(57)【要約】【課題】  薄膜半導体製造技術によって製造されたＡＰＳ型の画素を有する検出装置や放射線検出装置において、好適なＳ／Ｎ比を確保しつつ所望の増幅度や出力に要する時間を確保する【解決手段】  行列状に複数配列された画素Ｐと、画素Ｐに電気的に接続された信号配線２２と、を基板１０の上に有する検出装置であって、画素Ｐは、放射線又は光を電荷に変換する変換素子Ｓと、電荷に応じた電気信号を出力する増幅用薄膜トランジスタＴＡと、増幅用薄膜トランジスタＴＡによって出力された電気信号を保持する容量素子ＣＰと、容量素子ＣＰに保持された電気信号を信号配線２２に転送する転送用薄膜トランジスタＴＴと、を含む。【選択図】  図１
2014096566.tif 000002
【特許請求の範囲】
【請求項１】
行列状に複数配列された画素と、前記画素に電気的に接続された信号配線と、を基板の上に有する検出装置であって、
前記画素は、放射線又は光を電荷に変換する変換素子と、前記電荷に応じた電気信号を出力する増幅用薄膜トランジスタと、前記増幅用薄膜トランジスタによって出力された電気信号を保持する容量素子と、前記容量素子に保持された電気信号を前記信号配線に転送する転送用薄膜トランジスタと、を含むことを特徴とする検出装置。
【請求項２】
前記容量素子は、前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタと前記基板との間に配置されることを特徴とする請求項１に記載の検出装置。
【請求項３】
前記容量素子の容量値は、前記変換素子の容量値の３〜１０倍で、且つ、前記信号配線の寄生容量の容量値の１／３０〜１／１０であることを特徴とする請求項２に記載の検出装置。
【請求項４】
前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタは、多結晶シリコンの薄膜トランジスタであり、
前記容量素子は、前記基板の上に配置された第１導電層と、前記第１導電層の上に配置された絶縁層と、前記絶縁層の上に配置された第２導電層と、を含み、
前記第１導電層の材料は、窒化シリコンであることを特徴とする請求項３に記載の検出装置。
【請求項５】
前記増幅用薄膜トランジスタ及び前記転送用薄膜トランジスタと前記容量素子との間に配置されたパッシベーション層及び層間絶縁層を更に含み、
前記パッシベーション層及び前記層間絶縁層の材料は、窒化シリコンであり、
前記層間絶縁層の膜厚は、前記絶縁層の膜厚よりも厚いことを特徴とする請求項４に記載の検出装置。
【請求項６】
前記層間絶縁層の膜厚は、前記絶縁層の膜厚６〜２０倍であることを特徴とする請求項５に記載の検出装置。
【請求項７】
前記変換素子の一方の電極に電気的に接続された電極電源配線と、前記増幅用薄膜トランジスタのソース及びドレインの一方に電気的に接続された動作電源配線と、前記転送用薄膜トランジスタのゲートに接続された転送用駆動配線と、を更に含み、
前記増幅用薄膜トランジスタのゲートは、前記変換素子の他方の電極に電気的に接続されており、
前記第１導電層は、前記増幅用薄膜トランジスタのソース及びドレインの他方に電気的に接続されており、前記第２導電層は、前記転送用薄膜トランジスタのソース及びドレインの一方に電気的に接続されており、
前記転送用薄膜トランジスタのソース及びドレインの他方は、前記信号配線に電気的に接続されていることを特徴とする請求項４〜６のいずれか１項に記載の検出装置。
【請求項８】
前記変換素子の一方の電極に電気的に接続された電極電源配線と、前記増幅用薄膜トランジスタのソース及びドレインの一方に電気的に接続された動作電源配線と、前記転送用薄膜トランジスタのゲートに接続された転送用駆動配線と、を更に含み、
前記増幅用薄膜トランジスタのゲートは、前記変換素子の他方の電極に電気的に接続されており、
前記第１導電層は、前記増幅用薄膜トランジスタのソース及びドレインの他方、及び、前記転送用薄膜トランジスタのソース及びドレインの一方に電気的に接続されており、前記第２導電層は、所定の電位が供給され得る配線に電気的に接続されており、
前記転送用薄膜トランジスタのソース及びドレインの他方は、前記信号配線に電気的に接続されていることを特徴とする請求項４〜６のいずれか１項に記載の検出装置。
【請求項９】
前記所定の電位が供給され得る配線に電気的に接続された電源回路を更に含み、
前記電源回路は、前記所定の電位が供給され得る配線に供給する電位を変更することが可能な構成であることを特徴とする請求項８に記載の検出装置。
【請求項１０】
前記画素は、前記増幅用薄膜トランジスタのゲートをリセットするリセット用薄膜トランジスタと、前記画素を選択する選択用薄膜トランジスタと、前記容量素子をリセットする容量リセット用薄膜トランジスタと、を更に含み、
前記リセット用薄膜トランジスタのソース及びドレインの一方は、リセット電源配線に電気的に接続されており、前記リセット用薄膜トランジスタのソース及びドレインの他方は、前記増幅用薄膜トランジスタのゲートに電気的に接続されており、
前記選択用薄膜トランジスタのソース及びドレインの一方は、前記増幅用薄膜トランジスタのソース及びドレインの他方に電気的に接続されており、前記選択用薄膜トランジスタのソース及びドレインの他方は、前記第１導電層に電気的に接続されており、
前記容量リセット用薄膜トランジスタのソース及びドレインの一方は、所定の電位が供給され得る配線に電気的に接続されており、前記容量リセット用薄膜トランジスタのソース及びドレインの他方は、前記第１導電層に電気的に接続されていることを特徴とする請求項７から９のいずれか１項に記載の検出装置。
【請求項１１】
前記第１導電層及び前記第２導電層は、光透過性導電材料で形成されることを特徴とする請求項１０に記載の検出装置
【請求項１２】
前記選択用薄膜トランジスタのゲートに電気的に接続された選択用駆動配線と、前記リセット用薄膜トランジスタのゲートに電気的に接続されたリセット用駆動配線と、前記転送用駆動配線と前記選択用駆動配線に電気的に接続された駆動回路と、前記信号配線に電気的に接続された読出回路と、前記駆動回路及び前記読出回路を制御する制御回路と、更に含み、
前記読出回路は、前記信号配線をリセットするリセットスイッチと、前記信号配線に電気的に接続された演算増幅器と、前記演算増幅器に電気的に接続されたサンプルホールド回路と、を含み、
前記サンプルホールド回路は、信号用のサンプルホールド回路と、ノイズ用のサンプルホールド回路と、を含み、
前記制御回路は、前記信号配線を前記リセットスイッチがリセットした後で、前記転送用薄膜トランジスタが導通状態とされている間に、前記ノイズ用のサンプルホールド回路が前記演算増幅器の出力を保持し、前記ノイズ用のサンプルホールド回路が前記演算増幅器の出力を保持した後に前記転送用薄膜トランジスタが導通状態とされ、前記転送用薄膜トランジスタが導通状態とされた後に前記信号用のサンプルホールド回路が前記演算増幅器の出力を保持するように、前記駆動回路及び前記読出回路を制御することを特徴とする請求項１０又は１１に記載の検出装置。
【請求項１３】
前記容量リセット用薄膜トランジスタのゲートは前記選択用駆動配線と電気的に接続されていることを特徴とする請求項１２に記載の検出装置。
【請求項１４】
請求項１から１３のいずれか１項に記載の検出装置と、
前記検出装置からの信号を処理する信号処理手段と、
前記信号処理手段からの信号を表示するための表示手段と、
前記信号処理手段からの信号を伝送するための伝送処理手段と、
を具備する検出システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、医療用画像診断装置、非破壊検査装置、放射線を用いた分析装置などに応用される検出装置、及び、検出システムに関するものである。
【背景技術】
【０００２】
近年、薄膜半導体製造技術は、ＴＦＴ（薄膜トランジスタ）等のスイッチ素子と光電変換素子等の変換素子とを組み合わせた検出装置や放射線検出装置に利用されている。このような検出装置や放射線検出装置は、３５ｃｍ×４３ｃｍや４３ｃｍ×４３ｃｍといった大面積で形成される。また、検出装置の各画素の構造についても、検出装置の感度を向上させるため、特許文献１や特許文献２に示すような、ＡＰＳ（Ａｃｔｉｖｅ  Ｐｉｘｅｌ  Ｓｅｎｓｏｒ）型の画素が提案されている。ＡＰＳ型の画素では、変換素子で発生した電荷が増幅用のスイッチ素子のゲートの電位を規定する。そして、選択用のスイッチ素子が導通状態となると、フォロア動作により規定されたゲートの電位に応じた電圧によって信号配線の寄生容量が充電される。これにより、変換素子で発生した電荷に応じて増幅された電気信号が、画素から信号配線に出力される。つまり、引用文献１や引用文献２に示すようなＡＰＳ型の画素を有する検出装置にあっては、画素から出力される電気信号の増幅度や出力に係る時間は、信号配線の寄生容量に依存したものとなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３０７７５６号公報
【特許文献２】特開２００５−１７５４１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１や特許文献２では、装置によって装置の面積や信号配線の幅が変更されると、信号配線の寄生容量の値が変わるおそれがあり、画素から出力される電気信号の増幅度や出力に係る時間が変わってしまうおそれがある。装置の面積や信号配線の幅を調整して装置に関わらず信号配線の寄生容量を調整することによって増幅度や時間を調整することも考えられる。しかしながら、信号配線の寄生容量に依存するノイズを考慮すると、信号配線の寄生容量は極力小さくすることが要求されるため、信号配線の寄生容量を調整する設計では、好適なＳ／Ｎ比を確保しつつ所望の増幅度や出力に要する時間を確保することは容易ではない。特に、大面積で形成される、薄膜半導体製造技術によって生成された検出装置にあっては、面積の変更等によって信号配線の寄生容量は５０〜１５０ｐＦと大きく変わってしまい、信号配線の寄生容量の影響が顕著になってしまう。
【０００５】
そこで本発明は、薄膜半導体製造技術によって製造されたＡＰＳ型の画素を有する検出装置や放射線検出装置において、好適なＳ／Ｎ比を確保しつつ所望の増幅度や出力に要する時間を確保することが容易な装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の検出装置は、行列状に複数配列された画素と、前記画素に電気的に接続された信号配線と、を基板の上に有する検出装置であって、前記画素は、放射線又は光を電荷に変換する変換素子と、前記電荷に応じた電気信号を出力する増幅用薄膜トランジスタと、前記増幅用薄膜トランジスタによって出力された電気信号を保持する容量素子と、前記容量素子に保持された電気信号を前記信号配線に転送する転送用薄膜トランジスタと、を含むことを特徴とする。
【発明の効果】
【０００７】
本発明により、薄膜半導体製造技術によって製造されたＡＰＳ型の画素を有する検出装置や放射線検出装置において、好適なＳ／Ｎ比を確保しつつ所望の増幅度や出力に要する時間を確保することが容易な装置を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る検出装置の１画素の概略的等価回路図、全体の概略的等価回路図、及び、読出回路の概略的等価回路図である。
【図２】第１の実施形態に係る検出装置の１画素の平面模式図及び断面模式図である。
【図３】第１の実施形態に係る検出装置の動作を説明するためのタイミングチャートである。
【図４】第２の実施形態に係る検出装置の１画素の概略的等価回路図、平面模式図、及び、断面模式図である。
【図５】第３の実施形態に係る検出装置の１画素の概略的等価回路図、平面模式図、及び、断面模式図である。
【図６】第３の実施形態に係る検出装置の動作を説明するためのタイミングチャートである。
【図７】第４の実施形態に係る検出装置の１画素の概略的等価回路図、平面模式図、及び、断面模式図である。
【図８】第５の実施形態に係る検出装置の平面模式図である。
【図９】第６の実施形態に係る検出装置の１画素の概略的等価回路図である。
【図１０】検出装置の検出システムへの応用例を示す概略図である。
【図１１】第２の実施形態に係る検出装置の動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。なお、本明細書では、放射性崩壊によって放出される粒子（光子を含む）の作るビームであるα線、β線、γ線などの他に、同程度以上のエネルギーを有するビーム、例えばＸ線や粒子線、宇宙線なども、放射線に含まれるものとする。
【００１０】
（第１の実施形態）
まず、図１（ａ）、図１（ｂ）、及び、図１（ｃ）を用いて、第１の実施形態に係る検出装置を説明する。図１（ａ）は、第１の実施形態に係る検出装置の１画素の概略的等価回路図であり、図１（ｂ）は、全体の概略的等価回路図であり、図１（ｃ）は、読出回路の概略的等価回路図である。
【００１１】
図１（ｂ）に示すように、本実施形態における検出装置は、基板１０の表面上に、行列状に複数配列された画素Ｐを含む画素アレイが設けられている。各画素Ｐは、図１（ａ）に示すように、変換素子Ｓと、増幅用薄膜トランジスタＴＡと、選択用薄膜トランジスタＴＳと、リセット用薄膜トランジスタＴＲＳと、を含む。変換素子Ｓは、放射線又は光を電荷に変換するものであり、例えばＰＩＮ型フォトダイオードのような光電変換素子を用いることができ、変換素子Ｓの一方の電極は電極電源配線ＶＳに電気的に接続される。増幅用薄膜トランジスタＴＡは、変換素子で発生した電荷に応じた電気信号を出力するものであり、そのゲートが変換素子で発生した電荷を受ける。本実施形態では、増幅用薄膜トランジスタＴＡのゲートは変換素子Ｓの他方の電極に、ソース及びドレインの一方は動作電源配線ＶＤＤに、それぞれ電気的に接続される。選択用薄膜トランジスタＴＳは、画素を選択する機能を有するもので、導通状態となることで増幅用薄膜トランジスタＴＡのゲートが受けた電荷に応じた電気信号を転送する。選択用薄膜トランジスタＴＳのゲートは選択用駆動配線ＧＳに、ソース及びドレインの一方は増幅用薄膜トランジスタＴＡのソース及びドレインの他方に、それぞれ電気的に接続される。リセット用薄膜トランジスタＴＲＳは、少なくとも増幅用薄膜トランジスタＴＡのゲートをリセットするものであり、本実施形態では、変換素子Ｓもリセットする形態である。リセット用薄膜トランジスタＴＲＳのゲートはリセット用駆動配線ＧＲＳに、ソース及びドレインの一方はリセット電源配線ＶＲに、ソース及びドレインの他方は変換素子Ｓの他方の電極及び増幅用薄膜トランジスタＴＡのゲートに、それぞれ電気的に接続される。また、各画素Ｐは、容量素子ＣＰと、転送用薄膜トランジスタＴＴと、容量リセット用薄膜トランジスタＴＲＣと、を更に含む。容量素子ＣＰは、増幅用薄膜トランジスタＴＡによって出力された電気信号を保持するものであり、一方の電極が選択用薄膜トランジスタＴＳのソース及びドレインの他方に電気的に接続される。選択用薄膜トランジスタＴＳが導通状態となることにより、容量素子ＣＰの一方の電極は、増幅用薄膜トランジスタＴＡのソース及びドレインの他方に電気的に接続される。転送用薄膜トランジスタＴＴは、容量素子ＣＰに保持された電気信号を信号配線２２に転送するものである。転送用薄膜トランジスタＴＴのゲートは転送用駆動配線ＧＴに、ソース及びドレインの一方は容量素子ＣＰに、ソース及びドレインの他方は信号配線２２に、それぞれ電気的に接続される。本実施形態では、転送用薄膜トランジスタＴＴのソース及びドレインの一方は容量素子ＣＰの他方の電極に電気的に接続される。容量リセット用薄膜トランジスタＴＲＣは、容量素子ＣＰをリセットするためのものであり、本実施形態では容量素子ＣＰの一方の電極をリセットするものである。容量リセット用薄膜トランジスタＴＲＣのゲートは容量リセット用駆動配線ＧＲＣに、ソース及びドレインの一方はリセット電源配線ＶＲに、ソース及びドレインの他方は容量素子ＣＰに、それぞれ電気的に接続される。本実施形態では、容量リセット用駆動配線ＧＲＣのソース及びドレインの他方は容量素子ＣＰの一方の電極に電気的に接続される。
【００１２】
本実施形態の画素では、増幅用薄膜トランジスタＴＡで増幅された電気信号が、所望の容量値に設定可能な容量素子ＣＰに出力され、容量素子ＣＰに出力された電気信号が、転送用薄膜トランジスタＴＴによって画素から信号配線２２に転送されることとなる。ここで、薄膜半導体製造技術によって製造されたＡＰＳ型の画素を有する検出装置においては、信号配線２２の寄生容量は、容量素子ＣＰの容量値に比べて約３桁大きいものである。また、検出装置の面積の変更に伴う信号配線２２の寄生容量の変動量も、容量素子ＣＰの容量値に比べて約３桁大きくなってしまう。本実施形態では、電気信号の増幅度や出力に係る時間に対しては、実質的に容量素子ＣＰの容量値で規定できるものとなり、信号配線２２の寄生容量を考慮する必要がなくなる。そのため、検出装置の面積の変更に伴って信号配線２２の寄生容量が変わったとしても、その影響を抑制することが可能となる。また、電気信号の出力に係る時間に関しては、変換素子Ｓの容量値が０．５〜１．５ｐＦで、信号配線２２の寄生容量の容量値が６０〜１５０ｐＦである場合、本実施形態の構成を用いない場合は、十分な出力を行うのに約２００μ秒の時間が必要となる。一方、本実施形態の構成を用いて、容量素子ＣＰの容量値を１．５〜１５ｐＦに設定することにより、十分な出力を行うのに必要な時間は約１μ秒以下とすることができる。また、十分な増幅度も確保することができる。なお、本発明においては、選択用薄膜トランジスタＴＳ及び容量リセット用薄膜トランジスタＴＲＣは必須なものではないが、あった方がより好ましい。また、後述する動作を複数回行うためにはリセット用薄膜トランジスタＴＲＳは必須であるが、動作を１回だけ行う装置においては、リセット用薄膜トランジスタＴＲＳも必須なものではない。
【００１３】
駆動配線群２１は、複数種類の駆動配線を含むものであり、本実施形態では、選択用駆動配線ＧＳとリセット用駆動配線ＧＲＳと転送用駆動配線ＧＴと容量リセット用駆動配線ＧＲＣとを含む。選択用駆動配線ＧＳは、後述する駆動回路３０から選択用薄膜トランジスタＴＳのゲートに、行単位で画素Ｐを選択するために選択用薄膜トランジスタＴＳの導通状態を制御する選択用駆動信号を伝送するものである。リセット用駆動配線ＧＲＳは、駆動回路３０からリセット用薄膜トランジスタＴＲＳのゲートに、行単位でリセット用薄膜トランジスタＴＲＳの導通状態を制御するリセット用駆動信号を伝送するものである。転送用駆動配線ＧＴは、駆動回路３０から転送用薄膜トランジスタＴＴのゲートに、容量素子ＣＰに保持された電気信号を行単位で信号配線２２に転送するために転送用薄膜トランジスタＴＴの導通状態を制御する転送用駆動信号を伝送するものである。容量リセット用駆動配線ＧＲＣは、駆動回路３０から容量リセット用薄膜トランジスタＴＲＣのゲートに、行単位で容量素子ＣＰをリセットするために容量リセット用薄膜トランジスタＴＲＣの導通状態を制御する容量リセット用駆動信号を伝送するものである。信号配線２２は、画素から転送された電気信号を後述する読出回路４０に伝送するものである。電源配線群２３は、複数種類の電源配線を含むものであり、本実施形態では、電極電源配線ＶＳと動作電源配線ＶＤＤとリセット電源配線ＶＲとを含む。電極電源配線ＶＳは、変換素子Ｓが放射線又は光を電荷に変換することが可能となる所望の電圧が変換素子Ｓに印加されるように、後述する電源回路５０から変換素子Ｓの一方の電極に所望の電位を伝送するものである。動作電源配線ＶＤＤは、電源回路５０から増幅用薄膜トランジスタＴＡのソース及びドレインの一方に、増幅用薄膜トランジスタＴＡがソースフォロアなどの電荷増幅動作を行うための動作電圧を伝送するものである。リセット電源配線ＶＲは、増幅用薄膜トランジスタＴＡのゲートをリセットするための所定の電位を、電源回路５０からリセット用薄膜トランジスタＴＲＳのソース及びドレインの一方に伝送するものである。また、本実施形態では、リセット電源配線ＶＲは、容量素子ＣＰの一方の電極をリセットするための所定の電位を、電源回路５０から容量リセット用薄膜トランジスタＴＲＣのソース及びドレインの一方に伝送するものでもある。ただし、本発明はこれに限定されるものではない。容量素子ＣＰの一方の電極をリセットするための所定の電位を電源回路５０から容量リセット用薄膜トランジスタＴＲＣのソース及びドレインの一方に伝送するための所定の電位が供給され得る配線を別途設けてもよい。つまり、容量リセット用薄膜トランジスタＴＲＣのソース及びドレインの一方は、所定の電位が供給され得る配線に電気的に接続されていればよい。
【００１４】
また本実施形態では、図１（ｂ）に示すように、画素アレイは行方向にｎ個配列され列方向にｍ個配列された複数の画素Ｐ１１〜Ｐｍｎを含む。行方向に沿って配列された複数の画素Ｐには共通に、駆動配線群２１が電気的に接続されており、駆動配線群２１が列方向に複数並んで配置されている。列方向に沿って配列された複数の画素Ｐには共通に、信号線２２が電気的に接続されており、信号線２２が行方向に複数並んで配置されている。ｎ個×ｍ個の複数の画素Ｐには共通に、電源配線群２３が電気的に接続されている。複数の駆動配線群２１には駆動回路２０が電気的に接続されており、駆動回路２０は上述した各種駆動信号を複数の駆動配線群２１のそれぞれに供給する。電源配線群２３には電源回路５０が電気的に接続されており、電源回路５０は上述した各種電位を電源配線群に供給する。なお、電源回路５０が動作電源配線ＶＤＤに供給する電位を変更することが可能な構成とすることにより、画素の増幅度を変更することが可能となる。更に、電源回路５０が電極電源配線ＶＳに供給する電位を変更することが可能な構成とすることにより、変換素子Ｓの感度を変更することが可能となる。複数の信号配線２２には読出回路４０が接続されており、読出回路２０は画素アレイから並列に出力された電気信号を直列のデジタル信号に変換して出力する。読出回路４０は、増幅回路４１と、マルチプレクサ４２と、Ａ／Ｄ変換器４３と、を含む。増幅回路４１は、信号配線２２によって伝送された電気信号を増幅して保持する回路であり、相関二重サンプリングを行うための機能を有してもよい。マルチプレクサ４２は、画素アレイから並列に出力されて各増幅回路４１で増幅された電気信号を直列の電気信号に変換する回路である。Ａ／Ｄ変換器４３はアナログの電気信号をデジタル信号に変換する回路であり、本実施形態では、マルチプレクサ４２から出力された直列の電気信号をデジタル信号に変換する。ただし、本発明はこれに限定されるものではなく、信号配線２２毎にＡ／Ｄ変換器４３を有していてもよい。なお、増幅回路４１及びマルチプレクサ４２については、図１（ｃ）を用いて後で詳細に説明する。制御回路６０は、駆動回路３０、読出回路４０、及び、電源回路５０に各種制御信号を供給することにより駆動回路３０、読出回路４０、及び、電源回路５０を制御し、それによって画素アレイの動作を制御する回路である。
【００１５】
次に、図１（ｃ）を用いて増幅回路４１及びマルチプレクサ４２について説明する。増幅回路４１は、読み出された電気信号を増幅して出力する演算増幅器Ａと、積分容量Ｃｆと、積分容量Ｃｆ及び信号配線２２をリセットするリセットスイッチＲＣと、を含む積分型の増幅器を含む。演算増幅器Ａは、その反転入力端子に信号配線２２が電気的に接続されており、信号配線２２で伝送された電気信号が入力され、出力端子から増幅された電気信号を出力する。演算増幅器Ａの正転入力端子には基準電源Ｖｒｅｆ１が電気的に接続される。リセットスイッチＲＣには、図１（ｂ）に示す制御回路６０から制御信号ΦＲＣが供給されることにより、積分容量Ｃｆ及び信号配線２２をリセットするタイミングが制御される。このような増幅回路４１を用いることにより、信号配線２２の寄生容量が容量素子ＣＰや積分容量Ｃｆの容量値に比べて十分大きい場合、増幅回路４１に出力される電気信号の増幅度やその出力に係る時間は信号配線２２の寄生容量に依存せずに設計できる。また、増幅回路４１は、サンプリングスイッチＳＨとサンプリング容量ＣＴとを含むサンプルホールド回路（以下、Ｓ／Ｈ回路と示す）を、４系統有している。これは２行分の電気信号に対応して、増幅回路４１で発生するオフセットを抑制する相関二重サンプリング（ＣＤＳ）処理を行うためである。本実施形態の増幅回路４１は、ＳＨＳＯとＣＴＳＯとを含む奇数行信号用のＳ／Ｈ回路、ＳＨＮＯとＣＴＮＯとを含む奇数行ノイズ用のＳ／Ｈ回路を含む。更に、本実施形態の増幅回路４１は、ＳＨＳＥとＣＴＳＥとを含む偶数行信号用のＳ／Ｈ回路、ＳＨＮＥとＣＴＮＥとを含む偶数行ノイズ用のＳ／Ｈ回路を含む。各サンプリングスイッチＳＨには、図１（ｂ）に示す制御回路６０から各制御信号ΦＳＨが供給されることにより、各Ｓ／Ｈ回路の動作のタイミングが制御される。マルチプレクサ４２には、各サンプルホールド容量ＣＴに保持された電気信号を転送するスイッチＳＷが、各サンプルホールド容量ＣＴに対応して設けられている。各スイッチＳＷには、図１（ｂ）に示す制御回路６０から制御信号ΦＳＷが供給されることにより、各スイッチが順次選択され、並列信号を直列信号に変換する動作が行われる。なお、本実施形態では、信号用のスイッチＳＷＳＥ及びＳＷＳＯが信号用出力配線に接続され、ノイズ用のスイッチＳＷＮＥ及びＳＷＮＯがノイズ用出力配線に接続され、信号用出力配線及びノイズ用出力配線が差動アンプなどの差分回路（不図示）に接続される。それにより、読出回路４０でＣＤＳ処理がなされる。
【００１６】
次に、図２（ａ）〜（ｃ）を用いて、第１の実施形態に係る検出装置の１画素の構成を説明する。図２（ａ）は、第１の実施形態に係る検出装置の１画素の平面模式図であり、簡便化のため、各絶縁層と変換素子を省略して示している。図２（ｂ）は、図２（ａ）のＡ−  Ａ’箇所の断面模式図であり、図２（ｃ）は、図２（ａ）のＢ−  Ｂ’箇所の断面模式図である。なお、図２（ｂ）及び図２（ｃ）では、図２（ａ）で省略した各絶縁層と変換素子も記載する。
【００１７】
図２（ａ）〜（ｃ）に示すように、本実施形態の検出装置では、ガラス基板などの絶縁性の表面を有する基板１００の上に、増幅用薄膜トランジスタＴＡ、選択用薄膜トランジスタＴＳ、及び、リセット用薄膜トランジスタＴＲＳが配置されている。また、増幅用薄膜トランジスタＴＡ、選択用薄膜トランジスタＴＳ、及び、リセット用薄膜トランジスタＴＲＳの上に、変換素子Ｓが配置されている。そして、容量素子ＣＰは増幅用薄膜トランジスタＴＡ、選択用薄膜トランジスタＴＳ、及び、リセット用薄膜トランジスタＴＲＳと基板１００との間に配置されている。増幅用薄膜トランジスタＴＡ、選択用薄膜トランジスタＴＳ、及び、リセット用薄膜トランジスタＴＲＳの上に比べて基板１００の表面は高い平坦性を確保できるため、容量素子ＣＰをより平坦な表面上に配置することができる。そのため、増幅用薄膜トランジスタＴＡ、選択用薄膜トランジスタＴＳ、及び、リセット用薄膜トランジスタＴＲＳの上に容量素子ＣＰを形成する場合に比べて、容量素子ＣＰに用いる絶縁層を薄く形成することが容易となる。
【００１８】
本実施形態では、容量素子ＣＰは、基板１００の上に配置された第１導電層１０１と、第１導電層１０１の上に配置された第１絶縁層１０２と、第１絶縁層１０２の上に配置された第２導電層１０３と、を含む。第１導電層１０１及び第２導電層１０３は、各薄膜トランジスタ及び変換素子の製造工程における高温プロセスに耐え得る融点の材料で形成されることが望ましい。また、第１導電層１０１及び第２導電層１０３は、ＩＴＯ等の透明導電性酸化物や不純物がドーピングされた多結晶半導体などの光透過性導電材料で形成されることが望ましい。このことは、各薄膜トランジスタとして多結晶シリコンを使用する場合や、変換素子Ｓに光を照射して行われる残像対策を鑑みると、より好ましい。容量素子ＣＰの容量値は、電気信号の増幅度や出力に係る時間を鑑みると、変換素子Ｓの容量値の３〜１０倍で、且つ、信号配線２２の寄生容量の容量値の１／３０〜１／１０であることが望ましい。各薄膜トランジスタと基板との間に容量素子ＣＰが配置されるため、容量素子ＣＰは変換素子Ｓとほぼ等しい面積で形成できる。第１絶縁層１０２の材料としては、多結晶シリコンを用いて各薄膜トランジスタを形成する場合には、耐熱性が高い窒化シリコン（ε＝６〜７．５）を使用することが好ましい。そのような構成で、変換素子Ｓとして半導体層がアモルファスシリコン（ε＝１２）のＰＩＮ型フォトダイオードを用いる場合には、第１絶縁層１０２の膜厚は変換素子Ｓの半導体層の膜厚の１／１０〜１／３であることが望ましい。変換素子Ｓとして半導体層がアモルファスシリコン（ε＝１２）のＰＩＮ型フォトダイオードを用いる場合には、変換素子Ｓの半導体層の膜厚は５００〜１５００ｎｍであり、第１絶縁層１０２の厚さは５０〜１５０ｎｍとなる。
【００１９】
本実施形態では、容量素子ＣＰを覆うように容量素子ＣＰの上に第１パッシベーション層１０４及び第１層間絶縁層１０５が配置され、第１層間絶縁層１０５の上に各薄膜トランジスタとして多結晶シリコンの薄膜トランジスタが配置されている。これらの材料としては、多結晶シリコンを用いて各薄膜トランジスタを形成する場合には、耐熱性が高い窒化シリコン（ε＝６〜７．５）を使用することが好ましい。その場合、第１パッシベーション層１０４及び第１層間絶縁層１０５の膜厚は、各薄膜トランジスタと容量素子ＣＰとの間の寄生容量を低減するために、第１絶縁層１０２の膜厚よりも厚く形成されることが望ましい。上述した、第１絶縁層１０２の厚さが５０〜１５０ｎｍの場合、第１パッシベーション層１０４及び第１層間絶縁層１０５の膜厚は３００〜１０００ｎｍであり、第１絶縁層１０２の膜厚の６〜２０倍であることが好ましい。
【００２０】
図２（ａ）に示すように、増幅用薄膜トランジスタＴＡは、第１層間絶縁層１０５の上に島状に形成された多結晶シリコン層に設けられた、不純物半導体領域１０６Ａ、真性半導体領域１０６Ｂ、及び、不純物半導体領域１０６Ｃを含む。ここで、不純物半導体領域１０６Ａ、真性半導体領域１０６Ｂ、及び、不純物半導体領域１０６Ｃはそれぞれ、増幅用薄膜トランジスタＴＡのソース及びドレインの一方、チャネル、及び、ソース及びドレインの他方となる。また、増幅用薄膜トランジスタＴＡは、島状の多結晶シリコン層を覆うように多結晶シリコン層の上に配置されたゲート絶縁層１０７と、ゲート絶縁層１０７の上に配置されたゲート１０８Ａとを更に含む。次に、選択用薄膜トランジスタＴＳは、第１層間絶縁層１０５の上に島状に形成された多結晶シリコン層に設けられた、不純物半導体領域１０６Ｄ、真性半導体領域１０６Ｅ、及び、不純物半導体領域１０６Ｆを含む。ここで、不純物半導体領域１０６Ｄ、真性半導体領域１０６Ｅ、及び、不純物半導体領域１０６Ｆはそれぞれ、選択用薄膜トランジスタＴＳのソース及びドレインの一方、チャネル、及び、ソース及びドレインの他方となる。また、選択用薄膜トランジスタＴＳは、ゲート絶縁層１０７と、ゲート絶縁層１０７の上に配置されたゲート１０８Ｂとを更に含む。次に、リセット用薄膜トランジスタＴＲＳは、第１層間絶縁層１０５の上に島状に形成された多結晶シリコン層に設けられた、不純物半導体領域１０６Ｇ、真性半導体領域１０６Ｈ、及び、不純物半導体領域１０６Ｉを含む。ここで、不純物半導体領域１０６Ｇ、真性半導体領域１０６Ｈ、及び、不純物半導体領域１０６Ｉはそれぞれ、リセット用薄膜トランジスタＴＲＳのソース及びドレインの他方、チャネル、及び、ソース及びドレインの一方となる。また、リセット用薄膜トランジスタＴＲＳは、ゲート絶縁層１０７と、ゲート絶縁層１０７の上に配置されたゲート１０８Ｃとを更に含む。
【００２１】
次に、図２（ｂ）に示すように、転送用薄膜トランジスタＴＴは、第１層間絶縁層１０５の上に島状に形成された多結晶シリコン層に設けられた、不純物半導体領域１０６Ｊ、真性半導体領域１０６Ｋ、及び、不純物半導体領域１０６Ｌを含む。ここで、不純物半導体領域１０６Ｊ、真性半導体領域１０６Ｋ、及び、不純物半導体領域１０６Ｌはそれぞれ、転送用薄膜トランジスタＴＴのソース及びドレインの一方、チャネル、及び、ソース及びドレインの他方となる。また、選択用薄膜トランジスタＴＳは、ゲート絶縁層１０７と、ゲート絶縁層１０７の上に配置されたゲート１０８Ｄとを更に含む。次に、容量リセット用薄膜トランジスタＴＲＣは、第１層間絶縁層１０５の上に島状に形成された多結晶シリコン層に設けられた、不純物半導体領域１０６Ｍ、真性半導体領域１０６Ｎ、及び、不純物半導体領域１０６Ｏを含む。ここで、不純物半導体領域１０６Ｍ、真性半導体領域１０６Ｎ、及び、不純物半導体領域１０６Ｏはそれぞれ、容量リセット用薄膜トランジスタＴＲＣのソース及びドレインの他方、チャネル、及び、ソース及びドレインの一方となる。また、容量リセット用薄膜トランジスタＴＲＣは、ゲート絶縁層１０７と、ゲート絶縁層１０７の上に配置されたゲート１０８Ｅとを更に含む。また、各薄膜トランジスタのゲートは、駆動配線群２１を形成するために準備される導電膜を用いて形成されており、本実施形態では導電膜としてＡｌを含む金属膜が用いられている。また、各薄膜トランジスタのソース及びドレインとチャネルの間に、ＬＤＤ領域又はオフセット領域が設けられることが好ましい。
【００２２】
図２（ｂ）及び図２（ｃ）に示すように、各薄膜トランジスタを覆うように第２層間絶縁層１０９が配置される。そして、信号配線２２と動作電源配線ＶＤＤとリセット電源配線ＶＲと第１接続部１１０Ａと第２接続部１１０Ｂと第３接続部１１０Ｃと第４接続部１１０Ｄとが第２層間絶縁層１０９の上に配置される。動作電源配線ＶＤＤは、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、増幅用薄膜トランジスタＴＡの不純物半導体領域１０６Ａと電気的に接続される。第１接続部１１０Ａは、第１絶縁層１０２、第２導電層１０３、第１パッシベーション層１０４、第１層間絶縁層１０５、ゲート絶縁層１０７、及び、第２層間絶縁層１０９に設けられたコンタクトホールにおいて、第１導電層１０１と電気的に接続される。また、第１接続部１１０Ａは、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、選択用薄膜トランジスタＴＳの不純物半導体領域１０６Ｆと電気的に接続される。リセット電源配線ＶＲは、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、リセット用薄膜トランジスタＴＲＳの不純物半導体領域１０６Ｇと電気的に接続される。また、リセット電源配線ＶＲは、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、容量リセット用薄膜トランジスタＴＲＣの不純物半導体領域１０６Ｏと電気的に接続される。第２接続部１１０Ｂは、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、リセット用薄膜トランジスタＴＲＳの不純物半導体領域１０６Ｉと電気的に接続される。信号配線２２は、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、転送用薄膜トランジスタＴＴの不純物半導体領域１０６Ｌと電気的に接続される。第３接続部１１０Ｃは、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、転送用薄膜トランジスタＴＴの不純物半導体領域１０６Ｊと電気的に接続される。また、第３接続部１１０Ｃは、第１パッシベーション層１０４、第１層間絶縁層１０５、ゲート絶縁層１０７、及び、第２層間絶縁層１０９に設けられたコンタクトホールにおいて、第２導電層１０３と電気的に接続される。第４接続部１１０Ｄは、ゲート絶縁層１０７及び第２層間絶縁層１０９に設けられたコンタクトホールにおいて、容量リセット用薄膜トランジスタＴＲＣの不純物半導体領域１０６Ｍと電気的に接続される。また、第４接続部１１０Ｄは、第１絶縁層１０２、第２導電層１０３、第１パッシベーション層１０４、第１層間絶縁層１０５、ゲート絶縁層１０７、及び、第２層間絶縁層１０９に設けられたコンタクトホールにおいて、第１導電層１０１と電気的に接続される。信号配線２２、動作電源配線ＶＤＤ、リセット電源配線ＶＲ、第１接続部１１０Ａ、第２接続部１１０Ｂ、第３接続部１１０Ｃ、及び、第４接続部１１０Ｄは、同じ導電膜を用いて形成されており、本実施形態では導電膜としてＡｌを含む金属膜が用いられている。
【００２３】
次に、第２層間絶縁層１０９、信号配線２２、動作電源配線ＶＤＤ、リセット電源配線ＶＲ、第１接続部１１０Ａ、第２接続部１１０Ｂ、第３接続部１１０Ｃ、及び、第４接続部１１０Ｄを覆うように第２パッシベーション層１１１が配置される。そして、第２パッシベーション層１１１を覆うように第２パッシベーション層１１１の上に第３層間絶縁層１１２が配置される。第３層間絶縁層１１２は、信号配線２２と変換素子Ｓとの間の寄生容量を低減するために、厚い膜厚で形成可能な有機絶縁材料を用いることが好ましい。
【００２４】
図２（ｂ）及び図２（ｃ）に示すように、変換素子Ｓは、第３層間絶縁層１１２の上に配置されている。本実施形態では、変換素子Ｓに用いられる光電変換素子が、第３層間絶縁層１１２の側から順に配置された、第１電極２０１、第１導電型の不純物半導体層２０２、半導体層２０３、第２導電型の不純物半導体層２０４、及び、第２電極２０５を含む。第１電極２０１は、第３層間絶縁層１１２の上に配置されており、第２パッシベーション層１１１及び第３層間絶縁層１２２に設けられたコンタクトホールにおいて、第２接続部１１０Ｂと電気的に接続される。また、第１電極２０１は、第２層間絶縁層１０９、第２パッシベーション層１１１、及び、第３層間絶縁層１２２に設けられたコンタクトホールにおいて、増幅用薄膜トランジスタＴＡのゲート１０８Ａと電気的に接続される（不図示）。なお、隣接する変換素子Ｓの第１電極２０１の間に、第３層間絶縁層１０９の表面を覆うように無機材料からなる絶縁部材２００を設けることが好ましい。第１導電型の不純物半導体層２０２は、第１導電型の極性を示し、半導体層２０３及び第２導電型の不純物半導体層２０４よりも第１導電型の不純物の濃度が高いものである。半導体層２０３は、真性半導体であることが望ましい。第２導電型の不純物半導体層２０４は、第１導電型と逆の第２導電型の極性を示し、第１導電型の不純物半導体層２０２及び半導体層２０３よりも第２導電型の不純物の濃度が高いものである。第１導電型と第２導電型とは互いに異なる極性の導電型であり、例えば第１導電型がｎ型であれば第２導電型はｐ型である。なお、本実施形態では、アモルファスシリコンを主材料とした用いたフォトダイオードを用いたが、本発明はこれに限定されるものではない。例えば非晶質セレンを用いた、放射線を直接電荷に変換する素子も用いることができる。第１電極２０１及び第２電極２０５には、光透過性のＩＴＯ等の透明導電性酸化物が用いられる。ただし、第１電極２０１には金属材料を用いてもよい。特に、光電変換素子と後述する波長変換体３００とを備えた間接型の変換素子である場合には、波長変換体３００側の電極である第２電極２０５には透明導電性酸化物が用いられる。一方、第２電極２０５よりも波長変換体から遠い第１電極２０１には、Ａｌからなる光透過性の低い導電体を用いてもよい。本実施形態では、光電変換素子を覆うように第３パッシベーション層２０６が配置されており、第３パッシベーション層２０６を覆うように第４層間絶縁層２０７が配置されている。そして、第４層間絶縁層２０７の上に電極電源配線ＶＳが配置されており、電極電源配線ＶＳは第３パッシベーション層２０６及び第４層間絶縁層２０７に設けられたコンタクトホールにおいて第２電極２０５に電気的に接続される。そして、第４層間絶縁層２０７及び電極電源配線ＶＳを覆うように第４パッシベーション層２０８及び平坦化層２０９が配置され、平坦化層２０９上に波長変換体３００が配置され得る。平坦化層２０９は、表面平坦性向上のための絶縁層であり、有機絶縁材料が好適に用いられる。
【００２５】
次に、図３を用いて、本実施形態の検出装置の動作を説明する。図３は、本実施形態の検出装置の動作を説明するためのタイミングチャートである。ここで、ΦＸ−ｒａｙは放射線の照射パルスであり、ΦＧＳ１〜ΦＧＳｍは１〜ｍ行目の画素にそれぞれ対応する選択用駆動配線ＧＳ１〜ＧＳｍに駆動回路３０から供給される選択用駆動信号である。ΦＧＴ１〜ΦＧＴｍは１〜ｍ行目の画素にそれぞれ対応する転送用駆動配線ＧＴ１〜ＧＴｍに駆動回路３０から供給される転送用駆動信号である。ΦＧＲＳ１〜ΦＧＲＳｍは１〜ｍ行目の画素にそれぞれ対応するリセット用駆動配線ＧＲＳ１〜ＧＲＳｍに駆動回路３０から供給されるリセット用駆動信号である。ΦＧＲＣ１〜ΦＧＲＣｍは１〜ｍ行目の画素にそれぞれ対応する容量リセット用駆動配線ＧＲＣ１〜ＧＲＣｍに駆動回路３０から供給されるリセット用駆動信号である。ΦＲＣは、図１（ｂ）に示す制御回路６０から図１（ｃ）に示す増幅回路４１のリセットスイッチＲＣに供給される制御信号である。ΦＳＨＳＯは制御回路６０から増幅回路４１の奇数行信号用のＳ／Ｈ回路に供給される制御信号、ΦＳＨＳＥは制御回路６０から増幅回路４１の偶数行信号用のＳ／Ｈ回路に供給される制御信号である。ΦＳＨＮＯは制御回路６０から増幅回路４１の奇数行ノイズ用のＳ／Ｈ回路に供給される制御信号、ΦＳＨＮＥは制御回路６０から増幅回路４１の偶数行ノイズ用のＳ／Ｈ回路に供給される制御信号である。
【００２６】
図３に示すように、ΦＸ−ｒａｙに応じて検出装置に放射線が照射された後、行単位で以下に説明する動作が行われる。まず、図１（ｂ）に示す駆動回路３０から１行目の転送用駆動配線ＧＴ１に転送用駆動信号ΦＧＴ１が供給され、図１（ｂ）に示す１行目の画素Ｐ１１〜Ｐ１ｎに含まれる、図１（ａ）に示す各転送用薄膜トランジスタＴＴが導通状態とされる。図１（ｂ）に示す制御回路６０から、図１（ｃ）に示す増幅回路４１のリセットスイッチＲＣに制御信号が供給されて、増幅回路４１及び信号配線２２がリセットされる。また、制御回路６０から奇数行ノイズ用のＳ／Ｈ回路に制御信号ΦＳＨＮＯが供給され、転送用薄膜トランジスタＴＴが導通状態で、増幅回路４１及び信号配線２２のリセットの終了まで、サンプリングスイッチＳＨＮＯの導通状態が維持される。増幅回路４１及び信号配線２２のリセットの終了後、サンプリングスイッチＳＨＮＯの導通状態が終了する。このことにより、増幅用薄膜トランジスタＴＡのオフセットを含むノイズ成分としての演算増幅器Ａの出力が、奇数行ノイズ用のＳ／Ｈ回路に保持される。なお、この際、奇数行信号用のＳ／Ｈ回路にも制御信号が供給され、サンプリングスイッチＳＨＳＯの導通状態が維持されていてもよい。サンプリングスイッチＳＨＮＯの導通状態が終了した後、転送用薄膜トランジスタＴＴが導通状態で、駆動回路３０から１行目の選択用駆動配線ＧＳ１に選択用駆動信号ΦＧＳ１が供給される。これにより、１行目の画素Ｐ１１〜Ｐ１ｎに含まれる各選択用薄膜トランジスタＴＳが導通状態とされる。この動作により、１行目のＰ１１〜Ｐ１ｎに含まれる、変換素子Ｓで生成された放射線の照射に応じた電荷が増幅用薄膜トランジスタＴＡのゲートの電位を規定し、増幅用薄膜トランジスタＴＡのゲートの電位に応じた電荷が容量素子ＣＰに保持される。そして容量素子ＣＰに保持された電荷が、転送用薄膜トランジスタＴＴによって、信号配線２２に転送される。そして、その信号配線２２に転送され演算増幅器Ａで増幅された演算増幅器Ａの出力が、奇数行信号用のＳ／Ｈ回路に保持される。サンプリングスイッチＳＨＳＯの導通状態が終了した後、駆動回路３０から１行目のリセット用駆動配線ＧＲＳ１にリセット用駆動信号ΦＧＲＳ１が供給される。これにより、１行目の画素Ｐ１１〜Ｐ１ｎに含まれる各リセット用薄膜トランジスタＴＲＳが導通状態とされ、増幅用薄膜トランジスタＴＡのゲートの電位がリセットされる。リセット用薄膜トランジスタＴＲＳの導通状態が終了した後、駆動回路３０から１行目の容量リセット用駆動配線ＧＲＣ１に容量リセット用駆動信号ΦＧＲＣ１が供給される。これにより、１行目の画素Ｐ１１〜Ｐ１ｎに含まれる各容量リセット用薄膜トランジスタＴＲＣが導通状態とされ、容量素子ＣＰの一方の電極がリセットされる。以上で、１行目の画素Ｐ１１〜Ｐ１ｎに対する動作が完了する。同様に、制御回路６０がリセットスイッチＲＣ、偶数行ノイズ用のＳ／Ｈ回路、及び、偶数行信号用のＳ／Ｈ回路を、駆動回路が２行目の画素Ｐ２１〜Ｐ２ｎを制御することにより、１行目の画素Ｐ２１〜Ｐ２ｎに対する動作が行われる。そして、これらの動作を全ての行に対して順次に行うことにより、全ての画素に対する動作が行われる。
【００２７】
（第２の実施形態）
次に、図４（ａ）、図４（ｂ）、図４（ｃ）及び、図１１を用いて、第２の実施形態に係る検出装置を説明する。なお、第１の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図４（ａ）は、第２の実施形態に係る検出装置の１画素の概略的等価回路図であり、図４（ｂ）は、第２の実施形態に係る検出装置の１画素の平面模式図であり、図４（ｃ）は、図４（ｂ）のＢ−  Ｂ’箇所の断面模式図である。なお、図４（ｂ）のＡ−  Ａ’箇所の断面模式図は第１の実施形態と同様であるため、図示及び詳細な説明は割愛する。図１１は、第２の実施形態に係る検出装置の動作を説明するためのタイミングチャートである。
【００２８】
図１（ａ）に示す第１の実施形態では、容量素子ＣＰの一方の電極は増幅用薄膜トランジスタＴＡのソース及びドレインの他方に、容量素子ＣＰの他方の電極は転送用薄膜トランジスタＴＴのソース及びドレインの一方に、それぞれ電気的に接続されている。一方、図４（ａ）に示す本実施形態では、容量素子ＣＰの一方の電極は増幅用薄膜トランジスタＴＡのソース及びドレインの他方及び転送用薄膜トランジスタＴＴのソース及びドレインの一方に電気的に接続されている。また、容量素子ＣＰの他方の電極は、動作電源配線ＶＤＤに電気的に接続されている。なお、本実施形態の容量素子ＣＰの他方の電極は動作電源配線ＶＤＤに電気的に接続されているが、本発明はそれに限定されるものではない。本実施形態の容量素子ＣＰの他方の電極は所定の電位が供給され得る配線に接続されていればよく、リセット電源配線ＶＲに電気的に接続されてもよく、別途電源配線を専用に設けてもよい。なお、図１（ｂ）に示す電源回路５０がリセット電源配線ＶＲに供給する電位を変更することが可能な構成とすることにより、本実施形態の容量素子ＣＰは可変容量として扱うことが可能となり、画素の増幅度を変更することが可能となる。
【００２９】
また、図４（ｂ）及び図４（ｃ）に示すように、動作電源配線ＶＤＤは、第１パッシベーション層１０４、第１層間絶縁層１０５、ゲート絶縁層１０７、及び、第２層間絶縁層１０９に設けられたコンタクトホールにおいて、第２導電層１０３と電気的に接続される。そして、第３接続部１１０Ｃは、第１絶縁層１０２、第２導電層１０３、第１パッシベーション層１０４、第１層間絶縁層１０５、ゲート絶縁層１０７、及び、第２層間絶縁層１０９に設けられたコンタクトホールにおいて、第１導電層１０１と電気的に接続される。このような構成により、第１導電層１０１よりも各薄膜トランジスタに近い第２導電層１０３に定電位が供給されることとなる。それにより、容量素子ＣＰは各薄膜トランジスタの動作に伴う電位変動を受けにくい構成となる。
【００３０】
本実施形態では、図１１に示すように、以下の点で第１の実施形態の動作と異なる。転送用薄膜トランジスタＴＴが非導通状態で、駆動回路３０から１行目の選択用駆動配線ＧＳ１に選択用駆動信号ΦＧＳ１が供給される。これにより、１行目の画素Ｐ１１〜Ｐ１ｎに含まれる各選択用薄膜トランジスタＴＳが導通状態とされる。この動作により、１行目のＰ１１〜Ｐ１ｎに含まれる、変換素子Ｓで生成された放射線の照射に応じた電荷が増幅用薄膜トランジスタＴＡのゲートの電位を規定し、増幅用薄膜トランジスタＴＡのゲートの電位に応じた電荷が容量素子ＣＰに保持される。そして、駆動回路３０から１行目の転送用駆動配線ＧＴ１に転送用駆動信号ΦＧＴ１が供給され、図１（ｂ）に示す１行目の画素Ｐ１１〜Ｐ１ｎに含まれる、図４（ａ）に示す各転送用薄膜トランジスタＴＴが導通状態とされる。それにより、容量素子ＣＰに保持された電荷が、転送用薄膜トランジスタＴＴによって、信号配線２２に転送される。
【００３１】
（第３の実施形態）
次に、図５（ａ）、図５（ｂ）、及び、図６を用いて、第３の実施形態に係る検出装置を説明する。なお、第１の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図５（ａ）は、第３の実施形態に係る検出装置の１画素の概略的等価回路図であり、図５（ｂ）は、第３の実施形態に係る検出装置の１画素の平面模式図である。なお、断面模式図は第１の実施形態と同様であるため、図示及び詳細な説明は割愛する。図６は、第３の実施形態の検出装置の動作を説明するためのタイミングチャートである。
【００３２】
図１（ａ）及び図２（ａ）に示す第１の実施形態では、選択用薄膜トランジスタＴＳのゲートは選択用駆動配線ＧＳに、容量リセット用薄膜トランジスタＴＲＣのゲートは容量リセット用駆動配線ＧＲＣに、それぞれ電気的に接続されている。一方、図５（ａ）及び図５（ｂ）に示す本実施形態では、選択用薄膜トランジスタＴＳのゲート及び容量リセット用薄膜トランジスタＴＲＣのゲートは選択用駆動配線ＧＳに共通に、電気的に接続されている。つまり、容量リセット用駆動配線ＧＲＣが選択用駆動配線ＧＳと共通化されている。これにより、図６に示すように、選択用薄膜トランジスタＴＳと容量リセット用薄膜トランジスタＴＲＣが同時に導通状態となり、容量リセット用薄膜トランジスタＴＲＣが負荷抵抗として機能することとなる。また、信号配線２２と交差する配線数が少なくなるため、信号配線２２の寄生容量が低減される。
【００３３】
（第４の実施形態）
次に、図７（ａ）、図７（ｂ）、及び、図７（ｃ）を用いて、第４の実施形態に係る検出装置を説明する。なお、第１の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図７（ａ）は、第４の実施形態に係る検出装置の１画素の概略的等価回路図であり、図７（ｂ）は、第４の実施形態に係る検出装置の１画素の平面模式図であり、図７（ｃ）は、図７（ｂ）のＢ−  Ｂ’箇所の断面模式図である。なお、図７（ｂ）のＡ−  Ａ’箇所の断面模式図は第１の実施形態と同様であるため、図示及び詳細な説明は割愛する。
【００３４】
図７（ａ）に示す本実施形態では、第２の実施形態と同様に、容量素子ＣＰの一方の電極は増幅用薄膜トランジスタＴＡのソース及びドレインの他方及び転送用薄膜トランジスタＴＴのソース及びドレインの一方に電気的に接続されている。また、容量素子ＣＰの他方の電極は動作電源配線ＶＤＤに、それぞれ電気的に接続されている。なお、図１（ｂ）に示す電源回路５０がリセット電源配線ＶＲに供給する電位を変更することが可能な構成とすることにより、本実施形態の容量素子ＣＰは可変容量として扱うことが可能となり、画素の増幅度を変更することが可能となる。
【００３５】
また、図７（ｂ）及び図７（ｃ）に示すように、動作電源配線ＶＤＤは、第１パッシベーション層１０４、第１層間絶縁層１０５、ゲート絶縁層１０７、及び、第２層間絶縁層１０９に設けられたコンタクトホールにおいて、第２導電層１０３と電気的に接続される。そして、第３接続部１１０Ｃは、第１絶縁層１０２、第２導電層１０３、第１パッシベーション層１０４、第１層間絶縁層１０５、ゲート絶縁層１０７、及び、第２層間絶縁層１０９に設けられたコンタクトホールにおいて、第１導電層１０１と電気的に接続される。このような構成により、第２の実施形態と同様に、第１導電層１０１よりも各薄膜トランジスタに近い第２導電層１０３に定電位が供給されることとなる。それにより、容量素子ＣＰは各薄膜トランジスタの動作に伴う電位変動を受けにくい構成となる。
【００３６】
また、図７（ａ）及び図７（ｂ）に示す本実施形態では、第３の実施形態と同様に、選択用薄膜トランジスタＴＳのゲート及び容量リセット用薄膜トランジスタＴＲＣのゲートは選択用駆動配線ＧＳに共通に、電気的に接続されている。これにより、第３の実施形態と同様に、選択用薄膜トランジスタＴＳと容量リセット用薄膜トランジスタＴＲＣが同時に導通状態となり、容量リセット用薄膜トランジスタＴＲＣが負荷抵抗として機能することとなる。また、信号配線２２と交差する配線数が少なくなるため、信号配線２２の寄生容量が低減される。
【００３７】
（第５の実施形態）
次に、図８を用いて、第５の実施形態に係る検出装置を説明する。図８は、第５の実施形態に係る検出装置の２行×２列分の画素の平面模式図である。
【００３８】
図２（ａ）に示す第１の実施形態では、１つの画素Ｐに対して１つの容量素子ＣＰが設けられていた。一方、図８に示す本実施形態では、２つの画素に対して１つの容量素子ＣＰ’が共通に設けられている。このような構成にすることにより、より画素サイズが小さくなっても、大きな容量値の容量素子を準備することが容易になる。本実施形態では、２つの画素として、連続する２行分の画素に対して１つの容量素子ＣＰ’が共通に設けられている。ただし、本発明はそれに限定されるものではなく、２以上の複数の画素に対応していればよい。また、図８では画素毎に転送用薄膜トランジスタＴＴを設けているが、容量素子ＣＰが共通化されている複数の画素に対して１つの転送用薄膜トランジスタＴＴが設けられる形態であってもよい。
【００３９】
（第６の実施形態）
次に、図９（ａ）、及び、図９（ｂ）を用いて、第６の実施形態に係る検出装置を説明する。なお、第１の実施形態で説明した構成と同じものは同じ番号を付与してあり、詳細な説明は割愛する。図９（ａ）は、第６の実施形態に係る検出装置の１画素の概略的等価回路図であり、図９（ｂ）は、第６の実施形態に係る他の例の検出装置の１画素の概略的等価回路図である。
【００４０】
図１（ａ）に示す第１の実施形態では、リセット用薄膜トランジスタＴＲＳのソース及びドレインの一方はリセット電源配線ＶＲにが設けられていた。一方、図９（ａ）に示す本実施形態では、リセット用薄膜トランジスタＴＲＳのソース及びドレインの一方は信号配線２２に電気的に接続されている。このようにリセット用薄膜トランジスタＴＲＳを接続することにより、リセット用薄膜トランジスタＴＲＳを介して変換素子で発生した電荷に応じた電気信号を出力することも可能となる。そのため、増幅用薄膜トランジスタＴＡで増幅された電気信号を転送用薄膜トランジスタＴＴによって画素から信号配線２２に転送される経路と、変換素子で発生した電荷に応じた電気信号をリセット用薄膜トランジスタＴＲＳによって画素から信号配線２２に転送される経路と、を選択可能な構成とすることができる。図９（ｂ）に示す他の例でも、図４（ａ）に示す第２の実施形態に比べて、リセット用薄膜トランジスタＴＲＳのソース及びドレインの一方は信号配線２２に電気的に接続されている。なお、このような回路の場合、電極電源配線ＶＳに供給され得る電圧及び基準電源Ｖｒｅｆ１の電圧を適宜調整することにより、好適に動作がなされ得る。
【００４１】
（応用実施形態）
次に、図１０を用いて、検出装置を用いた放射線検出システムを説明する。
【００４２】
放射線源であるＸ線チューブ６０５０で発生した放射線であるＸ線６０６０は、患者あるいは被験者６０６１の胸部６０６２を透過し、検出装置６０４０に含まれる変換素子に入射する。この入射したＸ線には患者６０６１の体内部の情報が含まれている。Ｘ線の入射に対応して変換部３で放射線を電荷に変換して、電気的情報を得る。この情報はデジタルデータに変換され信号処理手段となるイメージプロセッサ６０７０により画像処理され制御室の表示手段となるディスプレイ６０８０で観察できる。
【００４３】
また、この情報は電話回線６０９０等の伝送処理手段により遠隔地へ転送でき、別の場所のドクタールームなど表示手段となるディスプレイ６０８１に表示もしくは光ディスク等の記録手段に保存することができ、遠隔地の医師が診断することも可能である。また記録手段となるフィルムプロセッサ６１００により記録媒体となるフィルム６１１０に記録することもできる。
【符号の説明】
【００４４】
Ｐ  画素
ＴＡ  増幅用薄膜トランジスタ
ＣＰ  容量素子
ＴＴ  転送用薄膜トランジスタ
ＴＳ  選択用薄膜トランジスタ
ＴＲＳ  リセット用薄膜トランジスタ
ＴＲＣ  容量リセット用薄膜トランジスタ
ＶＳ  電極電源配線
ＶＤＤ  動作電源配線
ＶＲ  リセット電源配線
ＧＴ  転送用駆動配線
ＧＳ  選択用駆動配線
ＧＲＳ  リセット用駆動配線
ＧＲＣ  容量リセット用駆動配線
１０  基板
２１  駆動配線群
２２  信号配線群
２３  電源配線群
３０  駆動回路
４０  読出回路
５０  電源回路
６０  制御回路
【図１】
2014096566.tif 000003
【図２】
2014096566.tif 000004
【図３】
2014096566.tif 000005
【図４】
2014096566.tif 000006
【図５】
2014096566.tif 000007
【図６】
2014096566.tif 000008
【図７】
2014096566.tif 000009
【図８】
2014096566.tif 000010
【図９】
2014096566.tif 000011
【図１０】
2014096566.tif 000012
【図１１】
2014096566.tif 000013