(57)【要約】【課題】信号波の周波数をシフトさせることなくスプリアスを除去可能な信号処理回路を提供する。【解決手段】信号処理回路は、入力信号中のある周波数にロックするＰＬＬ回路と、ロックされた周波数に等しい量だけ入力信号を周波数シフトして得られる信号の直流成分を検出し、検出した直流成分に応じた振幅を有し且つ入力信号中の周波数の信号成分と同一の周波数及び位相を有する信号を生成する信号生成回路と、信号生成回路が生成した信号を入力信号から減算する減算回路とを含む。【選択図】図１
2014143642.tif 000002
【特許請求の範囲】
【請求項１】
入力信号中のある周波数にロックするＰＬＬ回路と、
前記ロックされた周波数に等しい量だけ前記入力信号を周波数シフトして得られる信号の直流成分を検出し、前記検出した直流成分に応じた振幅を有し且つ前記入力信号中の前記周波数の信号成分と同一の周波数及び位相を有する信号を生成する信号生成回路と、
前記信号生成回路が生成した前記信号を前記入力信号から減算する減算回路と
を含む信号処理回路。
【請求項２】
前記ＰＬＬ回路が、前記周波数の前記信号成分と同一の周波数及び位相を有する発振信号を供給し、
前記信号生成回路は、
前記入力信号を前記周波数に等しい量だけ周波数シフトする第１の周波数シフト回路と、
前記周波数シフト回路の出力を入力とするループフィルタと、
前記ループフィルタの出力を、前記発振信号に基づいて前記周波数に等しい量だけ周波数シフトする第２の周波数シフト回路と
を含む、請求項１記載の信号処理回路。
【請求項３】
前記ＰＬＬ回路は、
発振信号を生成する数値制御発振器と、
前記入力信号を前記発振信号の周波数だけ周波数シフトする第３の周波数シフト回路と、
前記第３の周波数シフト回路の出力を入力とするループフィルタと
を含み、前記ループフィルタの出力に応じた周波数の前記発振信号を前記数値制御発振器が生成する、請求項１又は２記載の信号処理回路。
【請求項４】
前記数値制御発振器を制御して前記発振信号の周波数を変化させる周波数スイーパ回路を更に含む、請求項１乃至３何れか一項記載の信号処理回路。
【請求項５】
受信信号の信号レベルに応じて前記受信信号の利得を制御する自動利得制御回路と、
前記制御された利得を有する前記受信信号を前記利得で除算して前記入力信号を生成する除算回路と、
前記減算回路の出力を前記利得で乗算する乗算回路と
を含む、請求項１乃至４何れか一項記載の信号処理回路。
【請求項６】
前記ＰＬＬ回路と、前記信号生成回路と、前記減算回路とを含むスプリアス除去回路が複数個設けられ、前記複数個のスプリアス除去回路が直列に接続される、請求項１乃至５何れか一項記載の信号処理回路。
【請求項７】
前記ＰＬＬ回路と、前記信号生成回路と、前記減算回路とを含むスプリアス除去回路が複数個設けられ、前記複数個のスプリアス除去回路が直列に接続され、前記周波数スイーパ回路が前記複数個のスプリアス除去回路のうちの１つのスプリアス除去回路に接続され、前記周波数スイーパ回路及び前記１つのスプリアス除去回路により、前記複数個のスプリアス除去回路のそれぞれが除去する対象となる複数個の周波数成分を検出する、請求項４記載の信号処理回路。
【請求項８】
入力信号中のある周波数にＰＬＬ回路によりロックし、
前記ロックされた周波数に等しい量だけ前記入力信号を周波数シフトして得られる信号の直流成分を検出し、
前記検出した直流成分に応じた振幅を有し且つ前記入力信号中の前記周波数の信号成分と同一の周波数及び位相を有する信号を生成し、
前記生成した信号を前記入力信号から減算する
各段階を含む信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に信号処理回路に関し、詳しくは受信装置において用いる信号処理回路に関する。
【背景技術】
【０００２】
通信システムの受信器においては、受信信号に送信信号以外の干渉波信号（スプリアス）が混入することがある。スプリアスは、他の機器から漏れ出た信号であったり、受信器自身の他の信号源（例えばクロック信号系）から漏れ出た信号であったりする。スプリアスにより受信信号の品質が劣化してしまうので、スプリアスの影響を軽減する必要ある。スプリアスは無変調波や狭帯域の変調波であることが多い。従って、スプリアスの周波数位置を特定できれば、その特定の周波数位置での信号成分を抑制することによりスプリアスを低減することができる。
【０００３】
ＰＬＬ（Phase Locked Loop）回路を受信信号中の無変調又は狭帯域の変調波成分にロックさせることにより、スプリアスの周波数位置を特定する方式がある。まずアンテナで受信した信号を、ＲＦ回路及びＡＤＣ（アナログ・デジタル・コンバータ）により、ベースバンドの受信デジタル信号に変換する。スプリアス周波数の大まかな位置が既知である場合には、その位置の周波数でＰＬＬを発振させ、ＰＬＬの発振する正弦波信号をロータに供給する。このロータにより、スプリアス周波数が０Ｈｚ付近になるように受信デジタル信号の周波数全体をシフトさせ、スプリアス周波数にＰＬＬをロックさせる。このシフト後の受信デジタル信号をループフィルタに通すと、スプリアスの大きさに応じた直流オフセット成分が現れる。この直流オフセット成分を、ループフィルタに入力する前の周波数シフト後の受信デジタル信号から減算することにより、スプリアス成分を除去することができる。このようにスプリアス成分を除去した後の受信デジタル信号を逆ロータに入力し、周波数全体を逆方向へシフトして元の周波数帯域に戻す。その後、受信デジタル信号に対する各通信方式に応じた復号処理を行う。
【０００４】
スプリアス周波数が既知でない場合は、周波数スイーパにより、少しずつ周波数を変化させるようにＰＬＬのＮＣＯ(数値制御発振器)を制御し、ＮＣＯが発信する正弦波信号を上記ロータと逆ロータとに供給する。周波数スイーパが指示する周波数がスプリアス周波数の近くにある場合、ＰＬＬのループフィルタ出力に直流オフセット成分が現れる。このループフィルタ出力に応じてＮＣＯを発振させることにより、ＰＬＬ回路がスプリアスにロックし、ＮＣＯはスプリアスの周波数と位相とに同期した正弦波信号をロータとデロータに供給し続けることができる。
【０００５】
上記構成では、スプリアスと共に信号波もロータ及び逆ロータによる周波数シフト及び逆シフトの処理を受けるが、デジタル信号の限られたビット数によりその処理が実行されるため、処理の前後では信号波が僅かに劣化してしまう。スプリアスが１波の場合は、１度の周波数シフト及び逆シフトの処理で済むため、信号波の劣化が受信品質に与える影響は大きくない。しかしスプリアスが複数波の場合には、スプリアス数に等しい回数の周波数シフト及び逆シフトの処理を実行する必要がある。その結果、信号波の劣化が無視できなくなり、受信品質の劣化を招いてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１８８６０２号公報
【特許文献２】特開２０１０−２２６５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上を鑑みると、信号波の周波数をシフトさせることなくスプリアスを除去可能な信号処理回路が望まれる。
【課題を解決するための手段】
【０００８】
信号処理回路は、入力信号中のある周波数にロックするＰＬＬ回路と、前記ロックされた周波数に等しい量だけ前記入力信号を周波数シフトして得られる信号の直流成分を検出し、前記検出した直流成分に応じた振幅を有し且つ前記入力信号中の前記周波数の信号成分と同一の周波数及び位相を有する信号を生成する信号生成回路と、前記信号生成回路が生成した前記信号を前記入力信号から減算する減算回路とを含む。
【発明の効果】
【０００９】
少なくとも１つの実施例によれば、信号処理回路は、信号波の周波数をシフトさせることなくスプリアスを除去できる。
【図面の簡単な説明】
【００１０】
【図１】信号処理回路の構成の一例を示す図である。
【図２】信号処理回路の変形例を示す図である。
【図３】ロータの構成の一例を示す図である。
【図４】逆ロータの構成の一例を示す図である。
【図５】ループフィルタの構成の一例を示す図である。
【図６】信号処理回路の別の変形例を示す図である。
【図７】通信システムの受信器における受信信号の利得調整について説明する図である。
【図８】利得調整機能を備えた信号処理回路の構成の一例を示す図である。
【発明を実施するための形態】
【００１１】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１２】
図１は、信号処理回路の構成の一例を示す図である。図１の信号処理回路は、通信システムの受信器における受信信号を信号処理する回路である。以下の説明では、受信器を例にとり信号処理回路を説明するが、本願の信号処理回路を適用する対象は通信システムの受信器に限られるものではない。
【００１３】
信号処理回路１０は、ＲＦ回路１１、ＡＤ変換器（ＡＤＣ）１２、ＰＬＬ回路１３、スプリアスキャンセル回路１４、及び復号回路１５を含む。ＰＬＬ回路１３は、ロータ２１、ループフィルタ２２、及びＮＣＯ２３を含む。またスプリアスキャンセル回路１４は、ロータ２５、ループフィルタ２６、逆ロータ２７、及び減算回路２８を含む。
【００１４】
なお図１及び以降の同様の図において、各ボックスで示される各回路ブロックと他の回路ブロックとの境界は、基本的には機能的な境界を示すものであり、物理的な位置の分離、電気的な信号の分離、制御論理的な分離等に対応するとは限らない。各回路ブロックは、他のブロックと物理的にある程度分離された１つのハードウェアモジュールであってもよいし、或いは他のブロックと物理的に一体となったハードウェアモジュール中の１つの機能を示したものであってもよい。
【００１５】
アンテナ５により受信された信号が、ＲＦ回路１１に入力される。ＲＦ回路１１は、アンテナ５からの受信信号をベースバンド信号に変換して出力する。ＡＤ変換器１２は、ＲＦ回路１１から出力されるベースバンド受信信号をアナログ信号からデジタル信号へと変換する。
【００１６】
ＰＬＬ回路１３は、入力信号（デジタルベースバンド受信信号）中のある周波数にロックする。具体的には、発振信号（正弦波信号）を生成するＮＣＯ２３がまず、例えば既知であってよいスプリアスの周波数位置の近傍を初期位置として発振する。ロータ２１（周波数シフト回路）は、ＮＣＯ２３の発振する周波数位置が直流成分になるように、入力信号の周波数全体をシフトする、即ち、入力信号をＮＣＯ２３の発振信号の周波数だけ周波数シフトする。ループフィルタ２２は、ロータ２１の出力を入力とし、シフト後の入力信号の直流成分を検出するためにシフト後の入力信号を積分し、積分値をＮＣＯ２３にフィードバックする。ＮＣＯ２３は、フィードバック値に基づいて発振周波数を調整することにより、ループフィルタ２２の出力に応じた周波数の発振信号を生成し、初期位置近傍にある無変調波又は狭帯域の変調波（スプリアス）にロックする。その結果、ロータ２１は、ロックした周波数（スプリアスの周波数）が直流成分になるように受信信号の周波数全体をシフトすることになる。
【００１７】
スプリアスキャンセル回路１４は、ＰＬＬ回路１３のＮＣＯ２３が発振する正弦波信号を受け取り、この正弦波信号に応じた信号を入力信号から減算することにより、スプリアスを除去する。復号回路１５は、スプリアスキャンセル回路１４によりスプリアスが除去されたデジタルベースバンド受信信号を受け取り、受信信号に対して通信方式に応じた復号処理を行う。
【００１８】
スプリアスキャンセル回路１４は、信号生成回路と減算回路２８とを含む。信号生成回路は、ロータ２５、ループフィルタ２６、及び逆ロータ２７を含む。信号生成回路は、ロックされた周波数に等しい量だけ入力信号を周波数シフトして得られる信号の直流成分を検出し、当該直流成分に応じた振幅を有し且つ入力信号中のロックされた周波数の信号成分と同一の周波数及び位相を有する信号を生成する。具体的には、まずＰＬＬ回路１３のＮＣＯ２３が、入力信号中のロックされた周波数の信号成分と同一の周波数及び位相を有する発振信号（正弦波信号）を、ロータ２５に供給する。ロータ２５（第１の周波数シフト回路）は、ＰＬＬ回路１３のＮＣＯ２３の発振する正弦波信号に基づいて、ＰＬＬ回路１３によりロックされた周波数に等しい量だけ、入力信号を周波数シフトする（入力信号の周波数全体をシフトする）。次に、ロータ２５の出力を入力とするループフィルタ２６により、周波数シフト後の信号を積分することにより、周波数シフト後の信号の直流成分を検出する。この直流成分の大きさは、スプリアス成分の振幅に応じたものとなる。
【００１９】
逆ロータ２７（第２の周波数シフト回路）は、ＰＬＬ回路１３のＮＣＯ２３の発振信号に基づいて、ロックされた周波数に等しい量だけループフィルタ２６の出力を周波数シフトする。このようにして、逆ロータ２７が、ＰＬＬ回路１３のＮＣＯ２３の発振する正弦波信号に基づき、上記直流成分に応じた振幅を有し且つ入力信号中の上記ロックされた周波数の信号成分と同一の周波数及び位相を有する信号を生成する。減算回路２８は、信号生成回路が生成した信号を、入力信号から減算することにより、スプリアスを除去する。なおロータ２５及び逆ロータ２７は、基本的には、ＮＣＯ２３の発振する正弦波信号を対象信号に掛算するミキサであり、この掛算処理により周波数のシフトを行なう。
【００２０】
図１に示すスプリアスキャンセル回路１４では、ＡＤ変換器１２が出力するデジタルベースバンド受信信号から、スプリアスに相当する正弦波信号を減算することにより、スプリアスを除去する。この処理では、ＡＤ変換器１２が出力するデジタルベースバンド受信信号のうち、スプリアスの周波数の成分に対して処理が施される以外、他の周波数成分はそのまま復号回路１５に供給される。即ち、スプリアスの周波数の成分以外の他の周波数成分に対して、周波数シフト処理等の処理が施されることはない。従って、復号回路１５に供給されるデジタルベースバンド受信信号が、ＡＤ変換器１２の出力するデジタルベースバンド受信信号から劣化することはない。
【００２１】
図２は、信号処理回路１０の変形例を示す図である。図２に示す信号処理回路１０Ａは、図１に示す信号処理回路１０に対して、スプリアス検出回路３１及び周波数スイーパ回路３２が追加されている。その他の構成は、図２に示す信号処理回路１０Ａと図１に示す信号処理回路１０とで同一である。
【００２２】
スプリアス周波数が既知の場合は、図１に示す信号処理回路１０によりスプリアス除去が可能である。スプリアス周波数が不明である場合は、図２に示す周波数スイーパ回路３２により、想定される受信信号の帯域内で少しずつ周波数を変化させるようにＮＣＯ２３の発振周波数を制御する。即ち、周波数スイーパ回路３２は、ＰＬＬ回路１３のＮＣＯ２３を制御して発振信号の周波数を徐々に変化させる。ＮＣＯ２３は入力される数値に応じた発振周波数で発振するので、周波数スイーパ回路３２からＮＣＯ２３に入力する数値を徐々に増加又は減少させることにより、発振周波数を徐々に増加又は減少させることができる。
【００２３】
ＮＣＯ２３が発振する正弦波信号は、ロータ２１及び２５と逆ロータ２７とに供給される。周波数スイーパ回路３２の指示する周波数がスプリアス周波数の近傍に来た場合、ロータ２５により周波数シフトした入力信号に直流成分が現れ、この直流成分がループフィルタ２６の出力として現れる。スプリアス検出回路３１は、所定の閾値以上のループフィルタ出力が現れると、周波数スイーパ回路３２に対する検出信号をアサートする。この検出信号のアサートに応答して、周波数スイーパ回路３２は、その出力を現在出力している数値に固定する。この状態で、ＰＬＬ回路１３が動作し、ＮＣＯ２３は、周波数スイーパ回路３２から入力される数値とループフィルタ２２の出力である数値との和等に基づいて発振する。ＰＬＬ回路１３のフィードバック動作によりＮＣＯ２３の発振周波数が調整され、ＰＬＬ回路１３がスプリアス周波数にロックする。ロックした状態では、ＰＬＬ回路１３のＮＣＯ２３は、入力信号中のスプリアス周波数の信号に等しい周波数と位相とを有する正弦波信号を生成する。
【００２４】
図３は、ロータの構成の一例を示す図である。図１に示されるロータ２１及び２５の各々は、図３に示される回路構成であってよい。
【００２５】
ロータは、掛算器４１乃至４５及び加算器４６及び４７を含む。ロータへの入力信号が同相成分ＩｎＤａｔａＩｃｈ及び直交成分ＩｎＤａｔａＱｃｈを有し、ＮＣＯ２３からの発振信号が同相成分ＮＣＯＩｃｈ及び直交成分ＮＣＯＱｃｈを有する。図９に示すロータは、各信号を複素信号として扱い、入力信号とＮＣＯの発振信号の複素共役との積を計算する。
【００２６】
図４は、逆ロータの構成の一例を示す図である。逆ロータは、掛算器５１乃至５５及び加算器５６及び５７を含む。逆ロータへの入力信号が同相成分ＩｎＤａｔａＩｃｈ及び直交成分ＩｎＤａｔａＱｃｈを有し、ＮＣＯ２３からの発振信号が同相成分ＮＣＯＩｃｈ及び直交成分ＮＣＯＱｃｈを有する。図４に示すロータは、各信号を複素信号として扱い、入力信号とＮＣＯの発振信号との積を計算する。
【００２７】
図５は、ループフィルタの構成の一例を示す図である。図１に示すループフィルタ２２及び２６の各々は、図５に示される回路構成であってよい。
【００２８】
ループフィルタは、掛算器６１、加算器６２、及び遅延素子６３を含む。掛算器６１は０＜α＜１である所定の係数αを入力値に掛算する。この係数αの値に応じて、ループフィルタの通過帯域が決まる。加算器６２は、掛算器６１の出力と１サイクル前の加算器６２の出力とを加算する。遅延素子６３は、加算器６２の出力を１サイクル遅延させる。この遅延素子６３の出力がループフィルタの出力となる。
【００２９】
例えば図１のループフィルタ２６の場合、スプリアスの振幅に応じた大きさのループフィルタ入力Ｘに応じて、ループフィルタ出力が例えば初期値０からαＸずつ変化（増大又は減少）していく。ループフィルタ出力が、スプリアスを丁度相殺する大きさになると、ループフィルタ入力Ｘがゼロになり、ループフィルタ出力は一定の値に維持され、スプリアスを除去することができる。その後スプリアスの振幅が変化すると、ループフィルタ出力もそれに応じて変化し、スプリアスを丁度相殺する大きさになるように、ループフィルタ出力がフィードバック制御される。
【００３０】
また例えば図１のループフィルタ２２の場合、ＮＣＯ２３の発振信号とスプリアス成分とが同一の周波数と位相とを有する場合にゼロになるような値、例えばロータ２１の出力の直交成分を、ループフィルタ入力とする。このループフィルタ入力Ｙに応じて、ループフィルタ出力が例えば初期値０からαＹずつ変化（増大又は減少）していく。ループフィルタ出力に応じたＮＣＯ２３の発振信号とスプリアス成分とが同一の周波数と位相とを有するようになると、ループフィルタ入力Ｙがゼロになり、ループフィルタ出力は一定の値に維持され、ＰＬＬ回路をスプリアス成分にロックすることができる。その後スプリアスの周波数や位相が変化すると、ループフィルタ出力もそれに応じて変化し、スプリアス成分にロックする大きさになるように、ループフィルタ出力がフィードバック制御される。
【００３１】
図６は、信号処理回路の別の変形例を示す図である。図６の信号処理回路は、異なる周波数の複数のスプリアスが信号中に含まれる場合に、直接接続された複数のスプリアスキャンセル回路により、それぞれのスプリアスを削除する。
【００３２】
図６の信号処理回路は、ＲＦ回路１１、ＡＤ変換器１２、スプリアス検出回路３１、周波数スイーパ回路３２、ＰＬＬ回路７１乃至７３、スプリアスキャンセル回路７４乃至７６、及びスプリアス位置メモリ７７を含む。ＰＬＬ回路７１乃至７３の各々は、図１に示すＰＬＬ回路１３と同一の構成であってよい。またスプリアスキャンセル回路７４乃至７６の各々は、図１に示すスプリアスキャンセル回路１４と同一の構成であってよい。図６に示す信号処理回路では、スプリアス検出回路３１及び周波数スイーパ回路３２をＰＬＬ回路及びスプリアスキャンセル回路の各組に対して設けるのではなく、ＰＬＬ回路及びスプリアスキャンセル回路の複数個の組に対して共通に設けている。１つのＰＬＬ回路と１つのスプリアスキャンセル回路との組を１つのスプリアス除去回路とする。複数個（この例では３個）のスプリアス除去回路（７１，７４）、（７２，７５）、及び（７３，７６）が直列に接続され、周波数スイーパ回路３２が複数個のスプリアス除去回路のうちの１つのスプリアス除去回路（７１，７４）に接続される。周波数スイーパ回路３２及び１つのスプリアス除去回路７４により、複数個のスプリア除去回路７４乃至７６のそれぞれが除去する対象となる複数個の周波数成分を検出する。
【００３３】
まず周波数スイーパ回路３２により、ＰＬＬ回路７１のＮＣＯの発振周波数を少しずつ変化（増大又は減少）させる。周波数スイーパ回路３２の指示する周波数が第１のスプリアス周波数の近傍に来ると、スプリアスキャンセル回路７４のループフィルタの出力が所定の閾値以上の値となる。スプリアス検出回路３１は、所定の閾値以上のループフィルタ出力が現れると、その時の周波数スイーパ回路３２の出力値（第１のスプリアス位置）をスプリアス位置メモリ７７に格納する。
【００３４】
上記のように所定の閾値以上のループフィルタ出力が現れたときの発振周波数から更に、周波数スイーパ回路３２により、ＰＬＬ回路７１のＮＣＯの発振周波数を少しずつ変化（増大又は減少）させる。周波数スイーパ回路３２の指示する周波数が第２のスプリアス周波数の近傍に来ると、スプリアスキャンセル回路７４のループフィルタの出力が所定の閾値以上の値となる。スプリアス検出回路３１は、所定の閾値以上のループフィルタ出力が現れると、その時の周波数スイーパ回路３２の出力値（第２のスプリアス位置）をスプリアス位置メモリ７７に格納する。
【００３５】
同様にして、周波数スイーパ回路３２により、ＰＬＬ回路７１のＮＣＯの発振周波数を更に変化させると、周波数スイーパ回路３２の指示する周波数が第３のスプリアス周波数の近傍に来る。これに応じて、スプリアスキャンセル回路７４のループフィルタの出力が所定の閾値以上の値となるので、その時の周波数スイーパ回路３２の出力値（第３のスプリアス位置）を、スプリアス位置メモリ７７に格納する。
【００３６】
このようにして、想定される受信信号の帯域内で少しずつ周波数を変化させ、複数個のスプリアス位置をスプリアス位置メモリ７７に記憶させる。このとき、ループフィルタの出力が所定の閾値以上となったときのループフィルタの出力値の大きさに着目し、出力値の大きい順に並べるようにして各出力値に対応するスプリアス位置を記憶してよい。或いは、ループフィルタの出力が所定の閾値以上となったときのループフィルタの出力値の大きさに着目し、大きい方の所定個（図６の構成の場合は３個）の出力値に対応するスプリアス位置を記憶するようにしてよい。
【００３７】
以下では、ループフィルタの出力が大きい順に３個のスプリアス位置（第１のスプリアス位置乃至第３のスプリアス位置）を除去する場合について説明する。まずスプリアス位置メモリ７７から読み出した第１のスプリアス位置をＰＬＬ回路７１のＮＣＯに入力し、ＮＣＯを第１のスプリアス周波数近傍で発振させる。ＰＬＬ回路７１が動作し、ＮＣＯは、周波数スイーパ回路３２から入力される数値とＰＬＬ回路７１のループフィルタの出力である数値との和等に基づいて発振する。ＰＬＬ回路７１のフィードバック動作によりＮＣＯの発振周波数が調整され、ＰＬＬ回路７１が第１のスプリアス周波数にロックする。ロックした状態では、ＰＬＬ回路７１のＮＣＯは、入力信号中の第１のスプリアス周波数の信号に等しい周波数と位相とを有する正弦波信号を生成する。この正弦波信号に基づいて、スプリアスキャンセル回路７４が、第１のスプリアス周波数を入力信号中から除去する。
【００３８】
同様に、スプリアス位置メモリ７７から読み出した第２のスプリアス位置をＰＬＬ回路７２のＮＣＯに入力し、ＮＣＯを第２のスプリアス周波数近傍で発振させる。ＰＬＬ回路７２のフィードバック動作によりＮＣＯの発振周波数が調整され、ＰＬＬ回路７２が第２のスプリアス周波数にロックする。ロックした状態では、ＰＬＬ回路７２のＮＣＯは、入力信号中の第２のスプリアス周波数の信号に等しい周波数と位相とを有する正弦波信号を生成する。この正弦波信号に基づいて、スプリアスキャンセル回路７５が、第２のスプリアス周波数を入力信号中から除去する。
【００３９】
同様に、スプリアス位置メモリ７７から読み出した第３のスプリアス位置をＰＬＬ回路７３のＮＣＯに入力し、ＮＣＯを第３のスプリアス周波数近傍で発振させる。ＰＬＬ回路７３のフィードバック動作によりＮＣＯの発振周波数が調整され、ＰＬＬ回路７３が第３のスプリアス周波数にロックする。ロックした状態でのＰＬＬ回路７３のＮＣＯが発振する正弦波信号に基づいて、スプリアスキャンセル回路７６が、第３のスプリアス周波数を入力信号中から除去する。
【００４０】
図７は、通信システムの受信器における受信信号の利得調整について説明する図である。通信システムにおいて用いる通信方式によっては、時間的に連続して信号を送信するのではなく、時間的に間欠的に信号を送信する場合がある。この場合、受信信号は間欠的に信号値が現れるバースト信号となるので、その電力波形は、図７（ａ）に示す受信バースト信号電力８２のようになる。
【００４１】
一方、スプリアスは、他の機器から漏れ出た信号であったり、受信器自身の他の信号源（例えばクロック信号系）から漏れ出た信号であったりするため、無変調波や狭帯域の変調波である。従って、図７（ａ）にスプリアス電力８１として示すように、スプリアスの電力は時間的に略一定の値を有することになる。
【００４２】
通信システムの受信器では一般に、伝播路での信号減衰量の変化に動的に対応するために、ＲＦ回路内のＡＧＣ（自動利得制御器）により、受信信号強度が適切な一定値となるように自動利得制御が行われる。この自動利得制御により、ＲＦ回路により処理された信号をＡＤ変換するＡＤ変換器のダイナミックレンジに対し、受信信号強度が適切な信号レベルとなるように調整される。図７（ｂ）の利得波形８３は、図７（ａ）に示す受信バースト信号電力８２を有する受信信号に対して、ＡＧＣが設定する利得の大きさを示す。利得波形８３は、受信バースト信号電力８２が大きい箇所で小さな値となり、受信バースト信号電力８２が小さい箇所で大きな値となる。
【００４３】
図７（ｃ）は、受信バースト信号電力８２（図７（ａ））を有する受信信号にスプリアス電力８１（図７（ａ））を有するスプリアスが混入している場合に、ＡＧＣにより利得波形８３による利得制御を行った結果得られるスプリアス電力８４を示す。自動利得制御では一定の大きさを有するスプリアス電力８１に対して利得波形８３を乗算することになるので、図７（ｃ）に示すように、利得制御後のスプリアス電力８４は、値が大きく変動する波形となる。
【００４４】
図１、図２、及び図６に示す信号処理回路において、振幅が大きく変動してしまう入力信号に対して、ＰＬＬ回路が適切に追従することが困難である。またスプリアスキャンセル回路もまた、振幅が大きく変動してしまう入力信号に対して、適切に追従してスプリアスを除去することが困難である。
【００４５】
図８は、利得調整機能を備えた信号処理回路の構成の一例を示す図である。この信号処理回路では、自動利得制御が行われる受信器において、適切にスプリアスを除去することができるように、自動利得制御による利得変化を相殺する利得調整機能が設けられている。図８の信号処理回路は、ＲＦ回路１１、ＡＤ変換器１２、除算回路９１、スプリアスキャンセル回路１４、乗算回路９２、及び復号回路１５を含む。図８では、ＰＬＬ回路１３の図示が省略されているが、図１の構成と同様に、スプリアスキャンセル回路１４のロータ２５と逆ロータ２７とに正弦波信号を供給するＰＬＬ回路１３が設けられていてよい。
【００４６】
ＲＦ回路１１は、ＡＧＣ回路９０を含む。このＡＧＣ回路９０により、受信信号の信号レベルに応じて受信信号の利得を制御する自動利得制御が行われる。ＡＧＣ回路９０が受信信号に乗算した利得値（ＡＧＣゲイン）は、ＡＧＣ回路９０から除算回路９１と乗算回路９２とに供給される。除算回路９１は、ＡＤ変換器１２によりＡＤ変換された後のデジタルベースバンド受信信号を、ＡＧＣ回路９０からの利得値（ＡＧＣゲイン）により除算することで、自動利得制御による利得制御をキャンセルする。このようにして、制御された利得を有するデジタルベースバンド受信信号を利得で除算して、ＰＬＬ回路及びスプリアスキャンセル回路１４に対する入力信号を生成する。
【００４７】
図７（ｄ）は、利得制御がキャンセルされたデジタルベースバンド受信信号に含まれるスプリアス電力８５を示す。ＡＧＣ回路９０からの利得値（ＡＧＣゲイン）によりデジタルベースバンド受信信号を除算することにより、スプリアスの振幅が一定値に戻され、スプリアス電力８５は一定の電力値を有するようになる。
【００４８】
図８に戻り、除算回路９１により利得制御がキャンセルされたデジタルベースバンド受信信号が、ＰＬＬ回路１３（図１参照）とスプリアスキャンセル回路１４とに供給される。利得制御がキャンセルされたデジタルベースバンド受信信号においては、スプリアス電力が略一定となっているので、図１の信号処理回路の場合と同様にして、ＰＬＬ回路１３とスプリアスキャンセル回路１４とにより、適切にスプリアスを除去することができる。乗算回路９２は、スプリアスキャンセル回路１４によりスプリアスが除去されたデジタルベースバンド受信信号に対して、ＡＧＣ回路９０からの利得値（ＡＧＣゲイン）を乗算することにより、自動利得制御を再度有効にする。復号回路１５は、スプリアスキャンセル回路１４によりスプリアスが除去され且つ乗算回路９２により自動利得制御されたデジタルベースバンド受信信号を受け取り、デジタルベースバンド受信信号に対して通信方式に応じた復号処理を行う。
【００４９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【符号の説明】
【００５０】
１０  信号処理回路
１１  ＲＦ回路
１２  ＡＤ変換器（ＡＤＣ）
１３  ＰＬＬ回路
１４  スプリアスキャンセル回路
１５  復号回路
２１  ロータ
２２  ループフィルタ
２３  ＮＣＯ
２５  ロータ
２６  ループフィルタ
２７  逆ロータ
２８  減算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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