(57)【要約】【課題】実施形態は、加工が容易な低消費電力の半導体記憶装置を提供することを目的とする。【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数の第１配線、前記複数の第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、可変抵抗素子を有するメモリセルを有するメモリセルアレイを含むメモリセルブロックを備え、前記メモリセルアレイは、更に、前記複数の第１配線及び前記複数の第２配線間の各交差部にそれぞれ設けられ、前記メモリセルと直列接続され且つ前記メモリセルとオーミック接触する保護抵抗膜を有し、前記保護抵抗膜は、抵抗率が１〜１００Ω・ｃｍの材料からなることを特徴とする。【選択図】図８
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【特許請求の範囲】
【請求項１】
複数の第１配線、前記複数の第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、可変抵抗素子を有するメモリセルを有するメモリセルアレイを含むメモリセルブロックを備え、
前記メモリセルアレイは、更に、前記複数の第１配線及び前記複数の第２配線間の各交差部にそれぞれ設けられ、前記メモリセルと直列接続され且つ前記メモリセルとオーミック接触する保護抵抗膜を有し、
前記保護抵抗膜は、抵抗率が１〜１００Ω・ｃｍの材料からなる
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の第１配線及び前記複数の第２配線はそれぞれ、抵抗率０．１〜１００μΩ・ｃｍの材料からなる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記保護抵抗膜は、ＳｉＮ、ＴａＮ、ＴｉＯＮ、ＨｆＮ、ＺｒＮ、ＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＨｆＳｉＮ、ＡｌＳｉＮ、ＺｒＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、又はドープドポリシリコンを材料とする
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記保護抵抗膜の抵抗値は、同時にアクセスする前記メモリセルの数に基づいて決定する
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記複数の第１配線及び複数の第２配線の各交差部のうち、前記第２配線の延伸方向に並ぶ複数の交差部に設けられた前記保護抵抗膜は互いに接続されている
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルは、前記第２配線側に設けられた電極を有し、
前記保護抵抗膜は、前記電極とオーミック接触している
ことを特徴とする請求項１〜５のいずれか１項記載の不揮発性半導体記憶装置。
【請求項７】
複数の第１配線、前記複数の第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、可変抵抗素子を有する第１メモリセルを有する第１メモリセルアレイと、当該第１メモリセルアレイと前記複数の第２配線を共有すると共に、前記複数の第１配線と同じ方向に延びる複数の第３配線、並びに、前記複数の第２配線及び前記複数の第３配線の各交差部に設けられ、可変抵抗素子を有する第２メモリセルを有する第２メモリセルアレイとを積層してなるメモリセルブロックを備え、
前記第１メモリセルアレイは、更に、前記複数の第１配線及び前記複数の第２配線の各交差部において、前記第１メモリセル及び前記第２配線の間に設けられた第１保護抵抗膜を有し、
前記第２メモリセルアレイは、更に、前記複数の第２配線及び前記複数の第３配線の各交差部において、前記第２メモリセル及び前記第３配線の間に設けられた第２保護抵抗膜を有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記複数の第１配線及び複数の第２配線の各交差部のうち、前記第２配線の延伸方向に並ぶ複数の交差部に設けられた前記保護抵抗膜は互いに接続されており、
前記複数の第２配線及び前記複数の第３配線の各交差部のうち、前記第３配線の延伸方向に並ぶ複数の交差部に設けられた前記保護抵抗膜は互いに接続されている
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記第１メモリセルは、前記第２配線側に設けられた第１電極を有し、
前記第１保護抵抗膜は、前記第１電極とオーミック接触しており、
前記第２メモリセルは、前記第３配線側に設けられた第２電極を有し、
前記第２保護抵抗膜は、前記第２電極とオーミック接触している
ことを特徴とする請求項７又は８記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１及び第２保護抵抗膜はそれぞれ、抵抗率が１〜１００Ω・ｃｍの材料からなる
ことを特徴とする請求項７〜９のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１１】
前記複数の第１〜第３配線はそれぞれ、抵抗率０．１〜１００μΩ・ｃｍの材料からなる
ことを特徴とする請求項７〜１０のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１及び第２保護抵抗膜はそれぞれ、ＳｉＮ、ＴａＮ、ＴｉＯＮ、ＨｆＮ、ＺｒＮ、ＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＨｆＳｉＮ、ＡｌＳｉＮ、ＺｒＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、又はドープドポリシリコンを材料とする
ことを特徴とする請求項７〜１１のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルの更なる微細化を図る技術として、可変抵抗素子をメモリセルに使用した抵抗変化型メモリが提案されている。可変抵抗素子としては、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ素子、トンネル磁気抵抗効果による抵抗変化を用いるＭＲＡＭ素子、導電性ポリマーで抵抗素子が形成されるポリマー強誘電ＲＡＭ（ＰＦＲＡＭ）のメモリ素子、電気パルス印加によって抵抗変化を起こすＲｅＲＡＭ素子等が知られている。
【０００３】
可変抵抗素子は、少なくとも２つの抵抗値、例えば高抵抗状態と低抵抗状態とを電気的に切り替えることができる。可変抵抗素子は、互いに交差したビット線とワード線の交差部に配置されてメモリセルアレイを構成する。そして、抵抗変化型メモリの場合、セット動作時或いはリセット動作時に可変抵抗素子に流れる電流を抑制するためには、可変抵抗素子に対して保護抵抗膜を付加することが有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４２５２１１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態は、加工が容易な低消費電力の半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、複数の第１配線、前記複数の第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び前記複数の第２配線の各交差部に設けられ、可変抵抗素子を有するメモリセルを有するメモリセルアレイを含むメモリセルブロックを備え、前記メモリセルアレイは、更に、前記複数の第１配線及び前記複数の第２配線間の各交差部にそれぞれ設けられ、前記メモリセルと直列接続され且つ前記メモリセルとオーミック接触する保護抵抗膜を有し、前記保護抵抗膜は、抵抗率が１〜１００Ω・ｃｍの材料からなることを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図の一例である。
【図２】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部の等価回路図の一例である。
【図３】同実施形態に係る不揮発性半導体記憶装置の可変抵抗素子を示す図の一例である。
【図４】同実施形態に係る不揮発性半導体記憶装置におけるアクセス動作時のメモリセルアレイのバイアス状態を示す図の一例である。
【図５】同実施形態に係る不揮発性半導体記憶装置におけるアクセス動作時のメモリセルアレイのバイアス状態を示す図の一例である。
【図６】同実施形態に係る不揮発性半導体記憶装置におけるアクセス動作時の保護抵抗膜の抵抗値と動作電流の関係を示すグラフの一例である。
【図７】同実施形態に係る不揮発性半導体記憶装置におけるアクセス動作時の保護抵抗膜の抵抗値と抵抗成分による電圧降下の関係を示すグラフの一例である。
【図８】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【図９】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図１０】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図１１】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図１２】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図１３】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図１４】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を説明する図の一例である。
【図１５】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を説明する図の一例である。
【図１６】第２の実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【図１７】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図１８】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図１９】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図２０】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図２１】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの引き出し部の製造工程を説明する断面図の一例である。
【図２２】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの引き出し部の製造工程を説明する断面図の一例である。
【図２３】第３の実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【図２４】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【図２５】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を示す斜視図の一例である。
【図２６】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を示す斜視図の一例である。
【図２７】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を示す斜視図の一例である。
【図２８】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を示す斜視図の一例である。
【図２９】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を示す斜視図の一例である。
【図３０】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を示す斜視図の一例である。
【図３１】第４の実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【図３２】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図３３】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図３４】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図３５】同実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【図３６】第１の実施形態に対する比較例に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【図３７】第２の実施形態に対する比較例に係る不揮発性半導体記憶装置のメモリセルブロックの引き出し部の製造工程を説明する断面図の一例である。
【図３８】第４の実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら実施形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施形態］
先ず、第１の実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。
【００１０】
図１は、本実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図の一例である。この不揮発性半導体記憶装置は、一以上のメモリセルアレイＭＡを積層してなるメモリセルブロック１を備える。各メモリセルアレイＭＡは、マトリクス状に配置された複数のメモリセルＭＣと、これら複数のメモリセルＭＣを選択する複数のビット線ＢＬ及び複数のワード線ＷＬを有する。
【００１１】
メモリセルブロック１のビット線ＢＬには、ビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするカラム制御回路２が電気的に接続されている。また、メモリセルブロック１のワード線ＷＬには、ワード線ＷＬを選択し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み、及びメモリセルＭＣからのデータ読み出しを可能にするロウ制御回路３が電気的に接続されている。
【００１２】
次に、メモリセルブロック１の回路構成について説明する。
図２は、本実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部の等価回路図の一例である。
【００１３】
メモリセルブロック１の各メモリセルアレイＭＡは、カラム方向に延びる複数のビット線ＢＬ、並びに、これら複数のビット線ＢＬと交差するロウ方向に延びる複数のワード線ＷＬを有する。また、メモリセルアレイＭＡは、複数のビット線ＢＬ及び複数のワード線ＷＬの各交差部に設けられたメモリセルＭＣを有する。
【００１４】
メモリセルＭＣは、図２に示すように、直列接続された非オーミック素子ＮＯ及び可変抵抗素子ＶＲを有する。このうち非オーミック素子ＮＯはビット線ＢＬに電気的に接続されており、可変抵抗素子ＶＲは後述する保護抵抗膜ＰＲを介してワード線ＷＬに電気的に接続されている。即ち、可変抵抗素子ＶＲと保護抵抗膜ＰＲは直列に接続されている。このメモリセルＭＣは、ビット線ＢＬ及びワード線ＷＬの交差部にクロスポイント構造で形成することができる。
【００１５】
次に、メモリセルＭＣの可変抵抗素子ＶＲについて説明する。
図３は、本実施形態に係る不揮発性半導体記憶装置の可変抵抗素子を示す図の一例である。
【００１６】
可変抵抗素子ＶＲは、少なくとも２つの抵抗値、例えば高抵抗状態及び低抵抗状態を電気的に切り替えることができる素子である。以下において、高抵抗状態を「リセット状態」、低抵抗状態を「セット状態」、低抵抗状態の可変抵抗素子ＶＲを高抵抗状態にする動作を「プログラム動作」、低抵抗状態の可変抵抗素子ＶＲが高抵抗状態になることを「リセット動作」、高抵抗状態の可変抵抗素子ＶＲを低抵抗状態にする動作を「イレーズ動作」、高抵抗状態の可変抵抗素子ＶＲが低抵抗状態になることを「セット動作」と呼ぶこともある。また、プログラム動作及びイレーズ動作を総称して「アクセス動作」と呼ぶこともある。
【００１７】
図３に示す一例は、可変抵抗素子ＶＲの一つであるＲｅＲＡＭ素子の例である。
このＲｅＲＡＭ素子は、電極層１１及び１３間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式ＡｘＭｙＸｚ（ＡとＭは互いに異なる元素）で表され、例えばスピネル構造（ＡＭ２Ｏ４）、イルメナイト構造（ＡＭＯ３）、デラフォサイト構造（ＡＭＯ２）、ＬｉＭｏＮ２構造（ＡＭＮ２）、ウルフラマイト構造（ＡＭＯ４）、オリビン構造（Ａ２ＭＯ４）、ホランダイト構造（ＡｘＭＯ２）、ラムスデライト構造（ＡｘＭＯ２）、ペロブスカイト構造（ＡＭＯ３）等の結晶構造を持つ材料により構成される。
【００１８】
図３の例では、ＡがＺｎ、ＭがＭｎ、ＸがＯである。記録層１２内の小さな白丸は拡散イオン（Ｚｎ）、大きな白丸は陰イオン（Ｏ）、小さな黒丸は遷移元素イオン（Ｍｎ）をそれぞれ表している。記録層１２の初期状態は、リセット状態であるが、このリセット状態のＲｅＲＡＭ素子をセット動作させるには、電極層１１を固定電位にし、電極層１３側に負の電圧を印加すれば良い。この場合、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの価数を上昇させる。これにより、記録層１２はキャリアの注入によって電子伝導性を有するようになってセット動作が完了する。再生（読み出し動作）に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。セット状態のＲｅＲＡＭ素子をリセット動作させるには、例えば、記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによっても可能である。
【００１９】
次に、メモリセルＭＣの非オーミック素子ＮＯについて説明する。
非オーミック素子ＮＯは、ポリシリコンやシリコンゲルマニウム等からなり、例えば、ショットキーダイオード、ＰＮ接合ダイオード、ＰＩＮダイオード等の各種ダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造、ＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造等からなる。ここにもバリアメタル層、接着層を形成する電極を挿入しても良い。電極材としては、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｒＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等が用いられる。また、ダイオードを使用する場合はその特性上、ユニポーラ動作を行うことができ、また、ＭＩＭ構造、ＳＩＳ構造等の場合にはバイポーラ動作を行うことが可能である。なお、非オーミック素子ＮＯと可変抵抗素子ＶＲの配置は、図２と上下を逆にしても良いし、非オーミック素子ＮＯの極性を上下反転させても良い。
【００２０】
次に、メモリセルブロック１のメモリセルアレイＭＡに対するアクセス動作について説明する。
【００２１】
図４及び図５は、本実施形態に係る不揮発性半導体記憶装置におけるアクセス動作時のメモリセルアレイのバイアス状態を示す図の一例である。
【００２２】
図４は、１つのメモリセルＭＣにアクセスする場合を示している。ここでは、ビット線ＢＬ＜３＞を選択ビット線、ワード線ＷＬ＜３＞を選択ワード線、ビット線ＢＬ＜３＞及びワード線ＷＬ＜３＞の交差部に設けられたメモリセルＭＣ´を選択メモリセルとしている。
【００２３】
選択メモリセルＭＣ´にアクセスする場合、選択ビット線ＢＬ＜３＞を所定の電位α、その他の非選択ビット線ＢＬ＜０＞〜＜２＞を例えば０Ｖ、選択ワード線ＷＬ＜３＞を例えば０Ｖ、その他の非選択ワード線ＷＬ＜０＞〜＜２＞を所定の電位βに設定する。ここで、電位αは、０Ｖを基準として、アクセス動作に必要な電位であり、電位βは、０Ｖを基準として、可変抵抗素子ＶＲがセット動作或いはリセット動作しない程度の電位である。この場合、選択メモリセルＭＣ´には、概ね電圧αの順方向バイアスが掛かる結果、可変抵抗素子ＶＲはセット動作或いはリセット動作する。選択ビット線ＢＬ＜３＞及び非選択ワード線ＷＬ＜０＞〜＜２＞の各交差部にある非選択メモリセルＭＣには、逆方向バイアスが掛かるが、その大きさは可変抵抗素子ＶＲがセット動作或いはリセット動作しない程度の電圧α−βしかないため、可変抵抗素子ＶＲの抵抗状態は遷移しない。非選択ビット線ＢＬ＜０＞〜＜２＞及び選択ワード線ＷＬ＜３＞の交差部にある非選択メモリセルＭＣには、電圧０Ｖしか印加されないため、可変抵抗素子ＶＲの抵抗状態は遷移しない。また、非選択ビット線ＢＬ＜０＞〜＜２＞及び非選択ワード線ＷＬ＜０＞〜＜２＞の交差部にある非選択メモリセルＭＣには、逆方向バイアスが掛かるが、その大きさは可変抵抗素子ＶＲがセット動作或いはリセット動作しない程度の電圧βしかないため、可変抵抗素子ＶＲの抵抗状態は遷移しない。つまり、メモリセルアレイＭＡに対して図４に示すバイアス状態を設定することで、選択メモリセルＭＣ´に対してのみアクセス動作することができる。
【００２４】
図５は、複数のメモリセルＭＣに同時アクセスする場合について示している。ここでは、ビット線ＢＬ＜０＞及び＜３＞を選択ビット線、ワード線ＷＬ＜０＞を選択ワード線、選択ビット線ＢＬ＜０＞及び＜３＞と選択ワード線ＷＬ＜０＞の各交差部に設けられた２つのメモリセルＭＣ´を選択メモリセルとしている。
【００２５】
この場合も、１つの選択メモリセルＭＣ´に対してのみアクセスする場合と同様、選択ビット線ＢＬ＜０＞及び＜３＞を所定の電位α、その他の非選択ビット線ＢＬ＜１＞及び＜２＞を例えば０Ｖ、選択ワード線ＷＬ＜３＞を例えば０Ｖ、その他の非選択ワード線ＷＬ＜０＞〜＜２＞を所定の電位βに設定すると良い。これによって、２つの選択メモリセルＭＣ´に対して同時アクセスすることができる。
【００２６】
このように複数のメモリセルＭＣに同時アクセスすることによって、アクセス動作の高速化を図ることができる。但し、同時アクセスするメモリセルＭＣ数が増えると、アクセス動作に要する動作電流も当然に増えることになる。そのため、同時アクセスするメモリセルＭＣ数を増やすためには、動作電流を小さくすることが重要である。また、同時アクセスするメモリセルＭＣ数が少ない場合であっても、消費電力を低減させるという観点から動作電流の低減を図ることは重要である。
【００２７】
そこで、アクセス動作時の動作電流を低減させる有効な技術の一つとして、メモリセルアレイＭＡに対してメモリセルＭＣに直列にオーミック接触する保護抵抗膜ＰＲを導入する技術がある。
【００２８】
ここで、メモリセルＭＣに対して直列接続する保護抵抗膜ＰＲの作用について図６及び図７を用いて説明する。
【００２９】
図６は、本実施形態に係る不揮発性半導体記憶装置におけるアクセス動作時の保護抵抗膜の抵抗値と動作電流の関係を示すグラフの一例である。また、図７は、本実施形態に係る不揮発性半導体記憶装置におけるアクセス動作時の保護抵抗膜の抵抗値と抵抗成分による電圧降下の関係を示すグラフの一例である。図７に示す５つのグラフは、同時アクセスするメモリセル数が１個（１セル）、２個（２セル）、４個（４セル）、８個（８セル）、及び１６個（１６セル）の場合のシミュレーション結果を示している。
【００３０】
図６に示すグラフから明らかなように、保護抵抗膜ＰＲの抵抗値が高くなるほど、動作電流が小さくなることが分かる。これは、保護抵抗膜ＰＲをメモリセルＭＣに直列接続することで、メモリセルＭＣの抵抗成分を増やすことになるため、結果として、動作電流が低減して動作電圧が上昇したものと考えられる。
【００３１】
しかし、図７に示す抵抗成分による電圧降下を考慮すると、いくつかの場合において、大きな保護抵抗膜ＰＲを導入すれば良いというものでもない。抵抗成分による電圧降下が大きいと、メモリセルＭＣに印加される電位差が小さくなり、メモリセルＭＣの抵抗変化が起こらない可能性が高くなる。１つのメモリセルＭＣにアクセスする場合、電圧降下は余り大きくないものの電圧降下はほぼ単調増加傾向となる。一方、複数のメモリセルＭＣに同時アクセスする場合、複数のメモリセルＭＣに共通に接続されている配線（図５の場合、ワード線ＷＬ＜３＞）に当該複数のメモリセルＭＣを介して動作電流が流れ込む。そのため、当該配線による電圧降下と保護抵抗膜ＰＲによる電圧降下のバランスによって、保護抵抗膜ＰＲの抵抗値に対して抵抗成分による電圧降下が極値を示す。そして、このような抵抗成分による電圧降下の極値付近でアクセス動作させるためには、同時アクセスするメモリセルＭＣ数を考慮し、抵抗率が１〜１００Ω・ｃｍ程度の適切な抵抗値を持つ保護抵抗膜ＰＲを導入するようにする。
【００３２】
次に、メモリセルアレイ１の構造について説明する。
図８は、本実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。なお、図８では、ロウ方向をＸ方向、カラム方向をＹ方向、ロウ方向及びカラム方向に直交するメモリセルブロックの積層方向をＺ方向としている。以降で用いる他の図についても同様である。
【００３３】
本実施形態に係るメモリセルブロック１は、半導体基板１０１と、この半導体基板１０１上に形成されたＳｉＯ２等からなる層間絶縁層１０２を有する。なお、半導体基板１０１には、図示しない周辺回路を構成するトランジスタの不純物拡散層及びゲート電極が形成されている。
【００３４】
また、メモリセルブロック１は、メモリセルアレイＭＡを有する。メモリセルアレイＭＡは、層間絶縁層１０２上に形成されたＹ方向（カラム方向）に延びる複数のビット線ＢＬ（第１配線）と、これら複数のビット線ＢＬ上に形成されたＸ方向（ロウ方向）に延びる複数のワード線ＷＬ（第２配線）を有する。ビット線ＢＬ及びワード線ＷＬには、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉ等を用いることができる。ビット線ＢＬ及びワード線ＷＬの抵抗率は、０．１〜１００μΩ・ｃｍ程度となる。
【００３５】
この点については、保護抵抗膜ＰＲ、ビット線ＢＬ、及びワード線ＷＬの抵抗値はそれぞれ、ダイシングラインのＴＥＧ（評価用素子）を測定することによって分かる。例えば、ＴＥＧは、保護抵抗膜ＰＲの抵抗、ビット線ＢＬの抵抗、及びワード線ＷＬの抵抗を独立に測定できる要素を有する。
【００３６】
また、メモリセルブロック１は、複数のビット線ＢＬ及び複数のワード線ＷＬの各交差部に設けられた柱状のメモリセルＭＣを有する。メモリセルＭＣは、ビット線ＢＬからワード線ＷＬに掛けて積層された電極ＥＬ１、ダイオード等の非オーミック素子ＮＯ、電極ＥＬ２、可変抵抗素子ＶＲ、電極ＥＬ３、及びトップ電極ＥＬＴで構成されている。電極ＥＬ１〜ＥＬ３は、バリアメタル及び接着層として機能するものであり、例えば、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ／ＴａＡｌＮ等を用いることができる。また、トップ電極ＥＬＴの材料には、Ｗ等を用いることができる。
【００３７】
更に、メモリセルブロック１は、メモリセルＭＣのトップ電極ＥＬＴ及びワード線ＷＬ間に配置され、メモリセルＭＣとオーミック接触させた保護抵抗膜ＰＲを有する。ここで、保護抵抗膜ＰＲの材料としては、トップ電極ＥＬＴと非オーミック接触するような材料を選択する。本実施形態の場合、所定のビット線ＢＬ及び所定のワード線ＷＬの交差部に設けられた保護抵抗膜ＰＲと、他のビット線ＢＬ及び当該所定のワード線ＷＬの交差部に設けられた保護抵抗膜ＰＲは、ワード線ＷＬが延びるＸ方向に連続的に形成されている。つまり、メモリセルブロック１をＺ方向（積層方向）から見た場合、保護抵抗膜ＰＲは、ワード線ＷＬと位置及び形状が一致している。保護抵抗膜ＰＲの抵抗率は、同時アクセスするメモリセルＭＣ数を考慮した上で、抵抗率が１〜１００Ω・ｃｍ程度になるような材料、例えば、ＳｉＮ、ＴａＮ、ＴｉＯＮ、ＨｆＮ、ＺｒＮ、ＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＨｆＳｉＮ、ＡｌＳｉＮ、ＺｒＳｉＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ドープドポリシリコン等を用いて形成することができる。特に、ＴａＳｉＮは、抵抗の線形性や耐圧性の点で優れた材料と言える。また、メモリセルアレイＭＡ内において、保護抵抗膜ＰＲはＹ方向に面した側面のみ露出している。
【００３８】
次に、図８に示すメモリセルブロック１の製造工程について説明する。
図９〜図１３は、本実施形態に係る不揮発性半導体記憶装置のメモリブロックの製造工程を工程順に示す斜視図の一例である。
【００３９】
始めに、図９に示すように、半導体基板１０１上に必要な周辺回路を構成するトランジスタ等を形成するためのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  Ｏｆ  Ｌｉｎｅ）プロセスを実行し、その上にＳｉＯ２等からなる層間絶縁層１０２を堆積させる。続いて、図９に示すように、層間絶縁層１０２上にビット線ＢＬとなる第１配線層１０３´、電極ＥＬ１となる層１０４´´、非オーミック素子ＮＯとなる層１０５´´、電極ＥＬ２となる層１０６´´、可変抵抗素子ＶＲとなる層１０７´´、電極ＥＬ３となる層１０８´´、及びトップ電極ＥＬＴとなる層１０９´´を順次堆積する。このうち層１０４´´〜１０９´´がメモリセルＭＣとなるメモリセル層１１０´´となる。
【００４０】
続いて、図１０に示すように、異方性エッチング等を用いて、メモリセル層１１０´´及び第１配線層１０３´に対して、層間絶縁層１０２の上面が露出するまで、Ｙ方向に延びる複数の溝１２４を形成する。これによって、第１配線層１０３´及びメモリセル層１１０´´は、Ｙ方向に分断された第１配線層１０３及びメモリセル層１１０´となる。そして、第１配線層１０３が、ビット線ＢＬとなる。
【００４１】
続いて、図１１に示すように、溝１２４にＳｉＯ２等を材料とする層間絶縁膜１２５´を埋め込み、続いて、メモリセル層１１０´及び層間絶縁膜１２５´の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）等を用いて平滑化する。
【００４２】
続いて、図１２に示すように、メモリセル層１１０´及び層間絶縁膜１２５´上に保護抵抗膜ＰＲとなる保護抵抗層１１１´及びビット線ＢＬとなる第２配線層１１２´を順次積層する。
【００４３】
続いて、図１３に示すように、異方性エッチング等を用いて、第２配線層１１２´、保護抵抗層１１１´、層間絶縁膜１２５´、及びメモリセル層１１０´に対して、第１配線層１０３の上面が露出するまで、Ｘ方向に延びる複数の溝１２６を形成する。これによって、メモリセル層１１０´、層間絶縁膜１２５´、保護抵抗層１１１´、及び第２配線層１１２´は、Ｘ方向に分断されたメモリセル層１１０、層間絶縁膜１２５、保護抵抗層１１１、及び第２配線層１１２となる。そして、メモリセル層１１０、保護抵抗層１１１、及び第２配線層１１２が、メモリセルＭＣ、保護抵抗膜ＰＲ、及びワード線ＷＬとなる。第１配線層１０３、メモリセル層１１０、保護抵抗層１１１、及び第２配線層１１２がメモリセルアレイＭＡであるメモリセルアレイ層１１３となる。
【００４４】
その後、必要に応じて、溝１２６にＳｉＯ２等を材料とする層間絶縁膜等を埋め込むことで、図８に示すメモリセルブロック１を製造することができる。
【００４５】
次に、本実施形態に係る不揮発性半導体記憶装置の効果について、比較例を用いて説明する。
【００４６】
図３６は、本実施形態に対する比較例に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。この比較例に係るメモリセルブロックは、保護抵抗膜ＰＲが、電極ＥＬ３及びトップ電極ＥＬＴ間に挿入されており、且つ、複数のビット線ＢＬ及び複数のワード線ＷＬの交差部毎に独立に形成されている点が、本実施形態に係るメモリセルブロック１と異なる。
【００４７】
この比較例に係るメモリセルブロックを形成する場合、本実施形態の図１０に示す溝１２４の形成工程に相当する工程において、本実施形態の場合よりも保護抵抗層の分だけ高いアスペクト比による異方性エッチングを実行する必要がある。逆に言えば、図１０に示す工程後に保護抵抗層を積層する本実施形態の場合、比較例に比べ、溝を形成する際のアスペクト比を小さくすることができる。つまり、本実施形態の場合、比較例の場合よりも、メモリセルブロック１の加工を容易にすることができる。
【００４８】
また、比較例の場合、Ｙ方向に延びる溝の形成及びＸ方向に延びる溝の形成と、保護抵抗層に対して２回の加工を施すことになる。そして、これら加工によって保護抵抗層が側壁の酸化により変質するため、形成後の保護抵抗膜ＰＲの抵抗値が設計値からずれる可能性がある。その点、本実施形態の場合、保護抵抗層１１１´に対する加工が１回のみとなるため、比較例の場合よりも、加工による保護抵抗層１１１´の変質を少なくすることができ、より最適な抵抗値の保護抵抗膜ＰＲを得ることができる。
【００４９】
更に、本実施形態の場合、次のような効果もある。
図１４及び図１５は、本実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を説明する図の一例である。
【００５０】
図１１に示す工程では、メモリセル層１１０´及び層間絶縁膜１２５´の上面を平坦化しているが、その工程によっては、図１４に示すように、メモリセル層１１０´の上面と層間絶縁膜１２５´の上面で段差が生じてしまうことがある。その点、本実施形態の場合、図１５に示すように、メモリセル層１１０´及び層間絶縁膜１２５´の上面に保護抵抗層１１１´を積層させるため、メモリセル層１１０´の上面と層間絶縁膜１２５´の上面で生じる段差を小さくすることができる。
【００５１】
また、比較例に係る不揮発性半導体記憶装置のように、メモリセル層（トップ電極ＥＬＴ）及び層間絶縁膜の上面に対して直接ワード線ＷＬが形成された構造の場合、ワード線ＷＬの下地の配向性の違いから、結晶粒界が小さくなりワード線ＷＬの配線抵抗が上昇する点が問題となる。一方、本実施形態の場合、ワード線ＷＬとなる第２配線層１１２´は、メモリセル層１１０´及び層間絶縁膜１２５´に対して保護抵抗層１１１´を介して積層されるため、下地による配向性の違いが緩和させる。つまり、比較例の場合よりも、電気特性の良好なワード線ＷＬを形成することができる。
【００５２】
以上から、本実施形態によれば、メモリセルブロックの加工が容易な、低消費電力の不揮発性半導体記憶装置及びその製造方法を提供することができる。
【００５３】
［第２の実施形態］
第２の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置に対して、保護抵抗膜ＰＲの配置が異なる。ここでは、主に第１の実施形態と異なる部分について説明する。
【００５４】
図１６は、第２の実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【００５５】
本実施形態に係るメモリセルブロック１の保護抵抗膜ＰＲは、第１の実施形態の場合と異なり、ビット線ＢＬ及びメモリセルＭＣの電極ＥＬ１間にメモリセルＭＣとオーミック接触させて配置されている。本実施形態の場合、所定のビット線ＢＬ及び所定のワード線ＷＬの交差部に設けられた保護抵抗膜ＰＲと、当該所定のビット線ＢＬ及び他のワード線ＷＬの交差部に設けられた保護抵抗膜ＰＲは、ビット線ＢＬが延びるＹ方向（カラム方向）に連続的に形成されている。つまり、メモリセルブロック１をＺ方向（積層方向）から見た場合、保護抵抗膜ＰＲは、ビット線ＢＬと位置及び形状が一致している。
【００５６】
次に、図１６に示すメモリセルブロック１の製造工程について説明する。
図１７〜図２０は、本実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【００５７】
始めに、図１７に示すように、層間絶縁層２０２上にビット線ＢＬとなる第１配線層２０３´、保護抵抗膜ＰＲとなる保護抵抗層２１１´、電極ＥＬ１となる層２０４´´、非オーミック素子ＮＯとなる層２０５´´、電極ＥＬ２となる層２０６´´、可変抵抗素子ＶＲとなる層２０７´´、電極ＥＬ３となる層２０８´´、及びトップ電極ＥＬＴとなる層２０９´´を順次堆積する。このうち、層２０４´´〜２０９´´がメモリセルＭＣとなるメモリセル層２１０´´となる。
【００５８】
続いて、図１８に示すように、異方性エッチング等を用いて、メモリセル層２１０´´、保護抵抗層２１１´、及び第１配線層２０３´に対して、層間絶縁層２０２の上面が露出するまで、Ｙ方向に延びる複数の溝２２４を形成する。これによって、第１配線層２０３´、保護抵抗層２１１´、及びメモリセル層２１０´´は、Ｙ方向に分断された第１配線層２０３、保護抵抗層２１１、及びメモリセル層２１０´となる。そして、第１配線層２０３及び保護抵抗層２１１が、ビット線ＢＬ及び保護抵抗膜ＰＲとなる。
【００５９】
続いて、図１９に示すように、溝２２４に層間絶縁膜２２５´を埋め込み、続いて、メモリセル層２１０´及び層間絶縁膜２２５´の上面を平滑化する。続いて、メモリセル層２１０´及び層間絶縁膜２２５´上にビット線ＢＬとなる第２配線層２１２´を順次積層する。
【００６０】
続いて、図２０に示すように、第２配線層２１２´、層間絶縁膜２２５´、及びメモリセル層２１０´に対して、保護抵抗層２１１の上面が露出するまで、Ｘ方向（ロウ方向）に延びる複数の溝２２６を形成する。これによって、メモリセル層２１０´、層間絶縁膜２２５´、及び第２配線層２１２´は、Ｘ方向に分断されたメモリセル層２１０、層間絶縁膜２２５、及び第２配線層２１２となる。そして、メモリセル層２１０及び第２配線層２１２が、メモリセルＭＣ及びワード線ＷＬとなる。第１配線層２０３、保護抵抗層２１１、メモリセル層２１０、及び第２配線層２１２がメモリセルアレイＭＡであるメモリセルアレイ層２１３となる。
【００６１】
その後、必要に応じて、溝２２６に層間絶縁膜等を埋め込むことで、図１６に示すメモリセルブロック１を製造することができる。
【００６２】
次に本実施形態に係る不揮発性半導体記憶装置の効果について説明する。
本実施形態の場合、図１８に示す溝２２４の形成工程において、保護抵抗層２１１´を１回だけ加工すれば良い。そのため、第１の実施形態と同様、図２０に示す溝２２６を形成する際のアスペクト比が小さくできるばかりでなく、加工によって生じる保護抵抗膜２１１´の変質を少なくすることができる。
【００６３】
更に、本実施形態の場合、次のような効果もある。
図２１及び２２は、本実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの引き出し部の断面図の一例である。ここで、引き出し部とは、には、ビット線ＢＬ及びワード線ＷＬの交差部がなく、メモリセルＭＣの配置領域の外側に位置するビット線ＢＬ或いはワード線ＷＬの端部を言う。この引き出し部は、周辺回路等に接続される。
【００６４】
また、図３７は、本実施形態に対する比較例に係る不揮発性半導体記憶装置のメモリセルブロックの引き出し部の断面図の一例である。この比較例の場合、保護抵抗膜ＰＲは、電極ＥＬ１及び非オーミック素子ＮＯ間に配置されている。
【００６５】
前述したメモリセルブロック１の製造工程のうち図１０に示す工程では、電極ＥＬ１を含むメモリセル層１１０´をＸ方向に分離させるが、この際、電極ＥＬ１を確実に分離するためにオーバーエッチングを行う場合がある。この場合、比較例によると、図３７に示すように、引き出し部となる配線層（ＢＬ）の端部は、ガウジングによる配線層の膜厚の減少によって、寄生抵抗が上昇してしまう。
【００６６】
一方、本実施形態の場合、保護抵抗膜ＰＲは抵抗値が高いため、保護抵抗膜ＰＲをＸ方向に分離する必要はない。また、引き出し部の配線層上に保護抵抗層が積層されるため、この保護抵抗層が引き出し部の形成の際のエッチング保護膜として機能する。その結果、配線層のガウジングを抑制でき、寄生抵抗の上昇を抑制できるため、アクセス動作時の動作電圧を低減することができる。
【００６７】
なお、図２１に示す場合、引き出し部において保護抵抗膜ＰＲが残存しているが、図２２に示すように、ローディング効果によって完全に除去されている場合もある。この場合でも、引き出し部のガウジングの量（配線層に形成される段差の深さ）は、図３７に示す比較例の場合よりもガウジング量を小さくできる。また、図２１及び２２に示す本実施形態の場合、メモリセルＭＣ間において配線層の上部に形成される段差の深さは、引き出し部の配線層の上部に形成される段差の深さ以下となっている。
【００６８】
このように、本実施形態によっても、メモリセルブロックの加工が容易な、低消費電力の不揮発性半導体記憶装置及びその製造方法を提供することができる。
【００６９】
［第３の実施形態］
第３の実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置に対して、複数のメモリセルアレイＭＡが複数積層されたメモリセルブロック１を備える点で異なる。ここでは、主に第１の実施形態と異なる部分について説明する。
【００７０】
図２３は、第３の実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【００７１】
本実施形態に係るメモリセルブロック１は、層間絶縁層３０２上に順次積層された下側メモリセルアレイであるメモリセルアレイＭＡ１と、上側メモリセルアレイであるメモリセルアレイＭＡ２を有する。
【００７２】
メモリセルアレイＭＡ１は、Ｙ方向（カラム方向）に延びる下側配線であるビット線ＢＬ１（第１配線）、中間配線であるワード線ＷＬ１（第２配線）、並びに、ビット線ＢＬ１及びワード線ＷＬ１の各交差部に設けられたメモリセルＭＣ１と保護抵抗膜ＰＲ１を有する。メモリセルアレイＭＡ１の場合、保護抵抗膜ＰＲ１は、図３６に示す比較例と同様、メモリセルＭＣ１の電極ＥＬ３及びトップ電極ＥＬＴ間に設けられている。なお、図２４に示すように、保護抵抗膜ＰＲ１は、第１の実施形態と同様、トップ電極ＥＬＴ及びワード線ＷＬ１間に設けることもできる。
【００７３】
メモリセルアレイＭＡ２は、メモリセルアレイＭＡ１と共有する複数のワード線ＷＬ１、Ｙ方向に延びる上側配線であるビット線ＢＬ２（第３配線）、複数のワード線ＷＬ１及び複数のビット線ＢＬ２の各交差部に設けられたメモリセルＭＣ２、並びに、保護抵抗膜ＰＲ２を有する。メモリセルアレイＭＡ２の場合、保護抵抗膜ＰＲ２は、第１の実施形態と同様、メモリセルＭＣ２のトップ電極ＥＬＴ及びビット線ＢＬ２間にメモリセルＭＣ２とオーミック接触させて配置されている。そして、保護抵抗膜ＰＲ２は、所定のワード線ＷＬ１及び所定のビット線ＢＬ２の交差部に設けられた保護抵抗膜ＰＲ２と、他のワード線ＷＬ１及び当該所定のビット線ＢＬ２の交差部に設けられた保護抵抗膜ＰＲ２は、ビット線ＢＬ２が延びるＹ方向に連続的に形成されている。即ち、メモリセルアレイＭＡ内において、保護抵抗膜ＰＲ２はＸ方向（ロウ方向）に面した側面のみ露出している。なお、図２４に示す構造の場合、保護抵抗膜ＰＲ１はＹ方向に面した側面のみ露出している。換言すれば、保護抵抗膜ＰＲ２は、ビット線ＢＬ２に直接的に接続している。ここで、「直接的に接続」とは、保護抵抗膜がバリアメタル又は接着層を介してビット線ＢＬ２に接続することを含む。このことは、図２４の保護抵抗膜ＰＲ２についても同様である。
【００７４】
次に、図２５〜図３０は、本実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図の一例である。
【００７５】
始めに、図２５に示すように、層間絶縁層３０２上にビット線ＢＬ１となる下側配線層３０３´、電極ＥＬ１となる層３０４´´、非オーミック素子ＮＯとなる層３０５´´、電極ＥＬ２となる層３０６´´、可変抵抗素子ＶＲとなる層３０７´´、電極ＥＬ３となる層３０８´´、保護抵抗膜ＰＲとなる下側保護抵抗層３１１´´、及びトップ電極ＥＬＴとなる層３０９´´を順次堆積する。このうち、層３０４´´〜３０９´´がメモリセルＭＣ１となる下側メモリセル層３１０´´となる。
【００７６】
続いて、図２６に示すように、異方性エッチング等を用いて、下側保護抵抗層３１１´´、下側メモリセル層３１０´´、及び下側配線層３０３´に対して、層間絶縁層３０２の上面が露出するまで、Ｙ方向に延びる複数の溝３２４を形成する。これによって、下側配線層３０３´、下側メモリセル層３１０´´、及び下側保護抵抗層３１１´´は、Ｙ方向に分断された下側配線層３０３、下側メモリセル層３１０´、下側保護抵抗層３１１´となる。そして、下側配線層３０３が、ビット線ＢＬ１となる。
【００７７】
続いて、図２７に示すように、溝３２４に層間絶縁膜３２５´を埋め込み、続いて、下側メモリセル層３１０´及び層間絶縁膜３２５´の上面を平滑化する。続いて、下側メモリセル層３１０´及び層間絶縁膜３２５´上にワード線ＷＬ１となる中間配線層３１２´、電極ＥＬ１となる層３１４´´、非オーミック素子ＮＯとなる層３１５´´、電極ＥＬ２となる層３１６´´、可変抵抗素子ＶＲとなる層３１７´´、電極ＥＬ３となる層３１８´´、及びトップ電極ＥＬＴとなる層３１９´´を順次積層する。このうち、層３１４´´〜３１９´´がメモリセルＭＣ２となる上側メモリセル層３２０´´となる。
【００７８】
続いて、図２８に示すように、上側メモリセル層３２０´´、中間配線層３１２´、下側保護抵抗層３１１´、及び下側メモリセル層３１０´に対して、下側配線層３０３の上面が露出するまで、Ｘ方向に延びる複数の溝３２６を形成する。これによって、下側メモリセル層３１０´、下側保護抵抗層３１１´、層間絶縁膜３２５´、中間配線層３１２´、及び上側メモリセル層３２０´´は、Ｘ方向に分断された下側メモリセル層３１０、下側保護抵抗層３１１、層間絶縁膜３２５、中間配線層３１２、及び上側メモリセル層３２０´となる。そして、下側メモリセル層３１０及び中間配線層３１２が、メモリセルＭＣ１及びワード線ＷＬ１となる。下側配線層３０３、下側メモリセル層３１０、及び中間配線３１２がメモリセルアレイＭＡ１であるメモリセルアレイ層３１３となる。
【００７９】
続いて、図２９に示すように、溝３２６に層間絶縁膜３２７´を埋め込み、続いて、上側メモリセル層３２０´及び層間絶縁膜３２７´の上面を平滑化する。続いて、上側メモリセル層３２０´及び層間絶縁膜３２７´上に保護抵抗膜ＰＲ２となる上側保護抵抗層３２１´及びビット線ＢＬ２となる上側配線層３２２´を順次積層する。
【００８０】
続いて、図３０に示すように、上側配線層３２２´、上側保護抵抗層３２１´、層間絶縁膜３２７´、及び上側メモリセル層３２０´に対して、中間配線層３１２の上面が露出するまで、Ｙ方向に延びる複数の溝３２８を形成する。これによって、上側メモリセル層３２０´、層間絶縁膜３２７´、上側保護抵抗層３２１´、及び上側配線層３２２´は、Ｙ方向に分断された上側メモリセル層３２０、層間絶縁膜３２７、上側保護抵抗層３２１、及び上側配線層３２２となる。そして、下側メモリセル層３２０、上側保護抵抗層３２１、及び上側配線層３２２は、メモリセルＭＣ２、保護抵抗膜ＰＲ２、及びビット線ＢＬ２となる。中間配線層３１２、上側メモリセル層３２０、上側保護抵抗層３２１、及び上側配線層３２２がメモリセルアレイＭＡ２であるメモリセルアレイ層３２３となる。
【００８１】
その後、必要に応じて、溝３２８に層間絶縁膜等を埋め込むことで、図２３に示すメモリセルブロック１を製造することができる。
【００８２】
本実施形態の場合、上側のメモリセルアレイＭＡ２において保護抵抗膜ＰＲ２をメモリセルＭＣ２及びビット線ＢＬ２間に配置させることで、第１の実施形態と同様、図２８に示す溝３２６の形成の際のアスペクト比が小さくなるばかりでなく、加工の際に生じる上側保護抵抗層３２１´の変質を少なくすることができる。そのため、形成後の保護抵抗膜ＰＲ２の抵抗値を最適に近づけることが容易である。
【００８３】
以上、本実施形態によれば、第１の実施形態と同様、メモリセルアレイの加工が容易な、低消費電力の不揮発性半導体記憶装置及びその製造方法を提供することができる。また、図２４に示す構造にすれば、複数層のメモリセルアレイＭＡに関して、第１の実施形態と同様、メモリセルアレイの加工が容易な、低消費電力の不揮発性半導体記憶装置及びその製造方法を提供することができる。
【００８４】
［第４の実施形態］
第４の実施形態に係る不揮発性は、第３の実施形態に係る不揮発性半導体記憶装置に対して、下側メモリセルアレイの保護抵抗膜の配置が異なる。ここでは、主に、第３の実施形態と異なる部分について説明する。
【００８５】
図３１は、第４の実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの一部を示す斜視図の一例である。
【００８６】
本実施形態に係るメモリセルブロック１は、第３の実施形態と同様、層間絶縁層４０２上に順次積層された下側メモリセルアレイであるメモリセルアレイＭＡ１と、上側メモリセルアレイであるメモリセルアレイＭＡ２を有する。
【００８７】
但し、メモリセルアレイＭＡ１は、保護抵抗膜ＰＲ１が、第３の実施形態と異なり、メモリセルＭＣ１のビット線ＢＬ１及び電極ＥＬ１間にメモリセルＭＣ１とオーミック接触させて配置されている。そして、保護抵抗膜ＰＲ１は、所定のビット線ＢＬ１及び所定のワード線ＷＬ１の交差部に設けられた保護抵抗膜ＰＲ１と、当該所定のビット線ＢＬ１及び他のワード線ＷＬ１の交差部に設けられた保護抵抗膜ＰＲ１は、ビット線ＢＬ１が延びるＹ方向（カラム方向）に連続的に形成されている。すなわち、メモリセルアレイＭＡ内において、保護抵抗膜ＰＲ１はＹ方向に面した側面のみ露出している。また、メモリセルアレイＭＡ内において、保護抵抗膜ＰＲ２はＸ方向（ロウ方向）に面した側面のみ露出している。
【００８８】
次に、図３２〜図３５は、本実施形態に係る不揮発性半導体記憶装置のメモリセルブロックの製造工程を工程順に示す斜視図である。
【００８９】
始めに、図３２に示すように、第２の実施形態の図１７〜図１９に示す工程と同様の工程により、半導体基板４０１〜中間配線層４１２´からなる構造体を形成する。このうち、層４０４´〜４０９´は、メモリセルＭＣ１となる下側メモリセル層４１０´となる。その後、中間配線層４１２´上に電極ＥＬ１となる層４１４´´、非オーミック素子ＮＯとなる層４１５´´、電極ＥＬ２となる層４１６´´、可変抵抗素子ＶＲとある層４１７´´、電極ＥＬ３となる層４１８´´、及びトップ電極ＥＬＴとなる層４１９´´を順次積層する。このうち、層４１４´´〜４１９´´は、メモリセルＭＣ２となる上側メモリセル層４２０´´となる。
【００９０】
続いて、図３３に示すように、上側メモリセル層４２０´´、中間配線層４１２´、層間絶縁膜４２５´、及び下側メモリセル層４１０´に対して、下側保護抵抗層４１１の上面が露出するまで、Ｘ方向に延びる溝４２６を形成する。これによって、下側メモリセル層４１０´、層間絶縁膜４２５´、中間配線層４１２´、及び上側メモリセル層４２０´´は、Ｘ方向に分断された下側メモリセル層４１０、層間絶縁膜４２５、中間配線層４１２、及び上側メモリセル層４２０´となる。そして、下側メモリセル層４１０及び中間配線層４１２は、メモリセルＭＣ１及びワード線ＷＬ１となる。下側配線層４０３、下側メモリセル層４１０、及び中間配線４１２がメモリセルアレイＭＡ１であるメモリセルアレイ層４１３となる。
【００９１】
続いて、図３４に示すように、溝４２６に層間絶縁膜４２７´を埋め込み、続いて、上側メモリセル層４２０´及び層間絶縁膜４２７´の上面を平坦化する。続いて、メモリセル層４２０´及び層間絶縁膜４２７´上に保護抵抗膜ＰＲ２となる上側保護抵抗層４２１´及びビット線ＢＬ２となる上側配線層４２２´を順次積層する。
【００９２】
続いて、図３５に示すように、上側配線層４２２´、上側保護抵抗層４２１´、層間絶縁膜４２７´、及び上側メモリセル層４２０´に対して、中間配線層４１２の上面が露出するまで、Ｙ方向に延びる複数の溝４２８を形成する。これによって、上側メモリセル層４２０´、層間絶縁膜４２７´、上側保護抵抗層４２１´、及び上側配線層４２２´は、Ｙ方向に分断された上側メモリセル層４２０、層間絶縁膜４２７、上側保護抵抗層４２１、及び上側配線層４２２となる。そして、上側メモリセル層４２０、上側保護抵抗層４２１、及び上側配線層４２２が、メモリセルＭＣ２、保護抵抗膜ＰＲ２、及びビット線ＢＬ２となる。中間配線層４１２、上側メモリセル層４２０、上側保護抵抗層４２１、及び上側配線層４２２がメモリセルアレイＭＡ２であるメモリセルアレイ層４２３となる。
【００９３】
その後、必要に応じて、溝４２８に層間絶縁膜等を埋め込むことで、図３１に示すメモリセルブロック１を製造することができる。
【００９４】
本実施形態の場合、下側のメモリセルアレイＭＡ１において保護抵抗膜ＰＲ１をビット線ＢＬ１及びメモリセルＭＣ１間に配置させることで、第３の実施形態に比べ、図３３に示す溝４２６の形成の際のアスペクト比が更に小さくなるばかりでなく、加工の際に生じる保護抵抗膜４１１´の変質を少なくすることができる。
【００９５】
また、図３８に示すような変形例であっても良い。保護抵抗膜ＰＲ１は、ビット線ＢＬ１及びメモリセルＭＣ１の電極ＥＬ１間に配置され、メモリセルＭＣ１にオーミック接続されている。また、保護抵抗膜ＰＲ２は、ワード線ＷＬ１及びメモリセルＭＣ２の電極ＥＬ１間に配置され、メモリセルＭＣ２にオーミック接続されている。
【００９６】
以上、本実施形態によれば、第３の実施形態に比べ、更にメモリセルアレイの加工が容易な、低消費電力の不揮発性半導体記憶装置及びその製造方法を提供することができる。
【００９７】
［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１・・・メモリセルブロック、２・・・カラム制御回路、３・・・ロウ制御回路、１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１０１、２０１、３０１、４０１・・・半導体基板、１０２、２０２、３０２、４０２・・・層間絶縁層、１０３、２０３・・・第１配線層、１０４、１０６、１０８、２０４、２０６、２０８、３０４、３０６、３０８、３１４、３１６、３１８、４０４、４０６、４０８、４１４、４１６、４１８・・・層（電極）、１０５、２０５、３０５、３１５、４０５、４１５・・・層（非オーミック素子）、１０７、２０７、３０７、３１７、４０７、４１７・・・層（可変抵抗素子）、１０９、２０９、３０９、３１９、４０９、４１９・・・層（トップ電極）、１１０、２１０・・・メモリセル層、１１１、２１１・・・保護抵抗層、１１２、２１２・・・第２配線層、１１３、２１３、３１３、４１３、４２３・・・メモリセルアレイ層、１２４、１２６、２２４、２２６、３２４、３２６、４２６、４２８・・・溝、１２５、２２５、３２５、３２７、４２５、４２７・・・層間絶縁膜、３０３、４０３・・・下側配線層、３１０、４１０・・・下側メモリセル層、３１１、４１１・・・下側保護抵抗層、３１２、４１２・・・中間配線層、３２０、４２０・・・上側メモリセル層、３２１、４２１・・・上側保護抵抗層、３２２、４２２・・・上側配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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