(57)【要約】【課題】Ａ／Ｄ変換器を有するデジタル信号処理装置において高速動作を実現する。【解決手段】入力されたデジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号と入力されたデジタル信号とを加減算処理する加減算部と、加減算された信号を量子化して、デジタル信号として後段の回路に出力する量子化器とを有する量子化誤差低減回路をＫ段（Ｋは２以上の自然数である）備えるデジタル信号処理装置を提供する。【選択図】図４
2014230164.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
前記ノイズシェーピング部から出力されるノイズシェーピング信号と入力された前記デジタル信号とを加減算処理する加減算部と、
前記加減算された信号を量子化して、デジタル信号として後段の回路に出力する量子化器と
を有する量子化誤差低減回路をＫ段（Ｋは２以上の自然数である）備えるデジタル信号処理装置。
【請求項２】
デジタル信号は、第１段目から第Ｋ段目へ順に流れ、
第Ｌ段目の量子化誤差低減回路（Ｌは、２以上Ｋ以下の自然数である）は、第Ｌ−１の量子化誤差低減回路よりも処理ビット数が大きい
請求項1に記載のデジタル信号処理装置。
【請求項３】
デジタル信号が入力される単独の量子化器と、
前記単独の量子化器から出力されたデジタル信号が入力される量子化誤差低減回路と
を備え、
前記量子化誤差低減回路は、
前記単独の量子化器から出力されたデジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
前記ノイズシェーピング部から出力されたノイズシェーピング信号と前記単独の量子化器から出力されたデジタル信号とを加減算処理する加減算部と、
前記加減算された信号を量子化する量子化器と
を有する
デジタル信号処理装置。
【請求項４】
前記量子化誤差低減回路は、前記単独の量子化器よりも処理ビット数が大きい
請求項３に記載のデジタル信号処理装置。
【請求項５】
前記量子化器にＰビットのデジタル信号が入力され、かつ、前記量子化器からＱビットのデジタル信号が出力される場合において、
前記ノイズシェーピング部は、下位Ｐ−Ｑビット（Ｑ＜Ｐ）をノイズシェーピングし、ＰおよびＱは自然数である
請求項１から４のいずれか一項に記載のデジタル信号処理装置。
【請求項６】
前記ノイズシェーピング部は、前記量子化誤差成分を含む信号が入力される第１遅延素子と、前記第１遅延素子から出力された信号が入力される乗算器と、前記ノイズシェーピング部において信号を加減算する加減算部とを有する
請求項１から４のいずれか一項に記載のデジタル信号処理装置。
【請求項７】
前記ノイズシェーピング部は、前記量子化誤差成分を含む信号が入力される第１遅延素子と、前記第１遅延素子から出力された信号が入力されるＡＮＤ論理回路と、前記ノイズシェーピング部において信号を加減算する加減算部とを有する
請求項１から４のいずれか一項に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置に関する。特に、量子化誤差によるＳＮＲの劣化を低減できるデジタル信号処理装置に関する。
【０００２】
一般に、無線基地局用途のＡ／Ｄ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡ／Ｄ変換器には、パイプライン型Ａ／Ｄ変換器が用いられることが多い。ただし、Ａ／Ｄ変換システムによっては、Ａ／Ｄ変換システム全体のコスト削減を目的として、Ａ／Ｄ変換器の出力ビット数より少ないビット数のデジタル信号を処理することがある。なお、出力ビット数を少なくする場合、出力信号において量子化誤差が生じる。それゆえ、出力信号の信号対雑音電力比（以下、ＳＮＲ）が劣化する。
【０００３】
また、高精度かつ高速の動作のＡ／Ｄ変換器を搭載するシステムでは、輸出規制の対象となる場合がある。それゆえ、Ａ／Ｄ変換器の出力ビット数を少なくする必要がある。上述のように、出力ビット数を少なくする場合には、出力信号において量子化誤差が生じる。それゆえ、出力信号のＳＮＲが劣化する。
【０００４】
従来、量子化誤差によるＳＮＲの劣化を低減する手法として、ノイズシェーピングをしていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］  米国特許７４２５９１１号公報
【０００５】
図１は、従来のデジタル信号処理装置１０を示す図である。デジタル信号処理装置１０は、Ａ／Ｄ変換器１１、減算器１２、量子化器１３、遅延ブロック１４、乗算器１５、減算器１６、およびノイズシェーピング部１７を備える。
【０００６】
Ａ／Ｄ変換器１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを減算器１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【０００７】
減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、ノイズシェーピング部１７の出力端子に接続される。減算器１２のマイナス入力端子には、ノイズシェーピング部１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。
【０００８】
減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子および減算器１６のプラス入力端子にそれぞれ接続される。減算器１２は、減算後のデジタル信号を、量子化器１３および減算器１６にそれぞれ出力する。
【０００９】
量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。
【００１０】
量子化器１３において、Ｎビットのデジタル信号がＭビットのデジタル信号に量子化された場合、量子化誤差が生じる。なお、量子化誤差が生じた場合、ＳＮＲは下記の［数１］で表されることが知られている。
【００１１】
【数１】
2014230164.tif 000003
【００１２】
遅延ブロック１４の入力端子は、量子化器１３の出力端子に接続される。遅延ブロック１４は、１以上の遅延素子を有する。遅延ブロック１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１０とシステム内のデジタル信号処理装置１０以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１０から出力される。
【００１３】
乗算器１５の入力端子は、量子化器１３の出力端子に接続される。乗算器１５は、量子化器１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１５は、桁上げされたデジタル信号を減算器１６に出力する。
【００１４】
減算器１６のマイナス入力端子は、乗算器１５の出力端子に接続される。減算器１６のマイナス入力端子には、量子化器１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。
【００１５】
減算器１６は、減算器１２から出力されるＮビットのデジタル信号に対して、乗算器１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１７に出力される。
【００１６】
ノイズシェーピング部１７は、量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１７は、その後、減算器１２にノイズシェーピング信号ＮＳＯＵＴを出力する。
【００１７】
図２は、従来のノイズシェーピング部１７を示す図である。ノイズシェーピング部１７は、遅延ブロック２０、２２、２４、２６、乗算器３０、３２、３４、３６、および、加減算部４０、４２、４４を有する。
【００１８】
遅延ブロック２０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２０は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２０において遅延されたデジタル信号は、乗算器３０、３２、３４、および３６にそれぞれ入力される。
【００１９】
乗算器３０には、遅延ブロック２０から出力された、遅延されたデジタル信号が入力される。乗算器３０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３０は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２に出力する。
【００２０】
遅延ブロック２２には、乗算器３０から出力されたデジタル信号が入力される。遅延ブロック２２は、１つの遅延素子を有する。乗算器３０から出力されたデジタル信号は、遅延ブロック２２において動作クロックの１クロック分だけ遅延される。遅延ブロック２２において遅延されたデジタル信号は、加減算部４０に入力される。
【００２１】
乗算器３２、乗算器３４、および、乗算器３６は、乗算器３０と同様に、遅延ブロック２０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器３２、３４、および、３６は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、加減算部４０、４２、および、４４にそれぞれ出力する。
【００２２】
加減算部４０は、ノイズシェーピング部１７においてデジタル信号を加減算する。加減算部４０には、遅延ブロック２２から出力されたデジタル信号と乗算器３２において係数Ａ１が乗じられたデジタル信号とが入力される。加減算部４０は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００２３】
遅延ブロック２４には、加減算部４０から出力されたデジタル信号が入力される。遅延ブロック２４は、１つの遅延素子を有する。加減算部４０から出力されたデジタル信号は、遅延ブロック２４において動作クロックの１クロック分だけ遅延されて、加減算部４２に入力される。
【００２４】
加減算部４２は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２４から出力されたデジタル信号と乗算器３４において係数Ａ２が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。
【００２５】
遅延ブロック２６には、加減算部４２から出力されたデジタル信号が入力される。遅延ブロック２６は、１つの遅延素子を有する。加減算部４２から出力されたデジタル信号は、遅延ブロック２６において動作クロックの１クロック分だけ遅延されて、加減算部４４に入力される。
【００２６】
加減算部４４は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２６から出力されたデジタル信号と乗算器３６において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。加減算部４４は、当該二つのデジタル信号を加算した信号を、ノイズシェーピング信号ＮＳＯＵＴとして出力する。ノイズシェーピング信号ＮＳＯＵＴは、ノイズシェーピング部１７の加減算部４４から、ノイズシェーピング部１７の外にある減算器１２に出力される。
【００２７】
ノイズシェーピング部１７の外にある減算器１２において、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差を低減することができる。さらに、本例のノイズシェーピングにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。本例において、デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数２］で表される。
【００２８】
【数２】
2014230164.tif 000004
【００２９】
数式において、ＤＯＵＴ（ｚ）、ＤＩＮ（ｚ）、およびｅ（ｚ）は、それぞれ、ＤＯＵＴ、ＤＩＮ、およびｅのＺ変換を示す。また、ｚ−１、ｚ−２、ｚ−３、および、ｚ−４は、それぞれ１回から４回の遅延演算を示す。本明細書において、１回の遅延演算（ｚ−１）は、動作クロックの１クロック分の遅延を意味する。当該表示は、以降の数式でも同様である。
【００３０】
図３は、従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。横軸は、出力信号の周波数［ＭＨｚ］を示す。また、縦軸は、出力信号におけるＳＮＲの振幅［ｄＢ］を示す。
【００３１】
図３の結果において、Ａ／Ｄ変換器１１が減算器１２に出力するデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、遅延ブロック１４から出力されるデジタル信号ＤＯＵＴのビット数は、１１ビットである（Ｍ＝１１）。さらに、デジタル信号ＤＩＮの周波数は１４０ＭＨｚである。また、サンプリング周波数fsは１８４ＭＨｚである。なお、量子化誤差を低減するべく予め定められた周波数帯域BWは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【００３２】
図３においては、２６ＭＨｚから６６ＭＨｚまでにおいて、ＳＮＲの振幅の絶対値が大きくなっている。すなわち、ＳＮＲが大きくなっている。つまり、ノイズシェープすることによりノイズフロアレベルが下がり、予め定められた周波数帯域において高いＳＮＲを実現できる。
【００３３】
【数３】
2014230164.tif 000005
なお、［数２］から算出される周波数帯域２６ＭＨｚから６６ＭＨｚにおけるＳＮＲは、約８４．５ｄＢである。これに対して、ノイズシェーピングをしない場合のＳＮＲは、［数３］を用いて７１．６０ｄＢである。当該事実からも、ノイズシェーピングをすることにより、予め定められた周波数帯域において高いＳＮＲを実現できることがわかる。
【発明の概要】
【発明が解決しようとする課題】
【００３４】
デジタル信号処理装置１０は、ノイズシェーピング部１７から出力されたノイズシェーピング信号ＮＳＯＵＴを減算器１２にフィードバックさせる。それゆえ、ノイズシェーピング部１７内の遅延ブロック２０から、減算器１２を介して、遅延ブロック１４に至るまでの伝送経路は、デジタル信号ＤＯＵＴを出力するためのクリティカルパスとなる。加えて、高速動作を行う目的で、デジタル信号処理装置１０の動作クロックは非常に高い周波数とされる。しかし、動作クロックの周波数が高くなると、伝送経路における伝送遅延が生じやすい。したがって、デジタル信号処理装置１０を高速動作させるべく動作クロックの周波数を上げたとしても、クリティカルパスにおける伝送遅延が原因となり、高速動作が実現できないという課題があった。
【００３５】
なお、高速動作を実現するための一般的な手段として、Ｄ−ＦＦ（Ｄｅｌａｙ−Ｆｌｉｐ  Ｆｌｏｐ）を用いて、デジタル信号をリタイミングする技術が知られている。これにより、あるデジタル信号とそのデジタル信号に対して遅延が生じた信号とを同期させることができる。しかしながら、仮に、ノイズシェーピング部１７と減算器１２との間にＤ−ＦＦを挿入して、ノイズシェーピング信号ＮＳＯＵＴをリタイミングする場合、［数２］の伝達関数とは異なる伝達関数となる。つまり、リタイミングにより、伝達特性が変更される。
【００３６】
また、高速動作を実現するための他の一般的な手段として、演算プロセスの微細化などが考えられる。しかしながら、演算プロセスの微細化は、デジタル信号処理装置１０の前段に位置するアナログ回路の動作に支障をきたす。よって、演算プロセスの微細化も採用することができない。
【課題を解決するための手段】
【００３７】
本発明の第１の態様においては、入力されたデジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号と入力されたデジタル信号とを加減算処理する加減算部と、加減算された信号を量子化して、デジタル信号として後段の回路に出力する量子化器とを有する量子化誤差低減回路をＫ段（Ｋは２以上の自然数である）備えるデジタル信号処理装置を提供する。
【００３８】
本発明の第２の態様においては、デジタル信号が入力される独立した量子化器と、独立した量子化器から出力されたデジタル信号が入力される量子化誤差低減回路とを備え、量子化誤差低減回路は、独立した量子化器から出力されたデジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されたノイズシェーピング信号と独立した量子化器から出力されたデジタル信号とを加減算処理する加減算部と、加減算された信号を量子化する量子化器とを有するデジタル信号処理装置を提供する。
【００３９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００４０】
【図１】従来のデジタル信号処理装置１０を示す図である。
【図２】従来のノイズシェーピング部１７を示す図である。
【図３】従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。
【図４】第１の実施形態のデジタル信号処理装置１００を示す図である。
【図５】第１の量子化誤差低減回路２００を示す図である。
【図６】第１の量子化誤差低減回路２００におけるノイズシェーピング部２１７を示す図である。
【図７】第２の量子化誤差低減回路３００を示す図である。
【図８】第２の量子化誤差低減回路３００におけるノイズシェーピング部３１７を示す図である。
【図９】第２の実施形態のデジタル信号処理装置４００を示す図である。
【発明を実施するための形態】
【００４１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４２】
図４は、第１の実施形態のデジタル信号処理装置１００を示す図である。デジタル信号処理装置１００は、Ａ／Ｄ変換器１０１、第１の量子化誤差低減回路２００および第２の量子化誤差低減回路３００を備える。デジタル信号処理装置１００は、２段接続された量子化誤差低減回路を備える。つまり、デジタル信号処理装置１００においては、第１の量子化誤差低減回路２００と第２の量子化誤差低減回路３００とが直列に接続される。
【００４３】
Ａ／Ｄ変換器１０１の機能は、図１のＡ／Ｄ変換器１１と同様である。Ａ／Ｄ変換器１０１は、入力されるアナログ信号ＡＩＮをＮビットのデジタル信号ＤＩＮに変換する。なお、Ｎは自然数である。Ａ／Ｄ変換器１０１は、デジタル信号ＤＩＮを第１の量子化誤差低減回路２００に出力する。
【００４４】
第１の量子化誤差低減回路２００の入力端子は、Ａ／Ｄ変換器１０１の出力端子に接続される。第１の量子化誤差低減回路２００は、入力されたデジタル信号ＤＩＮを量子化およびノイズシェーピングする。これにより、第１の量子化誤差低減回路２００は、量子化誤差を低減したデジタル信号ＤＮＳを生成する。なお、第１の量子化誤差低減回路２００は、デジタル信号ＤＩＮの下位１ビットを量子化およびノイズシェーピングする。第１の量子化誤差低減回路２００は、その後、デジタル信号ＤＮＳを第２の量子化誤差低減回路３００に出力する。
【００４５】
第２の量子化誤差低減回路３００の入力端子は、第１の量子化誤差低減回路２００の出力端子に接続される。第２の量子化誤差低減回路３００は、入力されたデジタル信号ＤＮＳを量子化およびノイズシェーピングする。これにより、第２の量子化誤差低減回路３００は、量子化誤差を低減したデジタル信号ＤＯＵＴを生成する。なお、第２の量子化誤差低減回路３００は、デジタル信号ＤＮＳの下位２ビットを量子化およびノイズシェーピングする。第２の量子化誤差低減回路３００は、デジタル信号ＤＯＵＴをデジタル信号処理装置１００の外に出力する。デジタル信号ＤＯＵＴは、Ｍビットのデジタル信号である。なお、Ｍは自然数であり、ＭはＮよりも小さい。
【００４６】
本例において、デジタル信号ＤＩＮはＮビットのデジタル信号であり、デジタル信号ＤＯＵＴはＭビットのデジタル信号である。ここで、ＮおよびＭは、Ｎ−Ｍ＝３の関係を満たす。つまり、デジタル信号処理装置１００において、デジタル信号ＤＩＮは、３ビット桁落ちしたデジタル信号ＤＯＵＴに変換される。
【００４７】
図５は、第１の量子化誤差低減回路２００を示す図である。第１の量子化誤差低減回路２００は、加減算部としての減算器２１２、量子化器２１３、遅延ブロック２１４、乗算器２１５、加減算部としての減算器２１６、およびノイズシェーピング部２１７を備える。
【００４８】
減算器２１２のプラス入力端子は、Ａ／Ｄ変換器１０１の出力端子に接続される。減算器２１２のプラス入力端子には、Ａ／Ｄ変換器１０１の出力端子からデジタル信号ＤＩＮが入力される。減算器２１２のマイナス入力端子は、ノイズシェーピング部２１７の出力端子に接続される。減算器２１２のマイナス入力端子には、ノイズシェーピング部２１７の出力端子からノイズシェーピング信号ＮＳＯＵＴ１が入力される。
【００４９】
減算器２１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴ１を減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。なお、減算器２１２の代わりに加算器を用いてもよい。この場合、ノイズシェーピング信号ＮＳＯＵＴ１の代わりに（‐ＮＳＯＵＴ１）を加算器に入力すればよい。したがって、減算器２１２は加減算部としてよい。当該加減算部は、ノイズシェーピング部２１７から出力されるノイズシェーピング信号と入力されたデジタル信号ＤＩＮとを加減算処理する。
【００５０】
減算器２１２の出力端子は、量子化器２１３の入力端子および減算器２１６のプラス入力端子にそれぞれ接続される。減算器２１２は、減算後のデジタル信号を、量子化器２１３および減算器２１６にそれぞれ出力する。
【００５１】
量子化器２１３は、減算器２１２において減算されたデジタル信号を量子化して、デジタル信号として後段の回路に出力する。量子化器２１３は、減算器２１２から入力されたＮビットのデジタル信号を、Ｎ'ビットのデジタル信号として出力する。本例では、ＮおよびＮ'は自然数であり、かつ、Ｎ−Ｎ'＝１である。つまり、本例では、量子化器２１３に入力されたＮビットのデジタル信号は、量子化器２１３を通過することにより、下位１ビットだけ桁落ちする。
【００５２】
量子化器２１３の出力端子は、遅延ブロック２１４の入力端子および乗算器２１５の入力端子にそれぞれ接続される。量子化器２１３は、Ｎ'ビットのデジタル信号を遅延ブロック２１４および乗算器２１５に出力する。量子化器２１３において、Ｎビットのデジタル信号がＮ'ビットのデジタル信号に量子化された場合、量子化誤差が生じる。
【００５３】
遅延ブロック２１４の入力端子は、量子化器２１３の出力端子に接続される。遅延ブロック２１４は、１以上の遅延素子を有する。遅延ブロック２１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、第１の量子化誤差低減回路２００とシステム内における第１の量子化誤差低減回路２００以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック２１４において、遅延されたデジタル信号ＤＮＳは、第１の量子化誤差低減回路から出力される。
【００５４】
乗算器２１５の入力端子は、量子化器２１３の出力端子に接続される。乗算器２１５は、量子化器２１３から出力されたデジタル信号を２×（Ｎ−Ｎ'）倍する演算をする。本例では（Ｎ−Ｎ'）＝１であるので、乗算器２１５は、量子化器２１３から出力されたデジタル信号を一桁だけ桁上する演算をする。乗算器２１５は、桁上げされたデジタル信号を減算器２１６に出力する。
【００５５】
減算器２１６のマイナス入力端子は、乗算器２１５の出力端子に接続される。減算器２１６のマイナス入力端子には、乗算器２１５において１ビットだけ桁上げされたデジタル信号が入力される。すなわち、減算器２１６のマイナス入力端子には、下位1ビットがゼロであるＮビットのデジタル信号が入力される。減算器２１６のプラス入力端子は、減算器２１２の出力端子に接続される。減算器２１６のプラス入力端子には、減算器２１２からＮビットのデジタル信号が入力される。
【００５６】
減算器２１６は、減算器２１２から出力されるＮビットのデジタル信号に対して、乗算器２１５から出力される下位１ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器２１６は、Ｎビットのデジタル信号の下位１ビットを、ノイズシェーピング部２１７に出力する。本例において、Ｎビットのデジタル信号における下位の１ビットの量子化誤差成分を、量子化誤差成分ｅ［０］と記載する。
【００５７】
ノイズシェーピング部２１７は、量子化器にＰビットのデジタル信号が入力され、かつ、量子化器からＱビットのデジタル信号が出力される場合において、下位Ｐ−Ｑビット（Ｑ＜Ｐ）をノイズシェーピングする。つまり、ノイズシェーピング部２１７は、入力されたデジタル信号の量子化による量子化誤差成分をノイズシェーピングする。なお、ＰおよびＱは自然数である。本例では、ノイズシェーピング部２１７は、量子化誤差成分ｅ［０］をノイズシェーピングする。ノイズシェーピング部２１７は、ノイズシェーピングをした後、ノイズシェーピング信号ＮＳＯＵＴ１を減算器２１２に出力する。
【００５８】
図６は、第１の量子化誤差低減回路２００におけるノイズシェーピング部２１７を示す図である。ノイズシェーピング部２１７は、遅延ブロック２２０、２２２、２２４、２２６、乗算器２３２、２３４、２３６、２３８、および、加減算部２４４、２４６、２４８を有する。
【００５９】
第１遅延素子としての遅延ブロック２２０には、量子化誤差成分ｅ［０］を含むデジタル信号が入力される。遅延ブロック２２０は、１つの遅延素子を有する。量子化誤差成分ｅ[０]を含むデジタル信号は、遅延ブロック２２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２２０において遅延されたデジタル信号は、乗算器２３２、２３４、２３６、および２３８にそれぞれ入力される。
【００６０】
乗算器２３２には、遅延ブロック２２０から出力された、遅延されたデジタル信号が入力される。乗算器２３２は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器２３２は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２２に出力する。
【００６１】
乗算器２３４、乗算器２３６、および、乗算器２３８は、乗算器２３２と同様に、遅延ブロック２２０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器２３４、２３６、および、２３８は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、加減算部２４４、２４６、および２４８にそれぞれ出力する。
【００６２】
なお、本例では、乗算器２３２、２３４、２３６、および２３８には、量子化誤差成分ｅ［０］が入力される。つまり、各乗算器に入力される入力ビット数は、１ビットである。そこで、各乗算器は、ＡＮＤ論理回路に置き換えてもよい。
【００６３】
例えば、乗算器２３２をＡＮＤ論理回路に置き換える。この場合、ＡＮＤ論理回路の一の入力には量子化誤差成分ｅ［０］が入力され、他の入力には係数入力ブロックから係数Ａ０が入力される。ＡＮＤ論理回路は、量子化誤差成分ｅ［０］と係数Ａ０との論理積を遅延ブロック２２２に出力する。乗算器２３４、２３６、および２３８も、同様にＡＮＤ論理回路に置き換えてよい。ＡＮＤ論理回路を用いることにより、乗算器を用いる場合に比べて回路構成が簡単になり、かつ、動作速度を向上させることができる。
【００６４】
遅延ブロック２２２には、乗算器２３２から出力されたデジタル信号が入力される。本例において、遅延ブロック２２２の構成および機能は、遅延ブロック２２０と同じである。遅延ブロック２２２において遅延されたデジタル信号は、加減算部２４４に入力される。
【００６５】
加減算部２４４は、ノイズシェーピング部２１７においてデジタル信号を加減算する。加減算部２４４には、遅延ブロック２２２から出力されたデジタル信号と乗算器２３４において係数Ａ１が乗じられたデジタル信号とが入力される。加減算部２４４は、当該二つの入力信号を加算または減算する。本例では、二つのデジタル信号が加算される。
【００６６】
遅延ブロック２２４には、加減算部２４４から出力されたデジタル信号が入力される。本例において、遅延ブロック２２４の構成および機能は、遅延ブロック２２０と同じである。遅延ブロック２２４において遅延されたデジタル信号は、加減算部２４６に入力される。
【００６７】
加減算部２４６は、デジタル信号を加減算する。加減算部２４６には、遅延ブロック２２４から出力されたデジタル信号と乗算器２３６において係数Ａ２が乗じられたデジタル信号とが入力される。本例では、加減算部２４６は、当該二つのデジタル信号を加算する。加減算部２４６において加算されたデジタル信号は、遅延ブロック２２６に入力される。
【００６８】
遅延ブロック２２６には、加減算部２４６から出力されたデジタル信号が入力される。本例において、遅延ブロック２２６の構成および機能は、遅延ブロック２２０と同じである。遅延ブロック２２６において遅延されたデジタル信号は、加減算部２４８に入力される。
【００６９】
加減算部２４８には、遅延ブロック２２６から出力されたデジタル信号と、乗算器２３８において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、加減算部２４８は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＯＵＴを出力する。ノイズシェーピング信号ＮＳＯＵＴは、ノイズシェーピング部２１７の加減算部２４８から、ノイズシェーピング部２１７の外に設けられた減算器２１２に出力される。
【００７０】
なお、本例において、ノイズシェーピング部２１７のタップ数は５とした。しかしながら、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。
【００７１】
図７は、第２の量子化誤差低減回路３００を示す図である。第２の量子化誤差低減回路３００は、加減算部としての減算器３１２、量子化器３１３、遅延ブロック３１４、乗算器３１５、加減算部としての減算器３１６、およびノイズシェーピング部３１７を有する。
【００７２】
第２の量子化誤差低減回路３００において、減算器３１２、量子化器３１３、遅延ブロック３１４、乗算器３１５、減算器３１６、およびノイズシェーピング部３１７の構成および機能は、第１の量子化誤差低減回路２００と同様である。ただし、第１の量子化誤差低減回路２００と比較して、第２の量子化誤差低減回路３００は、処理する量子化誤差成分のビット数が異なる。
【００７３】
第２の量子化誤差低減回路３００の減算器３１２には、第１の量子化誤差低減回路２００からＮ'ビットのデジタル信号が入力される。量子化器３１３は、入力されたＮ'ビットのデジタル信号を、Ｍビットのデジタル信号として出力する。本例では、Ｎ'およびＭは自然数であり、かつ、Ｎ'−Ｍ＝２である。つまり、本例では、量子化器３１３に入力されたＮ'ビットのデジタル信号は、量子化器２１３を通過することにより、下位２ビットだけ桁落ちする。
【００７４】
ノイズシェーピング部３１７は、入力されたデジタル信号の量子化による量子化誤差成分の下位の２ビットをノイズシェーピングする。本例において、Ｎ'ビットのデジタル信号における下位の２ビットを、量子化誤差成分ｅ［１：０］と称する。本例では、ノイズシェーピング部３１７は、Ｎ'ビットのデジタル信号ＤＮＳにおける量子化誤差成分ｅ［１：０］をノイズシェーピングする。
【００７５】
図８は、第２の量子化誤差低減回路３００におけるノイズシェーピング部３１７を示す図である。ノイズシェーピング部３１７は、遅延ブロック３２０、３２２、３２４、３２６、乗算器３３２、３３４、３３６、３３８、および、加減算部３４４、３４６、３４８を有する。
【００７６】
ノイズシェーピング部３１７において、遅延ブロック３２０、３２２、３２４、３２６、乗算器３３２、３３４、３３６、３３８、および、加減算部３４４、３４６、３４８の機能および接続関係は、ノイズシェーピング部２１７と同様である。ただし、ノイズシェーピング部２１７と比較して、ノイズシェーピング部３１７は、処理する量子化誤差成分のビット数が異なる。ノイズシェーピング部３１７は、量子化誤差成分ｅ［１：０］をノイズシェーピングする。
【００７７】
本例において、ノイズシェーピング部３１７のタップ数は５とした。しかしながら、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。
【００７８】
従来のデジタル信号処理装置１０を用いて入力ビット数Ｎから出力ビット数Ｍへ量子化を行う場合には、一つのノイズシェーピング部１７に必要とされる処理ビット数は３ビットである。本例では、量子化誤差低減回路を多段接続する。これにより、各量子化誤差低減回路のノイズシェーピング部で処理すべきビット数は、一つのノイズシェーピング部１７で処理する場合と比較して減少する。例えば、本例では、一つのノイズシェーピング部で処理すべき最大ビット数は２ビットとなる。よって、本例は、従来技術に比べて、ノイズシェーピング部の乗算器の演算ビット数を削減することができる。それゆえ、ノイズシェーピング部における加減算部および減算器の入力ビット数も削減することができる。したがって、高速でデジタル信号の処理を行うことができる。
【００７９】
なお、量子化誤差低減回路を多段接続したデジタル信号処理装置１００におけるＳＮＲ特性は、[数４]で表される。ここで、ＳＮＲ１ｓｔは、第１の量子化誤差低減回路２００におけるＳＮＲ特性である。また、ＳＮＲ２ｎｄは、第２の量子化誤差低減回路３００におけるＳＮＲ特性である。
【００８０】
【数４】
2014230164.tif 000006
【００８１】
本例において、Ａ／Ｄ変換器１０１から第１の量子化誤差低減回路２００に出力されるデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、第１の量子化誤差低減回路２００から第２の量子化誤差低減回路３００に出力されるデジタル信号ＤＮＳのビット数は、１３ビットである（Ｎ'＝１３）。加えて、サンプリング周波数ｆｓは１８４ＭＨｚである。量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【００８２】
上記条件において、第１の量子化誤差低減回路２００のＳＮＲ特性（ＳＮＲ１ｓｔ）は、[数３]を用いて８６．００[ｄＢ]である。また、同様に、第２の量子化誤差低減回路３００のＳＮＲ特性（ＳＮＲ２ｎｄ）は、[数３]を用いて８０．０２[ｄＢ]である。これより、デジタル信号処理装置１００のＳＮＲ特性は、[数４]より、７９．０４[ｄＢ]である。一般的に、無線基地局用途におけるＳＮＲは、周波数帯域ＢＷが４０ＭＨｚにおいて７５ｄＢ程度を目標とする。したがって、量子化誤差低減回路を多段接続したデジタル信号処理装置１００のＳＮＲ特性は、十分なパフォーマンス特性を有すると言える。
【００８３】
本例においては、デジタル信号処理装置１００は、２段の量子化誤差低減回路を備える。しかし、量子化誤差低減回路は３段以上設けてもよい。デジタル信号処理装置１００は、量子化誤差低減回路をＫ段（Ｋは２以上の自然数である）備えてよい。
【００８４】
デジタル信号処理装置１００が量子化誤差低減回路をＫ段備える場合、第１段目は第２段目に、第２段目は第３段目に、‥第Ｋ−１段目は第Ｋ段目に、それぞれ順に接続する。Ａ／Ｄ変換器１０１から第１段目の量子化誤差低減回路に入力されるデジタル信号は、第１段目から第Ｋ段目へ順に流れる。ここで、第Ｌ段目の量子化誤差低減回路（Ｌは、２以上Ｋ以下の自然数である）は、第Ｌ−１の量子化誤差低減回路よりも処理ビット数が大きいとしてよい。
【００８５】
また［数３］から明らかなように、入力ビット数Ｎが大きいほど、ＳＮＲは大きくなる。本例では、デジタル信号ＤＩＮのビット数が１４ビットである。よって、第１の量子化誤差低減回路２００のＳＮＲを計算するに当たり、［数３］のＮは１４となる。また、第１の量子化誤差低減回路２００では下位の１ビットが量子化されるので、第２の量子化誤差低減回路３００には、１３ビットのデジタル信号が入力される。したがって、第２の量子化誤差低減回路３００のＳＮＲを計算するに当たり、［数３］のＮは１３となる。
【００８６】
これに対して、第１の量子化誤差低減回路２００では下位の２ビットが量子化される場合、第２の量子化誤差低減回路３００には、１２ビットのデジタル信号が入力される。したがって、第２の量子化誤差低減回路３００のＳＮＲを計算するに当たり、［数３］のＮは１２となる。つまり、多段に接続された量子化誤差低減回路においては、前段の処理ビット数を後段の処理ビット数よりも大きくする方が、ＳＮＲは劣化する。
【００８７】
よって、後段の量子化誤差低減回路の量子化誤差成分のビット数を、前段の量子化誤差低減回路の量子化誤差成分のビット数よりも大きくすることにより、量子化誤差によるＳＮＲの劣化を最小限に抑えることができる。
【００８８】
また、本例における各ノイズシェーピング部は、従来のデジタル信号処理装置１０における一つのノイズシェーピング部１７が処理すべきビット数に比べて、処理すべきビット数を削減することができる。これにより、本例における各ノイズシェーピング部における乗算器の入力ビット数を削減することができる。その結果、加減算部および減算器の入力ビット数も削減することができる。それゆえ、高速でデジタル信号の処理を行うことができる。加えて、各量子化誤差低減回路におけるクリティカルパス（例えば、第１の量子化誤差低減回路２００における、遅延ブロック２２０、加減算部２４８、減算器２１２、量子化器２１３および遅延ブロック２１４を順にたどる経路）の伝搬遅延を減らすことができる。
【００８９】
第１の実施形態のデジタル信号処理装置１００では、量子化誤差低減回路を２段に多段接続する例について説明した。なお、量子化誤差低減回路を３段以上多段接続すると、信号処理速度をさらに高速化することができる。しかし、多段接続する量子化誤差低減回路を増やすと、量子化誤差によるＳＮＲが劣化する。したがって、量子化誤差低減回路を多段接続することによる信号処理の高速化とＳＮＲ特性との間には、トレードオフの関係がある。そのため、必要とするＳＮＲ特性を考慮して、デジタル信号処理装置に用いるべき量子化誤差低減回路の段数は決定される。
【００９０】
図９は、第２の実施形態のデジタル信号処理装置４００を示す図である。デジタル信号処理装置４００は、第１の実施形態における第１の量子化誤差低減回路２００の代わりに、単独の量子化器２５０を用いる点が、第１の実施形態と異なる。なお本例では、単独の量子化器２５０は入力されるデジタル信号ＤＩＮの下位１ビットを量子化する。また、第２の量子化誤差低減回路は、入力されるデジタル信号ＤＩＮ'の下位２ビットを量子化して、ノイズシェーピングする。
【００９１】
デジタル信号処理装置４００は、Ａ／Ｄ変換器１０１、単独の量子化器２５０、および第２の量子化誤差低減回路３００を備える。単独の量子化器２５０の入力端子にはＡ／Ｄ変換器１０１の出力端子が接続される。単独の量子化器２５０には、Ａ／Ｄ変換器１０１からデジタル信号ＤＩＮが入力される。単独の量子化器２５０は、デジタル信号ＤＩＮを量子化し、デジタル信号ＤＩＮ'を出力する。
【００９２】
第２の量子化誤差低減回路３００の構成および機能は、第１の実施形態と同じである。第２の量子化誤差低減回路３００には、単独の量子化器２５０から出力されたデジタル信号ＤＩＮ'が入力される。第２の量子化誤差低減回路３００は、デジタル信号ＤＩＮ'を量子化する。第２の量子化誤差低減回路は、単独の量子化器２５０から出力されたデジタル信号ＤＩＮ'の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部３１７を有する。また、第２の量子化誤差低減回路３００は、ノイズシェーピング部３１７から出力されたノイズシェーピング信号と単独の量子化器２５０から出力されたデジタル信号ＤＩＮ'とを加減算処理する減算器３１２を有する。さらに、第２の量子化誤差低減回路３００は、加減算された信号を量子化する量子化器３１３を有する。
【００９３】
本例では、単独の量子化器２５０と第２の量子化誤差低減回路３００とを多段接続する。これにより、第１の実施形態と同様に、従来のデジタル信号処理装置１０における一つのノイズシェーピング部１７が処理すべきビット数に比べて、第２の量子化誤差低減回路３００のノイズシェーピング部３１７が処理すべきビット数を削減することができる。よって、ノイズシェーピング部３１７における乗算器の入力ビット数を削減することができる。その結果、加減算部および減算器の入力ビット数も削減することができる。それゆえ、高速でデジタル信号の処理を行うことができる。加えて、各量子化誤差低減回路におけるクリティカルパス（例えば、第２の量子化誤差低減回路３００における、遅延ブロック３２０、加減算部３４８、減算器３１２、量子化器３１３および遅延ブロック３１４を順にたどる経路）の伝搬遅延を減らすことができる。
【００９４】
特に、第２段目の第２の量子化誤差低減回路３００は、第１段目の単独の量子化器２５０の量子化誤差成分のビット数よりも、処理ビット数が大きい。つまり、第２の量子化誤差低減回路３００の量子化誤差成分のビット数を単独の量子化器２５０よりも大きくする。これにより、量子化誤差によるＳＮＲの劣化を最小限に抑えることができる。
【００９５】
本例において、Ａ／Ｄ変換器１０１から、単独の量子化器２５０に出力されるデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、単独の量子化器２５０から第２の量子化誤差低減回路３００に出力されるデジタル信号ＤＮＳ'のビット数は、１３ビットである（Ｎ'＝１３）。加えて、サンプリング周波数ｆｓは１８４ＭＨｚである。量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【００９６】
上記条件において、単独の量子化器２５０のＳＮＲ特性（ＳＮＲ１ｓｔ）は、[数３]を用いて８０．０２[ｄＢ]である。また、同様に、第２の量子化誤差低減回路３００のＳＮＲ特性（ＳＮＲ２ｎｄ）は、[数３]を用いて８０．０２[ｄＢ]である。これより、デジタル信号処理装置１００のＳＮＲ特性は、[数４]より、７７．００[ｄＢ]である。一般的に、無線基地局用途におけるＳＮＲは、周波数帯域ＢＷが４０ＭＨｚにおいて７５ｄＢ程度を目標とする。したがって、量子化誤差低減回路を多段接続したデジタル信号処理装置１００のＳＮＲ特性は、十分なパフォーマンス特性を有すると言える。
【００９７】
第２の実施形態のデジタル信号処理装置１００では、単独の量子化器２５０と第２の量子化誤差低減回路３００とを２段に多段接続する例について説明した。なお、量子化器または量子化誤差低減回路をさらに加えて、量子化器および量子化誤差低減回路を３段以上多段接続すると、信号処理速度をさらに高速化することができる。しかし、多段接続する量子化器または量子化誤差低減回路を増やすと、量子化誤差によるＳＮＲが劣化する。したがって、量子化誤差低減回路を多段接続することによる信号処理の高速化とＳＮＲ特性との間には、トレードオフの関係がある。そのため、必要とするＳＮＲ特性を考慮して、デジタル信号処理装置に用いるべき量子化誤差低減回路の段数は決定される。
【００９８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９９】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【０１００】
１０  デジタル信号処理装置、１１  Ａ／Ｄ変換器、１２  減算器、１３  量子化器、１４  遅延ブロック、１５  乗算器、１６  減算器、１７  ノイズシェーピング部、  ２０  遅延ブロック、２２  遅延ブロック、２４  遅延ブロック、２６  遅延ブロック、３０  乗算器、３２  乗算器、３４  乗算器、３６  乗算器、４０  加減算部、４２  加減算部、４４  加減算部、１００  デジタル信号処理装置、１０１  Ａ／Ｄ変換器、２００  第１の量子化誤差低減回路、２１２  減算器、２１３  量子化器、２１４  遅延ブロック、２１５  乗算器、２１６  減算器、２１７  ノイズシェーピング部、２２０  遅延ブロック、２２２  遅延ブロック、２２４  遅延ブロック、２２６  遅延ブロック、２３２  乗算器、２３４  乗算器、２３６  乗算器、２３８  乗算器、２４４  加減算部、２４６  加減算部、２４８  加減算部、２５０  量子化器、３００  第２の量子化誤差低減回路、３１２  減算器、３１３  量子化器、３１４  遅延ブロック、３１５  乗算器、３１６  減算器、３１７  ノイズシェーピング部、３２０  遅延ブロック、３２２  遅延ブロック、３２４  遅延ブロック、３２６  遅延ブロック、３３２  乗算器、３３４  乗算器、３３６  乗算器、３３８  乗算器、３４４  加減算部、３４６  加減算部、３４８  加減算部、４００  デジタル信号処理装置
【図１】
2014230164.tif 000007
【図２】
2014230164.tif 000008
【図３】
2014230164.tif 000009
【図４】
2014230164.tif 000010
【図５】
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【図６】
2014230164.tif 000012
【図７】
2014230164.tif 000013
【図８】
2014230164.tif 000014
【図９】
2014230164.tif 000015