(57)【要約】【課題】撮像画質の劣化を抑制することが可能な撮像装置を提供する。【解決手段】撮像装置は、各々が、入射波長に基づいて信号電荷を発生する光電変換素子と、１または複数のスイッチング素子とを含む複数の画素と、１または複数のスイッチング素子のうち少なくとも１つの第１のスイッチング素子の開閉制御を行うために設けられた複数の制御線と、制御線毎に設けられ、各制御線へ電圧を出力するバッファ回路と、制御線とバッファ回路の電源との間に設けられた第２のスイッチング素子と、第２のスイッチング素子の開閉制御を行うスイッチ制御回路とを備える。スイッチ制御回路は、撮像駆動時において、複数の制御線の中で電気的な短絡部分を含む欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子を開状態に制御し、その他の第２のスイッチング素子を閉状態に制御する。【選択図】図６
2014230192.tif 000002
【特許請求の範囲】
【請求項１】
各々が、入射波長に基づいて信号電荷を発生する光電変換素子と、１または複数のスイッチング素子とを含む複数の画素と、
前記１または複数のスイッチング素子のうち少なくとも１つの第１のスイッチング素子の開閉制御を行うために設けられた複数の制御線と、
前記制御線毎に設けられ、各制御線へ電圧を出力するバッファ回路と、
前記制御線と前記バッファ回路の電源との間に設けられた第２のスイッチング素子と、
前記第２のスイッチング素子の開閉制御を行うスイッチ制御回路と
を備え、
前記スイッチ制御回路は、撮像駆動時において、前記複数の制御線の中で電気的な短絡部分を含む欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子を開状態に制御し、その他の第２のスイッチング素子を閉状態に制御する
撮像装置。
【請求項２】
前記バッファ回路はＣＭＯＳ回路を含むと共に、低電圧源および高電圧源に接続され、
前記第２のスイッチング素子は、前記低電圧源および高電圧源の少なくとも一方と、前記制御線との間に設けられている
請求項１に記載の撮像装置。
【請求項３】
前記第２のスイッチング素子は、前記低電圧源と前記制御線との間、および前記高電圧源と前記制御線との間にそれぞれ設けられている
請求項２に記載の撮像装置。
【請求項４】
前記第１のスイッチング素子はｎチャネル型のトランジスタであり、
前記第２のスイッチング素子は、少なくとも前記低電圧源と前記制御線との間に設けられている
請求項２に記載の撮像装置。
【請求項５】
前記第１のスイッチング素子はｐチャネル型のトランジスタであり、
前記第２のスイッチング素子は、少なくとも前記高電圧源と前記制御線との間に設けられている
請求項２に記載の撮像装置。
【請求項６】
前記スイッチ制御回路は、
前記制御線毎に半導体記憶素子を含み、
各半導体記憶素子へのデータ書き込みにより、前記制御線毎に、前記第２のスイッチング素子を開状態または閉状態に制御する
請求項１に記載の撮像装置。
【請求項７】
前記スイッチ制御回路は、
前記欠陥保持線に対応して設けられた前記半導体記憶素子に第１のデータを書き込むことにより、対応する第２のスイッチング素子を開状態に制御し、
前記欠陥保持線以外の制御線に対応して設けられた前記半導体記憶素子に第２のデータを書き込むことにより、対応する第２のスイッチング素子を閉状態に制御する
請求項６に記載の撮像装置。
【請求項８】
前記複数の画素の読み出し駆動を行う駆動部を備え、
前記半導体記憶素子に前記第２のデータが書き込まれることにより全ての第２のスイッチング素子が閉状態に制御された状態において、
前記駆動部は、
前記複数の画素のそれぞれから前記信号電荷に基づく画像データを取得し、
前記画像データに基づいて前記欠陥保持線を検出する
請求項７に記載の撮像装置。
【請求項９】
前記複数の画素の読み出し駆動を行う駆動部を備え、
前記駆動部、前記バッファ回路および前記スイッチ制御回路が、前記複数の画素と同一基板上に形成されている
請求項１に記載の撮像装置。
【請求項１０】
前記複数の画素の読み出し駆動を行う駆動部を備え、
前記駆動部、前記バッファ回路および前記スイッチ制御回路が、前記複数の画素と異なる基板上に形成されている
請求項１に記載の撮像装置。
【請求項１１】
前記欠陥保持線は、各画素から前記信号電荷が出力される信号線と電気的に短絡した部分を有する
請求項１に記載の撮像装置。
【請求項１２】
前記欠陥保持線は、前記光電変換素子に接続されるバイアス線と電気的に短絡した部分を有する
請求項１に記載の撮像装置。
【請求項１３】
前記半導体記憶素子は、ＳＲＡＭ（Static Random Access Memory）である
請求項６に記載の撮像装置。
【請求項１４】
間接変換型の放射線撮像装置である
請求項１に記載の撮像装置。
【請求項１５】
前記光電変換素子が、ＰＩＮ型のフォトダイオード、ＰＮ型のフォトダイオードまたはＭＩＳ型センサからなる
請求項１４に記載の撮像装置。
【請求項１６】
直接変換型の放射線撮像装置である
請求項１に記載の撮像装置。
【請求項１７】
前記放射線はＸ線である
請求項１４に記載の撮像装置。
【請求項１８】
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が、入射波長に基づいて信号電荷を発生する光電変換素子と、１または複数のスイッチング素子とを含む複数の画素と、
前記１または複数のスイッチング素子のうち少なくとも１つの第１のスイッチング素子の開閉制御を行うために設けられた複数の制御線と、
前記制御線毎に設けられ、各制御線へ電圧を出力するバッファ回路と、
前記制御線と前記バッファ回路の電源との間に設けられた第２のスイッチング素子と、
前記第２のスイッチング素子の開閉制御を行うスイッチ制御回路と
を備え、
前記スイッチ制御回路は、撮像駆動時において、前記複数の制御線の中で電気的な短絡部分を含む欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子を開状態に制御し、その他の第２のスイッチング素子を閉状態に制御する
撮像表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。
【背景技術】
【０００２】
画素（撮像画素）に光電変換素子を有する撮像装置として、種々のものが提案されている。このような撮像装置の一例としては、例えばいわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられる（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１３５５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のような撮像装置では、各画素のスイッチング素子をオン・オフ駆動するための制御線の電気的短絡等に起因して、いわゆる線欠陥が生じ、撮像画質が劣化するという問題がある。
（※課題の詳細は後段の実施の形態に記載しております。）
【０００５】
本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画質の劣化を抑制することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。
【課題を解決するための手段】
【０００６】
本開示の撮像装置は、各々が、入射波長に基づいて信号電荷を発生する光電変換素子と、１または複数のスイッチング素子とを含む複数の画素と、１または複数のスイッチング素子のうち少なくとも１つの第１のスイッチング素子の開閉制御を行うために設けられた複数の制御線と、制御線毎に設けられ、各制御線へ電圧を出力するバッファ回路と、制御線とバッファ回路の電源との間に設けられた第２のスイッチング素子と、第２のスイッチング素子の開閉制御を行うスイッチ制御回路とを備えたものである。スイッチ制御回路は、撮像駆動時において、複数の制御線の中で電気的な短絡部分を含む欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子を開状態に制御し、その他の第２のスイッチング素子を閉状態に制御する。
【０００７】
本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。
【０００８】
本開示の撮像装置および撮像表示システムでは、各画素の第１のスイッチング素子の開閉制御を行うための複数の制御線と、それらの各バッファ回路の電源との間に第２のスイッチング素子が設けられている。撮像駆動時には、複数の制御線の中で電気的な短絡部分を含む欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子が開状態に制御され、その他の第２のスイッチング素子が閉状態に制御される。これにより、欠陥保持線の周囲の他の配線にまで影響が及ぶことによる、いわゆる多重欠陥が抑制される。
【０００９】
本開示の撮像装置および撮像表示システムによれば、各画素の第１のスイッチング素子の開閉制御を行うための複数の制御線と、それらの各バッファ回路の電源との間に第２のスイッチング素子が設けられている。撮像駆動時において、複数の制御線のうちの欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子を開状態に制御し、その他の第２のスイッチング素子を閉状態に制御することにより、多重欠陥の発生を抑制することができる。よって、撮像画質の劣化を抑制することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本開示の一の実施形態に係る撮像装置の全体構成例を表すブロック図である。
【図２Ａ】間接変換型の場合の画素部の概略構成を表す模式図である。
【図２Ｂ】直接変換型の場合の画素部の概略構成を表す模式図である。
【図３】図１に示した画素等の詳細構成例を表す回路図である。
【図４】図１に示した列選択部の詳細構成例を表すブロック図である。
【図５】図１に示した行走査部、画素部および列選択部の要部構成を表す回路図である。
【図６】図５に示した行走査部の詳細構成を説明するための回路図である。
【図７】図６に示したスイッチ制御回路の詳細構成を説明するための回路図である。
【図８Ａ】読み出し制御線と信号線との電気的短絡による影響を説明するための模式図である。
【図８Ｂ】読み出し制御線と信号線との電気的短絡による影響を説明するための模式図である。
【図９】撮像駆動前の各処理動作の流れの一例を表すフロー図である。
【図１０Ａ】初期リセット時のワード線およびデータ線へ印加する各電圧の一例を表すタイミング図である。
【図１０Ｂ】初期リセット時のスイッチの開閉制御動作を説明するための模式図である。
【図１１】欠陥検出時のワード線、データ線および読み出し制御線へ印加する各電圧の一例を表すタイミング図である。
【図１２Ａ】欠陥保持線に対応するスイッチ開動作時のワード線およびデータ線へ印加する各電圧の一例を表すタイミング図である。
【図１２Ｂ】欠陥保持線に対応するスイッチ開動作を説明するための模式図である。
【図１３】撮像駆動時のワード線、データ線および読み出し制御線へ印加する各電圧の一例を表すタイミング図である。
【図１４Ａ】正常な読み出し制御線に対応して設けられたスイッチング素子の制御状態（閉状態）を表す回路図である。
【図１４Ｂ】欠陥保持線に対応して設けられたスイッチング素子の制御状態（開状態）を表す回路図である。
【図１５】変形例１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図１６】図１５に示した場合における欠陥検出（画像取得）時のワード線、データ線および読み出し制御線へ印加する各電圧の一例を表すタイミング図である。
【図１７】変形例２に係る撮像装置の全体構成を表す模式図である。
【図１８】変形例３に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図１９Ａ】変形例４−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図１９Ｂ】変形例４−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図２０Ａ】変形例５−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図２０Ｂ】変形例５−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図２１Ａ】変形例６−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図２１Ｂ】変形例６−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図２２Ａ】変形例７−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図２２Ｂ】変形例７−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。
【図２３】変形例８に係る画素等の構成を表す回路図である。
【図２４】変形例９に係る画素等の構成を表す回路図である。
【図２５】変形例１０−１に係る画素等の構成を表す回路図である。
【図２６】変形例１０−２に係る画素等の構成を表す回路図である。
【図２７】適用例に係る撮像表示システムの概略構成を表す模式図である。
【発明を実施するための形態】
【００１１】
以下、本開示における実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（信号線と電気的に短絡した読み出し制御線とバッファ回路の電源との間に設けたスイッチを開状態に制御しつつ撮像動作を行う撮像装置の例）
２．変形例１（読み出し制御線がバイアス線と電気的に短絡した場合の例）
３．変形例２（行走査部等が画素基板と異なる基板上に形成される場合の例）
３．変形例３（バッファ回路の一方の電源側にのみスイッチング素子を設ける例）
４．変形例４−１，４−２（画素にｐチャネル型のトランジスタが用いられる場合の例）
５．変形例５−１，５−２（スイッチング素子の他のレイアウト例）
６．変形例６−１，６−２（スイッチング素子の他のレイアウト例）
７．変形例７−１，７−２（スイッチング素子の他のレイアウト例）
８．変形例８（パッシブ型の画素回路の他の例）
９．変形例９（パッシブ型の画素回路の他の例）
１０．変形例１０−１，１０−２（アクティブ型の画素回路の例）
１１．適用例（撮像表示システムの例）
【００１２】
＜実施の形態＞
［構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、入射波長（例えばＸ線等の放射線）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、画素部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。本実施の形態では、これらのうち、少なくとも行走査部１３（後述のバッファ回路３０およびスイッチ制御回路３３を含む）を含む回路ブロックが、画素部１１と同一の基板上に、形成されている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６が、本開示における「駆動部」の一具体例に対応する。
【００１３】
（画素部１１）
画素部１１は、入射波長に基づいて信号電荷を発生させるものである。画素部１１では、画素（撮像画素，単位画素）２０が、例えば行列状（マトリクス状）に２次元配置されており、各画素２０は、放射線等の入射量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、画素部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。
【００１４】
図２Ａおよび図２Ｂは、画素部１１の概略構成例である。画素部１１は、画素２０毎に光電変換素子２１を含む光電変換層１１１を有している。
【００１５】
図２Ａに示した例は、いわゆる間接変換型の放射線撮像装置に適用されるものであり、光電変換層１１１上（受光面側）に波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（例えばα線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域の波長に変換するものである。この波長変換層１１２は、例えばＸ線を可視光に変換する蛍光体（例えば、ＣｓＩ、ＮａＩ、ＣａＦ2等のシンチレータ）からなる。このような波長変換層１１２は、例えば光電変換層１１１の上部に、有機材料またはスピンオングラス材料等からなる平坦化膜を介して、上記蛍光体膜を形成したものである。
【００１６】
図２Ｂに示した例は、いわゆる直接変換型の放射線撮像装置に適用されるものであり、光電変換層１１１が、入射した放射線Ｒradを電気信号に変換するようになっている。この場合、光電変換層１１１は、例えばアモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成される。このように、本開示の撮像装置は、間接変換型および直接変換型のいずれの放射線撮像装置であってもよいが、以下の実施の形態等では、間接変換型の場合を例に挙げて説明する。
【００１７】
図３は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成とともに例示したものである。このパッシブ型の画素２０には、例えば１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。読み出し制御線Ｌreadは、トランジスタ２２のオンオフ制御（スイッチ開閉制御）を行うためのゲート線である。この読み出し制御線Ｌreadは、例えば画素部１１に複数、互いに並列して設けられ、１行分の画素に形成された各トランジスタ２２に接続されている。
【００１８】
光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオード、ＰＮ型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、入射光量に応じた電荷量の信号電荷を発生させるようになっている。尚、ここでは、光電変換素子２１のカソードは蓄積ノードＮに接続され、アノードは接地またはバイアス線に接続され、固定電位に保持されている。
【００１９】
トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（信号Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではｎチャネル型（ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、後述するようにトランジスタ２２はｐチャネル型（ｐ型）のＦＥＴ等により構成されていてもよい。このトランジスタ２２のチャネルには、例えば非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体が用いられている。あるいは、この他にも、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体が用いられてもよい。ここでは、例えば低温多結晶シリコン（ＬＴＰＳ）により構成されている。
【００２０】
各画素２０では、トランジスタ２２のゲートは上述のように読み出し制御線Ｌreadに接続されている。トランジスタ２２のソースは、例えば信号線Ｌsigに接続され、ドレインは、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。
【００２１】
尚、この画素２０に形成されたトランジスタ２２が、本開示における「第１のスイッチング素子」の一具体例に相当する。また、読み出し制御線Ｌreadが、本開示における「制御線」の一具体例に相当する。
【００２２】
（行走査部１３）
行走査部１３は、シフトレジスタ回路や所定の論理回路等を含んで構成されており、画素部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う駆動回路（Ｖドライバ回路）である。具体的には、読み出し制御線Ｌreadを介して行走査信号を各画素２０へ供給することにより、各画素２０から信号電荷の読み出しを行う。読み出し制御線Ｌreadに供給される行走査信号は、例えば高電圧（正電圧）および低電圧（負電圧）の２値を含むパルス信号である。この行走査信号は、後述のバッファ回路（バッファ回路３０）において電流増幅された後に、読み出し制御線Ｌreadへ出力される。
【００２３】
（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力された信号電荷に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。
【００２４】
各列選択部１７は、例えば図３および図４に示したように、チャージアンプ１７２、容量素子（例えば、コンデンサまたはフィードバック容量素子等）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌsig毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７毎に設けられている。
【００２５】
チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１の開閉状態（オン・オフ動作）は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。
【００２６】
Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。
【００２７】
マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。
【００２８】
Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。
【００２９】
（列走査部１５）
列走査部１５は、例えば図示しないシフトレジスタ回路やアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力されるようになっている。
【００３０】
（システム制御部１６）
システム制御部１６は、行走査部１３（後述のスイッチ制御回路３３を含む）、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、システム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ画素部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像装置１から出力データＤoutが得られる。
【００３１】
図５〜６に、上述の行走査部１３、画素２０および列選択部１７のうちの要部構成について示す。図５に示したように、各読み出し制御線Ｌreadは、行走査部１３において、バッファ回路３０に接続されている（読み出し制御線Ｌread毎に、バッファ回路３０が設けられている）。
【００３２】
バッファ回路３０は、行走査信号（電圧パルス）を電流増幅し、読み出し制御線Ｌreadへ出力する回路である。このバッファ回路３０は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）回路を含み、即ちｎチャネル型のトランジスタ３０１ｎとｐチャネル型のトランジスタ３０１ｐとを含んで構成されている。これらのトランジスタ３０１ｎ，３０１ｐの各ゲートは、読み出し制御線Ｌreadを駆動するシフトレジスタ回路（図示せず）に、所定の論理回路を介して接続されている。トランジスタ３０１ｎ，３０１ｐでは、それぞれのソースおよびドレインのうちの一方の端子同士が接続されており、トランジスタ３０１ｎの他方の端子には、低電圧源Ｖssとしての負側電源３０Ｂが接続されている。トランジスタ３０１ｐの他方の端子には、高電圧源Ｖddとしての正側電源３０Ａが接続されている。
【００３３】
本実施の形態では、このバッファ回路３０の電源（正側電源３０Ａおよび負側電源３０Ｂ）と、読み出し制御線Ｌreadとの間に、スイッチング素子（スイッチＳＷ３１Ａ，ＳＷ３１Ｂ）が設けられている。具体的には、バッファ回路３０のトランジスタ３０１ｐと正側電源３０Ａとの間に、スイッチＳＷ３１Ａが設けられると共に、バッファ回路３０のトランジスタ３０１ｎと負側電源３０Ｂとの間に、スイッチＳＷ３１Ｂが設けられている。尚、これらのスイッチＳＷ３１Ａ，ＳＷ３１Ｂが、本開示における「第２のスイッチング素子」の一具体例に相当する。
【００３４】
スイッチＳＷ３１Ａ，ＳＷ３１Ｂは、例えばｎチャネル型またはｐチャネル型のトランジスタから構成されている。ここでは、図６に示したように、スイッチＳＷ３１Ａは、ｐチャネル型のトランジスタにより構成され、スイッチＳＷ３１Ｂは、ｎチャネル型のトランジスタにより構成されている。
【００３５】
これらのスイッチＳＷ３１Ａ，ＳＷ３１Ｂは、全ての読み出し制御線Ｌreadに対して設けられている。即ち、１つの読み出し制御線Ｌreadに対して、上記バッファ回路３０と共に、スイッチＳＷ３１Ａ，ＳＷ３１Ｂが設けられている。また、スイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉状態は、読み出し制御線Ｌread毎に制御可能となっている。具体的には、詳細は後述するが、撮像駆動の際には、全ての読み出し制御線Ｌreadのうち、正常な（電気的な短絡部分（以下、単に短絡部分という）を含まない）読み出し制御線Ｌreadに対応して設けられた、スイッチＳＷ３１Ａ，ＳＷ３１Ｂはいずれも閉状態に制御される。一方で、短絡部分を含む読み出し制御線Ｌread（欠陥保持線Ｌx）に対応して設けられた、スイッチＳＷ３１Ａ，ＳＷ３１Ｂはいずれも開状態に制御される。スイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉状態は、スイッチ制御回路３３（図７）により制御される。
【００３６】
スイッチ制御回路３３は、システム制御部１６の制御に基づいて、読み出し制御線Ｌread毎にスイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉制御（オンオフ駆動）を行うものである。このスイッチ制御回路３３は、例えば、読み出し制御線Ｌread毎に設けられた、半導体記憶素子３２およびシフトレジスタ回路３２１を含んで構成されている。各半導体記憶素子３２には、ワード線ＷＬおよびデータ線（ビット線）ＤＬが接続されている。これにより、スイッチ制御回路３３は、各半導体記憶素子３２へのデータ書き込みにより、読み出し制御線Ｌread毎に、スイッチＳＷ３１Ａ，ＳＷ３１Ｂを開状態または閉状態に制御するようになっている。
【００３７】
半導体記憶素子３２は、例えばＳＲＡＭ（Static Random Access Memory）あるいはＤＲＡＭ（Dynamic Random Access Memory）などの揮発性記憶素子またはフラッシュメモリなどの不揮発性記憶素子から構成されている。ここでは、半導体記憶素子３２がＳＲＡＭから構成されている場合を例に挙げて説明する。半導体記憶素子３２（ＳＲＡＭ）は、例えばいわゆるフリップフロップ（FlipFlop）を構成する２つのＮＯＴ回路と１つのトランジスタとを含んで構成されており、そのトランジスタのゲートにワード線ＷＬが接続されている。このトランジスタの例えばソースには、データ線ＤＬが接続され、ドレイン側にＳＲＡＭを介してスイッチＳＷ３１Ａ，ＳＷ３１Ｂが接続されている。このような構成により、半導体記憶素子３２では、電源を投入し続けることにより書き込まれたデータ（後述のLowレベルまたはHighレベル）が書き込み後も保持される。ワード線ＷＬは、例えば読み出し制御線Ｌread毎にシフトレジスタ回路３２１に接続されており、データ線ＤＬは、各読み出し制御線Ｌreadに共通して設けられている。
【００３８】
シフトレジスタ回路３２１は、システム制御部１６から供給されるスタートパルスおよびクロック信号に基づいて、Ｖ方向に順次シフトするパルス信号を生成する回路である。
【００３９】
［作用，効果］
本実施の形態の撮像装置１では、放射線（例えばＸ線）が画素部１１へ入射すると、この放射線は、例えば波長変換層１１２において可視光に波長変換され、各画素２０内の光電変換素子２１において受光される。光電変換素子２１では、受光量に基づく信号電荷が発生する。これにより、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が変化（ここでは低下）することにより、トランジスタ２２のドレインには信号電荷に対応した信号Ｖinが供給される。この信号電荷（信号Ｖin）は、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になることにより、各画素２０から信号線Ｌsigへ読み出される。
【００４０】
読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ１７２からの出力電圧Ｖca）毎に、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。
【００４１】
ここで、上記のような撮像装置１では、例えば製造プロセスにおいて、埃等の異物の付着あるいはパターン不良等の影響により、読み出し制御線Ｌreadが電気的に短絡（ショート）することがある。具体的には、読み出し制御線Ｌreadと信号線Ｌsigとが、例えばその交差部において、電気的に短絡する場合がある（図８Ｂ中の短絡部分Ｘ）。このような短絡部分Ｘが生じると、例えば列選択部１７への入力（信号線Ｌsig）が、読み出し制御線Ｌreadの負電圧（Ｖss）となり、列選択部１７内に形成された保護ダイオード１８０に過電流（図８Ａおよび図８Ｂの電流Ｉx）が流れて、いわゆる線欠陥不良を引き起こす。また、短絡部分Ｘを含む読み出し制御線Ｌreadだけでなく、その周囲の配線にまで影響が及び、多重欠陥を引き起こしてしまう。このような線欠陥が生じると、取得された画像においてライン状に暗線（あるいは輝線）が発生し、画質が劣化する。
【００４２】
そこで、本実施の形態では、撮像駆動時には、上述したように、信号線Ｌsigとの短絡部分を含む読み出し制御線Ｌread（欠陥保持線Ｌx）と、そのバッファ回路３０の電源との間に設けられたスイッチＳＷ３１Ａ，ＳＷ３１Ｂが開状態に制御される。一方、正常な読み出し制御線Ｌreadとそのバッファ回路３０の電源との間に設けられたスイッチＳＷ３１Ａ，ＳＷ３１Ｂは、閉状態に制御される。このように、各読み出し制御線Ｌreadに対して所定の位置にスイッチＳＷ３１Ａ，ＳＷ３１Ｂが設けられ、電気的短絡の有無に応じて、読み出し制御線Ｌread毎に、スイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉状態が制御される。具体的には、以下のようにして、欠陥保持線Ｌxを検出し、スイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉状態が設定、制御される。
【００４３】
図９は、本実施の形態の撮像装置１の電源投入後から撮像駆動動作までの流れの一例を表したものである。このように、まず撮像装置１の電源投入（ステップＳ１１）後、初期リセット動作として、各半導体記憶素子３２に対し、Lowレベルの電圧（本開示における「第２のデータ」の一具体例に相当）を書き込む（ステップＳ１２）。
【００４４】
具体的には、図１０Ａに示したように、ワード線ＷＬ（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，…）に対し、順次Highレベルとなるようなパルス信号が印加されることにより、線順次でデータ線ＤＬの電圧（Lowレベル）が、各半導体記憶素子３２へ書き込まれる。尚、図１０Ａには、複数のワード線ＷＬのうち、上から４〜６番目に配列されたワード線ＷＬ４〜ＷＬ６についてのみ示している。以下の図についても同様である。
【００４５】
これにより、図１０Ｂに示したように、スイッチＳＷ３１ＡにはLowレベルに対応する電圧が、スイッチＳＷ３１ＢにはHighレベルに対応する電圧がそれぞれ供給される。この結果、スイッチＳＷ３１Ａ，ＳＷ３１Ｂはいずれも閉状態（オン状態）に制御され、全ての読み出し制御線Ｌreadが、バッファ回路３０を介して負側電源３０Ｂあるいは正側電源３０Ａに接続された状態となる。
【００４６】
この後、各読み出し制御線ＬreadにおいてスイッチＳＷ３１Ａ，ＳＷ３１Ｂがいずれも閉状態に制御された状態で、画像（出力データＤout）を取得し、欠陥保持線Ｌx（線欠陥座標）を検出する（ステップＳ１３）。
【００４７】
具体的には、図１１に示したように、ワード線ＷＬにLowレベルが印加されることにより、上記のスイッチＳＷ３１Ａ，ＳＷ３１Ｂの閉状態を保ったまま（半導体記憶素子３２のデータが書き換えられないように）、信号読み出し駆動がなされる。即ち、読み出し制御線Ｌread（Ｌ１，Ｌ２，Ｌ３，Ｌ４，…）に対して、順次Highレベルとなるようなパルス信号が印加されることにより、線順次で各画素２０に蓄積された信号電荷が信号線Ｌsigへ読み出される。尚、読み出し制御線Ｌｍ（ｍ＝１，２，３，…）は、ワード線ＷＬｍに対応しており、即ち読み出し制御線Ｌ４の半導体記憶素子３２にはワード線ＷＬ４が、読み出し制御線Ｌ５の半導体記憶素子３２にはワード線ＷＬ５が、それぞれ接続されているものとする。
【００４８】
このとき、読み出し制御線Ｌreadの中で、読み出し制御線Ｌ５に電気的短絡が生じている場合、この読み出し制御線Ｌ５（つまり欠陥保持線Ｌx）に印加される電圧は、短絡している配線（信号線Ｌsig）の電圧に引っ張られ、複雑な波形（図１１中には便宜上破線で示す）となる。一方、他の正常な読み出し制御線Ｌread（例えば読み出し制御線Ｌ４，Ｌ６等）については、順次highレベルに対応する電圧（即ち、トランジスタ２２のオン電圧）が印加される。これにより、正常な読み出し制御線Ｌreadに接続された各画素２０では、トランジスタ２２がオン状態となり、蓄積された信号電荷が信号線Ｌsigへ読み出される。この結果、取得した画像において、読み出し制御線Ｌ５に対応する画素ライン（上から５番目の画素２０の行）が線欠陥座標として検出される。
【００４９】
次いで、上記のようにして検出された欠陥保持線Ｌx（読み出し制御線Ｌ５）に対応して設けられたスイッチＳＷ３１Ａ，ＳＷ３１Ｂを選択的に開状態に制御する（ステップＳ１４）。
【００５０】
具体的には、図１２Ａに示したように、ワード線ＷＬに対し、順次Highレベルとなるようなパルス信号が印加される。一方、データ線ＤＬには、欠陥保持線Ｌx（読み出し制御線Ｌ５）に対応するワード線ＷＬ５がHighレベルとなるタイミングに略同期して、Highレベルが書き込まれる。このとき、データ線ＤＬにおけるHighレベルからLowレベルへの切り替えのタイミングｔ１は、ワード線ＷＬ５におけるHighレベルからLowレベルへの切り替えのタイミングｔ２よりも遅くなるようにするとよい。ワード線ＷＬへのパルス信号が遅延した場合に、データ線ＤＬのLowレベルが書き込まれることを抑制できるためである。
【００５１】
上記により、図１２Ｂに示したように、欠陥保持線Ｌx（読み出し制御線Ｌ５）に対応する半導体記憶素子３２にのみ選択的にHighレベルが書き込まれる。これにより、スイッチＳＷ３１ＡにはHighレベルに対応する電圧が、スイッチＳＷ３１ＢにはLowレベルに対応する電圧がそれぞれ供給される。この結果、スイッチＳＷ３１Ａ，ＳＷ３１Ｂはいずれも開状態（オフ状態）に制御され、欠陥保持線Ｌx（読み出し制御線Ｌ５）が、負側電源３０Ｂおよび正側電源３０Ａに対して非接続の状態となる。一方で、欠陥保持線Ｌx（読み出し制御線Ｌ５）以外の読み出し制御線Ｌread（…，Ｌ３，Ｌ４，Ｌ６，…）に対応する半導体記憶素子３２にはLowレベルが書き込まれているので、スイッチＳＷ３１Ａ，ＳＷ３１Ｂはいずれも閉状態（オン状態）に制御（保持）される。
【００５２】
このようにして読み出し制御線Ｌread毎に制御されたスイッチＳＷ３１Ａ，ＳＷ３１Ｂ開閉状態は、その後も保持し続けることができる。但し、製品として出荷後も、何らかの理由で線欠陥が生じることがあるので、そのような場合には、上記ステップＳ１１〜Ｓ１４の各動作を再び行い、新たな線欠陥を検出して、各読み出し制御線ＬreadのスイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉状態をリセットしてもよい。
【００５３】
上記のようなスイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉制御の後、撮像駆動を行う（ステップＳ１５）。このとき、図１３に示したように、ワード線ＷＬおよびデータ線ＤＬにはいずれもLowレベルが印加され、上記スイッチＳＷ３１Ａ，ＳＷ３１Ｂの閉閉状態を保ちつつ（半導体記憶素子３２のデータが書き換えられないように）、信号読み出し駆動が行われる。即ち、読み出し制御線Ｌreadに対して、順次Highレベルとなるようなパルス信号を印加することにより、線順次で各画素２０に蓄積された信号電荷を信号線Ｌsigへ読み出す。
【００５４】
このとき、図１４Ａに示したように、正常な読み出し制御線Ｌread（例えば読み出し制御線Ｌ４，Ｌ６等）では、スイッチＳＷ３１Ａ，ＳＷ３１Ｂが閉状態に制御されている。このため、図１３に示したように、読み出し制御線Ｌ４，Ｌ６等には、順次Highレベルに対応する電圧（即ちトランジスタ２２のオン電圧）が印加される。これにより、トランジスタ２２がオン状態に制御され、画素２０から信号電荷が信号線Ｌsigへ読み出される。一方、図１４Ｂに示したように、欠陥保持線Ｌx（読み出し制御線Ｌ５）では、スイッチＳＷ３１Ａ，ＳＷ３１Ｂが開状態に制御されている。このため、図１３に示したように、欠陥保持線Ｌx（読み出し制御線Ｌ５）の電圧がHighレベルにはならず、例えば一定のＤＣ電圧Ｖxが印加された状態となる。
【００５５】
従って、欠陥保持線Ｌxに起因する信号電圧の変動が抑制され、過電流Ｉx（図８Ａおよび図８Ｂ）の発生が抑制され、線欠陥不良が抑制される。また、欠陥保持線Ｌxの周囲の配線（例えば、欠陥保持線Ｌxに隣接する読み出し制御線Ｌ４，Ｌ６等）にまで影響が及ぶことが抑制される（多重欠陥が抑制される）。
【００５６】
また、最終的に取得された画像データ（出力データＤout）において、欠陥保持線Ｌxに対応するラインデータ分は、隣接するラインデータ（例えば上記の例では読み出し制御線Ｌ４，Ｌ６に対応するラインデータ等）から容易に画像補間することが可能である。ここで、上記のような多重欠陥が生じた場合、複数のラインデータ分を補間することが求められるが、補間対象のライン数が増えると、画像補間が困難となる（補間精度が低下する）。このため、本実施の形態のように、短絡部分を含む欠陥保持線Ｌxを予め検出し、オン電圧あるいはオフ電圧が印加されないように制御することにより、短絡部分による影響を最小限に留め、画質の劣化を抑制することができる。
【００５７】
以上のように本実施の形態では、各画素２０のトランジスタ２２のオンオフ制御を行うための複数の読み出し制御線Ｌreadと、それらの各バッファ回路３０の電源（正側電源３０Ａおよび負側電源３０Ｂ）との間に、スイッチＳＷ３１Ａ，ＳＷ３１Ｂを設ける。撮像駆動時には、複数の読み出し制御線Ｌreadのうちの欠陥保持線Ｌxと、そのバッファ回路３０の電源との間に設けられたスイッチＳＷ３１Ａ，ＳＷ３１Ｂが開状態に制御され、その他のスイッチＳＷ３１Ａ，ＳＷ３１Ｂは閉状態に制御される。このようなスイッチ制御状態を保持しつつ、信号読み出しを行うことにより、線欠陥不良や多重欠陥の発生を抑制することができる。よって、撮像画質の劣化を抑制することが可能となる。
【００５８】
また、短絡部分Ｘを含む欠陥保持線Ｌxを、非破壊で検出し、電気的に遮断することができる。一般に、線欠陥対策として、レーザリペアによる手法が用いられるが、この場合、画素部１１の受光面側に形成される波長変換層１１２（シンチレータ）の潮解性によりリペア領域に配置された配線等が腐食する場合がある。本実施の形態では、スイッチ制御により電気的遮断が可能であるため、そのような腐食の発生を回避することもできる。また、レーザリペアの工程を行わずに済むため、製造タクトが向上する、という利点もある。
【００５９】
尚、一般に、配線パターンの検査では、例えば、自動で顕微鏡を動かしながら配線パターンを撮影して画像出力するシステムと、その撮影画像から異常パターンを認識するソフトウェアとを用いて、異常個所を検出する手法が用いられる。本実施の形態では、そのような手法を用いても検出困難な短絡部分Ｘを有する場合にも対応可能である。
【００６０】
以下、上記実施の形態の変形例について説明する。尚、上記実施の形態と同様の構成要素については同一の符号を付し、その説明を省略する。
【００６１】
＜変形例１＞
図１５は、変形例１に係る行走査部１３、画素２０および列選択部１７のうちの要部構成を表す回路図である。上記実施の形態では、読み出し制御線Ｌreadの短絡部分Ｘが、信号線Ｌsigとの交差部に生じる場合を例示したが、短絡部分Ｘは、信号線Ｌsig以外の他の配線との間で生じることもある。例えば、本変形例では、画素２０の光電変換素子２１に接続されるバイアス線（固定電位線）Ｌbiasとの交差部に、短絡部分Ｘが生じている場合について説明する。
【００６２】
本変形例においても、上記実施の形態と同様、短絡部分Ｘを含む読み出し制御線Ｌread（欠陥保持線Ｌx）と、バッファ回路３０の電源（負側電源３０Ｂおよび正側電源３０Ａ）との間に、スイッチＳＷ３１Ａ，ＳＷ３１Ｂが設けられている。また、これらのスイッチＳＷ３１Ａ，ＳＷ３１Ｂの制御は、半導体記憶素子３２（ＳＲＡＭ）を含むスイッチ制御回路３３によってなされる。更に、上記実施の形態と同様にして欠陥保持線Ｌxを検出し、読み出し制御線Ｌread毎にスイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉状態を設定、制御することができる。そして、撮像駆動時には、欠陥保持線ＬxにおいてスイッチＳＷ３１Ａ，ＳＷ３１Ｂをいずれも開状態に制御しつつ信号読み出しを行うことにより、多重欠陥が抑制され、上記実施の形態と同等の効果を得ることができる。
【００６３】
但し、本変形例では、上記実施の形態と同様の初期リセット動作後の欠陥検出時において、短絡部分Ｘを含む欠陥保持線Ｌxに印加される電圧の波形が、上記実施の形態の場合と異なっている。具体的には、図１６に示したように、欠陥検出時において、スイッチＳＷ３１Ａ，ＳＷ３１Ｂが閉状態に制御された状態で、全読み出し制御線Ｌreadに対し、順次Highレベルとなるようなパルス信号が印加されると、短絡部分Ｘを含む読み出し制御線Ｌ５（欠陥保持線Ｌx）に印加される電圧は、短絡している配線（バイアス線Ｌbias）の電圧に引っ張られ、振幅が変化する。ここでは、highレベルが低下し（High’＜High）、振幅が小さくなっている。この結果、欠陥保持線Ｌxに対応する画素ライン（欠陥保持線Ｌxに接続された画素２０の行）では、トランジスタ２２がオン状態とならず、信号電荷が出力されない。一方、他の正常な読み出し制御線Ｌreadについては、上記実施の形態と同様、順次highレベルに対応する電圧（トランジスタ２２のオン電圧）が印加され、画素２０から信号電荷が読み出される。従って、取得した画像において、読み出し制御線Ｌ５に対応する画素ライン（上から５行目）が線欠陥座標として検出される。
【００６４】
尚、欠陥保持線Ｌxの短絡部分Ｘは、上述のような信号線Ｌsigおよびバイアス線Ｌbiasに限られず、それら以外の配線との間において生じたものであってもよい。あるいは、短絡部分Ｘは、必ずしも配線同士の交差部に発生したものでなくともよい。いずれの場合であっても、上述のような欠陥検出動作により、電圧波形に何らかの変化が生じることから、欠陥保持線Ｌxを検出することが可能である。
【００６５】
＜変形例２＞
図１７は、変形例２に係る撮像装置の全体構成を表す模式図である。上記実施の形態では、行走査部１３（バッファ回路３０およびスイッチ制御回路３３を含む）、列走査部１５およびシステム制御部１６等の回路ブロックを、画素部１１と同一基板上に形成した場合を例示したが、上記回路ブロックは、画素部１１と異なる基板上に形成されていてもよい。例えば、画素部１１を非晶質シリコン等の低移動度素子により形成した場合、上記回路ブロックは、画素部１１と同一の基板（ガラス等）上に形成困難であるため、別基板上にドライバＩＣ（Integrated Circuit）１３Ａとして形成され、画素部１１と接続される。
【００６６】
＜変形例３＞
図１８は、変形例３に係る行走査部、画素部および列選択部の要部構成を表す回路図である。上記実施の形態では、読み出し制御線Ｌreadと正側電源３０Ａとの間、および読み出し制御線Ｌreadと負側電源３０Ｂとの間のそれぞれに、スイッチ（スイッチＳＷ３１Ａ，ＳＷ３１Ｂ）を設けたが、必ずしも正負の電源の両側にスイッチを有する必要はない。本変形例では、読み出し制御線Ｌreadと、バッファ回路３０の負側電源３０Ｂとの間にのみスイッチ（スイッチＳＷ３１Ｂ）が設けられている。
【００６７】
画素２０のトランジスタ２２がｎチャネル型である場合、負側電源３０Ｂからバッファ回路３０を介して供給される電圧が、トランジスタ２２をオフ状態に制御する電圧（オフ電圧）となる。ここで、トランジスタ２２は、信号電荷を信号線Ｌsigへ転送する際に一時的にオン状態とされ、それ以外の期間はオフ状態に制御される。つまり、トランジスタ２２では、オフ状態に制御される期間の方が、オン状態に制御される期間よりも長い。このため、正側と負側のどちらか一方にスイッチを配置する場合、トランジスタ２２がｎチャネル型の場合には、負側電源３０Ｂの側にスイッチＳＷ３１Ｂを設けることで、線欠陥による影響を有効に軽減することができる。尚、これに限られず、その他の目的で、正側電源３０Ａの側のみにスイッチを設けてもよい。但し、上記実施の形態において説明したように、正側電源３０Ａおよび負側電源３０Ｂの両方の側にスイッチＳＷ３１Ａ，ＳＷ３１Ｂを設けることが、線欠陥不良および多重欠陥を抑制する上で望ましい。
【００６８】
＜変形例４−１，４−２＞
図１９Ａは、変形例４−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。図１９Ｂは、変形例４−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。上記実施の形態および変形例３等では、画素２０に設けられたトランジスタ２２が、ｎチャネル型である場合について説明したが、ｐチャネル型のトランジスタ（トランジスタ２２ｐ）であってもよい。
【００６９】
この場合にも、トランジスタ２２ｐに接続された読み出し制御線Ｌreadと、正側電源３０Ａおよび負側電源３０Ｂとの間にスイッチＳＷ３１Ａ，ＳＷ３１Ｂを設けてもよいし（図１９Ａ）、正側電源３０Ａと負側電源３０Ｂの一方の側にスイッチを設けてもよい。但し、トランジスタ２２ｐは、ｐチャネル型であることから、正側電源３０Ａからバッファ回路３０を介して供給される電圧が、トランジスタ２２ｐをオフ状態に制御する電圧（オフ電圧）となる。このため、上記変形例３の場合と同様の理由から、トランジスタ２２ｐがｐチャネル型の場合には、正側電源３０Ａの側にスイッチＳＷ３１Ａを設ける（図１９Ｂ）ことで、線欠陥による影響を有効に軽減することができる。尚、これに限られず、その他の目的で、負側電源３０Ｂの側のみにスイッチを設けてもよい。
【００７０】
＜変形例５−１，５−２＞
図２０Ａは、変形例５−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。図２０Ｂは、変形例５−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。上記実施の形態では、スイッチＳＷ３１Ａを、バッファ回路３０のトランジスタ３０１ｐと正側電源３０Ａとの間、スイッチＳＷ３１Ｂをトランジスタ３０１ｎと負側電源３０Ｂとの間にそれぞれ設けた構成を例示したが、スイッチＳＷ３１Ａ，ＳＷ３１Ｂのレイアウトはこれに限定されない。例えば、本変形例のように、スイッチＳＷ３１Ａを、トランジスタ３０１ｐと読み出し制御線Ｌreadとの間、スイッチＳＷ３１Ｂを、トランジスタ３０１ｎと読み出し制御線Ｌreadとの間に、それぞれ設けてもよい。尚、図２０Ａは画素２０内にトランジスタ２２（ｎチャネル型）を設けたもの、図２０Ｂは、画素２０内にトランジスタ２２ｐ（ｐチャネル型）を設けたものである。このように、本変形例では、バッファ回路３０内に、スイッチＳＷ３１Ａ，ＳＷ３１Ｂが配置された構成となっている。つまり、スイッチＳＷ３１Ａ，ＳＷ３１Ｂは、読み出し制御線Ｌreadと、正側電源３０Ａ（または負側電源３０Ｂ）との間の配線上であれば、どこに配置されていても構わない。
【００７１】
＜変形例６−１，６−２＞
図２１Ａは、変形例６−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。図２１Ｂは、変形例６−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。本変形例のように、上記変形例５−１，５−２において説明したスイッチＳＷ３１Ａ，ＳＷ３１Ｂのうち、どちらか一方のみを配置するようにしてもよい。具体的には、図２１Ａの例では、画素２０のトランジスタ２２がｎチャネル型であるため、負側電源３０Ｂ側（トランジスタ３０１ｎと読み出し制御線Ｌreadとの間）に、スイッチＳＷ３１Ｂを設けている。図２１Ｂの例では、画素２０のトランジスタ２２ｐがｐチャネル型であるため、正側電源３０Ａ側（トランジスタ３０１ｐと読み出し制御線Ｌreadとの間）に、スイッチＳＷ３１Ａを設けている。
【００７２】
＜変形例７−１，７−２＞
図２２Ａは、変形例７−１に係る行走査部、画素部および列選択部の要部構成を表す回路図である。図２２Ｂは、変形例７−２に係る行走査部、画素部および列選択部の要部構成を表す回路図である。上記実施の形態等では、読み出し制御線Ｌreadと、正側電源３０Ａおよび負側電源３０Ｂとの各間またはどちらか一方に、スイッチＳＷ３１Ａ，ＳＷ３１Ｂを設けたが、本変形例のように、読み出し制御線Ｌread上に１つのスイッチ（スイッチＳＷ３１ＡＢ）を設けた構成であってもよい。この場合、スイッチＳＷ３１ＡＢは、ｐ型トランジスタとｎ型トランジスタとを組み合わせたＣＭＯＳ構造を有している。回路上は、上記実施の形態において説明した構造と等価であるが、製造プロセスや素子レイアウト上、上記実施の形態の構造と異なっている。
【００７３】
＜変形例８＞
図２３は、変形例８に係る画素（画素２０Ａ）の回路構成を、列選択部１７の回路構成例と共に表したものである。この画素２０Ａは、上記実施の形態の画素２０と同様、パッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０Ａには読み出し制御線Ｌreadと、信号線Ｌsigとが接続されている。
【００７４】
但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０と異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードが電源に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されていてもよく、このような構成の画素２０Ａにおいても、上記実施の形態の撮像装置１と同等の効果を得ることができる。
【００７５】
＜変形例９＞
図２４は、変形例９に係る画素（画素２０Ｂ）の回路構成を、列選択部１７の回路構成例と共に表したものである。この画素２０Ｂは、上記実施の形態の画素２０と同様、パッシブ型の回路構成となっており、読み出し制御線Ｌreadと、信号線Ｌsigとに接続されている。
【００７６】
但し、本変形例では、画素２０Ｂにおいて、１つの光電変換素子２１と共に２つのトランジスタ（トランジスタ２２Ａ，２２Ｂ）を有している。これら２つのトランジスタ２２Ａ，２２Ｂは、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。また、各トランジスタ２２Ａ，２２Ｂにおける各ゲートは読み出し制御線Ｌreadに接続されている。
【００７７】
このように、画素２０Ｂ内に２つのトランジスタ２２Ａ，２２Ｂを設け、これらのトランジスタ２２Ａ，２２Ｂに読み出し制御線Ｌreadが接続されている場合にも、上記実施の形態と同等の効果を得ることができる。
【００７８】
＜変形例１０−１，１０−２＞
図２５は、変形例１０−１に係る画素（画素２０Ｃ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。図２６は、変形例１０−２に係る画素（画素２０Ｄ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの画素２０Ｃ，２０Ｄはそれぞれ、これまで説明した画素２０，２０Ａ，２０Ｂとは異なり、いわゆるアクティブ型の画素回路を有している。
【００７９】
これらの画素２０Ｃ，２０Ｄには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｃ，２０Ｄにはまた、読み出し制御線Ｌreadおよび信号線Ｌsigに加え、リセット制御線Ｌrstが接続されている。
【００８０】
画素２０Ｃ，２０Ｄではそれぞれ、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のソースに接続されている。トランジスタ２３のドレインは電源ＶＤＤに接続され、ゲートは、蓄積ノードＮを介して、光電変換素子２１のカソード（図２５の例）またはアノード（図２６の例）と、リセット用トランジスタとして機能するトランジスタ２４のソースとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ドレインにはリセット電圧Ｖrstが印加される。図２５の変形例１０−１では、光電変換素子２１のアノードがグランドに接続（接地）され、図２６の変形例１０−２では、光電変換素子２１のカソードが電源に接続されている。
【００８１】
列選択部１７Ｂは、前述の列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。
【００８２】
このようなアクティブ型の画素２０Ｃ，２０Ｄを有する撮像装置においても、上記実施の形態と同様、読み出し制御線Ｌread毎にスイッチＳＷ３１Ａ，ＳＷ３１Ｂを設け、これらのスイッチＳＷ３１Ａ，ＳＷ３１Ｂの開閉状態を制御しつつ信号読み出しを行うことにより、上記実施の形態と同等の効果を得ることが可能である。また、本変形例のように、画素２０Ｃ，２０Ｄが２以上のスイッチング素子を含む場合、少なくとも１つのスイッチング素子の開閉制御を行うための制御線（ゲート線）に対応して、スイッチＳＷ３１Ａ，ＳＷ３１Ｂを設ければよい。例えば、上記実施の形態と同様、信号読み出し用のトランジスタ２２のゲートに接続される読み出し制御線Ｌreadに対して設けてもよいし、あるいはトランジスタ２４のゲートに接続されるリセット制御線Ｌrstに対して設けてもよい。また、読み出し制御線Ｌreadとリセット制御線Ｌrstとの両方にそれぞれスイッチＳＷ３１Ａ，ＳＷ３１Ｂを設けるようにしてもよい。
【００８３】
＜適用例＞
上記実施の形態等に係る撮像装置は、以下に説明するような撮像表示システムとして、入射した放射線（例えばＸ線）に基づいて電気信号を得る、様々な種類の放射線撮像装置へ利用される。例えば、医療用のＸ線撮像装置（Digital Radiography等）、空港等で用いられる携帯物検査用Ｘ線撮影装置、あるいはコンテナ内の危険物検査等に用いられる工業用Ｘ線撮像装置などに適用可能である。
【００８４】
図２７は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上述の画素部１１を有する撮像装置１と、画像処理部５２と、表示装置４とを備えている。
【００８５】
画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。
【００８６】
この撮像表示システム５では、撮像装置１が、光源（Ｘ線源等の放射線源）５１から被写体５０に向けて照射された放射線に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。
【００８７】
このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応可能となる。
【００８８】
以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、画素部１１における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。
【００８９】
尚、本開示は以下のような構成であってもよい。
（１）
各々が、入射波長に基づいて信号電荷を発生する光電変換素子と、１または複数のスイッチング素子とを含む複数の画素と、
前記１または複数のスイッチング素子のうち少なくとも１つの第１のスイッチング素子の開閉制御を行うために設けられた複数の制御線と、
前記制御線毎に設けられ、各制御線へ電圧を出力するバッファ回路と、
前記制御線と前記バッファ回路の電源との間に設けられた第２のスイッチング素子と、
前記第２のスイッチング素子の開閉制御を行うスイッチ制御回路と
を備え、
前記スイッチ制御回路は、撮像駆動時において、前記複数の制御線の中で電気的な短絡部分を含む欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子を開状態に制御し、その他の第２のスイッチング素子を閉状態に制御する
撮像装置。
（２）
前記バッファ回路はＣＭＯＳ回路を含むと共に、低電圧源および高電圧源に接続され、
前記第２のスイッチング素子は、前記低電圧源および高電圧源の少なくとも一方と、前記制御線との間に設けられている
上記（１）に記載の撮像装置。
（３）
前記第２のスイッチング素子は、前記低電圧源と前記制御線との間、および前記高電圧源と前記制御線との間にそれぞれ設けられている
上記（２）に記載の撮像装置。
（４）
前記第１のスイッチング素子はｎチャネル型のトランジスタであり、
前記第２のスイッチング素子は、少なくとも前記低電圧源と前記制御線との間に設けられている
上記（２）に記載の撮像装置。
（５）
前記第１のスイッチング素子はｐチャネル型のトランジスタであり、
前記第２のスイッチング素子は、少なくとも前記高電圧源と前記制御線との間に設けられている
上記（２）に記載の撮像装置。
（６）
前記スイッチ制御回路は、
前記制御線毎に半導体記憶素子を含み、
各半導体記憶素子へのデータ書き込みにより、前記制御線毎に、前記第２のスイッチング素子を開状態または閉状態に制御する
上記（１）〜（５）のいずれかに記載の撮像装置。
（７）
前記スイッチ制御回路は、
前記欠陥保持線に対応して設けられた前記半導体記憶素子に第１のデータを書き込むことにより、対応する第２のスイッチング素子を開状態に制御し、
前記欠陥保持線以外の制御線に対応して設けられた前記半導体記憶素子に第２のデータを書き込むことにより、対応する第２のスイッチング素子を閉状態に制御する
上記（６）に記載の撮像装置。
（８）
前記複数の画素の読み出し駆動を行う駆動部を備え、
前記半導体記憶素子に前記第２のデータが書き込まれることにより全ての第２のスイッチング素子が閉状態に制御された状態において、
前記駆動部は、
前記複数の画素のそれぞれから前記信号電荷に基づく画像データを取得し、
前記画像データに基づいて前記欠陥保持線を検出する
上記（７）に記載の撮像装置。
（９）
前記複数の画素の読み出し駆動を行う駆動部を備え、
前記駆動部、前記バッファ回路および前記スイッチ制御回路が、前記複数の画素と同一基板上に形成されている
上記（１）〜（８）のいずれかに記載の撮像装置。
（１０）
前記複数の画素の読み出し駆動を行う駆動部を備え、
前記駆動部、前記バッファ回路および前記スイッチ制御回路が、前記複数の画素と異なる基板上に形成されている
上記（１）〜（８）のいずれかに記載の撮像装置。
（１１）
前記欠陥保持線は、各画素から前記信号電荷が出力される信号線と電気的に短絡した部分を有する
上記（１）〜（１０）のいずれかに記載の撮像装置。
（１２）
前記欠陥保持線は、前記光電変換素子に接続されるバイアス線と電気的に短絡した部分を有する
上記（１）〜（１１）のいずれかに記載の撮像装置。
（１３）
前記半導体記憶素子は、ＳＲＡＭ（Static Random Access Memory）である
上記（６）〜（８）のいずれかに記載の撮像装置。
（１４）
間接変換型の放射線撮像装置である
上記（１）〜（１３）のいずれかにに記載の撮像装置。
（１５）
前記光電変換素子が、ＰＩＮ型のフォトダイオード、ＰＮ型のフォトダイオードまたはＭＩＳ型センサからなる
上記（１４）に記載の撮像装置。
（１６）
直接変換型の放射線撮像装置である
上記（１）〜（１３）のいずれかに記載の撮像装置。
（１７）
前記放射線はＸ線である
上記（１４）に記載の撮像装置。
（１８）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が、入射波長に基づいて信号電荷を発生する光電変換素子と、１または複数のスイッチング素子とを含む複数の画素と、
前記１または複数のスイッチング素子のうち少なくとも１つの第１のスイッチング素子の開閉制御を行うために設けられた複数の制御線と、
前記制御線毎に設けられ、各制御線へ電圧を出力するバッファ回路と、
前記制御線と前記バッファ回路の電源との間に設けられた第２のスイッチング素子と、
前記第２のスイッチング素子の開閉制御を行うスイッチ制御回路と
を備え、
前記スイッチ制御回路は、撮像駆動時において、前記複数の制御線の中で電気的な短絡部分を含む欠陥保持線とそのバッファ回路の電源との間に設けられた第２のスイッチング素子を開状態に制御し、その他の第２のスイッチング素子を閉状態に制御する
撮像表示システム。
【符号の説明】
【００９０】
１…撮像装置、１１…画素部、１１１…光電変換層、１１２…波長変換層、１３…行走査部、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ｂ…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、２０，２０Ａ〜２０Ｄ…画素（撮像画素）、２１…光電変換素子、２２，２２ｐ，２３，２４…トランジスタ、３０…バッファ回路、３０Ａ…正側電源、３０Ｂ…負側電源、３２…半導体記憶素子、３３…スイッチ制御回路、３２１…シフトレジスタ回路、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌx…欠陥保持線、ＷＬ…ワード線、ＤＬ…データ線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｄ１…撮像信号、Ｖrst…リセット電圧、Ｎ…蓄積ノード、ＳＷ１，ＳＷ２，ＳＷ３１Ａ，ＳＷ３１Ｂ，ＳＷ３１ＡＢ…スイッチ、Ｃ１…容量素子、Ｒrad…放射線。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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