(57)【要約】【課題】ｄｖ／ｄｔ変位電流に起因してレベルシフト回路から出力される誤信号による誤動作をより確実に防止できる駆動回路を提供する。【解決手段】Ｐ側駆動回路１００のレベルシフト回路１１０は、直列接続した抵抗素子１１２および入力信号ＤＣにより制御される高圧ＭＯＳトランジスタ１１１を有し、抵抗素子１１２の電圧降下に対応する信号をレベルシフト信号ＬＳとして出力する。ｄｖ／ｄｔ検知回路１４０は、直列接続した抵抗素子１４２および定常状態でオフに固定される高圧ＭＯＳトランジスタ１４１を有し、抵抗素子１４２の電圧降下に対応する信号をマスク信号ＭＳとして出力する。Ｐ側スイッチングデバイス１０は、マスク信号ＭＳに応じてレベルシフト信号ＬＳをマスクするマスク回路１２０を備えている。【選択図】図１
2014158192.tif 000002
【特許請求の範囲】
【請求項１】
直流信号である入力信号を、所定電位を基準とする信号にレベルシフトしたレベルシフト信号に変換するレベルシフト回路と、
前記所定電位の変動に起因するｄｖ／ｄｔ変位電流の発生を検知し、当該ｄｖ／ｄｔ変位電流の発生を示す検知信号を出力するｄｖ／ｄｔ検知回路と、
前記レベルシフト信号を駆動信号の出力回路へ伝達すると共に、前記検知信号に応じて前記レベルシフト信号をマスクするマスク回路とを備え、
前記レベルシフト回路は、直列接続した第１負荷素子および前記入力信号により制御される第１スイッチング素子を有し、前記第１負荷素子の電圧降下に対応する信号を前記レベルシフト信号として出力し、
前記ｄｖ／ｄｔ検知回路は、直列接続した第２負荷素子および定常状態でオフに固定される第２スイッチング素子を有し、前記第２負荷素子の電圧降下に対応する信号を前記検知信号として出力する
ことを特徴とする駆動回路。
【請求項２】
前記マスク回路は、前記レベルシフト信号が供給される入力端子、前記検知信号が供給されるストローブ端子、前記出力回路に接続された出力端子を備えるＤラッチ回路である
請求項１記載の駆動回路。
【請求項３】
前記レベルシフト回路は、前記第１負荷素子と前記第１スイッチング素子との接続点に現れる信号が入力されるシュミットトリガ回路をさらに備える
請求項１または請求項２記載の駆動回路。
【請求項４】
前記第２負荷素子は、ツェナーダイオードである
請求項１から請求項３のいずれか一項記載の駆動回路。
【請求項５】
前記レベルシフト信号は、そのパルス幅を狭める第１のパルス幅変換回路を介して前記マスク回路に供給され、
前記検知信号は、そのパルス幅を広げる第２のパルス幅変換回路を介して前記マスク回路に供給される
請求項１から請求項４のいずれか一項記載の駆動回路。
【請求項６】
前記第１負荷素子に並列接続した第３スイッチング素子をさらに備え、
前記第３スイッチング素子は、前記第１スイッチング素子のオフ期間にオンするように制御されている
請求項１から請求項５のいずれか一項記載の駆動回路。
【請求項７】
前記第３スイッチング素子は、前記第１スイッチング素子のターンオフ時のみにオンするように制御されている
請求項６記載の駆動回路。
【請求項８】
前記レベルシフト回路は、前記第１スイッチング素子がオフになるときに、当該駆動回路が駆動するスイッチングデバイスをオフにするための前記レベルシフト信号を出力するように構成されている
請求項１から請求項７のいずれか一項記載の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体装置（パワーデバイス）を駆動する駆動回路に関するものであり、特に入力信号のレベルを変換するレベルシフト回路を備える駆動回路に関するものである。
【背景技術】
【０００２】
パワーデバイスとしてのインバータは、６００〜１２００Ｖ程度の高電位（以下「ＶＰ電位」）と接地電位（以下「ＧＮＤ電位」）との間にトーテムポール接続した高電位側（Ｐ側）スイッチングデバイスと低電位側（Ｎ側）スイッチングデバイスとから構成される。そのため、インバータの駆動回路は、Ｐ側スイッチングデバイスを駆動するＰ側駆動回路と、Ｎ側スイッチングデバイスを駆動するＮ側駆動回路とを含む構成となる。
【０００３】
Ｎ側スイッチングデバイスはＧＮＤ電位を基準電位として動作するが、Ｐ側スイッチングデバイスはＮ側スイッチングデバイスとの接続点の電位（以下「ＶＳ電位」）を基準電位として動作するため、Ｐ側駆動回路には、入力信号を、ＶＳ電位を基準電位とする信号に変換するレベルシフト回路が設けられる。
【０００４】
Ｐ側駆動回路の動作電源はＶＳ電位が基準電位となるので、ＧＮＤ電位に対して浮動するフローティング電源となる。すなわち、Ｐ側駆動回路の動作電源電位（以下「ＶＢ電位」）は、Ｐ側およびＮ側スイッチングデバイスのオン（導通）、オフ（非導通）に伴って、ＧＮＤ電位からＶＰ電位の間を浮動することになる。
【０００５】
このＶＢ電位の変動は、レベルシフト回路を構成するＭＯＳトランジスタの寄生コンデンサに電流（ｄｖ／ｄｔ変位電流）を流し、レベルシフト回路から誤信号を出力させる原因となる。例えば、下記の特許文献１では、その誤信号に起因するＰ側駆動回路の誤動作を防止する技術が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−２０００１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１では、電力消費を抑えるために、直流の入力信号を、Ｐ側スイッチングデバイスをオンさせるパルス信号（オン信号）とオフさせるパルス信号（オフ信号）の２つに分割しており、Ｐ側駆動回路は、オン信号とオフ信号をそれぞれＶＳ電位を基準電位とする信号に変換する２つのレベルシフト回路を備えている。また、２つのレベルシフト回路でレベル変換されたオン信号とオフ信号は、ＲＳフリップフロップ回路によってＰ側スイッチングデバイスを駆動する一つの直流信号に複号される。
【０００８】
特許文献１では、ｄｖ／ｄｔ変位電流が２つのレベルシフト回路で同時に誤信号を生じさせるという仮定のもと、２つのレベルシフト回路が同時に出力した信号を誤信号とみなして遮断する誤動作防止回路（ロジックフィルタ）を、Ｐ側駆動回路に設けている。
【０００９】
しかし、特許文献１の誤動作防止回路は、製造上のバラツキにより、オン信号の誤信号とオフ信号の誤信号とが異なるタイミングで生じる場合には、誤信号を完全に遮断することはできない。
【００１０】
本発明は以上のような課題を解決するためになされたものであり、ｄｖ／ｄｔ変位電流に起因してレベルシフト回路から出力される誤信号による誤動作をより確実に防止できる駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る駆動回路は、直流信号である入力信号を、所定電位を基準とする信号にレベルシフトしたレベルシフト信号に変換するレベルシフト回路と、前記所定電位の変動に起因するｄｖ／ｄｔ変位電流の発生を検知し、当該ｄｖ／ｄｔ変位電流の発生を示す検知信号を出力するｄｖ／ｄｔ検知回路と、前記レベルシフト信号を駆動信号の出力回路へ伝達すると共に、前記検知信号に応じて前記レベルシフト信号をマスクするマスク回路とを備え、前記レベルシフト回路は、直列接続した第１負荷素子および前記入力信号により制御される第１スイッチング素子を有し、前記第１負荷素子の電圧降下に対応する信号を前記レベルシフト信号として出力し、前記ｄｖ／ｄｔ検知回路は、直列接続した第２負荷素子および定常状態でオフに固定される第２スイッチング素子を有し、前記第２負荷素子の電圧降下に対応する信号を前記検知信号として出力するものである。
【発明の効果】
【００１２】
本発明によれば、レベルシフト信号ＬＳがｄｖ／ｄｔ変位電流の検知信号に応じてマスクされるので、ｄｖ／ｄｔ変位電流に起因するレベルシフト信号ＬＳの誤信号が出力回路に伝達することを防ぎ、駆動回路の誤動作を防止できる。また、入力信号として直流信号を用いるため、オン信号の誤信号とオフ信号の誤信号との発生タイミングを考慮する必要がない。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る駆動回路の構成を示す図である。
【図２】Ｄラッチ回路（マスク回路）の回路図である。
【図３】実施の形態１におけるＤラッチ回路（マスク回路）の動作を説明するための図である。
【図４】実施の形態２に係る駆動回路の構成を示す図である。
【図５】実施の形態２におけるＤラッチ回路（マスク回路）の動作を説明するための図である。
【図６】遅延回路の構成例を示す図である。
【図７】遅延回路の動作原理を説明するための図である。
【図８】遅延回路の動作の例を示す図である。
【図９】遅延回路の動作の例を示す図である。
【図１０】実施の形態３に係る駆動回路の構成を示す図である。
【図１１】実施の形態４に係る駆動回路の構成を示す図である。
【発明を実施するための形態】
【００１４】
＜実施の形態１＞
図１は、実施の形態１係る駆動回路の構成を示す図である。当該駆動回路は、ＶＰ電位とＧＮＤ電位との間にトーテムポール接続されたＰ側およびＮ側スイッチングデバイス１０，２０からなるハーフブリッジ型のパワーデバイス（インバータ）を駆動するものである。
【００１５】
Ｐ側スイッチングデバイス１０は、Ｎ側スイッチングデバイス２０との接続点の電位（ＶＳ電位）を基準電位として動作する。一方、Ｎ側スイッチングデバイス２０は、ＧＮＤ電位を基準電位として動作する。実施の形態１の駆動回路は、Ｐ側スイッチングデバイス１０を駆動するＰ側駆動回路１００と、Ｎ側スイッチングデバイス２０を駆動するＮ側駆動回路２００とを備えているが、Ｎ側駆動回路２００については本願発明との関係が薄いため、説明を省略する。
【００１６】
Ｐ側駆動回路１００は、レベルシフト回路１１０、マスク回路１２０、出力回路１３０およびｄｖ／ｄｔ検知回路１４０を備えている。また、Ｐ側駆動回路１００には、電源１５０（Ｐ側電源）から、ＶＳ電位を基準にして、動作電源電位（ＶＢ電位）が供給される。
【００１７】
本実施の形態では、Ｐ側スイッチングデバイス１０を制御するための入力信号ＤＣは、ＧＮＤ電位を基準とする直流信号である。レベルシフト回路１１０は、入力信号ＤＣを、ＶＳ電位を基準電位とするレベルシフト信号ＬＳに変換する。
【００１８】
レベルシフト回路１１０は、入力信号ＤＣが供給されるゲートを有するスイッチング素子である高耐圧電界効果トランジスタ（高圧ＭＯＳトランジスタ）１１１と、高圧ＭＯＳトランジスタ１１１のドレインとＶＢ電位との間に接続する負荷素子としての抵抗素子１１２と、高圧ＭＯＳトランジスタ１１１のドレインに現れる信号を受けてレベルシフト信号ＬＳを出力するインバータ１１４とを備えている。高圧ＭＯＳトランジスタ１１１のソースはＧＮＤ電位に接続されている（すなわち、抵抗素子１１２および高圧ＭＯＳトランジスタ１１１は、ＶＢ電位とＧＮＤ電位との間に直列接続している）。また、レベルシフト回路１１０には、アノードがＶＳ電位に接続し、カソードが高圧ＭＯＳトランジスタ１１１のドレインに接続したダイオード１１３が設けられている。ダイオード１１３は、ＶＳ電位をクランプするためのものである。
【００１９】
ｄｖ／ｄｔ検知回路１４０は、ＶＢ電位の変動によって生じるｄｖ／ｄｔ変位電流の発生を検知するものであり、ｄｖ／ｄｔ変位電流を検知すると検知信号を出力する。以下、この検知信号を「マスク信号ＭＳ」と称す。
【００２０】
ｄｖ／ｄｔ検知回路１４０は、レベルシフト回路１１０と同様に、高圧ＭＯＳトランジスタ１４１と、高圧ＭＯＳトランジスタ１４１のドレインとＶＢ電位との間に接続する負荷素子としての抵抗素子１４２とを備えている。但し、高圧ＭＯＳトランジスタ１４１のゲートは、ソースと共にＧＮＤ電位に接続され、定常状態でオフに固定されるように構成されている（すなわち、抵抗素子１４２および高圧ＭＯＳトランジスタ１４１はＶＢ電位とＧＮＤ電位との間に直列接続している）。さらに、ｄｖ／ｄｔ検知回路１４０は、高圧ＭＯＳトランジスタ１４１のドレインに現れる信号を受けるインバータ１４４と、インバータ１４４の出力を受けるインバータ１４５とを備えている。インバータ１４５の出力がマスク信号ＭＳとなる。また、ｄｖ／ｄｔ検知回路１４０には、アノードがＶＳ電位に接続し、カソードが高圧ＭＯＳトランジスタ１４１に接続したダイオード１４３が設けられている。
【００２１】
マスク回路１２０はＤラッチ回路１２１によって構成される。Ｄラッチ回路１２１は、ストローブ端子（ＳＴＢ端子）がＨ（Ｈｉｇｈ）レベルのときは、入力端子（Ｄ端子）のレベルを出力端子（Ｑ端子）に伝達し、ＳＴＢ端子がＬ（Ｌｏｗ）レベルのときは、Ｄ端子からＱ端子への信号の伝達を遮断して、直前の出力レベルを保持するように動作する。
【００２２】
図２は、Ｄラッチ回路１２１の回路図の一例である。Ｄラッチ回路１２１は、スイッチ素子ＳＷ１，ＳＷ２と、インバータＩＶ１〜ＩＶ４とから構成できる。ＳＴＢ端子がＨレベルのときは、インバータＩＶ１の出力（ａ点）がＬレベル、インバータＩＶ２の出力（ｂ点）がＨレベルになるので、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオフとなる。この状態では、スイッチ素子ＳＷ１が、Ｄ端子の信号をインバータＩＶ３，ＩＶ４を通してＱ端子へと伝達する。
【００２３】
また、ＳＴＢ端子がＬレベルのときは、インバータＩＶ１の出力（ａ点）がＨレベル、インバータＩＶ２の出力（ｂ点）がＬレベルになるので、スイッチ素子ＳＷ１がオフ、スイッチ素子ＳＷ２がオンとなる。この状態では、スイッチ素子ＳＷ１はＤ端子の信号を遮断し、スイッチ素子ＳＷ２とインバータＩＶ３，ＩＶ４が、それまでのスイッチ素子ＳＷ１の出力（ｃ点）とＱ端子のレベルを保持する。
【００２４】
図１に示すように、Ｄラッチ回路１２１のＤ端子には、レベルシフト回路１１０が出力するレベルシフト信号ＬＳが入力される。また、Ｄラッチ回路１２１のＳＴＢ端子には、ｄｖ／ｄｔ検知回路１４０が出力するマスク信号ＭＳが入力される。
【００２５】
Ｄラッチ回路１２１の出力信号（Ｑ端子の信号）は、出力回路１３０に入力される。出力回路１３０は、Ｄラッチ回路１２１の出力信号の駆動能力を上げて、Ｐ側スイッチングデバイス１０の駆動信号を出力するバッファ回路である。
【００２６】
Ｐ側駆動回路１００の動作について説明する。ここではｄｖ／ｄｔ変位電流が生じていない定常状態を想定する。定常状態では、ｄｖ／ｄｔ検知回路１４０の高圧ＭＯＳトランジスタ１４１はオフしているので、インバータ１４４の入力はＨレベルである。よって、インバータ１４５の入力はＬレベルであり、インバータ１４５が出力するマスク信号ＭＳはＨレベルである。従って、Ｄラッチ回路１２１のＳＴＢ端子はＨレベルである。
【００２７】
Ｐ側スイッチングデバイス１０をオンさせる場合、入力信号ＤＣがＨレベルにされる。すると、レベルシフト回路１１０では、高圧ＭＯＳトランジスタ１１１がオンし、抵抗素子１１２に電圧降下が発生して、インバータ１１４の入力がＬレベルになる。よって、Ｄラッチ回路１２１のＤ端子に入力されるレベルシフト信号ＬＳはＨレベルになる。Ｄラッチ回路１２１のＳＴＢ端子はＨレベルなので、Ｄラッチ回路１２１のＤ端子がＨレベルになると、Ｑ端子もＨレベルに変化する。その結果、出力回路１３０にＨレベルの信号が入力され、出力回路１３０がＰ側スイッチングデバイス１０をオンにする。
【００２８】
また、Ｐ側スイッチングデバイス１０をオフさせる場合、入力信号ＤＣがＬレベルにされる。すると、レベルシフト回路１１０において、高圧ＭＯＳトランジスタ１１１がオフし、抵抗素子１１２に電圧降下が生じなくなり、インバータ１１４の入力がＨレベルになるので、Ｄラッチ回路１２１のＤ端子に入力されるレベルシフト信号ＬＳはＬレベルになる。Ｄラッチ回路１２１のＳＴＢ端子はＨレベルなので、Ｄラッチ回路１２１のＤ端子がＬレベルになると、Ｑ端子もＬレベルに変化する。その結果、出力回路１３０にＬレベルの信号が入力され、出力回路１３０がＰ側スイッチングデバイス１０をオフにする。
【００２９】
次に、レベルシフト回路１１０の高圧ＭＯＳトランジスタ１１１の寄生コンデンサに、ｄｖ／ｄｔ変位電流が流れる過渡状態におけるレベルシフト回路１１０の動作を説明する。図３は、その動作を示すタイミング図である。ここでは、Ｐ側スイッチングデバイス１０がオフしている定常状態において、ＶＳ電位が変動して、それに伴いＶＢ電位が変動する場合を示している。
【００３０】
ＶＢ電位が変動して、レベルシフト回路１１０の高圧ＭＯＳトランジスタ１１１の寄生コンデンサにｄｖ／ｄｔ変位電流が流れると、抵抗素子１１２に電圧降下が発生するため、Ｐ側駆動回路１００からレベルシフト信号ＬＳがＨレベルになる誤信号が出力され、それがＤラッチ回路１２１のＤ端子に入力される。
【００３１】
一方、高圧ＭＯＳトランジスタ１１１にｄｖ／ｄｔ変位電流が流れるのと同じタイミングで、ｄｖ／ｄｔ検知回路１４０の高圧ＭＯＳトランジスタ１４１の寄生コンデンサにもｄｖ／ｄｔ変位電流が流れる。それにより、抵抗素子１４２に電圧降下が生じ、インバータ１４４の入力がＬレベル、インバータ１４５の入力がＨレベルになる。その結果、ｄｖ／ｄｔ検知回路１４０が出力するマスク信号ＭＳはＬレベルになる。マスク信号ＭＳがＬレベルになると、図３のようにＤラッチ回路１２１のＳＴＢ端子はＬレベルになる。
【００３２】
ＳＴＢ端子がＬレベルになると、Ｄラッチ回路１２１（図２）のスイッチ素子ＳＷ１がオフ（非導通）になるため、Ｄ端子に入力されているレベルシフト信号ＬＳの誤信号はＱ端子に伝達されない。また、スイッチ素子ＳＷ２がオン（導通）になるためＱ端子のレベルは誤信号発生前の状態（Ｌレベル）に維持される。
【００３３】
その後、ＶＢ電位の変動がおさまると、レベルシフト回路１１０の高圧ＭＯＳトランジスタ１１１のｄｖ／ｄｔ変位電流が流れなくなる。応じて、レベルシフト信号ＬＳはＬレベルに戻り、Ｄラッチ回路１２１のＤ端子に入力されていた誤信号が消滅する。またこのとき、ｄｖ／ｄｔ検知回路１４０の高圧ＭＯＳトランジスタ１４１にもｄｖ／ｄｔ変位電流が流れなくなるので、マスク信号ＭＳはＨレベルになり、Ｄラッチ回路１２１のＳＴＢ端子がＨレベルに戻る。その結果、Ｄラッチ回路１２１はＤ端子の信号をＱ端子へと伝達するようになり、Ｐ側駆動回路１００は通常の動作を実行可能な状態に戻る。
【００３４】
このように、Ｄラッチ回路１２１は、ｄｖ／ｄｔ変位電流が発生している間、マスク信号ＭＳがＬレベルになるのに応じて、レベルシフト回路１１０が出力するレベルシフト信号ＬＳをマスクするように動作する。これにより、ｄｖ／ｄｔ変位電流に起因してレベルシフト信号ＬＳに誤信号に発生しても、それが出力回路１３０に伝達されることが防止され、Ｐ側駆動回路１００の誤動作が防止される。
【００３５】
また本実施の形態では、レベルシフト回路１１０に入力される入力信号ＤＣを、１系統の直流信号としているため、特許文献１のようにオン信号の誤信号とオフ信号の誤信号との発生タイミングを考慮する必要がない。
【００３６】
［第１の変形例］
ＶＢ電位とＶＳ電位の差が小さくなると、レベルシフト回路１１０において、高圧ＭＯＳトランジスタ１１１を流れる電流が小さくなるため、インバータ１１４に入力される信号の振幅が小さくなる。その場合、インバータ１１４がチャタリングを起こして、Ｐ側駆動回路１００の動作が不安定になるおそれがある。
【００３７】
この問題を解決するために、インバータ１１４をシュミットトリガ回路に置き換えてもよい。シュミットトリガ回路のしきい値電圧はヒステリシス特性を持つため、チャタリングを防止でき、それによりＰ側駆動回路１００の動作が不安定になることを防止できる。
【００３８】
シュミットトリガ回路の入力をＬレベルにして、その出力がＨレベルになった後は、上記のヒステリシス特性により、シュミットトリガ回路のしきい値電圧は上がる。そのため、シュミットトリガ回路は、振幅の小さな入力信号ＤＣを用いてその出力をＨレベルに保つことができる。よって、高圧ＭＯＳトランジスタ１１１を流れる電流を意図的に小さくして、消費電力の低減を図ることもできる。
【００３９】
［第２の変形例］
ｄｖ／ｄｔ検知回路１４０において、抵抗素子１４２をツェナーダイオードに置換えてもよい。その場合、ｄｖ／ｄｔ変位電流の発生時に、高圧ＭＯＳトランジスタ１４１のドレインのレベルが下がる速度が高速になり、ｄｖ／ｄｔ検知回路１４０が出力するマスク信号ＭＳがＬレベルになるタイミングが早くなる。それにより、レベルシフト回路１１０から誤信号が出力されるよりも早く、Ｄラッチ回路１２１のＳＴＢ端子をＬレベルにでき、Ｄラッチ回路１２１において、より確実に誤信号をマスクできるようになる。
【００４０】
＜実施の形態２＞
図４は、実施の形態２に係る駆動回路の構成を示す図である。当該駆動回路は、図１の構成に対し、Ｐ側駆動回路１００のレベルシフト回路１１０の後段と、ｄｖ／ｄｔ検知回路１４０の後段に、それぞれ遅延回路１６１，１６２を挿入したものである。
【００４１】
遅延回路１６１は、レベルシフト信号ＬＳの立ち上がりタイミングを遅らせるように機能する（立ち下がりタイミングは殆ど遅延させない）。また、遅延回路１６２は、マスク信号ＭＳの立ち上がりタイミングを遅らせるように機能する（立ち下がりタイミングは殆ど遅延させない）。
【００４２】
図５に、実施の形態２におけるＤラッチ回路（マスク回路）の動作を示す。本実施の形態では、レベルシフト信号ＬＳの凸パルスの前縁（リーディングエッジ）が遅延時間ｔｄ１だけ遅れた信号がＤラッチ回路１２１のＤ端子に入力され、マスク信号ＭＳの凹パルスの後縁（トレーディングエッジ）が遅延時間ｔｄ２だけ遅れた信号が入力される。つまり、遅延回路１６１は、レベルシフト信号ＬＳの凸パルスの幅を狭めるパルス幅変換回路として機能し、遅延回路１６２は、マスク信号ＭＳの凹パルスの幅を広げるパルス幅変換回路として機能する。
【００４３】
その結果、ｄｖ／ｄｔ変位電流が発生したときは、ＳＴＢ端子がＬレベルに変化した後にＤ端子がＨレベルに変化し、その後、Ｄ端子がＬレベルに変化した後にＳＴＢ端子がＨレベルに変化するようになる。つまり、ｄｖ／ｄｔ変位電流の発生に起因してＤ端子がＨレベルに変化する間（誤信号が発生している間）、必ずＳＴＢ端子がＬレベルになるので、レベルシフト信号ＬＳの誤信号をより確実にマスクできるようになり、誤動作防止の効果が高くなる。
【００４４】
遅延回路１６１，１６２のぞれぞれは、例えば、図６に示す遅延回路によって実現できる。この遅延回路は、入力信号（レベルシフト信号ＬＳまたはマスク信号ＭＳに相当）を受けるインバータＩＶ１１と、インバータＩＶ１１の出力を受けるインバータＩＶ１２と、インバータＩＶ１１とインバータＩＶ１２との接続点（ｅ点）に接続したキャパシタＣ１０とから構成される。
【００４５】
図６の遅延回路を、入力信号の立ち上がりタイミングだけを遅らせる（立ち下がりタイミングを遅らせない）ように動作させる手法としては、例えば、キャパシタＣ１０の充電速度と放電速度に差をつけることが考えられる。例えば、インバータＩＶ１１は、図７のように、キャパシタＣ１０を充電するトランジスタＴｃと、キャパシタＣ１０を放電するトランジスタＴｄとから構成できるが、トランジスタＴｄがキャパシタＣ１０を放電するときの電流Ｉｄを、トランジスタＴｃがキャパシタＣ１０を充電するときに流す電流Ｉｃよりも小さくするとよい。
【００４６】
その場合の遅延回路の動作を図８に示す。図中の「Ｖｔｈ」は、インバータＩＶ１２のしきい値電圧を示している。キャパシタＣ１０を放電する電流Ｉｄが小さいため、入力信号の立ち上がり時にはｅ点のレベルが低下する速度が遅く、その分だけ出力信号（インバータＩＶ１２の出力）の立ち上がりタイミングが遅れる。一方、キャパシタＣ１０を充電する電流Ｉｃは大きいため、入力信号の立ち下がり時にはｅ点のレベルが速く上昇し、出力信号の立ち下がりタイミングは遅れない。
【００４７】
また、別の手法としては、インバータＩＶ１２のしきい値電圧Ｖｔｈを下げることが考えられる。その場合の遅延回路の動作を図９に示す。インバータＩＶ２のしきい値電圧Ｖｔｈが低いため、入力信号の立ち上がり時には、ｅ点のレベルが十分に低下するまでインバータＩＶ１の出力が反転せず、その分だけ出力信号の立ち上がりタイミングが遅れる。一方、入力信号の立ち下がり時には、ｅ点のレベルがすぐにしきい値電圧Ｖｔｈを超えるので、出力信号の立ち下がりタイミングは遅れない。
【００４８】
＜実施の形態３＞
図１０は、実施の形態３に係る駆動回路の構成を示す図である。当該駆動回路は、図１の構成に対し、Ｐ側駆動回路１００に高速化回路１７０を設けたものである。
【００４９】
高速化回路１７０は、入力信号ＤＣを反転するインバータ１７１と、インバータ１７１の出力の立ち上がり時にワンショットのパルス信号を出力するパルス生成回路１７２と、当該パルス信号を受けるレベルシフト回路と、当該レベルシフト回路の出力によって駆動されるＰチャネル型の高圧ＭＯＳトランジスタ１７８とから構成される。
【００５０】
高速化回路１７０内のレベルシフト回路は、パルス生成回路１７２からのパルス信号が供給されるゲートを有する高圧ＭＯＳトランジスタ１７３と、高圧ＭＯＳトランジスタ１７３のドレインとＶＢ電位との間に接続する抵抗素子１７４と、高圧ＭＯＳトランジスタ１７３のドレインに現れる信号を受けるインバータ１７６と、インバータ１７６の出力を受けるインバータ１７７とを備えている。高圧ＭＯＳトランジスタ１７３のソースはＧＮＤ電位に接続されている。また、このレベルシフト回路には、アノードがＶＳ電位に接続し、高圧ＭＯＳトランジスタ１７３のドレインに接続したダイオード１７５が設けられている。
【００５１】
高圧ＭＯＳトランジスタ１７８は、インバータ１７７の出力が供給されるゲートを有し、レベルシフト回路１１０の抵抗素子１１２に並列に接続されている。
【００５２】
高速化回路１７０は、レベルシフト回路１１０の高圧ＭＯＳトランジスタ１１１のオフ期間、少なくとも高圧ＭＯＳトランジスタ１１１のターンオフ時に動作する。すなわち、入力信号ＤＣがＨレベルからＬレベルに変化すると、インバータ１７１の出力がＬレベルからＨレベルに変化し、その立ち上がりに応じてパルス生成回路１７２がワンショットのパルス信号を出力する。このパルス信号は高圧ＭＯＳトランジスタ１７３をオンにし、抵抗素子１７４に電圧降下が生じて、インバータ１７６の入力がＬレベルになる。応じて、インバータ１７６の出力がＨレベルになり、インバータ１７７の出力がＬレベルになって、高圧ＭＯＳトランジスタ１７８がオンになる。
【００５３】
一方、レベルシフト回路１１０では、入力信号ＤＣがＬレベルになったことにより高圧ＭＯＳトランジスタ１１１がオフし、そのドレインのレベルが上昇するが、このとき抵抗素子１１２に並列接続した高圧ＭＯＳトランジスタ１７８がオンすることで、回路の時定数が小さくなり、高圧ＭＯＳトランジスタ１１１のドレインのレベルの立ち上がり速度が速くなる。その結果、レベルシフト回路１１０の応答速度が上がり、動作の高速化が可能になる。
【００５４】
なお、高速化回路１７０の高圧ＭＯＳトランジスタ１７３を、入力信号ＤＣとは逆相の直流信号で駆動させ（すなわち、パルス生成回路１７２を省略する）、高圧ＭＯＳトランジスタ１１１がオフしている間、高圧ＭＯＳトランジスタ１７８が継続してオンするように構成してもよいが、その場合は、高圧ＭＯＳトランジスタ１７３がオンする時間が長くなるため、消費電力が増大する。本実施の形態のように、パルス生成回路１７２をパルス信号で駆動させ、高圧ＭＯＳトランジスタ１１１のターンオフ時のみに高圧ＭＯＳトランジスタ１７３オンさせることで、消費電力の増加を抑えることができる。
【００５５】
＜実施の形態４＞
図１１は、実施の形態４に係る駆動回路の構成を示す図である。当該駆動回路は、図１の構成に対し、レベルシフト回路１１０の入力段にインバータ１１５を設け、出力段にインバータ１１６を追加したものである。
【００５６】
本実施の形態では、実施の形態１の場合に対して、レベルシフト回路１１０の高圧ＭＯＳトランジスタ１１１がオンする期間とオフする期間が逆になる。すなわち、高圧ＭＯＳトランジスタ１１１は、入力信号ＤＣがＨレベルになってＰ側スイッチングデバイス１０がオンしている間、オフになり、入力信号ＤＣをＬレベルになってＰ側スイッチングデバイス１０がオフしている間、オンになる。
【００５７】
Ｐ側およびＮ側スイッチングデバイス１０のスイッチングによって、ＶＢ電位は高圧状態（ＶＰ側）と低圧状態（ＧＮＤ側）とを遷移するが、本実施の形態によれば、定常状態でＶＢ電位が低圧状態になるとき（Ｐ側スイッチングデバイス１０がオフのとき）に高圧ＭＯＳトランジスタ１１１がオンすることになる。本発明において、入力信号ＤＣが直流信号であるため、高圧ＭＯＳトランジスタ１１１がオンする時間が比較的長く、消費電力の増大が問題となるが、本実施の形態では、ＶＢ電位が低圧状態になるときに高圧ＭＯＳトランジスタ１１１がオンするため、電力消費の増大を抑制できる。
【００５８】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５９】
１０  Ｐ側スイッチングデバイス、２０  Ｎ側スイッチングデバイス、１００  Ｐ側駆動回路、１１０  レベルシフト回路、１１１，１４１，１７３，１７８  高圧ＭＯＳトランジスタ、１１２，１４２，１７４  抵抗素子、１１３，１４３  ダイオード、１１４〜１１６，１４４〜１４５，１７１，１７６，１７７  インバータ、１２０  マスク回路、１２１  Ｄラッチ回路、１３０  出力回路、１４０  ｄｖ／ｄｔ検知回路、１５０  Ｐ側電源、１６１，１６２  遅延回路、１７０  高速化回路、１７２  パルス生成回路、２００  Ｎ側駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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