(57)【要約】【課題】半導体装置の低消費電力化を実現する。【解決手段】半導体装置は、一端がメインＩＯ線ＭＩＯＢに接続され、他端に電源電位ＶＤＤが供給されるトランジスタＴ１と、一端がメインＩＯ線ＭＩＯＴに接続され、他端に電源電位ＶＤＤが供給されるトランジスタＴ２と、一端がメインＩＯ線ＭＩＯＢに接続され、他端に接地電位ＶＳＳが供給されるトランジスタＴ３と、一端がメインＩＯ線ＭＩＯＴに接続され、他端に接地電位ＶＳＳが供給されるトランジスタＴ４と、メインＩＯ線対ＭＩＯに供給すべきデータに基づいて、トランジスタＴ１〜Ｔ４のオンオフ状態を制御する制御回路５５とを備える。トランジスタＴ１，Ｔ２は、オンであるときに、対応するメインＩＯ線に電源電位ＶＤＤより低い第１の電位を供給するように構成される。トランジスタＴ３，Ｔ４は、オンであるときに、対応するメインＩＯ線に接地ＶＳＳを供給するように構成される。【選択図】図３
2014229338.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のデータ線からなる第１のデータ線対と、
一端が前記第１のデータ線に接続され、他端に第１の電源電位が供給され、オンであるときに前記第１の電源電位より低い第１の電位を前記第１のデータ線に供給するように構成される第１のトランジスタと、
一端が前記第２のデータ線に接続され、他端に前記第１の電源電位が供給され、オンであるときに前記第１の電位を前記第２のデータ線に供給するように構成される第２のトランジスタと、
一端が前記第１のデータ線に接続され、他端に前記第１の電位より低い第２の電源電位が供給され、オンであるときに前記第２の電源電位を前記第１のデータ線に供給するように構成される第３のトランジスタと、
一端が前記第２のデータ線に接続され、他端に前記第２の電源電位が供給され、オンであるときに前記第２の電源電位を前記第２のデータ線に供給するように構成される第４のトランジスタと、
前記第１のデータ線対に供給すべきデータに基づいて、前記第１乃至第４のトランジスタのオンオフ状態を制御する制御回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記制御回路は、電位レベルが前記第１の電源電位である信号により、前記第１乃至第４のトランジスタそれぞれのオンオフ状態を制御するよう構成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、前記データが第１の値であるときに前記第１及び第４のトランジスタをオフ、前記第２及び第３のトランジスタをオンとし、前記データが第２の値であるときに前記第１及び第４のトランジスタをオン、前記第２及び第３のトランジスタをオフとする
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１乃至第４のトランジスタはそれぞれＮチャンネル型ＭＯＳＦＥＴである
ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
一端が前記第１のデータ線に接続され、他端に前記第１の電源電位が供給され、オンであるときに前記第１の電位を前記第１のデータ線に供給するように構成される第５のトランジスタと、
一端が前記第２のデータ線に接続され、他端に前記第１の電源電位が供給され、オンであるときに前記第１の電位を前記第２のデータ線に供給するように構成される第６のトランジスタとをさらに備え、
前記第５及び第６のトランジスタは、互いに同一のオンオフ状態となるよう制御される
ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第５及び第６のトランジスタのオンオフ状態は、電位レベルが前記第１の電源電位である信号により制御される
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第５及び第６のトランジスタはそれぞれＮチャンネル型ＭＯＳＦＥＴである
ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項８】
一端が前記第１のデータ線に接続され、他端に前記第１の電源電位が供給され、オンであるときに前記第１の電源電位を前記第１のデータ線に供給するように構成される第７のトランジスタと、
一端が前記第２のデータ線に接続され、他端に前記第１の電源電位が供給され、オンであるときに前記第１の電源電位を前記第２のデータ線に供給するように構成される第８のトランジスタとをさらに備え、
前記第７及び第８のトランジスタは、互いに同一のオンオフ状態となるよう制御される
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第７及び第８のトランジスタのオンオフ状態は、電位レベルが前記第１の電源電位である信号により制御される
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第７及び第８のトランジスタはそれぞれＰチャンネル型ＭＯＳＦＥＴである
ことを特徴とする請求項８又は９に記載の半導体装置。
【請求項１１】
第３及び第４のデータ線からなる第２のデータ線対と、
一端が前記第３のデータ線に接続され、他端が前記第１のデータ線に接続された第９のトランジスタと、
一端が前記第４のデータ線に接続され、他端が前記第２のデータ線に接続された第１０のトランジスタと、
一端が前記第３のデータ線に接続され、他端に第３の電源電位が供給されるＮＭＯＳである第１１のトランジスタと、
一端が前記第４のデータ線に接続され、他端に前記第３の電源電位が供給されるＮＭＯＳである第１２のトランジスタとをさらに備え、
前記第１１及び第１２のトランジスタは、電位レベルが前記第３の電源電位より高い第２の電位である信号により、互いに同一のオンオフ状態となるよう制御される
ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ライトドライバを有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、メモリセルへのライトデータの書き込みにライトドライバが用いられる。ライトドライバは、メインＩＯ線対の電位をライトデータに応じて制御するものであり、メインＩＯ線対の一方（メインＩＯ線ＭＩＯＴ）及び他方（メインＩＯ線ＭＩＯＢ）にそれぞれの出力端子が接続された２つのＣＭＯＳ(Complementary Metal-Oxide-Semiconductor field-effect transistor)を含んで構成される。以下、メインＩＯ線ＭＩＯＴに接続されたＣＭＯＳを「トゥルー側ＣＭＯＳ」と称し、メインＩＯ線ＭＩＯＢに接続されたＣＭＯＳを「バー側ＣＭＯＳ」と称する。
【０００３】
トゥルー側ＣＭＯＳ及びバー側ＣＭＯＳはともに、Ｐチャンネル型ＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field-Effect Transistor)（ＰＭＯＳ）とＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）とが、電源電位ＶＤＤが供給される電源配線と接地電位ＶＳＳが供給される電源配線との間に直列に接続された構成を有している。メインＩＯ線ＭＩＯＴをハイ、メインＩＯ線ＭＩＯＢをローとする場合には、トゥルー側ＣＭＯＳのＰＭＯＳ及びバー側ＣＭＯＳのＮＭＯＳがオン、他の２つのトランジスタがオフとされる。一方、メインＩＯ線ＭＩＯＴをロー、メインＩＯ線ＭＩＯＢをハイとする場合には、トゥルー側ＣＭＯＳのＮＭＯＳ及びバー側ＣＭＯＳのＰＭＯＳがオン、他の２つのトランジスタがオフとされる。こうすることでメインＩＯ線対間にＶＤＤ−ＶＳＳの電位差が生じ、この電位差が、センスアンプ及びビット線対を通じてメモリセルに書き込まれる。
【０００４】
特許文献１の図４には、上記のような構造のライトドライバを有する半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１３０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上記のようにトランジスタのオンオフを行う場合、オンオフの切り替えごとに、メインＩＯ線対に電流が流れることになる。電流が流れるということは、電力が消費されるということを意味する。近年の半導体装置においては低消費電力化の要請がますます厳しくなっており、このような電流（充放電電流）による電力消費をできるだけ抑えることが求められている。
【０００７】
ここで、ＤＲＡＭのライト動作に関して言えば、メインＩＯ線対間の電位差は必ずしもＶＤＤ−ＶＳＳである必要はなく、より小さな値であっても十分にライトデータの書き込みは可能である。上記のようなメインＩＯ線対の充放電電流はメインＩＯ線対間の電位差の変動が大きいほど大きくなることから、メインＩＯ線対間の電位差がＶＤＤ−ＶＳＳであることは、低消費電力化の観点からは無駄である。したがって、メインＩＯ線対間の電位差を小さくすることが求められている。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、第１及び第２のデータ線からなる第１のデータ線対と、一端が前記第１のデータ線に接続され、他端に第１の電源電位が供給され、オンであるときに前記第１の電源電位より低い第１の電位を前記第１のデータ線に供給するように構成される第１のトランジスタと、一端が前記第２のデータ線に接続され、他端に前記第１の電源電位が供給され、オンであるときに前記第１の電位を前記第２のデータ線に供給するように構成される第２のトランジスタと、一端が前記第１のデータ線に接続され、他端に前記第１の電位より低い第２の電源電位が供給され、オンであるときに前記第２の電源電位を前記第１のデータ線に供給するように構成される第３のトランジスタと、一端が前記第２のデータ線に接続され、他端に前記第２の電源電位が供給され、オンであるときに前記第２の電源電位を前記第２のデータ線に供給するように構成される第４のトランジスタと、前記第１のデータ線対に供給すべきデータに基づいて、前記第１乃至第４のトランジスタのオンオフ状態を制御する制御回路とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１のデータ線対間の電位差の最大値が、第１の電位（＜第１の電源電位）と第２の電源電位の差に等しくなる。したがって、第１のデータ線対間の電位差の最大値が第１の電源電位と第２の電源電位の差に等しい場合に比べ、半導体装置の低消費電力化が実現される。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい実施の形態による半導体装置１の全体構成を示すブロック図である。
【図２】本発明の好ましい第１の実施の形態による半導体装置１の構成の一部（バンクＢＡ０からローカルＩＯ線ＬＩＯ０に至る部分）を示すブロック図である。
【図３】図１に示す半導体装置１の構成の他の一部（メインＩＯ線ＭＩＯに関連する部分）を示すブロック図である。
【図４】図１に示す半導体装置１の信号波形図である。
【図５】本発明の好ましい第２の実施の形態による半導体装置１の構成の一部（メインＩＯ線ＭＩＯに関連する部分）を示すブロック図である。
【図６】図３に示す半導体装置１及び図５に示す半導体装置１の信号波形図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
本発明の第１の実施の形態による半導体装置１は、１つの半導体チップに集積されたＤＤＲ４タイプのＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクＢＡ０〜ＢＡｎに分割されたメモリセルアレイ３０を備えている。各バンクＢＡｋ（ｋは０〜ｎの整数）は個別にコマンドを実行可能な単位であり、基本的に並行して動作可能である。
【００１３】
図１には示していないが、各バンクＢＡｋには互いに交差する複数のワード線と複数のビット線が設けられており、それらの交点にメモリセルが配置されている。ワード線の選択はロウデコーダ３１ｋによって行われ、ビット線の選択はカラムデコーダ３３ｋによって行われる。ビット線は、センス回路３２ｋ内の対応するセンスアンプにそれぞれ接続されており、カラムデコーダ３３ｋにより選択されたビット線は、対応するセンスアンプを介してデータ制御回路３４に接続される。各ビット線とデータ制御回路３４の間はローカルＩＯ線及びメインＩＯ線によって接続されるが、この点についての詳細は後述する。データ制御回路３４は、ラッチ回路３５を介して入出力回路３６に接続される。入出力回路３６は、データ端子１６を介してデータＤＱの入出力を行う回路ブロックである。
【００１４】
半導体装置１は、データ端子１６の他に、外部端子としてクロック端子１０ａ，１０ｂ、クロックイネーブル端子１１、アドレス端子１２、コマンド端子１３、アラート端子１４、電源端子１５、データ端子１６、ストローブ端子１７、オンダイターミネーション（ＯＤＴ）端子１８、データマスク（ＤＭ）／データバスインバージョン（ＤＢＩ）端子１９を備えている。
【００１５】
ストローブ端子１７は、外部ストローブ信号ＤＱＳ，／ＤＱＳを入出力するための端子である。外部ストローブ信号ＤＱＳ，／ＤＱＳは、データ端子１６を介して入出力されるデータＤＱの入出力タイミングを規定するための信号であり、リードデータに対応するものとライトデータに対応するものとがある。前者は、入出力回路３６からストローブ端子１７を介して外部に出力される。後者は、外部からストローブ端子１７を介してラッチ回路３５に供給される。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部ストローブ信号ＤＱＳ，／ＤＱＳは互いに相補の信号である。
【００１６】
クロック端子１０ａ，１０ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子である。クロック信号ＣＫ，／ＣＫも、互いに相補の信号である。クロック端子１０ａ，１０ｂに供給された外部クロック信号ＣＫ，／ＣＫは、クロック生成回路２０及びＤＬＬ回路３７に供給される。クロック生成回路２０は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号を生成する回路である。生成された内部クロック信号は、コマンドデコーダ２１、コントロールロジック２２、カラムデコーダ３３１〜３３ｎ、データ制御回路３４、及びラッチ回路３５などに供給される。ＤＬＬ回路３７は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号を生成する回路である。出力クロック信号は、入出力回路３６により、リードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１７】
アドレス端子１２は、バンクアドレス信号ＢＡ及びアドレス信号Ａｄｄｒｅｓｓを含むアドレス信号ＡＤＤの各ビットが供給される複数の端子によって構成される。供給されたアドレス信号ＡＤＤは、ロウコントロール回路２５、カラムコントロール回路２６、モードレジスタ２４、コマンドデコーダ２１などに供給される。
【００１８】
通常、アドレス信号ＡＤＤはメモリセルを特定する信号となる。この場合、バンクアドレス信号ＢＡによって複数のバンクＢＡｋのうちの１つが特定され、アドレス信号Ａｄｄｒｅｓｓによって、バンクアドレス信号ＢＡにより特定されるバンクＢＡｋ内のメモリセルが特定される。アドレス信号Ａｄｄｒｅｓｓには、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスとが含まれ、ロウアドレスはロウコントロール回路２５に、カラムアドレスはカラムコントロール回路２６にそれぞれ供給される。
【００１９】
ロウコントロール回路２５は、バンクアドレス信号ＢＡに基づいてバンクＢＡｋを選択するとともに、ロウアドレスに基づいて、選択したバンクＢＡｋ内のロウデコーダ３１ｋを制御する機能を有している。ロウデコーダ３１ｋは、供給されたロウアドレスに基づき、上述したようにワード線の選択を行う。また、カラムコントロール回路２６は、カラムアドレスに基づいてカラムデコーダ３３ｋを制御する機能を有している。カラムデコーダ３３ｋは、供給されたカラムアドレスに基づき、上述したようにビット線の選択を行う。
【００２０】
一方、半導体装置１がモードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合のアドレス信号ＡＤＤはモードレジスタ２４に供給され、これによってモードレジスタ２４の内容が更新される。
【００２１】
コマンド端子１３は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、アクト信号／ＡＣＴ、パリティ信号ＰＲＴ、リセット信号ＲＥＳＥＴ＿Ｎ、及びバウンダリスキャン信号ＴＥＮなどの各種コマンド信号ＣＭＤがそれぞれ供給される複数の端子によって構成される。コマンド端子１３に供給されたコマンド信号ＣＭＤはコマンドデコーダ２１に入力され、コマンドデコーダ２１によって各種内部コマンドに変換される。コマンドデコーダ２１が生成した各種内部コマンド信号は、コントロールロジック２２に供給される。コントロールロジック２２は、供給された内部コマンド信号に基づいて、ロウコントロール回路２５、カラムコントロール回路２６などの動作を制御するよう構成される。
【００２２】
コマンドデコーダ２１には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック２２及び出力バッファ２３を介して、アラート端子１４からアラート信号ＡＬＥＲＴ＿Ｎを出力する。
【００２３】
電源端子１５は、それぞれ電源電位ＶＰＰ，ＶＤＤ及び接地電位ＶＳＳが供給される複数の端子によって構成される。電源電位ＶＰＰとして電源端子１５に供給される電位は、通常、電源電位ＶＤＤより高い電位レベルの電位である。電源端子１５に供給された各電位は、電圧生成回路３９に供給される。電圧生成回路３９は、電源電位ＶＤＤ，ＶＰＰに基づいて各種内部電位を生成する回路ブロックであり、後述するローカルＩＯ線対のプリチャージ電位であるビット線電位ＶＢＬＰ、センス回路３２ｋ内のセンスアンプにおいて用いられるアレイ電位ＶＡＲＹなどを生成する。ビット線電位ＶＢＬＰ及びアレイ電位ＶＡＲＹはいずれも電源電位ＶＤＤより低い電位レベルの電位であり、電圧生成回路３９は、電源電位ＶＤＤを降圧することによって、これらの電位を生成する。
【００２４】
ＯＤＴ端子１８は、終端信号ＯＤＴが供給される端子である。終端信号ＯＤＴは入出力回路３６に含まれる図示しない出力バッファを終端抵抗器として使用する場合に活性化される信号であり、ＯＤＴ端子１８から入出力回路３６に供給される。
【００２５】
ＤＭ／ＤＢＩ端子１９は、データマスク信号ＤＭ又はデータバスインバージョン信号ＤＢＩが供給される端子である。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、データバスインバージョン信号ＤＢＩは、ＤＤＲ４で追加されたＤＢＩ技術によりリードデータが反転された場合に活性化される信号である。データマスク信号ＤＭ及びデータバスインバージョン信号ＤＢＩともに、ＤＭ／ＤＢＩ端子１９から入出力回路３６に供給される。
【００２６】
以上、本実施の形態による半導体装置１の全体構造について説明した。次に、本発明の特徴部分に着目して、より詳細に説明を進める。なお、以下の説明では、図１に示したバンクＢＡ０に着目して説明するが、他のバンクＢＡ１〜ＢＡｎについても同様である。
【００２７】
図２に示すように、バンクＢＡ０の内部には、４つのビット線対ＢＬ０〜ＢＬ３が延設される。上述したように、バンクＢＡ０内には他にもワード線やメモリセルが設けられるが、図２ではこれらの図示を省略している。なお、ここではバンクＢＡ０内に延設されるビット線対の数を４つとしているが、１〜３又は５以上のビット線対を延設することとしても構わない。
【００２８】
各ビット線対ＢＬｍ（ｍは０〜３の整数）は、２本のビット線ＢＬｍＴ，ＢＬｍＢにより構成される。ビット線ＢＬｍＴ，ＢＬｍＢには相補のデータ（リードデータ又はライトデータ）が供給される。
【００２９】
図１に示したセンス回路３２ｋには、ビット線対ＢＬｍごとのセンスアンプ４０ｍが含まれる。また、図１に示したカラムデコーダ３３ｋにはビット線対ＢＬｍごとのカラムスイッチ４１ｍが含まれ、各ビット線対ＢＬｍは、対応するカラムスイッチ４１ｍを介して、ローカルＩＯ線対ＬＩＯ０（第２のデータ線対）に接続される。ローカルＩＯ線対ＬＩＯ０は、バンクＢＡ０に対して設けられる複数のローカルＩＯ線対のうちのひとつであり、ローカルＩＯ線ＬＩＯ０Ｂ（第３のデータ線）とローカルＩＯ線ＬＩＯ０Ｔ（第４のデータ線）とによって構成される。他のローカルＩＯ線対及びこれらに接続されるビット線対については図示を省略しているが、同様の構成を有している。
【００３０】
センスアンプ４０ｍは、リード時にはビット線対ＢＬｍ間の電位を増幅してローカルＩＯ線対ＬＩＯ０に出力する役割を果たす。具体的には、ビット線ＢＬｍＴ，ＢＬｍＢのうち、電位が相対的に低くなっている一方の電位を接地電位ＶＳＳの電位レベルに駆動し、他方の電位を上述したアレイ電位ＶＡＲＹの電位レベルに駆動することにより、リードデータの増幅を行う。一方、ライト時のセンスアンプ４０ｍは、ローカルＩＯ線対ＬＩＯ０間の電位を、ライトデータとして対応するメモリセルに書き込む役割を果たす。具体的な動作は、リード時と同様である。
【００３１】
カラムスイッチ４１ｍは、図２に示すように、ビット線ごとに設けられたトランジスタ（ＮＭＯＳ）によって構成される。カラムスイッチ４１ｍを構成する各トランジスタのゲート電極には、図１に示したカラムコントロール回路２６からカラムスイッチ選択信号ＹＳｍが供給される。カラムスイッチ４１ｍは、対応するカラムスイッチ選択信号ＹＳｍが活性化されると、対応するビット線対ＢＬｍをローカルＩＯ線対ＬＩＯ０に接続し、対応するカラムスイッチ選択信号ＹＳｍが非活性とされると、対応するビット線対ＢＬｍをローカルＩＯ線対ＬＩＯ０から切り離すよう構成される。これにより、リード又はライトの対象であるメモリセルに接続されたビット線対ＢＬｍのみが、ローカルＩＯ線対ＬＩＯ０に接続される。
【００３２】
ローカルＩＯ線対ＬＩＯ０には、図２に示すように、プリチャージ回路４２が設けられる。また、ローカルＩＯ線対ＬＩＯ０は、ローカルＩＯ線選択スイッチ４３を介して、メインＩＯ線対ＭＩＯ（第１のデータ線対）に接続される。なお、ここではメインＩＯ線対ＭＩＯに接続されるローカルＩＯ線対を１つだけ図示しているが、実際には複数のローカルＩＯ線対が１つのメインＩＯ線対ＭＩＯに接続される。メインＩＯ線対ＭＩＯは、メインＩＯ線ＭＩＯＢ（第１のデータ線）とメインＩＯ線ＭＩＯＴ（第２のデータ線）とによって構成される。プリチャージ回路４２及びローカルＩＯ線選択スイッチ４３は、ローカルＩＯ線対ごとに設けられる。
【００３３】
プリチャージ回路４２は、図２に示すように、それぞれの一端がローカルＩＯ線ＬＩＯ０Ｂ，ＬＩＯ０Ｔに接続されたトランジスタＴ１１（第１１のトランジスタ）及びトランジスタ（第１２のトランジスタ）によって構成される。トランジスタＴ１１，Ｔ１２それぞれの他端には、上述したビット線電位ＶＢＬＰ（第３の電源電位）が共通に供給される。トランジスタＴ１１，Ｔ１２はともにＮＭＯＳである。また、ローカルＩＯ線選択スイッチ４３は、一端がローカルＩＯ線ＬＩＯ０Ｂに接続され、他端がメインＩＯ線ＭＩＯＢに接続されたトランジスタＴ９と、一端がローカルＩＯ線ＬＩＯ０Ｔに接続され、他端がメインＩＯ線ＭＩＯＴに接続されたトランジスタＴ１０とによって構成される。トランジスタＴ９，Ｔ１０もＮＭＯＳである。
【００３４】
トランジスタＴ９，Ｔ１０の各ゲート電極には、図１に示したカラムコントロール回路２６から制御信号ＡＭＳＴ０が共通に供給される。また、トランジスタＴ１１，Ｔ１２の各ゲート電極には、制御信号ＡＭＳＴ０の反転信号が共通に供給される。したがって、トランジスタＴ９，Ｔ１０、トランジスタＴ１１，Ｔ１２はそれぞれ互いに同一のオンオフ状態を取り、かつ、トランジスタＴ９，Ｔ１０がオンのときにトランジスタＴ１１，Ｔ１２はオフ、トランジスタＴ９，Ｔ１０がオフのときにトランジスタＴ１１，Ｔ１２はオンとなる。
【００３５】
制御信号ＡＭＳＴ０は、リード又はライトの際、ローカルＩＯ線対ＬＩＯ０とメインＩＯ線対ＭＩＯとを接続する必要がある場合に、ハイレベルに活性化される信号である。カラムコントロール回路２６はビット線電位ＶＢＬＰより高い電位（第２の電位）を受けて動作するように構成されており、したがって、制御信号ＡＭＳＴ０の電位レベルは、ビット線電位ＶＢＬＰより高い電位となっている。以下では、制御信号ＡＭＳＴ０の電位レベルは電源電位ＶＤＤに等しい、として説明を続ける。
【００３６】
ここで、例えばトランジスタＴ１１に着目すると、トランジスタＴ１１からローカルＩＯ線ＬＩＯ０Ｂに供給できる電位には上限値がある。具体的には、ＶＢＬＰ及びＶＤＤ（第２の電位）−Ｖｔｈのうちの小さい方より大きい電位を、トランジスタＴ１１を通じてローカルＩＯ線ＬＩＯ０Ｂに供給することはできない。ただし、ＶｔｈはトランジスタＴ１１のしきい値電圧である。
【００３７】
上限値ＶＢＬＰは、トランジスタＴ１１のドレインに供給される電位がビット線電位ＶＢＬＰであるために生ずるものである。一方、上限値ＶＤＤ−Ｖｔｈは、トランジスタＴ１１がＮＭＯＳであるために生ずるものである。つまり、ＮＭＯＳはゲート−ソース間の電位差がＶｔｈ以上にならないとオンにならないが、トランジスタＴ１１の場合、ローカルＩＯ線ＬＩＯ０Ｂがソースとなるため、オンとなるためにはローカルＩＯ線ＬＩＯ０Ｂの電位と活性状態における制御信号ＡＭＳＴ０の電位レベルとの間の差がＶｔｈ以上になる必要がある。活性状態における制御信号ＡＭＳＴ０の電位レベルは上述したように電源電位ＶＤＤであるから、トランジスタＴ１１がオンとなるためには、ローカルＩＯ線ＬＩＯ０Ｂの電位が、ＶＤＤ−Ｖｔｈ以下でなければならないことになる。したがって、トランジスタＴ１１は、ＶＤＤ−Ｖｔｈより大きな電位をローカルＩＯ線ＬＩＯ０Ｂに供給することはできないことになる。
【００３８】
以上の事情は、トランジスタＴ１２についても同様である。このように、ＮＭＯＳであるトランジスタＴ１１，Ｔ１２が供給できる電位には、ドレインに供給される電位の大きさによる制限だけでなく、しきい値電圧Ｖｔｈの大きさによる制限がある。このようなしきい値電圧の大きさによる制限は、トランジスタＴ１１，Ｔ１２がＮＭＯＳであることによって生ずるもので、仮にトランジスタＴ１１，Ｔ１２がＰＭＯＳであるとすると生じない。したがって、一般的には、このようなプリチャージ用のトランジスタとしてはＰＭＯＳを用いることが多いが、ここでトランジスタＴ１１，Ｔ１２としてＮＭＯＳを用いているのは、ＶＢＬＰ＜ＶＤＤ−Ｖｔｈとなるように各電位を設定しているからである。ＶＢＬＰ＜ＶＤＤ−Ｖｔｈであればしきい値電圧の大きさによる制限は実際上問題とはならないので、トランジスタＴ１１，Ｔ１２として、小型化に適したＮＭＯＳを用いることができる。
【００３９】
次に、図３に示すように、メインＩＯ線対ＭＩＯは一端でローカルＩＯ線対ＬＩＯ０に接続され、他端でデータ制御回路３４に接続される。また、メインＩＯ線対ＭＩＯには、ローカルＩＯ線対ＬＩＯ０側から順に、ライト用プリチャージ回路５０、リード用プリチャージ回路５１、ライトドライバ５２、メインＩＯ線選択スイッチ５３、及び、リード用プリチャージ回路５４が設けられる。ライトドライバ５２は、図１に示したデータ制御回路３４の一部を構成する制御回路５５に接続されている。
【００４０】
初めに、図３に示した８種類の信号について説明する。まず、データ信号ＤＷＢＳＬＴは、半導体装置１の外部から図１に示したデータ端子１６に供給されるライトデータを示す信号であり、図１に示した入出力回路３６及びラッチ回路３５を経て制御回路５５に供給される。データ信号ＤＷＢＳＬＴの電位レベルは、ライトデータの電位レベルが電源電位ＶＤＤであり、かつ、入出力回路３６及びラッチ回路３５が電源電位ＶＤＤを受けて動作する回路であることから、電源電位ＶＤＤとなっている。外部からデータ端子１６へのライトデータの入力は、例えば８ビットずつのバースト入力によって行われる。
【００４１】
次に、データマスク信号ＤＷＤＭＬＢは、半導体装置１の外部から図１に示したＤＭ／ＤＢＩ端子１９に供給されるローアクティブな信号であり、図１に示した入出力回路３６及びラッチ回路３５を経て制御回路５５に供給される。データマスク信号ＤＷＤＭＬＢの電位レベルも、データ信号ＤＷＢＳＬＴと同様、電源電位ＶＤＤとなっている。データマスク信号ＤＷＤＭＬＢは、ライトデータとしてデータ端子１６にバースト入力される一連のデータビットのそれぞれに対応するビットを有しており、半導体装置１に入力されるけれどもメモリセルへの書き込みの対象とはならないデータビットに対応するビットが活性化され（ローとなり）、その他のビットが非活性となる（ハイとなる）ように制御される。
【００４２】
ライトイネーブル信号ＤＷＡＥＤ０Ｔは、図１に示したコントロールロジック２２から制御回路５５に供給されるハイアクティブな信号である。コントロールロジック２２は、コマンド端子１３に供給されるコマンド信号ＣＭＤによりライト動作の実行が指示される場合に、ライトイネーブル信号ＤＷＡＥＤ０Ｔを活性化するよう構成される。コントロールロジック２２が電源電位ＶＤＤを受けて動作する回路であることから、ライトイネーブル信号ＤＷＡＥＤ０Ｔの電位レベルも電源電位ＶＤＤとなっている。
【００４３】
プリチャージ信号ＤＭＩＯＰＲＥ０ＷＲＴは、図１に示したカラムコントロール回路２６からライト用プリチャージ回路５０に供給されるハイアクティブな信号である。プリチャージ信号ＤＭＩＯＰＲＥ０ＷＲＴは、ライト動作を行うにあたってメインＩＯ線対ＭＩＯのプリチャージを行う場合に活性化される。カラムコントロール回路２６が電源電位ＶＤＤを受けて動作する回路であることから、プリチャージ信号ＤＭＩＯＰＲＥ０ＷＲＴの電位レベルも電源電位ＶＤＤとなっている。
【００４４】
プリチャージ信号ＤＭＩＯＰＲＥ０ＲＤＢ及びイコライズ信号ＤＭＩＯＥＱ０Ｂはそれぞれ、図１に示したカラムコントロール回路２６からリード用プリチャージ回路５１に供給されるローアクティブな信号である。これらはともに、リード動作を行うにあたってメインＩＯ線対ＭＩＯのプリチャージを行う場合に活性化される。プリチャージ信号ＤＭＩＯＰＲＥ０ＲＤＢ及びイコライズ信号ＤＭＩＯＥＱ０Ｂそれぞれの電位レベルも、プリチャージ信号ＤＭＩＯＰＲＥ０ＷＲＴと同様、電源電位ＶＤＤである。
【００４５】
イコライズ信号ＤＲＡＥＱＢは、図１に示したカラムコントロール回路２６からリード用プリチャージ回路５４に供給されるローアクティブな信号である。イコライズ信号ＤＲＡＥＱＢも、リード動作を行うにあたってメインＩＯ線対ＭＩＯのプリチャージを行う場合に活性化される。イコライズ信号ＤＲＡＥＱＢの電位レベルも、電源電位ＶＤＤである。
【００４６】
メインＩＯ線選択信号ＤＲＡＴＧ０Ｂは、図１に示したカラムコントロール回路２６からメインＩＯ線選択スイッチ５３に供給されるローアクティブな信号である。メインＩＯ線選択信号ＤＲＡＴＧ０Ｂは、リード動作を行うにあたり、メインＩＯ線対ＭＩＯをデータ制御回路３４に接続する場合に活性化される。メインＩＯ線選択信号ＤＲＡＴＧ０Ｂの電位レベルも、電源電位ＶＤＤである。
【００４７】
以下、メインＩＯ線対ＭＩＯに関して設けられる各回路の構成、及び、上述した各信号を受けた各回路の動作について説明する。
【００４８】
まずライトドライバ５２は、一端がメインＩＯ線ＭＩＯＢに接続され、他端に電源電位ＶＤＤ（第１の電源電位）が供給されるトランジスタＴ１（第１のトランジスタ）と、一端がメインＩＯ線ＭＩＯＴに接続され、他端に電源電位ＶＤＤが供給されるトランジスタＴ２（第２のトランジスタ）と、一端がメインＩＯ線ＭＩＯＢに接続され、他端に接地電位ＶＳＳ（第２の電源電位）が供給されるトランジスタＴ３（第３のトランジスタ）と、一端がメインＩＯ線ＭＩＯＴに接続され、他端に接地電位ＶＳＳが供給されるトランジスタＴ４（第４のトランジスタ）とを含んで構成される。
【００４９】
トランジスタＴ１〜Ｔ４それぞれのオンオフ状態は、制御回路５５によって制御される。制御回路５５は、データＤＷＢＳＬＴに基づいてトランジスタＴ１〜Ｔ４それぞれのオンオフ状態を制御するよう構成される。
【００５０】
具体的に説明すると、制御回路５５は、データＤＷＢＳＬＴ、データマスク信号ＤＷＤＭＬＢ、及びライトイネーブル信号ＤＷＡＥＤ０Ｔの論理積信号をトランジスタＴ１，Ｔ２のゲート電極に供給するとともに、データＤＷＢＳＬＴの反転信号、データマスク信号ＤＷＤＭＬＢ、及びライトイネーブル信号ＤＷＡＥＤ０Ｔの論理積信号をトランジスタＴ３，Ｔ４のゲート電極に供給するよう構成される。なお、制御回路５５は電源電位ＶＤＤを受けて動作する回路であり、したがって、これらの論理積信号の電位レベルも電源電位ＶＤＤとなる。
【００５１】
これにより、データマスク信号ＤＷＤＭＬＢ及びライトイネーブル信号ＤＷＡＥＤ０Ｔがともに活性化されていることを条件として、データＤＷＢＳＬＴがハイ（第１の値）である場合にはトランジスタＴ２，Ｔ３がオン、トランジスタＴ１，Ｔ４がオフとなる。したがって、メインＩＯ線ＭＩＯＴがハイレベル、メインＩＯ線ＭＩＯＢがローレベルとなる。一方、データＤＷＢＳＬＴがロー（第２の値）である場合にはトランジスタＴ２，Ｔ３がオフ、トランジスタＴ１，Ｔ４がオンとなる。したがって、メインＩＯ線ＭＩＯＴがローレベル、メインＩＯ線ＭＩＯＢがハイレベルとなる。データマスク信号ＤＷＤＭＬＢ及びライトイネーブル信号ＤＷＡＥＤ０Ｔのいずれか少なくとも一方が非活性であるときには、トランジスタＴ１〜Ｔ４はいずれもオフとなり、ライトドライバ５２からメインＩＯ線対ＭＩＯへの電圧供給は停止される。
【００５２】
トランジスタＴ１〜Ｔ４として具体的には、ＮＭＯＳが使用される。その結果、ライトドライバ５２からメインＩＯ線対ＭＩＯに供給されるハイレベルの電位は電源電位ＶＤＤより低い電位（第１の電位）となり、ローレベルの電位は接地電位ＶＳＳとなる。
【００５３】
ハイレベルの電位が電源電位ＶＤＤより低い電位となるのは、上述したＮＭＯＳの性質によるものである。すなわち、上述したように、ＮＭＯＳがオンとなるためには、ゲート−ソース間の電位差がしきい値電圧Ｖｔｈ以上であることが必要である。また、トランジスタＴ１，Ｔ２のゲート電極に供給される信号の電位レベルは、上述したように電源電位ＶＤＤである。このことは、メインＩＯ線ＭＩＯＢ，ＭＩＯＴの電位をＶＤＤ−Ｖｔｈより大きい値とすることはできない、ということを意味する。したがって、ライトドライバ５２からメインＩＯ線対ＭＩＯに供給されるハイレベルの電位は、電源電位ＶＤＤに比べ、トランジスタＴ１，Ｔ２のしきい値電圧Ｖｔｈの分だけ低下した電位となる。
【００５４】
このように、ライトドライバ５２からメインＩＯ線対ＭＩＯに供給されるハイレベルの電位が電源電位ＶＤＤより低い電位ＶＤＤ−Ｖｔｈとなることにより、メインＩＯ線対ＭＩＯ間の電位差は最大でＶＤＤ−Ｖｔｈ−ＶＳＳとなる。これに対し、仮にトランジスタＴ１，Ｔ２をＰＭＯＳで構成したとすると、上記のようなメインＩＯ線ＭＩＯＢ，ＭＩＯＴの電位の上限値が生じないことから、メインＩＯ線対ＭＩＯ間の電位差は最大でＶＤＤ−ＶＳＳとなる。したがって、本実施の形態による半導体装置１によれば、トランジスタＴ１，Ｔ２をＰＭＯＳで構成する場合に比べてライトデータをメインＩＯ線対ＭＩＯに書き込む際の充放電電流が少なくて済むことになるので、半導体装置１の構成のうちメモリセルへのデータ書き込みに関連する部分の低消費電力化が実現されていると言える。
【００５５】
次に、ライト用プリチャージ回路５０は、一端がメインＩＯ線ＭＩＯＢに接続され、他端に電源電位ＶＤＤが供給されるトランジスタＴ５（第５のトランジスタ）と、一端がメインＩＯ線ＭＩＯＴに接続され、他端に電源電位ＶＤＤが供給されるトランジスタＴ６（第６のトランジスタ）とを含んで構成される。
【００５６】
トランジスタＴ５，Ｔ６それぞれのオンオフ状態は、プリチャージ信号ＤＭＩＯＰＲＥ０ＷＲＴによって制御される。プリチャージ信号ＤＭＩＯＰＲＥ０ＷＲＴはトランジスタＴ５，Ｔ６のゲート電極に共通に供給されており、したがって、トランジスタＴ５，Ｔ６は互いに同一のオンオフ状態となるよう制御される。
【００５７】
トランジスタＴ５，Ｔ６としても、ＮＭＯＳが使用される。その結果、ライトドライバ５２と同様、ライト用プリチャージ回路５０からメインＩＯ線対ＭＩＯに供給されるハイレベルの電位（プリチャージ電位）は、電源電位ＶＤＤより低い電位（第１の電位）、具体的にはＶＤＤ−Ｖｔｈとなる。したがって、プリチャージにかかるメインＩＯ線対ＭＩＯの充放電電流が少なくて済むので、本実施の形態による半導体装置１によれば、この点からも、半導体装置１の構成のうちメモリセルへのデータ書き込みに関連する部分の低消費電力化が実現される。
【００５８】
次に、リード用プリチャージ回路５１は、一端がメインＩＯ線ＭＩＯＢに接続され、他端に電源電位ＶＤＤが供給されるトランジスタＴ７（第７のトランジスタ）と、一端がメインＩＯ線ＭＩＯＴに接続され、他端に電源電位ＶＤＤが供給されるトランジスタＴ８（第８のトランジスタ）とを含んで構成される。
【００５９】
トランジスタＴ７，Ｔ８それぞれのオンオフ状態は、プリチャージ信号ＤＭＩＯＰＲＥ０ＲＤＢによって制御される。プリチャージ信号ＤＭＩＯＰＲＥ０ＲＤＢはトランジスタＴ７，Ｔ８のゲート電極に共通に供給されており、したがって、トランジスタＴ７，Ｔ８は互いに同一のオンオフ状態となるよう制御される。
【００６０】
トランジスタＴ７，Ｔ８として具体的には、ＰＭＯＳが使用される。ＰＭＯＳではＮＭＯＳのような電位レベルの上限値が生じないので、リード用プリチャージ回路５１からメインＩＯ線対ＭＩＯに供給されるハイレベルの電位は、ライト用プリチャージ回路５０とは異なって電源電位ＶＤＤとなる。このようにリードの場合とライトの場合とでメインＩＯ線対ＭＩＯのプリチャージ電位を変えているのは、リードの場合には、後段のデータ制御回路３４で確実にリードデータを読み取るために、メインＩＯ線対ＭＩＯ間の電位差を大きくする必要があるためである。
【００６１】
リード用プリチャージ回路５１は、他に、一端がメインＩＯ線ＭＩＯＢに、他端がメインＩＯ線ＭＩＯＴにそれぞれ接続されたトランジスタＴ１３を含んでいる。トランジスタＴ１３もＰＭＯＳであり、そのゲート電極にはイコライズ信号ＤＭＩＯＥＱ０Ｂが供給される。トランジスタＴ１３は、イコライズ信号ＤＭＩＯＥＱ０Ｂが活性化している場合に、メインＩＯ線ＭＩＯＢ，ＭＩＯＴの電位を同一にするイコライザとして機能する。
【００６２】
リード用プリチャージ回路５４は、リード用プリチャージ回路５１と同様の構成を有するが、それぞれトランジスタＴ７，Ｔ８，Ｔ１３に対応するトランジスタＴ１４，Ｔ１５，Ｔ１６のゲート電極に、イコライズ信号ＤＲＡＥＱＢが共通に供給される点で異なっている。リード用プリチャージ回路５４は、イコライズ信号ＤＲＡＥＱＢが活性化している場合に、メインＩＯ線ＭＩＯＢ，ＭＩＯＴの電位を電源電位ＶＤＤとする役割を果たす。
【００６３】
メインＩＯ線選択スイッチ５３は、メインＩＯ線ＭＩＯＢのうちライトドライバ５２とリード用プリチャージ回路５４の間の部分に挿入されたトランジスタＴ１７と、メインＩＯ線ＭＩＯＴのうちライトドライバ５２とリード用プリチャージ回路５４の間の部分に挿入されたトランジスタＴ１８とによって構成される。トランジスタＴ１７，Ｔ１８はともにＰＭＯＳであり、それぞれのゲート電極には、メインＩＯ線選択信号ＤＲＡＴＧ０Ｂが共通に供給される。これにより、メインＩＯ線選択スイッチ５３は、メインＩＯ線選択信号ＤＲＡＴＧ０Ｂが活性化している場合に導通状態となり、そうでない場合に非導通状態となる。したがって、メインＩＯ線選択信号ＤＲＡＴＧ０Ｂが活性化している場合にはメインＩＯ線対ＭＩＯとデータ制御回路３４とが互いに接続され、メインＩＯ線選択信号ＤＲＡＴＧ０Ｂが非活性となっている場合にはメインＩＯ線対ＭＩＯとデータ制御回路３４とが切り離される。
【００６４】
図４は、本実施の形態による半導体装置１において、リード動作、ライト動作、及びリード用プリチャージ動作を順次行った場合の、メインＩＯ線ＭＩＯＢ，ＭＩＯＴそれぞれの電位ＶＭＩＯＢ，ＶＭＩＯＴの変化の一例を示す図である。この例に示すライト動作では、６つの「１」を示すライトデータと、２つの「０」を示すライトデータとがバースト入力されている。
【００６５】
図４に示すように、リード動作の際の電位ＶＭＩＯＢ，ＶＭＩＯＴは電源電位ＶＤＤと接地電位ＶＳＳの間で変動し、その変動幅はＶＤＤ−ＶＳＳである。一方、ライト動作時の電位ＶＭＩＯＢ，ＶＭＩＯＴは電源電位ＶＤＤ−Ｖｔｈと接地電位ＶＳＳの間で変動し、その変動幅はＶＤＤ−Ｖｔｈ−ＶＳＳである。なお、Ｖｔｈは、図３に示したトランジスタＴ１，Ｔ２，Ｔ５，Ｔ６のしきい値電圧である。したがって、本実施の形態による半導体装置１では、ライト動作時のメインＩＯ線対ＭＩＯ間の電位差の最大値を、リード動作時のそれに比べてＶｔｈだけ小さくすることが実現されていると言うことができる。
【００６６】
また、図４に示すように、リード用プリチャージ動作の際の電位ＶＭＩＯＢ，ＶＭＩＯＴは電源電位ＶＤＤである。一方、図示していないが、ライト用プリチャージ動作の際の電位ＶＭＩＯＢ，ＶＭＩＯＴは電源電位ＶＤＤ−Ｖｔｈとなる。したがって、本実施の形態による半導体装置１では、ライト動作時のメインＩＯ線対ＭＩＯのプリチャージ電位を、リード動作時のそれに比べてＶｔｈだけ小さくすることが実現されていると言うことができる。
【００６７】
以上説明したように、本実施の形態による半導体装置１によれば、ライト動作時のメインＩＯ線対ＭＩＯ間の電位差の最大値が、電位差ＶＤＤ−Ｖｔｈ−ＶＳＳに等しくなる。したがって、ライト動作時のメインＩＯ線対ＭＩＯ間の電位差の最大値が電源電位ＶＤＤと接地電位ＶＳＳの差ＶＤＤ−ＶＳＳに等しい場合に比べると、ライトデータの切り替えに伴って流れるメインＩＯ線対ＭＩＯの充放電電流が少量で済むので、半導体装置１の低消費電力化が実現されていると言える。
【００６８】
表１に、ライト動作時のメインＩＯ線対ＭＩＯ間の電位差の最大値がＶＤＤ−Ｖｔｈ−ＶＳＳである場合（［Ａ］）と、ＶＤＤ−ＶＳＳである場合（［Ｂ］）とのそれぞれについて、メインＩＯ線対ＭＩＯの充放電電流を測定した結果を示す。なお、表１には、２．４Ｇｂｐｓ／ｆａｓｔ  ｍｏｄｅｌ／−５ＣのＤＲＡＭを用い、電源電圧ＶＤＤを１．３Ｖとする条件の下、８ビットのライトデータの連続書き込み（Ｘ８）と、１６ビットのライトデータの連続書き込み（Ｘ１６）とを、それぞれ所定回数ずつ繰り返した場合の充放電電流の積算値を示している。表１の結果から、本実施の形態による半導体装置１の構成を採用することで、メインＩＯ線対ＭＩＯの充放電電流が少量で済むことが理解される。
【００６９】
【表１】
2014229338.tif 000003
【００７０】
また、本実施の形態による半導体装置１によれば、ライト動作の際のプリチャージ電位がＶＤＤ−Ｖｔｈとなるので、電源電位ＶＤＤである場合に比べ、ライト動作の際のプリチャージの際に消費される電力も低減されている。一方で、リード動作の際のプリチャージ電位については従来同様電源電位ＶＤＤを維持しているので、リード動作を確実に行うことが可能となっている。
【００７１】
次に、本発明の第２の実施の形態による半導体装置１は、図５に示すように、ライト用プリチャージ回路５０、リード用プリチャージ回路５１、ライトドライバ５２、及び、リード用プリチャージ回路５４のそれぞれに供給していた電源電位ＶＤＤをアレイ電位ＶＡＲＹに変更した点で、第１の実施の形態による半導体装置１と相違する。その他の点では第１の実施の形態による半導体装置１と同様であるので、以下相違点に着目して説明する。
【００７２】
上述したように、アレイ電位ＶＡＲＹは電源電位ＶＤＤより低い電位レベルの電位である。これにより、本実施の形態による半導体装置１によれば、第１の実施の形態による半導体装置１に比べ、より一層の低消費電力化が実現される。以下、具体的な例を挙げて説明する。
【００７３】
図６は、第１の実施の形態（Ｅｍ．１）による半導体装置１と、第２の実施の形態（Ｅｍ．２）による半導体装置１とのそれぞれについて、メインＩＯ線ＭＩＯＢ，ＭＩＯＴそれぞれの電位ＶＭＩＯＢ，ＶＭＩＯＴの変化と、メインＩＯ線ＭＩＯＢ，ＭＩＯＴに流れ込む電流Ｉの変化とを測定した結果を示す図である。同図の測定も、２．４Ｇｂｐｓ／ｆａｓｔ  ｍｏｄｅｌ／−５ＣのＤＲＡＭを用い、電源電圧ＶＤＤを１．３Ｖとする条件の下で行ったものである。アレイ電圧ＶＡＲＹは、１．０Ｖである。
【００７４】
図６に示すように、本実施の形態による半導体装置１では、ライト動作時のメインＩＯ線対ＭＩＯ間の電位差の最大値が、第１の実施の形態による半導体装置１に比べて若干小さくなっている。また、ライト動作時のプリチャージ電位が１．０Ｖと、第１の実施の形態による半導体装置１の１．３Ｖに比べて０．３Ｖ低下している。これらの結果として本実施の形態による半導体装置１では、図６に示すように、第１の実施の形態による半導体装置１に比べて、電流Ｉが約５％削減されている。
【００７５】
このように、本実施の形態による半導体装置１によれば、ライト用プリチャージ回路５０及びライトドライバ５２にアレイ電位ＶＡＲＹを供給していることにより、第１の実施の形態による半導体装置１に比べてライト動作時のメインＩＯ線対ＭＩＯの充放電電流を低減することが可能になっている。同様に、リード用プリチャージ回路５１，５４にアレイ電位ＶＡＲＹを供給していることにより、ライト動作時だけでなくリード動作時についても、メインＩＯ線対ＭＩＯの充放電電流を低減することが可能になっている。したがって、より一層の低消費電力化を実現することが可能になる。
【００７６】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７７】
例えば、上記各実施の形態では、ＤＲＡＭのメインＩＯ線対ＭＩＯに本発明を適用した場合を例に取って説明したが、本発明は、ＤＲＡＭのメインＩＯ線対ＭＩＯに限らず、充放電電流を低減する必要のあるデータ線対に広く適用できる。
【００７８】
また、上記各実施の形態では、トランジスタＴ１，Ｔ２，Ｔ５，Ｔ６をＮＭＯＳとすることにより低消費電力化を実現したが、オンであるときにドレインに供給される電圧の電位レベルより低い電位を対応するデータ線に供給できればよく、必ずしもＮＭＯＳでなければならないわけではない。例えば、ＮＭＯＳの代わりに、Ｎチャンネル型ＭＩＳＦＥＴなどを用いることも可能である。
【符号の説明】
【００７９】
１                          半導体装置
１０ａ，１０ｂ              クロック端子
１１                        クロックイネーブル端子
１２                        アドレス端子
１３                        コマンド端子
１４                        アラート端子
１５                        電源端子
１６                        データ端子
１７                        ストローブ端子
１８                        ＯＤＴ端子
１９                        ＤＭ／ＤＢＩ端子
２０                        クロック生成回路
２１                        コマンドデコーダ
２２                        コントロールロジック
２３                        出力バッファ
２４                        モードレジスタ
２５                        ロウコントロール回路
２６                        カラムコントロール回路
３０                        メモリセルアレイ
３１０〜３１ｎ              ロウデコーダ
３２０〜３２ｎ              センス回路
３３０〜３３ｎ              カラムデコーダ
３４                        データ制御回路
３５                        ラッチ回路
３６                        入出力回路
３７                        ＤＬＬ回路
３９                        電圧生成回路
４０１〜４０４              センスアンプ
４１１〜４１４              カラムスイッチ
４２                        プリチャージ回路
４３                        ローカルＩＯ線選択スイッチ
５０                        ライト用プリチャージ回路
５１，５４                  リード用プリチャージ回路
５２                        ライトドライバ
５３                        メインＩＯ線選択スイッチ
５５                        制御回路
ＢＡ０〜ＢＡｎ              バンク
ＢＬ０〜ＢＬ３              ビット線対
ＢＬ０Ｔ〜ＢＬ３Ｔ，ＢＬ０Ｂ〜ＢＬ３Ｂ  ビット線
ＬＩＯ０                    ローカルＩＯ線対
ＬＩＯ０Ｂ，ＬＩＯ０Ｔ      ローカルＩＯ線
ＭＩＯ                      メインＩＯ線対
ＭＩＯＢ，ＭＩＯＴ          メインＩＯ線
Ｔ１〜Ｔ６，Ｔ９〜Ｔ１２    Ｎチャンネル型ＭＯＳＦＥＴ
Ｔ７，Ｔ８，Ｔ１３〜Ｔ１６  Ｐチャンネル型ＭＯＳＦＥＴ
【図１】
2014229338.tif 000004
【図２】
2014229338.tif 000005
【図３】
2014229338.tif 000006
【図４】
2014229338.tif 000007
【図５】
2014229338.tif 000008
【図６】
2014229338.tif 000009