(57)【要約】【課題】インダクタ特性を劣化させることなく回路規模を小さくすることが可能な半導体装置を提供すること。【解決手段】一実施の形態によれば、半導体装置１は、Ｍ６層に形成されたインダクタ配線ＬＷ１１，ＬＷ１３とＭ５層に形成されたインダクタ配線ＬＷ１２とが直列接続されたインダクタＬ１１と、Ｍ６層に形成されたインダクタ配線ＬＷ１４，ＬＷ１６とＭ５層に形成されたインダクタ配線ＬＷ１５とが直列接続されたインダクタＬ１２と、を対向配置したインダクタＬ１を備える。【選択図】図６
2014096426.tif 000002
【特許請求の範囲】
【請求項１】
以下のインダクタを含む、差動型低雑音増幅器を備えた高周波信号処理用の半導体装置：
（ａ）第１インダクタ素子；
ここで、前記第１インダクタ素子は少なくとも以下を有する：
（i）第１層に形成された第１インダクタ配線；
（ii）前記第１層と異なる第２層に形成され、前記第１インダクタ配線と第１ビアを介して直列接続された第２インダクタ配線；及び
（iii）前記第１層に形成され、前記第２インダクタ配線と第２ビアを介して直列接続された第３インダクタ配線，
（ｂ）前記第１インダクタ素子に対向配置され、当該第１インダクタ素子とセンタータップを介して直列接続された第２インダクタ素子，
ここで、前記第２インダクタ素子は少なくとも以下を有する：
（i）前記第１層に形成された第４インダクタ配線；
（ii）前記第２層に形成され、前記第４インダクタ配線と第３ビアを介して直列接続された第５インダクタ配線；及び
（iii）前記第１層に形成され、前記第５インダクタ配線と第４ビアを介して直列接続された第６インダクタ配線。
【請求項２】
前記第１層の膜厚が前記第２層の膜厚よりも厚く、
前記第１及び前記第３インダクタ配線のそれぞれの配線幅が前記第２インダクタ配線の配線幅よりも細く、
前記第４及び前記第６インダクタ配線のそれぞれの配線幅が前記第５インダクタ配線の配線幅よりも細い、請求項１に記載の半導体装置。
【請求項３】
前記第１乃至前記第３インダクタ配線は略同一の抵抗値を有し、前記第４乃至前記第６インダクタ配線は略同一の抵抗値を有する、請求項１に記載の半導体装置。
【請求項４】
前記第１乃至前記第３インダクタ配線は、何れも前記第１インダクタ素子の一端から他端までの配線経路の巻方向が同じになるようにスパイラル状又は円環状に配線され、
前記第４乃至前記第６インダクタ配線は、何れも前記第２インダクタ素子の一端から他端までの配線経路の巻方向が同じになるようにスパイラル状又は円環状に配線されている、請求項１に記載の半導体装置。
【請求項５】
前記第１層及び前記第２層は、積層された複数の配線層のうち最上位層及びその下位層である、請求項１に記載の半導体装置。
【請求項６】
前記第１及び前記第２インダクタ素子は、積層された前記第１層及び前記第２層の積層方向から見て左右対称となるように配置される、請求項１に記載の半導体装置。
【請求項７】
前記第１インダクタ素子は、
前記第１層及び前記第２層と異なる第３層に形成され、前記第３インダクタ配線と第５ビアを介して直列接続された第７インダクタ配線をさらに有し、
前記第２インダクタ素子は、
前記第３層に形成され、前記第６インダクタ配線と第６ビアを介して直列接続された第８インダクタ配線をさらに有する、請求項１に記載の半導体装置。
【請求項８】
前記第１層の膜厚が前記第２層及び前記第３層のそれぞれの膜厚よりも厚く、
前記第１及び前記第３インダクタ配線のそれぞれの配線幅が前記第２及び前記第７インダクタ配線のそれぞれの配線幅よりも細く、
前記第４及び前記第６インダクタ配線のそれぞれの配線幅が前記第５及び前記第８インダクタ配線のそれぞれの配線幅よりも細い、請求項７に記載の半導体装置。
【請求項９】
前記第１乃至前記第３及び前記第７インダクタ配線は略同一の抵抗値を有し、前記第４乃至前記第６及び前記第８インダクタ配線は略同一の抵抗値を有する、請求項７に記載の半導体装置。
【請求項１０】
前記第１乃至前記第３及び前記第７インダクタ配線は、何れも前記第１インダクタ素子の一端から他端までの配線経路の巻方向が同じになるようにスパイラル状又は円環状に配線され、
前記第４乃至前記第６及び前記第８インダクタ配線は、何れも前記第２インダクタ素子の一端から他端までの配線経路の巻方向が同じになるようにスパイラル状又は円環状に配線されている、請求項７に記載の半導体装置。
【請求項１１】
前記第１層乃至前記第３層は、積層された複数の配線層のうち最上位層及びその下位２層である、請求項７に記載の半導体装置。
【請求項１２】
前記第１及び前記第２インダクタ素子は、積層された前記第１層乃至前記第３層の積層方向から見て左右対称に配置される、請求項７に記載の半導体装置。
【請求項１３】
請求項１乃至１２の何れか一項に記載の半導体装置を備えた無線通信端末。
【請求項１４】
以下を少なくとも含むインダクタ：
（ａ）第１層に形成された第１インダクタ配線；
（ｂ）前記第１層と異なる第２層に形成され、前記第１インダクタ配線と第１ビアを介して直列接続された第２インダクタ配線；及び
（ｃ）前記第１層に形成され、前記第２インダクタ配線と第２ビアを介して直列接続された第３インダクタ配線。
【請求項１５】
前記第１層及び前記第２層と異なる第３層に形成され、前記第３インダクタ配線と第５ビアを介して直列接続された第７インダクタ配線をさらに有する、請求項１４に記載のインダクタ。
【請求項１６】
前記第１層の膜厚が前記第２層及び前記第３層のそれぞれの膜厚よりも厚く、
前記第１及び前記第３インダクタ配線のそれぞれの配線幅が前記第２及び前記第７インダクタ配線のそれぞれの配線幅よりも細い、請求項１５に記載のインダクタ。
【請求項１７】
前記第１乃至前記第３及び前記第７インダクタ配線は略同一の抵抗値を有する、請求項１５に記載のインダクタ。
【請求項１８】
前記第１乃至前記第３及び前記第７インダクタ配線は、何れも前記インダクタの一端から他端までの配線経路の巻方向が同じになるようにスパイラル状又は円環状に配線されている、請求項１５に記載のインダクタ。
【請求項１９】
前記第１層乃至前記第３層は、積層された複数の配線層のうち最上位層及びその下位２層である、請求項１５に記載のインダクタ。
【請求項２０】
以下を含む高周波信号処理用の半導体装置：
（ａ）半導体基板上に形成された、無線信号を増幅するための差動型低雑音増幅器；
ここで、前記差動型低雑音増幅器は入力差動対を構成する第１及び第２トランジスタを含む，
（ｂ）前記半導体基板上に形成され、前記第１トランジスタと電気的に接続された第１インダクタ素子； 
ここで、前記第１インダクタ素子は以下を含む：
（i）下位配線層に形成され、スパイラル形状を有する第１下位インダクタ配線；及び
（ii）前記下位配線層より上位の上位配線層に形成され、前記第１下位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第１上位インダクタ配線，
（ｃ）前記半導体基板上に形成され、前記第２トランジスタと電気的に接続された第２インダクタ素子，
ここで、前記第２インダクタ素子は以下を含む：
（i）前記下位配線層に形成され、スパイラル形状を有する第２下位インダクタ配線；及び
（ii）前記上位配線層に形成され、前記第２下位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第２上位インダクタ配線，
ここで、前記第１及び前記第２上位インダクタ配線は接続され、
前記第１及び前記第２下位インダクタ配線は線対称の平面構造を有し、
前記第１及び前記第２上位インダクタ配線は線対称の平面構造を有する。
【請求項２１】
以下を含む高周波信号処理用の半導体装置：
（ａ）半導体基板上に形成された、無線信号を増幅するための差動型低雑音増幅器；
ここで、前記差動型低雑音増幅器は入力差動対を構成する第１及び第２トランジスタを含む，
（ｂ）前記半導体基板上に形成され、前記第１トランジスタと電気的に接続された第１インダクタ素子； 
ここで、前記第１インダクタ素子は以下を含む：
（i）中位配線層に形成され、スパイラル形状を有する第１中位インダクタ配線；
（ii）前記中位配線層より下位の下位配線層に形成され、前記第１中位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第１下位インダクタ配線；
（iii）前記中位配線層に形成され、前記第１下位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第２中位インダクタ配線；及び
（iv）前記中位配線層より上位の上位配線層に形成され、前記第２中位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第１上位インダクタ配線，
（ｃ）前記半導体基板上に形成され、前記第２トランジスタと電気的に接続された第２インダクタ素子，
ここで、前記第２インダクタ素子は以下を含む：
（i）前記中位配線層に形成され、スパイラル形状を有する第３中位インダクタ配線；
（ii）前記下位配線層に形成され、前記第３中位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第２下位インダクタ配線；
（iii）前記中位配線層に形成され、前記第２下位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第４中位インダクタ配線；及び
（iv）前記上位配線層に形成され、前記第４中位インダクタ配線と電気的に直列接続された、スパイラル形状を有する第２上位インダクタ配線，
ここで、前記第１及び前記第２上位インダクタ配線は接続され、
前記第１及び前記第２下位インダクタ配線は線対称の平面構造を有し、
前記第１及び前記第３中位インダクタ配線は線対称の平面構造を有し、
前記第２及び前記第４中位インダクタ配線は線対称の平面構造を有し、
前記第１及び前記第２上位インダクタ配線は線対称の平面構造を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタ、半導体装置及びそれを備えた無線通信端末に関する。
【背景技術】
【０００２】
無線通信端末は、インダクタを構成要素とする低雑音増幅器（ＬＮＡ；Low Noise Amplifier）を備えている。例えば、特許文献１には、インダクタを含む装置が開示されている。
【０００３】
そのほか、特許文献２、特許文献３、特許文献４及び特許文献５には、インダクタの形状に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０３４４号公報
【特許文献２】特開２０１０−１６５８５９号公報
【特許文献３】特開２００８−２１１７６４号公報
【特許文献４】特開２０１０−２７８４００号公報
【特許文献５】特開２００６−９４１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願の発明者等は、無線通信端末等に用いられる半導体装置の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えば、無線通信端末に好適な半導体装置を提供する。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態に係る半導体装置は、第１層に形成された第１及び第３インダクタ配線と第２層に形成された第２インダクタ配線とが直列接続された第１インダクタ素子と、第１層に形成された第４及び第６インダクタ配線と第２層に形成された第５インダクタ配線とが直列接続された第２インダクタ素子と、を対向配置したインダクタを備える。
【発明の効果】
【０００７】
前記一実施の形態によれば、良質な半導体装置及びそれを備えた無線通信端末を提供することができる。
【図面の簡単な説明】
【０００８】
【図１Ａ】実施の形態１にかかる無線通信端末の一例を示す外観図である。
【図１Ｂ】実施の形態１にかかる無線通信端末の一例を示す外観図である。
【図２】実施の形態１にかかる無線通信端末の内部構成の一例を示すブロック図である。
【図３】実施の形態１にかかる半導体装置の構成例を示すブロック図である。
【図４】実施の形態１にかかる半導体装置に設けられた低雑音増幅器の構成例を示す図である。
【図５】実施の形態１にかかる低雑音増幅器に設けられたインダクタの配線構造を示す斜視図である。
【図６】実施の形態１にかかる低雑音増幅器に設けられたインダクタの各配線層における配線構造を示す斜視図である。
【図７】実施の形態１にかかる低雑音増幅器に設けられたインダクタの断面構造を示す模式図である。
【図８】実施の形態１にかかる低雑音増幅器に設けられたインダクタの等価回路を示す図である。
【図９】インダクタＬ１ａの各配線層における配線構造を示す斜視図である。
【図１０】インダクタＬ１ａの断面構造を示す模式図である。
【図１１】インダクタＬ１ａの等価回路を示す図である。
【図１２】インダクタＬ１ｂの各配線層における配線構造を示す斜視図である。
【図１３】インダクタＬ１ｂの断面構造を示す模式図である。
【図１４】インダクタＬ１ｂの等価回路を示す図である。
【図１５】インダクタＬ１ｃの各配線層における配線構造を示す斜視図である。
【図１６】インダクタＬ１ｃの断面構造を示す模式図である。
【図１７】インダクタＬ１ｃの等価回路を示す図である。
【図１８】インダクタＬ１１単体の配線構造を示す斜視図である。
【図１９】インダクタＬ１１単体の断面構造を示す模式図である。
【図２０】インダクタＬ１１単体の等価回路を示す図である。
【発明を実施するための形態】
【０００９】
＜実施の形態１＞
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１１】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１２】
まず、図１Ａ及び図１Ｂを参照して、本実施の形態にかかる半導体装置が適用される電子機器として好適な無線通信端末の概要について説明する。図１Ａ及び図１Ｂは、無線通信端末５００の構成例を示す外観図である。なお、図１Ａ及び図１Ｂでは、無線通信端末５００がスマートフォンである場合について示している。しかしながら、無線通信端末５００は、フィーチャーフォン(例えば、折り畳み式の携帯電話端末)、携帯ゲーム端末、タブレットＰＣ(Personal Computer)、ノートＰＣ等のその他の無線通信端末であってもよい。また、当然のことながら、本実施の形態にかかる半導体装置は、無線通信端末以外に適用することも可能である。
【００１３】
図１Ａは、無線通信端末５００を形成する筐体５０１の一方の主面(前面)を示している。筐体５０１の前面には、ディスプレイデバイス５０２、タッチパネル５０３、幾つかの操作ボタン５０４、及び、カメラデバイス５０５が配置されている。一方、図１Ｂは、筐体５０１の他方の主面(背面)を示している。筐体５０１の背面には、カメラデバイス５０６が配置されている。
【００１４】
ディスプレイデバイス５０２は、ＬＣＤ(Liquid Crystal Display)やＯＬＥＤ(Organic Light-Emitting Diode)ディスプレイ等であり、その表示面が筐体５０１の前面に位置するように配置されている。タッチパネル５０３は、ディスプレイデバイス５０２の表示面を覆うように配置されるか、或いはディスプレイデバイス５０２の裏面側に配置され、ユーザーによる表示面への接触位置を検知する。つまり、ユーザーは、指や専用のペン(一般に、スタイラスと呼称される)等でディスプレイデバイス５０２の表示面に触れることで、無線通信端末５００を直感的に操作することができる。また、操作ボタン５０４は、無線通信端末５００に対する補助的な操作に用いられる。なお、無線通信端末によっては、このような操作ボタンが設けられないこともある。
【００１５】
カメラデバイス５０６は、そのレンズユニットが筐体５０１の背面に位置するように配置されたメインカメラである。一方、カメラデバイス５０５は、そのレンズユニットが筐体５０１の前面に位置するように配置されたサブカメラである。なお、無線通信端末によっては、このようなサブカメラが設けられないこともある。
【００１６】
続いて、図２を参照して、本実施の形態にかかる無線通信端末５００の内部構成を説明する。図２は、本実施の形態にかかる無線通信端末５００の内部構成の一例を示すブロック図である。図２に示すように、無線通信端末５００は、アプリケーションプロセッサ６０１、ベースバンドプロセッサ６０２、ＲＦ（Radio Frequency）サブシステム（ＲＦＩＣ：Radio Frequency Integrated Circuit）６０３、メモリ６０４、バッテリ６０５、パワーマネジメントＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）６０６、表示部６０７、カメラ部６０８、操作入力部６０９、オーディオＩＣ６１０、マイク６１１、及び、スピーカ６１２を含む。
【００１７】
アプリケーションプロセッサ６０１は、メモリ６０４に格納されたプログラムを読み出して、無線通信端末５００の各種機能を実現するための処理を行う。例えば、アプリケーションプロセッサ６０１は、メモリ６０４からＯＳ（Operating System）プログラムを実行すると共に、このＯＳプログラムを動作基板とするアプリケーションプログラムを実行する。
【００１８】
ベースバンドプロセッサ６０２は、無線通信端末５００が送受信するデータに対して符号化（例えば、畳み込み符号やターボ符号等の誤り訂正符号化）処理又は復号化処理等を含むベースバンド処理を行う。より具体的には、ベースバンドプロセッサ６０２は、送信データをアプリケーションプロセッサ６０１から受け取り、受け取った送信データに対して符号化処理を施して、ＲＦサブシステム６０３に送信する。また、ベースバンドプロセッサ６０２は、ＲＦサブシステム６０３から受信データを受け取り、受け取った受信データに対して復号化処理を施してアプリケーションプロセッサ６０１に送信する。
【００１９】
ＲＦサブシステム６０３は、無線通信端末５００が送受信するデータに対する変調処理又は復調処理を行う。より具体的には、ＲＦサブシステム６０３は、ベースバンドプロセッサ６０２から受け取った送信データを搬送波により変調処理して送信信号を生成し、アンテナを介して送信信号を出力する。また、ＲＦサブシステム６０３は、アンテナを介して受信信号を受信し、受信信号を搬送波により復調処理して受信データを生成し、当該受信データをベースバンドプロセッサ６０２に送信する。
【００２０】
メモリ６０４は、アプリケーションプロセッサ６０１により利用されるプログラム及びデータを格納する。また、メモリ６０４は、電源が遮断されても記憶したデータを保持する不揮発性メモリと、電源が遮断された場合に記憶したデータがクリアされる揮発性メモリを含む。
【００２１】
バッテリ６０５は、電池であり、無線通信端末５００が外部電源によらずに動作する場合に利用される。なお、無線通信端末５００は、外部電源が接続されている場合においてもバッテリ６０５の電源を利用してもよい。また、バッテリ６０５としては、二次電池を利用することが好ましい。
【００２２】
パワーマネジメントＩＣ６０６は、バッテリ６０５又は外部電源から内部電源を生成する。この内部電源は、無線通信端末５００の各ブロックに与えられる。このとき、パワーマネジメントＩＣ６０６は、内部電源の供給を受けるブロック毎に内部電源の電圧を制御する。パワーマネジメントＩＣ６０６は、アプリケーションプロセッサ６０１からの指示に基づき内部電源の電圧制御を行う。さらに、パワーマネジメントＩＣ６０６は、ブロック毎に内部電源の供給と遮断とを制御することもできる。また、パワーマネジメントＩＣ６０６は、外部電源の供給がある場合、バッテリ６０５への充電制御も行う。
【００２３】
表示部６０７は、例えば、液晶表示装置であって、アプリケーションプロセッサ６０１における処理に従い様々な画像を表示する。表示部６０７において表示される画像には、ユーザーが無線通信端末５００に動作指示を与えるユーザーインタフェース画像、カメラ画像、動画等が表される。
【００２４】
カメラ部６０８は、アプリケーションプロセッサからの指示に従い、画像を取得する。操作入力部６０９は、ユーザーが操作して無線通信端末５００に操作指示を与えるユーザーインタフェースである。オーディオＩＣ６１０は、アプリケーションプロセッサ６０１から送信される音声データをデコードしてスピーカ６１２を駆動すると共に、マイク６１１から得た音声情報をエンコードして音声データを生成し、当該音声データをアプリケーションプロセッサ６０１に出力する。
【００２５】
＜実施の形態１にかかる半導体装置１の構成例＞
図３は、実施の形態１にかかる高周波信号処理用の半導体装置１の構成例を示す図である。図３に示す半導体装置１は、例えば、図２に示す無線通信端末５００内のＲＦサブシステム６０３に適用される。
【００２６】
本実施の形態にかかる半導体装置１は、ある一つの配線層に形成された複数のインダクタ配線（ＬＷ１１，ＬＷ１３）と他の配線層に形成されたインダクタ配線（ＬＷ１２，ＬＷ１７）とが直列接続された第１インダクタ素子（Ｌ１１）、及び、ある一つの配線層に形成された複数のインダクタ配線（ＬＷ１４，ＬＷ１６）と他の配線層に形成されたインダクタ配線（ＬＷ１５，ＬＷ１８）とが直列接続された第２インダクタ素子（Ｌ１２）を、対向配置したインダクタ（Ｌ１）を備える。それにより、本実施の形態にかかる半導体装置１は、インダクタ特性（Ｌ値、Ｑ値）を劣化させることなく、チップに占めるインダクタの面積を小さくすることができる。つまり、本実施の形態にかかる半導体装置１は、インダクタ特性を劣化させることなく、回路規模を小さくすることができる。以下、具体的に説明する。
【００２７】
図３に示す半導体装置１は、複数の外部入力端子Ｔ１、複数の外部入力端子Ｔ１のそれぞれに供給される複数の入力信号をそれぞれ低雑音で増幅する複数の差動型の低雑音増幅器（ＬＮＡ）１０、複数の低雑音増幅器１０の一部の出力に基づいて動作する内部回路１１、及び、複数の低雑音増幅器１０の一部の出力に基づいて動作する内部回路１２、を備える。即ち、図３に示す半導体装置１は、マルチバンドの低雑音増幅器を備えたＲＦＩＣ製品の例である。
【００２８】
（低雑音増幅器１０の具体的構成例）
図４は、低雑音増幅器１０の具体的な構成の一例を示す図である。図４に示す低雑音増幅器１０は、インダクタＬ１，Ｌ２及びＮチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、単にトランジスタと称す）ＭＮ１〜ＭＮ５を有する。本例では、トランジスタＭＮ１〜ＭＮ５がＭＯＳＦＥＴである場合を例に説明するが、バイポーラトランジスタ等の他のトランジスタであってもよい。なお、インダクタＬ１は、インダクタ（第１インダクタ素子）Ｌ１１及びインダクタ（第２インダクタ素子）Ｌ１２によって構成される。インダクタＬ２は、インダクタ（第１インダクタ素子）Ｌ２１及びインダクタ（第２インダクタ素子）Ｌ２２によって構成される。
【００２９】
入力差動対の一方であるトランジスタ（第１トランジスタ）ＭＮ１では、ソースがインダクタＬ２の一端（インダクタＬ２１の一端）に接続され、ドレインがノードＮ１に接続され、ゲートに差動入力信号の一方の入力信号Ｖｉｎ＋が供給される。入力差動対の他方であるトランジスタ（第２トランジスタ）ＭＮ２では、ソースがインダクタＬ２の他端（インダクタＬ２２の一端）に接続され、ドレインがノードＮ２に接続され、ゲートに差動入力信号の他方の入力信号Ｖｉｎ−が供給される。
【００３０】
インダクタＬ１では、一端（インダクタＬ１１の一端）がノードＮ１に接続され、他端（インダクタＬ１２の一端）がノードＮ２に接続され、センタータップ（インダクタＬ１１，Ｌ１２のそれぞれの他端）Ｎ３が電源電圧端子ＶＤＤに接続される。インダクタＬ２では、一端（インダクタＬ２１の一端）がトランジスタＭＮ１のソースに接続され、他端（インダクタＬ２２の一端）がトランジスタＭＮ２のソースに接続され、センタータップ（インダクタＬ２１，Ｌ２２のそれぞれの他端）がトランジスタＭＮ５を介して接地電圧端子ＶＳＳに接続される。
【００３１】
トランジスタＭＮ３では、ソースが接地電圧端子ＶＳＳに接続され、ドレインがノードＮ１に接続され、ゲートがノードＮ２に接続される。トランジスタＭＮ４では、ソースが接地電圧端子ＶＳＳに接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続される。そして、低雑音増幅器１０は、ノードＮ１，Ｎ２の電位を差動出力信号Ｖｏｕｔ＋，Ｖｏｕｔ−として出力する。
【００３２】
（インダクタＬ１の詳細）
続いて、図５〜図８を用いて、インダクタＬ１，Ｌ２の詳細について説明する。なお、インダクタＬ１，Ｌ２の配線構造は同じであるため、以下では、代表してインダクタＬ１について説明する。
【００３３】
図５はインダクタＬ１の配線構造を示す斜視図である。図６はインダクタＬ１の各配線層における配線構造を示す斜視図である。図７はインダクタＬ１の断面構造を示す模式図である。図８はインダクタＬ１の等価回路を示す図である。本実施例においては、配線層数が７層の場合を例にとっており、最下位層の配線層から最上位層の配線層までをそれぞれＭ１層〜Ｍ７層と称している。Ｍ１層からＭ６層は一例として銅（Ｃｕ）を主成分とし、Ｍ７層は一例としてアルミニウム（Ａｌ）を主成分としている。Ｍ７層は外部接続用パッドの形成にも用いられる。なお、図５〜図８の例では、積層された複数の配線層のうち上位３層のＭ７層、Ｍ６層及びＭ５層のみを示している。
【００３４】
図５等に示すように、インダクタＬ１は、多層構造のインダクタであって、上位３層（Ｍ７層、Ｍ６層及びＭ５層）に形成された複数のインダクタ配線をビアを介して直列接続することにより構成されている。
【００３５】
インダクタＬ１を構成するインダクタＬ１１，Ｌ１２は、対向配置されている。より具体的には、インダクタＬ１を構成するインダクタＬ１１，Ｌ１２は、積層された複数の配線層の積層方向（上下方向）から見て左右対称（直線Ａ−Ａ'を対称軸にして線対称）に配置されている。それにより、低雑音増幅器１０は差動特性を向上させることができる。なお、インダクタＬ１１，Ｌ１２は、完全に左右対称である必要はなく製造過程で生じる誤差等は許容される。
【００３６】
インダクタＬ１にはインダクタンス成分を２等分する位置にセンタータップＮ３が設けられている。換言すると、インダクタＬ１を構成するインダクタＬ１１，Ｌ１２はセンタータップＮ３を介して直列接続されている。なお、上述の直線Ａ−Ａ'は、センタータップＮ３を通る直線である。
【００３７】
（インダクタＬ１の各配線層における配線構造）
次に、図６を用いて、インダクタＬ１の各配線層における配線構造を詳細に説明する。
【００３８】
まず、インダクタＬ１を構成するインダクタＬ１１，Ｌ１２のうちインダクタＬ１１の配線構造を説明する。インダクタＬ１１は、インダクタ配線ＬＷ１１〜ＬＷ１３，ＬＷ１７を直列接続することにより構成されている。以下、詳細に説明する。
【００３９】
最上位層であるＭ７層（第３層）では、インダクタ配線ＬＷ１７がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の左側領域において、インダクタ配線ＬＷ１７が内側から外側に向けて右巻き（時計回り）で２巻スパイラル状に形成されている。
【００４０】
Ｍ７層の下位層であるＭ６層（第１層）では、インダクタ配線ＬＷ１１，ＬＷ１３がそれぞれ独立してスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の左側領域において、インダクタ配線ＬＷ１１が外側から内側に向けて右巻きで２巻スパイラル状に形成され、インダクタ配線ＬＷ１３がインダクタ配線ＬＷ１１に囲まれた領域内に外側から内側に向けて右巻きで２巻スパイラル状に形成されている。
【００４１】
Ｍ６層の下位層であるＭ５層（第２層）では、インダクタ配線ＬＷ１２がスパイラル状に形成されている。より具体的には、Ｍ５層では、紙面の左側領域において、インダクタ配線ＬＷ１２が外側から内側に向けて右巻きで２巻スパイラル状に形成されている。
【００４２】
Ｍ６層に形成されたインダクタ配線ＬＷ１１では、外側に位置する一端（インダクタＬ１１の一端）がノードＮ１に接続され、内側に位置する他端がビアＶ１１に接続されている。Ｍ５層に形成されたインダクタ配線ＬＷ１２では、外側に位置する一端がビアＶ１１に接続され、内側に位置する他端がビアＶ１２に接続されている。Ｍ６層に形成されたインダクタ配線ＬＷ１３では、外側に位置する一端がビアＶ１２に接続され、内側に位置する他端がビアＶ１５に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ１７では、内側に位置する一端がビアＶ１５に接続され、外側に位置する他端（インダクタＬ１１の他端）がセンタータップＮ３に接続されている。
【００４３】
このようにして、インダクタＬ１１は、複数の配線層にそれぞれ形成されたインダクタ配線ＬＷ１１〜ＬＷ１３，ＬＷ１７をビアを介して直列接続することにより構成される。
【００４４】
上記のようにインダクタＬ１１を多層構造とすることで配線層間の相互インダクタンスが働くため、Ｑ値の劣化（即ちインダクタ特性の劣化）は抑制される。
【００４５】
また、上記のように、インダクタ配線ＬＷ１１〜ＬＷ１３，ＬＷ１７は、何れもインダクタＬ１１の一端（ノードＮ１側）から他端（センタータップＮ３）までの配線経路の巻方向が同じ（本例では右巻き）になるようにスパイラル状に配線されている。また、上記のように、インダクタ配線ＬＷ１１〜ＬＷ１３，ＬＷ１７は、それぞれ同じ巻き数（本例では２巻）でスパイラル状に形成されている。それらにより、配線層間の相互インダクタンスがさらに効率よく働くため、インダクタ特性の劣化はさらに抑制される。
【００４６】
なお、インダクタ配線ＬＷ１１〜ＬＷ１３，ＬＷ１７のそれぞれの抵抗値の差はできるだけ小さいことが好ましい。それにより、インダクタＬ１１の一端から他端までの配線経路の抵抗値のばらつきが抑制されるため、インダクタ特性のばらつきは抑制される。
【００４７】
ここで、本実施の形態では、図７にも示されるように、Ｍ６層の膜厚がＭ７層及びＭ５層のそれぞれの膜厚よりも厚い。そこで、本実施の形態では、Ｍ６層に形成されたインダクタ配線ＬＷ１１，ＬＷ１３のそれぞれの配線幅を、他の層に形成されたインダクタ配線ＬＷ１２，ＬＷ１７のそれぞれの配線幅よりも細くしている。それにより、インダクタ配線ＬＷ１１〜ＬＷ１３，ＬＷ１７の抵抗値の差を小さくすることができる。一例として、Ｍ５層〜Ｍ７層の膜厚はそれぞれ１μｍ、３μｍ、１．５μｍ程度であり、Ｍ５層〜Ｍ７層の膜厚はそれぞれ６μｍ、２μｍ、６μｍ程度である。なお、本実施の形態では、インダクタ配線ＬＷ１１〜ＬＷ１３，ＬＷ１７のそれぞれの抵抗値が略同一である場合を例に説明する。
【００４８】
なお、複数のインダクタ配線（ＬＷ１１，ＬＷ１３）が形成される配線層を他の配線層よりも意図的に厚くすることにより、当該複数のインダクタ配線の配線幅を細くすることができるため、チップに占めるインダクタの面積をさらに小さくすることができる。
【００４９】
続いて、インダクタＬ１を構成するインダクタＬ１１，Ｌ１２のうちインダクタＬ１２の配線構造を説明する。インダクタＬ１２は、インダクタ配線ＬＷ１４〜ＬＷ１６，ＬＷ１８を直列接続することにより構成されている。以下、詳細に説明する。
【００５０】
最上位層であるＭ７層（第３層）では、インダクタ配線ＬＷ１８がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の右側領域において、インダクタ配線ＬＷ１８が内側から外側に向けて左巻き（反時計回り）で２巻スパイラル状に形成されている。
【００５１】
Ｍ７層の下位層であるＭ６層（第１層）では、インダクタ配線ＬＷ１４，ＬＷ１６がそれぞれ独立してスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の右側領域において、インダクタ配線ＬＷ１４が外側から内側に向けて左巻きで２巻スパイラル状に形成され、インダクタ配線ＬＷ１６がインダクタ配線ＬＷ１４に囲まれた領域内に外側から内側に向けて左巻きで２巻スパイラル状に形成されている。
【００５２】
Ｍ６層の下位層であるＭ５層（第２層）では、インダクタ配線ＬＷ１５がスパイラル状に形成されている。より具体的には、Ｍ５層では、紙面の右側領域において、インダクタ配線ＬＷ１５が外側から内側に向けて左巻きで２巻スパイラル状に形成されている。
【００５３】
Ｍ６層に形成されたインダクタ配線ＬＷ１４では、外側に位置する一端（インダクタＬ１２の一端）がノードＮ２に接続され、内側に位置する他端がビアＶ１３に接続されている。Ｍ５層に形成されたインダクタ配線ＬＷ１５では、外側に位置する一端がビアＶ１３に接続され、内側に位置する他端がビアＶ１４に接続されている。Ｍ６層に形成されたインダクタ配線ＬＷ１６では、外側に位置する一端がビアＶ１４に接続され、内側に位置する他端がビアＶ１６に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ１８では、内側に位置する一端がビアＶ１６に接続され、外側に位置する他端（インダクタＬ１２の他端）がセンタータップＮ３に接続されている。
【００５４】
このようにして、インダクタＬ１２は、複数の配線層にそれぞれ形成されたインダクタ配線ＬＷ１４〜ＬＷ１６，ＬＷ１８をビアを介して直列接続することにより構成される。
【００５５】
上記のようにインダクタＬ１２を多層構造とすることで配線層間の相互インダクタンスが働くため、Ｑ値の劣化（即ちインダクタ特性の劣化）は抑制される。
【００５６】
また、上記のように、インダクタ配線ＬＷ１４〜ＬＷ１６，ＬＷ１８は、何れもインダクタＬ１２の一端（ノードＮ２側）から他端（センタータップＮ３）までの配線経路の巻方向が同じ（本例では左巻き）になるようにスパイラル状に配線されている。また、上記のように、インダクタ配線ＬＷ１４〜ＬＷ１６，ＬＷ１８は、それぞれ同じ巻き数（本例では２巻）でスパイラル状に形成されている。それらにより、配線層間の相互インダクタンスがさらに効率よく働くため、インダクタ特性の劣化はさらに抑制される。
【００５７】
なお、インダクタ配線ＬＷ１４〜ＬＷ１６，ＬＷ１８のそれぞれの抵抗値の差はできるだけ小さいことが好ましい。それにより、インダクタＬ１２の一端から他端までの配線経路の抵抗値のばらつきが抑制されるため、インダクタ特性のばらつきは抑制される。
【００５８】
ここで、本実施の形態では、図７にも示されるように、Ｍ６層の膜厚がＭ７層及びＭ５層のそれぞれの膜厚よりも厚い。そこで、本実施の形態では、Ｍ６層に形成されたインダクタ配線ＬＷ１４，ＬＷ１６のそれぞれの配線幅を、他の層に形成されたインダクタ配線ＬＷ１５，ＬＷ１８のそれぞれの配線幅よりも細くしている。それにより、インダクタ配線ＬＷ１４〜ＬＷ１６，ＬＷ１８の抵抗値の差を小さくすることができる。本実施の形態では、インダクタ配線ＬＷ１４〜ＬＷ１６，ＬＷ１８のそれぞれの抵抗値が略同一である場合を例に説明する。つまり、本実施の形態では、インダクタ配線ＬＷ１１〜ＬＷ１８のそれぞれの抵抗値が略同一である場合を例に説明する。
【００５９】
なお、複数のインダクタ配線（ＬＷ１４，ＬＷ１６）が形成される配線層を他の配線層よりも意図的に厚くすることにより、当該複数のインダクタ配線の配線幅を細くすることができるため、チップに占めるインダクタの面積をさらに小さくすることができる。
【００６０】
以上のように、本実施の形態にかかる半導体装置１は、ある一つの配線層に形成された複数のインダクタ配線（ＬＷ１１，ＬＷ１３）と他の配線層に形成されたインダクタ配線（ＬＷ１２，ＬＷ１７）とが直列接続された第１インダクタ素子（Ｌ１１）、及び、ある一つの配線層に形成された複数のインダクタ配線（ＬＷ１４，ＬＷ１６）と他の配線層に形成されたインダクタ配線（ＬＷ１５，ＬＷ１８）とが直列接続された第２インダクタ素子（Ｌ１２）を、対向配置したインダクタ（Ｌ１）を備える。それにより、本実施の形態にかかる半導体装置１は、インダクタ特性（Ｌ値、Ｑ値）を劣化させることなく、チップに占めるインダクタの面積を小さくすることができる。つまり、本実施の形態にかかる半導体装置１は、インダクタ特性を劣化させることなく、回路規模を小さくすることができる。
【００６１】
さらに、本実施の形態にかかる半導体装置１は、一つの配線層に複数のインダクタ配線（例えば、インダクタＬ１１におけるインダクタ配線ＬＷ１１，ＬＷ１３）を形成することにより、少ない配線層数でインダクタ（例えば、インダクタＬ１１）を形成することができる。それにより、本実施の形態にかかる半導体装置１は、半導体基板に近く寄生容量が発生しやすい配線層にインダクタ配線を形成しなくて良くなるため、インダクタ特性の劣化をさらに抑制することができる。
【００６２】
さらに、本実施の形態にかかる半導体装置１は、複数のインダクタ配線（例えば、インダクタＬ１１におけるインダクタ配線ＬＷ１１，ＬＷ１３）が形成される配線層を他の配線層よりも意図的に厚くすることにより、当該複数のインダクタ配線の配線幅を細くすることができるため、チップに占めるインダクタの面積をさらに小さくすることができる。
【００６３】
以下、インダクタＬ１，Ｌ２のインダクタ特性（Ｌ値、Ｑ値）が低雑音増幅器１０に与える影響を簡単に説明する。低雑音増幅器１０に用いられるインダクタＬ１，Ｌ２のインダクタ特性は、所望の周波数において共振特性がピークとなるような特性が求められる。ここで、共振周波数ｆは、次の式（１）及び式（２）より、式（３）のように表される。
【００６４】
ω＝１／√（Ｌ・Ｃ）  ・・・（１）
ω＝２πｆ  ・・・（２）
ｆ＝１／｛２π√（Ｌ・Ｃ）｝  ・・・（３）
【００６５】
式（３）より、共振周波数ｆはＬ値の変化に応じて変化することがわかる。つまり、インダクタＬ１，Ｌ２のインダクタ特性が劣化してＬ値が変化すると、共振周波数ｆはピークから外れてしまう。ここで、本実施の形態にかかる半導体装置１は、インダクタ特性の劣化を抑制することができるため、このような問題を解決することができる。
【００６６】
また、インダクタのＱ値は一般的に高いほうが良いとされている。ここで、インダクタのＱ値は、以下の式（４）のように表される。
【００６７】
Ｑ＝（１／Ｒ）×√（Ｌ／Ｃ）  ・・・（４）
【００６８】
したがって、Ｑ値を大きくするためには、Ｌ値を大きく、Ｃ（寄生容量）及びＲ（抵抗値）を小さくすればよい。そこで、本実施の形態では、半導体基板から離れた上層配線層（Ｍ５層、Ｍ６層、Ｍ７層）にインダクタ配線を形成することにより、Ｃ（寄生容量）を小さくしている。それにより、インダクタＬ１，Ｌ２のＱ値の劣化は抑制される。なお、インダクタ配線の配線幅を広くして配線長を短くすれば、Ｒ（抵抗値）を小さくすることができる。それにより、インダクタＬ１，Ｌ２のＱ値の劣化はさらに抑制される。
【００６９】
上記実施の形態では、各配線層においてインダクタ配線がスパイラル状に形成された場合を例に説明したが、これに限られない。各配線層においてインダクタ配線は、円環状に形成されてもよい。
【００７０】
また、上記実施の形態では、３つの配線層にインダクタ配線を形成する場合を例に説明したが、これに限られない。２つ以上の配線層にインダクタ配線を形成する構成に適宜変更可能である。ただし、インダクタ配線に使用される配線層数を少なくするためには、少なくとも一つの配線層に複数のインダクタ配線が形成され、これら複数のインダクタ配線が他の配線層に形成されたインダクタ配線に直列接続されている必要がある。
【００７１】
以下、インダクタＬ１の変形例について簡単に説明する。
【００７２】
（インダクタＬ１の第１変形例）
以下、図９〜図１１を用いて、インダクタＬ１の第１変形例であるインダクタＬ１ａについて説明する。図９はインダクタＬ１ａの各配線層における配線構造を示す斜視図である。図１０はインダクタＬ１ａの断面構造を示す模式図である。図１１はインダクタＬ１ａの等価回路を示す図である。以下では、主として、上述したインダクタＬ１との相違点について説明する。
【００７３】
図９等に示すように、インダクタＬ１ａは、インダクタＬ１１ａ，Ｌ１２ａ（Ｌ１１，Ｌ１２に対応）によって構成された２層構造のインダクタである。インダクタＬ１１ａは、インダクタ配線ＬＷ２１〜ＬＷ２３を直列接続することにより構成され、インダクタＬ１２ａは、インダクタ配線ＬＷ２４〜ＬＷ２６を直列接続することにより構成されている。
【００７４】
まず、インダクタＬ１１ａの配線構造について説明する。
最上位層であるＭ７層（第２層）では、インダクタ配線ＬＷ２２がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の左側領域において、インダクタ配線ＬＷ２２が内側から外側に向けて右巻き（時計回り）で１．５巻程度スパイラル状に形成されている。Ｍ７層の下位層であるＭ６層（第１層）では、インダクタ配線ＬＷ２１，ＬＷ２３がそれぞれ独立してスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の左下側領域において、インダクタ配線ＬＷ２１が外側から内側に向けて右巻きで１．５巻程度スパイラル状に形成され、紙面の左上側領域において、インダクタ配線ＬＷ２３が内側から外側に向けて右巻きで１．５巻程度スパイラル状に形成されている。
【００７５】
Ｍ６層に形成されたインダクタ配線ＬＷ２１では、外側に位置する一端（インダクタＬ１１ａの一端）がノードＮ１に接続され、内側に位置する他端がビアＶ２１に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ２２では、内側に位置する一端がビアＶ２１に接続され、外側に位置する他端がビアＶ２２に接続されている。Ｍ６層に形成されたインダクタ配線ＬＷ２３では、内側に位置する一端がビアＶ２２に接続され、外側に位置する他端（インダクタＬ１１ａの他端）がセンタータップＮ３に接続されている。
【００７６】
このようにして、インダクタＬ１１ａは、積層された２つの配線層に形成されたインダクタ配線ＬＷ２１〜ＬＷ２３をビアを介して直列接続することにより構成される。
【００７７】
次に、インダクタＬ１２ａの配線構造について説明する。
最上位層であるＭ７層（第２層）では、インダクタ配線ＬＷ２５がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の右側領域において、インダクタ配線ＬＷ２５が内側から外側に向けて左巻き（反時計回り）で１．５巻程度スパイラル状に形成されている。Ｍ７層の下位層であるＭ６層（第１層）では、インダクタ配線ＬＷ２４，ＬＷ２６がそれぞれ独立してスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の右下側領域において、インダクタ配線ＬＷ２４が外側から内側に向けて左巻きで１．５巻程度スパイラル状に形成され、紙面の右上側領域において、インダクタ配線ＬＷ２６が内側から外側に向けて左巻きで１．５巻程度スパイラル状に形成されている。
【００７８】
Ｍ６層に形成されたインダクタ配線ＬＷ２４では、外側に位置する一端（インダクタＬ１２ａの一端）がノードＮ２に接続され、内側に位置する他端がビアＶ２３に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ２５では、内側に位置する一端がビアＶ２３に接続され、外側に位置する他端がビアＶ２４に接続されている。Ｍ６層に形成されたインダクタ配線ＬＷ２６では、内側に位置する一端がビアＶ２４に接続され、外側に位置する他端（インダクタＬ１２ａの他端）がセンタータップＮ３に接続されている。
【００７９】
このようにして、インダクタＬ１２ａは、積層された２つの配線層に形成されたインダクタ配線ＬＷ２４〜ＬＷ２６をビアを介して直列接続することにより構成される。
【００８０】
このような構成のインダクタＬ１ａが適用された半導体装置も、本実施の形態にかかる半導体装置１と同等の効果を奏することができる。
【００８１】
（インダクタＬ１の第２変形例）
以下、図１２〜図１４を用いて、インダクタＬ１の第２変形例であるインダクタＬ１ｂについて説明する。図１２はインダクタＬ１ｂの各配線層における配線構造を示す斜視図である。図１３はインダクタＬ１ｂの断面構造を示す模式図である。図１４はインダクタＬ１ｂの等価回路を示す図である。以下では、主として、上述したインダクタＬ１との相違点について説明する。
【００８２】
図１２等に示すように、インダクタＬ１ｂは、インダクタＬ１１ｂ，Ｌ１２ｂ（Ｌ１１，Ｌ１２に対応）によって構成された２層構造のインダクタである。インダクタＬ１１ｂは、インダクタ配線ＬＷ３１，ＬＷ３２を直列接続することにより構成され、インダクタＬ１２ｂは、インダクタ配線ＬＷ３３，ＬＷ３４を直列接続することにより構成されている。
【００８３】
まず、インダクタＬ１１ｂの配線構造について説明する。
最上位層であるＭ７層では、インダクタ配線ＬＷ３２がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の左側領域において、インダクタ配線ＬＷ３２が内側から外側に向けて右巻き（時計回り）で２巻程度スパイラル状に形成されている。Ｍ７層の下位層であるＭ６層では、インダクタ配線ＬＷ３１がスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の左側領域において、インダクタ配線ＬＷ３１が外側から内側に向けて右巻きで２巻程度スパイラル状に形成されている。
【００８４】
Ｍ６層に形成されたインダクタ配線ＬＷ３１では、外側に位置する一端（インダクタＬ１１ｂの一端）がノードＮ１に接続され、内側に位置する他端がビアＶ３１に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ３２では、内側に位置する一端がビアＶ３１に接続され、外側に位置する他端（インダクタＬ１１ｂの他端）がセンタータップＮ３に接続されている。
【００８５】
このようにして、インダクタＬ１１ｂは、積層された２つの配線層に形成されたインダクタ配線ＬＷ３１，ＬＷ３２をビアを介して直列接続することにより構成される。
【００８６】
次に、インダクタＬ１２ｂの配線構造について説明する。
最上位層であるＭ７層では、インダクタ配線ＬＷ３４がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の右側領域において、インダクタ配線ＬＷ３４が内側から外側に向けて左巻き（反時計回り）で２巻程度スパイラル状に形成されている。Ｍ７層の下位層であるＭ６層では、インダクタ配線ＬＷ３３がスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の右側領域において、インダクタ配線ＬＷ３３が外側から内側に向けて左巻きで２巻程度スパイラル状に形成されている。
【００８７】
Ｍ６層に形成されたインダクタ配線ＬＷ３３では、外側に位置する一端（インダクタＬ１２ｂの一端）がノードＮ２に接続され、内側に位置する他端がビアＶ３２に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ３４では、内側に位置する一端がビアＶ３２に接続され、外側に位置する他端（インダクタＬ１２ｂの他端）がセンタータップＮ３に接続されている。
【００８８】
このようにして、インダクタＬ１２ｂは、積層された２つの配線層に形成されたインダクタ配線ＬＷ３３，ＬＷ３４をビアを介して直列接続することにより構成される。
【００８９】
このような構成のインダクタＬ１ｂが適用された半導体装置は、多層構造かつ左右対称構造のインダクタＬ１ｂにより効率よく差動増幅動作を行うことができる。
【００９０】
（インダクタＬ１の第３変形例）
以下、図１５〜図１７を用いて、インダクタＬ１の第３変形例であるインダクタＬ１ｃについて説明する。図１５はインダクタＬ１ｃの各配線層における配線構造を示す斜視図である。図１６はインダクタＬ１ｃの断面構造を示す模式図である。図１７はインダクタＬ１ｃの等価回路を示す図である。以下では、主として、上述したインダクタＬ１との相違点について説明する。
【００９１】
図１５等に示すように、インダクタＬ１ｃは、インダクタＬ１１ｃ，Ｌ１２ｃ（Ｌ１１，Ｌ１２に対応）によって構成された３層構造のインダクタである。インダクタＬ１１ｃは、インダクタ配線ＬＷ４１〜ＬＷ４３を直列接続することにより構成され、インダクタＬ１２ｃは、インダクタ配線ＬＷ４４〜ＬＷ４６を直列接続することにより構成されている。
【００９２】
まず、インダクタＬ１１ｃの配線構造について説明する。
最上位層であるＭ７層では、インダクタ配線ＬＷ４３がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の左側領域において、インダクタ配線ＬＷ４３が内側から外側に向けて右巻き（時計回り）で２巻程度スパイラル状に形成されている。Ｍ７層の下位層であるＭ６層では、インダクタ配線ＬＷ４２がスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の左側領域において、インダクタ配線ＬＷ４２が外側から内側に向けて右巻きで２巻程度スパイラル状に形成されている。Ｍ６層の下位層であるＭ５層では、インダクタ配線ＬＷ４１がスパイラル状に形成されている。より具体的には、Ｍ５層では、紙面の左側領域において、インダクタ配線ＬＷ４１が外側から内側に向けて右巻きで２巻程度スパイラル状に形成されている。
【００９３】
Ｍ５層に形成されたインダクタ配線ＬＷ４１では、外側に位置する一端（インダクタＬ１１ｃの一端）がノードＮ１に接続され、内側に位置する他端がビアＶ４１に接続されている。Ｍ６層に形成されたインダクタ配線ＬＷ４２では、外側に位置する一端がビアＶ４１に接続され、内側に位置する他端がビアＶ４２に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ４３では、内側に位置する一端がビアＶ４２に接続され、外側に位置する他端（インダクタＬ１１ｃの他端）がセンタータップＮ３に接続されている。
【００９４】
このようにして、インダクタＬ１１ｃは、積層された３つの配線層に形成されたインダクタ配線ＬＷ４１〜ＬＷ４３をビアを介して直列接続することにより構成される。
【００９５】
次に、インダクタＬ１２ｃの配線構造について説明する。
最上位層であるＭ７層では、インダクタ配線ＬＷ４６がスパイラル状に形成されている。より具体的には、最上位層であるＭ７層では、紙面の右側領域において、インダクタ配線ＬＷ４６が内側から外側に向けて左巻き（反時計回り）で２巻程度スパイラル状に形成されている。Ｍ７層の下位層であるＭ６層では、インダクタ配線ＬＷ４５がスパイラル状に形成されている。より具体的には、Ｍ６層では、紙面の右側領域において、インダクタ配線ＬＷ４５が外側から内側に向けて左巻きで２巻程度スパイラル状に形成されている。Ｍ６層の下位層であるＭ５層では、インダクタ配線ＬＷ４４がスパイラル状に形成されている。より具体的には、Ｍ５層では、紙面の右側領域において、インダクタ配線ＬＷ４４が外側から内側に向けて左巻きで２巻程度スパイラル状に形成されている。
【００９６】
Ｍ５層に形成されたインダクタ配線ＬＷ４４では、外側に位置する一端（インダクタＬ１２ｃの一端）がノードＮ２に接続され、内側に位置する他端がビアＶ４３に接続されている。Ｍ６層に形成されたインダクタ配線ＬＷ４５では、外側に位置する一端がビアＶ４３に接続され、内側に位置する他端がビアＶ４４に接続されている。Ｍ７層に形成されたインダクタ配線ＬＷ４６では、内側に位置する一端がビアＶ４４に接続され、外側に位置する他端（インダクタＬ１２ｃの他端）がセンタータップＮ３に接続されている。
【００９７】
このようにして、インダクタＬ１２ｃは、積層された３つの配線層に形成されたインダクタ配線ＬＷ４４〜ＬＷ４６をビアを介して直列接続することにより構成される。
【００９８】
このような構成のインダクタＬ１ｃが適用された半導体装置は、多層構造かつ左右対称構造のインダクタＬ１ｃにより効率よく差動増幅動作を行うことができる。
【００９９】
その他、上記実施の形態では、インダクタＬ１１，Ｌ１２を対向配置して構成されたインダクタＬ１が差動型の低雑音増幅器（ＬＮＡ）１０に用いられた場合を例に説明したが、これに限られない。インダクタＬ１１単体が低雑音増幅器以外の回路に用いられてもよい。
【０１００】
図１８は、インダクタＬ１１単体の配線構造を示す斜視図である。図１９は、インダクタＬ１１単体の断面構造を示す模式図である。図２０は、インダクタＬ１１単体の等価回路を示す図である。これらの具体的な内容については、インダクタＬ１の一部を構成するインダクタＬ１１と同様であるため、その説明を省略する。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１０２】
１  半導体装置
１０  低雑音増幅器
１１，１２  内部回路
５００  無線通信端末
５０１  筐体
５０２  ディスプレイデバイス
５０３  タッチパネル
５０４  操作ボタン
５０５，５０６  カメラデバイス
６０１  アプリケーションプロセッサ
６０２  ベースバンドプロセッサ
６０３  ＲＦサブシステム
６０４  メモリ
６０５  バッテリ
６０６  パワーマネジメントＩＣ
６０７  表示部
６０８  カメラ部
６０９  操作入力部
６１０  オーディオＩＣ
６１１  マイク
６１２  スピーカ
Ｌ１，Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ  インダクタ
Ｌ２，Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ  インダクタ
Ｌ１１，Ｌ１１ａ，Ｌ１１ｂ，Ｌ１１ｃ  インダクタ
Ｌ１２，Ｌ１２ａ，Ｌ１２ｂ，Ｌ１２ｃ  インダクタ
ＬＷ１１〜ＬＷ１８  インダクタ配線
ＬＷ２１〜ＬＷ２６  インダクタ配線
ＬＷ３１〜ＬＷ３４  インダクタ配線
ＬＷ４１〜ＬＷ４６  インダクタ配線
ＭＮ１〜ＭＮ５  トランジスタ
Ｔ１  外部入力端子
Ｖ１１〜Ｖ１６，Ｖ２１〜Ｖ２４，Ｖ３１，Ｖ３２，Ｖ４１〜Ｖ４４  ビア
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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