(57)【要約】【課題】ＧＩＤＬ起因のリーク電流を低減することができる光電変換装置及び撮像システムを提供することを課題とする。【解決手段】光電変換装置は、光電変換により生成された電荷を第１のノードに出力する光電変換素子（ＰＤ）と、入力端子が前記第１のノードに接続され、積分容量値を切り替える可能な積分回路（２１，Ｍ１１，Ｍ１２，Ｃ１１，Ｃ１２）とを有し、前記第１のノードに接続されるオフ状態のＭＯＳトランジスタのドレイン又はソースの数が１個であることを特徴とする。【選択図】図２
2014230212.tif 000002
【特許請求の範囲】
【請求項１】
光電変換により生成された電荷を第１のノードに出力する光電変換素子と、
入力端子が前記第１のノードに接続され、積分容量値を切り替える可能な積分回路とを有し、
前記第１のノードに接続されるオフ状態のＭＯＳトランジスタのドレイン又はソースの数が１個であることを特徴とする光電変換装置。
【請求項２】
前記積分回路の出力端子は、第２のノードに接続され、
前記積分回路は、
前記第１のノード及び前記第２のノードの間に直接に接続される第１のスイッチ及び第２のスイッチと、
前記第２のスイッチと並列に接続され、前記第２のノードに一方の端子が接続される第１の容量と、
前記第１のノード及び前記第２のノードの間に接続される第２の容量とを有することを特徴とする請求項１記載の光電変換装置。
【請求項３】
前記光電変換素子の電荷蓄積開始前に前記第１のスイッチ及び前記第２のスイッチがオンし、前記光電変換素子の電位をリセットし、前記光電変換素子の電荷蓄積期間では前記第２のスイッチがオフし、前記第１のスイッチがオン又はオフに固定することにより、前記積分容量値を切り替えることを特徴とする請求項２記載の光電変換装置。
【請求項４】
前記第１のスイッチ及び前記第２のスイッチは、ＭＯＳトランジスタであり、
前記第１のスイッチ及び前記第２のスイッチのオフ時におけるゲート電圧は、サブスレッショルドリーク電流及びＧＩＤＬ起因のリーク電流が最小になる電圧であることを特徴とする請求項２又は３記載の光電変換装置。
【請求項５】
前記積分回路は、反転入力端子が前記第１のノードに接続され、正転入力端子がリセット電圧ノードに接続され、出力端子が前記第２のノードに接続される第１の差動増幅回路を有し、
さらに、前記第２のノードの電圧に基づく電圧をサンプルホールドするサンプルホールド回路を有することを特徴とする請求項２〜４のいずれか１項に記載の光電変換装置。
【請求項６】
前記積分回路は、入力端子が前記第１のノードに接続され、出力端子が前記第２のノードに接続される第１の増幅回路を有することを特徴とする請求項２記載の光電変換装置。
【請求項７】
前記積分回路は、前記第１のスイッチ及び第２のスイッチの間のノードをリセット電圧に固定するための第３のスイッチを有することを特徴とする請求項２〜６のいずれか１項に記載の光電変換装置。
【請求項８】
前記光電変換素子の電荷蓄積期間では前記第２のスイッチ及び前記第３のスイッチがオフし、前記第１のスイッチがオン又はオフに固定することにより、前記積分容量値を切り替え、前記光電変換素子の電荷蓄積終了後に前記第１のスイッチ及び前記第３のスイッチがオンし、前記第２のスイッチがオフすることを特徴とする請求項７記載の光電変換装置。
【請求項９】
前記積分回路は、
一方の端子が前記第１のスイッチ及び前記第２のスイッチの間のノードに接続される第３の容量と、
前記第３の容量の他方の端子及び前記第２のノードの間に接続される第４のスイッチとを有することを特徴とする請求項２〜８のいずれか１項に記載の光電変換装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の光電変換装置と、
前記光電変換装置に入射光を集光するレンズと
を有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置及び撮像システムに関する。
【背景技術】
【０００２】
特許文献１に記載されているＡＦセンサのように、光電変換部の出力を差動増幅回路に入力し、差動増幅回路の出力をメモリと電圧フォロワ回路（以下、フォロワ回路という）に入力し、電圧フォロワ回路の出力を差動増幅回路の反転入力端子に入力する技術がある。近年、低輝度におけるオートフォーカス性能が注目されている。低輝度下でのＡＦセンサは、電荷変換係数を上げて、回路ノイズの影響を相対的に小さくしたり、数百ｍｓの比較的長時間の光信号を蓄積して（長秒蓄積）、多くの電荷を集めることで、信号のＳ／Ｎを高めている。一般的に、低輝度長秒蓄積時の信号悪化要因は、暗電流ノイズと回路の微小なリーク電流である。暗電流ノイズを低減するためには、画素の構成を埋め込みフォトダイオード構造及び転送ＭＯＳ構造にすることが有効である。しかしながら、ＡＦセンサは、ＡＧＣ機能を実現するためにフォトダイオードの蓄積電荷量を常にモニタしているので、フォトダイオードと読み出し回路及びリセットスイッチを直接接続して、発生した光電荷を読み出し回路に転送し続ける必要がある。この場合、フォトダイオードの空乏層がシリコン界面と接するために、シリコン表面の結晶欠陥及び不純物による暗電流ノイズの影響を受ける。さらに、低輝度長秒蓄積時の信号は、通常ＭＯＳトランジスタで構成されるリセットスイッチのオフ時リーク電流の影響も受ける。リセットスイッチのオフ時リーク電流は、サブスレッショルドリーク電流と呼ばれるソース−ドレイン間リーク電流だけでない。リセットスイッチのオフ時リーク電流は、Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ（以下、ＧＩＤＬという）と呼ばれるゲートソース間電圧に依存するドレイン−ウェル間リーク電流も無視できない。
【０００３】
特許文献１における回路動作範囲とＧＩＤＬ起因のリーク電流のトレードオフを説明する。ＭＯＳトランジスタのサブスレッショルド領域付近において、ゲート電位固定時のソース電位とドレイン電流との関係を説明する。ソース電位が低下するにつれてサブスレッショルドリーク電流が低下するが、ある電位以下ではＧＩＤＬのリーク電流が増加する。特許文献１のように、光電荷の蓄積に応じてフォトダイオードの電位が変動する場合、フォトダイオードの初期電位とＭＯＳトランジスタのリーク許容電位の差が動作電圧範囲となる。つまり、動作電圧範囲を広く確保しようとすると、ＧＩＤＬリーク電流が増加するトレードオフが生じる。
【０００４】
フォトダイオードの動作電圧範囲を確保しつつ、リセットＭＯＳトランジスタのオフ時ゲートソース間電位差を小さくしてＧＩＤＬ起因のリーク電流を抑える手段として、読み出し回路に積分回路を用いる方法が考えられる。例えば、特許文献２の図２の符号３０ｍに記載の積分容量を切り替える積分回路を用いることが考えられる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−７８４７２号公報
【特許文献２】特開２００５−３２１３１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献２の図２では、電荷変換係数を高めるためにスイッチＳＷ３１、ＳＷ３２をオフして長秒蓄積を行うと、スイッチＳＷ３２で発生するＧＩＤＬ起因のリーク電流によるドレイン電位変動が容量Ｃ３２を介してフォトダイオードの出力端子を変動させる。つまり、ＧＩＤＬ起因のリーク電流の発生個所がスイッチＳＷ３１だけでなく、スイッチＳＷ３２を加えた２つに増えるので、積分回路の採用でリセットＭＯＳトランジスタのオフ時ゲートソース間電位差を小さくした効果と相殺されてしまう。
【０００７】
本発明の目的は、ＧＩＤＬ起因のリーク電流を低減することができる光電変換装置及び撮像システムを提供することである。
【課題を解決するための手段】
【０００８】
本発明の光電変換装置は、光電変換により生成された電荷を第１のノードに出力する光電変換素子と、入力端子が前記第１のノードに接続され、積分容量値を切り替える可能な積分回路とを有し、前記第１のノードに接続されるオフ状態のＭＯＳトランジスタのドレイン又はソースの数が１個であることを特徴とする。
【発明の効果】
【０００９】
第１のノードに接続されるオフ状態のＭＯＳトランジスタのドレイン又はソースの数が１個であるので、ＧＩＤＬ起因のリーク電流を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】光電変換装置を有するＡＦセンサの構成例を示すブロック図である。
【図２】本発明の第１の実施形態を示す回路図である。
【図３】本発明の第１の実施形態を示すレイアウト図である。
【図４】本発明の第１の実施形態を示すタイミング図である。
【図５】本発明の第１の実施形態を示す回路図である。
【図６】本発明の第２の実施形態を示す回路図である。
【図７】本発明の第３の実施形態を示す回路図である。
【図８】本発明の第４の実施形態を示すレイアウト図である。
【図９】本発明の第３の実施形態を示すタイミング図である。
【図１０】本発明の第５の実施形態を示す回路図である。
【図１１】本発明の第６の実施形態を示す集積回路のブロック図である。
【図１２】本発明の第７の実施形態を示すカメラシステムのブロック図である。
【発明を実施するための形態】
【００１１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る光電変換装置を有するオートフォーカス用焦点検出装置の構成例を示すブロック図である。オートフォーカス用焦点検出装置は、オートフォーカス（ＡＦ）センサである。１０１は信号保持部、１０２はシフトレジスタ、１０３は信号処理回路、１０４は共通信号線、４００は共通負荷回路、８０１はロジックブロック、８０６は参照電圧電流発生回路、６０１はバッファ部、６０２はアナログ演算部、６０３はコンパレータである。８０８はＡＦゲイン回路、８０９はマルチプレクサである。信号保持部１０１は、フォトダイオードを含み、一次元配置されたフォトダイオードがリニアセンサを形成している。バッファ部６０１、アナログ演算部６０２及びコンパレータ６０３は、リニアセンサ１０１の蓄積制御を行う自動ゲイン調整回路（以下、ＡＧＣ回路という）である。図２に示すように、複数の信号処理回路１０３は、それぞれ複数の信号保持部１０１に対応して設けられる。
【００１２】
次に、ＡＦセンサの動作を説明する。最初に、信号保持部１０１のフォトダイオードを含む周辺回路の各ブロックが初期化された後、信号保持部１０１のフォトダイオードは、光を電荷に変換し、電荷の蓄積動作を開始する。信号保持部１０１のフォトダイオードで発生した電荷は、信号保持部１０１で保持されると同時に信号処理回路１０３の各入力端子に入力される。電荷を蓄積している期間、複数の信号処理回路１０３は、各信号保持部１０１から入力された信号のうちの最大値と最小値を、共通負荷回路４００を駆動源として、共通信号線１０４から複数本同時又は時分割でそれぞれ出力する。バッファ部６０１は、信号処理回路１０３から出力された最大値及び最小値をバッファリングする。アナログ演算部６０２は、バッファ部６０１から出力された最大値及び最小値を入力し、最大値と最小値との差分を求めて、コンパレータ６０３に出力する。コンパレータ６０３は、参照電圧電流発生回路８０６で生成する蓄積終了判断レベルとアナログ演算部６０２の出力信号レベルとを比較する。最大値と最小値の差分が蓄積終了判断レベルより大きくなったときに、コンパレータ６０３の出力信号が反転して、蓄積終了判断を知らせるＡＧＣコンパレータ信号がコンパレータ６０３からロジックブロック８０１に出力される。ロジックブロック８０１は、ＡＧＣコンパレータ信号を入力すると、すべての信号保持部１０１のダイオードの電荷蓄積を終了させる、または、蓄積終了判断レベルを変えて信号保持部１０１のダイオードの電荷蓄積を継続させるかを判断する。電荷蓄積を終了すると判断した場合、ロジックブロック８０１は、信号保持部１０１に対して電荷蓄積を終了させ、電荷の信号をホールドする制御を行う。電荷蓄積終了後、複数のシフトレジスタ１０２は、それぞれ複数の信号処理回路１０３に読み出しパルス信号を出力する。複数の信号処理回路１０３は、読み出しパルスに応じて、信号保持部１０１に保持されている信号を、共通信号線１０４を介してＡＦゲイン回路８０８へ順次出力する。ＡＦゲイン回路８０８は、順次出力された信号に対して、適切なゲイン処理を施す。マルチプレクサ８０９は、ＡＦゲイン回路８０８の出力信号を多重化し、外部に出力する。
【００１３】
図２は、図１の信号保持部１０１及び信号処理回路１０３の構成例を示す回路図である。１０１は前述の信号保持部である。光電変換素子ＰＤは、例えばフォトダイオードであり、光電変換により生成された電荷を第１のノードに出力する。ＶＲＳはリセット電圧、ＰＲＳはリセットパルス、ＰＳＷは感度切替パルスである。積分回路は、第１の増幅回路２１、感度切替スイッチＭ１１、リセットスイッチＭ１２、第１の容量Ｃ１１及び第２の容量Ｃ１２を有し、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される。感度切替スイッチ（第１のスイッチ）Ｍ１１及びリセットスイッチ（第２のスイッチ）Ｍ１２は、第１のノード及び第２のノードの間に直列に接続される。第１の積分容量Ｃ１１は、リセットスイッチＭ１２と並列に接続され、第２のノードに一方の端子が接続される。第２の積分容量Ｃ１２は、第１のノード及び第２のノードの間に接続される。感度切替スイッチＭ１１は、ＭＯＳトランジスタであり、積分回路の積分容量を切り替えることにより、感度を切り替える。リセットスイッチＭ１２は、ＭＯＳトランジスタであり、感度切替スイッチＭ１１と同時に導通させることで積分回路の入出力をショートしてフォトダイオードＰＤをリセットする。Ｃ１１は電荷変換係数を下げる積分容量、Ｃ１２は積分容量、２１は積分回路のフィードバックを形成する増幅回路である。第１の増幅回路２１は、第１の差動増幅回路であり、反転入力端子が第１のノードに接続され、正転入力端子がリセット電圧ＶＲＳのノードに接続され、出力端子が第２のノードに接続される。
【００１４】
１０３は前述の信号処理回路、ＶＧＲはクランプ電圧、ＰＧＲはクランプスイッチ、ＰＴＮ１は第１のノイズクランプパルス、ＰＴＮ２は第２のノイズクランプパルス、ＰＴＳ１は第１の信号入力パルス、ＰＴＳ２は第２の信号入力パルスである。８０は出力段がＰＭＯＳ又はＮＭＯＳで構成されたソースフォロワを持つ増幅回路、８１〜８５は各パルスに対応するスイッチ、８６はクランプ容量、９０は出力選択スイッチである。
【００１５】
フォトダイオードＰＤは、光を電荷に変換し、変換した電荷を蓄積する。信号保持部１０１は、フォトダイオードＰＤで発生した電荷が積分容量Ｃ１１及びＣ１２へ転送される積分回路を形成している。このとき、増幅回路２１の仮想接地により、フォトダイオードＰＤの端子電位はリセット電圧ＶＲＳに保たれる。信号処理回路１０３において、増幅回路８０の出力段をＮＭＯＳソースフォロワで形成すると、複数の信号処理回路１０３の出力信号のうちの最大値が共通信号線１０４から検出される。また、増幅回路８０の出力段をＰＭＯＳソースフォロワで形成すると、複数の信号処理回路１０３の出力信号のうちの最小値が共通信号線１０４から検出される。１つの信号保持部１０１に対して、信号処理回路１０３と共通信号線１０４と共通負荷回路４００との組みを２組み配置して、そのうちの１組みをＮＭＯＳソースフォロワ出力段の増幅回路８０にし、他の１組みをＰＭＯＳソースフォロワ出力段の増幅回路８０にする。これにより、２つの共通信号線１０４から上記の最大値と最小値を同時に検出することができる。なお、２つの共通信号線１０４を設ける代わりに１つの共通信号線１０４を設け、１つの共通信号線１０４から最大値と最小値を時分割で検出するようにしてもよい。
【００１６】
図３は、信号保持部１０１のレイアウト例を示す図である。ＡｃｔｉｖｅはＮ型アクティブ領域である。ＰＮフォトダイオードＰＤは、Ｎ型アクティブ領域内に設けられたＰ型拡散領域で形成されている。図３において、図２と同一符号は説明を省略する。ＡＦセンサのフォトダイオードＰＤは、感度を確保しつつＡＦ検出精度を高めるために、画素ピッチ方向を短辺とする長方形の形状をしている。また、フォトダイオードＰＤとＭＯＳトランジスタスイッチＭ１１のゲートが接する箇所において、ＧＩＤＬ起因のドレイン−ウェル間リーク電流が発生する。本実施形態では、該当箇所の数を１カ所に限定することで、ＧＩＤＬ起因のドレイン−ウェル間リーク電流の発生箇所を最小の１つに抑えている。
【００１７】
図５は、図２の増幅回路２１の構成例を示す回路図である。ＩＮＰは正転入力端子、ＩＮＮは反転入力端子、ＯＵＴは出力端子、ＰＣＨはサンプルホールドパルス、ＣＭＥＭは保持容量、ＢＩＡＳは電流源制御パルス、Ｍ３１はサンプルホールドスイッチである。図中の各ＭＯＳトランジスタは、差動アンプとソースフォロワを形成している。なお、差動入力段及びソースフォロワ入力段、サンプルホールドスイッチＭ３１の極性は、リセット電圧ＶＲＳや増幅回路２１の動作範囲を考慮して、図５以外の極性でも構わない。サンプルホールド回路は、サンプルホールドスイッチＭ３１及び保持容量ＣＭＥＭを有し、第２のノードの電圧に基づく電圧をサンプルホールドする。
【００１８】
図４は、図２の信号保持部１０１及び信号処理回路１０３の動作例を示すタイミングチャートである。図４の信号名は、図２の各パルス符号に対応しており、図４のハイレベルは、対応するスイッチがオンすることを示している。ＨＳＲは、シフトレジスタ１０２の駆動パルスである。
【００１９】
フォトダイオードＰＤの電荷蓄積開始前のリセット期間Ｔ１０において、リセットパルスＰＲＳ、感度切替パルスＰＳＷ、ホールドパルスＰＣＨがハイレベルになり、リセットスイッチＭ１２と感度切替スイッチＭ１１とサンプルホールドスイッチＭ３１がオンする。これにより、フォトダイオードＰＤと保持容量ＣＭＥＭの電位がリセットされる。フォトダイオードＰＤの端子は、リセット電圧ＶＲＳに対して増幅回路２１のオフセット電圧を加えた電位にリセットされる。同時に、ノイズクランプパルスＰＴＮ１，ＰＴＮ２とクランプパルスＰＧＲがハイレベルになり、スイッチ８１，８２，８５がオンする。これにより、信号処理回路１０３のクランプ容量８６の両端は、一端がリセット電圧ＶＲＳに対して増幅回路２１及び８０のオフセット電圧を加えた電圧にリセットされ、他端がクランプ電圧ＶＧＲにリセットされる。
【００２０】
電荷蓄積期間Ｔ１１において、リセットパルスＰＲＳがローレベルになり、リセットスイッチＭ１２がオフし、リセット動作は終了する。以降、フォトダイオードＰＤは、照射された光量に応じた電荷量を生成し、フォトダイオードＰＤで発生した電荷量に応じて増幅回路２１の出力が変化し始める。電荷蓄積期間Ｔ１１〜Ｔ１６では、感度切替パルスＰＳＷがハイレベル又はローレベルになることで、感度切替スイッチＭ１１がオン又はオフに固定し、それぞれ積分容量値をＣ１１＋Ｃ１２又はＣ１２に切り替え、感度を切り替えることができる。通常は、感度切替パルスＰＳＷは、電荷蓄積終了まで固定で動作することが好ましいが、意図的に電荷蓄積途中でハイレベルとローレベルを変えても構わない。
【００２１】
電荷蓄積期間Ｔ１２では、ノイズクランプパルスＰＴＮ２がローレベルになり、スイッチ８５がオフする。電荷蓄積期間Ｔ１３では、ノイズクランプパルスＰＴＮ１がローレベルになり、スイッチ８１がオフする。電荷蓄積期間Ｔ１４では、信号入力パルスＰＴＳ１がハイレベルになり、スイッチ８４がオンする。電荷蓄積期間Ｔ１５では、クランプパルスＰＧＲがローレベルになり、スイッチ８２がオフする。電荷蓄積期間Ｔ１６では、信号入力パルスＰＴＳ２がハイレベルになり、スイッチ８３がオンする。この一連の動作で、クランプ容量８６の一方の端子にクランプ電圧ＶＧＲが保持され、他方の端子にリセット電圧ＶＲＳに対して増幅回路２１及び８０のオフセット電圧が加わった電圧が保持され、ノイズキャンセルが行われる。
【００２２】
電荷蓄積期間Ｔ１６において、フォトダイオードＰＤで発生した電荷が、信号保持部１０１の積分容量Ｃ１１及びＣ１２により電圧に変換されて信号処理回路１０３に入力される。フォトダイオードＰＤが正孔蓄積型の場合、信号保持部１０１の出力電圧は、リセット電圧ＶＲＳ付近をダーク出力として、電荷蓄積の進行とともに低下する。被写体が低輝度の場合、電荷を多く集めるため、電荷蓄積期間Ｔ１６は、数百ｍｓ程度まで延長可能である。その場合、信号精度は、信号保持部１０１において、フォトダイオードＰＤの暗電流及び読み出し回路の微小なリーク電流に大きく影響される。読み出し回路の微小なリーク電流の一つのメカニズムとして、一般的にＧＩＤＬと呼ばれる、ＭＯＳトランジスタのオフ時に発生するゲート−ソース間電圧依存を持つドレイン−ウェル間リーク電流が懸念される。ＧＩＤＬ起因のリーク電流を抑えるためには、ＭＯＳトランジスタのオフ時に、必要以上にゲート−ソース間電圧をＭＯＳトランジスタオフ側へ広げないことが重要である。本実施形態では、増幅回路２１の仮想接地により、フォトダイオードＰＤの電位は、電荷蓄積時間Ｔ１６の期間を通してリセット電圧ＶＲＳ付近に固定されている。感度切替ＭＯＳトランジスタＭ１１及びリセットＭＯＳトランジスタＭ１２のオフ時のゲート電圧は、製造プロセスと動作環境の変動を考慮しても、ソース−ドレイン間のサブスレッショルドリーク電流及びＧＩＤＬ起因のリーク電流が最小になる電圧が望ましい。
【００２３】
また、本実施形態では、電荷蓄積期間Ｔ１６を通して、感度切替パルスＰＳＷをハイレベル又はローレベルに切り替えることで、積分容量をＣ１１＋Ｃ１２又はＣ１２に切り替えることができる。このとき、感度切替パルスＰＳＷがハイレベル又はローレベルのどちらでも、フォトダイオードＰＤの第１のノードにソース（又はドレイン）が接続されるオフ状態のＭＯＳトランジスタの数は１個である。その結果、低輝度長期間蓄積動作においても、ＧＩＤＬ起因のリーク電流を抑制して、信号の精度を高めることができるので、良好なＡＦ性能を実現することができる。また、上記のように、第１の信号処理回路１０３は、複数の信号保持部１０１の出力信号のうちの最大値を共通信号線１０４に出力し、第２の信号処理回路１０３は、複数の信号保持部１０１の出力信号のうちの最小値を共通信号線１０４に出力する。
【００２４】
電荷蓄積終了期間Ｔ１７において、増幅回路２１のサンプルホールドパルスＰＣＨがローレベルになることにより、ホールドスイッチＭ３１がオフする。増幅回路２１は、オープンループ状態になり、サンプルホールドパルスＰＣＨがローレベルになった時点の出力電圧を保持し続ける。
【００２５】
電荷蓄積終了期間Ｔ１８において、リセットパルスＰＲＳ及び感度切替パルスＰＳＷがハイレベルになり、リセットＭＯＳトランジスタＭ１２及び感度切替ＭＯＳトランジスタＭ１１が再びオンする。このとき、フォトダイオードＰＤは、サンプルホールドパルスＰＣＨがローレベルになった時点の増幅回路２１の出力電圧に固定される。別の駆動方法として、電荷蓄積終了期間Ｔ１８において、リセットパルスＰＲＳがローレベル、感度切替パルスＰＳＷがハイレベル又はローレベルを維持する動作も考えられる。電荷蓄積終了期間Ｔ１８では、積分容量Ｃ１２に電荷が保持されて、フォトダイオードＰＤの電位が上昇し始める。やがて、リセットＭＯＳトランジスタＭ１２及び感度切替ＭＯＳトランジスタＭ１１がオンして、オーバーフロー動作を行うので、過剰電荷が隣接画素に流入して誤信号となる懸念はない。図４の各パルスを生成するタイミングジェネレーターの回路規模に応じて、上記の駆動方法を使い分けることができる。
【００２６】
期間Ｔ１９では、シフトレジスタ１０２の駆動パルスＨＳＲにより、複数のシフトレジスタ１０２が順次ハイレベルを出力し、複数の信号処理回路１０３の出力選択スイッチ９０が順次オンする。これにより、複数の信号保持部１０１に保持されている信号は、それぞれ、複数の信号処理回路１０３を介して、共通信号線１０４に順次出力される。
【００２７】
本実施形態によれば、信号保持部１０１の読み出し回路に積分回路を採用し、フォトダイオードＰＤに接続されるトランジスタのオフ動作時にゲート−ソース間の電圧差を最小限に抑えることができる。また、積分回路は、積分容量の切替スイッチＭ１１を有しつつ、フォトダイオードＰＤの第１のノードにソース又はドレイン（被制御端子）が接続されるＭＯＳトランジスタの数を１個に制限する。これにより、信号保持部１０１は、信号保持機能を損なうことなく、ＧＩＤＬ起因のリーク電流を抑制することができる。その結果、低輝度下でも、良好な性能を持つオートフォーカスセンサを提供することができる。
【００２８】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る信号保持部１０１の構成例を示す回路図である。本実施形態は、第１の実施形態に対して、図２の増幅回路２１の代わりに、ＭＯＳトランジスタＭ６１及びＭ６２で構成されるソース接地の第１の反転増幅回路を設けている。第１の反転増幅回路は、ＭＯＳトランジスタＭ６１及びＭ６２を有し、入力端子が第１のノードに接続され、出力端子が第２のノードに接続される。また、本実施形態は、第１の実施形態に対して、図５のサンプルホールド回路（サンプルホールドスイッチＭ３１及び保持容量ＣＭＥＭ）が、信号保持部１０１の出力部に配置されている点が異なる。サンプルホールド回路は、サンプルホールドスイッチＭ３１及び保持容量ＣＭＥＭを有し、入力端子が第２のノードに接続される。
【００２９】
本実施形態は、第１の実施形態に対して、増幅回路２１を構成するＭＯＳトランジスタの数を削減して、読み出し回路のレイアウト面積を小さくできるメリットがある。また、電流源制御パルスＢＩＡＳで制御される電流源の数は、第１の実施形態（図５）では２つであるのに対し、本実施形態（図６）では１つに減っているので、ＡＦセンサの消費電力を削減することができる。
【００３０】
図６の回路動作は、第１の実施形態と同様であるが、以下の点が異なる。図４のリセット期間Ｔ１０において、リセットパルスＰＲＳ、感度切替パルスＰＳＷがハイレベルになり、反転増幅回路の入力端子と出力端子がショートされる。ＭＯＳトランジスタＭ６１は、定電流源動作するＭＯＳトランジスタＭ６２のドレイン電流で駆動される。そのため、ＭＯＳトランジスタＭ６１のゲートとドレイン及びフォトダイオードＰＤの電位は、電源電圧からＭＯＳトランジスタＭ６１の閾値電圧とオーバードライブ電圧分低下した電位に固定される。
【００３１】
電荷蓄積終了期間Ｔ１７において、サンプルホールドパルスＰＣＨがローレベルになることにより、サンプルホールドスイッチＭ３１がオフする。サンプルホールドスイッチＭ３１がオフするので、信号保持部１０１の出力は、サンプルホールドパルスＰＣＨがローレベルになった時点の出力電圧を保持し続ける。
【００３２】
本実施形態において、ＭＯＳトランジスタＭ６１及びＭ６２で構成されるソース接地の反転増幅回路は、入力ＭＯＳトランジスタの極性がＰＭＯＳとＮＭＯＳのどちらでも構わない。さらに、増幅率を高めるためにカスコード段を挿入しても構わない。
【００３３】
以上で述べたように、本実施形態では、第１の実施形態の増幅回路２１を、ＭＯＳトランジスタＭ６１及びＭ６２で構成されるソース接地の反転増幅回路に置き換える。これにより、低輝度長期間蓄積動作における信号の精度を高めつつ、ＡＦセンサの小面積化と低消費電力化を実現することができる。
【００３４】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る信号保持部１０１の構成例を示す回路図である。本実施形態（図７）は、第１の実施形態（図２）に対して、第２のリセットスイッチ（第３のスイッチ）Ｍ１３、第２のリセットパルスＰＣＨ＿ＥＮＤ及び第２のリセット電圧ＶＥＸＴが追加されている。第２のリセットスイッチＭ１３は、感度切替スイッチＭ１１及び第１のリセットスイッチＭ１２の間のノードを第２のリセット電圧ＶＥＸＴに固定するためのスイッチである。
【００３５】
図９は、本実施形態の信号保持部１０１の動作例を示すタイミングチャートである。本実施形態では、第１の実施形態（図４）と同じ動作のパルスについては説明を省略する。期間Ｔ１０〜Ｔ１７において、第２のリセットパルスＰＣＨ＿ＥＮＤは、ローレベルに固定され、第２のリセットスイッチＭ１３はオフになっている。電荷蓄積終了後の期間Ｔ１８において、第１のリセットパルスＰＲＳがローレベルであり、感度切替パルスＰＳＷがハイレベルになり、リセットパルスＰＲＳがローレベルになり、第２のリセットパルスＰＣＨ＿ＥＮＤはハイレベルになる。第１のリセットスイッチＭ１２がオフし、第２のリセットスイッチＭ１３と感度切替スイッチＭ１１がオンするので、フォトダイオードＰＤは、第２のリセット電圧ＶＥＸＴに固定される。
【００３６】
第１の実施形態において、電荷蓄積終了期間Ｔ１８にフォトダイオードＰＤで発生する過剰電荷は、増幅回路２１の出力段に流入する。それ故、高輝度の被写体の場合、過剰電荷の流入が増幅回路２１の出力段の駆動電流を変動させ、増幅回路２１の出力電圧を変動させる懸念がある。しかしながら、本実施形態では、フォトダイオードＰＤで発生する過剰電荷は、リセットＭＯＳトランジスタＭ１３を通して、第２のリセット電圧ＶＥＸＴに排出されるので、高輝度における増幅回路２１の出力電圧変動は発生しない。第２のリセット電圧ＶＥＸＴの電位は、第２のリセットパルスＰＣＨ＿ＥＮＤがハイレベル時に、リセットＭＯＳトランジスタＭ１３が十分過剰電荷を駆動できる電位に設定する。
【００３７】
以上で述べたように、本実施形態では、第１の実施形態に対して、リセットＭＯＳトランジスタＭ１３、第２のリセットパルスＰＣＨ＿ＥＮＤ及び第２のリセット電圧ＶＥＸＴを追加する。これにより、低輝度長期間蓄積動作における信号の精度を高めつつ、高輝度の信号変動を抑制したＡＦセンサを実現することができる。
【００３８】
（第４の実施形態）
図８は、本発明の第４の実施形態に係る信号保持部１０１のレイアウト図である。本実施形態（図８）では、図３に対して、フォトダイオードＰＤのアクティブ領域と感度切替スイッチＭ１１のドレイン領域のアクティブ領域とが分離されている。この構成にすることで、フォトダイオードＰＤに対して、感度切替スイッチＭ１１のレイアウト配置に自由度を持たせて、レイアウト効率を高めることができる。その結果、低輝度長期間蓄積動作における信号の精度を高めつつ、省面積のＡＦセンサを実現できる。
【００３９】
（第５の実施形態）
図１０は、本発明の第５の実施形態に係る信号保持部１０１の構成例を示す回路図である。本実施形態（図１０）は、図２に対して、第３の容量Ｃ１３及び第２の感度切替スイッチ（第４のスイッチ）Ｍ１４を追加したものである。積分容量Ｃ１３及び第２の感度切替スイッチＭ１４の直列接続回路は、積分容量Ｃ１１に対して並列に接続される。第２の感度切替スイッチＭ１４は、積分容量Ｃ１３を介して、第１の感度切替スイッチＭ１１に接続される。積分容量Ｃ１３は、一方の端子が第１の感度切替スイッチＭ１１及びリセットスイッチＭ１２の間のノードに接続される。第２の感度切替スイッチＭ１４は、積分容量Ｃ１３の他方の端子及び第２のノードの間に接続される。この構成にすることで、積分回路の積分容量をＣ１２、Ｃ１２＋Ｃ１１、Ｃ１２＋Ｃ１１＋Ｃ１３の３段階に切り替えることができる。ＧＩＤＬリーク電流が懸念される低輝度長秒蓄積では、電荷変換係数を最大にしたいので、積分容量最小のＣ１２が使うことが多い。図１０では、新しいＭＯＳトランジスタＭ１４が追加されているが、積分容量をＣ１２に設定したとき、フォトダイオードＰＤにソースが接続されるオフ状態のＭＯＳトランジスタは１つである。つまり、信号保持部１０１は、図２と同様に、ＧＩＤＬリーク電流の影響を抑えることができる。その結果、被写体の輝度に合わせて、より適切な積分容量及び電荷変換係数を使い分けることで、低輝度長秒蓄積動作における信号の精度を高めつつ、幅広い輝度範囲に対して高精度のＡＦセンサを実現できる。
【００４０】
第２の感度切替スイッチＭ１４のオン／オフのタイミングは、図４の感度切替パルスＰＳＷと同様である。期間Ｔ１１〜Ｔ１７の間、積分容量Ｃ１３を積分容量に追加する場合は、第２の感度切替スイッチＭ１４をオンにし、積分容量Ｃ１３を積分容量に追加しない場合は、第２の感度切替スイッチＭ１４をオフにする。なお、積分容量Ｃ１３と第２の感度切替スイッチＭ１４と同様の容量とスイッチの直接列属構成を、積分容量Ｃ１１に対して並列に複数設けることで、積分容量の切替パターンを増やすことができる。
【００４１】
（第６の実施形態）
図１１は、本発明の第５の実施形態に係る光電変換装置を有する位相差検出方式の焦点検出装置（以下ＡＦセンサと称す）の構成例を示すブロック図である。ＡＦセンサ８１１は、ラインセンサ部Ｌ１Ａ、Ｌ２Ａ、・・・及びＬ１Ｂ、Ｌ２Ｂ、・・・が配列されたセンサブロックと、外部インターフェースとＡＦセンサのタイミング信号を生成する機能を持つロジックブロック８０１と、アナログ回路ブロック８１０とを含む。ラインセンサ部Ｌ１Ａ等は、図１の信号保持部１０１、シフトレジスタ１０２及び信号処理回路１０３に対応する。アナログ回路ブロック８１０は、ＡＧＣ回路８０２〜８０５、ラインセンサ部で用いられる参照電圧や参照電流を生成する参照電圧電流生成回路８０６、温度計回路８０７、ＡＦゲイン回路８０８、及びマルチプレクサ８０９を有する。ＡＧＣ回路８０２〜８０５は、それぞれ図１のバッファ回路６０１、アナログ演算部６０２及びコンパレータ６０３に対応する。８１２はシリアル通信端子、８１３は基準電圧出力端子、８１４は外部温度計接続端子、８１５はアナログ信号出力端子である。ロジックブロック８０１は、シリアル通信端子８１２を介して、外部とのシリアル通信によってＡＦセンサ８１１の駆動タイミングを制御する。本実施形態では、第１〜第５の実施形態のＡＦセンサを用いることにより、高精度な焦点検出動作が実現できる。
【００４２】
（第７の実施形態）
図１２は、本発明の第７の実施形態に係る撮像システムの構成例を示すブロック図である。９０１は後述するレンズのプロテクトを行うバリア、９０２は被写体の入射光を固体撮像装置９０４及びＡＦセンサ９０５に集光するレンズ、９０３はレンズを通過した光量を調整するための絞りである。９０４は、レンズで結像された被写体の光学像を画像信号として取得する固体撮像装置である。９０５は、先述の各実施形態で説明した光電変換装置を有するＡＦセンサである。９０６は固体撮像装置９０４やＡＦセンサ９０５から出力される信号を処理するアナログ信号処理装置、９０７は信号処理装置９０６から出力された信号をアナログデジタル変換するＡ／Ｄ変換器である。９０８はＡ／Ｄ変換器９０７より出力された画像データに対して各種の補正や、データを圧縮するデジタル信号処理部である。９０９は画像データを一時記憶するためのメモリ部、９１０は外部コンピュータなどと通信するための外部Ｉ／Ｆ回路、９１１はデジタル信号処理部９０８などに各種タイミング信号を出力するタイミング発生部である。９１２は各種演算とカメラ全体を制御する全体制御・演算部、９１３は記録媒体制御Ｉ／Ｆ部、９１４は取得した画像データを記録、又は読み出しを行うための半導体メモリなどの着脱可能な記録媒体、９１５は外部コンピュータである。
【００４３】
次に、上記の撮像システムの撮影時の動作について説明する。バリア９０１がオープンにされ、ＡＦセンサ９０５から出力された信号を基に、全体制御・演算部９１２は、位相差検出により被写体までの距離を演算する。その後、演算結果に基づいてレンズ９０２を駆動し、再び合焦しているか否かを判断し、合焦していないと判断したときには、再びレンズ９０２を駆動するオートフォーカス制御を行う。次いで、合焦が確認された後に固体撮像装置９０４による蓄積動作が始まる。固体撮像装置９０４の電荷蓄積動作が終了すると、固体撮像装置９０４から出力された画像信号はＡ／Ｄ変換器９０７でアナログデジタル変換され、デジタル信号処理部９０８を通り全体制御・演算によりメモリ部９０９に書き込まれる。その後、メモリ部９０９に蓄積されたデータは、全体制御・演算部９１２の制御により記録媒体制御Ｉ／Ｆ部９１０を介して、記録媒体９１４に記録される。また、外部Ｉ／Ｆ部９１０を通り直接コンピュータなどに入力してもよい。
【００４４】
第１〜第７の実施形態によれば、信号保持部１０１に積分回路を採用してフォトダイオードＰＤに接続されるトランジスタのオフ動作時にゲート及びソース間の電圧差を最小限に抑える。また、積分回路は、積分容量値の切替機能を有しつつ、フォトダイオードＰＤに被制御端子が接続されるスイッチの数を１つに制限する。そうすることで、信号保持機能を損なうことなくＧＩＤＬ起因のリーク電流の抑制が可能になる。その結果、低輝度下でも良好な性能を持つオートフォーカスセンサを提供することができる。
【００４５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００４６】
２１  増幅回路、ＰＤ  光電変換素子、Ｍ１１  感度切替スイッチ、Ｍ１２  リセットスイッチ、Ｃ１１  第１の積分容量、Ｃ１２  第２の積分容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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