(57)【要約】【課題】キャリア移動度を向上させバックチャネルリークを防止した二重ＳＯＩ構造のＣＭＯＳの提供【解決手段】  Ｓｉ基板１上に絶縁膜（２、３）を介して、歪みＧｅ層８を左右から挟んだ２層構造の歪みＧｅ層７／ＳｉＧｅ層６からなる下層半導体層が設けられ、直上に薄い絶縁膜９及び空孔１７を介して、歪みＳｉ層１９を左右から挟んだＳｉＧｅ層１８からなる上層半導体層が設けられ、歪みＧｅ層８及び歪みＳｉ層１９の周囲にゲート絶縁膜１０を介して、包囲する構造に一体化包囲型ゲート電極１１が設けられ、一体化包囲型ゲート電極１１に自己整合して、歪みＧｅ層７／ＳｉＧｅ層６には、概略ｐ＋型ソースドレイン領域（１２、１３）が、ＳｉＧｅ層１８には、概略ｎ型及びｎ＋型ソースドレイン領域（２０〜２３）が設けられた、二重ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ。【選択図】図１
2014096442.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた、第１の半導体層を左右から挟んだ第２の半導体層からなる下層半導体層と、前記下層半導体層上に設けられた層間絶縁膜及び空孔と、前記層間絶縁膜及び空孔上に設けられた、第３の半導体層を左右から挟んだ第４の半導体層からなる上層半導体層と、前記第１の半導体層及び前記第３の半導体層の全周囲に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記第１の半導体層及び前記第３の半導体層を包囲する構造に設けられた一体化包囲型ゲート電極と、前記一体化包囲型ゲート電極に自己整合して前記下層半導体層に設けられた一導電型ソースドレイン領域と、前記一体化包囲型ゲート電極に自己整合して前記上層半導体層に設けられた反対導電型ソースドレイン領域とを備え、少なくとも前記第１の半導体層及び前記第３の半導体層が異なる単体元素半導体からなることを特徴とする半導体装置。
【請求項２】
前記第２の半導体層が２層構造の半導体層からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の半導体層直下に下地絶縁膜バリア層を有していることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体層及び前記第３の半導体層は、一方が単結晶ゲルマニウムであり、他方が単結晶シリコンであることを特徴とする請求項１あるいは請求項２あるいは請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（本発明においては、広義の  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味し、狭義の  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味しない）構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、電子及び正孔の移動度を増加させたＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図４９はＣＭＯＳのＮＯＴ回路（インバータ）、図５０はＣＭＯＳの２入力ＮＡＮＤ回路、図５１はＣＭＯＳの２入力ＮＯＲ回路を示している。図５２は従来の半導体装置の模式側断面図で、前記の代表的なロジック回路を形成するために、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を使用して形成した歪みＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており（ただし２入力ＮＡＮＤ回路及び２入力ＮＯＲ回路を構成するためには、もう１組必要）、６１はp型のＳｉ基板、６２はｐ型のＳｉＧｅ層、６３はｎ型のＳｉＧｅ層、６４は埋め込みシリコン酸化膜（ＳｉＯ２）、６５は素子分離領域（ＳｉＯ２）、６６はｐ型の歪みＳｉ層、６７はｎ型の歪みＳｉ層、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０はｎ型ドレイン領域、７１はｎ＋型ドレイン領域、７２はｐ＋型ドレイン領域、７３はｐ＋型ソース領域、７４はゲート酸化膜、７５はゲート電極、７６はサイドウォール、７７はＰＳＧ膜、７８は絶縁膜、７９はバリアメタル、８０は導電プラグ、８１は層間絶縁膜、８２はバリアメタル、８３はＣｕ配線、８４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に積層されたｐ型のＳｉＧｅ層６２中に酸素イオンを注入して高温の熱処理により形成された埋め込み酸化膜６４（ＳＩＭＯＸ法）を介して、素子分離領域（ＳｉＯ２）６５により島状に絶縁分離されたｐ型のＳｉＧｅ層６２上のｐ型の歪みＳｉ層６６からなるｐ型の歪みＳＯＩ基板及びｎ型化されたＳｉＧｅ層６３上のｎ型の歪みＳｉ層６７からなるｎ型の歪みＳＯＩ基板が形成され、ｐ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたｎ型ソースドレイン領域（６９、７０）、サイドウォール７６にセルフアライン形成されたｎ＋型ソースドレイン領域（６８、７１）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）
構造のＭＩＳ電界効果トランジスタが形成され、ｎ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたサイドウォール７６にセルフアライン形成されたｐ＋型ソースドレイン領域（７２、７３）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（６８、７１）及びｐ＋型ソースドレイン領域（７２、７３）には、それぞれバリアメタル７９及び導電ブラグ８０を介して、バリアメタル８２を有するＣｕ配線８３が接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、薄膜の歪みＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、歪みＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
またＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、格子定数の大きなＳｉＧｅ層による引っ張り応力によりＳｉ層に歪みを形成でき、格子定数を広げられるため、移動度を増すことができ、高速化が可能となる。
しかしＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタともＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板に形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、元来、電子及び正孔の移動度には４倍程度の差があるため、スイッチングスピードのオン／オフ特注のバランスが悪いという欠点があり、改善策として、ＰチャネルのＭＩＳ電界効果トランジスタのチャネル幅を広げなければならず高集積化に難があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタとも歪みＳｉ層を形成しているが、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうという欠点もあった。
また特にオン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳの場合は、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＮＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となるため、この点がネックになり、低電力を目標とするＳＯＩ構造のＣＭＯＳ型半導体集積回路を製造することが難しかった。
またＣＭＯＳ回路の場合は、一対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのゲート電極を接続し、同電圧を印加して使用するのが一般的であり、隣接して形成されたそれぞれのゲート電極にゲート電極接続配線を別々に形成し、それらを結線するため、配線の微細化が難しく、高集積化に難があった。
またＳＯＩ構造をつくる手段として、ＳＩＭＯＸ法を使用しているため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復に関する特性の不安定性の問題、高ドーズ量の酸素をイオン注入しても厚い埋め込み酸化膜が得られず下層領域との容量の低減が難しいという問題等の欠点もあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法によりＳＯＩ構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）オン／オフ状態が反対であるＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを共存させるＣＭＯＳにおいては、半導体基板を接地電圧にしてもあるいは電源電圧にしても、一方のチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオフとなるが、他方のチャネルのＮＩＳ電界効果トランジスタのバックチャネルは常にオンとなり、余分な電流が流れるばかりでなく、誤動作を引き起こす原因となるため、高信頼なＣＭＯＳ型半導体集積回路を製造することが難しかったこと。
（５）歪みＳｉ層においては電子と正孔の移動度を増す面方位が異なり、ＰチャネルのＭＩＳ電界効果トランジスタの正孔の移動度を増す面方位ではＮチャネルのＭＩＳ電界効果トランジスタの電子の移動度が低下してしまい、高速なスイッチング特性を有する高集積なＣＭＯＳ型半導体集積回路を製造することが難しかったこと。
（６）１対のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタの個々のゲート電極にそれぞれゲート電極接続配線を形成し、それらを結線するため、素子の微細化はできても、配線の微細化が難しく、高集積化に難があったこと。
等の問題が顕著になりつつあり、現状技術により微細な歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に選択的に設けられた、第１の半導体層を左右から挟んだ第２の半導体層からなる下層半導体層と、前記下層半導体層上に設けられた層間絶縁膜及び空孔と、前記層間絶縁膜及び空孔上に設けられた、第３の半導体層を左右から挟んだ第４の半導体層からなる上層半導体層と、前記第１の半導体層及び前記第３の半導体層の全周囲に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記第１の半導体層及び前記第３の半導体層を包囲する構造に設けられた一体化包囲型ゲート電極と、前記一体化包囲型ゲート電極に自己整合して前記下層半導体層に設けられた一導電型ソースドレイン領域と、前記一体化包囲型ゲート電極に自己整合して前記上層半導体層に設けられた反対導電型ソースドレイン領域とを備え、少なくとも前記第１の半導体層及び前記第３の半導体層が異なる単体元素半導体からなる本発明の半導体装置によって解決される。
ここで一体化包囲型ゲート電極とは、上下に積層したＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極が単一の包囲型ゲート電極として、一体化したものである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、コスト高になるＳＩＭＯＸ法によりＳＯＩ基板を形成することなく、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して、それぞれ絶縁膜上に積層した単結晶半導体層の下層半導体層（歪みＧｅ層を左右から挟んだ２層構造の歪みＧｅ層／ＳｉＧｅ層）及び上層半導体層（歪みＳｉ層を左右から挟んだＳｉＧｅ層）からなるＳＯＩ基板を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部（歪みＧｅ層あるいは歪みＳｉ層からなるチャネル領域）の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板（２層構造の歪みＧｅ層／ＳｉＧｅ層あるいはＳｉＧｅ層）にソースドレイン領域を設けた積層ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚（歪みＳｉ層、歪みＧｅ層及びＳｉＧｅ層等）を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜（ＨｆＯ２）を介して設けられたゲート電極（ＷＳｉ）により半導体層（歪みＳｉ層あるいは歪みＧｅ層からなるチャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセスにより、それぞれ絶縁膜を介して積層した下層及び上層単結晶半導体層を形成でき、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に、上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることにより、個々のＭＩＳ電界効果トランジスタの表面(上面)の占有面積を要しない微細な表面(上面)の占有面積を持つＣＭＯＳ回路（インバータ）を形成できることによる微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化による微細化を、ほぼ直上に積層したＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を垂直方向に側面接続できることにより配線を高集積化できることによる微細化を達成することが可能である。
また正孔の移動度を大幅に向上できる歪みＧｅ層（正孔の移動度はＧｅ層の場合、Ｓｉ層の５倍程度、ただしＳｉＧｅ層の圧縮応力により、正常なＧｅ層よりは若干格子定数が狭められ、移動度も若干低下する）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層を挟んだＳｉＧe層（ＳｉＧｅ層の引っ張り応力により、格子定数が広げられ、移動度も向上する）にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
また完全なＳＯＩ構造のＣＭＯＳ回路（インバータ）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（歪みＳｉ層あるいは歪みＧｅ層からなるチャネル領域）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
また上層及び下層半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できる（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）ことによる高速化を実現することが可能である。
またＮチャネルＭＩＳ電界効果トランジスタのソースドレイン領域下に直接空孔が存在しないように、空孔を包囲する薄膜のシリコン酸化膜（ＳｉＯ２）を簡単に形成することもでき、電流リーク耐性をより強化することも可能である。
また下層半導体層を歪みのないＧｅ層のみで形成することも可能で、正孔の移動度をさらに増加できるため、ＰチャネルのＭＩＳ電界効果トランジスタのさらなる高速化が実現できる。
また上層半導体層に形成するＮチャネルのＭＩＳ電界効果トランジスタをメタルソースドレイン領域に形成することも可能で、ＮチャネルのＭＩＳ電界効果トランジスタのソースドレイン領域の抵抗が低減できるため、より高速化が実現できる。
またＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域をそれぞれ独立して配線層に接続することも可能で、微細なＮＯＴ回路（インバータ）以外に２入力ＮＡＮＤ回路あるいは２入力ＮＯＲ回路にも適用できる構成を取れるため、これらを使い分けることにより、極めて高集積なＣＭＯＳ型半導体集積回路を形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を絶縁膜上の異種半導体層及び一体化包囲型ゲート電極を持つＣＭＯＳ（ＣＭＯＳ  ｗｉｔｈ  Ｄｉｆｆｅｒｅｎｔ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｌａｙｅｒ  ａｎｄ  Ｓｉｍｐｌｉｆｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）と命名し、以後この技術をＤＩＳＳＳＵＧ（ディスサッグ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向、チャネル部）
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、チャネル領域部）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、ソース領域部）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、ソース領域部）
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向、ソース領域部）
【図３１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３３】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図３４】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図３５】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３６】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ソース領域部）
【図３７】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル長方向）
【図３８】本発明の半導体装置における第３の実施例の製造方法の工程断面図（チャネル幅方向、ソース領域部）
【図３９】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図４０】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図４１】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４２】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４３】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４４】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４６】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４７】本発明の半導体装置における第６の実施例の模式側断面図（チャネル長方向）
【図４８】本発明の半導体装置における第７の実施例の模式側断面図（チャネル長方向）
【図４９】ＣＭＯＳのＮＯＴ回路（インバータ）
【図５０】ＣＭＯＳの２入力ＮＡＮＤ回路
【図５１】ＣＭＯＳの２入力ＮＯＲ回路
【図５２】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に複数層からなる絶縁膜及び下地絶縁膜バリア層（ＴｉＮ）を形成し、選択的に開孔し、Ｓｉ基板表面から第１の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（２）第１の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から下地絶縁膜バリア層（ＴｉＮ）上に横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）を成長させる。
（３）ＳｉＧｅ層を熱酸化させＧｅ濃度を増加（Ｓｉを酸化させ、シリコン酸化膜を形成させることによりＳｉ濃度を低下）させたＳｉＧｅ層（Ｇｅ濃度８０％程度）とする。
（４）ＳｉＧｅ層（Ｇｅ濃度８０％程度）上に縦（垂直）方向エピタキシャルＧｅ層（歪みＧｅ層となる）を成長させる。（下層半導体層の形成）
（５）下層半導体層（２層構造の歪みＧｅ層／ＳｉＧｅ層）上を含む全面に複数層からなる層間絶縁膜及び下地絶縁膜バリア層（ＴｉＮ）を形成し、選択的に開孔し、第１の縦（垂直）方向エピタキシャルＳｉ層の表面を露出させる。
（６）第１の縦（垂直）方向エピタキシャルＳｉ層上に第２の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（７）第２の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から下地絶縁膜バリア層（ＴｉＮ）上に横（水平）方向エピタキシャルＳｉ層を成長させる。（上層半導体層の形成）
（８）上層半導体層（Ｓｉ層）の一部、層間絶縁膜の一部及び第２及び第１の縦（垂直）方向エピタキシャルＳｉ層を除去し、開孔部を形成する。
（９）開孔部下の下層半導体層（２層構造の歪みＧｅ層／ＳｉＧｅ層）の一部にｐ＋型ソースドレイン領域を形成する。
（１０）開孔部に絶縁膜を平坦に埋め込み素子分離領域を形成する。
（１１）選択的に素子分離領域の一部を開孔し、上層半導体層（Ｓｉ層）及び下層半導体層（２層構造の歪みＧｅ層／ＳｉＧｅ層）の側面の一部を露出し、形成された開孔部に導電膜を平坦に埋め込み、側面接続する。
（１２）上層半導体層（Ｓｉ層）上を含む全面に絶縁膜を形成後、上層半導体層（Ｓｉ層）及び下層半導体層（２層構造の歪みＧｅ層／ＳｉＧｅ層）の一部（チャネル領域に相当する箇所）、直下の各下地絶縁膜バリア層（ＴｉＮ）及びその周囲の絶縁膜を除去する開孔部を形成する。
（１３）露出した下層半導体層（２層構造の歪みＧｅ層／ＳｉＧｅ層）の側面間に横（水平）方向エピタキシャルＧｅ層（歪みＧｅ層）を、上層半導体層の側面間に横（水平）方向エピタキシャルＳｉ層（最終的に歪みＳｉ層となる）を、順次成長する。
（１４）チャネル領域形成用の歪みＧｅ層及び歪みＳｉ層の周囲にゲート絶縁膜を介して一体化包囲型ゲート電極を平坦に埋め込む。
（１５）一体化包囲型ゲート電極に自己整合して、上層半導体層（Ｓｉ層）の一部（ソースドレイン領域形成箇所）、直下の下地絶縁膜バリア層（ＴｉＮ）及び直下の層間絶縁膜の一部を除去する開孔部を形成し、開孔部下の下層半導体層（２層構造の歪みＧｅ層／ＳｉＧｅ層）にｐ＋型ソースドレイン領域を形成する。
（１６）露出している上層半導体層（Ｓｉ層）の側面に横（水平）方向エピタキシャルＳｉＧｅ層（上層半導体層のソースドレイン領域形成箇所、Ｇｅ濃度２０％程度）を成長させる。
（１７）一体化包囲型ゲート電極に自己整合して上層半導体層（ＳｉＧｅ層）にｎ型ソースドレイン領域を形成する。
（１８）一体化包囲型ゲート電極の側壁にサイドウォールを形成後、サイドウォールに自己整合して上層半導体層（ＳｉＧｅ層）にｎ＋型ソースドレイン領域を形成する。
（１９）配線を形成し、下層半導体層及び上層半導体層にそれぞれ形成したＰチャネル及びＮチャネルＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用し、
１）下地絶縁膜バリア層（ＴｉＮ）を設けたエピタキシャル成長による単結晶半導体層の形成。
２）ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長半導体層の低温化。
３）歪みＧｅ層及び歪みＳｉ層を形成するためのＳｉＧｅ層中のＧｅ濃度の適正化。
等を考慮して、
Ｓｉ基板上にシリコン窒化膜及びシリコン酸化膜を介して、歪みＧｅ層を左右から挟んだ２層構造の歪みＧｅ層／ＳｉＧｅ層（Ｇｅ濃度８０％程度）からなる下層半導体層が設けられ、さらに直上に薄い絶縁膜及び空孔を介して、歪みＳｉ層を左右から挟んだＳｉＧｅ層（Ｇｅ濃度２０％程度）からなる上層半導体層が設けられ、歪みＧｅ層及び歪みＳｉ層の周囲にゲート絶縁膜を介して、包囲する構造に一体化包囲型ゲート電極が設けられ、一体化包囲型ゲート電極に自己整合して、２層構造の歪みＧｅ層／ＳｉＧｅ層（Ｇｅ濃度８０％程度）には、概略ｐ＋型ソースドレイン領域）が、ＳｉＧｅ層（Ｇｅ濃度２０％程度）には、概略ｎ型及びｎ＋型ソースドレイン領域が、それぞれ設けられ、歪みＧｅ層及び歪みＳｉ層には、概略チャネル領域が設けられた、積層ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなる高集積なＣＭＯＳを構成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図３２は本発明の半導体装置における第１の実施例で、図１は模式側断面図（チャネル長方向）、図２は模式側断面図（チャネル幅方向、チャネル領域部）、図３〜図３２は製造方法の工程断面図である。
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＤＩＳＳＳＵＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、５は８０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、６は膜厚１５ｎｍ程度、濃度１０１７ｃｍ−３程度のｎ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度、ソースドレイン領域形成部）、７は膜厚４５ｎｍ程度、濃度１０１７ｃｍ−３程度のｎ型のエピタキシャル歪みＧｅ層（ソースドレイン領域形成部）、８は膜厚６０ｎｍ程度、濃度１０１７ｃｍ−３程度のｎ型のエピタキシャル歪みＧｅ層（チャネル領域形成部）、９は１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１０は５ｎｍ程度のゲート酸化膜（ＨｆＯ２）、１１はゲート長３０ｎｍ程度、膜厚１００ｎｍ程度の一体化包囲型ゲート電極（ＷＳｉ）、１２は１０２０ｃｍ−３程度のｐ＋型ソース領域、１３は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１４は７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１５は８０ｎｍ程度（一部厚膜部含む）の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は埋め込み導電膜（ＷＳｉ、側面接続用）、１７は空孔、１８は膜厚６０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度、ソースドレイン領域形成部）、１９は膜厚６０ｎｍ程度、濃度１０１７ｃｍ−３程度のｐ型のエピタキシャル歪みＳｉ層（チャネル領域形成部）、２０は１０２０ｃｍ−３程度のｎ＋型ソース領域、２１は５×１０１７ｃｍ−３程度のｎ型ソース領域、２２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２４は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、２５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２８は導電プラグ（Ｗ）、２９は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３０は１０ｎｍ程度のバリアメタル（ＴａＮ）、３１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１０】
図１（チャネル長方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、選択的に下地絶縁膜バリア層（ＴｉＮ）４が設けられ、下地絶縁膜バリア層（ＴｉＮ）４上には、ｎ型の一対の２層構造からなるＳｉＧｅ層６及び歪みＧｅ層７が設けられ、一対のＳｉＧｅ層６及び歪みＧｅ層７の対向する側面間にｎ型の歪みＧｅ層８が挟まれて設けられている構造からなる下層半導体層（６、７、８）が設けられ、歪みＧｅ層７上の一部には、シリコン窒化膜（Ｓｉ３Ｎ４）９を介して空孔１７が設けられ、空孔上には、ｐ型の一対のＳｉＧｅ層１８が設けられ、一対のＳｉＧｅ層１８の対向する側面間にｐ型の歪みＳｉ層１９が挟まれて設けられている構造からなる上層半導体層（１８、１９）が設けられ、下層半導体層（６、７、８）及び上層半導体層（１８、１９）は素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）（５、１５）によりそれぞれ島状に絶縁分離されている。また垂直方向に一致する歪みＧｅ層８及びＳｉ層１９の周囲には、それぞれゲート酸化膜（ＨｆＯ２）１０を介して一体化包囲型ゲート電極（ＷＳｉ）１１がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一体化包囲型ゲート電極１１の上面部の側壁にはゲート酸化膜（ＨｆＯ２）１０を介してサイドウォール（ＳｉＯ２）２４が設けられ、ＳｉＧｅ層６及び歪みＧｅ層７には、概略ｐ＋型ソースドレイン領域（１２、１３）が設けられ、歪みＧｅ層８には、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（１２、１３）が若干横方向拡散されている）ＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（６、７、８）に形成されており、一方ＳｉＧｅ層１８には、概略ｎ型ソースドレイン領域（２１、２２）及びｎ＋型ソースドレイン領域（２０、２３）が設けられ、歪みＳｉ層１９には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２１、２２）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（１８、１９）に形成されている。またｐ＋型ドレイン領域１３及びｎ＋型ドレイン領域２３は埋め込み導電膜（ＷＳｉ）１６により側面接続されており、埋め込み導電膜（ＷＳｉ）１６、ｐ＋型ソース領域１２及びｎ＋型ソース領域２０には、それぞれバリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を介してバリアメタル（ＴａＮ）３０を有するＣｕ配線３１が接続されている。
【００１１】
図２（チャネル幅方向、チャネル領域部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、それぞれゲート酸化膜（ＳｉＯ２）１０を介して一体化包囲型ゲート電極（ＷＳｉ）１１により周囲を包囲されている歪みＧｅ層８（下層半導体層の一部）及び歪みＳｉ層１９（上層半導体層の一部）が設けられており、一体化包囲型ゲート電極１１には、バリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を介してバリアメタル（ＴａＮ）３０を有するＣｕ配線３１が接続されている。
【００１２】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）それぞれ絶縁膜上に積層した単結晶半導体層の下層半導体層（歪みＧｅ層を左右から挟んだ２層構造の歪みＧｅ層／ＳｉＧｅ層）及び上層半導体層（歪みＳｉ層を左右から挟んだＳｉＧｅ層）からなるＳＯＩ基板を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部（歪みＧｅ層あるいは歪みＳｉ層からなるチャネル領域）の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板（２層構造の歪みＧｅ層／ＳｉＧｅ層あるいはＳｉＧｅ層）にソースドレイン領域を設けた積層ＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全空乏型の単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚（歪みＳｉ層、歪みＧｅ層及びＳｉＧｅ層等）を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜（ＨｆＯ２）を介して設けられたゲート電極（ＷＳｉ）により半導体層（歪みＳｉ層あるいは歪みＧｅ層からなるチャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセスにより、それぞれ絶縁膜を介して積層した下層及び上層の単結晶半導体層を形成でき、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に、上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることにより、個々のＭＩＳ電界効果トランジスタの表面(上面)の占有面積を要しない微細な表面(上面)の占有面積を持つＣＭＯＳ回路（インバータ）を形成できることによる微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化による微細化を、ほぼ直上に積層したＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を垂直方向に側面接続できることにより配線を高集積化できることによる微細化を達成することが可能である。
また正孔の移動度を大幅に向上できる歪みＧｅ層（正孔の移動度はＧｅ層の場合、Ｓｉ層の５倍程度、ただしＳｉＧｅ層の圧縮応力により、正常なＧｅ層よりは若干格子定数が狭められ、移動度も若干低下する）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層を挟んだＳｉＧe層（ＳｉＧｅ層の引っ張り応力により、格子定数が広げられ、移動度も向上する）にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
また完全なＳＯＩ構造のＣＭＯＳ回路（インバータ）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによる誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（歪みＳｉ層あるいは歪みＧｅ層からなるチャネル領域）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
また上層及び下層半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できる（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）ことによる高速化を実現することが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置を得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図３２を参照し、チャネル長方向を示す模式側断面図を用いて説明するが、主要な工程においては、チャネル幅方向を示す模式側断面図も適宜追加して説明する。（ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１４】
図３（チャネル長方向）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）４を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３３を６０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３、下地絶縁膜バリア層（ＴｉＮ）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１５】
図４（チャネル長方向）
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層３４を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の平坦面より突出したエピタキシャルＳｉ層３４を平坦化する。次いで選択化学気相成長法によりエピタキシャルＳｉ層３４上に３０ｎｍ程度のタングステン膜３５を成長する。
【００１６】
図５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３を異方性ドライエッチングし、エピタキシャルＳｉ層３４の一部側面及び下地絶縁膜バリア層（ＴｉＮ）４の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図６（チャネル長方向）
次いで露出したエピタキシャルＳｉ層３４の側面から下地絶縁膜バリア層（ＴｉＮ）４上にｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）３６を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の開孔部を埋め込む。ここで成長したエピタキシャルＳｉＧｅ層３６は下地絶縁膜バリア層（ＴｉＮ）４により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）４がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。ただしこの下地絶縁膜バリア層（ＴｉＮ）は半導体層をエピタキシャル成長する際に存在していれば良く、半導体層成長後に除去されても成長した単結晶半導体層には何ら問題はない。後述するが、完成図においては、上層半導体層下には下地絶縁膜バリア層（ＴｉＮ）は除去され、存在していない。）
【００１８】
図７（チャネル長方向）
次いでＳｉＧｅ層３６の表面を１０００℃程度で酸化し、９０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。この際、Ｇｅはシリコン酸化膜中には拡散しないため、１５ｎｍ程度の膜厚に残されたＳｉＧｅ層はＧｅ濃度８０％程度のＳｉＧｅ層６となる。次いでＳｉＧｅ層６上のシリコン酸化膜（ＳｉＯ２）（図示せず）をエッチング除去する。
【００１９】
図８（チャネル長方向）
次いでＳｉＧｅ層６上にｎ型の縦（垂直）方向エピタキシャルＧｅ層７を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３３の平坦面より突出したエピタキシャルＧｅ層７を平坦化し、４５ｎｍ程度のＧｅ層７（歪みＧｅ層となる）を形成する。この際、タングステン膜３５も除去される。次いで９００℃程度でアニールをおこない、Ｇｅ層７の歪みを緩和する。こうして２層構造の歪みＧｅ層／ＳｉＧｅ層からなる下層半導体層（６、７）が形成される。
【００２０】
図９（チャネル長方向）
次いで歪みＧｅ層７及びＳｉ層３４をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３３及び下地絶縁膜バリア層（ＴｉＮ）４を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、８０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いで歪みＧｅ層７及びＳｉ層３４の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）５を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２１】
図１０（チャネル長方向）
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）９を１０ｎｍ程度成長する。次いで化学気相成長により、７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１４を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）３７を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３８を６０ｎｍ程度成長する。
【００２２】
図１１（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３８、下地絶縁膜バリア層（ＴｉＮ）３７、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）９を順次異方性ドライエッチングし、Ｓｉ層３４の表面を露出する開孔部（開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００２３】
図１２（チャネル長方向）
次いで露出したＳｉ層３４上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３９を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３８の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３９を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜４０を成長する。
【００２４】
図１３（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３８を異方性ドライエッチングし、エピタキシャルＳｉ層３９の一部側面及び下地絶縁膜バリア層（ＴｉＮ）３７の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２５】
図１４（チャネル長方向）
次いで露出したエピタキシャルＳｉ層３９の側面から下地絶縁膜バリア層（ＴｉＮ）３７上にｐ型の横（水平）方向エピタキシャルＳｉ層４１を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３８の開孔部を埋め込む。ここで成長したＳｉ層４１は下地絶縁膜バリア層（ＴｉＮ）３７により下地のシリコン酸化膜（ＳｉＯ２）１４の影響を受けない完全な単結晶半導体層となる。
【００２６】
図１５（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）３８をマスク層として、タングステン膜４０、Ｓｉ層（４１、３９、３４）、下地絶縁膜バリア層（ＴｉＮ）３７及びシリコン酸化膜（ＳｉＯ２）１４を順次異方性ドライエッチングし、２段の開孔部を形成する。次いで開孔部下の歪みＧｅ層７及びＳｉＧｅ層６にｐ＋型ソース領域１２（ｐ＋型ソース領域の一部となる）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソース領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソース領域は図示しておく。この際、開孔部下のｐ型のシリコン（Ｓｉ）基板１にも硼素がイオン注入されるが、問題はない。）次いでレジスト（図示せず）を除去する。
【００２７】
図１６（チャネル長方向）
次いでＳｉ層４１をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３８及び下地絶縁膜バリア層（ＴｉＮ）３７を順次異方性ドライエッチングする。ここで開孔部は３段になる。（この際、開孔部の歪みＧｅ層７上のシリコン窒化膜（Ｓｉ３Ｎ４）９も除去される。）次いで化学気相成長により、１６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層４１の平坦面より上に存在するシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１５を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２８】
図１７（チャネル長方向）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びＳｉ層４１をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５、シリコン酸化膜（ＳｉＯ２）１４及びシリコン窒化膜（Ｓｉ３Ｎ４）（９、５）を順次異方性ドライエッチングし、開孔部（開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００２９】
図１８（チャネル長方向）
次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いでＳｉ層４１及びシリコン窒化膜（Ｓｉ３Ｎ４）１５の平坦面より上に存在するタングステンシリサイド（ＷＳｉ）膜を化学的機械研磨（ＣＭＰ）し、開孔部に平坦にタングステンシリサイド（ＷＳｉ）膜１６を埋め込み、Ｓｉ層４１、下地絶縁膜バリア層（ＴｉＮ）３７、歪みＧｅ層７、ＳｉＧｅ層６及び下地絶縁膜バリア層（ＴｉＮ）４を側面接続する。
【００３０】
図１９（チャネル長方向）及び図２０（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）４２を１０ｎｍ程度成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４３を９０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４３、シリコン酸化膜（ＳｉＯ２）４２、Ｓｉ層４１、下地絶縁膜バリア層（ＴｉＮ）３７、シリコン窒化膜（Ｓｉ３Ｎ４）１５（Ｓｉ層４１の幅方向の両側に存在）、シリコン酸化膜（ＳｉＯ２）１４、シリコン窒化膜（Ｓｉ３Ｎ４）９、歪みＧｅ層７、ＳｉＧｅ層６、下地絶縁膜バリア層（ＴｉＮ）４、シリコン窒化膜（Ｓｉ３Ｎ４）５（歪みＧｅ層７及びＳｉＧｅ層６の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。（図２０における波線は側断面より若干奥のＳｉ層４１、歪みＧｅ層７及びＳｉＧｅ層６を図示している。）
【００３１】
図２１（チャネル長方向）及び図２２（チャネル幅方向、チャネル領域部）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により側面がそれぞれ露出している歪みＧｅ層７及びＳｉＧｅ層６（Ｇｅ濃度８０％程度）間に、ｎ型の横（水平）方向エピタキシャルＧｅ層８（歪みＧｅ層となる）を成長し、一部の下部に空孔を有する下層半導体層（６、７、８）を形成する。（この際、空孔直上は下地の影響が全くない単結晶ゲルマニウム層となる。またＳｉ層４１間にはＧｅ層は当然成長しない。）
【００３２】
図２３（チャネル長方向）及び図２４（チャネル幅方向、チャネル領域部）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により側面が露出しているＳｉ層４１間に、ｐ型の横（水平）方向エピタキシャルＳｉ層１９を成長し、一部の下部に空孔を有する上層半導体層（１９、４１）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出している歪みＧｅ層８及びＳｉ層１９の全周囲に５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１０を成長する。（この際、開孔部の側面及び底面、且つシリコン窒化膜（Ｓｉ３Ｎ４）４３の上面にもゲート酸化膜（ＨｆＯ２）１０が成長する。）次いでＳｉ層１９を貫通する、２５ｋｅｖ程度の加速電圧で歪みＧｅ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層１９に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜（ＨｆＯ２）１０の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４３上に成長された余分のゲート酸化膜（ＨｆＯ２）１０及びタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた一体化包囲型ゲート電極（ＷＳｉ）１１が形成される。次いで９００℃程度でランニングし、チャネル領域を活性化する。
【００３３】
図２５（チャネル長方向）及び図２６（チャネル幅方向、ソース領域部）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４３及びシリコン酸化膜（ＳｉＯ２）４２をエッチング除去する。次いで一体化包囲型ゲート電極（ＷＳｉ）１１、シリコン窒化膜（Ｓｉ３Ｎ４）１５及び埋め込み導電膜（ＷＳｉ）１６をマスク層として、露出しているＳｉ層４１、下地絶縁膜バリア層（ＴｉＮ）３７及びシリコン酸化膜（ＳｉＯ２）１４を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）９を露出する開孔部を形成する。次いで一体化包囲型ゲート電極（ＷＳｉ）１１、シリコン窒化膜（Ｓｉ３Ｎ４）１５及び埋め込み導電膜（ＷＳｉ）１６をマスク層として、歪みＧｅ層７及びＳｉＧｅ層６にｐ＋型ソースドレイン領域（１２、１３）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）
【００３４】
図２７（チャネル長方向）及び図２８（チャネル幅方向、ソース領域部）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により露出しているＳｉ層１９の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層１８（Ｇｅ濃度２０％程度）を成長し、下部に空孔１７を有する上層半導体層（１８、１９）を形成する。このためチャネル領域は歪みＳｉ層１９となる。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで一体化包囲型ゲート電極（ＷＳｉ）１１、シリコン窒化膜（Ｓｉ３Ｎ４）１５及び埋め込み導電膜（ＷＳｉ）１６をマスク層として、Ｓｉ層１８にｎ型ソースドレイン領域（２１、２２）形成用の燐のイオン注入をおこなう。（ここではｎ型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００３５】
図２９（チャネル長方向）及び図３０（チャネル幅方向、ソース領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、一体化包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にサイドウォール（ＳｉＯ２）２４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２４及び一体化包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（２０、２３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（２１、２２）、ｎ＋型ソースドレイン領域（２０、２３）及びｐ＋型ソースドレイン領域（１２、１３）を形成する。
【００３６】
図３１（チャネル長方向）
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜２５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２６、ＰＳＧ膜２５及びシリコン窒化膜（Ｓｉ３Ｎ４）１５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３７】
図３２（チャネル長方向）
次いで化学気相成長により、バリアメタルとなるＴｉＮ２７を成長する。次いで化学気相成長により、タングステン（Ｗ）２８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２７を有する導電プラグ（Ｗ）２８を形成する。
【００３８】
図１（チャネル長方向）及び図２（チャネル幅方向、チャネル領域部）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３０を有するＣｕ配線３１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長し、本願発明のＤＩＳＳＳＵＧ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例２】
【００３９】
図３３は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＳＳＳＵＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜３２は図１と同じ物を、４４は埋め込み導電膜（ＷＳｉ）を示している。
同図においては、ＰチャネルＭＩＳ電界効果トランジスタを形成する半導体層の一部（ソース領域の一部）が埋め込み導電膜（ＷＳｉ）により形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においては、ＰチャネルＭＩＳ電界効果トランジスタのソース領域を１回のイオン注入でおこなうことができ、第１の実施例と同様の効果を得ることができる。
【実施例３】
【００４０】
図３４〜図３８は本発明の半導体装置における第３の実施例で、図３４は模式側断面図、図３５〜図３８は製造方法の工程断面図である。
図３４は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＳＳＳＵＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜３２は図１と同じ物を、４５は空孔を包囲するシリコン酸化膜（ＳｉＯ２）を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタのソースドレイン領域下に直接空孔が存在しないように、空孔を包囲するシリコン酸化膜（ＳｉＯ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのソース領域間容量はやや増えるが、ＮチャネルＭＩＳ電界効果トランジスタのソースドレイン領域下の電流リーク耐性をより強化することが可能である。
【００４１】
次いで本発明に係る半導体装置における第３の実施例の製造方法について、図３５〜図３８及び図３４を参照して説明する。
第１の実施例に示される図３〜図２８の工程をおこなった後、図３５〜図３８の工程をおこなう。
【００４２】
図３５（チャネル長方向）及び図３６（チャネル幅方向、ソース領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、一体化包囲型ゲート電極（ＷＳｉ）１１及びＳｉＧe層１８をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５（ＳｉＧｅ層１８の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１４を選択的に順次異方性ドライエッチングし、ＳｉＧｅ層１８の幅方向の両側に空孔１７に達する間隙部（幅４０ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００４３】
図３７（チャネル長方向）及び図３８（チャネル幅方向、ソース領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、ＳｉＧｅ層１８とシリコン窒化膜（Ｓｉ３Ｎ４）１５の間隙部を埋め込み、ＳｉＧｅ層１８の下面、ゲート酸化膜（ＨｆＯ２）１０を介した一体化包囲型ゲート電極（ＷＳｉ）１１の中間部の側面、シリコン酸化膜（ＳｉＯ２）１４及び導電膜（ＷＳｉ）１６の側面、歪みＧｅ層７上のシリコン窒化膜（Ｓｉ３Ｎ４）９の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４５を形成し、シリコン酸化膜（ＳｉＯ２）４５に包囲された空孔１７を設け、ゲート酸化膜（ＨｆＯ２）１０を介した一体化包囲型ゲート電極（ＷＳｉ）１１の上面部の側壁にサイドウォール（ＳｉＯ２）２４を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２４及び一体化包囲型ゲート電極（ＷＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（２０、２３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（２１、２２）、ｎ＋型ソースドレイン領域（２０、２３）及びｐ＋型ソースドレイン領域（１２、１３）を形成する。
【００４４】
次いで図３１〜図３２の工程をおこなった後、図３４（チャネル長方向）の工程をおこなう。
【００４５】
図３４（チャネル長方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３０を有するＣｕ配線３１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長し、本願発明のＤＩＳＳＳＵＧ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例４】
【００４６】
図３９は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＳＳＳＵＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜６、８〜３２は図１と同じ物を示している。
同図においては、下層半導体層がチャネル領域を形成する歪みＧｅ層を左右からＳｉＧｅ層（Ｇｅ濃度８０％程度）で挟んだ構造に形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや簡単になるが、格子定数が小さいＳｉＧｅ層（Ｇｅ濃度８０％程度）の圧縮応力を受け、歪みＧｅ層の格子定数がやや縮小されるため、正孔の移動度が低減され、ＰチャネルのＭＩＳ電界効果トランジスタにおいて、やや高速性が劣ることになる。
【実施例５】
【００４７】
図４０〜図４６は本発明の半導体装置における第５の実施例で、図４０は模式側断面図、図４１〜図４６は製造方法の工程断面図である。
図４０は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＳＳＳＵＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜５、８〜３２は図１と同じ物を、４６はｎ型のエピタキシャルＧｅ層、４６ａは１回目エピタキシャル成長のｎ型Ｇｅ層、４６ｂは２回目エピタキシャル成長のｎ型Ｇｅ層、４７はｎ型のエピタキシャルＧｅ層、４８はシリコン窒化膜（Ｓｉ３Ｎ４）、４９はシリコン酸化膜（ＳｉＯ２）、５０は選択化学気相成長導電膜（Ｗ）を示している。
同図においては、下層半導体層がすべてＧｅ層で形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、下層半導体層をＧｅ層のみで形成できるため、正孔の移動度をさらに増加できることになり、ＰチャネルのＭＩＳ電界効果トランジスタのさらなる高速化が実現できる。
【００４８】
次いで本発明に係る半導体装置における第５の実施例の製造方法について、図４１〜図４６及び図４０を参照して説明する。
第１の実施例に示される図３〜図９の工程をおこなった後、図４１〜図４６の工程をおこなう。
【００４９】
図４１（チャネル長方向）
次いでＳｉ層３４を２０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いで化学的機械研磨（ＣＭＰ）し、歪みＧｅ層７及びシリコン窒化膜（Ｓｉ３Ｎ４）５上に成長したシリコン窒化膜（Ｓｉ３Ｎ４）を除去し、開孔部に窒化膜（Ｓｉ３Ｎ４）４８を平坦に埋め込む。
【００５０】
図４２（チャネル長方向）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４９、歪みＧｅ層７及びＳｉＧｅ層６を選択的に順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００５１】
図４３（チャネル長方向）
次いで露出した歪みＧｅ層７及びＳｉＧｅ層６の側面間にｎ型の横（水平）方向エピタキシャルＧｅ層４６ａを成長する。（下地絶縁膜バリア層（ＴｉＮ）４上にエピタキシャル成長するため、下地の絶縁膜の影響がない完全な単結晶ゲルマニウム層が得られる。）次いで選択化学気相成長法によりエピタキシャルＧｅ層４６ａ上に３０ｎｍ程度のタングステン膜５０を成長する。
【００５２】
図４４（チャネル長方向）
次いでシリコン酸化膜（ＳｉＯ２）４９を全面異方性ドライエッチングする。次いでタングステン膜５０及びシリコン窒化膜（Ｓｉ３Ｎ４）（５、４８）をマスク層として、歪みＧｅ層７及びＳｉＧｅ層６を順次異方性ドライエッチングし、開孔部を形成する。
【００５３】
図４５（チャネル長方向）
次いで露出したＧｅ層４６ａの側面から開孔部を埋め込むようにｎ型の横（水平）方向エピタキシャルＧｅ層４６ｂを成長する。（下地絶縁膜バリア層（ＴｉＮ）４上にエピタキシャル成長するため、下地の絶縁膜の影響がない完全な単結晶ゲルマニウム層が得られる。）
【００５４】
図４６（チャネル長方向）
次いで化学的機械研磨（ＣＭＰ）し、タングステン膜５０を除去し、平坦化する。次いで１０００℃程度、窒素雰囲気でアニールをおこない歪みがないＧｅ層４６を形成する。
【００５５】
次いで図１０〜図３２の工程をおこなった後、図４０（チャネル長方向）の工程をおこなう。
【００５６】
図４０（チャネル長方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３０を有するＣｕ配線３１を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長し、本願発明のＤＩＳＳＳＵＧ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例６】
【００５７】
図４７は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＳＳＳＵＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜３２は図１と同じ物を、５１はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、上層半導体層に形成するＮチャネルのＭＩＳ電界効果トランジスタのソースドレイン領域が、いわゆるメタルソースドレイン領域に形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、メタルソースドレイン領域の形成によりＮチャネルのＭＩＳ電界効果トランジスタのソースドレイン領域の抵抗が低減できるため、より高速化が可能となる。
【実施例７】
【００５８】
図４８は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＩＳＳＳＵＧ構造に形成したショートチャネルのＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜３２は図１と同じ物を示している。
同図においては、左側半分には、第１の実施例と全く同じ構造のＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域直接接続型の微細なＣＭＯＳが形成され、右側半分には、Ｎチャネル及びＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域がそれぞれ独立して配線層に接続しているやや大きめなＣＭＯＳが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、ＮＯＴ回路（インバータ）以外に２入力ＮＡＮＤ回路あるいは２入力ＮＯＲ回路にも適用できる構成を取ったものであり、これらを使い分けることにより、極めて高集積なＣＭＯＳ型半導体集積回路を形成することが可能である。
【００５９】
半導体層を成長させる場合は、通常の化学気相成長によるばかりでなく、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また半導体基板としてＳｉ基板を使用しているが、これに限定されず、Ｇｅ基板を使用しても、ＳｉＧe基板を使用してもよく、要はＳｉＧe層を介在させＧｅ濃度を変える工夫をしてやればよい。
また実施例に記載されたＧｅ濃度は１つの目安であり、これに限定されるものではない。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、下地絶縁膜バリア層等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記構造のＣＭＯＳはＡＮＤ回路にもＯＲ回路にも適用可能であるし、２入力に限らず３入力以上の回路に適用することも可能である。
【産業上の利用可能性】
【００６０】
本願発明は、特に極めて高速で、高信頼且つ高集積なＣＭＯＳ型の半導体集積回路を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
【符号の説明】
【００６１】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    下地絶縁膜バリア層（ＴｉＮ）
５    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
６    ｎ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度８０％程度）
７    ｎ型のエピタキシャル歪みＧｅ層
８    ｎ型のエピタキシャル歪みＧｅ層
９    シリコン窒化膜（Ｓｉ３Ｎ４）
１０  ゲート酸化膜（ＨｆＯ２）
１１  一体化包囲型ゲート電極（ＷＳｉ）
１２  ｐ＋型ソース領域
１３  ｐ＋型ドレイン領域
１４  シリコン酸化膜（ＳｉＯ２）
１５  シリコン窒化膜（Ｓｉ３Ｎ４）
１６  埋め込み導電膜（ＷＳｉ、側面接続用）
１７  空孔
１８  ｐ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）
１９  ｐ型のエピタキシャル歪みＳｉ層
２０  ｎ＋型ソース領域
２１  ｎ型ソース領域
２２  ｎ型ドレイン領域
２３  ｎ＋型ドレイン領域
２４  サイドウォール（ＳｉＯ２）
２５  燐珪酸ガラス（ＰＳＧ）膜
２６  シリコン窒化膜（Ｓｉ３Ｎ４）
２７  バリアメタル（ＴｉＮ）
２８  導電プラグ（Ｗ）
２９  層間絶縁膜（ＳｉＯＣ）
３０  バリアメタル（ＴａＮ）
３１  Ｃｕ配線（Ｃｕシード層含む）
３２  バリア絶縁膜（Ｓｉ３Ｎ４）
３３  シリコン窒化膜（Ｓｉ３Ｎ４）
３４  ｎ型のエピタキシャルＳｉ層
３５  選択化学気相成長導電膜（Ｗ）
３６  ｎ型のエピタキシャルＳｉＧｅ層（Ｇｅ濃度２０％程度）
３７  下地絶縁膜バリア層（ＴｉＮ）
３８  シリコン窒化膜（Ｓｉ３Ｎ４）
３９  ｐ型のエピタキシャルＳｉ層
４０  選択化学気相成長導電膜（Ｗ）
４１  ｐ型のエピタキシャルＳｉ層
４２  シリコン酸化膜（ＳｉＯ２）
４３  シリコン窒化膜（Ｓｉ３Ｎ４）
４４  埋め込み導電膜（ＷＳｉ）
４５  空孔を包囲するシリコン酸化膜（ＳｉＯ２）
４６  ｎ型のエピタキシャルＧｅ層
４６ａ１回目エピタキシャル成長のｎ型Ｇｅ層
４６ｂ２回目エピタキシャル成長のｎ型Ｇｅ層
４７  ｎ型のエピタキシャルＧｅ層
４８  シリコン窒化膜（Ｓｉ３Ｎ４）
４９  シリコン酸化膜（ＳｉＯ２）
５０  選択化学気相成長導電膜（Ｗ）
５１  サリサイド層（ＣｏＳｉ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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