(57)【要約】【課題】消去電圧を小さくすることができる、半導体装置及び半導体装置の製造方法が提供される。【解決手段】半導体装置は、半導体層と、前記半導体層上に第１絶縁膜を介して設けられた、浮遊ゲート電極と、消去電圧が印加される、消去ゲート電極とを備える。前記浮遊ゲート電極は、第２絶縁膜を介して前記消去ゲート電極に対向する、対向領域を含む。前記対向領域は、前記消去ゲート電極に前記消去電圧が印加された場合に、複数の電界集中部分が形成されるような形状を有している。【選択図】図２
2014096421.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に第１絶縁膜を介して設けられた、浮遊ゲート電極と、
消去電圧が印加される、消去ゲート電極と、
を具備し、
前記浮遊ゲート電極は、第２絶縁膜を介して前記消去ゲート電極に対向する、対向領域を含み、
前記対向領域は、前記消去ゲート電極に前記消去電圧が印加された場合に、複数の電界集中部分が形成されるような形状を有している
半導体装置。
【請求項２】
請求項１に記載された半導体装置であって、
前記対向領域において、前記浮遊ゲート電極の断面形状は、複数の角部を有している
半導体装置。
【請求項３】
請求項２に記載された半導体装置であって、
前記対向領域において、前記浮遊ゲート電極の断面形状は、階段状である
半導体装置。
【請求項４】
請求項１に記載された半導体装置であって、
更に、
前記半導体層に設けられたソース領域及びドレイン領域、
を具備し、
前記浮遊ゲート電極は、上方から見た場合に、前記ソース領域とドレイン領域との間に配置されている
半導体装置。
【請求項５】
請求項１に記載された半導体装置であって、
更に、
読み出し時に読み出し電圧が印加される、制御ゲート電極
を具備する
半導体装置。
【請求項６】
請求項２に記載された半導体層装置であって、
前記複数の角部の各々は、先鋭形状を有している
半導体装置。
【請求項７】
請求項２に記載された半導体装置であって、
前記消去ゲート電極には、前記複数の角部に対応するように、複数の凹部が設けられている
半導体装置。
【請求項８】
半導体層と、
前記半導体層上に第１絶縁膜を介して設けられた、浮遊ゲート電極と、
消去電圧が印加される、消去ゲート電極と、
を具備し、
前記浮遊ゲート電極は、第２絶縁膜を介して前記消去ゲート電極に対向する、対向領域を含み、
前記対向領域は、前記消去ゲート電極に前記消去電圧が印加された場合に、複数の電界集中部分が形成されるような形状を有している
半導体装置の製造方法であって、
前記半導体層上に、前記第１絶縁膜を介して前記浮遊ゲート電極を形成する工程と、
前記消去ゲート電極を形成する工程と、
を具備する
半導体装置の製造方法。
【請求項９】
請求項８に記載された半導体装置の製造方法であって、
前記浮遊ゲート電極を形成する工程は、
前記半導体層上に、前記第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、浮遊ゲート電極用材料層を形成する工程と、
前記浮遊ゲート電極が形成されるように、前記浮遊ゲート電極用材料層を加工する工程とを含み、
前記浮遊ゲート電極用材料層を加工する工程は、
前記浮遊ゲート電極用材料層上に、消去ゲート電極形成予定領域において前記浮遊ゲート電極用材料層が露出するように、被覆層を形成する工程と、
前記被覆層の前記消去ゲート電極形成予定領域側の側部を覆うように、第１側壁層を形成する工程と、
前記被覆層及び前記第１側壁層をマスクとして、前記浮遊ゲート電極用材料層を、前記第１絶縁層が露出しないような深さだけエッチングする工程と、
前記エッチングする工程の後に、前記第１側壁層の側部を覆うように、第２側壁層を形成する工程と、
前記被覆層、前記第１側壁層、及び前記第２側壁層をマスクとして、前記浮遊ゲート電極用材料層をエッチングする工程とを備える
半導体装置の製造方法。
【請求項１０】
請求項９に記載された半導体装置の製造方法であって、
前記消去ゲート電極を形成する工程は、
前記第１側壁層及び前記第２側壁層を除去する工程と、
前記消去ゲート電極形成予定領域において前記浮遊ゲート電極及び前記被覆層が覆われるように、前記第２絶縁膜を形成する工程と、
前記第２絶縁膜上に前記消去ゲート電極を形成する工程とを備える
半導体装置の製造方法。
【請求項１１】
請求項９に記載された半導体装置の製造方法であって、
更に、
前記浮遊ゲート電極を形成する工程の後に、前記半導体層にソース領域又はドレイン領域を形成する工程、
を具備し、
前記消去ゲート電極を形成する工程は、前記ソース領域又はドレイン領域を形成する工程の後に実行される
半導体装置の製造方法。
【請求項１２】
請求項９に記載された半導体装置の製造方法であって、
前記被覆層を形成する工程は、
前記浮遊ゲート電極用材料層上に、第３絶縁膜を形成する工程と、
前記第３絶縁膜層上に、制御ゲート電極用材料層を形成する工程と、
消去ゲート電極形成予定領域において前記浮遊ゲート電極用材料層が露出するように、前記第３絶縁膜及び前記制御ゲート電極用材料層を加工する工程を含む
半導体装置の製造方法。
【請求項１３】
請求項９に記載された半導体装置の製造方法であって、
前記被覆層、前記第１側壁層、及び前記第２側壁層をマスクとして、前記浮遊ゲート電極用材料層をエッチングする工程は、前記第１絶縁層が露出しないような深さだけエッチングを行なう工程を含み、
前記浮遊ゲート電極用材料層を加工する工程は、更に、
前記被覆層、前記第１側壁層、及び前記第２側壁層をマスクとして、前記浮遊ゲート電極用材料層をエッチングする工程の後に、前記第２側壁層の側部を覆うように、第３側壁層を形成する工程と、
前記被覆層、前記第１側壁層、前記第２側壁層及び前記第３側壁層をマスクとして、前記浮遊ゲート電極用材料層をエッチングする工程とを備える
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、不揮発性半導体記憶装置が知られている。不揮発性半導体記憶装置として、フラッシュメモリが知られている。
【０００３】
特許文献１（特開２００９−４４１６４号公報）には、スプリット・ゲート型不揮発性メモリ・セルが開示されている。このセルは、チャネル領域の一部の上方にある選択ゲートと、チャネル領域の別の部分の上にある浮遊ゲートと、浮遊ゲートの上方にある制御ゲートと、浮遊ゲートに隣接する消去ゲートとを有する。消去ゲートは、浮遊ゲートの上に伸びるオーバーハングを有する。
【０００４】
また、特許文献２（特開平７−２２１２０６号公報）には、コントロールゲートに被覆されたフローティングゲートの一方の上縁部を等方性エッチングにより尖鋭に加工する点が開示されている。
【０００５】
更に、特許文献３（特開２００６−１０８６６８号公報）には、半導体素子が開示されている。この半導体素子は、半導体基板上に配置され絶縁されたフローティングゲートと、フローティングゲートの少なくとも一側面に形成された絶縁されたプログラムゲートと、フローティングゲートに隣接して配置され絶縁された消去ゲートとを含む。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−４４１６４号公報
【特許文献２】特開平７−２２１２０６号公報
【特許文献３】特開２００６−１０８６６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
不揮発性記憶装置においては、書き込み時に、浮遊ゲート電極に電荷が注入される。一方、消去時には、消去用のゲート電極に消去電圧が印加される。消去電圧の印加により、浮遊ゲート電極内の電荷が、消去用のゲート電極に引き抜かれる。
【０００８】
ここで、消去時には、消去電圧として、高電圧が必要となる。高電圧を印加するため、半導体装置の周辺回路の面積が増大し、コストが大きくなる。例えば、ローエンド向けフラッシュ混載マイクロコンピュータの開発においては、低コスト化、及び高集積化が、非常に重要視されている。
【０００９】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明かになるであろう。
【課題を解決するための手段】
【００１０】
一実施形態に係る半導体装置は、半導体層と、前記半導体層上に第１絶縁膜を介して設けられた、浮遊ゲート電極と、消去電圧が印加される、消去ゲート電極とを備える。前記浮遊ゲート電極は、第２絶縁膜を介して前記消去ゲート電極に対向する、対向領域を含む。前記対向領域は、前記消去ゲート電極に前記消去電圧が印加された場合に、複数の電界集中部分が形成されるような形状を有している。
半導体装置。
【００１１】
他の一実施形態に係る半導体装置の製造方法は、半導体層と、前記半導体層上に第１絶縁膜を介して設けられた、浮遊ゲート電極と、消去電圧が印加される、消去ゲート電極とを備える半導体装置の製造方法である。前記浮遊ゲート電極は、第２絶縁膜を介して前記消去ゲート電極に対向する、対向領域を含み、前記対向領域は、前記消去ゲート電極に前記消去電圧が印加された場合に、複数の電界集中部分が形成されるような形状を有している。この半導体装置の製造方法は、前記半導体層上に、前記第１絶縁膜を介して前記浮遊ゲート電極を形成する工程と、前記消去ゲート電極を形成する工程とを備える。
【発明の効果】
【００１２】
上記一実施形態によれば、消去電圧を小さくすることができる、半導体装置及び半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１３】
【図１】図１は、第１の実施形態に係る半導体装置を示す平面図である。
【図２】図２は、図１のＡＡ’断面を示す断面図である。
【図３】図３は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】図１５は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８は、第２の実施形態に係る半導体装置を示す断面図である。
【図１９】図１９は、比較例としての半導体装置を示す断面図である。
【図２０】図２０は、第３の実施形態に係る半導体装置を概略的に示す断面図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照しつつ、実施の形態について説明する。
【００１５】
（第１の実施形態）
図１は、本実施形態に係る半導体装置１を示す平面図である。図１には、互いに直交する第１方向及び第２方向が定義されている。図１に示されるように、半導体装置１は、複数のセルを有している。
【００１６】
図２は、図１のＡＡ’断面を示す断面図であり、第１方向において隣接する２つのセルを示す図である。
【００１７】
図２に示されるように、半導体装置１は、半導体基板６（半導体層）、ソース領域（２−１）、ドレイン領域（２−２）、浮遊ゲート電極７、制御ゲート電極４、選択ゲート電極３、及び消去ゲート電極５を備えている。図１に示されるように、制御ゲート電極４、選択ゲート電極３、及び消去ゲート電極５は、それぞれ、第２方向に沿って伸びている。
【００１８】
半導体基板６は、例えば、Ｐ型単結晶シリコン基板などにより、実現される。
【００１９】
ソース領域２−１及びドレイン領域２−２（拡散層２）は、半導体基板６の主面に設けられている。ソース領域２−１及びドレイン領域２−２は、半導体基板６とは逆の導電型を有しており、例えば、ｎ型不純物領域である。ソース領域２−１とドレイン領域２−２とは、離隔している。半導体基板６において、ソース領域２−１とドレイン領域２−２との間の領域は、チャネル形成領域となる。
【００２０】
浮遊ゲート電極７は、第１絶縁膜８を介して、半導体基板６の主面上に配置されている。浮遊ゲート電極７は、上方から見たときに、ソース領域２−１とドレイン領域２−２との間に位置するように、配置されている。また、上方から見たとき、浮遊ゲート電極７とドレイン領域２−２とは、離れている。
【００２１】
制御ゲート電極４は、第３絶縁膜１０を介して、浮遊ゲート電極７上に配置されている。制御ゲート電極４上には、絶縁層１１が設けられている。第３絶縁膜１０、制御ゲート電極４、及び絶縁層１１の側部は、第４絶縁膜１２により覆われている。
【００２２】
消去ゲート電極５は、第２絶縁膜９（トンネル絶縁膜）を介して浮遊ゲート電極７の端部を覆うように、配置されている。具体的には、消去ゲート電極５は、第１方向における浮遊ゲート電極７の一端部を覆っている。これにより、浮遊ゲート電極７の一部の領域（端部領域）は、消去ゲート電極５の一部と対向している。浮遊ゲート電極７のうち、消去ゲート電極５に対向する領域が、対向領域２４と称される。また、消去ゲート電極５は、第２絶縁膜９を介して、ソース領域２−１をも覆っている。
【００２３】
選択ゲート電極３は、選択ゲート絶縁膜２８を介して半導体基板６上に配置されている。選択ゲート電極３は、上方から見た場合に、浮遊ゲート電極７とドレイン領域２−２との間に位置するように、配置されている。選択ゲート電極３と浮遊ゲート電極７との間は、第４絶縁膜１２により絶縁されている。また、選択ゲート電極３と制御ゲート電極４との間も、第４絶縁膜１２により絶縁されている。選択ゲート電極３のドレイン領域側２−２の側部には、第５絶縁膜１５が設けられている。
【００２４】
消去ゲート電極５、絶縁層１１、選択ゲート電極３は、層間絶縁膜１３により覆われている。層間絶縁膜１３上には、第１配線層１７が設けられている。層間絶縁膜１３には、コンタクト１６が埋め込まれている。ドレイン領域２−２は、コンタクト１６を介して、第１配線層１７に設けられた配線に接続されている。
【００２５】
上述の半導体装置において、データの書き込み時には、書き込み対象のセルについて、電圧が印加される。具体的には、ソース領域２−１とドレイン領域２−２との間に書込み電流が流れるように、制御ゲート電極４及び選択ゲート電極３等に電圧が印加される。これにより、半導体基板６側から浮遊ゲート電極７に、電荷が注入される。読み出し時には、制御ゲート電極４、選択ゲート電極3に読み出し電圧が印加される。更に、ソース領域２−１とドレイン領域２−２との間にも電圧が印加される。浮遊ゲート電極７に電荷が注入されているか否かにより、ソース領域２−１とドレイン領域２−２との間を電流が流れるか否かが決まる。従って、ソース領域２−１とドレイン領域２−２との間の電流の有無を検出することにより、データが読み出される。
【００２６】
一方、消去時には、消去ゲート電極５に、消去電圧が印加される。消去電圧の印加により、浮遊ゲート電極７に注入された電荷が、消去ゲート電極５側へ引き抜かれる。
【００２７】
ここで、本実施形態では、浮遊ゲート電極７が、消去電圧が印加されたときに複数の電界集中部分が形成されるような形状を有している。具体的には、図２に示されるように、浮遊ゲート電極７が、対向領域２４において、複数の角部を有している。より具体的には、対向領域２４において、浮遊ゲート電極７の断面形状が、階段状となっている。一方、消去ゲート電極５も、対向領域２４に対応する形状を有している。すなわち、消去ゲート電極５において、浮遊ゲート電極７に対向する部分には、複数の角部に対応する複数の凹部が設けられている。
【００２８】
消去時に、浮遊ゲート電極７中の電荷は、電界集中部分を介して、消去ゲート電極５に引き抜かれる。本実施形態では、消去時に、複数の角部のそれぞれにおいて、電界集中部分が形成される。従って、電荷は、浮遊ゲート電極７から、複数の部分（複数の角部）を介して、消去ゲート電極５へ移動する。複数の部分において電荷が引き抜かれる為、電荷が引き抜かれる部分が１部分のみである場合と比較し、消去効率が向上し、消去時間を短縮できる。また、消去電圧を抑制できる。また、これにより、周辺回路の面積を縮小でき、低コスト化が可能となる。
【００２９】
また、消去動作が繰り返されると、電荷が第２絶縁膜９を繰り返し通過することになる。その結果、第２絶縁膜９が劣化する。従って、第２絶縁膜９の劣化により、半導体装置１の寿命が決まる。ここで、本実施形態によれば、消去時に、電荷が、複数の部分を介して引き抜かれる。従って、電荷が引き抜かれる部分が１部分のみである場合と比較し、本実施形態では、各部分（各角部）における電荷の通過量が少なくなる。これにより、第２絶縁膜９の劣化を抑えることができ、半導体装置１の耐久性を向上させることができる。
【００３０】
尚、複数の角部の各々は、深い部分ほど浮遊ゲート電極７の第１方向における幅が小さくなるような形状を有していることが好ましい。すなわち、角部の角度（上面と側面とがなす角度）は、９０°より小さいことが好ましい。すなわち、各角部は、先鋭形状を有していることが好ましい。すなわち、浮遊ゲート電極７は、対向領域２４において、逆テーパ形状であることが好ましい。このような形状を採用すれば、各角部において電界強度が増し、より消去効率を向上させることができる。
【００３１】
また、本実施形態では、消去ゲート電極５において、対向領域２４の角部に対応する部分が、凹部になっている。単に浮遊ゲート電極７の端部に複数の角部が設けられている場合、浮遊ゲート電極７と消去ゲート電極５との間のカップリング容量が増大してしまうことがある。カップリング容量が増大すれば、消去効率が低下する。これに対し、本実施形態によれば、消去ゲート電極５が、対向領域２４に対応する形状を有している（浮遊ゲート電極７に沿うような形状を有している）ため、カップリング容量の増大を防ぐことができる。
【００３２】
続いて、本実施形態に係る半導体装置１の製造方法について説明する。
【００３３】
図３乃至図１７は、本実施形態に係る半導体装置１の製造方法を示す断面図である。
【００３４】
ステップＳ１：浮遊ゲート電極用材料層及び制御ゲート電極用材料層の形成
まず、図３に示されるように、半導体基板６上に、第１絶縁膜８が形成される。第１絶縁膜８としては、例えば、シリコン酸化膜が用いられる。次いで、第１絶縁膜８上に、浮遊ゲート電極用材料層７−１が形成される。浮遊ゲート電極用材料層７−１は、例えば、ポリシリコン膜により形成される。次いで、浮遊ゲート電極用材料層７−１上に、第３絶縁膜１０が形成される。第３絶縁膜１０としては、例えば、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）が用いられる。次いで、第３絶縁膜１０上に、制御ゲート電極用材料層４−１が形成される。制御ゲート電極用材料層４−１としては、例えば、ポリシリコン膜が用いられる。更に、制御ゲート電極用材料層４−１上に、絶縁層１１が形成される。絶縁層１１は、ハードマスクとして機能する層である。絶縁層１１としては、例えば、シリコン窒化膜が用いられる。
【００３５】
ステップＳ２：被覆層１４の形成
次いで、図４に示されるように、消去ゲート電極形成予定領域２０及び選択ゲート電極形成予定領域２７において浮遊ゲート電極用材料層７−１が露出するように、絶縁層１１、制御ゲート電極用材料層４−１、及び第１絶縁膜８が加工される。具体的には、図示しないレジスト膜が絶縁層１１上に堆積され、堆積されたレジスト膜をマスクとして、異方性エッチングにより、絶縁層１１、制御ゲート電極用材料層４−１、及び第１絶縁膜８が除去される。これにより、制御ゲート電極用材料層４−１が加工され、制御ゲート電極４が得られる。また、浮遊ゲート電極が形成される予定の領域においては、絶縁層１１、制御ゲート電極４、及び第１絶縁膜８が残存する。残存した絶縁層１１、制御ゲート電極４、及び第３絶縁膜１０は、被覆層１４と称される。
【００３６】
ステップＳ３：浮遊ゲート電極用材料層７−１の加工
次いで、図５に示されるように、レジスト１８が、消去ゲート電極形成予定領域２０を覆い、選択ゲート電極形成予定領域２７を覆わないように、堆積される。さらに、レジスト１８をマスクとして、浮遊ゲート電極用材料層７−１が、異方性エッチングにより除去される。これにより、選択ゲート電極形成予定領域２７において、第１絶縁膜８が露出する。
【００３７】
ステップＳ４：第４絶縁膜１２の形成
次いで、図６に示されるように、被覆層１４の側部を覆うように、第４絶縁膜１２が形成される。第４絶縁膜１２としては、例えば、ＯＮ膜（シリコン酸化膜／シリコン窒化膜）が用いられる。具体的には、第４絶縁膜１２は、第１絶縁膜８、絶縁層１１、及び浮遊ゲート電極用材料層７−１を被覆するように、堆積される。次いで、堆積された第４絶縁膜１２が、異方性エッチングにより除去される。これにより、被覆層１４の側部に、第４絶縁膜１２が形成される。尚、第４絶縁膜１２は、浮遊ゲート電極用材料層７−１における選択ゲート電極形成予定領域２７側の側部にも、設けられる。
【００３８】
ステップＳ５：第１側壁層１９の形成
次いで、図７に示されるように、第１側壁層１９が形成される。第１側壁層１９としては、たとえば、シリコン酸化膜が用いられる。具体的には、基板全面を覆うように、絶縁膜（シリコン酸化膜）が堆積され、異方性エッチングにより除去される。これにより、被覆層１４及び浮遊ゲート電極用材料層７−１の側部に、第１側壁層１９として、絶縁膜が形成される。
【００３９】
ステップＳ６：エッチング
次いで、図８に示されるように、第１側壁層１９をマスクとして、浮遊ゲート電極用材料層７−１が、異方性エッチングにより除去される。この際、浮遊ゲート電極用材料層７−１は、完全に除去されるのではなく、第１絶縁膜８が露出しないような深さだけ、除去される。具体的には、浮遊ゲート電極用材料層７−１は、膜厚の半分程度の深さまで、エッチングされる。
【００４０】
尚、エッチング条件としては、深さ方向だけでなく、横方向へもエッチングが進行するような条件が採用されることが好ましい。このような条件を採用することにより、浮遊ゲート電極７の端部を、逆テーパ形状にすることができる。
【００４１】
ステップＳ７：第２側壁層２１の形成
次いで、図９に示されるように、第２側壁層２１が形成される。第２側壁層２１としては、たとえば、シリコン酸化膜が用いられる。具体的には、基板全面を覆うように、絶縁膜（シリコン酸化膜）が堆積され、異方性エッチングされる。これにより、第１側壁層１９を覆うように、第２側壁層２１として絶縁膜が形成される。
【００４２】
ステップＳ８：エッチング
次いで、図１０に示されるように、第１側壁層１９及び第２側壁層２１をマスクとして、浮遊ゲート電極用材料層７−１が、異方性エッチングにより、除去される。浮遊ゲート電極層７−１は、第１絶縁膜８が露出するまで、除去される。これにより、浮遊ゲート電極７が得られる。尚、エッチング条件としては、ステップＳ６と同様、深さ方向だけでなく、横方向へもエッチングが進行するような条件が採用されることが好ましい。このような条件を採用することにより、浮遊ゲート電極７の端部を、逆テーパ形状にすることができる。
【００４３】
ステップＳ９：ソース領域２−１の形成
次いで、図１１に示されるように、レジスト２２が堆積される。そして、レジスト２２をマスクとして、高電圧イオン注入が施され、半導体基板６にソース領域２−１が形成される。
【００４４】
ステップＳ１０：側壁層の除去
次いで、図１２に示されるように、消去ゲート電極形成予定領域２０において、第１側壁層１９及び第２側壁層２１が除去される。第１側壁層１９及び第２側壁層２１は、たとえば、等方性エッチングにより、除去される。
【００４５】
ステップＳ１１：第２絶縁膜の形成
続いて、図１３に示されるように、第２絶縁膜９（例えば、シリコン酸化膜）が堆積される。第２絶縁膜９により、第１側壁層１９、第２側壁層２１、ソース領域２−１、浮遊ゲート電極７、及び絶縁層１１が覆われる。
【００４６】
ステップＳ１２：側壁層の除去
次いで、図１４に示されるように、消去ゲート電極形成予定領域２０を保護するように、レジスト２３が形成される。レジスト２３をマスクとして、エッチングが行われる。これにより、選択ゲート電極形成予定領域２７側の側壁層（第１側壁層１９、第２側壁層２１）が除去される。また、選択ゲート電極形成予定領域２７において、第２絶縁膜９及び第１絶縁膜８が除去され、半導体基板６が露出する。
【００４７】
ステップＳ１３：選択ゲート絶縁膜２８の形成
次いで、図１５に示されるように、選択ゲート電極形成予定領域２７において、半導体基板６上に、選択ゲート絶縁膜２８（例えば、シリコン酸化膜）が形成される。
【００４８】
ステップＳ１４：消去ゲート電極５及び選択ゲート電極３の形成
次いで、図１６に示されるように、消去ゲート電極５及び選択ゲート電極３が形成される。例えば、半導体基板６上に、ポリシリコン膜が堆積され、堆積されたポリシリコン膜が異方性エッチングにより除去される。これにより、残存したポリシリコン膜により、消去ゲート電極５及び選択ゲート電極３が形成される。
【００４９】
ステップＳ１４：ドレイン領域２−２の形成
次いで、図１７に示されるように、選択ゲート電極３の側部に、第５絶縁膜１５が側壁として形成される。第５絶縁膜１５としては、例えば、ＯＮＯ膜（酸化膜／窒化膜／酸化膜）が用いられる。第５絶縁膜１５は、半導体基板６の全面に絶縁膜を堆積させた後、異方性エッチングを行うことにより、形成することができる。その後、イオン注入により、半導体基板６に、ドレイン領域２−２が形成される。
【００５０】
ステップＳ１４：層間絶縁膜１３、コンタクト１６、及び第１配線層１７の形成
次いで、層間絶縁膜１３、コンタクト１６、及び第１配線層１７が形成される。これにより、図２に示した半導体装置１が得られる。
【００５１】
上述の製造方法によれば、被覆層１４のサイドウォール（第１側壁層１９及び第２側壁層２１）をマスクとして用いることにより、浮遊ゲート電極７の端部に、複数の角部が形成される。浮遊ゲート電極７の端部に複数の角部を形成する場合、上方から見た場合に、複数の角部が形成された領域の面積が大きくなりやすい。これに対し、側壁層の寸法は、制御し易い。本実施形態では、側壁層をマスクとして複数の角部が形成されるので、微細な領域に複数の角部を形成することが可能である。従って、半導体装置１の面積の増大を抑えることが可能である。
【００５２】
また、上述の製造方法によれば、浮遊ゲート電極７の端部に複数の角部が形成された後、第２絶縁膜９及び消去ゲート電極５が形成される。これにより、消去ゲート電極５の形状を、浮遊ゲート電極７の端部の形状に沿った形状にすることができる。その結果、カップリング容量の増大を抑制することが可能である。
【００５３】
尚、上述の製造方法は一例であり、同様の構成を得ることが出来れば、他の製造方法が採用されてもよい。また、半導体層の導電型は、上記の説明とは逆の導電型であってもよい。
【００５４】
（第２の実施形態）
続いて、第２の実施形態について説明する。図１８は、本実施形態に係る半導体装置１を示す断面図である。第１の実施形態では、対向領域２４において、角部が２箇所にできる場合について説明した。一方、本実施形態では、対向領域２４において、角部が３箇所に設けられる。その他の点については、第１の実施形態と同様の構成を採用することができる。
【００５５】
本実施形態では、浮遊ゲート電極７の端部を加工する際（ステップＳ５〜Ｓ８；図７〜図１０参照）に、３段階で、エッチングが行なわれる。すなわち、第２側壁層２１の形成後、浮遊ゲート電極用材料層７−１が、第１絶縁膜８が露出しない程度に、除去される。その後、第２側壁層２１の側部に、第３側壁層が形成され、第３側壁層をマスクとして、第１絶縁膜８が露出するまで、浮遊ゲート電極用材料層７−１がエッチングされる。これにより、３つの角部を対向領域２４に形成することができる。
【００５６】
本実施形態によれば、３つの角部が設けられているため、角部が２つである場合と比較し、電界集中部分の数を増やすことができる。これにより、より消去効率を高めることができる。
【００５７】
尚、側壁層の形成及びエッチング処理を繰り返すことにより、４つ以上の角部を設けることが可能である。
【００５８】
（第３の実施形態）
続いて、第３の実施形態について説明する。既述の実施形態では、制御ゲート電極４と消去ゲート電極５とが別々に設けられている場合について説明した。これに対し、本実施形態では、制御ゲート電極４が消去ゲート電極５としても機能する場合について説明する。尚、特に説明のない部分については、既述の実施形態と同様の構成を採用することができる。
【００５９】
まず、図１９を参照し、比較例について説明する。図１９は、比較例としての半導体装置１を示す断面図である。
【００６０】
図１９に示されるように、比較例に係る半導体装置１は、半導体基板６、浮遊ゲート電極７、制御ゲート電極４、ソース領域２−１及びドレイン領域２−２を備えている。
【００６１】
ソース領域２−１及びドレイン領域２−２は、半導体基板６の主面に設けられている。既述の実施形態と同様、ソース領域２−１とドレイン領域２−２とは、離隔している。
【００６２】
浮遊ゲート電極７は、第１絶縁膜８を介して、半導体基板６上に設けられている。上方から見た場合に、浮遊ゲート電極７は、ソース領域２−１とドレイン領域２−２との間に位置している。浮遊ゲート電極７は、絶縁膜により覆われている。
【００６３】
制御ゲート電極４は、第２絶縁膜９を介して半導体基板６上に設けられている。制御ゲート電極４は、上方から見た場合に、浮遊ゲート電極７とドレイン領域２−２との間に位置している。また、制御ゲート電極４は、浮遊ゲート電極７の端部を、第２絶縁膜９を介して覆っている。尚、浮遊ゲート電極７の端部において、角部は１つである。
【００６４】
尚、制御ゲート電極４の側部には、側壁層２５として、絶縁層が設けられている。また、ソース領域２−１上には、導電性のソースプラグ２６が、絶縁膜に埋め込まれるように、設けられている。導電性のソースプラグ２６は、例えばポリシリコン層により実現される。ソースプラグ２６は、ソース領域２−１に接続されている。
【００６５】
半導体基板６上には、制御ゲート電極４、浮遊ゲート電極７、及びソースプラグ２６などを覆うように、層間絶縁膜１３が設けられている。層間絶縁膜１３上には、第１配線層１７が設けられている。層間絶縁膜１３には、コンタクト１６が設けられている。ドレイン領域２−２は、コンタクト１６を介して第１配線層１７に設けられた配線に接続されている。
【００６６】
上述の比較例１に係る半導体装置１においては、制御ゲート電極４が、消去ゲート電極５としても機能する。すなわち、消去時には、制御ゲート電極４に対して、消去電圧が印加される。消去電圧の印加により、浮遊ゲート電極７から、第２絶縁膜を介して、制御ゲート電極４へ電荷が引き抜かれる。この際、電荷は、浮遊ゲート電極７の端部における角部を介して、引き抜かれる。尚、読み出し時及び書込み時の動作については、既述の実施形態と同様である。
【００６７】
続いて、本実施形態に係る半導体装置１について説明する。図２０は、本実施形態に係る半導体装置１を概略的に示す断面図である。
【００６８】
本実施形態では、浮遊ゲート電極７の形状が、比較例１とは異なっている。具体的には、浮遊ゲート電極７の端部（制御ゲート電極４と対向する対向領域２４）において、複数の角部が設けられている。また、制御ゲート電極４の形状も、浮遊ゲート電極７の端部の形状に沿うような形状になっている。すなわち、制御ゲート電極４には、浮遊ゲート電極７の端部に設けられた複数の角部に対応して、複数の凹部が設けられている。その他の点については、比較例１に係る半導体装置１と同様とすることができるので、詳細な説明は省略する。
【００６９】
本実施形態に係る半導体装置１によれば、既述の実施形態と同様に、複数の角部が設けられているため、消去時に、複数の電界集中部分が形成される。その結果、比較例１に係る半導体装置と比較し、電荷が引き抜かれる部分を増やすことができ、消去効率を向上させることができる。
【００７０】
尚、浮遊ゲート電極７の複数の角部は、例えば、レジストを用いたリソグラフィ工程を多段階で実施することにより、形成することができる。このような製造方法では、既述の実施形態のように側壁をマスクとして複数の角部を設ける場合よりも、微細領域に複数の角部を形成することが困難となる。そのため、面積の観点からは、既述の実施形態のように、側壁を用いて複数の角部を設けることが好ましい。しかしながら、本実施形態によっても、浮遊ゲート電極７の端部（対向領域２４）に複数の角部を設けることができ、消去効率を向上させることはできる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００７２】
１  半導体装置
２  拡散層
２−１  ソース領域
２−２  ドレイン領域
３  選択ゲート電極
４  制御ゲート電極
４−１  制御ゲート電極用材料
５  消去ゲート電極
６  半導体基板（半導体層）
７  浮遊ゲート電極
７−１  浮遊ゲート電極用材料
８  第１絶縁膜
９  第２絶縁膜
１０  第３絶縁膜
１１  絶縁層
１２  第４絶縁膜
１３  層間絶縁膜
１４  被覆層
１５  第５絶縁膜
１６  コンタクト
１７  第１配線層
１８  レジスト層
１９  第１側壁層
２０  消去ゲート電極形成予定領域
２１  第２側壁層
２２  レジスト層
２３  レジスト層
２４  対向領域
２５  側壁層
２６  ソースプラグ
２７  選択ゲート電極形成予定領域
２８  選択ゲート絶縁膜]
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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