(57)【要約】【課題】低コストでトンネル電界効果トランジスタを形成する。【解決手段】半導体装置１００ａは、第１の材料（酸化物半導体膜１０４）と、第２の材料（基板１０２の表面）と、を含んでいる。第１の材料（酸化物半導体膜１０４）は、酸化物半導体からなっている。第２の材料（基板１０２の表面）は、半導体からなっている。半導体装置１００ａでは、第１の材料（酸化物半導体膜１０４）と第２の材料（基板１０２の表面）とによってヘテロ接合が形成されている。そして半導体装置１００ａでは、キャリアが第１の材料（酸化物半導体膜１０４）と第２の材料（基板１０２の表面）の、伝導帯と価電子帯の間でトンネルするトンネル障壁が形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
酸化物半導体からなる第１の材料と、
半導体からなる第２の材料と、
を含み、
前記第１の材料と前記第２の材料とによってヘテロ接合が形成され、
キャリアが前記第１の材料と前記第２の材料の、伝導帯と価電子帯の間でトンネルするトンネル障壁が形成される半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２の材料は、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体からなる半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１の材料が、インジウム、ガリウム、亜鉛、カドミウム、スズまたは銅から選択される少なくとも１の金属の酸化物を含む半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第２の材料が、シリコン、ゲルマニウムまたはシリコンゲルマニウムから選択されるＩＶ族半導体またはＩＶ族化合物半導体からなる半導体装置。
【請求項５】
請求項１から４までのいずれか一項に記載の半導体装置であって、
前記第１の材料の少なくとも一部の電位を制御するゲート電極を備え、該ゲート電極に所定の電圧を印加することにより、前記第１の材料の電位を制御し、前記第１の材料と前記第２の材料の、伝導帯と価電子帯の間でトンネル電流が流れる半導体装置。
【請求項６】
請求項１から４までのいずれか一項に記載の半導体装置であって、
前記第２の材料の少なくとも一部の電位を制御するゲート電極を備え、該ゲート電極に所定の電圧を印加することにより、前記第２の材料の電位を制御し、前記第１の材料と前記第２の材料の、伝導帯と価電子帯の間でトンネル電流が流れる半導体装置。
【請求項７】
請求項５または６に記載の半導体装置であって、
表面が前記第２の材料により形成されている基板と、
前記基板の表面上の少なくとも一部に積層されて前記基板の前記表面と界面を形成している前記第１の材料からなる膜と、
前記第１の材料の膜に電気的に接続された第１ソース・ドレイン電極と、
前記第２の材料領域と電気的に接続された第２ソース・ドレイン電極と、
前記基板の前記表面と前記第１の材料の膜との界面の端部の少なくとも一部と接するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記界面の端部と対向する前記ゲート電極と、
を備える半導体装置。
【請求項８】
請求項５または６に記載の半導体装置であって、
前記第２の材料により形成されている凸部を有する基板と、
前記凸部上に形成されて前記凸部の上面と界面を形成している前記第１の材料からなる膜と、
前記第１の材料の膜に電気的に接続された第１ソース・ドレイン電極と、
前記凸部と電気的に接続された第２ソース・ドレイン電極と、
前記凸部と前記酸化物半導体との界面の端部の少なくとも一部と接するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記界面の端部と対向する前記ゲート電極と、
を備える半導体装置。
【請求項９】
請求項５または６に記載の半導体装置であって、
前記第２の材料により形成されている凸部を有する基板と、
前記凸部の少なくとも側面に形成されて前記凸部の少なくとも側面と界面を形成している前記第１の材料からなる膜と、
前記第１の材料の膜に電気的に接続された第１ソース・ドレイン電極と、
前記凸部と電気的に接続された第２ソース・ドレイン電極と、
前記凸部と前記酸化物半導体との界面の端部の少なくとも一部と接するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記界面の端部と対向する前記ゲート電極と、
を備える半導体装置。
【請求項１０】
請求項７から９までのいずれか一項に記載の半導体装置であって、
前記第１の材料の膜表面に形成された金属膜をさらに備え、
前記第１ソース・ドレイン電極は、前記金属膜を介して前記第１の材料の膜と電気的に接続している半導体装置。
【請求項１１】
請求項１から１０までのいずれか一項に記載の半導体装置であって、
前記第１の材料が、アモルファスである半導体装置。
【請求項１２】
少なくとも一部の表面が半導体により形成されている基板と、
前記基板に積層されて前記基板の前記半導体と界面を形成している酸化物半導体からなる膜と、
前記酸化物半導体の膜に電気的に接続された第１ソース・ドレイン電極と、
前記基板の前記半導体に電気的に接続された第２ソース・ドレイン電極と、
前記基板の前記半導体と前記酸化物半導体の膜との界面の端部の少なくとも一部と接するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記界面の端部と対向するゲート電極と、
を備える半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記基板は、前記半導体に形成された凸部を有し、
前記酸化物半導体の膜は、前記凸部の上に形成されて前記凸部の上面と界面を形成しており、
前記第１ソース・ドレイン電極は、前記酸化物半導体の膜に電気的に接続されており、
前記第２ソース・ドレイン電極は、前記凸部に電気的に接続されており、
前記ゲート絶縁膜は、前記凸部と前記酸化物半導体との界面の端部の少なくとも一部と接しており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記界面の端部と対向している半導体装置。
【請求項１４】
請求項１２に記載の半導体装置であって、
前記基板は、前記半導体に形成された凸部を有し、
前記酸化物半導体の膜の少なくとも一部は、前記凸部の少なくとも側面に形成されて前記凸部の少なくとも側面と界面を形成しており、
前記第１ソース・ドレイン電極は、前記酸化物半導体の膜と電気的に接続されており、
前記第２ソース・ドレイン電極は、前記凸部に電気的に接続されており、
前記ゲート絶縁膜は、前記凸部と前記酸化物半導体の膜との界面の端部の少なくとも一部と接しており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記界面の端部と対向している半導体装置。
【請求項１５】
表面が半導体からなる第２の材料により形成されている基板表面上に、酸化物半導体からなる第１の材料の膜を形成する工程と、
前記基板の前記表面と前記第１の材料の膜との界面の端部の少なくとも一部と接するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記界面の端部と対向するゲート電極を形成する工程と、
前記第１の材料の膜と電気的に接続する第１ソース・ドレイン電極を形成する工程と、
前記第２の材料領域と電気的に接続する第２ソース・ドレイン電極を形成する工程と、
を含む半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法であって、
前記第１の材料の膜を形成する前記工程後かつ前記ゲート絶縁膜を形成する前記工程前に、前記第１の材料の膜の一部と、前記基板の表面の一部と、を除去して前記基板の表面を凸部状に加工する工程をさらに含む半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法であって、
前記第１の材料の膜を形成する前記工程前に、前記基板の表面の一部を除去して、前記基板の表面を凸部状に加工する工程をさらに含む半導体装置の製造方法。
【請求項１８】
請求項１７に記載の半導体装置の製造方法であって、
前記第１の材料の膜を形成する前記工程後かつ前記ゲート絶縁膜を形成する前記工程前に、前記第１の材料の膜の一部と、前記凸部状基板の一部と、を除去して前記第１の材料の膜および前記基板の表面を凸部状に加工する工程をさらに含む半導体装置の製造方法。
【請求項１９】
請求項１５から１７までのいずれか一項に記載の半導体装置の製造方法であって、
前記第１の材料の膜を形成する前記工程では、前記第１の材料の膜は、スパッタにより形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
現在、トンネル接合を利用した電界効果トランジスタ（トンネル電界効果トランジスタ）が提案されている。非特許文献１には、ｎ＋−ＩｎＧａＡｓ／ｉ−ＩｎＧａＡｓ／ｐ＋−ＧａＡｓＳｂにより形成された積層体におけるヘテロ接合が記載されている。非特許文献１において、積層体は、エピタキシャル成長によって形成されている。積層体では、ｐ＋−ＧａＡｓＳｂと、ｉ−ＩｎＧａＡｓと、によりヘテロ接合が形成されている。そしてこのヘテロ接合により、トンネル障壁が形成されている。
【０００３】
また現在、酸化物半導体をチャネルに利用した電界効果トランジスタも提案されている。特許文献１には、酸化物半導体層を備えた薄膜トランジスタが記載されている。特許文献１において、酸化物半導体層は、ゲート絶縁膜を介してゲート電極と対向している。そして酸化物半導体層は、キャリア供給層と、キャリア走行層と、により形成されている。特許文献２には、酸化物半導体を備えたトランジスタが記載されている。特許文献２において、酸化物半導体は、ゲート絶縁膜を介してゲート電極と対向している。特許文献２では、ゲート電圧がゲート電極に印加された場合、酸化物半導体において、ポテンシャル障壁が減少する。これにより、特許文献２におけるトランジスタでは、ソース電極からドレイン電極にキャリアが流れる。
【０００４】
他の例として、特許文献３には、酸化物半導体を利用したダイオードが記載されている。特許文献３におけるダイオードは、ｐ型半導体基板と、ｎ型透明非結晶酸化物半導体と、を備えている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−１６０６７９号公報
【特許文献２】特開２０１３−２１３４５号公報
【特許文献３】特開２００９−２８３８８６号公報
【０００６】
【非特許文献１】D. K. Mohata et al., "Demonstration of Improved Heteroepitaxy, Scaled Gate Stack and Reduced Interface States Enabling Heterojunction Tunnel FETs with High Drive Current and High On-Off Ratio,"VLSI2012, pp.53-54.
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＩＩＩ−Ｖ族化合物半導体のヘテロ接合が、非特許文献１に記載されているように、トンネル電界効果トランジスタに用いられることがある。このようなヘテロ接合の形成には、ＩＩＩ−Ｖ族化合物半導体のエピタキシャル成長が必要になる。そしてエピタキシャル成長には、高い製造コストが必要とされる場合がある。本発明者は、エピタキシャル成長を用いることなくトンネル電界効果トランジスタを形成するための構成を検討した。
【課題を解決するための手段】
【０００８】
本発明によれば、
酸化物半導体からなる第１の材料と、
半導体からなる第２の材料と、
を含み、
前記第１の材料と前記第２の材料とによってヘテロ接合が形成され、
キャリアが前記第１の材料と前記第２の材料の、伝導帯と価電子帯の間でトンネルするトンネル障壁が形成される半導体装置が提供される。
【０００９】
本発明によれば、
表面が半導体からなる第２の材料により形成されている基板表面上に、酸化物半導体からなる第１の材料の膜を形成する工程と、
前記基板の前記表面と前記第１の材料の膜との界面の端部の少なくとも一部と接するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記界面の端部と対向するゲート電極を形成する工程と、
前記第１の材料の膜と電気的に接続する第１ソース・ドレイン電極を形成する工程と、
前記第２の材料領域と電気的に接続する第２ソース・ドレイン電極を形成する工程と、
を含む半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、低コストでトンネル電界効果トランジスタが形成される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態における半導体装置を示す断面図である。
【図２】図１に示される半導体装置の動作を説明するためのバンドダイアグラムを示す図である。
【図３】第１の実施形態の他の例における半導体装置を示す断面図である。
【図４】図３に示される半導体装置の動作を説明するためのバンドダイアグラムを示す図である。
【図５】第１の実施形態のｐｎ接合を構成する材料のバンドダイアグラムを示す図である。
【図６】図１に示される半導体装置の製造方法を示す断面図である。
【図７】図１に示される半導体装置の製造方法を示す断面図である。
【図８】図１に示される半導体装置の製造方法を示す断面図である。
【図９】第２の実施形態における半導体装置を示す断面図である。
【図１０】図９に示される半導体装置の製造方法を示す断面図である。
【図１１】図９に示される半導体装置の製造方法を示す断面図である。
【図１２】図９に示される半導体装置の製造方法を示す断面図である。
【図１３】第３の実施形態における半導体装置を示す断面図である。
【図１４】図１３に示される半導体装置の製造方法を示す断面図である。
【図１５】（ａ）は、第４の実施形態における半導体装置の平面図であり、（ｂ）は、第４の実施形態における半導体装置の断面図であり、（ｃ）は、第４の実施形態における半導体装置の断面図である。
【図１６】図１５に示される半導体装置の製造方法を示す断面図である。
【図１７】（ａ）は、第５の実施形態における半導体装置の平面図であり、（ｂ）は、第５の実施形態における半導体装置の断面図であり、（ｃ）は、第５の実施形態における半導体装置の断面図である。
【図１８】図１７に示される半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を用いて説明する。なお、図はあくまで発明の構成を説明するための概略図であり、各部材の大きさ、形状、数、異なる部材の大きさの比率などは図示するものに限定されない。
【００１３】
（第１の実施形態）
図１は、第１の実施形態における半導体装置１００ａを示す断面図である。半導体装置１００ａは、第１の材料（酸化物半導体膜１０４）と、第２の材料（基板１０２の表面）と、を含んでいる。第１の材料（酸化物半導体膜１０４）は、酸化物半導体からなっている。第２の材料（基板１０２の表面）は、半導体からなっている。半導体装置１００ａでは、第１の材料（酸化物半導体膜１０４）と第２の材料（基板１０２の表面）とによってヘテロ接合が形成されている。そして半導体装置１００ａでは、キャリアが第１の材料（酸化物半導体膜１０４）と第２の材料（基板１０２の表面）の、伝導帯と価電子帯の間でトンネルするトンネル障壁が形成されている。
【００１４】
半導体装置１００ａは、基板１０２と、酸化物半導体膜１０４と、ソース電極１０６と、ドレイン電極１０８と、ゲート絶縁膜１１０と、ゲート電極１１２と、を備えている。基板１０２では、少なくとも一部の表面が半導体（例えば、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体）により形成されている。酸化物半導体膜１０４は、基板１０２に積層されて基板１０２の半導体と界面を形成している。ソース電極１０６は、基板１０２の半導体に電気的に接続されている。ドレイン電極１０８は、酸化物半導体膜１０４に電気的に接続されている。ゲート絶縁膜１１０は、界面１１４の端部の少なくとも一部と接している。界面１１４は、基板１０２の半導体と酸化物半導体膜１０４との界面である。ゲート電極１１２は、ゲート絶縁膜１１０を介して界面１１４の端部と対向している。具体的には、基板１０２は、第１導電型の表面を有している。この第１導電型の表面は、半導体（例えば、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体）により形成されている。酸化物半導体膜１０４は、第２導電型である。酸化物半導体膜１０４は、基板１０２に積層されて基板１０２と界面１１４を形成している。ソース電極１０６は、基板１０２の表面に電気的に接続されている。ドレイン電極１０８は、酸化物半導体膜１０４に電気的に接続されている。ゲート絶縁膜１１０は、界面１１４の端部の少なくとも一部と接している。ゲート電極１１２は、ゲート絶縁膜１１０を介して界面１１４の端部と対向している。
【００１５】
半導体装置１００ａの動作を、図２を用いて説明する。図２（ａ）および（ｂ）は、キャリアが電子であるＮ型ＴＦＥＴ（Ｔｕｎｎｅｌｉｎｇ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の場合を示している。一方、図２（ｃ）および（ｄ）はキャリアが正孔であるＰ型ＴＦＥＴの場合を示している。図２は、基板１０２の少なくとも表面に形成されている第１導電型（例えば、Ｎ型ＴＦＥＴの場合には高濃度のＰ型領域、Ｐ型ＴＦＥＴの場合には高濃度Ｎ型領域）をソース、酸化物半導体膜１０４をチャネル、ドレイン電極１０８をドレインとしたトランジスタの、各領域のバンドアライメントを示している。ここで、チャネル領域は、ゲート電圧によって、後述のオン状態とオフ状態の電位分布を実現できれば、Ｎ型でもＰ型でもＩ型（イントリンジック）でも、不純物の型は何れでも良く、不純物濃度も任意である。図２は、電子に対するエネルギで示し、図２中上側が正である。図２（ａ）および（ｃ）は、ソース、チャネル、ドレインを接続しない材料そのもののＥｃ、Ｅｖ（従って、Ｅｃは電子親和力Ｘ、Ｅｖは電子親和力ＸとバンドギャップＥｇの和にそれぞれ関係する）のエネルギ位置を示す。一方、図２（ｂ）および（ｄ）は、それらを接続したデバイス構造でのＥｃ、Ｅｖのエネルギ位置を示す。ここで、Ｅｆはフェルミエネルギを示す。図２（ｂ）および（ｄ）は、ドレイン−ソース間に逆バイアスの電圧Ｖｄｓを印加し、ゲート電圧にオン電圧を印加した状態とオフ電圧を印加した状態をそれぞれ示す。
【００１６】
ゲート電圧にしきい値電圧を越える電圧を印加したオン状態（実線）では、図２（ｂ）および（ｄ）の矢印で示したトンネルが発生し、そのトンネル電流を、ゲート電圧で制御する。一方、ゲート電圧にしきい値電圧を下回る電圧を印加したオフ状態（点線）では、このようなトンネルは発生しない。白抜きの丸印は正孔を、黒塗りの丸印は電子を示し、Ｎ型チャネルの場合は、ソースの価電子帯の電子が、チャネルの伝導帯にトンネルする（ソースの価電子帯には正孔が形成される）ことを表している。
【００１７】
以上の様なヘテロ接合ＴＦＥＴで重要な点は、チャネルとソースを接続しない状態で、Ｎ型ＴＦＥＴの場合は、チャネルの伝導帯下端のエネルギがソースの価電子帯上端のエネルギより高いこと、Ｐ型ＴＦＥＴの場合は、チャネルの価電子帯上端のエネルギがソースの伝導帯下端のエネルギよりも低いことである。この関係が満たされれば、図２で示したタイプＩＩ型のバンドアライメントでも、それ以外、例えばタイプＩ型でもよい。
【００１８】
このような酸化物半導体と半導体の組合せは、ＴＦＥＴがＮ型かＰ型かを選ばなければ、任意の組合せでよい。なぜなら、上述のＮ型ＴＦＥＴの条件が成り立たない場合、チャネルの伝導帯下端のエネルギがソースの価電子帯上端のエネルギよりも低くなり、この場合はチャネルの価電子帯上端のエネルギがソースの伝導帯下端のエネルギよりも低くなり、これは上述のＰ型ＴＦＥＴの条件になっているからである。同様に、上述のＰ型ＴＦＥＴの条件が成り立たない場合は、Ｎ型ＴＦＥＴの条件を満たしている。つまり、任意のバンドアライメントで、Ｎ型かＰ型のＴＦＥＴの条件を満たしている。
ＰＮ接合の逆方向電流は、バンドギャップに依存する。オフ時のドレイン電流を低減するため、酸化物半導体と半導体のバンドギャップは０．６ｅＶ以上が望ましい。好ましくは１ｅＶ以上、２ｅＶ以上が更に好ましい。
【００１９】
本実施形態の他の例における半導体装置１００ａ´について説明する。図３は、半導体装置１００ａ´を示す断面図である。半導体装置１００ａ´は、不純物領域１２４が基板１０２に形成されている点を除いて、半導体装置１００ａと同様の構成を有している。
【００２０】
半導体装置１００ａ´の動作を、図４を用いて説明する。図４において、半導体装置１００ａ´はＰ型ＴＦＥＴである。図４では基板１０２の表面で構成される低不純物濃度領域がチャネル領域となり、ゲート電圧でその電位が制御される。図４は高濃度のＮ型酸化物半導体膜１０４をソース、基板１０２をチャネル、高濃度Ｐ型領域（不純物領域１２４）をドレインとしたトランジスタの、各領域のバンドアライメントを示している。ここで、チャネル領域は、ゲート電圧によって、後述のオン状態とオフ状態の電位分布が実現できれば、Ｎ型でもＰ型でもＩ型（イントリンジック）でも、不純物の型は何れでも良く、不純物濃度も任意である。図４は、電子に対するエネルギで示し、図中上側が正である。図４（ａ）は、ソース、チャネル、ドレインを接続しない材料そのもののＥｃ、Ｅｖ、図４（ｂ）は、それらを接続したデバイス構造でのＥｃ、Ｅｖのエネルギ位置を示し、ドレイン−ソース間に逆バイアスの電圧Ｖｄｓを印加し、ゲート電圧にオン電圧を印加した状態とオフ電圧を印加した状態をそれぞれ示す。
【００２１】
ゲート電圧にしきい値電圧を越える電圧を印加したオン状態（実線）では、図４（ｂ）の矢印で示したトンネルが発生し、そのトンネル電流を、ゲート電圧で制御する。一方、ゲート電圧にしきい値電圧を下回る電圧を印加したオフ状態（点線）では、このようなトンネルは発生しない。白抜きの丸印は正孔を、黒塗りの丸印は電子を示し、チャネルの価電子帯の電子が、ソースの伝導帯にトンネルする（チャネルの価電子帯には正孔が形成される）ことを表している。
【００２２】
半導体装置１００ａ´構造の利点は、図２（ｃ）および（ｄ）のＰ型ＴＦＥＴは、図２（ａ）および（ｂ）のＮ型ＴＦＥＴでの半導体材料の組合せと異なる材料の組合せが必要であるのに対し、図４のＰ型ＴＦＥＴでは、図２（ａ）および（ｂ）のＮ型ＴＦＥＴでの半導体材料の組合せと同じで良いことがある。このため、Ｎ型ＴＦＥＴとＰ型ＴＦＥＴで材料が異なる際の、それぞれに最適な材料の探索、異なる材料に対する最適なプロセスの開発等が削減でき、開発及び製造コストの低減が可能である。また酸化物半導体では、価電子帯側のバンドギャップ中準位密度が高い場合があり、図２（ｃ）および（ｄ）のＰ型ＴＦＥＴでは、ギャップ中準位を介したトンネル電流の影響がある。ギャップ中準位を介したトンネルでは、熱励起過程を含むためＳ値が劣化するという問題があるが、図３のＰ型ＴＦＥＴでは、ギャップ中準位密度の低い伝導帯側でのトンネルであるので、Ｓ値劣化の問題はない。
図２（ｃ）、（ｄ）に記載したバンドアライメントをもつ、酸化物半導体と半導体を、図３に適用することで、同様にＮ型ＴＦＥＴを得ることができる。この場合不純物領域１２４は、高濃度Ｎ型領域となる。
【００２３】
そして本実施形態では、酸化物半導体膜１０４を基板１０２の表面に形成する際には、酸化物半導体膜１０４を基板１０２の表面においてエピタキシャル成長させる必要がない。このため、本実施形態では、低コストでトンネル電界効果トランジスタが形成される。
【００２４】
本実施形態における半導体装置１００ａについて、図１を用いて詳細に説明する。半導体装置１００ａは、基板１０２と、酸化物半導体膜１０４と、ソース電極１０６と、ドレイン電極１０８と、ゲート絶縁膜１１０と、ゲート電極１１２と、を備えている。
【００２５】
本実施形態において、基板１０２の導電型はｐ型である。基板１０２の表面は、酸化物半導体、ＩＶ族半導体（例えば、シリコン（Ｓｉ）またはゲルマニウム（Ｇｅ））、ＩＶ族化合物半導体（例えば、シリコンゲルマニウム（シリコン−ゲルマニウム（Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１）または炭化ケイ素（ＳｉＣ））、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体によって形成されている。本実施形態において、基板１０２は、ｐ型シリコン基板である。他の例として、基板１０２は、ゲルマニウムにより形成されていてもよい。他の例として、基板１０２は、シリコン−ゲルマニウム（Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１））や炭化ケイ素（ＳｉＣ）により形成されていてもよい。基板１０２は、ゲルマニウムまたはシリコン−ゲルマニウムにより形成された表面を有するシリコン基板であってもよい。他の例として、基板１０２は、ＩＩＩ−Ｖ族化合物半導体により形成された表面を有する基板であってもよい。ＩＩＩ−Ｖ族化合物半導体とは、ＩＩＩ族元素の少なくとも１種類の元素と、Ｖ族元素の少なくとも１種類の元素と、の化合物である。基板１０２の表面に形成されているＩＩＩ−Ｖ族化合物半導体の例には、窒化ホウ素（ＢＮ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）、窒化タリウム（ＴｌＮ）、リン化ホウ素（ＢＰ）、リン化アルミニウム（ＡｌＰ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、リン化タリウム（ＴｌＰ）、ヒ化ホウ素（ＢＡｓ）、ヒ化アルミニウム（ＡｌＡｓ）、ヒ化ガリウム（ＧａＡs）、ヒ化インジウム（ＩｎＡｓ）、ヒ化タリウム（ＴｌＡｓ）、アンチモン化ホウ素（ＢＳｂ）、アンチモン化アルミニウム（ＡｌＳｂ）、アンチモン化ガリウム（ＧａＳｂ）、アンチモン化インジウム（ＩｎＳｂ）、アンチモン化タリウム（ＴｌＳｂ）、ビスマス化ホウ素（ＢＢｉ）、ビスマス化アルミニウム（ＡｌＢｉ）、ビスマス化ガリウム（ＧａＢｉ）、ビスマス化インジウム（ＩｎＢｉ）、ビスマス化タリウム（ＴｌＢｉ）、ＡｌＧａＰ、ＡｌＧａＡｓ、ＡｌＧａＳｂ、ＡｌＩｎＰ、ＡｌＩｎＡｓ、ＡｌＩｎＳｂ、ＡｌＡｓＳｂ、ＧａＡｓＰ、ＧａＡｓＳｂ、ＧａＩｎＮ、ＧａＩｎＰ、ＧａＩｎＡｓ、ＧａＩｎＳｂ、ＩｎＡｓＳｂ、ＩｎＰＡｓ、ＩｎＰＳｂ、ＧａＩｎＡｓＰ、ＧａＩｎＡｓＳｂ、ＡｌＧａＩｎＰ、ＡｌＧａＩｎＡｓ、ＡｌＧａＩｎＳｂ、ＡｌＧａＡｓＳｂ、ＩｎＰＡｓＳｂ、ＡｌＩｎＡｓＰが含まれる。ＩＩＩ−Ｖ族化合物半導体が基板１０２の表面に形成されている場合、基板１０２は、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）またはアンチモン化ガリウム（ＧａＳｂ）により形成されていてもよい。この場合、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）またはアンチモン化ガリウム（ＧａＳｂ）により形成されている基板１０２の表面に、ＩＩＩ−Ｖ族化合物半導体が形成されることになる。他の例として、基板１０２は、ＩＩ−ＶＩ族化合物半導体により形成された表面を有する基板であってもよい。ＩＩ−ＶＩ族化合物半導体とは、ＩＩ族元素の少なくとも１種類の元素と、ＶＩ族元素の少なくとも１種類の元素と、の化合物である。基板１０２の表面に形成さ��ているＩＩ−ＶＩ族化合物半導体の例には、硫化マグネシウム（ＭｇＳ）、硫化亜鉛（ＺｎＳ）、硫化カドミウム（ＣｄＳ）、硫化水銀（ＨｇＳ）、セレン化マグネシウム（ＭｇＳｅ）、セレン化亜鉛（ＺｎＳｅ）、セレン化カドミウム（ＣｄＳｅ）、セレン化水銀（ＨｇＳｅ）、ＺｎＴｅ、ＣｄＴｅ、ＨｇＴｅ、ＺｎＳＳｅ、ＣｄＺｎＴｅ、ＨｇＣｄＴｅが含まれる。
基板としては、内部に絶縁膜が形成されたＳＯＩ(Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ)基板やＧＯＩ（Ｇｅｒｍａｎｉｕｍ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板や化合物半導体オンインシュレータ基板でもよい。
【００２６】
酸化物半導体膜１０４は、インジウム、ガリウム、亜鉛、カドミウム、スズまたは銅から選択される少なくとも１の金属の酸化物を含んでいる。本実施形態において、酸化物半導体膜１０４は、インジウム−ガリウム−亜鉛−酸素（Ｉｎ−Ｇａ−Ｚｎ−Ｏ：ＩＧＺＯ）により形成されている。他の例として、酸化物半導体膜１０４は、インジウム−スズ−ガリウム−亜鉛−酸素（Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ）、インジウム−スズ−亜鉛−酸素（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ）、インジウム−アルミニウム−亜鉛−酸素（Ｉｎ−Ａｌ−Ｚｎ−Ｏ）、スズ−ガリウム−亜鉛−酸素（Ｓｎ−Ｇａ−Ｚｎ−Ｏ）、アルミニウム−ガリウム−亜鉛−酸素（Ａｌ−Ｇａ−Ｚｎ−Ｏ）、スズ−アルミニウム−亜鉛−酸素（Ｓｎ−Ａｌ−Ｚｎ−Ｏ）、インジウム−亜鉛−酸素（Ｉｎ−Ｚｎ−Ｏ）、スズ−亜鉛−酸素（Ｓｎ−Ｚｎ−Ｏ）、アルミニウム−亜鉛−酸素（Ａｌ−Ｚｎ−Ｏ）、亜鉛−マグネシウム−酸素（Ｚｎ−Ｍｇ−Ｏ）、スズ−マグネシウム−酸素（Ｓｎ−Ｍｇ−Ｏ）、インジウム−マグネシウム−酸素（Ｉｎ−Ｍｇ−Ｏ）、カドミウム−鉛−酸素（Ｃｄ−Ｐｂ−Ｏ）、インジウム−酸素（Ｉｎ−Ｏ）、スズ−酸素（Ｓｎ−Ｏ）、亜鉛−酸素（Ｚｎ−Ｏ）、銅−酸素（Ｃｕ−Ｏ）、Ａｌ−Ｚｎ−Ｓｎ−Ｏ、Ａｌ−Ｉｎ−Ｓｎ−Ｏ、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ、Ｙ−Ｉｎ−Ｚｎ−Ｏ、Ｍｇ−Ｉｎ−Ｚｎ−Ｏ、Ｓｉ−Ｉｎ−Ｓｎ−Ｏ、Ａｌ−Ｓｎ−Ｉｎ−Ｚｎ−Ｏにより形成されてもよい。本実施形態において、酸化物半導体膜１０４は、アモルファスでもよい。
【００２７】
本実施形態において、酸化物半導体膜１０４は、平面視で基板１０２の表面の一部と重なっている。酸化物半導体膜１０４は、基板１０２に積層されて基板１０２の表面と界面１１４を形成している。界面１１４には、ｐｎ接合が形成されている。界面１１４におけるｐｎ接合について、図５を用いて説明する。図５は、本実施形態のｐｎ接合を構成する材料のバンドダイアグラムを示す図である。図５には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコン−ゲルマニウム（Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１））およびＩＧＺＯにおけるバンドダイアグラムが示されている。図５において、Ｅｖ，１およびＥｃ，１は、シリコン、ゲルマニウムおよびシリコン−ゲルマニウムにおける価電子帯の上端エネルギおよび伝導帯の下端エネルギを、それぞれ示す。Ｅｖ，２およびＥｃ，２は、ＩＧＺＯにおける価電子帯の上端エネルギおよび伝導帯の下端エネルギを、それぞれ示す。シリコン−ゲルマニウムにおいては、Ｅｖ，１およびＥｃ，１が、組成比ｘの変化に応じて図５に示されるように変化する。図５におけるＥｖ，１およびＥｃ，１は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムが他の物質と接触していない場合におけるエネルギを示している。同様に、Ｅｖ，２およびＥｃ，２は、ＩＧＺＯが他の物質と接触していない場合におけるエネルギを示している。
【００２８】
本実施形態において、酸化物半導体膜１０４に求められる条件は、酸化物半導体膜１０４のエネルギＥｃ，２が、図５に示されるように、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムにおけるエネルギＥｖ，１より上にあること（Ｅｖ，１＜Ｅｃ，２）である。同時に本実施形態においては、Ｅｖ，１＞Ｅｖ，２が満たされている。図５においてΔＥｃ−ｖは、酸化物半導体膜１０４のエネルギＥｃ，２と、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムにおけるエネルギーＥｖ，１と、の差（ΔＥｃ−ｖ＝Ｅｃ，２−Ｅｖ，１）である。ΔＥｃ−ｖは、半導体装置１００ａにおけるポテンシャル障壁となる。本実施形態において基板１０２の表面がシリコンにより形成されている場合、ΔＥｃ−ｖ＝０．８５［ｅＶ］とすることができる。基板１０２の表面がゲルマニウムにより形成されている場合、ΔＥｃ−ｖ＝０．３６［ｅＶ］とすることができる。基板１０２の表面がシリコン−ゲルマニウムにより形成されている場合、ΔＥｃ−ｖはこれらの値の間の値（０．３６＜ΔＥｃ−ｖ＜０．８５）とすることができる。
【００２９】
基板１０２の表面を形成する材料と、酸化物半導体膜１０４を形成する材料と、の好適な組み合わせは、シリコン、シリコンゲルマニウム、ゲルマニウムに何れか１つとＩＧＺＯ、ＩＺＯ、ＺｎＯ、Ｉｎ２Ｏ３、ＳｎＯ２、ＣｄＯの何れか１つである。
【００３０】
次に、ゲート絶縁膜１１０およびゲート電極１１２について説明する。ゲート絶縁膜１１０は、界面１１４の端部の少なくとも一部と接している。本実施形態において、ゲート絶縁膜１１０は、基板１０２の表面および酸化物半導体膜１０４の表面に沿って形成されている。この場合、ゲート絶縁膜１１０の表面も、図１に示されるように、基板１０２の表面および酸化物半導体膜１０４の表面に沿うように形成されていてもよい。ゲート電極１１２は、ゲート絶縁膜１１０を介して界面１１４の端部と対向している。さらに、ゲート電極１１２は、ゲート絶縁膜１１０を介して、酸化物半導体膜１０４の表面および側面に対向している。本実施形態において、ゲート電極１１２は、平面視で酸化物半導体膜１０４と重なっていない領域から、平面視で酸化物半導体膜１０４と重なっている領域までにかけて形成されている。これにより、ゲート電極１１２の一部は、図１に示されるように、基板１０２の面方向においてゲート絶縁膜１１０を介して酸化物半導体膜１０４と対向するように形成される。オン電圧がゲート電極１１２に印加される場合、半導体装置１００ａは、オン状態となる。半導体装置１００ａでは、ゲート電極１１２に所定の電圧を印加することにより、酸化物半導体膜１０４または基板１０２の表面の電位が制御される。これにより、酸化物半導体膜１０４と基板１０２の表面の、伝導帯と価電子帯の間でトンネル電流が流れる。例えば、オン電圧がゲート電極１１２に印加される場合、界面１１４において、ゲート絶縁膜１１０が形成されている箇所の近傍において、酸化物半導体膜１０４のエネルギＥｃ，２が基板１０２の表面のエネルギＥｖ，１よりも小さくなる（ΔＥｃ−ｖ＜０）。半導体装置１００ａでは、このようなバンドの重なりにより、トンネル効果が生じる。本実施形態における半導体装置１００ａは、ｎ型チャネルトランジスタである。このため、界面１１４では、トンネル効果により、電子が基板１０２の表面から酸化物半導体膜１０４に流れる。
【００３１】
本実施形態において、ゲート絶縁膜１１０は、酸化ハフニウム（ＨｆＯ２）により形成されている。他の例として、ゲート絶縁膜１１０は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ２）または酸化イットリウム（Ｙ２Ｏ３）により形成されていてもよい。本実施形態において、ゲート電極１１２は、金属により形成されている。ゲート電極１１２の金属の例には、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）またはケイ化モリブデン（ＭｏＳｉ）が含まれる。
【００３２】
次に、ソース電極１０６およびドレイン電極１０８について説明する。ソース電極１０６は、基板１０２の表面に電気的に接続されている。他の例として、ソース電極１０６は、基板１０２の裏面に接続されていてもよい。この場合であっても、ソース電極１０６が基板１０２を介して基板１０２の表面に電気的に接続されれば、ソース電極１０６とドレイン電極１０８とに逆バイアスを印加することが可能である。一方ドレイン電極１０８は、酸化物半導体膜１０４に電気的に接続されている。本実施形態では、ソース電極１０６と、ドレイン電極１０８と、ゲート電極１１２とは、ゲート絶縁膜１１０を介して互いに電気的に絶縁されているが、ゲート電極を覆う様に絶縁膜を形成し、基板１０２表面との電気的接続用と酸化物半導体膜１０４との電気接続用に開口を形成して、その開口にソース電極とドレイン電極を形成してもよい。
【００３３】
本実施形態においてソース電極１０６およびドレイン電極１０８は、金属により形成されている。ソース電極１０６がシリコンに接触する場合、ソース電極１０６は、アルミニウム（Ａｌ）、タングステン（Ｗ）、ケイ化コバルト（ＣｏＳｉ）、ケイ化ニッケル（ＮｉＳｉ）により形成されていてもよい。ソース電極１０６がゲルマニウムに接触する場合、ソース電極１０６は、ニッケル（Ｎｉ）により形成されていてもよい。ソース電極１０６がＩＩＩ−Ｖ族化合物半導体に接触する場合、ソース電極１０６は、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、金−亜鉛（Ａｕ−Ｚｎ）、金−ゲルマニウム（Ａｕ−Ｇｅ）により形成されていてもよい。一方ドレイン電極１０８は、金／チタン（Ａｕ／Ｔｉ）またはモリブデン／チタン（Ｍｏ／Ｔｉ）により形成されていてもよい。
【００３４】
本実施形態では、基板１０２の表面と酸化物半導体膜１０４とがｐｎ接合を形成している。そして本実施形態においては、酸化物半導体膜１０４を基板１０２の表面に形成する際には、酸化物半導体膜１０４を基板１０２の表面においてエピタキシャル成長させる必要がない。このため、本実施形態では、低コストでトンネル電界効果トランジスタが形成される。
【００３５】
次に、本実施形態における半導体装置１００ａの製造方法について図６から８を用いて詳細に説明する。図６から８は、図１に示される半導体装置１００ａの製造方法を示す断面図である。
【００３６】
まず、基板１０２を用意する（図６（ａ））。本実施形態では、基板１０２は、ｐ型シリコン基板である。他の例として、基板１０２は、ゲルマニウムにより形成されていてもよい。他の例として、基板１０２は、シリコン−ゲルマニウム（Ｓｉ１−ｘＧｅｘ（０≦ｘ≦１））により形成されていてもよい。基板１０２は、ゲルマニウムまたはシリコン−ゲルマニウムにより形成された表面を有するシリコン基板であってもよい。他の例として、基板１０２は、ＩＩＩ−Ｖ族化合物半導体により形成された表面を有する基板であってもよい。ＩＩＩ−Ｖ族化合物半導体が基板１０２の表面に形成されている場合、基板１０２は、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）またはアンチモン化ガリウム（ＧａＳｂ）により形成されていてもよい。この場合、ヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）またはアンチモン化ガリウム（ＧａＳｂ）により形成された基板１０２の表面に、ＩＩＩ−Ｖ族化合物半導体が形成されることになる。また、内部に絶縁膜が形成されたＳＯＩ(Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ)基板やＧＯＩ（Ｇｅｒｍａｎｉｕｍ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板や化合物半導体オンインシュレータ基板でもよい。
【００３７】
次に、酸化物半導体膜１０４が基板１０２の表面上に形成される（図６（ｂ））。本実施形態では、酸化物半導体膜１０４は、スパッタにより形成される。すなわち、本実施形態では、酸化物半導体膜１０４の形成に、エピタキシャル成長が用いられなくてもよい。このため、低コストで、基板１０２の表面と酸化物半導体膜１０４とよるｐｎ接合を形成することができる。
【００３８】
次に、酸化物半導体膜１０４が、図７（ａ）に示されるように、エッチングされる。これにより、基板１０２の表面が一部で露出される。一方で酸化物半導体膜１０４がエッチングされていない箇所では、基板１０２の表面と酸化物半導体膜１０４とによる界面１１４が形成される（図７（ａ））。
【００３９】
次に、基板１０２上に、ゲート絶縁膜１１０が形成される（図７（ｂ））。ゲート絶縁膜１１０の形成には、化学気層堆積（ＣＶＤ：Ｃｈｅｍｉｖａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）が用いられてもよい。ゲート絶縁膜１１０は、基板１０２の表面と、酸化物半導体膜１０４と、を覆う。これにより、ゲート絶縁膜１１０は、図７（ｂ）に示されるように、界面１１４の端部の少なくとも一部と接することなる。本実施形態において、ゲート絶縁膜１１０は、図７（ｂ）に示されるように、酸化物半導体膜１０４による凹凸がゲート絶縁膜１１０の表面に残る膜厚に形成される。
【００４０】
次に、ゲート絶縁膜１１０上に、ゲート電極１１２が形成される（図８（ａ））。本実施形態において、ゲート電極１１２は、ゲート絶縁膜１１０上に形成された金属膜をパターニングすることで形成される。ゲート電極１１２は、ゲート絶縁膜１１０を介して界面１１４の端部と対向するように形成される。本実施形態において、ゲート電極１１２は、ゲート絶縁膜１１０を介して、酸化物半導体膜１０４の表面および側面に対向している。さらに、ゲート電極１１２は、平面視で酸化物半導体膜１０４と重なっていない領域から、平面視で酸化物半導体膜１０４と重なっている領域までにかけて形成されている。これにより、ゲート電極１１２の一部は、図１に示されるように、基板１０２の面方向においてゲート絶縁膜１１０を介して酸化物半導体膜１０４と対向するように形成される。
【００４１】
次に、ゲート絶縁膜１１０に、開口１１６および１１８が形成される（図８（ｂ））。開口１１６は、図８（ｂ）に示されるように、酸化物半導体膜１０４およびゲート電極１１２と平面視で重ならない領域に形成される。一方開口１１８は、図８（ｂ）に示されるように、酸化物半導体膜１０４と平面視で重なるとともにゲート電極１１２とは平面視で重ならない領域に形成される。開口１１６および１１８の形成には、パターニングを伴ったエッチングが用いられてもよい。ゲート電極を覆う様に層間絶縁膜を形成しから、層間絶縁膜とゲート絶縁膜１１０に、開口１１６および１１８を形成してもよい。
【００４２】
次に、開口１１６および１１８に導電部材（例えば、金属）が埋め込まれる。これにより、ソース電極１０６が開口１１６に形成されるとともに、ドレイン電極１０８が開口１１８に形成される。以上により、本実施形態における半導体装置１００ａが形成される。ソース電極１０６とドレイン電極１０８が異なる金属の構造は、それぞれ別々に開口と電極の形成を行うことで得ることが出来る。
【００４３】
本実施形態では、酸化物半導体膜１０４の形成に、スパッタが用いられる。本実施形態では、低コストでトンネル電界効果トランジスタが形成される。
【００４４】
（第２の実施形態）
図９は、第２の実施形態における半導体装置１００ｂを示す断面図である。図９に示された半導体装置１００ｂは、絶縁膜１２０および金属膜１２２をさらに備えている点を除いて、図１に示された半導体装置１００ａと同様の構成を備えている。
【００４５】
半導体装置１００ｂは、図９に示されるように、絶縁膜１２０を備えている。絶縁膜１２０は、基板１０２の表面と酸化物半導体膜１０４との間に形成されている。そして絶縁膜１２０は、基板１０２の表面方向において界面１１４を介してゲート絶縁膜１１０と対向している。界面１１４においてトンネル効果が生じるのはゲート絶縁膜１１０の近傍に限られる一方で、界面１１４ではリーク電流が発生することがある。半導体装置１００ｂでは、絶縁膜１２０の存在により、界面１１４の面積が小さいものとなっている。これにより、本実施形態における半導体装置１００ｂでは、界面１１４におけるリーク電流を効率的に防止することができる。
【００４６】
本実施形態において、絶縁膜１２０の縁部１２０ａは、図９に示されるように、平面視において、界面１１４を介してゲート電極１１２と対向していてもよい。縁部１２０ａは、絶縁膜１２０において、基板１０２の表面方向にゲート絶縁膜１１０に対向する縁部である。本実施形態において、絶縁膜１２０は酸化膜により形成されている。他の例として、絶縁膜１２０は、窒化膜または酸窒化膜により形成されていてもよい。
【００４７】
半導体装置１００ｂは、図９に示されるように、金属膜１２２を備えている。金属膜１２２は、酸化物半導体膜１０４の表面に形成されている。そしてドレイン電極１０８は、金属膜１２２を介して酸化物半導体膜１０４に接続している。半導体装置１００ｂでは、金属膜１２２の存在により、ドレイン電極１０８と酸化物半導体膜１０４との抵抗を小さいものとすることができる。また、基板１０２と酸化物半導体膜１０４との界面１１４から金属膜１２２までの距離を短くでき、酸化物半導体の抵抗を小さくできる。これにより、半導体装置１００ｂは、大きいドレイン電流を得ることができる。
【００４８】
次に、本実施形態における半導体装置１００ｂの製造方法について図１０から１２を用いて詳細に説明する。
【００４９】
まず、絶縁膜１２０が基板１０２の表面に形成される（図１０（ａ））。本実施形態においては、絶縁膜１２０は、基板１０２の熱酸化により形成される。
【００５０】
次に、絶縁膜１２０の一部が、図１０（ｂ）に示されるように、除去される。これにより、基板１０２の表面の一部が露出される。同時に、絶縁膜１２０の縁部１２０ａが形成される。
【００５１】
次に、酸化物半導体膜１０４が基板１０２の表面上に形成される（図１１ａ））。酸化物半導体膜１０４は、絶縁膜１２０および基板１０２の表面を覆う。本実施形態において酸化物半導体膜１０４の形成には、スパッタが用いられる。次に、酸化物半導体膜１０４上に、金属膜１２２が形成される。
【００５２】
次に、酸化物半導体膜１０４と金属膜１２２が、図１１（ｂ）に示されるように、エッチングされる。これにより、基板１０２の表面が露出される。酸化物半導体膜１０４および金属膜１２２のエッチングには、ドライエッチングが用いられてもよい。このエッチングにおいて、絶縁膜１２０の縁部１２０ａは、酸化物半導体膜１０４から露出されない。
【００５３】
次に、ゲート絶縁膜１１０が、図７（ｂ）に示される工程と同様に、基板１０２上に形成される（図１２（ａ））。その後、ゲート電極１１２が、図１２（ｂ）に示されるように形成される。本実施形態において、ゲート電極１１２は、平面視において、界面１１４を介して絶縁膜１２０の縁部１２０ａと対向するように形成されてもよい。
【００５４】
次に、開口１１６および１１８が、図８（ｂ）に示される工程と同様に、ゲート絶縁膜１１０に形成される。そして開口１１６および１１８に導電部材（例えば、金属）が埋め込まれる。これにより、ソース電極１０６が開口１１６に形成されるとともに、ドレイン電極１０８が開口１１８に形成される。以上により、本実施形態における半導体装置１００ｂが形成される。
【００５５】
本実施形態では、第１の実施形態と同様、酸化物半導体膜１０４の形成に、スパッタが用いられる。本実施形態では、低コストでトンネル電界効果トランジスタが形成される。さらに本実施形態では、絶縁膜１２０が形成されるとともに、金属膜１２２が形成される。これにより、本実施形態では、界面１１４でのリーク電流を抑えつつ、ドレイン電流の増加を図ることができる。
【００５６】
（第３の実施形態）
図１３は、第３の実施形態における半導体装置２００を示す断面図である。本実施形態における半導体装置２００は、基板２０２ａと、酸化物半導体膜２０４と、ソース電極２０６と、ドレイン電極２０８と、ゲート絶縁膜２１０と、ゲート電極２１２と、を備えている。基板２０２ａは、半導体からなる凸部２２０を有している。酸化物半導体膜２０４は、凸部２２０上に形成されて凸部２２０の上面と界面を形成している。ソース電極２０６は、凸部２２０に電気的に接続されている。ドレイン電極２０８は、酸化物半導体膜２０４に電気的に接続されている。ゲート絶縁膜２１０は、凸部２２０の側面に形成されている。そしてゲート絶縁膜２１０は、凸部２２０と酸化物半導体膜２０４との界面の端部の少なくとも一部と接している。ゲート電極２１２は、ゲート絶縁膜２１０を介して凸部２２０と酸化物半導体膜２０４との界面の端部と対向している。
【００５７】
本実施形態において、凸部２２０は、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体により形成されていてもよい。
【００５８】
半導体装置２００においても、第１の実施形態における半導体装置１００ａおよび１００ａ´ならびに第２の実施形態における半導体装置１００ｂと同様の原理により、凸部２２０と酸化物半導体膜２０４との間でトンネル障壁が形成される。
【００５９】
本実施形態において、半導体膜２０２ｂが基板２０２ａ上に形成されている。半導体膜２０２ｂは、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体からなっている。そして凸部２２０は、半導体膜２０２ｂの表面に形成されている。他の例において、半導体装置２００は、半導体膜２０２ｂを有していなくてもよい。この場合、半導体装置２００では、凸部２２０が基板２０２ａの表面に形成されることになる。この場合、基板２０２ａは、酸化物半導体膜、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体によって形成されていてもよい。
【００６０】
本実施形態における半導体装置２００の製造方法について、図１４を用いて説明する。図１４は、図１３に示される半導体装置２００の製造方法を示す断面図である。
【００６１】
まず、半導体膜２０２ｂが基板２０２ａ上に形成される。半導体膜２０２ｂは、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体により形成されている。そして酸化物半導体膜２０４が半導体膜２０２ｂ上に形成される（図１４（ａ））。酸化物半導体膜２０４は、スパッタにより形成されてもよい。
【００６２】
次いで、酸化物半導体膜２０４の一部および半導体膜２０２ｂの一部を除去する。ウェットエッチングまたはドライエッチングが、酸化物半導体膜２０４および半導体膜２０２ｂの除去に用いられてもよい。これにより、半導体膜２０２ｂはメサ状に形成される。このようにして、凸部２２０が形成されることになる。
【００６３】
次いで、ゲート絶縁膜２１０が、図７（ｂ）に示される工程と同様にして、形成される。ゲート絶縁膜２１０は、凸部２２０と酸化物半導体膜２０４との界面の端部の少なくとも一部と接する。
【００６４】
次いで、ゲート電極２１２が、図８（ａ）に示される工程と同様にして、形成される。ゲート電極２１２は、ゲート絶縁膜２１０を介して、凸部２２０と酸化物半導体膜２０４との界面の端部と対向する。
【００６５】
次いで、ソース電極２０６およびドレイン電極２０８が、図８（ｂ）に示される工程と同様にして、形成される。以上により、半導体装置２００が得られる。
【００６６】
（第４の実施形態）
図１５（ａ）は、第４の実施形態における半導体装置３００を示す平面図である。図１５（ｂ）および（ｃ）は、半導体装置３００を示す断面図である。図１５（ｂ）は、図１５（ａ）のＡ−Ａ´の断面図である。図１５（ｃ）は、図１５（ａ）のＢ−Ｂ´の断面図である。本実施形態における半導体装置３００は、基板３０２と、酸化物半導体膜３０４と、ソース電極３０６と、ドレイン電極３０８と、ゲート絶縁膜３１０と、ゲート電極３１２と、を備えている。基板３０２は、凸部３０２ａを有している。凸部３０２ａは、半導体によって形成されている。酸化物半導体膜３０４の少なくとも一部は、凸部３０２ａの少なくとも側面に形成されている。そして酸化物半導体膜３０４は、凸部３０２ａの少なくとも側面と界面を形成している。ソース電極３０６は、凸部３０２ａと電気的に接続されている。ドレイン電極３０８は、酸化物半導体膜３０４と電気的に接続されている。ゲート絶縁膜３１０は、凸部３０２ａと酸化物半導体膜３０４との界面の端部の少なくとも一部と接している。ゲート電極３１２は、ゲート絶縁膜３１０を介して凸部３０２ｂと酸化物半導体膜３０４との界面の端部と対向する。
【００６７】
本実施形態において、凸部３０２ａは、第１の実施形態の基板１０２と同様、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体により形成されていてもよい。
【００６８】
半導体装置３００においても、第１の実施形態における半導体装置１００ａおよび１００ａ´、第２の実施形態における半導体装置１００ｂならびに第３の実施形態における半導体装置２００と同様の原理により、凸部３０２ａと酸化物半導体膜３０４との間でトンネル障壁が形成される。
【００６９】
本実施形態では、基板３０２の表面が凸状に形成されている。これにより、凸部３０２ａが形成されている。基板３０２は、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体からなっている。
【００７０】
本実施形態において、酸化物半導体膜３０４は、図１５（ａ）に示されるように、平面視で凸部３０２ａの一部と重なるように形成されている。すなわち、酸化物半導体膜３０４は、ソース領域およびソース領域の周辺に形成されている。そして酸化物半導体膜３０４は、図１５（ｃ）に示されるように、凸部３０２ａの上面および側面に接して形成されている。凸部３０２ａが所定方向に延伸して形成されている場合、酸化物半導体膜３０４は、図１５（ｂ）に示されるように、凸部３０２ａの延伸方向における凸部３０２ａの端部と接して形成されていてもよい。酸化物半導体膜３０４は、基板３０２の表面および凸部３０２ａの表面に沿って形成されている。この場合、酸化物半導体膜３０４の表面も、図１５（ｂ）および（ｃ）に示されるように、基板３０２の表面および凸部３０２ａの表面に沿うように形成されていてもよい。
【００７１】
本実施形態において、ゲート絶縁膜３１０は、凸部３０２ａの側面および上面に沿って形成されている。そしてゲート絶縁膜３１０は、酸化物半導体膜３０４に接している。ゲート絶縁膜３１０は、図１５（ｃ）に示されるように、凸部３０２ａと酸化物半導体膜３０４との界面を覆うように形成されている。この場合、ゲート絶縁膜３１０の表面は、図１５（ｃ）に示されるように、基板３０２の表面および酸化物半導体膜３０４の表面に沿って形成されていてもよい。すなわち、ゲート絶縁膜３１０の表面は、Ｂ−Ｂ´方向において凸状になるように形成されていてもよい。
【００７２】
本実施形態において、ゲート電極３１２は、ゲート絶縁膜３１０を介して凸部３０２ａと酸化物半導体膜３０４との界面と対向している。半導体装置３００において、ゲート電極３１２の表面は、図１５（ｃ）に示されるように、基板３０２の表面および凸部３０２ａの表面に沿って形成されていてもよい。すなわち、ゲート電極３１２の表面は、Ｂ−Ｂ´方向において、凸状になるように形成されていてもよい。ゲート電極３１２の一部は、図１５（ａ）に示されるように、平面視で酸化物半導体膜３０４と重なっている。ゲート電極３１２の一部は、図１５（ｂ）に示されるように、基板３０２の面方向において、ゲート絶縁膜３１０を介して酸化物半導体膜３０４と対向していてもよい。
【００７３】
半導体装置３００では、トンネル領域が、図１５（ｃ）に示されるように、凸部３０２ａの側面および上面に形成される。このように、半導体装置３００では、トンネル領域が形成される範囲を大きいものにすることができる。また凸部３０２ａの幅を狭くすることにより、３０２ａからなるチャネル電位のゲート電圧に対する変化量を大きくすることができる。これは、フィン型ＭＯＳＦＥＴと同じ効果である。このため、半導体装置３００では、急峻な電流の立ち上がり特性（低いＳ値）が得られる。
【００７４】
本実施形態における半導体装置３００の製造方法について、図１６を用いて説明する。図１６は、図１５に示される半導体装置３００の製造方法を示す断面図である。図１６（ａ）および（ｂ）における左側の図は、図１５におけるＡ−Ａ´の断面図である。図１６（ａ）および（ｂ）における右側の図は、図１５におけるＢ−Ｂ´の断面図である。
【００７５】
まず、基板３０２の表面が凸状に形成される。これにより、凸部３０２ａが、図１６（ａ）に示されるように形成される。この場合、基板３０２の表面の一部が除去されて、凸部３０２ａが形成される。
【００７６】
次いで、酸化物半導体膜３０４が基板３０２の上に形成される。この場合、酸化物半導体膜３０４は、凸部３０２ａの側面および上面を覆うようにして形成される。次に、酸化物半導体膜３０４が、図１６（ｂ）に示されるように、エッチングされる。これにより、基板３０２の表面が一部で露出される。一方で酸化物半導体膜３０４がエッチングされていない箇所では、凸部３０２ａの表面と酸化物半導体膜１０４とによる界面が形成される（図１６（ｂ））。
【００７７】
次いで、ゲート絶縁膜３１０が、図７（ｂ）に示される工程と同様にして、形成される。ゲート絶縁膜３１０は、凸部３０２ａと酸化物半導体膜３０４との界面を覆うように形成される。
【００７８】
次いで、ゲート電極３１２が、図８（ａ）に示される工程と同様にして、形成される。ゲート電極３１２は、ゲート絶縁膜３１０を介して、凸部３０２ａと酸化物半導体膜３０４との界面と対向する。
【００７９】
次いで、ソース電極３０６およびドレイン電極３０８が、図８（ｂ）に示される工程と同様にして、形成される。以上により、半導体装置３００が得られる。
図１６（ａ）で凸部３０２ａを形成する前に、基板表面に絶縁膜を形成し、一部の絶縁膜と基板を同時にエッチングすることで、３０２ａの表面に絶縁膜が形成された凸部を形成することもできる。これ以降の製造方法を上記と同じにすることで、酸化物半導体膜３０４と凸部３０２ａの界面を、凸部３０２ａの側面のみにすることもできる。凸部３０２ａの上面と側面で結晶方位等が異なるためトンネル特性が異なり、上面と側面で電流の立ち上り特性が異なると、ドレイン電流は２つの特性の和のため、緩やかな立ち上り特性の面の影響により、急峻な電流の立ち上り特性が得られないことがある。上面が緩やかな特性の場合、トンネル領域を側面のみに限定する上記構造により、急峻な電流の立ち上り特性を得ることもできる。
【００８０】
（第５の実施形態）
図１７（ａ）は、第５の実施形態における半導体装置４００を示す平面図である。図１７（ｂ）および（ｃ）は、半導体装置４００を示す断面図である。図１７（ｂ）は、図１７（ａ）のＡ−Ａ´の断面図である。図１７（ｃ）は、図１７（ａ）のＢ−Ｂ´の断面図である。本実施形態における半導体装置４００は、基板４０２ａと、酸化物半導体膜４０４と、ソース電極４０６と、ドレイン電極４０８と、ゲート絶縁膜４１０と、ゲート電極４１２と、を備えている。基板４０２ａは、凸部（半導体膜４０２ｂ）を有している。凸部（半導体膜４０２ｂ）は、半導体によって形成されている。酸化物半導体膜４０４の少なくとも一部は、凸部（半導体膜４０２ｂ）の少なくとも側面に形成されている。そして酸化物半導体膜４０４は、凸部（半導体膜４０２ｂ）の少なくとも側面と界面を形成している。ソース電極４０６は、凸部（半導体膜４０２ｂ）と電気的に接続されている。ドレイン電極４０８は、酸化物半導体膜４０４と電気的に接続されている。ゲート絶縁膜４１０は、凸部（半導体膜４０２ｂ）と酸化物半導体膜４０４との界面の端部の少なくとも一部と接している。ゲート電極４１２は、ゲート絶縁膜４１０を介して凸部（半導体膜４０２ｂ）と酸化物半導体膜４０４との界面の端部と対向する。
【００８１】
本実施形態において、半導体膜４０２ｂは、第１の実施形態の基板１０２と同様、酸化物半導体、ＩＶ族半導体、ＩＶ族化合物半導体、ＩＩＩ−Ｖ族化合物半導体またはＩＩ−ＶＩ族化合物半導体により形成されていてもよい。
【００８２】
半導体装置４００においても、第１の実施形態における半導体装置１００ａおよび１００ａ´、第２の実施形態における半導体装置１００ｂ、第３の実施形態における半導体装置２００ならびに第４の実施形態における半導体装置３００と同様の原理により、半導体膜４０２ｂと酸化物半導体膜４０４との間でトンネル障壁が形成される。
【００８３】
本実施形態では、半導体膜４０２ｂが基板４０２ａの表面に対して凸状になるように形成されている。基板４０２ａの表面には、絶縁膜４２０が形成されていてもよい。絶縁膜４２０は、例えば、酸化膜によって形成されている。基板４０２ａは、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）である。
【００８４】
本実施形態では、半導体膜４０２ｂの端部と、酸化物半導体膜４０４の端部とは、図１７（ａ）に示されるように、平面視で重なっている。半導体膜４０２ｂと酸化物半導体膜４０４とが重なる位置において、酸化物半導体膜４０４は、半導体膜４０２ｂの上に位置する。そして半導体膜４０２ｂと酸化物半導体膜４０４とが重なる位置において、酸化物半導体膜４０４は、図１７（ｃ）に示されるように、ソース電極４０６とドレイン電極４０８とによって挟まれる方向（Ｂ−Ｂ´方向）から見て、半導体膜４０２ｂの側面を覆わないように形成されている。半導体装置４００では、半導体膜４０２ｂの側面のうち、ソース電極４０６とドレイン電極４０８とによって挟まれる方向と同じ方向に延伸している側面は、図１７（ｃ）に示されるように、ゲート絶縁膜４１０によって覆われる。一方、半導体膜４０２ｂの側面のうち平面視で酸化物半導体膜４０４と対向する側面は、図１７（ｂ）に示されるように、酸化物半導体膜４０４を介してゲート絶縁膜４１０と対向している。半導体膜４０２ｂと酸化物半導体膜４０４とが重なる位置において、酸化物半導体膜４０４は、図１７（ｂ）に示されるように、半導体膜４０２ｂの側面のうち平面視で酸化物半導体膜４０４と対向する側面と、半導体膜４０２ｂの上面と界面を形成している。
【００８５】
本実施形態において、ゲート絶縁膜４１０は、酸化物半導体膜４０４を介して、半導体膜４０２ｂの側面のうち平面視で酸化物半導体膜４０４と対向する側面と対向している。またゲート絶縁膜４１０は、半導体膜４０２ｂと酸化物半導体膜４０４とが重なる位置において、酸化物半導体膜４０４を介して半導体膜４０２ｂの上面と対向している。本実施形態において、酸化物半導体膜４０４の表面およびゲート絶縁膜４１０の表面は、基板４０２ａの表面および半導体膜４０２ｂの表面に沿って形成されていてもよい。
【００８６】
本実施形態において、ゲート電極４１２は、ゲート絶縁膜４１０を介して半導体膜４０２ｂと酸化物半導体膜４０４との界面と対向するように形成されている。またゲート電極４１２は、図１７（ｃ）に示されるように、ゲート絶縁膜４１０を介して、半導体膜４０２ｂの側面のうち、ソース電極４０６とドレイン電極４０８とによって挟まれる方向と同じ方向に延伸している側面と対向するように形成されていてもよい。
【００８７】
半導体装置４００では、半導体装置３００と同様、トンネル領域が形成される範囲を大きいものにすることができる（図１７（ｂ））。また凸部（半導体膜４０２ｂ）の幅を狭くすることにより、４０２ｂからなるチャネル電位のゲート電圧に対する変化量を大きくすることができる。これは、フィン型ＭＯＳＦＥＴと同じ効果である。結果、半導体装置４００では、ゲート電極によるチャネル電位の変化量を大きくすることができる。このため、半導体装置４００では、急峻な電流の立ち上がり特性（低いＳ値）が得られる。
【００８８】
本実施形態における半導体装置４００の製造方法について、図１８を用いて説明する。図１８は、図１７に示される半導体装置４００の製造方法を示す断面図である。図１８（ａ）および（ｂ）における左側の図は、図１７におけるＡ−Ａ´の断面図である。図１８（ａ）および（ｂ）における右側の図は、図１７におけるＢ−Ｂ´の断面図である。
【００８９】
まず、絶縁膜４２０が基板４０２ａの表面に形成される。次いで、半導体膜４０２ｂが絶縁膜４２０の表面に形成される。これらの工程は、ＳＯＩ基板を準備する工程であってもよい。その後、半導体膜４０２ｂの一部が除去される。これにより、半導体膜４０２ｂが凸状に形成される。次いで、酸化物半導体膜４０４が、図１８（ａ）に示されるように形成される。
【００９０】
次いで、半導体膜４０２ｂおよび酸化物半導体膜４０４の一部が同時に除去される。半導体膜４０２ｂの除去および酸化物半導体膜４０４の除去には、ドライエッチングまたはウェットエッチングが用いられてもよい。これらの除去により、半導体膜４０２ｂおよび酸化物半導体膜４０４は、図１８（ｂ）の右図に示されるように、幅の小さい凸部を構成するように加工される。本実施形態では、半導体膜４０２ｂの凸部は、酸化物半導体膜４０４の除去と同時に形成される。このため、半導体膜４０２ｂの側面のうちＢ−Ｂ´と同じ方向に延伸している側面は、図１８（ｂ）に示されるように、酸化物半導体膜４０４によって覆われないことになる。
【００９１】
次いで、ゲート絶縁膜４１０が、図７（ｂ）に示される工程と同様にして、形成される。ゲート絶縁膜４１０は、酸化物半導体膜４０４を介して、半導体膜４０２ｂの側面のうち平面視で酸化物半導体膜４０４と対向する側面と対向するように形成される。
【００９２】
次いで、ゲート電極４１２が、図８（ａ）に示される工程と同様にして、形成される。ゲート電極４１２は、ゲート絶縁膜４１０を介して、半導体膜４０２ｂと酸化物半導体膜４０４との界面と対向する。
【００９３】
次いで、ソース電極４０６およびドレイン電極４０８が、図８（ｂ）に示される工程と同様にして、形成される。以上により、半導体装置４００が得られる。
図１８（ａ）の前の凸部（半導体膜４０２ｂ）を形成する前に、表面に絶縁膜を形成し、一部の絶縁膜と半導体膜を同時にエッチングすることで、４０２ｂの表面に絶縁膜が形成された凸部を形成することもできる。これ以降の製造方法を上記と同じにすることで、酸化物半導体膜４０４と凸部（半導体膜４０２ｂ）の界面を、凸部（半導体膜４０２ｂ）の側面のみにすることもできる。凸部（半導体膜４０２ｂ）の上面と側面で結晶方位等が異なるためトンネル特性が異なり、上面と側面で電流の立ち上り特性が異なると、ドレイン電流は２つの特性の和のため、緩やかな立ち上り特性の面の影響により、急峻な電流の立ち上り特性が得られないことがある。上面が緩やかな特性の場合、トンネル領域を側面のみに限定する上記構造により、急峻な電流の立ち上り特性を得ることもできる。
【符号の説明】
【００９４】
１００ａ    半導体装置
１００ｂ    半導体装置
１０２      基板
１０４      酸化物半導体膜
１０６      ソース電極
１０８      ドレイン電極
１１０      ゲート絶縁膜
１１２      ゲート電極
１１４      界面
１１６      開口
１１８      開口
１２０      絶縁膜
１２０ａ    縁部
１２２      金属膜
１２４      不純物領域
２００      半導体装置
２０２ａ    基板
２０２ｂ    半導体膜
２０４      酸化物半導体膜
２０６      ソース電極
２０８      ドレイン電極
２１０      ゲート絶縁膜
２１２      ゲート電極
３００      半導体装置
３０２      基板
３０２ａ    凸部
３０４      酸化物半導体膜
３０６      ソース電極
３０８      ドレイン電極
３１０      ゲート絶縁膜
３１２      ゲート電極
４００      半導体装置
４０２ａ    基板
４０２ｂ    半導体膜
４０４      酸化物半導体膜
４０６      ソース電極
４０８      ドレイン電極
４１０      ゲート絶縁膜
４１２      ゲート電極
４２０      絶縁膜
【図１】
2014229713.tif 000003
【図２】
2014229713.tif 000004
【図３】
2014229713.tif 000005
【図４】
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【図５】
2014229713.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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