(57)【要約】【課題】Ａ／Ｄ変換器を有するデジタル信号処理装置において高速動作を実現する。【解決手段】デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算する加減算部と、加減算された信号を量子化する量子化器とを備え、ノイズシェーピング部は、量子化誤差成分のビット数より少ないビット数毎にノイズシェーピングするデジタル信号処理装置を提供する。【選択図】図４
2014230165.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
前記ノイズシェーピング部から出力されるノイズシェーピング信号と前記デジタル信号とを加減算する加減算部と、
前記加減算された信号を量子化する量子化器と
を備え、
前記ノイズシェーピング部は、量子化誤差成分のビット数より少ないビット数毎にノイズシェーピングするデジタル信号処理装置。
【請求項２】
前記量子化器にＮビットのデジタル信号が入力され、かつ、前記量子化器からＭビットのデジタル信号が出力される場合において、
前記ノイズシェーピング部は、前記デジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングし、ＮおよびＭは自然数である
請求項１に記載のデジタル信号処理装置。
【請求項３】
前記ノイズシェーピング部は、
前記量子化誤差成分を含む信号が入力される第１遅延素子と、
前記第１遅延素子から出力された信号が入力される乗算器およびＡＮＤ論理回路のいずれか一つと、
前記ノイズシェーピング部において信号を加減算する加減算部と
を有する
請求項１または請求項２に記載のデジタル信号処理装置。
【請求項４】
前記ノイズシェーピング部は、量子化誤差成分を１ビット毎にノイズシェーピングする
請求項１に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、本発明は、デジタル信号処理装置に関する。特に、量子化ノイズによるＳＮＲの劣化を低減できるデジタル信号処理装置に関する。
【０００２】
一般に、無線基地局用途のＡ／Ｄ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡ／Ｄ変換器には、パイプライン型Ａ／Ｄ変換器が用いられることが多い。ただし、Ａ／Ｄ変換システムによっては、Ａ／Ｄ変換システム全体のコスト削減を目的として、Ａ／Ｄ変換器の出力ビット数より少ないビット数のデジタル信号を処理することがある。なお、出力ビット数を少なくする場合、出力信号において量子化誤差が生じる。それゆえ、出力信号の信号対雑音電力比（以下、ＳＮＲ）が劣化する。
【０００３】
また、高精度かつ高速の動作のＡ／Ｄ変換器を搭載するシステムでは、輸出規制の対象となる場合がある。それゆえ、Ａ／Ｄ変換器の出力ビット数を少なくする必要がある。上述のように、出力ビット数を少なくする場合には、出力信号において量子化誤差が生じる。それゆえ、出力信号のＳＮＲが劣化する。
【０００４】
従来、量子化誤差によるＳＮＲの劣化を低減する手法として、ノイズシェーピングをしていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］  米国特許７４２５９１１号公報
【０００５】
図１は、従来のデジタル信号処理装置１０を示す図である。デジタル信号処理装置１０は、Ａ／Ｄ変換器１１、減算器１２、量子化器１３、遅延ブロック１４、乗算器１５、減算器１６、およびノイズシェーピング部１７を備える。
【０００６】
Ａ／Ｄ変換器１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを減算器１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【０００７】
減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、ノイズシェーピング部１７の出力端子に接続される。減算器１２のマイナス入力端子には、ノイズシェーピング部１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。
【０００８】
減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子および減算器１６のプラス入力端子にそれぞれ接続される。減算器１２は、減算後のデジタル信号を、量子化器１３および減算器１６にそれぞれ出力する。
【０００９】
量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。
【００１０】
量子化器１３において、Ｎビットのデジタル信号がＭビットのデジタル信号に量子化された場合、量子化誤差が生じる。なお、量子化誤差が生じた場合、ＳＮＲは下記の［数１］で表されることが知られている。
【００１１】
【数１】
2014230165.tif 000003
【００１２】
遅延ブロック１４の入力端子は、量子化器１３の出力端子に接続される。遅延ブロック１４は、１以上の遅延素子を有する。遅延ブロック１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１０とシステム内のデジタル信号処理装置１０以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１０から出力される。
【００１３】
乗算器１５の入力端子は、量子化器１３の出力端子に接続される。乗算器１５は、量子化器１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１５は、桁上げされたデジタル信号を減算器１６に出力する。
【００１４】
減算器１６のマイナス入力端子は、乗算器１５の出力端子に接続される。減算器１６のマイナス入力端子には、量子化器１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。
【００１５】
減算器１６は、減算器１２から出力されるＮビットのデジタル信号に対して、乗算器１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１７に出力される。
【００１６】
ノイズシェーピング部１７は、量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１７は、その後、減算器１２にノイズシェーピング信号ＮＳＯＵＴを出力する。
【００１７】
図２は、従来のノイズシェーピング部１７を示す図である。ノイズシェーピング部１７は、遅延ブロック２０、２２、２４、および２６、乗算器３０、３２、３４、および３６、ならびに、加減算部４０、４２、および４４を有する。
【００１８】
遅延ブロック２０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２０は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２０において遅延されたデジタル信号は、乗算器３０、３２、３４、および３６にそれぞれ入力される。
【００１９】
乗算器３０には、遅延ブロック２０から出力された、遅延されたデジタル信号が入力される。乗算器３０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３０は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２に出力する。
【００２０】
遅延ブロック２２には、乗算器３０から出力されたデジタル信号が入力される。遅延ブロック２２は、１つの遅延素子を有する。乗算器３０から出力されたデジタル信号は、遅延ブロック２２において動作クロックの１クロック分だけ遅延される。遅延ブロック２２において遅延されたデジタル信号は、加減算部４０に入力される。
【００２１】
乗算器３２、乗算器３４、および、乗算器３６は、乗算器３０と同様に、遅延ブロック２０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器３２、３４、および、３６は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、加減算部４０、４２、および、４４にそれぞれ出力する。
【００２２】
加減算部４０は、ノイズシェーピング部１７においてデジタル信号を加減算する。加減算部４０には、遅延ブロック２２から出力されたデジタル信号と乗算器３２において係数Ａ１が乗じられたデジタル信号とが入力される。加減算部４０は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００２３】
遅延ブロック２４には、加減算部４０から出力されたデジタル信号が入力される。遅延ブロック２４は、１つの遅延素子を有する。加減算部４０から出力されたデジタル信号は、遅延ブロック２４において動作クロックの１クロック分だけ遅延されて、加減算部４２に入力される。
【００２４】
加減算部４２は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２４から出力されたデジタル信号と乗算器３４において係数Ａ２が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。
【００２５】
遅延ブロック２６には、加減算部４２から出力されたデジタル信号が入力される。遅延ブロック２６は、１つの遅延素子を有する。加減算部４２から出力されたデジタル信号は、遅延ブロック２６において動作クロックの１クロック分だけ遅延されて、加減算部４４に入力される。
【００２６】
加減算部４４は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２６から出力されたデジタル信号と乗算器３６において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。加減算部４４は、当該二つのデジタル信号を加算した信号を、ノイズシェーピング信号ＮＳＯＵＴとして出力する。ノイズシェーピング信号ＮＳＯＵＴは、ノイズシェーピング部１７の加減算部４４から、ノイズシェーピング部１７の外にある減算器１２に出力される。
【００２７】
ノイズシェーピング部１７の外にある減算器１２において、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差を低減することができる。また、本例のノイズシェーピングにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数２］で表される。
【００２８】
【数２】
2014230165.tif 000004
【００２９】
数式において、ＤＯＵＴ（ｚ）、ＤＩＮ（ｚ）、およびｅ（ｚ）は、それぞれ、ＤＯＵＴ、ＤＩＮ、およびｅのＺ変換を示す。また、ｚ−１、ｚ−２、ｚ−３、および、ｚ−４は、それぞれ１回から４回の遅延演算を示す。本明細書において、１回の遅延演算（ｚ−１）は、動作クロックの１クロック分の遅延を意味する。当該表示は、以降の数式でも同様である。
【００３０】
図３は、従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。横軸は、出力信号の周波数［ＭＨｚ］を示す。また、縦軸は、出力信号におけるＳＮＲの振幅［ｄＢ］を示す。
【００３１】
図３の結果において、Ａ／Ｄ変換器１１が減算器１２に出力するデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、遅延ブロック１４から出力されるデジタル信号ＤＯＵＴのビット数は、１１ビットである（Ｍ＝１１）。さらに、デジタル信号ＤＩＮの周波数は１４０ＭＨｚである。また、量子化器１３のサンプリング周波数ｆｓは１８４ＭＨｚである。なお、量子化誤差を低減するべく予め定められた周波数帯域BWは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【００３２】
図３においては、２６ＭＨｚから６６ＭＨｚまでにおいて、ＳＮＲの振幅の絶対値が大きくなっている。すなわち、ＳＮＲが大きくなっている。つまり、ノイズシェープすることによりノイズフロアレベルが下がり、予め定められた周波数帯域において高いＳＮＲを実現できる。
【００３３】
【数３】
2014230165.tif 000005
【００３４】
なお、［数２］から算出される周波数帯域２６ＭＨｚから６６ＭＨｚにおけるＳＮＲは、約８４．５ｄＢである。これに対して、ノイズシェーピングをしない場合のＳＮＲは、［数３］を用いて７１．６０ｄＢである。当該事実からも、ノイズシェーピングをすることにより、予め定められた周波数帯域において高いＳＮＲを実現できることがわかる。
【発明の概要】
【発明が解決しようとする課題】
【００３５】
高速動作を行う目的で、デジタル信号処理装置１０の動作クロックは非常に高い周波数とされる。動作クロックの周波数が高くなると、伝送経路における伝送遅延が生じやすい。特にデジタル信号処理装置１０のノイズシェーピング部１７にある乗算器３０、３２、３４および３６の伝送遅延が原因となり、動作速度が制限される。したがって、デジタル信号処理装置１０を高速動作させるべく動作クロックの周波数を上げたとしても、伝送遅延が原因となり、高速動作が実現できないという課題があった。
【００３６】
また、高速動作を実現するため一般的な手段として、演算プロセスの微細化が考えられる。しかしながら、演算プロセスの微細化は、デジタル信号処理装置１０の前段に位置するアナログ回路の動作に支障をきたす。よって、演算プロセスの微細化も採用することができない。
【課題を解決するための手段】
【００３７】
本発明の第１の態様においては、デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算する加減算部と、加減算された信号を量子化する量子化器とを備え、ノイズシェーピング部は、量子化誤差成分のビット数より少ないビット数毎にノイズシェーピングするデジタル信号処理装置を提供する。
【００３８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００３９】
【図１】従来のデジタル信号処理装置１０を示す図である。
【図２】従来のノイズシェーピング部１７を示す図である。
【図３】従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。
【図４】第１の実施形態におけるデジタル信号処理装置１００を示す図である。
【図５】ノイズシェーピング部１１７‐１を示す図である。
【図６】演算ブロック１２０を示す図である。
【発明を実施するための形態】
【００４０】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４１】
図４は、第１の実施形態におけるデジタル信号処理装置１００を示す図である。本実施形態におけるデジタル信号処理装置１００は、従来のノイズシェーピング部１７に代えて、ノイズシェーピング部１１７（ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３を有する）、ならびに演算ブロック１２０を備える。係る点が従来のデジタル信号処理装置１０と異なる。その他の構成は、従来のデジタル信号処理装置１０と同じである。
【００４２】
デジタル信号処理装置１００は、Ａ／Ｄ変換器１１１、加減算部としての減算器１１２、量子化器１１３、遅延ブロック１１４、乗算器１１５、減算器１１６、ノイズシェーピング部１１７および演算ブロック１２０を備える。
【００４３】
Ａ／Ｄ変換器１１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１１は、デジタル信号ＤＩＮを減算器１１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【００４４】
減算器１１２のプラス入力端子は、Ａ／Ｄ変換器１１１の出力端子に接続される。減算器１１２のプラス入力端子には、Ａ／Ｄ変換器１１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１１２のマイナス入力端子は、演算ブロック１２０の出力端子に接続される。また、演算ブロック１２０の入力端子は、ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３の出力端子に接続される。したがって、減算器１２のマイナス入力端子には、演算ブロック１２０を介して、ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３から出力されるノイズシェーピング信号ＮＳＯＵＴが入力される。
【００４５】
減算器１１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１１２の出力端子は、量子化器１１３の入力端子および減算器１１６のプラス入力端子にそれぞれ接続される。減算器１１２は、減算後のデジタル信号を、量子化器１１３および減算器１１６のプラス入力端子にそれぞれ出力する。
【００４６】
なお、減算器１１２の代わりに加算器を用いてもよい。この場合、ノイズシェーピング信号ＮＳＯＵＴの代わりに（‐ＮＳＯＵＴ）を加算器に入力すればよい。したがって、減算器１１２は加減算部としてもよい。当該加減算部は、演算ブロック１２０を介してノイズシェーピング部１１７‐１、１１７‐２および１１７‐３から出力されるノイズシェーピング信号と、入力されたデジタル信号ＤＩＮとを加減算処理する。
【００４７】
量子化器１１３は、デジタル信号ＤＩＮとノイズシェーピング信号ＮＳＯＵＴとが加減算されたデジタル信号を量子化する。本例では、量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。
【００４８】
遅延ブロック１１４の入力端子は、量子化器１１３の出力端子に接続される。遅延ブロック１１４は、１以上の遅延素子を有する。遅延ブロック１１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１００とシステム内のデジタル信号処理装置１００以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１００から出力される。
【００４９】
乗算器１１５の入力端子は、量子化器１１３の出力端子に接続される。乗算器１１５は、量子化器１１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１１５は、桁上げされたデジタル信号を減算器１１６に出力する。
【００５０】
減算器１１６のマイナス入力端子は、乗算器１１５の出力端子に接続される。減算器１１６のマイナス入力端子には、量子化器１１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。
【００５１】
減算器１１６は、減算器１１２から出力されるＮビットのデジタル信号に対して、乗算器１１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１１７に出力される。
【００５２】
ノイズシェーピング部１１７は、デジタル信号の量子化による量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１１７は、減算器１１６から出力されたＮビットのデジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングする。
【００５３】
ノイズシェーピング部１１７は、ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３を有する。各ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３は、それぞれ、量子化誤差成分ｅのビット数より少ないビット数毎にノイズシェーピングする。本例では、各ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３は、それぞれ、量子化誤差成分ｅを１ビット毎にノイズシェーピングする。
【００５４】
本例では、ノイズシェーピング部１１７‐１は、量子化誤差成分ｅの下位第１ビットであるｅ[０]をノイズシェーピングする。ノイズシェーピング部１１７‐２は、量子化誤差成分ｅの下位第２ビットであるｅ[１]をノイズシェーピングする。また、ノイズシェーピング部１１７‐３は、量子化誤差成分ｅの下位第３ビットであるｅ[２]をノイズシェーピングする。ノイズシェーピング部１１７‐１、１１７‐２、および１１７‐３は、その後、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１、およびＮＳＥ２をそれぞれ演算ブロック１２０に出力する。演算ブロック１２０は、各ビットについてのノイズシェーピング信号ＮＳＥ０、ＮＳＥ１、およびＮＳＥ２を処理する。その後、演算ブロック１２０は、減算器１１２にデジタル信号ＮＳＯＵＴを出力する。
【００５５】
図５はノイズシェーピング部１１７‐１を示す図である。図５においては、特に、量子化誤差情報ｅにおける下位第１ビットであるｅ［０］が、ノイズシェーピング部１１７‐１に入力される例を示す。なお、ノイズシェーピング部１１７‐２および１１７‐３も、ノイズシェーピング部１１７‐１と同じ構成を有する。
【００５６】
ノイズシェーピング部１１７‐１は、遅延ブロック２２０、２２２、２２４および２２６、係数入力ブロック２３２、２３４、２３６および２３８、ＡＮＤ論理回路２４２、２４４、２４６および２４８、ならびに、加減算部２５４、２５６および２５８を有する。なお、係数入力ブロック２３２、２３４、２３６および２３８、ならびに、ＡＮＤ論理回路２４２、２４４、２４６および２４８は、係数のビット長分だけ並列に設けられる。係数入力ブロック２３２、２３４、２３６および２３８は、ＡＮＤ論理回路２４２、２４４、２４６および２４８に、係数Ａ０、Ａ１、Ａ２、および、Ａ３をそれぞれ入力する。
【００５７】
遅延ブロック２２０には、量子化誤差成分ｅの下位第１ビットであるｅ［０］を含むデジタル信号が入力される。遅延ブロック２２０は、第１遅延素子としての遅延素子を有する。ｅ［０］を含むデジタル信号は、遅延ブロック２２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２２０において遅延されたデジタル信号は、ＡＮＤ論理回路２４２、２４４、２４６、および、２４８にそれぞれ入力される。
【００５８】
ＡＮＤ論理回路２４２には、遅延ブロック２２０から出力されたデジタル信号が入力される。また、ＡＮＤ論理回路２４２には、係数入力ブロック２３２から係数Ａ０が入力される。ＡＮＤ論理回路２４２は、遅延されたデジタル信号と係数Ａ０との論理積を出力する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。ＡＮＤ論理回路２４２は、当該論理積を遅延ブロック２２２に出力する。
【００５９】
ＡＮＤ論理回路２４４、ＡＮＤ論理回路２４６、および、ＡＮＤ論理回路２４８は、ＡＮＤ論理回路２４２と同様に、遅延ブロック２２０において遅延されたデジタル信号と係数入力ブロック２３４の係数Ａ１、係数入力ブロック２３６の係数Ａ２、および、係数入力ブロック２３８の係数Ａ３との論理積をそれぞれ出力する。ＡＮＤ論理回路２４４、２４６、および、２４８は、各々の論理積を、加減算部２５４、２５６、および、２５８にそれぞれ出力する。
【００６０】
遅延ブロック２２２は、ＡＮＤ論理回路２４２から出力されたデジタル信号が入力される。遅延ブロック２２２は、１つの遅延素子を有する。ＡＮＤ論理回路２４２から出力されたデジタル信号は、遅延ブロック２２２において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２２２において遅延されたデジタル信号は、加減算部２５４に入力される。
【００６１】
加減算部２５４は、ノイズシェーピング部１１７‐１においてデジタル信号を加減算する。加減算部２５４には、遅延ブロック２２２から出力されたデジタル信号とＡＮＤ論理回路２４４から出力されたデジタル信号とが入力される。加減算部２５４は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００６２】
遅延ブロック２２４には、加減算部２５４から出力されたデジタル信号が入力される。本例において、遅延ブロック２２４の構成および機能は、遅延ブロック２２２と同じである。遅延ブロック２２４において遅延されたデジタル信号は、加減算部２５６に入力される。
【００６３】
加減算部２５６は、デジタル信号を加減算する。加減算部２５６には、遅延ブロック２２４から出力されたデジタル信号とＡＮＤ論理回路２４６から出力されたデジタル信号とが入力される。本例においては、加減算部２５６は、当該二つのデジタル信号を加算する。加減算部２５６において加算されたデジタル信号は、遅延ブロック２２６に入力される。
【００６４】
加減算部２５８には、遅延ブロック２２６から出力されたデジタル信号と、ＡＮＤ論理回路２４８から出力されたデジタル信号とが入力される。本例においては、加減算部２５８は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＥ０を出力する。ノイズシェーピング信号ＮＳＥ０は、ノイズシェーピング部１１７‐１の加減算部２５８から、ノイズシェーピング部１１７‐１の外に設けられた演算ブロック１２０に出力される。
【００６５】
本例では、量子化誤差ｅを１ビット毎にノイズシェーピングする。したがって、本例のノイズシェーピング部１１７は、１つのノイズシェーピング部１７を用いて量子化誤差ｅの全ビットをノイズシェーピングする従来のデジタル信号処理装置１０に比べて、動作速度を向上させることができる。
【００６６】
また、従来のノイズシェーピング部１７の乗算器３０等に代えて、ノイズシェーピング部１１７‐１はＡＮＤ論理回路２４２等を用いる。乗算器に比べて、ＡＮＤ論理回路は動作速度が速い。したがって、ノイズシェーピング部１１７の動作速度を、従来のノイズシェーピング部１７と比較して向上させることができる。
【００６７】
なお、本例では、ＡＮＤ論理回路２４２、２４４、２４６および２４８、ならびに、係数入力ブロック２３２、２３４、２３６および２３８を用いて、ｅ［０］に対して係数Ａ０、Ａ１、Ａ２、および、Ａ３をそれぞれ入力した。しかしながら、一対のＡＮＤ論理回路および係数入力ブロックに代えて、乗算器を用いてもよい。例えば、ＡＮＤ論理回路２４２および係数入力ブロック２３２に代えて、乗算器が、ｅ［０］に対して係数Ａ０を乗算してよい。他の３対のＡＮＤ論理回路および係数入力ブロックに代えて、３つの乗算器が、それぞれｅ［０］に対して係数Ａ０、Ａ１、Ａ２およびＡ３を乗算してよい。つまり、ノイズシェーピング部１１７においては、乗算器およびＡＮＤ論理回路のいずれか一つを用いてよい。
【００６８】
ノイズシェーピング部１１７の外に設けられた演算ブロック１２０には、各ノイズシェーピング部１１７‐１、１１７‐２および１１７‐３からノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２がそれぞれ入力される。演算ブロック１２０は、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２に重み付けをして、減算器１１２に出力する。減算器１１２において、デジタル信号ＤＩＮから、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２に重み付けした信号が減算される。
【００６９】
本例において、デジタル信号ＤＯＵＴの各ビットにおける伝達関数は、［数２］で表される。すなわち、量子化誤差成分を１ビット毎にノイズシェーピングしつつ、［数２］と同じ伝達関数を得ることができる。
【００７０】
なお、本例において、ノイズシェーピング部１１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。
【００７１】
図６は演算ブロック１２０を示す図である。演算ブロック１２０は、乗算器３１０および乗算器３１２、ならびに加算ブロック３２０を有する。乗算器３１０には、ノイズシェーピング信号ＮＳＥ１が入力される。乗算器３１０は、ノイズシェーピング信号ＮＳＥ１に係数２を乗算する。これにより、乗算器３１０は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥ１に重みを付けることができる。
【００７２】
乗算器３１２には、ノイズシェーピング信号ＮＳＥ２が入力される。乗算器３１２は、ノイズシェーピング信号ＮＳＥ２に係数４を乗算する。これにより、乗算器３１２は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥ２に重みを付けることができる。
【００７３】
加算ブロック３２０には、ノイズシェーピング信号ＮＳＥ０、乗算器３１０において重み付けされたノイズシェーピング信号ＮＳＥ１、および、乗算器３１２において重み付けされたノイズシェーピング信号ＮＳＥ２が入力される。加算ブロック３２０は、これらの信号の和を取り、ノイズシェーピング信号ＮＳＯＵＴを、減算器１１２のマイナス入力端子に出力する。
【００７４】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７５】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００７６】
１０  デジタル信号処理装置、１１  Ａ／Ｄ変換器、１２  減算器、１３  量子化器、１４  遅延ブロック、１５  乗算器、１６  減算器、１７  ノイズシェーピング部、  ２０  遅延ブロック、２２  遅延ブロック、２４  遅延ブロック、２６  遅延ブロック、３０  乗算器、３２  乗算器、３４  乗算器、３６  乗算器、４０  加減算部、４２  加減算部、４４  加減算部、１００  デジタル信号処理装置、１１１  Ａ／Ｄ変換器、１１２  減算器、１１３  量子化器、１１４  遅延ブロック、１１５  乗算器、１１６  減算器、１１７  ノイズシェーピング部、１１７‐１  ノイズシェーピング部、１１７‐２  ノイズシェーピング部、１１７‐３  ノイズシェーピング部、１２０  演算ブロック、２２０  遅延ブロック、２２２  遅延ブロック、２２４  遅延ブロック、２２６  遅延ブロック、２３２  係数入力ブロック、２３４  係数入力ブロック、２３６  係数入力ブロック、２３８  係数入力ブロック、２４２  ＡＮＤ論理回路、２４４  ＡＮＤ論理回路、２４６  ＡＮＤ論理回路、２４８  ＡＮＤ論理回路、２５４  加減算部、２５６  加減算部、２５８  加減算部、３１０  乗算器、３１２  乗算器、３２０  加算ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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