(57)【要約】【課題】原子炉内中性子束検出器の位置検出装置に用いられているＡ／Ｄ変換器の出力するＢＣＤ信号をＡ／Ｄ変換処理の途中において、誤ったＢＣＤ信号を読み込むことを防止した位置検出装置を提供する。【解決手段】Ａ／Ｄ変換器２のＢＣＤ信号１０を入力するＦＰＧＡ６のタイミング生成部６ａは、Ａ／Ｄ変換制御部６ｂにホールド信号１２の出力タイミング信号１２ａをＡ／Ｄ変換器２に出力し、Ａ／Ｄ変換器２のホールド機能は、最終出力段でのデータの更新を第１の所定時間Ｔ１についてＢＣＤ信号１０固定し、読み込みタイミング信号１６を入力する入力回路部６ｃが、前記第１の所定時間Ｔ１の範囲内であって第２の所定時間Ｔ２内に固定されたＢＣＤ信号１０を読み込むとともに、ホールド解除信号１３を入力すると、最終出力段でのデータの更新を再開、ＦＰＧＡ６はシリアルＩ／Ｏ７を介し、カード４、外部ＣＰＵ８に伝送する。【選択図】図１
2014001935.tif 000002
【特許請求の範囲】
【請求項１】
外部信号を受信するＡ／Ｄ変換器と、このＡ／Ｄ変換器が出力するＢＣＤ信号を入力するプリントカードと、このプリントカードの出力を入力するカードを備えた信号変換装置において、
前記プリントカードにはＦＰＧＡとトランシーバが設けられており、前記ＦＰＧＡにはタイミング生成部とＡ／Ｄ変換制御部と入力回路部とが設けられ、前記タイミング生成部からのホールド信号の出力タイミング信号を入力する前記Ａ／Ｄ変換制御部は前記Ａ／Ｄ変換器に前記ホールド信号を出力すると、前記Ａ／Ｄ変換器のホールド機能は最終出力段でのデータの更新を停止して、Ａ／Ｄ変換後のＢＣＤ信号を第１の所定の時間Ｔ１の範囲内において固定するとともに、前記タイミング生成部からの読み込みタイミング信号を入力する前記入力回路部が、前記第１の所定の時間Ｔ１の範囲内であって第２の所定の時間Ｔ２内に前記固定されたＢＣＤ信号の全ビッドの読み込みを完了し、前記タイミング生成部からのホールド解除信号の出力タイミング信号を入力する前記Ａ／Ｄ変換制御部は、前記Ａ／Ｄ変換器に前記ホールド解除信号を出力して前記Ａ／Ｄ変換器は最終段でのデータの更新を再開するとともに、前記ＦＰＧＡは前記読み込んだＢＣＤ信号をシリアルデータ化しシリアルＩ／Ｏにより前記トランシーバを介して前記カードおよび外部に出力することを特徴とする信号変換装置。
【請求項２】
前記請求項１による信号変換装置が用いられているとともに、レゾルバと炉内核計装装置の制御装置とを備えた原子炉内中性子束検出器の位置検出装置であって、
前記レゾルバの出力する前記原子炉内中性子束検出器の位置信号を入力する前記信号変換装置は、前記固定されたＢＣＤ信号を読み込みシリアルＩ／Ｏを介してシリアルデータを前記炉内核計装装置の制御装置に伝送することを特徴とする原子炉内中性子束検出器の位置検出装置。
【請求項３】
前記第２の所定の時間Ｔ２は前記Ａ／Ｄ変換器の固有の仕様である全ビッド読み込みに要する時間Ｘ１と、前記読み込んだタイミング信号を入力するのに要する時間Ｘ２との和であり、前記第１の所定の時間Ｔ１は、前記第２の所定の時間Ｔ２より長くかつ、クロックが出力する基本クロック信号の１周期以内であることを特徴とする請求項１に記載の信号変換装置。
【請求項４】
最終出力段でのデータの更新を停止する前記ホールド機能は、前記Ａ／Ｄ変換器に代替して前記ＦＰＧＡに設けられていることを特徴とする請求項１に記載の信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は信号変換装置と、原子力発電所において原子炉内の中性子束を検出して原子炉の出力管理を行うためのデータを得る炉内核計装装置における中性子束検出器の位置検出装置に、前記信号変換装置を用いたものに係るものである。
【背景技術】
【０００２】
原子力発電所の炉内核計装装置においては、炉心内の燃料から放出される中性子束を測定するために、中性子検出器を先端部に具備したケーブルを、炉心内に設置された複数の検出器通路に挿入する。この検出器の位置を検出するため炉内核計装装置には、炉内核計装盤内に検出器位置検出装置が備えられている。これによって前記炉内の検出器の位置を検出するものであり、このような炉内核計装装置の構成は、例えば特許文献１に示されている。このような中性子束検出器の位置検出装置には、従来より炉内核計装装置の駆動機構に設けられたレゾルバからの検出器の位置信号をＢＣＤ５桁、２０ビッド信号に変換するＡ／Ｄ変換器が一般的に用いられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０１−２５００９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら従来の位置検出装置は、上記したようにＡ／Ｄ変換器の出力する信号をＢＣＤ５桁、２０ビッドの信号として扱っており、この２０ビッド信号はレゾルバから逐次伝送される正弦波、余弦波をデジタル化（２０ビッド）しており、Ａ／Ｄ変換の処理の途中において、異なったデータを読み込むという現象、例えば１２３４．１→１２３４．２・・・→１２３４．７→１２３４．８と変化し、次は当然１２３４．９と読み込むべきところを１２３５．０という異なったＢＣＤ信号データを読み込むという現象が発生していた。この現象は上記した、例えば１２３４．９→１２３５．０というような２０ビッド目と１ビッド目において発生しやすい。
前述した中性子束検出器の位置検出装置において、炉内核計装の制御上のしきい値近傍つまり、ある値で検出器の移動上限（下限）を停止しなければならないとする限界値近傍で、上記異なったＢＣＤ信号データを読み込むという現象が発生すると、制御上大きな問題を誘発しかねないという問題点がある。
【０００５】
この発明は上記のような課題を解決するためになされたものであって、Ａ／Ｄ変換器からのＢＣＤ信号の誤検出を防止可能とした信号変換装置を提供するとともに、この信号変換装置を用いた原子炉内中性子束検出器の位置検出装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
第１の発明に係る信号変換装置は、外部信号を受信するＡ／Ｄ変換器と、このＡ／Ｄ変換器が出力するＢＣＤ信号を入力するプリントカードと、このプリントカードの出力を入力するカードを備え、プリントカードにはＦＰＧＡとトランシーバが設けられており、ＦＰＧＡにはタイミング生成部とＡ／Ｄ変換制御部と入力回路部とが設けられ、タイミング生成部からのホールド信号の出力タイミング信号を入力するＡ／Ｄ変換制御部はＡ／Ｄ変換器にホールド信号を出力すると、Ａ／Ｄ変換器のホールド機能は最終出力段でのデータの更新を停止して、Ａ／Ｄ変換後のＢＣＤ信号を第１の所定の時間Ｔ１の範囲内において固定するとともに、タイミング生成部からの読み込みタイミング信号を入力する入力回路部が、第１の所定の時間Ｔ１の範囲内であって第２の所定の時間Ｔ２内に固定されたＢＣＤ信号の全ビッドの読み込みを完了し、タイミング生成部からのホールド解除信号の出力タイミング信号を入力するＡ／Ｄ変換制御部は、Ａ／Ｄ変換器にホールド解除信号を出力してＡ／Ｄ変換器は最終段でのデータの更新を再開するとともに、ＦＰＧＡは読み込んだＢＣＤ信号をシリアルデータ化しシリアルＩ／Ｏによりトランシーバを介してカードおよび外部に出力するものである。
【０００７】
第２の発明は、前記請求項１による信号変換装置が用いられているとともに、レゾルバと炉内核計装装置の制御装置とを備えた原子炉内中性子束検出器の位置検出装置であって、レゾルバの出力する原子炉内中性子束検出器の位置信号を入力する信号変換装置は、固定されたＢＣＤ信号を読み込みシリアルＩ／Ｏを介してシリアルデータを炉内核計装装置の制御装置に伝送するものである。
【発明の効果】
【０００８】
第１の発明に係る信号変換装置は、上記のような構成を採用しているので、信号変換装置の外部から伝送される信号を正確に読み込むことが可能となり、信号の誤検出を防止でき信頼性の高い信号変換装置を得ることができる。
また第２の発明に係る原子炉内中性子束検出器の位置検出装置は上記のような構成を採用していることにより、原子炉内中性子束検出器の位置検出を正確に把握することが可能となり、Ａ／Ｄ変換後のＢＣＤ信号を誤って読み込むという現象を防止でき、特に原子炉内中性子束検出器が移動する上、下限の制御上のしきい値近傍における位置検出の信頼性が高まり、炉内核計装の制御の信頼性が向上する。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１による信号変換装置および実施の形態２による位置検出装置を示すブロック図である。
【図２】実施の形態１による授受される信号の関連を示す図である。
【図３】実施の形態１によるＦＰＧＡの主要構成要素を示すブロック図である。
【図４】実施の形態１によるＡ／Ｄ変換器とＦＰＧＡとの間で授受される信号のタイミングチャートを示す図である。
【発明を実施するための形態】
【００１０】
実施の形態１．
以下、この発明による信号変換装置およびこの信号変換装置を用いた後述する原子炉内中性子束検出器の位置検出装置を図に基づいて説明する。
図１は、実施の形態１による信号変換装置５０およびこの信号変換装置５０を備えた後述する実施の形態２による原子炉内中性子束検出器の位置検出装置１００（以降、位置検出装置１００と称す）を示すブロック図である。後に詳述する位置検出装置１００はレゾルバ２０と信号変換装置５０と炉内核計装装置の制御装置５（以降、制御装置５と称す）とから構成されている。図示省略した原子炉内部に挿入された中性子束検出器の位置を前記レゾルバ２０が正弦波、余弦波のアナログ値の位置信号９として出力する。この位置信号９を外部信号として受信する実施の形態１による信号変換装置５０にはＡ／Ｄ変換器２と、前記位置信号９を扱う図示省略した機器類が統合化されたプリントカード３および状態表示パネル他の位置信号を扱うカード４とが設けられており、前記プリントカード３には論理回路のＦＰＧＡ（フィールド・プログラマブル・ゲートアレイ）６と、トランシーバ１１が設けられ、このトランシーバ１１の出力信号はシリアルＩ／Ｏ７を介し、カード４および外部の前記制御装置５に伝送される。前記トランシーバ１１はシリアルＩ／Ｏ７を介し、ＦＰＧＡ６の出力するシリアルデータ信号を受けて送信パケット生成、送信処理を行い、カード４や前記制御装置５のＣＰＵ８にシリアルＩ／Ｏ７を介してシリアルデータ信号を伝送する。
【００１１】
図２に外部信号に担当するレゾルバ２０からの位置信号９と、Ａ／Ｄ変換器２およびＦＰＧＡ６との間で授受されるＢＣＤ信号１０の関連を示す。上記Ａ／Ｄ変換器２とＦＰＧＡ６とで授受される信号のタイミングは後に詳述する。
前記したようにレゾルバ２０が出力する位置信号９は正弦波、余弦波のアナログ値であり、これをＡ／Ｄ変換器２が受信しＢＣＤ信号１０に変換後ＦＰＧＡ６に出力する。このＦＰＧＡ６はＡ／Ｄ変換器２にＡ／Ｄ変換のホールド信号１２およびホールド解除信号を出力するとともに、前記ＢＣＤ信号１０を読み込み、前述の如くシリアルＩ／Ｏ７を介してシリアルデータ信号をトランシーバ１１に伝送する。
【００１２】
図３に、ＦＰＧＡ６の主要構成要素を示す。
図３において、タイミング生成部６ａは前記ホールド信号１２の出力タイミング信号１２ａおよびホールド解除信号１３の出力タイミング信号１３ａを生成し、この出力タイミング信号１２ａ、１３ａをＡ／Ｄ変換制御部６ｂに出力する。Ａ／Ｄ変換制御部６ｂは前記ホールド信号１２の出力タイミング信号１２ａを入力して、Ａ／Ｄ変換器２に第１の所定の時間Ｔ１内に最終出力段でのデータの更新停止とするホールド信号１２に出力する。この後、前記タイミング生成部６ａは入力回路部６ｃに対して読み込みタイミング信号１６を出力し、この入力回路部６ｃは前記第１の所定時間Ｔ１内であって第２の所定の時間Ｔ２内に全ビッド、この実施の形態では２０ビッドの読み込みを完了する。
読み込み完了後、タイミング生成部６ａはＡ／Ｄ変換制御部６ｂにホールド解除信号１３の出力タイミング信号１３ａを出力することにより、Ａ／Ｄ変換制御部６ｂがＡ／Ｄ変換器２にホールド解除信号１３を出力し、Ａ／Ｄ変換器２での最終出力段でのデータの更新動作が再開される。
【００１３】
上記Ａ／Ｄ変換器２とＦＰＧＡ６との間での授受される信号のタイミングチャートを図４に示す。
図４（ａ）は、ＦＰＧＡ６または信号変換装置５０の外部に設けられた図示省略されたクロックの出力する基本クロック信号を示し、この実施の形態１では、例えば２ｍｓｅｃの周期で出力される。
図４（ｂ）は前述したホールド信号１２を示す。このホールド信号１２を入力するＡ／Ｄ変換器２は、設けられているホールド機能によってＡ／Ｄ変換後のＢＣＤ信号１０を第１の所定の時間Ｔ１内ホールドする。ホールドする第１の所定の時間Ｔ１ｍｓｅｃは信号変換装置５０に設けられているＡ／Ｄ変換器２の固有の仕様である全ビッド（２０ビッド）の変換に要する時間Ｘ１ｍｓｅｃ、これを例えば１ｍｓｅｃとし、読み込みタイミング信号１６を入力する時間Ｘ２（数μｓｅｃ）との合計時間である第２の所定時間Ｔ２以上に相当する長さが設定されている。前述の如くこのＴ１ｍｓｅｃ間にわたり前記Ａ／Ｄ変換器２の最終出力段でのデータの更新がホールド（固定）されている。Ａ／Ｄ変換制御部６ｂがホールド信号１２を出力後、図４（ｃ）に示すように、前記全ビッド変換に要する時間Ｘ１ｍｓｅｃ経過後に、タイミング生成部６ａからの読み込みタイミング信号１６を入力する入力回路部６ｃは、図４（ｄ）のハッチングが施され前記Ｔ１ｍｓｅｃ間にわたりホールド（固定）された変換後のＢＣＤ信号１０を読み込む。この読み込み完了後に、前述した如くタイミング生成部６ａはホールド解除信号１３の出力タイミング信号１３ａをＡ／Ｄ変換制御部６ｂに出力し、このＡ／Ｄ変換制御部６ｂを介し、Ａ／Ｄ変換器２にホールド解除信号１３を出力することによりＡ／Ｄ変換器２による最終出力段でのデータ更新が再開される。
【００１４】
このようにこの実施の形態１による信号変換装置５０は、ＦＰＧＡ６が生成する信号によって、Ａ／Ｄ変換器２がＡ／Ｄ変換した後のＢＣＤ信号を第１の所定の時間Ｔ１ｍｓｅｃ内にわたりホールド（固定）し、この状態でのホールド（固定）されたＢＣＤ信号１０をＦＰＧＡ６に読み込むので、信号変換装置５０の外部から伝送される外部信号である例えばレゾルバ２０の位置信号９を正確に読み込むことが可能となり、位置信号９の誤検出を防止でき、信頼性の高い信号変換装置５０を得ることができる。
またＦＰＧＡ６以降の信号がシリアルＩ／Ｏ７で伝送されるので、安定したデータが送信されるとともに、ＦＰＧＡ６とトランシーバ１１とをプリントカード３に統合化しているので信号変換装置５０が小型化、可搬性の向上、低消費電力化、低コスト化が達成できるという効果がある。
【００１５】
尚、上記実施例では、Ａ／Ｄ変換器２を５桁、２０ビッドのものを示したが、これに限らず、任意の桁数や１６ビッド、３２ビッドのＡ／Ｄ変換器２であってもよい。またＡ／Ｄ変換器２にホールド機能を設ける例を示したが、これに限らずＦＰＧＡ内にホールド回路を設け、Ａ／Ｄ変換器２の出力するＢＣＤ信号１０をＦＰＧＡ６内でホールドする機能を設けてもよい。
またさらに、上記実施例では基本クロックの１周期内においてＡ／Ｄ変換器２の固有の仕様による全ビッド変換に要する時間Ｘ１ｍｓｅｃ（１ｍｓｅｃ）後に、ホールド（固定）されたＢＣＤ信号１０を読み込むので、従来に比較して信号変換の回数が増加し、信号変換精度が向上するという効果もある。
【００１６】
実施の形態２．
次に実施の形態２について説明する。
この実施の形態２は前述した実施の形態１による信号変換装置５０を、原子炉内中性子束検出器の位置検出装置（以降、位置検出装置と略す）に用いたものである。実施の形態１で説明した図１において、位置検出装置１００は図示省略した炉内核計装装置の駆動機構に設けられたレゾルバ２０と、このレゾルバ２０の出力する原子炉内中性子束検出器の位置信号９を入力する前述した実施の形態１の信号変換装置５０と、ＣＰＵ８を備えた炉内核計装装置の制御装置５とで構成されている。
【００１７】
レゾルバ２０の出力する位置信号９は、信号変換装置５０のＡ／Ｄ変換器２に入力され、前述した実施の形態１と同様の動作によって信号変換がなされて、制御装置５にシリアルＩ／Ｏを介してデータが伝送される。
以上のような構成を採用することによって、原子炉内中性子束検出器の位置検出を正確に把握することが可能となり、従来技術のようにＡ／Ｄ変換後のＢＣＤ信号を誤って読み込むという現象を防止でき、特に原子炉内中性子束検出器が移動する上、下限の制御上のしきい値近傍における位置検出の信頼性が高まり、炉内核計装の制御の信頼性が向上するという効果がある。
【００１８】
尚、この発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００１９】
２  Ａ／Ｄ変換器、３  プリントカード、４  カード、５  制御装置、６  ＦＰＧＡ、
６ａ  タイミング生成部、６ｂ  Ａ／Ｄ変換制御部、６ｃ  入力回路、
７  シリアルＩ／Ｏ、８  ＣＰＵ、９  位置信号、１０  ＢＣＤ信号、
１１  トランシーバ、１２  ホールド信号、
１２ａ  ホールド信号の出力タイミング信号、１３  ホールド解除信号、
１３ａ  ホールド解除信号の出力タイミング信号、１６  読み込みタイミング信号、
２０  レゾルバ、５０  信号変換装置、１００  位置検出装置、Ｔ  第１の所定の時間、
Ｘ１  全ビッド変換に要する時間、Ｘ２  読み込みタイミング信号入力に要する時間。
【図１】
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【図２】
2014001935.tif 000004
【図３】
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【図４】
2014001935.tif 000006