(57)【要約】【課題】半導体チップがフリップチップ実装されてなる半導体装置の厚みを薄くする。【解決手段】支持体５０の表面に対して垂直に延在し、一端が配線パターン５３に接続された複数のメタルポスト３２を形成する工程と、バンプ電極１９が配線パターン５３に接続されるよう、配線パターン５３上に半導体チップ１０をフリップチップ実装する工程と、メタルポスト３２及び前記半導体チップ１０を封止体１７によって封止する工程と、メタルポスト３２の他端及び半導体チップ１０の裏面１５の両方が露出するよう封止体１７を研削する工程とを備える。本発明によれば、厚みの薄い半導体装置を提供することが可能となる。しかも、実装後に半導体チップを研削していることから、実装時における半導体チップのハンドリング性が悪化することもない。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の配線パターンが形成された第１の表面を有する支持体と、
主面から露出する複数の第１の電極を有し、前記複数の第１の電極が前記第１の配線パターンに接続されるよう、前記支持体の前記第１の表面にフリップチップ実装された第１の半導体チップと、
前記第１の半導体チップの側面及び前記第１の配線パターンを覆う第１の封止体と、
前記第１の封止体に設けられた貫通孔を介して、一端が前記第１の配線パターンに接続された複数のメタルポストと、
前記複数のメタルポストの他端に設けられた複数の外部端子と、を備え、
前記第１の半導体チップの裏面は前記第１の封止体に覆われることなく露出しており、前記メタルポストの前記他端と前記第１の半導体チップの裏面が同一平面を構成していることを特徴とする半導体装置。
【請求項２】
前記支持体は、第２の配線パターンが形成され前記第１の表面の裏面に位置する第２の表面をさらに有する配線基板であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
主面から露出する複数の第２の電極を有し、前記複数の第２の電極が前記第２の配線パターンに接続されるよう、前記支持体の前記第２の表面にフリップチップ実装された第２の半導体チップをさらに備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記支持体は、前記第１の配線パターンと前記第２の配線パターンとを接続する複数のスルーホール導体をさらに有し、
前記複数の第２の電極は、前記第２の配線パターン、前記スルーホール導体、前記第１の配線パターン及び前記複数のメタルポストを介して、前記複数の外部端子に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の半導体チップの前記主面上における前記複数の第１の電極のレイアウトは、前記第２の半導体チップの前記主面上における前記複数の第２の電極のレイアウトと一致していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第１の半導体チップの厚さは前記第２の半導体チップよりも薄いことを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１及び第２の半導体チップの搭載位置は、平面視で互いに一致していることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１及び第２の半導体チップの搭載位置は、平面視で互いにずれていることを特徴とする請求項３乃至６のいずれか一項に記載の半導体装置。
【請求項９】
主面から露出する複数の第２の電極を有する第２の半導体チップと、
前記第２の半導体チップの少なくとも周囲を覆い、前記第２の半導体チップの前記主面と同一平面を構成する表面を有する第２の封止体と、をさらに備え、
前記支持体の前記第１の表面は、前記第２の半導体チップの前記主面及び前記第２の封止体の前記表面によって構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
支持体の第１の表面に第１の配線パターンを形成する工程と、
前記支持体の第１の表面に対して垂直に延在し、一端が前記第１の配線パターンに接続された複数のメタルポストを形成する工程と、
複数の第１の電極が露出する主面を有する第１の半導体チップを、前記複数の第１の電極が前記第１の配線パターンに接続されるよう、前記第１の配線パターン上にフリップチップ実装する工程と、
前記複数のメタルポスト及び前記第１の半導体チップを封止体によって封止する工程と、
前記メタルポストの他端及び前記第１の半導体チップの裏面の両方が露出するよう前記封止体を研削する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記複数のメタルポストの前記他端に複数の外部端子を接続する工程をさらに備えることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記支持体の前記第１の表面の裏面に位置する第２の表面に第２の配線パターンを形成する工程と、
複数の第２の電極が露出する主面を有する第２の半導体チップを、前記複数の第２の電極が前記第２の配線パターンに接続されるよう、前記第２の配線パターン上にフリップチップ実装する工程と、をさらに備えることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記支持体の前記第１の表面は、第２の半導体チップの主面及び前記第２の半導体チップの少なくとも周囲を覆う第２の封止体の表面によって構成されていることを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１４】
前記第２の半導体チップには前記主面から露出する複数の第２の電極が設けられており、前記複数の第２の電極が前記第１の配線パターンに接続されるよう、前記第２の半導体チップを前記第１の配線パターン上にフリップチップ実装する工程をさらに備えることを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、フリップチップ実装された半導体チップを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、リジッドな配線基板上に複数の半導体チップがフリップチップ実装されてなる半導体装置が提案されている。例えば、特許文献１には、配線基板の両面にそれぞれ半導体チップをフリップチップ実装したタイプの半導体装置が開示されている。このように、配線基板の両面にそれぞれ半導体チップをフリップチップ実装すれば、より高密度なパッケージングが可能となる。また、半導体チップがフリップチップ実装されてなる半導体装置ではないが、特許文献２には、配線基板の両面にそれぞれ半導体チップを実装するとともにこれら半導体チップを封止樹脂で覆い、封止樹脂を貫通して設けられたスルーホール導体を介して配線基板と外部端子とを接続する構造が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２１０５６６号公報
【特許文献２】特開２０１０−１０３３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載された半導体装置では、半導体チップと外部端子が配線基板の同一平面（裏面）に配置されていることから、半導体チップの裏面と外部端子の先端との高さの差、いわゆるスタンドオフが非常に小さくなる。このため、凹凸のある基板表面に搭載することが困難であるという問題があった。凹凸のある基板表面としては、例えばＰｏＰ（Package on Package）構造を有する半導体装置の下側パッケージの表面などが該当する。したがって、特許文献１に記載された半導体装置は、ＰｏＰ構造を有する半導体装置の上側パッケージとして使用することは困難である。
【０００５】
このような問題を解決するためには、特許文献２に記載された半導体装置のように、配線基板の裏面に搭載された半導体チップを封止樹脂で覆い、封止樹脂の表面に外部端子を配置すればよい。しかしながら、かかる構造では全体の厚みがさらに増してしまう。全体の厚みをより薄くするためには、配線基板の裏面に搭載する半導体チップをより薄くすればよいが、半導体チップの厚さが薄くなると、配線基板に実装する際の半導体チップのハンドリングが困難となる。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、第１の配線パターンが形成された第１の表面を有する支持体と、主面から露出する複数の第１の電極を有し、前記複数の第１の電極が前記第１の配線パターンに接続されるよう、前記支持体の前記第１の表面にフリップチップ実装された第１の半導体チップと、前記第１の半導体チップの側面及び前記第１の配線パターンを覆う第１の封止体と、前記第１の封止体に設けられた貫通孔を介して、一端が前記第１の配線パターンに接続された複数のメタルポストと、前記複数のメタルポストの他端に設けられた複数の外部端子と、を備え、前記第１の半導体チップの裏面は前記第１の封止体に覆われることなく露出しており、前記メタルポストの前記他端と前記第１の半導体チップの裏面が同一平面を構成していることを特徴とする。
【０００７】
本発明による半導体装置の製造方法は、支持体の第１の表面に第１の配線パターンを形成する工程と、前記支持体の第１の表面に対して垂直に延在し、一端が前記第１の配線パターンに接続された複数のメタルポストを形成する工程と、複数の第１の電極が露出する主面を有する第１の半導体チップを、前記複数の第１の電極が前記第１の配線パターンに接続されるよう、前記第１の配線パターン上にフリップチップ実装する工程と、前記複数のメタルポスト及び前記第１の半導体チップを封止体によって封止する工程と、前記メタルポストの他端及び前記第１の半導体チップの裏面の両方が露出するよう前記封止体を研削する工程と、を備えることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体チップの裏面を覆う封止体が除去されていることから、全体の厚みをより薄くすることが可能となる。しかも、支持体に半導体チップをフリップチップ実装する時点においては半導体チップの厚みを過度に薄くする必要はなく、フリップチップ実装された後に薄くすることができるため、実装時における半導体チップのハンドリング性を高めることも可能となる。
【図面の簡単な説明】
【０００９】
【図１】（ａ）は本発明の第１の実施形態による半導体装置１００の構成を示す断面図であり、（ｂ）は半導体装置１００を裏面方向（下側）から見た略平面図である。
【図２】半導体装置１００を用いたＰｏＰ構造を有する半導体装置の構成を示す断面図である。
【図３】半導体装置１００の製造方法を説明するための工程図である。
【図４】半導体装置１００の製造方法を説明するための工程図である。
【図５】半導体装置１００の製造方法を説明するための工程図である。
【図６】半導体装置１００の製造方法を説明するための工程図である。
【図７】半導体装置１００の製造方法を説明するための工程図である。
【図８】半導体装置１００の製造方法を説明するための工程図である。
【図９】半導体装置１００の製造方法を説明するための工程図である。
【図１０】半導体装置１００の製造方法を説明するための工程図である。
【図１１】（ａ）は本発明の第２の実施形態による半導体装置２００の構成を示す断面図であり、（ｂ）は半導体装置２００を裏面方向（下側）から見た略平面図である。
【図１２】本発明の第３の実施形態による半導体装置３００の構成を示す断面図である。
【図１３】本発明の第４の実施形態による半導体装置４００の構成を示す断面図である。
【図１４】本発明の第５の実施形態による半導体装置５００の構成を示す断面図である。
【図１５】（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第１の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【図１６】（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第２の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【図１７】（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第３の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【図１８】（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第４の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【図１９】（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第５の例を示す模式的な平面図であり、（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【図２０】半導体装置５００の製造方法を説明するための工程図である。
【図２１】半導体装置５００の製造方法を説明するための工程図である。
【図２２】半導体装置５００の製造方法を説明するための工程図である。
【図２３】半導体装置５００の製造方法を説明するための工程図である。
【図２４】半導体装置５００の製造方法を説明するための工程図である。
【図２５】半導体装置５００の製造方法を説明するための工程図である。
【図２６】半導体装置５００の製造方法を説明するための工程図である。
【図２７】半導体装置５００の製造方法を説明するための工程図である。
【図２８】半導体装置５００の製造方法を説明するための工程図である。
【図２９】半導体装置５００の製造方法を説明するための工程図である。
【図３０】半導体装置５００の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１（ａ）は本発明の第１の実施形態による半導体装置１００の構成を示す断面図であり、図１（ｂ）は半導体装置１００を裏面方向（下側）から見た略平面図である。
【００１２】
図１（ａ）に示すように、本実施形態による半導体装置１００は、ガラスクロスなどの芯材が含浸されてなるリジッドな支持体５０と、支持体５０の上面５２にフリップチップ実装された半導体チップ２０と、支持体５０の下面５１にフリップチップ実装された半導体チップ１０とを備えている。特に限定されるものではないが、本実施形態では半導体チップ１０，２０がＤＲＡＭ（Dynamic Random Access Memory）であり、互いに同じ回路構成及び同じパッド配置を有している。但し、本発明がこれに限定されるものではなく、半導体チップ１０，２０がフラッシュメモリなど他の種類のメモリチップであっても構わないし、半導体チップ１０，２０の一方がメモリチップであり、他方がこれを制御するコントロールチップであっても構わない。
【００１３】
図１（ｂ）に示すように、半導体チップ１０（半導体チップ２０も同様）は矩形であり、その長辺をＸ方向、短辺をＹ方向とした場合に、両短辺に沿ってパッド電極１４（２４）がＹ方向に配列されている。つまり、半導体チップ１０，２０はエッジパッド構造を有している。
【００１４】
支持体５０の上面５２に実装された半導体チップ２０は、トランジスタなどの回路素子が形成された素子形成面２２と、素子形成面２２に設けられたパッド電極２４と、パッド電極２４上に設けられたバンプ電極２９と、バンプ電極２９が露出するよう素子形成面２２を覆う保護膜２３とを備えている。半導体チップ２０は、支持体５０の上面５２に設けられた配線パターン５４にバンプ電極２９が接合されるよう、フリップチップ実装されている。支持体５０の上面５２は、バンプ電極２９と接合される配線パターン５４の一部を除き、レジスト膜５６で覆われている。また、半導体チップ２０の主面２１とレジスト膜５６との間はアンダーフィル２８によって充填されており、半導体チップ２０の裏面２５及び側面２６は封止体２７で覆われている。
【００１５】
同様に、支持体５０の下面５１に実装された半導体チップ１０は、トランジスタなどの回路素子が形成された素子形成面１２と、素子形成面１２に設けられたパッド電極１４と、パッド電極１４上に設けられたバンプ電極１９と、バンプ電極１９が露出するよう素子形成面１２を覆う保護膜１３とを備えている。半導体チップ１０は、支持体５０の下面５１に設けられた配線パターン５３にバンプ電極１９が接合されるよう、フリップチップ実装されている。支持体５０の下面５１は、バンプ電極１９と接合される配線パターン５３の一部を除き、レジスト膜５５で覆われている。また、半導体チップ１０の主面１１とレジスト膜５５との間はアンダーフィル１８によって充填されており、半導体チップ１０の側面１６は封止体１７で覆われている。
【００１６】
図１（ａ），（ｂ）に示すように、半導体チップ１０の裏面１５は封止体１７によって覆われておらず露出した状態であり、封止体１７の表面と同一平面を構成している。後述するように、半導体チップ１０の裏面１５はフリップチップ実装後に研削されており、したがって、実装前の段階では半導体チップ１０，２０の厚みが互いに同じであるものの、最終的には半導体チップ１０の厚みが半導体チップ２０よりも薄くなる。
【００１７】
ここで、半導体チップ１０，２０の主面１１，２１とは、保護膜１３，２３の表面を指す。保護膜１３，２３は、半導体チップ１０，２０の素子形成面１２，２２に水分などが侵入することを防止するための膜であり、その材料としては例えばポリイミドなどが用いられる。また、封止体１７，２７は、半導体チップ１０，２０を物理的に保護するための保護体であり、その材料としては例えば熱硬化性樹脂などが用いられる。尚、本発明においては、パッド電極１４，２４及びバンプ電極１９，２９を単に「電極」と総称することがある。
【００１８】
図１に示すように、封止体１７には複数の貫通孔１７ａが設けられており、これら貫通孔１７ａの内部には銅などからなるメタルポスト３２が充填されている。メタルポスト３２の一端は、配線パターン５３に接続されている。また、メタルポスト３２の他端は、封止体１７の表面及び半導体チップ１０の裏面１５と同一平面を構成するとともに、それぞれ対応する外部端子３３が接続されている。また、支持体５０には配線パターン５３，５４を接続するスルーホール導体５７が設けられている。したがって、外部端子３３はメタルポスト３２及び配線パターン５３を介して半導体チップ１０に接続されるとともに、メタルポスト３２、配線パターン５３、スルーホール導体５７及び配線パターン５４を介して半導体チップ２０に接続される。外部端子３３は例えばハンダからなる。
【００１９】
外部端子３３は、本実施形態による半導体装置１００を外部のデバイスに接続するための端子であり、本実施形態による半導体装置１００をマザーボードやモジュール基板などに直接搭載する場合には、マザーボードやモジュール基板に設けられたランドパターンに接続される。また、本実施形態による半導体装置１００を用いてＰｏＰ（Package on Package）構造を有する半導体装置を構成する場合には、図２に示すように他のパッケージ４０の上面に設けられたランドパターン４１に外部端子３３が接続される。図２に示すパッケージ４０は、リジッドな配線基板４２を用いたパッケージであり、配線基板４２の一方の表面には半導体チップ４４が搭載され、配線基板４２の他方の表面には外部端子４３が設けられている。
【００２０】
図２に示すＰｏＰ構造を有する半導体装置においては、パッケージ４０の表面に他の半導体チップ４４などが設けられていることから、半導体装置１００を搭載すべき表面に凹凸が存在する。このような凹凸の存在する表面に半導体装置１００を搭載する場合には、封止体１７の表面と外部端子３３の先端との高さの差、いわゆるスタンドオフを十分に確保する必要があるが、本実施形態による半導体装置１００では、メタルポスト３２の他端と封止体１７の表面とが同一平面を構成しており、メタルポスト３２の当該他端に外部端子３３が設けられていることから、十分なスタンドオフを確保することができる。これにより、図２に示すようなＰｏＰ構造を容易に得ることが可能となる。また、特許文献１のようにスタンドオフを拡大するために外部端子３３のサイズを大型化する必要がないことから、多数の外部端子３３を狭ピッチで配列することも可能となる。
【００２１】
しかも、本実施形態による半導体装置１００は、支持体５０の上面５２が封止体２７で覆われ、支持体５０の下面５１が封止体１７で覆われているため、支持体５０から見た上下構造がほぼ対称となる。これにより、温度変化による半導体装置１００の反りが生じにくいという効果を得ることもできる。
【００２２】
以上が本実施形態による半導体装置１００の構造である。このように、本実施形態による半導体装置１００は、半導体チップ１０の厚みが実装後にさらに薄型化されていることから、全体の厚みをより薄くすることが可能となる。しかも、半導体チップ１０の裏面１５が封止体１７に覆われることなく露出していることから、放熱性を高めることも可能となる。さらに、半導体チップ１０の裏面１５が封止体１７の表面から突出しないことから、スタンドオフを十分に確保することも可能となる。
【００２３】
次に、本実施形態による半導体装置１００の製造方法について説明する。
【００２４】
図３〜図１０は、本実施形態による半導体装置１００の製造方法を説明するための工程図である。
【００２５】
まず、図３に示すように、上面５２に配線パターン５４及びレジスト膜５６が設けられ、下面５１に配線パターン５３及びレジスト膜５５が設けられた支持体５０を用意する。上述の通り、支持体５０はガラスクロスなどの芯材が含浸されてなるリジッドな配線基板であるため、他の支持基板などを用いることなくハンドリング可能である。ここで、レジスト膜５５には、配線パターン５３の一部を露出させる開口部５５ａ，５５ｂを形成し、レジスト膜５６には、配線パターン５４の一部を露出させる開口部５６ａを形成しておく。開口部５５ａは半導体チップ１０のバンプ電極１９との接合部に対応し、開口部５６ａは半導体チップ２０のバンプ電極２９との接合部に対応する。
【００２６】
次に、レジスト膜５５の開口部５５ｂを介して、配線パターン５３に接続された複数のメタルポスト３２を形成する。メタルポスト３２の形成方法については特に限定されないが、電解メッキ法を用いることが好ましい。一例として、開口部５５ａ，５５ｂが形成されたレジスト膜５５上に厚いレジストマスクを形成した後、開口部５５ｂに相当する箇所にスルーホールを形成することによって配線パターン５３の一部を露出させ、露出した配線パターン５３に対して電解メッキを施すことにより、メタルポスト３２を形成することができる。
【００２７】
次に、図４に示すように、開口部５５ａを介して露出した配線パターン５３とバンプ電極１９が接合するよう、支持体５０の下面５１に半導体チップ１０をフリップチップ実装する。但し、開口部５５ａを介して露出した配線パターン５３に突起部を設けておけば、半導体チップ１０にバンプ電極１９を形成する必要はない。半導体チップ１０を実装した後、半導体チップ１０の主面１１とレジスト膜５５との隙間にアンダーフィル１８を供給し、かかる隙間を封止する。尚、アンダーフィル１８の代わりにＮＣＦ（Non-Conductive Film）を用いても構わない。この段階では、半導体チップ１０の裏面１５とメタルポスト３２の端部とは、いずれが高くても構わない。
【００２８】
次に、図５に示すように、半導体チップ１０及びメタルポスト３２が埋め込まれるよう、支持体５０の下面５１を封止体１７によって封止する。そして、図６に示すように、メタルポスト３２の端部及び半導体チップ１０の裏面１５が露出するまで封止体１７の表面を研削する。この時、半導体チップ１０の裏面１５をある程度研削することにより、半導体チップ１０の厚さを所望の厚さまで薄くする。これにより、メタルポスト３２の端部、半導体チップ１０の裏面１５及び封止体１７の表面は、同一平面を構成することになる。尚、図４に示す段階において、半導体チップ１０の裏面１５をメタルポスト３２の端部よりも高くなるよう設計すれば、図６に示す工程はメタルポスト３２の端部が露出したタイミングを研削の終了条件とすることができる。
【００２９】
次に、図７に示すように、開口部５６ａを介して露出した配線パターン５４とバンプ電極２９が接合するよう、支持体５０の上面５２に半導体チップ２０をフリップチップ実装する。但し、開口部５６ａを介して露出した配線パターン５４に突起部を設けておけば、半導体チップ２０にバンプ電極２９を形成する必要はない。半導体チップ２０を実装した後、半導体チップ２０の主面２１とレジスト膜５６との隙間にアンダーフィル２８を供給し、かかる隙間を封止する。ここでも、アンダーフィル２８の代わりにＮＣＦを用いても構わない
【００３０】
次に、図８に示すように、半導体チップ２０が埋め込まれるよう、支持体５０の上面５２を封止体２７によって封止する。そして、図９に示すように、メタルポスト３２の端部にハンダなどからなる外部端子３３を形成した後、図１０に示すように支持体５０及び封止体１７，２７を切断することによって個片化すれば、本実施形態による半導体装置１００が完成する。
【００３１】
このように、本実施形態による半導体装置１００の製造工程においては、半導体チップ１０を支持体５０にフリップチップ実装した後、半導体チップ１０の裏面１５を研削していることから、全体の厚みをより薄くすることが可能となる。しかも、実装段階における半導体チップ１０の厚みをある程度確保することができることから、実装時に半導体チップ１０に割れや欠けを生じさせることなく、容易にハンドリングすることが可能となる。
【００３２】
尚、半導体装置１００の製造工程は上記の工程順に限定されるものではなく、一部の工程の順序を入れ替えても構わない。例えば、支持体５０に半導体チップ１０，２０の両方を搭載してから封止体１７，２７を形成しても構わないし、両方の封止体１７，２７を形成してから封止体１７の研削を行っても構わない。
【００３３】
次に、本発明の第２の実施形態について説明する。
【００３４】
図１１（ａ）は本発明の第２の実施形態による半導体装置２００の構成を示す断面図であり、図１１（ｂ）は半導体装置２００を裏面方向（下側）から見た略平面図である。
【００３５】
図１１（ａ），（ｂ）に示すように、本実施形態による半導体装置２００は、半導体チップ１０，２０に設けられたパッド電極１４，２４（バンプ電極１９，２９）のレイアウトが第１の実施形態と相違している。つまり、本実施形態にて用いる半導体チップ１０，２０は矩形であり、その長辺をＹ方向、短辺をＸ方向とした場合に、Ｘ方向における略中心に沿ってパッド電極１４，２４がＹ方向に２列に配列されている。つまり、半導体チップ１０，２０はセンターパッド構造を有している。その他の点については図１（ａ），（ｂ）に示した半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。このような構成を有する半導体チップ１０，２０を用いた場合であっても、第１の実施形態による半導体装置１００と同じ効果を得ることができる。
【００３６】
次に、本発明の第３の実施形態について説明する。
【００３７】
図１２は、本発明の第３の実施形態による半導体装置３００の構成を示す断面図である。
【００３８】
図１２に示すように、本実施形態による半導体装置３００は、半導体チップ２０を覆う封止体２７が削除されている点において、第１の実施形態と相違している。つまり、本実施形態においては、半導体チップ２０の裏面２５及び側面２６が露出した状態とされている。その他の点については図１（ａ），（ｂ）に示した半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においては、封止体２７が削除されていることから、全体の厚みをより一層薄くすることが可能となる。また、半導体チップ２０の放熱性を高めることも可能となる。
【００３９】
次に、本発明の第４の実施形態について説明する。
【００４０】
図１３は、本発明の第４の実施形態による半導体装置４００の構成を示す断面図である。
【００４１】
図１３に示すように、本実施形態による半導体装置４００は、半導体チップ１０と半導体チップ２０の搭載位置が互いにオフセットしている点において、第１の実施形態と相違している。つまり、本実施形態においては、半導体チップ１０と半導体チップ２０が平面視で互いに重ならない部分を有している。その他の点については図１（ａ），（ｂ）に示した半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。本実施形態においては、配線パターン５３，５４の設計自由度が高まるとともに、半導体チップ１０に対して送受信される信号と半導体チップ２０に対して送受信される信号とのクロストークが少なくなるようレイアウトすることも可能となる。また、発熱源である半導体チップ１０，２０の平面位置がずれているため、発生した熱が一箇所に集中しない。これにより放熱性を高めることも可能となる。
【００４２】
次に、本発明の第５の実施形態について説明する。
【００４３】
図１４は、本発明の第５の実施形態による半導体装置５００の構成を示す断面図である。
【００４４】
図１４に示すように、本実施形態による半導体装置５００は、支持体５０及び配線パターン５３，５４が削除され、その代わりに薄い再配線層３０及び絶縁層３１が用いられている点において、第１の実施形態と相違している。本実施形態による半導体装置５００ではリジッドな支持体は用いられず、半導体チップ２０の主面２１及び封止体２７の表面に再配線層３０が直接形成された構成を有している。換言すれば、半導体チップ２０はいわゆるファンアウト型のウェハレベルパッケージ技術を用いてパッケージングされており、該パッケージの表面に半導体チップ１０がさらにフリップチップ実装された構成を有している。その他の点については図１（ａ），（ｂ）に示した半導体装置１００と基本的に同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４５】
本実施形態による半導体装置５００は、リジッドな配線基板を用いることなく、単層構造を有する再配線層３０の両側に半導体チップ１０，２０を配置していることから、全体の厚みを非常に薄くすることが可能となる。次に、本実施形態による半導体装置５００にて用いる半導体チップ１０，２０の好ましいパッドレイアウトについて説明する。
【００４６】
図１５（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第１の例を示す模式的な平面図であり、図１５（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【００４７】
図１５（ａ）に示す例では、半導体チップ１０，２０のパッド電極１４，２４が中心線Ｃに対してオフセットした位置にレイアウトされている。本例では、半導体チップ１０，２０が矩形であり、その長辺をＸ方向、短辺をＹ方向とした場合に、Ｘ方向における中心に沿ってＹ方向に伸びる線が中心線Ｃである。このようなパッドレイアウトを有する半導体チップ１０，２０を用いて図１４に示した半導体装置５００を構成した場合、図１５（ｂ）に示すように、半導体チップ１０と半導体チップ２０は積層方向から見て（つまり半導体チップ１０又は半導体チップ２０の裏面方向から見て）ほぼ完全に重なるように搭載される。この時、パッド電極１４が中心線Ｃから見てＸ方向の一方側に位置し、パッド電極２４が中心線Ｃから見てＸ方向の他方側に位置するよう、半導体チップ１０，２０を搭載すれば、パッド電極１４と再配線層３０との接続位置と、パッド電極２４と再配線層３０との接続位置とを互いに異なる平面位置とすることができる。これにより、半導体チップ１０に接続された再配線層３０上の信号配線と、半導体チップ２０に接続された再配線層３０上の信号配線とを分離することが可能となる。
【００４８】
つまり、特に限定されるものではないが本実施形態においては再配線層３０が単層構造であるため、パッド電極１４と再配線層３０との接続位置と、パッド電極２４と再配線層３０との接続位置とが平面視で一致すると、パッド電極１４とパッド電極２４が短絡されてしまう。この場合、半導体チップ１０，２０にそれぞれ異なる信号を入力することができなくなるが、本実施形態のようにオフセットしたパッドレイアウトを有する半導体チップ１０，２０を用いれば、パッド電極１４，２４の位置を平面視でずらすことができるため、単層構造を有する再配線層３０を用いているにも関わらず、半導体チップ１０，２０に個別の信号を入力し、或いは、半導体チップ１０，２０から個別の信号を出力することが可能となる。
【００４９】
図１６（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第２の例を示す模式的な平面図であり、図１６（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【００５０】
図１６（ａ）に示す例においても、半導体チップ１０，２０のパッド電極１４，２４が中心線Ｃに対してオフセットした位置にレイアウトされている。但し、図１５（ａ）に示した例とは異なり、パッド電極１４，２４がそれぞれ２列に配列されている。そして、一方のパッド列Ｌ１に属するパッド電極１４，２４と他方のパッド列Ｌ２に属するパッド電極１４，２４のＹ座標が互いに半ピッチずれている。
【００５１】
これにより、半導体チップ１０，２０を再配線層３０に接続した場合、図１６（ｂ）に示すように、パッド電極１４に接続される配線３０１については中心線Ｃからみて左側に形成し、パッド電極２４に接続される配線３０２については中心線Ｃからみて右側に形成することが可能となり、再配線層３０上における配線レイアウトをシンプルにすることができる。つまり、仮にパッド列Ｌ１に属するパッド電極１４，２４のＹ座標と、パッド列Ｌ２に属するパッド電極１４，２４のＹ座標を半ピッチずらすことなく一致させると、パッド列Ｌ１に属するパッド電極１４，２４に接続すべき配線ついては、パッド列Ｌ２に属するパッド電極１４，２４を避けるように迂回させる必要があり、配線レイアウトがやや複雑化する。これに対し、図１６（ａ）に示すパッドレイアウトを有する半導体チップ１０，２０を用いれば、図１６（ｂ）に示すように配線３０１，３０２を直線的にレイアウトすることができるため、シンプルな配線レイアウトを実現することが可能となる。
【００５２】
図１７（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第３の例を示す模式的な平面図であり、図１７（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【００５３】
図１７（ａ）に示す例では、半導体チップ１０，２０のパッド電極１４，２４が中心線Ｃから見て両側に配置されている。但し、中心線Ｃから見て一方のパッド列Ｌ３に属するパッド電極１４，２４と、中心線Ｃから見て他方のパッド列Ｌ４に属するパッド電極１４，２４のＹ座標は半ピッチずれている。換言すれば、パッド列Ｌ３に属するパッド電極１４，２４は、半導体チップ１０，２０の主面を１８０°回転させた場合に、パッド列Ｌ４に属するパッド電極１４，２４と重なるようレイアウトされている。
【００５４】
これにより、半導体チップ１０，２０を再配線層３０に接続した場合、図１７（ｂ）に示すように、中心線Ｃから見て一方のパッド列及び他方のパッド列ともに、パッド電極１４とパッド電極２４が交互に配置されることになる。したがって、第１及び第２の例と同様、半導体チップ１０に接続された再配線層３０上の信号配線と、半導体チップ２０に接続された再配線層３０上の信号配線とを分離することが可能となる。しかも、本例では、半導体チップ１０，２０上におけるパッドレイアウトがオフセットしていないことから、半導体チップ１０，２０の内部において等長配線を容易に実現することができるため、より高い信号特性を得ることが可能となる。
【００５５】
図１８（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第４の例を示す模式的な平面図であり、図１８（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【００５６】
図１８（ａ）に示す例では、半導体チップ１０，２０が矩形であり、その長辺をＸ方向、短辺をＹ方向とした場合に、両短辺に沿ってパッド電極１４，２４がＹ方向に配列されている。このようなパッドレイアウトを有する半導体チップ１０，２０を、再配線層３０上において互いに９０°ずらして搭載すれば、図１８（ｂ）に示すようにパッド電極１４，２４の平面位置を互いに異ならせることが可能となる。これにより、第１〜第３の例と同様、半導体チップ１０に接続された再配線層３０上の信号配線と、半導体チップ２０に接続された再配線層３０上の信号配線とを分離することが可能となる。本例においても、半導体チップ１０，２０上におけるパッドレイアウトがオフセットしていないことから、より高い信号特性を得ることが可能となる。
【００５７】
図１９（ａ）は半導体チップ１０，２０のパッドレイアウトの好ましい第５の例を示す模式的な平面図であり、図１９（ｂ）は半導体チップ１０，２０を重ねた場合のパッド電極１４，２４の位置関係を説明するための図である。
【００５８】
図１９（ａ）に示す例では、半導体チップ１０，２０が矩形であり、その長辺をＸ方向、短辺をＹ方向とした場合に、両長辺に沿ってパッド電極１４，２４がＸ方向に配列されている。但し、パッド電極１４とパッド電極２４の重なりを防ぐため、各列において一部のパッド電極１４，２４は削除されている。このようなパッドレイアウトを有する半導体チップ１０，２０を、再配線層３０上において互いに９０°ずらして搭載すれば、図１９（ｂ）に示すようにパッド電極１４，２４の平面位置を互いに異ならせることが可能となる。図１９（ｂ）において、Ｘ方向に延在するパッド電極１４の列と、Ｙ方向に延在するパッド電極２４の列とが交差する箇所には、パッド電極１４，２４が設けられていないことから、交差する箇所におけるパッド電極１４，２４の干渉は生じない。これにより、上述した第４の例と同様の効果を得ることが可能となる。
【００５９】
以上、第１〜第５の例を用いて、パッド電極１４に接続する配線とパッド電極２４に接続する配線とを分離する方法について説明したが、本発明においてこのような分離を行うことは必須でない。例えば、半導体チップ１０と半導体チップ２０が排他的に活性化するよう構成する場合には、チップセレクト信号用の配線などごく一部の配線を除き、大部分の配線については半導体チップ１０と半導体チップ２０に共通接続することができる。このような場合、パッド電極１４に接続する配線とパッド電極２４に接続する配線とを分離する必要はないことから、パッド電極１４，２４の平面位置が重なっても構わない。
【００６０】
次に、本実施形態による半導体装置５００の製造方法について説明する。
【００６１】
図２０〜図３０は、本実施形態による半導体装置５００の製造方法を説明するための工程図である。
【００６２】
まず、図２０に示すように支持基板６０を用意し、その一方の表面に絶縁層３１及び再配線層３０をこの順に形成する。支持基板６０は、シリコンなどからなるリジッドな基板であり、複数の半導体装置５００を多数個取りできるよう大面積を有している。このため、以下の工程を経ることにより複数の半導体装置５００が同時に作製される。
【００６３】
上述の通り、絶縁層３１は樹脂などからなる薄い層であり、ガラスクロスなどの芯材が含浸されてなるリジッドな配線基板とは異なる。このため、例えば、スピンコート法などを用いて絶縁層３１を形成することができる。再配線層３０については、例えば絶縁層３１の表面の全面に導電膜を形成した後、これをパターニングすることにより形成することができる。一例として、スパッタリング法によって絶縁層３１の全面に金属からなる薄いシード層を形成した後、レジストのコーティング及びパターニングを行い、シード層に対して電解めっきを施す。その後、レジストを除去し、シード層をエッチングすることにより、再配線層３０を形成することができる。或いは、樹脂付き銅箔（ＲＣＣ）を支持基板６０に貼り付け、この銅箔をパターニングすることによって絶縁層３１及び再配線層３０を形成しても構わない。本実施形態では、半導体チップ２０のパッド電極２４上にはバンプ電極が設けられていないため、図２０に示すように、パッド電極２４と接続すべき箇所の再配線層３０に突起部３０ａを形成しておく必要がある。尚、バンプ電極２９を有する半導体チップ２０を用いる場合には、このような突起部３０ａは不要である。
【００６４】
次に、図２１に示すように、再配線層３０に設けられた突起部３０ａとパッド電極２４が接合するよう、再配線層３０上に半導体チップ２０をフリップチップ実装する。これにより、半導体チップ２０の主面２１と再配線層３０の表面とは、実質的に同一平面を構成することになる。次に、図２２に示すように、半導体チップ２０が埋め込まれるよう、再配線層３０の表面を封止体２７によって封止する。その後、図２３に示すように支持基板６０を剥離する。これにより絶縁層３１の裏面が露出した状態となる。なお、図２０の段階では絶縁層３１を形成せず、支持基板５０を剥離した後、図２３の段階で絶縁層３１を形成しても構わない。
【００６５】
次に、図２４に示すように、絶縁層３１を裏面側からパターニングすることにより複数の開口部３１ａ，３１ｂを形成し、再配線層３０の一部を裏面側から露出させる。次に、図２５に示すように、開口部３１ｂを介して再配線層３０に接続された複数のメタルポスト３２を形成する。
【００６６】
次に、パッド電極１４上にバンプ電極１９が設けられた半導体チップ１０を用意し、図２６に示すように、開口部３１ａを介して露出した再配線層３０とバンプ電極１９が接合するよう、絶縁層３１上に半導体チップ１０をフリップチップ実装する。但し、開口部３１ａを介して露出した再配線層３０に突起部を設けておけば、半導体チップ１０にバンプ電極１９を形成する必要はない。半導体チップ１０の実装は、絶縁層３１の表面にＮＣＦを貼り付けた後、ＮＦＣ上に半導体チップ２０を押し当てることにより行っても構わないし、まず半導体チップ１０を実装した後、半導体チップ１０の主面１１と絶縁層３１との隙間にアンダーフィル１８を供給することにより行っても構わない。
【００６７】
次に、図２７に示すように、半導体チップ１０及びメタルポスト３２が埋め込まれるよう、絶縁層３１の表面を封止体１７によって封止する。そして、図２８に示すように、メタルポスト３２の端部が露出するまで封止体２７の表面を研削する。本実施形態では、半導体チップ１０の裏面の高さがメタルポスト３２よりも高く設計されており、このため本工程によって半導体チップ１０の裏面も研削されることになる。これにより、当初は半導体チップ１０，２０の厚みが互いに同じであるものの、本工程によって半導体チップ１０の厚みが半導体チップ２０よりも薄くなる。
【００６８】
そして、図２９に示すように、メタルポスト３２の端部にハンダなどからなる外部端子３３を形成した後、図３０に示すように封止体１７，２７を切断することによって個片化すれば、本実施形態による半導体装置５００が完成する。
【００６９】
このように、本実施形態による半導体装置５００は、半導体チップ２０をいわゆるファンアウト型のウェハレベルパッケージ技術を用いて再配線層３０の一方の表面に接続し、さらに、再配線層３０の他方の表面に半導体チップ２０を搭載することにより作製される。このため、２つの半導体チップ１０，２０が薄い再配線層３０及び絶縁層３１を介して向かい合うようにパッケージングされるため、リジッドな配線基板を用いた場合と比べ、全体の厚さを非常に薄くすることが可能となる。このため、低背化の要求が非常に強い携帯型電子機器用の半導体装置として好適に用いることが可能となる。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７１】
例えば、第１〜第４の実施形態においては、支持体５０の両面に半導体チップ１０，２０を搭載しているが、支持体５０の上面５２に搭載された半導体チップ２０を省略することも可能である。この場合、超低背型の半導体装置を提供することが可能となる。
【００７２】
また、第５の実施形態では、再配線層３０を形成した後、再配線層３０上に半導体チップ２０をフリップチップ実装しているが、半導体チップ２０を封止体２７で覆った後、半導体チップ２０の主面２１及び封止体２７の表面に再配線層３０を形成しても構わない。
【符号の説明】
【００７３】
１０，２０    半導体チップ
１１，２１    半導体チップの主面
１２，２２    素子形成面
１３，２３    保護膜
１４，２４    パッド電極
１５，２５    半導体チップの裏面
１６，２６    半導体チップの側面
１７，２７    封止体
１７ａ    貫通孔
１８，２８    アンダーフィル
１９，２９    バンプ電極
３０      再配線層
３０ａ    突起部
３０１，３０２    配線
３１      絶縁層
３１ａ，３１ｂ    開口部
３２      メタルポスト
３３      外部端子
４０      パッケージ
４１      ランドパターン
４２      配線基板
４３      外部端子
４４      半導体チップ
５０      支持体
５１      支持体の下面
５２      支持体の上面
５３，５４    配線パターン
５５，５６    レジスト膜
５５ａ，５５ｂ，５６ａ    開口部
５７      スルーホール導体
６０      支持基板
１００，２００，３００，４００，５００    半導体装置
Ｃ        中心線
Ｌ１〜Ｌ４    パッド列
【図１】
2014096548.tif 000003
【図２】
2014096548.tif 000004
【図３】
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【図４】
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【図５】
2014096548.tif 000007
【図６】
2014096548.tif 000008
【図７】
2014096548.tif 000009
【図８】
2014096548.tif 000010
【図９】
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【図１０】
2014096548.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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