(57)【要約】【課題】半導体基板の外周領域から第２の絶縁膜が剥離することを防止する。これにより、半導体装置の製造歩留まりの低下を抑制する。【解決手段】半導体基板の主面上に第１の絶縁膜と第２の絶縁膜を成膜する工程と、第２の絶縁膜上にレジスト膜を塗布する工程と、レジスト膜をパターニングして外周領域上に位置するレジスト膜を除去する工程と、レジスト膜をマスクに用いたエッチングによりデバイス領域上では第１および第２の絶縁膜を貫通する第１の開口を形成し外周領域上では第２の絶縁膜を除去する工程と、第１の開口の内壁面上に第１の導電膜を形成する工程と、デバイス領域上と外周領域上の第１の絶縁膜を薬液で除去して第１の導電膜の外壁側面を露出させる工程と、を備えることを特徴とする半導体装置の製造方法。【選択図】図１３
2014096475.tif 000002
【特許請求の範囲】
【請求項１】
素子を有するデバイス領域と、前記デバイス領域の外周に位置し前記素子に対応するダミーパターンを有する外周領域とを備えた半導体基板の主面上に、第１の絶縁膜と、前記第１の絶縁膜上に第２の絶縁膜と、を成膜する工程と、
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に前記素子に対応する開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記レジスト膜を除去する工程では、
前記外周領域上において、前記ダミーパターンに対応する開口部と前記開口部以外に位置する前記レジスト膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
デバイス領域と、前記デバイス領域の外周に位置する外周領域とを備えた半導体基板の主面上に、第１の絶縁膜と、前記第１の絶縁膜上に第２の絶縁膜とを成膜する工程と、
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記外周領域上に位置する前記レジスト膜を除去する工程では、
前記外周領域上にある前記第２の絶縁膜上の前記レジスト膜を全て除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１の工程において、
前記外周領域上では、前記第１の絶縁膜の一部が残るように、前記エッチングを行うことを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の工程では、
前記デバイス領域上の前記第１の絶縁膜のエッチングレートよりも、前記外周領域上の前記第１の絶縁膜のエッチングレートが小さくなるように、前記エッチングを行うことを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１の工程では、
逆マイクロローディング効果を利用した前記エッチングを行うことを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第１の工程では、
エッチングガスとしてＣ4Ｆ6またはＣ4Ｆ8を用いた前記エッチングを行うことを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１の絶縁膜は、層間絶縁膜であることを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記層間絶縁膜は、下層絶縁膜と、上層絶縁膜とがこの順に積層された膜であることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の工程において、
前記外周領域上では、前記上層絶縁膜が除去され、前記下層絶縁膜の一部が残るように、前記エッチングを行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第２の絶縁膜は、サポート膜であることを特徴とする請求項１〜１１の何れか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第２の工程の後に更に、
前記第１の導電膜の露出した表面上に、第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、第２の導電膜を形成する工程と、
を有し、
前記第１の導電膜は、下部電極であり、
前記第３の絶縁膜は、容量絶縁膜であり、
前記第２の導電膜は、上部電極であり、
前記下部電極、容量絶縁膜、および上部電極は、キャパシタを構成することを特徴とする請求項１〜１２の何れか１項に記載の半導体装置の製造方法。
【請求項１４】
前記素子は、
トランジスタと、
前記トランジスタの一方の不純物拡散層に接続されたビット線と、
前記トランジスタの他方の不純物拡散層に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続された容量コンタクトパッドと、
を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記容量コンタクトパッドは、前記下部電極に接続されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記素子は、
トランジスタと、
前記トランジスタの一方の不純物拡散層に接続されたビット線と、
前記トランジスタの他方の不純物拡散層に接続された容量コンタクトプラグと、
前記容量コンタクトプラグに接続された容量コンタクトパッドと、
を有し、
前記ダミーパターンは、
ダミートランジスタと、
前記ダミートランジスタの一方の不純物拡散層に接続されたダミービット線と、
前記ダミートランジスタの他方の不純物拡散層に接続されたダミー容量コンタクトプラグと、
前記ダミー容量コンタクトプラグに接続されたダミー容量コンタクトパッドと、
を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の加工では、半導体基板の外周領域において、レジスト膜が正常にパターニングされないことに起因して、パターン崩れが発生し，それによるゴミが出て歩留まりを低下させるという問題が生じることがある。なお、図１Ａは半導体基板３１の断面図、図１Ｂは半導体基板３１の平面図である。外周領域とは、図１Ａおよび１Ｂに示すように、半導体基板３１の半径方向のエッジの傾斜部、側面部およびその近傍の領域を表す。図１Ａおよび１Ｂに示すように、半導体基板３１の外周領域で囲まれたその内側の領域がデバイス領域３３を表す。すなわち、半導体基板３１において、外周領域３２は、デバイス領域３３の外周に位置している。
【０００３】
従来の半導体装置の製造方法では、層間絶縁膜上に、キャパシタの下部電極を支えるためのサポート膜を形成する。次に、レジストマスクを用いたエッチングにより、層間絶縁膜内に下部電極を作るためのシリンダーホールと呼ぶ開口を形成する。このとき、外周領域では，レジストマスクのパターン崩れに起因して サポート膜、層間絶縁膜の一部が除去されたり、シリンダーホールが所望の深さまで形成されない、パターン異常が発生する。次に、サポート膜をパターニングした後、下部電極の外壁側面もキャパシタの電極として使うため、薬液で層間絶縁膜をエッチングして，層間絶縁膜に覆われていた下部電極の外壁側面を露出させる。このとき、外周領域では前工程でのパターン異常に起因して、サポート膜のはがれによるゴミが発生することがある。これらのゴミが製造工程中に剥れて、半導体基板内に再付着することで、回路動作に寄与する配線パターンの短絡原因となってしまう。
【０００４】
そこで、半導体基板の外周領域に残存するサポート膜の剥がれを防止する種々の提案がなされている。特許文献１（特開２０１１−２２８３４０号公報）には、第１のマスクが倒壊しないように、外周領域上の第１のマスクを覆うよう第２のマスクを形成する方法が開示されている。しかし、上記方法では第１のマスク上に第２のマスクを形成して、覆う追加工程が必要となり、製造コストを増大させるおそれがあった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−２２８３４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明者は、外周領域からのサポート膜の剥がれを防止する方法を検討した。図２〜４は、第1の方法を表す断面図であり、ウェハ（半導体基板）１の外周領域３２、および外周領域に隣接するデバイス領域３３の一部を示している。図２〜４では、容量コンタクトパッド１０よりも下の構造は省略し、主に容量コンタクトパッド１０およびそれよりも上の構造を示す。また、図２〜４では各部の構造を概略的に示している。
（１）第1の方法では、図２Ａに示すように、半導体基板１のメモリセル領域にメモリセル用のトランジスタ、トランジスタの一方の不純物拡散層に接続されたビット線（何れも図示していない）を形成する。次に、半導体基板１上に、層間絶縁膜７を形成した後、層間絶縁膜７内にトランジスタの他方の不純物拡散層に接続された容量コンタクトプラグ（何れも図示していない）を形成する。容量コンタクトプラグに接続された容量コンタクトパッド１０を形成する。容量コンタクトパッド１０を覆うようにストッパー膜１１、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜１２ａ、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜１２ｂ、およびサポート膜１４を、この順に形成する。
【０００７】
この後、キャパシタの下部電極１３を設ける第１の開口１２Ａ（シリンダーホール）を形成するために、サポート膜１４上に、アモルファスカーボン膜２１とレジスト膜２２を形成する。リグラフィー技術によりレジスト膜２２をパターニングしてレジストパターンを形成する。この際、デフォーカスにより、外周領域３２上のレジストパターン２２が正常に形成されず、パターン異常が発生する。このレジストパターン２２をマスクに用いて、アモルファスカーボン膜２１のドライエッチングを行い、レジストパターン２２をアモルファスカーボン膜２１に転写する。この際、外周領域３２上では、レジストパターン２２のパターン異常を反映して、アモルファスカーボン膜２１のパターンも正常に形成されない。
【０００８】
図２Ｂに示すように、レジストパターン２２およびアモルファスカーボン膜２１をマスクとしてドライエッチングを行い、サポート膜１４、ＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａ、ストッパー膜１１を貫通する第１の開口１２Ａ（キャパシタホール）を形成する。図２Ｂのドライエッチング工程では、外周領域３２上のアモルファスカーボン膜２１のパターンが正常に形成されなかったため、外周領域３２では、容量コンタクトパッド１０に到達する正常な形状の第１の開口１２Ａが形成されない。この後、レジストパターン２２およびアモルファスカーボン膜２１を除去する。
【０００９】
図３Ａに示すように、第１の開口１２Ａの内壁を覆うようにサポート膜１４上に、下部電極として窒化チタン膜１３を形成する。プラズマＣＶＤ法により、下部電極１３を覆うように、窒化シリコン膜１６を形成する。この窒化シリコン膜１６は、後に形成するレジスト膜１７が第１の開口１２Ａ内に入り込むのを防ぐ目的で形成する。次に、窒化シリコン膜１６上にレジストパターン１７を形成する。
【００１０】
図３Ｂに示すように、レジストパターン１７をマスクに用いて、窒化シリコン膜１６、下部電極１３およびサポート膜１４のドライエッチングを行う。これにより、サポート膜１４内に第２の開口１２Ｂを形成する。この後、レジストパターン１７および窒化シリコン膜１６を除去する。エッチバックにより、サポート膜１４上の窒化チタン膜１３を除去する。
【００１１】
図４Ａに示すように、フッ化水素酸（ＨＦ）を含有する薬液を用いた湿式エッチングを行うことにより、デバイス領域３３および外周領域３２のＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａを除去して、下部電極１３の外壁側面を露出させる。窒化シリコンで形成されているストッパー膜１１は、この湿式エッチングの際に下層に位置する素子等がエッチングされるのを防止する。この工程において、デバイス領域３３では、サポート膜１４は下部電極１３の外壁側面を介して固定され、下部電極１３はその底面を介して容量コンタクトパッド１０に固定されている。このため、デバイス領域３３では、サポート膜１４は半導体基板１に固定されており、サポート膜１４が剥がれてゴミとなることはない。これに対して、外周領域３２では、下部電極１３が容量コンタクトパッド１０にまで到達していないため、下部電極１３およびその外壁側面に接するサポート膜１４は半導体基板１に固定されていない。このため、ＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去時に、サポート膜１４が剥がれてゴミとなっていた。
【００１２】
一方、図４Ｂに示すように、サポート膜１４内に第２の開口１２Ｂを形成する工程において、外周領域３２の第１の開口１２Ａ上にレジストパターン１７を形成せずに、サポート膜１４のドライエッチングを行う場合も考えられる。しかしながら、このような場合であっても、上記と同様に下部電極１３は半導体基板１に固定されていないため、その後のＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去時に、サポート膜１４が剥がれてゴミとなっていた。
【００１３】
（２）そこで、本発明者は、第２の方法として、図５Ａに示すように、サポート膜１４内に第２の開口１２Ｂを形成する工程のリソグラフィー時に、半導体基板１の外周領域３２全体をレジスト膜１７で覆う方法を検討した。この方法では、デバイス領域３３においてＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａを除去した後も、外周領域３２をレジスト膜１７で覆うことにより、外周領域３２ではこれらの膜を残すことを目的とした。
【００１４】
図５Ｂに示すように、第２の開口１２Ｂの形成、サポート膜１４上の窒化チタン膜１３の除去、デバイス領域３３のＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去を行う。この際、第２の開口１２Ｂの形成時に、第２の開口１２Ｂの側壁を構成するサポート膜１４の端部１４Ａの形状が異常形状（ギザギザ形状）となり、ＴＥＯＳ膜１２ｂ、ＢＰＳＧ膜１２ａの除去時に、この異常形状に起因してサポート膜１４が剥がれてゴミとなっていた。
以上のように、従来の製造方法では、外周領域の層間絶縁膜の除去時に、サポート膜が剥がれてゴミとなることが問題となっていた。このゴミにより、半導体装置の特性が劣化して、歩留まり低下の原因となっていた。
【課題を解決するための手段】
【００１５】
一実施形態は、
素子を有するデバイス領域と、前記デバイス領域の外周に位置し前記素子に対応するダミーパターンを有する外周領域とを備えた半導体基板の主面上に、第１の絶縁膜と、前記第１の絶縁膜上に第２の絶縁膜と、を成膜する工程と、
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に前記素子に対応する開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
他の実施形態は、
デバイス領域と、前記デバイス領域の外周に位置する外周領域とを備えた半導体基板の主面上に、第１の絶縁膜と、前記第１の絶縁膜上に第２の絶縁膜とを成膜する工程と、
前記第２の絶縁膜上にレジスト膜を塗布する工程と、
前記レジスト膜をパターニングして、前記デバイス領域上に位置する前記レジスト膜内に開口部を形成するとともに、前記外周領域上に位置する前記レジスト膜を除去する工程と、
前記レジスト膜をマスクに用いたエッチングにより、前記デバイス領域上では前記第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、前記外周領域上では前記第２の絶縁膜を除去する第１の工程と、
前記第１の開口の内壁面上に第１の導電膜を形成する工程と、
前記デバイス領域上の前記第２の絶縁膜が前記第１の導電膜と接して残るように、前記第２の絶縁膜内に第２の開口を形成する工程と、
前記デバイス領域上と前記外周領域上の前記第１の絶縁膜を薬液で除去して前記第１の導電膜の外壁側面を露出させる第２の工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１６】
半導体基板の外周領域から第２の絶縁膜が剥離することを防止できる。これにより、半導体装置の製造歩留まりの低下を抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】半導体基板のデバイス領域および外周領域を表す図である。
【図２】発明者が検討した第１の方法を表す図である。
【図３】発明者が検討した第１の方法を表す図である。
【図４】発明者が検討した第１の方法を表す図である。
【図５】発明者が検討した第２の方法を表す図である。
【図６】第１実施例の半導体装置を表す図である。
【図７】第１実施例の半導体装置を表す図である。
【図８】第１実施例の半導体装置を表す図である。
【図９】第１実施例の半導体装置の製造方法を表す図である。
【図１０】第１実施例の半導体装置の製造方法を表す図である。
【図１１】第１実施例の半導体装置の製造方法を表す図である。
【図１２】第１実施例の半導体装置の製造方法を表す図である。
【図１３】第１実施例の半導体装置の製造方法を表す図である。
【図１４】第１実施例の半導体装置の製造方法を表す図である。
【図１５】第１実施例の半導体装置の製造方法を表す図である。
【図１６】第１実施例の半導体装置の製造方法を表す図である。
【図１７】第１実施例の半導体装置の製造方法を表す図である。
【発明を実施するための形態】
【００１８】
本発明の半導体装置の製造方法の一例では、デバイス領域上および外周領域上に第１および第２の絶縁膜を成膜する。第２の絶縁膜上にレジスト膜を塗布した後、レジスト膜をパターニングして、デバイス領域上に位置するレジスト膜内に開口部を形成するとともに、外周領域上に位置するレジスト膜を除去する。次に、レジスト膜をマスクに用いたエッチングにより、デバイス領域上では第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成し、外周領域上では第２の絶縁膜を除去する（第１の工程）。次に、第１の開口の内壁側面および内壁底面上に第１の導電膜を形成した後、第２の絶縁膜が第１の導電膜と接して残るように第２の絶縁膜内に第２の開口を形成する。この後、デバイス領域上と外周領域上の第１の絶縁膜を除去して、第１の導電膜の外壁側面を露出させる（第２の工程）。
【００１９】
上記製造方法では、第１の工程において、外周領域上の第２の絶縁膜が除去される。このため、図２〜５を参照して前述したようなサポート膜（第２の絶縁膜）１４のゴミが発生するといった問題が起こらない。この結果、半導体装置の装置特性の劣化を防止して、歩留まりを向上させることができる。
【００２０】
好ましくは、第１の工程において、外周領域上では、第１の絶縁膜の一部が残るように第１および第２の絶縁膜を除去するのが良い。このように、外周領域上では第１の絶縁膜の一部が残留することにより、外周領域上にダミーパターン等を形成した場合であっても、ダミーパターン等は第１の絶縁膜で被覆されているため、ダミーパターン等からゴミが発生することをより効果的に防止できる。また、後の工程でデバイス領域の第１の絶縁膜を除去する際、外周領域では第１の開口を形成せず、第２の絶縁膜も存在しないため、第２の絶縁膜のゴミが発生することをより効果的に防止できる。
【００２１】
好ましくは、第１の工程では、デバイス領域上の第１の絶縁膜のエッチングレートよりも、外周領域上の第１の絶縁膜のエッチングレートが小さくなるようにエッチングを行うのが良い。このようにデバイス領域上と外周領域上とでエッチングレートの差を設けることで、デバイス領域では第１および第２の絶縁膜をその厚み方向に貫通する第１の開口を形成しつつ、外周領域では第１の絶縁膜の一部を効果的に残留させることができる。
【００２２】
このようにデバイス領域上の第１の絶縁膜のエッチングレートよりも、外周領域上の第１の絶縁膜のエッチングレートを小さくする方法としては、逆マイクロローディング効果を利用したエッチング法を用いることができる。逆マイクロローディング効果を利用したエッチング法では例えば、エッチングガスとしてＣ4Ｆ6またはＣ4Ｆ8を用いたエッチングを行うと、デバイス領域上では、レジスト膜内の開口部の幅が狭いため、開口部の下に形成される第１の開口の内壁側面上にのみ、エッチング時の反応生成物が堆積される。これに対して、外周領域では、レジスト膜が除去されており幅が広い開口部が設けられているため、開口部の下に形成される第３の開口の内壁側面上および内壁底面上に、エッチング時の反応生成物が堆積される。従って、第１の開口を形成するエッチングのエッチングレートよりも、第３の開口を形成するエッチングのエッチングレートを効果的に小さくすることができる。
【００２３】
なお、外周領域には、正規パターンと同形状であるが電気的に動作しない、ダミーパターンを設けても良い。外周領域上にダミーパターンを形成することで、半導体基板全体に規則的なパターン形成を行うことが可能となり、パターン形成をより容易とすることができる。ダミーパターンとしては、デバイス領域に設けるトランジスタ、ビット線、容量コンタクトプラグ、および容量コンタクトパッドなどとそれぞれ、同じ構造のダミートランジスタ、ダミービット線、ダミー容量コンタクトプラグ、およびダミー容量コンタクトパッドを挙げることができる。
【００２４】
また、「逆マイクロローディング効果」とは、エッチングガス中に、エッチングを阻害するような反応生成物を発生させるガスを添加することにより、場所によってエッチングレートの差異を設けるものである。これにより、エッチング時に、レジスト膜の広い開口部の下に形成される開口の内壁側面および内壁底面上に反応生成物を堆積させることによって、広い開口部の下に位置する膜のエッチングレートを低下させる。一方、エッチング時に、レジスト膜の狭い開口部の下に形成される開口では、その内壁側面上にしか反応生成物が堆積しない。このため、狭い開口部の下に位置する膜のエッチングレートが、広い開口部の下に位置する膜のエッチングレートよりも大きくなるものである。
【００２５】
以下に、本発明を適用した実施例について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００２６】
下記実施例において、「第１の絶縁膜」は、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂの積層膜に相当する。
「下層絶縁膜」および「上層絶縁膜」はそれぞれ、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂに相当する。
「第２の絶縁膜」は、サポート膜１４に相当する。
「第３の絶縁膜」は、キャパシタの容量絶縁膜に相当する。
「第１の導電膜」および「第２の導電膜」はそれぞれ、下部電極１３および上部電極１５に相当する。
「素子」は、デバイス領域３３に形成されたトランジスタＴｒ、トランジスタＴｒの一方の不純物拡散層８ａに接続されたビット線６、トランジスタＴｒの他方の不純物拡散層８ｂに接続された容量コンタクトプラグ７Ａ、および容量コンタクトプラグ７Ａに接続された容量コンタクトパッド１０に相当する。
「素子に対応するダミーパターン」は、外周領域３２に形成されたダミートランジスタ、ダミートランジスタの一方の不純物拡散層に接続されたダミービット線、ダミートランジスタの他方の不純物拡散層に接続されたダミー容量コンタクトプラグ、およびダミー容量コンタクトプラグに接続されたダミー容量コンタクトパッドに相当する。
【００２７】
（第１実施例）
本実施例の半導体装置のキャパシタを含むメモリセルの構成について、以下に説明する。半導体装置に係るＤＲＡＭチップは、メモリセル領域と周辺回路領域とから概略構成されている。図６は、ＤＲＡＭチップの平面構造を示す模式図である。ＤＲＡＭチップ５０上には複数のメモリセル領域５１が配置されており、メモリセル領域５１を囲むように周辺回路領域５２が配置されている。周辺回路領域５２には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図６のＤＲＡＭチップは、半導体基板１のデバイス領域内に複数、設けられている。なお、図６の配置は一例であり、メモリセル部の数や、配置される位置は、図６のレイアウトには限定されない。
【００２８】
図７は、メモリセル領域５１内に配置されている各メモリセルの平面構造を詳細に示すための模式図で、メモリセルを構成する一部の要素のみを示している。図８は、図７のＡ−Ａ’線に対応するメモリセル領域の断面模式図である。また、図７では、後述する、ワード配線Ｗとなるゲート電極５を切断する面を基準とした平面図に、活性領域Ｋとビット線６とを透過的に示している。
【００２９】
図８に示すように、メモリセルは、ＭＯＳ型トランジスタＴｒと、ＭＯＳ型トランジスタＴｒに容量コンタクトプラグ７Ａを介して接続されたキャパシタ（容量素子）Ｃａとから概略構成されている。半導体基板１は、所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン膜（ＳｉＯ2）等の絶縁膜を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。図８では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造を、具体例として示している。
【００３０】
メモリセル領域は図７に示す平面構造の如く、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。活性領域Ｋの周囲には、素子分離領域３が設けられており、活性領域Ｋを区画している。各活性領域Ｋ内をＹ方向に延在するようにワード線Ｗが設けられている。各活性領域Ｋのワード線Ｗを挟んだ領域（活性領域Ｋの両端部と中央部）には個々に不純物拡散層８ａ、８ｂが形成され、ＭＯＳ型トランジスタＴｒのソースおよびドレイン領域として機能する。ソースおよびドレイン領域の何れか一方（活性領域Ｋの両側の不純物拡散層８ｂ）の真上に配置されるように、基板コンタクト部２ａ、２ｂの位置が規定されている。なお、活性領域Ｋの配列は、特に図７の配置に限定されるべきものではない。図７に示す活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。
【００３１】
図７の横（Ｘ）方向にはビット線６が延設され、このビット線６が図１１の縦（Ｙ）方向に所定の間隔で複数、配置されている。また、図７の縦（Ｙ）方向に延在する直線形状のワード配線Ｗが配置されている。個々のワード配線Ｗは図７の横（Ｘ）方向に所定の間隔で複数、配置され、ワード配線Ｗは各活性領域Ｋと交差する部分において、図８に示されるゲート電極５を含むように構成されている。ワード線Ｗの両側面上および図示しないワード線Ｗの下には、ゲート絶縁膜５ａが形成されている。ここでは、ＭＯＳ型トランジスタＴｒが、溝型のゲート電極を備えている場合を一例として示した。溝型のゲート電極を備えたＭＯＳ型トランジスタに代えて、縦型ＭＯＳ型トランジスタなどを使用することも可能である。
【００３２】
図８の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソースおよびドレイン領域として機能する不純物拡散層８ａ、８ｂが離間して形成され、個々の不純物拡散層８ａと８ｂの間に、溝型のゲート電極５が形成されている。ゲート電極５は多結晶シリコン膜と金属膜との積層膜により形成され、その上面は、半導体基板１の主面よりも下に位置するように形成されている。ゲート電極５に用いる多結晶シリコン膜はＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン等の不純物を含有させて形成することができる。また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物をイオン注入法により導入してもよい。ゲート電極用の金属膜には、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。なお、図８のゲート電極５中には、多結晶シリコン膜と金属膜の境界は示しておらず、多結晶シリコン膜と金属膜の積層膜を一体的に示している。図８以降の図面においても同様である。
【００３３】
また、図８に示すように、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５上にも窒化シリコンなどの絶縁膜５ｂが形成されている。不純物拡散層８ａ、８ｂは、半導体基板１に設けた活性領域Ｋ内にＮ型不純物として、例えばリンを導入することで形成されている。不純物拡散層８ａ上には、ビット線６が形成されている。ビット線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成されている。ビット線６の側面は窒化シリコン膜からなるサイドウォール絶縁膜６ａで覆われ、ビット線６の上面は窒化シリコン膜からなるキャップ絶縁膜６ｂで覆われている。
【００３４】
半導体基板１上には、酸化シリコン等を用いた層間絶縁膜７が形成されている。層間絶縁膜７を貫通して不純物拡散層８ｂに接続されるように容量コンタクトプラグ７Ａが形成されている。この容量コンタクトプラグ７Ａは、図７に示した基板コンタクト部２ａ、２ｂの位置にそれぞれ配置され、例えば、リンを含有した多結晶シリコンから形成される。
層間絶縁膜７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ７Ａと導通している。容量コンタクトパッド１０は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で形成されている。  容量コンタクトパッド１０を覆うように、窒化シリコンを用いたストッパー膜１１が形成されている。ストッパー膜１１を貫通して、容量コンタクトパッド１０と接続するようにキャパシタＣａが形成されている。キャパシタＣａは下部電極１３と上部電極１５の間に容量絶縁膜（図示せず）を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と導通している。また、下部電極１３の外壁側面を保持するように、サポート膜１４が形成されており、製造工程の途中で下部電極１３が倒壊しないように支持している。メモリセル領域においては、キャパシタＣａ上には層間絶縁膜４０、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した上層の配線層４１、表面保護膜４２が形成されている。
【００３５】
図示しないＤＲＡＭチップの周辺回路領域には記憶動作用のキャパシタＣａは配置されず、サポート膜１４の下には、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂからなる層間絶縁膜が設けられている。また、サポート膜１４は、少なくともキャパシタの下部電極１３を露出させる湿式エッチングの工程が終了するまでは、周辺回路領域の上面を覆うように配置され、湿式エッチングの薬液が上面方向から周辺回路領域に浸透するのを防止している。
【００３６】
次に、本実施例のＤＲＡＭの製造方法について、図８〜１７を参照して説明する。図９〜１０、１１Ａ、１２Ａ、１３Ａ、１４Ａ、１６Ａ、および１７Ａは図７のＡ−Ａ’線に対応する断面模式図を表す。図１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１６Ｂ、および１７Ｂは半導体基板１の外周領域３２およびその近傍のデバイス領域３３の一部を表す断面模式図を表す。図１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂ、１６Ｂ、および１７Ｂでは、容量コンタクトパッド１０およびそれよりも上の構造を模式的に示し、容量コンタクトパッド１０よりも下の構造は省略している。また、図１５は、メモリセル領域５１におけるサポート膜１４内に第２の開口１２Ｂを形成した状態を表す平面図であり、図１６Ａは、図１５のＡ−Ａ’線に対応する断面模式図でもある。
【００３７】
図９に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁膜を埋設した素子分離領域３を、活性化領域Ｋ以外の部分に形成する。次に、ＭＯＳ型トランジスタＴｒのゲート電極用に、ライン・アンド・スペースパターンの溝パターンを形成する。溝パターンは半導体基板１のシリコンをレジストで形成したパターン（図示せず）をマスクとしてエッチングすることによって形成する。
【００３８】
次に、熱酸化法により半導体基板１のシリコン表面を酸化して酸化シリコンとすることにより、溝パターンの内部に厚さ４ｎｍ程度のゲート絶縁膜５ａを形成する。ゲート絶縁膜５ａとしては、酸化シリコンと窒化シリコンの積層膜やＨｉｇｈ−Ｋ膜（高誘電体膜）を使用してもよい。この後に、ゲート絶縁膜５ａ上にモノシラン（ＳｉＨ4）及びフォスヒン（ＰＨ3）を原料ガスとしたＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この際に、ゲート電極用の溝パターンの内部が完全に多結晶シリコン膜で充填されるような膜厚に設定する。リン等の不純物を含まない多結晶シリコン膜を形成して、後の工程で所望の不純物をイオン注入法にて多結晶シリコン膜に導入してもよい。次に、エッチバックにより、多結晶シリコン膜の上面が半導体基板１の主面よりも下方となるように、多結晶シリコン膜の上面を後退させる。次に、上記多結晶シリコン膜上に、スパッタリング法により金属膜として、例えばタングステンシリサイド膜、窒化タングステン膜、タングステン膜を順次、堆積した積層膜を５０ｎｍ程度の厚さに形成する。次に、エッチバックにより、金属膜の上面が半導体基板１の主面よりも下方となるように、金属膜の上面を後退させる。これにより、多結晶シリコン膜と金属膜の積層膜からなるゲート電極５を形成する。ゲート電極５はワード線Ｗ（図７）として機能する。
【００３９】
次に、モノシランとアンモニア（ＮＨ3）を原料ガスとするプラズマＣＶＤ法により、ゲート電極５を構成する金属膜上に半導体基板１の主面を覆うように、窒化シリコンからなる絶縁膜５ｂを堆積する。次に、エッチバックにより、絶縁膜５ｂの上面が半導体基板１の主面と面一となるように、絶縁膜５ｂの上面を後退させる。
【００４０】
次に、Ｎ型不純物としてリンのイオン注入を行い、ゲート電極５で覆われていない活性領域に不純物拡散層８ａ、８ｂを形成する。これにより、ゲート絶縁膜５ａ、ゲート電極５、ならびにソースおよびドレイン領域となる不純物拡散層８ａ、８ｂを備えたＭＯＳ型トランジスタＴｒが完成する。なお、図９中には示していないが、外周領域においても同様にＭＯＳ型トランジスタＴｒを形成する。外周領域に形成されたＭＯＳ型トランジスタＴｒはダミーパターンであるダミートランジスタとなる。図９以降の図面においても外周領域にＭＯＳ型トランジスタＴｒは示していないが、図９と同様に外周領域にはＭＯＳ型トランジスタＴｒが形成されているものとする。
【００４１】
図１０に示すように、半導体基板１上に、ＣＶＤ法により、Ｎ型の不純物が含有された多結晶シリコン膜を堆積する。この後、多結晶シリコン膜上に、スパッタリング法により、金属膜を形成した後、プラズマＣＶＤ法により、金属膜上に窒化シリコン６ｂを形成する。金属膜としては例えば、窒化タングステン膜及びタングステン膜を順次、堆積した積層膜を用いることができる。リソグラフィー技術およびドライエッチング技術を利用して、窒化シリコン６ｂのパターニングを行うことにより、窒化シリコン６ｂからなるハードマスク（キャップ絶縁膜）を形成する。ハードマスクを用いて多結晶シリコン膜および金属膜のドライエッチングを行うことにより、不純物拡散層８ａ上に、多結晶シリコン膜および金属膜からなるビット線６を形成する。なお、図１０のビット線６中には、多結晶シリコン膜と金属膜の境界は示しておらず、多結晶シリコン膜と金属膜の積層膜を一体的に示している。図１０以降の図面においても同様である。
【００４２】
次に、半導体基板１上に、ＣＶＤ法により、窒化シリコン膜を形成した後、エッチバックを行うことにより、ビット線６の側面を、窒化シリコン膜からなるサイドウォール絶縁膜６ａで覆う。
【００４３】
次に、半導体基板１上に、ビット線６およびキャップ絶縁膜６ｂを覆うように、ＣＶＤ法により酸化シリコン等の層間絶縁膜７を形成する。この後、ビット線６に由来する凹凸を平坦化するため、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、層間絶縁膜７の研磨を行う。層間絶縁膜７の研磨は、キャップ絶縁膜６ｂの上面が露出した時点で停止する。
【００４４】
この後に、容量コンタクトプラグ７Ａを形成する。具体的には、まず、図７の基板コンタクト部２ａ、２ｂの位置に開口を形成するように、レジスト膜で形成したパターン（図示していない）をマスクとして層間絶縁膜７のエッチングを行い、不純物拡散層８ｂを露出させる開口を形成する。この後に、開口の内部を充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜を堆積し、表面をＣＭＰ法にて研磨することにより、不純物拡散層８ｂに接続された容量コンタクトプラグ７Ａを形成する。
【００４５】
なお、図１０中には示していないが、外周領域においても同様にビット線６および容量コンタクトプラグ７Ａを形成する。外周領域に形成されたビット線６および容量コンタクトプラグ７Ａはそれぞれ、ダミーパターンであるダミービット線およびダミー容量コンタクトプラグとなる。図１０以降の図面においても外周領域にビット線６および容量コンタクトプラグ７Ａは示していないが、図１０と同様に外周領域にはビット線６および容量コンタクトプラグ７Ａが形成されているものとする。
【００４６】
図１１に示すように、層間絶縁膜７上に、タングステンを含む積層膜を用いて容量コンタクトパッド１０を形成する。容量コンタクトパッド１０は容量コンタクトプラグ７Ａと導通し、後に形成するキャパシタの下部電極１３の底部のサイズよりも大きくなるようなサイズで配置する。この際、図１１Ｂに示すように、外周領域においても、容量コンタクトパッド１０を形成する。この容量コンタクトパッド１０はダミーパターンであるダミー容量コンタクトパッドとなる。
【００４７】
次に、容量コンタクトパッド１０を覆うように、窒化シリコンを用いてストッパー膜１１を、例えば６０ｎｍの厚さで堆積する。この後、ストッパー膜１１上に、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂを順次、形成する。ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂの積層膜は第１の絶縁膜に相当する。また、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂはそれぞれ、下層絶縁膜および上層絶縁膜に相当する。ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜を約１００ｎｍの厚さに堆積し、サポート膜１４を形成する。サポート膜１４は第２の絶縁膜に相当する。
【００４８】
図１２に示すように、サポート膜１４上に、キャパシタの下部電極１３を設ける第1の開口１２Ａを形成するためのハードマスク層を設ける。ハードマスク層としては、アモルファスカーボン膜２１を形成する。アモルファスカーボン膜２１は、ＣＶＤ法によって６００〜８００ｎｍの膜厚に形成する。この後、アモルファスカーボン膜２１上にレジスト膜２２を用いて、キャパシタを形成する位置に第１の開口１２Ａを形成するためのマスクパターンを、フォトリソグラフィ技術によって形成する。この際、本実施例では、外周領域上のレジスト膜２２を除去し、デバイス領域のキャパシタを形成する領域にのみレジスト膜２２が残るようにする。
【００４９】
図１３に示すように、レジスト膜２２をマスクとして異方性ドライエッチングを行い、アモルファスカーボン膜２１をパターニングする。この後、アモルファスカーボン膜２１をマスクに用いて、サポート膜１４、ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂからなる層間絶縁膜のエッチングを行い、開口１２Ａ（第１の開口）および開口１２Ｃ（第３の開口）を形成する。第１の開口１２Ａは、サポート膜１４および層間絶縁膜１２ａ、１２ｂをその厚み方向に貫通して、第1の開口１２Ａの底部では容量コンタクトパッド１０の上面が露出するように形成される。この際、サポート膜１４、および層間絶縁膜１２ａ、１２ｂのエッチング条件は、外周領域３２において逆マイクロローディング効果が発生するような条件とする。具体的には、エッチングガスとしてＣ4Ｆ6またはＣ4Ｆ8を用いたドライエッチングを行う。これらのエッチングガスを用いると、デバイス領域３３ではレジスト膜２２内の開口部の下に第1の開口１２Ａを形成する際、第1の開口１２Ａの内壁側面上に反応生成物である保護膜（カーボンポリマー膜）が形成される。これに対して、外周領域３２ではレジスト膜２２が形成されないため、第３の開口１２Ｃを形成する際、第３の開口１２Ｃの内壁側面だけでなく内壁底面上にも保護膜が形成される。このため、第1の開口１２Ａ形成時の層間絶縁膜１２ａ、１２ｂのエッチングレートよりも、第３の開口１２Ｃ形成時の層間絶縁膜１２ａ、１２ｂのエッチングレートは小さくなる。従って、デバイス領域３３においてサポート膜１４および層間絶縁膜１２ａ、１２ｂをその厚み方向に貫通して容量コンタクトパッド１０を露出させる第1の開口１２Ａを形成した時点においても、外周領域３２ではダミー容量コンタクトパッドは露出しておらず、ＢＰＳＧ膜１２ａが残留する。
【００５０】
図１４に示すように、レジストパターン２２およびアモルファスカーボン膜２１（何れも図１４には図示していない）を除去する。この後、キャパシタの下部電極１３として、窒化チタン膜を、第1の開口１２Ａの内部を充填しない膜厚で形成する。下部電極１３の材料としては窒化チタン以外の金属膜も使用可能である。半導体基板１を覆うように、プラズマＣＶＤ法により窒化シリコン膜１６を形成する。この窒化シリコン膜１６は、後に形成するレジスト膜１７が第１の開口１２Ａ内に入り込まないようにする目的で形成する。この後、窒化シリコン膜１６上に、レジストパターン１７を形成する。
【００５１】
図１５および１６に示すように、レジストパターン１７（図１５および１６には図示していない）をマスクに用いて、窒化シリコン膜１６（図１５および１６には図示していない）、下部電極１３およびサポート膜１４のエッチングを行い、サポート膜１４内に第２の開口１２Ｂを形成する。この後、レジストパターン１７および窒化シリコン膜１６を除去する。ＣＭＰまたはエッチバックによってサポート膜１４上の下部電極１３を除去し、第１の開口１２Ａの内壁を覆う部分のみに下部電極１３を残存させる。サポート膜１４は下部電極１３の外壁側面の一部に接触して保持することで、後の湿式エッチングの工程において下部電極１３が倒壊するのを防止する。図１５に示すように、第２の開口１２Ｂは、Ｘ方向に延在する帯状のパターンとして形成される。第１の開口１２Ａの内部には最初からサポート膜１４は存在していないので、サポート膜１４は、第１の開口１２Ａの外部に位置する領域のみが、残留する。すなわち、サポート膜１４は、第１の開口１２Ａ内に設けられた下部電極１３の外壁側面に接して残るように、第２の開口１２Ｂが形成される。なお、図１５は、第２の開口１２Ｂのパターン配置の一例を示すものであり、サポート膜１４が複数の下部電極１３の外壁側面に接する限り、第２の開口１２Ｂの形状および延在する方向は、図１５に示した例に限定されない。
【００５２】
図１７に示すように、フッ酸（ＨＦ）を含有した薬液を用いた湿式エッチングを行うことにより、デバイス領域３３のメモリセル領域および外周領域３２の層間絶縁膜（ＢＰＳＧ膜１２ａおよびＴＥＯＳ膜１２ｂ）を除去して、下部電極１３の外壁側面を露出させる。窒化シリコンで形成されているストッパー膜１１は、この湿式エッチングの際のストッパー膜として機能し、下層に位置する素子等がエッチングされるのを防止する。
【００５３】
図８に示すように、下部電極１３の露出した表面を覆うように、容量絶縁膜（図示せず）を形成する。容量絶縁膜としては例えば、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）や、それらの積層体からなる高誘電体膜を例示できる。この後、キャパシタＣａの上部電極１５を窒化チタン等で形成する。上部電極１５には、窒化チタン以外の金属膜も使用可能である。また、窒化チタン上に多結晶シリコン等を積層して、下部電極１３間のスペース部分の充填性を向上させた膜を上部電極１５として使用してもよい。下部電極１３と上部電極１５によって容量絶縁膜を挟むことにより、キャパシタＣａが形成される。なお、容量絶縁膜は第３の絶縁膜に相当する。下部電極１３と上部電極１５はそれぞれ、第１の導電膜および第２の導電膜に相当する。
【００５４】
この後、酸化シリコン等で層間絶縁膜４０を形成する。メモリセル領域では、キャパシタＣａの上部電極１５に電位（プレート電位）を与えるための引き出し用コンタクトプラグ（図示せず）を形成する。この後に、上層の配線層４１をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。さらに、表面の保護膜４２を酸窒化シリコン（ＳｉＯＮ）等で形成する。この後、半導体基板１をダイシングして個片化することにより、図６に示すＤＲＡＭチップが完成する。
【００５５】
本実施例では、図１３の第１の開口１２Ａ（シリンダーホール）を形成する工程において、外周領域３２上にマスクであるレジスト膜２２を設けず、外周領域３２上に広い開口部を設ける。また、第１の開口１２Ａを形成するためのエッチング時には、逆マイクロローディング効果を利用して、デバイス領域３３と比べて、外周領域３２の層間絶縁膜１２ａ、１２ｂのエッチングレートを小さくする。この結果、外周領域３２では、層間絶縁膜の一部であるＴＥＯＳ膜１２ａが残るため、外周領域３２の下層に形成された素子等ではエッチングされず、ゴミとならない。また、図１７の工程で湿式エッチングにより層間絶縁膜１２ａ、１２ｂを除去する際、前述のように、外周領域３２では第１の開口１２Ａを形成せず、サポート膜１４も存在しないため、サポート膜１４のゴミが発生しなくなる。この結果、半導体装置の装置特性の劣化を防止して、歩留まりを向上させることができる。
【符号の説明】
【００５６】
１、３１  半導体基板
２ａ、２ｂ  基板コンタクト部
３  素子分離領域
５  ゲート電極
５ａ  ゲート絶縁膜
５ｂ  絶縁膜
６  ビット線
６ａ  サイドウォール絶縁膜
６ｂ  キャップ絶縁膜
７  層間絶縁膜
７Ａ  容量コンタクトプラグ
８ａ、８ｂ  不純物拡散層
１０  容量コンタクトパッド
１１  ストッパー膜
１２ａ  ＢＰＳＧ膜
１２ｂ  ＴＥＯＳ膜
１２Ａ、１２Ｂ、１２Ｃ  開口
１３  下部電極
１４  サポート膜
１４Ａ  サポート膜の側面
１５  上部電極
１６  窒化シリコン膜
１７、２２  レジスト膜
２１  アモルファスカーボン膜
３２  外周領域
３３  デバイス領域
４０  層間絶縁膜
４１  配線層
４２  表面保護膜
５０  ＤＲＡＭチップ
５１  メモリセル領域
５２  周辺回路領域
Ｃａ  キャパシタ（容量素子）
Ｋ  活性領域
Ｔｒ  ＭＯＳ型トランジスタ
Ｗ  ワード配線
【図１】
2014096475.tif 000003
【図３】
2014096475.tif 000004
【図４】
2014096475.tif 000005
【図５】
2014096475.tif 000006
【図６】
2014096475.tif 000007
【図８】
2014096475.tif 000008
【図９】
2014096475.tif 000009
【図１０】
2014096475.tif 000010
【図１１】
2014096475.tif 000011
【図１４】
2014096475.tif 000012
【図１５】
2014096475.tif 000013
【図１６】
2014096475.tif 000014
【図１７】
2014096475.tif 000015
【図２】
2014096475.tif 000016
【図７】
2014096475.tif 000017
【図１２】
2014096475.tif 000018
【図１３】
2014096475.tif 000019