(57)【要約】【課題】Ａ／Ｄ変換器を有するデジタル信号処理装置において高速動作を実現する。【解決手段】デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算処理する第１加減算部と、デジタル信号とノイズシェーピング信号とを其々遅延する遅延ブロックと、遅延されたデジタル信号と遅延されたノイズシェーピング信号とを加減算処理する第２加減算部と、加減算された信号を量子化する量子化器と、を備えるデジタル信号処理装置を提供する。【選択図】図４
2014230163.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
前記ノイズシェーピング部から出力されるノイズシェーピング信号と前記デジタル信号とを加減算処理する第１加減算部と、
前記デジタル信号と前記ノイズシェーピング信号とを其々遅延する遅延ブロックと、
遅延された前記デジタル信号と遅延された前記ノイズシェーピング信号とを加減算処理する第２加減算部と、
前記加減算された信号を量子化する量子化器と、
を備えるデジタル信号処理装置。
【請求項２】
前記デジタル信号処理装置にはＮビットのデジタル信号が入力され、かつ、前記デジタル信号処理装置からＭビットのデジタル信号が出力される場合において、
前記ノイズシェーピング部は、前記Ｎビットのデジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングし、ＮおよびＭは自然数である請求項１に記載のデジタル信号処理装置。
【請求項３】
前記ノイズシェーピング部は、
前記量子化誤差成分を含む信号が入力される第１遅延素子と、
前記第１遅延素子から出力された信号が入力される乗算器と、
前記ノイズシェーピング部において信号を加減算する加減算部と
を有する
請求項１または請求項２に記載のデジタル信号処理装置。
【請求項４】
前記ノイズシェーピング部は、
前記乗算器から出力された信号が入力される第２遅延素子をさらに有し、
前記加減算部には、前記第２遅延素子から出力された信号が入力される請求項３に記載のデジタル信号処理装置。
【請求項５】
前記ノイズシェーピング部は、量子化誤差成分を１ビット毎にノイズシェーピングする請求項１に記載のデジタル信号処理装置。
【請求項６】
前記ノイズシェーピング部は、
前記量子化誤差成分を含む信号が入力される第１遅延素子と、
前記第１遅延素子から出力された信号が入力されるＡＮＤ論理回路と、
前記ノイズシェーピング部において信号を加減算する加減算部と
を有する請求項5に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置に関する。特に、量子化ノイズによるＳＮＲの劣化を低減できるデジタル信号処理装置に関する。
【０００２】
一般に、無線基地局用途のＡ／Ｄ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡ／Ｄ変換器には、パイプライン型Ａ／Ｄ変換器が用いられることが多い。ただし、Ａ／Ｄ変換システムによっては、Ａ／Ｄ変換システム全体のコスト削減を目的として、Ａ／Ｄ変換器の出力ビット数より少ないビット数のデジタル信号を処理することがある。なお、出力ビット数を少なくする場合、出力信号において量子化誤差が生じる。それゆえ、出力信号の信号対雑音電力比（以下、ＳＮＲ）が劣化する。
【０００３】
また、高精度かつ高速の動作のＡ／Ｄ変換器を搭載するシステムでは、輸出規制の対象となる場合がある。それゆえ、Ａ／Ｄ変換器の出力ビット数を少なくする必要がある。上述のように、出力ビット数を少なくする場合には、出力信号において量子化誤差が生じる。それゆえ、出力信号のＳＮＲが劣化する。
【０００４】
従来、量子化誤差によるＳＮＲの劣化を低減する手法として、ノイズシェーピングをしていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］  米国特許７４２５９１１号公報
【０００５】
図１は、従来のデジタル信号処理装置１０を示す図である。デジタル信号処理装置１０は、Ａ／Ｄ変換器１１、減算器１２、量子化器１３、遅延ブロック１４、乗算器１５、減算器１６、およびノイズシェーピング部１７を備える。
【０００６】
Ａ／Ｄ変換器１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを減算器１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【０００７】
減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、ノイズシェーピング部１７の出力端子に接続される。減算器１２のマイナス入力端子には、ノイズシェーピング部１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。
【０００８】
減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子および減算器１６のプラス入力端子にそれぞれ接続される。減算器１２は、減算後のデジタル信号を、量子化器１３および減算器１６にそれぞれ出力する。
【０００９】
量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。
【００１０】
量子化器１３において、Ｎビットのデジタル信号がＭビットのデジタル信号に量子化された場合、量子化誤差が生じる。なお、量子化誤差が生じた場合、ＳＮＲは下記の［数１］で表されることが知られている。
【００１１】
【数１】
2014230163.tif 000003
【００１２】
遅延ブロック１４の入力端子は、量子化器１３の出力端子に接続される。遅延ブロック１４は、１以上の遅延素子を有する。遅延ブロック１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１０とシステム内のデジタル信号処理装置１０以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１０から出力される。
【００１３】
乗算器１５の入力端子は、量子化器１３の出力端子に接続される。乗算器１５は、量子化器１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１５は、桁上げされたデジタル信号を減算器１６に出力する。
【００１４】
減算器１６のマイナス入力端子は、乗算器１５の出力端子に接続される。減算器１６のマイナス入力端子には、量子化器１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。
【００１５】
減算器１６は、減算器１２から出力されるＮビットのデジタル信号に対して、乗算器１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１７に出力される。
【００１６】
ノイズシェーピング部１７は、量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１７は、その後、減算器１２にノイズシェーピング信号ＮＳＯＵＴを出力する。
【００１７】
図２は、従来のノイズシェーピング部１７を示す図である。ノイズシェーピング部１７は、遅延ブロック２０、２２、２４、および２６、乗算器３０、３２、３４、および３６、ならびに、加減算部４０、４２、および４４を有する。
【００１８】
遅延ブロック２０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２０は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２０において遅延されたデジタル信号は、乗算器３０、３２、３４、および３６にそれぞれ入力される。
【００１９】
乗算器３０には、遅延ブロック２０から出力された、遅延されたデジタル信号が入力される。乗算器３０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３０は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２に出力する。
【００２０】
遅延ブロック２２には、乗算器３０から出力されたデジタル信号が入力される。遅延ブロック２２は、１つの遅延素子を有する。乗算器３０から出力されたデジタル信号は、遅延ブロック２２において動作クロックの１クロック分だけ遅延される。遅延ブロック２２において遅延されたデジタル信号は、加減算部４０に入力される。
【００２１】
乗算器３２、乗算器３４、および、乗算器３６は、乗算器３０と同様に、遅延ブロック２０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器３２、３４、および、３６は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、加減算部４０、４２、および、４４にそれぞれ出力する。
【００２２】
加減算部４０は、ノイズシェーピング部１７においてデジタル信号を加減算する。加減算部４０には、遅延ブロック２２から出力されたデジタル信号と乗算器３２において係数Ａ１が乗じられたデジタル信号とが入力される。加減算部４０は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００２３】
遅延ブロック２４には、加減算部４０から出力されたデジタル信号が入力される。遅延ブロック２４は、１つの遅延素子を有する。加減算部４０から出力されたデジタル信号は、遅延ブロック２４において動作クロックの１クロック分だけ遅延されて、加減算部４２に入力される。
【００２４】
加減算部４２は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２４から出力されたデジタル信号と乗算器３４において係数Ａ２が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。
【００２５】
遅延ブロック２６には、加減算部４２から出力されたデジタル信号が入力される。遅延ブロック２６は、１つの遅延素子を有する。加減算部４２から出力されたデジタル信号は、遅延ブロック２６において動作クロックの１クロック分だけ遅延されて、加減算部４４に入力される。
【００２６】
加減算部４４は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２６から出力されたデジタル信号と乗算器３６において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。加減算部４４は、当該二つのデジタル信号を加算した信号を、ノイズシェーピング信号ＮＳＯＵＴとして出力する。ノイズシェーピング信号ＮＳＯＵＴは、ノイズシェーピング部１７の加減算部４４から、ノイズシェーピング部１７の外にある減算器１２に出力される。
【００２７】
ノイズシェーピング部１７の外にある減算器１２において、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差を低減することができる。さらに、本例のノイズシェーピングにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。本例において、デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数２］で表される。
【００２８】
【数２】
2014230163.tif 000004
【００２９】
数式において、ＤＯＵＴ（ｚ）、ＤＩＮ（ｚ）、およびｅ（ｚ）は、それぞれ、ＤＯＵＴ、ＤＩＮ、およびｅのＺ変換を示す。また、ｚ−１、ｚ−２、ｚ−３、および、ｚ−４は、それぞれ１回から４回の遅延演算を示す。本明細書において、１回の遅延演算（ｚ−１）は、動作クロックの１クロック分の遅延を意味する。当該表示は、以降の数式でも同様である。
【００３０】
図３は、従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。横軸は、出力信号の周波数［ＭＨｚ］を示す。また、縦軸は、出力信号におけるＳＮＲの振幅［ｄＢ］を示す。
【００３１】
図３の結果において、Ａ／Ｄ変換器１１が減算器１２に出力するデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、遅延ブロック１４から出力されるデジタル信号ＤＯＵＴのビット数は、１１ビットである（Ｍ＝１１）。さらに、デジタル信号ＤＩＮの周波数は１４０ＭＨｚである。また、量子化器１３のサンプリング周波数ｆｓは１８４ＭＨｚである。なお、量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【００３２】
図３においては、２６ＭＨｚから６６ＭＨｚまでにおいて、ＳＮＲの振幅の絶対値が大きくなっている。すなわち、ＳＮＲが大きくなっている。つまり、ノイズシェープすることによりノイズフロアレベルが下がり、予め定められた周波数帯域において高いＳＮＲを実現できる。
【００３３】
なお、［数２］から算出される周波数帯域２６ＭＨｚから６６ＭＨｚにおけるＳＮＲは、約８４．５ｄＢである。これに対して、ノイズシェーピングをしない場合のＳＮＲは、下記の［数３］を用いて７１．６０ｄＢである。当該事実からも、ノイズシェーピングをすることにより、予め定められた周波数帯域において高いＳＮＲを実現できることがわかる。
【００３４】
【数３】
2014230163.tif 000005
【発明の概要】
【発明が解決しようとする課題】
【００３５】
デジタル信号処理装置１０は、ノイズシェーピング部１７から出力されたノイズシェーピング信号ＮＳＯＵＴを減算器１２にフィードバックさせる。それゆえ、ノイズシェーピング部１７内の遅延ブロック２０から、減算器１２を介して、遅延ブロック１４に至るまでの伝送経路は、デジタル信号ＤＯＵＴを出力するためのクリティカルパスとなる。加えて、高速動作を行う目的で、デジタル信号処理装置１０の動作クロックは非常に高い周波数とされる。動作クロックの周波数が高くなると、伝送経路における伝送遅延が生じやすい。したがって、デジタル信号処理装置１０を高速動作させるべく動作クロックの周波数を上げたとしても、クリティカルパスにおける伝送遅延が原因となり、高速動作が実現できないという課題があった。
【００３６】
なお、高速動作を実現するための一般的な手段として、Ｄ−ＦＦ（Ｄｅｌａｙ−Ｆｌｉｐ  Ｆｌｏｐ）を用いて、デジタル信号をリタイミングする技術が知られている。これにより、あるデジタル信号とそのデジタル信号に対して遅延が生じた信号とを同期させることができる。しかしながら、仮に、ノイズシェーピング部１７と減算器１２との間にＤ−ＦＦを挿入して、ノイズシェーピング信号ＮＳＯＵＴをリタイミングする場合、［数２］の伝達関数とは異なる伝達関数となる。つまり、リタイミングにより、伝達特性が変更される。
【００３７】
また、高速動作を実現するための他の一般的な手段として、演算プロセスの微細化などが考えられる。しかしながら、演算プロセスの微細化は、デジタル信号処理装置１０の前段に位置するアナログ回路の動作に支障をきたす。よって、演算プロセスの微細化も採用することができない。
【課題を解決するための手段】
【００３８】
本発明の第１の態様においては、デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算処理する第１加減算部と、デジタル信号とノイズシェーピング信号とを其々遅延する遅延ブロックと、遅延されたデジタル信号と遅延されたノイズシェーピング信号とを加減算処理する第２加減算部と、加減算された信号を量子化する量子化器と、を備えるデジタル信号処理装置を提供する。
【００３９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００４０】
【図１】従来のデジタル信号処理装置１０を示す図である。
【図２】従来のノイズシェーピング部１７を示す図である。
【図３】従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。
【図４】第１の実施形態におけるデジタル信号処理装置１００を示す図である。
【図５】第２の実施形態におけるデジタル信号処理装置２００を示す図である。
【図６】第３の実施形態におけるデジタル信号処理装置３００を示す図である。
【図７】第２ノイズシェーピング部２１２を示す図である。
【図８】第４の実施形態におけるデジタル信号処理装置４００を示す図である。
【図９】第３ノイズシェーピング部４０２を示す図である。
【図１０】第１演算ブロック４１０を示す図である。
【図１１】第２演算ブロック４１２を示す図である。
【発明を実施するための形態】
【００４１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４２】
図４は、第１の実施形態におけるデジタル信号処理装置１００を示す図である。デジタル信号処理装置１００は、Ａ／Ｄ変換器１０１、量子化器１０５、乗算器１０７、加減算部１１０、第１ノイズシェーピング部１１２、加減算部１２０、遅延ブロック１２５、加減算部１２６、量子化器１２８、および、遅延ブロック１３０を備える。なお、遅延ブロック１２５は、Ａ／Ｄ変換器１０１の出力端子と加減算部１２６のプラス入力端子との間に遅延ブロック１２２を有する。また、遅延ブロック１２５は、第１ノイズシェーピング部１１２の出力端子と加減算部１２６のマイナス入力端子との間に遅延ブロック１２２を有する。
【００４３】
Ａ／Ｄ変換器１０１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１０１は、アナログ入力信号ＡＩＮをデジタル信号ＤＩＮに変換する。Ａ／Ｄ変換器１０１の出力端子は、加減算部１２０のプラス入力端子および遅延ブロック１２２の入力端子にそれぞれ接続される。Ａ／Ｄ変換器１０１は、デジタル信号ＤＩＮを加減算部１２０および遅延ブロック１２２にそれぞれ出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【００４４】
第１加減算部としての加減算部１２０は、ノイズシェーピング部から出力されるノイズシェーピング信号ＮＳＯＵＴとデジタル信号ＤＩＮとを加減算処理する。加減算部１２０は、本例では減算を実行する。加減算部１２０のプラス入力端子には、Ａ／Ｄ変換器１０１からデジタル信号ＤＩＮが入力される。加減算部１２０のマイナス入力端子は、第１ノイズシェーピング部１１２の出力端子に接続される。
【００４５】
加減算部１２０は、加減算後のデジタル信号を、量子化器１０５および加減算部１１０にそれぞれ出力する。本例では、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算したデジタル信号を、量子化器１０５および加減算部１１０にそれぞれ出力する。なお、ノイズシェーピング信号ＮＳＯＵＴの代わりに、（−ＮＳＯＵＴ）を加減算部１２０に入力する場合、加減算部１２０は加算を実行してもよい。
【００４６】
量子化器１０５の入力端子は、加減算部１２０の出力端子に接続される。量子化器１０５は、入力されたＮビットのデジタル信号をＭビットのデジタル信号として出力する。なお、上述の通り、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。量子化器１０５の出力端子は、乗算器１０７の入力端子に接続される。量子化器１０５は、量子化されたデジタル信号を乗算器１０７に出力する。
【００４７】
乗算器１０７は、量子化器１０５から出力される量子化されたデジタル信号を２×（Ｎ−Ｍ）倍する演算を実行する。これにより、乗算器１０７は、量子化されたデジタル信号を、下位（Ｎ−Ｍ）だけ桁上げする演算を実行する。乗算器１０７は、桁上げされたデジタル信号を加減算部１１０のマイナス入力端子に出力する。
【００４８】
加減算部１１０は、本例においては減算を実行する。加減算部１１０のマイナス入力端子は、乗算器１０７の出力端子に接続される。加減算部１１０のプラス入力端子は、加減算部１２０の出力端子に接続される。
【００４９】
加減算部１１０は、加減算部１２０から出力されるＮビットのデジタル信号に対して、乗算器１０７から出力されるデジタル信号を減算する。これにより加減算部１１０は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、第１ノイズシェーピング部１１２に出力する。つまり、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとなる。
【００５０】
第１ノイズシェーピング部１１２は、デジタル信号ＤＩＮの量子化による量子化誤差成分ｅをノイズシェーピングする。本例において、第１ノイズシェーピング部１１２は、図２に記載されたノイズシェーピング部１７と同一である。第１ノイズシェーピング部１１２は、加減算部１２０のマイナス入力端子および遅延ブロック１２４の入力端子にそれぞれノイズシェーピング信号ＮＳＯＵＴを出力する。
【００５１】
遅延ブロック１２５は、遅延ブロック１２２および遅延ブロック１２４において、デジタル信号ＤＩＮとノイズシェーピング信号ＮＳＯＵＴとを其々遅延する。遅延ブロック１２２は、デジタル信号ＤＩＮを遅延する。遅延ブロック１２４は、ノイズシェーピング信号ＮＳＯＵＴを遅延する。本例において、遅延ブロック１２２および遅延ブロック１２４は、各々１つの遅延素子を有する。デジタル信号ＤＩＮおよびノイズシェーピング信号ＮＳＯＵＴは、遅延ブロック１２２および遅延ブロック１２４においてそれぞれ動作クロックの１クロック分だけ遅延される。
【００５２】
第２加減算部としての加減算部１２６は、遅延されたデジタル信号ＤＩＮと遅延されたノイズシェーピング信号ＮＳＯＵＴとを加減算処理する。加減算部１２６は、本例では減算を実行する。なお、ノイズシェーピング信号ＮＳＯＵＴの代わりに、（−ＮＳＯＵＴ）を加減算部１２６に入力する場合、加減算部１２６は加算を実行してもよい。加減算部１２６の出力端子は、量子化器１２８の入力端子に接続される。量子化器１２８は、加減算部１２６において加減算された信号を量子化する。
【００５３】
遅延ブロック１３０の入力端子は、量子化器１２８の出力端子に接続される。遅延ブロック１３０は、１以上の遅延素子を有する。遅延ブロック１３０の機能は、上述の遅延ブロック１４と同様である。遅延ブロック１３０において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１０から出力される。
【００５４】
本実施の形態における遅延ブロック１３０から出力されるデジタル信号ＤＯＵＴは、下記の［数４］で表される。なお、第二等号において、ｚ−１に係る大括弧内の多項式が、デジタル信号処理装置１００の伝達関数となる。なお、本例において、ノイズシェーピング部のタップ数は５とした。しかしながら、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。
【００５５】
【数４】
2014230163.tif 000006
【００５６】
本実施形態では、加減算部１２０、量子化器１０５、乗算器１０７、加減算部１１０、および、第１ノイズシェーピング部１１２、をつなぐ経路を有するループが存在する。ただし、ループの中における量子化器１０５からデジタル信号ＤＯＵＴを出力するのではなく、ループの外においてデジタル信号ＤＯＵＴを出力する。デジタル信号ＤＩＮは遅延ブロック１２２を介して加減算部１２６に入力される。また、ノイズシェーピング信号ＮＳＯＵＴは、ループの外における遅延ブロック１２４を介して加減算部１２６に入力される。そして、デジタル信号ＤＩＮとノイズシェーピング信号ＮＳＯＵＴとは、加減算部１２６において加減算される。よって、ループを含むクリティカルパスで遅延が生じたとしても、遅延ブロック１２２および遅延ブロック１２４でリタイミングすることができる。
【００５７】
したがって、第１ノイズシェーピング部１１２を用いてノイズシェーピング効果を得つつ、かつ、高い動作周波数に起因する伝送遅延の問題を解決することができる。よって、ＳＮＲ劣化を低減しつつ、かつ、高速動作を実現することができる。加えて、遅延ブロック１２２および遅延ブロック１２４は、ループの外に設けられているので、伝達関数を［数２］と同一とすることができる。
【００５８】
図５は、第２の実施形態におけるデジタル信号処理装置２００を示す図である。本実施形態においては、第１の実施形態と異なり、加減算部１２０の出力端子と第１ノイズシェーピング部１１２の入力端子との間に、量子化器１０５、乗算器１０７、および、加減算部１１０を設けない。代わりに、Ａ／Ｄ変換器１０１から出力されるデジタル信号ＤＩＮの下位ビットを、Ａ／Ｄ変換器１０１の出力端子から加減算部１２０のプラス入力端子に出力する。例えば、Ａ／Ｄ変換器１０１は、デジタル信号ＤＩＮの下位３ビットの伝送路を、加減算部１２０のプラス入力端子に分岐させて出力する。
【００５９】
したがって、本実施形態においては、デジタル信号ＤＩＮの下位ビットが、量子化誤差成分ｅとなる。その他の点は、第１の実施形態と同じである。これにより、量子化器を用いることなく、加減算部１２０と第１ノイズシェーピング部１１２とをつなぐ経路のループに、量子化誤差成分ｅを入力することができる。
【００６０】
本実施形態においては、加減算部１２０と第１ノイズシェーピング部１１２とをつなぐ経路のループにおいて、第１実施形態で用いられた量子化器１０５、乗算器１０７、および、加減算部１１０における演算を省略することができる。つまり、ループにおいて、量子化誤差成分ｅのみの演算をすればよい。これにより、第１の実施形態と比較して、さらなる高速動作を実現することができる。また、量子化誤差成分ｅは、デジタル信号ＤＩＮよりも少ないビット数のデジタル信号である。よって、加減算部１２０の入力ビット数を減らすことができる。したがって、加減算部１２０での演算が簡素化される。
【００６１】
なお、遅延ブロック１２２および遅延ブロック１２４は、ループの外に設けられている。したがって、伝達関数を［数２］と同一とすることができる。また、本例においても第１実施形態と同様に、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてよい。
【００６２】
図６は、第３の実施形態におけるデジタル信号処理装置３００を示す図である。本実施形態においては、第２実施形態における第１ノイズシェーピング部１１２に代えて、第２ノイズシェーピング部２１２を用いる。また、第２実施形態における遅延ブロック１２５に代えて、遅延ブロック１２４および遅延ブロック１４２を有する遅延ブロック１４４を備える。遅延ブロック１４２は、入力されるデジタル信号を動作クロックの２クロック分だけ遅延して出力する。なお、第２ノイズシェーピング部２１２は、遅延ブロック１２４にデジタル信号ＮＳＯＵＴＨを、加減算部１２０にデジタル信号ＮＳＯＵＴＬをそれぞれ出力する。その他の点は、第２の実施形態と同じである。
【００６３】
図７は、第２ノイズシェーピング部２１２を示す図である。第２ノイズシェーピング部２１２は、遅延ブロック２０１、２２２、２２４、２２６、２３２、２３４、２３６、および、２３８、乗算器２０２、２０４、２０６、および２０８、ならびに、加減算部２４４、２４６、および、２４８を有する。
【００６４】
遅延ブロック２０１には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２０１は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２０１において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２０１において遅延されたデジタル信号は、乗算器２０２、２０４、２０６、および２０８にそれぞれ入力される。
【００６５】
乗算器２０２には、遅延ブロック２０１から出力された、遅延されたデジタル信号が入力される。乗算器２０２は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器２０２は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２２に出力する。
【００６６】
乗算器２０４、乗算器２０６、および、乗算器２０８は、乗算器２０２と同様に、遅延ブロック２０１において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器２０４、２０６、および、２０８は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、遅延ブロック２２４、および、２２６、ならびに、遅延ブロック２３６および加減算部２４８にそれぞれ出力する。
【００６７】
遅延ブロック２２２には、乗算器２０２から出力されたデジタル信号が入力される。遅延ブロック２２２は、１つの遅延素子を有する。乗算器２０２から出力されたデジタル信号は、遅延ブロック２２２において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２２２において遅延されたデジタル信号は、遅延ブロック２３２に入力される。遅延ブロック２２４および２２６の構成および機能も、遅延ブロック２２２と同様である。
【００６８】
遅延ブロック２３２には、遅延ブロック２２２から出力されたデジタル信号が入力される。本例において、遅延ブロック２３２の構成および機能は、遅延ブロック２２２と同じである。遅延ブロック２３２において遅延されたデジタル信号は、加減算部２４４に入力される。
【００６９】
加減算部２４４は、第２ノイズシェーピング部２１２においてデジタル信号を加減算する。加減算部２４４には、遅延ブロック２３２から出力されたデジタル信号と遅延ブロック２２４から出力されたデジタル信号とが入力される。加減算部２４４は、当該二つの入力信号を加算または減算する。本例では、二つのデジタル信号が加算される。
【００７０】
遅延ブロック２３４には、加減算部２４４から出力されたデジタル信号が入力される。本例において、遅延ブロック２３４の構成および機能は、遅延ブロック２２２と同じである。遅延ブロック２３４において遅延されたデジタル信号は、加減算部２４６に入力される。
【００７１】
加減算部２４６は、デジタル信号を加減算する。加減算部２４６には、遅延ブロック２３４から出力されたデジタル信号と遅延ブロック２２６から出力されたデジタル信号とが入力される。本例では、加減算部２４６は、当該二つのデジタル信号を加算する。加減算部２４６において加算されたデジタル信号は、遅延ブロック２３８および加減算部２４８に入力される。
【００７２】
加減算部２４８には、加減算部２４６から出力されたデジタル信号と、乗算器２０８において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、加減算部２４８は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＯＵＴＬを出力する。ノイズシェーピング信号ＮＳＯＵＴＬは、第２ノイズシェーピング部２１２の加減算部２４８から、第２ノイズシェーピング部２１２の外に設けられた加減算部１２０に出力される。
【００７３】
遅延ブロック２３６には、乗算器２０８において係数Ａ３が乗じられたデジタル信号が入力される。また、遅延ブロック２３８には、加減算部２４６から出力されるデジタル信号が入力される。遅延ブロック２３６および２３８の構成および機能は、遅延ブロック２２２と同じである。遅延ブロック２３６および２３８においてそれぞれ遅延されたデジタル信号は、加減算部２５０に入力される。
【００７４】
加減算部２５０は、デジタル信号を加減算する。本例においては、加減算部２５０は、遅延ブロック２３６および２３８においてそれぞれ遅延されたデジタル信号を加算する。加減算部２５０は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＯＵＴＨを出力する。ノイズシェーピング信号ＮＳＯＵＴＨは、第２ノイズシェーピング部２１２の加減算部２５０から、第２ノイズシェーピング部２１２の外に設けられた加減算部１２０に出力される。
【００７５】
第２ノイズシェーピング部２１２の外に設けられた遅延ブロック１４２には、デジタル信号ＤＩＮが入力される。遅延ブロック１４２は、入力されるデジタル信号を動作クロックの２クロック分だけ遅延して出力する。遅延ブロック１４２は、遅延させたデジタル信号を加減算部１２６のプラス端子に出力する。
【００７６】
第２ノイズシェーピング部２１２の外に設けられた遅延ブロック１２４には、第２ノイズシェーピング部２１２からノイズシェーピング信号ＮＳＯＵＴＨが入力される。遅延ブロック１２４は、ノイズシェーピング信号ＮＯＵＴＨを動作クロックの１クロック分だけ遅延させる。遅延ブロック１２４は、遅延させた信号を加減算部１２６のマイナス端子に出力する。
【００７７】
第２ノイズシェーピング部２１２の外に設けられた加減算部１２６においてデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴＨを減算することにより、量子化器１０５で生じた量子化誤差を低減することができる。本例において、デジタル信号処理装置２００から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数５］で表される。なお、本例において、第２ノイズシェーピング部２１２のタップ数は５とした。しかしながら、［数４］と同様に任意のタップ数としてもよい。
【００７８】
【数５】
2014230163.tif 000007
【００７９】
本実施形態では、乗算器２０２、２０４、および、２０６の出力先に遅延ブロック２２２、２２４、および、２２６が設けられる。よって、乗算器２０２等および加減算部２４４等における信号パスの遅延が大きい場合であっても、遅延ブロック２２２、２２４、および、２２６においてデジタル信号をリタイミングすることができる。これにより、高い動作周波数に起因する伝送遅延の問題を解消することができる。したがって、第１の実施形態および第２の実施形態よりも、さらに高速動作を実現することができる。
【００８０】
なお、[数２］、[数４］、および［数５］と同じ伝達関数を満たすためには、乗算器２０８を経由して加減算部２４８に入力される量子化誤差成分ｅは、動作クロックの１クロック分の遅延しか許容されない。したがって、[数２］、[数４］、および［数５］と同じ伝達関数を維持するためには、乗算器２０８と加減算部２４８との間に遅延素子を設けて、当該遅延素子から加減算部２４８に量子化誤差成分ｅを出力することはできない。
【００８１】
図８は、第４の実施形態におけるデジタル信号処理装置４００を示す図である。デジタル信号処理装置４００は、第３実施形態の第２ノイズシェーピング部２１２に代えて、第３ノイズシェーピング部４０２を備える。第３ノイズシェーピング部４０２は、量子化誤差成分ｅを１ビット毎にノイズシェーピングする。第３ノイズシェーピング部４０２は、量子化誤差成分ｅの１ビット毎に対応して、第３ノイズシェーピング部４０２−１、４０２−２、および、４０２−３を有する。第３ノイズシェーピング部４０２−１、４０２−２、および、４０２−３には、量子化誤差成分ｅの下位第１ビットｅ[０]、下位第２ビットｅ[１]、および、下位第３ビットｅ[２]がそれぞれ入力される。
【００８２】
また、本実施形態においては、第３実施形態における遅延ブロック１４４に代えて、遅延ブロック４０１および第２演算ブロック４１２を有する遅延ブロック４１４を備える。遅延ブロック４０１は、デジタル信号を動作クロックの３クロック分遅延させる。また、第２演算ブロック４１２には、各ビットについてのノイズシェーピング信号が入力される。第２演算ブロック４１２は、各ビットについてのノイズシェーピング信号を処理した後に、加減算部１１０にデジタル信号を出力する。デジタル信号処理装置４００は、第１演算ブロック４１０を備える。第１演算ブロック４１０には、各ビットについてのノイズシェーピング信号が入力される。第１演算ブロック４１０は、各ビットについてのノイズシェーピング信号を処理した後に、加減算部１２６にデジタル信号を出力する。
【００８３】
さらに、本実施形態においては、各ビットに対応する第３ノイズシェーピング部４０２−１、４０２−２、および、４０２−３は、ノイズシェーピング信号ＮＳＥＨＯ、ＮＳＥＨ１、および、ＮＳＥＨ２を第１演算ブロック４１０にそれぞれ出力する。さらに、各ビットに対応する第３ノイズシェーピング部４０２−１、４０２−２、および、４０２−３は、ノイズシェーピングされたノイズシェーピング信号ＮＳＥＬＯ、ＮＳＥＬ１、および、ＮＳＥＬ２を第２演算ブロック４１２に出力する。デジタル信号処理装置４００におけるその他の点は、第３の実施形態と同じである。
【００８４】
図９は、第３ノイズシェーピング部４０２を示す図である。図９においては、特に、量子化誤差情報ｅにおける下位第１ビットであるｅ［０］が、第３ノイズシェーピング部４０２−１に入力される例を示す。なお、第３ノイズシェーピング部４０２−２および４０２−３も、第３ノイズシェーピング部４０２−１と同じ回路構成を有する。
【００８５】
第３ノイズシェーピング部４０２−１は、遅延ブロック４２１、４２２、４２４、４２６、および、４２８、ＡＮＤ論理回路４４２、４４４、４４６、および、４４８、ならびに、加減算部４５４、４５６、４５８、および、４６０を有する。また、第３ノイズシェーピング部４０２−１は、ＡＮＤ論理回路４４２、４４４、４４６、および、４４８に、係数Ａ０、Ａ１、Ａ２、および、Ａ３をそれぞれ入力する係数入力ブロック４３２、４３４、４３６、および４３８を備える。なお、ＡＮＤ論理回路および係数入力ブロックは、係数のビット長分だけ並列に設けられる。
【００８６】
遅延ブロック４２１には、量子化誤差成分ｅの下位第１ビットであるｅ［０］を含むデジタル信号が入力される。遅延ブロック４２１は、１つの遅延素子を有する。ｅ［０］を含むデジタル信号は、遅延ブロック４２１において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック４２１において遅延されたデジタル信号は、ＡＮＤ論理回路４４２、４４４、４４６、および、４４８にそれぞれ入力される。
【００８７】
ＡＮＤ論理回路４４２には、遅延ブロック４２１から出力されたデジタル信号が入力される。また、ＡＮＤ論理回路４４２には、係数入力ブロック４３２から係数Ａ０が入力される。ＡＮＤ論理回路４４２は、遅延されたデジタル信号と係数Ａ０との論理積を出力する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。ＡＮＤ論理回路４４２は、当該論理積を遅延ブロック４２２に出力する。
【００８８】
ＡＮＤ論理回路４４４、ＡＮＤ論理回路４４６、および、ＡＮＤ論理回路４４８は、ＡＮＤ論理回路４４２と同様に、遅延ブロック４２１において遅延されたデジタル信号と係数入力ブロック４３４のＡ１、係数入力ブロック４３６のＡ２、および、係数入力ブロック４３８のＡ３との論理積をそれぞれ出力する。ＡＮＤ論理回路４４４、４４６、および、４４８は、各々の論理積を、加減算部４５４、４５６、および、４５８にそれぞれ出力する。
【００８９】
遅延ブロック４２２には、ＡＮＤ論理回路４４２から出力されたデジタル信号が入力される。遅延ブロック４２２は、１つの遅延素子を有する。ＡＮＤ論理回路４４２から出力されたデジタル信号は、遅延ブロック４２２において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック４２２において遅延されたデジタル信号は、加減算部４５４に入力される。
【００９０】
加減算部４５４は、第３ノイズシェーピング部４０２−１においてデジタル信号を加減算する。加減算部４５４には、遅延ブロック４２２から出力されたデジタル信号とＡＮＤ論理回路４４４から出力されたデジタル信号とが入力される。加減算部４５４は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００９１】
遅延ブロック４２４には、加減算部４５４から出力されたデジタル信号が入力される。本例において、遅延ブロック４２４の構成および機能は、遅延ブロック４２１と同じである。遅延ブロック４２４において遅延されたデジタル信号は、加減算部４５６に入力される。
【００９２】
加減算部４５６は、デジタル信号を加減算する。加減算部４５６には、遅延ブロック４２４から出力されたデジタル信号とＡＮＤ論理回路４４６から出力されたデジタル信号とが入力される。本例においては、加減算部４５６は、当該二つのデジタル信号を加算する。加減算部４５６において加算されたデジタル信号は、遅延ブロック４２８および加減算部４５８に入力される。
【００９３】
加減算部４５８には、加減算部４５６から出力されたデジタル信号と、ＡＮＤ論理回路４４８から出力されたデジタル信号とが入力される。本例においては、加減算部４５８は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＥＨ０を出力する。ノイズシェーピング信号ＮＳＥＨ０は、第３ノイズシェーピング部４０２−１の加減算部４５８から、第３ノイズシェーピング部４０２−１の外に設けられた加減算部１２０に出力される。
【００９４】
遅延ブロック４２６には、ＡＮＤ論理回路４４８から出力されたデジタル信号が入力される。また、遅延ブロック４２８には、加減算部４５６において加算されたデジタル信号が入力される。遅延ブロック４２６および４２８の構成および機能は、遅延ブロック４２１と同じである。遅延ブロック４２６および４２８においてそれぞれ遅延されたデジタル信号は、加減算部４６０に入力される。
【００９５】
加減算部４６０は、デジタル信号を加減算する。本例においては、加減算部４６０は、遅延ブロック４２６および４２８においてそれぞれ遅延されたデジタル信号を加算する。加減算部４６０は、当該二つのデジタル信号を加算して、遅延ブロック４２９に加算したデジタル信号を出力する。
【００９６】
遅延ブロック４２９には、加減算部４６０から出力されたデジタル信号が入力される。遅延ブロック４２９の構成および機能は、遅延ブロック４２１と同じである。遅延ブロック４２９は、第３ノイズシェーピング部４０２−１の外に設けられた第２演算ブロック４１２にノイズシェーピング信号ＮＳＥＬ０を出力する。
【００９７】
第３ノイズシェーピング部４０２−１の外に設けられた遅延ブロック４０１には、デジタル信号ＤＩＮが入力される。遅延ブロック４０１は、入力されるデジタル信号を動作クロックの３クロック分だけ遅延して出力する。遅延ブロック４０１は、遅延させたデジタル信号を加減算部１２６のプラス端子に出力する。
【００９８】
第３ノイズシェーピング部４０２−１の外に設けられた第２演算ブロック４１２には、各第３ノイズシェーピング部４０２−１、４０２−２、および、４０２−３からノイズシェーピング信号ＮＳＥＬ０、ＮＳＥＬ１、および、ＮＳＥＬ２がそれぞれ入力される。第２演算ブロック４１２は、ノイズシェーピング信号ＮＳＥＬ０、ＮＳＥＬ１、および、ＮＳＥＬ２のそれぞれに重み付けをする。第２演算ブロック４１２は、重み付けをした信号を加減算部１２６のマイナス端子に出力する。
【００９９】
第３ノイズシェーピング部４０２−１の外に設けられた加減算部１２６において、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＥＬ０、ＮＳＥＬ１、および、ＮＳＥＬ２を重み付けした信号が減算される。これにより、量子化器１０５で生じた量子化誤差を低減することができる。本例において、デジタル信号処理装置４００から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数６］で表される。［数６］は、［数２］、［数４］、および［数５］と同じ伝達関数である。なお、本例において、第３ノイズシェーピング部４０２−１のタップ数は５とした。しかしながら、［数４］および［数５］と同様に任意のタップ数としてもよい。
【０１００】
【数６】
2014230163.tif 000008
【０１０１】
図１０は、第１演算ブロック４１０を示す図である。第１演算ブロック４１０は、乗算器４７０および乗算器４７２、ならびに加算ブロック４７４を有する。
【０１０２】
乗算器４７０には、ノイズシェーピング信号ＮＳＥＨ１が入力される。乗算器４７０は、ノイズシェーピング信号ＮＳＥＨ１に係数２を乗算する。これにより、乗算器４７０は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥＨ１に重みを付けることができる。
【０１０３】
乗算器４７２には、ノイズシェーピング信号ＮＳＥＨ２が入力される。乗算器４７２は、ノイズシェーピング信号ＮＳＥＨ１に係数４を乗算する。これにより、乗算器４７２は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥＨ１に重みを付けることができる。
【０１０４】
加算ブロック４７４には、ノイズシェーピング信号ＮＳＥＨ０、乗算器４７０において重み付けされたノイズシェーピング信号ＮＳＥＨ１、および、乗算器４７２において重み付けされたノイズシェーピング信号ＮＳＥＨ２が入力される。加算ブロック４７４は、これらの信号の和を取り、ノイズシェーピング信号ＮＳＯＵＴＨを、加減算部１２０のマイナス入力端子に出力する。
【０１０５】
図１１は、第２演算ブロック４１２を示す図である。第２演算ブロック４１２は、乗算器４８０および乗算器４８２、加算ブロック４８４、ならびに、遅延ブロック４８６を有する。
【０１０６】
乗算器４８０には、ノイズシェーピング信号ＮＳＥＬ１が入力される。乗算器４８０は、ノイズシェーピング信号ＮＳＥＬ１に係数２を乗算する。これにより、乗算器４８０は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥＬ１に重みを付けることができる。
【０１０７】
乗算器４８２には、ノイズシェーピング信号ＮＳＥＬ２が入力される。乗算器４８２は、ノイズシェーピング信号ＮＳＥＬ２に係数４を乗算する。これにより、乗算器４８２は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥＬ２に重みを付けることができる。
【０１０８】
加算ブロック４８４には、ノイズシェーピング信号ＮＳＥＬ０、乗算器４８０において重み付けされたノイズシェーピング信号ＮＳＥＬＨ１、および、乗算器４８２において重み付けされたノイズシェーピング信号ＮＳＥＬ２が入力される。加算ブロック４８４は、これらの信号の和を取り、遅延ブロック４８６に出力する。
【０１０９】
遅延ブロック４８６は、本例では、１つの遅延素子を有する。加算ブロック４８４から出力されたデジタル信号は、遅延ブロック４８６において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック４８６において遅延されたデジタル信号は、ノイズシェーピング信号ＮＳＯＵＴＨとして、加減算部１２６のマイナス入力端子に出力される。
【０１１０】
本実施形態では、量子化誤差ｅを１ビット毎にノイズシェーピングする。これにより、第３実施形態における第２ノイズシェーピング部２１２の乗算器２０２、２０４、２０６、および、２０８に代えて、第３ノイズシェーピング部４０２はＡＮＤ論理回路４４２、４４４、４４６、および、４４８を用いることができる。したがって、他の実施形態と比較して、さらに動作速度を向上することができる。
【０１１１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１１２】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【０１１３】
１０  デジタル信号処理装置、１１  Ａ／Ｄ変換器、１２  減算器、１３  量子化器、１４  遅延ブロック、１５  乗算器、１６  減算器、１７  ノイズシェーピング部、  ２０  遅延ブロック、２２  遅延ブロック、２４  遅延ブロック、２６  遅延ブロック、３０  乗算器、３２  乗算器、３４  乗算器、３６  乗算器、４０  加減算部、４２  加減算部、４４  加減算部、  １００  デジタル信号処理装置、１０１  Ａ／Ｄ変換器、１０５  量子化器、１０７  乗算器、１１０  加減算部、１１２  第１ノイズシェーピング部、１２０  加減算部、１２２  遅延ブロック、１２４  遅延ブロック、１２５  遅延ブロック、１２６  加減算部、１２８  量子化器、１３０  遅延ブロック、１４２  遅延ブロック、１４４  遅延ブロック、２００  デジタル信号処理装置、２０１  遅延ブロック、２０２  乗算器、２０４  乗算器、２０６  乗算器、２０８  乗算器、２１２  第２ノイズシェーピング部、２２２  遅延ブロック、２２４  遅延ブロック、２２６  遅延ブロック、２３２  遅延ブロック、２３４  遅延ブロック、２３６  遅延ブロック、２３８  遅延ブロック、２４４  加減算部、２４６  加減算部、２４８  加減算部、２５０  加減算部、３００  デジタル信号処理装置、４００  デジタル信号処理装置、４０１  遅延ブロック、４０２  第３ノイズシェーピング部、４１０  第１演算ブロック、４１２  第２演算ブロック、４１４  遅延ブロック、４２１  遅延ブロック、４２２  遅延ブロック、４２４  遅延ブロック、４２６  遅延ブロック、４２８  遅延ブロック、４２９  遅延ブロック、４３２  係数入力ブロック、４３４  係数入力ブロック、４３６  係数入力ブロック、４３８  係数入力ブロック、４４２  ＡＮＤ論理回路、４４４  ＡＮＤ論理回路、４４６  ＡＮＤ論理回路、４４８  ＡＮＤ論理回路、４５４  加減算部、４５６  加減算部、４５８  加減算部、４６０  加減算部、４７０  乗算器、４７２  乗算器、４７４  加算ブロック、４８０  乗算器、４８２  乗算器、４８４  加算ブロック、４８６  遅延ブロック
【図１】
2014230163.tif 000009
【図２】
2014230163.tif 000010
【図３】
2014230163.tif 000011
【図４】
2014230163.tif 000012
【図５】
2014230163.tif 000013
【図６】
2014230163.tif 000014
【図７】
2014230163.tif 000015
【図８】
2014230163.tif 000016
【図９】
2014230163.tif 000017
【図１０】
2014230163.tif 000018
【図１１】
2014230163.tif 000019