(57)【要約】      （修正有）【課題】リーク電流に起因するマイノリティー不良の発生を回避できる高誘電率の誘電体膜を備えるキャパシタを有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板上に配置される下部電極601と、第２の保護膜602と、第２の保護膜に対向する上面603Sから膜厚方向に進展した欠陥610を有する誘電体膜603と、欠陥610を埋設した絶縁体からなる欠陥埋設膜604Bを少なくとも有する第３の保護膜604と、誘電体膜603および第３の保護膜604を覆う第１の保護膜605と、第１の保護膜605を覆う上部電極606と、を備えるキャパシタを有する半導体装置の構成とする。【選択図】図８
2014229680.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置される下部電極と、
少なくとも前記下部電極の表面を覆う第２の保護膜と、
前記第２の保護膜の表面を覆い、前記第２の保護膜に対向する上面から膜厚方向に進展した欠陥を有する誘電体膜と、
前記欠陥を埋設し、前記誘電体膜の主成分とは異なる絶縁体からなる欠陥埋設膜を少なくとも有する第３の保護膜と、
前記誘電体膜および前記第３の保護膜を覆う第１の保護膜と、
前記第１の保護膜を覆う上部電極と、
を備えるキャパシタを有することを特徴とする半導体装置。
【請求項２】
前記第３の保護膜は、前記欠陥埋設膜と、前記誘電体膜の前記上面を覆う平面保護膜とを含む請求項１に記載の半導体装置。
【請求項３】
前記欠陥埋設膜と前記平面保護膜は同一の材料で構成される請求項２に記載の半導体装置。
【請求項４】
前記欠陥埋設膜が、酸化アルミニウム、酸化シリコン及び窒化シリコンのいずれかから選択される絶縁体である請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１および第２の保護膜は酸化チタンを主成分とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の保護膜は０．４〜３．０ｎｍの範囲の厚みを有し、前記第２の保護膜は０．４〜２．０ｎｍの範囲の厚みを有する請求項５に記載の半導体装置。
【請求項７】
前記誘電体膜は、酸化ジルコニウムを主成分とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Ｚと不純物原子数ＭとのＭ／（Ｚ＋Ｍ）で表されるＭが２％以下である、請求項７に記載の半導体装置。
【請求項９】
前記不純物は、酸化ジルコニウム中に、面密度１．４Ｅ＋１４（ａｔｏｍｓ／ｃｍ２）未満でドープされた１層以上の不純物ドープ層に存在する請求項８に記載の半導体装置。
【請求項１０】
前記酸化ジルコニウムを主成分とする誘電体膜が、前記第２の保護膜に接し、不純物を添加されていない酸化ジルコニウム膜からなる４ｎｍ以下の第１の誘電体膜上に、不純物が面方向に添加された酸化ジルコニウム膜からなる第２の誘電体膜を積層した構造であり、前記第１の誘電体膜と第２の誘電体膜と第３の保護膜の合計の厚さが５ｎｍ以上、７ｎｍ以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記酸化ジルコニウムを主成分とする誘電体膜が、前記第２の保護膜に接し、不純物が面方向に不均一な間隔で複数層添加された酸化ジルコニウム膜からなる第１の誘電体膜上に、不純物が添加されていない酸化ジルコニウム膜からなる４ｎｍ以下の第２の誘電体膜を積層した構造であり、前記第１の誘電体膜と第２の誘電体膜と第３の保護膜の合計の厚さが５ｎｍ以上、７ｎｍ以下であることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記欠陥は、前記第２の誘電体膜を貫通し、前記第１の誘電体膜の少なくとも一部まで進展したものである請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記キャパシタは、前記誘電体膜及び第３の保護膜を合わせた等価酸化膜厚ＥＯＴが０．７５ｎｍ以下であり、且つ９０℃におけるリーク電流密度が１Ｅ−１４（Ａ／セル）以下である請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
キャパシタを有する半導体装置であって、前記キャパシタが、
半導体基板に接続されるようにして設けられた、窒化チタンを主成分とする下部電極と、
前記下部電極に接するようにして設けられた、酸化チタンを主成分とする第２の保護膜と、
前記第２の保護膜に接するようにして設けられ、かつ結晶化した酸化ジルコニウムを主成分とし、前記第２の保護膜に対向する上面から膜厚方向に進展する欠陥を有する誘電体膜と、
前記誘電体膜中の欠陥を埋設し、結晶化してない絶縁体からなる欠陥埋設膜を有する第３の保護膜と、
前記誘電体膜を覆い、前記第３の保護膜に接するようにして設けられた酸化チタンを主成分とする第１の保護膜と、
前記第１の保護膜に接するようにして設けられた窒化チタンを主成分とする上部電極とを
少なくとも含んで構成されることを特徴とする半導体装置。
【請求項１５】
前記欠陥埋設膜が、酸化アルミニウム、酸化シリコン及び窒化シリコンのいずれかから選択される絶縁体であることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記誘電体膜中に、ジルコニウムとは異なる金属不純物を面方向に含む不純物ドープ層を１層以上有することを特徴とする請求項１４又は１５に記載の半導体装置。
【請求項１７】
前記誘電体膜が、前記不純物ドープ層を含まない第一の誘電体膜と、前記不純物ドープ層を含む第二の誘電体膜から構成されることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第３の保護膜が、前記誘電体膜と前記第１の保護膜との間に膜厚０．１ｎｍから１．０ｎｍの範囲の酸化アルミニウムからなる平面保護膜を含むことを特徴とする請求項１４乃至１７のいずれか１項に記載の半導体装置。
【請求項１９】
前記第１の保護膜は０．４〜３．０ｎｍの範囲の厚みを有し、前記第２の保護膜は０．４〜２．０ｎｍの範囲の厚みを有する請求項１４乃至１８のいずれか１項に記載の半導体装置。
【請求項２０】
前記誘電体膜と前記第３の保護膜の膜厚の合計が、５．０ｎｍ以上７．０ｎｍ以下であることを特徴とする請求項１４乃至１９のいずれか１項に記載の半導体装置。
【請求項２１】
キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に窒化チタンを主成分とする下部電極を形成する工程と、
前記下部電極上に酸化チタンを主成分とする第２の保護膜を形成する工程と、
前記第２の保護膜上に結晶化した酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記誘電体膜に第３の保護膜として絶縁体を気相含浸する工程と、
前記気相含浸する工程に続いて、酸化チタンを主成分とする第１の保護膜を形成する工程と、
前記第１の保護膜上に窒化チタンを主成分とする上部電極を形成する工程を、
少なくとも含むことを特徴とする半導体装置の製造方法。
【請求項２２】
前記誘電体膜に前記第３の保護膜として絶縁体を気相含浸する工程は、前記誘電体膜の上面から膜厚方向に進展した欠陥部を埋める前記絶縁体からなる欠陥埋設膜を形成する工程と、前記誘電体膜上面に前記絶縁体からなる平面保護膜を堆積する工程とを含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第１の保護膜を形成する前に、前記誘電体膜表面上の前記平面保護膜を除去する工程をさらに含むことを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記酸化チタンを主成分とする第２の保護膜を形成する工程は、前記窒化チタンを主成分とする下部電極の表面を酸化する工程と、ＡＬＤ法によって酸化チタンを形成する工程を少なくとも含むことを特徴とする請求項２１乃至２３のいずれか１項に記載の半導体装置の製造方法。
【請求項２５】
前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜中に面密度１．４Ｅ＋１４（ａｔｏｍｓ／ｃｍ２）未満でドープされた１層以上の不純物ドープ層を形成する工程を含む、請求項２１乃至２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記不純物ドープ層は、前記誘電体膜中でのジルコニウム原子数Ｚと不純物金属原子数ＭとのＭ／（Ｚ＋Ｍ）で表されるＭ濃度が２％以下となる範囲で複数層形成される請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記不純物ドープ層は、ジルコニウムプリカーサとしてシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム又はメチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムを含む第１のソースガスを供給し、前記ジルコニウムプリカーサを吸着する第１の吸着ステップと、前記第１のソースガスを排気する第１のパージステップと、前記不純物金属原子を含むプリカーサを含む第２のソースガスを供給し、前記ジルコニウムプリカーサによって制限された吸着サイトに前記不純物金属原子を含むプリカーサを吸着させる第２の吸着ステップと、前記第２のソースガスを排気する第２のパージステップを、前記吸着するジルコニウムプリカーサと前記不純物金属原子を含むプリカーサを酸化するステップとを含むＡＬＤサイクルによって形成される請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、４ｎｍ以下の不純物を添加されていない第１の誘電体膜と、不純物を添加された第２の誘電体膜を、この順で積層する工程を含み、前記第１の誘電体膜と前記第２の誘電体膜と前記第３の保護膜の合計の厚さが５ｎｍ以上、７ｎｍ以下とすることを特徴とする請求項２５乃至２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記誘電体膜を形成後、第３の保護膜を形成する前に、前記誘電体膜を酸化性の雰囲気で２２０℃から４５０℃の範囲から選択される温度で熱処理する工程をさらに含むことを特徴とする、請求項２１乃至２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記誘電体膜に前記第３の保護膜として絶縁体を気相含浸する工程は、原子層堆積法（ＡＬＤ法）によって実施されることを特徴とする、請求項２１乃至２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３１】
前記ＡＬＤ法で実施される気相含浸は、少なくとも前記欠陥埋設膜を形成する間、反応ガスのドーズ時間を６０秒〜６００秒とすることを特徴とする請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記第３の保護膜として前記誘電体膜に気相含浸される絶縁体の主成分が、酸化アルミニウムであることを特徴とする、請求項３０又は３１に記載の半導体装置の製造方法。
【請求項３３】
前記酸化アルミニウムが、反応ガスとしてトリメチルアルミニウムとオゾンを用いたＡＬＤ法によって、プロセス温度２２０℃〜４００℃で形成されることを特徴とする請求項３２記載の半導体装置の製造方法。
【請求項３４】
前記第３の保護膜として前記誘電体膜に気相含浸される絶縁体の主成分が、酸化シリコンであることを特徴とする、請求項３０又は３１に記載の半導体装置の製造方法。
【請求項３５】
前記酸化シリコンが、反応ガスとしてトリスジメチルアミノシランとオゾンを用いたＡＬＤ法によって、プロセス温度３００℃〜４００℃で形成されることを特徴とする請求項３４記載の半導体装置の製造方法。
【請求項３６】
前記酸化シリコンが、反応ガスとしてジクロロシランとオゾンを用いたＡＬＤ法によって、プロセス温度３５０℃〜４００℃で形成されることを特徴とする請求項３４記載の半導体装置の製造方法。
【請求項３７】
前記酸化チタンを主成分とする第１の保護膜を形成する工程の前に、前記誘電体膜を酸化性の雰囲気において２２０℃から４５０℃の範囲で選択される温度で熱処理する工程をさらに含むことを特徴とする、請求項２１乃至３６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、詳しくは高誘電率の誘電体膜を備えるキャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細かつ高ビット数の記憶素子を備えた半導体装置の需要は益々大きくなってきている。このような記憶素子を構成するキャパシタには、高い誘電率を有する誘電体膜が用いられている。
【０００３】
例えば、特許文献１（特開２００６−１３５３３９号公報）の図−２に記載されたキャパシタは、下層から、ストレージ電極（１５）、ＡＬＤ（Atomic Layer Deposition）−ＺｒＯ（酸化ジルコニウム）膜からなる第１誘電膜（１６Ａ）とＡＬＤ−ＡｌＯ（酸化アルミニウム）膜からなる第２誘電膜（１６Ｂ）とからなるＡＺ構造の誘電膜（１６）、ＣＶＤ（Chemical Vapor Deposition）−ＴｉＮ（窒化チタン）膜からなるプレート電極（１７）とを順に積層した積層構造を備えている。なお、ＡＺ構造とは、上層ＡｌＯをＡとして、下層ＺｒＯをＺとして、上層から下層に向かって表示したものである。例えば、後述のＴＺＴ構造とは、ＴｉＯのＴとＺｒＯのＺを組み合わせたもので、上層と下層のＴｉＯの間にＺｒＯを組み合わせた構成を意味する。また、括弧内の番号は、対応する先行技術の図面中の符号を示し、本発明の図面における符号と区別するもので、以下の先行技術も同様である。
【０００４】
上記の構成により、キャパシタ形成後に不可避の熱処理が施された場合でも、リーク電流の少ないキャパシタが形成できることが示されており、ＡＺ構造の他に、ＺＡ構造、ＺＡＺ構造、あるいはそれらをさらに複数回積層した構造などが開示されている。また、ＡｌＯの膜厚としては０．５ｎｍ〜３ｎｍの範囲であることが、ＺｒＯの膜厚としては０．５ｎｍから１０ｎｍの範囲であることが開示されている。また、下部電極となるストレージ電極、及び、上部電極となるプレート電極の材料は、Ｗ、Ｒｕ、Ｉｒ、Ｐｔなどの金属、ＴｉＮ、ＴａＮ、ＷＮ、ＲｕＯ、ＩｒＯなどの金属化合物、および不純物がドープされた多結晶シリコンからなる群の中から選択されたいずれかの物質で形成されることが開示されている。さらには、この技術を用いて得られるＺｒＯ膜の比誘電率は２０〜２５であり、ＡｌＯ膜の比誘電率は９であることが開示されている。
【０００５】
また、特許文献２（特開２０１２−１０４７１９号公報）の図−５Ｉに記載されたキャパシタは、下層から、コンタクト（１２）に接続されたＡＬＤ−ＴｉＮ膜からなる下部電極（２３）、ＡＬＤ−ＺｒＯ膜からなる第１誘電体膜（３２）とＡＬＤ−ＡｌＯ膜からなる第２誘電体膜（３４）とＡＬＤ−ＴｉＯ膜からなる第３誘電体膜（３６）のＺＡＴ構造の誘電体膜（３０）と、ＡＬＤ−ＴｉＮ膜からなる上部電極（４３）を順次積層した構造を備える。しかし、単に構成と成膜方法が記載されているに過ぎず、高性能のキャパシタを得るための膜厚等の条件が何ら記載されていない。
【０００６】
さらに、本発明者らにより出願された特許文献３（特開２０１２−８００９５号公報）、特許文献４（特開２０１２−８００９４号公報）、特許文献５（特開２０１２−６９８７１号公報）には、酸化ジルコニウムを含む誘電体膜と電極との間に酸化チタンの保護膜を形成することが提案されている。
【０００７】
特許文献３のキャパシタは、その図−１３に記載されているように、下層からＣＶＤ−ＴｉＮ（窒化チタン）膜からなる下部電極（１０２）、ＡＬＤ−ＴｉＯ（酸化チタン）膜からなる第２の保護膜（１１４）と、ＡＬＤ−ＺｒＯ膜からなる誘電体膜（１１５）と、ＡＬＤ−ＴｉＯ膜からなる第１の保護膜（１１６）と、ＣＶＤ−ＴｉＮ膜からなる上部電極（１１７）とを備えるＴＺＴ構造で構成されている。下部電極（１０２）と、誘電体膜（１１５）の間に酸化チタン膜からなる第２の保護膜（１１４）を設けることにより、下部電極（１０２）と誘電体膜（１１５）の密着性が向上し剥がれにくくなること、および酸化ジルコニウム膜からなる誘電体膜（１１５）の結晶性が向上し、高誘電率化できることが開示されている。さらに、誘電体膜（１１５）と上部電極（１１７）の間に酸化チタン膜からなる第１の保護膜（１１６）を設けることにより、上部電極（１１７）の形成時に与えられるダメージ（クラック、ピンホールの発生や、エッチング、酸素欠損の発生）から誘電体膜（１１５）を保護し、リーク電流が少なく、良好な特性のキャパシタが得られることが開示されている。
【０００８】
特許文献４では、その図−１０に記載されているように、キャパシタは、ＣＶＤ−ＴｉＮ膜からなる下部電極（１０２）と、ＡＬＤ−ＴｉＯ膜からなる第２の保護膜（１０８）と、ＡＬＤ−ＺｒＯ膜からなる第１の誘電体膜（１０５）と、ＡＬＤ−ＡｌＯ膜からなる第２の誘電体膜（１０６）と、ＡＬＤ−ＺｒＯ膜からなる第３の誘電体膜（１０７）と、ＡＬＤ−ＴｉＯ膜からなる第１の保護膜（１１０）と、ＣＶＤ−ＴｉＮ膜からなる上部電極（１１１）と、を備えるＴＺＡＺＴ構造で構成されている。上記構成において、ＺｒＯ膜からなる第１の誘電体膜（１０５）と第３の誘電体膜（１０７）とは同じ膜厚であっても良く、第１の誘電体（１０５）の膜厚を例えば５ｎｍ、第３の誘電体（１０７）の膜厚を例えば１ｎｍとするように異なる膜厚で構成しても良い、とされている。第２の誘電体膜（１０６）としてＡｌＯ膜を介在させるＴＺＡＺＴ構造とすることにより、特許文献３に記載された効果の他に、ＴＺＴ構造のキャパシタよりもさらにリーク電流を低減したキャパシタが得られることを開示している。
【０００９】
特許文献５では、その図−２に記載されているように、キャパシタは、下層から順に、ＣＶＤ−ＴｉＮ膜からなる下部電極（２０１）と、ＡＬＤ−ＴｉＯ膜からなる第２の保護膜（２０２）と、ＡＬＤ−ＺｒＯ膜からなる第１の誘電体膜（２０３）と、吸着サイト・ブロッキングＡＬＤ（Adsorption Site Blocking-ALD：ＡＳＢ−ＡＬＤ）法により形成されるＡｌＯを含むＡｌドープ層（２０４）と、ＡＬＤ−ＺｒＯ膜からなる第２の誘電体膜（２０５）と、ＡＬＤ−ＴｉＯ膜からなる第１の保護膜（２０６）と、ＣＶＤ−ＴｉＮ膜からなる上部電極（２０７）と、を備える構造で構成されている。本発明者らが開発したＡＳＢ−ＡＬＤ法では、ＡｌをドーピングするＡＬＤサイクル１回当たりのＡｌの量を減らすことができ、Ａｌドープ層の上下に位置するＺｒＯ膜の結晶の連続性を良好に保ったまま、耐熱性を向上させることが可能となる。この結果、従来のキャパシタと比べて、同じリーク電流で小さな等価酸化膜厚（ＥＯＴ：単位面積当たりの容量値を等価な二酸化珪素（ＳｉＯ２、比誘電率：３．９）の膜厚で表したもの）を実現している。ＡＳＢ−ＡＬＤ法に用いるジルコニウム（Ｚｒ）のプリカーサとしては、「シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム」や「メチルシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウム」が示されており、チタン（Ｔｉ）のプリカーサとしては「メチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウム」が開示されている。
【００１０】
また、本発明者らにより出願された特許文献６（特開２０１２−２４８８１３号公報）には、非晶質ジルコニウム膜上に、チタン原料としてメチルシクロペンタジエニル・トリスジメチルアミノチタンを用いてＡＬＤ法により非晶質の酸化チタン（ＴｉＯ）膜を形成し、３００℃以上の温度で熱処理する、という特定の条件下において高誘電率のルチル結晶構造を有するＴｉＯ膜が得られることが開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−１３５３３９号公報
【特許文献２】特開２０１２−１０４７１９号公報
【特許文献３】特開２０１２−０８００９５号公報
【特許文献４】特開２０１２−０８００９４号公報
【特許文献５】特開２０１２−０６９８７１号公報
【特許文献６】特開２０１２−２４８８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
リソグラフィーの解像限界で規定される最小加工寸法をＦとした場合、Ｆが２５ｎｍレベル以降のＤＲＡＭ用キャパシタとして、ＥＯＴが０．７５ｎｍ以下のキャパシタが要求される。また、信頼性を保証する９０℃でのリーク電流（漏れ電流）は、±１Ｖの印加電圧において１０（ｆＡ／ｃｅｌｌ）以下が要求される。さらに実際のデバイス上では、各記憶セルが、リフレシュ間隔で決まる、ある一定値以上の記憶保持時間（retention time）を有することが求められる。すなわち、ＥＯＴが小さく、リーク電流の少ない信頼性の高いキャパシタが求められている。
【００１３】
絶縁膜のリーク電流の種類としては、ショットキー電流や、プール・フレンケル（Pool-Frenkel）電流や、トンネル電流などが考えられるが、仮にショットキー障壁が十分な高さで、かつ、欠陥の無い理想的な誘電体膜を仮定した場合は、ファウラー・ノルトハイムトンネル(Fowler-Nordheim Tunneling)電流や直接トンネル（Direct tunneling）電流などのトンネル電流が重要となる。
【００１４】
トンネル電流は膜厚に大きく依存し、ある膜厚を下回ると急激に増大するが、上記のリーク電流の規格を満たすには、誘電体膜全体の膜厚は、経験上最低でも５ｎｍ以上が必要である。
【００１５】
特許文献１に記載されたキャパシタの形成方法では、特許文献１の中にも示されているように、酸化ジルコニウムの比誘電率が２０〜２５にしかならない。これは、誘電体膜において、誘電率の低い非晶質や、密度が低く誘電率も低い立方晶の微結晶が支配的であることが原因と考えられる。このように非晶質や微結晶の酸化ジルコニウムを誘電体膜とする場合、誘電体膜には上部電極形成時の熱負荷に伴うクラックやピンホールなどの問題はほとんど起こらないので、比較的良好なリーク電流特性が得られる。しかし、その低い誘電率の為に小さなＥＯＴを得ることが困難である。
【００１６】
たとえば、特許文献１の方法によって、酸化ジルコニウム膜（比誘電率２５）と酸化アルミニウム膜（比誘電率９）が積層された誘電体膜を考える。この場合、比誘電率の大きな酸化ジルコニウム膜の厚さを、酸化アルミニウムの膜厚より厚くするほうが、同じ物理膜厚で比較して小さなＥＯＴにすることができる。酸化アルミニウムの膜厚を特許文献１に示されている最小の膜厚として、０．５ｎｍとすると、その酸化アルミニウムのＥＯＴは、およそ０．２２ｎｍとなる。残りの物理膜厚４．５ｎｍを比誘電率２５の酸化ジルコニウムで形成したとすると、酸化ジルコニウム部分のＥＯＴはおよそ０．７０ｎｍとなる。従って、酸化アルミニウムと酸化ジルコニウムの積層誘電体膜のＥＯＴは０．９２ｎｍとなり、目標のＥＯＴ：０．７５ｎｍ以下を満たすことができない。仮に、酸化アルミニウムの膜厚をゼロとし、比誘電率２５の酸化ジルコニウム単膜の誘電体膜（５ｎｍ）とした場合でも、ＥＯＴは０．７８ｎｍとなって目標を満たすことができない。
【００１７】
特許文献２には、キャパシタを構成する誘電体膜３０として、ＡＬＤ−ＺｒＯ膜、ＡＬＤ−ＡｌＯ膜およびＡＬＤ−ＴｉＯ膜を順次積層した積層膜を用いている。高誘電率のＴｉＯ膜を用いることによりキャパシタのＥＯＴを小さくできることを期待している。しかし、特許文献２には、各膜の厚さや結晶性、熱処理温度などのキャパシタの特性を律則する詳細条件が何ら記載されていない。発明に提示された半導体製造装置を用いて上記の各膜を成膜する条件が記載されているだけである。したがって、どのような特性を有するキャパシタが形成されるのか不明である。周知のように、ＴｉＯ膜は、結晶化した段階で、ルチル結晶構造とアナターゼ結晶構造のいずれかを構成する。ルチル結晶構造は８０以上という極めて高い比誘電率を示すが、アナターゼ結晶構造は４０程度の比誘電率しか示さない。通常の酸化チタン膜は、結晶化の過程でアナターゼ結晶構造を経てルチル結晶構造に転位しており、ルチル結晶構造への転位には７００℃以上の高温が必要となる。発明者らが出願した特許文献６に記載されているように、少なくとも下地が所定の結晶構造で構成されている材料の上にＴｉＯ膜を形成しなければＴｉＯ膜を低温でルチル結晶構造へ結晶化するのは困難である。特許文献２に記載されたキャパシタでは、極めて安定な非晶質絶縁膜であるＡｌＯ膜上にＴｉＯ膜を形成しており、この状態で熱処理を施してもルチル結晶構造のＴｉＯ膜を得ることは困難である。
【００１８】
前述の特許文献１において、小さいＥＯＴを得るためには、ＡｌＯ膜やＺｒＯ膜の薄膜化と、ＺｒＯ膜の結晶化による高誘電率化が必要となる。しかし、本発明者らの実験によれば、特許文献１に記載されたキャパシタの誘電体を薄膜化すると、ＺｒＯ膜の結晶化が困難となりＥＯＴを小さくできない。また、薄膜化した状態でＺｒＯ膜を結晶化させるためにはより高温、長時間の熱処理が必要となり、耐熱性が不足してリーク電流が増大する問題が発生する。本発明者らは、このような問題を回避する方策を種々検討した結果、特許文献３〜５に記載されているように、誘電体膜と上部電極の間および下部電極と誘電体膜の間にＴｉＯ膜からなる保護膜を設けることが有効であることを見出している。
【００１９】
例えば、特許文献４や特許文献５に示される技術を用いると、特許文献１の方法では得られなかった比誘電率をＺｒＯ膜に付与することができ、かつ、熱安定性をも付与することができる。すなわち、本発明者らの調査では、下部電極の上に０．４ｎｍ以上のＴｉＯ膜を形成し、さらにＺｒＯ膜を膜厚が４ｎｍ以上になるように形成して、かつ、その中に不純物として含まれるＡｌＯが、例えばＡｌ／（Ａｌ＋Ｚｒ）で示されるＡｌ濃度で０〜１０％程度の場合には、比誘電率として３２〜３８を得ることができる。これは、特許文献４の中にも示されているように、下部電極上にＴｉＯ膜を形成した後にＺｒＯ膜の成膜を行うことで、ＺｒＯ膜の結晶性が向上し、かつ密度が高くなることにより誘電率の高い正方晶の割合が増加する結果である。特許文献１に関して行ったものと同様な試算を比誘電率が３８の酸化ジルコニウム膜について行うと、その物理膜厚がトンネル電流を抑えるために最低限必要な５ｎｍであった場合、ＥＯＴはおよそ０．５１ｎｍとなる。これは、充分に目標のＥＯＴ０．７５ｎｍを満足する。一方、リーク電流に関しても、平坦キャパシタや少数の立体キャパシタ等で構成される試験素子群（ＴＥＧ：Test element group）ベースによる評価では大幅な減少が確認されている。
【００２０】
上記のように、特許文献３、４、５では、下部電極と誘電体との間に酸化チタンからなる第２の保護膜を配置し、誘電体と上部電極の間に酸化チタンからなる第１の保護膜を配置している。特許文献３、４、５に開示されている第２の保護膜および第１の保護膜の効果について、以下にまとめる。
【００２１】
まず、第２の保護膜は、誘電体膜と下部電極の密着性を改善し、誘電体膜が剥がれて不良となるのを防止するとともに、酸化ジルコニウムである誘電体膜の結晶性を改善して、その誘電率を高くする効果がある。たとえば、特許文献１には窒化チタン上に直接酸化ジルコニウムを形成した場合に、酸化ジルコニウム膜の比誘電率が２０〜２５になることが開示されている。本発明者らの検討でも、概ね再現することが確認されている。これは、誘電体膜が、非晶質又は、誘電率の低い立方晶、あるいはこれらの混合状態であることを示唆している。一方、本発明者らの実験によれば、特許文献４や特許文献５に開示されているように、下部電極の上に酸化チタンからなる第２の保護膜を形成してから酸化ジルコニウムを主成分とする誘電体膜を形成した場合は、比誘電率で３２〜３８が容易に得られることが判っている。
【００２２】
これは、第２の保護膜に酸化ジルコニウムの結晶化とその結晶粒の成長を促進する効果があることを示唆している。
【００２３】
厚さ６．６ｎｍの酸化ジルコニウム膜について、第２の保護膜（下部電極上の酸化チタン膜）がある場合と、無い場合のＸ線回折（ＸＲＤ）のピーク強度を比較した結果を下記表１に示す。なお、これらの結果は特許文献４の表１に示されるアニール前後の結果を再表示（サンプル１の変化率を修正）したものである。サンプル１は、厚さ１０ｎｍのＴｉＮ膜からなる下部電極上に、約３ａｔ％のＡｌＯを含む酸化ジルコニウム膜、および厚さ１ｎｍのＴｉＯからなる第１の保護膜を順次形成した構成を有し、サンプル２は、サンプル１の構成において下部電極と酸化ジルコニウム膜の間に第２の保護膜として厚さ０．５ｎｍのＴｉＯ膜が形成されている構成を有するものである（特許文献４の図−１８参照）。特許文献４の図−１６に示すように、第２の保護膜のあるサンプル２の方が、成膜直後（as deposition）に回折ピーク強度が大きく、良好な結晶性を示している。また、特許文献４の図−１７に示すように、４５０℃、６時間（Ｎ２雰囲気）のアニール後においても、第２の保護膜があるサンプル２の方が大きなピークになっている。すなわち、下部電極上に第２の保護膜が無い場合に比べて、第２の保護膜がある方が、酸化ジルコニウム膜は良好な結晶性を示していることが判る。
【００２４】
【表１】
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【００２５】
また、ピーク強度のアニール前後での変化率は、サンプル１は２．３６、サンプル２は１．１５となっている。第２の保護膜のある方が変化率は小さくなることから、結晶性の変化が少ない、すなわち、成膜直後から上部電極形成までの熱負荷（後述）による体積収縮が小さいことが予測される。特許文献４では、これをもって第２の保護膜のある方が上部電極形成以降の熱負荷に対し比較的耐性がある理由の一つとして挙げている。
【００２６】
一方、第１の保護膜は、応力緩和層として、誘電体膜にクラックやピンホールを発生させにくくする効果や、もしクラックやピンホールが発生しても、ガラス工芸品などで使われる「内貫入」の技術のように、クラックやピンホールの表面が上部電極形成時に露出しにくくする効果を有する。その結果、上部電極がクラックやピンホールに侵入するのが抑制され、キャパシタの上部電極と下部電極の間でショート状態になるのを抑制することができる。また、第１の保護膜の存在により、誘電体膜が直接上部電極形成時の還元雰囲気や腐食性雰囲気に曝されなくなるので、誘電体膜中に酸素欠損が発生する問題や、誘電体膜自体がエッチングされる問題を回避できる効果がある。
【００２７】
例えば、窒化チタンの上部電極の形成は、プロセス温度３５０℃から４５０℃で既知のＡＬＤ法、またはＣＶＤ法によって実施される。通常、成膜を開始する前に、基板は成膜装置の反応室に搬送され、続いてプロセス温度まで昇温され、基板温度が安定するまで保持される。その後、反応室に原料ガスが所定のシーケンスで導入されて成膜が開始される。原料ガスとしては四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）が用いられるが、その際、副生成物として雰囲気中にＨＣｌ、Ｃｌ２、Ｈ２、Ｎ２、ＮＨ４Ｃｌなどが生成される。
【００２８】
ここで、第１の保護膜を設けずに上部電極を形成した場合について説明する。図１は、下部電極１００１上に、ＴｉＯからなる第２の保護膜１００２、Ａｌドープ層１００３ａを含有するＺｒＯ膜からなる誘電体１００３を順次形成し、その後第１の保護膜を設けずに、上記のように上部電極１００４を形成した場合を示している。上部電極（ＴｉＮ）１００４の形成前に要するプロセス温度安定化の保持時間中に、その熱負荷によって、誘電体膜１００３の結晶粒の成長が進み、それに伴って起こる誘電体膜１００３の体積収縮によって誘電体膜１００３にクラックやピンホール１００５が発生する。誘電体膜１００３にクラックやピンホールが存在する状態で、上部電極１００４を形成すると、クラックやピンホール１００５内に上部電極１００４の一部が埋設されてしまう。薄いＴｉＯからなる第２の保護膜１００２は誘電体膜としての機能は殆ど無く、その結果、キャパシタはほとんどショート状態となり、その機能を果たすことができなくなる。また、もし、クラックやピンホールが問題にならないレベルであったとしても、ＴｉＮの成膜雰囲気に曝された誘電体膜１００３は、酸素欠損１００６の発生やエッチングなどのダメージを受け、リーク電流が増加する。特許文献３〜５では第１の保護膜を設けることにより、上記の問題を回避している。
【００２９】
しかし、上記のように、ＥＯＴの低減およびリーク電流の低減に効果のある特許文献４や特許文献５のキャパシタを立体構造からなるギガビットオーダーの製品に適用すると、高温動作環境の評価試験においてセル単位のマイノリティー不良が観察される場合がある。このマイノリティー不良は誘電体膜中の欠陥が介在する微小リークに起因している。欠陥によるリーク電流が大きな場合は、ＴＥＧベースのＩ−Ｖ特性評価により容易に良否の判別が可能であるが、リーク電流が微小である場合は、平坦キャパシタのＴＥＧベースによる評価方法では判別が難しい。また、たとえ立体構造であっても数万個のセルをまとめてリーク電流を測る方法では、平均化されてしまい、やはり観察することが難しい。すなわち、微小リークを伴う欠陥は、平坦キャパシタやＴＥＧベースの評価方法では判別困難で、製品に適用／実装して、室温よりも高温の動作環境において、初めてセル単位のマイノリティー不良として観察される。
【００３０】
そして、本発明者らの検討により、特許文献４、特許文献５の方法を用いてさえも、充分にこのマイノリティー不良を抑制することができていない場合があることが判明した。特に、デバイス動作温度が９０℃を超えるような評価試験において記憶保持時間が短いセルとしてこの不良が発現する場合があった。評価試験によって不良と判定されたセルは、予備として冗長（リダンダンシー）に準備されている正常なセルに電子回路的に置換される。しかしながら、この予備のセルも有限であり、さらには他のモードによる不良セルの置換にも使用されるので、マイノリティー不良の発生は、最終的には全体の歩留を悪化させることになり、改善の余地がある。
【課題を解決するための手段】
【００３１】
上記課題に鑑みて、本発明の一実施形態に係る半導体装置は、
半導体基板上に配置される下部電極と、
少なくとも前記下部電極の表面を覆う第２の保護膜と、
前記第２の保護膜の表面を覆い、前記第２の保護膜に対向する上面から膜厚方向に進展した欠陥を有する誘電体膜と、
前記欠陥を埋設し、前記誘電体膜の主成分とは異なる絶縁体からなる欠陥埋設膜を少なくとも有する第３の保護膜と、
前記誘電体膜および前記第３の保護膜を覆う第１の保護膜と、
前記第１の保護膜を覆う上部電極と、
を備えるキャパシタを有することを特徴とする半導体装置
とする。
【発明の効果】
【００３２】
本発明の半導体装置によれば、第１の保護膜を形成する前の段階で誘電体膜に既にクラック等の欠陥が発生している場合であっても、欠陥を埋設する絶縁体からなる欠陥埋設膜を有する第３の保護膜を設けることで、リーク電流に起因するマイノリティー不良の発生を回避できる。
【図面の簡単な説明】
【００３３】
【図１】第１の保護膜を形成しない背景技術の問題点を説明するキャパシタの積層構造を示す概略断面図である。
【図２】実験例に用いたサンプルの積層構造を説明する図である。
【図３】図２のサンプルでＺｒＯｘ膜の膜厚を２ｎｍとした試料１の成膜直後のａｓ  ｄｅｐｏ．膜と図中に示した温度でアニールしたアニール膜のＸＲＤ法によるＸ線回折波形の分析結果を示す。
【図４】図２のサンプルでＺｒＯｘ膜の膜厚を４ｎｍとした試料２の成膜直後のａｓ  ｄｅｐｏ．膜と図中に示した温度でアニールしたアニール膜のＸＲＤ法によるＸ線回折波形の分析結果を示す。
【図５】図２のサンプルでＺｒＯｘ膜の膜厚を５ｎｍとした試料３の成膜直後のａｓ  ｄｅｐｏ．膜と図中に示した温度でアニールしたアニール膜のＸＲＤ法によるＸ線回折波形の分析結果を示す。
【図６】酸化チタン膜上に膜厚６ｎｍの酸化ジルコニウム膜をＡＬＤ法で形成したサンプル表面のＳＥＭ像を示す。
【図７】第１の保護膜を形成した背景技術の問題点を説明するキャパシタの積層構造を示す概略断面図である。
【図８】本発明の第１実施形態例によるキャパシタの積層構造を示す概略断面図である。
【図９】本発明の一実施形態例によるＤＲＡＭメモリセルのレイアウトの一例を示した平面図である。
【図１０】図９の平面図におけるＡ−Ａ’線に対応する断面図である。
【図１１−１】図１０に対応する半導体装置の工程断面図である。
【図１１−２】図１０に対応する半導体装置の工程断面図である。
【図１２】誘電体膜６０３と第３の保護膜６０４の成膜を連続的に行う場合のＡＬＤフローチャートである。
【図１３】従来技術のキャパシタと本発明の一実施形態例のＴＡＺＴ構造のキャパシタについて、リーク電流密度Ｊ（Ａ／セル）と等価酸化膜厚ＥＯＴ（ｎｍ）の関係を比較評価した結果を示す図である。
【図１４】従来技術と本発明の一実施形態例のＤＲＡＭについて、データ保持時間の累積度数分布を比較した結果を示す図である。
【図１５】本発明の第２実施形態例によるキャパシタの積層構造を示す概略断面図である。
【図１６】本発明の第３実施形態例によるキャパシタの積層構造を示す概略断面図である。
【図１７】本発明の第４実施形態例によるキャパシタの積層構造を示す概略断面図である。
【図１８】本発明の第５実施形態例によるキャパシタの積層構造を示す概略断面図である。
【発明を実施するための形態】
【００３４】
以下、第１実施形態を説明する前に、本発明者らが実施した実験例について図２〜図５を用いて説明する。
【００３５】
（実験例）
本発明者らは、上記のマイノリティー不良を対策するに際し、種々の実験検討を行った結果、誘電体膜となる酸化ジルコニウム膜が成膜直後（as deposition、以下「ａｓ  ｄｅｐｏ．」という）の段階において既に結晶化していることを知見した。まず、本発明者らは、酸化ジルコニウム膜について、結晶性の膜厚依存性を調査した。
【００３６】
図２は、本実験例に供したサンプルの積層構造を説明する図であり、Ｓｉ基板２０００上に下部電極として膜厚１０ｎｍのＴｉＮ膜２００１を、その上に膜厚０．５ｎｍの酸化チタン膜からなる第２の保護膜２００２を、さらに第２の保護膜２００２の上に、酸化ジルコニウム膜２００３を形成したもので、酸化ジルコニウム膜２００３の膜厚を２ｎｍ（試料１）、４ｎｍ（試料２）、５ｎｍ（試料３）とする。又、図３〜５に、それぞれの試料について、成膜直後のａｓ  ｄｅｐｏ．膜と図中に示した温度でアニールしたアニール膜のＸＲＤ（Ｘ線回折：X-ray diffractometry）法によるＸ線回折波形の分析結果を示す。試料１のサンプルについては通常のＸＲＤ法では信号強度が小さかったので、より感度の高いｉｎ  ｐｌａｎｅ−ＸＲＤ法で観察した結果を示している。なお、酸化ジルコニウム膜は、シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムをプリカーサとしたＡＬＤ法を用いて成膜している。
【００３７】
図３〜５の結果から、試料１（２ｎｍ）と試料２（４ｎｍ）の酸化ジルコニウム膜は、ａｓ  ｄｅｐｏ．では非晶質または微結晶の状態であり、アニールして初めてＸＲＤの回折ピークが出現するのに対し、試料３（５ｎｍ）の酸化ジルコニウム膜は、成膜温度が２５０℃と低温であるにも関わらずａｓ  ｄｅｐｏ．で、既に回折ピークが認められる。つまり、酸化ジルコニウム膜の成長過程において、膜厚が４ｎｍから５ｎｍに増加する間に、急速に結晶化とその結晶粒の成長が進むことが判る。なお、膜厚４ｎｍのａｓ  ｄｅｐｏ．のサンプルについてはｉｎ  ｐｌａｎｅ−ＸＲＤ法でも測定しているが、酸化ジルコニウム膜の結晶ピークは観察されないことを確認している。
【００３８】
４ｎｍ以下では非晶質、又は微結晶の酸化ジルコニウム膜が、５ｎｍの膜厚まで成長する間に、結晶化が進み、結晶粒が成長する際、体積の収縮を伴うので、上部電極形成時の熱負荷（３５０℃〜４５０℃）によって起こるほどでは無いにしても、第１の保護膜を形成する前に、既にその表面側にはクラックや、ピンホール等の欠陥が発生していると推察される。
【００３９】
そこで、次に、走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）を用いて、誘電体膜成膜後の表面観察を試みた。
【００４０】
図６は、Ｓｉ基板上に形成した膜厚１０ｎｍのＴｉＮ膜上に、オゾン（Ｏ３）雰囲気での熱処理によってＴｉＮ表面を酸化し、さらに第２の保護膜となる酸化チタン膜を既知のＡＬＤ法で形成した後、その酸化チタン膜の上に膜厚６ｎｍの酸化ジルコニウム膜をＡＬＤ法で形成したサンプルの表面を１０万倍の倍率を有するＳＥＭで観察したものである。
【００４１】
図６の結果から、酸化ジルコニウム膜の表面に成膜直後に、既にクラックが発生しているのが確認された。
【００４２】
このようなクラックが発生した状態で、特許文献３〜５に示すように、第１の保護膜の酸化チタン膜を形成すると、酸化チタン膜が酸化ジルコニウム膜の表面に形成されているクラックを埋設しているものと推察される。図７は、図６の結果を踏まえて、特許文献３〜５に示すように、第１の保護膜を形成した状態を示している。酸化ジルコニウム膜からなる誘電体膜５０３の誘電率を高めようとして、下部電極５０１上に酸化チタン膜からなる第２の保護膜５０２を形成し、その上に酸化ジルコニウム膜５０３を成膜すると、酸化ジルコニウム膜５０３が４ｎｍから５ｎｍに成長する間に急速に結晶化とその結晶粒の成長が進み、成膜直後には酸化ジルコニウム膜に既にクラック５０６やピンホール等の欠陥が存在している。その状態で、第１の保護膜５０４となる酸化チタン膜を形成しているので、クラック５０６内には第１の保護膜５０４の一部が入り込むと考えられる。なお、第１の保護膜５０４を形成しているため、その後のＴｉＮ膜からなる上部電極５０５を形成しても、図１に示した酸素欠損１００６の発生やエッチングなどのダメージは無い。
【００４３】
酸化チタン膜は、高誘電率の誘電体膜として知られている一方、酸化物半導体としても用いることも公知である。特許文献４に記載されるように１ｎｍ以上の酸化チタンは導体的に振る舞い、酸化チタン膜の膜厚が薄い場合にも半導体的に振舞うので、導体の窒化チタンがクラック内に入り込んで起こるショート状態ほどではないにしても、室温より高温のデバイス動作温度において、誘電体膜のクラック５０６に埋設された第１の保護膜５０４としての酸化チタン膜は微小なリークパスになり、結果としてセル単位でのマイノリティー不良になると本発明者らは考えた。すなわち、第２の保護膜５０２となる酸化チタン膜の存在によって酸化ジルコニウム膜５０３の結晶化が促進される結果、クラックの発生も助長されていると考えられる。
【００４４】
そこで、本発明の半導体装置は、半導体基板上に配置される下部電極と、少なくとも前記下部電極の表面を覆う第２の保護膜と、前記第２の保護膜の表面を覆い、前記第２の保護膜に対向する上面から膜厚方向に進展した欠陥を有する誘電体膜と、前記欠陥を埋設し、前記誘電体膜の主成分とは異なる絶縁体からなる欠陥埋設膜を少なくとも有する第３の保護膜と、前記誘電体膜および前記第３の保護膜を覆う第１の保護膜と、前記第１の保護膜を覆う上部電極と、を備えるキャパシタを有する半導体装置の構成とする。
【００４５】
一般的には、「誘電体」は膜厚方向の誘電率で議論されるもの、「絶縁体」は材料としての絶縁性が議論されるものであり、両者が同じ材料を指す場合もある。また、上記の酸化チタンのように、高誘電率を有する一方、導体或いは半導体的特性を示す材料もある。本発明において、第３の保護膜に含まれる欠陥埋設膜を構成する絶縁体には高い誘電率は特に要求されないが、高い絶縁性が要求される。一方、誘電体膜を構成する誘電体には、比較的高い誘電率が要求され、好ましくは比誘電率として２５以上、より好ましくは３０以上の誘電体である。又、誘電体膜は、後述するＤＲＡＭのように複数の下部電極を連続して覆う場合には、下部電極間で短絡しない所定の絶縁性を有することが好ましい。通常は、欠陥埋設膜を構成する絶縁体には誘電体膜の主成分（例えば、酸化ジルコニウム）とは異なる材料が用いられる。欠陥埋設膜を構成する絶縁体は、好ましくは誘電体膜の主成分よりも結晶化温度の高い材料であり、より好ましくはその後の第１の保護膜、上部電極を形成しても結晶化せずに非晶質となる材料である。第３の保護膜は、膜厚方向に進展する欠陥を埋める欠陥埋設膜自体は、誘電体膜の誘電率への影響は殆ど無いが、欠陥埋設膜を形成する際に誘電体膜表面に堆積する膜（以下、平面保護膜という）は、膜厚方向の誘電率に影響するために注意を要する。
【００４６】
また、誘電体膜には、前記第２の保護膜に対向する上面から膜厚方向に進展した欠陥を有する。この欠陥は、成膜後の誘電体膜表面に現れるクラックやピンホールなどであり、上面から膜厚方向（第２の保護膜方向）に向かって延びている。これは、成膜時或いは成膜後に、誘電体膜の結晶化に伴う体積収縮が、第２の保護膜によって固定される下面側より解放された上面側の方が大きくなることによる。特に、本発明では、誘電体膜の結晶性が上面から下面にかけて良好な連続性を有しており、結晶粒界において多発するこれらの欠陥も上面から下面ないしは下面近傍まで進展し、延在する。
【００４７】
本発明における上記の第１の保護膜及び第２の保護膜としては、特許文献４に記載の第１の保護膜及び第２の保護膜と同等の材料が使用できるが、酸化チタン膜であることが好ましい。
【００４８】
以下、本発明の実施形態例について、具体例を挙げて説明する。
【００４９】
第１実施形態例
（半導体装置）
本実施形態例では、ＤＲＡＭ（Dynamic Random Access Memory）を構成する半導体装置を一例として説明する。しかし、ＤＲＡＭに限らず、キャパシタを搭載する半導体装置全般に適用することが可能である。以下、図８、図９、図１０を用いて、本実施形態例の半導体装置について説明する。図８は、図１０に示したＤＲＡＭメモリセル断面図に記載されたキャパシタＣ１、Ｃ２の内、下部電極と上部電極の間に位置する膜の構成を一部抜き出し、拡大した断面図である。図９は、ＤＲＡＭメモリセルのレイアウトの一例を示した平面図である。また、図１０は、図９の平面図におけるＡ−Ａ’線に対応する断面図である。
【００５０】
最初に、図９及び図１０を用いて、本実施形態例のキャパシタを有する半導体装置について説明する。
まず、図９の平面図を用いて、ＤＲＡＭメモリセルのレイアウトについて説明する。なお、ＤＲＡＭの場合、通常、メモリセルを駆動するための周辺回路領域を有するが、図９では記載を省略している。例えば、ｐ型の単結晶シリコンからなる半導体基板表面に、Ｘ’方向（第１方向）に延在する複数の第１素子分離領域７３０（７３０ａ、７３０ｂ、７３０ｃ）と、Ｙ方向（第２方向）に延在する複数の第２素子分離領域７０１（７０１ａ、７０１ｂ）が配置される。これにより、第１素子分離領域７３０ａおよび７３０ｂと第２素子分離領域７０１ａおよび７０１ｂとで周囲を囲まれる第１活性領域７０２ａが配置される。また、第１素子分離領域７３０ｂおよび７３０ｃと第２素子分離領域７０１ａおよび７０１ｂと、で周囲を囲まれる第２活性領域７０２ｂが配置される。第２活性領域７０２ｂは第１素子分離領域７３０ｂを介して第１活性領域７０２ａに隣接する構成となる。Ｘ’方向に延在する第１および第２活性領域７０２ａおよび７０２ｂを各々３分割するようにＹ方向に延在する２本のトレンチが配置され、各々のトレンチ内を埋設する第１ゲート電極７０５ａ、第２ゲート電極７０５ｂが配置される。各々のゲート電極は、Ｙ方向に整列して配置される複数の活性領域に跨って配置され、ＤＲＡＭのワード線を構成する。
第１活性領域７０２ａおよび第２活性領域７０２ｂは同じ構成を有するので、以下、第１活性領域７０２ａに注目して説明する。２本のゲート電極７０５ａ、７０５ｂを配置することにより、第１活性領域７０２ａは第１容量拡散層７０８ａ、ビット線拡散層７０７ａ、第２容量拡散層７０８ｂに分割される。第１容量拡散層７０８ａと、第１ゲート電極７０５ａと、ビット線拡散層７０７ａとで第１トランジスタＴｒ１が構成される。また、第２容量拡散層７０８ｂと、第２ゲート電極７０５ｂと、ビット線拡散層７０７ａとで第２トランジスタＴｒ２が構成される。第１容量拡散層７０８ａ上には第１キャパシタＣ１が配置され、第２容量拡散層７０８ｂ上には第２キャパシタＣ２が配置される。また、第１トランジスタＴｒ１および第２トランジスタＴｒ２で共有されるビット線拡散層７０７ａ上にはＸ方向（第３方向）に延在するビット線７０９が配置される。第２活性領域７０２ｂについても同じ構成となり、第３容量拡散層７０８ｃ上に第３キャパシタＣ３、第３容量拡散層７０８ｄ上に第４キャパシタＣ４、ビット線拡散層７０７ｂ上にビット線６０９を有している。
【００５１】
次に、図１０の断面図を参照する。本実施形態例のＤＲＡＭは、埋め込みゲート電極型のセルトランジスタＴｒ１、Ｔｒ２を有している。すなわち、ワード線となるゲート電極７０５ａ、７０５ｂは半導体基板７００内に埋設されている。この構成では、半導体基板７００の上面にビット線７０９が配置され、ビット線７０９よりも上方に容量コンタクトプラグ７１４ａ、７１４ｂを介してキャパシタＣ１およびＣ２が配置される。第１トランジスタＴｒ１は、半導体基板７００内に配置されるゲートトレンチ７０３の内面を覆うゲート絶縁膜７０４ａと、ゲート絶縁膜７０４ａを介してゲートトレンチ７０３の下部を埋設するゲート電極７０５ａと、第１容量拡散層７０８ａと、ビット線拡散層７０７ａとで構成される。第２トランジスタＴｒ２も同様の構成となる。半導体基板７００上に配置される第１層間絶縁膜７１０を貫通して、ビット線拡散層７０７ａ上に接続されるビット線７０９が配置される。ビット線７０９を覆うように配置された第２層間絶縁膜７１３を貫通する第１容量コンタクトプラグ７１４ａ、第２容量コンタクトプラグ７１４ｂが設けられ、各々の容量コンタクトプラグの上面に接続する王冠型の第１下部電極６０１ａ、第２下部電極６０１ｂが配置される。第１下部電極６０１ａ、第２下部電極６０１ｂの表面に連続膜で構成される酸化チタンからなる第２の保護膜６０２ａ、６０２ｂが配置される。なお、第２層間絶縁膜７１３の上面にも下部電極６０１の表面に形成された第２の保護膜６０２が、互いに分断された島状の第２の保護膜６０２ｃとして形成される。第２の保護膜６０２を覆うように、誘電体膜６０３、第３の保護膜６０４、第１の保護膜６０５、上部電極６０６、溝埋設上部電極６０７、プレート電極６０８が順次積層配置される。なお、図１０では王冠型のキャパシタ構造を例示したが、これに限るものではなく、円柱状のキャパシタであっても良い。さらに、微細化によって、キャパシタが倒壊する問題を回避するために、隣接キャパシタ間にサポート構造を有するものであっても良い。
【００５２】
次にキャパシタの構成について、図８を用いて説明する。本実施形態例のキャパシタは、主に、下部電極６０１と、少なくとも下部電極６０１に接して上面６０１Ｓを覆う第２の保護膜６０２と、第２の保護膜６０２に接して上面６０２Ｓを覆い膜厚方向に延在するクラック（欠陥）６１０を有する誘電体膜６０３と、前記欠陥を埋設し絶縁膜からなる欠陥埋設膜６０４Ｂを少なくとも有する第３の保護膜６０４と、前記誘電体膜６０３および前記第３の保護膜６０４を覆う第１の保護膜６０５と、前記第１の保護膜６０５に接して表面６０５Ｓを覆う上部電極６０６とを備える構成となっている。
【００５３】
図８の構成では、第３の保護膜６０４は、欠陥埋設膜６０４Ｂの上面に接すると共に誘電体膜６０３に接して上面６０３Ｓ（第２の保護膜６０２に対向する面）を覆う平面保護膜６０４Ａをさらに有する構成となっている。この場合、第１の保護膜６０５は、平面保護膜６０４Ａを介して誘電体膜６０３を覆う構成となる。なお、平面保護膜６０４Ａは連続した膜であることは必須ではなく、部分的に誘電体膜６０４の上面６０４Ｓが露出していても良く、従って、第１の保護膜６０５が誘電体膜６０４と一部で接していても良い。
【００５４】
別な観点で言えば、本実施形態例の半導体装置は、半導体基板７００上に配置される下部電極６０１と、少なくとも下部電極６０１に接して上面６０１Ｓを覆う第２の保護膜６０２と、第２の保護膜６０２に接して上面６０２Ｓを覆い膜厚方向に延在するクラック（欠陥）６１０を有する誘電体膜６０３と、誘電体膜６０３の主成分とは異なる絶縁体からなる第３の保護膜６０４と、第３の保護膜６０４に接して上面６０４Ｓを覆う第１の保護膜６０５と、第１の保護膜６０５に接して上面６０５Ｓを覆う上部電極６０６とを備え、第３の保護膜６０４は誘電体膜６０３の上面６０３Ｓに位置する平面保護膜６０４Ａと、平面保護膜６０４Ａの一面（下部電極側の面）に接しクラック６１０を埋設するように平面保護膜６０４Ａから突き出す欠陥埋設膜６０４Ｂとを含む構成となる。
【００５５】
さらに詳細な構成を説明する。下部電極６０１は、窒化チタン（ＴｉＮ）膜で構成される。下部電極６０１に接して上面６０１Ｓを覆うように配置される第２の保護膜６０２は、酸化チタン膜で構成される。第２の保護膜６０２の膜厚は０．４〜２．０ｎｍの範囲が好ましく、０．５〜１．０ｎｍの範囲がより好ましい。図１０に示したように、第２の保護膜６０２は下部電極６０１の上面６０１Ｓに接する部分では連続膜を構成するが、隣接するキャパシタの間に位置する第２層間絶縁膜７１３上では島状に分断された構成となる。
【００５６】
第２の保護膜６０２に接して上面６０２Ｓを覆うように配置される誘電体膜６０３は、誘電体膜６０３中に少なくとも１層の不純物ドープ層６０３Ｂを有する酸化ジルコニウム膜６０３Ａで構成される。不純物ドープ層の１層における不純物原子の面密度は１．４Ｅ+１４（ａｔｏｍｓ／ｃｍ２）未満が好ましく、１．０Ｅ＋１４（ａｔｏｍｓ／ｃｍ２）以下がより好ましい。不純物原子としてはアルミニウム（Ａｌ）やシリコン（Ｓｉ）などが挙げられるが、Ａｌであることが好ましい。また、酸化ジルコニウム（ＺｒＯ）膜で構成される誘電体膜６０３中に含まれる不純物原子の濃度は、ジルコニウム原子数Ｚと不純物原子数ＭとのＭ／（Ｚ＋Ｍ）で表されるＭが０．２から２％となるように構成される。なお、この不純物原子の濃度には第３の保護膜を構成するＡｌやＳｉなどの金属原子は含まない。一方、誘電体膜と第３の保護膜を合わせた時のジルコニウム原子濃度は、ジルコニウムを除く金属原子の数をＭ’とした場合、Ｚ／（Ｚ＋Ｍ’）で表される原子数比で８０％以上であることが好ましく、９０％以上であることがより好ましい。上記の０．２から２％は、不純物ドープ層６０３Ｂが連続膜とならず、酸化ジルコニウム膜面内に酸化アルミニウム（ＡｌＯ）分子などの不純物分子が点在している状態を意味している。以下、不純物原子としてＡｌを導入した場合について説明し、不純物ドープ層６０３ＢをＡｌドープ層６０３Ｂとする。したがって、Ａｌドープ層６０３Ｂを挟んで上下に位置する酸化ジルコニウム膜６０３ＡはＡｌＯ分子が点在していない部分で接触しており、酸化ジルコニウム膜６０３Ａの結晶成長は誘電体膜６０３の全体に渡って空間的な連続性を維持しながら同時に進行する。すなわち、Ａｌドープ層６０３Ｂは酸化ジルコニウム膜６０３Ａの結晶成長を阻害しない。
【００５７】
一方、前述の特許文献４の図−１０に記載されたＴＺＡＺＴ構造のキャパシタにおける酸化アルミニウム膜は酸化ジルコニウム膜の結晶成長を阻害する。ＴＺＡＺＴは、酸化チタン膜（Ｔ）／酸化ジルコニウム膜（Ｚ）／酸化アルミニウム膜（Ａ）／酸化ジルコニウム膜（Ｚ）／酸化チタン膜（Ｔ）からなる構成を意味している。特許文献４で用いられている酸化アルミニウム膜は、ＡｌＯ分子が離間した状態で存在する本実施形態例のＡｌドープ層ではなく、ＡｌＯ分子が連続膜として存在する酸化アルミニウム膜である。したがって、特許文献４に記載されたＴＺＡＺＴ構造のキャパシタでは、酸化アルミニウム膜を挟んで上下に位置する酸化ジルコニウム膜は酸化アルミニウム膜で完全に分断されており、結晶成長の連続性は保持できない。すなわち、特許文献４で用いられている酸化アルミニウム膜は、酸化ジルコニウム膜の結晶成長を阻害する要因となっている。したがって、ＴＺＡＺＴ構造では高い誘電率を得ることに難点がある。
【００５８】
図８の説明に戻って、誘電体膜６０３の膜厚Ｔ１は、後述する第３の保護膜６０４の平面保護膜６０４Ａの膜厚Ｔ２を含めた合計膜厚Ｔｄを５ｎｍ以上７ｎｍ以下とすることが好ましく、さらには５．３ｎｍ以上、６ｎｍ以下とすることが好ましい。本実施形態例では、誘電体膜６０３の膜厚Ｔ１を５．０ｎｍとした。
【００５９】
第２の保護膜６０２上に、厚さ５．０ｎｍの誘電体６０３を配置しているので、前述のように、誘電体の成膜中にクラック６１０が生じている。
【００６０】
誘電体膜６０３に接して上面６０３Ｓを覆うように配置される第３の保護膜６０４は、酸化アルミニウム膜や酸化シリコン膜、窒化シリコン膜などの絶縁膜で構成される。第３の保護膜６０４は誘電体膜６０３の上面６０３Ｓ上において０．１ｎｍ以上の成膜膜厚となるように設ける。これはＡＬＤ法では、通常、２サイクル以上に相当する。また、好ましくは０．２ｎｍ以上、より好ましくは０．３ｎｍ以上の成膜膜厚とする。ここでは約０．３ｎｍとした。０．１ｎｍより薄い膜厚では誘電体膜６０３に生じているクラック６１０を埋設する効果が十分に発揮されない。一方、平面保護膜６０４Ａは膜厚方向の誘電率に影響するため、厚くなるとキャパシタの容量を許容値に保持することが困難となる。従って、許容範囲の容量を満たす膜厚となるようにすることが好ましい。第３の保護膜として酸化アルミニウムを形成する場合、平面保護膜６０４Ａの膜厚として１．０ｎｍ以下、好ましくは０．６ｎｍ以下、より好ましくは０．５ｎｍ以下とする。なお、成膜膜厚と平面保護膜６０４Ａの膜厚とは必ずしも一致したものではなく、一旦、欠陥修復に十分な膜厚まで成膜した後、平面保護膜６０４Ａに許容される膜厚まで減じることができる。また、欠陥埋設膜６０４Ｂは欠陥（クラック等）を完全に埋設することは必須ではなく、第１の保護膜の欠陥への侵入によるリークパスの形成を阻止できる場合には、欠陥埋設膜６０４Ｂは欠陥を完全に埋設していない状態であっても良い。例えば、第１の保護膜形成用のＴｉプリカーサが侵入できない程度の隙間を残していても良い。
【００６１】
図８に示すように、第３の保護膜６０４は、誘電体膜６０３の上面６０３Ｓに接して位置する平面保護膜６０４Ａと、平面保護膜６０４Ａに接し、クラック６１０を埋設するように平面保護膜６０４Ａの裏面から突き出す欠陥埋設膜６０４Ｂとで構成される。また、本実施形態例の第３の保護膜６０４は、欠陥埋設膜６０４Ｂと平面保護膜６０４Ａは同一工程で形成され同一材料からなる絶縁膜で構成される。しかし、これに限るものではなく、後述するように、各々別の工程で形成された同一材料からなる絶縁膜で構成しても良い。さらに、各々別の工程で形成された異なる材料からなる絶縁膜で構成しても良い。
【００６２】
第３の保護膜６０４に接して上面６０４Ｓを覆うように配置される第１の保護膜６０５は、酸化チタン膜で構成される。第１の保護膜６０５の膜厚は０．４〜３．０ｎｍの範囲が好ましく、０．５〜１．０ｎｍの範囲がより好ましい。ここでは０．６ｎｍとした。
【００６３】
第１の保護膜６０５に接して上面６０５Ｓを覆うように配置される上部電極６０６は、窒化チタン膜で構成される。上部電極６０６の膜厚は４ｎｍ〜１０ｎｍが好ましい。ここでは７ｎｍとした。
【００６４】
上記のように、本実施形態例のキャパシタは、下部電極６０１、第２の保護膜６０２、誘電体膜６０３、第３の保護膜６０４、第１の保護膜６０５、上部電極６０６が、順次積層されて構成される。一方、単純に本実施形態例のキャパシタ構造を上下反転させた構造では、基本的に第３の保護膜６０４を構成する酸化アルミニウム膜などの絶縁体には誘電体膜６０３を構成する酸化ジルコニウム膜の結晶化や結晶粒の成長を促進する作用がない。したがって、誘電率の高い誘電体膜６０３を構成することが困難である。仮に、高温アニールによって酸化アルミニウム膜上の誘電体膜６０３を強制的に結晶化させても、その高温のアニールで発生したクラック部分に第２の保護膜６０２を構成する酸化チタン膜が侵入するので、リーク電流低減の効果は平面保護膜６０４Ａの膜厚を増大しない限りは示さない。しかし、平面保護膜６０４Ａの膜厚を増大すれば許容範囲の容量は得られない。
【００６５】
また、誘電体膜６０３上に、第３の保護膜６０４と第１の保護膜６０５を配置せずに上部電極６０６を配置した場合は、図１に示すように、ショート状態に陥りやすいことは容易に想像でき、実際に発明者はショートに近い不良が発生することを実験で確認している。さらに、誘電体膜６０３と上部電極６０６の間に第３の保護膜６０４を設けるのみの構造でも良好な特性を保持することは困難である。第１の保護膜６０５を設けない場合は上部電極６０６形成時の雰囲気（Ｃｌ２やＨＣｌ、Ｈ２、ＮＨ３等のガスを含む）で、極薄かつ非晶質の第３の保護膜６０４は比較的容易にエッチングされ、誘電体膜６０３が上部電極６０６形成時の雰囲気に暴露されてしまう。その結果、誘電体膜６０３中に図１に示すような酸素欠損１００６の発生やエッチングによるダメージが発生し、リーク電流の増大を回避することが困難なキャパシタになってしまう。
【００６６】
（半導体装置の製造方法）
本実施形態例のキャパシタを有する半導体装置の製造方法は、第１の保護膜である酸化チタン膜を誘電体膜上に形成する前に、第３の保護膜として良質な絶縁体（酸化アルミニウムや酸化シリコン）を成膜することで、クラックやピンホールを埋設し（ＡＬＤ法による気相含浸（vapor-phase infiltration））、それらの欠陥を修復（repair）した後、第１の保護膜（酸化チタン）を形成する方法を用いることに特徴がある。
【００６７】
以下、図１１を参照して本実施形態例のキャパシタを有する半導体装置の製造方法について述べる。図１１（Ａ）〜図１１（Ｇ）（図１１−１，１１−２）は、それぞれ、図１０に対応する工程断面図である。
【００６８】
まず、図１１（Ａ）に示すように、半導体基板７００内に第１および第２素子分離領域７３０、７０１によって囲まれる活性領域７０２ａを形成する。次に、全面に、イオン注入法によりｎ型不純物を導入し、活性領域７０２の表面に不純物拡散層７０８を形成する。次に、図１１（Ｂ）に示すように、半導体基板７００上にマスク膜７１０Ａを形成し、活性領域７０２に交差してＹ方向に延在するトレンチ７０３を形成する。さらに、その内面にゲート絶縁膜７０４を形成する。トレンチ７０３を形成することにより、活性領域７０２ａの表面に形成された不純物拡散層７０８は、第１容量拡散層７０８ａ、ビット線拡散層７０７および第２容量拡散層７０８ｂに分割される。次に、図１１（Ｃ）に示すように、ゲート絶縁膜７０４を覆い、トレンチ７０３の下部を埋設するゲート電極７０５を形成する。ゲート電極７０５はタングステンなどの金属膜を成膜した後、不純物拡散層７０８の底部以下までエッチバックして形成する。次に、図１１（Ｄ）に示すように、ゲート電極７０５の上面を覆うと共に、トレンチ７０３の上部を埋設するキャップ絶縁膜７０６を形成する。次に、図１１（Ｅ）に示すように、半導体基板７００上の残存するマスク膜７１０Ａに、ビット線拡散層７０７の上面を開口するビット線コンタクトホール７１０Ｈを形成する。ビット線コンタクトホール７１０Ｈに露出するビット線拡散層７０７にさらにイオン注入して第１容量拡散層７０８ａ及び第２容量拡散層７０８ｂより接合の深いビット線拡散層７０７ａを形成する。残存するマスク膜７１０Ａは、第１層間絶縁膜７１０となる。次に、図１１（Ｆ）に示すように、ビット線コンタクトホール７１０Ｈを含む全面に金属膜および絶縁膜を形成する。その後、金属膜をパターニングし、Ｘ方向に延在するビット線７０９およびカバー絶縁膜７１１を形成する。次に、ビット線の側面をサイドウォール絶縁膜７１２で覆う。次に、図１１（Ｇ）に示すように、半導体基板７００上に第２層間絶縁膜７１３を形成した後、活性領域７０２ａ内に形成されている第１および第２容量拡散層７０８ａおよび７０８ｂに接続する導電性の容量コンタクトプラグ７１４（第１および第２容量コンタクトプラグ７１４ａおよび７１４ｂ）を形成する。その後、容量コンタクトプラグ７１４の上面にそれぞれ電気的に接続されるようにして、キャパシタＣ１，Ｃ２などを形成する。
【００６９】
（キャパシタの製造方法）
下部電極６０１（ＴｉＮ）は既知のＣＶＤ法またはＡＬＤ法によって形成される。たとえば、ＴｉＣｌ４とＮＨ３を反応ガスとして例えば温度３５０℃から６００℃の範囲で形成可能である。下部電極６０１は、型枠となる犠牲層間膜を形成した後、シリンダーホールを形成し、シリンダーホール内にＴｉＮ膜を成膜し、犠牲層間膜上のＴｉＮ膜を除去することで個々の下部電極６０１に分離する。その後、犠牲層間膜を除去する。なお、第２層間絶縁膜６１３の上面は犠牲層間膜除去に際してストッパー膜となる材料で構成される。
【００７０】
続いて、下部電極６０１上に第２の保護膜６０２として酸化チタン（ＴｉＯ２）を形成する。膜厚は０．４ｎｍから２．０ｎｍの範囲が好ましく、さらに好ましくは、０．５ｎｍから１．０ｎｍとする。形成方法としては、下部電極６０１をオゾン（Ｏ３）などの酸化性の雰囲気で熱処理する方法や、既知のＡＬＤ法などを用いることができる。
【００７１】
ところで、第２の保護膜６０２を形成する際、ＡＬＤ法を用いる場合は、隣接する下部電極の間、すなわち第２層間絶縁膜７１３上にもＴｉＯ２が形成される。ＴｉＯ２は半導体的に振舞い、ＴｉＯ２が厚いと隣接する下部電極間でリークするので、下部電極６０１の表面を熱酸化してある程度の厚みの酸化チタン膜を形成してから、ＡＬＤ法で０．２０ｎｍ以下の厚みの酸化チタン膜を形成することが好ましい。この結果、下部電極６０１上では、熱酸化による酸化チタン膜を下地としてＡＬＤ酸化チタン膜が連続して形成されるが、第２層間絶縁膜７１３上では、熱酸化による酸化チタン膜が存在しないため、島状に分断された構成（６０２ｃ）となる。
【００７２】
なお、第２の保護膜６０２を下部電極６０１の熱酸化のみで形成した場合は、言うまでもなく下部電極上にしかＴｉＯ２は生成されないので、隣接するセル間でのリーク電流の問題は無い。しかし、熱酸化によってＴｉＯ２を形成する場合はＴｉＮの結晶粒界にそって酸素が拡散するのに起因して下部電極の電気抵抗が上昇しすぎて電極として弊害の発生する場合がある。
【００７３】
また、熱酸化のみによってＴｉＯ２を形成する場合は、第２層間絶縁膜７１３上にＴｉＯ２が存在しないので、第２層間絶縁膜７１３上における誘電体膜６０３の密着性に問題が生じ、誘電体膜６０３が剥がれる場合もある。
【００７４】
さらに、酸化ジルコニウムからなる誘電体膜６０３の結晶化とその結晶粒の成長を促進するには、第２の保護膜６０２の膜厚が０．４ｎｍ以上であることが好ましい。従って、第２の保護膜６０２（ＴｉＯ２）は、下部電極６０１（ＴｉＮ）の熱酸化による形成と、ＡＬＤ法による形成との併用によって形成するのが、より好ましい。下部電極（ＴｉＮ）６０１の熱酸化によるＴｉＯ２形成は、同一の反応室内で、ＡＬＤによるＴｉＯ２形成に先立って、実施することが可能であり、その場合は工程を簡略化できる。
【００７５】
本実施形態例では、第２の保護膜６０２を形成する為に、下部電極６０１を２５０℃のＯ３を含む雰囲気に３０分暴露して、下部電極６０１の表面を酸化し、０．４ｎｍのＴｉＯ２を形成した後、そのまま、同一の反応室内で既知のＡＬＤ法を用い、０．１ｎｍに相当するＴｉＯ２膜を追加形成した（併せて０．５ｎｍ）。
【００７６】
ＡＬＤ法による成膜では、Ｔｉプリカーサとして、メチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウムを用いた場合は、ＡＬＤ成膜の１サイクル当たりの成膜レートは約０．１ｎｍ／サイクルなので、１〜２サイクルが好ましい。本実施形態例では、１サイクルとした。
【００７７】
Ｔｉプリカーサとしては上記に限られるものではなく、他のＴｉプリカーサを用いても良い。その場合はＡＬＤの成膜レートに合わせて目的の膜厚になるようにＡＬＤサイクル数を調整する。
【００７８】
その結果、下部電極６０１ａ、６０１ｂ上にはそれぞれ０．５ｎｍ程度の酸化チタンからなる第２の保護膜６０２ａ、６０２ｂと、隣接する下部電極６０１ａ、６０１ｂ間を電気的に分離する第２層間絶縁膜７１３の上面には０．１ｎｍの厚さに相当する酸化チタン６０２ｃが形成される。
【００７９】
ところで、仮にＴｉＯ２を一分子とすると、計算上ＴｉＯ２の１分子層の厚さは約０．３ｎｍなので、０．１ｎｍのＴｉＯ２は、実は一分子層にも満たない。従って、隣接する下部電極６０１ａ、６０１ｂ間に存在する第２層間絶縁膜７１３と、その上に形成される誘電体膜６０３との間に島状の第２の保護膜６０２ｃを介在させることにより密着性を改善しつつ、隣接する下部電極６０１ａ、６０１ｂ間の絶縁性を保つことが出来る。本実施形態例では、このように、実際に連続した膜になっていないような場合においても、その層が存在する場合には便宜上「膜」または「層」として扱うこととする。
【００８０】
次に、第２の保護膜６０２の上に酸化ジルコニウム（ＺｒＯ２）を主成分とする誘電体膜６０３を形成する。成膜方法としては、特許文献３で示されるような、既知のＡＬＤ法を用いることができる。本実施形態例では、Ｚｒのプリカーサとして、シクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムを用い、プロセス温度２５０℃で実施した。プロセス温度は２２０℃から２８０℃が使用できる。酸化性の反応ガスとしては、例えばＯ３を含むガスを用いることができる。
【００８１】
誘電体膜６０３の厚さは、後述する第３の保護膜の厚さを含めて５．０ｎｍ以上に設定することが好ましく、さらには５．５ｎｍ以上になることが好ましい。本実施形態例では、誘電体膜６０３の膜厚を５．０ｎｍとし、第三の保護膜６０４（酸化アルミニウム）はトリメチルアルミニウム（ＴＭＡ）を用いたＡＬＤで３サイクル（０．３ｎｍ相当）、併せて５．３ｎｍとした。
【００８２】
前述の図３，４に示したように、誘電体膜６０３の膜厚が４ｎｍ以下の場合は、酸化ジルコニウムは非晶質、又はＸＲＤではピークを示さないような微結晶であるが、４ｎｍを超えて５ｎｍに成長するまでに、結晶化と、その結晶粒の成長が進んでＸＲＤで明確なピークを示すようになる。そしてそれに伴って誘電体膜６０３の体積収縮が起こり、図８に示したように、上面６０３Ｓから厚み方向に進展したクラックやピンホールなどの欠陥６１０が発生する。
【００８３】
また、誘電体膜６０３には、熱安定性を高め、結晶化の度合いを調整する為に、不純物としてＡｌやＳｉを不純物としてドーピングしても良い。本実施形態例では、特許文献５に示されるＡＳＢ−ＡＬＤ法を用いて、図８に示すようにＡｌドーピング層６０３Ｂを誘電体膜６０３の膜厚方向の４箇所に均等割りで挿入した。
【００８４】
この不純物の濃度は、誘電体膜６０３の成膜中に行うＡＳＢ−ＡＬＤを用いたドーピングの回数によって制御することが出来る。例えば、本実施形態例では酸化ジルコニウム膜６０３Ａの厚さに対して４回のＡｌドーピングをＡＳＢ−ＡＬＤ法を用いて、誘電体膜６０３の膜厚方向に均等割りで導入した。この時、誘電体対膜６０３全体として見た場合のＡｌ／（Ａｌ＋Ｚｒ）で表せるＡｌの濃度は、およそ２％となる。
【００８５】
一方、後述するように、必ずしも膜厚方向に均等割りで導入する必要は無く、膜厚方向に間隔を変化させることで、濃度を膜厚方向に変化させてもよい。
【００８６】
発明者らの検討によれば、誘電体膜６０３中に含有される不純物を平均化した不純物濃度の高い方が結晶成長が進みにくく、他が同じ条件であれば、結晶粒の成長が起こり始める膜厚は、厚いほうにシフトする傾向が認められる。また、５ｎｍを超える同じ膜厚の酸化ジルコニウム膜であっても、成膜直後のＸＲＤのピーク強度は不純物濃度の高いほうが小さくなる傾向がある。
【００８７】
例えば、膜厚７ｎｍのＺｒＯ２膜に対し、Ａｌ／（Ａｌ＋Ｚｒ）で表されるＡｌの濃度が３％、４％、６％の場合について比較した結果では、成膜直後（ａｓ  ｄｅｐｏ．）では、明らかに不純物濃度の高いほうがＸＲＤの回折ピークが小さくなっており、結晶粒の平均粒径が不純物濃度の影響を受けていることが判る。
【００８８】
また、上記３つの不純物濃度で、４５０℃、Ｎ２、６ｈのアニール後では、どの水準も、ほぼ同じＸＲＤの回折ピークを示しており、結晶粒の平均粒径がほぼ揃ったことが判る。すなわち、誘電体膜６０３への不純物のドーピング濃度やプロファイルによって、誘電体膜６０３の成膜直後の結晶性や、クラック／ピンホール発生のレベルを制御することができる。
【００８９】
不純物の濃度を増やすことで、誘電体膜６０３の成膜直後には非晶質で、クラック／ピンホールの発生も抑制された状態を作り、第一の保護膜６０５と上部電極６０６を形成した後に結晶化を促進させるために比較的高温（たとえば４５０℃を超えるような温度）のアニールを行う方法も考えられるが、実際にこのような方法を実施すると、特許文献１と同様に誘電率が大きくならないばかりか、誘電体膜６０３にその時点（結晶化を促進させた時点）でクラックなどの欠陥６１０が発生してしまう。発生した欠陥６１０の表面は、ダングリングボンドを形成し、それがトラップ準位となって、高温（９０〜１１０℃）のデバイス動作温度でリークパスを形成する。
【００９０】
従って、誘電体膜６０３の緻密化は出来るだけ第３の保護膜６０４を形成する前に実施し、それ以降の製造工程では出来るだけ熱負荷を掛けないようにするのが好ましい。具体的には４５０℃を超えないようにすることが好ましく、さらには４２０℃を超えないようにすることが好ましく、さらには４００℃を超えないようにすることが好ましい。
【００９１】
また、特許文献５に開示されているように、通常のＡＬＤ法やＺｒプリカーサとＡｌプリカーサの共吸着ＡＬＤ法を用いて不純物ドーピングを行った場合は、Ａｌドーピングに用いるＡＬＤの１サイクルで付着するＡｌの面密度が高すぎ、ＺｒＯ２の結晶成長がその不純物ドーピング領域を乗り越えられなくなる。その結果、誘電体膜６０３は結晶化しにくくなり、誘電率も下がってしまう。
【００９２】
しかし、特許文献５に開示されているＡＳＢ−ＡＬＤ法を用いてドーピングした場合は、Ａｌドーピングに用いるＡＬＤの１サイクルで付着するＡｌの面密度を従来のＡＬＤ法よりも少なくすることが可能で、このような不純物ドーピング領域（ドープ層）は、ＺｒＯ２の結晶化を妨げることが無く、５ｎｍ程度の成膜直後にはすでにＸＲＤで回折ピークが確認できるほどに結晶化とその結晶粒の成長が進んだ状態になる（図５参照）。
【００９３】
もし、不純物濃度や、成膜条件に依って、誘電体膜６０３が成膜後に充分に結晶化していない場合は、酸化雰囲気による熱処理を施し、結晶化とその結晶粒の成長をさせても良い。これによって、誘電体膜６０３の結晶性を高め、誘電体膜６０３を緻密化させるとともに、制御された状態で意図的にクラックを発生させても良い。
【００９４】
また、誘電体膜６０３が結晶化している場合であっても、誘電体膜６０３中に残留する酸素欠損を修復する目的や、より結晶性を高めるなどの目的で必要に応じ酸化性雰囲気による熱処理を施してもよい。酸化性雰囲気での熱処理は２５０℃から４５０℃で行えるが、３５０℃から４２０℃で行うのがより好ましい。特に、Ｏ３を酸化剤として使う場合は誘電体膜６０３や誘電体膜に存在するクラック・ピンホールを介して下部電極６０１が異常に酸化されるのを防ぐ為に３５０℃から４００℃で行うのが好ましい。
【００９５】
しかし、Ｎ２、Ａｒ、Ｈｅなどの不活性雰囲気や、特にＨ２などの還元性のガスを含む雰囲気でのアニールは誘電体膜６０３中に酸素欠損を誘発するので好ましくない。誘電体膜６０３中の酸素欠損はトラップ準位を形成し、リーク電流増大の原因になる。さらに、５００℃を超える長時間の熱処理も、各層の界面で相互拡散が始まるので好ましくない。
【００９６】
次に、結晶化した誘電体膜６０３の上に、第３の保護膜６０４として酸化アルミニウムを既知のＡＬＤ法によって成膜する。第３の保護膜６０４は通常のＡＬＤ法を用い、ＡＳＢ−ＡＬＤは使用しない。
【００９７】
この工程は、誘電体膜６０３に発生したクラックやピンホールを良質な絶縁膜で埋設することにより欠陥を修復し、後述の第１の保護膜６０５である酸化チタンがクラックやピンホール内に侵入するのを防ぐ目的がある。
【００９８】
第３の保護膜６０４の膜厚は、クラックやピンホールを埋設する観点からは厚いほうが良いが、例えばＡｌ２Ｏ３は比誘電率が９．０であり、また、ＳｉＯ２は比誘電率が３．９であり、比誘電率３２〜３８のＺｒＯ２と比べて遙かに小さいので、これを厚くすると、小さなＥＯＴを得にくくなる。従って無暗に厚くすることはできない。
【００９９】
この第３の保護膜６０４を酸化アルミニウムで形成する場合は、たとえばＴＭＡとＯ３を用いて２２０℃から４００℃の範囲で行うことができる。この場合の成膜レートは、ＡＬＤの１サイクル当たり０．０９ｎｍである。
【０１００】
本発明者らの検討により、上記ＴＭＡとＯ３を用いたＡＬＤ法による成膜では、必要な修復レベルに応じて２〜５サイクル行えば充分な効果を発揮することが判った。これは誘電体膜６０３の上面６０３Ｓに形成される膜厚として０．１８ｎｍ〜０．４５ｎｍに相当する。
【０１０１】
ちなみに仮にＡｌ２Ｏ３を１分子とした場合、１分子層の厚さは計算上約０．３５ｎｍであり、４サイクルでおよそ１分子層の厚さとなる。
【０１０２】
本実施形態例では、通常のＡＬＤ法を用いＴＭＡとＯ３を反応ガスとして２５０℃で、３サイクル分（０．２７ｎｍ相当）を成膜した。これにより、誘電体膜６０３の上面に形成される平面保護膜６０４Ａと、前記平面保護膜６０４Ａに接し前記クラック６１０を埋設するように前記平面保護膜６０４Ａから突き出す欠陥埋設膜６０４Ｂとからなる第３の保護膜６０４が形成される。
【０１０３】
この第３の保護膜６０４によるクラック、ピンホールの埋設は、すでに述べたように気相含浸として行うので、ＡＬＤシーケンスによるＴＭＡのＡＬＤ反応室への供給ステップの時間（ドーズ時間）は、通常のＡＬＤ成膜よりも数倍（例えば２倍から１０倍）長く設定するのが好ましい。具合的には、たとえば６０秒〜６００秒程度が選択される。
【０１０４】
また、Ｏ３による酸化ステップも、クラック・ピンホールの深部まで供給する為にＴＭＡの供給ステップと同様、通常のＡＬＤシーケンスより長く設定するのが好ましい。酸化ステップなどの改質は、炭素不純物などが新たなリークパスとなることを抑制するために十分に行うことが肝要である。具体的には、ＴＭＡと同様に６０秒〜６００秒程度が選択される。本実施形態例では、ＴＭＡのドーズ時間に１２０秒、Ｏ３のドーズ時間に１２０秒を用いた。気相含浸による欠陥の修復は、すでに述べたように、誘電体膜６０３形成後、且つ第１の保護膜６０５形成の前に行うことが必要である。また、第３の保護膜（欠陥埋設膜６０４Ａ）として他の絶縁体を使用する場合も同様である。
【０１０５】
上記の修復レベルが達成された後は、通常のＡＬＤ成膜のドーズ時間に戻して平面保護膜６０４Ａを成膜することができる。また、ソースガスのパージを行わずに成膜空間中のプリカーサも酸化するとＣＶＤ条件となり１サイクルでの成膜レートを高めることもできる。つまり、欠陥埋設膜６０４Ｂと平面保護膜６０４Ａを各々別工程で形成された同一材料からなる絶縁体で構成することができる。
【０１０６】
本発明者らの検討によれば、この酸化アルミニウムの気相含浸は、ＣＶＤ法では十分な効果を示さないことが判っており、少なくとも修復レベルが達成されるまではＡＬＤ法で行う必要がある。
【０１０７】
第３の保護膜６０４の成膜を誘電体膜６０３の成膜と同じ温度で行う場合は、同一の反応室内で連続的に行っても良く、工程の簡略化が可能である。また、第３の保護膜６０４の形成温度を、誘電体膜６０３の形成温度より高温を選択する場合は、第３の保護膜６０４の成膜に先立って誘電体膜６０３を酸化雰囲気に曝すことで、誘電体膜６０３成膜後に必要に応じて行う酸化雰囲気での熱処理を兼ねることが出来、やはり工程を簡略化することができる。
【０１０８】
図１２に、誘電体膜６０３と第３の保護膜６０４の成膜を連続的に行う場合のＡＬＤフローチャートを示す。まず、工程［Ａ］は酸化ジルコニウム膜６０３Ａの成膜ステップであり、Ｚｒソース吸着−パージ−酸化−パージを１サイクルとして所定の膜厚となるまで繰り返す。次に工程［Ｂ］はＡＳＢ−ＡＬＤ法によるＡｌドープ層６０３Ｂの成膜ステップであり、Ｚｒソース吸着−パージ−Ａｌソース吸着−パージ−酸化−パージを１サイクルとしている。さらに工程［Ａ］、工程［Ｂ］を所望回数繰り返す工程［Ｃ］により誘電体膜６０３が形成される。工程［Ｃ］の最終工程は、工程［Ｂ］を経ずに工程［Ａ］を行う。続く、工程［Ｄ］は第３の保護膜６０４のＡＬＤステップであり、Ａｌソース吸着−パージ−酸化−パージを１サイクルとして所望回数繰り返す。工程［Ｂ］のＺｒソース（Ｚｒプリカーサ）は、Ａｌソース（Ａｌプリカーサ）の吸着サイトを制限しうる嵩高い基を有するもので、前述のシクロペンタジエニル・トリス（ジメチルアミノ）ジルコニウムなどが好適に使用できる。工程［Ａ］のＺｒソース（Ｚｒプリカーサ）は、特に制限されることなく、公知のＺｒプリカーサが使用できる。
【０１０９】
次に、第３の保護膜６０４の上に、ＴｉＯ２からなる第１の保護膜６０５を形成する。第１の保護膜６０５は、上部電極６０６を形成する際に誘電体膜６０３と第３の保護膜６０４にダメージが与えられるのを抑制する働きがある。第１の保護膜６０５は、既知のＡＬＤ法によって形成することができる。膜厚は好ましくは０．４ｎｍから３．０ｎｍとし、さらに好ましくは０．６ｎｍから２．０ｎｍとする。本実施形態例では、第１の保護膜６０５の成膜にＡＬＤ法を用い、Ｔｉプリカーサとして、メチルシクロペンタジエニル・トリス（ジメチルアミノ）チタニウムを、酸化剤としてＯ３を用い、ＡＬＤ成膜６サイクルで膜厚を約０．６ｎｍとした。
【０１１０】
次に、上部電極６０６であるＴｉＮを、ＴｉＣｌ４とＮＨ３ガスを用いた既知のＣＶＤ法やＡＬＤ法を用いて形成する。膜厚は４ｎｍ〜１０ｎｍが好ましい。成膜温度は３５０℃から４５０℃が好ましい。４５０℃を超える温度では、誘電体膜６０３などに、さらに新たなクラックが発生する場合があり、発生したクラックの表面はダングリングボンドを形成してトラップ準位となり、高温のデバイス動作環境においてやはり微小なリークパスとなる場合がある。また、３５０℃より低い温度の場合は、ＴｉＮ膜中に残留する塩素の濃度が高くなり、密着性に問題を引き起こす場合がある。上部電極形成後も、キャパシタに掛ける熱負荷は４５０℃以下とし、好ましくは４２０℃以下、さらに好ましくは４００℃以下とする。本実施形態例では、上部電極６０６の形成に４００℃のＡＬＤ法を採用し、膜厚７ｎｍとした。
【０１１１】
その後、溝埋設上部電極６０７として、Ｂ−ＳｉＧｅ−Ｐｏｌｙをジボラン、シラン、ゲルマンを反応ガスとして膜厚１００ｎｍに成膜し、さらにプレート電極６０８として、スパッタ法によりタングステン（Ｗ）を形成する。その後、既知のリソグラフィー技術と既知のドライエッチング技術を用いてメモリセル領域以外の領域に形成されたプレート電極６０８および溝埋設上部電極６０７を除去してキャパシタを形成した。このようにして形成されたキャパシタのＥＯＴは０．７４ｎｍを示し、リーク電流は９０℃、±１Ｖの印加電圧で約８ｆＡ／ｃｅｌｌ（８Ｅ−１５Ａ／ｃｅｌｌ）であった。
【０１１２】
図１３は、特許文献４に記載されたＴＺＡＺＴ構造のキャパシタ（背景技術）と本実施形態例のＴＡＺＴ構造のキャパシタ（本発明）について、リーク電流密度Ｊ（Ａ／セル）と等価酸化膜厚ＥＯＴ（ｎｍ）の関係を比較評価した結果である。ＴＺＡＺＴ構造とＴＡＺＴ構造は同一半導体基板上に同時に製造することはできないので、各々別の半導体基板上に形成したキャパシタの評価結果を併せて示したものである。横軸に示したＥＯＴは、立体構造のキャパシタから直接計測することが困難なので、立体構造と同時に作成した面積が既知の平坦キャパシタの容量値から算出している。縦軸に示したリーク電流密度Ｊは、図１０に示した王冠構造のキャパシタを１００万個並列に接続した一つの並列キャパシタを作製した後、リーク電流−印加電圧特性を測定し、＋１Ｖの印加電圧におけるリーク電流値から１個当たりのリーク電流に換算したものである。リーク電流の測定は、９０℃の高温で行っている。
【０１１３】
図１３から明らかなように、ＴＺＡＺＴ構造の従来技術では、９０℃の高温下において、ＥＯＴが０．７５ｎｍ以下で、且つリーク電流密度が１Ｅ−１４（Ａ／セル）以下の許容範囲を満足する結果は得られない。一方、ＴＡＺＴの本実施形態例では、９０℃の高温下においてもＥＯＴが０．７４ｎｍにおいて、リーク電流密度が８Ｅ−１５（Ａ／セル）の許容範囲を満足する結果が得られている。
【０１１４】
また、図１４は、図９および図１０に示した２ＧビットのＤＲＡＭを作製し、上記と同様に本発明の技術と、背景技術を用いた場合のデータ保持時間の累積度数分布を比較したものである。いずれも、９０℃の高温下における評価結果である。図１４に示されるように、従来技術においては、情報保持時間（Retention Time）のスペックを満足しない不良ビットが存在しており、ＤＲＡＭ半導体装置としては不適当であることが示されている。一方、本発明を用いた場合は、情報保持時間のスペックを満たさないマイノリティー不良ビットをゼロにすることができ、ＤＲＡＭ半導体装置として良好な特性を有していることが示されている。
【０１１５】
第２実施形態例
第１実施形態例では、図８に示したように、第３の保護膜６０４は平面保護膜６０４Ａと欠陥埋設膜６０４Ｂとで構成されている。本第２実施形態例のキャパシタでは、図１５に示すように、誘電体膜６０３の上面６０３Ｓを覆う平面保護膜６０４Ａが存在せず、クラック（欠陥）６１０を埋設する欠陥埋設膜６０４Ｂのみが存在している。第１の保護膜６０５は誘電体膜６０３の上面６０３Ｓに接すると共に、欠陥埋設膜６０４Ｂの上面６０４ＢＳと接する構成となっている。なお、欠陥埋設膜６０４Ｂの上面６０４ＢＳは誘電体膜６０３の上面６０３Ｓと面一になるように示しているが、これに限定されず、上面６０４ＢＳが上面６０３Ｓより僅かに後退していても良い。
【０１１６】
したがって、本実施形態例の半導体装置は、半導体基板上に配置される下部電極６０１と、少なくとも下部電極６０１に接して上面６０１Ｓを覆う第２の保護膜６０２と、第２の保護膜６０２に接して上面６０２Ｓを覆い、膜厚方向に延在するクラック（欠陥）６１０を有する誘電体膜６０３と、前記欠陥６１０を埋設し絶縁膜からなる欠陥埋設膜６０４Ｂを少なくとも有する第３の保護膜６０４と、前記誘電体膜６０３および前記第３の保護膜６０４を覆う第１の保護膜６０５と、前記第１の保護膜６０５に接し上面６０５Ｓを覆う上部電極６０６とを備えるキャパシタを有する構成となっている。
【０１１７】
本実施形態例では、欠陥６１０が欠陥埋設膜６０４Ｂで埋設された状態で第１の保護膜６０５が配置されている。したがって、第１の保護膜６０５が欠陥６１０内に形成されることがなく、第１実施形態例と同様に、高温下におけるリーク電流の増大を抑止できる。さらに、誘電体膜６０３の上面６０３Ｓに第３の保護膜６０４を構成する平面保護膜６０４Ａが存在しないのでＥＯＴを０．２ｎｍ程度減少させてキャパシタの容量を増加させることができる。
【０１１８】
上記のような構成は、たとえば、第３の保護膜として酸化アルミニウムを使用した場合、ＡＬＤ法で形成した直後の酸化アルミニウムは非晶質状態であり、結晶質の酸化アルミニウムに比べ、塩素を含有するガスプラズマによって容易にエッチング除去することが可能である。すなわち、誘電体膜６０３の上面に形成された平面保護膜６０４Ａの厚さは、欠陥を埋設している欠陥埋設膜６０４Ｂの誘電体膜６０３の膜厚方向の厚さに比べて相対的に薄いので平面保護膜６０４Ａのみを選択的に除去することができる。また、第３の保護膜として酸化シリコンや窒化シリコンを使用した場合は、ＳＦ６やＨＦ雰囲気によって容易にエッチング可能である。
【０１１９】
第３実施形態例
第１および第２実施形態例では、誘電体膜６０３として、ＡＳＢ−ＡＬＤ法を用い誘電体膜６０３の膜厚方向に均等割りで不純物ドーピング層を配置した構成を用いている。本第３実施形態例では、図１６に示すように、ＡＳＢ−ＡＬＤ法で形成する不純物ドーピング層６０３Ｂを膜厚方向に均等割り配置ではなく、誘電体膜６０３中に偏在させる構成を用いる。すなわち、誘電体膜６０３は、下部電極６０１の上面に配置された第２の保護膜６０２の上面に接し不純物を含有しない第１誘電体膜６０３ａと、第１誘電体膜６０３ａの上面に接し不純物を含有する第２誘電体膜６０３ｂとで構成される。また、第２誘電体膜６０３ｂ中においては、不純物ドーピング層６０３Ｂは酸化ジルコニウム膜６０３Ａ中の膜厚方向に均等配置されている。誘電体膜６０３中の欠陥は、欠陥埋設膜６０４Ｂで埋設され、第２誘電体膜６０３ｂ上面には平面保護膜６０４Ａが配置される。平面保護膜６０４Ａの上面には第１の保護膜６０５が配置され、さらにその上面に上部電極６０６が配置される構成となる。
【０１２０】
本実施形態においても、不純物ドーピング層６０３ＢはＡＳＢ−ＡＬＤ法で形成されるものであり、誘電体膜の結晶化は膜厚方向全体にわたって進行する。したがって、第１および第２実施形態例と同様に誘電体膜６０３の誘電率を高めながら、欠陥６１０を欠陥埋設膜６０４Ｂで埋設する構成とすることにより、高温下でのリーク電流の増大を抑止することができる。なお、本実施形態例では第２誘電体膜６０３ｂを上部電極６０６側に配置したが、これに限るものではなく、下部電極６０１側であっても良い。また、中央部分に偏在させても良い。第２実施形態例の図１５と同様に平面保護膜６０４Ａを除去した構成としても良い。
【０１２１】
第４実施形態例
第３実施形態例では、ＡＳＢ−ＡＬＤ法で形成する不純物ドーピング層６０３Ｂを有する第２誘電体膜６０３ｂを誘電体膜６０３中に偏在させると共に、第２誘電体膜６０３ｂ中における不純物ドーピング層６０３Ｂを第２誘電体膜６０３ｂ中で膜厚方向に均等割り配置とする構成を示した。本第４実施形態では、図１８に示すように、不純物ドーピング層６０３Ａを含有する偏在誘電体膜中の不純物ドーピング層６０３Ａを均等割りではなく、膜厚方向にさらに偏在させる構成とした。すなわち、本実施形態例のキャパシタは、下部電極６０１の上面に配置される第２の保護膜６０２の上面に接し不純物ドーピング層６０３Ｂを有する第１誘電体膜６０３ａと、第１誘電体膜６０３ａの上面に接し不純物を含有しない第２誘電体膜６０３ｂとで構成され、第１誘電体膜６０３ａ中に含有される不純物ドーピング層６０３Ｂは、第１誘電体膜６０３ａ中において膜厚方向に均等割りではなく、配置間隔が膜厚方向に異なっている構成となっている。その他の構成は前述の実施形態例と同じである。本実施形態例の構成は、第２実施形態例の図１５と同様に平面保護膜６０４Ａを除去した構成としても良い。
【０１２２】
第５実施形態例
第１から第４実施形態例では誘電体膜６０３中にＡＳＢ−ＡＬＤ法で形成する不純物ドーピング層６０３Ｂが少なくとも含有される構成となっている。本実施形態例では、図１８に示すように、誘電体膜６０３中に不純物ドーピング層を有しない構成とする。すなわち、本第５実施形態では、酸化ジルコニウム膜６０３Ａの単層からなる誘電体膜６０３中に発生する欠陥６１０を埋設する欠陥埋設膜６０４Ｂを形成することにより、誘電体膜６０３の上面にも同一材料からなる平面保護膜６０４Ａが形成される。前述のように、平面保護膜６０４Ａは通常のＡＬＤ法で形成され連続膜として存在する。したがって、リーク電流の増大を抑止するという観点では、この平面保護膜６０４Ａを誘電体膜６０３中に配置する不純物ドーピング層６０３Ｂの代役として機能させることができる。この場合、平面保護膜６０４Ａとしては酸化アルミニウム膜が好ましく、欠陥埋設膜６０４Ｂとして酸化シリコン膜や窒化シリコン膜を形成した場合、第２実施形態例に示したように誘電体膜表面のこれらの膜を除去してから、別途酸化アルミニウム膜を平面保護膜６０４Ａとして形成することができる。このように平面保護膜６０４Ａと欠陥埋設膜６０４Ｂとを別材料とすることもできる。例えば、欠陥埋設膜６０４Ｂとして酸化シリコン膜を形成する場合、反応ガスとしてトリスジメチルアミノシラン（ＳｉＨ（Ｍｅ２Ｎ）３）やジクロロシラン（ＳｉＨ２Ｃｌ２）とオゾン（Ｏ３）とを用いたＡＬＤ法によって、プロセス温度３００℃〜４００℃（ジクロロシランの場合は３５０℃〜４００℃）で０．１ｎｍ以上の膜厚に形成した後、ＳＦ６やＨＦ雰囲気で誘電体膜６０３表面の酸化シリコン膜を除去し、その後、ＡＬＤ法により酸化アルミニウム膜の平面保護膜６０４Ａを０．１〜１．０ｎｍの範囲で形成することができる。上記のＳｉプリカーサはアンモニア（ＮＨ３）などの窒化ガスで改質して窒化シリコン膜とすることができる。前述の実施形態例と同様に、誘電体膜６０３中の欠陥６１０は欠陥埋設膜６０４Ｂで埋設されているので欠陥６１０内に第１の保護膜６０５が形成されることはない。これにより、高温下におけるリーク電流の増大を抑止すると共に、欠陥が存在しない部分の誘電体膜６０３全体のリーク電流は平面保護膜６０４Ａで増大を阻止することができる。
【０１２３】
また、以上の説明ではキャパシタの上下電極として窒化チタン（ＴｉＮ）を用いた場合について説明したが、本発明はこれに限定されるものではなく、高容量キャパシタとして有用なＭＩＭ容量を形成し得る他の金属材料、特にさらに仕事関数の大きい、例えばＰｔ，Ｒｕ，ＲｕＯ２などの５．１ｅＶ以上の高い仕事関数を示す材料を用いることができる。実施形態例で示したシリンダー型（王冠型）の下部電極には段差被覆性に優れたＣＶＤ法で形成できるＴｉＮを用いることが好ましい。
【符号の説明】
【０１２４】
６０１、６０１ａ，ｂ．下部電極
６０１Ｓ．下部電極上面
６０２、６０２ａ〜ｃ．第２の保護膜
６０２Ｓ．第２の保護膜上面
６０３．誘電体膜
６０３Ａ．酸化ジルコニウム膜
６０３Ｂ．不純物（Ａｌ）ドープ層
６０３ａ．第１の誘電体膜
６０３ｂ．第２の誘電体膜
６０３Ｓ．誘電体膜上面
６０４．第３の保護膜
６０４Ａ．平面保護膜
６０４Ｂ．欠陥埋設膜
６０４Ｓ．第３の保護膜上面
６０４ＢＳ．欠陥埋設膜上面
６０５．第１の保護膜
６０５Ｓ．第１の保護膜上面
６０６．上部電極
６０７．溝埋設上部電極
６０８．プレート電極
７００．半導体基板
７０１．第２素子分離領域
７０２，７０２ａ，ｂ．活性領域
７０３．トレンチ
７０４．ゲート絶縁膜
７０５．ゲート電極
７０６．キャップ絶縁膜
７０７、７０７ａ．ビット線拡散層
７０８．不純物拡散層
７０８ａ．第１容量拡散層
７０８ｂ．第２容量拡散層
７０９．ビット線
７１０．第１層間絶縁膜
７１０ａ．マスク膜
７１０Ｈ．ビット線コンタクトホール
７１１．カバー絶縁膜
７１２．サイドウォール絶縁膜
７１３．第２層間絶縁膜
７１４．容量コンタクトプラグ
７１４ａ．第１容量コンタクトプラグ
７１４ｂ．第２容量コンタクトプラグ
７３０．第１素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図６】
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