(57)【要約】【課題】簡易な工程で製造可能な、スイッチング特性に優れた半導体装置を提供する。【解決手段】半導体装置は、多結晶シリコンを材料とする第１導電型の多結晶半導体層を少なくともその一部に有する第１導電型のアノード領域と、単結晶シリコンを材料とする第２導電型のカソード領域とを含む半導体基板を備え、多結晶半導体層は、カソード領域に接している。【選択図】  図２
2014143277.tif 000002
【特許請求の範囲】
【請求項１】
多結晶シリコンを材料とする第１導電型の多結晶半導体層を少なくともその一部に有する第１導電型のアノード領域と、
単結晶シリコンを材料とする第２導電型のカソード領域とを含む半導体基板を備え、
多結晶半導体層は、カソード領域に接している、半導体装置。
【請求項２】
アノード領域は、単結晶シリコンを材料とする第１導電型の単結晶半導体層をさらに含み、
単結晶半導体層は、カソード領域の表面に積層されており、
多結晶半導体層は、半導体基板の表面から単結晶半導体層を貫通し、カソード領域に達するトレンチに充填されているポリシリコン層である、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１に、ダイオード素子が形成された半導体装置において、カソード領域内に荷電粒子を照射して結晶欠陥を形成する技術が開示されている。この結晶欠陥によって、ダイオードのターンオフ時にカソード領域内のキャリアが効率的に消滅し、ダイオードのスイッチング特性が向上する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２２１１９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術では、ダイオードのカソード領域に結晶欠陥を形成するために、荷電粒子を照射する工程を行う必要があり、半導体装置の製造工程が複雑化・高コスト化する要因となっていた。
【課題を解決するための手段】
【０００５】
本明細書が開示する半導体装置は、多結晶シリコンを材料とする第１導電型の多結晶半導体層を少なくともその一部に有する第１導電型のアノード領域と、単結晶シリコンを材料とする第２導電型のカソード領域とを含む半導体基板を備えている。多結晶半導体層は、カソード領域に接している。
【０００６】
上記の半導体装置によれば、多結晶シリコンを材料とする多結晶半導体層と、単結晶シリコンを材料とするカソード領域との界面において、格子定数の相違によって結晶の乱れが生じ、結晶欠陥が形成される。このため、荷電粒子を照射する工程を行うことなく、簡易な工程でダイオードのカソード領域に結晶欠陥を形成でき、スイッチング特性に優れた半導体装置を提供することができる。
【０００７】
アノード領域は、単結晶シリコンを材料とする第１導電型の単結晶半導体層をさらに含み、単結晶半導体層は、カソード領域の表面に積層されていてもよい。この場合、多結晶半導体層は、半導体基板の表面から単結晶半導体層を貫通し、カソード領域に達するトレンチに充填されているポリシリコン層であってもよい。
【図面の簡単な説明】
【０００８】
【図１】実施例に係る半導体装置の平面図である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】実施例および比較例に係る半導体装置のスイッチング特性を示す図である。
【図４】変形例に係る半導体装置の平面図である。
【図５】図４のＶ−Ｖ線断面図である。
【図６】変形例に係る半導体装置の平面図である。
【図７】変形例に係る半導体装置の平面図である。
【図８】変形例に係る半導体装置の縦断面図である。
【図９】変形例に係る半導体装置の縦断面図である。
【図１０】比較例に係る半導体装置の縦断面図である。
【発明を実施するための形態】
【０００９】
本明細書が開示する半導体装置は、多結晶シリコンを材料とする第１導電型の多結晶半導体層を少なくともその一部に有する第１導電型のアノード領域と、単結晶シリコンを材料とする第２導電型のカソード領域とを含む半導体基板を備えている。多結晶半導体層は、カソード領域に接している。多結晶半導体層の材料を具体的に例示すると、例えば、ポリシリコン、多結晶シリコン等を挙げることができる。アノード領域は、第１導電型の多結晶半導体層のみによって構成されていてもよく、第１導電型の多結晶半導体層と第１導電型の単結晶シリコン層の双方を含むものであってもよい。なお、以下に説明する実施形態では、アノード領域に含まれる第１導電型の単結晶シリコン層を第１アノード層と称し、第１導電型の多結晶半導体層を第２アノード層と称している。
【実施例１】
【００１０】
図１，２に示すように、実施例１に係る半導体装置１０は、半導体基板１００と、裏面電極１３１と、表面電極１３２とを備えている。半導体基板１００は、半導体基板１００を平面視したときに、半導体基板１００の周縁に設けられた周辺領域１１と、周辺領域１１に囲まれたセル領域１２とを備えている。裏面電極１３１は、半導体基板１００の裏面全体に接している。表面電極１３２は、半導体基板１００のセル領域１２の表面に接している。半導体基板１００の周辺領域１１の表面には、絶縁膜１１５が形成されている。なお、図１においては、表面電極１３２及び絶縁膜１１５の図示を省略している。
【００１１】
半導体基板１００は、裏面側から順に積層された、ｎ型のカソード層１０１と、ｎ型のドリフト層１０２とを備えている。カソード層１０１およびドリフト層１０２は、カソード領域を構成している。セル領域１２では、ドリフト層１０２の表面に、第１アノード層１２１と、第２アノード層１２２とが設けられている。第１アノード層１２１は、ドリフト層１０２の表面に積層されている。第２アノード層１２２は、半導体基板１００の表面から第１アノード層１２１を貫通してドリフト層１０２に至るトレンチ１２０内に充填されている。複数の第２アノード層１２２は、その長手方向がｙ方向に沿って伸びており、ｘ方向にほぼ等しい間隔で配置されている。第２アノード層１２２の下端部（ｚ軸の負方向の端部）は、第１アノード層１２１とドリフト層１０２との境界よりもドリフト層１０２側（ｚ軸の負方向側）に突出しており、ドリフト層１０２と接している。カソード層１０１と、ドリフト層１０２と、第１アノード層１２１の材料としては、単結晶シリコン基板が用いられており、第２アノード層１２２の材料としては、ポリシリコンが用いられている。第１アノード層１２１の上面と、第２アノード層１２２の上面は、半導体基板１００の表面に露出している。
【００１２】
周辺領域１１では、ドリフト層１０２の表面に、ｐ型のＦＬＲ層１１１，１１２が備えられている。ＦＬＲ層１１１，１１２は、半導体基板１００の表面から深さ方向に伸びるｐ型の半導体層であり、半導体基板１００を平面視したときに、半導体基板１００の周縁に沿う略四角形状に形成されている。ＦＬＲ層１１２は、セル領域１２に最も近い位置に配置され、第１アノード層１２１に接している。複数のＦＬＲ層１１１は、ＦＬＲ層１１２よりも半導体基板１００の周縁側に間隔を空けて配置されている。ＦＬＲ層１１１，１１２は、半導体装置１０の周辺耐圧構造である。なお、周辺耐圧構造の形態は、ＦＬＲ層に限定されず、リサーフ層等の従来公知の構造を用いることができる。
【００１３】
裏面電極１３１は、カソード層１０１の裏面に接している。表面電極１３２は、第１アノード層１２１および第２アノード層１２２の表面と、ＦＬＲ層１１２のセル領域１２に近い側の表面に接している。絶縁膜１１５は、ＦＬＲ層１１２の半導体基板１００の周縁に近い側の表面と、ＦＬＲ層１１１の表面と、周辺領域１１のドリフト層１０２に接している。
【００１４】
図３に、半導体装置１０のスイッチング時の電圧および電流の実測値が実線で示されている。参照番号１は電流を示し、参照番号２は電圧を示している。比較のため、図３には、図１０に示す従来の半導体装置９０のスイッチング時の電圧および電流の実測値を破線で示している。参照番号３は電流を示し、参照番号４は電圧を示している。半導体装置９０は、第２アノード層１２２を備えていない点において、半導体装置１０と相違しており、その他の構成は半導体装置１０と同様である。半導体装置９０では、ドリフト層１０２の表面には、ドリフト層１０２等と同一材料である単結晶シリコンを材料とする第１アノード層９２１が積層されており、第１アノード層９２１は、表面電極１３２に接している。
【００１５】
図３に示すように、半導体装置１０では、従来の半導体装置９０に比べて逆回復電荷量が減少しており、スイッチング特性が向上する。半導体装置１０は、多結晶シリコンの一例であるポリシリコンを材料とする第２アノード層１２２を備え、第２アノード層１２２が単結晶シリコン基板に設けられたドリフト層１０２と接している。このため、第２アノード層１２２と、ドリフト層１０２との界面において、格子定数の相違によって結晶の乱れが生じ、結晶欠陥が形成される。その結果、図３に示すように、半導体装置１０では、スイッチング特性が従来よりも向上する。半導体装置１０によれば、荷電粒子を照射する工程を行うことなく、簡易な工程でダイオードのカソード領域に結晶欠陥を形成することができ、スイッチング特性を向上させることができる。
【００１６】
また、半導体装置１０では、第２アノード層１２２は、半導体基板１００に設けられたトレンチ１２０内にポリシリコンを充填することによって形成される。このため、トレンチ１２０の形状、大きさ、個数および位置等を調整することによって、第２アノード層１２２の形状、大きさ、個数および位置を容易に調整することができる。半導体装置１０では、第２アノード層１２２とドリフト層１０２との界面の面積の合計値を調整することによって、結晶欠陥濃度を調整して、ライフタイム制御の能力を調整することができる。第２アノード層１２２とドリフト層１０２との界面の面積の合計値の調整は、例えば、第２アノード層１２２がドリフト層１０２側に突出する深さや、複数の第２アノード層１２２の間隔および個数を調整することによって行うことができる。
【００１７】
（変形例）
第２アノード層の形態は、上記に説明した形態に限定されない。例えば、図４，５に示す半導体装置２０のように、半導体基板２００のセル領域２１において、長手方向がｙ方向である複数のトレンチ２２０が、ｘ方向の間隔が相違するように配置されていてもよい。この場合、ｘ方向の両端に位置する周辺領域２１に近い側においてｘ方向の間隔を狭くし、周辺領域２１から遠い側においてｘ方向の間隔を広くすることが好ましい。このように、半導体基板の平面方向において第２アノード層を配置する密度を変える場合には、リカバリ耐量を向上させるために周辺領域に近い側で第２アノード層を高密度に配置し、順方向電圧を低くするためにセル領域の中央部で第２アノード層を低密度に配置することが好ましい。なお、半導体装置２０のその他の構成は、半導体装置１０と同様であるため、同一の参照番号を付することによって説明を省略する。
【００１８】
また、複数のトレンチの形状および大きさは、自由に設計することができる。例えば、図６に示す半導体装置３０のように、セル領域３２にｘｙ平面に平行な断面が円形であり、円の軸方向がｚ方向に伸びている円柱形状のトレンチ３２０が形成されており、このトレンチ３２０内に円柱形状の第２アノード層３２２が充填されていてもよい。第２アノード層３２２は、第２アノード層１２２と同様に、半導体基板３００の表面から第１アノード層１２１を貫通してドリフト層１０２の一部に突出するまで伸びており、ドリフト層に接している。周辺領域３１等の半導体装置３０のその他の構成は、半導体装置１０と同様であるため、説明を省略する。
【００１９】
また、図７に示す半導体装置４０のように、セル領域４２にｘ方向に伸びる複数のトレンチとｙ方向に伸びる複数のトレンチが交差した格子状のトレンチ４２０が形成されており、その内部に第２アノード層４２２が充填されていてもよい。第２アノード層４２２は、第２アノード層１２２と同様に、半導体基板４００の表面から第１アノード層１２１を貫通してドリフト層１０２の一部に突出するまで伸びており、ドリフト層１０２に接している。周辺領域４１等の半導体装置４０のその他の構成は、半導体装置１０と同様であるため、説明を省略する。
【００２０】
また、図８に示す半導体装置８０のように、アノード領域が多結晶シリコンを材料とする多結晶半導体層のみによって構成されていてもよい。半導体装置８０では、ドリフト層１０２の表面に積層された、ポリシリコンを材料とする第２アノード層８２２のみをアノード領域として有し、単結晶シリコンを材料とする第１アノード層を有していない。第２アノード層８２２は、裏面においてドリフト層１０２と接し、表面において表面電極１３２に接している。半導体装置８０のその他の構成は、半導体装置１０と同様であるため、説明を省略する。
【００２１】
また、図９に示す半導体装置７２のように、トレンチ７２０に充填された、多結晶シリコンを材料とする多結晶半導体層は、ｐ型の第２アノード層７２２と、ｎ型の半導体層７２３とを含んでいてもよい。この場合、第２アノード層７２２の底面は、第１アノード層７２１とドリフト層１０２との境界よりもドリフト層１０２側に伸びており、第２アノード層７２２の底部の側面は、ドリフト層１０２に接している。半導体層７２３は、トレンチ７２０の底部に設けられており、その表面において第２アノード層７２２の裏面と接し、その裏面および側面においてドリフト層１０２に接している。
【００２２】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００２３】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００２４】
１０，２０，３０，４０，７２，８０，９０  ：半導体装置
１１，２１，３１，４１  ：周辺領域
１２，２２，３２，４２  ：セル領域
１００，２００，３００，４００  ：半導体基板
１０１  ：カソード層
１０２  ：ドリフト層
１１１，１１２  ：ＦＬＲ層
１１５  ：絶縁膜
１２０，２２０，３２０，４２０，７２０  ：トレンチ
１２１，２２１，３２１，４２１，７２１，９２１  ：第１アノード層
１２２，２２２，３２２，４２２，７２２，８２２  ：第２アノード層
１３１  ：裏面電極
１３２  ：表面電極
７２３  ：半導体層
【図１】
2014143277.tif 000003
【図２】
2014143277.tif 000004
【図３】
2014143277.tif 000005
【図４】
2014143277.tif 000006
【図５】
2014143277.tif 000007
【図６】
2014143277.tif 000008
【図７】
2014143277.tif 000009
【図８】
2014143277.tif 000010
【図９】
2014143277.tif 000011
【図１０】
2014143277.tif 000012