(57)【要約】【課題】改善されたデバイス構造、材料および作製方法が継続的に必要とされている。【解決手段】半導体デバイスおよびドライバ回路の実施形態は、第１の導電型を有する半導体基板と、分離構造（シンカ領域および埋込層）と、基板の分離構造によって収容される領域内の能動素子と、ダイオード回路とを含む。埋込層は基板上面の下に位置付けられ、第２の導電型を有する。シンカ領域は基板上面と埋込層との間に伸長し、第２の導電型を有する。能動素子は第２の導電型のボディ領域を含み、ダイオード回路は分離構造とボディ領域との間に接続される。ダイオード回路は１以上のショットキーダイオードおよび／またはＰＮ接合ダイオードを含んでもよい。さらなる実施形態では、ダイオード回路は、ショットキーおよび／またはＰＮダイオードと直列および／または並列の１以上の抵抗回路網を含んでもよい。【選択図】図１６
2014096583.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
第１の導電型および基板上面を有する半導体基板と；
前記基板上面の下の埋込層であって、前記埋込層は、前記第１の導電型と異なる第２の導電型を有する、埋込層と；
前記基板上面と前記埋込層との間のシンカ領域であって、前記シンカ領域は、前記第２の導電型を有し、前記シンカ領域および前記埋込層によって分離構造が形成される、シンカ領域と；
前記半導体基板の前記分離構造によって収容される部分内の能動素子であって、前記能動素子は、前記第２の導電型のボディ領域を含み、前記ボディ領域および前記分離構造は、前記第１の導電型を有する前記半導体基板の部分によって分離される、能動素子と；
前記分離構造と前記ボディ領域との間に接続されるダイオード回路と
を備える、半導体デバイス。
【請求項２】
前記ダイオード回路は、前記分離構造と結合されるショットキーコンタクトから形成されるショットキーダイオードを備える、
請求項１に記載の半導体デバイス。
【請求項３】
前記ダイオード回路はさらに、前記ショットキーダイオードと直列の抵抗回路網を備える、
請求項２に記載の半導体デバイス。
【請求項４】
前記ダイオード回路はさらに、前記ショットキーダイオードと並列の抵抗回路網を備える、
請求項２に記載の半導体デバイス。
【請求項５】
前記ダイオード回路はさらに、
前記ショットキーダイオードと直列の抵抗回路網と；
前記ショットキーダイオードと並列の抵抗回路網と
を備える、
請求項２に記載の半導体デバイス。
【請求項６】
前記半導体デバイスはさらに、前記シンカ領域内に伸長するとともに部分的に前記シンカ領域を横切る、前記第１の導電型のさらなる領域を備え、
前記ダイオード回路は、前記ショットキーダイオード、および、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、
請求項２に記載の半導体デバイス。
【請求項７】
前記半導体デバイスはさらに、
前記シンカ領域の内壁において前記シンカ領域内に伸長するとともに部分的に前記シンカ領域を横切る前記第１の導電型の第１のさらなる領域と；
前記シンカ領域の外壁において前記シンカ領域内に伸長するとともに部分的に前記シンカ領域を横切る前記第１の導電型の第２のさらなる領域と
を備え、
前記シンカ領域の一部は、前記基板上面において前記第１のさらなる領域と前記第２のさらなる領域との間に存在し、
前記ダイオード回路は、前記ショットキーダイオード、前記第１のさらなる領域と前記シンカ領域との間に形成される第１のＰＮ接合ダイオード、および前記第２のさらなる領域と前記シンカ領域との間に形成される第２のＰＮ接合ダイオードを含む、
請求項２に記載の半導体デバイス。
【請求項８】
前記シンカ領域は、前記活性領域を実質的に取り囲むリングとして形成され、
前記ショットキーコンタクトは、前記リングの第１の部分に位置付けられ、
前記半導体デバイスはさらに、
前記第１の部分から、および互いから空間的に分離される、前記リングの複数の部分に位置付けられる１つ以上の追加のショットキーコンタクトと；
前記シンカ領域の上面において前記基板上面から前記シンカ領域内へ伸長する前記第１の導電型の複数のさらなる領域と
を備え、
前記複数のさらなる領域は、前記ショットキーコンタクトの間に分散される、前記リングの他の部分に位置付けられる、
請求項２に記載の半導体デバイス。
【請求項９】
前記半導体デバイスはさらに、前記シンカ領域内に伸長する前記第１の導電型のさらなる領域を備え、
前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、
請求項１に記載の半導体デバイス。
【請求項１０】
前記ダイオード回路は、前記ボディ領域と前記シンカ領域との間に相互接続される多結晶シリコンダイオードを含む、
請求項１に記載の半導体デバイス。
【請求項１１】
前記能動素子は、
前記活性領域の中心部分内の、前記基板上面から前記半導体基板内へと伸長する前記第１の導電型のドリフト領域と；
前記基板上面から前記ドリフト領域内へと伸長する前記第１の導電型のドレイン領域と；
前記ドリフト領域と前記分離構造との間で前記基板上面から前記半導体基板内へと伸長する前記ボディ領域と；
前記基板上面から前記ボディ領域内へと伸長する前記第１の導電型のソース領域と
を備える、
請求項１に記載の半導体デバイス。
【請求項１２】
ドライバ回路であって、前記ドライバ回路は、
第１の導電型および基板上面を有する半導体基板上に形成される第１の横方向拡散金属酸化膜半導体電界効果トランジスタ（ＬＤＭＯＳＦＥＴ）を備え、
前記第１のＬＤＭＯＳＦＥＴは、
前記基板上面の下の埋込層であって、前記埋込層は前記第１の導電型と異なる第２の導電型を有する、埋込層と；
前記基板上面と前記埋込層との間のシンカ領域であって、前記シンカ領域は、前記第２の導電型を有し、前記シンカ領域および前記埋込層によって分離構造が形成される、シンカ領域と；
前記半導体基板の前記分離構造によって収容される部分内の能動素子であって、前記能動素子は、前記第２の導電型のボディ領域を含み、前記ボディ領域および前記分離構造は、前記第１の導電型を有する前記半導体基板の部分によって分離される、能動素子と；
前記分離構造と前記ボディ領域との間に接続されるダイオード回路と
を含む、ドライバ回路。
【請求項１３】
前記ダイオード回路は、前記分離構造と結合されるショットキーコンタクトから形成されるショットキーダイオードを備える、
請求項１２に記載のドライバ回路。
【請求項１４】
前記ドライバ回路はさらに、前記シンカ領域内に伸長する前記第１の導電型のさらなる領域を備え、
前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、
請求項１２に記載のドライバ回路。
【請求項１５】
前記ダイオード回路は、前記ボディ領域と前記シンカ領域との間に相互接続される多結晶シリコンダイオードを含む、
請求項１２に記載のドライバ回路。
【請求項１６】
前記ダイオード回路は、
ダイオードと；
前記ダイオードに直列の抵抗回路網と
を備える、
請求項１２に記載のドライバ回路。
【請求項１７】
前記ダイオード回路は、
ダイオードと；
前記ダイオードに並列の抵抗回路網と
を備える、
請求項１２に記載のドライバ回路。
【請求項１８】
前記ダイオード回路は、
ダイオードと；
前記ダイオードに直列の抵抗回路網と；
前記ダイオードに並列の抵抗回路網と
を備える、請求項１２に記載のドライバ回路。
【請求項１９】
半導体デバイスを形成するための方法であって、前記方法は、
第１の導電型を有する半導体基板の基板上面の下に埋込層を形成するステップであって、前記埋込層は、前記第１の導電型と異なる第２の導電型を有する、形成するステップと；
前記基板上面と前記埋込層との間にシンカ領域を形成するステップであって、前記シンカ領域は、前記第２の導電型を有し、前記シンカ領域および前記埋込層によって分離構造が形成される、形成するステップと；
前記半導体基板の前記分離構造によって収容される部分内に能動素子を形成するステップであって、前記能動素子は、前記第２の導電型のボディ領域を含み、前記ボディ領域および前記分離構造は、前記第１の導電型を有する前記半導体基板の部分によって分離される、形成するステップと；
前記分離構造と前記ボディ領域との間に接続されるダイオード回路を形成するステップと
を含む、方法。
【請求項２０】
前記ダイオード回路を形成するステップは、
前記分離構造と結合されるショットキーコンタクトを形成するステップを含む、
請求項１９に記載の方法。
【請求項２１】
前記ダイオード回路を形成するステップは、前記シンカ領域内に伸長する前記第１の導電型のさらなる領域を形成するステップを含み、
前記ダイオード回路は、前記さらなる領域と前記シンカ領域との間に形成されるＰＮ接合ダイオードを含む、
請求項１９に記載の方法。
【請求項２２】
前記ダイオード回路を形成するステップは、前記ボディ領域と前記シンカ領域との間に多結晶シリコンダイオードを形成するとともに相互接続するステップを含む、
請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本願は、２０１２年６月２９日に提出された、本願と同じ譲受人に譲受される同時係属の米国特許出願第１３／５３８，５６５号の一部継続出願である。
【０００２】
実施形態は、一般的には半導体デバイスおよびそれらの製造方法に関し、より詳細には、分離構造を有する横方向拡散金属酸化膜半導体（ＬＤＭＯＳ）デバイスに関する。
【背景技術】
【０００３】
誘導負荷を含む或るシステム・オン・チップ（ＳＯＣ）用途においては、特定のノードがスイッチング中に負電位を受ける場合があり、これは、基板への著しい注入電流をもたらす場合がある。基板内に注入される荷電キャリアは隣接する回路を擾乱し、それらの動作に悪影響を与える場合がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第５，２５７，１７５号明細書
【特許文献２】米国特許第６，２８８，４２４号明細書
【特許文献３】米国特許第６，７２７，５４７号明細書
【特許文献４】米国特許第７，１４１，８６０号明細書
【特許文献５】米国特許出願公開第２０１１／０１０１４２５号明細書
【特許文献６】米国特許出願公開第２０１１／０２４１０８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、この難点を克服し性能の向上をもたらすことができる改善されたデバイス構造、材料および作製方法が継続的に必要とされている。
採用される方法、材料、および構造は、今日の製造能力および材料に適合し、利用可能な製造手順に対する実質的な改変または製造費用の実質的な増大を必要としないことがさらに望ましい。
【課題を解決するための手段】
【０００６】
さらに、さまざまな実施形態の他の望ましい特徴および特性が、添付の図面および上記の技術分野および背景とともに取り上げられる後続の詳細な説明および添付の特許請求の範囲から明らかとなろう。
【０００７】
以下、添付の図面とともに実施形態を説明する。図面において同様の参照符号は、同様の要素を示す。
【図面の簡単な説明】
【０００８】
【図１】一実施形態に応じた、誘導負荷を含む外部回路を駆動するように構成されるドライバ回路を含む電子システムの簡略図。
【図２】一実施形態に応じた、ショットキーダイオードを含むダイオード回路を有するＰ型横方向拡散金属酸化膜半導体電界効果トランジスタ（ＰＬＤＭＯＳＦＥＴ）の断面図。
【図３】一実施形態に応じた、図２のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図４】代替の実施形態に応じた、ショットキーダイオードと直列の抵抗回路網を含むダイオード回路を有する図２のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図５】別の代替の実施形態に応じた、ショットキーダイオードと並列の抵抗回路網を含むダイオード回路を有する図２のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図６】代替の実施形態に応じた、ＰＮ接合ダイオードを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図７】別の代替の実施形態に応じた、多結晶シリコンダイオードを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図８】一実施形態に応じた、図６および図７のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図９】代替の実施形態に応じた、ＰＮ接合ダイオードと直列の抵抗回路網を含むダイオード回路を有する図６、図７のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図１０】代替の実施形態に応じた、ＰＮ接合ダイオードと並列の回路網を含むダイオード回路を有する図６、図７のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図１１】一実施形態に応じた、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図１２】一実施形態に応じた、図１１のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図１３】一実施形態に応じた、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図１４】一実施形態に応じた、図１３のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図１５】一実施形態に応じた、誘導負荷を含む外部回路を駆動するように構成されるドライバ回路を含む電子システムの簡略図。
【図１６】代替の実施形態に応じた、ショットキーダイオードを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図１７】一実施形態に応じた、図１６のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図１８】代替の実施形態に応じた、ショットキーダイオードと直列の抵抗回路網を含むダイオード回路を有する図１６のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図１９】別の代替の実施形態に応じた、ショットキーダイオードと並列の抵抗回路網を含むダイオード回路を有する図１６のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図２０】代替の実施形態に応じた、ＰＮ接合ダイオードを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図２１】別の代替の実施形態に応じた、多結晶シリコンダイオードを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図２２】一実施形態に応じた、図２０および図２１のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図２３】代替の実施形態に応じた、ＰＮ接合ダイオードと直列の抵抗回路網を含むダイオード回路を有する図２０、図２１のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図２４】別の代替の実施形態に応じた、ＰＮ接合ダイオードと並列の抵抗回路網を含むダイオード回路を有する図２０、図２１のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図２５】一実施形態に応じた、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図２６】一実施形態に応じた、図２５のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図２７】一実施形態に応じた、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含むダイオード回路を有するＰＬＤＭＯＳＦＥＴの断面図。
【図２８】一実施形態に応じた、図２７のＰＬＤＭＯＳＦＥＴの簡略化された回路図。
【図２９】さまざまな実施形態に応じた、シンカ領域、ショットキーコンタクト、または基板上面にあるシンカ領域全体にわたって延在するＰＮ接合ダイオードのＰ型領域のリング状構成の簡略化された上面図。
【図３０】一実施形態に応じた、シンカ領域、および、基板上面にあるシンカ領域全体にわたっては延在しないＰＮ接合ダイオードのＰ型領域のリング状構成の簡略化された上面図。
【図３１】一実施形態に応じた、シンカ領域、第１のＰＮ接合ダイオードの第１のＰ型領域、および第２のＰＮ接合ダイオードの第２のＰ型領域のリング状構成の簡略化された上面図。
【図３２】別の代替の実施形態に応じた、デバイスの活性領域を取り囲むリング状シンカ領域の周りに交互の配列になるように配列されるショットキーコンタクトおよびＰ型領域の構成の簡略化された上面図。
【図３３】さまざまな実施形態に応じた、図２、図６、図７、図１１、図１３、図１６、図２０、図２１、図２５、および図２７に示されているデバイスを形成するとともに、それらのデバイスを誘導負荷を有するシステムに組み込むための方法を示す簡略化された流れ図。
【発明を実施するための形態】
【０００９】
下記の詳細な記載は本質的に例示に過ぎず、実施形態またはさまざまな実施形態の適用および使用を限定することは意図されていない。さらに、上記技術分野もしくは背景技術、または以下の詳細な説明で提示される、いかなる表示または暗示された理論によっても束縛されることは意図されていない。
【００１０】
簡潔かつ明瞭な説明のために、図面は一般的な構築様式を示し、既知の特徴および技法の説明および詳細は、実施形態の説明を不必要に曖昧にすることを回避するために省略される場合がある。加えて、図面内の要素は必ずしも原寸に比例して描かれてはいない。たとえば、さまざまな実施形態の理解の向上を助けるために、いくつかの図面内の要素または領域のうちのいくつかの寸法は同じまたは他の図面の他の要素または領域に対して誇張されている場合がある。
【００１１】
本記載および特許請求の範囲における「第１」、「第２」、「第３」、「第４」などの用語がある場合、これらは、同様の要素間で区別するために使用されることができ、必ずしも特定の連続する、または経時的な順序を説明するためのものではない。このように使用される用語は、本明細書に記載されている実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の順序で使用することが可能であるように、適切な状況下で置き換え可能であることが理解されるべきである。さらに、「備える（ｃｏｍｐｒｉｓｅ）」、「含む（ｉｎｃｌｕｄｅ）」、「有する（ｈａｖｅ）」といった用語およびそれらの任意の変化形は非排他的な包含をカバーするように意図され、それによって、要素のリストを含むプロセス、方法、製品、または装置が必ずしもそれらの要素に限定されず、明示的に列挙されていない、またはこのようなプロセス、方法、製品、または装置に内在する他の要素を含むことができる。本明細書および特許請求の範囲における「左（ｌｅｆｔ）」、「右（ｒｉｇｈｔ）」、「中（ｉｎ）」、「外（ｏｕｔ）」、「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上（ｕｐ）」、「下（ｄｏｗｎ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」、「上（ａｂｏｖｅ）」、「下（ｂｅｌｏｗ）」などの用語は、存在する場合、相対的な位置の説明を目的として使用されており、必ずしも空間における永久的な位置を記述するために使用されてはいない。本明細書に記載されている実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の向きで使用される場合があることが理解されるべきである。本明細書において使用される場合、「結合される（ｃｏｕｐｌｅｄ）」という用語は、電気的または非電気的な様式で直接的または間接的に接続されるものとして定義される。
【００１２】
本明細書に記載されている本発明のさまざまな実施形態は、その導電型のデバイスまたは構造に適切なさまざまなＰおよびＮドープ領域を有する特定の導電型の半導体デバイスおよび構造によって示されている。しかし、これは説明を簡便にするためのものに過ぎず、限定であることは意図されていない。Ｐ型領域がＮ型領域になり、またはその反対のこともあるように、導電型を交換することによって反対の導電型のデバイスまたは構造が提供されてもよいことを当業者は理解しよう。代替的には、以下に示されている特定の領域は、より一般的に「第１の導電型」および「第２の反対の導電型」であるものとして参照される場合があり、第１の導電型はＮまたはＰ型のいずれかであってよく、その場合、第２の反対の導電型はＰまたはＮ型のいずれかである、などである。さらに、限定であることは意図されず説明を簡便にするために、本発明のさまざまな実施形態はシリコン半導体に関して本明細書において説明されるが、当業者は、本発明はシリコンには限定されず、広範な半導体材料に適用されることを当業者は理解しよう。非限定的な例は、バルク形態もしくは層状形態もしくは薄膜形態もしくはセミコンダクタ・オン・インシュレータ（ＳＯＩ）の形態またはそれらの組み合わせのいずれかであってもよい、他のＩＶ族半導体材料、ならびにＩＩＩ−ＶおよびＩＩ−ＶＩ族半導体材料、有機半導体材料、ならびにそれらの組み合わせである。そのような材料は、単結晶もしくは多結晶もしくは非晶質またはそれらの組み合わせであってよい。
【００１３】
図１は、一実施形態に応じた、誘導負荷（ｉｎｄｕｃｔｉｖｅ  ｌｏａｄ）１３２を含む外部回路１３０を駆動するように構成されるドライバ回路１１０を含む電子システム１００の簡略図である。システム１００は自動車または他の車両内に実装されてもよく、誘導負荷１３２はモータの一部、または車両の他の誘導性構成要素を表す。代替的には、システム１００またはその派生物は、自動車または車両用途以外の用途に使用されてもよい。
【００１４】
一実施形態に応じて、ドライバ回路１１０はシステム・オン・チップ（ＳＯＣ）の一部であり、ドライバ回路１１０およびＳＯＣの他の部分は、単一の半導体基板（下記では「ＳＯＣ基板」と称する）上に形成される。たとえば、ＳＯＣは、さまざまな処理構成要素、メモリアレイ（たとえば、フラッシュアレイ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）アレイなど）、および他の回路をも含んでもよい。単純にするために、ＳＯＣの他の部分は、図１には示されていない。下記により詳細に説明されるように、実施形態は、望ましくない電流が誘導負荷１３２または他のソースからＳＯＣ基板内に注入されるのを低減するかまたはなくすように構成されるシステムおよび半導体構成要素に関する。
【００１５】
ドライバ回路１１０およびＳＯＣの他の部分は、少なくとも「ハイ・サイド・ゲート」（ＨＧ）ピン１４０、「ハイ・サイド・ソース」（ＨＳ）ピン１４１、「ロー・サイド・ゲート」（ＬＧ）ピン１４２、「ロー・サイド・ソース」（ＬＳ）ピン１４３、およびグランドピン１４４を介して外部回路１３０と結合される。本明細書においては「ピン」と称するが、ピン１４０〜１４４は、ピン、リード線、バンプ、ボール、または他のタイプのコンタクトの任意の組み合わせを含んでもよい。図１において、ピン１４０〜１４４を通る垂直な破線は、ＳＯＣ（ドライバ回路１１０を含む）と外部回路１３０との間の境界を表す。
【００１６】
上記のように、外部回路１３０は、誘導負荷１３２を含む。加えて、外部回路１３０は、一実施形態では、第１の「ハイサイド」ＦＥＴ１３３と、第２の「ローサイド」ＦＥＴ１３４と、シャント抵抗器（ｓｈｕｎｔ  ｒｅｓｉｓｔｏｒ）１３６とを含む。後により詳細に説明されるように、特定の状況下では、誘導負荷１３２は、注入電流のソースとしての役割を果たす場合があり、これはドライバ回路１１０に結合する。ハイサイドＦＥＴ１３３およびローサイドＦＥＴ１３４は各々、図１に示されるようにボディダイオードを含む。ＨＳピン１４１は、ノード１２０において誘導負荷１３２の入力端子、ハイサイドＦＥＴ１３３のソース、およびローサイドＦＥＴ１３４のドレインに結合される。ローサイドＦＥＴ１３４のソースは、ＬＳピン１４３に、およびシャント抵抗器１３６を介して接地に結合される。ハイサイドＦＥＴ１３３のゲートはＨＧピン１４０に結合され、ハイサイドＦＥＴ１３３は、ドライバ回路１１０からＨＧピン１４０を通じて受信される信号に応答してオンおよびオフにされる。ローサイドＦＥＴ１３４のゲートはＬＧピン１４２に結合され、ローサイドＦＥＴ１３４は、ドライバ回路１１０からＬＧピン１４２を通じて受信される信号に応答してオンおよびオフにされる。
【００１７】
一実施形態に応じて、ドライバ回路１１０は、第１の電流路に沿って、少なくとも第１のＮ型ＬＤＭＯＳ電界効果トランジスタ（ＮＬＤＭＯＳＦＥＴ）１１２および少なくとも第１のＰ型ＬＤＭＯＳＦＥＴ（ＰＬＤＭＯＳＦＥＴ）１１６を含む。ノード１５０は、ＮＬＤＭＯＳＦＥＴ１１２のドレインならびにＰＬＤＭＯＳＦＥＴ１１６のソースおよびボディをＨＧピン１４０に結合する。ノード１５１は、ＮＬＤＭＯＳＦＥＴ１１２のソースおよびボディならびにＰＬＤＭＯＳＦＥＴ１１６のドレインをＨＳピン１４１に結合する。第２の電流路に沿って、ドライバ回路１１０は、第２のＮＬＤＭＯＳＦＥＴ１１４および第２のＰＬＤＭＯＳＦＥＴ１１８をも含んでもよい。ノード１５２は、ＮＬＤＭＯＳＦＥＴ１１４のドレインならびにＰＬＤＭＯＳＦＥＴ１１８のソースおよびボディをＬＧピン１４２に結合する。ノード１５３は、ＮＬＤＭＯＳＦＥＴ１１４のソースおよびボディならびにＰＬＤＭＯＳＦＥＴ１１８のドレインをＬＳピン１４３に結合する。ＳＯＣ基板は、グランドピン１４４を通じてシステム接地（ｓｙｓｔｅｍ  ｇｒｏｕｎｄ）に接続される。
【００１８】
他の図面とともに後により詳細に説明されるように、ＰＬＤＭＯＳＦＥＴ１１６および１１８の活性領域は各々、分離構造（ｉｓｏｌａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）または分離「タブ」（たとえば、活性領域を取り囲むＮ型埋込層およびＮ型シンカ領域）内に形成されてもよい。加えて、ＮＬＤＭＯＳＦＥＴ１１２および１１４の活性領域は各々、分離構造内に同様に形成されてもよい。分離構造は、ＮＬＤＭＯＳＦＥＴ１１２および１１４ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８の活性領域をＳＯＣ基板の残りの部分から分離するように構成される。分離構造は、ＮＬＤＭＯＳＦＥＴ１１２および１１４ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８がボディバイアスによって動作することを可能にし得る。加えて、分離構造は、通常の動作条件下でＳＯＣ基板への電流注入を防止するのを助け得る。たとえば、図１において、ダイオード１１３および１１５は、ＮＬＤＭＯＳＦＥＴ１１２および１１４に関連付けられる埋込層−基板ダイオードを表し、ダイオード１１７および１１９は、ＰＬＤＭＯＳＦＥＴ１１６および１１８に関連付けられる埋込層−基板ダイオードを表し、ダイオード１１３、１１５、１１７、および１１９は、ピン１４１〜１４３が、ＳＯＣ基板に短絡することなく正電位にあることを可能にする。
【００１９】
或るシステムでは、ＰＬＤＭＯＳＦＥＴ１１６および１１８のソースならびにそれらの関連する分離構造は、メタライゼーション（ｍｅｔａｌｌｉｚａｔｉｏｎ）を通じて電気的に短絡され、それによって、ソース電極および分離構造は常に同じ電位にある。加えて、ＰＬＤＭＯＳＦＥＴ１１６および１１８において、ボディ領域は、基板表面において、またはその下で分離構造と融合されてもよく、この場合、分離構造（またはより具体的にはＮ型シンカ領域）は、ボディタイ（ｂｏｄｙ  ｔｉｅ）であるとみなされてもよい。ソース領域およびボディ領域は一般的に高電位（たとえば、Ｖｄｄ）に保持され、分離構造およびボディ領域を融合しながらソースを分離構造に短絡することによって、基板の、ボディ領域とＮ型埋込層との間の部分が最大Ｖｄｄにおいて全逆バイアスをより良く維持することが可能になる。同様に、ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレインならびにそれらの関連する分離構造は、メタライゼーションを通じて電気的に短絡され得、それによって、ドレイン電極および分離構造は、常に同じ電位にある。この構成は、ＮＬＤＭＯＳＦＥＴ１１２および１１４においてドリフト領域と各分離構造の埋込層との間の基板材料が、ドリフト領域および埋込層の両方からの最大Ｖｄｄにおいて全逆バイアスを維持することが可能ではあり得ないため、有益である。
【００２０】
電流搬送領域（たとえば、ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレイン領域、ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８のソース領域）をともにそれぞれＮＬＤＭＯＳＦＥＴ１１２および１１４の分離構造ならびにＰＬＤＭＯＳＦＥＴ１１６および１１８のボディに短絡することは多くの動作条件下で良好に作用し得るが、この構成は、特定の他の動作条件下では望ましくない電流がＳＯＣの基板に注入されることを可能にするおそれがある。たとえば、ドライバ回路１１０がハイサイドＦＥＴ１３３を（たとえば、ＮＬＤＭＯＳＦＥＴ１１２をオンにすることによって）オフにした瞬間、ローサイドＦＥＴ１３４もオフになる（たとえば、ＮＬＤＭＯＳＦＥＴ１１４が導通している）。この状態において、誘導負荷１３２内の電流は、ローサイドＦＥＴ１３４のボディダイオードが順方向バイアスされるまでＨＳピン１４１を負にプッシュし得る。ドライバ回路１１０は、いくらかの時間の後、ローサイドＦＥＴ１３４の電力損失（ｐｏｗｅｒ  ｄｉｓｓｉｐａｔｉｏｎ）を低下させるために、ローサイドＦＥＴ１３４をオンにするように制御され得る。次いで、ノード１２０およびＨＳピン１４１（ならびに、したがって、ＮＬＤＭＯＳＦＥＴ１１２のソースおよびボディ）における負電位が、誘導負荷電流に、シャント抵抗器１３６の抵抗およびローサイドＦＥＴ１３４のＲＤＳＯＮの合計を乗算した値によって定義される。ＬＳピン１４３（ならびにＮＬＤＭＯＳＦＥＴ１１４のソースおよびボディ）上で、より低い負電位が、誘導負荷電流に、シャント抵抗器１３６の抵抗を乗算した値によって定義される。ハイサイドＦＥＴ１３３がオフになった後しばらくの間、ＮＬＤＭＯＳＦＥＴ１１２および１１４は、正ゲート−ソース電圧（Ｖｇｓ）を有し、したがって、ドレインがＮＬＤＭＯＳＦＥＴ１１２および１１４のソースと短絡するようにする。ＮＬＤＭＯＳＦＥＴ１１２および１１４のドレイン電極および分離構造が短絡されるに過ぎないシステムでは、ＨＳピン１４１およびＬＳピン１４３上の負電位はその後、ＮＬＤＭＯＳＦＥＴ１１２および１１４の導電性チャネルを通じて、ノード１５０、１５２およびＳＯＣ基板内の少なくとも２つの注入部位（Ｎ型領域）にアクセスし得る。ＨＳピン１４１上の負電位は、ＬＳピン１４３上の負電位よりも大きいため、ＨＳピン１４１上の負電位の結果としての電流注入に関する電位は、ＬＳピン１４３上の負電位の結果としての電流注入に関する電位よりも大きな問題である。長い時間期間にわたるローサイドＦＥＴ１３４のボディダイオードにおける高い電力損失を回避するために、ローサイドＦＥＴ１３４は、ハイサイドＦＥＴ１３３がオフになった直後に（すなわち、ＮＬＤＭＯＳＦＥＴ１１４をオフにすることによって）、オンにされる。しかしながら、ノード１２０（および、したがってＨＳピン１４１）における電位は依然として負となり、電流注入の問題はより低い度合いであるにせよ、依然として存在し得る。
【００２１】
さまざまな実施形態に応じて、ドライバ回路１１０はさらに、上記または他の動作条件下でＳＯＣ基板内への電流注入を低減するかまたはなくすように構成される回路を含む。より詳細には、一実施形態において、ドライバ回路１１０は、ＮＬＤＭＯＳＦＥＴ１１２のドレイン領域と分離構造との間に結合される第１のダイオード回路１６０と、ＮＬＤＭＯＳＦＥＴ１１４のドレイン領域と分離構造との間に結合される第２のダイオード回路１６１と、ＰＬＤＭＯＳＦＥＴ１１６のソース領域と分離構造との間に結合される第３のダイオード回路１６２と、ＰＬＤＭＯＳＦＥＴ１１８のソース領域と分離構造との間に結合される第４のダイオード回路１６３とを含む。ダイオード回路１６０〜１６３をこれらのロケーションに挿入することによって、注入電流（ｉｎｊｅｃｔｉｏｎ  ｃｕｒｒｅｎｔ）が低減またはなくなることができる。より具体的には、注入部位（ｉｎｊｅｃｔｉｏｎ  ｓｉｔｅｓ）がダイオード回路１６０〜１６３の後ろに移動させられ、したがって、ＨＳピン１４１および／またはＬＳピン１４３上の所与の電位においてＳＯＣ基板内に注入され得る電流が大きく制限される。たとえば、通常の動作との関連でハイ側がオフになっている間、ＨＳピン１４１上の電圧は約−０．３ボルト〜約−６．０ボルト（または何らかの他の通常動作値）の間で負で変動し得る。さまざまな実施形態に応じて、ダイオード回路１６０〜１６３は、用途に応じて、最低通常負動作電圧よりも大きい、小さい、または等しい降伏電圧を有するダイオードを含んでもよい。図１には示されていないが、ドライバ回路１１０は、同様に、ＳＯＣ基板内への電流注入を低減またはなくす目的でそれらのドレインまたはソース領域と分離構造との間に結合されるダイオード回路を含む追加のＮＬＤＭＯＳＦＥＴデバイスおよび／またはＰＬＤＭＯＳＦＥＴデバイスを含んでもよい。
【００２２】
本明細書において使用される場合、「ダイオード回路」は、１以上のダイオードを含む回路である。残りの図面に関連して後により詳細に説明されるように、「ダイオード」は、ショットキーコンタクトおよびドープ半導体領域、ＰＮ接合、多結晶シリコンダイオード、ならびにこれらのまたは他のダイオード構成要素の組み合わせから形成されてもよい。また、本明細書において「ダイオード」を参照する場合、この用語は単一のダイオードまたは複数のダイオードの直列もしくは並列の構成を含んでもよいことを理解されたい。また、本明細書において「抵抗回路網（Ｒｅｓｉｓｔｉｖｅ  Ｎｅｔｗｏｒｋ）」を参照する場合、この用語は単一の抵抗器または複数の抵抗器の直列もしくは並列の構成を含んでもよいことを理解されたい。後により詳細に説明されるように、本明細書において説明される「ダイオード回路」の実施形態は少なくとも１つのダイオードを含み、１つ以上の他の構成要素（たとえば、ダイオード回路のダイオード（複数の場合もあり）と直列および／または並列の１つ以上の抵抗回路網または他の構成要素）をも含んでもよい。
【００２３】
ＰＬＤＭＯＳＦＥＴ（たとえば、ＰＬＤＭＯＳＦＥＴ１１６）および関連するダイオード回路（たとえば、ダイオード回路１６２）の実施形態を下記により詳細に説明する。たとえば、一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１１６のソース領域および分離構造を結合するダイオード回路１６２は、ショットキーダイオードを含む。そのような実施形態は図２に示されており、この図は、下記により詳細に説明されるように、ショットキーダイオードを含むダイオード回路（たとえば、図１のダイオード回路１６２）を有するＰＬＤＭＯＳＦＥＴ２００（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）の断面図である。一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２００（ならびに図６、図７、図１１、および図１３のＰＬＤＭＯＳＦＥＴ６００、７００、１１００、１３００、後述）のさまざまな領域は、図２に示されている断面に垂直な面内に配向されるリング状構成を有する。本明細書における図面および記載は二重ゲートフィンガ構成に特に当てはまるが、本発明の主題の範囲は、そのような構成には限定されない。本明細書における記載に基づいて、当業者は示され記載されている実施形態を、隣接するゲートフィンガがドレイン（たとえば、ドレイン領域２３６）を共有し得る、複数（すなわち、＞２）のゲートフィンガを含む構成に適用させるように改変する方法を理解するであろう。
【００２４】
ＰＬＤＭＯＳＦＥＴ２００は、基板上面２１２を有する半導体基板２１０（たとえば、図１に関連して説明されたＳＯＣ基板）内およびその上に形成される。一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２００は、分離構造を含み、分離構造は、ＰＬＤＭＯＳＦＥＴ２００の活性領域２３０（すなわち、基板２１０の、内部に能動素子が形成される領域）に関連付けられる基板の部分２１６を実質的に取り囲む。言い換えれば、能動素子（ａｃｔｉｖｅ  ｄｅｖｉｃｅ）は、分離構造によって収容されるとみなされてもよい。分離構造は箱型構造であり、箱形構造は、Ｎ型埋込層（ＮＢＬ）２２０（基板上面２１２の下の或る深さに位置する）、および基板上面２１２からＮＢＬ２２０の深さまで伸長するＮ型シンカ領域２２２から形成される。シンカ領域２２２は、シンカ領域２２２がＮＢＬ２２０まで伸長することを可能にするのに十分なインプラントエネルギーを有する一回のインプラント手順（ｓｉｎｇｌｅ  ｉｍｐｌａｎｔａｔｉｏｎ  ｐｒｏｃｅｄｕｒｅ）を使用して形成されてもよく、または、シンカ領域２２２は、異なるインプラントエネルギーを有する複数回のインプラント手順を使用し、したがって、異なる深さに一連の相互接続されるシンカ部分領域が形成されるように形成されてもよい。
【００２５】
ＰＬＤＭＯＳＦＥＴ２００はさらに、活性領域２３０内に形成される能動素子を含む。一実施形態に応じて、能動素子は、Ｐ型ドリフト領域２３２と、Ｎ型ボディ領域２３４と、Ｐ型ドレイン領域２３６と、Ｐ型ソース領域２３８と、ゲート電極２４２と（ならびに、対応するゲート絶縁膜、参照番号なし）を含む。ドリフト領域２３２は、活性領域２３０の中心部分内に形成され、基板上面２１２から、ＮＢＬ２２０よりも浅い深さまで基板２１０内に伸長する。ドレイン領域２３６はドリフト領域２３２内に形成され、ドリフト領域２３２よりも高濃度にドープされる。ドレイン領域２３６は、基板上面２１２から、ドリフト領域２３２よりも著しく浅い深さまで基板２１０内に伸長する。導電性相互接続（ｃｏｎｄｕｃｔｉｖｅ  ｉｎｔｅｒｃｏｎｎｅｃｔ）は、ドレイン領域２３６をドレイン端子２６６に電気的に結合する。
【００２６】
ボディ領域２３４は、ドリフト領域２３２とシンカ領域２２２との間に形成され、基板上面２１２から基板２１０内へＮＢＬ２２０の深さよりも浅く、ドリフト領域２３２の深さよりも深い場合がある深さまで伸長する（ただし、ボディ領域２３４はドリフト領域２３２の深さよりも浅いかまたは実質的に等しい深さまで伸長してもよい）。一実施形態では、ボディ領域２３４はドリフト領域２３２に当接する。加えて、ボディ領域２３４は、図２に示されるように一実施形態ではシンカ領域２２２と融合される。したがって、分離構造（またはより具体的にはシンカ領域２２２）は、ボディタイであるとみなされてもよい。代替の実施形態では、ボディ領域２３４は、ドリフト領域２３２および／もしくはシンカ領域２２２から横方向に分離されてもよく（たとえば、ボディ領域１６３４がＰ型間隙１６３７によってシンカ領域１６２２から分離される図１６の実施形態のように）、またはボディ領域２３４は、ドリフト領域２３２および／もしくはシンカ領域２２２に重なってもよい（そのチャネルまたはドリフト領域２３２および／もしくはシンカ領域２２２におけるものとは異なるドーパントプロファイルを有する領域が作成される）。ソース領域２３８は、ボディ領域２３４内に形成され、基板上面２１２から基板２１０内へボディ領域２３４の深さよりも著しく浅い深さまで伸長する。ソース領域２３８は、ドリフト領域２３２よりも高濃度にドープされてもよい。概してドレイン領域２３６とソース領域２３８との間で、基板上面２１２上のゲート酸化膜の上にゲート電極２４２が形成される。導電性相互接続は、ゲート電極２４２をゲート端子２６４に電気的に結合する。
【００２７】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２００はさらに、図２に示されるように、さまざまなシャロー・トレンチ・アイソレーション（ＳＴＩ）構造２５０、２５２を含んでもよい。たとえば、基板上面２１２において、ＳＴＩ２５０はドリフト領域２３２内でドレイン領域２３６に当接し、ＳＴＩ２５２はソース領域２３８と分離構造（またはより詳細には、シンカ領域２２２）との間に位置付けられる。代替の実施形態では、ＳＴＩ構造２５０および／または２５２のいずれかまたは両方が除外されてもよい。たとえば、ＳＴＩ２５２が除外されてもよく、ソース領域２３８とシンカ領域２２２とがともに短絡されてもよい。加えて、ＳＴＩ２５０が除外されてもよく、それによってＰＬＤＭＯＳＦＥＴ２００が図２に示されている「電界ドリフト素子（ｆｉｅｌｄ  ｄｒｉｆｔ  ｄｅｖｉｃｅ）」ではなく「能動ドリフト素子（ａｃｔｉｖｅ  ｄｒｉｆｔ  ｄｅｖｉｃｅ）」となる。ＳＴＩ２５０を含むことによって高いゲート−ドレイン電位が可能になり、一方でゲート酸化膜が破断する危険性が低減される。また他の代替の実施形態では、ＳＴＩ構造のうちのいくつかまたはすべては、そうでなければ表面においてさまざまな領域をともに短絡することになるシリサイド（Ｓｉｌｉｃｉｄｅｓ）の形成を防止するシリサイドブロック層に置き換えられてもよい。
【００２８】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２００は、ソース領域２３８と分離構造との間に接続されるダイオード回路（たとえば、図１のダイオード回路１６２）をさらに含む。より詳細には、ダイオード回路は、ショットキーコンタクト２４６（たとえば、基板上面２１２上でシリサイドを用いて形成される）とシンカ領域２２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。代替の実施形態では、ショットキーコンタクト２４６は、基板上面２１２と同一平面上にない側壁（ｓｉｄｅｗａｌｌ）または他の表面上に、形成されてもよい。一実施形態に応じて、導電性相互接続は、ソース領域２３８、ショットキーコンタクト２４６、およびソース端子２６２を電気的に相互接続する。ショットキーダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されるが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【００２９】
上述のように、代替の実施形態に応じて、ボディ領域（たとえば、図１６のボディ領域１６３４）はシンカ領域（たとえば、図１６のシンカ領域１６２２）から横方向に分離されてよく、それによって、（たとえば、後述する図１６の実施形態におけるように）ボディ領域とシンカ領域との間にＰ型間隙が存在することになる。加えて、領域間の分離を保証するためにＳＴＩ構造（たとえば、図１６のＳＴＩ構造１６５４）またはシリサイドブロック層が、基板表面に含まれてもよい。Ｐ型間隙は、分離構造内のＰ型基板（たとえば、図１６の基板１６１０の部分１６１６）の一部分（たとえば、図１６の部分１６３７）（ボディ領域とシンカ領域との間の基板上面に向かって伸長する）から、または、基板上面から伸張するとともにボディ領域とシンカ領域との間に位置するＰ型ウェル領域から形成されてもよい。そのような実施形態では、ＰＬＤＭＯＳＦＥＴ（たとえば、図１６のＰＬＤＭＯＳＦＥＴ１６００）は、ボディ領域内に形成されるＮ型ボディコンタクト領域（たとえば、図１６のボディコンタクト領域１６３５）をさらに含んでもよい（たとえば、ソース領域とシンカ領域との間にあり、当該ボディコンタクト領域はＳＴＩ構造またはシリサイドブロック層によってソース領域から分離されてもよい）。ボディコンタクト領域およびソース領域（たとえば、図１６のソース領域１６３８）は、導電性相互接続を通じて電気的に結合（短絡）されてもよく、ダイオード回路（たとえば、図１５のダイオード回路１５６２）は、分離構造（たとえば、図１６のシンカ領域１６２２）と短絡されたソースおよびボディ領域との間に電気的に結合されてもよい。通常動作中、ボディ領域、ソース領域、および分離構造がすべて高い電位にあるとき、分離構造およびボディ領域は、いずれが先にくるかにかかわらず、それらの間のＰ型間隙の横方向空乏層（たとえば、それらの間の降伏の前に完全に使い果たされ得る）を通じて、またはＰ型基板の、ボディ領域とＮＢＬ（たとえば、図１６のＮＢＬ１６２０）との間の部分の垂直空乏層を通じて実効的に短絡されることができる。
【００３０】
図３は、一実施形態に応じた、図２のＰＬＤＭＯＳＦＥＴ２００の簡略化された回路図３００である。図２も参照すると、端子３６２（たとえば、端子２６２）はソース領域（たとえば、ソース領域２３８）と結合され、端子３６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）と結合され、端子３６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）と結合される。
【００３１】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴはまた、ソース領域（たとえば、ソース領域２３８）とデバイスの分離構造との間で電気的に結合されるショットキーダイオード３４６（たとえば、ショットキーコンタクト２４６とシンカ領域２２２との間の接合部）をも含む。より具体的には、ショットキーダイオード３４６のアノードはソース領域に結合され、ショットキーダイオード３４６のカソードは分離構造（たとえば、シンカ領域２２２とＮＢＬ２２０との組み合わせ）によって形成される。ノード３２０において、ダイオード３１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【００３２】
ソース電位が高められる通常の動作中、ショットキーダイオード３４６は順方向にバイアスされる。したがって、分離構造の電位は、ショットキー障壁において小さな順方向電圧降下のみでソース領域の電位に密接に追随する。他方、ソース電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード３４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）によって維持される。ソース電位が負になるときに分離構造の電位を維持することによって、そうでなければソースおよび分離構造が単に短絡された場合に発生し得る基板内へのキャリア注入が低減されるかまたはなくなり得、したがって、隣接回路ブロックの混乱（ｄｉｓｒｕｐｔｉｏｎ）が回避される。
【００３３】
別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６２）は、ショットキーダイオードと直列の抵抗回路網を含んでもよい。たとえば、図４は、代替の実施形態に応じた、ショットキーダイオード４４６と直列の抵抗回路網４１０を含むダイオード回路を有する図２のＰＬＤＭＯＳＦＥＴ２００の簡略化された回路図４００である。図３の実施形態と同様に、端子４６２（たとえば、端子２６２）はソース領域（たとえば、ソース領域２３８）と結合され、端子４６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）と結合され、端子４６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）と結合される。
【００３４】
ショットキーダイオード４４６（たとえば、ショットキーコンタクト２４６とシンカ領域２２２との間の接合部）および抵抗回路網４１０は、ソース領域（たとえば、ソース領域２３８）とデバイスの分離構造との間に電気的に直列に結合される。たとえば、抵抗回路網４１０は、多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ２５２上に）位置してもよい。代替的には、抵抗回路網４１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ソース電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード４４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）と直列の抵抗回路網４１０にわたる電圧降下によって維持される。ショットキーダイオード４４６と抵抗回路網４１０との組み合わせは、ショットキーダイオード４４６を構築する上でのより大きな柔軟性をもたらし得る。加えて、ＰＬＤＭＯＳＦＥＴの完全性の維持において全体的に最適な結果を達成するために抵抗回路網４１０の値を選択する際に、基板注入を低減しながら静電放電（ＥＳＤ）ロバスト性が達成され得る。より具体的には、たとえば、ショットキーダイオード４４６が降伏に陥る状況下（たとえば、ＥＳＤストレス中）では、ショットキーダイオード４４６を流れる電流は、抵抗回路網４１０によってその容量の範囲に制限され、したがって、ＥＳＤ事象がショットキーダイオード４４６に損傷を与え得る可能性が低減される。
【００３５】
また別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６２）は、ショットキーダイオードと並列の抵抗回路網を含んでもよい。たとえば、図５は、代替の実施形態に応じた、ショットキーダイオード５４６と並列の抵抗回路網５１０を含むダイオード回路を有する図２のＰＬＤＭＯＳＦＥＴ２００の簡略化された回路図５００である。図２の実施形態と同様に、端子５６２（たとえば、端子２６２）はソース領域（たとえば、ソース領域２３８）と結合され、端子５６４（たとえば、端子２６４）はゲート電極（たとえば、ゲート電極２４２）と結合され、端子５６６（たとえば、端子２６６）はドレイン領域（たとえば、ドレイン領域２３６）と結合される。
【００３６】
ショットキーダイオード５４６（たとえば、ショットキーコンタクト２４６とシンカ領域２２２との間の接合部）および抵抗回路網５１０は、ソース領域（たとえば、ソース領域２３８）とデバイスの分離構造との間に電気的に並列に結合される。たとえば、抵抗回路網５１０は多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ２５２上に）位置してもよい。代替的には、抵抗回路網５１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ソース電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード５４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）と並列の抵抗回路網５１０にわたる電圧降下によって維持される。図４に関連して説明されたダイオード回路のように、ショットキーダイオード５４６と抵抗回路網５１０との組み合わせは、ショットキーダイオード５４６を構築する上でのより大きな柔軟性をもたらし得る。加えて、抵抗回路網５１０は、特定の状況下で、分離構造の電位をＰＬＤＭＯＳＦＥＴのソース電位により近く維持するように機能し得る。たとえば、ソース電位が（まだ正であるが）下降しているとき、分離構造の電位は、ショットキーダイオード５４６のキャパシタンスのみによって引き下げられ、これは十分である場合もあり、または十分でない場合もある。そのような場合、抵抗回路網５１０は、分離構造の電位をソース電位に向けて放電するのに役立ち得る。ソース電位が負に遷移するといくらかのわずかなキャリア注入が加えられ得るが、抵抗回路網５１０はキャリア注入の量を制限し得る。
【００３７】
図４および図５に関連して説明された実施形態において、ダイオード回路（たとえば、図１のダイオード回路１６２）は、ショットキーダイオード（たとえば、ショットキーダイオード４４６、５４６）と、ショットキーダイオードと直列に結合される抵抗回路網（抵抗回路網４１０）またはショットキーダイオードと並列に結合される抵抗回路網（抵抗回路網５１０）のいずれかとを含む。別の代替の実施形態では、ダイオード回路は、直列結合抵抗回路網構成および並列結合抵抗回路網構成の両方によってもたらされ得る利点を実現するために、ショットキーダイオードと、ショットキーダイオードと直列に結合される第１の抵抗回路網および並列に結合される第２の抵抗回路網とを含んでもよい。
【００３８】
図２〜図５に関連して説明された実施形態において、ＰＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）のソース領域および分離構造を結合するダイオード回路（たとえば、図１のダイオード回路１６２）は、ショットキーダイオードを含む。他の実施形態に応じて、ＰＬＤＭＯＳＦＥＴの一実施形態のソース領域および分離構造を結合するダイオード回路は、代わりに、ＰＮ接合ダイオード（たとえば、ＰＮ接合（図６）または多結晶シリコンダイオード（図７）のいずれかを含む）を含む。たとえば、図６および図７は、各々がＰＮ接合ダイオードを含むダイオード回路（たとえば、図１のダイオード回路１６２）を有するＰＬＤＭＯＳＦＥＴ６００、７００（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）の断面図である。ＰＬＤＭＯＳＦＥＴ６００、７００（図６、図７）の構造の多くは図２に関連して詳細に説明されたＰＬＤＭＯＳＦＥＴ２００の構造と同様である。簡潔にするために、同様の構造的要素は下記には詳細には説明されず、図２に関連した説明が図６および図７にも等しく適用されるように意図される。加えて、図６および図７の共通の要素を下記ともに説明し、それらのデバイス間の相違をその後明記する。
【００３９】
ＰＬＤＭＯＳＦＥＴ６００、７００は、基板上面６１２、７１２を有するＰ型半導体基板６１０、７１０（たとえば、図１に関連して説明されたＳＯＣ基板）内およびその上に形成される。各ＰＬＤＭＯＳＦＥＴ６００、７００は、基板６１０、７１０の、ＰＬＤＭＯＳＦＥＴ６００、７００の活性領域６３０、７３０に対応する部分６１６、７１６を実質的に取り囲む分離構造を含む。分離構造は、（基板上面６１２、７１２の下の或る深さに位置する）ＮＢＬ６２０、７２０、および基板上面６１２、７１２からＮＢＬ６２０、７２０の深さまで伸長するＮ型シンカ領域６２２、７２２から形成される。ＰＬＤＭＯＳＦＥＴ６００、７００は、活性領域６３０、７３０内に形成される能動素子（ａｃｔｉｖｅ  ｄｅｖｉｃｅ）をさらに含む。一実施形態に応じて、能動素子は、Ｐ型ドリフト領域６３２、７３２と、Ｎ型ボディ領域６３４、７３４と、Ｐ型ドレイン領域６３６、７３６と、Ｐ型ソース領域６３８、７３８と、ゲート電極６４２、７４２とを含む。一実施形態では、ボディ領域６３４、７３４はドリフト領域６３２、７３２に当接する。加えて、ボディ領域６３４、７３４は、図６および図７に示されるように一実施形態ではシンカ領域６２２、７２２と融合される。したがって、分離構造（またはより具体的にはシンカ領域６２２、７２２）は、ボディタイであるとみなされてもよい。代替の実施形態では、ボディ領域６３４、７３４は、ドリフト領域６３２、７３２および／もしくはシンカ領域６２２、７２２から横方向に分離されてもよく（たとえば、ボディ領域２０３４、２１３４がＰ型間隙２０３７、２１３７によってシンカ領域２０２２、２１２２から分離される図２０および図２１の実施形態におけるように）、またはボディ領域６３４、７３４は、ドリフト領域６３２、７３２および／もしくはシンカ領域６２２、７２２に重なってもよい（そのチャネルまたはドリフト領域６３２、７３２および／もしくはシンカ領域６２２、７２２におけるものとは異なるドーパントプロファイルを有する領域が作成される）。導電性相互接続がドレイン領域６３６、７３６をドレイン端子６６６、７６６に電気的に結合する。同様に、導電性相互接続は、ゲート電極６４２、７４２をゲート端子６６４、７６４に電気的に結合する。ＰＬＤＭＯＳＦＥＴ６００、７００は、ＳＴＩ構造６５０、７５０、６５２、および７５２をさらに含んでもよい。代替の実施形態では、ＳＴＩ構造６５０、７５０、６５２、および／または７５２のうちのいくつかまたはすべてが除外されてもよい。また他の代替の実施形態では、ＳＴＩ構造のうちのいくつかまたはすべては、シリサイドブロック層に置き換えられてもよい。
【００４０】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ６００（図６）は、ソース領域６３８と分離構造との間に接続されるＰＮ接合ダイオードを含むダイオード回路（たとえば、図１のダイオード回路１６２）をさらに含む。より詳細には、ＰＬＤＭＯＳＦＥＴ６００は、シンカ領域６２２内に伸長するＰ型領域６４６をさらに含み、Ｐ型領域６４６はＰ型ドリフト領域６３２よりも高濃度にドープされてもよい。Ｐ型領域６４６とシンカ領域６２２との間のＰＮ接合は、ダイオード回路のＰＮ接合ダイオードを形成する。一実施形態に応じて、導電性相互接続がソース領域６３８、Ｐ型領域６４６、およびソース端子６６２を電気的に結合する。ＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ＰＮ接合ダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【００４１】
別の実施形態に応じて、ＰＬＤＭＯＳＦＥＴ７００（図７）は、ソース領域７３８と、シンカ領域７２２内に伸長するＮ型領域７２４との間に接続される、多結晶シリコンダイオード７４６を含むダイオード回路（たとえば、図１のダイオード回路１６２）をさらに含み、Ｎ型領域７２４は、シンカ領域７２２に対する抵抗接点をもたらすためにシンカ領域７２２よりも高濃度にドープされる。たとえば、多結晶シリコンダイオード（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎ  Ｄｉｏｄｅ）７４６は、多結晶シリコンダイオード７４６の降伏電圧を定義する中性スペーサ領域によって分離されるＰ型領域およびＮ型領域から形成されてもよい。ポリシリコンダイオード（Ｐｏｌｙｓｉｌｉｃｏｎ  Ｄｉｏｄｅ）７４６は、基板の上面の分離された領域上に（たとえば、図示されているようにＳＴＩ７５２上に）形成されてもよい。代替的には、ダイオード７４６は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。一実施形態では、多結晶シリコンダイオード７４６は、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい、用途に応じた所望の逆方向降伏電圧を提供するように設計されてもよい（たとえば、約−０．３ボルト〜約−１４．０ボルトの範囲内の降伏電圧であるが、より小さいまたはより大きい降伏電圧も達成されてもよい）。一実施形態に応じて、導電性相互接続がソース領域７３８、多結晶シリコンダイオード７４６のアノード、およびソース端子７６２を電気的に結合する。追加の導電性相互接続が、基板上面７１２において多結晶シリコンダイオード７４６のカソードをシンカ領域７２２に電気的に結合する。
【００４２】
図８は、一実施形態に応じた、図６および図７のＰＬＤＭＯＳＦＥＴ６００、７００の簡略化された回路図８００である。図６および図７も参照すると、端子８６２（たとえば、端子６６２、７６２）はソース領域（たとえば、ソース領域６３８、７３８）と結合され、端子８６４（たとえば、端子６６４、７６４）はゲート電極（たとえば、ゲート電極６４２、７４２）と結合され、端子８６６（たとえば、端子６６６、７６６）はドレイン領域（たとえば、ドレイン領域６３６、７３６）と結合される。
【００４３】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴは、ソース領域（たとえば、ソース領域６３８、７３８）とデバイスの分離構造との間に電気的に結合されるＰＮ接合ダイオード８４６（たとえば、Ｐ＋領域６４６とシンカ領域６２２との間に形成されるＰＮ接合ダイオード、または多結晶シリコンダイオード７４６）をも含む。より具体的には、ＰＮ接合ダイオード８４６のアノードはソース領域に結合され、ＰＮ接合ダイオード８４６のカソードは分離構造（たとえば、シンカ領域６２２、７２２とＮＢＬ６２０、７２０との組み合わせ）によって形成される。ノード８２０において、ダイオード８１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【００４４】
ソース電位が高められる通常の動作中、ＰＮ接合ダイオード８４６は、順方向にバイアスされる。したがって、分離構造の電位は、ＰＮ接合において小さな順方向電圧降下でソース領域の電位に密接に追随する。他方、ソース電位が負電圧に遷移すると、分離構造の電位はＰＮ接合ダイオード８４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）によって維持される。図２に関連して既に説明された実施形態のように、ソース電位が負になるときに分離構造の電位を維持することによって、そうでなければソースおよび分離構造が単に短絡された場合に発生し得る基板内へのキャリア注入が低減またはなくされ得、それによって、隣接する回路ブロックの混乱が回避される。
【００４５】
別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６２）は、ＰＮ接合ダイオードと直列の抵抗回路網を含んでもよい。たとえば、図９は、代替の実施形態に応じた、ＰＮ接合ダイオード９４６と直列の抵抗回路網９１０を含むダイオード回路を有する図６、図７のＰＬＤＭＯＳＦＥＴ６００、７００の簡略化された回路図９００である。図８の実施形態と同様に、端子９６２（たとえば、端子６６２、７６２）はソース領域（たとえば、ソース領域６３８、７３８）と結合され、端子９６４（たとえば、端子６６４、７６４）は、ゲート電極（たとえば、ゲート電極６４２、７４２）と結合され、端子９６６（たとえば、端子６６６、７６６）は、ドレイン領域（たとえば、ドレイン領域６３６、７３６）と結合される。
【００４６】
ＰＮ接合ダイオード９４６（たとえば、Ｐ＋領域６４６とシンカ領域６２２との間に形成されるＰＮ接合ダイオード、または多結晶シリコンダイオード７４６）および抵抗回路網９１０は、ソース領域（たとえば、ソース領域６３８、７３８）とデバイスの分離構造との間に電気的に直列に結合される。たとえば、抵抗回路網９１０は、多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ６５２、７５２上に）位置してもよい。代替的には、抵抗回路網９１０は、他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ソース電位が負電圧に遷移すると、分離構造の電位は、ＰＮ接合ダイオード９４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）と直列の抵抗回路網９１０にわたる電圧降下によって維持される。図４に関連して既に説明された実施形態のように、ＰＮ接合ダイオード９４６と抵抗回路網９１０との組み合わせが、特定の有利な効果を提供し得る。
【００４７】
また別の実施形態に応じて、ダイオード回路（たとえば、図１のダイオード回路１６２）は、ＰＮ接合ダイオードと並列の抵抗回路網を含んでもよい。たとえば、図１０は、代替の実施形態に応じた、ＰＮ接合ダイオード１０４６と並列の抵抗回路網１０１０を含むダイオード回路を有する図６、図７のＰＬＤＭＯＳＦＥＴ６００、７００の簡略化された回路図１０００である。図８の実施形態と同様に、端子１０６２（たとえば、端子６６２、７６２）は、ソース領域（たとえば、ソース領域６３８、７３８）と結合され、端子１０６４（たとえば、端子６６４、７６４）はゲート電極（たとえば、ゲート電極６４２、７４２）と結合され、端子１０６６（たとえば、端子６６６、７６６）は、ドレイン領域（たとえば、ドレイン領域６３６、７３６）と結合される。
【００４８】
ＰＮ接合ダイオード１０４６（たとえば、Ｐ＋領域６４６とシンカ領域６２２との間に形成されるＰＮ接合ダイオード、または多結晶シリコンダイオード７４６）および抵抗回路網１０１０は、ソース領域（たとえば、ソース領域６３８、７３８）とデバイスの分離構造との間に電気的に並列に結合される。たとえば、抵抗回路網１０１０は、多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ６５２、７５２上に）位置してもよい。代替的には、抵抗回路網１０１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ソース電位が負電圧に遷移すると、分離構造の電位はＰＮ接合ダイオード１０４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）と並列の抵抗回路網１０１０にわたる電圧降下によって維持される。図５に関連して既に説明されたダイオード回路のように、ＰＮ接合ダイオード１０４６と抵抗回路網１０１０との組み合わせが、特定の有利な効果を提供し得る。
【００４９】
図９および図１０に関連して説明された実施形態において、ダイオード回路（たとえば、図１のダイオード回路１６２）は、ＰＮ接合ダイオード（たとえば、ＰＮ接合ダイオード９４６、１０４６）と、ＰＮ接合ダイオードと直列に結合される抵抗回路網（抵抗回路網９１０）またはＰＮ接合ダイオードと並列に結合される抵抗回路網（抵抗回路網１０１０）のいずれかとを含む。別の代替の実施形態では、ダイオード回路は、直列結合抵抗回路網構成および並列結合抵抗回路網構成の両方によってもたらされ得る利点を実現するために、ＰＮ接合ダイオードと、ＰＮ接合ダイオードと直列に結合される第１の抵抗回路網および並列に結合される第２の抵抗回路網の両方を含んでもよい。
【００５０】
図２〜図１０に関連して説明された実施形態において、ＰＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）のソース領域および分離構造を結合するダイオード回路（たとえば、図１のダイオード回路１６２）は、ショットキーダイオードまたはＰＮ接合ダイオードのいずれかを含む。他の実施形態に応じて、ＰＬＤＭＯＳＦＥＴの一実施形態のソース領域および分離構造を結合するダイオード回路は、代わりに、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含む。たとえば、図１１および図１３は、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１のダイオード回路１６２）を各々有するＰＬＤＭＯＳＦＥＴ１１００、１３００（たとえば、図１のＰＬＤＭＯＳＦＥＴ１１６）の断面図である。ここでも、ＰＬＤＭＯＳＦＥＴ１１００、１３００（図１１、図１３）の構造の多くは図２に関連して詳細に説明されたＰＬＤＭＯＳＦＥＴ２００の構造と同様である。簡潔にするために、同様の構造的要素は下記には詳細には説明されず、図２に関連した説明が図１１および図１３にも等しく適用されるように意図される。加えて、図１１および図１３の共通の要素を下記ともに説明し、それらのデバイス間の相違をその後明記する。
【００５１】
ＰＬＤＭＯＳＦＥＴ１１００、１３００は、基板上面１１１２、１３１２を有するＰ型半導体基板１１１０、１３１０（たとえば、図１に関連して説明されたＳＯＣ基板）内およびその上に形成される。各ＰＬＤＭＯＳＦＥＴ１１００、１３００は、基板１１１０、１３１０の、ＰＬＤＭＯＳＦＥＴ１１００、１３００の活性領域１１３０、１３３０と関連付けられる部分１１１６、１３１６を実質的に取り囲む分離構造を含む。分離構造は、（基板上面１１１２、１３１２の下の或る深さに位置する）ＮＢＬ１１２０、１３２０、および基板上面１１１２、１３１２からＮＢＬ１１２０、１３２０の深さまで伸長するＮ型シンカ領域１１２２、１３２２から形成される。ＰＬＤＭＯＳＦＥＴ１１００、１３００は、活性領域１１３０、１３３０内に形成される能動素子をさらに含む。一実施形態に応じて、能動素子は、Ｐ型ドリフト領域１１３２、１３３２と、Ｎ型ボディ領域１１３４、１３３４と、Ｐ型ドレイン領域１１３６、１３３６と、Ｐ型ソース領域１１３８、１３３８と、ゲート電極１１４２、１３４２とを含む。一実施形態では、ボディ領域１１３４、１３３４はドリフト領域１１３２、１３３２に当接する。加えて、ボディ領域１１３４、１３３４は、図１１および図１３に示されるように一実施形態ではシンカ領域１１２２、１３２２と融合される。したがって、分離構造（またはより具体的にはシンカ領域１１２２、１３２２）は、ボディタイであるとみなされてもよい。代替の実施形態では、ボディ領域１１３４、１３３４は、ドリフト領域１１３２、１３３２および／もしくはシンカ領域１１２２、１３２２から横方向に分離されてもよく（たとえば、ボディ領域２５３４、２７３４がＰ型間隙２５３７、２７３７によってシンカ領域２５２２、２７２２から分離される図２５および図２７の実施形態におけるように）、またはボディ領域１１３４、１３３４は、ドリフト領域１１３２、１３３２および／もしくはシンカ領域１１２２、１３２２に重なってもよい（そのチャネルまたはドリフト領域１１３２、１３３２および／もしくはシンカ領域１１２２、１３２２におけるものとは異なるドーパントプロファイルを有する領域が作成される）。導電性相互接続がドレイン領域１１３６、１３３６をドレイン端子１１６６、１３６６に電気的に結合する。同様に、導電性相互接続は、ゲート電極１１４２、１３４２をゲート端子１１６４、１３６４に電気的に結合する。ＰＬＤＭＯＳＦＥＴ１１００、１３００は、ＳＴＩ構造１１５０、１３５０、１１５２、および１３５２をさらに含んでもよい。代替の実施形態では、ＳＴＩ構造１１５０、１３５０、１１５２、および／または１３５２のうちのいくつかまたはすべてが除外されてもよい。また他の代替の実施形態では、ＳＴＩ構造のうちのいくつかまたはすべては、シリサイドブロック層（Ｓｉｌｉｃｉｄｅ  Ｂｌｏｃｋｉｎｇ  Ｌａｙｅｒ）に置き換えられてもよい。
【００５２】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１１００（図１１）は、ソース領域１１３８と分離構造との間に並列に接続されるショットキーダイオードとＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１のダイオード回路１６２）をさらに含む。より詳細には、ダイオード回路は、ショットキーコンタクト１１４５（たとえば、基板上面１１１２上でシリサイドを用いて形成される）とシンカ領域１１２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。加えて、ＰＬＤＭＯＳＦＥＴ１１００は、シンカ領域１１２２内に伸長するとともに部分的にシンカ領域１１２２を横切るＰ型領域１１４６をさらに含む。Ｐ型領域１１４６とシンカ領域１１２２との間のＰＮ接合は、ダイオード回路のＰＮ接合ダイオードを形成する。基板表面１１１２において、ショットキーコンタクト１１４５は、Ｐ型領域１１４６の上面およびシンカ領域１１２２の上面の一部の両方に接触する。一実施形態に応じて、ショットキーダイオードと一緒にＰＮダイオードを置くことによって、ＰＮ接合がショットキーダイオードの下でシリコンを空乏化する（ｄｅｐｌｅｔｅ）ことが可能になり、したがって、ショットキーダイオードにおける逆バイアスリーク（ｌｅａｋａｇｅ）が低減される。
【００５３】
一実施形態に応じて、導電性相互接続がソース領域１１３８、ショットキーコンタクト１１４５、Ｐ型領域１１４６、およびソース端子１１６２を電気的に結合する。ショットキーダイオードおよびＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオードは各々、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【００５４】
図１２は、一実施形態に応じた、図１１のＰＬＤＭＯＳＦＥＴ１１００の簡略化された回路図１２００である。図１１も参照すると、端子１２６２（たとえば、端子１１６２）はソース領域（たとえば、ソース領域１１３８）と結合され、端子１２６４（たとえば、端子１１６４）はゲート電極（たとえば、ゲート電極１１４２）と結合され、端子１２６６（たとえば、端子１１６６）はドレイン領域（たとえば、ドレイン領域１１３６）と結合される。
【００５５】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴは、ソース領域（たとえば、ソース領域１１３８）とデバイスの分離構造との間に電気的に結合される、ＰＮ接合ダイオード１２４６（たとえば、Ｐ＋領域１１４６とシンカ領域１１２２との間に形成されるＰＮ接合ダイオード）と並列なショットキーダイオード１２４５（たとえば、ショットキーコンタクト１１４５とシンカ領域１１２２との間の接合部）をも含む。一実施形態に応じて、かつ図１１に示されているように、ＰＮ接合ダイオード１２４６は、Ｐ＋領域１１４６とシンカ領域１１２２との間の接合部から成る。ショットキーダイオード１２４５およびＰＮ接合ダイオード１２４６のアノードはソース領域に結合され、ショットキーダイオード１２４５およびＰＮ接合ダイオード１２４６のカソードは分離構造（たとえば、シンカ領域１１２２とＮＢＬ１１２０との組み合わせ）によって形成される。他の代替の実施形態では、図４、図５、図９、および図１０に関連して既に説明されたように、ダイオード回路は、ショットキーダイオード１２４５とＰＮ接合ダイオード１２４６との組み合わせと直列および／または並列に結合される１つ以上の抵抗回路網を含んでもよい。ノード１２２０において、ダイオード１２１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【００５６】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１３００（図１３）は、ソース領域１３３８と分離構造との間に並列に接続されるショットキーダイオードと「スプリット（ｓｐｌｉｔ）」ＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１のダイオード回路１６２）を含む。より詳細には、ダイオード回路は、ショットキーコンタクト１３４５（たとえば、基板上面１３１２上でシリサイドを用いて形成される）とシンカ領域１３２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。加えて、ＰＬＤＭＯＳＦＥＴ１３００は、シンカ領域１３２２の内壁（すなわち、活性領域１３３０に最も近い壁）においてシンカ領域１３２２内に伸長するとともに部分的にシンカ領域１３２２を横切る第１のＰ型領域１３４６と、シンカ領域１３２２の外壁（すなわち、活性領域１３３０から最も遠い壁）においてシンカ領域１３２２内に伸長するとともに部分的にシンカ領域１３２２を横切る第２のＰ型領域１３４７とをさらに含む。シンカ領域１３２２の一部は、第１のＰ型領域１３４６と第２のＰ型領域１３４７との間で基板上面１３１２に存在し、ショットキーコンタクト１３４５はシンカ領域１３２２の少なくともその部分と接触する。
【００５７】
Ｐ型領域１３４６、１３４７とシンカ領域１３２２との間のＰＮ接合が、ダイオード回路のＰＮ接合ダイオードを形成する。基板表面１３１２において、ショットキーコンタクト１３４５は、第１のＰ型領域１３４６および第２のＰ型領域１３４７の上面とシンカ領域１３２２の上面の一部との両方に接触する。複数のＰ型領域１３４６、１３４７をともに近くに配置するとともにショットキー障壁を挟み込むことによって、Ｐ型領域１３４６、１３４７は、リーク電流を制限するために逆バイアス下でショットキー障壁領域を空乏化するのに役立ち得る。
【００５８】
一実施形態に応じて、導電性相互接続がソース領域１３３８、ショットキーコンタクト１３４５、Ｐ型領域１３４６、１３４７、およびソース端子１３６２を電気的に結合する。ショットキーダイオードおよびＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオードは各々、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【００５９】
図１４は、一実施形態に応じた、図１３のＰＬＤＭＯＳＦＥＴ１３００の簡略化された回路図１４００である。図１３も参照すると、端子１４６２（たとえば、端子１３６２）はソース領域（たとえば、ソース領域１３３８）と結合され、端子１４６４（たとえば、端子１３６４）はゲート電極（たとえば、ゲート電極１３４２）と結合され、端子１４６６（たとえば、端子１３６６）はドレイン領域（たとえば、ドレイン領域１３３６）と結合される。
【００６０】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴは、ソース領域（たとえば、ソース領域１３３８）とデバイスの分離構造との間に電気的に結合される、第１のＰＮ接合ダイオード１４４６および第２のＰＮ接合ダイオード１４４７（たとえば、Ｐ＋領域１３４６、１３４７とシンカ領域１３２２との間に形成されるＰＮ接合ダイオード）と並列なショットキーダイオード１４４５（たとえば、ショットキーコンタクト１３４５とシンカ領域１３２２との間の接合部）をも含む。一実施形態に応じて、かつ図１３に示されているように、ＰＮ接合ダイオード１４４６、１４４７は、Ｐ＋領域１３４６、１３４７とシンカ領域１３２２との間の接合部から成る。ショットキーダイオード１４４５およびＰＮ接合ダイオード１４４６、１４４７のアノードはソース領域に結合され、ショットキーダイオード１４４５およびＰＮ接合ダイオード１４４６、１４４７のカソードは分離構造（たとえば、シンカ領域１３２２とＮＢＬ１３２０との組み合わせ）によって形成される。他の代替の実施形態では、図４、図５、図９、および図１０に関連して既に説明されたように、ダイオード回路は、ショットキーダイオード１４４５とＰＮ接合ダイオード１４４６、１４４７との組み合わせと直列および／または並列に結合される１つ以上の抵抗回路網を含んでもよい。ノード１４２０において、ダイオード１４１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【００６１】
図１２および図１４の両方を参照すると、ソース電位が高められる通常の動作中、ショットキーダイオード１２４５、１４４５およびＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７は順方向にバイアスされ、ショットキーダイオード１２４５、１４４５はＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７の順方向バイアスをクランプする。したがって、分離構造の電位は、ショットキーダイオード１２４５、１４４５およびＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７に関連付けられる相対的に小さな順方向電圧降下でソース領域の電位に密接に追随する。他方、ソース電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード１２４５、１４４５および／またはＰＮ接合ダイオード（複数の場合もあり）１２４６、１４４６、１４４７の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）によって維持される。図２に関連して既に説明された実施形態のように、ソース電位が負になるときに分離構造の電位を維持することによって、そうでなければソースおよび分離構造が単に短絡された場合に発生し得る基板内へのキャリア注入が低減またはなくされ得、それによって、隣接する回路ブロックの混乱が回避される。
【００６２】
上述の実施形態において、ボディ領域（たとえば、図２のボディ領域２３４）と分離構造は融合し、分離構造（またはより具体的にはシンカ領域（たとえば、図２のシンカ領域２２２））は、ボディタイであるとみなされてもよい。そのような実施形態において、ダイオード回路（たとえば、図１のダイオード回路１６２）がソース端子に結合されるとき、ソース−ボディ領域接合が順方向バイアスになり得るため、動作中にボディバイアスが生成され得る。図１５〜図２８に関連してより詳細に説明する代替の実施形態において、ボディ領域および分離構造は、Ｐ型材料から成る領域（たとえば、活性領域と関連付けられる基板の一部分またはＰ型ウェル）によって分離されてもよく、ボディ領域に対する電気的アクセスを容易にするために別個のボディ端子が設けられてもよい。そのような実施形態において、上述のダイオード回路と同様のダイオード回路が、上述の実施形態におけるようにソース領域と分離構造との間にダイオード回路を結合するのではなく、ボディ領域と分離構造との間に結合されてもよい。ボディ領域と分離構造とが分離される実施形態において、ボディ領域とソース領域とがともに連結されてもよく（たとえば、それらは通常動作中に同じバイアスを有してもよい）、ソース／ボディ端子に負電位があるとき、分離構造の電圧はダイオード回路によって維持されてもよい。通常動作中、ボディ領域、ソース領域、および分離構造がすべて高い電位にあるとき、分離構造およびボディ領域は、ボディ領域とＮＢＬとの間のＰ型材料の完全空乏化を通じて実効的に短絡されることができる。
【００６３】
たとえば、図１５は、別の実施形態に応じた、ドライバ回路１５１０を含む電子システム１５００の簡略化された図である。システム１５００の大部分は図１に描かれているシステム１００と同様であり、図１と図１５との間の同様の参照符号は、類似のシステム要素を表している。簡略にするために、それらの同様のシステム要素は、ここでは詳細には説明されないが、それらの上記の説明が、図１５のシステムに等しく適用される。
【００６４】
システム１５００は、ドライバ回路１５１０が、（図１のＰＬＤＭＯＳＦＥＴ１１６に関してソース領域と分離構造との間に結合されているダイオード回路１６２ではなく）ＰＬＤＭＯＳＦＥＴ１５１６のボディ領域と分離構造との間に結合されているダイオード回路１５６２を含むという点において、システム１００とは異なっている。加えて、ドライバ回路１５１０は、（図１のＰＬＤＭＯＳＦＥＴ１１８に関してソース領域と分離構造との間に結合されているダイオード回路１６３ではなく）ＰＬＤＭＯＳＦＥＴ１５１８のボディ領域と分離構造との間に結合されているダイオード回路１５６３を含む。ダイオード回路１５６２、１５６３は、前述の動作条件下でのＳＯＣ基板への電流注入を低減するかまたはなくすように構成されている。
【００６５】
さまざまな実施形態において、ＰＬＤＭＯＳＦＥＴ１５１６、１５１８のボディ領域および分離構造が融合（ｍｅｒｇｅ）されていないため、ＰＬＤＭＯＳＦＥＴ１５１６、１５１８のボディ領域と分離構造との間にダイオード回路１５６２、１５６３を挿入することが可能である。より具体的には、図１５のＰＬＤＭＯＳＦＥＴ１５１６、１５１８において、前述のように、また図１６〜図２８に関連してより詳細に説明するように、ボディ領域および分離構造がＰ型材料から成る領域によって分離されている。ボディ領域および分離構造を分離することによって、そうでなければ（たとえば、ボディ領域および分離構造が融合されている前述の実施形態において）動作中に生成され得るボディバイアスが、ダイオード回路がソース端子に結合されているときには生成されない。加えて、前述の実施形態のように、ＰＬＤＭＯＳＦＥＴ１５１６、１５１８のボディ領域と分離構造との間にダイオード回路１５６２−１５６３を挿入することによって、システム１５００における注入電流を低減またはなくすことができる。さまざまな実施形態に応じて、ダイオード回路１５６２−１５６３は、用途に応じて、最低通常負動作電圧よりも大きい、小さい、または等しい降伏電圧を有するダイオードを含んでもよい。
【００６６】
ＰＬＤＭＯＳＦＥＴ（たとえば、ＰＬＤＭＯＳＦＥＴ１５１６）および関連するダイオード回路（たとえば、ダイオード回路１５６２）のさらなる実施形態を下記により詳細に説明する。たとえば、一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１５１６のボディ領域および分離構造を結合するダイオード回路１５６２は、ショットキーダイオードを含む。そのような実施形態は図１６に示されており、この図は、下記により詳細に説明されるように、ショットキーダイオードを含むダイオード回路（たとえば、図１５のダイオード回路１５６２）を有するＰＬＤＭＯＳＦＥＴ１６００（たとえば、図１５のＰＬＤＭＯＳＦＥＴ１５１６）の断面図である。一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１６００（ならびに、後述する図２０、図２１、図２５、および図２７のＰＬＤＭＯＳＦＥＴ２０００、２１００、２５００、２７００）のさまざまな領域は、図１６に示されている断面に垂直な面内に配向されるリング状構成を有する。本明細書における図面および記載は二重ゲートフィンガ構成に特に当てはまるが、本発明の主題の範囲はそのような構成には限定されない。本明細書における記載に基づいて、当業者は示され記載されている実施形態を、隣接するゲートフィンガがドレイン（たとえば、ドレイン領域１６３６）を共有し得る、複数（すなわち、＞２）のゲートフィンガを含む構成に適用させるように改変する方法を理解するであろう。
【００６７】
ＰＬＤＭＯＳＦＥＴ１６００は、基板上面１６１２を有する半導体基板１６１０（たとえば、図１に関連して説明されたＳＯＣ基板）内およびその上に形成される。一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１６００は、基板の、ＰＬＤＭＯＳＦＥＴ１６００の活性領域１６３０に関連付けられる部分１６１６（すなわち、基板１６１０の、内部に能動素子が形成される領域）を実質的に取り囲む分離構造を含む。言い換えれば、能動素子は分離構造によって収容されるとみなされてもよい。分離構造は箱型構造（ｂｏｘ−ｔｙｐｅ  ｓｔｒｕｃｔｕｒｅ）であり、ＮＢＬ１６２０（基板上面１６１２の下の或る深さに位置する）、および基板上面１６１２からＮＢＬ１６２０の深さまで伸長するＮ型シンカ領域１６２２から形成される。シンカ領域１６２２は、シンカ領域１６２２がＮＢＬ１６２０まで伸長することを可能にするのに十分なインプラントエネルギーを有する一回のインプラント手順を使用して形成されてもよく、または、シンカ領域１６２２は、異なるインプラントエネルギーを有する複数回のインプラント手順を使用し、したがって、異なる深さに一連の相互接続されるシンカ部分領域が形成されるように形成されてもよい。
【００６８】
ＰＬＤＭＯＳＦＥＴ１６００は、活性領域１６３０内に形成される能動素子をさらに含む。一実施形態に応じて、能動素子は、Ｐ型ドリフト領域１６３２と、Ｎ型ボディ領域１６３４と、Ｐ型ドレイン領域１６３６と、Ｐ型ソース領域１６３８と、ゲート電極１６４２と（ならびに、対応するゲート絶縁膜、参照番号なし）を含む。ドリフト領域１６３２は、活性領域１６３０の中心部分内に形成され、基板上面１６１２から、ＮＢＬ１６２０よりも浅い深さまで基板１６１０内に伸長する。ドレイン領域１６３６はドリフト領域１６３２内に形成され、ドリフト領域１６３２よりも高濃度にドープされる。ドレイン領域１６３６は、基板上面１６１２から、ドリフト領域１６３２よりも著しく浅い深さまで基板１６１０内に伸長する。導電性相互接続がドレイン領域１６３６をドレイン端子１６６６に電気的に結合する。
【００６９】
ボディ領域１６３４はドリフト領域１６３２とシンカ領域１６２２との間に形成され、基板上面１６１２から基板１６１０内へＮＢＬ１６２０の深さよりも浅く、ドリフト領域１６３２の深さよりも深い場合がある深さまで伸長する（ただし、ボディ領域１６３４はドリフト領域１６３２の深さよりも浅いかまたは実質的に等しい深さまで伸長してもよい）。ソース領域１６３８とシンカ領域１６２２との間のボディ領域１６３４内にＮ型ボディコンタクト領域１６３５が形成される。ボディコンタクト領域１６３５は、ボディ領域１６３４よりも高濃度にドープされてもよい。一実施形態では、ボディ領域１６３４はドリフト領域１６３２に当接する。代替の実施形態では、ボディ領域１６３４をドリフト領域１６３２から横方向に分離してもよく、またはボディ領域１６３４はドリフト領域１６３２に重なってもよい（そのチャネルまたはドリフト領域１６３２のものとは異なるドーパントプロファイルを有する領域が作成される）。
【００７０】
一実施形態に応じて、ボディ領域１６３４は本明細書において「Ｐ型間隙（ｐ−ｔｙｐｅ  ｇａｐ）」と称する、Ｐ型材料から成る領域１６３７によってシンカ領域１６２２から横方向に分離されている。一実施形態に応じて、Ｐ型間隙１６３７は、分離構造によって収容されるＰ型基板材料１６１６の一部分から形成され、Ｐ型間隙１６３７は、ボディ領域１６３４とシンカ領域１６２２との間で基板上面１６１２に向かって伸長する。代替の実施形態において、Ｐ型間隙１６３７は、ボディ領域１６３４とシンカ領域１６２２との間に形成されるＰ型ウェル（たとえば、高電圧Ｐウェルまたは低電圧Ｐウェル）から形成されてもよい。
【００７１】
概してドレイン領域１６３６とソース領域１６３８との間で、基板上面１６１２上のゲート酸化膜の上にゲート電極１６４２が形成される。導電性相互接続は、ゲート電極１６４２をゲート端子１６６４に電気的に結合する。ソース領域１６３８がボディ領域１６３４内に形成され、基板上面１６１２から、ボディ領域１６３４の深さよりも著しく浅い深さまで基板１６１０内に伸長する。ソース領域１６３８はドリフト領域１６３２よりも高濃度にドープされてもよい。導電性相互接続がソース領域１６３８をソース端子１６６２に電気的に結合する。
【００７２】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１６００は、図１６に示されるようにさまざまなＳＴＩ領域１６５０、１６５２、１６５４をさらに含んでもよい。たとえば、基板上面１６１２において、ＳＴＩ１６５０はドリフト領域１６３２内のドレイン領域１６３６に当接し、ＳＴＩ１６５２はソース領域１６３８とボディコンタクト領域１６３５との間に位置付けられ、ＳＴＩ１６５４はボディ領域１６３４と分離構造（またはより具体的には、シンカ領域１６２２）との間に位置付けられる。代替の実施形態では、ＳＴＩ構造１６５０、１６５２、および／または１６５４の１以上が除外されてもよい。また他の代替の実施形態では、ＳＴＩ構造のうちのいくつかまたはすべては、そうでなければ表面においてさまざまな領域をともに短絡することになるシリサイドの形成を防止するシリサイドブロック層に置き換えられてもよい。
【００７３】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ１６００は、ボディ領域１６３４（またはより具体的にはボディコンタクト領域１６３５）と分離構造との間に接続されるダイオード回路（たとえば、図１５のダイオード回路１５６２）をさらに含む。より詳細には、ダイオード回路は、ショットキーコンタクト１６４６（たとえば、基板上面１６１２上でシリサイドを用いて形成される）とシンカ領域１６２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。代替の実施形態では、ショットキーコンタクト１６４６は側壁、または基板上面１６１２と同一平面上にない他の表面上に形成されてもよい。一実施形態に応じて、導電性相互接続が、ボディ領域１６３４（ボディコンタクト領域１６３５を介して）、ショットキーコンタクト１６４６、およびボディ端子１６６８を電気的に結合する。ショットキーダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されるが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【００７４】
前述のように、かつ図１５に示されているように、ボディ領域１６３４およびソース領域１６３８は導電性相互接続（図１６には示されていない）を通じて電気的に結合（短絡）されてもよく、ダイオード回路（たとえば、図１５のダイオード回路１５６２）は分離構造（たとえば、シンカ領域１６２２）と短絡されたソースおよびボディ領域との間に電気的に結合されてもよい。言い換えれば、ソース端子１６６２とボディ端子１６６８とはともに短絡されてもよい。通常動作中、ボディ領域１６３４、ソース領域１６３８、および分離構造がすべて高い電位にあるとき、分離構造およびボディ領域１６３４は、いずれが先にくるかにかかわらず、それらの間のＰ型間隙１６３７の横方向空乏層（たとえば、それらの間の降伏の前に完全に使い果たされ得る）を通じて、またはＰ型基板の、ボディ領域１６３４とＮＢＬ１６２０との間の部分の垂直空乏層を通じて実効的に短絡されることができる。
【００７５】
図１７は、一実施形態に応じた、図１６のＰＬＤＭＯＳＦＥＴ１６００の簡略化された回路図１７００である。図１６も参照すると、端子１７６２（たとえば、端子１６６２）はソース領域（たとえば、ソース領域１６３８）と結合され、端子１７６４（たとえば、端子１６６４）はゲート電極（たとえば、ゲート電極１６４２）と結合され、端子１７６６（たとえば、端子１６６６）はドレイン領域（たとえば、ドレイン領域１６３６）と結合され、端子１７６８（たとえば、端子１６６８は（たとえば、ボディコンタクト領域１６３５を介して）はボディ領域に結合される。
【００７６】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴはまた、ボディ領域（たとえば、ボディ領域１６３４）とデバイスの分離構造との間で電気的に結合されるショットキーダイオード１７４６（たとえば、ショットキーコンタクト１６４６とシンカ領域１６２２との間の接合部）をも含む。より具体的には、ショットキーダイオード１７４６のアノードはボディ領域に結合され、ショットキーダイオード１７４６のカソードは分離構造（たとえば、シンカ領域１６２２とＮＢＬ１６２０との組み合わせ）によって形成される。ノード１７２０において、ダイオード１７１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【００７７】
ボディ領域電位が高められる通常の動作中、ショットキーダイオード１７４６は順方向にバイアスされる。したがって、分離構造の電位は、ショットキー障壁において小さな順方向電圧降下のみでボディ領域の電位に密接に追随する。他方、ボディ電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード１７４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）によって維持される。ボディ電位が負になるときに分離構造の電位を維持することによって、そうでなければボディおよび分離構造が単に短絡された場合に発生し得る基板内へのキャリア注入が低減されるかまたはなくなり得、したがって、隣接回路ブロックの混乱が回避される。
【００７８】
別の実施形態に応じて、ダイオード回路（たとえば、図１５のダイオード回路１５６２）は、ショットキーダイオードと直列の抵抗回路網を含んでもよい。たとえば、図１８は、代替の実施形態に応じた、ショットキーダイオード１８４６と直列の抵抗回路網１８１０を含むダイオード回路を有する図１６のＰＬＤＭＯＳＦＥＴ１６００の簡略化された回路図１８００である。図１７の実施形態と同様に、端子１８６２（たとえば、端子１６６２）はソース領域（たとえば、ソース領域１６３８）と結合され、端子１８６４（たとえば、端子１６６４）はゲート電極（たとえば、ゲート電極１６４２）と結合され、端子１８６６（たとえば、端子１６６６）はドレイン領域（たとえば、ドレイン領域１６３６）と結合され、端子１８６８（たとえば、端子１６６８は（たとえば、ボディコンタクト領域１６３５を介して）はボディ領域に結合される。
【００７９】
ショットキーダイオード１８４６（たとえば、ショットキーコンタクト１６４６とシンカ領域１６２２との間の接合部）および抵抗回路網１８１０は、ボディ領域（たとえば、ボディ領域１６３４）とデバイスの分離構造との間に電気的に直列に結合される。たとえば、抵抗回路網１８１０は多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ１６５２または１６５４上に）位置してもよい。代替的には、抵抗回路網１８１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ボディ電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード１８４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）と直列の抵抗回路網１８１０にわたる電圧降下によって維持される。ショットキーダイオード１８４６と抵抗回路網１８１０との組み合わせは、ショットキーダイオード１８４６を構築する上でのより大きな柔軟性をもたらし得る。加えて、ＰＬＤＭＯＳＦＥＴの完全性（ｉｎｔｅｇｒｉｔｙ）の維持において全体的に最適な結果を達成するために抵抗回路網１８１０の値を選択する際に、基板注入を低減しながら静電放電（ＥＳＤ）ロバスト性が達成され得る。より具体的には、たとえば、ショットキーダイオード１８４６が降伏に陥る状況下（たとえば、ＥＳＤストレス中）では、ショットキーダイオード１８４６を流れる電流は、抵抗回路網１８１０によってその容量の範囲に制限され、したがって、ＥＳＤ事象がショットキーダイオード１８４６に損傷を与え得る可能性が低減される。
【００８０】
また別の実施形態に応じて、ダイオード回路（たとえば、図１５のダイオード回路１５６２）は、ショットキーダイオードと並列の抵抗回路網を含んでもよい。たとえば、図１９は、別の代替の実施形態に応じた、ショットキーダイオード１９４６と並列の抵抗回路網１９１０を含むダイオード回路を有する図１６のＰＬＤＭＯＳＦＥＴ１６００の簡略化された回路図１９００である。図１６の実施形態と同様に、端子１９６２（たとえば、端子１６６２）はソース領域（たとえば、ソース領域１６３８）と結合され、端子１９６４（たとえば、端子１６６４）はゲート電極（たとえば、ゲート電極１６４２）と結合され、端子１９６６（たとえば、端子１６６６）はドレイン領域（たとえば、ドレイン領域１６３６）と結合され、端子１９６８（たとえば、端子１６６８）は（たとえば、ボディコンタクト領域１６３５を介して）はボディ領域に結合される。
【００８１】
ショットキーダイオード１９４６（たとえば、ショットキーコンタクト１６４６とシンカ領域１６２２との間の接合部）および抵抗回路網１９１０は、ボディ領域（たとえば、ボディ領域１６３４）とデバイスの分離構造との間に電気的に並列に結合される。たとえば、抵抗回路網１９１０は多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ１６５２または１６５４上に）位置してもよい。代替的には、抵抗回路網１９１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ボディ電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード１９４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト）と並列の抵抗回路網１９１０にわたる電圧降下によって維持される。図１８に関連して説明されたダイオード回路のように、ショットキーダイオード１９４６と抵抗回路網１９１０との組み合わせは、ショットキーダイオード１９４６を構築する上でのより大きな柔軟性をもたらし得る。加えて、抵抗回路網１９１０は、特定の状況下で、分離構造の電位をＰＬＤＭＯＳＦＥＴのボディ電位により近く維持するように機能し得る。たとえば、ボディ電位が（まだ正であるが）下降しているとき、分離構造の電位は、ショットキーダイオード１９４６のキャパシタンスのみによって引き下げられ、これは十分である場合もあり、または十分でない場合もある。そのような場合、抵抗回路網１９１０は、分離構造の電位をボディ電位に向けて放電するのに役立ち得る。ボディ電位が負に遷移するといくらかのわずかなキャリア注入が加えられ得るが、抵抗回路網１９１０はキャリア注入の量を制限し得る。
【００８２】
図１８および図１９に関連して説明された実施形態において、ダイオード回路（たとえば、図１５のダイオード回路１５６２）は、ショットキーダイオード（たとえば、ショットキーダイオード１８４６、１９４６）と、ショットキーダイオードと直列に結合される抵抗回路網（抵抗回路網１８１０）またはショットキーダイオードと並列に結合される抵抗回路網（抵抗回路網１９１０）のいずれかとを含む。別の代替の実施形態では、ダイオード回路は、直列結合抵抗回路網構成および並列結合抵抗回路網構成の両方によってもたらされ得る利点を実現するために、ショットキーダイオードと、ショットキーダイオードと直列に結合される第１の抵抗回路網および並列に結合される第２の抵抗回路網とを含んでもよい。
【００８３】
図１６〜図１９に関連して説明された実施形態において、ＰＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１５のＰＬＤＭＯＳＦＥＴ１５１６）のソース領域および分離構造を結合するダイオード回路（たとえば、図１５のダイオード回路１５６２）は、ショットキーダイオードを含む。他の実施形態に応じて、ＰＬＤＭＯＳＦＥＴの一実施形態のボディ領域および分離構造を結合するダイオード回路は、代わりに、ＰＮ接合ダイオード（たとえば、ＰＮ接合（図２０）または多結晶シリコンダイオード（図２１）のいずれかを含む）を含む。たとえば、図２０および図２１は、各々がＰＮ接合ダイオードを含むダイオード回路（たとえば、図１５のダイオード回路１５６２）を有するＰＬＤＭＯＳＦＥＴ２０００、２１００（たとえば、図１５のＰＬＤＭＯＳＦＥＴ１５１６）の断面図である。ＰＬＤＭＯＳＦＥＴ２０００、２１００（図２０、図２１）の構造の多くは図１６に関連して詳細に説明されたＰＬＤＭＯＳＦＥＴ１６００の構造と同様である。簡潔にするために、同様の構造的要素は下記には詳細には説明されず、図１６に関連した説明が図２０および図２１にも等しく適用されるように意図される。加えて、図２０および図２１の共通の要素を下記ともに説明し、それらのデバイス間の相違をその後明記する。
【００８４】
ＰＬＤＭＯＳＦＥＴ２０００、２１００は、基板上面２０１２、２１１２を有するＰ型半導体基板２０１０、２１１０（たとえば、図１５に関連して説明されたＳＯＣ基板）内およびその上に形成される。各ＰＬＤＭＯＳＦＥＴ２０００、２１００は、基板２０１０、２１１０の、ＰＬＤＭＯＳＦＥＴ２０００、２１００の活性領域２０３０、２１３０に対応する部分２０１６、２１１６を実質的に取り囲む分離構造を含む。分離構造は、（基板上面２０１２、２１１２の下の或る深さに位置する）ＮＢＬ２０２０、２１２０、および基板上面２０１２、２１１２からＮＢＬ２０２０、２１２０の深さまで伸長するＮ型シンカ領域２０２２、２１２２から形成される。ＰＬＤＭＯＳＦＥＴ２０００、２１００は、活性領域２０３０、２１３０内に形成される能動素子をさらに含む。一実施形態に応じて、能動素子は、Ｐ型ドリフト領域２０３２、２１３２と、Ｎ型ボディ領域２０３４、２１３４と、Ｎ型ボディコンタクト領域２０３５、２１３５と、Ｐ型ドレイン領域２０３６、２１３６と、Ｐ型ソース領域２０３８、２１３８と、ゲート電極２０４２、２１４２とを含む。一実施形態では、ボディ領域２０３４、２１３４はドリフト領域２０３２、２１３２に当接する。加えて、ボディ領域２０３４、２１３４は、一実施形態では、図２０および図２１に示すようなＰ型間隙２０３７、２１３７によってシンカ領域２０２２、２１２２から横方向に分離されている。代替の実施形態では、ボディ領域２０３４、２１３４をドリフト領域２０３２、２１３２から横方向に分離してもよく、またはボディ領域２０３４、２１３４はドリフト領域２０３２、２１３２に重なってもよい（そのチャネルまたはドリフト領域２０３２、２１３２のものとは異なるドーパントプロファイルを有する領域が作成される）。導電性相互接続がドレイン領域２０３６、２１３６をドレイン端子２０６６、２１６６に電気的に結合する。加えて、導電性相互接続は、ゲート電極２０４２、２１４２をゲート端子２０６４、２１６４に電気的に結合する。さらに、導電性相互接続がソース領域２０３８、２１３８をソース端子２０６２、２１６２に電気的に結合する。ＰＬＤＭＯＳＦＥＴ２０００、２１００は、ＳＴＩ構造２０５０、２１５０、２０５２、２１５２、２０５４、２１５４をさらに含んでもよい。代替の実施形態では、ＳＴＩ構造２０５０、２１５０、２０５２、２１５２、２０５４、および／または２１５４のうちのいくつかまたはすべてが除外されてもよい。また他の代替の実施形態では、ＳＴＩ構造のうちのいくつかまたはすべては、シリサイドブロック層に置き換えられてもよい。
【００８５】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２０００（図２０）は、ボディ領域２０３４（ボディコンタクト領域２０３５を介して）と分離構造との間に接続されるＰＮ接合ダイオードを含むダイオード回路（たとえば、図１５のダイオード回路１５６２）をさらに含む。より詳細には、ＰＬＤＭＯＳＦＥＴ２０００は、シンカ領域２０２２内に伸長するＰ型領域２０４６をさらに含み、Ｐ型領域２０４６はＰ型ドリフト領域２０３２よりも高濃度にドープされてもよい。Ｐ型領域２０４６とシンカ領域２０２２との間のＰＮ接合は、ダイオード回路のＰＮ接合ダイオードを形成する。一実施形態に応じて、導電性相互接続が、ボディ領域２０３４（ボディコンタクト領域２０３５を介して）、Ｐ型領域２０４６、およびボディ端子２０６８を電気的に結合する。ＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ＰＮ接合ダイオードは、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【００８６】
別の一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２１００（図２１）は、多結晶シリコンダイオード２１４６を含むダイオード回路（たとえば、図１５のダイオード回路１５６２）をさらに含み、当該ダイオードは、ボディ領域２１３４（ボディコンタクト領域２１３５を介して）と、シンカ領域２１２２内に伸長するＮ型領域２１２４との間に接続され、Ｎ型領域２１２４はシンカ領域２１２２に抵抗接点をもたらすためにシンカ領域２１２２よりも高濃度にドープされる。たとえば、多結晶シリコンダイオード２１４６は、多結晶シリコンダイオード２１４６の降伏電圧を定義する中性スペーサ領域（ｎｅｕｔｒａｌ  ｓｐａｃｅｒ  ｒｅｇｉｏｎ）によって分離されるＰ型領域およびＮ型領域から形成されてもよい。ポリシリコンダイオード２１４６は、基板の上面の分離された領域上に（たとえば、図示されているようにＳＴＩ２１５４上に）形成されてもよい。代替的には、ダイオード２１４６は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。一実施形態では、多結晶シリコンダイオード２１４６は、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい、用途に応じた所望の逆方向降伏電圧を提供するように設計されてもよい（たとえば、約−０．３ボルト〜約−１４．０ボルトの範囲内の降伏電圧であるが、より小さいまたはより大きい降伏電圧も達成されてもよい）。一実施形態に応じて、導電性相互接続が、ボディ領域２１３４（ボディコンタクト領域２１３５を介して）、多結晶シリコンダイオード２１４６のアノード、およびボディ端子２１６８を電気的に結合する。追加の導電性相互接続が、基板上面２１１２において多結晶シリコンダイオード２１４６のカソードをシンカ領域２１２２に電気的に結合する。
【００８７】
図２２は、一実施形態に応じた、図２０および図２１のＰＬＤＭＯＳＦＥＴ２０００、２１００の簡略化された回路図２２００である。図２０および図２１も参照すると、端子２２６２（たとえば、端子２０６２、２１６２）はソース領域（たとえば、ソース領域２０３８、２１３８）と結合され、端子２２６４（たとえば、端子２０６４、２１６４）はゲート電極（たとえば、ゲート電極２０４２、２１４２）と結合され、端子２２６６（たとえば、端子２０６６、２１６６）はドレイン領域（たとえば、ドレイン領域２０３６、２１３６）と結合され、端子２２６８（たとえば、端子２０６８、２１６８）はボディ領域（たとえば、ボディコンタクト領域２０３５、２１３５を介して）と結合される。
【００８８】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴは、ボディ領域（たとえば、ボディ領域２０３４、２１３４）とデバイスの分離構造との間に電気的に結合されるＰＮ接合ダイオード２２４６（たとえば、Ｐ＋領域２０４６とシンカ領域２０２２との間に形成されるＰＮ接合ダイオード、または多結晶シリコンダイオード２１４６）をも含む。より具体的には、ＰＮ接合ダイオード２２４６のアノードはボディ領域に結合され、ＰＮ接合ダイオード２２４６のカソードは分離構造（たとえば、シンカ領域２０２２、２１２２とＮＢＬ２０２０、２１２０との組み合わせ）によって形成される。ノード２２２０において、ダイオード２２１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【００８９】
ボディ領域電位が高められる通常の動作中、ＰＮ接合ダイオード２２４６は順方向にバイアスされる。したがって、分離構造の電位は、ＰＮ接合において相対的に小さな順方向電圧降下でボディ領域の電位に密接に追随する。他方、ボディ電位が負電圧に遷移すると、分離構造の電位は、ＰＮ接合ダイオード２２４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）によって維持される。図１６に関連して既に説明された実施形態のように、ボディ電位が負になるときに分離構造の電位を維持することによって、そうでなければボディおよび分離構造が単に短絡された場合に発生し得る基板内へのキャリア注入が低減またはなくされ得、それによって、隣接する回路ブロックの混乱が回避される。
【００９０】
別の実施形態に応じて、ダイオード回路（たとえば、図１５のダイオード回路１５６２）は、ＰＮ接合ダイオードと直列の抵抗回路網を含んでもよい。たとえば、図２３は、代替の実施形態に応じた、ＰＮ接合ダイオード２３４６と直列の抵抗回路網２３１０を含むダイオード回路を有する図２０、図２１のＰＬＤＭＯＳＦＥＴ２０００、２１００の簡略化された回路図２３００である。図２２の実施形態と同様に、端子２３６２（たとえば、端子２０６２、２１６２）はソース領域（たとえば、ソース領域２０３８、２１３８）と結合され、端子２３６４（たとえば、端子２０６４、２１６４）はゲート電極（たとえば、ゲート電極２０４２、２１４２）と結合され、端子２３６６（たとえば、端子２０６６、２１６６）はドレイン領域（たとえば、ドレイン領域２０３６、２１３６）と結合され、端子２３６８（たとえば、端子２０６８、２１６８）はボディ領域（たとえば、ボディコンタクト領域２０３５、２１３５を介して）と結合される。
【００９１】
ＰＮ接合ダイオード２３４６（たとえば、Ｐ＋領域２０４６とシンカ領域２０２２との間に形成されるＰＮ接合ダイオード、または多結晶シリコンダイオード２１４６）および抵抗回路網２３１０は、ボディ領域（たとえば、ボディ領域２０３４、２１３４）とデバイスの分離構造との間に電気的に直列に結合される。たとえば、抵抗回路網２３１０は多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ２０５２、２１５２、２０５４、２１５４上に）位置してもよい。代替的には、抵抗回路網２３１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ボディ電位が負電圧に遷移すると、分離構造の電位はＰＮ接合ダイオード２３４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）と直列の抵抗回路網２３１０にわたる電圧降下によって維持される。図１８に関連して既に説明された実施形態のように、ＰＮ接合ダイオード２３４６と抵抗回路網２３１０との組み合わせが、特定の有利な効果を提供し得る。
【００９２】
また別の実施形態に応じて、ダイオード回路（たとえば、図１５のダイオード回路１５６２）は、ＰＮ接合ダイオードと並列の抵抗回路網を含んでもよい。たとえば、図２４は、代替の実施形態に応じた、ＰＮ接合ダイオード２４４６と並列の抵抗回路網２４１０を含むダイオード回路を有する図２０、図２１のＰＬＤＭＯＳＦＥＴ２０００、２１００の簡略化された回路図２４００である。図２２の実施形態と同様に、端子２４６２（たとえば、端子２０６２、２１６２）はソース領域（たとえば、ソース領域２０３８、２１３８）と結合され、端子２４６４（たとえば、端子２０６４、２１６４）はゲート電極（たとえば、ゲート電極２０４２、２１４２）と結合され、端子２４６６（たとえば、端子２０６６、２１６６）はドレイン領域（たとえば、ドレイン領域２０３６、２１３６）と結合され、端子２４６８（たとえば、端子２０６８、２１６８）はボディ領域（たとえば、ボディコンタクト領域２０３５、２１３５を介して）と結合される。
【００９３】
ＰＮ接合ダイオード２４４６（たとえば、Ｐ＋領域２０４６とシンカ領域２０２２との間に形成されるＰＮ接合ダイオード、または多結晶シリコンダイオード２１４６）および抵抗回路網２４１０は、ボディ領域（たとえば、ボディ領域２０３４、２１３４）とデバイスの分離構造との間に電気的に並列に結合される。たとえば、抵抗回路網２４１０は多結晶シリコンから形成されてよく、基板の上面の分離された領域上に（たとえば、ＳＴＩ２０５２、２１５２、２０５４、２１５４上に）位置してもよい。代替的には、抵抗回路網２４１０は他の材料から形成されてもよく、かつ／または他の場所に位置してもよい。動作中、ボディ電位が負電圧に遷移すると、分離構造の電位はＰＮ接合ダイオード２４４６の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）と並列の抵抗回路網２４１０にわたる電圧降下によって維持される。図１９に関連して既に説明されたダイオード回路のように、ＰＮ接合ダイオード２４４６と抵抗回路網２４１０との組み合わせが、特定の有利な効果を提供し得る。
【００９４】
図２３および図２４に関連して説明された実施形態において、ダイオード回路（たとえば、図１のダイオード回路１６２）は、ＰＮ接合ダイオード（たとえば、ＰＮ接合ダイオード２３４６、２４４６）と、ＰＮ接合ダイオードと直列に結合される抵抗回路網（抵抗回路網２３１０）またはＰＮ接合ダイオードと並列に結合される抵抗回路網（抵抗回路網２４１０）のいずれかとを含む。別の代替の実施形態では、ダイオード回路は、直列結合抵抗回路網構成および並列結合抵抗回路網構成の両方によってもたらされ得る利点を実現するために、ＰＮ接合ダイオードと、ＰＮ接合ダイオードと直列に結合される第１の抵抗回路網および並列に結合される第２の抵抗回路網の両方を含んでもよい。
【００９５】
図１６〜図２４に関連して説明された実施形態において、ＰＬＤＭＯＳＦＥＴの一実施形態（たとえば、図１５のＰＬＤＭＯＳＦＥＴ１５１６）のソース領域および分離構造を結合するダイオード回路（たとえば、図１５のダイオード回路１５６２）は、ショットキーダイオードまたはＰＮ接合ダイオードのいずれかを含む。他の実施形態に応じて、ＰＬＤＭＯＳＦＥＴの一実施形態のボディ領域および分離構造を結合するダイオード回路は、代わりに、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含む。たとえば、図２５および図２７は、１つ以上のショットキーダイオードと１つ以上のＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１５のダイオード回路１５６２）を各々有するＰＬＤＭＯＳＦＥＴ２５００、２７００（たとえば、図１５のＰＬＤＭＯＳＦＥＴ１５１６）の断面図である。ここでも、ＰＬＤＭＯＳＦＥＴ２５００、２７００（図２５、図２７）の構造の多くは図１６に関連して詳細に説明されたＰＬＤＭＯＳＦＥＴ１６００の構造と同様である。簡潔にするために、同様の構造的要素は下記には詳細には説明されず、図１６に関連した説明が図２５および図２７にも等しく適用されるように意図される。加えて、図２５および図２７の共通の要素を下記ともに説明し、それらのデバイス間の相違をその後明記する。
【００９６】
ＰＬＤＭＯＳＦＥＴ２５００、２７００は、基板上面２５１２、２７１２を有するＰ型半導体基板２５１０、２７１０（たとえば、図１に関連して説明されたＳＯＣ基板）内およびその上に形成される。各ＰＬＤＭＯＳＦＥＴ２５００、２７００は、基板２５１０、２７１０の、ＰＬＤＭＯＳＦＥＴ２５００、２７００の活性領域２５３０、２７３０と関連付けられる部分２５１６、２７１６を実質的に取り囲む分離構造を含む。分離構造は、（基板上面２５１２、２７１２の下の或る深さに位置する）ＮＢＬ２５２０、２７２０、および基板上面２５１２、２７１２からＮＢＬ２５２０、２７２０の深さまで伸長するＮ型シンカ領域２５２２、２７２２から形成される。ＰＬＤＭＯＳＦＥＴ２５００、２７００は、活性領域２５３０、２７３０内に形成される能動素子をさらに含む。一実施形態に応じて、能動素子は、Ｐ型ドリフト領域２５３２、２７３２と、Ｎ型ボディ領域２５３４、２７３４と、Ｎ型ボディコンタクト領域２５３５、２７３５と、Ｐ型ドレイン領域２５３６、２７３６と、Ｐ型ソース領域２５３８、２７３８と、ゲート電極２５４２、２７４２とを含む。一実施形態では、ボディ領域２５３４、２７３４はドリフト領域２５３２、２７３２に当接する。加えて、ボディ領域２５３４、２７３４は、一実施形態では、図２５および図２７に示すようなＰ型間隙２５３７、２７３７によってシンカ領域２５２２、２７２２から横方向に分離されている。代替の実施形態では、ボディ領域２５３４、２７３４をドリフト領域２５３２、２７３２から横方向に分離してもよく、またはボディ領域２５３４、２７３４はドリフト領域２５３２、２７３２に重なってもよい（そのチャネルまたはドリフト領域２５３２、２７３２のものとは異なるドーパントプロファイルを有する領域が作成される）。導電性相互接続がドレイン領域２５３６、２７３６をドレイン端子２５６６、２７６６に電気的に結合する。加えて、導電性相互接続は、ゲート電極２５４２、２７４２をゲート端子２５６４、２７６４に電気的に結合する。さらに、導電性相互接続がソース領域２５３８、２７３８をソース端子２５６２、２７６２に電気的に結合する。ＰＬＤＭＯＳＦＥＴ２５００、２７００は、ＳＴＩ構造２５５０、２７５０、２５５２、２７５２、２５５４、２７５４をさらに含んでもよい。代替の実施形態では、ＳＴＩ構造２５５０、２７５０、２５５２、２７５２、２５５４、および／または２７５４のうちのいくつかまたはすべてが除外されてもよい。また他の代替の実施形態では、ＳＴＩ構造のうちのいくつかまたはすべては、シリサイドブロック層に置き換えられてもよい。
【００９７】
一実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２５００（図２５）は、ボディ領域２５３４（ボディコンタクト領域２５３５を介して）と分離構造との間に並列に接続されるショットキーダイオードとＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１５のダイオード回路１５６２）をさらに含む。より詳細には、ダイオード回路は、ショットキーコンタクト２５４５（たとえば、基板上面２５１２上でシリサイドを用いて形成される）とシンカ領域２５２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。加えて、ＰＬＤＭＯＳＦＥＴ２５００は、シンカ領域２５２２内に伸長するとともに部分的にシンカ領域２５２２を横切るＰ型領域２５４６をさらに含む。Ｐ型領域２５４６とシンカ領域２５２２との間のＰＮ接合は、ダイオード回路のＰＮ接合ダイオードを形成する。基板表面２５１２において、ショットキーコンタクト２５４５は、Ｐ型領域２５４６の上面およびシンカ領域２５２２の上面の一部の両方に接触する。一実施形態に応じて、ショットキーダイオードと一緒にＰＮダイオードを置くことによって、ＰＮ接合がショットキーダイオードの下でシリコンを空乏化することが可能になり、したがって、ショットキーダイオードにおける逆バイアスリークが低減される。
【００９８】
一実施形態に応じて、導電性相互接続が、ボディ領域２５３４、ショットキーコンタクト２５４５、Ｐ型領域２５４６、およびボディ端子２５６８を電気的に結合する。ショットキーダイオードおよびＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオードは各々、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【００９９】
図２６は、一実施形態に応じた、図２５のＰＬＤＭＯＳＦＥＴ２５００の簡略化された回路図２６００である。図２５も参照すると、端子２６６２（たとえば、端子２５６２）はソース領域（たとえば、ソース領域２５３８）と結合され、端子２６６４（たとえば、端子２５６４）はゲート電極（たとえば、ゲート電極２５４２）と結合され、端子２６６６（たとえば、端子２５６６）はドレイン領域（たとえば、ドレイン領域２５３６）と結合され、端子２６６８（たとえば、端子２５６８）は（たとえば、ボディコンタクト領域２５３５を介して）はボディ領域に結合される。
【０１００】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴは、ボディ領域（たとえば、ボディ領域２５３４）とデバイスの分離構造との間に電気的に結合される、ＰＮ接合ダイオード２６４６（たとえば、Ｐ＋領域２５４６とシンカ領域２５２２との間に形成されるＰＮ接合ダイオード）と並列なショットキーダイオード２６４５（たとえば、ショットキーコンタクト２５４５とシンカ領域２５２２との間の接合部）をも含む。一実施形態に応じて、かつ図２５に示されているように、ＰＮ接合ダイオード２６４６は、Ｐ＋領域２５４６とシンカ領域２５２２との間の接合部から成る。ショットキーダイオード２６４５およびＰＮ接合ダイオード２６４６のアノードはボディ領域に結合され、ショットキーダイオード２６４５およびＰＮ接合ダイオード２６４６のカソードは分離構造（たとえば、シンカ領域２５２２とＮＢＬ２５２０との組み合わせ）によって形成される。他の代替の実施形態では、図１８、図１９、図２３、および図２４に関連して既に説明されたように、ダイオード回路は、ショットキーダイオード２６４５とＰＮ接合ダイオード２６４６との組み合わせと直列および／または並列に結合される１つ以上の抵抗回路網を含んでもよい。ノード２６２０において、ダイオード２６１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【０１０１】
別の実施形態に応じて、ＰＬＤＭＯＳＦＥＴ２７００（図２７）は、ボディ領域２７３４（ボディコンタクト領域２７３５を介して）と分離構造との間に並列に接続されるショットキーダイオードと「スプリット」ＰＮ接合ダイオードとの組み合わせを含むダイオード回路（たとえば、図１５のダイオード回路１５６２）を含む。より詳細には、ダイオード回路は、ショットキーコンタクト２７４５（たとえば、基板上面２７１２上でシリサイドを用いて形成される）とシンカ領域２７２２の上面との間の金属−半導体接合から形成されるショットキーダイオードを含む。加えて、ＰＬＤＭＯＳＦＥＴ２７００は、シンカ領域２７２２の内壁（すなわち、活性領域２７３０に最も近い壁）においてシンカ領域２７２２内に伸長するとともに部分的にシンカ領域２７２２を横切る第１のＰ型領域２７４６と、シンカ領域２７２２の外壁（すなわち、活性領域２７３０から最も遠い壁）においてシンカ領域２７２２内に伸長するとともに部分的にシンカ領域２７２２を横切る第２のＰ型領域２７４７とをさらに含む。シンカ領域２７２２の一部は、第１のＰ型領域２７４６と第２のＰ型領域２７４７との間で基板上面２７１２に存在し、ショットキーコンタクト２７４５はシンカ領域２７２２の少なくともその部分と接触する。
【０１０２】
Ｐ型領域２７４６、２７４７とシンカ領域２７２２との間のＰＮ接合が、ダイオード回路のＰＮ接合ダイオードを形成する。基板表面２７１２において、ショットキーコンタクト２７４５は、第１のＰ型領域２７４６および第２のＰ型領域２７４７の上面とシンカ領域２７２２の上面の一部との両方に接触する。複数のＰ型領域２７４６、２７４７をともに近くに配置するとともにショットキー障壁を挟み込むことによって、Ｐ型領域２７４６、２７４７は、リーク電流を制限するために逆バイアス下でショットキー障壁領域を空乏化するのに役立ち得る。
【０１０３】
一実施形態に応じて、導電性相互接続が、ボディ領域２７３４、ショットキーコンタクト２７４５、Ｐ型領域２７４６、２７４７、およびボディ端子２７６８を電気的に結合する。ショットキーダイオードおよびＰＮ接合ダイオードは、用途に応じた所望の降伏電圧（たとえば、通常の最も大きい負の動作電圧よりも大きい、小さい、または等しい降伏電圧）を提供するように設計されることができる。たとえば、一実施形態では、ショットキーダイオードおよびＰＮ接合ダイオードは各々、約−０．３ボルト〜約−１４．０ボルトの範囲内の逆方向降伏電圧を提供するように設計されてもよいが、より小さいまたはより大きい降伏電圧も達成されてもよい。
【０１０４】
図２８は、一実施形態に応じた、図２７のＰＬＤＭＯＳＦＥＴ２７００の簡略化された回路図２８００である。図２７も参照すると、端子２８６２（たとえば、端子２７６２）はソース領域（たとえば、ソース領域２７３８）と結合され、端子２８６４（たとえば、端子２７６４）はゲート電極（たとえば、ゲート電極２７４２）と結合され、端子２８６６（たとえば、端子２７６６）はドレイン領域（たとえば、ドレイン領域２７３６）と結合され、端子２８６８（たとえば、端子２７６８）は（たとえば、ボディコンタクト領域２７３５を介して）はボディ領域に結合される。
【０１０５】
一実施形態に応じて、かつ上述のように、ＰＬＤＭＯＳＦＥＴは、ボディ領域（たとえば、ボディ領域２７３４）とデバイスの分離構造との間に電気的に結合される、第１のＰＮ接合ダイオード２８４６および第２のＰＮ接合ダイオード２８４７（たとえば、Ｐ＋領域２７４６、２７４７とシンカ領域２７２２との間に形成されるＰＮ接合ダイオード）と並列なショットキーダイオード２８４５（たとえば、ショットキーコンタクト２７４５とシンカ領域２７２２との間の接合部）をも含む。一実施形態に応じて、かつ図２７に示されているように、ＰＮ接合ダイオード２８４６、２８４７は、Ｐ＋領域２７４６、２７４７とシンカ領域２７２２との間の接合部から成る。ショットキーダイオード２８４５およびＰＮ接合ダイオード２８４６、２８４７のアノードはボディ領域に結合され、ショットキーダイオード２８４５およびＰＮ接合ダイオード２８４６、２８４７のカソードは分離構造（たとえば、シンカ領域２７２２とＮＢＬ２７２０との組み合わせ）によって形成される。他の代替の実施形態では、図１８、図１９、図２３、および図２４に関連して既に説明されたように、ダイオード回路は、ショットキーダイオード２８４５とＰＮ接合ダイオード２８４６、２８４７との組み合わせと直列および／または並列に結合される１つ以上の抵抗回路網を含んでもよい。ノード２８２０において、ダイオード２８１４は、分離構造と、分離構造の外側の基板の残りの部分との間の接合部によって形成されるダイオードを表す。
【０１０６】
図２６および図２８の両方を参照すると、ボディ領域電位が高められる通常の動作中、ショットキーダイオード２６４５、２８４５およびＰＮ接合ダイオード（複数の場合もあり）２６４６、２８４６、２８４７は順方向にバイアスされ、ショットキーダイオード２６４５、２８４５はＰＮ接合ダイオード（複数の場合もあり）２６４６、２８４６、２８４７の順方向バイアスをクランプする。したがって、分離構造の電位は、ショットキーダイオード２６４５、２８４５およびＰＮ接合ダイオード（複数の場合もあり）２６４６、２８４６、２８４７に関連付けられる相対的に小さな順方向電圧降下でボディ領域の電位に密接に追随する。他方、ボディ電位が負電圧に遷移すると、分離構造の電位はショットキーダイオード２６４５、２８４５および／またはＰＮ接合ダイオード（複数の場合もあり）２６４６、２８４６、２８４７の逆方向降伏電圧（たとえば、約−０．３ボルト〜約−１４．０ボルト以上）によって維持される。図１６に関連して既に説明された実施形態のように、ボディ電位が負になるときに分離構造の電位を維持することによって、そうでなければボディおよび分離構造が単に短絡された場合に発生し得る基板内へのキャリア注入が低減またはなくされ得、それによって、隣接する回路ブロックの混乱が回避される。
【０１０７】
既に説明されたように、上述のＰＬＤＭＯＳＦＥＴの実施形態のさまざまな領域は、リング状構成を有し得る。たとえば、シンカ領域（たとえば、図２、図６、図７、図１１、図１３、図１６、図２０、図２１、図２５、および図２７のシンカ領域２２２、６２２、７２２、１１２２、１３２２、１６２２、２０２２、２１２２、２５２２、２７２２）は、デバイスの活性領域を実質的に取り囲むリング状構成を有し得、ショットキーおよびＰＮ接合ダイオードに関連付けられる対応するショットキーコンタクト（たとえば、図２、図１１、図１３、図１６、図２５、図２７のショットキーコンタクト２４６、１１４５、１３４５、１６４６、２５４５、２７４５）および／またはＰ型領域（たとえば、図６、図１１、図１３、図２０、図２５、図２７のＰ型領域６４６、１１４６、１３４６、１３４７、２０４６、２５４６、２７４６、２７４７）もリング状構成を有し得る。たとえば、図２９は、さまざまな実施形態に応じた、シンカ領域（図２、図６、図７、図１１、図１３、図１６、図２０、図２１、図２５、および２７のシンカ領域２２２、６２２、７２２、１１２２、１３２２、１６２２、２０２２、２１２２、２５２２、２７２２）、ショットキーコンタクト（たとえば、図２、図１１、図１３、図１６、図２５、図２７のショットキーコンタクト２４６、１１４５、１３４５、１６４６、２５４５、２７４５）、または、シンカ領域全体にわたって伸長するＰＮ接合ダイオードのＰ型領域（たとえば、図６、図２０のＰ型領域６４６、２０４６）のリング状構成２９１０の簡略化された上面図である。図示されているように、シンカ領域、ショットキーコンタクト、またはＰ型領域は、デバイスの活性領域２９２０を実質的に取り囲む。代替の実施形態では、シンカ領域、ショットキーコンタクト、またはＰ型領域は、デバイスの活性領域２９２０を完全には取り囲まなくてもよい。たとえば、シンカ領域はデバイスの活性領域２９２０を実質的に取り囲んでよく、ショットキーコンタクトはシンカ領域の上面の一部（または複数部分）のみと接触してもよい。同様に、Ｐ型領域は、シンカ領域の上面の一部（または複数部分）のみの周りに存在してもよい。
【０１０８】
上述のように、或る実施形態では、ＰＮ接合ダイオードのＰ型領域は、シンカ領域全体にわたっては伸長しない場合がある（たとえば、図１１、図２５のＰ型領域１１４６、２５４６）。そのような実施形態では、シンカ領域、Ｐ型領域、およびショットキーコンタクト（存在する場合）は、同心状に配置されてもよい。たとえば、図３０は、一実施形態に応じた、シンカ領域３０１０（たとえば、図１１、図２５のシンカ領域１１２２、２５２２）、および、シンカ領域全体にわたっては伸長しないＰＮ接合ダイオードのＰ型領域３０１２（たとえば、図１１、図２５のＰ型領域１１４６、２５４６）のリング状構成の簡略化された上面図である。ショットキーコンタクト（たとえば、図１１、図２５のショットキーコンタクト１１４５、２５４５）は、同心状に配置されるシンカ領域３０１０およびＰ型領域３０１２の上に完全にまたは部分的に重なってもよい。図示されているように、シンカ領域およびＰ型領域は、デバイスの活性領域３０２０を実質的に取り囲む。代替の実施形態では、シンカ領域および／またはＰ型領域は、デバイスの活性領域３０２０を完全には取り囲まなくてもよい。たとえば、シンカ領域はデバイスの活性領域３０２０を実質的に取り囲んでよく、Ｐ型領域はシンカ領域の一部（または複数部分）のみの周りに存在してもよい。
【０１０９】
同じく上述したように、他の実施形態では、２つのＰＮ接合ダイオードに関連付けられる２つのＰ型領域がシンカ領域の対向する両壁に含まれてもよく、Ｐ型領域はシンカ領域の全体にわたっては伸長しない（たとえば、図１３、図２７のＰ型領域１３４６、１３４７、２７４６、２７４７）。そのような他の実施形態でも、シンカ領域、Ｐ型領域、およびショットキーコンタクト（存在する場合）は、同心状に配置されてもよい。たとえば、図３１は、一実施形態に応じた、シンカ領域３１１０（たとえば、図１３、図２７のシンカ領域１３２２、２７２２）、第１のＰＮ接合ダイオードの第１のＰ型領域３１１２（たとえば、図１３、図２７のＰ型領域１３４６、２７４６）、および第２のＰＮ接合ダイオードの第２のＰ型領域３１１４（たとえば、図１３、図２７のＰ型領域１３４７、２７４７）のリング状構成の簡略化された上面図である。ショットキーコンタクト（たとえば、図１３、図２７のショットキーコンタクト１３４５、２７４５）は、同心状に配置されるシンカ領域３１１０およびＰ型領域３１１２、３１１４の上に完全にまたは部分的に重なってもよい。図示されているように、シンカ領域およびＰ型領域は、デバイスの活性領域３１２０を実質的に取り囲む。代替の実施形態では、シンカ領域および／またはＰ型領域は、デバイスの活性領域３１２０を完全には取り囲まなくてもよい。たとえば、シンカ領域はデバイスの活性領域３１２０を実質的に取り囲んでよく、一方または両方のＰ型領域はシンカ領域の一部（または複数部分）のみの周りに存在してもよい。
【０１１０】
分離構造（またはより具体的にはシンカ領域）と接触するショットキーコンタクトとＰＮ接合ダイオードとの組み合わせを含むまた他の実施形態では、ショットキーコンタクトおよびＰＮ接合に関連付けられるＰ型領域は、リング状シンカ領域の周りの交互の構成に置かれてもよい。たとえば、図３２は、別の代替の実施形態に応じた、デバイスの活性領域３２２０を取り囲むリング状シンカ領域の周りに交互の配列になるように配列されるショットキーコンタクト３２１０およびＰ型領域３２１２の構成の簡略化された上面図である。シンカ領域を使用して構築される、ショットキーダイオードおよび１つ以上のＰＮ接合ダイオードの両方を含む、図面に示され本明細書において説明されているすべての実施形態において、ＰＮダイオードのＰ型アノード領域は半導体表面と交差する必要はなく、物理的に１つ以上のより大きい接続領域を形成する必要もない。さまざまな実施形態において、ＰＮ接合ダイオードのＰ型アノード領域は、（たとえば、側壁コンタクトまたは埋込拡散を通じて）電気的にアクセスされ、ショットキーダイオードとの直列および／または並列の組み合わせを形成するために接続されることが可能であれば十分である。
【０１１１】
図３３は、さまざまな実施形態に応じた、たとえば、図２、図６、図７、図１１、図１３、図１６、図２０、図２１、図２５、および図２７に示されているデバイスを形成するとともに、それらのデバイスをＳＯＣおよび誘導負荷（たとえば、図１、図１５の誘導負荷１３２）を有するシステム（たとえば、図１、図１５のシステム１００、１５００）に組み込むための方法を示す簡略化された流れ図である。ＳＯＣを製造するにあたっては標準的な半導体処理技法が採用され得、簡潔にするために、それらの技法は本明細書においては詳細には説明されない。
【０１１２】
方法は、ブロック３３０２において、第１の導電型を有する基板（たとえば、ＳＯＣ基板）（たとえば、Ｐ型基板２１０、６１０、７１０、１１１０、１３１０、１６１０、２０１０、２１１０、２５１０、２７１０）を提供することによって開始する。基板は、たとえば、ベース基板と、当該ベース基板上に成長されるエピタキシャル層とを含んでもよい。その後、（たとえば、ドライバ回路に関連付けられる）能動素子が形成されてもよい（ブロック３３０４、３３０６、３３０８）。たとえば、ブロック３３０４において、分離構造が基板内に形成されてもよい。既に詳細に説明されたように、分離構造は、第２の導電型の埋込層（たとえば、ＮＢＬ２２０、６２０、７２０、１１２０、１３２０、１６２０、２０２０、２１２０、２５２０、２７２０）と、基板上面から埋込層まで伸長する第２の導電型のシンカ領域（たとえば、シンカ領域２２２、６２２、７２２、１１２２、１３２２、１６２２、２０２２、２１２２、２５２２、２７２２）とを含んでもよい。埋込層とシンカ領域との組み合わせから形成される分離構造は、デバイスの活性領域（たとえば、活性領域２３０、６３０、７３０、１１３０、１３３０、１６３０、２０３０、２１３０、２５３０、２７３０）を実質的に取り囲んでもよい。ブロック３３０６において、能動素子が活性領域内に形成されてもよい。たとえば、活性領域内に形成される能動素子は、既に説明されたように、第１の導電型のドリフト領域、第２の導電型のボディ領域、第１の導電型のドレイン領域、第１の導電型のソース領域、およびゲート電極（および対応するゲート絶縁体）を含んでもよい。
【０１１３】
ブロック３３０８において、ダイオード回路（たとえば、図１、図１５のダイオード回路１６２、１５６２）が、能動素子と分離構造（またはより具体的にはシンカ領域２２２、６２２、７２２、１１２２、１３２２、１６２２、２０２２、２１２２、２５２２、２７２２のようなシンカ領域）との間に形成および相互接続されてもよい。たとえば、図１〜図１４と関連付けられる実施形態において、ダイオード回路はデバイスのソース領域（たとえば、ソース領域２３８、６３８、７３８、１１３８、１３３８）と分離構造との間に形成および相互接続される。逆に、図１５〜図２８と関連付けられる実施形態において、ダイオード回路はデバイスのボディ領域（たとえば、ボディ領域１６３４、２０３４、２１３４、２５３４、２７３４）と分離構造との間に形成および相互接続される。図２〜図３２に関連して詳細に上述されているように、ダイオード回路の実施形態は、１つ以上のショットキーダイオード、ＰＮ接合ダイオード、および抵抗回路網を含んでもよい。
【０１１４】
ブロック３３０４、３３０６、および３３０８と並行して実行されてもよいブロック３３１０において、「他のデバイス」が基板の中および上に形成されてもよく、これは、ドライバ回路（たとえば、図１、図１５のドライバ回路１１０、１５１０）に関連付けられる追加のデバイス、およびシステム・オン・チップ（ＳＯＣ）に関連付けられる追加のデバイス（たとえば、処理構成要素、メモリアレイ、および他の回路）を形成することを含む。ドライバ回路および他のＳＯＣ構成要素はブロック３３１２において相互接続されてもよく、ＳＯＣ基板はパッケージされてもよく、したがってＳＯＣの作製が完了する。ブロック３３１４において、ＳＯＣは、パッケージされているか否かにかかわらず、誘導負荷（たとえば、図１、図１５の誘導負荷１３２、１５３２）を含むシステムのようなより大きなシステム内に組み込まれてもよく、方法は終了し得る。
【０１１５】
既に説明されたように、ブロック３３０４、３３０６、および３３０８において形成されるデバイスは、さまざまな動作条件下でＳＯＣ内への電流注入を低減またはなくすように構成される。より詳細には、ドライバ回路の少なくとも１つの能動素子のソースまたはボディ領域と分離構造との間にダイオード回路が結合される結果として、そのようなダイオード回路が存在しない他のシステム（たとえば、ソース領域、ボディ領域、および分離構造が単にともに短絡されるシステムにおける）と比較して、注入電流が低減されるか、またはなくなり得る。したがって、さまざまな実施形態は、著しく有利な結果をもたらし得る。
【０１１６】
前述の詳細な説明の中で少なくとも１つの例示的な実施形態を提示してきたが、特にデバイスタイプ、材料およびドーピングの選択に関して、膨大な数の変形形態が存在することが理解されるべきである。１つまたは複数の例示的な実施形態は例に過ぎず、実施形態の範囲、適用性または構成を限定することは決して意図されていないことが理解されるべきである。そうではなく、前述の詳細な説明は、説明された１つまたは複数の例示的な実施形態を実行するための有意義な指針を当業者に提供するものである。添付の特許請求の範囲に記載されている本発明の主題の範囲およびその合法の均等物から逸脱することなく、要素の機能および構成におけるさまざまな変更を行うことができることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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