(57)【要約】      （修正有）【課題】デバイスのプログラム飽和に影響しない不揮発性メモリデバイスを提供する。【解決手段】トンネル誘電体層１１０と、第１の底部層１２５と第２の上部金属層１３０とを有するハイブリッドフローティングゲート構造１２０と、第１界面層１４０と、少なくとも第１層１５５、第２層１６０、および第３層１６５を含むインターゲート誘電体構造１５０と、コントロールゲート構造１７０とを含む。第１層１５５と第３層１６５は、それらに挟まれた第２層１６０より高いｋ値を有する誘電体材料を含む。第１界面層１４０は、第１界面層１４０を横切る電位降下が所定の値より低くなるような膜厚を有する、高いｋ値の誘電体材料を含む。【選択図】図１
2014229905.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリデバイス（１００、１００’）であって、
半導体基板（１０５）と、
基板（１０５）の上に形成されたトンネル誘電体層（１１０）と、
トンネル誘電体層（１１０）の上に形成されたフローティングゲート構造（１２０）であって、少なくとも第１の下部層（１２５）と第２の上部金属層（１３０）とを有するハイブリッドフローティングゲート構造を含むフローティングゲート構造（１２０）と、
フローティングゲート構造（１２０）の上に形成された少なくとも第１界面層（１４０）と、
第１界面層（１４０）の上に形成されたインターゲート誘電体構造（１５０）と、
インターゲート誘電体構造（１５０）の上に形成されたコントロールゲート構造（１７０）と、を含み、
インターゲート誘電体構造（１５０）は、少なくとも第１層（１５５）、第２層（１６０）、および第３層（１６５）を含み、第１層（１５５）は第１界面層（１５０）の上に形成されてコントロールゲート構造（１７０）は第３層（１６５）の上に形成され、第１層（１５５）と第３層（１６５）は、それらに挟まれた第２層（１６０）より高いｋ値を有し、
第１界面層（１４０）は、第１界面層を横切る電位降下が所定の値より低くなるような膜厚を有する、高いｋ値の材料を含む不揮発性メモリデバイス。
【請求項２】
第１界面層（１４０）は、フローティングゲート構造（１２０）の隣接する第２層（１３０）の金属元素を含む請求項１に記載の不揮発性メモリデバイス。
【請求項３】
インターゲート誘電体構造（１５０）の第１層（１５５）および第３層（１６５）は、アルミン酸ハフニウム層を含む請求項１または２に記載の不揮発性メモリデバイス。
【請求項４】
インターゲート誘電体構造（１５０）の第２層（１６０）は、酸化アルミニウム層と酸化シリコン層の１つを含む請求項１〜３のいずれか１項に記載の不揮発性メモリデバイス。
【請求項５】
第１界面層（１４０）は、インターゲート誘電体構造（１５０）の第１層（１５５）より高いｋ値の誘電体材料を含む請求項１〜４のいずれか１項に記載の不揮発性メモリデバイス。
【請求項６】
更に、インターゲート誘電体構造（１５０）とコントロールゲート構造（１７０）との間に配置された第２界面層（１８０）を含む請求項１〜５のいずれか１項に記載の不揮発性メモリデバイス。
【請求項７】
第２界面層（１８０）は、インターゲート誘電体構造（１５０）の第３層（１６５）より高いｋ値の誘電体材料を含む請求項６に記載の不揮発性メモリデバイス。
【請求項８】
第２界面層（１８０）は、隣接するコントロールゲート構造（１７０）の金属元素を含む請求項６または７に記載の不揮発性メモリデバイス。
【請求項９】
第１界面層（１４０）および第２界面層（１８０）のそれぞれは、１ｎｍより小さい膜厚を有する請求項６〜８のいずれか１項に記載の不揮発性メモリデバイス。
【請求項１０】
第１界面層（１４０）および第２界面層（１８０）のそれぞれは、０．１ｎｍから０．７ｎｍの範囲内の膜厚を有する請求項９に記載の不揮発性メモリデバイス。
【請求項１１】
請求項１〜１０のいずれか１項にかかる不揮発性メモリデバイスの製造方法であって、
ａ）半導体基板の上にトンネル誘電体層を形成する工程と、
ｂ）トンネル誘電体層の上にフローティングゲート構造を形成する工程と、
ｃ）フローティングゲート構造の上に第１界面層を形成する工程と、
ｄ）第１界面層の上にインターゲート誘電体構造を形成する工程と、
ｅ）インターゲート誘電体構造の上にコントロールゲート構造を形成する工程と、を含み、
工程ｄ）は、更に、
ｄ１）少なくとも第１層、第２層、および第３層としてインターゲート誘電体構造を形成する工程と、
ｄ２）第１層および第３層はｈｉｇｈ−ｋ誘電体材料を含み、第２層は第１層および第３層より低いｋ値を有する誘電体材料を含むように、第１層、第２層、および第３層のそれぞれの材料を選択する工程と、を含み、
工程ｃ）は、第１界面層の材料が、ｈｉｇｈ−ｋ誘電体材料になるように選択する工程を含み、
工程ｂ）は、更に、
ｂ１）第１下部層を形成する工程と、
ｂ２）第２上部金属層を形成する工程と、を含む不揮発性メモリデバイスの製造方法。
【請求項１２】
工程ｃ）は、インターゲート誘電体構造（１５０）の第１層（１５５）を形成する一部として、第１界面層（１４０）を形成する工程を含む請求項１１に記載の製造方法。
【請求項１３】
更に、工程ｅ）の前に、工程ｆ）インターゲート誘電体構造（１５０）の上に第２界面層（１８０）を形成する工程を含む請求項１１または１２に記載の製造方法。
【請求項１４】
工程ｆは、インターゲート誘電体構造（１５０）の第３層（１６５）を形成する一部として、第２界面層（１８０）を形成する工程を含む請求項１３に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリデバイスおよびそのようなデバイスの製造方法に関する。
【背景技術】
【０００２】
多層フローティングゲート不揮発性メモリデバイスは、ＵＳ−Ａ−２００９／１４０３１７に記載されている。そのようなデバイスでは、フローティングゲートは、異なる導電性または半導体材料で形成される少なくとも２つの層を含む。所定の膜厚の中間誘電体層が、フローティングゲートの少なくとも二つの層を分離するのに使用され、２つの分離された層の間で直接トンネル電流を可能にする。
【０００３】
プレーナーフローティングゲートセルを準備する場合、プログラム飽和（program saturation）が決定的要因となる。サブ２０ｎｍデバイスでは、望まないフリンジングキャパシタンスが得られ、これによりセルとセルの間の干渉やコントロールゲート連結比（coupling ratio）の喪失が起きる。
【０００４】
フローティングゲート不揮発性メモリデバイスを用いたＮＡＮＤフラッシュセルは、非常に短いピッチのため、コントロールゲートがフローティングゲートの周囲を覆わない完全に平坦な構造が必要となる。この完全に平坦な構造の必要性は、結合比の大きな低下となり、この結果、プログラミングウインドウのサイズが小さくなる。このサイズの小型化は、シリコン（Ｓｉ）フローティングゲートの上に高い仕事関数の金属が形成されたハイブリッドフローティングゲートを用いることにより部分的に回復できる。そのような構造は、プログラミング中にインターゲート誘電体を通るリークを制限し、それゆえに、より大きなプログラミングウインドウを可能にする。そのような多結晶Ｓｉ層の上にチタン窒化物（ＴｉＮ）金属層を含むフローティングゲートを有するハイブリッドフローティングゲートセルは、例えば、IEEE Electron Device Letters Vol.33, no.3, March 2012, page 333-335 の中の、P. Blomme らによる、"Hybrid floating gate cell for sub-20-nm NAND flash memory technology"に記載されている。
【０００５】
この参照文献では、選択されたインターゲート誘電体は、アルミニウム酸化物（Ａｌ２Ｏ３）であり、ｋ値は約８であった。しかしながら、カップリング比を大きくし、更なる電圧の低下を可能にするために、より高いｋのインターゲート誘電体が必要とされる。電荷損失と、プログラミング動作中にインターゲート誘電体を電荷が通ることによるプログラム飽和を避けるために、インターゲート誘電体はまた、低いリークを有する必要がある。この目的を達成するために、ｈｉｇｈ−ｋ／ｌｏｗ−ｋ材料の組み合わせが、プログラム中にフローティングゲート側でトンネル距離を増加させることで、インターゲート誘電体を通る電荷の流れを低減する。
【０００６】
ＵＳ−Ｂ−７９８９８７１は、基板上に積み上げられるような順に配置された基板、トンネル誘電体、フローティングゲート、界面層、インターゲート誘電体、およびコントロールゲートを含む不揮発性メモリデバイスの具体例を示す。多くの材料の組み合わせが、それらのデバイスについて層の膜厚とともに記載されている。
【発明の概要】
【０００７】
デバイスのプログラム飽和が影響されないような改良されたデバイス特性を有する不揮発性メモリデバイスを提供することが本発明の目的である。
【０００８】
本発明の１つの形態では、不揮発性メモリデバイスであって、
基板と、
基板の上に形成されたトンネル誘電体層と、
トンネル誘電体層の上に形成されたフローティングゲート構造と、
フローティングゲート構造の上に形成された少なくとも第１界面層と、
第１界面層の上に形成されたインターゲート誘電体構造と、
インターゲート誘電体構造の上に形成されたコントロールゲート構造と、を含み、
インターゲート誘電体構造は、少なくとも第１層、第２層、および第３層を含み、第１層は第１界面層の上に形成されてコントロールゲート構造は第３層の上に形成され、第１層と第３層は、それらに挟まれた第２層より高いｋ値を有し、
第１界面層は、第１界面層を横切る電位降下が所定の値より低くなるような膜厚を有する高いｋ値の材料を含む、不揮発性メモリデバイスを提供する。
【０００９】
フローティングゲートとインターゲート誘電体構造との間の、特別に設計されたｈｉｇｈ−ｋ第１界面層と共に、３層のインターゲート誘電体構造を提供することにより、従来技術のデバイスに関連する問題を有することなく、プレーナー不揮発性メモリデバイスにおいて、カップリング比が最適化できる。
【００１０】
好適には、フローティングゲート構造は、少なくとも第１の下部層と第２の上部金属層とを有するハイブリッドフローティングゲート構造を含む。
【００１１】
１の具体例では、インターゲート誘電体構造の第１層および第３層は、アルミン酸ハフニウム層を含んでも良い。インターゲート誘電体構造の第２層は、酸化アルミニウム層と酸化シリコン層の１つを含んでも良い。酸化アルミニウム層はアニールされて結晶層を形成しても良いし、またはアモルファス層を含んでも良い。
【００１２】
当然のことながら、ｈｉｇｈ−ｋ／ｌｏｗ−ｋ／ｈｉｇｈ−ｋ層のスタックを含むインターゲート誘電体構造を有することにより、ｈｉｇｈ−ｋ層は、フローティングゲート構造とコントロールゲート構造との双方に存在する。
【００１３】
第１界面層は、好適には、インターゲート誘電体構造の第１層より高いｋ値の誘電体材料を含む。それは、隣接するフローティングゲート構造の第２層の金属元素を含んでも良い。
【００１４】
有利には、第１界面層は電気的に透明で、不揮発性メモリデバイスのプラグラム飽和に影響しない。
【００１５】
更に、第２界面層は、インターゲート誘電体構造とコントロールゲート構造との間に配置するように形成されても良い。第２界面層は、好適には、インターゲート誘電体構造の第３層より高いｋ値の誘電体材料を含む。それは、隣接するコントロールゲート構造の金属元素を含んでも良い。
【００１６】
第１界面層および第２界面層のそれぞれは、１ｎｍより小さい膜厚を有することが好ましい。第１界面層および第２界面層のそれぞれの膜厚は、０．１ｎｍから０．７ｎｍの範囲内でも良い。
【００１７】
不揮発性メモリデバイスの面する面積（facing area）は増加し、カップリング比の低下が無いことが、本発明の具体例の長所である。
【００１８】
本発明の他の形態では、先の請求項のいずれかにかかる不揮発性メモリデバイスの製造方法が提供され、この方法は、
ａ）半導体基板の上にトンネル誘電体層を形成する工程と、
ｂ）トンネル誘電体層の上にフローティングゲート構造を形成する工程と、
ｃ）フローティングゲート構造の上に第１界面層を形成する工程と、
ｄ）界面層の上にインターゲート誘電体構造を形成する工程と、
ｅ）インターゲート誘電体構造の上にコントロールゲート構造を形成する工程と、を含み、
工程ｄ）は、更に、
ｄ１）少なくとも第１層、第２層、および第３層としてインターゲート誘電体構造を形成する工程と、
ｄ２）第１層および第３層は、ｈｉｇｈ−ｋ誘電体材料を含み、第２層は、第１層および第３層より低いｋ値を有する誘電体材料を含むように、第１層、第２層、および第３層のそれぞれの材料を選択する工程と、を含み、
工程ｃ）は、第１界面層の材料が、ｈｉｇｈ−ｋ誘電体材料になるように選択する工程を含む。
【００１９】
工程ｃ）は、インターゲート誘電体構造の第１層を形成する一部として、第１界面層を形成する工程を含んでも良い。代わりに、第１界面層は、異なるプロセスで分離して堆積されても良い。
【００２０】
この方法は、更に、工程ｅ）の前に、工程ｆ）インターゲート誘電体構造の上に第２界面層を形成する工程を含んでも良い。
【００２１】
工程ｆ）は、インターゲート誘電体構造の第３層を形成する一部として、第２界面層を形成する工程を含んでも良い。代わりに、第２界面層は、異なるプロセスで分離して堆積されても良い。
【図面の簡単な説明】
【００２２】
本発明をより良く理解するために、例示の方法で、以下の添付図面について触れる。
【００２３】
【図１】インターゲート誘電体構造または３層を含むスタックを有する本発明にかかる不揮発性メモリデバイスの１つの具体例の模式図である。
【図２】図１と類似であるが、インターゲート誘電体構造またはスタックと、コントロールゲートとの間に追加の界面層を含む。
【図３】界面層を有さない不揮発性メモリデバイスのエネルギーバンドダイアグラムの模式図である。
【図４】図３の、フローティングゲート構造とインターゲート誘電体構造との間の界面領域の拡大図である。
【図５】本発明にかかる不揮発性メモリデバイスのエネルギーバンドダイアグラムの模式図である。
【図６】図５の、フローティングゲート構造とインターゲート誘電体構造との間の界面領域の拡大図である。
【図７】図５の、インターゲート誘電体構造とコントロールゲート構造との間の界面領域の拡大図である。
【図８】低いｋの界面層を有する不揮発性メモリデバイスのエネルギーバンドダイアグラムの模式図である。
【図９】図８の、フローティングゲート構造とインターゲート誘電体構造との間の界面領域の拡大図である。
【図１０】シリコン／窒化チタン（Ｓｉ／ＴｉＮ）ハイブリッドフローティングゲートと、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、またはアルミン酸ハフニウム（ＨｆＡｌＯ）を含むインターゲート誘電体構造とを備えたキャパシタのプログラム／消去特性を示すグラフである。
【図１１】プログラミング動作中の、ｈｉｇｈ−ｋ／ｌｏｗ−ｋを有するインターゲート誘電体構造のバンドダイアグラムを示す。
【図１２】プログラミング動作中の、ｈｉｇｈ−ｋ／ｌｏｗ−ｋを有するインターゲート誘電体構造のバンドダイアグラムを示す。
【図１３】窒化チタン電極の間に挟まれた全等価酸化膜厚が６．５ｎｍのインターゲート誘電体スタックを通るＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流シミュレーションのグラフである。
【図１４】３層インターゲート誘電体スタックの、徐々に増加するステップパルスのプログラム／消去特性を示すグラフである。
【図１５】酸化アルミニウムと比較した、異なるインターゲート誘電体スタックの、徐々に増加するステップパルスのプログラム／消去特性を示すグラフである。
【図１６】１２５℃の加熱温度における、図１５のインターゲート誘電体スタックの、対応する保持特性を示すグラフである。
【図１７】異なる膜厚の組み合わせを有する例示的インターゲートスタックのキャパシタの、徐々に増加するステップパルスのプログラム／消去特性を示すグラフである。
【図１８】減少した膜厚を備えた、図１０の例示的なインターゲートスタックを有するキャパシタの、１２５℃における保持を示すグラフである。
【図１９】インターゲートスタックの２つのタイプの層の、サイクル耐久特性を示すグラフである。
【図２０】フローティングゲート構造とインターゲート誘電体構造またはスタックとの間、および／またはインターゲート誘電体構造とコントロールゲート構造との間に、異なる界面層を有する構造の、徐々に増加するステップパルスのプログラム／消去特性の間の比較を示すグラフである。
【発明の開示】
【００２４】
本発明は、特定の具体例とともに、所定の図面を参照しながら記載されるが、発明がこれに限定されるものではない。記載された図面は単に模式的であり、限定的では無い。図面において、図示目的で、いくつかの要素の大きさは誇張されて、縮尺通りではない。
【００２５】
ここで使用される「上の」、「下の」、「上」、「下」、「縦の」、および「横の」のような用語は、図面中に記載された具体例の方向をいい、特定の構造に限定することを意図するものではない。
【００２６】
ここで使用される「Ｈ／Ａ／Ｈ」（または「ＨＡＨ」）の用語は特定のインターゲート誘電体（ＩＧＤ）スタックまたは構造をいい、ここでＨはアルミン酸ハフニウム（ＨｆＡｌＯ）を表し、Ａは酸化アルミニウム（Ａｌ２Ｏ３）を表す。一般に、「Ａ」層は、堆積後のアニール（ＰＤＡ）で１０００℃の温度に晒される。Ｈ／Ａ／ＨＩＧＤ構造またはスタックは、このように、ＨｆＡｌＯ層の間に挟まれたアニールされたＡｌ２Ｏ３層を含む。
【００２７】
ここで使用される「ＨａＨ」の用語は、特定のＩＧＤスタックまたは構造をいい、ここでＨはＨｆＡｌＯを表し、ＡはＡｌ２Ｏ３を表す。一般に、「Ａ」層はＰＤＡには晒されず、アモルファス状態である。ＨａＨＩＧＤ構造またはスタックは、このように２つのＨｆＡｌＯ層に挟まれたアモルファスＡｌ２Ｏ３の層を含む。
【００２８】
ここで使用される「Ｈ／Ｏ／Ｈ」（または「ＨＯＨ」）の用語は、特定のＩＧＤスタックまたは構造をいい、ここでＨはＨｆＡｌＯを表し、Ｏは酸化シリコン（ＳｉＯ２）を表す。Ｈ／Ｏ／ＨＩＧＤ構造またはスタックは、このようにＨｆＡｌＯ層の間に挟まれたＳｉＯ２層を含む。
【００２９】
ここで使用される「Ａ／Ｈ／Ａ」（または「ＡＨＡ」）は、特定のＩＧＤスタックまたは構造をいい、ここでＡはＡｌ２Ｏ３を表し、ＨはＨｆＡｌＯを示す。ＡＨＡＩＧＤ構造またはスタックは、このように２つのアニールされたＡｌ２Ｏ３層の間に挟まれたＨｆＡｌＯ層を含む。
【００３０】
ここで使用される「ＡＨａ」、「ａＨＡ」、または「ａＨａ」の用語は、特定のＩＧＤスタックまたは構造をいい、ここでＡはＰＤＡＡｌ２Ｏ３を表し、ａはアモルファスＡｌ２Ｏ３を表し、ＨはＨｆＡｌＯを表す。この場合、ＨｆＡｌＯ層は、１つのアモルファスと１つのアニールされたＡｌ２Ｏ３層の間、または２つのアモルファスＡｌ２Ｏ３層の間に挟まれる。
【００３１】
ここで使用される「ｈｉｇｈ−ｋ誘電体」または「ｈｉｇｈ−ｋ材料」は、ＳｉＯ２の誘電率より高い、すなわちｋ＞３．９の誘電率ｋを有する誘電体材料をいう。ｈｉｇｈ−ｋ誘電体材料は、ＳｉＯ２に比較して、ずっと薄いＳｉＯ２層で得られるのと同じ実効容量を得るために、より大きな物理的膜厚を可能にする。
【００３２】
ここで使用される「Ｌｏｗ−ｋ誘電体」または「Ｌｏｗ−ｋ材料」は、ＳｉＯ２の誘電率と同じかそれより小さい、すなわちｋ≦３．９の誘電率ｋを有する誘電体材料をいう。
【００３３】
ここで使用される「ｋ値」は、誘電体材料の誘電率をいい、高いまたは低いｋ値を有する誘電体材料をそれぞれ呼ぶ場合には、高いｋ値または低いｋ値と表しても良い。
【００３４】
ここで使用される「より高いｋ値」および「より低いｋ値」の用語は、特定のｋ値を有する他の材料と比較した場合の相対的なｋ値をいう。
【００３５】
ここで使用される「モノレイヤ（monolayer）」は、表面上に堆積された、原子または分子の、単層の、最密層（closely packed layer）をいう。「数モノレイヤ（a few monolayer）」の用語は、表面上に一緒に堆積された、いくつかのモノレイヤをいう。
【００３６】
最初に図１を参照すると、本発明の１つの具体例にかかる不揮発性メモリ（ＮＶＭ）デバイス１００が示されている。ＮＶＭ１００は、その上にトンネル誘電体層１１０が形成された半導体基板１０５を含む。フローティングゲート（ＦＧ）構造１２０は、トンネル誘電体層１１０の上に形成される。ＦＧ構造１２０は、底部層１２５と上部金属層１３０とを含む。第１境界面１４０は、ＦＧ構造１２０の上部金属層１３０の上に形成される。第１界面層１４０は、所定のｋ値と所定の膜厚とを有する第１ｈｉｇｈ−ｋ誘電体材料を含む。
【００３７】
インターゲート誘電体（ＩＧＤ）構造は、第１界面層１４０の上に形成される。ＩＧＤ構造１５０は、第１界面層１４０の上に形成された第１層１５５、第１層１５５の上に形成された第２層１６０、および第２層１５５の上に形成された第３層１６５を含む。第２層１５５は、第１層１５５と第３層１６５との間に効果的に挟まれる。第２層１６０は、例えばＳｉＯ２層である第１層１５５および第３層１６５の誘電体材料より低いｋ値を有する誘電体材料を含む。コントロールゲート（ＣＧ）構造１７０は、ＩＧＤ構造１５０の上に形成される。
【００３８】
第１界面層１４０と、ＩＧＤ構造１５０中の層１５５、１６０、１６５は、それらのｋ値と膜厚が注意深く選択されて、ＮＶＭデバイス１００のための適切なバンドギャップを提供する。異なる層のｋ値は、それらのバンドギャップに相互に関連し、ｋ値が高いほどバンドギャップは小さくなる。
【００３９】
さらに、第１界面層１４０は、ＮＶＭ１００のプログラム飽和に影響しないように、電気的に透明でなければならない。この点において、第１界面層１４０の膜厚は、数モノレイヤより大きくてはいけなく、そのｋ値は高く、即ち３．９より大きくなければならない。
【００４０】
第１界面層１４０の調整は、ＩＧＤ構造１５０の第１（ｈｉｇｈ−ｋ）層１５５の堆積を注意深く調整することで可能となる。例えば、もし、ＩＧＤ構造１５０の第１層１５５がＨｆＡｌＯを含む場合、第１界面層を形成するための、原子層堆積（ＡＬＤ）プロセスはＡｌ２Ｏ３サイクルから始める（および／または終わる）必要がある。この特別のプロセスにより、酸化ハフニウム（ＨｆＯ２）の存在により、欠陥のない界面層が形成され、高品質のｈｉｇｈ−ｋ界面層が形成される。
【００４１】
１つの具体例では、チタン（Ｔｉ）がＡｌ２Ｏ３中に相互拡散することにより、Ａｌ２Ｏ３は、アルミニウム−チタン−酸化物（Ａｌ−Ｔｉ−Ｏ）の形成を促進する。一方、ＨｆＯ２は、Ａｌ２Ｏ３に比較して、窒化チタン（ＴｉＮ）中への酸素の内部拡散（in-diffusion）を促進する傾向にある。この酸素の内部拡散は、ＨｆＯ２中への窒素（Ｎ）の滑らかな外部拡散（out-diffusion）とともに進む。
【００４２】
例えばＳｉＯ２を含むような、ｌｏｗ−ｋベースの界面層が双方のフローティングゲートとして形成され、コントロールゲートは金属層により形成されることが、本発明の長所である。
【００４３】
ＦＧ構造１２０とＩＧＤ構造１５０の第１層１５５との間の界面層１４０での電位降下が０．５ｅＶより小さいことが、本発明の長所である。これは、フローティングゲート金属の仕事関数、即ちＦＤＧ構造１２０の上部金属層１３０の仕事関数を大きくすることにより達成される。
【００４４】
１つの具体例では、ＩＧＤ構造１５０の第１層１５５を形成するためのＡＬＤプロセス中、または少なくとも第１サイクルにより、第１界面層１４０が堆積されても良い。この具体例では、第１界面層１４０はこのように、ＩＧＤ構造１５０の形成とともに、ＡＬＤチャンバ中で、その場形成される。
【００４５】
代わりに、他の具体例では、第１界面層１４０は、ＩＧＤ構造の形成前に形成されても良い。この具体例では、第１界面層は、このように、ＩＧＤ構造１５０の堆積プロセスとは分離された、または他の堆積プロセスで形成される。
【００４６】
上述のように、ＩＧＤ構造１５０は、ｈｉｇｈ−ｋ／ｌｏｗ−ｋ／ｈｉｇｈ−ｋ層のスタックを含み、これは、ＦＧ構造１２０とＣＧ構造１７０の双方の側にｈｉｇｈ−ｋが存在することを意味する。ＣＧ構造の下の第３のｈｉｇｈ−ｋ層１６５は、消去飽和の問題を解決する。ＦＧ構造１２０の上の、より特別には第１界面層１４０の上の、第１ｈｉｇｈ−ｋ層１５５は、プログラム飽和の問題を解決する。
【００４７】
ＦＧ構造１２０とＩＧＤ構造１５０との間に第１界面層１４０を組み合わせることは、１０ｎｍテクノロジノードを超える程度まで、不揮発性メモリデバイスを平坦化できるために必要である。ＦＧ構造１２０と接続されたｌｏｗ−ｋ層が無いハイブリッドフローティングゲート（ＨＦＧ）を含むプレーナー不揮発性メモリデバイスのために、１に等しい面積ファクター（ＡＦ）が目的とされる。
【００４８】
本発明の更なる具体例では、不揮発性メモリデバイスは、さらに、第２界面層を含んでも良い。そのようなデバイスは図２に示される。
【００４９】
図２では、ＩＧＤ構造１５０の上部または第３層１６５と、ＣＧ構造１７０との間に配置された第２界面層１８０を有する以外は、図１に示されたＮＶＭデバイス１００と同一のＮＶＭデバイス１００’が示される。第２界面層１８０は、第２の所定のｋ値と第２の所定の膜厚とを有する第２ｈｉｇｈ−ｋ誘電体材料を含む。
【００５０】
上述のように、本発明のキーは、それぞれの界面層１４０、１８０のｋ値と膜厚の慎重な選択にある。第１および第２の所定のｋ値は、ＩＧＤ構造１５０に隣接する層より高くなる必要がある、換言すれば、第１界面層１４０のｈｉｇｈ−ｋ値は、ＩＧＤ構造１５０の第１層１５５のｋ値より高くなければならず、および第２界面層１８０のｈｉｇｈ−ｋ値は、ＩＧＤ構造１５０の第３層１６５のｈｉｇｈ−ｋ値より高くなければならない。
【００５１】
上述のように、異なる層（界面層とＩＧＤ構造層の双方）のｋ値は、それらの層のバンドギャップに対応し、ｋ値が高いほどバンドギャップは小さくなる。
【００５２】
さらに、第１界面層１４０および第２界面層１８０の双方は、その一部を形成するＮＶＭ１００’のプログラム飽和に影響しないように、電気的に透明でなければならない。それゆえに、それぞれの界面層の膜厚は、数モノレイヤより厚くてはならず、それぞれの界面層のｋ値は高くなければならない。
【００５３】
１つの具体例では、第２界面層１８０は、ＩＧＤ構造１５０の第３層１６５を形成するためにＡＬＤプロセス中、または少なくとも最後のサイクルにより堆積しても良い。第２界面層１８０は、このように、ＩＧＤ構造１５０を形成しながら、ＡＬＤチャンバ中でその場形成される。
【００５４】
図２に示すように、ＮＶＭデバイス１００’の形成では、それゆえに、界面層１４０、１８０の双方が、ＩＧＤ構造１５０を形成するためのＡＬＤプロセスの一部として形成されても良い。この場合、第１界面層１４０は、第１層１５５の形成の一部として形成され、第２界面層１８０は、第３層１６５の一部として形成される。これは、ＮＶＭデバイスをＡＬＤチャンバから取り除くことなく、条件を慎重にコントロールできるという利点を有する。
【００５５】
代わりに、他の具体例では、第１および／または第２の界面層は、分離して、または他の堆積プロセスで形成されても良い。この具体例では、界面層１４０、１８０は、ＩＧＤ構造１５０の形成前および／または後に形成されても良い。
【００５６】
図３は、界面層は無いが、上述のような３層ＩＧＤ構造を有するＮＶＭデバイスの、デバイスの下から上への断面、即ち基板からコントロールゲートへのエネルギーバンドダイアグラムを模式的に表す。上述のＮＶＭデバイス１００、１００’の層に対応する構成要素は、同じように参照される。上方の線「Ｖ」は、価電子帯Ｅｖに対応し、ＮＶＭデバイス中の正孔のポテンシャルエネルギーのプロファイルを表す。下方の線「Ｃ」は、伝導帯Ｅｃに対応し、電子のポテンシャルエネルギーのプロファイルを表す。図示したように、ＦＧ構造１２０とＩＧＤ構造１５０中の間に界面領域２００がある。界面領域２００中の線「Ｖ」の拡大図を図４に示す。これは、界面層が無いため、電位降下の無いような理想的な理論的状況を示す。しかしながら、実際、そのような配置は現実的ではない。
【００５７】
図５は、図３と類似しているが、図２に示された具体例にかかる、第１界面層１４０と第２界面層１８０とを有する不揮発性メモリデバイスのエネルギーバンドダイアグラムを示す。上述のように、線「Ｖ」と「Ｃ」は、それぞれ価電子帯Ｅｖと伝導帯Ｅｃを示し、それらは、それぞれ正孔と電子のエネルギープロファイルである。ＦＧ構造１２０とＩＧＤ構造１５０との間の第１界面領域２１０は、第１界面層１４０を含み、ＩＧＤ構造１５０とＣＧ構造１７０との間の第２界面領域２２０は、第２界面層１８０を含む。第１界面領域２００中の線「Ｖ」の拡大図を図６に示す。同様に、第２界面領域２２０中の線「Ｖ」の拡大図が、図７に示される。
【００５８】
図６から、ＦＧ構造１２０とＩＧＤ構造１５０との間に、ｈｉｇｈ−ｋ界面誘電体層を用いることにより、小さな電圧降下が明らかに見られる。電圧降下は、０．５ｅＶより小さくあるべきで、それはＦＧ構造１２０とＩＧＤ構造１５０との間に、ＩＧＤ構造１５０の第１層１５５より高いｋ値を有するｈｉｇｈ−ｋ界面誘電体層を用いる場合である。
【００５９】
当然のことながら、図５および図６に示される界面領域２１０は、図１に示される本発明の具体例にも適用可能である。
【００６０】
図７は、ＩＧＤ構造１５０とＣＧ構造１７０との間に、ｈｉｇｈ−ｋ界面誘電体層を用いることにより得られた小さな電圧降下を示す。
【００６１】
図８は、図５と類似しているが、例えばＳｉＯ２（ｋ＝０）のようなｌｏｗ−ｋ界面層１４０を有するＦＧ構造を曽根得たＮＶＭデバイスのエネルギーバンドダイアグラムの模式図を示す。上述のように、ポテンシャルエネルギーのプロファイルは、正孔（線「Ｖ」）と電子（線「Ｃ」）を表す。界面領域２１０’、２２０’は、図９に、界面領域２１０’の拡大図が示される。ここで、図５、６と比較した場合、ＩＧＤ構造１５０のエネルギバリアが大きく減少していることが分かる。これは、界面層１４０を横切る電圧／エネルギーの低下のためである。プログラム飽和がより低いプログラミング電圧条件に達し、これにより、よりｋが高い界面層１４０を有するＮＶＭデバイスのプログラミングウインドウに比較してプログラミングウインドウが狭くなるため、これは好ましく無い。
【００６２】
図３〜９に示される全てのエネルギーバンドダイアグラムに対して、以下の値が使用される。
【００６３】
トンネル誘電体層１１０中の電界Ｅｔｄは、典型的には８ｍＶ／ｃｍと１５ｍＶ／ｃｍとの間の範囲を有する。第１界面層の物理的膜厚ｔ（ＩＬ）は０．５ｎｍである。界面層の比誘電率ｋ（ＩＬ）は５０である。
【００６４】
本発明の１の具体例では、界面層１４０、１８０のそれぞれにおける電位降下が０．５ｅＶより低くなるように、第１界面層１４０の第１の所定膜厚、第２界面層１８０の第２の所定膜厚、第１界面層１４０のｈｉｇｈ−ｋ誘電体材料の第１の高いｋ値、第２界面層１８０のｈｉｇｈ−ｋ誘電体材料の第２の高いｋ値、の少なくとも１つが選択される。
【００６５】
加えて、第１および／または第２の界面層のそれぞれの第１および／または第２の所定の膜厚は、１ｎｍより小さい、特に、それぞれの界面層１４０、１８０は、数モノレイヤのみを含み、特に約０．１ｎｍから０．７ｎｍの範囲の膜厚を有する。
【００６６】
本発明の他の具体例では、第１および第２の界面層１４０、１８０は、ＩＧＤ構造１５０の第１層１５５および第３層１５６のそれぞれで、互いに異なるｈｉｇｈ−ｋ誘電体材料を含む。
【００６７】
第１および第２の界面層１４０、１８０は、以下の材料：Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘ、酸化ジルコニウム（ＺｒＯ２）、酸化バリウム（ＢａＯ）、ニ酸化チタン（ＴｉＯ２）、チタニウムアルミニウム酸化物（ＴｉＡｌＯ）、酸化スカンジウム（Ｓｃ２Ｏ３）、酸化ガドリニウム（Ｇｄ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、全ての希土類酸化物（（Ｂａ，Ｓｒ），（Ｔｉ，Ｚｒ））Ｏ等、から選択される材料を含んでも良い。
【００６８】
加えて、それぞれの界面層は、関連金属層からの金属元素を含んでも良く、例えば、第１界面層はＦＧ構造１２０の第２金属層１３０の金属元素を含んでも良く、第２界面層１８０はＣＧ構造１７０の金属元素を含んでも良い。
【００６９】
本発明の具体例では、ＦＧ構造１２０の上部金属層１３０は、例えば、ＴｉＮ、窒化タンタル（ＴａＮ）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯｘ）、ルテニウムタンタル（ＲｕｘＴａ１−ｘ）、チタンタンタルアルミニウム窒化物（（Ｔｉ，Ｔａ）ＡｌＮ）、チタンアルミニウムハフニウム窒化物（（Ｔｉ，Ａｌ，Ｈｆ）Ｎ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯｘ）、タングステン（Ｗ）、炭化ハフニウム（ＨｆＣ）、炭化タンタル（ＴａＣ）、炭化アルミニウム（ＡｌＣ）、窒化ニオブ（ＮｂＮ）、モリブデン（Ｍｏ）、酸化モリブデン（ＭｏＯｘ）、酸窒化モリブデン（ＭｏＯｘＮｙ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）を含んでも良い。
【００７０】
本発明にかかる例示的なＮＶＭデバイスは、Ｓｉ半導体基板上にＳｉＯ２トンネル誘電体層を含む。少なくとも上部ＴｉＮ金属層を有するＦＧ構造は、ＳｉＯ２トンネル誘電体層の上に形成される。酸化アルミニウム（ＡｌｘＯｙ）を含む第１界面層は、ＦＧ構造の上部金属層の上に形成される。ＩＧＤ構造は、少なくともＡｌｘＯｙ含有界面層の上の第１ＨｆＡｌＯ層、第３ＨｆＡｌＯ層、および第１ＨｆＡｌＯ層と第３ＨｆＡｌＯ層との間に挟まれたＳｉＯ２またはＡｌ２Ｏ３の第２層を含み、界面層の上に形成される。そのように形成されたＩＧＤ構造は、ＨＯＨおよびＨＡＨ（またはＨａＨ）構造のそれぞれを含む。ＣＧ構造は、ＩＧＤ構造の上に形成される。第１界面層は、隣接する第１ＨｆＡｌＯ層より高いｋ値を有する。
【００７１】
上述のように、他の例示的ＮＶＭデバイスでは、ＡｌｘＯｙを含む第２界面層は、ＩＧＤ構造の第３ＨｆＡｌＯ層とＣＧ構造との間に存在する。第２界面層は、隣接する第３ＨｆＡｌＯ層より高いｋ値を有する。
【００７２】
本発明は、また、ＮＶＭデバイスを形成するための例示的な方法に関する。この方法は、半導体基板上にトンネル誘電体層を形成する工程と、少なくとも上部ＴｉＮ金属層を有するＦＧ構造を、トンネル誘電体層の上に形成する工程と、所定の第１膜厚と所定の第１ｋ値を有するｈｉｇｈ−ｋ誘電体材料を含む第１界面層を、上部金属層の上に形成する工程と、少なくとも第１界面層の上の第１層と、第３層と、第１層と第３層との間に挟まれて、第１層と第３層の誘電体材料より低いｋ値を有する誘電体材料を含む第２層とを含むＩＧＤ構造を界面層の上に形成する工程と、ＩＧＤ構造の上にＣＧ構造を形成する工程とを含む。
【００７３】
上述のように、第２界面層は、また、ＩＧＤ構造の第３層と、ＣＧ構造との間に形成されても良い。
【００７４】
ＴｉＮ金属層がＦＧ構造の上部金属層として使用される特定の例では、上部金属層とＩＧＤ構造の第１層との間に形成された界面層は、Ｔｉ−Ｏ系層を含んでも良い。ＴｉＯ２は、（多形体に依存して）８０より大きなｋ値を有する。しかしながら、ＩＧＤ構造の第１層の誘電体元素との反応／相互拡散もより、界面層は、そのｋ値を低減するいくつかの欠陥を含む。しかしながら、ｋ値は、ＩＧＤ構造の第１層のｋ値より小さくはならない。
【００７５】
ＴｉＮについて上述したが、当然のことながら、金属層として他の金属を使用することができる。
【００７６】
１の例では、ＩＧＤ構造は、キャパシタの流れの中で、ＡＬＤにより堆積された３つのフィルム層を含む。８．５ｎｍのその場スチーム形成（in-situ steam generation：ＩＳＳＧ）されたＳｉＯ２トンネル酸化物の上に、ＨＦＧ（即ち、例えば５ｎｍＴｉＮの上部層を有する２ｎｍＳｉの下部層のような、上部金属層を有するＦＧ構造）が物理気相堆積（ＰＶＤ）で堆積されて、その後にパターニングされる。ＩＧＤ堆積とアニールの後、ＣＧ構造は、１０ｎｍＰＶＤ−ＴｉＮと、それに続く、７２０℃で堆積されて、８５０℃で活性化された７５ｎｍのｐｏｌｙ−Ｓｉから形成され、これは最も低い熱バジェットを既定する。Ａｌ２Ｏ３ＩＧＤ構造を用いて、１０００℃、１分の、窒素（Ｎ２）中でのポスト堆積アニール（ＰＤＡ）の後に、最良の結果が得られた。これは参照ＩＧＤ構造として使用され、様々なｈｉｇｈ−ｋＩＧＤ単層やスタック：ＨｆＯ２、ＨｆＡｌＯ、Ａｌ２Ｏ３−ＨｆＡｌＯ−Ａｌ２Ｏ３（ＡＨＡ）、ＨｆＡｌＯ−Ａｌ２Ｏ３−ＨｆＡｌＯ（ＨａＨ、ＨａＨ）、ＨｆＡｌＯ−ＳｉＯ２−ＨｆＡｌＯ（ＨＯＨ）と比較される。
【００７７】
ＩＧＤ構造として使用される、例えば、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯ単層のような異なるｈｉｇｈ−ｋ誘電体材料は、異なる性質を有する。プログラムおよび消去特性は、大きさの増加する正（負）のパルスを適用した後に、フラットバンド電圧（Ｖｆｂ）のシフト（Ｖｆｂ−Ｖｆｂ０）を測定することで評価された。この手続きは、インクリメンタルステップパルスプログラミング（incremental step pulse programming：ＩＳＰＰ）またはインクリメンタルステップパルスイレージング（incremental step pulse erasing：ＩＳＰＥ）と呼ばれる。パルス時間は、プログラミングに対して１００μｓ、消去に対して１ｍｓであった。ＩＧＤ構造を通る無視できる程度の電流とともに、ＨＦＧ構造中に電荷が注入されることにより、（Ｖｆｂ−Ｖｆｂ０）が引き起こされる限り、図９に示すように、特性は、ＩＳＰＰとＩＳＰＥのスロープにより示された１：１の関係を有する。
【００７８】
図１０では、Ａｌ２Ｏ３、ＨｆＯ２、およびＦＨｆＡｌＯ層のための結果が、黒い丸、四角、および三角で示される。それらの結果は、Ａｌ２Ｏ３については線３００、３１０で、ＨｆＯ２については線３２０、３３０、ＨｆＡｌＯについては線３４０、３５０で表される。Ａｌ２Ｏ３およびＨｆＯ２のＩＳＰＰスロープは線３６０で表され、ＨｆＡｌＯのＩＳＰＰスロープは線３７０で表される。図示しないが、当然のことながら同様のスロープが、ＩＳＰＥでも描かれる。
【００７９】
しかしながら、より大きなＶｆｂでは、ＩＧＤ構造を通る電流は重要となり、ＩＧＤ構造中の電荷トラップに繋がる。これは、Ｖｆｂシフトがよりゆっくり増加し、ＩＳＰＰまたはＩＳＰＥスロープは１：１より低くなる飽和レジームに対応する。このレジームでは電荷がＩＧＤ構造に注入されるため、信頼性に影響することが考えられ、スロープが平坦になる前の最大ＶＦｂシフトとして、有用なメモリウインドウが考慮されるべきである。
【００８０】
単層Ａｌ２Ｏ３ＩＧＤ構造の場合（黒い丸）、メモリウインドウは、それゆえに、図１０に示すように、±４Ｖである。信頼性や、プログラムされたレベルの分布が良好に分離されるようにする阻害マージンを考慮すると１２Ｖは必要となるマルチレベル動作にとっては、これは低すぎる。
【００８１】
単層ＨｆＡｌＯＩＧＤ構造の場合（黒い三角）、典型的には１９程度である高いｋ値を有するＨｆＡｌＯのために、プログラム／消去電圧はより低い。メモリウインドウは若干良好で、飽和前において±５Ｖである。
【００８２】
単層ＨｆＯ２ＩＧＤ構造の場合（黒い四角）、飽和が非常に早く起き、直ぐにブレイクダウンする。これは、ＨＦＧ構造中のＴｉＮ層との界面が貧弱でその層を通る大きなリークのためであり、そしてマイクロクリスタル（単斜晶系）構造のためであり、そして８５０℃での高温活性化アニールにより双方は拡大される。そのような熱バジェットは、セルの集積の観点からは避けるのが困難であり、ＩＧＤ構造またはスタックで、ＨｆＯ２を単独で使用することになる。
【００８３】
ＴｉＮとのより良好な界面を示すには、より低い結晶性および高いｋ値のＨｆＡｌＯがＩＧＤ構造にふさわしいが、ウインドウはなおも限定される。Ａｌ２Ｏ３と同様の値の高い電圧を犠牲して、等価酸化膜厚（ＥＯＴ）を増加させることにより、ウインドウは更に広くできるが、すべてのセルの寸法縮小のために有害な、非実現的に厚いＩＧＤ構造と成る。
【００８４】
ＩＧＤリークを制限し、これにより大きすぎるＩＧＤ膜厚なしに飽和レジームを遅らすための解決方法は、ｈｉｇｈ−ｋ／ｌｏｗ−ｋ材料の好ましい組み合わせを使用することである。ＨｆＯ２の貧弱な特性を考慮すると、ＨｆＡｌＯはｈｉｇｈ−ｋ層（約１９）として選択され、Ａｌ２Ｏ３はｌｏｗ−ｋ層（約９）として選択される。図１１と図１２のそれぞれに示されたｌｏｗ−ｋ／ｈｉｇｈ−ｋ／ｌｏｗ−ｋおよびｈｉｇｈ−ｋ／ｌｏｗ−ｋ／ｈｉｇｈ−ｋの双方の形態について、３層ＩＧＤ構造で、期待されるリーク特性を比較するために、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリング（ＦＮＴ）シミュレーションが使用された。
【００８５】
図１１および図１２では、シミュレーションされたエネルギーバンドダイアグラムが、２つの形態について、ＩＧＤ構造を通る断面で示される。図１１では、ｈｉｇｈ−ｋ／ｌｏｗ−ｋ／ｈｉｇｈ−ｋ形態の領域が４００、４１０、４２０でそれぞれ示され、図１２では、ｌｏｗ−ｋ／ｈｉｇｈ−ｋ／ｌｏｗ−ｋ形態の領域が、４５０、４６０、４７０で示される。シミュレーションされた、ＩＧＤ構造またはスタックを通るエネルギー／電圧特性は、図１１に４３０で表すように、注入界面にｈｉｇｈ−ｋ層（ＨｆＡｌＯ）を有することで、リーク電流を低減することを示す。これは、増加したトンネル距離による。一方、注入界面に配置されたより低いバンドギャップ層（Ａｌ２Ｏ３）である、図１２に４８０で表されたｌｏｗ−ｋは、この層が非常に薄い場合、注入電流の増加を示す。これは、（"VARIOT：a novel multilayer tunnel barrier concept for low-voltage nonvolatile memory device", IEEE Electron Device Letters, Vol. 24, Issue 2, pages 99-101, February 2003, B. Govoreanuらの文献名で記載されるように）ｖａｒｉｏｔ効果がＩＧＤ構造を通る注入を推進するからである。この場合、第１および最後のＡｌ２Ｏ３層は十分な膜厚であることが必要であるが、その場合でさえも、単層Ａｌ２Ｏ３ＩＧＤ構造に比較して、小さな利点が期待された。
【００８６】
図１３は、ＴｉＮ電極の間に挟まれた６．５ｎｍ全ＥＯＴのＩＧＤ構造を通る電流シミュレーションの結果を示す。シミュレーションパラメータは以下の通りである。即ち、ＨｆＡｌＯ層は、ＴｉＮに対して２．４５ｅＶのバリアを備えたｋ値１９を有し、Ａｌ２Ｏ３は、ＴｉＮに対して２．８５ｅＶのバリアを備えたｋ値９を有する。３つの３層ＩＧＤ構造、即ち、線５００で表された１０ｎｍ／５ｎｍ／１０ｎｍの層膜厚を有するＨａＨ（黒い丸）、線５１０で表された５ｎｍ／１０ｎｍ／５ｎｍの層膜厚を有するＡＨａ（黒い三角）、線５２０で表された３ｎｍ／１８ｎｍ／３ｎｍの層膜厚を有するＡＨａ（黒い逆三角）が、線５３０で表された単層ＡｌＯ１５ｎｍ構造（黒い四角）と比較された。
【００８７】
ＨｆＡｌＯ／Ａｌ２Ｏ３／ＨｆＡｌＯ（Ａｌ２Ｏ３＋１０００℃ＰＤＡを有するＨＡＨ）、ＨｆＡｌＯ／Ａｌ２Ｏ３／ＨｆＡｌＯ（Ａｌ２Ｏ３ＰＤＡ無しのＨＡＨ）、およびＡｌ２Ｏ３／ＨｆＡｌＯ／Ａｌ２Ｏ３（Ａｌ２Ｏ３＋１０００℃ＰＤＡと、Ａｌ２Ｏ３ＰＤＡ無しの双方を有するＡｈａの様々なスタックが、以下の表１にかかるＩＧＤ構造として堆積された。異なる層の膜厚は、単層１７ｎｍＡｌ２Ｏ３参照のＥＯＴに合うように選択された。
【００８８】
【表１】
2014229905.tif 000003
【００８９】
表１の３つのＩＧＤ構造について、界面は、ＨＦＧ構造のＴｉＮとＣＧ構造との間と同様に、ＨｆＡｌＯ層とＡｌ２Ｏ３層との間に明確に定義された。ＨｆＡｌＯ層は、８００℃のＰＤＡプロセス中の収縮により約８ｎｍ膜厚となった。
【００９０】
図１４は、単層Ａｌ２Ｏ３ＩＧＤ参照構造と比較した、３層構造またはスタックのＩＳＰＰおよびＩＳＰＥ特性を示す。Ａｌ２Ｏ３ＩＧＤ参照構造は、線６００（黒い四角）で表され、Ａｈａ構造は線６１０（黒い丸）で表され、ＨａＨ構造は線６２０（白い三角）で表され、そしてＨＡＨ構造は線６３０（黒い三角）で表される。
【００９１】
実験結果は、シミュレーションを裏付ける。Ａｌ２Ｏ３ＩＧＤ参照構造に対して、プログラム／消去（Ｐ／Ｅ）ウインドウの大きな改良が得られた。そのような構造の低いリークにより、飽和が起きる前に、１：１のＩＳＰＰスロープレジームは９ＶのプログラムされたＶｆｂシフトまで拡張される。全体のＰ／Ｅウインドウは、ＨａＨ構造中のように、中央のＡｌ２Ｏ３がアモルファス（ＰＤＡ無し）に保たれた場合に、１８Ｖまで大きくできる。一方、ＡＨａ構造では利点が制限される。Ａｌ２Ｏ３ＩＧＤ参照構造に対して、僅かに改良される。なぜならば、スタックのＡｌ２Ｏ３層は十分に薄く作製されてバリオット効果（variot effect）を避け、中央のＨｆＡｌＯ層はＩＧＤリークの減少を助けるからである。
【００９２】
ｈｉｇｈ−ｋ／ｌｏｗ−ｋ／ｈｉｇｈ−ｋ形態は、ＨａＨスタックと類似したＥＯＴを目指す、ＳｉＯ２を中央層とした、ＨｆＡｌＯ−ＳｉＯ２−ＨｆＡｌＯ（ＨＯＨ）でも得られる。明確に規定されたＨｆＡｌＯとＳｉＯ２との間の界面が観察された。
【００９３】
図１５と図１６は、ＩＳＰＰおよびＩＳＰＥ（図１５）と保持力（図１６）に関して、異なるスタックの基準を示す。図１５では、（線７００と７１０で表される）ＨＯＨ構造のＩＳＰＰとＩＳＰＥ特性は、（線７２０および７３０で表される）単層Ａｌ２Ｏ３と比較した場合、１：１スロープレジームの拡張を可能とし、これにより他の材料を用いた様々なｈｉｇｈ−ｋ／ｌｏｗ−ｋ／ｈｉｇｈ−ｋ層ＩＧＤ構造を確認する。しかしながら、ＨＯＨスタックのＥＯＴが（線７４０および７５０で表される）ＨａＨ構造と類似していても、早くブレイクする傾向にあり、これにより、ＨａＨ構造に比較してより限定されたウインドウとなる。（線７６０および７７０で表される）ＨＡＨ構造が、比較のために示される。
【００９４】
図１６では、図１５の線と同様に、線に数字を付したが、数字の頭が「７」の代わりに「８」になっている。ＨＡＨの場合（中央Ａｌ２Ｏ３後に１０００℃ＰＤＡ）を除いて、保持力試験は、１２５℃程度のベーク温度で無視可能な電荷損失を示した。この高い温度が底部ＨｆＡｌＯ層の多すぎる結晶が引き起こし、この結果わずかに保持特性が劣化するものと考えられる。
【００９５】
ありうるＨａＨ構造またはスタックを同定することで、膜厚の小型化が調査された。結果が図１７に示される。それぞれのＨａＨ構造またはスタックに対して、試験された膜厚およびＥＯＴが、比較参照番号と共に以下の図２に示される。
【００９６】
【表２】
2014229905.tif 000004
【００９７】
もちろん、プログラム電圧の小型化のために、より良好なカップリングが必要である（ＩＧＤ構造のより低いＥＯＴ）。加えて、狭いピッチのアレイに集積為れた場合、漏れ磁場（fringing field）の問題に対して、スタックの物理的膜厚は厚くなりすぎるべきでない。Ｐ／Ｅウインドウが対称（±９Ｖ）で、マルチレベル動作は、電荷の３つの正レベル（プログラミング用）と、１つの負レベル（消去用）とを使用するため、上部ＨｆＡｌＯ層は安全により薄くできる。なぜならば、それは主に消去動作（消去中のＣＧ構造からの電子注入へのバリア）に影響し、一方、プログラミング動作（プログラミング中のＩＧＤ構造を通りぬける電流）に影響するため、底部ＨｆＡｌＯ層の膜厚はもっと臨界的である。
【００９８】
ＨａＨＩＧＤ構造は、約１Ｖのプログラムウインドウの損失と、約２Ｖの消去ウインドウの損失と、Ｐ／Ｅ電圧の１Ｖの利得、より合理的な１７ｎｍの全物理的膜厚とともに、８ｎｍ／５ｎｍ／４ｎｍまで小型化できることが見出された。（同じ材料に対して、より低いＥＯＴは世路低いＰ／Ｅウインドウとなるが）より低いＥＯＴを有しているにもかかわらず、このＨａＨ構造またはスタックは、参照Ａｌ２Ｏ３単層よりずっと広いＰ／Ｅウインドウを形成することは重要である。一方、底部ＨｆＡｌＯ層の膜厚を低減することによるＨａＨ構造の更なる小型化は、より小さなＰ／Ｅウインドウをもたらす。なぜならば、ＩＧＤ構造はこの場合ずっと小さな全ＥＯＴを有するからである。
【００９９】
図１８は、そのようなＨａＨ構造またはスタックの小型化されたバージョンが、１２５０℃まで非常に良好な保持力を有することを示す。膜厚１０ｎｍ／５ｎｍ／１０ｎｍを有する構造の保持力の結果は、線１０００および１０１０で示され、膜厚１０ｎｍ／５ｎｍ／５ｎｍを有する構造は、線１０２０および１０３０で示される。比較のために、ＡｌＯ構造の結果も線１０４０および１０５０で示される。
【０１００】
図１９は、３つの異なるＩＧＤ構造またはスタックについて、Ｐ／Ｅサイクル耐久性を示す。１０ｎｍ／５ｎｍ／１０ｎｍの膜厚を有するＨａＨ構造は、線１１００および１１１０で表され、１０ｎｍ／５ｎｍ／５ｎｍの膜厚を有する類似の構図は、線１１２０および１１３０で表される。５ｎｍ／５ｎｍ／５ｎｍの膜厚を有するＨＯＨ構造が、また、比較のために線１１４０、１１５０で示される。広いＰ／Ｅウインドウにおいても、１００００Ｐ／Ｅサイクルまでシフトが観察されない。もちろん、１：１ＩＳＰＰおよびＩＳＰＥスロープレジームでデバイスが動作し、ＩＧＤ構造中では非常に限られたトラップが考えられる。
【０１０１】
高い仕事関数（ＷＦ）の金属をＳｉの上に有するＨＦＧと組み合わせることで、ｈｉｇｈ−ｋ／ｌｏｗ−ｋ／ｈｉｇｈ−ｋ材料からなる３層ＩＧＤ構造は、プレーナーＮＡＮＤフラッシュデバイス中の広いＰ／Ｅウインドウを可能にするために非常に有望である。誘電体材料の品質は、しかしながら、デバイス性能を落とすＩＧＤリークを避けるために、注意深く制御されなければならない。ＨｆＡｌＯの良好なモフォロジー特性と、ＴｉＮとの良好な安定性のために、ＨｆＡｌＯ−Ａｌ２Ｏ３−ＨｆＡｌＯスタックが、Ｓｉ／ＴｉＮＨＦＧの上のＩＧＤ構造として成功して使用されてきて、良好な保持性と耐久性とともに、非常に広いプログラム／消去ウインドウを実行してきた。
【０１０２】
図２０は、異なる界面層を有する構造についての、電圧シフト／プログラミング電圧特性の間の比較を示す。（蝶々で表される）線１２１０は、２つのｌｏｗ−ｋ界面領域を有する構造の特徴を表し、（三角で表される）線１２２０は、ＦＧ構造とＩＧＤ構造との間に単一ｈｉｇｈ−ｋ界面層を有する構造のための特徴を示し、（逆三角で表される）線１２３０は、２つのｈｉｇｈ−ｋ界面層を有する構造の特徴を示す。構造中に少なくとも１つのｈｉｇｈ−ｋ界面層が存在することは、使用されるより高いプログラミング電圧を可能にすることが明確に分かる。
【０１０３】
例示的な具体例が、図面中の図を参照しながら記載された。ここで記載された具体例や図は、限定的というよりむしろ例示的であると考えられる。加えて、当然のことながら、本発明は上述の材料に限定されるものではなく、他の好適な材料が、３層ＩＧＤ構造を形成するために、特に、ＨａＨＩＧＤ構造の特徴と類似または同様の特徴を有する構造を形成するために使用されても良い。
【０１０４】
加えて、ＨａＨＩＧＤ構造は、図１および図２を参照しながら上で述べたような本発明の具体例でも使用することができる。図２の第２界面層１８０の存在は、電気的に透明で高いｋ値を有するように形成され、ＨａＨＩＧＤ構造を有するＮＶＭデバイスの性能を損ねない
【０１０５】
特定の例は、ＨａＨＩＧＤ構造に対して記載されたが、特別な応用や要求されるＰ／Ｅウインドウに依存して、ＨＡＨおよびＨＯＨＩＧＤ構造を使用しても良い。ＨＯＨ構造は寄生バリオット効果を有するが、ＨＡＨおよびＨＯＨＩＧＤ構造の双方は、良好なＰ／Ｅウインドウを提供する。
【０１０６】
ＨＡＨおよびＨＯＨＩＧＴＤ構造を用いて、上述のように、プレーナーＮＶＭデバイスを１０ｎｍセルまで小型化できることが示された。より高いＷＦ金属ＦＧを用いることで、ＷＦの変化がプログラミング飽和特性に強い正の影響を与えるために、プログラミングウインドウはが改良される。
【０１０７】
当然のことながら、ＩＧＤ構造は上に列挙した好適な材料から形成しても良いが、ＨｆＡｌＯ、ＳｉＯ２およびＡｌ２Ｏ３が特に有利であることが見出された。
【図１】
2014229905.tif 000005
【図２】
2014229905.tif 000006
【図３】
2014229905.tif 000007
【図４】
2014229905.tif 000008
【図５】
2014229905.tif 000009
【図６】
2014229905.tif 000010
【図７】
2014229905.tif 000011
【図８】
2014229905.tif 000012
【図９】
2014229905.tif 000013
【図１０】
2014229905.tif 000014
【図１３】
2014229905.tif 000015
【図１４】
2014229905.tif 000016
【図１５】
2014229905.tif 000017
【図１６】
2014229905.tif 000018
【図１８】
2014229905.tif 000019
【図１９】
2014229905.tif 000020
【図１１】
2014229905.tif 000021
【図１２】
2014229905.tif 000022
【図１７】
2014229905.tif 000023
【図２０】
2014229905.tif 000024
【外国語明細書】
2014229905.tif 000025
2014229905.tif 000026
2014229905.tif 000027
2014229905.tif 000028
2014229905.tif 000029
2014229905.tif 000030
2014229905.tif 000031
2014229905.tif 000032
2014229905.tif 000033
2014229905.tif 000034
2014229905.tif 000035
2014229905.tif 000036
2014229905.tif 000037
2014229905.tif 000038
2014229905.tif 000039
2014229905.tif 000040
2014229905.tif 000041
2014229905.tif 000042
2014229905.tif 000043
2014229905.tif 000044
2014229905.tif 000045
2014229905.tif 000046
2014229905.tif 000047
2014229905.tif 000048
2014229905.tif 000049
2014229905.tif 000050
2014229905.tif 000051
2014229905.tif 000052
2014229905.tif 000053
2014229905.tif 000054
2014229905.tif 000055
2014229905.tif 000056
2014229905.tif 000057
2014229905.tif 000058
2014229905.tif 000059
2014229905.tif 000060
2014229905.tif 000061
2014229905.tif 000062
2014229905.tif 000063
2014229905.tif 000064
2014229905.tif 000065
2014229905.tif 000066
2014229905.tif 000067
2014229905.tif 000068
2014229905.tif 000069
2014229905.tif 000070