(57)【要約】      （修正有）【課題】内部電極の水平実装が可能で、実装密度が向上した高容量の積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供する。【解決手段】誘電体層１１１を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体１１０と、第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極１２１と、第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極１２２と、第１リード部と電気的に接続され、第１リード部が露出した側面から第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極１３１と、第２リード部と電気的に接続される第２外部電極１３２と、第１及び第２側面上に形成され、第１及び第２外部電極を覆うように形成された絶縁層と、を含む。【選択図】図５ａ
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【特許請求の範囲】
【請求項１】
誘電体層を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体と、
前記セラミック本体内部に配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極と、
前記誘電体層を介して前記第１内部電極に対向配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極と、
前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極と、
前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極と、
前記第１及び第２側面上に形成され、第１及び第２外部電極を覆うように形成された絶縁層と
を含む、積層セラミックキャパシタ。
【請求項２】
前記第１リード部及び前記第２リード部において、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域は重畳する、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１リード部及び前記第２リード部において、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域は重畳しない、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記第１リード部及び前記第２リード部において、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域の幅は、第１及び第２側面に形成された第１及び第２外部電極の幅より狭い、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記第１内部電極は前記セラミック本体の前記第１側面に露出し、前記第２内部電極は前記セラミック本体の前記第２側面に露出する、請求項１に記載の積層セラミックキャパシタ。
【請求項６】
前記第１リード部は前記第１側面に露出し、前記第２リード部は前記第２側面に露出する、請求項１に記載の積層セラミックキャパシタ。
【請求項７】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項８】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項９】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１０】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１１】
前記第１及び第２外部電極は、前記第１及び第２端面と接するように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１２】
前記第１及び第２外部電極は、前記第１及び第２端面から所定間隔離隔されて形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１３】
前記第１外部電極は前記第１側面から前記第１主面に延長されて形成され、前記第２外部電極は前記第２側面から前記第１主面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１４】
前記絶縁層は、前記第１及び第２側面上に形成された第１及び第２外部電極と前記セラミック本体の第１及び第２側面とを覆うように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１５】
前記絶縁層は、前記第１及び第２側面上に形成された第１及び第２外部電極と前記セラミック本体の第１及び第２側面と第１及び第２端面とを覆うように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１６】
前記絶縁層は、前記第１及び第２側面上に形成された第１及び第２外部電極のうち実装面から所定高さの領域と前記第１及び第２側面のうち実装面から所定高さの領域とを覆うように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１７】
前記絶縁層は、前記セラミック本体の実装面から所定間隔離隔されて形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１８】
前記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含む、請求項１に記載の積層セラミックキャパシタ。
【請求項１９】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項１に記載の積層セラミックキャパシタ。
【請求項２０】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項２１】
前記第１及び第２内部電極の厚さは、１．５μｍ以下である、請求項１に記載の積層セラミックキャパシタ。
【請求項２２】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、前記セラミック本体内部に配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、前記誘電体層を介して前記第１内部電極に対向配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極、前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極及び前記第１及び第２側面上に形成され、第１及び第２外部電極を覆うように形成された絶縁層を含む、積層セラミックキャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板に関する。
【背景技術】
【０００２】
一般に、キャパシタ、インダクタ、圧電体素子、バリスタまたはサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体内部に形成された内部電極及び上記内部電極と接続されるようにセラミック本体表面に設置された外部電極を備える。
【０００３】
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一誘電体層を介して対向配置される内部電極及び上記内部電極と電気的に接続された外部電極を含む。
【０００４】
積層セラミックキャパシタは、小型でありながら、高容量が保障され、実装が容易であるという長所から、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。
【０００５】
最近は、電子製品が小型化及び多機能化されるにつれ、チップ部品も小型化及び高機能化の傾向にあるため、積層セラミックキャパシタにもサイズが小さく容量が大きい高容量の製品が求められている。
【０００６】
また、積層セラミックキャパシタは、ＬＳＩの電源回路内に配置されるバイパス（ｂｙｐａｓｓ）キャパシタとして有効に用いられ、このようなバイパスキャパシタとして機能するためには、積層セラミックキャパシタが高周波ノイズを効果的に除去できなければならない。このようなニーズは、電子装置の高周波化の傾向に伴い、さらに増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは、回路基板上の実装パッド上にはんだ付けを通じて電気的に連結され、上記実装パッドは基板上の配線パターンや導電性ビアを通じて他の外部回路と連結されることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】日本特開平１０−２８９８３７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供する。
【課題を解決するための手段】
【０００９】
本発明の一形態は、誘電体層を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体と、上記セラミック本体内部に配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極と、上記誘電体層を介して上記第１内部電極に対向配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極と、上記セラミック本体の側面に露出した第１リード部と電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極と、上記セラミック本体の側面に露出した第２リード部と電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極と、上記第１及び第２側面上に形成され、第１及び第２外部電極を覆うように形成された絶縁層と、を含む積層セラミックキャパシタを提供することができる。
【００１０】
上記第１リード部及び上記第２リード部において、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域は重畳することができる。
【００１１】
上記第１リード部及び上記第２リード部において、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域は重畳しなくてもよい。
【００１２】
上記第１リード部及び上記第２リード部において、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域の幅は、第１及び第２側面に形成された第１及び第２外部電極の幅より狭くてもよい。
【００１３】
上記第１内部電極は上記セラミック本体の上記第１側面に露出し、上記第２内部電極は上記セラミック本体の上記第２側面に露出することができる。
【００１４】
上記第１リード部は上記第１側面に露出し、上記第２リード部は上記第２側面に露出することができる。
【００１５】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面のうちいずれか一面に延長されて形成されることができる。
【００１６】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面に延長されて形成されることができる。
【００１７】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面のうちいずれか一面と第２側面に延長されて形成されることができる。
【００１８】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面と第２側面に延長されて形成されることができる。
【００１９】
上記第１及び第２外部電極は、上記第１及び第２端面と接するように形成されることができる。
【００２０】
上記第１及び第２外部電極は、上記第１及び第２端面から所定間隔離隔されて形成されることができる。
【００２１】
上記第１外部電極は上記第１側面から上記第１主面に延長されて形成され、上記第２外部電極は上記第２側面から上記第１主面に延長されて形成されることができる。
【００２２】
上記絶縁層は、上記第１及び第２側面上に形成された第１及び第２外部電極と上記セラミック本体の第１及び第２側面とを覆うように形成されることができる。
【００２３】
上記絶縁層は、上記第１及び第２側面上に形成された第１及び第２外部電極と上記セラミック本体の第１及び第２側面と第１及び第２端面とを覆うように形成されることができる。
【００２４】
上記絶縁層は、上記第１及び第２側面上に形成された第１及び第２外部電極のうち実装面から所定高さの領域と上記第１及び第２側面のうち実装面から所定高さの領域とを覆うように形成されることができる。
【００２５】
上記絶縁層は、上記セラミック本体の実装面から所定間隔離隔されて形成されることができる。
【００２６】
上記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含むことができる。
【００２７】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して水平に配置されることができる。
【００２８】
上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たすことができる。
【００２９】
上記第１及び第２内部電極の厚さは、１．５μｍ以下であることができる。
【００３０】
本発明の他の形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、上記セラミック本体内部に配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、上記誘電体層を介して上記第１内部電極に対向配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、上記セラミック本体の側面に露出した第１リード部と電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極、上記セラミック本体の側面に露出した第２リード部と電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極及び上記第１及び第２側面上に形成され、第１及び第２外部電極を覆うように形成された絶縁層を含む積層セラミックキャパシタの実装基板を提供することができる。
【発明の効果】
【００３１】
本発明によると、内部電極の水平実装が可能で、実装密度が向上した高容量の積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することができるようになる。
【００３２】
また、本発明によると、アコースティックノイズが顕著に減少した積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することができるようになる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。
【図２】本発明の一実施形態による積層セラミックキャパシタのセラミック本体を概略的に示した斜視図である。
【図３】本発明の一実施形態による積層セラミックキャパシタのセラミック本体に対する分解斜視図である。
【図４ａ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｂ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｃ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｄ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｅ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｆ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｇ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図５ａ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｂ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｃ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｄ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｅ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｆ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図６ａ】本発明の実施形態による積層セラミックキャパシタのセラミック本体、外部電極及び絶縁層を示した斜視図である。
【図６ｂ】本発明の実施形態による積層セラミックキャパシタのセラミック本体、外部電極及び絶縁層を示した斜視図である。
【図６ｃ】本発明の実施形態による積層セラミックキャパシタのセラミック本体、外部電極及び絶縁層を示した斜視図である。
【図６ｄ】本発明の実施形態による積層セラミックキャパシタのセラミック本体、外部電極及び絶縁層を示した斜視図である。
【図６ｅ】本発明の実施形態による積層セラミックキャパシタのセラミック本体、外部電極及び絶縁層を示した斜視図である。
【図６ｆ】本発明の実施形態による積層セラミックキャパシタのセラミック本体、外部電極及び絶縁層を示した斜視図である。
【図７】本発明の他の一実施形態による積層セラミックキャパシタの実装基板を概略的に示した斜視図である。
【図８】図７の積層セラミックキャパシタの実装基板をＡ−Ａ’方向に切断した断面図である。
【図９】本発明の実施例及び比較例による積層セラミックキャパシタのアコースティックノイズを測定した結果を示したグラフである。
【発明を実施するための形態】
【００３４】
本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３５】
積層セラミックキャパシタ１００
【００３６】
本発明の一実施形態は、誘電体層１１１を含み、厚さ方向に相対する第１及び第２主面５、６、長さ方向に相対する第１及び第２端面３、４及び幅方向に相対する第１及び第２側面１、２を有するセラミック本体１１０と、上記セラミック本体内部に配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部１２１ａを有する第１内部電極１２１と、上記誘電体層を介して上記第１内部電極に対向配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部１２２ａを有する第２内部電極１２２と、上記セラミック本体の側面に露出した第１リード部と電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極１３１と、上記セラミック本体の側面に露出した第２リード部と電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極１３２と、上記第１及び第２側面上に形成され、第１及び第２外部電極を覆うように形成された絶縁層１４０と、を含む積層セラミックキャパシタ１００を提供することができる。
【００３７】
以下では、添付の図面を参照し、本実施形態について説明する。
【００３８】
図１は本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は本発明の一実施形態による積層セラミックキャパシタのセラミック本体を概略的に示した斜視図であり、図３は本発明の一実施形態による積層セラミックキャパシタのセラミック本体に対する分解斜視図である。
【００３９】
図１を参照すると、本実施形態による積層セラミックキャパシタは、セラミック本体１１０と、第１及び第２外部電極１３１、１３２と、絶縁層１４０と、を含むことができる。
【００４０】
図２を参照すると、上記セラミック本体１１０は、厚さ方向に対向する第１主面５及び第２主面６と、幅方向に対向し、上記第１主面及び第２主面を連結する第１側面１及び第２側面２と、長さ方向に対向し、上記第１主面及び第２主面を連結する第１端面３及び第２端面４と、を有することができる。
【００４１】
上記セラミック本体１１０の形状に特に制限はないが、図面に示されているように、上記セラミック本体１１０は、六面体状であることができる。チップの焼成時にセラミック粉末の焼成収縮により、セラミック本体１１０は、完全な直線を有する六面体状ではないが、実質的に六面体状を有することができる。
【００４２】
上記セラミック本体１１０は、図２の分解斜視図である図３に示されているように、複数の誘電体層１１１と、誘電体層１１１上に形成された第１及び第２内部電極１２１、１２２と、を含み、内部電極が形成された複数の誘電体層が積層されて形成されることができる。また、第１及び第２内部電極は、一誘電体層１１１を介して対向するようにｙ−方向に配置されることができる。
【００４３】
本発明の一実施形態によると、ｙ−方向はセラミック本体の厚さ方向で、内部電極が誘電体層を介して積層される方向を意味し、ｘ−方向はセラミック本体の長さ方向で、ｚ−方向はセラミック本体の幅方向であることができる。
【００４４】
ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
【００４５】
上記セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成されるもので、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に示されるものに限定されない。
【００４６】
また、上記セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど隣接する誘電体層１１１間の境界が一体化されていることができる。
【００４７】
本発明の一実施形態によると、上記誘電体層１１１の平均厚さは、積層セラミックキャパシタ１００の容量設計に応じて任意に変更されることができるが、焼成後に０．１μｍ〜２．０μｍであることができる。
【００４８】
上記誘電体層１１１の平均厚さは、セラミック本体１１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００４９】
例えば、セラミック本体１１０の長さｘ方向の中央部で切断した幅及び厚さ方向ｙ−ｚの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、幅方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。
【００５０】
上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳する領域を意味する容量形成部から測定されることができる。
【００５１】
また、このような平均値測定を１０個以上の誘電体層に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。
【００５２】
上記第１及び第２内部電極１２１、１２２は、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）の合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００５３】
一方、上記第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極で、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷することで形成されることができる。
【００５４】
上記第１及び第２内部電極１２１、１２２の焼成後の平均厚さは、静電容量を形成することができるならば、特に制限されないが、例えば、１．５μｍ以下であることができる。
【００５５】
上記第１及び第２内部電極１２１、１２２の平均厚さは、セラミック本体１１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００５６】
例えば、セラミック本体１１０の長さｘ方向の中央部で切断した幅及び厚さ方向ｙ−ｚの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、幅方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。
【００５７】
上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳する領域を意味する容量形成部から測定されることができる。
【００５８】
また、このような平均値測定を１０個以上の内部電極に拡大して平均値を測定すると、内部電極の平均厚さをさらに一般化することができる。
【００５９】
本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１主面５または第２主面６に水平に配置されることができる。
【００６０】
本発明において、第１及び第２は異なる極性を意味することができる。
【００６１】
図４ａから図４ｇは本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【００６２】
本発明の第１及び第２内部電極１２１、１２２は、セラミック本体の外部面に露出して第１及び第２外部電極と電気的に接続される第１及び第２リード部１２１ａ、１２２ａをそれぞれ含むことができる。
【００６３】
上記第１及び第２リード部１２１ａ、１２２ａは、セラミック本体の少なくとも一つ以上の側面に露出することができ、本発明の積層セラミックキャパシタの内部電極は多様な形態に変更されることができる。
【００６４】
上記第１及び第２リード部１２１ａ、１２２ａは、セラミック本体の少なくとも一つ以上の側面に露出することができる。即ち、上記セラミック本体の第１側面１または第２側面２に露出したり、第１及び第２側面１、２に露出することができる。
【００６５】
また、図４ａを参照すると、上記第１及び第２リード部１２１ａ、１２２ａにおいて、セラミック本体の少なくとも一側面に露出した領域は、重畳する領域を有するように形成されることができる。図４ａのようにリード部が重畳する領域を有する場合、リード部が重畳する領域によってさらなる容量が形成されるため、高容量の積層セラミックキャパシタを提供することができる。
【００６６】
なお、図４ｂのように上記第１及び第２リード部１２１ａ、１２２ａにおいて、セラミック本体の少なくとも一側面に露出する領域は、重畳する領域を有さないように形成されることができる。第１及び第２リード部が重畳する領域を有さずに最大限に露出する場合、セラミック本体の切断時に内部電極の滲みによって第１及び第２内部電極が連結される現象を防ぐことができ、焼成時の残炭除去に有利になる。
【００６７】
さらに、図４ｃに示されているように、上記第１及び第２リード部１２１ａ、１２２ａにおいて、セラミック本体の側面に露出する幅より狭く形成されることができ、後で形成される外部電極の幅を考慮し、外部電極の幅より狭く形成されることができる。第１及び第２リード部が露出する幅が外部電極の幅より狭く形成される場合、外部電極が露出した第１及び第２リード部を覆うことができるため、第１及び第２リード部を覆うための絶縁層を必要としない。この場合、絶縁層は外部電極のみを覆う形状に形成されることができる。これについては後述する。
【００６８】
また、図４ｄから図４ｆに示されているように、上記第１及び第２内部電極１２１、１２２は、セラミック本体の少なくとも一つ以上の側面に露出する第１及び第２リード部を有し、第１及び第２端面に露出するように形成されることができる。図４ｄから図４ｆも、図４ａから図４ｃに関して説明した通り、第１及び第２リード部１２１ａ、１２２ａの露出領域が重畳することができる。また、第１及び第２リード部の露出領域は重畳しなくてもよく、外部電極の幅より狭く形成されることもできる。
【００６９】
上記の通り、第１及び第２内部電極１２１、１２２がセラミック本体の第１及び第２端面に露出し、上記セラミック本体の側面に露出した第１及び第２リード部１２１ａ、１２２ａが重畳する領域を有する場合、同一の面積において大容量を有する積層セラミックキャパシタを具現することができる。
【００７０】
上記第１及び第２内部電極１２１、１２２がセラミック本体の第１及び第２端面に露出する場合、内部電極の保護及びショット防止のために、第１及び第２端面まで絶縁層が形成されることができる。これについては後述する。
【００７１】
図４ｇに示されているように、本発明による内部電極の第１及び第２リード部１２１ａ、１２２ａは、異なる側面に露出することができる。即ち、第１リード部は第１側面に露出し、第２リード部は第２側面に露出する形状を有することができる。
【００７２】
上記第１及び第２内部電極１２１、１２２は、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。
【００７３】
即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の側面から露出した第１及び第２リード部を通じて第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結されることができる。
【００７４】
これにより、第１及び第２外部電極１３１、１３２に電圧が印加されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積されるようになる。このとき、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が重畳する領域の面積に比例するようになる。
【００７５】
図５ａから図５ｆは本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【００７６】
図５ａから図５ｆを参照すると、上記第１及び第２内部電極１２１、１２２とそれぞれ連結されるように第１及び第２外部電極１３１、１３２が形成されることができる。
【００７７】
第１外部電極１３１は上記第１内部電極と電気的に接続され、上記第１側面または第２側面のうち少なくとも一面から上記第１、第２主面及び第２側面のうち少なくとも一面に延長されて形成され、第２外部電極１３２は上記第２内部電極と電気的に接続され、上記第１側面または第２側面のうち少なくとも一面から上記第１、第２主面及び第２側面のうち少なくとも一面に延長されて形成されることができる。
【００７８】
具体的には、上記第１及び第２外部電極１３１、１３２は、上記第１側面から上記第１及び第２主面のうちいずれか一面に延長されて形成されるか（図５ａ）、上記第１及び第２主面に延長されて形成されるか（図５ｂ）、上記第１及び第２主面のうちいずれか一面と第２側面に延長されて形成されることができる（図５ｃ）。
【００７９】
上記第１及び第２外部電極１３１、１３２は、上記第１側面から上記第１、第２主面及び第２側面に延長されて形成されることもできる。この場合、上記第１及び第２外部電極は、「ロ」の形状を有することができる（図５ｄ）。
【００８０】
また、上記第１及び第２外部電極１３１、１３２は、異なる側面に形成されて同一の主面に延長されることができる。言い換えると、第１外部電極１３１は第１側面に形成され、第２外部電極１３２は第２側面に形成されることができる。この場合、第１及び第２外部電極はそれぞれ第１または第２側面から第１及び第２主面のうち少なくとも一面に延長されて形成されることができる（図５ｅ）。
【００８１】
なお、上記第１及び第２外部電極は、第１及び第２端面と接して第１及び第２側面のうち少なくとも一つ以上の側面から第１または第２主面のうち少なくとも一つ以上の主面に延長されるのみならず、第１及び第２端面と一定間隔離隔された形状に形成されることができる（図５ｆ）。
【００８２】
上述した外部電極の形態は、適切に変更することができ、これに限定されるものではない。しかし、内部電極が実装面に水平に配置されるために、上記外部電極は、セラミック本体の第１及び第２主面のうち少なくとも一面に延長されて形成されることができる。
【００８３】
上記第１及び第２外部電極１３１、１３２は、内部電極と同一材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されることができる。
【００８４】
上記第１及び第２外部電極１３１、１３２は、上記金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができる。
【００８５】
図６ａから図６ｆは本発明の実施形態による積層セラミックキャパシタのセラミック本体、外部電極及び絶縁層を示した斜視図である。
【００８６】
一方、本発明の一実施形態によると、セラミック本体１１０の上記第１、第２側面上に形成された第１及び第２外部電極１３１、１３２を覆うように絶縁層１４０が形成されることができる。
【００８７】
図６ａに示されているように、本発明の絶縁層１４０は、第１及び第２側面に形成された第１及び第２外部電極と第１及び第２側面とを覆うように形成されることができる。
【００８８】
即ち、絶縁層が第１及び第２側面に形成された外部電極を覆って外部電極が第１及び第２側面に露出せず、外部電極が延長されて露出した第１または第２主面が実装面になることができる。また、本発明のように第１または第２主面が実装面になる場合、内部電極が実装面と水平に配置されることができる。
【００８９】
誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流または交流電圧が印加されるとき、上記内部電極の間で圧電現象が生じて振動が発生する可能性がある。
【００９０】
このような振動は、積層セラミックキャパシタと連結されたはんだを通じて上記積層セラミックキャパシタが実装された印刷回路基板に伝達されて上記印刷回路基板全体が音響放射面となって雑音となる振動音を発生させるおそれがある。
【００９１】
上記振動音は、人に不快感を与える２０〜２００００Ｈｚ領域の可聴周波数に該当する。このように、人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ  ｎｏｉｓｅ）と言う。
【００９２】
このような振動は積層セラミックキャパシタの内部電極及び誘電体層が実装面（基板）に垂直配置される場合、水平に配置される場合より印刷回路基板に伝達されやすい。したがって、アコースティックノイズを減少させるためには、内部電極及び誘電体層が実装面と水平に配置されることが有利になる。しかし、容量を増加させ、実装密度を向上させるために内部電極のリード部がセラミック本体の同一面に引出されるようにする場合、誘電体層及び内部電極は実装面に垂直配置されるようになる。これに対し、本発明では、外部電極を第１及び第２主面のうち少なくとも一面に延長することで、第１及び第２主面が実装面になるようにして内部電極及び誘電体層が実装面と水平に配置されるようにした。
【００９３】
また、アコースティックノイズは積層セラミックキャパシタの基板実装時におけるはんだの配置とも密接に関連し、はんだが実装面と垂直した面に配置されるほど、圧電現象による振動が印刷回路基板に容易に伝達されてアコースティックノイズが増加するようになる。したがって、はんだは実装面と垂直した積層セラミックキャパシタの面に最小限に形成されることがアコースティックノイズの低減に有利である。
【００９４】
実装面に配置されるはんだは表面張力によって外部電極を伝って実装面と垂直した面にせり上がるが、本発明の場合、実装面と垂直した面に露出する外部電極は絶縁層によって覆われるため、はんだがせり上がらないか、ごく少量のみせり上がるため、アコースティックノイズが顕著に減少するという効果がある。
【００９５】
また、第１及び第２内部電極がセラミック本体の第１及び第２端面に露出する形状を有する場合、上記絶縁層１４０は、図６ｂに示されているように、第１及び第２外部電極と第１及び第２側面と第１及び第２端面とを覆うように形成されることができる。
【００９６】
なお、図６ｃ及び図６ｄに示されているように、上記絶縁層は、セラミック本体の厚さ方向全体に形成されず、セラミック本体が基板に実装される実装面から所定高さまで形成されることができる。本発明の絶縁層１４０は、セラミック本体の実装面（第１または第２主面）に垂直した面にはんだがせり上がることを防止するためのもので、実装面から所定高さまで形成されたとしても、同一の目的を果たすことができ、絶縁層を形成する材料の使用を減少させて原価を節減することができる。
【００９７】
さらに、図６ｅ及び図６ｆに示されているように、上記絶縁層は、上記セラミック本体の実装面から所定間隔離隔されて形成されることができる。図６ｅ及び図６ｆの実施形態のように絶縁層が実装面から所定間隔離隔されるように形成される場合、はんだが絶縁層によって覆われない外部電極に沿ってわずかにせり上がることがあるが、むしろ固着強度を向上させることができるという長所がある。したがって、アコースティックノイズに大きな影響を及ぼさない範囲で絶縁層が実装面から所定間隔離隔されるように形成されることができる。
【００９８】
図６ｃから６ｆのように絶縁層がセラミック本体の側面または端面全体を覆わず、一定高さを覆う場合は、図４ｃに示されているように、内部電極の第１及び第２リード部の露出領域の幅が第１及び第２外部電極の幅より狭く形成されるため、内部電極がセラミック本体の外部面に露出しないようにすることができる。
【００９９】
上記絶縁層１４０は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含むことができるが、これに制限されるものではない。
【０１００】
本発明によると、上述した内部電極、外部電極及び絶縁層の形状に対し、自由な組み合わせが可能である。
【０１０１】
図９は本発明の実施形態による積層セラミックキャパシタ（実施例１）及び比較例としての積層セラミックキャパシタ（比較例１及び比較例２）のアコースティックノイズを可聴周波数の範囲で測定した結果を示したグラフである。
【０１０２】
実施例、比較例１及び比較例２の積層セラミックキャパシタは、以下のような段階で製作された。
【０１０３】
まず、平均粒径が０．１μｍであるチタン酸バリウム（ＢａＴｉＯ３）などの粉末を含んで形成されたスラリーをキャリアフィルム（ｃａｒｒｉｅｒ  ｆｉｌｍ）上に塗布及び乾燥して０．９５〜１．０５μｍの厚さを有するように製造した複数枚のセラミックグリーンシートを用意した。これにより、誘電体層が形成される。
【０１０４】
次に、ニッケル粒子の平均サイズが０．１〜０．２μｍであり、４０〜５０重量部のニッケル粉末を含む内部電極用導電性ペーストを用意した。
【０１０５】
上記グリーンシート上に上記内部電極用導電性ペーストをスクリーン印刷法で塗布して内部電極を形成した後、５００層以上積層して積層体を製作した。
【０１０６】
その後、上記積層体を圧着及び切断して０６０３（長さ×幅）規格で、厚さ／幅が１．０を超過するチップを製作し、上記チップをＨ２  ０．１％以下の還元雰囲気において温度１０５０〜１２００℃で焼成した。
【０１０７】
上記チップは、焼成前に研磨装置によってそれぞれの端及び頂点に対して研磨工程が行われた。
【０１０８】
但し、比較例１の場合、第１及び第２内部電極がそれぞれセラミック本体の第１及び第２端面にそれぞれ引出されるように形成され、実施例及び比較例２の場合、第１及び第２内部電極が第１側面に引出されるように第１及び第２リード部を形成した。
【０１０９】
また、比較例１の場合、第１及び第２端面に外部電極を形成し、比較例２の場合は、第１及び第２内部電極が引出された第１側面に外部電極を形成した後、第１または第２主面に外部電極を延長しなかった。これに対し、実施例の場合は、第１側面に形成された外部電極を第１主面に延長した後、第１側面に形成された外部電極を絶縁層で覆う過程をさらに行って製造した。
【０１１０】
次に、比較例１、２及び実施例の積層セラミックキャパシタを基板に実装した後、電圧を印加してアコースティックノイズを測定した。
【０１１１】
その結果、図９に示されているように、アコースティックノイズは、比較例１−比較例２−実施例の順に減少することが分かる。
【０１１２】
即ち、本発明の実施例の場合、第１及び第２内部電極が相対する端面にそれぞれ引出される一般の積層セラミックキャパシタ、または第１及び第２内部電極が同一面に引出され、内部電極が実装面に垂直実装される一般の下面電極型積層セラミックキャパシタに比べてアコースティックノイズが顕著に減少することが分かる。
【０１１３】
上述した本発明の実施形態によると、第１及び第２内部電極が重畳する面積を最大限にすることができるため、高容量の具現が可能になり、マージンがないセラミック本体面に絶縁層を形成してマージンと同一の役割を行うことで、マージン領域の厚さを容易に制御することができるようになる。これにより、積層セラミックキャパシタのサイズを減少させることができる。
【０１１４】
また、外部電極がセラミック本体の同一面に形成されて実装密度を向上させることができ、外部電極の延長により、内部電極の水平実装が可能になってアコースティックノイズを減少させることができる。
【０１１５】
特に、本発明の積層セラミックキャパシタは、上記外部電極がセラミック本体の主面に露出し、側面に形成された外部電極は絶縁層によって覆われるため、セラミック本体の主面を実装面にして基板への実装時にはんだが積層セラミックキャパシタの側面及び端面を伝ってせり上がらなくなる。はんだが積層セラミックキャパシタの側面及び端面を伝ってせり上がるほど、アコースティックノイズが増加するため、本発明のようにはんだがキャパシタの側面及び端面を伝ってせり上がらない場合、アコースティックノイズを減少させることができる。
【０１１６】
積層セラミックキャパシタの実装基板２００
【０１１７】
本発明の他の一実施形態は、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設置された積層セラミックキャパシタ１００と、を含み、上記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、上記セラミック本体内部に配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、上記誘電体層を介して上記第１内部電極に対向配置され、上記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、上記セラミック本体の側面に露出した第１リード部と電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極、上記セラミック本体の側面に露出した第２リード部と電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極及び上記第１及び第２側面上に形成され、第１及び第２外部電極を覆うように形成された絶縁層を含む積層セラミックキャパシタの実装基板を提供することができる。
【０１１８】
図７は本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された形状を示した斜視図であり、図８は図７の積層セラミックキャパシタの実装基板をＡ−Ａ’方向に切断した断面図である。
【０１１９】
図７及び図８を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔されるように形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１２０】
このとき、積層セラミックキャパシタ１００の第１または第２主面に延長された第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ２３０によって印刷回路基板２１０と電気的に連結されることができる。
【０１２１】
本実施形態において、印刷回路基板２１０に実装される積層セラミックキャパシタ１００は、上述した積層セラミックキャパシタに関する説明と重複するため、その説明を省略する。
【０１２２】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【０１２３】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２１、１２２  第１及び第２内部電極
１３１、１３２  外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２電極パッド
２３０  はんだ
【図１】
2014229892.tif 000003
【図２】
2014229892.tif 000004
【図３】
2014229892.tif 000005
【図４ａ】
2014229892.tif 000006
【図４ｂ】
2014229892.tif 000007
【図４ｃ】
2014229892.tif 000008
【図４ｄ】
2014229892.tif 000009
【図４ｅ】
2014229892.tif 000010
【図４ｆ】
2014229892.tif 000011
【図４ｇ】
2014229892.tif 000012
【図５ａ】
2014229892.tif 000013
【図５ｂ】
2014229892.tif 000014
【図５ｃ】
2014229892.tif 000015
【図５ｄ】
2014229892.tif 000016
【図５ｅ】
2014229892.tif 000017
【図５ｆ】
2014229892.tif 000018
【図６ａ】
2014229892.tif 000019
【図６ｂ】
2014229892.tif 000020
【図６ｃ】
2014229892.tif 000021
【図６ｄ】
2014229892.tif 000022
【図６ｅ】
2014229892.tif 000023
【図６ｆ】
2014229892.tif 000024
【図７】
2014229892.tif 000025
【図８】
2014229892.tif 000026
【図９】
2014229892.tif 000027
【手続補正書】
【提出日】平成26年5月8日(2014.5.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体と、
前記セラミック本体内部に配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極と、
前記誘電体層を介して前記第１内部電極に対向配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極と、
前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極と、
前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極と、
前記第１及び第２側面上に形成され、第１及び第２外部電極のうち実装面から所定高さの領域と前記第１及び第２側面のうち実装面から所定高さの領域とを覆うように形成される絶縁層と
を含む、積層セラミックキャパシタ。
【請求項２】
前記第１リード部及び前記第２リード部において、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域は重畳する、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１リード部及び前記第２リード部において、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域は重畳しない、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記第１リード部及び前記第２リード部において、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出した領域の幅は、第１及び第２側面に形成された第１及び第２外部電極の幅より狭い、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記第１内部電極は前記セラミック本体の前記第１側面に露出し、前記第２内部電極は前記セラミック本体の前記第２側面に露出する、請求項１に記載の積層セラミックキャパシタ。
【請求項６】
前記第１リード部は前記第１側面に露出し、前記第２リード部は前記第２側面に露出する、請求項１に記載の積層セラミックキャパシタ。
【請求項７】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項８】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項９】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１０】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１１】
前記第１及び第２外部電極は、前記第１及び第２端面と接するように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１２】
前記第１及び第２外部電極は、前記第１及び第２端面から所定間隔離隔されて形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１３】
前記第１外部電極は前記第１側面から前記第１主面に延長されて形成され、前記第２外部電極は前記第２側面から前記第１主面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１４】
前記絶縁層は、前記第１及び第２側面上に形成された第１及び第２外部電極と前記セラミック本体の第１及び第２側面とを覆うように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１５】
前記絶縁層は、前記第１及び第２側面上に形成された第１及び第２外部電極と前記セラミック本体の第１及び第２側面と第１及び第２端面とを覆うように形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１６】
前記絶縁層は、前記セラミック本体の実装面から所定間隔離隔されて形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項１７】
前記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含む、請求項１に記載の積層セラミックキャパシタ。
【請求項１８】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項１に記載の積層セラミックキャパシタ。
【請求項１９】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項２０】
前記第１及び第２内部電極の厚さは、１．５μｍ以下である、請求項１に記載の積層セラミックキャパシタ。
【請求項２１】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、誘電体層を含み、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、前記セラミック本体内部に配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、前記誘電体層を介して前記第１内部電極に対向配置され、前記第１及び第２側面のうち少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極、前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極及び前記第１及び第２側面上に形成され、第１及び第２外部電極のうち実装面から所定高さの領域と前記第１及び第２側面のうち実装面から所定高さの領域とを覆うように形成される絶縁層を含む、積層セラミックキャパシタの実装基板。