(57)【要約】【課題】小さな回路規模で高精度の読み出しが行われるＭＲＡＭの実現。【解決手段】ビット線BLおよびソース線SLの複数対と、複数のワード線WLと、交差部に配置された複数の抵抗変化メモリセルと、を有するメモリセルアレイ11と、第１端側に設けられた書込みドライバ12、センスアンプ13、グローバルビット線GBLおよびグローバルソース線GSLと、第１端に設けられた複数のビット線とGBL間の複数のビット線スイッチBSと、第１端に設けられた複数のソース線とGSL間の複数のソース線スイッチSSと、アドレス信号、読み出し動作、書込み動作および書込みデータに応じて、複数のBSおよびSSのいずれかを接続状態にするカラムデコーダ16と、ロウデコーダ17と、第２端側に設けられた複数のビット線およびソース線と接地線間の複数のビット線接地スイッチBGTrおよびソース線接地スイッチSGTrと、を有する半導体記憶装置。【選択図】図７
2014229328.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に伸びるビット線およびソース線の対を並列に複数対配置し、前記複数対のビット線およびソース線と交差するように第２の方向に伸びる複数のワード線を配置し、交差部に対応して複数の抵抗変化メモリセルを配置したメモリセルアレイと、
前記メモリセルアレイの前記第１の方向の一方の端である第１端側に設けられた書込みドライバと、
前記第１端側に設けられたセンスアンプと、
前記第１端側に設けられたグローバルビット線およびグローバルソース線と、
前記第１端で、前記複数のビット線と前記グローバルビット線の間に設けられた複数のビット線スイッチと、
前記第１端で、前記複数のソース線と前記グローバルソース線の間に設けられた複数のソース線スイッチと、
アドレス信号をデコードし、読み出し動作、書込み動作および書込みデータに応じて、前記複数のビット線スイッチおよび前記複数のソース線スイッチのいずれかを接続状態にするカラムデコーダと、
アドレス信号をデコードし、前記複数のワード線のいずれかを活性化するロウデコーダと、
前記メモリセルアレイの前記第１の方向の他方の端である第２端側で、前記複数のビット線と接地線との間に設けられた複数のビット線接地スイッチと、
前記第２端側で、前記複数のソース線と接地線との間に設けられた複数のソース線接地スイッチと、を備えることを特徴とする半導体記憶装置。
【請求項２】
前記抵抗変化メモリセルは、
閾値以上の電流を流す時の電流方向に応じて抵抗値が変化する抵抗変化素子と、
前記抵抗変化素子を介して前記ビット線と前記ソース線間に接続され、ゲートが前記ワード線に接続されたトランジスタと、を備え、
前記抵抗変化メモリセルの抵抗値の違いに応じてデータ値を記憶することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記抵抗変化素子は、磁気トンネル接合素子であり、
当該半導体記憶装置は、スピン注入型のＭＲＡＭであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
書込み動作時には、前記書込みドライバ
一方のデータ値を書込む時には、前記カラムデコーダで選択した前記複数のビット線スイッチの１つを接続状態にし、前記複数のソース線接地スイッチを接続状態にし、
他方のデータ値を書込む時には、前記カラムデコーダで選択した前記複数のソース線スイッチの１つを接続状態にし、前記複数のビット線接地スイッチを接続状態にし、
前記書込みドライバを書込むデータ値に応じた活性状態にすることを特徴とする請求項１から３のいずれか１項に記載の半導体記憶装置。
【請求項５】
読み出し動作時には、
前記カラムデコーダで選択した前記複数のビット線スイッチの１つを接続状態にし、前記複数のソース線接地スイッチを接続状態にし、
前記センスアンプを活性状態にすることを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
開示の技術は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年の電子デバイスにおいては、シリコン（Ｓｉ）のＣＭＯＳロジックに対して低コストで混載が可能な、大容量不揮発性メモリの重要性が高まっている。
【０００３】
磁気抵抗メモリ(Magnetoresistive Random Access Memory: MRAM）は、情報の不揮発性に加えて、情報の高速な書き換えが無制限に行える。このことから、フラッシュメモリなどＲＯＭ用途のメモリだけでなく、ＳＲＡＭやＤＲＡＭといったＲＡＭ用途のメモリを置き換える可能性がある新規不揮発性メモリとして注目されている。
【０００４】
これまで、磁化自由層の向きは、配線に電流を流すことで誘導される磁場を用いて反転させていた。しかし、近年になり、スピン偏極した電子によるトルク（Spin-Transfer Torque: STT）により磁化自由層の磁化反転が可能であることが分かった（スピン注入磁化反転）。これにより、書き換えに必要な電流を大幅に減少でき、ＭＲＡＭの実用化の可能性が一層高まっている。
【０００５】
非特許文献１は、スピン注入型ＭＲＡＭの基本構成を記載している。
また、特許文献１は、ＭＲＡＭにおいてセルアレイからのデータの読み出し精度を向上した半導体記憶装置を記載している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２６２６９５号公報
【非特許文献】
【０００７】
【非特許文献１】"A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", M. Hosomi et al., IEDM Tech. Dig., pp. 473-476, 2005
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１に記載されたＭＲＡＭは、回路規模が大きくなるという問題があった。
実施形態によれば、小さな回路規模で高精度の読み出しが行われるＭＲＡＭが実現される。
【課題を解決するための手段】
【０００９】
第１の態様の半導体記憶装置は、メモリセルアレイと、書込みドライバと、センスアンプと、グローバルビット線およびグローバルソース線と、複数のビット線スイッチと、複数のソース線スイッチと、カラムデコーダと、ロウデコーダと、複数のビット線接地スイッチと、複数のソース線接地スイッチと、を有する。メモリセルアレイは、第１の方向に伸びるビット線およびソース線の対を並列に複数対配置し、複数対のビット線およびソース線と交差するように第２の方向に伸びる複数のワード線を配置し、交差部に対応して複数の抵抗変化メモリセルを配置している。書込みドライバ、センスアンプ、グローバルビット線およびグローバルソース線は、メモリセルアレイの第１の方向の一方の端である第１端側に設けられる。複数のビット線スイッチは、第１端で、複数のビット線とグローバルビット線の間に設けられる。複数のソース線スイッチは、第１端で、複数のソース線とグローバルソース線の間に設けられる。カラムデコーダは、アドレス信号をデコードし、読み出し動作、書込み動作および書込みデータに応じて、複数のビット線スイッチおよび複数のソース線スイッチのいずれかを接続状態にする。ロウデコーダは、アドレス信号をデコードし、複数のワード線のいずれかを活性化する。複数のビット線接地スイッチは、メモリセルアレイの第１の方向の他方の端である第２端側で、複数のビット線と接地線との間に設けられる。複数のソース線接地スイッチは、第２端側で、複数のソース線と接地線との間に設けられる。
【発明の効果】
【００１０】
第１の態様によれば、抵抗変化によりデータを記憶するメモリセルアレイの一方の側にカラムデコーダを設けるのみで、読み出すメモリセルの位置にかかわらず読み出し経路の抵抗がほぼ同じになる半導体記憶装置が、小面積で実現される。
【図面の簡単な説明】
【００１１】
【図１】図１は、一般的なＭＲＡＭの構成を示す図である。
【図２】図２は、書込みドライバ（ＷＤ：Write Driver)１２の回路図であり、（Ａ）がフォワード(Forward)用ドライバを、（Ｂ）がリバース(Reverse)用ドライバを、示す。
【図３】図３は、書込み動作を説明する図であり、（Ａ）が”０”を書き込むためにフォワード方向に書込み電流を流す場合を、（Ｂ）が”１”を書き込むためにリバース方向に書込み電流を流す場合を示す。
【図４】図４は、センスアンプ（Ｓ／Ａ）の回路図である。
【図５】図５は、読み出し動作を説明する図である。
【図６】図６は、読み出し処理時のアクセスするメモリセルの第１の方向（図１では上下方向）の位置の違いによる配線抵抗の影響を説明する図である。
【図７】図７は、実施形態の磁気抵抗メモリ（ＭＲＡＭ）の構成を示す図である。
【図８】図８は、書込み動作時の書込み電流の経路を示す図である。
【図９】図９は、読み出し動作時の読み出し電流の経路を示す図であり、（Ａ）がＢＳおよびＳＳに近いメモリセルをアクセスする場合を、（Ｂ）が遠いメモリセルをアクセスする場合を示す。
【図１０】図１０は、見積もりを行ったメモリセルの条件を示す図である。
【図１１】図１１は、図１のＭＲＡＭにおいてシミュレーションを行った読み出し電流経路を示す図であり、（Ａ）がＢＳおよびＳＳに近いメモリセルをアクセスする場合を、（Ｂ）がＢＳおよびＳＳから遠いメモリセルをアクセスする場合を示す。
【図１２】図１２は、実施形態のＭＲＡＭにおいてシミュレーションを行った読み出し電流経路を示す図であり、（Ａ）がＢＳおよびＳＳに近いメモリセルをアクセスする場合を、（Ｂ）がＢＳおよびＳＳから遠いメモリセルをアクセスする場合を示す。
【図１３】図１３は、図１１の（Ａ）および（Ｂ）、および図１２の（Ａ）および（Ｂ）に示した場合の読み出し電流のシミュレーション結果を示す図である。
【発明を実施するための形態】
【００１２】
実施形態の磁気抵抗メモリ(Magnetoresistive Random Access Memory: MRAM）を説明する前に、一般的なＭＲＡＭの構成について説明する。
図１は、一般的なＭＲＡＭの構成を示す図である。
【００１３】
ＭＲＡＭは、メモリセルアレイ１１と、書込みドライバ（ＷＤ：Write Driver)１２と、センスアンプ（Ｓ／Ａ）１３と、グローバルビット線（ＧＢＬ）１４と、グローバルソース線（ＧＳＬ）１５と、を有する。ＭＲＡＭは、さらに、複数のビット線スイッチＢＳ０〜ＢＳｎ−１と、複数のソース線スイッチＳＳ０〜ＳＳｎ−１と、カラムデコーダ(Column Decoder)１６と、ロウデコーダ(Row Decoder)１７と、を有する。
【００１４】
メモリセルアレイ１１は、並列に配置された第１の方向（図１では上下方向）に伸びる複数対のビット線ＢＬ０−ＢＬｎ−１およびソース線ＳＬ０−ＳＬｍ−１と、第２の方向（図１では横方向）に伸びる複数のワード線ＷＬ０〜ＷＬｍ−１と、を有する。メモリセルアレイ１１は、複数対のビット線および複数のソース線ＳＬ０−ＳＬｍ−１の交差部に対応して配置された複数の抵抗変化メモリセルを有する。抵抗変化メモリセルは、対応するビット線とソース線間に直列に接続されたスピン注入型（ＭＴＪ:Magnetic Tunnel Junction)素子およびトランジスタを有し、トランジスタのゲートは対応するワード線に接続されている。
【００１５】
ＷＤ１２、Ｓ／Ａ１３、ＧＢＬ１４およびＧＳＬ１５は、メモリセルアレイ１１の第１の方向の一方の端（図１では上側の端）である第１端側に設けられる。
複数のビット線スイッチＢＳ０〜ＢＳｎ−１は、第１端において、複数のビット線ＢＬ０−ＢＬｎ−１とＧＢＬ１４の間に設けられ、活性化（オン）すると、対応するビット線をＧＢＬ１４に接続する。
【００１６】
複数のソース線スイッチＳＳ０〜ＳＳｎ−１は、第１端において、複数のソース線ＳＬ０−ＳＬｍ−１とＧＳＬ１５の間に設けられ、活性化（オン）すると、対応するソース線をＧＳＬ１５に接続する。
【００１７】
カラムデコーダ１６は、アドレス信号をデコードし、アクセスする列のメモリセルが接続されるビット線スイッチおよびソース線スイッチの対を接続（オン）状態にする。
アドレス信号をデコードし、アクセスする行のメモリセル（トランジスタのゲート）が接続されるワード線を活性化する。
【００１８】
図２は、書込みドライバ（ＷＤ：Write Driver)１２の回路図であり、（Ａ）がフォワード (Forward)用ドライバを、（Ｂ）がリバース(Reverse)用ドライバを、示す。
ＷＤ１２は、図２の（Ａ）のフォワード（ＦＷ:Forward)用ドライバと、図２の（Ｂ）のリバース（ＲＶ;Reverse)用ドライバの両方を有する。図２の（Ａ）のＦＷ用ドライバの出力はＧＢＬ１４に接続され、図２の（Ｂ）のＲＶ用ドライバの出力はＧＳＬ１５に接続される。
【００１９】
メモリ素子は、所定値以上の電流（書込み電流）を流す方向で抵抗値が異なり、この抵抗値の違いに対応づけてデータの記憶を行う。
【００２０】
図３は、書込み動作を説明する図であり、（Ａ）が”０”を書き込むためにフォワード方向に書込み電流を流す場合を、（Ｂ）が”１”を書き込むためにリバース方向に書込み電流を流す場合を示す。
【００２１】
図３の（Ａ）に示すように、カラムデコーダ１６により、アクセスする列のメモリセルが接続されるビット線スイッチＢＳおよびソース線スイッチＳＳの対をオンする。さらに、ロウデコーダ１７により、アクセスする行のメモリセルが接続されるワード線（ここではＷＬ０）を活性化し、メモリセルのトランジスタをオンする。”０”を書き込む場合は、ＷＤ１２のＦＷ用ドライバのＰチャネルトランジスタ（ＰｃｈＴｒ）およびＮチャネルトランジスタ（ＮｃｈＴｒ）のゲートに”Ｌ(Low)”を印加し、ＰｃｈＴｒをオン、ＮｃｈＴｒをオフする。また、ＷＤ１２のＲＶ用ドライバのＰｃｈＴｒおよびＮｃｈＴｒのゲートに”Ｈ(High)”を印加し、ＰｃｈＴｒをオフ、ＮｃｈＴｒをオンする。この状態で、ＷＤ１２の電源ＶＷＤ、ＦＷ用ドライバのＰｃｈＴｒから、ＧＢＬ１４、ＢＳ、メモリセルのトランジスタ、ＭＴＪ素子、ＳＳ、ＧＳＬ１５、ＷＤ１２のＲＶ用ドライバのＮｃｈＴｒ、ＧＮＤの経路で書込み電流が流れる。このように、フォワード方向に書込み電流が流れると、ＭＴＪ素子の抵抗は相対的に小さくなる。
【００２２】
一方、”１”を書き込む場合は、図３の（Ｂ）に示すように、ＷＤ１２のＦＷ用ドライバのＰｃｈＴｒおよびＮｃｈＴｒのゲートに”Ｈ”を印加し、ＰｃｈＴｒをオフ、ＮｃｈＴｒをオンする。また、ＷＤ１２のＲＶ用ドライバのＰｃｈＴｒおよびＮｃｈＴｒのゲートに”Ｌ”を印加し、ＰｃｈＴｒをオン、ＮｃｈＴｒをオフする。この状態で、ＷＤ１２の電源ＶＷＤ、ＲＶ用ドライバのＰｃｈＴｒから、ＧＳＬ１５、ＳＳ、ＭＴＪ素子、メモリセルのトランジスタ、ＢＳ、ＧＢＬ１４、ＷＤ１２のＦＷ用ドライバのＮｃｈＴｒ、ＧＮＤの経路で書込み電流が流れる。このように、リバース方向に書込み電流が流れると、ＭＴＪ素子の抵抗は相対的に大きくなる。
【００２３】
抵抗変化メモリセルに書き込まれたデータの読み出しは、書込み電流より小さな、書込み状態に影響しない読み出し電流を流し、ＭＴＪ素子の抵抗による電流の違いを検出することにより行う。具体的には、抵抗変化メモリセルの”１”に対応する抵抗値と、”０”に対応する抵抗値の中間の抵抗値を有するリファレンスセルを設け、Ｓ／Ａ１３により抵抗変化メモリセルとリファレンスセルに同じ読み出し電圧を印加する。抵抗変化メモリセルに記憶したデータに対応した抵抗値の違いにより、リファレンスセルに流れる電流に対して、抵抗変化メモリセルに流れる電流が小さくまたは大きくなるので、それを電圧差に変換して増幅して出力する。
【００２４】
図４は、センスアンプ（Ｓ／Ａ）１３の回路図である。
センスアンプ１３は、ＳＲＡＭ等で一般的に使用されるラッチ型センスアンプである。センスアンプ１３の一方の端子は、クランプ用トランジスタ（スイッチ）を介してＧＢＬ１４に、さらに選択されたＢＳ、メモリセルの抵抗変化（ＭＴＪ）メモリ素子およびトランジスタ、選択されたＳＳを介してＧＳＬ１５に接続される。読み出し時、Ｖｃｌａｍｐ信号が活性化され、ＧＳＬ１５は接地されるため、センスアンプ１３から選択したＭＴＪ素子を通りＧＮＤに至る電流経路が形成される。この時流れる電流は、ＭＴＪ素子の抵抗値により異なる。
【００２５】
一方、センスアンプ１３の一方の端子は、上記と類似の電流経路で、ＭＴＪ素子を含むメモリセルの代わりにリファレンスセルを含む経路に接続され、同様に電流が流れる。リファレンスセルは、メモリセルと同様の構成を有し、ＭＴＪ素子の面積を調整することで、抵抗変化メモリセルの”１”に対応する抵抗値と、”０”に対応する抵抗値の中間の抵抗値に設定されている。
【００２６】
読み出し時には、メモリセル側については、メモリセルに一定の読み出し電圧を印加して、それぞれの抵抗状態を反映したメモリセル電流Ｉｄａｔａを流す。メモリセルに印加する読み出し電圧は、Ｖｃｌａｍｐ信号電圧で制御する。メモリセルには、Ｖｃｌａｍｐ信号電圧からクランプ用トランジスタのしきい値電圧分を引いた電圧が印加されることになる。一方、リファレンス側についても同様の電圧が印加される。メモリセル電流Ｉｄａｔａは、書込み電流より小さい、メモリセルに書き込まれたデータが変化しない電流値で設定される。
【００２７】
センスアンプ（Ｓ／Ａ）１３の動作は、（１）プリチャージ、（２）増幅および（３）加速に分かれる。
（１）のプリチャージでは、ＳＥＬ１はＬ状態で、出力ノードRead Out, /Read Outは、電源電圧近傍に設定される。Ｓ／Ａ１３内のラッチ回路のＰｃｈＴｒはオフ状態であり、ラッチ回路は動作しない。プリチャージ電流が流れビット線ＢＬ（ＧＢＬを含む）はプリチャージされる。
【００２８】
（２）の増幅では、ＳＥＬ１を”Ｈ”に立ち上げることで、出力ノードRead Out, /Read Outは、それぞれメモリセル電流Ｉｄａｔａおよび参照電流Ｉｒｅｆにより、異なるスピードで放電され、徐々に電圧が低下する。メモリセル電流とリファレンス電流の内、電流の大きい方が電圧の低下が速く、ラッチ回路の出力ノードが”Ｌ”側に引っ張られ、ラッチ回路が動作する。
【００２９】
出力ノードRead Out, /Read Outの電圧差が十分に開いた時点で、ＳＥ２を立ち上げることで、ラッチの増幅が加速される。前述のように、リファレンスセルは、抵抗変化メモリセルの”１”に対応する抵抗値と、”０”に対応する抵抗値の中間の抵抗値に設定されている。そのため、抵抗変化メモリセルに書込まれているデータが”１”の場合と”０”の場合で、出力ノードRead Out, /Read Outの値が逆になる。
【００３０】
図５は、読み出し動作を説明する図である。
図５に示すように、グローバルソース線（ＧＳＬ）１５は、スイッチ（ＳＷ）２１を介して接地されており、読み出し動作時に、ＳＷ２１は接続状態になりＧＳＬ１５をＧＮＤに接続する。なお、ＳＷ２１を設ける代わりに、ソース線スイッチＳＳに同様の機能を設けることも可能である。
【００３１】
読み出し動作時には、図５に示すように、カラムデコーダ１６により、アクセスする列のメモリセルが接続されるビット線スイッチＢＳおよびソース線スイッチＳＳの対をオンする。さらに、ロウデコーダ１７により、アクセスする行のメモリセルが接続されるワード線（ここではＷＬ０）を活性化し、メモリセルのトランジスタをオンする。これにより、ＧＢＬ１４、ＢＳ、ＭＴＪ素子、メモリセルのトランジスタ、ＳＳ、ＧＳＬ１５、ＳＷ２１、ＧＮＤの経路で読み出し電流が流れる。
【００３２】
以上説明したように、ＭＲＡＭでは、複数の対のビット線スイッチＢＳおよびソース線スイッチＳＳを設け、カラムデコーダ１６の選択信号に応じて、選択する列のビット線スイッチＢＳおよびソース線スイッチＳＳを接続状態にする。接続状態にするビット線スイッチＢＳおよびソース線スイッチＳＳの対を選択する選択信号は、カラムデコーダ１６がより発生する。カラムデコーダ１６から複数のビット線スイッチＢＳおよび複数のソース線スイッチＳＳの配線を考慮して、複数のビット線スイッチＢＳおよび複数のソース線スイッチＳＳは、メモリセルアレイ１１の同じ側（図１では上側）に設けられる。
【００３３】
スピン注入型ＭＲＡＭは、メモリセルとなるＭＴＪ素子の抵抗の大（”１”）、小（”０”）を読み出すが、メモリセルアレイを構成した場合、ビット線とソース線を合わせたアレイの配線抵抗も加わった抵抗値を読み出すことになる。従来のスピン注入型ＭＲＡＭの場合、メモリセルの位置により、配線抵抗の影響が異なっている。
【００３４】
図６は、読み出し処理時のアクセスするメモリセルの第１の方向（図１では上下方向）の位置の違いによる配線抵抗の影響を説明する図であり、（Ａ）がＢＳおよびＳＳに近いメモリセルをアクセスする場合を、（Ｂ）が遠いメモリセルをアクセスする場合を示す。
【００３５】
ＢＳおよびＳＳに近いメモリセル（図６の（Ａ）ではＷＬ０の１行目）から読み出しを行う場合は、図６の（Ａ）に示す経路で読み出し電流が流れる。この経路中のビット線ＢＬおよびソース線ＳＬの長さは短い。
【００３６】
ＢＳおよびＳＳから遠いメモリセル（図６の（Ｂ）ではＷＬｍ−１のｍ−１行目）から読み出しを行う場合は、図６の（Ｂ）に示す経路で読み出し電流が流れる。この経路中のビット線ＢＬおよびソース線ＳＬの長さは、図６の（Ａ）の経路に比べて大幅に長い。
【００３７】
したがって、ＢＳおよびＳＳに近い、すなわちＳ／Ａ１３に近いメモリセルのデータを読み出す場合の読み出し電流経路の配線抵抗は小さく、遠いメモリセルのデータを読み出す場合の読み出し電流経路の配線抵抗は大きい。
【００３８】
このため、読み出し動作における実効的なメモリセルの抵抗のばらつきが大きくなり、読み出しマージンが小さくなるという問題がある。
以下に説明する実施形態のＭＲＡＭでは、この問題を解決し、メモリセルの位置による読み出し電流経路の配線抵抗の差が小さく、読み出しマージンを改善したＭＲＡＭが提供される。
【００３９】
図７は、実施形態の磁気抵抗メモリ（ＭＲＡＭ）の構成を示す図である。
実施形態のＭＲＡＭは、メモリセルアレイ１１と、書込みドライバ（ＷＤ：Write Driver)１２と、センスアンプ（Ｓ／Ａ）１３と、グローバルビット線（ＧＢＬ）１４と、グローバルソース線（ＧＳＬ）１５と、を有する。実施形態のＭＲＡＭは、さらに、複数のビット線スイッチＢＳ０〜ＢＳｎ−１と、複数のソース線スイッチＳＳ０〜ＳＳｎ−１と、カラムデコーダ(Column Decoder)１６と、ロウデコーダ(Row Decoder)１７と、Ｆ／Ｒ選択信号発生部３１と、接地スイッチ部３２と、を有する。
【００４０】
メモリセルアレイ１１は、並列に配置された第１の方向（図７では上下方向）に伸びる複数対のビット線ＢＬ０−ＢＬｎ−１およびソース線ＳＬ０−ＳＬｍ−１と、第２の方向（図７では横方向）に伸びる複数のワード線ＷＬ０〜ＷＬｍ−１と、を有する。メモリセルアレイ１１は、複数対のビット線および複数のソース線ＳＬ０−ＳＬｍ−１の交差部に対応して配置された複数の抵抗変化メモリセルを有する。抵抗変化メモリセルは、対応するビット線とソース線間に直列に接続されたスピン注入型（ＭＴＪ:Magnetic Tunnel Junction)素子およびトランジスタを有し、トランジスタのゲートは対応するワード線に接続されている。
【００４１】
実施形態のＭＲＡＭは、Ｆ／Ｒ選択信号発生部３１および接地スイッチ部３２を有すること、および対をなすビット線スイッチおよびソース線スイッチが独立して制御されること、が図１のＭＲＡＭと異なり、他は同じである。以下、異なる部分について説明する。
【００４２】
接地スイッチ部３２は、メモリセルアレイ１１の第１の方向の他方の端（図７では下側の端）である第２端側に設けられる。言い換えれば、接地スイッチ部３２は、メモリセルアレイ１１に対してＷＤ１２、Ｓ／Ａ１３、ＧＢＬ１４、ＧＳＬ１５、メモリセルアレイ１１の複数のビット線スイッチＢＳ０〜ＢＳｎ−１および複数のソース線スイッチＳＳ０〜ＳＳｎ−１と反対側に設けられる。
【００４３】
接地スイッチ部３２は、複数のビット線ＢＬ０−ＢＬｎ−１とＧＮＤ端子の間に設けられた複数のビット線接地スイッチと、複数のソース線ＳＬ０−ＳＬｍ−１とＧＮＤ端子の間に設けられた複数のソース線接地スイッチと、を有する。複数のビット線接地スイッチは、Ｆ／Ｒ選択信号発生部３１からのリバース(reverse)信号により共通にオン・オフ制御される。言い換えれば、複数のビット線接地スイッチは、リバース信号がオンの時に同時に接続状態になり、リバース信号がオフの時に同時に遮断状態になる。複数のソース線接地スイッチは、Ｆ／Ｒ選択信号発生部３１からのフォワード(forward)信号により共通にオン・オフ制御される。言い換えれば、複数のビット線接地スイッチは、フォワード信号がオンの時に同時に接続状態になり、フォワード信号がオフの時に同時に遮断状態になる。
【００４４】
Ｆ／Ｒ選択信号発生部３１は、読み出し動作時および”１”を書き込むフォワード(forward)書込み動作時にフォワード(forward)信号をオン、リバース(reverse)信号をオフにする。また、Ｆ／Ｒ選択信号発生部３１は、”０”を書き込むリバース(reverse)書込み動作時にリバース(reverse)信号をオン、フォワード(forward)信号をオフにする。
【００４５】
カラムデコーダ１６は、アドレス信号をデコードしてアクセスする列を選択する列選択信号を生成し、読み出し動作時および”１”を書き込むフォワード(forward)書込み動作時には、アクセスする列のビット線スイッチをオン状態にする。この時、アクセスする列のソース線スイッチはオフ状態を維持する。また、カラムデコーダ１６は、”０”を書き込むリバース(reverse)書込み動作時には、アクセスする列のソース線スイッチをオン状態にし、アクセスする列のビット線スイッチはオフ状態を維持する。
【００４６】
上記のように、カラムデコーダ１６は、読み出し動作時および”１”を書き込むフォワード書込み動作時と、”０”を書き込む書込み動作時とで、オンにするスイッチの選択を変更する。この選択は、Ｆ／Ｒ選択信号発生部３１が出力するフォワード信号とリバース信号の選択と同じである。そこで、Ｆ／Ｒ選択信号発生部３１は、フォワード信号とリバース信号をカラムデコーダ１６に送信する。そして、カラムデコーダ１６は、列選択信号とフォワード信号の論理積信号を対応するビット線スイッチのオン・オフ信号とし、列選択信号とリバース信号の論理積信号を対応するソース線スイッチのオン・オフ信号とする。フォワード信号とリバース信号は２本の信号線で伝送されるので、Ｆ／Ｒ選択信号発生部３１は、第２端側以外に設けてもよく、例えば、リード信号、ライト信号およびデータ信号などが外部から入力される部分の近傍に設けてもよい。
【００４７】
図８は、書込み動作時の書込み電流の経路を示す図である。
”１”を書き込むフォワード書込み動作時には、ＢＳをオン、ＳＳをオフ、接地スイッチ部３２のビット線接地スイッチ用トランジスタＢＧＴｒをオフ、ソース線接地スイッチ用トランジスタＳＧＴｒをオンする。これにより、ＷＤ１２からＧＢＬ１４、ＢＳ、ＢＬ、ＭＴＪ素子、メモリセルのトランジスタ、ＳＬ、ＳＧＴｒおよびＧＮＤに至る書込み電流経路が形成され、メモリセルに”１”が書き込まれる。
【００４８】
”０”を書き込むリバース書込み動作時には、ＳＳをオン、ＳＳをオン、接地スイッチ部３２のビット線接地スイッチ用トランジスタＢＧＴｒをオン、ソース線接地スイッチ用トランジスタＳＧＴｒをオフする。これにより、ＷＤ１２からＧＳＬ１５、ＳＳ、ＳＬ、メモリセルのトランジスタ、ＭＴＪ素子、ＢＬ、ＢＧＴｒおよびＧＮＤに至る書込み電流経路が形成され、メモリセルに”０”が書き込まれる。
【００４９】
書込み動作は、読み出し動作に比べて、電流経路の配線抵抗の差の影響は小さいが、配線抵抗の差は小さいことが望ましい。実施形態のＭＲＡＭでは、図８に示すように、フォワード書込み動作時とリバース書込み動作時、および書き込むメモリセルの第１の方向（上下方向）の位置の違いによる電流経路の長さはほぼ等しく、配線抵抗の差は小さい。
【００５０】
図９は、読み出し動作時の読み出し電流の経路を示す図であり、（Ａ）がＢＳおよびＳＳに近いメモリセルをアクセスする場合を、（Ｂ）が遠いメモリセルをアクセスする場合を示す。
【００５１】
読み出し動作時には、図９の（Ａ）および（Ｂ）に示すように、カラムデコーダ１６により、アクセスする列のメモリセルが接続されるビット線スイッチＢＳをオン状態にする。この時、ソース線スイッチＳＳはオフ状態を維持する。さらに、Ｆ／Ｒ選択信号発生部３１がフォワード(Forward)信号を活性化し、接地スイッチ部３２のビット線接地スイッチ用トランジスタＢＧＴｒをオン状態にする。この時、Ｆ／Ｒ選択信号発生部３１からのリバース(Reverse)信号は不活性で、ソース線接地スイッチ用トランジスタＳＧＴｒはオフ状態を維持する。さらに、ロウデコーダ１７により、アクセスする行のメモリセルが接続されるワード線（図９の（Ａ）ではＷＬ０、図９の（Ｂ）ではＷＬｍ−１）を活性化し、メモリセルのトランジスタをオンする。これにより、Ｓ／Ａ１３、ＧＢＬ１４、ＢＳ、ＢＬ、ＭＴＪ素子、メモリセルのトランジスタ、ＳＬ、ＳＧＴｒ、ＧＮＤの経路で読み出し電流が流れる。
【００５２】
図９の（Ａ）と（Ｂ）を比較して明らかなように、ＢＳおよびＳＳに近いメモリセル（ＷＬ０の１行目）から読み出しを行う場合と、遠いメモリセル（ＷＬｍ−１のｍ−１行目）から読み出しを行う場合とで、読み出し電流が流れる経路の長さはほぼ同じである。したがって、アクセスするメモリセルの第１の方向（図９では上下方向）の位置によらず、読み出し電流経路の配線抵抗はほぼ同じである。このことによって、読み出しの際の実効的なメモリセルの抵抗ばらつきが抑えられるので、読み出しマージンが大きくなる。
【００５３】
ここで、標準的なＭＲＡＭにおいて、図１の一般的な構成を適用した場合と、実施形態の構成を適用したとで、配線抵抗の影響を見積もった結果を説明する。
【００５４】
（１）ＢＬおよびＳＬ配線抵抗
ＢＬおよびＳＬ配線のシート抵抗：０．１８Ω／□
配線幅：０．１μｍ
第１の方向（ＢＬおよびＳＬの伸びる方向）のメモリセル長：０．４１μｍ
ＢＬに接続するセルの個数：５１２個
以上の条件で、ＢＬ配線抵抗＝（０．１８Ω／□）×０．４１×５１２／０．１＝３７８Ω
【００５５】
（２）ＭＴＪ素子抵抗
サイズ：５０ｎｍΦ
ＲＡ＝７Ωμｍ2
後述する図１０の条件から、ＭＴＪ素子抵抗＝３．６ｋΩ
【００５６】
したがって、ＢＬおよびＳＬの配線抵抗は、ＭＴＪ素子抵抗の約１０％程度である。
上記の条件で、読み出しの際の読み出し電流に与える影響について、回路シミュレーションを行った。
【００５７】
図１０は、見積もりを行ったメモリセルの条件を示す図である。
図１１は、図１のＭＲＡＭにおいてシミュレーションを行った読み出し電流経路を示す図であり、（Ａ）がＢＳおよびＳＳに近いメモリセルをアクセスする場合を、（Ｂ）がＢＳおよびＳＳから遠いメモリセルをアクセスする場合を示す。
【００５８】
図１２は、実施形態のＭＲＡＭにおいてシミュレーションを行った読み出し電流経路を示す図であり、（Ａ）がＢＳおよびＳＳに近いメモリセルをアクセスする場合を、（Ｂ）がＢＳおよびＳＳから遠いメモリセルをアクセスする場合を示す。
なお、読み出し動作時には、ＢＬ電圧は０．２Ｖ程度にクランプされている。これは、読み出し時にメモリセルに過電圧が加わり、ＭＴＪ素子のトンネル絶縁膜が破壊されるのを防ぐためである。
【００５９】
図１１の（Ａ）に示すように、図１のＭＲＡＭにおいてＢＳおよびＳＳにもっとも近いＷＬ０に接続されるメモリセルをアクセスする場合の電流経路におけるビット線ＢＬの抵抗ＲBL＝１Ωであり、ソース線ＳＬの抵抗ＲSL＝１Ωである。したがって、電流経路におけるビット線ＢＬとソース線ＳＬの抵抗の合計は、２Ωである。
【００６０】
図１１の（Ｂ）に示すように、図１のＭＲＡＭにおいてＢＳおよびＳＳからもっとも遠いＷＬｍ−１に接続されるメモリセルをアクセスする場合の電流経路におけるビット線ＢＬの抵抗ＲBL＝３７８Ωであり、ソース線ＳＬの抵抗ＲSL＝３７８Ωである。したがって、電流経路におけるビット線ＢＬとソース線ＳＬの抵抗の合計は、７５６Ωである。
【００６１】
図１２の（Ａ）に示すように、実施形態のＭＲＡＭにおいてＢＳおよびＳＳにもっとも近いＷＬ０に接続されるメモリセルをアクセスする場合の電流経路におけるビット線ＢＬの抵抗ＲBL＝１Ωであり、ソース線ＳＬの抵抗ＲSL＝３７８Ωである。したがって、電流経路におけるビット線ＢＬとソース線ＳＬの抵抗の合計は、３７９Ωである。
【００６２】
図１２の（Ｂ）に示すように、実施形態のＭＲＡＭにおいてＢＳおよびＳＳからもっとも遠いＷＬｍ−１０に接続されるメモリセルをアクセスする場合の電流経路におけるビット線ＢＬの抵抗ＲBL＝３７８Ωであり、ソース線ＳＬの抵抗ＲSL＝１Ωである。したがって、電流経路におけるビット線ＢＬとソース線ＳＬの抵抗の合計は、３７９Ωである。
【００６３】
したがって、図１のＭＲＡＭにおいては、読み出し動作時に、ＢＳおよびＳＳにもっとも近いメモリセルにアクセスする場合と、もっとも遠いメモリセルにアクセスする場合とで、電流経路におけるビット線ＢＬとソース線ＳＬの合計抵抗の差は、７５４Ωである。これに対して、実施形態のＭＲＡＭでは、合計抵抗の差はほぼゼロである。
【００６４】
図１３は、図１１の（Ａ）および（Ｂ）、および図１２の（Ａ）および（Ｂ）に示した場合の読み出し電流のシミュレーション結果を示す図である。図１３の（Ａ）はＶBL（Ｖ）に対するＩread（μＡ）の変化を示すグラフである。図１３の（Ｂ）はＶBL（Ｖ）＝０．２Ｖの時のＩread（μＡ）の値を示す。
【００６５】
図１３において、実線は実施形態のＭＲＡＭでＢＳおよびＳＳにもっとも近いメモリセルをアクセスする場合（ケースＣ）を、点線はもっとも遠いメモリセルをアクセスする場合（ケースＤ）を示す。さらに、一点鎖線は図１のＭＲＡＭでＢＳおよびＳＳにもっとも近いメモリセルをアクセスする場合（ケースＡ）を、二点鎖線はもっとも遠いメモリセルをアクセスする場合（ケースＢ）を示す。
【００６６】
図１３から、ケースＡの場合が、読み出し電流が大きく、ケースＢの場合が読み出し電流が小さい。ケースＣおよびケースＤの場合、読み出し電流はその中間であり、ケースＣとＤの両者の差はわずかである。
【００６７】
読み出し時、セルトランジスタは線形領域で動作している。セルトランジスタは単なる抵抗と見なせて、経路長の差が、そのまま寄生配線抵抗の差、読み出し電流の差になる。
実施形態のＭＲＡＭでは、メモリセルの位置によらず、配線抵抗の影響がほぼ同じになり、読み出し電流の値もほぼ同じになる。これにより、実施形態のＭＲＡＭでは、読み出し動作時の実効的な読み出しの抵抗ばらつきが抑えられる。
【００６８】
以上説明したように、実施形態のＭＲＡＭでは、アクセスするメモリセルから、センスアンプまでの経路の配線抵抗がメモリセルの位置によらず同じになる。このことによって、メモリとして読み出す際の、実効的なメモリセルの抵抗のばらつきが抑えられるので、読み出しマージンが大きくなる。
【００６９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【００７０】
１１    メモリセルアレイ
１２    書込みドライバ(Write Driver)
１３    センスアンプ（Ｓ／Ａ）
１４    グローバルビット線（ＧＢＬ）
１５    グローバルソース線（ＧＳＬ）
１６    カラムデコーダ
１７    ロウデコーダ
３１    Ｆ／Ｒ選択信号発生部
３２    接地スイッチ部
【図１】
2014229328.tif 000003
【図２】
2014229328.tif 000004
【図３】
2014229328.tif 000005
【図４】
2014229328.tif 000006
【図５】
2014229328.tif 000007
【図６】
2014229328.tif 000008
【図７】
2014229328.tif 000009
【図８】
2014229328.tif 000010
【図９】
2014229328.tif 000011
【図１０】
2014229328.tif 000012
【図１１】
2014229328.tif 000013
【図１２】
2014229328.tif 000014
【図１３】
2014229328.tif 000015