(57)【要約】【課題】並列的な動作に適した半導体装置を提供する。【解決手段】ｎ型不純物拡散領域１４は、ｐ型ボディ領域２とｎ-ドリフト層１との間に形成されている。ｎ型不純物拡散領域１４は、ｎ-ドリフト層１の不純物濃度よりも高い不純物濃度を有している。ｎ型不純物拡散領域１４が存在している場合、ゲート用溝１ａおよびエミッタ用溝１ｂのうち少なくともいずれか一方を、ｎ型不純物拡散領域１４における不純物濃度が１×１０16ｃｍ-3となる位置よりも第２主面側に突出させることで、高い耐圧（ＢＶCES）を保持可能になる。【選択図】図８８
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【特許請求の範囲】
【請求項１】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれている、半導体装置。
【請求項２】
前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
前記ゲート用溝と隣接する他の溝（１ａ、１ｂ）とのピッチ（Ｘ）に対する前記第１主面から前記ゲート用溝の底部までの深さ（Ｙ）の比（Ｙ／Ｘ）は１．０以上である、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列しており、かつ前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
前記複数の溝の各々に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
前記ゲート用溝の底面から前記ウェル層の底部までの深さ（ＤT,Pwell）は０よりも大きく１．０μｍ以下ある、請求項１に記載の半導体装置。
【請求項４】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記第２主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第２電極と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
前記チャネルとなる第１導電型のボディ拡散層（２）と、
前記ボディ拡散層と前記ドリフト拡散層（１）との間に形成された第２導電型の埋込拡散層（１４、１４ａ）とをさらに備える、半導体装置。
【請求項５】
前記半導体基板の前記第１主面には溝（１ａ、１ｂ）が形成されており、前記埋込拡散層（１４）における不純物濃度が１×１０16ｃｍ-3となる位置よりも第２主面側に前記溝は突出している、請求項４に記載の半導体装置。
【請求項６】
前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内にはエミッタ電位となる導電層（５ｂ）が埋め込まれており、
前記埋込拡散層（１４）は前記エミッタ用溝に接触し、かつゲート用溝に接触しないように形成されている、請求項４に記載の半導体装置。
【請求項７】
前記埋込拡散層（１４）は、前記エミッタ用溝（１ｂ）の周囲に存在する領域において、平面的に見て６．０μｍ以上９μｍ以下の幅（ＷCS）を有する、請求項６に記載の半導体装置。
【請求項８】
前記エミッタ用溝（１ｂ）から前記埋込拡散層（１４）の端部までの距離（ＸCS）が０．５μｍ以上２μｍ以下である、請求項６に記載の半導体装置。
【請求項９】
前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内にはエミッタ電位となる導電層（５ｂ）が埋め込まれており、
前記埋込拡散層（１４）は前記ゲート用溝に接触し、かつエミッタ用溝に接触しないように形成されている、請求項４に記載の半導体装置。
【請求項１０】
前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列されており、
前記埋込拡散層（１４）は平面的に見て前記溝の各々に挟まれた領域にのみ形成されている、請求項４に記載の半導体装置。
【請求項１１】
前記複数の溝の各々の配列方向に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝（１ａ、１ｂ）の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
前記ウェル層は前記埋込拡散層（１４）よりも深く形成されている、請求項１０に記載の半導体装置。
【請求項１２】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記第１主面に形成され、かつ前記第１電極（１１）と接触する第１導電型の第１エミッタ拡散層（６）と、
前記第１主面に形成され、かつ前記第１電極および前記第１エミッタ拡散層と接触する第２導電型の第２エミッタ拡散層（３）とをさらに備え、
前記ゲート電極（５ａ）の延在方向に沿った第１エミッタ拡散層の幅（ＷPC）と前記ゲート電極の延在方向に沿った第２エミッタ拡散層の幅（ＷSO）との和に対する前記第２エミッタ拡散層の幅（ＷSO）の比（ＷSO／ＷSO＋ＷPC）は、０．０８以上０．２０以下である、半導体装置。
【請求項１３】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記チャネルとなる第１導電型のボディ拡散層（２）をさらに備え、
前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、
前記ボディ拡散層の底部からの前記ゲート用溝の突出量（ＤT）は１．０μｍ以上前記第２主面に達する深さ以下である、半導体装置。
【請求項１４】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記第２主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第２電極（１２）と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも前記第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）の比は０．０５以上１００以下であり、
前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれている、半導体装置。
【請求項１５】
前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
前記ゲート用溝と隣接する他の溝（１ａ、１ｂ）とのピッチ（Ｘ）に対する前記第１主面から前記ゲート用溝の底部までの深さ（Ｙ）の比（Ｙ／Ｘ）は１．０以上である、請求項１４に記載の半導体装置。
【請求項１６】
前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列しており、かつ前記ゲート用溝（１ａ）は前記複数の溝のうち少なくとも１つであり、
前記複数の溝の各々に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
前記ゲート用溝の底面から前記ウェル層の底部までの深さ（ＤT,Pwell）は０よりも大きく１．０μｍ以下ある、請求項１４に記載の半導体装置。
【請求項１７】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記第２主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第２電極（１２）と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも前記第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）の比は０．０５以上１００以下であり、
前記チャネルとなる第１導電型のボディ拡散層（２）と、
前記ボディ拡散層と前記ドリフト拡散層（１）との間に形成された第２導電型の埋込拡散層（１４、１４ａ）とをさらに備える、半導体装置。
【請求項１８】
前記半導体基板の前記第１主面には溝（１ａ、１ｂ）が形成されており、前記埋込拡散層（１４）における不純物濃度が１×１０16ｃｍ-3となる位置よりも第２主面側に前記溝は突出している、請求項１７に記載の半導体装置。
【請求項１９】
前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内にはエミッタ電位となる導電層（５ｂ）が埋め込まれており、
前記埋込拡散層（１４）は前記エミッタ用溝に接触し、かつゲート用溝に接触しないように形成されている、請求項１７に記載の半導体装置。
【請求項２０】
前記埋込拡散層（１４）は、前記エミッタ用溝（１ｂ）の周囲に存在する領域において、平面的に見て６．０μｍ以上９μｍ以下の幅（ＷCS）を有する、請求項１９に記載の半導体装置。
【請求項２１】
前記エミッタ用溝（１ｂ）から前記埋込拡散層（１４）の端部までの距離（ＸCS）が０．５μｍ以上２μｍ以下である、請求項１９に記載の半導体装置。
【請求項２２】
前記半導体基板の前記第１主面にはゲート用溝（１ａ）およびエミッタ用溝（１ｂ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、かつ前記エミッタ用溝（１ｂ）内にはエミッタ電位となる導電層（５ｂ）が埋め込まれており、
前記埋込拡散層（１４）は前記ゲート用溝に接触し、かつエミッタ用溝に接触しないように形成されている、請求項１７に記載の半導体装置。
【請求項２３】
前記半導体基板の前記第１主面には複数の溝（１ａ、１ｂ）が形成されており、かつ前記複数の溝の各々は平面的に見て一の方向に配列されており、
前記埋込拡散層（１４）は平面的に見て前記溝の各々に挟まれた領域にのみ形成されている、請求項１７に記載の半導体装置。
【請求項２４】
前記複数の溝の各々の配列方向に隣接して前記第１の主面に形成され、かつ平面的に見て前記一の方向に延在し、かつ前記複数の溝（１ａ、１ｂ）の各々よりも深く形成された第１導電型のウェル層（４１）をさらに備え、
前記ウェル層は前記埋込拡散層（１４）よりも深く形成されている、請求項２３に記載の半導体装置。
【請求項２５】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記第２主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第２電極（１２）と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも前記第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）の比は０．０５以上１００以下であり、
前記第１主面に形成され、かつ前記第１電極（１１）と接触する第１導電型の第１エミッタ拡散層（６）と、
前記第１主面に形成され、かつ前記第１電極および前記第１エミッタ拡散層と接触する第２導電型の第２エミッタ拡散層（３）とをさらに備え、
前記ゲート電極（５ａ）の延在方向に沿った第１エミッタ拡散層の幅（ＷPC）と前記ゲート電極の延在方向に沿った第２エミッタ拡散層の幅（ＷSO）との和に対する前記第２エミッタ拡散層の幅（ＷSO）の比（ＷSO／ＷSO＋ＷPC）は、０．０８以上０．２０以下である、半導体装置。
【請求項２６】
互いに対向する第１主面および第２主面を有する半導体基板と、
前記第１主面側に形成されたゲート電極（５ａ）と、前記第１主面側に形成された第１電極（１１）と、前記第２主面に接触して形成された第２電極（１２）とを有する素子とを備え、
前記素子は、前記ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつ前記チャネルの電界によって前記第１電極と前記第２電極との間の電流を制御し、
前記第２主面に形成されたコレクタ領域をさらに備え、
前記コレクタ領域は、前記第２電極（１２）と接触する第１導電型のコレクタ拡散層（８）と、前記コレクタ拡散層よりも前記第１主面側に形成された第２導電型のバッファ拡散層（７）と、第２導電型のドリフト拡散層（１）とを有し、前記ドリフト拡散層は前記バッファ拡散層よりも低い不純物濃度を有し、かつ前記バッファ拡散層と隣接して前記バッファ拡散層よりも第１主面側に形成され、
前記ドリフト拡散層を構成する不純物の単位面積あたりの原子数（ＳN-）に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数（ＳN）の比は０．０５以上１００以下であり、
前記チャネルとなる第１導電型のボディ拡散層（２）をさらに備え、
前記半導体基板の前記第１主面にはゲート用溝（１ａ）が形成されており、前記ゲート用溝（１ａ）内には前記ゲート電極（５ａ）が埋め込まれており、
前記ボディ拡散層の底部からの前記ゲート用溝の突出量（ＤT）は１．０μｍ以上前記第２主面に達する深さ以下である、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より特定的には、高耐圧半導体装置であるＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）を備える半導体装置に関する。
【背景技術】
【０００２】
数百Ｖを超える電圧を制御する高耐圧半導体装置（パワーデバイス）の分野では、その取扱う電流も大きなことから、発熱、すなわち損失を抑えた素子特性が要求される。また、それらの電圧・電流を制御するゲートの駆動方式としては、駆動回路が小さく、そこでの損失の小さな電圧駆動素子が望ましい。
【０００３】
近年、上記のような理由で、この分野では電圧駆動が可能で、損失の少ない素子として、絶縁ゲートバイポーラトランジスタ、すなわちＩＧＢＴが主流となってきている。このＩＧＢＴの構造は、ＭＯＳ（Metal  Oxide  Semiconductor）トランジスタのドレインの不純物濃度を低くして耐圧を保たせるとともに、ドレイン抵抗を低くするためにドレイン側をダイオードとしたものとみなすことができる構造である。
【０００４】
このようなＩＧＢＴにおいてはダイオードがバイポーラ動作をするため、本願においては、ＩＧＢＴのＭＯＳトランジスタのソース側をエミッタ側と呼び、ドレイン側をコレクタ側と呼ぶ。
【０００５】
電圧駆動素子であるＩＧＢＴでは一般に、コレクタとエミッタ間に数百Ｖの電圧が印加され、その電圧が±数Ｖ〜数十Ｖのゲート電圧によって制御される。また、ＩＧＢＴはインバータとして用いられることが多く、ゲートがオン状態にある場合にはコレクタ・エミッタ間の電圧は低いが、大電流が流れ、ゲートがオフ状態にある場合には電流は流れないがコレクタ・エミッタ間の電圧は高くなっている。
【０００６】
通常は、上記のようなモードでＩＧＢＴの動作が行なわれるため、損失はオン状態での電流・電圧積である定常損失と、オン状態とオフ状態とが切替わる過渡時のスイッチング損失とに分けられる。オフ状態でのリーク電流・電圧積は非常に小さいため無視することができる。
【０００７】
一方、たとえば負荷が短絡した場合など異常な状態にあっても、素子の破壊を防ぐことも重要である。この場合は、コレクタ・エミッタ間に数百Ｖの電源電圧が印加されたまま、ゲートがオンし、大電流が流れることになる。
【０００８】
ＭＯＳトランジスタとダイオードとを直列に接続した構造を持つＩＧＢＴでは、ＭＯＳトランジスタの飽和電流で最大電流が制限される。このため、上記のような短絡時にも電流制限が働き、一定の時間発熱することによる素子の破壊を防ぐことができる。
【０００９】
従来のＩＧＢＴの構造は、たとえば特開２００４−２４７５９３号公報（特許文献１）に開示されている。特許文献１のＩＧＢＴは、ゲート電極と、ソース（エミッタ）電極と、ドレイン（コレクタ）電極と、ｎ型基板とを主に備えている。ｎ型基板の上面にはトレンチが形成されており、ゲート電極はこのトレンチの内部に埋め込まれている。ｎ型基板内の上部にはｐ型ベース層が形成されており、ｐ型ベース層の内部にはｎ+型ソース層とｐ+型ドレイン層とが形成されている。ｎ+型ソース層とｐ+型ドレイン層とはｎ型基板の表面において互いに隣接している。そしてゲート電極と、ｎ+型ソース層およびｐ型ベース層とは、ｎ型基板の内部においてゲート絶縁膜を挟んで対向している。エミッタ電極はｎ+型ソース層およびｐ+型ドレイン層と電気的に接触している。ｎ型基板の下面にはｐ+型ドレイン層が形成されており、コレクタ電極はｎ型基板の下面側においてｐ+型ドレイン層に接触している。ｎ型基板の内部におけるｐ型ベース層とｐ+型ドレイン層との間には、ｎ-型エピタキシャル層およびｎ型バッファ層が埋め込まれている。ｎ-型エピタキシャル層はｐ型ベース層およびｎ型バッファ層と接触しており、ｎ型バッファ層はｐ+型ドレイン層と接触している。
【００１０】
また、特許文献１と同様の構造を有するＩＧＢＴは、たとえば特開２００６−４９９３３号公報（特許文献２）、特開２００２−３５９３７３号公報（特許文献３）、特開平９−２６０６６２号公報（特許文献４）、米国特許第６，８１５，７６７号明細書（特許文献５）、米国特許第６，９５３，９６８号明細書（特許文献６）、および米国特許第６，７８１，１９９号明細書（特許文献７）にも開示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２４７５９３号公報
【特許文献２】特開２００６−４９９３３号公報
【特許文献３】特開２００２−３５９３７３号公報
【特許文献４】特開平９−２６０６６２号公報
【特許文献５】米国特許第６，８１５，７６７号明細書
【特許文献６】米国特許第６，９５３，９６８号明細書
【特許文献７】米国特許第６，７８１，１９９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１２】
パワーデバイスにおいては、１つのパッケージモジュール中に複数のＩＧＢＴおよびダイオードのチップを有しており、複数のＩＧＢＴは互いに並列に接続されている。パワーデバイスに使用されるＩＧＢＴの特性として重要なのが、オン電圧ＶCE(sat)の温度依存性である。ここでオン電圧ＶCE(sat)とは、任意の定格電流（密度）ＪCを得るために必要なコレクタ・エミッタ間の電圧である。オン電圧ＶCE(sat)の温度依存性が正、つまりＩＧＢＴの温度上昇とともにオン電圧ＶCE(sat)が大きくなることが、互いに並列に接続された複数のＩＧＢＴを動作させる（つまり、ＩＧＢＴを並列的に動作させる）ことに適している。仮にオン電圧ＶCE(sat)の温度依存性が負であると、ＩＧＢＴを並列的に動作させる場合に、オン電圧ＶCE(sat)の低いＩＧＢＴに電流が集中する。その結果、パッケージモジュールが誤作動を発生しやすくなり、破壊などの問題が起きやすくなる。
【００１３】
従って、本発明の目的は、並列的な動作に適した半導体装置を得ることである。
【課題を解決するための手段】
【００１４】
本発明の一の局面に従う半導体装置は、半導体基板と素子とを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。素子は、第１主面側に形成されたゲート電極と、第１主面側に形成された第１電極と、第２主面に接触して形成された第２電極とを有している。素子は、ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によって第１電極と第２電極との間の電流を制御する。半導体基板と第２電極との界面におけるスパイクの密度は０以上３×１０8個／ｃｍ2以下である。
【００１５】
本発明の他の局面に従う半導体装置は、半導体基板と素子とを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。素子は、第１主面側に形成されたゲート電極と、第１主面側に形成された第１電極と、第２主面に接触して形成された第２電極とを有している。素子は、ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によって第１電極と第２電極との間の電流を制御する。半導体装置は第２主面に形成されたコレクタ領域をさらに備えている。コレクタ領域は、第２電極と接触する第１導電型のコレクタ拡散層と、コレクタ拡散層よりも第１主面側に形成された第２導電型のバッファ拡散層と、第２導電型のドリフト拡散層とを有している。ドリフト拡散層はバッファ拡散層よりも低い不純物濃度を有しており、かつバッファ拡散層と隣接してバッファ拡散層よりも第１主面側に形成されている。ドリフト拡散層を構成する不純物の単位面積あたりの原子数に対する前記バッファ拡散層を構成する不純物の単位面積あたりの原子数の比は０．０５以上１００以下である。
【発明の効果】
【００１６】
本発明によれば、並列的な動作に適した半導体装置が得られる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１における半導体装置の構成を示す概略断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図９】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１２】スパイクが形成されたｐ型コレクタ領域とコレクタ電極との界面の状態を模式的に示す断面図である。
【図１３】スパイクが形成されたｐ型コレクタ領域とコレクタ電極との界面の状態を模式的に示す平面図である。
【図１４】本発明の実施の形態１におけるコレクタ・エミッタ間電圧ＶCE(sat)と電流密度ＪCとの関係の温度依存性を示す図である。
【図１５】本発明の実施の形態１におけるスパイク密度とオン電圧の変化量との関係を示す図である。
【図１６】本発明の実施の形態１におけるデバイスのオペレーション温度とＶCE(sat)との関係のスパイク密度依存性を示す図である。
【図１７】本発明の実施の形態１におけるコレクタ電極の膜厚とスパイク密度との関係を示す図である。
【図１８】図１のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った濃度分布である。
【図１９】図１のＸＩＸ−ＸＩＸ線に沿った濃度分布である。
【図２０】本発明の実施の形態２におけるＣP,P／ＣP,Nと、ＶCE(sat)およびエネルギロスＥOffとの関係を示す図である。
【図２１】本発明の実施の形態２における１２００Ｖクラスの耐圧を有するＩＧＢＴにおけるＣP,P／ＣP,Nと、ＶCE(sat)およびリーク電流密度ＪCESとの関係を示す図である。
【図２２】本発明の実施の形態２におけるＶCE(sat)とＪCとの関係のＣP,P／ＣP,N依存性を示す図である。
【図２３】本発明の実施の形態２におけるＳN／ＳN-と、ＶCE(sat)および降伏電圧ＢＶCESとの関係を示す図である。
【図２４】本発明の実施の形態２におけるＣS,PおよびＣP,Pと、ＶCE(sat)との関係の温度依存性を示す図である。
【図２５】本発明の実施の形態２におけるデバイスのオペレーション温度とＶCE(sat)との関係のＣS,PおよびＣP,P依存性を示す図である。
【図２６】本発明の実施の形態２における、５×１０15≦ＣS,P、１×１０16≦ＣP,Pの場合のＪC−ＶCE特性の温度依存性を示す図である。
【図２７】本発明の実施の形態２における、５×１０15＞ＣS,P、１×１０16＞ＣP,Pの場合のＪC−ＶCE特性の温度依存性を示す図である。
【図２８】本発明の実施の形態２におけるＤP,NまたはＤN-と、ＶCE(sat)およびＢＶCESとの関係を示す図である。
【図２９】図１のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った濃度分布の他の例である。
【図３０】本発明の実施の形態２におけるＳN*／ＳNとＶCE(sat)との関係を示す図である。
【図３１】本発明の実施の形態２における第２主面からの深さｘとＶCE(sat)との関係を示す図である。
【図３２】本発明の実施の形態２におけるτx／τN-とＶCE(sat)との関係を示す図である。
【図３３】本発明の実施の形態２における第２主面からの深さｘとキャリアライフタイムとの関係の一例を示す図である。
【図３４】本発明の実施の形態２におけるレーザアニールの出力および拡散炉の温度と、キャリアライフタイムとの関係を示す図である。
【図３５】本発明の実施の形態２におけるイオン注入量と、キャリア活性化率、ＶCE(sat)およびＢＶCESとの関係を示す図である。
【図３６】本発明の実施の形態３における半導体基板の第２主面を模式的に示す拡大断面図である。
【図３７】本発明の実施の形態３における中心線平均粗さＲaおよび最大高さＲmaxと、破壊強度およびキャリアライフタイムとの関係を示す図である。
【図３８】本発明の実施の形態３におけるＲaおよびＲmaxと、ＪCESおよびＶCE(sat)との関係を示す図である。
【図３９】本発明の実施の形態４における半導体装置のＭＯＳトランジスタ部分の構成を示す断面図である。
【図４０】本発明の実施の形態４における半導体装置の第１の変形例の構成を示す断面図である。
【図４１】本発明の実施の形態４における半導体装置の第２の変形例の構成を示す断面図である。
【図４２】本発明の実施の形態４における半導体装置の第３の変形例の構成を示す断面図である。
【図４３】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図４４】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図４５】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図４６】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図４７】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図４８】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図４９】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５０】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５１】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５２】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５３】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５４】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５５】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５６】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５７】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５８】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図５９】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６０】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６１】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６２】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６３】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６４】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６５】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６６】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６７】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６８】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図６９】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７０】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７１】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７２】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７３】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７４】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７５】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７６】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７７】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７８】本発明の実施の形態５におけるＭＯＳトランジスタ構造の派生構造を示す概略断面図である。
【図７９】本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【図８０】本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【図８１】本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【図８２】本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【図８３】本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【図８４】図７９〜図８３に示す構成におけるゲート電極５ａの真下のキャリア（ｎ型不純物）の濃度分布を模式的に示す図である。
【図８５】ｎ型不純物拡散領域を形成した場合と形成しない場合とにおける、ＶCEとＪCとの関係を示す図である。
【図８６】本発明の実施の形態６におけるＳN14a／ＳN-と、ＶCE(sat)、ＪC,BreakおよびＶG,Breakとの関係とを示す図である。
【図８７】本発明の実施の形態７における半導体装置のレイアウトを示す平面図である。
【図８８】図８７のＬＸＸＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿った断面図である。
【図８９】図８７のＬＸＸＸＩＸ−ＬＸＸＸＩＸ線に沿った断面図である。
【図９０】図８８のＸＣ−ＸＣ線に沿った不純物濃度分布である。
【図９１】本発明の実施の形態７におけるＹ／ＸとＢＶCESとの関係を示す図である。
【図９２】本発明の実施の形態７におけるＤTとＢＶCESとの関係、およびＤTとＥP/CSまたはＥP/N-との関係を示す図である。
【図９３】本発明の実施の形態７におけるＤT,PwellとＢＶCESおよびΔＢＶCESとの関係を示す図である。
【図９４】本発明の実施の形態７における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【図９５】本発明の実施の形態７における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【図９６】ＷCSおよびＸCSとＶCEおよびＥSCとの関係を示す図である。
【図９７】本発明の実施の形態７における半導体装置におけるｎ型エミッタ領域３およびｐ+不純物拡散領域６のレイアウトを示す平面図である
【図９８】本発明の実施の形態７における半導体装置におけるｎ型エミッタ領域３およびｐ+不純物拡散領域６のレイアウトの変形例を示す平面図である
【図９９】本発明の実施の形態７におけるαとＶCE(sat)およびＥSCとの関係を示す図である。
【図１００】本発明の実施の形態８におけるゲートパッドのレイアウトを模式的に示す平面図である。
【図１０１】ゲート電圧の発振現象を説明するための図である。
【図１０２】ゲート電圧の発振現象を説明するための図である。
【図１０３】本発明の実施の形態９におけるＩＧＢＴの主接合にブレークダウン電圧よりもわずかに低い逆バイアスを印加した時の図１のＸＩＸ−ＸＩＸ線に沿った電界強度分布を模式的に示す図である。
【図１０４】本発明の実施の形態９における接合面の電界強度と降伏電圧との関係を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を示す概略断面図である。図１を参照して、本実施の形態の半導体装置は、たとえば６００〜６５００Ｖの耐圧を有する半導体装置を想定すると、５０〜８００μｍの厚みｔ1を有する半導体基板に形成されたトレンチ型ＩＧＢＴである。半導体基板は互いに対向する第１主面（上面）および第２主面（下面）を有している。ｎ-ドリフト層（ドリフト拡散層）１は、たとえば６００〜６５００Ｖの耐圧を有する半導体装置を想定すると、１×１０12〜１×１０15ｃｍ-3の濃度を有している。この半導体基板の第１主面側に、たとえば濃度が約１×１０15〜１×１０18ｃｍ-3で第１主面からの拡散深さが約１．０〜４．０μｍのｐ型半導体よりなるｐ型ボディ領域２が形成されている。ｐ型ボディ領域２（ボディ拡散層）内の第１主面には、たとえば濃度が１×１０18〜１×１０20ｃｍ-3で、第１主面からの拡散深さが約０．３〜２．０μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３（第２エミッタ拡散層）と隣り合うように第１主面には、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域６（第１エミッタ拡散層）が、たとえば１×１０18〜１×１０20ｃｍ-3程度の濃度で、第１主面からの拡散深さがｎ型エミッタ領域３の深さ以下で形成されている。
【００１９】
第１主面には、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-ドリフト層１に達するゲート用溝１ａが形成されている。このゲート用溝１ａは、第１主面からたとえば３〜１０μｍの深さを有しており、ゲート用溝１ａのピッチは、たとえば２．０μｍ〜６．０μｍである。このゲート用溝１ａの内表面には、ゲート絶縁膜４ａが形成されている。このゲート絶縁膜４ａは、たとえばゲート絶縁膜の特性、信頼性およびデバイス歩留りを向上させる目的で、ＣＶＤ法により形成されたシリコン酸化膜と熱酸化法により形成されたシリコン酸化膜もしくは窒素がＳｉ／ＳｉＯ2界面に偏析しているシリコン窒化酸化膜との積層構造を有している。
【００２０】
ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンや、Ｗ／ＴｉＳｉ2などのメタル材料よりなるゲート電極５ａが形成されている。なお、ゲート電極５ａの低抵抗化のためにゲート電極５ａの表面にシリサイド層（たとえばＴｉＳｉ2、ＣｏＳｉなど）が形成されていてもよい。このゲート電極５ａの上面には、たとえばシリコン酸化膜よりなる絶縁膜２２Ａが形成されている。またゲート電極５ａは、ゲート電位Ｇを与える制御電極に電気的に接続されている。なお、ゲート電極５ａは第１主面側に形成されていればよい。
【００２１】
このようにゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとからゲートトレンチが構成されている。またｎ-ドリフト層１とｎ型エミッタ領域３とゲート電極５ａとから、ｎ-ドリフト層１をドレインとし、ｎ型エミッタ領域３をソースとし、ゲート絶縁膜４ａを挟んでゲート電極５ａと対向するｐ型ボディ領域２の部分をチャネルとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ）が構成されている。すなわち、このＭＯＳトランジスタは、ゲート電極５ａに加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によってエミッタ電極１１とコレクタ電極１２との間の電流を制御する。このＭＯＳトランジスタが第１主面には複数個配置されている。
【００２２】
第１主面上には、たとえばシリケートガラスよりなる絶縁膜９と、ＣＶＤ法により形成されたシリコン酸化膜よりなる絶縁膜２２Ｂとが形成されており、これらの絶縁膜９、２２Ｂには第１主面に達するコンタクトホール９ａが設けられている。コンタクトホール９ａの内表面および絶縁膜９、２２Ｂの上面に沿うようにバリアメタル層１０が形成されている。このバリアメタル層１０と半導体基板との接する部分にはシリサイド層２１ａが形成されている。このバリアメタル層１０およびシリサイド層２１ａを介して、ｎ型エミッタ領域３およびｐ+不純物拡散領域６には、エミッタ電位Ｅを与えるエミッタ電極１１（第１電極）が電気的に接続されている。なお、エミッタ電極１１は第１主面側に形成されていればよい。
【００２３】
また、半導体基板の第２主面側にはｐ型コレクタ領域８（コレクタ拡散層）と、ｎ型バッファ領域７（バッファ拡散層）とが形成されている。ｐ型コレクタ領域８にはコレクタ電位Ｃを与えるコレクタ電極１２（第２電極）が電気的に接続されている。コレクタ電極１２は半導体基板の第２主面側に形成されており、コレクタ電位Ｃを与える。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。ｎ型バッファ領域７は、ｐ型コレクタ領域８よりも第１主面側に形成されている。ｎ-ドリフト層１はｎ型バッファ領域７よりも低い不純物濃度を有しており、かつｎ型バッファ領域７と隣接してｎ型バッファ領域７よりも第１主面側に位置している。ｐ型コレクタ領域８と、ｎ型バッファ領域７と、ｎ-ドリフト層１とによりコレクタ領域が構成されている。
【００２４】
特にｎ型バッファ領域７を設けることにより、ｎ型バッファ領域７がない場合に比べて、主接合リーク特性が減少し、耐圧が上昇する。また、ターンオフ時のＩCの波形でテール電流が少なくなり、その結果、スイッチングロス（ＥOFF）が低減する。
【００２５】
また、ｎ型バッファ領域７の拡散深さが浅くなるのは、ＭＯＳトランジスタ側の不純物拡散領域が形成された後にｎ型バッファ領域７を形成するためである。すなわち、ＭＯＳトランジスタ側の不純物拡散領域への高温熱処理による悪影響を抑止するために、ｎ型バッファ領域７を形成する際に、低温アニール技術、もしくはレーザアニールのように局所的に高温化するアニーリング技術を用いるためである。
【００２６】
本実施の形態の半導体装置においては、たとえばインバータ接続時には、エミッタ電位を基準に、制御電極のゲート電位Ｇはオフ状態では−１５Ｖに、オン状態では＋１５Ｖに設定されたパルス状の制御信号であり、コレクタ電極１２のコレクタ電位Ｃはゲート電位Ｇに従って概ね電源電圧と飽和電圧との間の電圧とされる。
【００２７】
次に、本実施の形態の製造方法について説明する。
図２〜図１１は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す概略断面図である。まず図２を参照して、ｎ-ドリフト層１を含む半導体基板の第１主面に、たとえばピーク濃度が１×１０15〜１×１０18ｃｍ-3、第１主面からの拡散深さが１．０〜４．０μｍのｐ型ボディ領域２が形成される。次に、第１主面上に、マスク層３１が形成される。
【００２８】
図３を参照して、マスク層３１がパターニングされる。このパターニングされたマスク層３１をマスクとして、たとえばイオン注入などが施されることにより、ｐ型ボディ領域２内の第１主面に表面濃度が１．０×１０18〜１．０×１０20ｃｍ-3、第１主面からの拡散深さが０．３〜２．０μｍのｎ型エミッタ領域３が形成される。この後、マスク層３１が除去される。
【００２９】
図４を参照して、第１主面上に、たとえば熱酸化により形成されたシリコン酸化膜３２と、ＣＶＤ法により形成されたシリコン酸化膜３３とが順に形成される。このシリコン酸化膜３２、３３が、通常の写真製版技術およびエッチング技術によりパターニングされる。このパターニングされたシリコン酸化膜３２、３３をマスクとして半導体基板に異方性エッチングが施される。これにより、ｎ型エミッタ領域３とｐ型ボディ領域２とを突き抜けてｎ-ドリフト層１に達するゲート用溝１ａが形成される。
【００３０】
図５を参照して、等方性プラズマエッチングおよび犠牲酸化などの処理を行なうことにより、ゲート用溝１ａの開口部と底部とが丸くなり、かつゲート用溝１ａの側壁の凹凸が平坦化される。また上記の犠牲酸化により、ゲート用溝１ａの内表面に犠牲酸化膜３２ａが熱酸化膜３２と一体化するように形成される。このように等方性プラズマエッチングおよび犠牲酸化を施すことにより、ゲート用溝１ａの内表面に形成されるゲート絶縁膜の特性を向上させることが可能となる。この後、酸化膜３２、３２ａ、３３が除去される。
【００３１】
図６を参照して、上記酸化膜の除去により、半導体基板の第１主面およびゲート用溝１ａの内表面が露出する。
【００３２】
図７を参照して、ゲート用溝１ａの内表面および第１主面に沿うように、たとえばシリコン酸化膜よりなるゲート絶縁膜４ａが形成される。ゲート用溝１ａ内を埋め込むように、たとえばリンが高濃度に導入された多結晶シリコンもしくは不純物の導入されていない多結晶シリコンにリンがイオン注入により導入された材料や、Ｗ（タングステン）／ＴｉＳｉ2（チタンシリサイド）などのメタル材料からなる導電層５が表面全面に形成される。
【００３３】
なおゲート絶縁膜４ａとしては、ゲート絶縁膜としての特性、信頼性およびデバイス歩留まりを向上させる目的で、ＣＶＤ法により形成したシリコン酸化膜と熱酸化により形成したシリコン酸化膜もしくは窒素がシリコンと酸化シリコンとの界面に偏析した窒化酸化膜とからなる積層構造が用いられることが好ましい。
【００３４】
この後、通常の写真製版技術およびエッチング技術により、導電層５がパターニングされる。
【００３５】
図８を参照して、このパターニングにより、導電層がゲート用溝１ａ内に残存されてゲート電極５ａが形成される。ここで、ゲート電極５ａの低抵抗化のためにゲート電極５ａの表面にシリサイド層（たとえばＴｉＳｉ2、ＣＯＳｉなど）が形成されてもよい。この後、ゲート電極５ａの上面が酸化されることにより、たとえばシリコン酸化膜よりなる絶縁膜２２Ａが形成される。この後、たとえば第１主面における表面濃度が１．０×１０18〜１．０×１０20ｃｍ-3、第１主面からの拡散深さがｎ型エミッタ領域３よりも浅いｐ+不純物拡散領域６が形成される。
【００３６】
図９を参照して、第１主面上にたとえばシリケートガラスよりなる絶縁膜９と、ＣＶＤ法により形成したシリコン酸化膜よりなる絶縁膜２２Ｂとが順に形成される。この絶縁膜９、２２Ｂに、通常の写真製版技術およびエッチング技術によりコンタクトホール９ａが形成される。
【００３７】
図１０を参照して、たとえば金属層よりなるバリアメタル層１０がスパッタリング法により形成される。この後、ランプアニールが施されてバリアメタル層１０と半導体基板との接触部にシリサイド層２１ａが形成される。この後、エミッタ電極１１が形成される。
【００３８】
図１１を参照して、半導体基板の第２主面側のｎ-ドリフト層１が研磨される。この研磨により、半導体基板の厚みｔ1は、ＭＯＳトランジスタの必要な耐圧に応じて調整される。たとえば６００Ｖ〜６５００Ｖの耐圧を有するＩＧＢＴを製造するには、ｎ-ドリフト層１の厚みｔ3（図１）は５０〜８００μｍとなる。研磨後は、研磨された面の結晶性を回復するために、半導体基板の第２主面のエッチングなどが行なわれる。
【００３９】
その後、半導体基板の第２主面にたとえばイオン注入法によりｎ型不純物およびｐ型不純物を注入した後に、不純物を拡散させる。もしくは、ｎ型不純物およびｐ型不純物を注入した直後に、それぞれの不純物の注入深さに応じた熱処理を行なう。その結果、ｎ型バッファ領域７およびｐ型コレクタ領域８が形成される。さらにコレクタ電極１２が形成されて図１に示す半導体装置が完成する。コレクタ電極１２は、たとえばアルミニウムその他の、ｐ型コレクタ領域８とのオーミック接触性が得られるメタル材料からなる。
【００４０】
なお、本実施の形態においては、図１１に示すようにエミッタ電極１１を形成した後にｎ-ドリフト層１の第２主面を研磨し、ｎ型バッファ領域７およびｐ型コレクタ領域８を形成してもよい。また、図２に示すようにｐ型ボディ領域２を形成する前に第２主面を研磨してもよい。また、図９に示すようにコンタクトホール９ａの開口後もしくは開口前に第２主面を研磨し、ｎ型バッファ領域７およびｐ型コレクタ領域８を形成してもよい。
【００４１】
本実施の形態において、半導体基板とコレクタ電極１２との界面におけるスパイク密度（ｐ型コレクタ領域８を形成する半導体材料とコレクタ電極１２中のｐ型コレクタ領域８側のメタル材料との反応により形成される合金からなるスパイクの密度）は０以上３×１０8個／ｃｍ2以下である。
【００４２】
図１２および図１３は、スパイクが形成されたｐ型コレクタ領域とコレクタ電極との界面の状態を模式的に示す図である。図１２は断面図、図１３は平面図である。図１２および図１３を参照して、ｐ型コレクタ領域８とコレクタ電極１２との界面には、通常、複数のスパイクが形成されている。スパイクとは、コレクタ電極１２を構成する材料とｐ型コレクタ領域８を構成する材料との合金よりなる、たとえば四角錐や八角錐の形状を有する突起（または凹部）である。ここで、コレクタ電極１２が多層膜で形成されている場合には、スパイクは、ｐ型コレクタ領域８に直接接触する層１２ａを構成する材料とｐ型コレクタ領域８を構成する材料との合金より形成される。
【００４３】
スパイク密度は、たとえば以下の方法によって測定される。始めに、薬液を用いてコレクタ電極１２を溶解し、半導体基板から除去する。そして、露出された半導体基板の第２主面を顕微鏡で観察し、第２主面に存在する四角錐や八角錐などの凹部の個数を数える。その結果、得られた個数を観察した面積で割った値をスパイク密度と定義する。
【００４４】
スパイク密度が大きくなると、低温（２９８Ｋ以下）でのｐ型コレクタ領域８の不純物のイオン化率が低下し、ｐ型コレクタ領域８からｎ型バッファ領域７へのキャリア（ホール）の実効的な注入効率が低下する。このため、ＩＧＢＴのＪc−ＶCE特性はスパイク密度に依存する。
【００４５】
スパイク密度を０以上３×１０8個／ｃｍ2以下とすることによって、以下の効果を得ることができる。図１４は、本発明の実施の形態１におけるコレクタ・エミッタ間電圧と電流密度との関係の温度依存性を示す図である。図１４を参照して、ＶCE(sat)は、任意の定格電流密度に対応するエミッタ・コレクタ間電圧である。２９８Ｋおよび３９８Ｋの温度では、スパイク密度が３×１０8個／ｃｍ2以上の場合であっても３×１０8個／ｃｍ2以下の場合であってもほぼ同じ曲線となっている。一方、２３３Ｋの温度では、スパイク密度が３×１０8個／ｃｍ2以下の場合のエミッタ・コレクタ間電圧が著しく増加している。
【００４６】
図１５は、本発明の実施の形態１におけるスパイク密度とオン電圧の変化量との関係を示す図である。図１５は、ｐ型コレクタ領域８およびｎ型バッファ領域７の条件（濃度、深さ）を一定にした場合の結果である。また、図１５におけるオン電圧の変化量ΔＶonは、２９８Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)（２９８Ｋ）から２３３Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)（２３３Ｋ）を引いた値である。図１５を参照して、スパイク密度Ｄspikeが３×１０8個／ｃｍ2以下の場合には、２９８Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)は、２３３Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)以上の値である。一方、スパイク密度Ｄspikeが３×１０8個／ｃｍ2を超える場合には、２９８Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)は、２３３Ｋにおけるコレクタ・エミッタ間電圧ＶCE(sat)未満の値となる。
【００４７】
図１６は、本発明の実施の形態１におけるデバイスのオペレーション温度とコレクタ・エミッタ間電圧との関係のスパイク密度依存性を示す図である。図１６を参照して、スパイク密度Ｄspikeが３×１０8個／ｃｍ2以下の場合には、電圧ＶCE(sat)の温度依存性が正であるのに対して、スパイク密度Ｄspikeが３×１０8個／ｃｍ2以上の場合には、２９８Ｋ未満の領域で電圧ＶCE(sat)の温度依存性が負である。
【００４８】
以上より、本実施の形態のように半導体基板とコレクタ電極１２との界面におけるスパイク密度を０以上３×１０8個／ｃｍ2以下とすることにより、コレクタ・エミッタ間電圧ＶCEの温度依存性を正にすることができる。その結果、ＩＧＢＴを並列的に動作させる場合に、電圧ＶCEの低いＩＧＢＴへの電流の集中がなくなり、並列的な動作に適した半導体装置を得ることができる。
【００４９】
スパイク密度は、たとえばコレクタ電極の材質、熱処理条件、またはコレクタ電極の膜厚によって制御することができる。コレクタ電極の材質としては、Ａｌ、ＡｌＳｉ、Ｔｉ、および金属を含むシリサイドが適している。金属を含むシリサイドとしては、Ｔｉを含むシリサイド、Ｎｉを含むシリサイド、またはＣｏを含むシリサイドが挙げられる。また、コレクタ電極の材質としては、たとえばＡｌやＡｌＳｉなどの、接触する半導体層（図１ではｐ型コレクタ領域８）との間でオーミック抵抗性を示す材料が好ましい。半導体基板の材質としては、Ｓｉ、ＳｉＣ、ＧａＮ、またはＧｅが適している。特にコレクタ電極としてシリサイドを使用した場合には、半導体基板とコレクタ電極との界面にスパイクが存在しなくなる。シリサイドよりなるコレクタ電極は、Ｓｉ、ＳｉＣ、ＧａＮ、またはＧｅなどよりなる半導体基板の第２主面にＴｉ、Ｃｏ、またはＮｉなどよりなる金属を形成し、熱処理を施すことにより形成される。
【００５０】
また、コレクタ電極の膜厚は２００ｎｍ以上であることが好ましい。図１７は、本発明の実施の形態１におけるコレクタ電極の膜厚とスパイク密度との関係を示す図である。図１７を参照して、コレクタ電極の膜厚が２００ｎｍ以上である場合には、スパイク密度が３×１０8個／ｃｍ2以下となっている。一方、製造限界の観点から、コレクタ電極の膜厚は１００００ｎｍ以下であることが好ましい。
【００５１】
上記のような、コレクタ電極の材質、熱処理条件、またはコレクタ電極の膜厚を適宜組み合わせることにより、スパイク密度を０以上３×１０8個／ｃｍ2以下とすることができる。
【００５２】
なお、本実施の形態においては図１に示す構成を有するＩＧＢＴである場合について示した。しかし、本発明の半導体装置は、図１の構成のものに限定されず、互いに対向する第１主面および第２主面を有する半導体基板と、素子とを備えるものであればよい。この素子は、第１主面側に形成されたゲート電極と、第１主面側に形成された第１電極と、前記第２主面に接触して形成された第２電極とを有している。この素子は、ゲート電極に加えられる電圧によりチャネルに電界を発生させ、かつチャネルの電界によって第１電極と前記第２電極との間の電流を制御する。さらに、ダイオードのようなデバイス構造でもよい。
【００５３】
（実施の形態２）
図１８は、図１のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った濃度分布である。図１９は、図１のＸＩＸ−ＸＩＸ線に沿った濃度分布である。なお、図１８には、従来におけるｐ型不純物またはｎ型不純物の濃度分布もあわせて示されている。
【００５４】
図１８および図１９を参照して、濃度ＣS,Pは、コレクタ電極１２とｐ型コレクタ領域８との界面（半導体基板の第２主面）におけるｐ型コレクタ領域８の不純物濃度であり、濃度ＣP,Pは、ｐ型コレクタ領域８の不純物濃度の最大値である。濃度ＣP,Nは、ｎ型バッファ領域７の不純物濃度の最大値である。濃度Ｃsubは、ｎ-ドリフト層１の不純物濃度である。深さＤpは、ｐ型コレクタ領域８とｎ型バッファ領域７との接合面までの第２主面からの深さである。深さＤP,Nは、ｎ型バッファ領域７における濃度ＣP,Nとなる位置までの第２主面からの深さである。深さＤN-は、ｎ型バッファ領域７とｎ-ドリフト層１との接合面までの第２主面からの深さである。なお、後述の図２９で示すようにｎ型中間層７ａが形成されている場合には、深さＤNは、ｎ型バッファ領域７とｎ型中間層７ａとの接合面の第２主面からの深さである。τPはｐ型コレクタ領域８のキャリアライフタイムであり、τNはｎ型バッファ領域７のキャリアライフタイムであり、τN-はｎ-ドリフト層１のキャリアライフタイムである。τXは第２主面からｘの深さにある位置のキャリアライフタイムである。ＳNはｎ型バッファ領域７を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）であり、ＳN-はｎ-ドリフト層１を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）である。所望の領域における不純物の単位面積あたりの原子数は、その領域における不純物濃度プロファイルを深さ方向全体にわたって積分することによって求められる。
【００５５】
本願発明者は、ｐ型コレクタ領域８とｎ型バッファ領域７とｎ-ドリフト層１との関係を以下の条件とすることによって、ＩＧＢＴの異常動作を抑止できることを見出した。ここで、ＩＧＢＴの異常動作を抑止するとは、以下のことを意味している。
【００５６】
ａ．２９８Ｋ以下の温度でＪc−ＶCE特性にスナップバック（snap  back）特性が発生しないこと。
【００５７】
ｂ．２９８Ｋ以下の低温でもＩＧＢＴがオンすること。
ｃ．所望の耐圧を有する、または３９８Ｋ以上においてＩＧＢＴが熱暴走しないこと。
【００５８】
図２０は、本発明の実施の形態２におけるＣP,P／ＣP,Nと、ＶCE(sat)およびターンオフ時のエネルギロスＥOffとの関係を示す図である。ＥOffとは、スイッチングデバイスがターンオフする際のエネルギロスである。Ｖsnap-backとは、スナップバック特性が生じた場合の図２２中に示すポイントＡでのコレクタ・エミッタ間電圧である。図２１は、本発明の実施の形態２におけるＩＧＢＴにおけるＣP,P／ＣP,Nと、ＶCE(sat)およびリーク電流密度ＪCESとの関係を示す図である。リーク電流密度ＪCESとは、ゲート・エミッタ間をショートした状態でのコレクタ・エミッタ間のリーク電流密度である。図２０および図２１を参照して、ｎ型バッファ領域７の不純物濃度の最大値に対するｐ型コレクタ領域８の不純物濃度の最大値の比ＣP,P／ＣP,NがＣP,P／ＣP,N＜１の場合には、スナップバック特性が発生し、それに伴なうスナップバック電圧Ｖsnap-backが発生する。その結果、図２２に示すように、ＣP,P／ＣP,N＜１の場合には、任意の電流密度に対するＶCE(sat)が増加する。また、ＣP,P／ＣP,N＞１×１０3の場合には、ＪCESが増加し、ＩＧＢＴの熱暴走が発生する。以上より、ＩＧＢＴの異常動作を抑止するためには、１≦ＣP,P／ＣP,N≦１×１０3であることが好ましい。
【００５９】
図２３は、本発明の実施の形態２におけるＳN／ＳN-と、ＶCE(sat)および降伏電圧ＢＶCESとの関係を示す図である。降伏電圧ＢＶCESとは、コレクタ・エミッタ間をショートさせた状態でのコレクタ・エミッタ間の降伏電圧である。図２３を参照して、ｎ-ドリフト層１を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）に対するｎ型バッファ領域７を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）の比ＳN／ＳN-が０．０５≦ＳN／ＳN-の場合には、高い降伏電圧ＢＶCESが得られている。また、ＳN／ＳN-がＳN／ＳN-≦１００の場合には、スナップバック特性が抑制されており、かつエミッタ・コレクタ間電圧ＶCE(sat)も低く抑えられている。以上より、ＩＧＢＴの異常動作を抑止し、並列動作を可能とするためには、０．０５≦ＳN／ＳN-≦１００であることが好ましい。
【００６０】
図２４は、本発明の実施の形態２におけるＣS,PおよびＣP,Pと、ＶCE(sat)との関係の温度依存性を示す図である。図２４を参照して、２３３Ｋ、２９８Ｋ、および３９８Ｋいずれの温度の場合でも、５×１０15≦ＣS,P、１×１０16≦ＣP,Pとすることで、エミッタ・コレクタ間電圧ＶCE(sat)が大きく低下している。また、製造限界を考慮すると、ＣS,P≦１．０×１０22ｃｍ-3、ＣP,P≦１．０×１０22ｃｍ-3であることが好ましい。
【００６１】
図２５は、本発明の実施の形態２におけるデバイスのオペレーション温度とＶCE(sat)との関係のＣS,PおよびＣP,P依存性を示す図である。図２６および図２７は、本発明の実施の形態２におけるＪC−ＶCE特性の温度依存性を示す図である。図２４〜図２７を参照して、５×１０15≦ＣS,P、１×１０16≦ＣP,Pの場合にはＶCE(sat)の温度依存性が正になることが分かる。
【００６２】
以上より、ＩＧＢＴの異常動作を抑止するためには、５×１０15≦ＣS,P、１×１０16≦ＣP,Pであることが好ましい。
【００６３】
図２８は、本発明の実施の形態２におけるＤP,NまたはＤN-と、ＶCE(sat)およびＢＶCESとの関係を示す図である。図２８を参照して、ｎ型バッファ領域７における濃度ＣP,Nとなる位置までの第２主面からの深さＤP,Nが０．４μｍ≦ＤP,Nの場合、またはｎ型バッファ領域７とｎ-ドリフト層１との接合面の第２主面からの深さＤN-が０．４μｍ≦ＤN-の場合には、高い降伏電圧ＢＶCESおよび低いエミッタ・コレクタ間電圧ＶCE(sat)が得られている。一方、ＤP,N＞５０μｍの場合またはＤN-＞５０μｍの場合には、スナップバック特性が発生している。
【００６４】
以上より、ＩＧＢＴの異常動作を抑止するためには、０．４μｍ≦ＤP,N≦５０μｍ、０．４μｍ≦ＤN-≦５０μｍであることが好ましい。
【００６５】
図２９は、図１のＸＶＩＩＩ−ＸＶＩＩＩ線に沿った濃度分布の他の例である。図２９を参照して、コレクタ領域はｎ型中間層７ａをさらに有していてもよい。ｎ型中間層７ａの不純物濃度の最大値ＣP,N*は、ｎ型バッファ領域７の不純物濃度の最大値ＣP,Nよりも低く、ｎ-ドリフト層１の不純物濃度Ｃsubよりも高い。またｎ型中間層７ａは、ｎ型バッファ領域７およびｎ-ドリフト層１の両方に接触している。深さＤNは、ｎ型バッファ領域７とｎ型中間層７ａとの接合面の第２主面からの深さである。深さＤN＊は、ｎ型中間層７ａとｎ-ドリフト層１との接合面の第２主面からの深さである。ＳN*はｎ型中間層７ａを構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）である。ｎ型中間層７ａは、ｎ型バッファ領域７の一部へ不純物イオンを注入することによって形成されてもよい。また、プロトンの照射などの方法で、ライフタイムキラーとなる結晶欠陥を生成するイオンをｎ型バッファ領域７の一部へ注入することによって形成されてもよい。
【００６６】
図３０は、本発明の実施の形態２におけるＳN*／ＳNとＶCE(sat)との関係を示す図である。図３０を参照して、ｎ型バッファ領域７を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）に対するｎ型中間層７ａを構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）の比ＳN*／ＳNが０．５＜ＳN*／ＳNの場合に、スナップバック特性が発生している。
【００６７】
以上より、ＩＧＢＴの異常動作を抑止するためには、０＜ＳN*／ＳN≦０．５であることが好ましい。
【００６８】
図３１は、本発明の実施の形態２における第２主面からの深さｘとＶCE(sat)との関係を示す図である。図３２は、本発明の実施の形態２におけるτx／τN-とＶCE(sat)との関係を示す図である。図３３は、本発明の実施の形態２における第２主面からの深さｘとキャリアライフタイムとの関係の一例を示す図である。特に図３３を参照して、第２主面近傍の半導体基板内には、ｐ型コレクタ領域８およびｎ型バッファ領域７を形成するためのイオン注入の際に欠陥が導入される。ｎ型バッファ領域７を形成する際にはｐ型コレクタ領域８を形成する際よりも深く不純物を注入する必要があるため、ｎ型バッファ領域７はｐ型コレクタ領域８よりも高温でアニールする必要がある。その結果、ｎ型バッファ領域７にアニールによる熱ストレスが発生し、ｎ型バッファ領域７のキャリアライフタイムτNはｐ型コレクタ領域８のキャリアライフタイムτPよりも低くなる。また、ｎ型バッファ領域７およびｐ型コレクタ領域８のキャリアライフタイムは、ｎ-ドリフト層１のキャリアライフタイムτN-よりも低くなる。
【００６９】
そこで、特に第２主面からの深さｘが０．５０μｍ≦ｘ≦６０．０μｍである領域において、ｎ-ドリフト層１のキャリアライフタイムτN-に対する第２主面から深さｘの位置のキャリアライフタイムτxの比τx／τN-を、１×１０-6≦τx／τN-≦１とすることにより、特に図３１および図３２に示すように、コレクタ・エミッタ間電圧ＶCE(sat)が著しく低減される。
【００７０】
ここで、キャリアライフタイムが低下する原因は、ｐ型コレクタ領域８およびｎ型バッファ領域７を形成する際のイオン注入の際に、ｐ型コレクタ領域８およびｎ型バッファ領域７に欠陥が導入されることにある。キャリアライフタイムを向上するためには、欠陥が導入された部分をアニールする方法が有効である。次に、アニール技術とキャリアライフタイムとの関係を示す。
【００７１】
図３４は、本発明の実施の形態２におけるレーザアニールの出力および拡散炉の温度と、キャリアライフタイムとの関係を示す図である。図３４を参照して、拡散炉でアニールを行なう場合には、拡散炉の温度を高くしすぎるとキャリアライフタイムが低下する。また、レーザアニール技術において高出力エネルギでレーザアニールを行なう場合には、キャリアライフタイムの低下が起きる。また、レーザは半導体基板の内部で減衰する性質を有しているので、半導体基板の第２主面からｐ型コレクタ領域８とｎ型バッファ領域７との接合面までの深さが深すぎると、レーザアニールの出力を高くする必要があり、レーザアニールによってキャリアライフタイムを向上することが難しくなる。このことを考慮して、半導体基板の第２主面からｐ型コレクタ領域８とｎ型バッファ領域７との接合面までの深さは０より大きく１．０μｍ以下であることが好ましい。
【００７２】
図３５は、本発明の実施の形態２におけるイオン注入量と、キャリア活性化率、ＶCE(sat)およびＢＶCESとの関係を示す図である。図３５を参照して、ｎ型バッファ領域７およびｐ型コレクタ領域８の各々の活性化率は、ｎ型バッファ領域７およびｐ型コレクタ領域８のイオン注入量、またはイオンの種類などに依存する。図３５では、ｐ型コレクタ領域８における活性化率とｎ型バッファ領域７における活性化率とが互いに異なっており、ｐ型コレクタ領域８における活性化率はｎ型バッファ領域７における活性化率よりも低くなっている。これにより、ＩＧＢＴが正常に動作し、降伏電圧ＢＶCESを高くすることができる。特に、ｐ型コレクタ領域８における活性化率が０より大きく９０％以下である場合に、コレクタ・エミッタ間電圧ＶCE(sat)が大きく低減されている。
【００７３】
なお、活性化率は、以下の式（１）にて算出される。
活性化率：｛（ＳＲ（spreading-resistance）測定などの方法で算出される抵抗値より得られる不純物濃度（ｃｍ-3)）／（ＳＩＭＳ（Secondary  Ionization  Mass  Spectrometer）を用いて測定される不純物濃度（ｃｍ-3))｝×１００      ・・・（１）
上記コレクタ構造を用いることで、正常なＩＧＢＴの動作を保障することができ、高い耐圧を保持することができ、ＩＧＢＴの熱暴走を抑制することができる。また、デバイス特性を改善する際にＮ-ドリフト層を薄厚化した上で、ＶCE(sat)−ＥOFFのトレードオフ特性の自由度（制御性）を得ることができる。
【００７４】
（実施の形態３）
ＩＧＢＴの重要なデバイス特性であるＶCE(sat)−Ｅoff特性を改善するためには、ｎ-ドリフト層１の薄膜化を行なうことが有効である。しかし、図１１に示すように半導体基板の第２主面を研磨する場合には、研磨面の表面粗さが、ＩＧＢＴの種々の特性に影響を与えることを本願発明者は見出した。
【００７５】
図３６は、本発明の実施の形態３における半導体基板の第２主面を模式的に示す拡大断面図である。図３６を参照して、本実施の形態において規定される中心線平均粗さとは、ＪＩＳ（Japanese  Industrial  Standard）に規定される中心線平均粗さＲaであり、平均線からの絶対値偏差の平均値である。また、最大高さとは、ＪＩＳに規定される最大高さＲmaxであり、基準長さにおける最低の谷底から（高さＨmin）と最大の山頂（高さＨmax）までの高さ（Ｒmax＝Ｈmax−Ｈmin）である。
【００７６】
図３７は、本発明の実施の形態３における中心線平均粗さおよび最大高さと、破壊強度およびキャリアライフタイムとの関係を示す図である。図３７を参照して、０＜Ｒa≦２００ｎｍ、０＜Ｒmax≦２０００ｎｍの場合には、高い破壊強度およびキャリアライフタイムを得ることができる。また、図３８は、本発明の実施の形態３における中心線平均粗さおよび最大高さと、ＪCESおよびＶCE(sat)との関係を示す図である。図３８を参照して、０＜Ｒa≦２００ｎｍ、０＜Ｒmax≦２０００ｎｍの場合には、低いコレクタ・エミッタ間電圧ＶCE(sat)および低いリーク電流密度ＪCESを得ることができる。
【００７７】
以上により、０＜Ｒa≦２００ｎｍまたは０＜Ｒmax≦２０００ｎｍとすることによって、ＩＧＢＴの種々の特性を向上することができる。
【００７８】
（実施の形態４）
本実施の形態においては、実施の形態１〜３の構成により得られる効果と同様の効果の得られるＭＯＳトランジスタの構成を示す。
【００７９】
図３９は、本発明の実施の形態４における半導体装置のＭＯＳトランジスタ部分の構成を示す断面図である。図３９を参照して、本実施の形態のＭＯＳトランジスタ部分の構造Ｄにおいては、ｎ-ドリフト層１がｐ型ボディ領域２とｐｎ接合を構成する領域付近に比較的高濃度のｎ型不純物拡散領域１４（埋込拡散層）が設けられている点において、図１に示す構造Ｃと異なっている。ｎ型不純物拡散領域１４は、ｐ型ボディ領域２とｎ-ドリフト層１との間に形成されている。なお、図示しないが、図３９の構造Ｄの下部には、図１の構造Ａが形成されている。
【００８０】
なお、これ以外の構成については、図１に示す構造Ｃの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００８１】
ｎ型不純物拡散領域１４を設けた構成は、図３９の構成に限定されず、たとえば図４０および図４１に示す構成であってもよい。つまり、エミッタトレンチが設けられた構成にｎ型不純物拡散領域１４が設けられてもよい。
【００８２】
図４０は、本発明の実施の形態４における半導体装置の変形例の構成を示す断面図である。図４０を参照して、この構造Ｅにおいては、２つのＭＯＳトランジスタに挟まれる領域にエミッタトレンチが設けられている。エミッタトレンチは、エミッタ用溝１ｂと、エミッタ用絶縁膜４ｂと、エミッタ用導電層５ｂとから構成されている。エミッタ用溝１ｂは、ｐ型ボディ領域２およびｎ型不純物拡散領域１４を突き抜けてｎ-ドリフト層１に達している。エミッタ用絶縁膜４ｂは、このエミッタ用溝１ｂの内表面に沿うように形成されている。エミッタ用導電層５ｂは、エミッタ用溝１ｂ内を埋め込むように形成されており、その上層のエミッタ電極１１と電気的に接続されている。エミッタトレンチは何本形成されてもよく、複数の溝のうち少なくとも１つの溝にゲートトレンチが形成されればよい。
【００８３】
エミッタ電極１１の下層にはバリアメタル層１０が形成されており、このバリアメタル層１０とエミッタ用導電層５ｂとの間にはシリサイド層２１ｂが形成されている。
【００８４】
２つのエミッタトレンチに挟まれる第１主面にはｐ型ボディ領域２への低抵抗コンタクトを取るためのｐ+不純物拡散領域６が形成されており、その上にはシリサイド層２１ａが形成されている。
【００８５】
このような構成において、ｎ-ドリフト層１がｐ型ボディ領域２とｐｎ接合を構成する領域付近に比較的高濃度のｎ型不純物拡散領域１４が設けられている。
【００８６】
なお、これ以外の構成については、図３９に示す構造Ｄの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００８７】
また図４１に示す構造Ｆは、図４０に示す構造Ｅと比較して、エミッタトレンチの側壁であって、第１主面にｎ型不純物拡散領域３を追加した点において異なる。
【００８８】
なおこれ以外の構成については図３９に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付しその説明を省略する。
【００８９】
図４０および図４１においては、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがエミッタ電位となる場合について説明したが、このエミッタ用導電層５ｂはフローティング電位を有していてもよい。その構成を以下に説明する。
【００９０】
図４２を参照して、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがエミッタ電極１１と電気的に分離されており、フローティングな電位を有している。この場合、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂ上にはたとえばシリコン酸化膜よりなる絶縁膜２２Ａと、たとえばシリケートガラスよりなる絶縁膜９と、たとえばシリコン酸化膜よりなる絶縁膜２２Ｂとが形成されている。
【００９１】
なおこれ以外の構成については、図４０に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００９２】
本実施の形態で設けられるｎ型不純物拡散領域１４は、ｐ型ボディ領域２が形成される前にイオン注入および拡散により形成される。この後、ｐ型ボディ領域２が形成され、さらに実施の形態１と同様の後工程を経ることにより本実施の形態の各種の半導体装置（図３９〜図４２）が製造される。
【００９３】
また、ＭＯＳトランジスタ構造Ｅ（図４０）、Ｆ（図４１）、Ｇ（図４２）の各々は、エミッタ電位もしくはフローティング電位のトレンチを有することにより、ＭＯＳトランジスタ構造Ｃ（図１）、Ｄ（図３９）よりも実効的なゲート幅が少なくなっている。その結果、構造Ｅ、Ｆ、Ｇは、構造Ｃ、Ｄよりも流れる電流が少なく飽和電流を抑制する効果を有する。
【００９４】
さらに構造Ｅ、Ｆ、Ｇは、構造Ｄよりも低電圧／低電流密度のところでＯＮ電圧が大きくなる。またＭＯＳトランジスタ構造ＤにおいてＯＮ電圧が低下するのは、コレクタ構造Ａでｎ-ドリフト層１が厚くても、ＵＳＰ６，０４０，５９９に記載されたｎ型不純物拡散領域１４によるキャリア蓄積効果があるからである。ＭＯＳトランジスタ構造Ｄでは、従来構造よりｎ-ドリフト層１が厚くても、ＯＮ電圧を低下させる効果がある。
【００９５】
ＭＯＳトランジスタ構造Ｅ、Ｆ、Ｇでは、飽和電流が低くなる効果により、デバイスが無負荷状態でスイッチングしたときに、従来構造やＭＯＳトランジスタ構造Ｃ、Ｄよりも長い時間任意の電流を保持することができる。つまり、ＭＯＳトランジスタ構造Ｅ、Ｆ、Ｇでは、デバイスの飽和電流を抑え、かつ破壊耐量を向上させる効果がある。
【００９６】
さらに、ＯＮ電圧を下げる効果があるＭＯＳトランジスタ構造Ｄでは、無負荷状態でのスイッチング時に発振現象が発生する。しかし、ＭＯＳトランジスタ構造Ｅ、Ｆ、Ｇでは、ｎ型不純物拡散領域１４が存在してもエミッタ電位もしくはフローティング電位になるエミッタ用導電層５ｂが存在することにより発振現象を防止する効果がある。
【００９７】
（実施の形態５）
図４３〜図７８は、実施の形態４と同じ効果が得られるＭＯＳトランジスタ構造の各種の派生構造を示す概略断面図である。図４３〜図７８に示すどの構造でも、実施の形態４に示すＭＯＳトランジスタ構造による効果を得ることができる。
【００９８】
以下に、図４３〜図７８に示す各ＭＯＳトランジスタ構造について説明する。
図４３に示す構成は、２つのＭＯＳトランジスタ部に挟まれる領域にエミッタ電位となる１つのエミッタトレンチが設けられている点およびゲート用溝１ａの一方側面にのみｎ型エミッタ領域３が形成されている点において図４０に示す構造Ｅの構成と異なる。
【００９９】
図４４に示す構成は、複数のエミッタ用溝１ｂ内が、一体化された単一の層よりなるエミッタ用導電層５ｂによって埋め込まれている。またエミッタ用導電層５ｂは、シリサイド層２１ｂを介して、バリアメタル層１０とエミッタ電極１１とに電気的に接続されている。このシリサイド層２１ｂは各エミッタ用溝１ｂ間を繋ぐブリッジ上に形成されている。またシリサイド層２１ｂが形成された領域以外のエミッタ用導電層５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
【０１００】
これ以外の構成については、上述した図４０に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１０１】
図４５に示す構成は、エミッタ用溝１ｂの両側壁であって第１主面にｎ型不純物拡散領域３が追加されている点において図４４に示す構成と異なる。
【０１０２】
図４６に示す構成は、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがフローティング電位となっている点において図４４の構成と異なる。この場合、エミッタ用導電層５ｂの全面上に絶縁膜２２Ａ、９、２２Ｂが形成されており、エミッタ用導電層５ｂはエミッタ電極１１と電気的に絶縁されている。
【０１０３】
図４７に示す構成は、エミッタ用溝１ｂの両側壁であって第１主面にｎ型不純物拡散領域３が追加されている点において図４３に示す構成と異なる。
【０１０４】
図４８に示す構成は、エミッタ用導電層５ｂの上面がエミッタ用溝１ｂよりも上方に突出している点において図４３に示す構成と異なる。この場合、エミッタ用導電層５ｂは、その一部表面上に形成されたシリサイド層２１ｂを介して、バリアメタル層１０およびエミッタ電極１１と電気的に接続されている。またシリサイド層２１ｂが形成された領域以外のエミッタ用導電層５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
【０１０５】
図４９に示す構成は、エミッタ用溝１ｂの両側面であって第１主面にｎ型不純物拡散領域３が追加されている点において図４８に示す構成と異なる。
【０１０６】
図５０に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４０に示す構造Ｅの構成と異なる。
【０１０７】
図５１に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４１に示す構造Ｆの構成と異なる。
【０１０８】
図５２に示す構成は、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂがフローティング電位となっている点において図５０に示す構成と異なる。この場合、エミッタ用導電層５ｂ上には、絶縁膜２２Ａ、９、２２Ｂが形成されている。
【０１０９】
図５３に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図４３に示す構成と異なる。
【０１１０】
図５４に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４４に示す構成と異なる。
【０１１１】
図５５に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４５に示す構成と異なる。
【０１１２】
図５６に示す構成は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図４６に示す構成と異なる。
【０１１３】
図５７に示す構成は、エミッタ用溝１ｂの両側壁であって第１主面にｎ型不純物拡散領域３が追加されている点において図５３に示す構成と異なる。
【０１１４】
図５８に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図４８に示す構成と異なる。
【０１１５】
図５９に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図４９に示す構成と異なる。
【０１１６】
図６０に示す構成は、図４０に示す構造Ｅにおいてエミッタトレンチが存在した領域にトレンチを形成せずに、上記のＭＯＳトランジスタ構造Ｅ〜Ｇとゲート幅（Ｗ）が同じになるようにゲートトレンチを形成した構成、つまりゲートトレンチの間をエミッタ電位となるように任意の寸法まで広げた構成である。
【０１１７】
この場合、２つのゲートトレンチに挟まれる第１主面にはｐ型ボディ領域との低抵抗コンタクトを取るためのｐ+不純物拡散領域６が延在している。このｐ+不純物拡散領域６およびｎ型エミッタ領域３と接するようにシリサイド層２１ａが形成されている。ｐ+不純物拡散領域６およびｎ型エミッタ領域３は、このシリサイド層２１ａとバリアメタル層１０とを介してエミッタ電極１１に電気的に接続されている。
【０１１８】
なお、これ以外の構成については、上述した図４０の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１１９】
図６１に示す構成は、図４３においてエミッタトレンチが存在した領域にトレンチを形成せずに、上記のＭＯＳトランジスタ構造Ｅ〜Ｇとゲート幅が同じになるようにゲートトレンチを形成した構成、つまりゲートトレンチの間をエミッタ電位となるように任意の寸法まで広げた構成である。
【０１２０】
この構成においてもゲートトレンチに挟まれる第１主面にｐ型ボディ領域への低抵抗コンタクトを取るためにｐ+不純物拡散領域６が延在している。このｐ+不純物拡散領域６およびｎ型エミッタ領域３と接するようにシリサイド層２１ａが形成されている。ｐ+不純物拡散領域６およびｎ型エミッタ領域３は、このシリサイド層２１ａとバリアメタル層１０とを介してエミッタ電極１１に電気的に接続されている。
【０１２１】
なお、これ以外の構成については、上述した図４３の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１２２】
図６２は、ｐ型ボディ領域２がゲート用溝１ａの側壁付近にのみ形成されている点において図６０に示す構成と異なる。
【０１２３】
図６３に示す構成は、２つのゲートトレンチに挟まれる領域にのみｐ型ボディ領域２が形成されている点において図６１に示す構成と異なる。
【０１２４】
上記においては、ゲート電極５ａの上面がゲート用溝１ａ内に位置する場合について説明したが、ゲート用溝１ａ上に突出していてもよい。ゲート電極５ａの上面がゲート用溝１ａの上面に突出した構成を図６４〜図７４に示す。
【０１２５】
図６４は図４０に示す構造Ｅの構成、図６５は図４１に示す構成、図６６は図４２に示す構成、図６７は図４３に示す構成、図６８は図４４に示す構成、図６９は図４５に示す構成、図７０は図４６に示す構成、図７１は図４７に示す構成、図７２は図４８に示す構成、図７３は図４９に示す構成、図７４は図５０に示す構成において、ゲート電極５ａの上面がゲート用溝１ａ上に突出した構成に対応している。なお、図６６に示す構成は、エミッタ用溝１ｂ内を埋め込むエミッタ用導電層５ｂの上面もエミッタ用溝１ｂ上に突出している。
【０１２６】
なお、上記においてはトレンチ型ゲート構造について説明したが、平面ゲート型のＩＧＢＴにおいても実施の形態１〜４の構成を適用することができる。図７５〜図７８は平面ゲート型ＩＧＢＴの構成を示す概略断面図である。
【０１２７】
図７５を参照して、平面ゲート型ＩＧＢＴは、たとえば厚さが約５０μｍ以上２５０μｍの半導体基板に形成されている。たとえば濃度が１×１０14ｃｍ-3のｎ-ドリフト層１の第１主面側には、ｐ型半導体よりなるｐ型ボディ領域２が選択的に形成されている。ｐ型ボディ領域２は、たとえば１×１０15〜１×１０18ｃｍ-3の濃度を有し、第１主面から約１．０〜４．０μｍの拡散深さを有している。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０18〜１×１０20ｃｍ-3以上で、第１主面からの拡散深さが約０．３〜２．０μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３の隣には、ｐ型ボディ領域２への低抵抗コンタクトを取るためのｐ+不純物拡散領域６がたとえば１×１０18〜１×１０20ｃｍ-3程度で、第１主面からの拡散深さがｎ型エミッタ領域３の深さ以下で形成されている。
【０１２８】
ｎ-ドリフト層１とｎ型エミッタ領域３とに挟まれるｐ型ボディ領域２と対向するように第１主面上にゲート絶縁膜４を介してゲート電極５ａが形成されている。
【０１２９】
このｎ-ドリフト層１とｎ型エミッタ領域３とゲート電極５ａにより、ｎ-ドリフト層１をドレインとし、ｎ型エミッタ領域３をソースし、ゲート絶縁膜４を挟んでゲート電極５ａと対向するｐ型ボディ領域２の部分をチャネルとする絶縁ゲート型電界効果トランジスタ部（ここではＭＯＳトランジスタ部）が構成されている。
【０１３０】
２つのＭＯＳトランジスタ部に挟まれる第１主面上には、エミッタ電位となるエミッタ用導電層５ｂが形成されている。このエミッタ用導電層５ｂとゲート電極５ａとの材質には、たとえばリンを高濃度に導入した多結晶シリコン、高融点金属材料、高融点金属シリサイドまたはそれらの複合膜が用いられる。
【０１３１】
第１主面上には絶縁膜９が形成されており、この絶縁膜９には第１主面の一部表面に達するコンタクトホール９ａが形成されている。このコンタクトホール９ａの底部にはバリアメタル層１０が形成されている。このバリアメタル層１０を介してエミッタ用導電層５ｂ、ｐ+不純物拡散領域６およびｎ型エミッタ領域３とに、エミッタ電位Ｅを与えるエミッタ電極１１が電気的に接続されている。
【０１３２】
またｎ-ドリフト層１の第２主面側には、ｎ型バッファ領域７とｐ型コレクタ領域８とが順に形成されている。ｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。このコレクタ電極１２の材質は、たとえばアルミニウム化合物である。
【０１３３】
本実施の形態において、半導体基板とコレクタ電極１２との界面（つまり、ｐ型コレクタ領域８とコレクタ電極１２との界面）におけるスパイク密度は０以上３×１０8個／ｃｍ2以下である。
【０１３４】
なお、図７５の構成に対して、図７６に示すようにｎ型不純物拡散領域１４が追加されてもよく、また図７７に示すようにｎ型バッファ領域７が省略されてもよく、また図７８に示すようにｎ型不純物拡散領域１４が追加されかつｎ型バッファ領域７が省略されてもよい。
【０１３５】
（実施の形態６）
本実施の形態においては、図７５〜図７８に示す平面ゲート型ＩＧＢＴの他の構成について説明する。図７９〜図８３は、本発明の実施の形態６における平面ゲート型ＩＧＢＴの各種の構成を示す概略断面図である。
【０１３６】
図７９を参照して、平面ゲート型ＩＧＢＴは、たとえば厚さが約５０μｍ以上８００μｍの半導体基板に形成されている。ｎ-ドリフト層１の図中左側の第１主面には、ｐ型半導体よりなるｐ型ボディ領域２が選択的に形成されている。ｐ型ボディ領域２は、たとえば１×１０15〜１×１０18ｃｍ-3の濃度を有し、第１主面から約１．０〜４．０μｍの拡散深さを有している。ｐ型ボディ領域２内の第１主面には、たとえば濃度が１×１０18〜１×１０20ｃｍ-3以上で、第１主面からの拡散深さが約０．３〜２．０μｍのｎ型半導体よりなるｎ型エミッタ領域３が形成されている。このｎ型エミッタ領域３の図中左側には、ｎ型エミッタ領域３と間隔をおいて、ｐ型ボディ領域２への低抵抗コンタクトを取るためのｐ+不純物拡散領域６が形成されている。ｐ+不純物拡散領域６は、たとえば１×１０18〜１×１０20ｃｍ-3程度で、第１主面からの拡散深さがｎ型エミッタ領域３の深さ以下で形成されている。
【０１３７】
ｎ-ドリフト層１とｎ型エミッタ領域３とに挟まれるｐ型ボディ領域２と対向するように第１主面上にゲート絶縁膜４を介してゲート電極５ａが形成されている。ゲート電極５ａは図中右端まで延在しており、図中右側ではゲート絶縁膜４を介してｎ-ドリフト層１と対向している。
【０１３８】
このｎ-ドリフト層１とｎ型エミッタ領域３とゲート電極５ａにより、ｎ-ドリフト層１をドレインとし、ｎ型エミッタ領域３をソースとし、ゲート絶縁膜４を挟んでゲート電極５ａと対向するｐ型ボディ領域２の部分をチャネルとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ）が構成されている。
【０１３９】
第１主面上には絶縁膜９およびエミッタ電極１１が形成されている。絶縁膜９は第１主面におけるｎ型エミッタ領域３およびｐ型ボディ領域２と、ゲート電極５ａとを覆っている。エミッタ電極１１はｐ+不純物拡散領域６と絶縁膜９とを覆っており、ｐ+不純物拡散領域６およびｎ型エミッタ領域３にエミッタ電位Ｅを与える。
【０１４０】
またｎ-ドリフト層１の第２主面側には、ｎ型バッファ領域７とｐ型コレクタ領域８とが順に形成されている。ｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。
【０１４１】
本実施の形態において、半導体基板とコレクタ電極１２との界面（つまり、ｐ型コレクタ領域８とコレクタ電極１２との界面）におけるスパイク密度は０以上３×１０8個／ｃｍ2以下である。
【０１４２】
図８０に示す構成は、平面的に見て絶縁膜９が形成されていない領域において、ｐ型ボディ領域２がさらに深く（さらに第２主面側に近く）形成されている点において、図７９の構成とは異なっている。このようなｐ型ボディ領域２は、絶縁膜９をマスクとしてｐ型不純物を第１主面に注入する工程を加えることにより形成される。
【０１４３】
図８１に示す構成は、ｐ型ボディ領域２の側面に隣接するようにｎ-ドリフト層１内にｎ型不純物拡散領域１４ａが形成されている点において、図７９の構成とは異なっている。
【０１４４】
図８２に示す構成は、平面的に見て絶縁膜９が形成されていない領域において、ｐ型ボディ領域２がさらに深く（さらに第２主面側に近く）形成されている点において、図８１の構成とは異なっている。
【０１４５】
図８３に示す構成は、ｐ型ボディ領域２の底面に隣接するようにｎ-ドリフト層１内にｎ型不純物拡散領域１４ａがさらに形成されている点において、図８１の構成とは異なっている。
【０１４６】
図８１〜図８３に示す構造のように、ｐ型ボディ領域２に隣接してｎ型不純物拡散領域１４ａを形成することにより、図８４に示すように、ＩＧＢＴがオン状態の場合のエミッタ側（第１主面側）のキャリア濃度が増加する。その結果、ＩＧＢＴの特性を向上することができる。図８５は、ｎ型不純物拡散領域を形成した場合と形成しない場合とにおける、ＶCEとＪCとの関係を示す図である。図８５を参照して、ｎ型不純物拡散領域１４ａを形成した場合には、電流密度ＪCに対するエミッタ・コレクタ間電圧ＶCEが低減されている。
【０１４７】
図８６は、本発明の実施の形態６におけるＳN14a／ＳN-と、ＶCE(sat)、ＪC,BreakおよびＶG,Breakとの関係とを示す図である。ここで、ＳN14a／ＳN-とは、ｎ-ドリフト層１を構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）ＳN-に対するｎ型不純物拡散領域１４ａを構成する不純物の単位面積あたりの原子数（ａｔｏｍ／ｃｍ2）ＳN14aの比である。ＪC,Breakとは、ＲＢＳＯＡ（Reverse  Bias  Safety  Operation  Area）モードでデバイスが遮断可能な電流密度であり、ＶG,Breakとは、ＳＣＳＯＡ（Short  Circuit  Safe  Operation  Area）モードでデバイスが遮断可能なゲート電圧である。図８６を参照して、０＜ＳN14a／ＳN-≦２０である場合には、高い遮断性能が得られており、かつ低いコレクタ・エミッタ間電圧ＶCE(sat)が得られている。したがって、ＲＢＳＯＡおよびＳＣＳＯＡを確保した上でオン電圧を低減するためには、ｎ型不純物拡散領域１４ａが０＜ＳN14a／ＳN-≦２０を満たすことが好ましい。
【０１４８】
（実施の形態７）
図８７は、本発明の実施の形態７における半導体装置のレイアウトを示す平面図である。図８８は、図８７のＬＸＸＸＶＩＩＩ−ＬＸＶＩＩＩ線に沿った断面図であり、図８９は、図８７のＬＸＸＸＩＸ−ＬＸＸＸＩＸ線に沿った断面図である。図９０は、図８８のＸＣ−ＸＣ線に沿った不純物濃度分布である。なお、図８７において斜線で示す部分は、ｐ型不純物拡散領域４１が形成されている領域である。また、図８７においては、１つのゲート電極配線１１ａに沿って形成されたゲート用溝１ａ（図中点線）のみを示しているが、実際には、それぞれのゲート電極配線１１ａに沿って複数のゲート用溝１ａ（あるいはエミッタ用溝１ｂ）が形成されている。図８７〜図９０を参照して、本実施の形態におけるＩＧＢＴの構成について説明する。
【０１４９】
特に図８７を参照して、エミッタ電極１１とゲート電極配線１１ａとは図中横方向に交互に配置されており、かつ図中縦方向に延在している。チップ中央部にあるゲート電極配線１１ａの図中下方端部には、他の配線と電気的に接続するためのゲートパッド２８が設けられている。また、複数のゲート用溝１ａの各々は、ゲート電極配線１１ａの真下において、ゲート電極配線１１ａの延在方向に沿って図中縦方向に配列している。複数のゲート用溝１ａの各々は、その長方形の平面形状の短辺の延在方向（図中縦方向）に沿って配列している。図中縦方向で隣接するゲート用溝１ａ同士の間には、ｐ型ボディ領域２およびｎ型不純物拡散領域１４が形成されている。また、図中横方向で隣接するエミッタ電極１１同士の間（すなわち、ゲート用溝１ａの端部）には、ｐ型不純物拡散領域４１（ウェル層）が形成されている。ｐ型不純物拡散領域４１は、ゲート電極配線１１ａの真下において、エミッタ電極１１に沿って図中縦方向に延在している。
【０１５０】
特に図８８を参照して、ｎ型不純物拡散領域１４は、ｐ型ボディ領域２とｎ-ドリフト層１との間に形成されている。ｎ型不純物拡散領域１４は、図９０に示すように、ｎ-ドリフト層１の不純物濃度よりも高い不純物濃度を有している。ｎ型不純物拡散領域１４が存在している場合、ゲート用溝１ａおよびエミッタ用溝１ｂ（たとえば図４０）のうち少なくともいずれか一方を、ｎ型不純物拡散領域１４における不純物濃度が１×１０16ｃｍ-3となる位置よりも第２主面側に突出させることで、高い耐圧（ＢＶCES）を保持可能になる。図８８に示す構成は、図３９に示す構造Ｄの構成と実質的に同じである。
【０１５１】
特に図８９を参照して、ゲート用溝１ａ内を埋め込むゲート電極５ａは、ゲート用溝１ａ外部の第１主面上にも延びており、その延びた部分においてゲート電極配線１１ａと電気的に接続されている。ゲート電極配線１１ａの下層にはバリアメタル層１０が位置し、バリアメタル層１０とゲート電極５ａとが接する領域にシリサイド層２１ａが形成されている。ゲート電極配線１１ａおよびエミッタ電極１１上にパッシベーション膜１５が形成されている。ｐ型不純物拡散領域４１は、ゲート用溝１ａよりも深い位置に（第２主面側に）達している。
【０１５２】
なお、図８７で示されている溝は全てゲート電極５ａが埋め込まれたゲート用溝１ａであるが、これらの溝のうち少なくとも１つがゲート用溝であればよく、その他の溝はたとえばエミッタ用溝であってもよい。
【０１５３】
ここで、図８８を参照して、ゲート用溝１ａと隣接する他の溝（図では右側のゲート用溝１ａ）とのピッチをピッチＸと規定する。また、半導体基板の第１主面からゲートトレンチを構成するゲート用溝１ａの底部までの深さを深さＹと規定する。また、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面（ｎ型不純物拡散領域１４が形成されていない場合には、ｐ型ボディ領域２とｎ-ドリフト層１との接合面）からのゲート用溝１ａの突出量を突出量ＤTと規定する。さらに図８９を参照して、ｐ型不純物拡散領域４１とｎ-ドリフト層１との接合面からゲート用溝１ａの底部までの距離（深さ）を深さＤT,Pwellと規定する。
【０１５４】
本願発明者は、トレンチ型ゲート構造のＩＧＢＴにおいて、ゲート用トレンチを以下の条件で設計することによって、ＩＧＢＴの耐圧（降伏電圧）を向上できることを見出した。
【０１５５】
図９１は、本発明の実施の形態７におけるＹ／ＸとＢＶCESとの関係を示す図である。図９１を参照して、半導体基板の第１主面からゲートトレンチを構成するゲート用溝１ａの底部までの深さＹがゲート用溝１ａと隣接する他の溝とのピッチよりも大きい場合（つまり１．０≦Ｙ／Ｘの場合）には、高い降伏電圧ＢＶCESが得られている。
【０１５６】
図９２は、本発明の実施の形態７におけるＤTとＢＶCESとの関係、およびＤTとＥP/CSまたはＥP/N-との関係を示す図である。ここでＥP/CSとは、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面における電界強度を意味しており、ＥP/N-とは、ｎ型不純物拡散領域１４が形成されていない場合のｐ型ボディ領域２とｎ-ドリフト層１との接合面における電界強度を意味している。図９２を参照して、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面からのゲート用溝１ａの突出量ＤTが１．０μｍ≦ＤTである場合には、電界強度ＥP/CSまたはＥP/N-が低減されており、かつ高い降伏電圧ＢＶCESが得られている。
【０１５７】
図９３は、本発明の実施の形態７におけるＤT,PwellとＢＶCESおよびΔＢＶCESとの関係を示す図である。ここでΔＢＶCESとは、ゲート電位を０Ｖ（エミッタ電位と同電位）とした場合のＢＶCESからゲート電位を−２０Ｖとした場合のＢＶCESを引いた値を意味している。図９３を参照して、ゲート用溝１ａの底面からｐ型不純物拡散領域４１の底面（ｐ型不純物拡散領域４１とｎ-ドリフト層１との接合面）までの深さＤT,PwellがＤT,Pwell≦１．０μｍの場合には、高い降伏電圧ＢＶCESが得られており、降伏電圧の変動量ΔＢＶCESも低く抑えられている。
【０１５８】
以上により、１．０≦Ｙ／Ｘ、１．０μｍ≦ＤT、または０＜ＤT,Pwell≦１．０μｍの条件を満たすようにゲート用溝１ａ、エミッタ用溝１ｂを製造することによって、ＩＧＢＴの耐圧を向上できる。
【０１５９】
なお、図８８においては、ｎ型不純物拡散領域１４がゲート用溝１ａ同士の間全体にわたって形成されている構成について説明したが、ｎ型不純物拡散領域１４は、以下の図９４および図９５に示すように、複数の溝同士の間の一部にのみ形成されていてもよい。
【０１６０】
図９４および図９５は、本発明の実施の形態７におけるトレンチゲート型ＩＧＢＴの各種の構成を示す概略断面図である。図９４に示す構成においては、ｎ型不純物拡散領域１４がゲートトレンチの周囲にのみ形成されている。ｎ型不純物拡散領域１４は、ゲート用溝１ａに接触し、かつエミッタ用溝１ｂに接触しないように形成されている。一方、図９５に示す構成では、ｎ型不純物拡散領域１４がエミッタトレンチの周囲にのみ形成されている。ｎ型不純物拡散領域１４は、２つのエミッタ用溝１ｂの各々に接触し、かつゲート用溝１ａに接触しないように形成されている。
【０１６１】
なお、これ以外の構成については、図４０に示す構造Ｅの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１６２】
本願発明者は、ｎ型不純物拡散領域１４の幅およびエミッタ用溝１ｂからの距離を制御することによって、コレクタ・エミッタ間電圧を低減でき、破壊エネルギを向上できることを見出した。
【０１６３】
図９６は、ＷCSおよびＸCSとＶCEおよびＥSCとの関係を示す図である。ここで、ＷCSは平面的に見た場合の、エミッタ用溝１ｂの周囲に存在する領域におけるｎ型不純物拡散領域１４の幅であり、ＸCSはエミッタ用溝１ｂからｎ型不純物拡散領域１４の端部までの距離である。図９６を参照して、ｎ型不純物拡散領域１４の幅ＷCSが６μｍ≦ＷCS≦９μｍの場合、またはエミッタ用溝１ｂからｎ型不純物拡散領域１４の端部までの距離ＸCSが０．５μｍ≦ＸCS≦２μｍの場合には、コレクタ・エミッタ間電圧ＶCEが低減され、かつ高い短絡時の破壊エネルギＥSCが得られる。
【０１６４】
図９７は、本発明の実施の形態７における半導体装置におけるｎ型エミッタ領域３およびｐ+不純物拡散領域６の平面レイアウトを示す図である。図９７を参照して、ゲート電極５ａおよびエミッタ用導電層５ｂの各々が図中縦方向に延在しており、ゲート電極５ａとエミッタ用導電層５ｂとの間、およびエミッタ用導電層５ｂ同士の間にｎ型エミッタ領域３が形成されている。そして、ｎ型エミッタ領域３は図中縦方向に延在しているおり、ｎ型エミッタ領域３に挟まれた領域にｐ+不純物拡散領域６が周期的に形成されている。また、図９８に示すように、ｎ型エミッタ領域３とｐ+不純物拡散領域６とがゲート電極５ａまたはエミッタ用導電層５ｂの延在方向（図中縦方向）に沿って交互に形成されていてもよい。
【０１６５】
ここで、図９７および図９８に示すように、ゲート電極５ａの延在方向に沿ったｎ型エミッタ領域３の幅をＷSOと規定し、ゲート電極５ａの延在方向に沿ったｐ+不純物拡散領域６の幅をＷPCと規定する。本願発明者は、ＷSOとＷPCとの関係を制御することによって、コレクタ・エミッタ間電圧を低減でき、破壊エネルギを向上できることを見出した。
【０１６６】
図９９は、本発明の実施の形態７におけるαとＶCE(sat)およびＥSCとの関係を示す図である。α（％）は、α＝（ＷSO／ＷSO＋ＷPC）×１００で定義される値である。図９９を参照して、αが８．０％≦α≦２０．０％の範囲である場合には、低いコレクタ・エミッタ間電圧ＶCE(sat)が得られ、高い破壊エネルギＥSCが得られる。
【０１６７】
（実施の形態８）
図１００は、本発明の実施の形態８におけるゲートパッドの平面レイアウトを模式的に示す図である。図１００を参照して、本実施の形態においては、ゲート電極配線１１ａ（図８７）の電流経路の一部が、局所的に高い抵抗を有する抵抗体２８ａによって形成されている。図１００では、配線（表面ゲート配線）とゲート電極配線１１ａとを電気的に接続するためのゲートパッド２８の一部が抵抗体２８ａによって形成されている。抵抗体２８ａの各々は、ゲートパッド２８の中央部に設けられた開口部において、互いに対向するように突き出ている。抵抗体２８ａはたとえば図１または図７５に示すゲート電極５ａと同一の構造を有していてもよい。
【０１６８】
図１０１および図１０２は、ゲート電圧の発振現象を説明するための図である。トレンチゲート構造のＩＧＢＴやＭＯＳトランジスタなどでは、スイッチング速度が速くなると、図１０１に示すような電流Ｉcの変動時に、コレクタ・エミッタ間電圧ＶCEが発振する。この原因は、デバイスが発振してしまうようなＬＣＲ回路定数になることにある。そこで、抵抗体２８ａを設けることにより、デバイスが発振しにくいＬＣＲ回路定数となる。その結果、図１０２に示すように、ゲート電圧Ｖgeの発振現象を抑制することができる。
【０１６９】
（実施の形態９）
ＩＧＢＴにおけるＶCE(sat)−ＥOFF特性を向上するためには、ｎ-ドリフト層１の厚みを薄くすることが効果的であるが、ｎ-ドリフト層１の厚みを薄くすると、高耐圧を実現することが難しくなる。そこで本願発明者は、ｐ型ボディ領域２とｎ型不純物拡散領域１４との接合面の電界強度ＥP/CS（ｎ型不純物拡散領域１４が形成されていない場合にはｐ型ボディ領域２とｎ-ドリフト層１との接合面の電界強度ＥP/N-）と、ｎ型バッファ領域７とｎ-ドリフト層１との接合面の電界強度ＥN/N-との関係に着目することで、ＩＧＢＴの耐圧を向上できることを見出した。
【０１７０】
図１０３は、本発明の実施の形態９におけるＩＧＢＴの主接合にブレークダウン電圧よりもわずかに低い逆バイアスを印加した時の図１のＸＩＸ−ＸＩＸ線に沿った電界強度分布を模式的に示す図である。図１０４は、本発明の実施の形態９における接合面の電界強度と降伏電圧との関係を示す図である。
【０１７１】
図１０３を参照して、ＩＧＢＴの主接合にブレークダウン電圧よりもわずかに低い逆バイアスを印加した時の半導体内の電界は、半導体基板の第１主面からｐ型ボディ領域２とｎ-ドリフト層１との接合面までの領域において急激に増加し、その後、ｎ-ドリフト層１内では緩やかに減少し、ｎ-ドリフト層１とｎ型バッファ領域７において急激に減少している。また、ｐ型ボディ領域２およびｎ型バッファ領域７内で電界が０となっている。図１０４を参照して、ｎ-ドリフト層１とｐ型ボディ領域２との接合面の電界強度ＥP/N-が０＜ＥP/N-≦３．０×１０15（Ｖ／ｃｍ）の場合に、高い降伏電圧ＢＶCESが得られる。また、ｎ型バッファ領域７とｎ-ドリフト層１との接合面の電界強度ＥN/N-が２．０×１０14≦ＥN/N-（Ｖ／ｃｍ）の場合に、高い降伏電圧ＢＶCESが得られる。ＥN/N-はＥP/N-以下であることが好ましい。
【０１７２】
なお、実施の形態１〜８で説明した構造または数値範囲は、適宜組み合わせることができる。
【０１７３】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【産業上の利用可能性】
【０１７４】
本発明は、並列的な動作に適した高耐圧半導体装置、特にＩＧＢＴを備える半導体装置として適している。
【符号の説明】
【０１７５】
１  ｎ-ドリフト層、１ａ  ゲート用溝、１ｂ  エミッタ用溝、２  ｐ型ボディ領域、３  ｎ型エミッタ領域またはｎ型不純物拡散領域、４，４ａ  ゲート絶縁膜、４ｂ  エミッタ用絶縁膜、５  導電層、５ａ  ゲート電極、５ｂ  エミッタ用導電層、６  ｐ+不純物拡散領域、７  ｎ型バッファ領域、７ａ  ｎ型中間層、８  ｐ型コレクタ領域、９，２２Ａ，２２Ｂ  絶縁膜、９ａ  コンタクトホール、１０  バリアメタル層、１１  エミッタ電極、１１ａ  ゲート電極配線、１２，１２ａ  コレクタ電極、１４，１４ａ  ｎ型不純物拡散領域、１５  パッシベーション膜、２１ａ，２１ｂ  シリサイド層、２８  ゲートパッド、２８ａ  抵抗体、３１  マスク層、３２，３３  シリコン酸化膜、３２ａ  犠牲酸化膜、４１  ｐ型不純物拡散領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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