(57)【要約】【課題】並列に接続して同時駆動される複数のＩＧＢＴ間の電流アンバランスを低減し得る簡易な構成の電力変換装置を提供する。【解決手段】複数のＩＧＢＴをそれぞれ駆動する駆動回路を、各ＩＧＢＴにそれぞれ対応付けて設けられて、該ＩＧＢＴに対するゲート抵抗を変化させる複数の可変ゲート抵抗回路と、前記ＩＧＢＴにそれぞれ流れる電流パルスの時間的なずれに応じて前記各可変ゲート抵抗回路を制御して、前記ＩＧＢＴのターンオン・ターンオフ制御開始時における各ゲート抵抗を変化させる制御回路とを備える。特に前記可変ゲート抵抗回路は、前記ＩＧＢＴのターンオン・ターンオフ制御開始時に、該ＩＧＢＴのゲート電圧がターンオン・ターンオフする閾値電圧に達するまでの期間だけ前記可変ゲート抵抗回路の抵抗値を変化させる。【選択図】      図１
2014230307.tif 000002
【特許請求の範囲】
【請求項１】
並列に設けられた複数のパワー半導体素子またはパワー半導体モジュールと、これらの各パワー半導体素子またはパワー半導体モジュールを同時に並列的にオン駆動する複数の駆動回路とを備えた電力変換装置であって、
前記各駆動回路は、前記パワー半導体素子または前記パワー半導体モジュールにそれぞれ対応付けて設けられて、該パワー半導体素子またはパワー半導体モジュールに対するゲート抵抗を変化させる複数の可変ゲート抵抗回路と、
前記パワー半導体素子または前記パワー半導体モジュールにそれぞれ流れる電流パルスの時間的なずれに応じて前記各可変ゲート抵抗回路を制御して、前記パワー半導体素子またはパワー半導体モジュールのターンオン制御開始時およびターンオフ制御開始時における各ゲート抵抗を変化させる制御回路とを具備し、
前記複数の可変ゲート抵抗回路により、前記パワー半導体素子またはパワー半導体モジュールのターンオン・タイミングおよびターンオフ・タイミングをそれぞれ制御することを特徴とする電力変換装置。
【請求項２】
前記パワー半導体素子またはパワー半導体モジュールは、高耐圧のＩＧＢＴまたはＩＧＢＴモジュール、若しくは高耐圧のＭＯＳ-ＦＥＴまたはＭＯＳ-ＦＥＴモジュールである請求項１に記載の電力変換装置。
【請求項３】
前記制御回路は、前記パワー半導体素子またはパワー半導体モジュールのターンオン制御開始時およびターンオフ制御開始時に、該パワー半導体素子またはパワー半導体モジュールのゲート電圧がターンオン閾値電圧またはターンオフ閾値電圧に達するまでの期間だけ前記可変ゲート抵抗回路の抵抗値を変化させるものである請求項１に記載の電力変換装置。
【請求項４】
前記可変ゲート抵抗回路は、前記パワー半導体素子またはパワー半導体モジュールのターンオン制御開始時およびターンオフ制御開始時に抵抗値を変えて該パワー半導体素子またはパワー半導体モジュールの寄生容量の充放電に要する時間を制御した後、前記抵抗値を所定値に設定して前記パワー半導体素子またはパワー半導体モジュールに流れる電流の立ち上りおよび立ち下り特性を一定化するものである請求項１に記載の電力変換装置。
【請求項５】
前記可変ゲート抵抗回路は、複数の抵抗と、これらの抵抗を前記パワー半導体素子またはパワー半導体モジュールのゲートに選択的に接続する複数のスイッチ素子とからなり、
前記パワー半導体素子またはパワー半導体モジュール間での電流パルスの時間的なずれに応じて生成された制御信号に基づいて前記複数のスイッチ素子を選択的にオン・オフ制御して抵抗値を可変設定するものである請求項１に記載の電力変換装置。
【請求項６】
前記スイッチ素子は、前記制御信号に従ってオン・オフ制御されるＭＯＳ-ＦＥＴからなる請求項５に記載の電力変換装置。
【請求項７】
前記可変ゲート抵抗回路は、オン抵抗が可変設定されるＭＯＳ-ＦＥＴと、前記制御信号に従って前記ＭＯＳ-ＦＥＴのゲートに印加するゲート電圧を制御するゲート電圧制御部、および前記ゲート電圧の印加タイミングを制御するタイミング制御部とを備えたものである請求項１に記載の電力変換装置。
【請求項８】
前記可変ゲート抵抗回路は、制御信号に従って出力抵抗が可変設定されるゲートドライバ回路、またはデジタル・ポテンショメータからなる請求項１に記載の電力変換装置。
【請求項９】
前記可変ゲート抵抗回路は、前記パワー半導体素子または前記パワー半導体モジュールをオン・オフ駆動する駆動信号を生成する出力アンプの出力段に設けられて出力抵抗可変ドライバを構成するものである請求項１に記載の電力変換装置。
【請求項１０】
前記出力抵抗可変ドライバの出力段は、並列に設けられて選択的に駆動される複数の信号出力回路からなる請求項９に記載の電力変換装置。
【請求項１１】
前記信号出力回路は、トーテムポール接続されたｐ型のＭＯＳ-ＦＥＴとｎ型のＭＯＳ-ＦＥＴとの対からなる請求項１０に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のパワー半導体素子またはパワー半導体モジュールを並列に接続して構成される電力変換装置に関する。
【背景技術】
【０００２】
ＩＧＢＴやＭＯＳ-ＦＥＴ等のパワー半導体素子やパワー半導体モジュールをスイッチング駆動して電力変換を行う電力変換装置においては、例えば複数のＩＧＢＴを並列に設け、これらのＩＧＢＴを同時にスイッチング駆動することで、その出力電流容量（変換電力容量）を増大させることが行われる。しかし並列に設けた前記複数のＩＧＢＴを一斉にスイッチング駆動して各ＩＧＢＴをターンオンさせ、またはターンオフさせる際、そのスイッチング動作の過渡時に前記複数のＩＧＢＴにそれぞれ流れる電流にアンバランスが生じることがある。
【０００３】
このような電流アンバランスは、専ら、前記複数のＩＧＢＴ間におけるコレクタ・エミッタ間電圧Ｖceのバラツキやその動作閾値電圧Ｖthのバラツキ等の、素子特性の個体性に起因して発生する。また前記各ＩＧＢＴを駆動する回路系での配線抵抗や配線インダクタンスのバラツキや、更には前記各ＩＧＢＴをスイッチング駆動するドライブ信号の時間的なバラツキに起因して前記電流アンバランスが生じる場合もある。具体的には２つのＩＧＢＴのスイッチング特性（ターンオン・ターンオフ時間）に時間的なずれがない場合には、図２４(ａ)に示すように上記２つのＩＧＢＴには略等しい電流が流れる。しかしそのスイッチング特性に時間的なずれがあると、図２４(ｂ)に示すように前記２つのＩＧＢＴに流れる電流に大きなアンバランスが生じる。
【０００４】
ちなみに上述した電流アンバランスが発生すると、短時間ではあるが或る１つのＩＧＢＴに電流が集中して流れる。具体的には複数のＩＧＢＴの中で最も早くターンオンしたＩＧＢＴに電流が集中し、また最も遅くターンオフするＩＧＢＴに電流が集中する。するとこの電流集中によって前記ＩＧＢＴが破壊したり、或いはその素子特性が大きく劣化する等の不具合が発生する虞がある。しかもこのような電流集中は、過電流を検出して前記ＩＧＢＴを保護する上での電流検出の誤動作の要因ともなる。従って前記電力変換装置の出力電流容量を大きくする上で、並列に設けた複数のＩＧＢＴ間の電流アンバランスを解消することが必要となる。
【０００５】
そこで従来では、例えばＩＧＢＴ（またはＩＧＢＴモジュール）の素子特性を予め個々に調べて分類し、素子特性のバラツキの少ない複数のＩＧＢＴを選定して並列接続することで電流のアンバランスを低減するようにしている。或いは複数のＩＧＢＴにおける個々の素子特性に応じて、これらの各ＩＧＢＴに対する駆動条件を個別に設定するようにしている（例えば特許文献１,２,３を参照）。しかしこれらの手法を採用するには、ＩＧＢＴの選定等に多大な労力と時間を必要とする。しかも複数の駆動回路部をまとめて集積回路化した、いわゆるＩＰＭ（Intelligent Power Module）を実現するに不適当である。
【０００６】
また最近では、例えば図２５に示すように複数のＩＧＢＴにそれぞれ流れる電流の前記各ＩＧＢＴ間での不均衡（アンバランス）を電流アンバランス検出部ＩＵＢにて検出して、前記電流アンバランスを低減することが提唱されている（例えば非特許文献１を参照）。具体的には遅延時間演算部ＤＳＰおよび遅延生成部ＦＰＧＡを備えた演算制御器において、前記電流アンバランス検出部ＩＵＢにて検出した前記各ＩＧＢＴ間の電流アンバランスに応じて前記各ＩＧＢＴに対する駆動信号をそれぞれ遅延制御する。そしてこの駆動信号の遅延制御により、前記各ＩＧＢＴのターンオン・タイミングおよびターンオフ・タイミングを揃えることで、前記電流アンバランスを低減するものである。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３６９４９７号公報
【特許文献２】特開平９−２５２１２６号公報
【特許文献３】特開平１１−２３５０１５号公報
【非特許文献】
【０００８】
【非特許文献１】D.Bortis,J.Biela and J.Kolar,"Active gate control for current balancing of parallel-connected IGBT modules in solid-srate modulators" IEEE TRANSACTION ON PLAZUMA SCIENCE,VOL.36,NO.5,OCTOBER 2008,pp.2632-2637
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら非特許文献１に紹介されるように前記複数のＩＧＢＴ間での電流アンバランスに応じて各ＩＧＢＴに対する駆動信号をそれぞれ遅延制御し、これによって前記電流アンバランスを低減するには、前記演算制御器（ＤＳＰ／ＦＰＧＡ）として数十ナノ秒（ｎｓ）オーダーの時間分解能を有することが必要となる。しかもこのような時間分解能を実現するには、高速クロックで動作するデジタル回路、若しくは複雑で大規模な構成のアナログ回路が必要となる。従って複数のＩＧＢＴに対する駆動制御回路の構成が大掛かりなものとなり、その実装コストも高価になると言う問題がある。
【００１０】
本発明はこのような事情を考慮してなされたもので、その目的は、ＩＧＢＴ等の複数のパワー半導体素子またはパワー半導体モジュールを並列に接続して構成される電力変換装置において、前記各パワー半導体素子に対する駆動制御回路を簡易に、しかも安価に構築して前記複数のパワー半導体素子間の電流アンバランスを低減することのできる電力変換装置を提供することにある。
【課題を解決するための手段】
【００１１】
上述した目的を達成するべく本発明は、並列に設けられた複数のパワー半導体素子またはパワー半導体モジュールと、これらの各パワー半導体素子またはパワー半導体モジュールを同時に並列的にオン駆動する複数の駆動回路とを備えた電力変換装置であって、
前記各駆動回路を、前記パワー半導体素子または前記パワー半導体モジュールにそれぞれ対応付けて設けられて、該パワー半導体素子またはパワー半導体モジュールに対するゲート抵抗を変化させる複数の可変ゲート抵抗回路と、
前記パワー半導体素子または前記パワー半導体モジュールにそれぞれ流れる電流パルスの時間的なずれに応じて前記各可変ゲート抵抗回路を制御して、前記パワー半導体素子またはパワー半導体モジュールのターンオン制御開始時およびターンオフ制御開始時における各ゲート抵抗を変化させる制御回路とを備えた構成とし、
前記複数の可変ゲート抵抗回路により、前記パワー半導体素子またはパワー半導体モジュールのターンオン・タイミングおよびターンオフ・タイミングをそれぞれ制御することを特徴としている。
【００１２】
ちなみに前記パワー半導体素子またはパワー半導体モジュールは、高耐圧のＩＧＢＴまたはＩＧＢＴモジュール、若しくは高耐圧のＭＯＳ-ＦＥＴまたはＭＯＳ-ＦＥＴモジュールからなる。
【００１３】
具体的には前記制御回路は、前記パワー半導体素子またはパワー半導体モジュールのターンオン制御開始時およびターンオフ制御開始時に、該パワー半導体素子またはパワー半導体モジュールのゲート電圧がターンオン閾値電圧またはターンオフ閾値電圧に達するまでの期間だけ前記可変ゲート抵抗回路の抵抗値を変化させるように構成される。そして前記可変ゲート抵抗回路は、前記パワー半導体素子またはパワー半導体モジュールのターンオン制御開始時およびターンオフ制御開始時に抵抗値を変えて該パワー半導体素子またはパワー半導体モジュールの寄生容量の充放電に要する時間を制御した後、前記抵抗値を所定値に設定して前記パワー半導体素子またはパワー半導体モジュールに流れる電流の立ち上りおよび立ち下り特性を一定化する役割を担う。
【００１４】
好ましくは前記可変ゲート抵抗回路は、複数の抵抗と、これらの抵抗を前記パワー半導体素子またはパワー半導体モジュールのゲートに選択的に接続する複数のスイッチ素子（例えばＭＯＳ-ＦＥＴ）とからなり、前記パワー半導体素子またはパワー半導体モジュール間での電流パルスの時間的なずれに応じて生成された制御信号に基づいて前記複数のスイッチ素子を選択的にオン・オフ制御して抵抗値を可変設定するように構成される。
【００１５】
或いは前記可変ゲート抵抗回路は、オン抵抗が可変設定されるＭＯＳ-ＦＥＴと、前記制御信号に従って前記ＭＯＳ-ＦＥＴのゲートに印加するゲート電圧を制御するゲート電圧制御部、および前記ゲート電圧の印加タイミングを制御するタイミング制御部とを備えて構成される。尚、前記可変ゲート抵抗回路を、制御信号に従って出力抵抗が可変設定されるゲートドライバ回路、またはデジタル・ポテンショメータとして実現することも可能である。
【００１６】
尚、前記可変ゲート抵抗回路を、前記パワー半導体素子またはパワー半導体モジュールをオン・オフ駆動する出力アンプの出力段に一体に組み込み、該出力アンプを出力抵抗可変ドライバとして実現することも可能である。この場合、前記出力抵抗可変ドライバの出力段としては、例えばトーテムポール接続されたｐ型のＭＯＳ-ＦＥＴとｎ型のＭＯＳ-ＦＥＴとの対からなり、並列に接続された複数の信号出力回路として構成することが好ましい。
【発明の効果】
【００１７】
上記構成の電力変換装置によれば、並列に設けられたパワー半導体素子（例えばＩＧＢＴ）に対するゲート抵抗が、そのターンオン開始時およびターンオフ開始時に可変ゲート抵抗回路によって可変設定される。この結果、前記各ＩＧＢＴのゲート電圧が、各ＩＧＢＴの個体性に拘わることなくそのターンオン閾値電圧またはターンオフ閾値電圧に達するタイミングが等しくなり、これらのＩＧＢＴは一斉（同時）にターンオンまたはターンオフする。従って特定のＩＧＢＴに電流が集中することがなくなる。
【００１８】
そして前記各ＩＧＢＴのターンオンまたはターンオフの開始に伴って前記ゲート抵抗が前記可変ゲート抵抗回路によって所定の抵抗値に戻される。従ってこれらの各ＩＧＢＴには、そのゲート抵抗に応じた電流がそれぞれ流れるので、ゲート抵抗のバラつきに起因する電流の偏りが生じることがない。この結果、並列に設けられた複数のＩＧＢＴにそれぞれ流れる電流を均等に分散することができ、従来のような電流集中による不具合を招来することがなくなる。
【００１９】
特に本発明に係る電力変換装置によれば、並列に設けられた複数のＩＧＢＴにそれぞれ対応させて設けた複数の可変ゲート抵抗回路により、各ＩＧＢＴのゲート抵抗を、ターンオン制御開始時とターンオン開始後、並びにターンオフ制御開始時とターンオフ開始後にそれぞれ分けて動的に可変設定するだけである。従ってその制御が簡単である上、従来のような高速な時間分解能も必要としない。故に複数のＩＧＢＴを並列に同時駆動するに際して、簡易にして効果的に、しかも安価に特定のＩＧＢＴに対する電流集中を防ぐことができ、電力変換装置の安定動作を保証することが可能となる。故にその実用的利点が多大である。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る電力変換装置の要部概略構成図。
【図２】図１に示す電力変換装置における電流検出回路の構成例を示す図。
【図３】本発明の制御原理を説明する為のＩＧＢＴと、そのゲート抵抗との関係を示す等価回路図。
【図４】図１に示す電力変換装置におけるゲート抵抗の可変制御と、ＩＧＢＴの動作を示す波形図。
【図５】ゲート抵抗の違いによるＩＧＢＴのターンオン時およびターンオフ時の代表的な動作を示す図。
【図６】特性の異なる２つのＩＧＢＴにおけるターンオン時の動作の違いを対比して示す図。
【図７】特性の異なる２つのＩＧＢＴにおけるターンオフ時の動作の違いを対比して示す図。
【図８】特性の異なる２つのＩＧＢＴに対するゲート抵抗を単純に異ならせたとき、ターンオン動作およびターンオフ動作に伴って新たに発生する電流集中の原因を説明する為の図。
【図９】特性の異なる２つのＩＧＢＴの理想的なターンオン・ターンオフ制御の形態を示す図。
【図１０】可変ゲート抵抗回路の一例を示す構成図。
【図１１】可変ゲート抵抗回路における抵抗回路網の別の構成例を示す図。
【図１２】可変ゲート抵抗回路における抵抗回路網の更に別の構成例を示す図。
【図１３】抵抗素子としてＭＯＳ-ＦＥＴを用いた可変ゲート抵抗回路の構成例を示す図。
【図１４】図１３に示す可変ゲート抵抗回路の動作を示す図。
【図１５】デジタル・ポテンショメータを用いた可変ゲート抵抗回路の構成例を示す図。
【図１６】可変ゲート抵抗回路の機能を備えた出力抵抗可変ドライバを示す図。
【図１７】出力抵抗可変ドライバに設けられるセグメント化された信号出力回路の構成例を示す図。
【図１８】出力抵抗可変ドライバに設けられるセグメント化された信号出力回路の別の構成例を示す図。
【図１９】出力抵抗可変ドライバに設けられるセグメント化された信号出力回路の具体的な構成例を示す図。
【図２０】図１９に示す出力抵抗可変ドライバにおいて可変制御される出力抵抗の変化を示す図。
【図２１】図１９に示す出力抵抗可変ドライバにおけるゲート信号を遅延制御したときの出力特性を示す図。
【図２２】図１９に示す出力抵抗可変ドライバによりＩＧＢＴを駆動したときのターンオン特性を示す図。
【図２３】図１９に示す出力抵抗可変ドライバによりＩＧＢＴを駆動したときのターンオフ特性を示す図。
【図２４】２つのＩＧＢＴを同時駆動したときの各ＩＧＢＴのスイッチング特性と、ＩＧＢＴ間の電流アンバランスを示す図。
【図２５】電流アンバランスを補償する従来の電力変換装置の一例を示す要部概略構成図。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施形態に係る電力変換装置について説明する。
【００２２】
図１は本発明の実施形態に係る電力変換装置１の要部概略構成図であり、２（２ａ〜２ｎ）は並列に設けられた複数のスイッチング素子、例えば高耐圧のＩＧＢＴである。これらのＩＧＢＴ２ａ〜２ｎは、同時にオン・オフ駆動されて入力電力をスイッチングして所定の出力電力を得るもので、特に並列接続されたＩＧＢＴ２ａ〜２ｎの数に応じて、その出力電力容量を増大させる役割を担う。
【００２３】
また図中４（４ａ〜４ｎ）は、前記各ＩＧＢＴ２ａ〜２ｎに対応して設けられ、入力アンプ３を介して与えられるゲート信号を受けて前記各ＩＧＢＴ２ａ〜２ｎをそれぞれオン・オフ駆動する複数の出力アンプ（ゲートドライブ回路）である。これらの各出力アンプ４ａ〜４ｎは、基本的には前記ゲート信号に応じて前記ＩＧＢＴ２ａ〜２ｎの各ゲートに印加する所定電圧の駆動パルスを生成する役割を担う。
【００２４】
ここで本発明に係る電力変換装置が特徴とするところは、前記出力アンプ４（４ａ〜４ｎ）の出力と前記ＩＧＢＴ２（２ａ〜２ｎ）のゲートとの間に可変ゲート抵抗回路５（５ａ〜５ｎ）を備える点にある。これらの可変ゲート抵抗回路５ａ〜５ｎは、前記各ＩＧＢＴ２ａ〜２ｎのオン・オフ駆動に伴って該ＩＧＢＴ２ａ〜２ｎにそれぞれ流れる電流パルスの前記複数のＩＧＢＴ２ａ〜２ｎ間での時間的なずれに応じて、その抵抗値（ゲート抵抗Ｒg）を動的に可変設定する役割を担う。
【００２５】
具体的には前記各可変ゲート抵抗回路５（５ａ〜５ｎ）は、制御回路６（６ａ〜６ｎ）によって個別に制御される。前記制御回路６は、例えば図２に示すように前記ＩＧＢＴ２のゲート電圧Ｖgeと、該ＩＧＢＴ２がターンオン・ターンオフする所定の閾値電圧Ｖthとを比較する比較器７を備える。更に前記制御回路６は、前記比較器７の出力と前記出力アンプ４に与えられるゲート信号とを論理処理して前記可変ゲート抵抗回路５に対するゲート抵抗制御信号を生成する排他的論理和回路（ＥＸ-ＮＯＲ）８を備えて構成される。即ち、この制御回路６は、前記ＩＧＢＴ２のゲート電圧Ｖgeを監視することで、前記ＩＧＢＴ２の個体性に起因する立ち上り特性および立ち下り特性に応じて、後述するように該ＩＧＢＴ２のターンオン・タイミングおよびターンオフ・タイミングを調整する役割を担う。
【００２６】
ここで上述した制御回路６と可変ゲート抵抗回路５とによるゲート抵抗Ｒgの制御について説明するに先立ち、前記ＩＧＢＴ２のスイッチング動作について簡単に説明する。
【００２７】
前記出力アンプ４からの駆動信号をゲートに受けてオン・オフ動作する前記ＩＧＢＴ２は、等価的には図３に示すように構成される。ここでＲgは前記可変ゲート抵抗回路５によって設定されるゲート抵抗であり、Ｃgcは前記ＩＧＢＴ２のゲート・コレクタ間の寄生容量、またＣgeはＩＧＢＴ２のゲート・エミッタ間の寄生容量である。そして前記ＩＧＢＴ２には、そのゲートに加わるゲート電圧Ｖgeが所定の閾値電圧Ｖthを超えたときにオン動作してそのコレクタ・エミッタ間に電流Ｉcが流れ、前記ゲート電圧Ｖgeが前記閾値電圧Ｖthを下回ったときにオフ動作する。尚、Ｖceは前記ＩＧＢＴ２のコレクタ・エミッタ間電圧を示している。
【００２８】
このようなＩＧＢＴ２のゲートに、例えば図４に示すような所定電圧のゲート信号を印加すると、該ゲート信号によって前記ＩＧＢＴ２の前述した寄生容量Ｃgc,Ｃgeが充電され、これに伴って該ＩＧＢＴ２のゲート電圧Ｖgeが上昇する。そしてゲート電圧Ｖgeが前記ＩＧＢＴ２の閾値電圧Ｖthを超えたときに前記ＩＧＢＴ２がターンオンして該ＩＧＢＴ２に電流Ｉcが流れ出す。
【００２９】
ここで前記ゲート電圧Ｖgeが上昇して前記閾値電圧Ｖthに達するまでの時間は、前記ゲート抵抗の値Ｒgと該ＩＧＢＴ２の前記寄生容量Ｃgc,Ｃgeの値とに依存する。また前記ＩＧＢＴ２のターンオン時における前記電流Ｉcの立ち上り特性（電流変化の傾き；dＩc／dｔ）は、前記ゲート抵抗の値Ｒgに依存する。そして前記ＩＧＢＴ２のターンオンが完了すると、前記ＩＧＢＴ２のコレクタ・エミッタ間電圧Ｖceは該ＩＧＢＴ２の飽和電圧となり、前記ゲート電圧Ｖgeは、前記ゲート信号の電圧に安定する。
【００３０】
また逆にゲート信号（ゲート電圧）が消失すると、前記ＩＧＢＴ２の寄生容量Ｃgc,Ｃgeに充電されていた電荷が放電され、これに伴って前記ゲート電圧Ｖgeが低下する。そしてゲート電圧Ｖgeが前記閾値電圧Ｖthを下回ったときに前記ＩＧＢＴ２がターンオフして該ＩＧＢＴ２に流れる電流Ｉcが遮断される。尚、前記ゲート電圧Ｖgeが前記閾値電圧Ｖthまで低下する時間は、前記ゲート抵抗の値Ｒgと該ＩＧＢＴ２の前記寄生容量Ｃgc,Ｃgeの値とに依存する。また前記ＩＧＢＴ２のターンオフ時における前記電流Ｉcの立ち下り特性（電流変化の傾き；dＩc／dｔ）は、ターンオン時と同様に前記ゲート抵抗値Ｒgに依存する。そして前記ＩＧＢＴ２のターンオフが完了すると、該ＩＧＢＴ２のコレクタ・エミッタ間電圧Ｖceは該ＩＧＢＴ２に印加される電源電圧となり、前記ゲート電圧Ｖgeは０Ｖに安定する。
【００３１】
即ち、ゲート信号によりオン・オフ駆動される前記ＩＧＢＴ２は、該ＩＧＢＴ２の寄生容量Ｃgc,Ｃgeと前記ゲート抵抗の値Ｒgとによって定まる時間遅れを以てターンオンを開始し、またターンオフを開始する。そして前記ＩＧＢＴ２は、前記ゲート抵抗の値Ｒgによって規定される電流の立ち上り特性（dＩc／dｔ）の下でターンオンし、また前記ゲート抵抗の値Ｒgによって規定される電流の立ち下り特性（dＩc／dｔ）の下でターンオフする。従って複数のＩＧＢＴ２の個体性により前記寄生容量Ｃgc,Ｃgeが異なる場合、仮に各ＩＧＢＴ２に同時に同じゲート信号を加えたとしても、各ＩＧＢＴ２のターンオン・タイミングおよびターンオフ・タイミングに時間的なずれが生じることが否めない。
【００３２】
図５(ａ)(ｂ)は、ＩＧＢＴ２の代表的なターンオン・ターンオフ特性を示している。この図５に示すようにゲート信号に対するＩＧＢＴ２のゲート電圧Ｖgeの変化特性、および該ＩＧＢＴ２に流れる電流Ｉcを検出して求められる検出電圧Ｖsense（電流Ｉc）の変化特性は、前記ゲート抵抗の値Ｒgによって変化する。特に前記ゲート抵抗の値Ｒgが大きくなる程、前記ゲート電圧Ｖgeの変化（傾き）が緩やかになり、その立ち上りタイミングおよび立ち下りタイミングの遅れが大きくなる。またゲート抵抗の値Ｒgが大きくなる程、ターンオン時およびターンオフ時における電流変化の傾き(dＩc／dｔ)が緩やかになる傾向を有する。
【００３３】
また並列に接続した２つのＩＧＢＴに同じゲート信号を印加すると共に、前記ゲート抵抗の値Ｒgを変えて各ＩＧＢＴの前記ゲート電圧Ｖgeの変化特性、および前記検出電圧Ｖsenseの変化特性について調べた。すると図６(ａ)〜(ｃ)に前記２つのＩＧＢＴの各ターンオン時の特性を対比して示し、また図７(ａ)〜(ｃ)にターンオフ時の特性を対比して示すように、ゲート抵抗の値Ｒgが同じであっても、前述した寄生容量Ｃgc,Ｃgeの違い等に起因してターンオン・タイミングおよびターンオフ・タイミングに時間的なずれが生じ、また一方のＩＧＢＴに電流が集中して電流アンバランスが生じることが確認された。
【００３４】
そして前記ゲート抵抗の値Ｒgを増加させた場合、ゲート電圧Ｖgeが所定の閾値電圧に達するまでの時間が長くなり、これに伴って図６(ｂ)および図７(ｂ)にそれぞれ示すようにＩＧＢＴに電流が流れ始めるタイミングが若干遅くなる。したがって、前記ゲート抵抗の値Ｒgの増加に伴って、初期状態で生じていた電流アンバランスの大きさが次第に小さくなることが確認できた。
【００３５】
一方、前記ゲート抵抗の値Ｒgを更に増大させると、図６(ｃ)および図７(ｃ)にそれぞれ示すように、今度は他方のＩＧＢＴに対する新たな電流集中が生じ、初期状態で生じていた電流アンバランスに代わって新たな電流アンバランスが発生することも見出された（一点鎖線で囲む領域を参照）。
【００３６】
このような新たな電流アンバランスの発生は、図８(ａ)〜(ｃ)に２つのＩＧＢＴの各スイッチング特性を模式的に示すように、ターンオン・タイミングおよびターンオフ・タイミングの時間的なずれを補償する為に、一方のＩＧＢＴに対するゲート抵抗の値Ｒgを大きくした場合、これに伴って一方のＩＧＢＴのターンオン時およびターンオフ時に該ＩＧＢＴに流れる電流Ｉcの変化特性を示す傾き（dＩc／dｔ）が変化することに原因する。
【００３７】
尚、図８(ａ)〜(ｃ)は、一方のＩＧＢＴのゲート抵抗の値Ｒg１を一定値として固定的に定め、他方のゲート抵抗の値Ｒg２を上記一定値から次第に大きくすることでターンオン・タイミングおよびターンオフ・タイミングの時間的なずれΔｔd-on,Δｔd-offを与えた際の、ターンオン時およびターンオフ時の電流Ｉcの変化特性を示す傾き（dＩc／dｔ）を、前記電流Ｉcの検出電圧Ｖs１,Ｖs２の傾きとして示している。
【００３８】
この図８(ｃ)に示すように一方のＩＧＢＴに対するゲート抵抗の値Ｒg２を大きく設定して該ＩＧＢＴのターンオン・タイミングおよびターンオフ・タイミングを遅らせると、これに伴って前記一方のＩＧＢＴに流れる電流変化の傾きが緩くなる。するとターンオン時に前記一方のＩＧＢＴに流れる電流Ｉcよりも他方のＩＧＢＴに流れる電流Ｉcの方がいち早く大きくなり、ターンオフ時には前記一方のＩＧＢＴに流れる電流Ｉcよりも他方のＩＧＢＴに流れる電流Ｉcの方がいち早く小さくなる。この結果、電流の大きさに逆転現象が発生し、前述したターンオン初期時およびターンオフ初期時とは逆の電流集中が新たに生じる原因となる。
【００３９】
従って、例えば図９(ａ)〜(ｃ)に示すように、理想的には前記ＩＧＢＴに対するターンオン・タイミングおよびターンオフ・タイミングだけを遅延制御し、ターンオン時およびターンオフ時における変化特性を示す傾き（dＩc／dｔ）を一定に保てば、上述したゲート抵抗の値Ｒgに起因する新たな電流集中を防ぐことが可能となると言える。本発明はこのような観点に立脚して前記制御回路６（６ａ〜６ｎ）の制御の下で、前記ＩＧＢＴ２（２ａ〜２ｎ）をオン・オフ駆動するに際して、前記可変ゲート抵抗回路５（５ａ〜５ｎ）のゲート抵抗の値Ｒgを動的に変化させるように構成される。
【００４０】
具体的には前記制御回路６（６ａ〜６ｎ）は、前記ＩＧＢＴ２（２ａ〜２ｎ）のターンオン制御およびターンオフ制御の初期時にだけ前記可変ゲート抵抗回路５（５ａ〜５ｎ）のゲート抵抗の値Ｒgを該ＩＧＢＴ２（２ａ〜２ｎ）の特性に応じて可変設定し、これによってそのターンオン・タイミングおよびターンオフ・タイミングを遅延制御する。そして前記ＩＧＢＴ２（２ａ〜２ｎ）がターンオン動作を開始した後、およびターンオフ動作を開始した後には、前記ゲート抵抗の値Ｒgを元の一定値に戻すことで、前記ＩＧＢＴ２（２ａ〜２ｎ）のターンオン時およびターンオフ時における変化特性を示す傾き（dＩc／dｔ）を一定に保つように構成される。
【００４１】
具体的にはこのような制御を実行する前記制御回路６（６ａ〜６ｎ）は、前述した図２に示すように構成される。即ち、前記制御回路６（６ａ〜６ｎ）は、図４に示すように前記比較器７にて前記ＩＧＢＴ２（２ａ〜２ｎ）のゲート電圧Ｖgeと該ＩＧＢＴ２（２ａ〜２ｎ）の所定の動作閾値電圧Ｖthとを比較する。そして前記比較器７の出力として前記ゲート電圧Ｖgeが前記動作閾値電圧Ｖthよりも低いときに［Ｈ］レベルとなる信号を得る。その上で前記制御回路６（６ａ〜６ｎ）は、前記比較器７の出力と前記ＩＧＢＴ２（２ａ〜２ｎ）に与えるゲート信号とを前記排他的論理和回路（ＥＸ-ＮＯＲ）８にて論理処理する。そして前記ＩＧＢＴ２（２ａ〜２ｎ）のターンオン時およびターンオフ時に前記ゲート電圧Ｖgeが前記動作閾値電圧Ｖthに達するまでの期間に亘って［Ｈ］レベルとなるゲート抵抗制御信号を生成するものとなっている。
【００４２】
この結果、前記ゲート抵抗制御信号を受けて動作制御される前記可変ゲート抵抗回路５（５ａ〜５ｎ）は、図４に示すように前記ＩＧＢＴ２（２ａ〜２ｎ）のターンオン制御およびターンオフ制御の初期時にだけゲート抵抗の値Ｒgが高く設定される。すると前記ＩＧＢＴ２（２ａ〜２ｎ）の寄生容量Ｃgc,Ｃgeに対する充放電時間が長くなり、これによって該ＩＧＢＴ２（２ａ〜２ｎ）の特性に応じてそのターンオン・タイミングおよびターンオフ・タイミングが遅延制御される。そしてこのターンオン・タイミングおよびターンオフ・タイミングの遅延制御によって複数のＩＧＢＴ２（２ａ〜２ｎ）のターンオン・タイミングおよびターンオフ・タイミングが揃えられ、これによって該ＩＧＢＴ２（２ａ〜２ｎ）のターンオン制御開始時およびターンオフ制御開始時における電流集中の発生が防止される。
【００４３】
そして前記ＩＧＢＴ２（２ａ〜２ｎ）のターンオンまたはターンオフが開始すると、前記ゲート抵抗制御信号の消失に伴って前記可変ゲート抵抗回路５（５ａ〜５ｎ）は、そのゲート抵抗の値Ｒgを元の一定値に戻す。この結果、前記ＩＧＢＴ２（２ａ〜２ｎ）は、一定のゲート抵抗の下でターンオン動作またはターンオフ動作する。従ってターンオン時およびターンオフ時に前記各ＩＧＢＴ２（２ａ〜２ｎ）にそれぞれ流れる電流の変化（電流変化の傾き）が互いに等しくなる。故に、前述した新たな電流集中を引き起こすことなく、該ＩＧＢＴ２（２ａ〜２ｎ）のターンオンおよびターンオフが完了する。従って並列に設けられた複数のＩＧＢＴ２（２ａ〜２ｎ）を、前述した電流集中の問題を招くことなく安定に、一斉にスイッチング制御することが可能となる。
【００４４】
ここで前述した前記可変ゲート抵抗回路５（５ａ〜５ｎ）の構成例について説明する。
【００４５】
図１０に示す可変ゲート抵抗回路５は、例えば抵抗値がｒΩのｎ個の抵抗Ｒg１〜Ｒgｎを直列に接続した直列抵抗回路と、これらの抵抗Ｒg１〜Ｒgｎの各一端側にそれぞれ接続されたｎ個のスイッチ素子（例えばＭＯＳ-ＦＥＴ）ＳＷ１〜ＳＷｎとを備える。そしてデジタルインターフェース回路１１により前記制御回路６から与えられる前記制御信号に応じて前記スイッチ素子ＳＷ１〜ＳＷｎを択一的にオン動作させることで、その入出力端子間の抵抗値をｒΩ〜ｎ・ｒΩの範囲でｎ段階に変化させるように構成される。
【００４６】
ちなみに前記デジタルインターフェース回路１１は、前述したターンオン制御およびターンオフ制御の開始時に設定する前記ゲート抵抗の値Ｒgａと、ターンオン動作開始後およびターンオフ動作開始後に設定する前記ゲート抵抗の値Ｒgｂとを指定する制御部１２を備える。前記ゲート抵抗の値Ｒgａは、例えば前記各ＩＧＢＴ２の寄生容量Ｃgc,Ｃgeや各ＩＧＢＴ２に対する配線インダクタンス等に起因して前記複数のＩＧＢＴ２（２ａ〜２ｎ）にそれぞれ流れる電流パルスの時間的なずれに応じて予め設定される。また前記ゲート抵抗の値Ｒgｂは、前記ＩＧＢＴ２のスイッチング特性（ターンオン特性，ターンオフ特性）に応じて設定される。そして前記制御回路６から与えられる前記制御信号に応じて動作するデコーダ１３により、前記制御部１２にて指定された抵抗値を設定するべく、前記スイッチ素子ＳＷ１〜ＳＷｎを択一的にオン動作させるスイッチ選択信号を生成する。
【００４７】
具体的には前記デコーダ１３は、例えば常時はスイッチ素子ＳＷｎをオン動作させることで前記ゲート抵抗の値ＲgをｒΩ（標準値；Ｒgｂ）に設定し、前記制御信号が与えられたときには前記スイッチ素子ＳＷｎに代えて、他のスイッチ素子ＳＷ１〜ＳＷｎ-1のいずれかを択一的にオン動作させることで前記ゲート抵抗の値Ｒgを、前記標準値よりも高いｋ・ｒΩ（可変設定値；Ｒgａ）に設定する。この結果、前記ゲート抵抗の値Ｒgが高く変更設定された分、前記ＩＧＢＴ２のターンオン・タイミングおよびターンオフ・タイミングが遅延制御される。そして前記ＩＧＢＴ２のターンオン動作の開始およびターンオフ動作の開始に伴って前記ゲート抵抗の値Ｒgが標準値Ｒgｂに戻されるので、該ＩＧＢＴ２は所定の立ち上り特性でターンオンし、また所定の立ち下り特性でターンオフすることになる。
【００４８】
尚、前記ｎ個の抵抗Ｒg１〜Ｒgｎの直列抵抗回路に対して、図１１に示すように各抵抗Ｒg１〜Ｒgｎのそれぞれに対してｎ個のスイッチ素子ＳＷ１〜ＳＷｎを並列に設けて前記可変ゲート抵抗回路５を構成することも可能である。また或いは、例えば図１２に示すように前記ｍ個の抵抗Ｒg１〜Ｒgｍを並列に設け、これらの各抵抗Ｒg１〜Ｒgｍのそれぞれにｍ個のスイッチ素子ＳＷ１〜ＳＷｍを直列に介装して前記可変ゲート抵抗回路５を構成することも可能である。
【００４９】
ちなみに図１１に示すように前記可変ゲート抵抗回路５を構成した場合には、例えば通常時には１つのスイッチ素子ＳＷだけをオン動作させ、前記制御信号が与えられたときに設定すべき抵抗値に応じた数のスイッチ素子ＳＷをオン動作させるようにすれば良い。この場合、図１０に示した可変ゲート抵抗回路５と同様に前記ゲート抵抗の値Ｒgを可変設定することが可能となる。
【００５０】
尚、前記可変ゲート抵抗回路５を図１１に示すように構成する場合、前記ｎ個の抵抗Ｒg１〜Ｒgｎの全てを同じ抵抗値（ｒΩ）に設定することに代えて、例えば２進の重み付けをした抵抗値として設定するようにしても良い。具体的にはｒΩ,２ｒΩ,４ｒΩ,８ｒΩ…として設定する。この場合には、設定すべき抵抗値に応じて前記ｎ個のスイッチ素子ＳＷ１〜ＳＷｎを選択的にオン・オフ制御するように前記デコーダ１３の出力を定めれば、少ない抵抗を有効に用いて抵抗値を細かく設定することが可能となる。
【００５１】
また図１２に示すように前記可変ゲート抵抗回路５を構成した場合には、例えば通常時には全てのスイッチ素子ＳＷをオン動作させ、前記制御信号が与えられたときに設定すべき抵抗値に応じた数のスイッチ素子ＳＷを選択的にオフ動作させるようにすれば良い。但し、この場合には、通常時には前記ゲート抵抗Ｒgの値は［ｒ／ｎ］Ωに設定され、またオフ動作したスイッチ素子ＳＷの数がｋである場合には、前記ゲート抵抗Ｒgの値は［ｒ／(ｎ−ｋ)］Ωに設定されることになる。
【００５２】
また前記可変ゲート抵抗回路５を、例えば図１３に示すように電子的な抵抗素子であるＭＯＳ-ＦＥＴ１４を用いて実現することも可能である。この場合には、図１４にその動作波形を示すように、前記制御信号に応じて動作するタイミング・期間制御部１５の下でゲート電圧制御部１６より前記ＭＯＳ-ＦＥＴ１４のゲート電圧ＶＧＳを可変設定し、これによって前記ＭＯＳ-ＦＥＴ１４のオン抵抗Ｒonを可変設定するようにすれば良い。
【００５３】
尚、ここでは前記ＭＯＳ-ＦＥＴ１４としてｎ型のＭＯＳ-ＦＥＴを用いた例について示したが、ｐ型のＭＯＳ-ＦＥＴを用いた場合でも同様に実現できることは言うまでもない。また簡易的には、例えば図１５に示すように前記可変ゲート抵抗回路５を、デジタル・ポテンショメータ１７を用いて実現することも可能である。この場合には、前記デジタル・ポテンショメータ１７を、前記タイミング・期間制御部１５の下で設定抵抗指令値を出力するデジタル指令回路（図示せず）を用いて制御するように構成すれば十分である。
【００５４】
ところで上述した実施形態においては、前記出力アンプ４とは独立に該出力アンプ４の後段に可変ゲート抵抗回路５を設ける例について説明した。しかし前記可変ゲート抵抗回路５自体を、例えば図１６に示すように前記出力アンプ４の出力段として一体に組み込み、該出力アンプ４を出力抵抗可変ゲートドライバ２０として実現することも可能である。
【００５５】
この場合には、例えば図１７または図１８に示すように所定の出力抵抗値を有してセグメント化された複数（例えば４個）の信号出力回路２１ａ〜２１ｄ（２２ａ〜２２ｄ）を、前記出力抵抗可変ゲートドライバ２０の出力段として並列に設ける。また前記デコーダ１３の出力信号を、前記各信号出力回路２１ａ〜２１ｄ（２２ａ〜２２ｄ）の動作を選択的に許可するイネーブル信号として用いる。そして前記各信号出力回路２１ａ〜２１ｄ（２２ａ〜２２ｄ）を、設定すべきゲート抵抗Ｒgに応じて選択的に駆動し、これによってその出力抵抗（ゲート抵抗）を可変設定するように構成すれば良い。尚、図１７は２進の重み付けをした出力抵抗値を有する複数の信号出力回路２１ａ〜２１ｄを並列に設けた例を示しており、また図１８は同一抵抗値を有する複数の信号出力回路２２ａ〜２２ｄを並列に設けた例を示している。
【００５６】
図１９は、上述した如く前記出力抵抗可変ゲートドライバ２０の出力段に並列に設けられる前記信号出力回路２２ａ〜２２ｎの構成例を示している。これらの信号出力回路２２ａ〜２２ｎは、それぞれトーテムポール接続したｐ型のＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ）とｎ型のＭＯＳ-ＦＥＴ（ＮＭ１〜ＮＭｎ）との対からなり、そのゲートに設けられたプリドライバを介してそれぞれオン・オフ駆動される。ちなみに前記ｐ型のＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ）およびｎ型のＭＯＳ-ＦＥＴ（ＮＭ１〜ＮＭｎ）は、前記ゲート信号に応じて相補的にオン・オフ駆動される。そしてトーテムポール接続した前記ｐ型のＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ）と前記ｎ型のＭＯＳ-ＦＥＴ（ＮＭ１〜ＮＭｎ）との接続点から、前記ＩＧＢＴ２（２ａ〜２ｎ）を駆動する所定電圧の駆動パルス（ゲート駆動信号）を出力する。またこのときの出力抵抗（ゲート抵抗）の値は、オン駆動されている前記ｐ型のＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ）または前記ｎ型のＭＯＳ-ＦＥＴ（ＮＭ１〜ＮＭｎ）のオン抵抗の合成値として与えられる。
【００５７】
ここで前記各プリドライバは、外部からの制御信号を受けて動作する前記デジタルインターフェース回路１１（デコーダ１３）からのイネーブル信号Ｅｎを受けて選択的に動作許可されて前記ＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ,ＮＭ１〜ＮＭｎ）をオン・オフ駆動する。また前記デジタルインターフェース回路１１は、設定すべき出力抵抗値に応じてハイサイド側のプリドライバおよびローサイド側のプリドライバに対して選択的に前記イネーブル信号Ｅｎを出力する。この結果、前記ｐ型のＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ）およびｎ型のＭＯＳ-ＦＥＴ（ＮＭ１〜ＮＭｎ）は、前記設定すべき出力抵抗値に応じてそれぞれ選択的にオン・オフ駆動される。そしてオン・オフ駆動される前記ＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ,ＮＭ１〜ＮＭｎ）の数に応じて、その出力抵抗値が決定される。
【００５８】
図２０は図１９に示す出力抵抗可変ゲートドライバ２０において、４ビットの制御信号を用いてハイサイド側のｐ型のＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ）およびローサイド側のｎ型のＭＯＳ-ＦＥＴ（ＮＭ１〜ＮＭｎ）をそれぞれ選択的にオン・オフ駆動したときの出力抵抗の変化を示す実験データである。尚、ここでは４ビットの制御信号にて出力抵抗を２.５Ω〜７５Ωまで線形に変化させる回路設計としている。この図２０に示す実施データに示されるように、多少の誤差が生じるものの、図１９に示す出力抵抗可変ゲートドライバ２０によれば略々期待通りに出力抵抗値を変化させ得ることが確認できた。
【００５９】
また図２１は、図１９に示す出力抵抗可変ゲートドライバ２０において、ハイサイド側およびローサイド側の制御信号（ＨＳcon,ＬＳcon）に応じて前記ＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ,ＮＭ１〜ＮＭｎ）を駆動する期間を変化させたときの、前記ＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ,ＮＭ１〜ＮＭｎ）に対する入力電圧（ゲート信号）と、その出力電圧との関係を示している。尚、図２１(ａ)は前記ＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ,ＮＭ１〜ＮＭｎ）のターンオン時の特性を示し、また図２１(ｂ)は前記ＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ,ＮＭ１〜ＮＭｎ）のターンオフ時の特性を示している。
【００６０】
この図２１に示す特性から明らかなように、前記出力抵抗可変ゲートドライバ２０によれば前記イネーブル信号Ｅｎを制御し、ＭＯＳ-ＦＥＴ（ＰＭ１〜ＰＭｎ,ＮＭ１〜ＮＭｎ）をオン・オフ駆動する期間を設定するだけで、前記ＩＧＢＴ２（２ａ〜２ｎ）をターンオンさせるタイミング、およびターンオフさせるタイミングをそれぞれ容易に可変設定（遅延制御）することが可能となる。
【００６１】
また図２２および図２３は、前記出力抵抗可変ゲートドライバ２０を用いて並列に接続した２つのＩＧＢＴに同じゲート信号を印加してオン・オフ駆動したときの、前記各ＩＧＢＴのターンオン時の特性とターンオフ時の特性を示している。尚、図２２(ａ)および図２３(ａ)は、前記出力抵抗可変ゲートドライバ２０によるゲート抵抗の調整前の特性であり、図２２(ｂ)および図２３(ｂ)は、制御信号ＨＳcon,ＬＳconを用いて前記出力抵抗可変ゲートドライバ２０の出力抵抗値（ゲート抵抗の値Ｒg）を調整した後の特性を示している。
【００６２】
これらの図２２(ａ)(ｂ)および図２３(ａ)(ｂ)をそれぞれ対比すれば明らかなように、前記出力抵抗可変ゲートドライバ２０の出力抵抗値（ゲート抵抗の値Ｒg）を調整することで前記２つのＩＧＢＴにおけるターンオン・タイミングおよびターンオフ・タイミングを容易に揃え、且つターンオン時およびターンオフ時における電流立ち上り特性および立ち下り特性についても略一定に揃え得ることが判る。この結果、前記出力抵抗可変ゲートドライバ２０を用いることで、並列に設けられた複数のＩＧＢＴ２（２ａ〜２ｎ）間での電流アンバランスを効果的に防ぎ得ることが確認できた。
【００６３】
以上説明したように本発明に係る電力変換装置においては、複数のＩＧＢＴ２（２ａ〜２ｎ）に対するゲート抵抗を、該ＩＧＢＴ２（２ａ〜２ｎ）のスイッチング動作期間内において動的に変化させ、これによってターンオン・タイミングおよびターンオフ・タイミングを制御している。従ってターンオン・タイミングおよびターンオフ・タイミングの時間差に起因する特定のＩＧＢＴへの電流集中を防ぎ、複数のＩＧＢＴ間における電流アンバランスの問題を効果的に回避することができる。しかも前記各ＩＧＢＴ２（２ａ〜２ｎ）のターンオン特性およびターンオフ特性を変化させることなく複数のＩＧＢＴ２（２ａ〜２ｎ）間でのターンオン・タイミングおよびターンオフ・タイミングを揃えることができる。
【００６４】
また前述したように可変ゲート抵抗回路５（５ａ〜５ｎ）により、或いは出力抵抗可変ゲートドライバ２０によりＩＧＢＴ２に対するゲート抵抗（出力抵抗）を変えるだけなので、その構成が簡単な上、抵抗値の可変制御自体も容易である。しかも非特許文献１に紹介されるような高速な制御応答性（時間分解能）も要求されないので、安価に、且つ簡易に実現することができる。故にその実用的利点が多大である。
【００６５】
尚、本発明は上述した実施形態に限定されるものではない。例えばここでは複数のＩＧＢＴを並列駆動する場合を例に説明したが、パワー半導体素子として高耐圧のＭＯＳ-ＦＥＴを用いる場合でも同様に適用することができる。また単体としてのＩＧＢＴやＭＯＳ-ＦＥＴを駆動する場合のみならず、温度検出素子や電流検出素子等を一体に備えたＩＧＢＴやＭＯＳ-ＦＥＴ等のパワー半導体モジュールを駆動する場合にも同様に適用可能なことは言うまでもない。
【００６６】
またＩＧＢＴのターンオン・タイミングおよびターンオフ・タイミングを遅延設定する上での前記ゲート抵抗の値Ｒgについては、例えば該ＩＧＢＴにてスイッチングする電源電圧を低く抑えた状態で各ＩＧＢＴをスイッチング駆動し、このときのターンオン・タイミングおよびターンオフ・タイミングをモニタしながら決定すれば十分である。或いは各ＩＧＢＴ間でのターンオン・タイミングおよびターンオフ・タイミングの時間的なずれに応じて前記ゲート抵抗の値Ｒgを修正しながら収束させ、これによって最適なゲート抵抗の値Ｒgを決定することも可能である。
【００６７】
更には並列接続して同時にオン・オフ駆動する前記ＩＧＢＴの数については、使用するＩＧＢＴの電力性能、並びに電力変換装置１に要求される電力仕様等に応じて決定すれば良いことは言うまでもない。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６８】
１  電力変換装置
２（２ａ〜２ｎ）  ＩＧＢＴ（パワー半導体素子）
３  入力アンプ
４（４ａ〜４ｎ）  出力アンプ
５（５ａ〜５ｎ）  可変ゲート抵抗回路
６（６ａ〜６ｎ）  制御回路
７  比較器
８  排他的論理和回路（ＥＸ-ＮＯＲ）
１１  デジタルインターフェース回路
１２  制御部
１３  デコーダ
１４  ＭＯＳ-ＦＥＴ
１５  タイミング・期間制御部
１６  ゲート電圧制御部
１７  デジタル・ポテンショメータ
２０  出力抵抗可変ゲートドライバ
２１ａ〜２１ｄ  信号出力回路
２２ａ〜２２ｄ  信号出力回路
Ｒg１〜Ｒgｎ  抵抗
ＳＷ１〜ＳＷｎ  スイッチ素子（例えばＭＯＳ-ＦＥＴ）
ＰＭ１〜ＰＭｎ  ｐ型のＭＯＳ-ＦＥＴ
ＮＭ１〜ＮＭｎ  ｎ型のＭＯＳ-ＦＥＴ
【図１】
2014230307.tif 000003
【図２】
2014230307.tif 000004
【図３】
2014230307.tif 000005
【図１０】
2014230307.tif 000006
【図１５】
2014230307.tif 000007
【図１６】
2014230307.tif 000008
【図１９】
2014230307.tif 000009
【図２５】
2014230307.tif 000010
【図４】
2014230307.tif 000011
【図５】
2014230307.tif 000012
【図６】
2014230307.tif 000013
【図７】
2014230307.tif 000014
【図８】
2014230307.tif 000015
【図９】
2014230307.tif 000016
【図１１】
2014230307.tif 000017
【図１２】
2014230307.tif 000018
【図１３】
2014230307.tif 000019
【図１４】
2014230307.tif 000020
【図１７】
2014230307.tif 000021
【図１８】
2014230307.tif 000022
【図２０】
2014230307.tif 000023
【図２１】
2014230307.tif 000024
【図２２】
2014230307.tif 000025
【図２３】
2014230307.tif 000026
【図２４】
2014230307.tif 000027