(57)【要約】【課題】信頼性を向上させることができる半導体素子及びその製造方法を提供する。【解決手段】本発明の半導体素子の製造方法は、基板上に物質膜を形成する段階と、物質膜の第１表面上にキャッピング酸化膜を形成して物質膜の第２表面を酸化しない選択的な酸化工程を遂行する段階と、物質膜の第２表面を通じて物質膜をエッチングして物質パターンを形成する段階と、を有し、物質膜をエッチングする際に、キャッピング酸化膜のエッチング率は、物質膜のエッチング率より小さい。【選択図】図６
2014229906.tif 000002
【特許請求の範囲】
【請求項１】
基板上に物質膜を形成する段階と、
前記物質膜の第１表面上にキャッピング酸化膜を形成して前記物質膜の第２表面を酸化しない選択的な酸化工程を遂行する段階と、
前記物質膜の第２表面を通じて前記物質膜をエッチングして物質パターンを形成する段階と、を有し、
前記物質膜をエッチングする際に、前記キャッピング酸化膜のエッチング率は、前記物質膜のエッチング率より小さいことを特徴とする半導体素子の製造方法。
【請求項２】
前記物質膜を形成する前に、前記基板上に下部パターンを形成する段階を更に含み、
前記物質膜は、前記下部パターンの上部面及び前記下部パターンの側壁の少なくとも一部を覆うように形成され、
前記物質膜の第１表面は、前記下部パターンの上部面を覆い、
前記物質膜の第２表面は、前記下部パターンの側壁の少なくとも一部を覆い、
前記物質パターンは、前記下部パターンの上部面上に形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記下部パターンの上部面上の物質膜は、前記下部パターンの側壁上の物質膜より厚いことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記選択的な酸化工程は、特定酸化方向を有する異方性酸化工程であり、
前記選択的な酸化工程の際に、前記物質膜の第１表面は前記特定酸化方向に露出し、前記物質膜の第２表面は前記特定酸化方向に露出しないことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記物質膜は、等方性エッチング工程によってエッチングされることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記等方性エッチング工程は、湿式エッチング工程であることを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
基板上に下部電極を形成する段階と、
前記下部電極の上部面を覆う第１表面及び前記下部電極の側壁の少なくとも一部を覆う第２表面を有する導電膜を形成する段階と、
前記導電膜の第１表面上にキャッピング酸化膜を形成して前記導電膜の第２表面を酸化しない選択的な酸化工程を遂行する段階と、
前記導電膜の第２表面を通じて前記導電膜をエッチングして前記下部電極の上部面上に上部電極を形成する段階と、を有し、
前記導電膜をエッチングする際に、前記キャッピング酸化膜のエッチング率は、前記導電膜のエッチング率より小さいことを特徴とする半導体素子の製造方法。
【請求項８】
前記選択的な酸化工程は、前記基板の上部面と垂直になる酸化方向を有する異方性酸化工程であることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記異方性酸化工程は、異方性プラズマ酸化工程又は異方性熱酸化工程の中の少なくとも１つを含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記導電膜は、等方性エッチング工程によってエッチングされることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記等方性エッチング工程は、湿式エッチング工程であることを特徴とする請求項１０に記載の半導体素子の製造方法。
【請求項１２】
前記導電膜を形成する前に、前記下部電極の上部面及び前記下部電極の側壁の少なくとも一部を覆う情報格納膜を形成する段階を更に含み、
前記導電膜は、前記情報格納膜上に形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１３】
前記情報格納膜を形成する前に、前記下部電極の側壁を囲む保護絶縁スペーサーを形成する段階を更に含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記保護絶縁スペーサーを形成する段階は、
前記下部電極を有する前記基板上に保護絶縁膜をコンフォーマルに形成する段階と、
前記保護絶縁膜にエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を遂行して前記保護絶縁スペーサーを形成する段階と、を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記下部電極及び前記保護絶縁スペーサーを形成する工程は、
前記基板上にモールド膜を形成する段階と、
前記モールド膜をパターニングして開口部を形成する段階と、
前記開口部の内側壁上に前記保護絶縁スペーサーを形成する段階と、
前記保護絶縁スペーサーを有する前記開口部内に前記下部電極を形成する段階と、
前記モールド膜を除去する段階と、を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記情報格納膜は、順に積層された第１磁性膜、トンネルバリアー膜、及び第２磁性膜を含み、
前記第１及び第２磁性膜の中のいずれか１つは一方向に固定された磁化方向を有し、他の１つは前記固定された磁化方向に対して平行又は反平行に変更可能な磁化方向を有することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記上部電極を形成した後に、前記下部電極の側壁上の前記情報格納膜をエッチングして情報格納部を形成する段階を更に含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１８】
前記情報格納膜は、前記基板の上部面に傾いたエッチング方向を有する異方性エッチング工程によってエッチングされることを特徴とする請求項１７に記載の半導体素子の製造方法。
【請求項１９】
前記下部電極の上部面上の導電膜は、前記下部電極の側壁上の導電膜より厚いことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項２０】
前記導電膜は、金属含有膜であり、５〜７のｐＨを有するエッチング溶液を用いてエッチングされることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項２１】
基板上の下部電極と、
前記下部電極の上部面上に位置する情報格納部と、
前記情報格納部上に配置された上部電極と、
前記上部電極の上部面の一部上に配置されたキャッピング酸化膜と、を有し、
前記キャッピング酸化膜は、前記上部電極が酸化されて形成された酸化物を含むことを特徴とする半導体素子。
【請求項２２】
前記上部電極の下部面の面積は、前記下部電極の上部面の面積より小さいことを特徴とする請求項２１に記載の半導体素子。
【請求項２３】
前記上部電極の下部面の全体は、前記下部電極の上部面の中央部に重畳することを特徴とする請求項２１に記載の半導体素子。
【請求項２４】
前記上部電極の下部面の面積は、前記情報格納部の上部面の面積より少ないことを特徴とする請求項２１に記載の半導体素子。
【請求項２５】
前記下部電極の側壁を囲む保護絶縁スペーサーを更に含むことを特徴とする請求項２１に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって、半導体素子は電子産業で広く使用されている。半導体素子は、論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素とを含むシステムオンチップ（ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）等のような多様な種類の素子を含む。このような半導体素子は電子製品の多様な機能を具現するために提供される。電子産業が発展すると共に半導体素子は高集積化されている。これによって、半導体素子の信頼性が低下し得る。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第８，４９２，７９９号明細書
【特許文献２】米国特許出願公開第２０１３／００３２９０７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、信頼性を向上させることができる半導体素子の製造方法を提供することにある。
また、本発明の目的は、優れた信頼性を有する半導体素子を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するためになされた本発明の一態様による半導体素子の製造方法は、基板上に物質膜を形成する段階と、前記物質膜の第１表面上にキャッピング酸化膜を形成して前記物質膜の第２表面を酸化しない選択的な酸化工程を遂行する段階と、前記物質膜の第２表面を通じて前記物質膜をエッチングして物質パターンを形成する段階と、を有し、前記物質膜をエッチングする際に、前記キャッピング酸化膜のエッチング率は、前記物質膜のエッチング率より小さい。
【０００６】
前記半導体素子の製造方法は、前記物質膜を形成する前に、前記基板上に下部パターンを形成する段階を更に含み、前記物質膜は、前記下部パターンの上部面及び前記下部パターンの側壁の少なくとも一部を覆うように形成され、前記物質膜の前記第１表面は、前記下部パターンの前記上部面を覆い、前記物質膜の前記第２表面は、前記下部パターンの側壁の少なくとも一部を覆い、前記物質パターンは、前記下部パターンの上部面上に形成され得る。
前記下部パターンの上部面上の物質膜は、前記下部パターンの側壁上の物質膜より厚くあり得る。
前記選択的な酸化工程は、特定酸化方向を有する異方性酸化工程であり、前記選択的な酸化工程の際に、前記物質膜の第１表面は前記特定酸化方向に露出し、前記物質膜の第２表面は前記特定酸化方向に露出しないようにし得る。
前記物質膜は、等方性エッチング工程によってエッチングされ得る。
前記等方性エッチング工程は、湿式エッチング工程であり得る。
【０００７】
上記目的を達成するためになされた本発明の他の態様による半導体素子の製造方法は、基板上に下部電極を形成する段階と、前記下部電極の上部面を覆う第１表面及び前記下部電極の側壁の少なくとも一部を覆う第２表面を有する導電膜を形成する段階と、前記導電膜の第１表面上にキャッピング酸化膜を形成して前記導電膜の第２表面を酸化しない選択的な酸化工程を遂行する段階と、前記導電膜の第２表面を通じて前記導電膜をエッチングして前記下部電極の上部面上に上部電極を形成する段階と、を有し、前記導電膜をエッチングする際に、前記キャッピング酸化膜のエッチング率は、前記導電膜のエッチング率より小さい。
【０００８】
前記選択的な酸化工程は、前記基板の上部面と垂直になる酸化方向を有する異方性酸化工程であり得る。
前記異方性酸化工程は、異方性プラズマ酸化工程又は異方性熱酸化工程の中の少なくとも１つを含み得る。
前記導電膜は、等方性エッチング工程によってエッチングされ得る。
前記等方性エッチング工程は、湿式エッチング工程であり得る。
前記半導体素子の製造方法は、前記導電膜を形成する前に、前記下部電極の上部面及び前記下部電極の側壁の少なくとも一部を覆う情報格納膜を形成する段階を更に含み、前記導電膜は、前記情報格納膜上に形成され得る。
前記情報格納膜は、磁気記憶要素又は他の格納記憶構造であり得る。
前記半導体素子の製造方法は、前記情報格納膜を形成する前に、前記下部電極の側壁を囲む保護絶縁スペーサーを形成する段階を更に含むことができる。
前記保護絶縁スペーサーを形成する段階は、前記下部電極を有する前記基板上に保護絶縁膜をコンフォーマルに形成する段階と、前記保護絶縁膜にエッチバック（ｅｔｃｈ−ｂａｃｋ）工程を遂行して前記保護絶縁スペーサーを形成する段階と、を含み得る。
前記下部電極及び前記保護絶縁スペーサーを形成する工程は、前記基板上にモールド膜を形成する段階と、前記モールド膜をパターニングして開口部を形成する段階と、前記開口部の内側壁上に前記保護絶縁スペーサーを形成する段階と、前記保護絶縁スペーサーを有する前記開口部内に前記下部電極を形成する段階と、前記モールド膜を除去する段階と、を含み得る。
前記情報格納膜は、順に積層された第１磁性膜、トンネルバリアー膜、及び第２磁性膜を含み、前記第１及び第２磁性膜の中のいずれか１つは一方向に固定された磁化方向を有し、他の１つは前記固定された磁化方向に対して平行又は反平行に変更可能な磁化方向を有し得る。
前記半導体素子の製造方法は、前記上部電極を形成した後に、前記下部電極の側壁上の前記情報格納膜をエッチングして情報格納部を形成する段階を更に含むことができる。
前記情報格納膜は、前記基板の上部面に傾いたエッチング方向を有する異方性エッチング工程によってエッチングされ得る。
前記下部電極の上部面上の導電膜は、前記下部電極の側壁上の導電膜より厚くあり得る。
前記導電膜は、金属含有膜であり、５〜７のｐＨを有するエッチング溶液を用いてエッチングされ得る。
【０００９】
上記目的を達成するためになされた本発明の一態様による半導体素子は、基板上の下部電極と、前記下部電極の上部面上に位置する情報格納部と、前記情報格納部上に配置された上部電極と、前記上部電極の上部面の一部上に配置されたキャッピング酸化膜と、を有し、前記キャッピング酸化膜は、前記上部電極が酸化されて形成された酸化物を含む。
前記上部電極の下部面の面積は、前記下部電極の上部面の面積より小さくあり得る。
前記上部電極の下部面の全体は、前記下部電極の上部面の中央部に重畳し得る。
前記上部電極の下部面の面積は、前記情報格納部の上部面の面積より少なくあり得る。
前記半導体素子は、前記下部電極の側壁を囲む保護絶縁スペーサーを更に含むことができる。
前記情報格納部は、順に積層された第１磁性パターン、トンネルバリアーパターン、及び第２磁性パターンを含み、前記第１及び第２磁性パターンの中のいずれか１つは一方向に固定された磁化方向を有し、他の１つは前記固定された磁化方向に対して平行又は反平行に変更可能な磁化方向を有し得る。
前記第１及び第２磁性パターンの磁化方向は、第２磁性パターンと前記トンネルバリアーパターンとの接触面に対して垂直であるか、又は平行であり得る。
前記上部電極は金属を含み、前記キャッピング酸化膜は金属酸化物を含み得る。
【発明の効果】
【００１０】
本発明によれば、上部導電膜が下部電極の上部面及び側壁を覆うように形成され、選択的な酸化工程を遂行して上部導電膜の第１表面上にキャッピング酸化膜を形成し、上部導電膜の第２表面を通じて上部導電膜がエッチングされて、下部電極の上部面上に上部電極が形成される。キャッピング酸化膜が、上部導電膜をエッチングする際にエッチングマスクとして使用されることによって、上部電極は充分な厚さを有するように形成される。従って、上部電極は電極としての機能を忠実に遂行することができる。
また、選択的な酸化工程が異方性酸化工程であることによって、キャッピング酸化膜の形成工程は単純化されて半導体素子の生産性を向上させることができる。例えば、異方性酸化工程で、キャッピング酸化膜はフォトリソグラフィー工程無しに自己整列的に形成される。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図２】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図３】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図４】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図５】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図６】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図７】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図８】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図９】本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【図１０】本発明の一実施形態による半導体素子の製造方法の変形形態を説明するための断面図である。
【図１１】本発明の一実施形態による半導体素子の製造方法の変形形態を説明するための断面図である。
【図１２】本発明の一実施形態による半導体素素子を示す断面図である。
【図１３】本発明の一実施形態による半導体素子の上部電極と下部電極とを示す平面図である。
【図１４】本発明の一実施形態による半導体素子の情報格納部の一例を示す断面図である。
【図１５】本発明の一実施形態による半導体素子の情報格納部の他の例を示す断面図である。
【図１６】本発明の一実施形態による半導体素子を含む電子システムの一例を示すブロック図である。
【図１７】本発明の一実施形態による半導体素子を含むメモリカードの一例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明はここで説明する実施形態に限定されるものではなく、他の形態に具体化され得る。むしろ、ここで紹介する実施形態は、開示された内容が徹底され、完全になるように、そして当業者に本発明の思想が十分に伝達されるように提供される。
【００１３】
本明細書で‘及び／又は’という表現は前後に羅列した構成要素の中の少なくとも１つを含む意味に使用される。また、他の要素に‘連結される’又は‘カップルされる’という表現は他の要素に直接連結又はカップリングされるか或いは他の要素との間に介在する要素が存在する。
【００１４】
本明細書で、所定の膜（又は層）が他の膜（又は層）又は基板上にあると言及する場合にそれは他の膜（又は層）又は基板上に直接形成されるか又はこれらの間に第３の膜（又は層）が介在することもあり得る。本明細書で使用する用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文句で特別に言及しない限り複数形も含む。明細書で、‘含む’という表現が使用された構成要素、段階、動作、及び／又は素子に、１つ以上の他の構成要素、他の段階、他の動作、及び／又は他の素子が存在又は追加されることは排除されない。
【００１５】
また、本明細書の多様な実施形態で、第１、第２、第３等の用語が多様な領域、膜（又は層）等を記述するために使用されるが、これらの領域、膜がこのような用語によって限定されない。これらの用語は単なるいずれかの所定領域又は膜（又は層）を他の領域又は膜（又は層）と区別するために使用されるだけである。従って、いずれかの実施形態で第１膜（又は第１層）と言及したことが他の実施形態で第２膜（又は第２層）と言及することもあり得る。ここに説明し、例示する各実施形態はその相補的な実施形態も含む。明細書全体に亘り同一の参照番号で表示される部分は同一の構成要素を示す。
【００１６】
本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参照して説明される。図面において、構成の大きさ及び厚さ等は明確性のために誇張されることもあり得る。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。本発明の実施形態は、図示した特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。例えば、直角に図示したエッチング領域はラウンドされるか或いは所定曲率を有する形態であり得る。従って、図面で例示した領域は概略的な属性を有し、図面で例示した領域の模様は素子の領域の特定形態を例示するためのものであり発明の範疇を制限するものではない。
【００１７】
図１〜図９は、本発明の一実施形態による半導体素子の製造方法を示す断面図である。
【００１８】
図１を参照すると、下部層間絶縁膜１０５が基板１００上に形成される。基板１００は半導体基板を含む。例えば、基板１００は、シリコン基板、ゲルマニウム基板、又はシリコン−ゲルマニウム基板等を含む。一実施形態で、スイッチング素子（図示せず）が基板１００上に形成され、下部層間絶縁膜１０５がスイッチング素子を覆うように形成される。スイッチング素子は電界効果トランジスターであり得る。これと異なり、スイッチング素子はダイオードであることもある。下部層間絶縁膜１０５は、例えば、酸化膜（例えば、シリコン酸化膜）、窒化膜（例えば、シリコン窒化膜）、及び／又は酸化窒化膜（例えば、シリコン酸化窒化膜）を含む単一層又は多層である。
【００１９】
下部コンタクトプラグ１１０が下部層間絶縁膜１０５を貫通するように形成される。各下部コンタクトプラグ１１０は各スイッチング素子の一端子に電気的に接続される。下部コンタクトプラグ１１０は、例えばドーピングされた半導体物質（例えば、ドーピングされたシリコン）、金属（例えば、タングステン、チタニウム、及び／又はタンタル）、導電性金属窒化物（例えば、チタニウム窒化物、タンタル窒化物、及び／又はタングステン窒化物）、及び金属−半導体化合物（例えば、金属シリサイド）の中の少なくとも１つを含む。
【００２０】
下部導電膜１１５が下部層間絶縁膜１０５上に形成される。下部導電膜１１５は下部コンタクトプラグ１１０に接続される。例えば、下部導電膜１１５は導電性金属窒化物（例えば、チタニウム窒化物又はタンタル窒化物）で形成される。しかし、本発明はこれに限定されない。下部導電膜１１５は他の導電物質で形成されることもある。
【００２１】
図２を参照すると、下部導電膜１１５をパターニングして下部電極１１５ａを形成する。下部電極１１５ａは下部コンタクトプラグ１１０に各々接続される。一実施形態で、各下部電極１１５ａはピラー形態である。しかし、本発明はこれに限定されない。下部電極１１５ａの形態は多様に変形され得る。
【００２２】
続いて、保護絶縁スペーサー１２０が各下部電極１１５ａの側壁を囲むように形成される。保護絶縁スペーサー１２０は下部電極１１５ａの側壁全体を覆う。一実施形態で、保護絶縁膜が下部電極１１５ａを有する基板１００上にコンフォーマルに形成される。エッチバック（ｅｔｃｈ−ｂａｃｋ）工程が下部電極１１５ａの上部面が露出する時まで保護絶縁膜に遂行される。従って、保護絶縁スペーサー１２０が各下部電極１１５ａの側壁上に形成されて各下部電極１１５ａを囲む。保護絶縁スペーサー１２０は絶縁物質で形成される。例えば、保護絶縁スペーサー１２０は窒化物（例えば、シリコン窒化物）及び／又は酸化窒化物（例えば、シリコン酸化窒化物）で形成される。
【００２３】
一方、下部電極１１５ａ及び保護絶縁スペーサー１２０は他の方法によって形成され得る。これを図１０及び図１１を参照して説明する。図１０及び図１１は、本発明の一実施形態による半導体素子の製造方法の変形形態を説明するための断面図である。
【００２４】
図１０を参照すると、モールド（ｍｏｌｄ）膜２００が下部層間絶縁膜１０５上に形成される。少なくとも下部層間絶縁膜１０５の上部分はモールド膜２００に対してエッチング選択性を有する。例えば、下部層間絶縁膜１０５は順に積層されたシリコン酸化膜及びシリコン窒化膜を含み、モールド膜２００はシリコン酸化膜で形成される。
【００２５】
モールド膜２００をパターニングして下部コンタクトプラグ１１０を各々露出させる開口部２０５を形成する。一実施形態で、開口部２０５はホール形態を有する。
【００２６】
図１１を参照すると、保護絶縁スペーサー１２０が各開口部２０５の内側壁上に形成される。この時、下部コンタクトプラグ１１０が露出する。一実施形態で、保護絶縁膜が開口部２０５を有する基板１００上にコンフォーマルに形成され、エッチバック工程がモールド膜２００及び下部コンタクトプラグ１１０が露出する時まで保護絶縁膜に遂行される。従って、保護絶縁スペーサー１２０が開口部２０５内に各々形成される。保護絶縁スペーサー１２０はモールド膜２００に対してエッチング選択性を有する。例えば、保護絶縁スペーサー１２０はシリコン窒化物で形成され、モールド膜２００はシリコン酸化膜で形成される。
【００２７】
続いて、下部導電膜が開口部２０５を満たすように形成される。下部導電膜は開口部２０５の下の下部コンタクトプラグ１１０に接続される。下部導電膜が、モールド膜２００が露出する時まで平坦化されて、下部電極１１５ａが開口部２０５内に各々形成される。
【００２８】
続いて、モールド膜２００が除去されて図２に示した構造物が形成される。
【００２９】
保護絶縁スペーサー１２０及び下部層間絶縁膜１０５の少なくとも上部分は、モールド膜２００に対してエッチング選択性を有することによって、モールド膜２００の除去後に基板１００上に残存する。
【００３０】
続いて、図３を参照すると、情報格納膜１３０が下部電極１１５ａ及び保護絶縁スペーサー１２０を有する基板１００上に形成される。情報格納膜１３０は、下部電極１１５ａの上部面、及び側壁の少なくとも一部を覆う。この時、下部電極１１５ａの上部面上の情報格納膜１３０は下部電極１１５ａの側壁上の情報格納膜１３０より厚くなる。このために、情報格納膜１３０は物理気相蒸着法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ（ＰＶＤ）  ｍｅｔｈｏｄ）又は弱い段差被覆性（ｐｏｏｒ  ｓｔｅｐ  ｃｏｖｅｒａｇｅ）特性を有する化学気相蒸着法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）  ｍｅｔｈｏｄ）を利用して形成される。
【００３１】
情報格納膜１３０は下部電極１１５ａの上部面に接触する。これと異なり、保護絶縁スペーサー１２０が情報格納膜１３０と下部電極１１５ａの側壁との間に介在して、情報格納膜１３０は下部電極１１５ａの側壁に接触しない。
【００３２】
一実施形態で、図３に示したように、情報格納膜１３０は下部電極１１５ａ間の下部層間絶縁膜１０５上にも形成される。下部電極１１５ａ及び保護絶縁スペーサー１２０は下部コンタクトプラグ１１０の上部面を完全に覆う。従って、下部電極１１５ａ間の下部層間絶縁膜１０５に形成された情報格納膜１３０は下部コンタクトプラグ１１０から完全に分離される。
【００３３】
一実施形態で、情報格納膜１３０は、順に積層された第１磁性膜１２２、トンネルバリアー膜１２５、及び第２磁性膜１２７を含む磁気トンネル接合膜のような磁気記憶要素である。第１及び第２磁性膜１２２、１２７の中のいずれか１つは一方向に固定された磁化方向を有する基準層に該当し、他の１つは固定された磁化方向に平行又は反平行に変更可能な磁化方向を有する自由層に該当する。
【００３４】
一実施形態で、基準層及び自由層の磁化方向は下部電極１１５ａの上部面に対して実質的に垂直である。この場合、基準層及び自由層は、垂直磁性物質（例えば、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ、ＣｏＦｅＤｙ）、Ｌ１０構造を有する垂直磁性物質、稠密六方晶系格子（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ  Ｐａｃｋｅｄ  Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、及び垂直磁性構造体の中の少なくとも１つを含む。Ｌ１０構造を有する垂直磁性物質は、Ｌ１０構造のＦｅＰｔ、Ｌ１０構造のＦｅＰｄ、Ｌ１０構造のＣｏＰｄ、又はＬ１０構造のＣｏＰｔ等の少なくとも１つを含む。垂直磁性構造体は、交互に、そして反復的に積層された磁性層及び非磁性層を含む。例えば、垂直磁性構造体は、（Ｃｏ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｄ）ｎ、（Ｃｏ／Ｐｄ）ｎ、（Ｃｏ／Ｎｉ）ｎ、（ＣｏＮｉ／Ｐｔ）ｎ、（ＣｏＣｒ／Ｐｔ）ｎ、又は（ＣｏＣｒ／Ｐｄ）ｎ（ｎは積層回数）等の少なくとも１つを含む。ここで、基準層は自由層に比べて厚いか、或いは基準層の保磁力が自由層の保磁力より大きい。
【００３５】
他の実施形態で、基準層及び自由層の磁化方向は下部電極１１５ａの上部面に実質的に平行になる。この場合、基準層及び自由層は強磁性物質を含む。基準層は基準層内の強磁性物質の磁化方向を固定させるための反強磁性物質を更に含む。
【００３６】
トンネルバリアー膜１２５は、マグネシウム酸化膜ＭｇＯ、チタニウム酸化膜ＴｉＯ、アルミニウム酸化膜ＡｌＯ、マグネシウム亜鉛酸化膜ＭｇＺｎＯ、又はマグネシウムホウ素酸化膜ＭｇＢＯの中の少なくとも１つを含む。
【００３７】
第１磁性膜１２２、トンネルバリアー膜１２５、及び第２磁性膜１２７の各々は物理気相蒸着法又は弱い段差被覆性を有する化学気相蒸着法で形成される。従って、膜（１２２、１２５、１２７）の各々は下部電極１１５ａの側壁より下部電極１１５ａの上部面で厚くなる。
【００３８】
上述したように、情報格納膜１３０は磁気トンネル接合膜である。しかし、本発明はこれに限定されない。本発明の他の実施形態によると、情報格納膜１３０は遷移金属酸化膜を含む。プログラム又は消去動作によって、少なくとも１つの電気的な通路が遷移金属酸化膜内に生成されるか或いは消滅する。電気的な通路は互に連結された空孔（ｖａｃａｎｃｙ）又は金属原子である。従って、電気的な通路の生成又は消滅によって遷移金属酸化膜の抵抗が変化し、論理データを格納することができる。情報格納膜１３０が遷移金属酸化膜を含む場合、情報格納膜１３０は単一層又は多層である。例えば、遷移金属酸化膜は、ニオビウム酸化膜（ｎｉｏｂｉｕｍ  ｏｘｉｄｅ）、チタニウム酸化膜（ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ニッケル酸化膜（ｎｉｃｋｅｌ  ｏｘｉｄｅ）、ジルコニウム酸化膜（ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バナジウム酸化膜（ｖａｎａｄｉｕｍ  ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、ＣａＭｎＯ３）、ストロンチウム−チタニウム酸化膜（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、バリウム−ストロンチウム−チタニウム酸化膜（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ  ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化膜（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、バリウム−ジルコニウム酸化膜（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）、又はバリウム−ストロンチウム−ジルコニウム酸化膜（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ  ｏｘｉｄｅ）等の少なくとも１つを含む。
【００３９】
以下、説明を簡単にするために、磁気トンネル接合膜である情報格納膜１３０を例として説明する。
【００４０】
図４を参照すると、情報格納膜１３０を有する基板１００上に上部導電膜１３５を形成する。上部導電膜１３５は、各下部電極１１５ａの上部面、及び側壁の少なくとも一部を覆う。この時、下部電極１１５ａの上部面上の上部導電膜１３５は下部電極１１５ａの側壁上の上部導電膜１３５より厚くなる。一実施形態で、下部電極１１５ａの上部面上の上部導電膜１３５は下部電極１１５ａの側壁上の上部導電膜１３５より約３倍以上厚くなる。上部導電膜１３５は、例えば物理気相蒸着法又は弱い段差被覆性を有する化学気相蒸着法で形成される。
【００４１】
上部導電膜１３５は下部電極１１５ａの上部面上に配置された情報格納膜１３０を覆う。また、上部導電膜１３５は下部電極１１５ａの側壁上に配置された情報格納膜１３０も覆う。これに加えて、上部導電膜１３５は下部電極１１５ａ間の下部層間絶縁膜１０５上にも部分的に形成される。
【００４２】
一実施形態で、上部導電膜１３５は金属含有膜である。例えば、上部導電膜１３５は、タングステン、チタニウム、タンタル、アルミニウム、及び金属窒化物（例えば、チタニウム窒化物及びタンタル窒化物）の中の少なくとも１つを含む。
【００４３】
図５を参照すると、選択的な酸化工程を下部電極１１５ａの上部面上の上部導電膜１３５に遂行して、上部導電膜１３５の一部表面上にキャッピング酸化膜１４０を形成する。具体的に、選択的な酸化工程の時に上部導電膜１３５は露出した表面を有する。上部導電膜１３５の露出した表面は第１表面及び第２表面を有する。選択的な酸化工程によって、キャッピング酸化膜１４０は上部導電膜１３５の第１表面上に形成され、上部導電膜１３５の第２表面は酸化されない。キャッピング酸化膜１４０は上部導電膜１３５に対してエッチング選択性を有する。
【００４４】
選択的な酸化工程は特定酸化方向を有する異方性酸化工程（ａｎｉｓｏｔｒｏｐｉｃ  ｏｘｉｄａｔｉｏｎ  ｐｒｏｃｅｓｓ）である。異方性酸化工程の時に、上部導電膜１３５の第１表面は特定酸化方向に露出する反面、上部導電膜の第２表面は特定酸化方向に露出しない。従って、キャッピング酸化膜１４０の第１表面は酸化されてキャッピング酸化膜１４０が形成され、上部導電膜１３５の第２表面は酸化されない。
【００４５】
一実施形態で、異方性酸化工程の特定酸化方向は基板１００の上部面と実質的に垂直である。この場合、図５に示したように、上部導電膜１３５の第１表面は下部電極１１５ａの上部面を覆い、上部導電膜１３５の第２表面は下部電極１１５ａの側壁を覆う。また、上部導電膜１３５の第２表面は情報格納膜１５０の下部電極１１５ａの側壁を覆う部分を覆う。
【００４６】
キャッピング酸化膜１４０は薄く形成されて、充分な厚さの上部導電膜１３５がキャッピング酸化膜１４０と下部電極１１５ａの上部面上の情報格納膜１３０との間に残存する。
【００４７】
キャッピング酸化膜１４０は上部導電膜１３５の第１表面が酸化されて形成される。従って、キャッピング酸化膜１４０は上部導電膜１３５と同じ元素を有する。上部導電膜１３５が金属含有膜である場合、キャッピング酸化膜１４０は上部導電膜１３５と同じ金属元素を含む。例えば、上部導電膜１３５がタングステン膜である場合、キャッピング酸化膜１４０はタングステン酸化物で形成される。
【００４８】
異方性酸化工程は異方性プラズマ酸化工程又は異方性熱酸化工程である。異方性プラズマ酸化工程の時に、酸素イオンは基板１００下のチャック（ｃｈｕｃｋ）に印加されるバックバイアス（ｂａｃｋ  ｂｉａｓ）によって特定酸化方向（例えば、基板１００の上部面と垂直になる方向）に従って提供される。従って、キャッピング酸化膜１４０は上部導電膜１３５の第１表面上に選択的に形成される。異方性熱酸化工程はレーザーアニーリング（ｌａｓｅｒ  ａｎｎｅａｌｉｎｇ）方法を利用する。例えば、異方性熱酸化工程で、酸素雰囲気下でレーザービームを特定酸化方向に照射する。従って、キャッピング酸化膜１４０はレーザービームが照射された上部導電膜１３５の第１表面上に形成される。これとは対照的に、レーザービームは上部導電膜１３５の第２表面には照射されないため、キャッピング酸化膜１４０は上部導電膜１３５の第２表面には形成されない。
【００４９】
異方性酸化工程は、酸素Ｏ２ガス、オゾンＯ３ガス、水蒸気Ｈ２Ｏ、及び／又は亜酸化窒素（ｎｉｔｒｏｕｓ  ｏｘｉｄｅ）Ｎ２Ｏガスを含む酸素ソースガスを使用する。
【００５０】
図６を参照すると、上部導電膜１３５の第２表面を通じて上部導電膜１３５をエッチングして、上部電極１３５ａを形成する。即ち、上部導電膜１３５の第２表面がエッチングされて上部電極１３５ａが形成される。上部導電膜１３５のエッチングの時に、キャッピング酸化膜１４０がエッチングマスクとして使用される。言い換えると、上部導電膜１３５のエッチングの時に、キャッピング酸化膜１４０のエッチング率は上部導電膜１３５のエッチング率より少ない。
【００５１】
上部導電膜１３５は等方性エッチング工程によってエッチングされることが望ましい。一実施形態で、等方性エッチング工程はエッチング溶液を使用する湿式エッチング工程である。一実施形態で、上部導電膜１３５は金属含有膜であり、エッチング溶液は、希釈された過酸化水素水、ＳＣ１（ｓｔａｎｄａｒｄ  ｃｌｅａｎｉｎｇ  １）溶液、オゾンを含む超純水、又は希釈されたアンモニア水を含む。ＳＣ１溶液は、アンモニア、過酸化水素、及び脱イオン水を含む。一実施形態で、金属含有膜（例えば、タングステン膜）である上部導電膜１３５のエッチング率とキャッピング酸化膜１４０のエッチング率との間の差を増加させるために、エッチング溶液は約５〜約７のｐＨを有する。即ち、約５〜約７のｐＨを有するエッチング溶液によって、上部導電膜１３５のエッチング率がキャッピング酸化膜１４０のエッチング率に比べて十分に大きくなる。
【００５２】
上述した実施形態で、上部導電膜１３５のエッチングのための等方性エッチング工程は湿式エッチングである。しかし、本発明はこれに限定されない。他の実施形態によると、上部導電膜１３５をエッチングするための等方性エッチング工程は乾式等方性エッチング工程であり得る。乾式等方性エッチング工程はエッチングガスを使用する。
【００５３】
上部電極１３５ａは下部電極１１５ａの上部面上に位置する情報格納膜１３０上に配置される。即ち、上部電極１３５ａは下部電極１１５ａの上部面上部（ｏｖｅｒ）に配置される。従って、下部電極１１５ａの側壁上の情報格納膜１３０が露出する。
【００５４】
等方性エッチング工程によって上部電極１３５ａが形成された後に、図６に示したようにキャッピング酸化膜１４０が残存する。しかし、本発明はこれに限定されない。等方性エッチング工程によってキャッピング酸化膜１４０が除去され得る。しかし、この場合にも、キャッピング酸化膜１４０をエッチングマスクとして使用することによって、上部電極１３５ａは充分な厚さを有し、電極として機能を遂行することができる。
【００５５】
仮に、前記キャッピング酸化膜１４０が形成されない場合、下部電極の上部面上の上部導電膜が下部電極の側壁上の上部導電膜に比べて厚くても、等方性エッチング工程の後に下部電極の上部面上の上部導電膜も概ね除去される。これは、厚い上部導電膜のグレイン（ｇｒａｉｎ）の大きさが薄い上部導電膜のグレインの大きさより大きいためである。
【００５６】
しかし、本発明の上述した実施形態によると、キャッピング酸化膜１４０が上部導電膜１３５の露出した表面上に選択的に形成され、キャッピング酸化膜１４０をエッチングマスクとして使用して等方性エッチング工程が遂行される。従って、上部電極１３５ａは充分な厚さを有するように形成される。
【００５７】
下部電極１１５ａ間の下部層間絶縁膜１０５上の上部導電膜１３５は等方性エッチング工程によって除去される。
【００５８】
図７及び図８を参照すると、露出した情報格納膜１３０をエッチングして、情報格納部１３０ａを形成する。
【００５９】
具体的に、露出した情報格納膜１３０は下部電極１１５ａの側壁上に配置される。従って、図７に示したように、露出した情報格納膜１３０は、基板１００の上部面に対して傾いた（ｔｉｌｔ）エッチング方向１５０を有する異方性エッチング工程によってエッチングされる。従って、図８に示したように、情報格納部１３０ａが下部電極１１５ａの上部面上に形成される。情報格納部１３０ａは下部電極１１５ａの上部面上に限定的に形成される。
【００６０】
上述したように、情報格納膜１３０が磁気トンネル接合膜である場合、異方性エッチング工程によって情報格納膜１３０の第１及び第２磁性膜１２２、１２７が分離される。この場合、情報格納部１３０ａは順に積層された第１磁性パターン１２２ａ、トンネルバリアーパターン１２５ａ、及び第２磁性パターン１２７ａを含む。
【００６１】
情報格納膜１３０の異方性エッチング工程はスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）エッチング工程である。従って、図７の上部電極１３５ａ及びキャッピング酸化膜１４０も異方性エッチング工程によって部分的にエッチングされる。図８で参照符号１３５ｂは異方性エッチング工程によってエッチングされた上部電極１３５ｂを示し、参照符号１４０ａは異方性エッチング工程によってエッチングされたキャッピング酸化膜１４０ａを示す。異方性エッチング工程の時に、保護絶縁スペーサー１２０は下部電極１１５ａを保護する。結果的に、上部電極１３５ｂの下部面の面積は下部電極１１５ａの上部面の面積より小さい。一実施形態で、上部電極１３５ｂの下部面の面積は、また情報格納部１３０ａの上部面の面積より小さい。
【００６２】
図８に示したように、情報格納部１３０ａが形成された後に、残余情報格納膜１３０ｒが下部電極１１５ａ間の下部層間絶縁膜１０５上に残存する。残余情報格納膜１３０ｒは少なくとも第１磁性パターン１２２ａと同じ物質を含む。
【００６３】
図９を参照すると、続いて、基板１００の全面上に上部層間絶縁膜１５５を形成する。上部層間絶縁膜１５５は、下部電極１１５ａ、保護絶縁スペーサー１２０、情報格納部１３５ｂ、上部電極１３５ｂ、及びキャッピング酸化膜１４０ａを覆う。上部層間絶縁膜１５５の上部面は平坦化される。上部層間絶縁膜１５５は単一層又は多層である。例えば、上部層間絶縁膜１５５は、酸化膜（例えば、シリコン酸化膜）、窒化膜（例えば、シリコン窒化膜）、及び／又は酸化窒化膜（例えば、シリコン酸化窒化膜）を含む。
【００６４】
上部層間絶縁膜１５５及びキャッピング酸化膜１４０ａを連続的にパターニングして、上部電極１３５ｂを各々露出させる上部コンタクトホール１６０を形成する。この時、キャッピング酸化膜１４０ａが上部電極１３５ｂの上部面の一部上に残存する。
【００６５】
続いて、図１２に示したように、上部コンタクトプラグ１６５が上部コンタクトホール１６０を各々満たすように形成され、上部層間絶縁膜１５５上に配線１７０が形成される。配線１７０は、一方向に延長されて、一方向に沿って配列された上部コンタクトプラグ１６５に接続される。一実施形態で、配線１７０はビットラインの機能を遂行する。従って、図１２に示した半導体素子を具現することができる。
【００６６】
上述した本発明の実施形態によると、上部導電膜１３５を下部電極１１５ａの上部面及び側壁を覆うように形成し、選択的な酸化工程を遂行して、上部導電膜１３５の第１表面上にキャッピング酸化膜１４０を形成する。上部導電膜１３５がキャッピング酸化膜１４０をエッチングマスクとして使用して上部導電膜１３５の第２表面を通じてエッチングされ、下部電極１１５ａの上部面上に上部電極１３５ａが形成される。キャッピング酸化膜１４０によって、上部電極１３５ａは充分な厚さを有するように形成される。従って、上部電極１３５ａは電極としての機能を忠実に遂行することができる。
【００６７】
また、キャッピング酸化膜１４０は異方性酸化工程である選択的な酸化工程によって形成される。これによって、キャッピング酸化膜１４０の形成工程は単純化されて、半導体素子の生産性を向上させ得る。例えば、異方性酸化工程によって、キャッピング酸化膜１４０はフォトリソグラフィー工程無しに自己整列的に形成される。
【００６８】
これに加えて、保護絶縁スペーサー１２０が下部電極１１５ａの側壁を囲む。これによって、保護絶縁スペーサー１２０は下部電極１１５ａを上部導電膜１３５のエッチング工程及び情報格納膜１３０のエッチング工程から保護する。また、下部電極１１５ａ間に残余情報格納膜１３０ｒが残存しても、保護絶縁スペーサー１２０が下部電極１１５ａを保護することによって、半導体素子の信頼性低下を防止することができる。
【００６９】
次に、本発明の一実施形態による半導体素素子を、図面を参照しながら説明する。
【００７０】
図１２は、本発明の一実施形態による半導体素素子を示す断面図である。図１３は、本発明の一実施形態による半導体素子の上部電極と下部電極とを示す平面図である。図１４は、本発明の一実施形態による半導体素子の情報格納部の一例を示す断面図である。図１５は、本発明の一実施形態による半導体素子の情報格納部の他の例を示す断面図である。
【００７１】
図１２及び図１３を参照すると、基板１００上に下部層間絶縁膜１０５が配置される。下部層間絶縁膜１０５は基板１００に形成されたスイッチング素子（図示せず）を覆う。下部コンタクトプラグ１１０が下部層間絶縁膜１０５を貫通する。各下部コンタクトプラグ１１０は各スイッチング素子の一端子に電気的に接続される。
【００７２】
下部電極１１５ａが下部層間絶縁膜１０５上に配置される。下部電極１１５ａは下部コンタクトプラグ１１０の上部面に各々接続される。保護絶縁スペーサー１２０が各下部電極１１５ａの側壁を囲む。一実施形態で、保護絶縁スペーサー１２０は下部電極１１５ａの側壁全体を囲む。下部電極１１５ａ及びこれを囲む保護絶縁スペーサー１２０は下部コンタクトプラグ１１０の上部面を完全に覆う。
【００７３】
下部電極１１５ａは導電物質で形成される。例えば、下部電極１１５ａは導電性金属窒化物（例えば、チタニウム窒化物又はタンタル窒化物等）を含む。保護絶縁スペーサー１２０は窒化物（例えば、シリコン窒化物）及び／又は酸化窒化物（例えば、シリコン酸化窒化物）のような絶縁物質を含む。
【００７４】
情報格納部１３０ａが各下部電極１１５ａの上部面上に配置される。一実施形態で、情報格納部１３０ａは下部電極１１５ａの上部面上に限定的に配置される。情報格納部１３０ａは論理データを格納する。情報格納部１３０ａは多様な動作原理を利用して論理データを格納する。情報格納部１３０ａの詳細な内容は以下で説明する。
【００７５】
上部電極１３５ｂが各情報格納部１３０ａの上部面上に配置される。即ち、情報格納部１３０ａは下部電極１１５ａと上部電極１３５ｂとの間に配置される。キャッピング酸化膜１４０ａが上部電極１３５ｂの上部面の一部上に配置される。
【００７６】
キャッピング酸化膜１４０ａは上部電極１３５ｂが酸化されて形成された酸化物を含む。言い換えると、キャッピング酸化膜１４０ａは上部電極１３５ｂと同じ元素を含む。一実施形態で、上部電極１３５ｂは金属含有物質を含む。この場合、キャッピング酸化膜１４０ａは上部電極１３５ｂと同じ金属元素を含む金属酸化物を含む。例えば、上部電極１３５ｂは、タングステン、チタニウム、タンタル、アルミニウム、及び金属窒化物（例えば、チタニウム窒化物及びタンタル窒化物）の中の少なくとも１つを含み、キャッピング酸化膜１４０ａは上部電極１３５ｂと同じ金属元素を含む金属酸化物から成る。
【００７７】
一実施形態で、下部電極１１５ａの上部面は図１３に示したように実質的に円形状を有する。情報格納部１３０ａ及び上部電極１３５ｂの上部面も下部電極１１５ａの上部面によって円形状を有する。しかし、本発明はこれに限定されない。下部電極１１５ａ、情報格納部１３０ａ、及び上部電極１３５ｂの上部面は楕円形状又は多角形形状を有することもある。
【００７８】
続いて、図１２及び図１３を参照すると、一実施形態で、上部電極１３５ｂの下部面の面積は下部電極１１５ａの上部面の面積より少ない。一実施形態で、上部電極１３５ｂの下部面の全体が下部電極１１５ａの上部面の中央部に重畳する。
【００７９】
一実施形態で、情報格納部１３０ａの上部面の面積も下部電極１１５ａの上部面の面積より少ない。一実施形態で、上部電極１３５ｂの下部面の面積は情報格納部１３０ａの上部面の面積より少ない。
【００８０】
残余物１３０ｒが下部電極１１５ａ間の下部層間絶縁膜１０５上に残存する。残余物１３０ｒは少なくとも情報格納部１３０ａの下部分と同じ物質を含む。
【００８１】
上部層間絶縁膜１５５が下部層間絶縁膜１０５及び上部電極１３５ｂを覆う。上部コンタクトプラグ１６５が上部層間絶縁膜１５５内に形成された上部コンタクトホール１６０を各々満たす。上部コンタクトプラグ１６５は上部電極１３５ｂに各々接続される。上部電極１３５ｂの上部面は上部コンタクトプラグ１６５に接触する第１部分及び上部コンタクトプラグ１６５に接触しない第２部分を含む。キャッピング酸化膜１４０ａは上部電極１３５ｂの上部面の第２部分上に形成される。
【００８２】
配線１７０が上部層間絶縁膜１５５上に一方向に沿って延長される。配線１７０は一方向に沿って配列された上部コンタクトプラグ１６５に接続される。配線１７０は上部コンタクトプラグ１６５及び上部電極１３５ｂを通じて情報格納部３０ａに電気的に接続される。配線１７０はビットラインに該当する。
【００８３】
一実施形態で、情報格納部１３０ａは磁気トンネル接合パターンである。この場合、情報格納部１３０ａは、順に積層された第１磁性パターン１２２ａ、トンネルバリアーパターン１２５ａ、及び第２磁性パターン１２７ａを含む。第１及び第２磁性パターン１２２ａ、１２７ａの中のいずれか１つは一方向に固定された磁化方向を有する基準パターンに該当し、他の１つは基準パターンの固定された磁化方向に平行及び反平行な方向の間で変更可能な磁化方向を有する自由パターンに該当する。
【００８４】
一実施形態で、図１４に示したように、第１及び第２磁性パターン１２２ａ、１２７ａの磁化方向１２３Ｐ、１２８Ｐは、トンネルバリアーパターン１２５ａと第２磁性パターン１２７ａの接触面（又は下部電極１１５ａの上部面）に対して実質的に垂直である。図１４では、第１磁性パターン１２２ａが基準パターンに該当し、第２磁性パターン１２７ａが自由パターンに該当する。しかし、本発明はこれに限定されない。第１磁性パターン１２２ａが自由パターンであり、第２磁性パターン１２７ａが基準パターンに該当することもある。
【００８５】
垂直な磁化方向１２３Ｐ、１２８Ｐを有する第１及び第２磁性パターン１２２ａ、１２７ａは、垂直磁性物質（例えば、ＣｏＦｅＴｂ、ＣｏＦｅＧｄ、ＣｏＦｅＤｙ）、Ｌ１０構造を有する垂直磁性物質、稠密六方晶系格子（Ｈｅｘａｇｏｎａｌ  Ｃｌｏｓｅ  Ｐａｃｋｅｄ  Ｌａｔｔｉｃｅ）構造のＣｏＰｔ、及び垂直磁性構造体の中の少なくとも１つを含む。Ｌ１０構造を有する垂直磁性物質は、Ｌ１０構造のＦｅＰｔ、Ｌ１０構造のＦｅＰｄ、Ｌ１０構造のＣｏＰｄ、又はＬ１０構造のＣｏＰｔ等の少なくとも１つを含む。垂直磁性構造体は、交互に、そして反復的に積層された磁性層及び非磁性層を含む。例えば、垂直磁性構造体は、（Ｃｏ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｔ）ｎ、（ＣｏＦｅ／Ｐｄ）ｎ、（Ｃｏ／Ｐｄ）ｎ、（Ｃｏ／Ｎｉ）ｎ、（ＣｏＮｉ／Ｐｔ）ｎ、（ＣｏＣｒ／Ｐｔ）ｎ、又は（ＣｏＣｒ／Ｐｄ）ｎ（ｎは積層回数）等の少なくとも１つを含む。ここで、基準パターンは自由パターンに比べて厚いか、或いは基準パターンの保磁力が自由パターンの保磁力より大きい。
【００８６】
他の実施形態で、図１５に示したように、第１及び第２磁性パターン１２２ａ、１２７ａの磁化方向１２３Ｈ、１２８Ｈは、トンネルバリアーパターン１２５ａと第２磁性パターン１２７ａの接触面（又は下部電極１１５ａの上部面）に対して実質的に平行である。図１５は、基準パターンに該当する第１磁性パターン１２２ａ及び自由パターンに該当する第２磁性パターン１２７ａを例として示している。磁化方向１２３Ｈ、１２８Ｈを有する第１及び第２磁性パターン１２２ａ、１２７ａは強磁性物質を含む。基準パターンは、基準パターン内の強磁性物質の磁化方向を固定させ、反強磁性物質を更に含む。
【００８７】
トンネルバリアーパターン１２５ａは、例えば、マグネシウム酸化物ＭｇＯ、チタニウム酸化物ＴｉＯ、アルミニウム酸化物ＡｌＯ、マグネシウム亜鉛酸化物ＭｇＺｎＯ、又はマグネシウムホウ素酸化物ＭｇＢＯの中の少なくとも１つを含む。
【００８８】
情報格納部１３０ａの自由パターンの磁化方向はプログラム電流内の電子のスピントルクによって変更される。
【００８９】
上述した実施形態で、情報格納部１３０ａは磁気トンネル接合パターンである。しかし、本発明はこれに限定されない。本発明の他の実施形態で、情報格納部１３０ａは遷移金属酸化物を含む。プログラム又は消去動作によって、少なくとも１つの電気的な通路が遷移金属酸化物内に生成されるか、或いは消滅される。電気的な通路は互に連結された空孔（ｖａｃａｎｃｉｅｓ）又は金属原子である。従って、遷移金属酸化物の抵抗変化を利用して情報格納部１３０ａは論理データを格納することができる。遷移金属酸化物は、ニオビウム酸化物、チタニウム酸化物、ニッケル酸化物、ジルコニウム酸化物、バナジウム酸化物、ＰＣＭＯ（（Ｐｒ、ＣａＭｎＯ３）、ストロンチウム−チタニウム酸化物、バリウム−ストロンチウム−チタニウム酸化物、ストロンチウム−ジルコニウム酸化物、バリウム−ジルコニウム酸化物、又はバリウム−ストロンチウム−ジルコニウム酸化物等の少なくとも１つを含む。
【００９０】
上述した半導体素子は情報格納部１３０ａを有する半導体記憶素子に具現される。しかし、本発明はこれに限定されない。本発明による半導体素子は論理素子又はシステムオンチップ（ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ、ＳｏＣ）で具現されることもある。
【００９１】
上述した実施形態で開示した半導体素子は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｐａｃｋａｇｅ）で具現される。例えば、本発明の一実施形態による半導体素子は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等の方式でパッケージングされる。
【００９２】
本発明の実施形態による半導体素子が実装されたパッケージは半導体素子を制御するコントローラ及び／又は論理素子等を更に含むこともある。
【００９３】
図１６は、本発明の一実施形態による半導体素子を含む電子システムの一例を示すブロック図である。
【００９４】
図１６を参照すると、本発明の一実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置１１３０、インターフェイス１１４０、及びバス（ｂｕｓ）１１５０を含む。コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又はインターフェイス１１４０はバス１１５０を通じて互に結合される。バス１１５０はデータが移動する通路（ｐａｔｈ）に該当する。
【００９５】
コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、及びこれらと同様の機能を遂行する論理素子の中の少なくとも１つを含むことができる。入出力装置１１２０は、キーパッド、キーボード、及びディスプレー装置等を含む。記憶装置１１３０はデータ及び／又は命令語等を格納する。上述した実施形態による半導体素子が半導体記憶素子で具現される場合、記憶装置１１３０は上述した実施形態で示した半導体記憶素子の中の少なくとも１つを含む。インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態である。例えば、インターフェイス１１４０はアンテナ又は有線／無線トランシーバー等を含む。図示しないが、電子システム１１００は、コントローラ１１１０の動作を向上させるための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等を更に含むこともある。
【００９６】
電子システム１１００は、個人携帯用情報端末機（ＰＤＡ）、ポータブルコンピューター、ウェブタブレット、無線電話機、モバイルフォン、デジタルミュージックプレーヤー、メモリカード、又は情報を無線環境で送信及び／又は受信する全ての電子製品に適用される。
【００９７】
図１７は、本発明の一実施形態による半導体素子を含むメモリカードの一例を示すブロック図である。
【００９８】
図１７を参照すると、本発明の一実施形態によるメモリカード１２００は記憶装置１２１０を含む。上述した実施形態の半導体素子が半導体記憶素子で具現される場合、記憶装置１２１０は上述した実施形態による半導体記憶素子の中の少なくとも１つを含む。メモリカード１２００はホストと記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。
【００９９】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御するプロセシングユニット１２２２を含む。また、メモリコントローラ１２２０はプロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ１２２１を含む。これに加えて、メモリコントローラ１２２０は、ホストインターフェイス１２２３、メモリインターフェイス１２２５を更に含む。ホストインターフェイス１２２３はメモリカード１２００とホストとの間のデータ交換プロトコルを具備する。メモリインターフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０とを接続させる。更に、メモリコントローラ１２２０はエラー訂正ブロック１２２４（ＥＣＣ）を含む。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーを検出及び訂正する。図示しないが、メモリカード１２００はホストとのインターフェイシングのためのコードデータを格納するＲＯＭ装置を更に含むこともある。メモリカード１２００は携帯用データ格納カードに使用される。これと異なり、メモリカード１２００はコンピューターシステムのハードディスクを代替する固相ディスク（ＳＳＤ：Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）にも具現される。
【０１００】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【０１０１】
１００    基板
１０５    下部層間絶縁膜
１１０    下部コンタクトプラグ
１１５    下部導電膜
１１５ａ    下部電極
１２０    保護絶縁スペーサー
１２２    第１磁性膜
１２２ａ    第１磁性パターン
１２３Ｈ、１２３Ｐ、  １２８Ｈ、１２８Ｐ    磁化方向
１２５    トンネルバリアー膜
１２５ａ    トンネルバリアーパターン
１２７    第２磁性膜
１２７ａ    第２磁性パターン
１３０    情報格納膜
１３０ａ    情報格納部
１３０ｒ    残余情報格納膜
１３５    上部導電膜
１３５ａ、１３５ｂ    上部電極
１４０、１４０ａ    キャッピング酸化膜
１５０    エッチング方向
１５５    上部層間絶縁膜
１６０    上部コンタクトホール
１６５    上部コンタクトプラグ
１７０    配線
２００    モールド（ｍｏｌｄ）膜
２０５    開口部
１１００    電子システム
１１１０    コントローラ
１１２０    入出力装置（Ｉ／Ｏ）
１１３０、１２１０    記憶装置
１１４０    インターフェイス
１１５０    バス
１２００    メモリカード
１２２０    メモリコントローラ
１２２１    ＳＲＡＭ
１２２２    ＣＰＵ
１２２３    ホストインターフェイス
１２２４    エラー訂正ブロック（ＥＣＣ）
１２２５    メモリインターフェイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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