(57)【要約】【課題】アナログ信号の読出しレートを低減すると共にグローバルシャッタ機能を実現することができる撮像装置を提供する。【解決手段】電荷転送部14は、画素部10の列毎に設けられ、同一列の複数の画素13で生成された信号電荷が画素13から同時に入力され、入力された信号電荷を列方向に転送する。出力部15は、電荷転送部14に対応して画素部13の1列または複数列毎に設けられ、電荷転送部14が転送した信号電荷に応じた画素信号を出力する。AD変換回路21は、出力部15に対応して画素部10の1列または複数列毎に設けられ、出力部15から出力された画素信号をAD変換する。【選択図】図１
2014143577.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有し、入射光量に応じた信号電荷を生成する画素が複数、行列状に配置された画素部、
前記画素部の列毎に設けられ、同一列の複数の前記画素で生成された前記信号電荷が前記画素から同時に入力され、入力された前記信号電荷を列方向に転送する電荷転送部、
前記電荷転送部に対応して前記画素部の1列または複数列毎に設けられ、前記電荷転送部が転送した前記信号電荷に応じた画素信号を出力する複数の出力部、
を少なくとも有する第1の回路部と、
前記出力部に対応して前記画素部の1列または複数列毎に設けられ、前記出力部から出力された前記画素信号をAD変換する複数のAD変換回路、
を少なくとも有する第2の回路部と、
を有する撮像装置。
【請求項２】
第1の接続部を有する第1の基板と、
前記第1の接続部に接続される第2の接続部を有し、前記第1の基板と異なる第2の基板と、
を有し、
前記第1の回路部は前記第1の基板に形成され、前記出力部は前記第1の接続部に接続され、
前記第2の回路部は前記第2の基板に形成され、前記AD変換回路は前記第2の接続部に接続される
ことを特徴とする請求項1に記載の撮像装置。
【請求項３】
前記第1の基板および前記第2の基板と異なる第3の基板を有し、
前記第3の基板に形成され、前記第1の回路部を駆動するための駆動回路を有する
ことを特徴とする請求項2に記載の撮像装置。
【請求項４】
前記第1の基板または前記第2の基板に形成され、前記第1の回路部を駆動するための駆動回路を有することを特徴とする請求項2に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
特許文献1には、画素列毎にAD変換回路（ADC）を搭載した（C）MOS型撮像装置が記載されている。図8は、特許文献1に記載された撮像装置と略同様な撮像装置の構成の一例を示している。図8に示す撮像装置1001は、撮像部1002、読出電流源部1005、アナログ部1006、参照信号生成回路1010、垂直選択部1012、水平選択部1014、ADC群1015、出力部1017、および制御部1020を有する。
【０００３】
撮像部1002には、フォトダイオード（光電変換素子）と画素内アンプとを含み、入射光量に応じた画素信号を出力する単位画素1003が行列状に配置されている。制御部1020は、撮像部1002から画素信号を読み出し、AD変換するための制御回路である。垂直選択部1012は、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。水平選択部1014は、ADC群1015の列アドレスや列走査の制御を行う。読出電流源部1005は、撮像部1002からの画素信号を電圧信号として読み出すための電流源である。アナログ部1006は、必要に応じて増幅等を実施する。
【０００４】
参照信号生成回路1010は、クロック生成部1018およびランプ波生成部1019で構成され、電圧値が時間の経過とともに増加または減少する参照信号であるランプ波を生成する。クロック生成部1018は、VCO1018aを有し、制御部1020から与えられるパルス信号に基づいて、ランプ波生成部1019を駆動するクロック信号を生成する。ランプ波生成部1019は、クロック生成部1018からのクロック信号に基づいてランプ波を生成する。
【０００５】
ADC群1015は、n（nは2以上の自然数）ビットのデジタル信号変換機能を有し、各画素列に対応した垂直信号線1013毎に設けられた列ADC部1016を有する。列ADC部1016は、参照信号生成回路1010と共に、撮像部1002の選択画素行の単位画素1003から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
【０００６】
列ADC部1016は、比較部1109と、ラッチ部1108と、カウント部1103と、メモリー部1104とを有する。比較部1109は、参照信号生成回路1010からのランプ波と、行制御線1011毎に単位画素1003から各垂直信号線1013を経由して得られるアナログ信号とを比較する。ラッチ部1108は、クロック生成部1018から出力される複数のクロック信号で構成される下位位相信号の論理状態をラッチ（保持／記憶）するラッチ回路を有する。カウント部1103は、この下位位相信号を構成するクロック信号の1つをカウントクロックとしてカウントを行う。比較部1109がランプ波とアナログ信号との比較を行う時間は、画素信号の電圧値に応じた時間であり、この時間を計測した結果が、ラッチ部1108がラッチした下位位相信号の論理状態のデータと、カウント部1103がカウントを行った結果のデータとして得られる。
【０００７】
ラッチ部1108およびカウント部1103にラッチされたデータは、メモリー部1104に転送される。メモリー部1104は、水平転送線1021に接続されている。出力部1017は、センスアンプ回路を含み、水平転送線1021に出力されたデータに対して2進化および減算を行い、最終的なAD変換結果のデータを撮像装置1001の外部に出力する。
【０００８】
次に、撮像装置1001の動作について説明する。撮像部1002の選択行の各単位画素1003からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線1013を通してADC群1015に時系列で入力される。
【０００９】
任意の行の単位画素1003から垂直信号線1013への1回目の読出しが安定した後、参照信号生成回路1010によって、参照電圧を時間的に変化させたランプ波（参照信号）が生成され、比較部1109に入力される。比較部1109は、ランプ波と垂直信号線1013のアナログ信号との電圧の比較を行う。比較部1109へのランプ波の入力と並行して、カウント部1103によって1回目のカウントが行われる。
【００１０】
ランプ波と垂直信号線1013のアナログ信号との電圧の大小関係が逆転したとき、比較部1109の出力は反転し、同時に、比較部1109が比較を行った期間に応じたデータがラッチ部1108およびカウント部1103にラッチされる。この1回目の読出し時には、単位画素1003のリセットレベルのバラツキは一般に小さく、またリセット電圧は全画素で共通なため、任意の垂直信号線1013に出力されるアナログ信号の電圧はおおよそ既知の値に等しい。したがって、1回目のリセットレベルの読出し時には、ランプ波の電圧を適宜調整することにより比較期間を短くすることが可能である。ラッチ部1108およびカウント部1103にラッチされたデータはメモリー部1104に転送される。
【００１１】
2回目の読出し時には、リセットレベルに加えて単位画素1003毎の入射光量に応じた信号レベルが読み出され、1回目の読出しと同様の動作が行われる。すなわち、任意の行の単位画素1003から垂直信号線1013への2回目の読出しが安定した後、参照信号生成回路1010によってランプ波が生成され、比較部1109に入力される。比較部1109は、ランプ波と垂直信号線1013のアナログ信号との電圧の比較を行う。比較部1109へのランプ波の入力と並行して、カウント部1103によって2回目のカウントが行われる。
【００１２】
ランプ波と垂直信号線1013のアナログ信号との電圧の大小関係が逆転したとき、比較部1109の出力は反転し、同時に、比較部1109が比較を行った期間に応じたデータがラッチ部1108およびカウント部1103にラッチされる。ラッチ部1108およびカウント部1103にラッチされたデータはメモリー部1104に転送される。
【００１３】
以上の2回の読出しが終了した後、水平選択部1014により、メモリー部1104に保持された1回目と2回目のデータが、水平転送線1021を経由して、出力部1017（のセンスアンプ回路）で検出される。続いて、出力部1017において、ラッチ部1108にラッチされたデータの2進化が行われ、更に2回目の読出しで得られたデータから1回目の読出しで得られたデータが減算された後、減算後のデータが外部に出力される。その後、順次、行毎に同様の動作が繰り返され、2次元画像が生成される。尚、2進化および減算は、列ADC部1016内で実施しても構わない。
【００１４】
一般的なCCD（=Charge Coupled Device）型撮像装置では、画素数に比例したレートでアナログ信号が水平方向に高速に読み出される。これに対して、図8に示す撮像装置1001では、列ADC部1016によってアナログ信号がデジタルのデータに変換された後、データが水平転送線1021に出力され、水平方向に読み出される。アナログ信号の読出しレートは、各行の単位画素1003から行毎に画素信号を読み出すレートとなり、列方向の画素数（行数）に比例する。このように、図8に示す撮像装置1001では、CCD型撮像装置と比較して、アナログ信号の読出しレートが低減することによりアナログ信号の動作帯域が低減するので、ノイズを抑圧することが可能となる。これにより、高S/Nの撮像装置を実現することが可能となる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開2011-250009号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述した従来例に係る（C）MOS型固体撮像装置には、以下に示す課題がある。上述した（C）MOS型固体撮像装置において、CCD型固体撮像装置のような撮像面内での画素信号の生成の同時性を可能とするグローバルシャッタ機能を実現する場合、所定の領域内（画素内、あるいは画素に対応して設けられた領域内）に、光電変換素子のリセットや信号電荷の転送を行うための複数のトランジスタのほかに、読出しのタイミングまで信号電荷を保持するための容量素子が必要となる。ノイズ成分（例えば、ランダムノイズ）を抑圧するために大きな容量値の容量素子が必要な場合、所定の領域内に容量素子を配置することが困難となる。つまり、上述した（C）MOS型固体撮像装置では、アナログ信号の読出しレートを低減することは可能であるが、グローバルシャッタ機能を実現することが容易ではなかった。
【００１７】
本発明は、上述した課題に鑑みてなされたものであって、アナログ信号の読出しレートを低減すると共にグローバルシャッタ機能を実現することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明は、上記の課題を解決するためになされたもので、光電変換素子を有し、入射光量に応じた信号電荷を生成する画素が複数、行列状に配置された画素部、前記画素部の列毎に設けられ、同一列の複数の前記画素で生成された前記信号電荷が前記画素から同時に入力され、入力された前記信号電荷を列方向に転送する電荷転送部、前記電荷転送部に対応して前記画素部の1列または複数列毎に設けられ、前記電荷転送部が転送した前記信号電荷に応じた画素信号を出力する複数の出力部、を少なくとも有する第1の回路部と、前記出力部に対応して前記画素部の1列または複数列毎に設けられ、前記出力部から出力された前記画素信号をAD変換する複数のAD変換回路、を少なくとも有する第2の回路部と、を有する撮像装置である。
【００１９】
また、本発明の撮像装置は、第1の接続部を有する第1の基板と、前記第1の接続部に接続される第2の接続部を有し、前記第1の基板と異なる第2の基板と、を有し、前記第1の回路部は前記第1の基板に形成され、前記出力部は前記第1の接続部に接続され、前記第2の回路部は前記第2の基板に形成され、前記AD変換回路は前記第2の接続部に接続されることを特徴とする。
【００２０】
また、本発明の撮像装置は、前記第1の基板および前記第2の基板と異なる第3の基板を有し、前記第3の基板に形成され、前記第1の回路部を駆動するための駆動回路を有することを特徴とする。
【００２１】
また、本発明の撮像装置は、前記第1の基板または前記第2の基板に形成され、前記第1の回路部を駆動するための駆動回路を有することを特徴とする。
【発明の効果】
【００２２】
本発明によれば、電荷転送部が列方向に転送した信号電荷に応じて出力部から出力された画素信号がAD変換回路によってAD変換されるため、アナログの画素信号の読出しレートは、全体の画素数よりも少ない列方向の画素数に応じたレートになる。このため、アナログ信号の読出しレートを低減することができる。また、同一列の複数の画素で生成された信号電荷が画素から同時に電荷転送部に転送されるので、グローバルシャッタ機能を実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。
【図２】本発明の第1の実施形態に係る撮像装置の模式断面図である。
【図３】本発明の第1の実施形態に係るPD回路部の構成を示すブロック図である。
【図４】本発明の第1の実施形態に係るPD回路部の構成を示すブロック図である。
【図５】本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。
【図６】本発明の第1の実施形態に係る撮像装置の構成を示すブロック図である。
【図７】本発明の第2の実施形態に係る撮像装置の構成を示すブロック図である。
【図８】従来例に係る撮像装置の構成を示すブロック図である。
【発明を実施するための形態】
【００２４】
以下、図面を参照し、本発明の実施形態を説明する。
【００２５】
（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態に係る撮像装置の構成の一例を示している。図1に示す撮像装置は、第1の基板に形成されたPD回路部1、第2の基板に形成されたRO回路部2、および第3の基板に形成されたDRV回路部3を有する。
【００２６】
PD回路部1は、画素部10、出力部15、および第1の接続部19を有する。画素部10は画素13および電荷転送部14を有する。画素部10では、複数の画素13が行列状に配置されている。画素13は、入射光量に応じた信号電荷を生成する光電変換素子を有する。電荷転送部14は画素部10の列毎に配置されている。電荷転送部14は同一列の複数の画素13に接続されており、同一列の複数の画素13で生成された信号電荷が画素13から電荷転送部14に同時に入力される。電荷転送部14は、入力された信号電荷を列方向に転送する。上記のように、電荷転送部14は、IT（=Interline Transfer）-CCDのように構成されている。
【００２７】
出力部15および第1の接続部19は画素部10の列毎に配置されている。出力部15は、対応する列の電荷転送部14と接続されており、電荷転送部14が転送した信号電荷に応じた画素信号を出力する。出力部15の構成として、信号電荷を電圧信号に変換する電荷検出部（FD）、電荷検出部をリセットするリセット部、電荷検出部の電圧を増幅して出力する増幅用トランジスタを有する、一般的なソースフォロワが好適である。出力部15をソースフォロワで構成した場合、ソースフォロワの定電流源は、PD回路部1と RO回路部2のどちら側に形成しても構わない。尚、この構成に限る必要はない。出力部15からは、リセット時の信号電荷に応じたリセットレベルと、入射光量に応じてリセット時の信号電荷に重畳した信号電荷に応じた信号レベルとが出力される。第1の接続部19は、PD回路部1の端部に設けられており、対応する列の出力部15と接続されている。
【００２８】
RO回路部2は、第2の接続部20およびAD変換回路21を有する。第2の接続部20およびAD変換回路21は画素部10の列毎に配置されている。第2の接続部20は、RO回路部2の端部に設けられており、対応する列の第1の接続部19と接続されている。AD変換回路21は、対応する列の第2の接続部20と接続されており、PD回路部1から出力されたリセットレベルおよび信号レベルの各画素信号をAD変換し、デジタルデータを生成する。AD変換回路21は、信号レベルに対応したデジタルデータからリセットレベルに応じたデジタルデータを減算する減算回路を有しているが、図8の出力部1017と同様の回路を設け、その回路が減算回路を有していてもよい。AD変換回路21の構成として、例えばSS（=Single Slope）型AD変換回路や、図8に示したtdcSS（=time to digital converter Single Slope）型AD変換回路が好適である。尚、この構成に限る必要はない。AD変換回路21で生成されたデジタルデータの減算結果のデータは水平転送線22に出力され、RO回路部2から出力される。
【００２９】
DRV回路部3は、PD回路部1およびRO回路部2を駆動するための制御信号を生成する駆動回路30を有する。
【００３０】
図2は、PD回路部1が形成された第1の基板100、RO回路部2が形成された第2の基板200、DRV回路部3が形成された第3の基板300の断面を模式的に示している。第1の基板100と第2の基板200は対向しており、両者の間に例えばマイクロバンプ40が形成されている。第1の基板100の表面側に画素部10が設けられ、第1の基板100の裏面側に第1の接続部19が設けられる。また、第2の基板200の表面側に第2の接続部20が設けられる。第1の接続部19および第2の接続部20はマイクロバンプ40に接続されている。第1の基板100および第2の基板200には、第3の基板300のDRV回路部3からの制御信号が供給される。尚、この構成に限る必要はない。
【００３１】
次に、本例の動作について説明する。PD回路部1では、撮像の開始から所定の時間が経過した後、画素部10の各画素13で生成された、入射光量に応じた信号電荷が一括して電荷転送部14に転送される。これにより、画素信号の生成の同時性が可能となる。電荷転送部14に転送された信号電荷は、画素部10の行単位の転送により、対応する列の出力部15に順次転送される。
【００３２】
出力部15は、1回目の出力動作で、電荷検出部をリセットしたときの信号電荷に基づくリセットレベルを出力し、その後、2回目の出力動作で、リセット時の信号電荷に対して画素13から転送された信号電荷が重畳した信号電荷に応じた信号レベルを出力する。2回目の出力動作では、画素部10の行単位で順次、信号レベルが出力される。
【００３３】
AD変換回路21は、1回目の出力動作に応じて、1回目のAD変換を行い、リセットレベルに応じたデジタルデータを取得する。続いて、AD変換回路21は、2回目の出力動作に応じて、2回目のAD変換を行い、信号レベルに応じたデジタルデータを取得する。続いて、AD変換回路21は、減算回路において、2回目のAD変換で得られたデジタルデータから1回目のAD変換で得られたデジタルデータを減算することで、信号成分（信号レベルからリセットレベルを減算した成分）に応じたデジタルデータを取得する。画素部10の1行分に対応する信号レベルに対するAD変換および減算が画素部10の全ての行について行われることで、2次元画像が生成される。AD変換回路21で生成された2次元画像のデータは水平転送線22に順次出力される。
【００３４】
次に、本実施形態の変形例を説明する。図3および図4はPD回路部1の構成の他の一例を示している。図3では、画素部10の下側に電荷転送部14が配置されており、各列の電荷転送部14は図中の一番下の画素13に接続されている。それぞれの画素13で生成された信号電荷は順次、列方向に隣接する画素13または電荷転送部14に転送される。電荷転送部14は、対応する列の画素13から順次入力される信号電荷を列方向に順次転送し、出力部15に出力する。上記のように、PD回路部1は、FT（=Frame Transfer）-CCDのように構成されていてもよい。
【００３５】
図4では、電荷転送部14は第1の電荷転送部14aおよび第2の電荷転送部14bで構成されている。第1の電荷転送部14aは同一列の複数の画素13に接続されており、同一列の複数の画素13で生成された信号電荷が画素13から第1の電荷転送部14aに同時に入力される。第1の電荷転送部14aは、入力された信号電荷を列方向に転送する。第2の電荷転送部14bは、対応する列の第1の電荷転送部14aに接続されており、第1の電荷転送部14aから順次入力される信号電荷を列方向に順次転送し、出力部15に出力する。上記のように、PD回路部1は、FIT=Frame Interline Transfer）-CCDのように構成されていてもよい。
【００３６】
図5は、撮像装置の構成の他の一例を示している。PD回路部1において、複数個（2個）の出力部15に対して1個の割合で第1の接続部19が設けられているとともに、出力部15および第1の接続部19を接続するスイッチ16が設けられている。スイッチ16は、オン／オフを切り替えることが可能である。同一の第1の接続部19に接続された2個のスイッチ16のうちの一方がオン、他方がオフとなることにより、複数個（2個）の出力部15のうちの1個の出力部15が選択され、選択された出力部15から出力された画素信号が第1の接続部19に出力される。また、RO回路部2において、第1の接続部19と同じ数の第2の接続部20およびAD変換回路21が設けられている。図5に示す撮像装置では、図1に示す撮像装置と比較して、第1の接続部19および第2の接続部20の数が少なくなるので、マイクロバンプ等のピッチを大きくすることなどが可能となり、PD回路部1とRO回路部2の接続が容易となる。尚、この構成に限る必要はない。
【００３７】
図6は、撮像装置の構成の他の一例を示している。図6では、PD回路部1およびRO回路部2は第4の基板400に配置されている。このように、第1の接続部19および第2の接続部20を設けることなく、PD回路部1およびRO回路部2を同一の基板に形成してもよい。
【００３８】
上述したように、本実施形態によれば、電荷転送部14が列方向に転送した信号電荷に応じて出力部15から出力された画素信号がAD変換回路によってAD変換されるため、アナログの画素信号の読出しレートは、全体の画素数よりも少ない列方向の画素数に応じたレートになる。このため、アナログ信号の読出しレートを低減することができる。また、少なくとも同一列の複数の画素13を含む複数の画素13（上記の例では全ての画素13）で生成された信号電荷が画素13から同時に電荷転送部14に転送されるので、グローバルシャッタ機能を実現することができる。
【００３９】
また、本実施形態によれば、PD回路部1とRO回路部2が異なる基板に形成されているので、PD回路部1の形成に最適なプロセスを用いてPD回路部1を形成し、RO回路部2の形成に最適なプロセスを用いてRO回路部2を形成することが可能となる。つまり、各回路部の形成に最適な半導体プロセスを選択して各回路部を製造することができる。
【００４０】
また、本実施形態によれば、駆動回路30が、PD回路部1が形成されている基板およびRO回路部2が形成されている基板とは異なる基板に形成されているので、駆動回路30の形成に最適なプロセスを用いて駆動回路30を形成することが可能となる。つまり、駆動回路30の形成に最適な半導体プロセスを選択して駆動回路30を製造することができる。
【００４１】
（第2の実施形態）
次に、本発明の第2の実施形態を説明する。図7は、本実施形態に係る撮像装置の構成の一例を示している。以下、本例の構成について説明する。図1に示す撮像装置では、RO回路部2が形成されている第2の基板とは異なる第3の基板に、駆動回路30を含むDRV回路部3が形成されているが、図7に示す撮像装置では、駆動回路30は、RO回路部2と同じ第2の基板に形成されている。それ以外の構成は、図1に示す撮像装置の構成と略同様であるので説明を省略する。本例の動作についても、第1の実施形態で説明した動作と略同様であるので説明を省略する。図7では、RO回路部2と同じ第2の基板に駆動回路30が形成されているが、PD回路部1と同じ第1の基板に駆動回路30が形成されていてもよい。
【００４２】
本実施形態によれば、第1の実施形態と比較して、チップ数を低減することが可能となるので、撮像装置を小型化することができる。
【００４３】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００４４】
1  PD回路部（第1の回路部）、2   RO回路部（第2の回路部）、3   DRV回路部、10  画素部、13  画素、14  電荷転送部、14a  第1の電荷転送部、14b  第2の電荷転送部、15  出力部、16  スイッチ、19  第1の接続部、20  第2の接続部、21  AD変換回路、40  マイクロバンプ、100  第1の基板、200  第2の基板、300  第3の基板、400  第4の基板、1001  撮像装置、1002  撮像部、1003  単位画素、1005  読出電流源部、1006  アナログ部、1012  垂直選択部、1014  水平選択部、1015   ADC群、1016  列ADC部、1017  出力部、1018  クロック生成部、1018a  VCO、1019  ランプ波生成部、1020  制御部、1103  カウント部、1104  メモリー部、1108  ラッチ部、1109  比較部
【図１】
2014143577.tif 000003
【図２】
2014143577.tif 000004
【図３】
2014143577.tif 000005
【図４】
2014143577.tif 000006
【図５】
2014143577.tif 000007
【図６】
2014143577.tif 000008
【図７】
2014143577.tif 000009
【図８】
2014143577.tif 000010