(57)【要約】【課題】アームを構成するトランジスタに耐圧を超える電圧が印加されるのを抑制する。【解決手段】ブリッジ回路２のハイサイドアーム１６ａは、一対の直流バスの一方１０と出力ライン１４ａの間に直列にスタックされた複数のトランジスタＭＨ１〜ＭＨＮを含む。ドライバ２０ａは、ハイサイドアーム１６ａのオン、オフを指示する制御パルスＳ１ａを受け、ハイサイドアーム１６ａを駆動する。複数の駆動ユニット２４は、複数のトランジスタそれぞれを独立に駆動する。ｉ番目の駆動ユニット２４＿ｉは、制御パルスＳ１ａを受け、対応するトランジスタＭＨｉの両端間の電圧ＶＤＳｉに応じて、制御パルスＳ１ａの少なくとも一方のエッジを時間軸方向にシフト可能に構成される。【選択図】図２
2014143827.tif 000002
【特許請求の範囲】
【請求項１】
制御パルスに応じて、導通、遮断が切りかえ可能なスイッチ回路であって、
直列に接続された複数のトランジスタと、
前記複数のトランジスタそれぞれを独立に駆動する複数の駆動ユニットと、
を備え、
各駆動ユニットは、前記制御パルスを受け、対応するトランジスタの両端間の電圧に応じて、前記制御パルスの少なくとも一方のエッジを時間軸方向にシフト可能に構成されることを特徴とするスイッチ回路。
【請求項２】
各駆動ユニットは、対応するトランジスタの両端間の電圧が大きくなると、対応するトランジスタに出力するゲートパルスのポジティブエッジを、他のトランジスタに出力されるゲートパルスのポジティブエッジに対して相対的に前にシフトさせることを特徴とする請求項１に記載のスイッチ回路。
【請求項３】
各駆動ユニットは、対応するトランジスタの両端間の電圧が大きくなると、対応するトランジスタに出力するゲートパルスのネガティブエッジを、他のトランジスタに出力されるゲートパルスのネガティブエッジに対して相対的に後ろにシフトさせることを特徴とする請求項１または２に記載のスイッチ回路。
【請求項４】
各駆動ユニットは、対応するトランジスタの両端間の電圧に応じて、対応するトランジスタに出力するゲートパルスのパルス幅を変化させることを特徴とする請求項１から３のいずれかに記載のスイッチ回路。
【請求項５】
各駆動ユニットは、対応するトランジスタの両端間の電圧が大きくなると、対応するトランジスタに出力するゲートパルスのパルス幅を、他のトランジスタに出力されるゲートパルスのパルス幅よりも広くすることを特徴とする請求項４に記載のスイッチ回路。
【請求項６】
各駆動ユニットはそれぞれ、複数のトランジスタに入力される複数のゲートパルスのオン期間の中心を、実質的に時間軸上で揃えた状態で、各ゲートパルスのパルス幅を変化させることを特徴とする請求項５に記載のスイッチ回路。
【請求項７】
各駆動ユニットは、
前記制御パルスに異なる遅延量を与えて複数の遅延制御パルスを生成する遅延回路と、
対応するトランジスタの両端間の電圧に応じて、前記複数の遅延制御パルスのうち２個を選択するセレクタと、
前記セレクタにより選択された２個の前記遅延制御パルスの論理和を生成し、対応するトランジスタに出力する論理ゲートと、
を含むことを特徴とする請求項１から６のいずれかに記載のスイッチ回路。
【請求項８】
一対の直流バスと、
出力ラインと、
前記一対の直流バスの一方と前記出力ラインの間に設けられたハイサイドアームと、
前記一対の直流バスの他方と前記出力ラインの間に設けられたローサイドアームと、
を備え、
前記ハイサイドアームおよび前記ローサイドアームの少なくとも一方は、請求項１から７のいずれかに記載のスイッチ回路を含むことを特徴とするブリッジ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ回路に関する。
【背景技術】
【０００２】
放電管などの容量性負荷、あるいはトランス、インダクタ、モータなどの誘導性負荷を駆動するために、ブリッジ回路が使用される。ブリッジ回路は、一対の直流バス（ＤＣバス）の間に直列に設けられたハイサイドアームおよびローサイドアームを有し、それらを相補的にスイッチングすることにより、２つのアームの接続点に接続された負荷に、ハイレベル電圧とローレベル電圧の間をスイッチングする矩形波状のスイッチング電圧を供給する。
【０００３】
ハイサイドアームおよびローサイドアームは、ＦＥＴ（Field Effect Transistor）あるいはＩＧＢＴなどのトランジスタを用いて構成される。ハイサイドアームおよびローサイドアームは、それぞれオフの期間において、その両端間（ドレインソース間）に、一対のＤＣバスの間の直流電圧が印加される。したがって直流電圧が、トランジスタのドレインソース間耐圧を超える場合、ハイサイドアーム、ローサイドアームそれぞれを、複数のトランジスタを直列にスタックして形成する必要がある。これにより、各トランジスタには、直流電圧が分圧して印加される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−４０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、各アームを複数のトランジスタ（トランジスタモジュール）を用いて構成する場合に、レイアウトを完全に対称とすることは難しく、またトランジスタごとに分担する電位が異なることから、トランジスタごとに、オン、オフのタイミング、スルーレート、スイッチング速度などがばらつく恐れがある。その結果、複数のトランジスタに均一に電圧を分配させることが困難となり、あるトランジスタに耐圧を超える電圧が印加される恐れがある。
【０００６】
このような問題は、ブリッジ回路のアームに限らず、高耐圧が印加されるスイッチ回路において発生しうる。
【０００７】
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、トランジスタに耐圧を超える電圧が印加されるのを抑制可能なスイッチ回路の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、制御パルスに応じて、導通、遮断が切りかえ可能なスイッチ回路に関する。スイッチ回路は、直列に接続された複数のトランジスタと、複数のトランジスタそれぞれを独立に駆動する複数の駆動ユニットと、を備える。各駆動ユニットは、制御パルスを受け、対応するトランジスタの両端間の電圧に応じて、制御パルスの少なくとも一方のエッジを時間軸方向にシフト可能に構成される。
【０００９】
この態様によると、スイッチ回路を構成する複数のトランジスタそれぞれの両端間の電圧を監視し、あるトランジスタにおいて両端間の電圧が大きくなると、それに対するゲートパルスのエッジのタイミングを、他のトランジスタに対するゲートパルスのエッジのタイミングに対して相対的に変化させることにより、そのトランジスタの両端間の電圧を低下させることができ、耐圧を超えるのを抑制できる。
【００１０】
各駆動ユニットは、対応するトランジスタの両端間の電圧が大きくなると、対応するトランジスタに出力するゲートパルスのポジティブエッジ（前縁、すなわちオン遷移）を、他のトランジスタに出力されるゲートパルスのポジティブエッジに対して相対的に前にシフトさせてもよい。
両端間の電圧が大きくなったトランジスタを、その他のトランジスタに比べて早くオンさせることにより、そのトランジスタの両端間の電圧を低下させることができる。
【００１１】
各駆動ユニットは、対応するトランジスタの両端間の電圧が大きくなると、対応するトランジスタに出力するゲートパルスのネガティブエッジ（後縁、すなわちオフ遷移）を、他のトランジスタに出力されるゲートパルスのネガティブエッジに対して相対的に後ろにシフトさせてもよい。
両端間の電圧が大きくなったトランジスタを、その他のトランジスタに比べて遅くオフさせることにより、そのトランジスタの両端間の電圧を低下させることができる。
【００１２】
各駆動ユニットは、対応するトランジスタの両端間の電圧に応じて、対応するトランジスタに出力するゲートパルスのパルス幅を変化させてもよい。
【００１３】
各駆動ユニットは、対応するトランジスタの両端間の電圧が大きくなると、対応するトランジスタに出力するゲートパルスのパルス幅を、他のトランジスタに出力されるゲートパルスのパルス幅よりも広くしてもよい。
【００１４】
各駆動ユニットはそれぞれ、複数のトランジスタに入力される複数のゲートパルスのオン期間の中心を、実質的に時間軸上で揃えた状態で、各ゲートパルスのパルス幅を変化させてもよい。
【００１５】
各駆動ユニットは、制御パルスに異なる遅延量を与えて複数の遅延制御パルスを生成する遅延回路と、対応するトランジスタの両端間の電圧に応じて、複数の遅延制御パルスのうち２個を選択するセレクタと、セレクタにより選択された２個の遅延制御パルスの論理和を生成し、対応するトランジスタに出力する論理ゲートと、を含んでもよい。
【００１６】
本発明の別の態様は、ブリッジ回路に関する。ブリッジ回路は、一対の直流バスと、
出力ラインと、一対の直流バスの一方と出力ラインの間に設けられたハイサイドアームと、一対の直流バスの他方と出力ラインの間に設けられたローサイドアームと、を備える。ハイサイドアームおよびローサイドアームの少なくとも一方は、上述のスイッチ回路を含む。
この態様によれば、一対の直流バスの間の電圧が高い場合に、アームを、複数のトランジスタをスタックして構成し、各トランジスタに印加される電圧が耐圧を超えるのを防止できる。
【００１７】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１８】
本発明のある態様によれば、トランジスタに耐圧を超える電圧が印加されるのを抑制できる。
【図面の簡単な説明】
【００１９】
【図１】実施の形態に係るブリッジ回路の構成を示す回路図である。
【図２】ブリッジ回路を構成するスイッチ回路ＳＷの具体的な構成を示す回路図である。
【図３】ブリッジ回路のハイサイドアームの具体的な構成例を示す図である。
【図４】ハイサイドドライバの駆動ユニットの構成例を示す図である。
【図５】図４の駆動ユニットの動作を示すタイムチャートである。
【図６】ＣＯ２レーザの構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２１】
図１は、実施の形態に係るブリッジ回路の構成を示す回路図である。図１のブリッジ回路２は、いわゆるＨブリッジ回路（フルブリッジ回路ともいう）である。ブリッジ回路２は、コントローラ４からの制御パルスＳ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂに応じて、負荷６の両端間に、矩形状の出力電圧ＶＯＵＴを印加する。
【００２２】
ブリッジ回路２は、一対の直流バス１０、１２、出力ライン１４ａ、１４ｂ、２個のハイサイドアーム１６ａ、１６ｂ、２個のローサイドアーム１８ａ、１８ｂ、２個のハイサイドドライバ２０ａ、２０ｂ、２個のローサイドドライバ２２ａ、２２ｂ、を備える。ハイサイドアーム１６ａとハイサイドドライバ２０ａのセット、ハイサイドアーム１６ｂとハイサイドドライバ２０ｂのセット、ローサイドアーム１８ａとローサイドドライバ２２ａのセット、ローサイドアーム１８ｂとローサイドドライバ２２ｂのセット、をそれぞれ、第１スイッチ回路ＳＷ１〜第４スイッチ回路ＳＷ４という。
【００２３】
一対の直流バス１０と１２の間には、図示しない電源から、高電圧の直流電圧ＶＤＣが供給される。
【００２４】
出力ライン１４ａ、１４ｂは、負荷６の両端と接続される。ハイサイドアーム１６ａは、一対の直流バスの一方１０と、出力ライン１４ａの間に、ハイサイドアーム１６ｂは、一対の直流バスの一方１０と、出力ライン１４ｂの間に設けられる。ローサイドアーム１８ａは、一対の直流バスの他方１２と、出力ライン１４ａの間に、ローサイドアーム１８ｂは、一対の直流バスの他方１２と、出力ライン１４ｂの間に設けられる。
【００２５】
コントローラ４は、ハイサイドアーム１６ａ、１６ｂ、ローサイドアーム１８ａ、１８ｂそれぞれのオン、オフ状態を示す制御パルスＳ１ａ、Ｓ２ａ、Ｓ１ｂ、Ｓ２ｂを生成する。本実施の形態において、制御パルスのハイレベルは、アームのオンに、ローレベルはアームのオフに対応する。
【００２６】
ハイサイドドライバ２０ａは、制御パルスＳ１ａにもとづいて、ハイサイドアーム１６ａをスイッチングする。ハイサイドドライバ２０ｂは、制御パルスＳ１ｂにもとづいて、ハイサイドアーム１６ｂをスイッチングする。
ローサイドドライバ２２ａは、制御パルスＳ２ａにもとづいて、ローサイドアーム１８ａをスイッチングする。ローサイドドライバ２２ｂは、制御パルスＳ２ｂにもとづいて、ローサイドアーム１８ｂをスイッチングする。
【００２７】
コントローラ４は、ハイサイドアーム１６ａとローサイドアーム１８ｂがオン、ハイサイドアーム１６ｂとローサイドアーム１８ａがオフする第１状態と、ハイサイドアーム１６ａとローサイドアーム１８ｂがオフ、ハイサイドアーム１６ｂとローサイドアーム１８ａがオンする第２状態と、を交互に繰り返す。第１状態において出力ライン１４ａには、ハイレベル電圧（ＶＤＣ）が、出力ライン１４ｂにはローレベル電圧（ＶＧＮＤ）が発生し、第２状態において出力ライン１４ａには、ローレベル電圧（ＶＧＮＤ）が、出力ライン１４ｂにはハイレベル電圧（ＶＧＮＤ）が発生する。
【００２８】
以上がブリッジ回路２の構成である。
図２は、ブリッジ回路２を構成するスイッチ回路ＳＷの具体的な構成を示す回路図である。図２には、ハイサイドアーム１６ａおよびハイサイドドライバ２０ａのセット、すなわち第１スイッチ回路ＳＷ１のみが示される。ハイサイドアーム１６ｂとハイサイドドライバ２０ｂのセット（第２スイッチ回路ＳＷ２）、ローサイドアーム１８ａとローサイドドライバ２２ａのセット（第３スイッチ回路ＳＷ３）、ローサイドアーム１８ｂとローサイドドライバ２２ｂのセット（第４スイッチ回路ＳＷ４）も、図２と同様に構成される。
【００２９】
ハイサイドアーム１６ａは、一対の直流バスの一方１０と出力ライン１４ａの間に直列にスタックされた複数Ｎ個（Ｎは２以上の整数）のトランジスタＭＨ１〜ＭＨＮを含む。各トランジスタＭＨは、並列に接続された複数のトランジスタを含んでもよい。
【００３０】
電圧検出部３０＿１〜３０＿Ｎは、トランジスタＭＨ１〜ＭＨＮに対応して設けられる。ｉ番目（１≦ｉ≦Ｎ）の電圧検出部３０＿ｉは、対応するトランジスタＭＨｉの両端間の電圧（ドレインソース間電圧）を監視し、それに応じたデジタルの検出信号Ｓ３ｉを生成する。
【００３１】
ハイサイドドライバ２０ａは、トランジスタＭＨ１〜ＭＨＮに対応して設けられた複数の駆動ユニット２４＿１〜２４＿Ｎを含む。駆動ユニット２４＿１〜２４＿Ｎは、それぞれが独立したゲートパルスＳ４１〜Ｓ４Ｎを生成し、対応するトランジスタＭＨ１〜ＭＨＮを駆動する。
【００３２】
ｉ番目（１≦ｉ≦Ｎ）の駆動ユニット２４＿ｉは、制御パルスＳ１ａを受け、対応するトランジスタＭＨｉの両端間の電圧、すなわち検出信号Ｓ３ｉに応じて、制御パルスＳ１ａのポジティブエッジとネガティブエッジの少なくとも一方を時間軸方向にシフトすることにより、ゲートパルスＳ４ｉを生成する。
【００３３】
以下、ゲートパルスＳ４の生成方法について説明する。
【００３４】
（制御１）
各駆動ユニット２４＿ｉは、対応するトランジスタＭＨｉの両端間の電圧が大きくなると、対応するトランジスタＭＨｉに出力するゲートパルスＳ４ｉのポジティブエッジ（すなわちオン遷移）のタイミングを、他のトランジスタＭＨｊ≠ｉに出力されるゲートパルスＳ４ｊ≠ｉのポジティブエッジに対して、相対的に前にシフトさせる。
【００３５】
この制御では、両端間の電圧が大きくなったトランジスタが、その他のトランジスタに比べて早くにオンすることになる。これにより、早くオンした期間において、そのトランジスタを介してドレインソース間の容量を放電することで、自身の両端間の電圧を低下させることができる。
【００３６】
（制御２）
各駆動ユニット２４＿ｉは、対応するトランジスタＭＨｉの両端間の電圧が大きくなると、対応するトランジスタＭＨｉに出力するゲートパルスＳ４ｉのネガティブエッジ（すなわちオフ遷移）のタイミングを、他のトランジスタＭＨｊ≠ｉに出力されるゲートパルスＳ４ｊ≠ｉのネガティブエッジに対して相対的に後ろにシフトさせる。
【００３７】
この制御により、両端間の電圧が大きくなったトランジスタが、その他のトランジスタに比べて遅くにオフすることになる。これにより、オンが長く持続した期間において、そのトランジスタを介してドレインソース間の容量を放電することで、自身の両端間の電圧を低下させることができる。
【００３８】
（制御３）
各駆動ユニット２４＿ｉは、対応するトランジスタＭＨｉの両端間の電圧が大きくなると、対応するトランジスタＭＨｉに出力するゲートパルスＳ４ｉのポジティブエッジ（すなわちオン遷移）のタイミングを、他のトランジスタＭＨｊ≠ｉに出力されるゲートパルスＳ４ｊ≠ｉのポジティブエッジに対して、相対的に前にシフトさせるとともに、ゲートパルスＳ４ｉのネガティブエッジのタイミングを、他のゲートパルスＳ４ｊ≠ｉのネガティブエッジに対して相対的に後ろにシフトさせる。
【００３９】
この制御を別の観点からみると、各駆動ユニット２４＿ｉは、対応するトランジスタＭＨｉの両端間の電圧に応じて、対応するトランジスタＭＨｉに出力するゲートパルスＳ４ｉのパルス幅を変化させるとも言える。さらに言えば、各駆動ユニット２４＿ｉは、対応するトランジスタＭＨｉの両端間の電圧が大きくなると、ゲートパルスＳ４ｉのパルス幅を、他のトランジスタに出力されるゲートパルスＳ４ｊ≠ｉのパルス幅よりも広くすると言える。
【００４０】
これにより、制御１、制御２が併用されることとなり、あるトランジスタの両端間の電圧が大きくなると、それに対するゲートパルスのパルス幅が長くなり、自身によりドレインソース間容量を放電することで、両端間の電圧を低下させることができる。
【００４１】
制御３において、複数の駆動ユニット２４＿１〜２４＿Ｎはそれぞれ、複数のトランジスタＭＨ１〜ＭＨＮに入力される複数のゲートパルスＳ４１〜Ｓ４Ｎのオン期間の中心を、実質的に時間軸上で揃えた状態で、各ゲートパルスのパルス幅を変化させることが望ましい。
【００４２】
なお、複数のトランジスタＭＨ１〜ＭＨＮすべてのゲートパルスＳ４１〜Ｓ４Ｎについて、エッジのタイミングを制御すると、系が不安定になる恐れがある。そこで、複数のトランジスタＭＨ１〜ＭＨＮのうちひとつＭＨｋ（１≦ｋ≦Ｎ）を基準とし、基準となるゲートパルスＳ４ｋについては、トランジスタＭＨｋの両端間の電圧に応じたタイミング制御を行わないこととしてもよい。
【００４３】
図３は、ブリッジ回路２のハイサイドアーム１６ａの具体的な構成例を示す図である。ハイサイドアーム１６ａは、Ｎ＝２個のハイサイドトランジスタＭＨ１、ＭＨ２を含む。
【００４４】
複数のハイサイドトランジスタＭＨ１、ＭＨ２は同様に構成されるため、代表としてハイサイドトランジスタＭＨ１について説明する。ハイサイドトランジスタＭＨ１は、インピーダンスを小さくするために、並列に接続された複数（３個）のＦＥＴ５０を含む。各ＦＥＴ５０のドレインソース間には、ボディダイオード５２が存在する。また各ＦＥＴ５０と直列に、ダイオード５４が設けられる。
【００４５】
ショットキーバリアダイオードＤ１は、カソードが高電位側となる向きで、ダイオード５４およびＦＥＴ５０の両端間に並列に接続される。
【００４６】
ダイオード５４およびＦＥＴ５０の両端間には、スナバ回路６０が設けられる。スナバ回路６０は、複数のコンデンサＣ１〜Ｃ３、抵抗Ｒ１、Ｒ２およびダイオードＤ２を含む。スナバ回路６０の構成は特に限定されず、ＲＣスナバ回路、ＲＣＤスナバ回路など、さまざまな回路を利用しうる。
【００４７】
いま、トランジスタＭＨ１の両端間の電圧をＶＤＳ１とする。ダイオードＤ２の順方向電圧をＶｆとすると、抵抗Ｒ２の両端間の電圧ＶＲ２は、
ＶＲ２＝（ＶＤＳ１−Ｖｆ）×Ｒ２／（Ｒ１＋Ｒ２）
で与えられ、トランジスタＭＨ１の両端間の電圧ＶＤＳ１に応じている。電圧検出部３０＿１は、たとえばＡ／Ｄコンバータであり、抵抗Ｒ２の両端間の電圧ＶＲ２をデジタルの検出信号Ｓ３１に変換する。
【００４８】
ハイサイドアーム１６ｂおよびローサイドアーム１８ａ、１８ｂも、図３と同様に構成される。
【００４９】
図４は、ハイサイドドライバ２０ａの駆動ユニット２４の構成例を示す図である。駆動ユニット２４は、遅延回路４０、エンコーダ４２、セレクタ４４、論理ゲート４６、を含む。
【００５０】
遅延回路４０は、制御パルスＳ１ａに異なる遅延量を与えて複数Ｍ個の遅延制御パルスＳ５１〜Ｓ５Ｍを生成する。図４にはＭ＝５の場合が例示される。遅延回路４０の構成は特に限定されないが、たとえば遅延回路４０は、所定の単位遅延を発生させる遅延素子を複数個、多段に接続し、各遅延素子ごとに、信号取り出し用のタップを設けた構成としてもよい。
【００５１】
セレクタ４４は、制御パルスＳ１ａ（遅延量ゼロの遅延制御パルスＳ５０）および複数の遅延制御パルスＳ５１〜Ｓ５Ｍを受け、その中から重複を許して２個を選択する。論理ゲート４６は、セレクタ４４により選択された２個の遅延制御パルスＳ５の論理和を生成し、ゲートパルスＳ４として出力する。
【００５２】
エンコーダ４２は、対応する検出信号Ｓ３を受け、対応するトランジスタの両端間の電圧に応じて、セレクタ４４が選択すべき２個の遅延制御パルスＳ５を決定し、２個を指示する制御信号Ｓ６を、セレクタ４４に出力する。
【００５３】
図５は、図４の駆動ユニット２４の動作を示すタイムチャートである。図５には、上述の制御３が示される。遅延回路４０によって、ゲートパルスＳ１に対して異なる遅延τ１〜τ５が与えられた複数の遅延制御パルスＳ５１〜Ｓ５Ｍが生成される。
【００５４】
エンコーダ４２によって、検出信号Ｓ３、すなわちトランジスタＭＨのドレインソース間電圧ＶＤＳに応じて、複数の遅延制御パルスＳ５０〜Ｓ５Ｍから２個が選択され、それらの論理和により、ゲートパルスＳ４が生成される。ゲートパルスＳ４は、複数の遅延制御パルスＳ５０〜Ｓ５Ｍのうち、中央のＳ５３を基準として生成される。検出信号Ｓ３（Ｖｄｓ）が小さいときには、基準となる遅延制御パルスＳ５３が選択される。検出信号Ｓ３（ＶＤＳ）が大きくなるに従い、ゲートパルスＳ４のポジティブエッジを進め、ネガティブエッジを徐々に遅らせる。このときポジティブエッジとネガティブエッジは、交互にシフトさせることが望ましい。これにより、ゲートパルスＳ４のオン時間の中心を、実質的に時間軸上で実質的に揃えつつ、パルス幅を広げることができる。
【００５５】
以上が駆動ユニット２４の動作である。続いて、ブリッジ回路２全体の動作を説明する。
ハイサイドアーム１６ａに着目する。ハイサイドアーム１６ａを形成するすべてのトランジスタＭＨ１〜ＭＨＮに均等に電圧が分配されず、あるトランジスタＭＨｉに電圧が集中すると、つまりあるトランジスタＭＨｉの両端間の電圧ＶＤＳが大きくなると、検出信号Ｓ３が大きくなる。そうすると、そのトランジスタＭＨｉに対応する駆動ユニット２４＿ｉは、そのトランジスタＭＨｉに対するゲートパルスＳ４ｉのオン遷移を早め、および／または、オフ遷移を遅らせる。
【００５６】
電圧が大きなトランジスタＭＨｉのオン遷移を早めることで、トランジスタＭＨｉのドレインソース間容量が、他のトランジスタＭＨのドレインソース間容量よりも先に放電されるため、トランジスタＭＨｉの両端間の電圧が、他のトランジスタのそれに対して相対的に小さくなるようにフィードバックがかかり、すべてのトランジスタＭＨ１〜ＭＨＮの電圧を均一化することができる。
【００５７】
同様に、電圧が大きなトランジスタＭＨｉのオフ遷移を遅らせることで、トランジスタＭＨｉのドレインソース間容量が、他のトランジスタＭＨのドレインソース間容量の放電が終了した後も、引き続き放電されるため、トランジスタＭＨｉの両端間の電圧が、他のトランジスタのそれに対して相対的に小さくなるようにフィードバックがかかり、すべてのトランジスタＭＨ１〜ＭＨＮの電圧を均一化することができる。
【００５８】
以上がブリッジ回路２の動作である。続いて、ブリッジ回路２の用途を説明する。
ブリッジ回路２は、たとえばＣＯ２レーザに利用できる。図６は、ＣＯ２レーザの構成を示す図である。ＣＯ２レーザ５００は、放電電極５０２と、駆動装置５０４を備える。駆動装置は、サイリスタ整流器５０６、Ｈブリッジ回路５０８、トランス５１０、ダイオード整流器５１２、５１４、Ｈブリッジ２を備える。
【００５９】
サイリスタ整流器５０６は、商用３相交流電圧を平滑、整流する。Ｈブリッジ回路５０８は、平滑化された直流電圧を、台形の交流電圧に変換する。トランス５１０は、Ｈブリッジ回路５０８により生成された交流電圧を昇圧する。昇圧された交流電圧は、ダイオード整流器５１２、５１４によって、正および負の直流電圧に変換される。ダイオード整流器５１２の出力は、ブリッジ回路２のＤＣバス１０と接続され、ダイオード整流器５１４の出力は、ブリッジ回路２のＤＣバス１２と接続される。
【００６０】
ブリッジ回路２の構成は、上述した通りであり、その出力ライン１４ａ、１４ｂには、放電電極５０２が接続される。ブリッジ回路２がスイッチングすることにより、放電電極５０２の対向電極に、交流の高電圧が印加され、放電電極５０２の間のＣＯ２ガスにプラズマが発生する。
【００６１】
以上がＣＯ２レーザの構成である。図６の構成において、ブリッジ回路２のＤＣバス１０、１２の間には、数ｋＶの直流電圧が印加される。かかる構成において、ブリッジ回路２の内部の各アーム１６ａ、１６ｂ、１８ａ、１８ｂそれぞれ、複数のトランジスタをスタックして構成し、複数のトランジスタの両端間の電圧を均一化することで、装置の信頼性を高めることができる。
【００６２】
以上、本発明について、いくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６３】
（変形例１）
実施の形態では、スタックするトランジスタの個数Ｎ＝２の場合を説明したが、トランジスタの個数Ｎは３以上であってもよく、ブリッジ回路２のＤＣバス間の直流電圧と、各トランジスタの耐圧を考慮して定めればよい。
【００６４】
（変形例２）
実施の形態では、Ｈブリッジ回路について説明したが、本発明はハーフブリッジにも適用可能である。
【００６５】
（変形例３）
ブリッジ回路２の用途は、特に限定されず、上述のＣＯ２レーザ以外にも利用可能である。
【００６６】
（変形例４）
さらには、本発明に係るスイッチ回路の用途は、ブリッジ回路にも限定されず、高電圧が印加されえるさまざまな用途に利用可能である。
【符号の説明】
【００６７】
２…ブリッジ回路、４…コントローラ、６…負荷、１０，１２…直流バス、１４ａ，１４ｂ…出力ライン、１６…ハイサイドアーム、１８…ローサイドアーム、２０…ハイサイドドライバ、２２…ローサイドドライバ、２４…駆動ユニット、３０…電圧検出部、４０…遅延回路、４２…エンコーダ、４４…セレクタ、４６…論理ゲート。
【図１】
2014143827.tif 000003
【図２】
2014143827.tif 000004
【図３】
2014143827.tif 000005
【図４】
2014143827.tif 000006
【図５】
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【図６】
2014143827.tif 000008