(57)【要約】【課題】半導体可変遅延器の数量を最小構成に抑えつつ、半導体可変遅延器の最小分解能に応じた精度で大きな遅延時間を設定可能とする。【解決手段】入力シリアルデータはカスケード結合の半導体可変遅延器１０１〜１０ｍで順次指定の時間遅延され、復元器２００にてクロック信号が復元され、復元クロック信号に基づいてシリアルデータが出力される。このシリアルデータは復元クロック信号に基づいてパラレルデータに変換され（２０２）リングメモリ２０４に記憶される。制御器２０５は、リングメモリ２０４に対するデータの書き込みから読み出しまでの時間により出力に遅延を生じさせる。リングメモリ２０４から読み出されるパラレルデータは復元クロック信号に基づいてシリアルデータに変換され出力される。上記半導体可変遅延器の遅延時間およびリングメモリ２０４の書き込み・読み出しタイミングを要求遅延時間に合わせて制御する。【選択図】図１
2014096750.tif 000002
【特許請求の範囲】
【請求項１】
入力されたシリアルデータを互いにカスケード結合された複数の半導体可変遅延器で順次指定の時間遅延して出力する第１の遅延手段と、
前記第１の遅延手段から出力されるシリアルデータからクロック信号を復元すると共に復元されたクロック信号に基づくタイミングでシリアルデータを出力する復元器と、
前記復元器から出力されるシリアルデータを前記クロック信号に基づいてパラレルデータに変換するシリアル−パラレル変換器と、
前記シリアル−パラレル変換器から出力されるパラレルデータを記憶するリングメモリ及び、前記リングメモリに対する前記パラレルデータの書き込み／読み出しを管理するリングメモリアクセス制御器を備え、前記書き込みから読み出しまでの時間により出力の遅延を生じさせる第２の遅延手段と、
前記リングメモリから読み出されるパラレルデータを前記クロック信号に基づいてシリアルデータに変換するパラレル−シリアル変換器と、
前記第１の遅延手段の複数の半導体可変遅延器それぞれの遅延時間および前記リングメモリアクセス制御器の書き込み・読み出しタイミングを要求遅延時間に合わせて制御する遅延時間制御器と
を具備することを特徴とした可変遅延装置。
【請求項２】
前記遅延時間制御器は、
要求遅延時間と前記複数の半導体可変遅延器それぞれの最大遅延時間の総和時間との大小関係を比較し、
前記要求遅延時間が前記総和時間より小さい場合には、前記要求遅延時間に合わせて前記複数の半導体可変遅延器それぞれの遅延時間を設定し、
前記要求遅延時間が前記総和時間より大きい場合には、前記要求遅延時間の前記総和時間を超える時間に合わせて前記リングメモリアクセス制御器に書き込み・読み出しタイミングを指示すると共に、前記総和時間を前記複数の半導体可変遅延器の遅延時間に割り振ることを特徴とする請求項１記載の可変遅延装置。
【請求項３】
入力されたシリアルデータを互いにカスケード結合された複数の半導体可変遅延器で順次指定の時間遅延させ、
前記指定の時間遅延されたシリアルデータからクロック信号を復元し、
前記復元されたクロック信号に基づいて前記シリアルデータをパラレルデータに変換し、
前記パラレルデータを記憶するリングメモリに対する前記パラレルデータの書き込み／読み出しを管理して、前記書き込みから読み出しまでの時間により出力の遅延を生じさせ、
前記リングメモリから読み出されるパラレルデータを前記クロック信号に基づいてシリアルデータに変換出力するものとし、
前記複数の半導体可変遅延器それぞれの遅延時間および前記リングメモリに対する書き込み・読み出しタイミングを要求遅延時間に合わせて制御することを特徴とした可変遅延設定方法。
【請求項４】
前記遅延時間の制御は、
前記要求遅延時間と前記複数の半導体可変遅延器それぞれの最大遅延時間の総和時間との大小関係を比較し、
前記要求遅延時間が前記総和時間より小さい場合には、前記要求遅延時間に合わせて前記複数の半導体可変遅延器それぞれの遅延時間を設定し、
前記要求遅延時間が前記総和時間より大きい場合には、前記要求遅延時間の前記総和時間を超える時間に合わせて前記リングメモリに対する書き込み・読み出しタイミングを制御すると共に、前記総和時間を前記複数の半導体可変遅延器の遅延時間に割り振ることを特徴とする請求項３記載の可変遅延設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気回路における遅延時間を変更可能な可変遅延装置および可変遅延設定方法に関する。
【背景技術】
【０００２】
従来の電気回路における可変遅延装置は、半導体可変遅延器として半導体遅延デバイスを用い、これらデバイスをカスケード結合して配置し、予め個々のデバイスに所望の遅延時間を設定して使用するものであった。例えば、１素子当り１０ｎｓ程度の遅延時間を生成可能なマイクレル社製プログラマブルディレイラインを４素子用いてカスケード結合すれば、４０ｎｓ程度の可変遅延装置を作ることができる。
【０００３】
しかしながら、半導体可変遅延器をカスケード結合する従来の方法では、必要な可変遅延時間に比例して必要な半導体可変遅延器が増加することになるため、大規模な遅延時間の可変域を要求される場合には、莫大な数のデバイスが必要となってしまうという問題があった。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】マイクレル社製プログラマブルディレイライン（http://www.micrel.com/_PDF/HBW/sy89295u.pdf）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上のように、従来の可変遅延装置では、必要な可変遅延時間に比例して必要な半導体可変遅延器が増加するため、大規模な遅延時間の可変域を実現するためには、莫大な数の半導体可変遅延器が必要になってしまうという問題があった。
そこで、本発明は、上記の課題を解決するためになされたもので、大きな遅延時間設定においても、半導体可変遅延器の個数を最小構成に押さえつつ、半導体可変遅延器の最小分解能に応じた精度で遅延時間を設定することが可能な可変遅延装置および可変遅延設定方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、本発明に係る可変遅延装置は、以下の態様で構成される。  
（１）入力されたシリアルデータを互いにカスケード結合された複数の半導体可変遅延器で順次指定の時間遅延して出力する第１の遅延手段と、前記第１の遅延手段から出力されるシリアルデータからクロック信号を復元すると共に復元されたクロック信号に基づくタイミングでシリアルデータを出力する復元器と、前記復元器から出力されるシリアルデータを前記クロック信号に基づいてパラレルデータに変換するシリアル−パラレル変換器と、前記シリアル−パラレル変換器から出力されるパラレルデータを記憶するリングメモリ及び、前記リングメモリに対する前記パラレルデータの書き込み／読み出しを管理するリングメモリアクセス制御器を備え、前記書き込みから読み出しまでの時間により出力の遅延を生じさせる第２の遅延手段と、前記リングメモリから読み出されるパラレルデータを前記クロック信号に基づいてシリアルデータに変換するパラレル−シリアル変換器と、前記第１の遅延手段の複数の半導体可変遅延器それぞれの遅延時間および前記リングメモリアクセス制御器の書き込み・読み出しタイミングを要求遅延時間に合わせて制御する遅延時間制御器とを具備する態様とする。
【０００７】
（２）（１）の構成において、前記遅延時間制御器は、要求遅延時間と前記複数の半導体可変遅延器それぞれの最大遅延時間の総和時間との大小関係を比較し、前記要求遅延時間が前記総和時間より小さい場合には、前記要求遅延時間に合わせて前記複数の半導体可変遅延器それぞれの遅延時間を設定し、前記要求遅延時間が前記総和時間より大きい場合には、前記要求遅延時間の前記総和時間を超える時間に合わせて前記リングメモリアクセス制御器に書き込み・読み出しタイミングを指示すると共に、前記総和時間を前記複数の半導体可変遅延器の遅延時間に割り振る態様とする。
【０００８】
また、本発明に係る可変遅延設定方法は、以下の態様で構成される。  
（３）入力されたシリアルデータを互いにカスケード結合された複数の半導体可変遅延器で順次指定の時間遅延させ、前記指定の時間遅延されたシリアルデータからクロック信号を復元し、前記復元されたクロック信号に基づいて前記シリアルデータをパラレルデータに変換し、前記パラレルデータを記憶するリングメモリに対する前記パラレルデータの書き込み／読み出しを管理して、前記書き込みから読み出しまでの時間により出力の遅延を生じさせ、前記リングメモリから読み出されるパラレルデータを前記クロック信号に基づいてシリアルデータに変換出力するものとし、前記複数の半導体可変遅延器それぞれの遅延時間および前記リングメモリに対する書き込み・読み出しタイミングを要求遅延時間に合わせて制御する態様とする。
【０００９】
（４）（３）において、前記遅延時間の制御は、前記要求遅延時間と前記複数の半導体可変遅延器それぞれの最大遅延時間の総和時間との大小関係を比較し、前記要求遅延時間が前記総和時間より小さい場合には、前記要求遅延時間に合わせて前記複数の半導体可変遅延器それぞれの遅延時間を設定し、前記要求遅延時間が前記総和時間より大きい場合には、前記要求遅延時間の前記総和時間を超える時間に合わせて前記リングメモリに対する書き込み・読み出しタイミングを制御すると共に、前記総和時間を前記複数の半導体可変遅延器の遅延時間に割り振る態様とする。
【発明の効果】
【００１０】
本発明では、半導体可変遅延器のほかにシリアルデータの復元クロック信号タイミングで動作するリングメモリを配置し、微小な遅延時間調整は半導体可変遅延器で、また、大きな遅延時間調整はリングメモリからのデータ読み出しで行う方式としている。これにより、遅延時間の可変域が大規模になっても、半導体可変遅延器の数量を最小構成に抑えることができ、しかもリングメモリのメモリサイズの増加のみで対応することができるため、装置コストの抑制、装置構成のシンプル化が可能となる。
【００１１】
したがって、本発明によれば、大きな遅延時間設定においても、半導体可変遅延器の数量を最小構成に抑えつつ、半導体可変遅延器の最小分解能に応じた精度で遅延時間を設定することが可能な可変遅延装置および可変遅延設定方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明に係る可変遅延装置の実施形態の構成を示すブロック図。
【図２】本発明に係る遅延時間の設定方法を示すフローチャート。
【発明を実施するための形態】
【００１３】
添付の図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は本発明の構成の例であり、本発明は、以下の実施の形態に制限されるものではない。
図１は、本発明に係る可変遅延装置の一実施形態の構成を示すブロック図である。図１において、入力端子１０から入力されたシリアルデータ（電気信号）はカスケード結合された半導体可変遅延器１０１〜１０ｍの初段に入力される。初段の半導体可変遅延器１０１の遅延出力は次段以降の半導体可変遅延器１０２，…，１０ｉ，…，１０ｍによって順次遅延出力され、最終段の半導体可変遅延器１０ｍの遅延出力はクロック信号データ信号復元器（ＣＤＲ）２００に入力される。クロック信号データ信号復元器２００は、入力されたシリアルデータからクロック信号を復元する機能を有する。ここで復元されたクロック信号ＣＬＫは、クロック信号線を通じてクロック信号分配器２０１に入力され、このクロック信号分配器２０１により、シリアル−パラレル変換器２０２およびパラレル−シリアル変換器２０３に分配供給される。
【００１４】
一方、クロック信号データ信号復元器２００は、入力されたシリアルデータから復元されたクロック信号ＣＬＫに基づいてシリアルデータの出力タイミングを調整する。この復元器２００から出力されるシリアルデータ信号は、シリアルデータ信号線を通じてシリアル−パラレル変換器２０２に入力され、クロック信号ＣＬＫに同期してｎビットパラレルデータに変換されて出力される。シリアル−パラレル変換器２０２では、シリアルデータをｎビットパラレルデータに変換すると共に、クロック信号データ信号復元器２００で再生されたクロック信号ＣＬＫのｎ分の１の周期の１／ｎ周期クロック信号を出力する。
【００１５】
ｎビットパラレルデータおよび１／ｎ周期クロック信号はリングメモリアクセス制御器２０５に入力される。このリングメモリアクセス制御器２０５は、１／ｎ周期クロック信号のタイミングに合わせてリングメモリ２０４の書き込みアドレスＰｗを増加させながら、ｎビットパラレルデータをリングメモリ２０４に書き込む。書き込みアドレスＰｗがリングメモリ２０４の終端に達した場合は、書き込みアドレスＰｗを０にクリアする。読み出しアドレスＰｒは１／ｎ周期クロック信号のタイミングに合わせて増加させる。読み出しアドレスＰｒがリングメモリ２０４の終端に達した場合は、その読み出しアドレスＰｒを０にクリアする。読み出しアドレスＰｒで指定されるリングメモリ２０４のｎビットパラレルデータは、クロック信号分配器２０１からのクロック信号ＣＬＫのタイミングに合わせてパラレル−シリアル変換器２０３でシリアルデータに変換され、出力端子２０から出力される。
【００１６】
次に、本実施形態における遅延時間の設定方法について、図２に示すフローチャートを参照して説明する。
ここでは、可変遅延時間Ｔｖの半導体可変遅延器１００がｍ個カスケード結合されているとする。また、入力端子１０に入力されるシリアルデータの伝送速度をＶｔ[Gbps]とする。なお、リングメモリアクセス制御器２０５で制御するリングメモリ２０４への書き込みアドレスをＰｗ、読み出しアドレスをＰｒとする。
【００１７】
まず、設定したい要求遅延時間をＴｄとするとき、要求遅延時間Ｔｄと半導体可変遅延器１００で設定可能な最大遅延時間（Ｔｖ×ｍ）とを工程５００にて比較する（ステップＳ１）。
工程５００における比較結果が、  
Ｔｄ  ≦  Ｔｖ×ｍ                                 （１）  
のときは、工程５０１により、半導体可変遅延器１００のみで遅延時間Ｔｄの設定を行う。この時、最大遅延時間に設定する半導体可変遅延器１００の数ｉを、  
ｉ  ＝  ＩＮＴ（Ｔｄ／Ｔｖ）                         （２）  
より計算する（ステップＳ２１）。ただし、関数ＩＮＴ（ｘ）はｘを超えない最大の整数を返す関数である。また、ｉ＋１個目の半導体可変遅延器１００に対する遅延時間Ｔｉ＋１を、  
Ｔｉ＋１  ＝  Ｔｄ  −  Ｔｖ×ｉ                     （３）  
より計算する（ステップＳ２２）。そして、ｍ個の半導体可変遅延器の最初のｉ個１００には最大遅延時間Ｔｖを設定し、ｉ＋１個目には遅延時間Ｔｉ＋１を設定する（ステップＳ２３）。
【００１８】
次に、工程５００における比較結果が、  
Ｔｄ  ＞  Ｔｖ×ｍ                                 （４）  
のときは、工程５０２により、半導体可変遅延器１００およびリングメモリ２０４にて遅延時間Ｔｄの設定を行う。
ここで、シリアルデータの伝送レートがＶ[Ｇｂｐｓ]なので、シリアルデータ１ビット当たりの時間Ｔｓは、  
Ｔｓ  ＝  １／Ｖ  [ｎｓ]                             （５）  
となる。よって、ｎビットパラレルデータの場合、読み出しアドレスＰｒにより設定できる最小遅延時間Ｔｎは、  
Ｔｎ  ＝  ｎ／Ｖ  [ｎｓ]                             （６）  
となる。
【００１９】
そこで、リングメモリアクセス制御器２０５により設定するリングメモリ２０４の読み出しアドレスＰｒと書き込みアドレスＰｗの差ｋを、  
ｋ  ＝  ＩＮＴ（Ｔｄ／Ｔｎ）                         （７）  
により計算する（ステップＳ３１）。ただし、関数ＩＮＴ（ｘ）はｘを超えない最大の整数を返す関数である。合わせて、読み出しアドレスＰｒを、時々刻々と変化する書き込みアドレスＰｗと式（７）の結果より、  
Ｐｒ  ＝  Ｐｗ  −  ｋ                               （８）  
により計算し設定する（ステップＳ３２）。
【００２０】
次に、半導体可変遅延器１００に設定しなければならない残りの設定遅延時間Ｔｒを、  
Ｔｒ  ＝  Ｔｄ  −  Ｔｎ×ｋ                         （９）  
により計算する（ステップＳ３３）。ここで、この遅延時間Ｔｒをｍ個の半導体可変遅延器１００で設定するためには、  
Ｔｎ  ≦  Ｔｖ×ｍ                                 （１０）  
となるように半導体可変遅延器１００の個数ｍおよびシリアルパラレル変換ビット数ｎを設計しておく必要がある。Ｔｒは式（７）および（９）の計算結果であるから常に、  
Ｔｒ  ＜  Ｔｎ                                     （１１）  
が成り立つ。よって、  
Ｔｒ  ＜  Ｔｖ×ｍ                                 （１２）  
となることから、工程５０１におけるＴｄを  
Ｔｄ  ＝  Ｔｒ                                     （１３）  
と設定し（ステップＳ３４）、ｍ個の半導体可変遅延器１００への遅延時間設定の工程５０１に移行させる。
【００２１】
ここで、大規模な可変遅延器を構築する場合に必要な半導体可変遅延器１００およびリングメモリ２０４のアドレス空間について考える。  
一例として、可変遅延器の可変遅延時間を５ｍｓ、最小分解能を１０ｐｓ、シリアルデータの伝送レートを１．２５Ｇｂｐｓ、シリアルパラレル変換ビット数を８ビット、半導体可変遅延器としてマイクレル社製のプログラマブルディレイラインデバイスを用いた場合についての例を示す。この半導体遅延器の可変遅延時間Ｔｖは１１．６ｎｓである。
【００２２】
まず、このデバイスのみをカスケード結合して可変遅延器を構成する場合を考える。５ｍｓの可変遅延時間を実現するために必要な素子の数ｍは、  
ｍ  ＝  ＩＮＴ（５ｍｓ／１１．６ｎｓ）＋１             （１４）  
である。よって、必要な素子数はｍ＝４３２となる。
【００２３】
次に本実施形態での構成を考える。この条件下では、最小遅延時間Ｔｎは式（６）よりＴｎ＝６．４ｎｓとなる。よって、式（１０）より最小限必要な半導体遅延器の個数ｍは、  
ｍ  ≧  Ｔｎ／Ｔｖ  ＝  ６．４／１１．６  ＝  ０       （１５）  
となる。ただし、  
Ｔｖ×ｍ  ≧  Ｔｎ  ＞０                             （１６）  
より、ｍ＞０でなければならない。よって、必要な半導体遅延器１００の個数は１つとなる。
【００２４】
式（７）より、  
ｋ  ＝  ＩＮＴ（５ｍｓ／６．４ｎｓ）  ＝  ７８１       （１７）  
となる。パラレル変換された後の８ビットパラレルデータ７８１個を格納するために必要なリングメモリのサイズは７８１バイトとなる。
以上より、５ｍｓの可変遅延時間を実現するためには、従来であれば半導体可変遅延器１００を４３２個カスケード結合する必要があったが、本実施形態では半導体可変遅延器１００を１個と、１ｋバイト以下のリングメモリ２０４で実現することができる。これは、必要な半導体素子数の大幅な削減を可能とするものである。
【００２５】
以上説明したように、本発明に係る可変遅延装置によれば、少ない半導体素子数で、大きな可変遅延時間をもつ可変遅延器を実現することが可能となる。
【００２６】
尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成を削除してもよい。さらに、異なる実施形態例に亘る構成要素を適宜組み合わせてもよい。
【符号の説明】
【００２７】
１０…入力端子、１０１〜１０ｍ…半導体可変遅延器、２００…クロック信号データ信号復元器、２０１…クロック信号分配器、２０２…シリアル−パラレル変換器、２０３…パラレル−シリアル変換器、２０４…リングメモリ、２０５…リングメモリアクセス制御器、２０…出力端子。
【図１】
2014096750.tif 000003
【図２】
2014096750.tif 000004