(57)【要約】【課題】Ａ／Ｄ変換器を有するデジタル信号処理装置において高速動作を実現する。【解決手段】デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算する加減算部と、加減算された信号を量子化する量子化器とを備え、ノイズシェーピング部は、量子化誤差成分を含む信号が入力される第１遅延素子と、第１遅延素子から出力された信号が入力される、乗算器およびＡＮＤ論理回路のいずれか一つと、ノイズシェーピング部において信号を加減算する加減算部とを有し、乗算器およびＡＮＤ論理回路のいずれか一つと加減算部との間に第２遅延素子を有するデジタル信号処理装置を提供する。【選択図】図４
2014230167.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
前記ノイズシェーピング部から出力されるノイズシェーピング信号と前記デジタル信号とを加減算する加減算部と、
前記加減算された信号を量子化する量子化器と
を備え、
前記ノイズシェーピング部は、
前記量子化誤差成分を含む信号が入力される第１遅延素子と、
前記第１遅延素子から出力された信号が入力される、乗算器およびＡＮＤ論理回路のいずれか一つと、
前記ノイズシェーピング部において信号を加減算する加減算部と
を有し、
前記乗算器およびＡＮＤ論理回路のいずれか一つと前記加減算部との間に第２遅延素子を有するデジタル信号処理装置。
【請求項２】
前記量子化器にＮビットのデジタル信号が入力され、かつ、前記量子化器からＭビットのデジタル信号が出力される場合において、
前記ノイズシェーピング部は、前記デジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングし、ＮおよびＭは自然数である請求項１に記載のデジタル信号処理装置。
【請求項３】
前記ノイズシェーピング部において、前記乗算器に入力される係数値が、２種類以上のビット数に応じて分離されて、予め定められる請求項２に記載のデジタル信号処理装置。
【請求項４】
前記ノイズシェーピング部において、前記第１遅延素子から出力された信号は２種類以上のビット数の信号に分離され、前記乗算器およびＡＮＤ論理回路のいずれか一つに入力される請求項２に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置に関する。特に、量子化ノイズによるＳＮＲの劣化を低減できるデジタル信号処理装置に関する。
【０００２】
一般に、無線基地局用途のＡ／Ｄ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡ／Ｄ変換器には、パイプライン型Ａ／Ｄ変換器が用いられることが多い。ただし、Ａ／Ｄ変換システムによっては、Ａ／Ｄ変換システム全体のコスト削減を目的として、Ａ／Ｄ変換器の出力ビット数より少ないビット数のデジタル信号を処理することがある。なお、出力ビット数を少なくする場合、出力信号において量子化誤差が生じる。それゆえ、出力信号の信号対雑音電力比（以下、ＳＮＲ）が劣化する。
【０００３】
また、高精度かつ高速の動作のＡ／Ｄ変換器を搭載するシステムでは、輸出規制の対象となる場合がある。それゆえ、Ａ／Ｄ変換器の出力ビット数を少なくする必要がある。上述のように、出力ビット数を少なくする場合には、出力信号において量子化誤差が生じる。それゆえ、出力信号のＳＮＲが劣化する。
【０００４】
従来、量子化誤差によるＳＮＲの劣化を低減する手法として、ノイズシェーピングをしていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］  米国特許７４２５９１１号公報
【０００５】
図１は、従来のデジタル信号処理装置１０を示す図である。デジタル信号処理装置１０は、Ａ／Ｄ変換器１１、加減算部としての減算器１２、量子化器１３、遅延ブロック１４、乗算器１５、減算器１６、およびノイズシェーピング部１７を備える。
【０００６】
Ａ／Ｄ変換器１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを減算器１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【０００７】
減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、ノイズシェーピング部１７の出力端子に接続される。減算器１２のマイナス入力端子には、ノイズシェーピング部１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。
【０００８】
減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子および減算器１６のプラス入力端子にそれぞれ接続される。減算器１２は、減算後のデジタル信号を、量子化器１３および減算器１６にそれぞれ出力する。
【０００９】
なお、減算器１２の代わりに加算器を用いてもよい。この場合、ノイズシェーピング信号ＮＳＯＵＴの代わりに（‐ＮＳＯＵＴ）を加算器に入力すればよい。したがって、減算器１２は加減算部としてもよい。当該加減算部は、ノイズシェーピング部１７から出力されるノイズシェーピング信号と、入力されたデジタル信号ＤＩＮとを加減算処理する。
【００１０】
量子化器１３は、デジタル信号ＤＩＮとノイズシェーピング信号ＮＳＯＵＴとが加減算されたデジタル信号を量子化する。具体的には、量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。
【００１１】
量子化器１３において、Ｎビットのデジタル信号がＭビットのデジタル信号に量子化された場合、量子化誤差が生じる。なお、量子化誤差が生じた場合、ＳＮＲは下記の［数１］で表されることが知られている。
【００１２】
【数１】
2014230167.tif 000003
【００１３】
遅延ブロック１４の入力端子は、量子化器１３の出力端子に接続される。遅延ブロック１４は、１以上の遅延素子を有する。遅延ブロック１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１０とシステム内のデジタル信号処理装置１０以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１０から出力される。
【００１４】
乗算器１５の入力端子は、量子化器１３の出力端子に接続される。乗算器１５は、量子化器１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１５は、桁上げされたデジタル信号を減算器１６に出力する。
【００１５】
減算器１６のマイナス入力端子は、乗算器１５の出力端子に接続される。減算器１６のマイナス入力端子には、量子化器１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。
【００１６】
減算器１６は、減算器１２から出力されるＮビットのデジタル信号に対して、乗算器１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１７に出力される。なお、減算器１６は、減算器１２と同様に、加減算部としてもよい。
【００１７】
ノイズシェーピング部１７は、デジタル信号の量子化による量子化誤差成分ｅをノイズシェーピングする。すなわち、ノイズシェーピング部１７は、減算器１６から出力されたＮビットのデジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングする。
【００１８】
図２は、従来のノイズシェーピング部１７を示す図である。ノイズシェーピング部１７は、遅延ブロック２０、２２、２４、および２６、乗算器３０、３２、３４、および３６、ならびに、加減算部４０、４２、および４４を有する。
【００１９】
遅延ブロック２０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２０は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２０において遅延されたデジタル信号は、乗算器３０、３２、３４、および３６にそれぞれ入力される。
【００２０】
乗算器３０には、遅延ブロック２０から出力された、遅延されたデジタル信号が入力される。乗算器３０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３０は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２に出力する。
【００２１】
遅延ブロック２２には、乗算器３０から出力されたデジタル信号が入力される。遅延ブロック２２は、１つの遅延素子を有する。乗算器３０から出力されたデジタル信号は、遅延ブロック２２において動作クロックの１クロック分だけ遅延される。遅延ブロック２２において遅延されたデジタル信号は、加減算部４０に入力される。
【００２２】
乗算器３２、乗算器３４、および、乗算器３６は、乗算器３０と同様に、遅延ブロック２０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器３２、３４、および、３６は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、加減算部４０、４２、および、４４にそれぞれ出力する。
【００２３】
加減算部４０は、ノイズシェーピング部１７においてデジタル信号を加減算する。加減算部４０には、遅延ブロック２２から出力されたデジタル信号と乗算器３２において係数Ａ１が乗じられたデジタル信号とが入力される。加減算部４０は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００２４】
遅延ブロック２４には、加減算部４０から出力されたデジタル信号が入力される。遅延ブロック２４は、１つの遅延素子を有する。加減算部４０から出力されたデジタル信号は、遅延ブロック２４において動作クロックの１クロック分だけ遅延されて、加減算部４２に入力される。
【００２５】
加減算部４２は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２４から出力されたデジタル信号と乗算器３４において係数Ａ２が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。
【００２６】
遅延ブロック２６には、加減算部４２から出力されたデジタル信号が入力される。遅延ブロック２６は、１つの遅延素子を有する。加減算部４２から出力されたデジタル信号は、遅延ブロック２６において動作クロックの１クロック分だけ遅延されて、加減算部４４に入力される。
【００２７】
加減算部４４は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２６から出力されたデジタル信号と乗算器３６において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。加減算部４４は、当該二つのデジタル信号を加算した信号を、ノイズシェーピング信号ＮＳＯＵＴとして出力する。ノイズシェーピング信号ＮＳＯＵＴは、ノイズシェーピング部１７の加減算部４４から、ノイズシェーピング部１７の外にある減算器１２に出力される。
【００２８】
ノイズシェーピング部１７の外にある減算器１２において、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差を低減することができる。また、ノイズシェーピングにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。デジタル信号処理装置１０において、デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数２］で表される。
【００２９】
【数２】
2014230167.tif 000004
【００３０】
数式において、ＤＯＵＴ（ｚ）、ＤＩＮ（ｚ）、およびｅ（ｚ）は、それぞれ、ＤＯＵＴ、ＤＩＮ、およびｅのＺ変換を示す。また、ｚ−１、ｚ−２、ｚ−３、および、ｚ−４は、それぞれ１回から４回の遅延演算を示す。本明細書において、１回の遅延演算（ｚ−１）は、動作クロックの１クロック分の遅延を意味する。当該表示は、以降の数式でも同様である。
【００３１】
図３は、従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。横軸は、出力信号の周波数［ＭＨｚ］を示す。また、縦軸は、出力信号におけるＳＮＲの振幅［ｄＢ］を示す。
【００３２】
図３の結果において、Ａ／Ｄ変換器１１が減算器１２に出力するデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、遅延ブロック１４から出力されるデジタル信号ＤＯＵＴのビット数は、１１ビットである（Ｍ＝１１）。さらに、デジタル信号ＤＩＮの周波数は１４０ＭＨｚである。また、量子化器１３のサンプリング周波数ｆｓは１８４ＭＨｚである。なお、量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【００３３】
図３においては、２６ＭＨｚから６６ＭＨｚまでにおいて、ＳＮＲの振幅の絶対値が大きくなっている。すなわち、ＳＮＲが大きくなっている。つまり、ノイズシェープすることによりノイズフロアレベルが下がり、予め定められた周波数帯域において高いＳＮＲを実現できる。
【００３４】
【数３】
2014230167.tif 000005
【００３５】
なお、［数２］から算出される周波数帯域２６ＭＨｚから６６ＭＨｚにおけるＳＮＲは、約８４．５ｄＢである。これに対して、ノイズシェーピングをしない場合のＳＮＲは、［数３］を用いて７１．６０ｄＢである。当該事実からも、ノイズシェーピングをすることにより、予め定められた周波数帯域において高いＳＮＲを実現できることがわかる。
【発明の概要】
【発明が解決しようとする課題】
【００３６】
デジタル信号処理装置１０は、ノイズシェーピング部１７から出力されたノイズシェーピング信号ＮＳＯＵＴを減算器１２にフィードバックさせる。それゆえ、ノイズシェーピング部１７内の遅延ブロック２０から乗算器３０等を介して、遅延ブロック２２等に至るまでの伝送経路は、デジタル信号を出力するためのクリティカルパスとなる。加えて、高速動作を行う目的で、デジタル信号処理装置１０の動作クロックは非常に高い周波数とされる。動作クロックの周波数が高くなると、伝送経路における伝送遅延が生じやすい。したがって、デジタル信号処理装置１０を高速動作させるべく動作クロックの周波数を上げたとしても、クリティカルパスにおける伝送遅延が原因となり、高速動作が実現できないという課題があった。
【００３７】
なお、高速動作を実現するための一般的な手段として、Ｄ−ＦＦ（Ｄｅｌａｙ−Ｆｌｉｐ  Ｆｌｏｐ）を用いて、デジタル信号をリタイミングする技術が知られている。これにより、あるデジタル信号とそのデジタル信号に対して遅延が生じた信号とを同期させることができる。しかしながら、仮に、ノイズシェーピング部１７と減算器１２との間にＤ−ＦＦを挿入して、ノイズシェーピング信号ＮＳＯＵＴをリタイミングする場合、［数２］の伝達関数とは異なる伝達関数となる。つまり、リタイミングにより、伝達特性が変更される。
【００３８】
また、高速動作を実現するための他の一般的な手段として、演算プロセスの微細化などが考えられる。しかしながら、演算プロセスの微細化は、デジタル信号処理装置１０の前段に位置するアナログ回路の動作に支障をきたす。よって、演算プロセスの微細化も採用することができない。
【課題を解決するための手段】
【００３９】
本発明の第１の態様においては、デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算する加減算部と、加減算された信号を量子化する量子化器とを備え、ノイズシェーピング部は、量子化誤差成分を含む信号が入力される第１遅延素子と、第１遅延素子から出力された信号が入力される、乗算器およびＡＮＤ論理回路のいずれか一つと、ノイズシェーピング部において信号を加減算する加減算部とを有し、乗算器およびＡＮＤ論理回路のいずれか一つと加減算部との間に第２遅延素子を有するデジタル信号処理装置を提供する。
【００４０】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００４１】
【図１】従来のデジタル信号処理装置１０を示す図である。
【図２】従来のノイズシェーピング部１７を示す図である。
【図３】従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。
【図４】第１の実施形態のデジタル信号処理装置１００におけるノイズシェーピング部１１７を示す図である。
【図５】第２の実施形態のデジタル信号処理装置２００におけるノイズシェーピング部２１７を示す図である。
【図６】第３の実施形態のデジタル信号処理装置３００におけるノイズシェーピング部３１７を示す図である。
【発明を実施するための形態】
【００４２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００４３】
図４は、第１の実施形態におけるデジタル信号処理装置１００のノイズシェーピング部１１７を示す図である。デジタル信号処理装置１００は、従来のノイズシェーピング部１７に代えて、ノイズシェーピング部１１７を用いる点が、従来のデジタル信号処理装置１０と異なる。デジタル信号処理装置１００において、その他の構成は、従来のデジタル信号処理装置１０と同じである。
【００４４】
ノイズシェーピング部１１７は、遅延ブロック２１０、２２０、２３０、２４０、２５０および２６０、乗算器３２０、３３０、３４０および３５０、ならびに、加減算部４３０、４４０および４５０を有する。
【００４５】
遅延ブロック２１０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２１０は、第１遅延素子としての１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２１０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２１０において遅延されたデジタル信号は、乗算器３２０、３２０、３４０および３５０にそれぞれ入力される。
【００４６】
乗算器３２０には、遅延ブロック２１０から出力された、遅延されたデジタル信号が入力される。乗算器３２０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３２０は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２０に出力する。
【００４７】
乗算器３３０、乗算器３４０および乗算器３５０は、乗算器３２０と同様に、遅延ブロック２１０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器３３０、３４０および３５０は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、遅延ブロック２２０、２３０および２４０にそれぞれ出力する。
【００４８】
遅延ブロック２２０には、乗算器３２０から出力されたデジタル信号が入力される。遅延ブロック２２０は、１つの遅延素子を有する。乗算器３２０から出力されたデジタル信号は、遅延ブロック２２０において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２２０において遅延されたデジタル信号は、遅延ブロック２５０に入力される。遅延ブロック２２０および２５０の構成および機能も、遅延ブロック２１０と同様である。
【００４９】
遅延ブロック２５０において遅延されたデジタル信号は、加減算部４３０に入力される。第２遅延素子としての遅延ブロック２２０は、乗算器３２０と加減算部４３０との間に設けられる。
【００５０】
加減算部４３０は、ノイズシェーピング部１１７においてデジタル信号を加減算する。加減算部４３０には、遅延ブロック２５０から出力されたデジタル信号と遅延ブロック２３０から出力されたデジタル信号とが入力される。加減算部４３０は、当該二つの入力信号を加算または減算する。本例では、二つのデジタル信号が加算される。
【００５１】
遅延ブロック２６０には、加減算部４３０から出力されたデジタル信号が入力される。本例において、遅延ブロック２６０の構成および機能は、遅延ブロック２１０と同じである。遅延ブロック２６０において遅延されたデジタル信号は、加減算部４４０に入力される。
【００５２】
加減算部４４０は、デジタル信号を加減算する。加減算部４４０には、遅延ブロック２６０から出力されたデジタル信号と遅延ブロック２４０から出力されたデジタル信号とが入力される。本例では、加減算部４４０は、当該二つのデジタル信号を加算する。加減算部４４０において加算されたデジタル信号は、加減算部４５０に入力される。
【００５３】
加減算部４５０には、加減算部４４０から出力されたデジタル信号と、乗算器３５０において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、加減算部４５０は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＯＵＴを出力する。加減算部４５０は、ノイズシェーピング信号ＮＳＯＵＴを、ノイズシェーピング部１１７の外に設けられた減算器１２に出力する。
【００５４】
ノイズシェーピング部１１７の外に設けられた減算器１２においてデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差が低減される。本例において、デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、［数２］で表される。
【００５５】
なお、従来のノイズシェーピング部１７では、加減算部４２と加減算部４４との間に遅延ブロック２６が設けられていた。しかし、ノイズシェーピング部１１７においては、乗算器３４０と加減算部４４０との間に遅延ブロック２４０を追加する。したがって、［数２］の伝達関数を実現するためには、従来のノイズシェーピング部１７における遅延ブロック２６に相当する遅延ブロックは不要となる。
【００５６】
本実施形態では、所望の伝達関数を保ちながらも、乗算器３５０以外の乗算器３２０、３３０および３４０の出力先に、遅延ブロック２２０、２３０および２４０をそれぞれ設ける。これにより、乗算器３２０、３３０および３４０における信号パスの遅延が大きい場合であっても、デジタル信号をリタイミングすることができる。したがって、高い動作周波数に起因する伝送遅延の問題を解消することができる。
【００５７】
なお、本例において、ノイズシェーピング部１１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。例えば、タップ数が６の場合には、乗算器３３０、遅延ブロック２３０、加減算部４３０、遅延ブロック２６０の１セットが、ノイズシェーピング部１１７内に追加して設けられる。これに対して、タップ数が４の場合には、乗算器３３０、遅延ブロック２３０、加減算部４３０、遅延ブロック２６０の１セットをノイズシェーピング部１１７から削減する。
【００５８】
図５は、第２の実施形態のデジタル信号処理装置２００におけるノイズシェーピング部２１７を示す図である。デジタル信号処理装置２００においては、デジタル信号処理装置１００のノイズシェーピング部１１７に代えて、ノイズシェーピング部２１７を用いる。その他の点は、デジタル信号処理装置１００と同じである。
【００５９】
ノイズシェーピング部２１７は、遅延ブロック２１０、２２２、２２４、２３０、２４０、２５０および２６０、乗算器３２２、３２４、３２６、３３０、３４０および３５０、ならびに、加減算部４２２、４３０、４４０および４５０を有する。ノイズシェーピング部２１７では、ノイズシェーピング部１１７における遅延ブロック２２０および乗算器３２０に代えて、遅延ブロック２２２および２２４、乗算器３２２、３２４および３２６、ならびに加減算部４２２を用いる。
【００６０】
乗算器３２２には、遅延ブロック２１０から出力された、遅延されたデジタル信号が入力される。乗算器３２２は、遅延されたデジタル信号に係数Ａ０Mを乗算する。係数Ａ０Mは、ノイズシェーピングをするに当たり予め定められる、デジタル信号の上位側ビットの係数値である。デジタル信号の上位側ビットとは、例えば、デジタル信号における最上位のビットである。また、デジタル信号の上位側ビットとは、デジタル信号における最下位のビット以外のビットであってもよい。乗算器３２２は、係数Ａ０Mを乗じたデジタル信号を遅延ブロック２２２に出力する。
【００６１】
乗算器３２４には、遅延ブロック２１０から出力された、遅延されたデジタル信号が入力される。乗算器３２４は、遅延されたデジタル信号に係数Ａ０Lを乗算する。係数Ａ０Lは、ノイズシェーピングをするに当たり予め定められる、デジタル信号の下位側ビットの係数値である。デジタル信号の下位側ビットとは、例えば、デジタル信号における最下位のビットである。また、デジタル信号の下位側ビットとは、デジタル信号における最上位のビット以外のビットであってもよい。乗算器３２４は、係数Ａ０Ｌを乗じたデジタル信号を遅延ブロック２２４に出力する。
【００６２】
遅延ブロック２２２には、乗算器３２２から出力されたデジタル信号が入力される。本例において、遅延ブロック２２２の構成および機能は、第１の実施形態における遅延ブロック２２０と同じである。遅延ブロック２２２において遅延されたデジタル信号は、乗算器３２６に入力される。
【００６３】
乗算器３２６には、遅延ブロック２２２から出力された、遅延されたデジタル信号が入力される。乗算器３２６は、遅延されたデジタル信号に係数Ｈを乗算する。係数Ｈは、予め定められる重み付け係数である。乗算器３２６は、係数Ｈを乗じたデジタル信号を加減算部４２２に出力する。
【００６４】
遅延ブロック２２４には、乗算器３２４から出力されたデジタル信号が入力される。本例において、遅延ブロック２２４の構成および機能は、第１の実施形態における遅延ブロック２２０と同じである。遅延ブロック２２４において遅延されたデジタル信号は、加減算部４２２に入力される。なお、第１の実施形態における係数Ａ０と、第２の実施形態におけるＡ０M、Ａ０Ｌ、およびＨとの関係は、下記の［数４］で表される。
【００６５】
【数４】
2014230167.tif 000006
【００６６】
加減算部４２２は、デジタル信号を加減算する。加減算部４２２には、乗算器３２６から出力されたデジタル信号と遅延ブロック２２４から出力されたデジタル信号とが入力される。本例では、加減算部４２２は、当該二つのデジタル信号を加算する。加減算部４２２において加算されたデジタル信号は、遅延ブロック２５０に入力される。ノイズシェーピング部２１７におけるその他の構成及び機能に関しては、第１の実施形態におけるノイズシェーピング部１１７と同様である。
【００６７】
本例においては、デジタル信号処理装置２００から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数５］で表される。
【００６８】
【数５】
2014230167.tif 000007
【００６９】
なお、［数４］より、［数５］は、［数２］と等価であることがわかる。これにより、量子化誤差成分eの上位側ビットを、量子化誤差成分eの下位側ビットに対して重みを付ける処理をしつつ、[数２]と同じ所望の伝達関数を得ることができる。
【００７０】
本例では係数Ａ０が、上位側ビットおよび下位側ビットの２種類のビット数に応じて分離される演算方式の例を示した。しかし、当該演算方式は、乗算器３３０に対しても適用することができる。つまり、上位側ビットおよび下位側ビットの２種類のビット数に応じて、係数Ａ１を分離してよい。
【００７１】
また、係数値は、３種類のビット数に応じて分離してもよい。すなわち、係数値は、２種類以上のビット数に応じて分離してよい。例えば、係数値Ａ０を２種類以上のビット数に応じて分離する場合、下記の[数６]で表されるように係数値Ａ０を分離してよい。これにより、量子化誤差成分eのうち、分離したビット数にそれぞれ重みを付ける処理をしつつ、[数２]と同じ所望の伝達関数を得ることができる。なお、係数Ａ０ｋは予め定められる係数値であり、係数Ｈｋは予め定められる重み付け係数であり、ｋおよびｎ（２≦ｎ）は自然数である。
【００７２】
【数６】
2014230167.tif 000008
【００７３】
本実施形態では、乗算器３５０以外の乗算器３２２、３２４、３３０および３４０の出力先に、遅延ブロック２２２、２２４、２３０および２４０をそれぞれ設ける。これにより、所望の伝達関数を保ち、かつ、乗算器３２２、３２４、３３０および３４０における信号パスの遅延が大きい場合であっても、デジタル信号をリタイミングすることができる。したがって、所望の伝達関数を保ちつつ、高い動作周波数に起因する伝送遅延の問題を解消することができる。
【００７４】
また、本実施形態では、第１の実施形態と同様に、ノイズシェーピング部２１７の外に設けられた減算器１２においてデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算することにより、量子化器１３で生じた量子化誤差を低減することができる。
【００７５】
なお、本例において、ノイズシェーピング部２１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。例えば、タップ数が６の場合には、乗算器３３０、遅延ブロック２３０、加減算部４３０、遅延ブロック２６０の１セットが、ノイズシェーピング部１１７内に追加して設けられる。これに対して、タップ数が４の場合には、乗算器３３０、遅延ブロック２３０、加減算部４３０、遅延ブロック２６０の１セットをノイズシェーピング部１１７から削減する。
【００７６】
図６は、第３の実施形態におけるデジタル信号処理装置３００のノイズシェーピング部３１７を示す図である。デジタル信号処理装置３００においては、デジタル信号処理装置１００のノイズシェーピング部１１７に代えて、ノイズシェーピング部３１７を用いる。その他の点は、デジタル信号処理装置１００と同じである。
【００７７】
ノイズシェーピング部３１７は、遅延ブロック２１０、２２２、２２４、２３０、２４０、２５０および２６０、乗算器３２３、３２５、３２６、３３０、３４０および３５０、ならびに、加減算部４２２、４３０、４４０および４５０を有する。
【００７８】
本例のノイズシェーピング部３１７においては、遅延ブロック２１０から出力される遅延されたデジタル信号は、下位第１ビット３０２、下位第２ビット３０４および下位第３ビット３０６に分離される。つまり、遅延ブロック２１０から出力された量子化誤差成分eを含むデジタル信号は、２種類以上のビット数の信号に分離される。
【００７９】
なお、本明細書において、下位第１ビットとは、量子化誤差成分eの最下位ビットである。また、下位第２ビットとは、量子化誤差成分eにおいて最下位ビットの次に大きい桁を示すビットである。また、下位第３ビットとは、量子化誤差成分eの下位第２ビットの次に大きい桁を示すビットである。
【００８０】
乗算器３２３には、分離された量子化誤差成分eを含むデジタル信号のうち、下位第２ビット３０４および下位第３ビット３０６が入力される。なお、下位第２ビット３０４および下位第３ビット３０６をまとめて、上位側信号ｅ［２：１］と記載する。乗算器３２３は、上位側信号ｅ［２：１］に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３２３は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２２に出力する。
【００８１】
乗算器３２５には、分離された量子化誤差成分eを含むデジタル信号のうち、下位第１ビット３０２が入力される。なお、下位第１ビット３０２を、下位側信号ｅ［０］と記載する。乗算器３２５は、下位側信号ｅ［０］に係数Ａ０を乗算する。乗算器３２５は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２４に出力する。
【００８２】
乗算器３３０、３４０および３５０のそれぞれには、上位側信号ｅ［２：１］および下位側信号ｅ［０］が入力される。つまり、乗算器３３０、３４０および３５０のそれぞれには、遅延ブロック２１０において遅延された量子化誤差成分ｅが入力される。ノイズシェーピング部３１７において、その他の構成および機能に関しては、第２の実施形態のノイズシェーピング部２１７と同様である。
【００８３】
ノイズシェーピング部３１７において、量子化誤差成分ｅのＺ変換表示であるｅ（ｚ）、下位側信号ｅ［０］のＺ変換表示であるｅ［０］（ｚ）、上位側の信号ｅ［２：１］のＺ変換表示であるｅ［２：１］（ｚ）および係数Ｈは、下記の［数７］の関係を満たす。
【００８４】
【数７】
2014230167.tif 000009
【００８５】
なお、本例では、乗算器３２５を用いて、量子化誤差成分ｅ［０］に対して係数Ａ０を入力した。しかしながら、乗算器３２５に代えて、ＡＮＤ論理回路および係数入力ブロックを用いて、量子化誤差成分ｅ［０］に対して係数Ａ０を入力してもよい。
【００８６】
例えば、乗算器３２５に代えて、ＡＮＤ論理回路に量子化誤差成分ｅ［０］および係数入力ブロックの係数Ａ０を入力する。これにより、量子化誤差成分ｅ［０］に対して係数Ａ０を乗算して、出力してよい。つまり、ノイズシェーピング部３１７においては、乗算器およびＡＮＤ論理回路のいずれか一つを用いてよい。また、乗算器３２５に代えてＡＮＤ論理回路を用いる場合、乗算器３２５およびＡＮＤ論理回路のいずれか一つと加減算部４２２との間に、第２遅延素子としての遅延ブロック２２４が設けられる。
【００８７】
本例においては、デジタル信号処理装置３００から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数８］で表される。
【００８８】
【数８】
2014230167.tif 000010
【００８９】
［数７］より、［数８］は［数２］と等価であることがわかる。すなわち、下位側信号ｅ［０］に対して上位側信号ｅ［２：１］に重みを付ける処理をしつつ、［数２］と同じ所望の伝達関数を得ることができる。
【００９０】
本例では、係数Ａ０を乗ずるべきデジタル信号が、上位側信号ｅ［２：１］および下位側信号ｅ［０］である２種類のビット数の信号に分離されて、乗算器３２３および３２５で演算される例を示した。しかし、ビット数を分離して演算する方式は、同様に、他の係数Ａ１、Ａ２およびＡ３にも適用することができる。
【００９１】
また、本例では、係数Ａ０を乗ずるデジタル信号が、下位側信号ｅ［０］および上位側信号ｅ［２：１］の２種類のビット数の信号に分離される演算方式の例を示した。しかし、遅延ブロック２１０から出力されたデジタル信号は、３種類のビット数の信号に分離してもよい。すなわち、遅延ブロック２１０から出力されたデジタル信号は、２種類以上のビット数の信号に分離されて、乗算器３２３に入力されてよい。
【００９２】
例えば、デジタル信号を３種類以上のビット数に分離する場合、下記の[数９]で表されるようにデジタル信号を分離してよい。なお、［数９］において、ｅ［ｋ−１］（ｚ）は、下位第（ｋ）ビットのＺ変換であり、係数Ｈｋは予め定められる重み付け係数であり、ｋおよびｎ（２≦ｎ）は自然数である。なお、必ずしも量子化誤差成分ｅを、［数９］の数式通りに１ビットずつに分離しなくともよい。２ビットおよび１ビットに分離した本例のように、量子化誤差成分ｅを異なるビット数で分離してよい。
【００９３】
【数９】
2014230167.tif 000011
【００９４】
本実施形態では、乗算器３５０以外の乗算器３２３、３２５、３３０および３４０の出力先に遅延ブロック２２２、２２４、２３０および２４０が設けることができる。よって、所望の伝達関数を保ち、かつ、乗算器３２３、３２５、３３０および３４０ならびに加減算部４２２および４３０における信号パスの遅延が大きい場合であっても、遅延ブロック２２２、２２４、２３０および２４０においてデジタル信号をリタイミングすることができる。これにより、所望の伝達関数を保ちつつ、高い動作周波数に起因する伝送遅延の問題を解消することができる。
【００９５】
また、本実施形態では、第１の実施形態と同様に、ノイズシェーピング部３１７の外に設けられた減算器１２においてデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算することにより、量子化器１３で生じた量子化誤差を低減することができる。
【００９６】
なお、本例において、ノイズシェーピング部２１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。例えば、タップ数が６の場合には、乗算器３３０、遅延ブロック２３０、加減算部４３０、遅延ブロック２６０の１セットが、ノイズシェーピング部１１７内に追加して設けられる。これに対して、タップ数が４の場合には、乗算器３３０、遅延ブロック２３０、加減算部４３０、遅延ブロック２６０の１セットをノイズシェーピング部１１７から削減する。
【００９７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９８】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【００９９】
１０  デジタル信号処理装置、１１  Ａ／Ｄ変換器、１２  減算器、１３  量子化器、１４  遅延ブロック、１５  乗算器、１６  減算器、１７  ノイズシェーピング部、  ２０  遅延ブロック、２２  遅延ブロック、２４  遅延ブロック、２６  遅延ブロック、３０  乗算器、３２  乗算器、３４  乗算器、３６  乗算器、４０  加減算部、４２  加減算部、４４  加減算部、１００  デジタル信号処理装置、１１７  ノイズシェーピング部、２００  デジタル信号処理装置、２１７  ノイズシェーピング部、２１０  遅延ブロック、２２０  遅延ブロック、２２２  遅延ブロック、２２４  遅延ブロック、２３０  遅延ブロック、２４０  遅延ブロック、２５０  遅延ブロック、２６０  遅延ブロック、３００  デジタル信号処理装置、３０２  下位第１ビット、３０４  下位第２ビット、３０６  下位第３ビット、３１７  ノイズシェーピング部、３２０  乗算器、３２２  乗算器、３２３  乗算器、３２４  乗算器、３２５  乗算器、３２６  乗算器、３３０  乗算器、３４０  乗算器、３５０  乗算器、４２２  加減算部、４３０  加減算部、４４０  加減算部、４５０  加減算部
【図１】
2014230167.tif 000012
【図２】
2014230167.tif 000013
【図３】
2014230167.tif 000014
【図４】
2014230167.tif 000015
【図５】
2014230167.tif 000016
【図６】
2014230167.tif 000017