(57)【要約】【課題】抵抗変化素子の特性を向上させることが可能な半導体装置およびその製造方法を提供する。【解決手段】第１基板の表面側に選択トランジスタを有する第１部材と、抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第１部材の裏面に接合されている第２部材とを備えた半導体装置。【選択図】図６
2014229758.tif 000002
【特許請求の範囲】
【請求項１】
第１基板の表面側に選択トランジスタを有する第１部材と、
抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第１部材の裏面に接合されている第２部材と
を備えた半導体装置。
【請求項２】
前記抵抗変化素子は、記録層と、トンネルバリア層と、参照層とを、前記接続層に近いほうからこの順に含むスピン注入磁化反転型記憶素子である
請求項１記載の半導体装置。
【請求項３】
前記第２部材は、前記抵抗変化素子を複数有し、
前記複数の抵抗変化素子は、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を有する請求項２記載の半導体装置。
【請求項４】
前記共通積層部は、前記複数の抵抗変化素子に共通の配線を兼ねる
請求項３記載の半導体装置。
【請求項５】
前記接続層は、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離されている
請求項３記載の半導体装置。
【請求項６】
前記記録層および前記参照層は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている
請求項２記載の半導体装置。
【請求項７】
前記第１部材は、前記選択トランジスタと前記接続層との間に、前記第１基板を貫通する裏面コンタクト電極を有する
請求項１記載の半導体装置。
【請求項８】
周辺回路のトランジスタを更に有し、
前記周辺回路のトランジスタは、前記第１部材において、前記第１基板の表面側に設けられている
請求項１記載の半導体装置。
【請求項９】
第３基板の表面側に周辺回路のトランジスタを有する第３部材を更に備え、
前記第３部材の裏面は、前記第１部材の表面に接合されている
請求項１記載の半導体装置。
【請求項１０】
抵抗変化素子および前記抵抗変化素子に接する接続層を有する第２部材を形成する工程と、
第１基板の表面側に選択トランジスタを有する第１部材の裏面に、前記接続層を接合する工程と
を含む半導体装置の製造方法。
【請求項１１】
前記第２部材を形成する工程において、前記抵抗変化素子として、記録層と、トンネルバリア層と、参照層とを、前記接続部に近いほうからこの順に含むスピン注入磁化反転型記憶素子を形成する
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第２部材を形成する工程において、前記抵抗変化素子を複数形成し、
前記複数の抵抗変化素子として、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を形成する請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記共通積層部に、前記複数の抵抗変化素子に共通の配線を兼ねさせる
請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記接続層を、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離して形成する
請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記記録層および前記参照層を、磁化容易軸が膜面に対して垂直方向に向く膜により構成する
請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、抵抗変化素子および選択トランジスタを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電源を切っても情報が消えない不揮発性のメモリとして、ＭＲＡＭ（Magnetoresistive Random Access Memory ）（磁気抵抗メモリ）、あるいはＲｅＲＡＭ（Resistive Random Access Memory）（抵抗変化型メモリ）などが知られている。また、二つの電極の間に、イオン源層と抵抗変化層とを積層した記憶層を有し、抵抗変化層の電気特性の変化（抵抗変化）を利用して情報の書込みを行う記憶素子も提案されている。これらの記憶素子はいずれも、抵抗状態の変化により情報を記憶するものであり、本明細書では「抵抗変化素子」と総称する。
【０００３】
抵抗変化素子は、シリコン（Ｓｉ）基板に選択トランジスタおよび多層配線を形成したのち、更にその上層に形成されることが通常である。しかしながら、近年では、抵抗変化素子を基板の裏面側に配置することが試みられている。例えば特許文献１には、基板の表面側にトランジスタを形成し、同一基板の裏面側に抵抗変化素子を配置した構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１７１１６６号公報（図６，図７等）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように抵抗変化素子を基板の裏面側に配置する場合にも、抵抗変化素子の特性を高めることが望まれていた。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、抵抗変化素子の特性を向上させることが可能な半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本開示による半導体装置は、第１基板の表面側に選択トランジスタを有する第１部材と、抵抗変化素子および抵抗変化素子に接する接続層を有し、接続層が第１部材の裏面に接合されている第２部材とを備えたものである。
【０００８】
本開示の半導体装置では、抵抗変化素子および接続層は、選択トランジスタを有する第１部材とは別の第２部材に設けられているので、抵抗変化素子が、下層構造物に起因する段差がなく平滑性の高い面に形成されており、抵抗変化素子の特性が向上する。
【０００９】
本開示による半導体装置の製造方法は、以下の（Ａ），（Ｂ）の工程を含むものである。
（Ａ）抵抗変化素子および抵抗変化素子に接する接続層を有する第２部材を形成する工程
（Ｂ）第１基板の表面側に選択トランジスタを有する第１部材の裏面に、接続層を接合する工程
【発明の効果】
【００１０】
本開示の半導体装置、または本開示の半導体装置の製造方法によれば、抵抗変化素子および接続層を、選択トランジスタを有する第１部材とは別の第２部材に設け、接続層を第１部材の裏面に接合するようにしたので、抵抗変化素子の特性を向上させることが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本開示の第１の実施の形態に係る半導体装置における一つのメモリセルの構成を模式的に表す図である。
【図２】本開示の第１の実施の形態に係る半導体装置の全体構成を表す回路図である。
【図３】図１に示した抵抗変化素子の素子サイズと書込み電流との関係を説明するための図である。
【図４】電流磁界書込み型の抵抗変化素子の構成を表す平面図である。
【図５】スピン注入磁化反転型の抵抗変化素子の構成を表す平面図である。
【図６】図１および図２に示した半導体装置の構成を表す断面図である。
【図７】抵抗変化素子を多層配線の上部に形成した参照例１の半導体装置の構成を表す断面図である。
【図８】抵抗変化素子と選択トランジスタとの接続構成の一例を表す図である。
【図９】抵抗変化素子と選択トランジスタとの接続構成の他の例を表す図である。
【図１０】図６に示した半導体装置の製造方法を工程順に表す断面図である。
【図１１】図１０に続く工程を表す断面図である。
【図１２】図１１に続く工程を表す断面図である。
【図１３】図１２に続く工程を表す断面図である。
【図１４】本開示の第２の実施の形態に係る半導体装置の構成を表す断面図である。
【図１５】図１４に示した半導体装置の製造方法を工程順に表す断面図である。
【図１６】図１５に続く工程を表す断面図である。
【図１７】図１６に続く工程を表す断面図である。
【図１８】図１７に続く工程を表す断面図である。
【図１９】図１８に示した工程の上面図である。
【図２０】図１８に続く工程を表す断面図である。
【図２１】図２０に続く工程を表す断面図である。
【図２２】本開示の第３の実施の形態に係る半導体装置の構成を表す断面図である。
【図２３】図２２に示した半導体装置の製造方法を工程順に表す断面図である。
【図２４】図２３に続く工程を表す断面図である。
【図２５】図２４に続く工程を表す断面図である。
【図２６】図２５に続く工程を表す断面図である。
【図２７】本開示の第４の実施の形態に係る半導体装置の構成を表す断面図である。
【図２８】本開示の第５の実施の形態に係る半導体装置の構成を表す断面図である。
【図２９】図２８に示した垂直磁化型の抵抗変化素子の構成を表す平面図である。
【図３０】図６に示した面内磁化型の抵抗変化素子の構成を表す平面図である。
【図３１】図２８に示した半導体装置の製造方法を工程順に表す断面図である。
【図３２】図３１に続く工程を表す断面図である。
【図３３】図３２に続く工程を表す断面図である。
【図３４】図３３に続く工程を表す断面図である。
【図３５】図３４に続く工程を表す断面図である。
【図３６】図３５に続く工程を表す断面図である。
【図３７】図３６に示した工程の上面図である。
【図３８】図３６に続く工程を表す断面図である。
【図３９】図３７に続く工程を表す断面図である。
【図４０】本開示の第６の実施の形態に係る半導体装置の構成を表す断面図である。
【図４１】図４０に示した半導体装置の製造方法を工程順に表す断面図である。
【図４２】図４１に続く工程を表す断面図である。
【図４３】図４２に続く工程を表す断面図である。
【図４４】図４３に続く工程を表す断面図である。
【図４５】図４４に続く工程を表す断面図である。
【図４６】図４５に示した工程の上面図である。
【図４７】図４６に続く工程を表す断面図である。
【図４８】図４７に続く工程を表す断面図である。
【図４９】本開示の第７の実施の形態に係る半導体装置を表す断面図である。
【図５０】本開示の第８の実施の形態に係る半導体装置を表す断面図である。
【図５１】変形例１に係る半導体装置の構成を表す断面図である。
【図５２】変形例２に係る半導体装置の構成を表す断面図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（半導体装置：面内磁化型ＳＴＴ−ＭＴＪの例）
２．第２の実施の形態（半導体装置：面内磁化型ＳＴＴ−ＭＴＪの例で、トンネルバリア層を加工せず、共通積層部をビット線として用いる例）
３．第３の実施の形態（半導体装置：面内磁化型ＳＴＴ−ＭＴＪの例で、共通積層部とは別にビット線を設ける例）
４．第４の実施の形態（半導体装置：記憶素子部と論理素子部とを積層する例）
５．第５の実施の形態（半導体装置：垂直磁化型ＳＴＴ−ＭＴＪの例）
６．第６の実施の形態（半導体装置：垂直磁化型ＳＴＴ−ＭＴＪの例で、個別積層部の側面にサイドウォールを形成し、共通積層部とは別にビット線を設ける例）
７．第７の実施の形態（半導体装置：ＲｅＲＡＭの例）
８．第８の実施の形態（半導体装置：イオン源層および抵抗変化層を積層した記憶層を有する例）
８．変形例１（半導体装置：抵抗変化素子を第１部材にも設けることにより集積度を増す例）
９．変形例２（半導体装置：一つの基板の表裏に記憶素子部と論理素子部とを配置する例）
【００１３】
（第１の実施の形態）
図１および図２は、本開示の第１の実施の形態に係る半導体装置の構成を表したものである。この半導体装置１は、図１に示したメモリセル１０を、図２に示したように複数マトリクス状に配置してメモリセルアレイ（記憶装置）を構成したものである。
【００１４】
メモリセル１０は、図１に示したように、一つの抵抗変化素子２０と、一つの選択トランジスタ３０とを有している。
【００１５】
抵抗変化素子２０は、例えば、記録層２１と、トンネルバリア層２２と、参照層２３とを含むスピン注入磁化反転型記憶素子（ＳＴＴ−ＭＴＪ；Spin Transfer Torque-Magnetic Tunnel Junctions）であることが好ましい。
【００１６】
面内磁化型の代表的な構造例では、参照層２３は、ＰｔＭｎ，ＩｒＭｎ等からなる反強磁性体と、ＣｏＦｅ，ＣｏＦｅＢ等の単層またはＣｏＦｅ／Ｒｕ／ＣｏＦｅＢ等の積層フェリ構造とからなる積層構造を有している。トンネルバリア層２２は、例えば、ＡｌＯ，ＭｇＯ等の酸化膜により構成されている。記録層２１は、例えば、ＣｏＦｅ，ＣｏＦｅＢ，ＮｉＦｅ等の単層、またはＲｕ，ＭｇＯ等をＣｏＦｅ，ＣｏＦｅＢ，ＮｉＦｅ等で挟んだ積層構造により構成されている。
【００１７】
図３ないし図５は、抵抗変化素子２０をＳＴＴ−ＭＴＪにより構成することが好ましい理由を説明するためのものである。ＭＴＪ素子は、選択されたビット線ＢＬとワード線ＷＬとの間に電流を流して磁界を発生させる電流磁界書込み型（ＭＲＡＭ）と、電流によるスピン注入磁化反転を利用して情報の書き込みを行うスピン注入磁化反転型（ＳＴＴ−ＭＴＪ）とがある。電流磁界書込み型では、図３に示したように、ＭＴＪ素子の微細化に伴って磁化反転のための電流が増加し、消費電力が大きくなる。また、図４に示したように、書込みワード線ＷＷＬを有するので、セル面積が大きくなる。更に、書込み時に発生する磁界により、隣接するＭＴＪ素子が誤書込みされる確率が高い。
【００１８】
一方、スピン注入磁化反転型では、図３に示したように、ＭＴＪ素子の微細化につれて磁化反転に必要な電流が小さくなり、低消費電力化が図れる。また、図５に示したように、書込みワード線ＷＷＬは不要であり、セル面積が小さくなる。よって、高集積化や微細化に対応可能となる。
【００１９】
また、図１に示したように、記録層２１は選択トランジスタ３０のドレインに接続され、参照層２３はビット線ＢＬに接続されていることが好ましい。この理由は後述する。
【００２０】
図１に示した選択トランジスタ３０は、例えばＮ型のＭＯＳトランジスタであり、ドレインが抵抗変化素子２０の記録層２１に接続され、ゲートがワード線ＷＬに接続され、ソースがソース線ＳＬに接続されている。また、ビット線ＢＬの延長方向に隣接する二つの選択トランジスタ３０のソースが、同一のソース線ＳＬに接続されている。ビット線ＢＬおよびソース線ＳＬは、バイポーラ書込みパルス／読出しバイアスジェネレータ１１に接続されている。ビット線ＢＬはセンスアンプ１２の一方の端子に接続されている。センスアンプ１２の他方の端子には電圧基準回路１３に接続されている。
【００２１】
半導体装置１は、図２に示したように、マトリクス状に配置された複数のメモリセル１０と、行方向（横方向）に延伸する複数のワード線ＷＬと、列方向（縦方向）に延伸する複数のビット線ＢＬおよび複数のソース線ＳＬとを有している。各メモリセル１０は、ワード線ＷＬ、ビット線ＢＬ、およびソース線ＳＬに接続されている。
【００２２】
図６は、このような半導体装置１の断面構成を表したものである。以下の説明において、Ｚは積層方向を表し、ＸＹ平面は積層方向に直交する平面を表す。
【００２３】
半導体装置１は、ＸＹ平面の面内方向では、記憶素子部１Ａと、論理素子部１Ｂとに分けられている。記憶素子部１Ａと、論理素子部１Ｂとは、例えばＳＴＩ（Shallow Trench Isolation）構造の素子分離層１Ｃにより分離されている。
【００２４】
記憶素子部１Ａには、図１および図２に示した抵抗変化素子２０および選択トランジスタ３０を含むメモリセル１０が配置されている。ビット線ＢＬの延長方向に隣接しているが同一のソース線ＳＬに接続されていない二つのメモリセル１０は、例えばＳＴＩ構造の素子分離層１Ｄにより分離されている。
【００２５】
論理素子部１Ｂには、周辺回路のトランジスタ４０と、多層配線５０とが設けられている。
【００２６】
一方、半導体装置１は、積層方向Ｚで見ると、第１部材６０と、第２部材７０とを、接合面８１で接合した構成を有している。第１部材６０は、第１基板６１を有し、第１基板６１の表面６１Ａ側に選択トランジスタ３０および周辺回路のトランジスタ４０が設けられている。第２部材７０は、抵抗変化素子２０と、この抵抗変化素子２０に接する接続層７１とを有し、接続層７１が第１部材６０の裏面６０Ｂに接合されている。これによりこの半導体装置１では、抵抗変化素子２０の特性を向上させることが可能となっている。
【００２７】
すなわち、抵抗変化素子２０が、選択トランジスタ３０を有する第１部材６０とは別の第２部材７０に設けられていることにより、抵抗変化素子２０を、下層構造物に起因する段差がなく平滑性の高い面に形成することが可能となり、抵抗変化素子２０の特性向上が可能となる。
【００２８】
第１部材６０は、例えば、第１基板６１と、選択トランジスタ３０と、周辺回路のトランジスタ４０と、層間絶縁膜６２と、表面コンタクト電極６３と、ソース線ＳＬと、多層配線５０と、裏面コンタクト電極６４とを有している。
【００２９】
第１基板６１は、例えば、絶縁膜（図示せず）上に半導体領域（図示せず）が設けられたものである。絶縁膜は、例えば、窒化シリコン（ＳｉＮ）膜、酸化シリコン（ＳｉＯ2）膜、炭化酸化シリコン（ＳｉＯＣ）膜、窒化炭化酸化シリコン（ＳｉＯＣＮ）膜、もしくはこれらの複合膜により構成されている。また、この絶縁膜は、有機絶縁膜等の通常の半導体装置の層間絶縁膜として用いられる材料の絶縁膜により構成されていてもよい。半導体領域は、例えばシリコン（Ｓｉ）層により構成されている。なお、上述したＳＴＩによる素子分離層１Ｃ，１Ｄは、この半導体領域に設けられた素子分離溝に酸化シリコン膜を埋め込んだものである。
【００３０】
選択トランジスタ３０は、第１基板６１の表面６１Ａに、ゲート絶縁膜（図示せず）を介してゲート電極３１を有している。ゲート電極３１の両側の第１基板６１の半導体領域中に、ソース・ドレイン領域となる拡散層（図示せず）が設けられている。この二つの拡散層の間の半導体領域が選択トランジスタ３０のチャネル領域となる。
【００３１】
また、拡散層の表面には、低抵抗部３２Ａ，３２Ｂが設けられている。一方の低抵抗部３２Ａは、ビット線ＢＬの延長方向に隣接する二つの選択トランジスタ３０により共有されると共に、表面コンタクト電極６３を介してソース線ＳＬに接続されている。他方の低抵抗部３２Ｂは、各選択トランジスタ３０に別々に設けられている。低抵抗部３２Ｂは、第１基板６１を貫通する裏面コンタクト電極６４を介して、接続層７１および抵抗変化素子２０に接続されている。このように抵抗変化素子２０と選択トランジスタ３０とを浅い裏面コンタクト電極６４で接続することにより、接続抵抗の低減、ＭＯＳＦＥＴ性能の向上、裏面コンタクト電極６４の歩留まり向上などが可能となる。
【００３２】
ゲート絶縁膜、ゲート電極３１および低抵抗部３２Ａ，３２Ｂ等の材料は、通常の半導体装置のゲート絶縁膜、ゲート電極および低抵抗部の材料と同様である。
【００３３】
周辺回路のトランジスタ４０は、第１部材６０において、第１基板６１の表面６１Ａ側に設けられている。具体的には、周辺回路のトランジスタ４０は、第１基板６１の表面６１Ａに、ゲート絶縁膜（図示せず）を介してゲート電極４１を有している。ゲート電極４１の両側の第１基板６１の半導体領域中に、ソース・ドレイン領域となる拡散層（図示せず）が設けられている。二つの拡散層の間の半導体領域がトランジスタ４０のチャネル領域となる。
【００３４】
また、拡散層の表面には、低抵抗部４２Ａ，４２Ｂが設けられている。低抵抗部４２Ａ，４２Ｂには、多層配線５０が接続されている。多層配線５０は、コンタクト電極および配線を複数層（図６では例えば３層）積層したものである。
【００３５】
ゲート絶縁膜、ゲート電極４１および低抵抗部４２Ａ，４２Ｂ等の材料は、通常の半導体装置のゲート絶縁膜、ゲート電極および低抵抗部の材料と同様である。
【００３６】
層間絶縁膜６２は、例えば、数百ｎｍの厚さまたはそれよりも厚い厚さを有し、その表面は平坦化されている。層間絶縁膜６２上には、支持基板（図示せず）が設けられていてもよい。
【００３７】
第２部材７０は、抵抗変化素子２０と、接続層７１と、ビット線ＢＬ（または電源線）とを有している。抵抗変化素子２０，接続層７１およびビット線ＢＬは、基板または保護膜（層間絶縁膜）７２内に埋め込まれている。
【００３８】
抵抗変化素子２０は、図６に拡大して表したように、キャップ層２４と、記録層２１と、トンネルバリア層２２と、参照層２３と、反強磁性層２５と、バッファ層２６とを、接続層７１に近いほうからこの順に含むスピン注入磁化反転型記憶素子である。換言すれば、抵抗変化素子２０は、積層方向Ｚの下から上に向かって参照層２３，トンネルバリア層２２および記録層２１をこの順に有するボトムピン（Bottom Pin）構造を有し、かつ記録層２１が選択トランジスタ３０のドレインに接続されている。
【００３９】
このことについて、図７ないし図９を参照して説明する。ＭＴＪは、熱履歴による磁性体へのダメージを最小限にするために、低温で形成される。ＴＭＲ等の特性を重視すると、製造工程全体のプロセス温度を下げることが望ましいが、トランジスタ３０，４０や配線の信頼性が低下するおそれがある。また、不揮発性ロジックや磁気メモリにおいて、センスアンプ１２や駆動用のトランジスタ４０等を有する周辺回路は４層以上の多層配線構造となる。従って、図７に示したように、耐熱性および信頼性の観点から、ＭＴＪよりなる抵抗変化素子２０は多層配線５０の上部に形成されることが多い。この場合、配線抵抗や寄生容量が増加し、高速動作が難しくなるおそれがある。
【００４０】
また、多層配線５０の上部は、コンタクト電極や配線等の下層構造物に起因する段差が多く、平滑性が低い。そのため、多層配線５０の上部に、積層方向Ｚの下から上に向かって記憶層２１，トンネルバリア層２２および参照層２３をこの順に有するトップピン（Top Pin）構造のＭＴＪを形成すると、反強磁性体（ＩｎＭｎが主流）の特性が劣り、ＴＭＲが低くなる。従って、多層配線５０の上部にＭＴＪを形成する場合には、図８に示したように、積層方向Ｚの下から上に向かって参照層２３，トンネルバリア層２２および記録層２１をこの順に有するボトムピン構造が採用されるのが通常である。
【００４１】
ちなみに、図９に示したように、多層配線５０の上部にボトムピン構造のＭＴＪを形成し、配線の引き回しにより記録層２１を選択トランジスタ３０のドレインに接続することも可能である。しかしながら、配線の引き回し構成が煩雑となり、セル面積が増大する。
【００４２】
一方、本実施の形態は、図６に示したように、選択トランジスタ３０を有する第１部材６０の裏面６０Ｂに、抵抗変化素子２０を有する第２部材７０を貼り合わせるようにしたものである。これにより、抵抗変化素子２０を、下層構造物に起因する段差がなく平滑性の高い面に形成することが可能となり、抵抗変化素子２０の特性向上が可能となる。また、図７に示した配線抵抗や寄生容量の増加も解消され、高速動作が可能となる。更に、抵抗効果素子２０を第１部材６０の裏面６０Ｂ側に配置することにより、微細ルールを適用することが可能となり、大容量のメモリを形成することが容易になる。
【００４３】
また、本実施の形態では、このような貼り合わせの構成をとることにより、ボトムピン構造を維持しながらも、図９に示した煩雑な配線の引き回しを行うことなく、記録層２１を選択トランジスタ３０のドレインに接続することが可能となる。つまり、ボトムピン構造をとることにより、反強磁性体ＰｔＭｎの特性が良くなり、ＴＭＲ等の特性が高くなる。更に、記録層２１を選択トランジスタ３０のドレインに接続することにより、選択トランジスタ３０を小さい電流で駆動することが可能となると共に、書込み電流の非対称性が緩和される（スイッチング電圧のずれが小さい）。
【００４４】
図６に示した抵抗変化素子２０の各層の材料について説明する。面内磁化型の代表的な構造例では、反強磁性体層２５は、ＰｔＭｎ，ＩｒＭｎ等からなる反強磁性体により構成されている。参照層２３は、ＣｏＦｅ，ＣｏＦｅＢ等の単層またはＣｏＦｅ／Ｒｕ／ＣｏＦｅＢ等の積層フェリ構造とからなる積層構造を有している。トンネルバリア層２２は、例えば、ＡｌＯ，ＭｇＯ等の酸化膜により構成されている。記録層２１は、例えば、ＣｏＦｅ，ＣｏＦｅＢ，ＮｉＦｅ等の単層、またはＲｕ，ＭｇＯ等をＣｏＦｅ，ＣｏＦｅＢ，ＮｉＦｅ等で挟んだ積層構造により構成されている。
【００４５】
バッファ層２６は、例えば、銅（Ｃｕ），ルテニウム（Ｒｕ），タンタル（Ｔａ），チタン（Ｔｉ），タングステン（Ｗ），ＴｉＮ等の単層または積層膜により構成されている。キャップ層２４の材料は、バッファ層２６と同様である。
【００４６】
図６に示した接続層７１およびビット線ＢＬは、抵抗変化素子２０の二つの電極としての機能を有している。接続層７１は、複数の抵抗変化素子２０の各々ごとに分離されている。一方、ビット線ＢＬは、複数の抵抗変化素子２０に共通の配線として設けられている。接続層７１およびビット線ＢＬは、例えば、銅（Ｃｕ），ルテニウム（Ｒｕ），タンタル（Ｔａ），チタン（Ｔｉ），タングステン（Ｗ），ＴｉＮ等の単層または積層膜により構成されている。
【００４７】
更に、記憶素子部１Ａの選択トランジスタ３０の拡散層と、論理素子部１Ｂのトランジスタ４０の拡散層とは、接続部１Ｅを介して接続されている。接続部１Ｅは、例えば、周辺回路のトランジスタ４０の低抵抗部４２Ａと、論理素子部１Ｂ内に延長されたビット線ＢＬとの間に設けられ、裏面コンタクト電極６４と、接続層７１と、抵抗変化素子２０とをこの順に積層した構成を有している。このようにすることにより、接続部１Ｅを、裏面コンタクト電極６４，接続層７１および抵抗変化素子２０と同一工程で形成することが可能となり、接続部１Ｅの構成および製造工程を簡素化することが可能となる。なお、接続部１Ｅに接続される抵抗変化素子２０は、接続部１Ｅの低抵抗化のため、メモリセル１０内の抵抗変化素子２０（記憶素子として動作する抵抗変化素子２０）の面積より大きいことが好ましい。接続部１Ｅに接続される抵抗変化素子２０の面積を、動作する抵抗変化素子２０の面積より大きくすることにより、動作する抵抗変化素子２０への書込み電流では、接続部１Ｅに接続される抵抗変化素子２０には書込みが起きない。
【００４８】
この半導体装置１は、例えば次のようにして製造することができる。
【００４９】
図１０ないし図１３は、半導体装置１の製造方法を工程順に表したものである。まず、図１０に示したように、第１基板６１の表面６１Ａ側に、選択トランジスタ３０，周辺回路のトランジスタ４０，層間絶縁膜６２，表面側コンタクト電極６３，ソース線ＳＬおよび多層配線５０を形成する。また、第１基板６１を反転させ、第１基板６１の裏面６１Ｂから裏面コンタクト電極６４を形成する。裏面コンタクト電極６４は、選択トランジスタ３０の低抵抗部３２Ｂまたは周辺回路のトランジスタ４０の低抵抗部４２Ａに達する。これにより、第１部材６０が形成される。
【００５０】
次いで、図１１に示したように、第２基板７３に、抵抗変化素子材料膜２９および接続層材料膜７１Ａを形成する。第２基板７３は、平滑性や磁気特性の観点から、Ｓｉ基板、ＧａＡｓ基板、ＭｇＯ基板などの単結晶基板が好ましい。成膜方法は、スパッタリング法、蒸着法、ＣＶＤ（Chemical Vapor Deposition）法などを用いることが可能である。抵抗変化素子材料膜２９としては、図１１に拡大して表したように、第２基板７３に近いほうから、バッファ層材料膜２６Ａと、反強磁性層材料膜２５Ａと、参照層材料膜２３Ａと、トンネルバリア層材料膜２２Ａと、記録層材料膜２１Ａと、キャップ層材料膜２４Ａとをこの順に形成する。
【００５１】
続いて、図１２に示したように、抵抗変化素子材料膜２９および接続層材料膜７１Ａが形成された第２基板７３を、例えば常温接合などの基板接合技術を用いて、第１部材６０の裏面６０Ｂに接合し、第２基板７３をエッチング等で除去する。ここで、抵抗変化素子材料膜２９および接続層材料膜７１Ａが形成された第２基板７３は、第１部材６０の裏面６０Ｂ全面へ接合してもよいし、抵抗変化素子２０が形成される部分のみに部分的に接合してもよい。
【００５２】
そののち、図１３に示したように、ＲＩＥ（Reactive Ion Etching）またはイオンミリング等により、抵抗変化素子材料膜２９および接続層材料膜７１Ａを所望の形状にパターニングし、抵抗変化素子２０および接続層７１を形成する。接続層７１は第１部材６０の裏面６０Ｂに接合されている。
【００５３】
ここで、抵抗変化素子２０の平面形状は、面内磁化型の場合、図５に示したように、アスペクト比１．５〜２．５となるような楕円形状もしくはそれに類似した形状である。更に、記録保持特性の向上の観点からアスペクト比は２以上となることがより好ましい。
【００５４】
更に、抵抗変化素子２０および接続層７１を埋め込むように保護膜７２を形成し、ビット線ＢＬを形成する。ビット線ＢＬは、例えば、デュアルダマシン法などを用いて主にＣｕなどの材料により形成する。更に保護膜７２でビット線ＢＬを埋め込む。以上により、図６に示した半導体装置１が完成する。
【００５５】
この半導体装置１では、ソース線ＳＬとビット線ＢＬとの電位のｈｉｇｈ−ｌｏｗに応じて、抵抗変化素子２０の膜面垂直方向に電流が印加され、スピントルク磁化反転が生じる。これにより、記録層２１の磁化の向きを、参照層２３の磁化に対して平行あるいは反平行にすることにより、抵抗変化素子２０の抵抗値の大小に変化させて情報の書込みを実行する。
【００５６】
一方、抵抗変化素子２０に記憶された情報を読み出すには、抵抗変化素子２０に薄い絶縁膜を介して情報の基準となる磁性層（図示せず）を設け、トンネルバリア層２２を介して流れる強磁性トンネル電流によって読み出すことが可能である。
【００５７】
ここでは、抵抗変化素子２０および接続層７１が、選択トランジスタ３０を有する第１部材６０とは別の第２部材７０に設けられているので、抵抗変化素子２０が、下層構造物に起因する段差がなく平滑性の高い面に形成されており、抵抗変化素子２０の特性が向上する。また、図７に示した配線抵抗や寄生容量の増加も解消され、高速動作が可能となる。
【００５８】
また、抵抗変化素子２０は、積層方向Ｚの下から上に向かって参照層２３，トンネルバリア層２２および記録層２１をこの順に有するボトムピン（Bottom Pin）構造を有し、かつ記録層２１が選択トランジスタ３０のドレインに接続されている。よって、ボトムピン構造をとることにより、反強磁性体ＰｔＭｎの特性が良くなり、ＴＭＲ等の特性が高くなる。また、記録層２１を選択トランジスタ３０のドレインに接続することにより、選択トランジスタ３０が小さい電流で駆動されると共に、書込み電流の非対称性が緩和される（スイッチング電圧のずれが小さい）。
【００５９】
このように本実施の形態では、抵抗変化素子２０および接続層７１を、選択トランジスタ３０を有する第１部材６０とは別の第２部材７０に設けるようにしたので、抵抗変化素子２０を、下層構造物に起因する段差がなく平滑性の高い面に形成し、抵抗変化素子２０の特性を向上させることが可能となる。また、図７に示した配線抵抗や寄生容量の増加を解消し、高速動作が可能となる。更に、抵抗効果素子２０を第１部材６０の裏面６０Ｂ側に配置することにより、微細ルールを適用することが可能となり、大容量のメモリを形成することが容易になる。
【００６０】
また、抵抗変化素子２０は、積層方向Ｚの下から上に向かって参照層２３，トンネルバリア層２２および記録層２１をこの順に有するボトムピン（Bottom Pin）構造を有し、かつ記録層２１が選択トランジスタ３０のドレインに接続されている。ボトムピン構造をとることにより、反強磁性体ＰｔＭｎの特性が良くなり、ＴＭＲ等の特性が高くなる。更に、記録層２１を選択トランジスタ３０のドレインに接続することにより、選択トランジスタ３０を小さい電流で駆動することが可能となると共に、書込み電流の非対称性が緩和される（スイッチング電圧のずれが小さい）。
【００６１】
（第２の実施の形態）
図１４は、本開示の第２の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子２０のトンネルバリア層２２を加工しないことにより、トンネルバリア層２２の絶縁性や信頼性を向上させるようにしたものである。このことを除いては、この半導体装置２は、上記第１の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００６２】
第２部材７０には、複数の抵抗変化素子２０が設けられている。複数の抵抗変化素子２０は、記録層２１を含み、複数の抵抗変化素子２０の各々ごとに分離された個別積層部２０Ａと、トンネルバリア層２２および参照層２３を含み、複数の抵抗変化素子２０に共通の共通積層部２０Ｂとを有している。
【００６３】
共通積層部２０Ｂは、複数の抵抗変化素子２０に共通の配線、具体的にはビット線ＢＬを兼ねていることが好ましい。ビット線ＢＬの形成工程の削減により、製造工程の簡素化およびコスト低減が可能となる。
【００６４】
接続層７１は、個別積層部２０Ａと共に複数の抵抗変化素子２０の各々ごとに分離されている。
【００６５】
この半導体装置２は、例えば次のようにして製造することができる。
【００６６】
図１５ないし図２１は、半導体装置２の製造方法を工程順に表したものである。なお、第１の実施の形態と重複する工程については、図１０ないし図１３を参照して説明する。
【００６７】
まず、第１の実施の形態と同様にして、図１０に示した工程により、第１部材６０を形成する。
【００６８】
次いで、第１の実施の形態と同様にして、図１１に示した工程により、第２基板７３に、抵抗変化素子材料膜２９および接続層材料膜７１Ａを形成する。抵抗変化素子材料膜２９としては、図１１に拡大して表したように、第２基板７３に近いほうから、バッファ層材料膜２６Ａと、反強磁性層材料膜２５Ａと、参照層材料膜２３Ａと、トンネルバリア層材料膜２２Ａと、記録層材料膜２１Ａと、キャップ層材料膜２４Ａとをこの順に形成する。
【００６９】
続いて、図１５に示したように、接続層材料膜７１Ａの上にレジストＲ１を形成する。
【００７０】
そののち、図１６に示したように、このレジストＲ１をマスクとして、ＲＩＥまたはイオンミリング等により、接続層材料膜７１Ａおよび抵抗変化素子材料膜２９をパターニングし、接続層７１と、複数の抵抗変化素子２０とを形成する。
【００７１】
その際、複数の抵抗変化素子２０には、キャップ層２４および記録層２１を含む個別積層部２０Ａと、トンネルバリア層２２，参照層２３，反強磁性層２５およびバッファ層２６を含む共通積層部２０Ｂとを設ける。個別積層部２０Ａは、複数の抵抗変化素子２０の各々ごとに分離する。接続層７１は、個別積層部２０Ａと共に複数の抵抗変化素子２０の各々ごとに分離して形成する。共通積層部２０Ｂは、複数の抵抗変化素子２０にわたって連続して設ける。
【００７２】
このように、トンネルバリア層２２を加工せず記録層２１までを加工することにより、トンネルバリア層２２のエッチング時のダメージが抑えられると共に、参照層２３以降をエッチングした時に発生する再デポなどによるトンネルバリア層２２の絶縁性の悪化を抑えられる。よって、トンネルバリア層２２の絶縁性や信頼性の向上が可能となる。
【００７３】
抵抗変化素子２０の平面形状は、面内磁化型の場合、第１の実施の形態と同様に、図５に示したように、アスペクト比１．５〜２．５となるような楕円形状もしくはそれに類似した形状である。更に、記録保持特性の向上の観点からアスペクト比は２以上となることがより好ましい。
【００７４】
続いて、図１７に示したように、個別積層部２０Ａを覆うレジストＲ２を形成する。
【００７５】
そののち、図１８および図１９に示したように、レジストＲ２をマスクとして、ＲＩＥまたはイオンミリング等により、共通積層部２０Ｂをパターニングし、ビット線ＢＬを形成する。これにより、共通積層部２０Ｂにビット線ＢＬを兼ねさせる。
【００７６】
ビット線ＢＬを形成したのち、図２０に示したように、接続層７１および抵抗変化素子２０を埋め込むように保護膜（層間絶縁膜）７２を形成する。そののち、図２１に示したように、例えばＣＭＰ（Chemical Mechanical Polishing）により保護膜７２を研磨し、接続層７１を露出させる。これにより、第２基板７３に抵抗変化素子２０および接続層７１が形成された第２部材７０が形成される。
【００７７】
続いて、第２部材７０を、例えば常温接合などの基板接合技術を用いて、第１部材６０の裏面６０Ｂに接合する。第２基板７３は、残してもよいし、エッチング等で除去してもよい。以上により、図１４に示した半導体装置２が完成する。
【００７８】
このように本実施の形態では、抵抗変化素子２０のトンネルバリア層２２および参照層２３を含む共通積層部２０Ｂを加工しないようにしたので、トンネルバリア層２２の絶縁性および信頼性を向上させることが可能となる。また、共通積層部２０Ｂを、複数の抵抗変化素子２０に共通のビット線ＢＬとして用いるようにしたので、工程の削減およびコスト低減が可能となる。
【００７９】
（第３の実施の形態）
図２２は、本開示の第３の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子２０の共通積層部２０Ｂとは別にビット線ＢＬを設けるようにしたものである。このことを除いては、この半導体装置３は、上記第２の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００８０】
この半導体装置３は、例えば次のようにして製造することができる。
【００８１】
図２３ないし図２７は、半導体装置３の製造方法を工程順に表したものである。なお、第１の実施の形態と重複する工程については、図１０ないし図１３を参照して説明し、第２の実施の形態と重複する工程については図１５ないし図２１を参照して説明する。
【００８２】
まず、第１の実施の形態と同様にして、図１０に示した工程により、第１部材６０を形成する。
【００８３】
次いで、図２３に示したように、第２基板７３にビット線ＢＬを形成したのち、ビット線ＢＬを形成した面の全体にわたって、抵抗変化素子材料膜２９および接続層材料膜７１Ａを形成する。成膜方法は、第１の実施の形態と同様に、スパッタリング法、蒸着法、ＣＶＤ法などを用いることが可能である。抵抗変化素子材料膜２９としては、図２３に拡大して表したように、第２基板７３に近いほうから、バッファ層材料膜２６Ａと、反強磁性層材料膜２５Ａと、参照層材料膜２３Ａと、トンネルバリア層材料膜２２Ａと、記録層材料膜２１Ａと、キャップ層材料膜２４Ａとをこの順に形成する。
【００８４】
続いて、第２の実施の形態と同様にして、図２４に示したように、ＲＩＥまたはイオンミリング等により、接続層材料膜７１Ａおよび抵抗変化素子材料膜２９をパターニングし、接続層７１と、複数の抵抗変化素子２０とを形成する。複数の抵抗変化素子２０には、記録層２１およびキャップ層２４を含む個別積層部２０Ａと、トンネルバリア層２２，参照層２３，反強磁性層２５およびバッファ層２６を含む共通積層部２０Ｂとを設ける。個別積層部２０Ａおよび接続層７１は、複数の抵抗変化素子２０の各々ごとに分離する。共通積層部２０Ｂは、複数の抵抗変化素子２０にわたって連続して設ける。
【００８５】
続いて、図２５に示したように、第２の実施の形態と同様にして、接続層７１，抵抗変化素子２０およびビット線ＢＬを埋め込むように保護膜（層間絶縁膜）７２を形成する。そののち、図２６に示したように、第２の実施の形態と同様にして、ＣＭＰにより保護膜７２を研磨し、接続層７１を露出させる。これにより、第２基板７３にビット線ＢＬ，抵抗変化素子２０および接続層７１が形成された第２部材７０が形成される。
【００８６】
続いて、第２部材７０を、例えば常温接合などの基板接合技術を用いて、第１部材６０の裏面６０Ｂに接合する。第２基板７３は、残してもよいし、エッチング等で除去してもよい。以上により、図２２に示した半導体装置３が完成する。
【００８７】
（第４の実施の形態）
図２７は、本開示の第４の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、記憶素子部１Ａと論理素子部１Ｂとを積層方向Ｚに積層することにより、配線抵抗をより低減すると共に、集積度を更に向上させるようにしたものである。このことを除いては、この半導体装置４は、上記第１の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００８８】
記憶素子部１Ａは、第１の実施の形態と同様に、第１部材６０と第２部材７０とを接合面８１で貼り合わせた構成を有している。第１部材６０，第２部材７０，抵抗変化素子２０および選択トランジスタ３０は、第１ないし第３の実施の形態と同様に構成されている。図２７では、第１部材６０，第２部材７０，抵抗変化素子２０および選択トランジスタ３０が第１の実施の形態と同様に構成されている場合を表している。
【００８９】
論理素子部１Ｂは、第１部材６０および第２部材７０とは別の第３部材９０に設けられている。第３部材９０の裏面９０Ｂは、接合面８２で、第１部材６０の表面６０Ａに接合されている。
【００９０】
第３部材９０は、第３基板９１の表面９１Ａ側に周辺回路のトランジスタ４０を有している。隣接するトランジスタ４０は、素子分離層１Ｆにより分離されている。トランジスタ４０の低抵抗部４２Ａ，４２Ｂには、多層配線５０が接続されている。多層配線５０は、層間絶縁膜９２中に設けられている。
【００９１】
更に、記憶素子部１Ａの選択トランジスタ３０の拡散層と、論理素子部１Ｂのトランジスタ４０の拡散層とは、接続部１Ｇを介して接続されている。接続部１Ｇは、周辺回路のトランジスタ４０の低抵抗部４２Ａと、論理素子部１Ｂ内に延長されたビット線ＢＬとの間に設けられている。接続部１Ｇは、例えば、ビット線ＢＬに近いほうから、抵抗変化素子２０と、接続層７１と、裏面コンタクト電極６４と、低抵抗部３２Ｃと、表面コンタクト電極６３Ｃと、配線層６５と、低抵抗部９３と、裏面コンタクト電極９４とをこの順に積層した構成を有している。低抵抗部３２Ｃは、選択トランジスタ３０の低抵抗部３２Ａ，３２Ｂと同層に設けられている。表面コンタクト電極６３Ａおよび配線層６５は、表面コンタクト電極６３およびソース線ＳＬと同層に設けられている。低抵抗部９３は、第３基板９１の裏面９１Ｂに設けられている。裏面コンタクト電極９４は、周辺回路のトランジスタ４０の低抵抗部４２Ａと低抵抗部９３との間に、第３基板９１を貫通して設けられている。なお、低抵抗部９３を省略して裏面コンタクト電極９４を配線層６５に直接接続することも可能である。ただし、低抵抗部９３を設けることにより、低抵抗部９３に常温接合に適した材料を選択することができ、接合強度の向上が可能となる。
【００９２】
この半導体装置４は、論理素子部１Ｂを、第１部材６０および第２部材７０とは別の第３部材９０に形成し、第３部材９０の裏面９０Ｂを、接合面８２で、第１部材６０の表面６０Ａに接合することを除いては、第１の実施の形態と同様にして製造することができる。
【００９３】
（第５の実施の形態）
図２８は、本開示の第５の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子２０として垂直磁化型のＳＴＴ−ＭＴＪを有するものである。記録層２１および参照層２３は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている。このことを除いては、この半導体装置５は、上記第１の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【００９４】
抵抗変化素子２０は、図２８に拡大して表したように、キャップ層２４と、記録層２１と、トンネルバリア層２２と、参照層２３と、垂直磁化層２７と、バッファ層２６とを、接続層７１に近いほうからこの順に含むスピン注入磁化反転型記憶素子である。換言すれば、抵抗変化素子２０は、積層方向Ｚの下から上に向かって参照層２３，トンネルバリア層２２および記録層２１をこの順に有するボトムピン（Bottom Pin）構造を有し、かつ記録層２１が選択トランジスタ３０のドレインに接続されている。
【００９５】
垂直磁化層２７は、例えば、ＣｏＰｔ系、ＴｂＦｅＣｏ、ＧｄＦｅＣｏ、ＦｅＰｔ、ＣｏＣｒＰｔ、Ｃｏ／Ｐｔ積層、Ｆｅ／Ｐｔ積層からなる垂直磁化膜である。参照層２３は、例えば、ＣｏＦｅ、ＣｏＦｅＢ等の単層またはＣｏＦｅ／Ｒｕ／ＣｏＦｅＢ等の積層フェリ構造により構成されている。トンネルバリア層２２は、例えば、ＡｌＯ、ＭｇＯ等の酸化膜により構成されている。記録層２１は、ＣｏＦｅ、ＣｏＦｅＢなどの単層、または、ＲｕやＭｇＯ等をＣｏＦｅ、ＣｏＦｅＢ、ＮｉＦｅ等で挟んだ積層構造、または、ＣｏＦｅ、ＣｏＦｅＢなどと垂直磁化膜との積層構造などにより構成されている。
【００９６】
抵抗変化素子２０が垂直磁化型のＳＴＴ−ＭＴＪにより構成されている場合には、面内磁化型と違い、図２９に示したように、円形状もしくはそれに類似した形状に小さくすることが可能であり、抵抗変化素子２０の更なる微細化が可能となる。なお、わかりやすくするために、面内磁化型の平面形状を図３０に表している。
【００９７】
この半導体装置５は、例えば次のようにして製造することができる。
【００９８】
図３１ないし図３９は、半導体装置５の製造方法を工程順に表したものである。なお、第１の実施の形態と重複する工程については、図１０ないし図１３を参照して説明する。
【００９９】
まず、図３１に示したように、第１の実施の形態と同様にして、図１０に示した工程により、第１部材６０を形成する。
【０１００】
次いで、図３２に示したように、第１の実施の形態と同様にして、図１１に示した工程により、第２基板７３に、抵抗変化素子材料膜２９および接続層材料膜７１Ａを形成する。抵抗変化素子材料膜２９としては、図３２に拡大して表したように、第２基板７３に近いほうから、バッファ層材料膜２６Ａと、垂直磁化層材料膜２７Ａと、参照層材料膜２３Ａと、トンネルバリア層材料膜２２Ａと、記録層材料膜２１Ａと、キャップ層材料膜２４Ａとをこの順に形成する。
【０１０１】
続いて、図３３に示したように、接続層材料膜７１Ａの上にレジストＲ１を形成する。
【０１０２】
そののち、図３４に示したように、このレジストＲ１をマスクとして、ＲＩＥまたはイオンミリング等により、接続層材料膜７１Ａおよび抵抗変化素子材料膜２９をパターニングし、接続層７１と、複数の抵抗変化素子２０とを形成する。
【０１０３】
その際、複数の抵抗変化素子２０には、記録層２１およびキャップ層２４を含む個別積層部２０Ａと、トンネルバリア層２２，参照層２３，垂直磁化層２７およびバッファ層２６を含む共通積層部２０Ｂとを設ける。個別積層部２０Ａおよび接続層７１は、複数の抵抗変化素子２０の各々ごとに分離する。個別積層部２０Ａの平面形状は、図２９に示したような円形状もしくはそれに類似した形状とする。共通積層部２０Ｂは、複数の抵抗変化素子２０にわたって連続して設ける。
【０１０４】
このように、トンネルバリア層２２を加工せず記録層２１までを加工することにより、トンネルバリア層２２のエッチング時のダメージが抑えられると共に、参照層２３以降をエッチングした時に発生する再デポなどによるトンネルバリア層２２の絶縁性の悪化を抑えられる。よって、トンネルバリア層２２の絶縁性や信頼性の向上が可能となる。
【０１０５】
続いて、図３５に示したように、個別積層部２０Ａを覆うレジストＲ２を形成する。
【０１０６】
そののち、図３６および図３７に示したように、レジストＲ２をマスクとして、ＲＩＥまたはイオンミリング等により、共通積層部２０Ｂをパターニングし、ビット線ＢＬを形成する。これにより、共通積層部２０Ｂにビット線ＢＬを兼ねさせる。
【０１０７】
続いて、図３８に示したように、接続層７１および抵抗変化素子２０を埋め込むように保護膜（層間絶縁膜）７２を形成する。そののち、図３９に示したように、例えばＣＭＰにより保護膜７２を研磨し、接続層７１を露出させる。これにより、第２基板７３に抵抗変化素子２０および接続層７１が形成された第２部材７０が形成される。
【０１０８】
続いて、第２部材７０を、例えば常温接合などの基板接合技術を用いて、第１部材６０の裏面６０Ｂに接合する。第２基板７３は残してもよいし、エッチング等で除去してもよい。以上により、図２８に示した半導体装置５が完成する。
【０１０９】
（第６の実施の形態）
図４０は、本開示の第６の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子２０の共通積層部２０Ｂとは別にビット線ＢＬを設けるようにしたものである。このことを除いては、この半導体装置６は、上記第５の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。
【０１１０】
この半導体装置６は、例えば次のようにして製造することができる。
【０１１１】
図４１ないし図４８は、この半導体装置６の製造方法を工程順に表したものである。なお、第５の実施の形態と重複する工程については、図３１を参照して説明する。
【０１１２】
まず、第１および第５の実施の形態と同様にして、図３１に示した工程により、第１部材６０を形成する。
【０１１３】
次いで、図４１に示したように、第２基板７３にビット線ＢＬを形成したのち、ビット線ＢＬを形成した面の全体にわたって、抵抗変化素子材料膜２９および接続層材料膜７１Ａを形成する。抵抗変化素子材料膜２９としては、図４１に拡大して表したように、第２基板７３に近いほうから、バッファ層材料膜２６Ａと、垂直磁化層材料膜２７Ａと、参照層材料膜２３Ａと、トンネルバリア層材料膜２２Ａと、記録層材料膜２１Ａと、キャップ層材料膜２４Ａとをこの順に形成する。
【０１１４】
続いて、図４２に示したように、接続層材料膜７１Ａの上にレジストＲ１を形成する。
【０１１５】
そののち、図４３に示したように、このレジストＲ１をマスクとして、ＲＩＥまたはイオンミリング等により、接続層材料膜７１Ａおよび抵抗変化素子材料膜２９をパターニングし、接続層７１と、複数の抵抗変化素子２０とを形成する。複数の抵抗変化素子２０には、記録層２１を含む個別積層部２０Ａと、トンネルバリア層２２および参照層２３を含む共通積層部２０Ｂとを設ける。個別積層部２０Ａおよび接続層７１は、複数の抵抗変化素子２０の各々ごとに分離する。個別積層部２０Ａの平面形状は、図２９に示したような円形状もしくはそれに類似した形状とする。共通積層部２０Ｂは、複数の抵抗変化素子２０にわたって連続して設ける。
【０１１６】
続いて、図４４に示したように、抵抗変化素子２０および接続層７１を覆う絶縁膜ＳＷＡを形成する。
【０１１７】
そののち、図４５および図４６に示したように、絶縁膜ＳＷＡをマスクとして、ＲＩＥなどによりエッチバックを行い、個別積層部２０Ａの側面にサイドウォールＳＷを形成すると共に、共通積層部２０Ｂを抵抗変化素子２０ごとに分離する。本変形例では、個別積層部２０Ａの側面にサイドウォールＳＷを形成することにより、セルフアライメント（自己整合）による抵抗変化素子２０の形成が可能となり、工程削減および合わせ精度が向上し、更に抵抗変化素子２０の信頼性、集積度が向上する。
【０１１８】
続いて、図４７に示したように、接続層７１および抵抗変化素子２０を埋め込むように保護膜（層間絶縁膜）７２を形成する。そののち、図４８に示したように、例えばＣＭＰにより保護膜７２を研磨し、接続層７１を露出させる。これにより、第２基板７３にビット線ＢＬ，抵抗変化素子２０および接続層７１が形成された第２部材７０が形成される。
【０１１９】
続いて、第２部材７０を、例えば常温接合などの基板接合技術を用いて、第１部材６０の裏面６０Ｂに接合する。第２基板７３は残してもよいし、エッチング等で除去してもよい。以上により、図４０に示した半導体装置６が完成する。
【０１２０】
なお、本実施の形態の製造方法は、第５の実施の形態で説明した垂直磁化型の場合に限定されるものではない。例えば、第３の実施の形態で説明したように、面内磁化型の抵抗変化素子２０の共通積層部２０Ｂとは別にビット線ＢＬを設ける場合にも適用可能である。
【０１２１】
（第７の実施の形態）
図４９は、本開示の第７の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子１２０としてＲｅＲＡＭを有するものである。このことを除いては、この半導体装置７は、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【０１２２】
抵抗変化素子１２０は、図４８に拡大して表したように、第１電極１２１と、遷移金属の酸素欠乏型の酸化物よりなる抵抗変化層１２２と、第２電極１２３とを含む積層膜により構成されている。第１電極１２１はビット線ＢＬを兼ねている。第２電極１２３は、接続層７１に接して設けられ、接続層７１を介して選択トランジスタ３０に接続されている。抵抗変化層１２２は、第１電極１２１と第２電極１２３との間に設けられている。
【０１２３】
抵抗変化層１２２は、酸素欠乏型のタンタル酸化物、ハフニウム酸化物などの遷移金属からなる酸素欠乏型の酸化膜の単層膜、またはそれらの組み合わせからなる積層膜により構成されている。
【０１２４】
第１電極１２１および第２電極１２３の構成材料としては、例えば、抵抗変化を起こしやすい電極材料としてＰｔ、Ｉｒ、Ｐｄ、Ａｇ、Ｃｕが挙げられる。一方、抵抗変化を起こしにくい電極材料としてＷ、Ｎｉ、Ｔａ、Ｔｉ、Ａｌの金属、ＴａＮなどの窒化金属膜が挙げられる。
【０１２５】
上記の各電極材料は抵抗変化層１２２が接続される選択トランジスタ３０の種類に対して、望ましい組み合わせがある。例えば、ＮＭＯＳトランジスタが使用される場合は、第２電極１２３が抵抗変化を起こしにくい電極材料から選ばれ、第１電極１２１が抵抗変化を起こしやすい電極材料から選ばれる。一方、ＰＭＯＳトランジスタが使用される場合は、第２電極１２３が抵抗変化を起こしやすい電極材料から選ばれ、第１電極１２１が抵抗変化を起こしにくい電極材料から選ばれる。
【０１２６】
第１電極１２１と第２基板７３との間には、バッファ層（図示せず）が設けられていてもよい。その場合、バッファ層はＣｕ、Ｔｉ、Ｗ、ＴｉＮ等の単層または積層膜から構成される。
【０１２７】
この半導体装置７では、第１電極１２１および第２電極１２３を介して図示しない電源（パルス印加手段）から電圧を印加すると、抵抗変化層１２２が高抵抗状態から低抵抗状態へと（または、低抵抗状態から高抵抗状態へ）変化する。このような過程を繰り返すことにより、抵抗変化素子１２０に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。
【０１２８】
（第８の実施の形態）
図５０は、本開示の第８の実施の形態に係る半導体装置の断面構成を表したものである。本実施の形態は、抵抗変化素子２２０として、イオン源層および抵抗変化層の積層構造を有するものである。このことを除いては、この半導体装置８は、上記第１の実施の形態と同様の構成、作用および効果を有し、第１の実施の形態と同様にして製造することができる。よって、対応する構成要素には同一の符号を付して説明する。
【０１２９】
抵抗変化素子２２０は、図５０に拡大して表したように、第１電極２２１、記憶層２２２および第２電極２２３を含む積層膜により構成されている。記憶層２２２は、第１電極２２１に近いほうから、イオン源層２２２Ａと、抵抗変化層２２２Ｂとをこの順に有している。
【０１３０】
第１電極２２１および第２電極２２３は、Ｐｔ、Ｗ、ＷＮ、Ｃｕ等により構成されている。
【０１３１】
抵抗変化層２２２Ｂは、金属酸化物により構成されている。金属酸化物としては、例えば、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ニッケル酸化物、コバルト酸化物、チタン酸化物、ハフニウム酸化物、ジルコニウム酸化物、ガドリウム酸化物等、もしくはそれらの混合材料が挙げられる。
【０１３２】
イオン源層２２２Ａは、例えば、イオン化可能な金属元素としてＣｕ、Ａｇ、Ｚｎの少なくともいずれかと、Ｔｅ、Ｓｅ、Ｓのカルコゲナイド元素の少なくともいずれかとを含む。例えば、ＣｕＴｅ、ＧｅＳｂＴｅ、ＣｕＧｅＴｅ、ＡｇＧｅＴｅ、ＡｇＴｅ、ＺｎＴe、ＺｎＧｅＴｅ、ＣｕＳ、ＣｕＧｅＳ、ＣｕＳｅ、ＣｕＧｅＳｅ等が挙げられる。更に、Ｂもしくは希土類元素もしくはＳｉが含有されていてもよい。また、イオン源層２２２Ａと抵抗変化層２２２Ｂとの積層順を入れ替えてもよい。
【０１３３】
第１電極２２１と第２基板７３との間には、バッファ層（図示せず）が設けられていてもよい。その場合、バッファ層は、Ｃｕ、Ｔｉ、Ｗ、ＴｉＮ等の単層または積層膜から構成される。
【０１３４】
この半導体装置８では、第１電極２２１および第２電極２２２を介して図示しない電源（パルス印加手段）から電圧パルス或いは電流パルスを印加すると、抵抗変化層２２２Ｂの電気的特性、例えば抵抗値が変化し、これにより情報の書き込み，消去，更に読み出しが行われる。
【０１３５】
（変形例１）
図５１は、変形例１に係る半導体装置７Ａの断面構成を表したものである。本変形例は、ＲｅＲＡＭよりなる抵抗変化素子１２０を有する第７の実施の形態、またはイオン源層２２２Ａと抵抗変化層２２２Ｂとの積層膜を有する抵抗変化素子２２０を備えた第８の実施の形態に関するものである。この半導体装置７Ａでは、集積度を向上させるために、抵抗変化素子１２０（または抵抗変化素子２２０）を、第２部材７０と第１部材６０との両方に設け、選択トランジスタ３０を共有させるようにしている。
【０１３６】
（変形例２）
なお、図５２に示した半導体装置７Ｂのように、第１基板６１の表面６１Ａ側に論理素子部１Ｂ、第１基板６１の裏面６１Ａ側に選択トランジスタ３０および抵抗変化素子１２０を含む記憶素子部１Ａを配置することも可能である。このようにした場合にも、集積度の向上が可能となる。なお、第１基板６１の表面６１Ａ側には層間絶縁膜６２Ａ，第１基板６１の裏面６１Ｂ側には層間絶縁膜６２Ｂが設けられている。
【０１３７】
本変形例の半導体装置７Ｂは、図５２に示したように一枚の第１基板６１の表面６１Ａ側と裏面６１Ｂ側とを利用して形成してもよいし、第４の実施の形態（図２７参照。）と同様に基板接合により作製することも可能である。その場合、接合面８２はトランジスタ３０の形成された基板とトランジスタ４０の形成された基板との貼り合わせ面となる。
【０１３８】
以上、実施の形態を挙げて本開示を説明したが、本開示は上記実施の形態に限定されるものではなく、種々の変形が可能である。
【０１３９】
例えば、上記実施の形態では、面内磁化型あるいは垂直磁化型のＳＴＴ-ＭＴＪよりなる抵抗変化素子２０、ＲｅＲＡＭよりなる抵抗変化素子１２０、または、イオン源層２２２Ａおよび抵抗変化層２２２Ｂの積層構造を有する抵抗変化素子２２０を有する半導体装置について説明した。しかしながら、抵抗変化素子は、二つの端子（電極）を有し、抵抗状態の変化により情報の記憶を行う記憶素子であれば特に限定されず、他の構成を有していてもよい。
【０１４０】
また、例えば、上記実施の形態において抵抗変化素子２０および選択トランジスタ３０の構成を具体的に挙げて説明したが、全ての構成要素を備える必要はなく、また、他の構成要素を更に備えていてもよい。
【０１４１】
更に、例えば、上記実施の形態において説明した各構成要素の材料、厚みおよび形成方法などは限定されるものではなく、他の材料、厚みおよび形成方法としてもよい。
【０１４２】
なお、本技術は以下のような構成を取ることも可能である。
（１）
第１基板の表面側に選択トランジスタを有する第１部材と、
抵抗変化素子および前記抵抗変化素子に接する接続層を有し、前記接続層が前記第１部材の裏面に接合されている第２部材と
を備えた半導体装置。
（２）
前記抵抗変化素子は、記録層と、トンネルバリア層と、参照層とを、前記接続層に近いほうからこの順に含むスピン注入磁化反転型記憶素子である
前記（１）記載の半導体装置。
（３）
前記第２部材は、前記抵抗変化素子を複数有し、
前記複数の抵抗変化素子は、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を有する前記（２）記載の半導体装置。
（４）
前記共通積層部は、前記複数の抵抗変化素子に共通の配線を兼ねる
前記（３）記載の半導体装置。
（５）
前記接続層は、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離されている
前記（３）または（４）記載の半導体装置。
（６）
前記記録層および前記参照層は、磁化容易軸が膜面に対して垂直方向に向く膜により構成されている
前記（２）ないし（５）のいずれか１項に記載の半導体装置。
（７）
前記第１部材は、前記選択トランジスタと前記接続層との間に、前記第１基板を貫通する裏面コンタクト電極を有する
前記（１）ないし（６）のいずれか１項に記載の半導体装置。
（８）
周辺回路のトランジスタを更に有し、
前記周辺回路のトランジスタは、前記第１部材において、前記第１基板の表面側に設けられている
前記（１）ないし（７）のいずれか１項に記載の半導体装置。
（９）
第３基板の表面側に周辺回路のトランジスタを有する第３部材を更に備え、
前記第３部材の裏面は、前記第１部材の表面に接合されている
前記（１）ないし（７）のいずれか１項に記載の半導体装置。
（１０）
抵抗変化素子および前記抵抗変化素子に接する接続層を有する第２部材を形成する工程と、
第１基板の表面側に選択トランジスタを有する第１部材の裏面に、前記接続層を接合する工程と
を含む半導体装置の製造方法。
（１１）
前記第２部材を形成する工程において、前記抵抗変化素子として、記録層と、トンネルバリア層と、参照層とを、前記接続部に近いほうからこの順に含むスピン注入磁化反転型記憶素子を形成する
前記（１０）記載の半導体装置の製造方法。
（１２）
前記第２部材を形成する工程において、前記抵抗変化素子を複数形成し、
前記複数の抵抗変化素子として、
前記記録層を含み、前記複数の抵抗変化素子の各々ごとに分離された個別積層部と、
前記トンネルバリア層および前記参照層を含み、前記複数の抵抗変化素子に共通の共通積層部と
を形成する前記（１１）記載の半導体装置の製造方法。
（１３）
前記共通積層部に、前記複数の抵抗変化素子に共通の配線を兼ねさせる
前記（１２）記載の半導体装置の製造方法。
（１４）
前記接続層を、前記個別積層部と共に前記複数の抵抗変化素子の各々ごとに分離して形成する
前記（１３）記載の半導体装置の製造方法。
（１５）
前記記録層および前記参照層を、磁化容易軸が膜面に対して垂直方向に向く膜により構成する
前記（１１）ないし（１４）のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【０１４３】
１…半導体装置、１Ａ…記憶素子部、１Ｂ…論理素子部、１Ｃ，１Ｄ…素子分離層、１Ｅ，１Ｇ…接続部、１０…メモリセル、２０，１２０，２２０…抵抗変化素子、３０…選択トランジスタ、４０…周辺回路のトランジスタ、５０…多層配線、６０…第１部材、７０…第２部材、８１，８２…接合面。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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