(57)【要約】【課題】低コスト化及び低消費電力化を図る。【解決手段】差動出力回路（１０、１０Ａ〜１０Ｅ）は、シンク電流が流出する第２ノード（ＮＤ２）と第１ノード（ＮＤ１）の間に設けられ、差動入力信号の一方が供給される第１トランジスタ（ＭＮ１）と、第３ノード（ＮＤ３）と第２ノードの間に設けられ、差動入力信号の他方が供給される第２トランジスタ（ＭＮ２）を含む。差動出力回路は、ソース電流が流入する第４ノード（ＮＤ４）と第１ノードの間に設けられ入力電極が第３ノードに接続される第３トランジスタ（ＭＰ１）と、第３ノードと第４ノードの間に設けられ入力電極が第１ノードに接続される第４トランジスタ（ＭＰ２）を含む。差動出力回路は、入力電流に応じて第１ノードと第１出力端子の間に電圧を発生する第１電圧発生回路（１０３）と、入力電流に応じて第３ノードと第２出力端子の間に電圧を発生する第２電圧発生回路（１０４）を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの入力信号の電圧差に応じて差動信号を生成するための差動出力回路と、
前記差動信号を外部に出力するための第１出力端子及び第２出力端子と、
前記第１出力端子及び前記第２出力端子から出力される差動信号のコモン電圧が基準値に一致するように、前記差動出力回路を制御するコモンフィードバック回路と、を有し、
前記差動出力回路は、
第１ノードと第２ノードの間に設けられ、入力電極に前記２つの入力信号の一方が供給されるＮチャネル型の第１トランジスタと、
第３ノードと前記第２ノードとの間に設けられ、入力電極に前記２つの入力信号の他方が供給されるＮチャネル型の第２トランジスタと、
前記第１ノードと第４ノードとの間に設けられ、入力電極が前記第３ノードに接続されるＰチャネル型の第３トランジスタと、
前記第３ノードと前記第４ノードとの間に設けられ、入力電極が前記第１ノードに接続されるＰチャネル型の第４トランジスタと、
前記第２ノードとグラウンド電圧が供給されるグラウンドノードとの間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるシンク電流を前記第２ノードからグラウンドノードに流出させるシンク電流源回路と、
前記第４ノードと電源電圧が供給される電源ノードとの間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるソース電流を前記電源ノードから前記第４ノードに流入させるソース電流源回路と、
前記第１ノードと前記第１出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第１電圧発生回路と、
前記第３ノードと前記第２出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第２電圧発生回路と、を含む半導体装置。
【請求項２】
前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続された第１抵抗を含み、
前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続された第２抵抗を含む、請求項１に記載の半導体装置。
【請求項３】
前記第１抵抗及び前記第２抵抗は、抵抗値が調整可能にされる請求項２に記載の半導体装置。
【請求項４】
前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第５トランジスタを含み、
前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第６トランジスタを含む、請求項１に記載の半導体装置。
【請求項５】
前記第５トランジスタ及び前記第６トランジスタは、その入力電極に前記コモン電圧が供給される請求項４に記載の半導体装置。
【請求項６】
前記第１出力端子と前記第２出力端子との間に直列に接続された第３抵抗及び第４抵抗を更に有し、
前記第５トランジスタ及び第６トランジスタは、その入力電極に前記第３抵抗と前記第４抵抗が共通に接続されるノードの電圧が供給され、
前記コモンフィードバック回路は、前記第３抵抗と前記第４抵抗が共通に接続されるノードの電圧を前記コモン電圧とする請求項５に記載の半導体装置。
【請求項７】
前記第５トランジスタ及び第６トランジスタは、Ｎチャネル型のＭＯＳトランジスタである請求項６に記載の半導体装置。
【請求項８】
前記第５トランジスタ及び第６トランジスタは、Ｐチャネル型のＭＯＳトランジスタである請求項６に記載の半導体装置。
【請求項９】
前記第１ノードと前記第３トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の一方が供給されるＰチャネル型の第７トランジスタと、
前記第３ノードと前記第４トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の他方が供給されるＰチャネル型の第８トランジスタと、を更に有する請求項２に記載の半導体装置。
【請求項１０】
内部回路と、
差動信号を外部に出力するための第１出力端子及び第２出力端子を一組とする複数の差動出力端子対と、
前記内部回路から供給された複数のデジタル信号に応じた差動信号を生成し、対応する前記差動出力端子対に出力するインターフェース回路と、を有し、
前記インターフェース回路は、
前記内部回路から供給されたデジタル信号毎に対応して設けられ、入力されたデジタル信号に応じて生成された２つの入力信号の電圧差に応じて差動信号を生成し、対応する前記差動出力端子対に出力する複数の差動出力回路と、
夫々の前記差動出力端子対から出力される差動信号のコモン電圧が基準値に一致するように、前記差動出力回路を制御するコモンフィードバック回路と、を有し、
前記差動出力回路は、
第１ノードと第２ノードの間に設けられ、入力電極に前記２つの入力信号の一方が供給されるＮチャネル型の第１トランジスタと、
第３ノードと前記第２ノードとの間に設けられ、入力電極に前記２つの入力信号の他方が供給されるＮチャネル型の第２トランジスタと、
前記第１ノードと第４ノードとの間に設けられ、入力電極が前記第３ノードに接続されるＰチャネル型の第３トランジスタと、
前記第３ノードと前記第４ノードとの間に設けられ、入力電極が前記第１ノードに接続されるＰチャネル型の第４トランジスタと、
前記第２ノードとグラウンド電圧が供給されるグラウンドノードとの間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるシンク電流を前記第２ノードからグラウンドノードに流出させるシンク電流源回路と、
前記第４ノードと電源電圧が供給される電源ノードとの間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるソース電流を前記電源ノードから前記第４ノードに流入させるソース電流源回路と、
前記第１ノードと前記第１出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第１電圧発生回路と、
前記第３ノードと前記第２出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第２電圧発生回路と、を含む半導体装置。
【請求項１１】
前記第１ノードと前記第３トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の一方が供給されるＰチャネル型のトランジスタと、
前記第３ノードと前記第４トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の他方が供給されるＰチャネル型のトランジスタと、を更に有する請求項１０に記載の半導体装置。
【請求項１２】
前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続された第１抵抗を含み、
前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続された第２抵抗を含む、請求項１１に記載の半導体装置。
【請求項１３】
前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第５トランジスタを含み、
前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第６トランジスタを含む、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動信号を出力する差動出力回路を備える半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
家電製品や携帯端末等の電子機器には、複数の半導体装置（ＩＣチップ）が搭載され、半導体装置間で各種の信号（データ）をやり取りすることにより、電子回路特有の様々な機能が実現される。多くの半導体装置は、信号（データ）の送信又は受信を行うためのインターフェース回路を備えており、そのインターフェース回路を介して外部と通信を行う。
【０００３】
近年、半導体装置間の通信における通信速度の高速化が進んでいる。高速な通信を行うための高速デジタルインターフェースとして、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）やＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）、ＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等の小信号差動出力方式が知られている。中でもＬＶＤＳは、液晶ディスプレイとコントロールＩＣとの間のインターフェースや、光ディスク装置におけるＬＤＤ（Ｌａｓｅｒ  Ｄｉｏｄｅ  Ｄｒｉｖｅｒ）制御用ＩＣとデジタル信号処理用ＩＣとの間のインターフェース等に広く採用されている。
【０００４】
小信号差動出力方式のインターフェース回路は、半導体装置の特有の機能を実現するための内部コア回路（ＣＰＵ等のデータ処理回路）から信号（データ）を受け取り、その信号を外部端子に出力する。多くの場合、低い電源電圧で動作する内部コア回路から出力される信号の信号レベルは、インターフェース回路から出力すべき信号の信号レベルに満たないため、入力された信号を一旦レベルシフトし、レベルシフトされた信号に基づいて差動信号を生成している。例えば、ＬＶＤＳに対応したインターフェース回路の多くは、コア電源電圧（例えば１．２Ｖ）で動作する内部コア回路から出力された信号を電源電圧レベル（例えば３．３Ｖ）にレベルシフトし、レベルシフトされた信号に基づいて差動信号（例えば１．０５Ｖ〜１．４Ｖ）を生成している。そのため、インターフェース回路を構成する回路ブロックとして、入力された信号をレベルシフトするレベルシフト回路と、レベルシフトされた信号に基づいて差動信号を生成する差動出力回路と、差動信号のコモン電圧を制御するコモンフィードバック回路（ＣＭＦＢ：Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｆｅｅｄｂａｃｋ）とが必要であった。
【０００５】
レベルシフト回路の従来技術としては、例えば特許文献１に開示があり、差動出力回路の従来技術としては特許文献２、３に開示がある。また、特許文献４には、レベルシフト機能を持たせた差動出力回路が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平４−２６８８１８号公報
【特許文献２】特表２０１２−５１０２０８号公報
【特許文献３】特開２００７−３２９５５０号公報
【特許文献４】米国特許出願公開第２００９／０１６７３６９Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近年、市場における電子機器の低価格化及び省電力化の要求から、それに搭載される半導体装置の低コスト化及び低消費電力化も求められている。半導体装置の低コスト化及び低消費電力化を実現するためには、半導体装置における信号処理回路やメモリ回路等のコア部分のみならず、上述のインターフェース回路の小規模化や低消費電力化も重要である。
【０００８】
本願発明者は、小信号差動出力方式のインターフェース回路の小規模化及び低消費電力化を実現するため、引用文献１に示されるようなレベルシフト回路の２つの出力端子から差動信号を生成する構成を検討した。しかしながら、本願発明者の検討によれば、ＬＶＤＳのような小信号差動出力方式の場合、差動出力回路としてのレベルシフト回路から出力される差動信号の振幅がレベルシフト回路の電源・グラウンド間電圧よりも小さいため、レベルシフト回路の電源側のトランジスタがオフしきれず、所望の差動信号が得られないという問題がある。
【０００９】
また、本願発明者の検討によれば、小信号差動出力方式のインターフェース回路として、例えば上記特許文献４に示されるような差動出力回路を採用したとしても、回路の小規模化や低消費電力化について十分な効果が期待できるとは言えない。特許文献４の構成では、回路の高速動作を実現するために、信号レベルの低い入力信号を受ける入力段のトランジスタとして低耐圧のＮチャネル型のトランジスタを採用していることから、当該トランジスタを過電圧から保護するための回路が必要となる。具体的には、同文献の図２（Ｆｉｇ．２）に示されるように、入力段のトランジスタのドレイン側に直列に接続され当該トランジスタに印加される電圧を下げるための保護用のトランジスタや、保護用のトランジスタにバイアス電流を供給するための電流源回路に加え、保護用のトランジスタにバイアス電圧を供給する回路等が必要となる。そのため、上記特許文献４の差動出力回路によってレベルシフト回路を削減したとしても、インターフェース回路全体として回路規模の縮小、消費電力の低減は限定的である。
【００１０】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、本半導体装置は、２つの入力信号の電圧差に応じて差動信号を生成するための差動出力回路と、コモンフィードバック回路とを有する。差動出力回路は、コモンフィードバック回路からの制御に応じて調整されるシンク電流が流出される第２ノードと、第１ノードとの間に設けられ、入力電極に前記２つの入力信号の一方が供給されるＮチャネル型の第１トランジスタと、第３ノードと第２ノードとの間に設けられ、入力電極に前記２つの入力信号の他方が供給されるＮチャネル型の第２トランジスタと、を含む。差動出力回路は更に、コモンフィードバック回路からの制御に応じて調整されるソース電流が流入される第４ノードと第１ノードとの間に設けられ、入力電極が第３ノードに接続されるＰチャネル型の第３トランジスタと、第３ノードと第４ノードとの間に設けられ、入力電極が第１ノードに接続されるＰチャネル型の第４トランジスタと、を含む。差動出力回路は更に、第１ノードと第１出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第１電圧発生回路と、第３ノードと第２出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第２電圧発生回路とを含む。
【発明の効果】
【００１３】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、本半導体装置によれば、低コスト化及び低消費電力化が可能となる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本願の一実施の形態に係る差動出力回路を備えた半導体装置を例示する図である。
【図２】図２は、実施の形態１に係る差動出力回路を含むインターフェース回路を備えた半導体装置を例示する図である。
【図３】図３は、電圧制御部１１の内部構成を例示する図である。
【図４】図４は、差動出力回路１０及びコモンフィードバック回路１３の内部構成を例示する図である。
【図５】図５は、出力端子ＯＵＴＰ１からハイレベルの電圧を出力し、出力端子ＯＵＴＮ１からローレベルの電圧を出力する場合の差動出力回路における電流経路を例示する図である。
【図６】図６は、出力端子ＯＵＴＰ１からローレベルの電圧を出力し、出力端子ＯＵＴＮ１からハイレベルの電圧を出力する場合の差動出力回路における電流経路を例示する図である。
【図７】図７は、実施の形態２に係る差動出力回路を例示する図である。
【図８】図８は、実施の形態３に係る差動出力回路を例示する図である。
【図９】図９は、実施の形態３に係る別の差動出力回路を例示する図である。
【図１０】図１０は、実施の形態４に係る差動出力回路を例示する図である。
【図１１】図１１は、実施の形態４に係る別の差動出力回路を例示する図である。
【図１２】図１２は、実施の形態５に係る差動出力回路を例示する図である。
【図１３】図１３は、実施の形態５に係る別の差動出力回路を例示する図である。
【図１４】図１４は、実施の形態６に係る差動出力回路を例示する図である。
【図１５】図１５は、実施の形態６に係る別の差動出力回路を例示する図である。
【図１６】図１６は、実施の形態３に係る差動出力回路を含むインターフェース回路を適用したシステム例を示す図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕（出力端子とレベルシフト回路の出力ノードとの間に抵抗が接続された差動出力回路）
本願の代表的な実施の形態に係る半導体装置（１００）は、図１に示されるように、２つの入力信号（ＩＮＰ、ＩＮＮ）の電圧差に応じて差動信号（ＶＰ、ＶＮ）を生成するための差動出力回路（１０）と、前記差動信号を外部に出力するための第１出力端子（ＯＵＴＰ）及び第２出力端子（ＯＵＴＮ）と、を有する。本半導体装置は更に、前記第１出力端子及び前記第２出力端子から出力される差動信号のコモン電圧（ＶＣＭ）が基準値（ＶＲＥＦ）に一致するように、前記差動出力回路を制御するコモンフィードバック回路を有する。前記差動出力回路は、第１ノード（ＮＤ１）と第２ノード（ＮＤ２）の間に設けられ、入力電極に前記２つの入力信号の一方が供給されるＮチャネル型の第１トランジスタ（ＭＮ１）と、第３ノード（ＮＤ３）と前記第２ノードとの間に設けられ、入力電極に前記２つの入力信号の他方が供給されるＮチャネル型の第２トランジスタ（ＭＮ２）と、を含む。前記差動出力回路は更に、前記第１ノードと第４ノード（ＮＤ４）との間に設けられ、入力電極が前記第３ノードに接続されるＰチャネル型の第３トランジスタ（ＭＰ１）と、前記第３ノードと前記第４ノードとの間に設けられ、入力電極が前記第１ノードに接続されるＰチャネル型の第４トランジスタ（ＭＰ２）と、を含む。前記差動出力回路は更に、前記第２ノードとグラウンド電圧が供給されるグラウンドノード（ＧＮＤ）との間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるシンク電流（ＩＳＮ）を前記第２ノードからグラウンドノードに流出させるシンク電流源回路を（１０２）含む。前記差動出力回路は更に、前記第４ノードと電源電圧が供給される電源ノード（ＶＤＤ）との間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるソース電流（ＩＳＰ）を前記電源ノードから前記第４ノードに流入させるソース電流源回路（１０１）を含む。前記差動出力回路は更に、前記第１ノードと前記第１出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第１電圧発生回路（１０３）と、前記第３ノードと前記第２出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第２電圧発生回路（１０４）と、を含む。
【００１８】
これによれば、差動出力回路の電源・グラウンド間の電圧よりも小さい振幅の差動信号を第１出力端子及び第２出力端子から出力する場合であっても、第３トランジスタ及び第４トランジスタが確実にオン・オフするように制御することが可能となる。例えば第１出力端子の電圧がハイレベル、第２出力端子の電圧がローレベルとなる差動信号を出力する場合、第１電圧発生回路によって、第４トランジスタの入力電極に供給される第１ノードの電圧を第１出力端子の電圧よりも高くすることができる。これにより、第４トランジスタの入力電極を第１出力端子の電圧によって直接制御する場合に比べて、第４トランジスタがオフし易くなる。例えば、第１ノードの電圧が第４トランジスタの閾値を超えないように第１電圧発生回路の電圧を設定することにより、第４トランジスタを確実にオフさせることができる。他方、第１出力端子の電圧がローレベル、第２出力端子の電圧がハイレベルとなる差動信号を出力する場合、第２電圧発生回路によって、第３トランジスタの入力電極に供給される第３ノードの電圧を第２出力端子の電圧よりも高くすることができる。これにより、第３トランジスタの入力電極を第２出力端子の電圧によって直接制御する場合に比べて、第３トランジスタがオフし易くなる。例えば、第３ノードの電圧が第３トランジスタの閾値を超えないように第２電圧発生回路の電圧を設定することにより、第３トランジスタを確実にオフさせることができる。
【００１９】
これにより、従来のようにレベルシフト回路を別途設けなくても、入力信号より振幅の大きな差動信号を生成することが可能な差動出力回路を実現することができる。更に、差動入力段の第１及び第２トランジスタとして高耐圧のトランジスタを採用することができるので、上記特許文献４に示されるような差動入力段のトランジスタを過電圧から保護するための回路が不要となり、回路規模を小さくすることができ、且つ、消費電流を減らすことができる。したがって、本半導体装置によれば、従来に比べて半導体装置のチップ面積を小さくすることができ、且つ、半導体装置の消費電流を減らすことができる。
【００２０】
〔２〕（電圧発生回路：抵抗）
項１の半導体装置において、前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続された第１抵抗（Ｒ１、Ｒ１Ｘ）を含み、前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続された第２抵抗（Ｒ２、Ｒ２Ｘ）を含む。
【００２１】
これによれば、第１ノードと前記第１出力端子との間に発生する電圧（第３ノードと第２出力端子との間に発生する電圧）の大きさを、第１抵抗（第２抵抗）の抵抗値と、それに流れる電流値とによって決定することができる。これにより、発生する電圧を簡単且つ精度良く設定することができる。
【００２２】
〔３〕（可変抵抗）
項２の半導体装置において、前記第１抵抗（Ｒ１Ｘ）及び前記第２抵抗（Ｒ２Ｘ）は、抵抗値が調整可能にされる。
【００２３】
これによれば、半導体装置のプロセスのバラつきや温度変動等に応じて、発生させる電圧の大きさを調整することが容易となる。
【００２４】
〔４〕（電圧発生回路：トランジスタ）
項１の半導体装置において、前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第５トランジスタ（ＭＮ３、ＭＰ３）を含む。前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第６トランジスタ（ＭＮ４、ＭＰ４）を含む。
【００２５】
これによれば、第１ノードと前記第１出力端子との間（第３ノードと第２出力端子との間）に電圧を発生させることが容易となる。また、発生させる電圧の大きさを第５トランジスタ（第６トランジスタ）に流れる電流値によって決定することができる。
【００２６】
〔５〕（電圧発生用のトランジスタのバイアス電圧をコモン電圧に基づいて生成する）
項４の半導体装置において、前記第５トランジスタ及び前記第６トランジスタは、その入力電極に前記コモン電圧が供給される。
【００２７】
これによれば、供給される電流に対して両端に発生する電圧が線形性を持つように、第５及び第６トランジスタをバイアスすることが容易となる。
【００２８】
〔６〕（抵抗回路によってコモン電圧を生成）
項５の半導体装置は、前記第１出力端子と前記第２出力端子との間に直列に接続された第３抵抗（ＲＰ１〜ＲＰｎ）及び第４抵抗（ＲＮ１〜ＲＮｎ）を更に有する。前記第５トランジスタ及び第６トランジスタは、その入力電極に前記第３抵抗と前記第４抵抗が共通に接続されるノード（ＶＣＭ、ＶＣＭ＿１〜ＶＣＭ＿ｎ）の電圧が供給される。前記コモンフィードバック回路は、前記第３抵抗と前記第４抵抗が共通に接続されるノードの電圧を前記コモン電圧とする。
【００２９】
これによれば、コモン電圧を容易に生成することができる。また、第５及び第６トランジスタのバイアス電圧を生成するための回路を別途用意する必要がなく、チップ面積の増大を抑えることができる。
【００３０】
〔７〕（電圧発生用のトランジスタ：ＮＭＯＳ）
項４乃至６の何れかの半導体装置において、前記第５トランジスタ及び第６トランジスタは、Ｎチャネル型のＭＯＳトランジスタである。
【００３１】
〔８〕（電圧発生用のトランジスタ：ＰＭＯＳ）
項４乃至６の何れかの半導体装置において、前記第５トランジスタ及び第６トランジスタは、Ｐチャネル型のＭＯＳトランジスタである。
【００３２】
〔９〕（インバータ構成の差動入力段）
項１乃至８の何れかの半導体装置は、前記第１ノードと前記第３トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の一方が供給されるＰチャネル型の第７トランジスタ（ＭＰ５）と、前記第３ノードと前記第４トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の他方が供給されるＰチャネル型の第８トランジスタ（ＭＰ６）と、を更に有する。
【００３３】
これによれば、第３トランジスタ及び第１トランジスタを経由して流れる貫通電流と、第４トランジスタ及び第２トランジスタを経由して流れる貫通電流を小さくすることができるので、第１ノードと第３ノードの電位をより早く安定させることができ、差動出力回路の応答スピードを速めることができる。
【００３４】
〔１０〕（出力端子とレベルシフト回路の出力ノードとの間に抵抗が接続された差動出力回路を含む出力インターフェースを備えた半導体装置）
本願の代表的な実施の形態に係る半導体装置（１００）は、内部回路（２）と、差動信号を外部に出力するための第１出力端子（ＯＵＴＰ１〜ＯＵＴＰｎ）及び第２出力端子（ＯＵＴＮ１〜ＯＵＴＮｎ）を一組とする複数の差動出力端子対とを有する。本半導体装置は更に、前記内部回路から供給された複数のデジタル信号（ＳＧＮＬ１〜ＳＧＮＬｎ）に応じた差動信号（ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎ）を生成し、対応する前記差動出力端子対に出力するインターフェース回路（１）を有する。前記インターフェース回路は、前記内部回路から供給されたデジタル信号毎に対応して設けられ、入力されたデジタル信号に応じて生成された２つの入力信号の電圧差に応じて差動信号を生成し、対応する前記差動出力端子対に出力する複数の差動出力回路（１０＿１〜１０＿ｎ）を有する。前記インターフェース回路は、更に、夫々の前記差動出力端子対から出力される差動信号のコモン電圧が基準値に一致するように、前記差動出力回路を制御するコモンフィードバック回路（１３＿１〜１３＿ｎ）と、を有する。前記差動出力回路は、第１ノード（ＮＤ１）と第２ノード（ＮＤ２）の間に設けられ、入力電極に前記２つの入力信号の一方が供給されるＮチャネル型の第１トランジスタ（ＭＮ１）と、第３ノード（ＮＤ３）と前記第２ノードとの間に設けられ、入力電極に前記２つの入力信号の他方が供給されるＮチャネル型の第２トランジスタ（ＭＮ２）と、を含む。前記差動出力回路は、更に、前記第１ノードと第４ノード（ＮＤ４）との間に設けられ、入力電極が前記第３ノードに接続されるＰチャネル型の第３トランジスタ（ＭＰ３）と、前記第２ノードと前記第４ノードとの間に設けられ、入力電極が前記第１ノードに接続されるＰチャネル型の第４トランジスタ（ＭＰ４）と、を含む。前記差動出力回路は、更に、前記第２ノードとグラウンド電圧が供給されるグラウンドノード（ＧＮＤ）との間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるシンク電流（ＩＳＮ）を前記第２ノードからグラウンドノードに流出させるシンク電流源回路（１０２）を含む。前記差動出力回路は、前記第４ノードと電源電圧が供給される電源ノード（ＶＤＤ）との間に設けられ、前記コモンフィードバック回路からの制御に応じて電流量が調整されるソース電流（ＩＳＰ）を前記電源ノードから前記第４ノードに流入させるソース電流源回路（１０１）を含む。前記差動出力回路は、更に、前記第１ノードと前記第１出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第１電圧発生回路（１０３）と、前記第３ノードと前記第２出力端子との間に接続され、供給された電流に基づいて両端に電圧を発生する第２電圧発生回路（１０４）と、を含む。
【００３５】
これによれば、項１と同様に、従来に比べてインターフェース回路の回路規模を小さくすることができ、且つ、インターフェース回路の消費電流を減らすことができる。これにより、半導体装置の小規模化と低消費電力化を実現することができる。
【００３６】
〔１１〕（インバータ構成の差動入力段  ２）
項１０の半導体装置において、前記第１ノードと前記第３トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の一方が供給されるＰチャネル型のトランジスタ（ＭＰ５）と、前記第３ノードと前記第４トランジスタとの間に直列に接続され、入力電極に前記２つの入力信号の他方が供給されるＰチャネル型のトランジスタ（ＭＰ６）と、を更に有する。
【００３７】
これによれば、項９と同様に、差動出力回路の応答スピードを速めることができる。
【００３８】
〔１２〕（電圧発生回路：抵抗  ２）
項１０又は１１の半導体装置において、前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続された第１抵抗（Ｒ１、Ｒ１Ｘ）を含み、前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続された第２抵抗（Ｒ２、Ｒ２Ｘ）を含む。
【００３９】
これによれば、第１ノードと前記第１出力端子との間に発生する電圧（第３ノードと第２出力端子との間に発生する電圧）の大きさを、第１抵抗（第２抵抗）の抵抗値と、それに流れる電流値とによって決定することができる。これにより、発生する電圧を簡単且つ精度良く設定することができる。
【００４０】
〔１３〕（電圧発生回路：トランジスタ  ２）
項１０又は１１の半導体装置において、前記第１電圧発生回路は、前記第１ノードと前記第１出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第５トランジスタ（ＭＮ３、ＭＰ３）を含む。前記第２電圧発生回路は、前記第３ノードと前記第２出力端子との間に接続され、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされた第６トランジスタ（ＭＮ４、ＭＰ４）を含む。
【００４１】
これによれば、第１ノードと前記第１出力端子との間（第３ノードと第２出力端子との間）に電圧を発生させることが容易となる。また、発生させる電圧の大きさを、第５トランジスタ（第６トランジスタ）に流れる電流値によって決定することができる。
【００４２】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４３】
≪実施の形態１≫
図２は、実施の形態１に係る差動出力回路を含むインターフェース回路を備えた半導体装置を例示する図である。
【００４４】
同図に示される電子回路２００は、例えば、配線基板に搭載された複数の半導体装置（ＩＣチップ）や各種の電子部品を含んで構成され、それらの部品が相互に各種信号のやり取りすることにより所望の機能を実現する１つのシステムを構成する。同図には、電子回路２００を構成する一部の部品として、２つの半導体装置１００、１１０が図示されている。
【００４５】
半導体装置１００と半導体装置１１０は、例えば、配線基板上に形成された配線パターンを介して接続され、高速なデータ通信が可能にされる。例えば、半導体装置１００の信号処理によって生成されたデータが配線基板上の配線パターンに出力され、その配線パターンを介して半導体装置１１０がデータを受信する。半導体装置１１０は受信したデータに基づいて各種の信号処理を行う。半導体装置１００から半導体装置１１０への通信は、小信号差動出力方式によって実現される。特に制限されないが、半導体装置１００と半導体装置１０１は、ＬＶＤＳによって通信が可能にされる。
【００４６】
同図に示される半導体装置１００は、特に制限されないが、公知のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路の製造技術によって１個の単結晶シリコンのような半導体基板（半導体チップ）に形成される。半導体装置１００は、内部回路２と、差動信号を外部に出力するための２つの出力端子を一組とする複数の差動出力端子対と、内部回路２から供給された複数のデジタル信号に応じた差動信号を対応する差動出力端子対に出力するインターフェース回路１と、を有する。なお、同図には、半導体装置１００が備える外部端子として、代表的に、出力端子ＯＵＴＰ１〜ＯＵＴＰｎ（ｎは２以上の整数）と出力端子ＯＵＴＮ１〜ＯＵＴＮｎが図示されているが、これら以外の外部端子を備えても良い。
【００４７】
内部回路２は、半導体装置１００特有の機能を実現するための信号処理を行う。内部回路２は、例えば、メモリに格納されたプログラムに従ってＣＰＵが処理を実行するプログラム処理装置や、専用のハードウェアロジックによって構成されたデジタル信号処理回路等を含んで構成される。内部回路２による信号処理によって生成されたデータの一部は、デジタル信号ＳＧＮＬ１〜ＳＧＮＬｎとしてインターフェース回路１に供給され、インターフェース回路１を介して半導体装置１１０に出力される。
【００４８】
インターフェース回路１は、複数の差動出力回路（ＤＦＳＯ）１０＿１〜１０＿ｎと、電圧制御部（ＶＣＭ＿ＣＮＴ）１１と、複数のロジック回路（ＩＮＶ）１４＿１〜１４＿ｎとを含んで構成される。
【００４９】
ロジック回路１４＿１〜１４＿ｎは、デジタル信号ＳＧＮＬ１〜ＳＧＮＬｎ毎に対応して設けられ、内部回路２から供給されたシングルエンドのデジタル信号ＳＧＮＬ１〜ＳＧＮＬｎから、相互に位相が反転した２つの差動入力信号（デジタル信号）に変換する。ロジック回路１４＿１は、例えばインバータ回路を含んで構成され、デジタル信号ＳＧＮＬ１と同位相の信号ＩＮＰ１と、それと反対の位相の信号ＩＮＮ１を生成する。ロジック回路１４＿２〜１４＿ｎも同様であり、夫々、差動入力信号ＩＮＰ２、ＩＮＮ２〜ＩＮＰｎ、ＩＮＮｎを生成する。特に制限されないが、例えば、デジタル信号ＳＧＮＬ１〜ＳＧＮＬｎは、そのハイレベルが１．２Ｖ、ローレベルが０Ｖであり、差動入力信号ＩＮＰ１、ＩＮＮ１〜ＩＮＰｎ、ＩＮＮｎは、そのハイレベルが１．２Ｖ、ローレベルが０Ｖである。なお、同図では、ロジック回路１４＿１〜１４＿ｎをインターフェース回路１内に設ける場合を例示しているが、差動出力回路１０＿１〜１０＿ｎに差動信号が入力される構成であれば、上記の構成に限定されない。例えば、内部回路２がシングルエンド信号ではなく差動信号を出力し、その差動信号を各差動出力回路１０＿１〜１０＿ｎに供給する構成であっても良い。この場合、ロジック回路１４＿１〜１４＿ｎを削除してもよい。
【００５０】
差動出力回路１０＿１〜１０＿ｎ（総称する場合は、差動出力回路１０と表記する。）は、完全差動型の出力回路であり、ロジック回路１４＿１〜１４＿ｎから供給された差動入力信号毎に対応して設けられる。例えば、差動出力回路１０＿１は、電源電圧ＶＤＤ（例えば３．３Ｖ）及びグラウンド電圧（０Ｖ）からの給電により動作し、ロジック回路１４＿１から供給された入力信号ＩＮＰ１と入力信号ＩＮＮ１の電位差に応じた差動信号ＶＰ１、ＶＮ１を生成する。差動信号ＶＰ１は出力端子ＯＵＴＰ１に出力され、差動信号ＶＮ１は出力端子ＯＵＴＮ１に出力される。出力端子ＯＵＴＰ１、ＯＵＴＮ１は、半導体装置１１０の入力インターフェース回路１０Ｘ＿１と電気的に接続される。入力インターフェース回路１０Ｘ＿１は、例えば、出力端子ＯＵＴＰ１に接続される正側入力端子ＩＸＰ１と、出力端子ＯＵＴＮ１に接続される負側入力端子ＩＸＮ１と、正側入力端子ＩＸＰ１と負側入力端子ＩＮＸ１との間に接続される負荷抵抗Ｒｏ＿１と有する。入力インターフェース回路１０Ｘ＿１は、負荷抵抗Ｒｏ＿１の両端に発生した電位差に応じた信号を後段の内部回路１１１に出力する。特に制限されないが、具体的な数値例としては、差動信号ＶＰ１，ＶＮ１の出力ハイレベル電圧が１．４Ｖ、出力ローレベル電圧が１．０５Ｖ、差動信号ＶＰ１，ＶＮ１のコモン電圧が１．２２５Ｖ（振幅０．３５Ｖ）であり、抵抗Ｒｏ＿１が１００Ωである。
【００５１】
なお、差動出力回路１０＿２〜１０＿ｎは、差動出力回路１０＿１と同様に、半導体装置１１０の入力インターフェース回路１０Ｘ＿２〜１０Ｘ＿ｎに夫々接続される。差動出力回路１０＿２〜１０＿ｎの回路構成は差動出力回路１０＿１と同様とされ、入力インターフェース回路１０Ｘ＿２〜１０Ｘ＿ｎの回路構成は入力インターフェース回路１０Ｘ＿１と同様とされる。
【００５２】
電圧制御部１１は、夫々の差動出力回路１０＿１〜１０＿ｎから出力される差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎの信号レベルを制御する。
【００５３】
図３に電圧制御部１１の内部構成を例示する。
【００５４】
同図に示されるように、電圧制御部１１は、抵抗回路１２＿１〜１２＿ｎ（総称する場合は抵抗回路１２と表記する。）と、コモンフィードバック回路１３＿１〜１３＿ｎ（総称する場合はコモンフィードバック回路１３と表記する。）を含む。抵抗回路１２＿１〜１２＿ｎは、差動信号のコモン電圧を生成する。例えば、抵抗回路１２＿１は、出力端子ＯＵＴＰ１と出力端子ＯＵＴＮ１との間に直列に接続された抵抗ＲＰ１、ＲＮ１を含む。抵抗ＲＰ１、ＲＮ１は例えば同一の抵抗値とされ、抵抗ＲＰ１と抵抗ＲＮ１とが接続されるノードＶＣＭ＿１の電圧が、差動信号ＶＰ１、ＶＮ１のコモン電圧として出力される。抵抗回路１２＿２〜１２＿ｎも同様である。
【００５５】
コモンフィードバック回路１３は、差動出力端子対から出力される差動信号のコモン電圧が基準値に一致するように差動出力回路を制御する。例えば、コモンフィードバック回路１３＿１は、抵抗回路１２＿１におけるノードＶＣＭ＿１の電圧と基準電圧ＶＲＥＦとが一致するように制御電圧ＶＧＰ＿１，ＶＧＮ＿１を生成することにより、差動出力回路１０＿１から出力される差動信号ＶＰ１、ＶＮ１の信号レベルを制御する。
【００５６】
図４は、差動出力回路１０及びコモンフィードバック回路１３の内部構成を例示する図である。同図には、代表的にコモンフィードバック回路１３＿１及び差動出力回路１０＿１と、それらの周辺の回路ブロックと出力端子のみが図示され、それ以外の機能部は図示を省略している。なお、差動出力回路１０＿１〜１０＿ｎは同一の回路構成とされるため、代表的に差動出力回路１０＿１について説明し、その他の差動出力回路１０＿２〜１０＿ｎについては詳細な説明を省略する。また、参照符号ＶＤＤは、電源電圧のみならず、電源電圧が供給されるノードをも表すものとし、参照符号ＧＮＤは、グラウンド電圧のみならず、グラウンド電圧が供給されるノードをも表すものとする。
【００５７】
同図に示されるように、コモンフィードバック回路１３＿１は、定電流を出力する定電流源Ｉ１と、入力電極に電圧ＶＣＭ＿１が供給されるトランジスタＭＰ８と、トランジスタＭＰ８と共に差動対を構成し、入力電極に基準電圧ＶＲＥＦが供給されるトランジスタＭＰ７と、を含む。例えば、トランジスタＭＰ７、ＭＰ８は、Ｐチャネル型のＭＯＳトランジスタである。定電流源Ｉ１の出力端子はトランジスタＭＰ７、ＭＰ８のソース電極に共通に接続される。更に、コモンフィードバック回路１３＿１は、トランジスタＭＰ８と直列に接続されたトランジスタＭＮ６と、トランジスタＭＰ７と直列に接続されたトランジスタＭＮ５と、を含む。例えば、トランジスタＭＮ５、ＭＮ６は、Ｎチャネル型のＭＯＳトランジスタである。トランジスタＭＮ５、ＭＮ６のソース電極は、グラウンド電圧が供給されるグラウンドノードＧＮＤに接続される。トランジスタＭＮ５のゲート電極とドレイン電極は、トランジスタＭＰ７のドレイン電極に共通に接続される。トランジスタＭＮ６のゲート電極とドレイン電極はトランジスタＭＰ８のドレイン電極に共通に接続される。詳細は後述するが、トランジスタＭＮ６は、差動出力回路１０＿１におけるシンク電流源回路１０２を構成するトランジスタＭＮＴＬとともに、カレントミラー回路を構成する。このトランジスタＭＮ６のゲート電圧が制御電圧ＶＧＮ＿１となる。
【００５８】
コモンフィードバック回路１３＿１は、更に、カレントミラーの折り返し回路を構成するトランジスタＭＮ７、ＭＰ９を含む。例えば、トランジスタＭＮ７はＮチャネル型のＭＯＳトランジスタであり、トランジスタＭＰ９はＰチャネル型のＭＯＳトランジスタである。トランジスタＭＮ７は、トランジスタＭＮ５とゲート・ソース電圧が共通にされることにより、カレントミラー回路を構成する。トランジスタＭＰ９は、そのドレイン電極とゲート電極とがトランジスタＭＮ７のドレイン電極に共通に接続され、ソース電極が電源ノードＶＤＤに接続される。詳細は後述するが、トランジスタＭＰ９は、差動出力回路１０＿１におけるソース電流源回路１０１を構成するトランジスタＭＰＴＬとともに、カレントミラー回路を構成する。このトランジスタＭＰ９のゲート電圧が制御電圧ＶＧＰ＿１となる。
【００５９】
コモンフィードバック回路１３＿１を上記のような構成とすることにより、抵抗回路１２＿１におけるノードＶＣＭ＿１の電圧と基準電圧ＶＲＥＦとが一致するように制御電圧ＶＧＰ＿１，ＶＧＮ＿１が生成される。
【００６０】
差動出力回路１０＿１は、図４に示されるように、トランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２を含む差動回路と、ソース電流源回路１０１と、シンク電流源回路１０２と、電圧発生回路１０３、１０４とを含んで構成される。特に制限されないが、トランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２は、内部回路２を構成するＭＯＳトランジスタ（例えば１．２Ｖ耐圧）よりも耐圧の高いＭＯＳトランジスタ（例えば３．３Ｖ耐圧）である。
【００６１】
具体的に、トランジスタＭＮ１は、ノードＮＤ１とノードＮＤ２の間に設けられ、入力電極に入力信号ＩＮＮ１が供給される。トランジスタＭＮ２は、ノードＮＤ３とノードＮＤ２との間に設けられ、入力電極に入力信号ＩＮＰ１が供給される。トランジスタＭＰ１は、ノードＮＤ１とノードＮＤ４との間に設けられ、入力電極がノードＮＤ３に接続される。トランジスタＭＰ２は、ノードＮＤ３とノードＮＤ４との間に設けられ、入力電極がノードＮＤ１に接続される。例えば、トランジスタＭＮ１、ＭＮ２はＮチャネル型のＭＯＳトランジスタであり、トランジスタＭＰ１、ＭＰ２はＰチャネル型のＭＯＳトランジスタである。
【００６２】
シンク電流源回路１０２は、ノードＮＤ２とグラウンドノードＧＮＤとの間に設けられ、コモンフィードバック回路１３＿１からの制御に応じて電流量が調整されるシンク電流ＩＳＮをノードＮＤ２からグラウンドノードＧＮＤに流出させる。シンク電流源回路１０２は、例えば、ノードＮＤ２とグラウンドノードＧＮＤとの間に接続され、入力電極に制御電圧ＶＧＮ_１が供給されるトランジスタＭＮＴＬを含んで構成される。トランジスタＭＮＴＬは、例えばＮチャネル型のＭＯＳトランジスタである。前述したように、トランジスタＭＮＴＬは、コモンフィードバック回路１３＿１のトランジスタＭＮ６と共にカレントミラー回路を構成する。すなわち、コモンフィードバック回路１３＿１におけるトランジスタＭＮ６に流れる電流に応じて制御電圧ＶＧＮ＿１が変化することにより、トランジスタＭＮＴＬに流れる電流が調整される。
【００６３】
ソース電流源回路１０１は、ノードＮＤ４と電源ノードＶＤＤとの間に設けられ、コモンフィードバック回路１３＿１からの制御に応じて電流量が調整されるソース電流ＩＳＰを電源ノードＶＤＤからノードＮＤ４に流入させる。ソース電流源回路１０１は、例えば、電源ノードＶＤＤとノードＮＤ４との間に接続され、入力電極に制御電圧ＶＧＰ_１が供給されるトランジスタＭＰＴＬを含んで構成される。トランジスタＭＰＴＬは、例えばＰチャネル型のＭＯＳトランジスタである。前述したように、トランジスタＭＰＴＬは、コモンフィードバック回路１３＿１のトランジスタＭＰ９と共にカレントミラー回路を構成する。すなわち、コモンフィードバック回路１３＿１におけるトランジスタＭＮ５に流れる電流に応じて制御電圧ＶＧＰ＿１が変化することにより、トランジスタＭＰＴＬに流れる電流が調整される。
【００６４】
電圧発生回路１０３は、ノードＮＤ１と出力端子ＯＵＴＰ１との間に接続され、供給された電流に基づいて両端に電圧を発生する。電圧発生素子１０４は、ノードＮＤ３と出力端子ＯＵＴＮ１との間に接続され、供給された電流に基づいて両端に電圧を発生する。電圧発生回路１０３は、例えば、ノードＮＤ１と出力端子ＯＵＴＰ１との間に接続された抵抗Ｒ１を含んで構成され、電圧発生回路１０４は、ノードＮＤ３と出力端子ＯＵＴＮ１との間に接続された抵抗Ｒ２を含んで構成される。これにより、電圧発生回路１０３、１０４によって発生させる電圧を簡単且つ精度良く設定することができる。
【００６５】
差動出力回路１０＿１を上記のような構成とすることにより、従来のようにレベルシフト回路を別途設けずに、入力信号ＩＮＮ１、ＩＮＰ１よりも振幅の大きな差動信号ＶＰ１、ＶＮ１を生成することができる。以下、このことについて、図５、図６を用いて詳細に説明する。
【００６６】
なお、図５、図６では、入力信号ＩＮＰ１、ＩＮＮ１のハイレベルの電圧を１．２Ｖ、ローレベルの電圧を０Ｖとし、差動信号ＶＰ１、ＶＮ１のハイレベルの電圧を１．４Ｖ、ローレベルの電圧を１．０５Ｖとする。また、負荷抵抗Ｒｏ＿１を１００Ωとし、差動出力回路１０＿１から出力端子ＯＵＴＰ１，ＯＵＴＮ１を介して負荷抵抗Ｒｏ＿１に流れ込む電流を３．５ｍＡとし、電源電圧ＶＤＤを３．３Ｖとし、グラウンド電圧を０Ｖとする。これらの数値はあくまで一例であり、限定されるものではない。また、抵抗ＲＰ１、ＲＮ１は負荷抵抗Ｒｏ＿１よりも十分に抵抗値が大きく、抵抗ＲＰ１、ＲＰ２に流れる電流は無視できるものとする。
【００６７】
図５は、出力端子ＯＵＴＰ１からハイレベルの電圧を出力し、出力端子ＯＵＴＮ１からローレベルの電圧を出力する場合の差動出力回路における電流経路を例示する図である。
【００６８】
同図に示されるように、入力電極ＩＮＢにローレベル（０Ｖ）の信号ＩＮＮ１が入力され、入力電極ＩＮＴにハイレベル（１．２Ｖ）の信号ＩＮＰ１が入力された場合、トランジスタＭＮ１はオフ状態となり、トランジスタＭＮ２はオン状態となる。これにより、トランジスタＭＰ１がオン状態となり、トランジスタＭＰＴＬからトランジスタＭＰ１を介してノードＮＤ１に電流が流れ込むことにより、ノードＮＤ１の電圧が上昇し、トランジスタＭＰ２はオフする方向に状態が遷移する。ノードＮＤ１に流れ込んだ電流は、抵抗Ｒ１、出力端子ＯＵＴＰ１、負荷抵抗Ｒｏ＿１，出力端子ＯＵＴＮ１、抵抗Ｒ２、ノードＮＤ３、トランジスタＭＮ２、トランジスタＭＮＴＬを経由してグラウンドノードＧＮＤに流れ込む。これにより、出力端子ＯＵＴＰ１にはハイレベルの電圧ＶＰ１が発生し、出力端子ＯＵＴＮ１にはローレベルの電圧ＶＮ１が発生する。具体的には、コモンフィードバック回路１３＿１によって、差動信号（電圧ＶＰ１、ＶＮ１）の中間電圧（コモン電圧）が１．２２５Ｖになるようにソース電流ＩＳＰ及びシンク電流ＩＳＮが制御されることにより、電圧ＶＰ１がハイレベル（１．４Ｖ）、電圧ＶＮ１がローレベル（１．０５Ｖ）になるように制御される。
【００６９】
このとき、電圧発生回路１０３を構成する抵抗Ｒ１の両端に電圧が発生することにより、ノードＮＤ１の電圧は、出力端子ＯＵＴＰ１よりも高くなる。その結果、抵抗Ｒ１を設けずに出力端子ＯＵＴＰ１の電圧によってトランジスタＭＰ２を駆動する構成に比べて、トランジスタＭＰ２をオフさせ易くなる。以下、このことについて具体的に説明する。
【００７０】
例えば、差動出力回路として、電圧発生回路１０３を設けずにノードＮＤ１と出力端子ＯＵＴＰ１を短絡させた回路構成を採用したとする。この場合、トランジスタＭＰ２は出力端子ＯＵＴＰ１の電圧ＶＰ１によって駆動される。しかしながら、電圧ＶＰ１はＬＶＤSの規格によって電圧範囲が１．０５Ｖ〜１．４Ｖに定められているため、トランジスタＭＰ２のゲート電圧は最大で１．４Ｖまでしか上昇しない。一方、トランジスタＭＰ２のソース電圧は、電源電圧ＶＤＤ（３．３Ｖ）付近まで上昇する。その結果、トランジスタＭＰ２を完全にオフさせることができず、所望の差動信号を生成することができない。これに対し、差動出力回路１０＿１によれば、抵抗Ｒ１によって、トランジスタＭＰ２のゲート電圧（ノードＮＤ１の電圧）が出力端子ＯＵＴＰ１の電圧よりも高くなるので、トランジスタＭＰ２をオフさせ易くなる。ここで、トランジスタＭＰ２のゲート・ソース間電圧が閾値電圧よりも小さくなるように抵抗Ｒ１の抵抗値を決定すれば、トランジスタＭＰ２をオフ状態にすることができる。例えば、トランジスタＭＰ２が、１．７５Ｖ以上のゲート電圧が印加されるとオフ状態となる特性を有する場合、抵抗Ｒ１を例えば１００Ωとする。これにより、抵抗Ｒ１に電流（３．５ｍＡ）が流れることにより０．３５Ｖの電圧降下が発生するので、出力端子ＯＵＴＰ１の電圧（１．４Ｖ）よりも高い電圧（１．７５Ｖ）がトランジスタＭＰ２のゲート電極に印加され、トランジスタＭＰ２をオフさせることができる。
【００７１】
図６は、出力端子ＯＵＴＰ１からローレベルの電圧を出力し、出力端子ＯＵＴＮ１からハイレベルの電圧を出力する場合の差動出力回路における電流経路を例示する図である。
【００７２】
同図に示されるように、入力電極ＩＮＴにローレベル（０Ｖ）の信号ＩＮＰ１が入力され、入力電極ＩＮＢにハイレベル（１．２Ｖ）の信号ＩＮＮ１が入力された場合、トランジスタＭＮ２はオフ状態となり、トランジスタＭＮ１はオン状態となる。これにより、トランジスタＭＰ２がオン状態となり、トランジスタＭＰＴＬからトランジスタＭＰ２を介してノードＮＤ３に電流が流れ込むことにより、ノードＮＤ３の電圧が上昇し、トランジスタＭＰ１はオフする方向に状態が遷移する。ノードＮＤ３に流れ込んだ電流は、抵抗Ｒ２、出力端子ＯＵＴＮ１、負荷抵抗Ｒｏ＿１，出力端子ＯＵＴＰ１、抵抗Ｒ１、ノードＮＤ１、トランジスタＭＮ１、トランジスタＭＮＴＬを経由してグラウンドノードに流れ込む。これにより、出力端子ＯＵＴＮ１にはハイレベル（１．４Ｖ）の電圧ＶＮ１が発生し、出力端子ＯＵＴＰ１にはローレベル（１．０５Ｖ）の電圧ＶＰ１が発生する。具体的には、コモンフィードバック回路１３＿１によって、差動信号（電圧ＶＰ１、ＶＮ１）の中間電圧（コモン電圧）が１．２２５Ｖになるようにソース電流ＩＳＰ及びシンク電流ＩＳＮが制御されることにより、電圧ＶＮ１がハイレベル（１．４Ｖ）、電圧ＶＰ１がローレベル（１．０５Ｖ）になるように制御される。
【００７３】
このとき、電圧発生回路１０４を構成する抵抗Ｒ２の両端に電圧が発生することにより、ノードＮＤ３の電圧は、出力端子ＯＵＴＮ１よりも高くなる。これにより、上述した電圧ＶＰ１をハイレベル、電圧ＶＮ１をローレベルとする差動信号を生成する場合と同様に、抵抗Ｒ２を設けずに出力端子ＯＵＴＮ１の電圧によってトランジスタＭＰ１を駆動する構成に比べて、トランジスタＭＰ１をオフさせ易くなる。ここで、トランジスタＭＰ１のゲート・ソース間電圧が閾値電圧よりも小さくなるように抵抗Ｒ２の抵抗値を決定すれば、トランジスタＭＰ１をオフ状態にすることができる。例えば、トランジスタＭＰ１が、１．７５Ｖ以上のゲート電圧が印加されるとオフ状態となる特性を有する場合、抵抗Ｒ２を例えば１００Ωとする。これにより、抵抗Ｒ２に電流（３．５ｍＡ）が流れることにより０．３５Ｖの電圧降下が発生するので、出力端子ＯＵＴＮ１の電圧（１．４Ｖ）よりも高い電圧（１．７５Ｖ）がトランジスタＭＰ１のゲート電極に印加され、トランジスタＭＰ１をオフさせることができる。
【００７４】
以上のように、差動出力回路１０によれば、差動出力回路１０の電源・グラウンド間の電圧（例えば０〜３．３Ｖ）よりも小さい振幅（例えば１．０５Ｖ〜１．４Ｖ）の差動信号を出力端子から出力する場合であっても、トランジスタＭＰ１、ＭＰ２のオン・オフの制御が確実に行われるようにすることができる。これにより、従来のようにレベルシフト回路を別途設けなくても、入力信号より振幅の大きな差動信号を生成することが可能な差動出力回路を実現することができる。更に、差動入力段のトランジスタＭＮ１、ＭＮ２として高耐圧のトランジスタを採用することができるので、上記特許文献４に示されるような差動入力段のトランジスタを過電圧から保護するための回路が不要となり、回路規模を小さくすることができ、且つ、消費電流を減らすことができる。したがって、本実施の形態に係る差動出力回路１０によれば、従来に比べて半導体装置のチップ面積を小さくすることができ、且つ、半導体装置の消費電流を減らすことができる。
【００７５】
≪実施の形態２≫
図７に、実施の形態２に係る差動出力回路を例示する。
【００７６】
同図に示される差動出力回路１０Ａは、電圧発生回路１０３、１０４を構成する抵抗Ｒ１、Ｒ２の代わりに可変抵抗Ｒ１Ｘ、ＲＸ２を用いる点で、実施の形態１に係る差動出力回路１０と相違する。なお、同図において、差動出力回路１０と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００７７】
差動出力回路１０Ａによれば、半導体装置１００の製造バラつきや温度変動等に応じて、電圧発生回路１０３、１０４によって発生させる電圧の大きさを調整することが容易となる。これにより、製造バラつきや温度変動等によらず、トランジスタＭＰ１、ＭＰ２のオン・オフ制御を精度良く行うことが可能となる。
【００７８】
≪実施の形態３≫
図８に、実施の形態３に係る差動出力回路を例示する。
【００７９】
同図に示される差動出力回路１０Ｂは、インバータ構成の入力段を有する点で、実施の形態１に係る差動出力回路１０と相違する。なお、同図において、差動出力回路１０と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００８０】
同図に示されるように、差動出力回路１０Ｂは、トランジスタＭＮ１とトランジスタＭＰ１との間に直列に接続されるトランジスタＭＰ５と、トランジスタＭＮ２とトランジスタＭＰ２との間に直列に接続されるトランジスタＭＰ６を更に有する。具体的に、トランジスタＭＰ５は、トランジスタＭＰ１のドレイン電極が接続されるノードＮＤ５とノードＮＤ１との間に接続され、入力電極がトランジスタＭＮ１と共通にされる。トランジスタＭＰ６は、トランジスタＭＰ２のドレイン電極が接続されるノードＮＤ６とノードＮＤ３との間に直列に接続され、入力電極がトランジスタＭＮ２と共通にされる。トランジスタＭＰ５、ＭＰ６は、例えば、Ｐチャネル型のＭＯＳトランジスタである。
【００８１】
これによれば、差動入力段の入力電極ＩＮＴ，ＩＮＢに供給される信号の論理レベルの切り替わり時に発生する、トランジスタＭＰ１及びトランジスタＭＮ１を経由して電源・グラウンド間に流れる貫通電流とトランジスタＭＰ２及びトランジスタＭＰ６を経由して電源・グラウンド間に流れる貫通電流を減少させることができる。これにより、ノードＮＤ１の電位とノードＮＤ３の電位がより早く安定するため、差動出力回路の応答スピードを速めることができる。
【００８２】
また、前述の実施の形態２のように、差動出力回路１０Ｂ＿１における電圧発生回路１０３、１０４として可変抵抗を用いてもよい。例えば、図９に示されるように、電圧発生回路１０３として可変抵抗Ｒ１Ｘを、電圧発生回路１０４として可変抵抗Ｒ２Ｘを用いる。これによれば、実施の形態２に係る差動出力回路１０Ａと同様に、半導体装置１００の製造バラつきや温度変動等に応じて、電圧発生回路１０３、１０４によって発生させる電圧の大きさを調整することが容易となる。
【００８３】
以上実施の形態３に係る差動出力回路１０Ｂによれば、実施の形態１に係る差動出力回路１０と同様に、半導体装置のチップ面積を小さくすることができ、且つ、半導体装置の消費電流を減らすことができる。更に、インターフェース回路１の応答性能を向上させることができる。
【００８４】
≪実施の形態４≫
図１０に、実施の形態４に係る差動出力回路を例示する。
【００８５】
同図に示される差動出力回路１０Ｃは、電圧発生回路１０３、１０４を構成する抵抗の代わりにトランジスタを用いる点で、実施の形態１に係る差動出力回路１０と相違する。なお、同図において、差動出力回路１０と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００８６】
同図に示されるように、電圧発生回路１０３は、ノードＮＤ１と出力端子ＯＵＴＰ１との間に接続されるトランジスタＭＮ３を含む。同様に、電圧発生回路１０４は、ノードＮＤ３と出力端子ＯＵＴＮ１との間に接続されるトランジスタＭＮ４を含む。トランジスタＭＮ３、ＭＮ４は、例えばＮチャネル型のＭＯＳトランジスタである。
【００８７】
トランジスタＭＮ３、ＭＮ４は、供給される電流に対して両端に発生する電圧が線形性を持つようにバイアスされる。具体的には、トランジスタＭＮ３、ＭＮ４が、ドレイン・ソース間に流れる電流に比例してドレイン・ソース間に電圧が発生する線形特性となる三極間領域（非飽和領域）で動作するように、ゲート電極にバイアス電圧ＶＢＩＡＳを供給する。
【００８８】
これによれば、ノードＮＤ１と出力端子ＯＵＴＰ１との間に電圧を発生させ、ノードＮＤ３と出力端子ＯＵＴＮ１との間に電圧を発生させることが容易となる。また、発生させる電圧の大きさを、トランジスタＭＮ３、ＭＮ４に流れる電流によって決定することができる。
【００８９】
なお、バイアス電圧ＶＢＩＡＳの生成手段は特に制限されない。例えば、基準電圧ＶＲＥＦ等の内部基準電圧と同様に、バンドギャップリファレンス電圧に基づいて生成しても良いし、外部から供給しても良い。
【００９０】
また、電圧発生回路１０３、１０４を構成するトランジスタとして、Ｐチャネル型のＭＯＳトランジスタを用いることもできる。例えば、図１１に示されるように、電圧発生回路１０３としてトランジスタＭＰ３を、電圧発生回路１０４としてトランジスタＭＰ４を用いる。上述のトランジスタＭＮ３、ＭＮ４と同様に、トランジスタＭＰ３、ＭＰ４に流れる電流に対してソース・ドレイン間に発生する電圧が線形性を持つように、バイアス電圧ＶＢＡＩＳをトランジスタＭＰ３、ＭＰ４に供給する。これによれば、トランジスタＭＮ３、ＭＮ４と同様に、ノードＮＤ１と出力端子ＯＵＴＰ１との間と、ノードＮＤ３と出力端子ＯＵＴＮ１との間に電圧を発生させることが容易となり、発生させる電圧の大きさを、トランジスタＭＰ３、ＭＰ４に流れる電流によって決定することができる。
【００９１】
以上実施の形態４に係る差動出力回路１０Ｃによれば、実施の形態１に係る差動出力回路１０と同様に、半導体装置のチップ面積を小さくすることができ、且つ、半導体装置の消費電流を減らすことができる。
【００９２】
≪実施の形態５≫
図１２に、実施の形態５に係る差動出力回路を例示する。
【００９３】
同図に示される差動出力回路１０Ｄは、インバータ構成の入力段を有する点で、実施の形態４に係る差動出力回路１０Ｃと相違する。なお、同図において、差動出力回路１０Ｃと同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００９４】
同図に示されるように、差動出力回路１０Ｄは、実施の形態３に係る差動出力回路１０Ｂと同様に、ノードＮＤ１とトランジスタＭＰ１との間に直列に接続され、入力電極がトランジスタＭＮ１と共通にされるトランジスタＭＰ５と、ノードＮＤ３とトランジスタＭＰ２との間に直列に接続され、入力電極がトランジスタＭＮ２と共通にされるトランジスタＭＰ６を有する。
【００９５】
これによれば、差動出力回路１０Ｂと同様に、ノードＮＤ１の電位とノードＮＤ３の電位がより早く安定するため、差動出力回路の応答速度を速めることができる。
【００９６】
また、実施の形態４に係る差動出力回路１０Ｃと同様に、電圧発生回路１０３、１０４を構成するトランジスタとして、Ｐチャネル型のＭＯＳトランジスタを用いることもできる。例えば、図１３に示されるように、電圧発生回路１０３としてトランジスタＭＰ３を、電圧発生回路１０４としてトランジスタＭＰ４を用いる。これにより、Ｎチャネル型のトランジスタＭＮ３、ＭＮ４と同様の効果が期待できる。
【００９７】
以上実施の形態５に係る差動出力回路１０Ｄによれば、実施の形態１に係る差動出力回路１０と同様に、半導体装置のチップ面積を小さくすることができ、且つ、半導体装置の消費電流を減らすことができる。更に、インターフェース回路１の応答性能を向上させることができる。
【００９８】
≪実施の形態６≫
図１４に、実施の形態６に係る差動出力回路を例示する。
【００９９】
同図に示される差動出力回路１０Ｅは、トランジスタＭＮ３、ＭＮ４のバイアス電圧を抵抗回路１２から得る点で、実施の形態４に係る差動出力回路１０Ｃと相違する。なお、同図において、差動出力回路１０Ｃと同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【０１００】
同図に示されるように、トランジスタＭＮ３、ＭＮ４は、バイアス電圧として、差動信号ＶＰ１、ＶＮ１のコモン電圧が供給される。具体的には、抵抗回路１２＿１における抵抗ＲＰ１、ＲＮ１が共通に接続されるノードＶＣＭ＿１の電圧が、トランジスタＭＮ３、ＭＮ４のゲート電極に供給される。
【０１０１】
これによれば、三極間領域で動作するようにトランジスタＭＮ３、ＭＮ４をバイアスすることが容易となる。また、バイアス電圧を生成するための回路を別途用意する必要がなく、チップ面積の増大を抑えることができる。
【０１０２】
また、図１５に示すように、電圧発生回路１０３、１０４をＰチャネル型のトランジスタＭＰ３、ＭＰ４によって構成した場合も同様に、トランジスタＭＰ３、ＭＰ４のバイアス電圧として、抵抗ＲＰ１、ＲＰ２が共通に接続されるノードＶＣＭ＿１の電圧を供給することができる。これにより、Ｎチャネル型のトランジスタＭＮ３、ＭＮ４の場合と同様の効果が期待できる。
【０１０３】
以上実施の形態６に係る差動出力回路１０Ｅによれば、実施の形態１に係る差動出力回路１０と同様に、半導体装置の消費電流を減らすことができる。また、電圧発生回路１０３、１０４を構成するトランジスタのバイアス電圧を生成するための回路を別途用意する必要がないから、半導体装置のチップ面積を更に小さくすることが可能となる。
【０１０４】
なお、差動出力回路１０Ｅの入力段を、差動出力回路１０Ｄと同様にインバータ構成（ＭＰ５、ＭＰ６を挿入した構成）とすることも可能である。これによれば、差動出力回路の応答速度を速めることができる。
【０１０５】
≪実施の形態７≫
図１６に、本願の差動出力回路を含むインターフェース回路を適用したシステム例を示す。
【０１０６】
同図には、本願の差動出力回路を含むインターフェース回路を適用したシステムの一例として、光ディスク１２１に対するデータの書き込みが可能にされる光ディスク装置１２０が例示される。光ディスク１２１は、特に制限されないが、例えば、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ；登録商標。以下同じ）やＤＶＤ等である。
【０１０７】
光ディスク装置１２０は、着脱が可能な光ディスク１２１を回転駆動するスピンドルモータ１２２と、光ピックアップ１２３と、ＬＤＤ制御用ＩＣ（ＬＤＤ＿ＣＮＴ）１１０Ａと、デジタル信号処理用ＩＣ１００Ａとを備える。
【０１０８】
スピンドルモータ１２２は、例えば図示されないモータ制御回路から供給されたモータ制御信号によりモータ回転制御されることによって、所定の回転数で光ディスク１２１を回転させる。光ピックアップ１２３は、ＬＤＤ制御用ＩＣ１１０Ａからの制御により、光ディスク１２１にレーザ光を照射し、その反射光の光量に基づいて電気信号を生成する。
【０１０９】
デジタル信号処理用ＩＣ１００Ａは、データ処理部２Ａとインターフェース回路１Ａとを有する。データ処理部２Ａは、光ディスク１２１に対するデータの書き込みのための各種信号処理を行う。デジタル信号処理用ＩＣ１００ＡとＬＤＤ制御用ＩＣ１１０Ａとは、ＬＶＤＳ等のような小信号差動出力方式での通信が可能にされる。例えば、光ディスク１２１に対するデータの書き込み時には、データ処理部２Ａの信号処理によって生成されたデータがインターフェース回路１Ａを介してＬＤＤ制御用ＩＣ１１０Ａに供給される。なお、同図には、インターフェース回路１Ａとして、データを出力するための出力インターフェース部分が図示され、データを入力するための入力インターフェース部分は図示が省略されている。
【０１１０】
インターフェース回路１Ａの出力インターフェース部分として、実施の形態１乃至６に係る差動出力回路１０、１０Ａ〜１０Ｅの何れかを備えたインターフェース回路１を適用することができる。同図には、代表的に、実施の形態３に係る差動出力回路１０Ｂ＿１〜１０Ｂ＿ｎを備えたインターフェース回路１を適用した場合が例示されている。また、図示はしないが、ＬＤＤ制御用ＩＣ１１０Ａにおけるデータ出力側のインターフェース回路として、差動出力回路１０、１０Ａ〜１０Ｅの何れかを備えたインターフェース回路を適用することも可能である。
【０１１１】
このように、小規模且つ低消費電力なインターフェース回路をデジタル信号処理用ＩＣ１００ＡやＬＤＤ制御用ＩＣ１１０Ａに適用することによって、システム全体（光ディスク装置１２０）の低コスト化及び省電力化を図ることができる。
【０１１２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１３】
例えば、実施の形態１乃至６に係る差動出力回路１０、１０Ａ〜１０Ｅを、ＬＶＤＳに対応したインターフェース回路に適用する場合を例示したが、差動出力回路の電源・グラウンド間の電圧よりも小さい振幅の差動信号を出力する方式であれば、別の小信号差動出力方式のインターフェース回路にも適用することができる。例えば、ＭＩＰＩやＲＳＤＳの他に、ｍｉｎｉＬＶＤＳ（ｍｉｎｉ−Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）やＰＰＤＳ（Ｐｏｉｎｔ  ｔｏ  Ｐｏｉｎｔ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等に対応したインターフェース回路に適用することも可能である。
【符号の説明】
【０１１４】
１００、１１０  半導体装置
２００  電子回路
１  インターフェース回路
２、１１１  内部回路
１０Ｘ＿１〜１０Ｘ＿ｎ  入力インターフェース回路
ＯＵＴＰ１、ＯＵＴＮ１〜ＯＵＴＰｎ、ＯＵＴＮｎ  出力端子（差動出力端子対）
ＩＸＰ１、ＩＸＮ１〜ＩＸＰｎ、ＩＸＮｎ  入力端子
Ｒｏ＿１〜Ｒｏ＿ｎ  負荷抵抗
１０＿１〜１０＿ｎ  差動出力回路
ＳＧＮＬ１〜ＳＧＮＬｎ  デジタル信号
ＩＮＰ１、ＩＮＮ１〜ＩＮＰｎ、ＩＮＮｎ  差動入力信号
１１  電圧制御部
１２＿１〜１２＿ｎ  抵抗回路
１３＿１〜１３＿ｎコモンフィードバック回路
１４＿１〜１４＿ｎ  ロジック回路
ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎ  差動信号
ＲＮ１〜ＲＮｎ、ＲＰ１〜ＲＰｎ  抵抗
ＶＣＭ、ＶＣＭ＿１〜ＶＣＭ＿ｎ  ノード及びコモン電圧
ＶＲＥＦ  基準電圧
ＶＧＰ＿１〜ＶＧＰ＿ｎ、ＶＧＮ＿１〜ＶＧＮ＿ｎ、ＶＧＰ、ＶＧＮ  制御電圧
１０１  ソース電流源回路
１０２  シンク電流源回路
１０３、  １０４  電圧発生回路
Ｒ１、Ｒ２  抵抗
ＲＸ１、ＲＸ２  可変抵抗
ＩＳＰ  ソース電流
ＩＳＮ  シンク電流
ＭＰＴＬ、ＭＮＴＬ、ＭＮ１〜ＭＮ７、ＭＰ１〜ＭＰ９  トランジスタ
Ｉ１  定電流源
ＶＤＤ  電源電圧、電源ノード
ＧＮＤ  グラウンド電圧、グラウンドノード
１０Ａ〜１０Ｅ  差動出力回路
ＶＢＩＡＳ  バイアス電圧
１１０Ａ  ＬＤＤ制御用ＩＣ１１０Ａ
１００Ａ  デジタル信号処理用ＩＣ
１０Ｂ＿１〜１０Ｂ_ｎ  差動出力回路
１２０  光ディスク装置
１２１  光ディスク
１２２  スピンドルモータ
１２３  光ピックアップ
【図１】
2014230058.tif 000003
【図２】
2014230058.tif 000004
【図３】
2014230058.tif 000005
【図４】
2014230058.tif 000006
【図５】
2014230058.tif 000007
【図６】
2014230058.tif 000008
【図７】
2014230058.tif 000009
【図８】
2014230058.tif 000010
【図９】
2014230058.tif 000011
【図１０】
2014230058.tif 000012
【図１１】
2014230058.tif 000013
【図１２】
2014230058.tif 000014
【図１３】
2014230058.tif 000015
【図１４】
2014230058.tif 000016
【図１５】
2014230058.tif 000017
【図１６】
2014230058.tif 000018