(57)【要約】【課題】消費電流を低減しながら遅延量の調整の分解能を向上させることが可能な遅延調整回路を提供すること【解決手段】端子ｕ１〜ｕ３の間のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１により、ローレベル遷移の信号の伝搬遅延を最短とするクリティカル経路を構成し、端子ｄ１〜ｄ３の間のＮＭＯＳトランジスタＭＮ２、ＰＭＯＳトランジスタＭＰ２により、ハイレベル遷移の信号の伝搬遅延を最短とするクリティカル経路を構成する。それぞれの段でトランジスタは、スイッチ回路ＳＷＰ１、ＳＷＰ１し、およびＳＷＰ２、ＳＷＮ２を介して接続され、各段は論理的にインバータゲート同様の構成を有する。スイッチ回路ＳＷＰ１、ＳＷＰ１し、およびＳＷＰ２、ＳＷＮ２を備えているので、トランジスタ間の貫通電流が抑止され、消費電流が低減される。【選択図】図２
2014230134.tif 000002
【特許請求の範囲】
【請求項１】
入力される第１信号の第１方向のレベル遷移に対して単位遅延時間が付与された第１遅延信号を出力し、前記第１信号と同相で入力される第２信号の前記第１方向とは反対の第２方向のレベル遷移に対して前記単位遅延時間が付与された第２遅延信号を出力する遅延バッファを多段に直列接続して備え、
前記遅延バッファは、
ゲート端子が前記第１信号を受け、ソース端子が第１電源に接続される第１導電型第１ＭＯＳトランジスタと、
ゲート端子が前記第１導電型第１ＭＯＳトランジスタのドレイン端子に接続され、ソース端子が第２電源に接続され、ドレイン端子から前記第１遅延信号を出力する第２導電型第１ＭＯＳトランジスタと、
ゲート端子が前記第２信号を受け、ソース端子が前記第２電源に接続される第２導電型第２ＭＯＳトランジスタと、
ゲート端子が前記第２導電型第２ＭＯＳトランジスタのドレイン端子に接続され、ソース端子が前記第１電源に接続され、ドレイン端子から前記第２遅延信号を出力する第１導電型第２ＭＯＳトランジスタと、
前記第１導電型第１ＭＯＳトランジスタのドレイン端子と前記第２導電型第２ＭＯＳトランジスタのドレイン端子との間を接続する第１スイッチ回路と、
前記第１スイッチ回路に並列に設けられる第２スイッチ回路と、
前記第２導電型第１ＭＯＳトランジスタのドレイン端子と前記第１導電型第２ＭＯＳトランジスタのドレイン端子との間を接続する第３スイッチ回路と、
前記第３スイッチ回路に並列に設けられる第４スイッチ回路とを備え、
前記第１スイッチ回路は、直列接続された第１導電型第３ＭＯＳトランジスタと、第１導電型第４ＭＯＳトランジスタとを備え、
前記第２スイッチ回路は、直列接続された第２導電型第３ＭＯＳトランジスタと、第２導電型第４ＭＯＳトランジスタとを備え、
前記第３スイッチ回路は、直列接続された第１導電型第５ＭＯＳトランジスタと、第１導電型第６ＭＯＳトランジスタとを備え、
前記第４スイッチ回路は、直列接続された第２導電型第５ＭＯＳトランジスタと、第２導電型第６ＭＯＳトランジスタとを備え、
前記第１導電型第３ＭＯＳトランジスタのゲート端子は、前記第２導電型第１ＭＯＳトランジスタのドレイン端子に接続され、
前記第１導電型第４ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第１導電型第２ＭＯＳトランジスタのドレイン端子に接続され、
前記第２導電型第３ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第２導電型第１ＭＯＳトランジスタのドレイン端子に接続され、
前記第２導電型第４ＭＯＳトランジスタのゲート端子は、前記第１導電型第２ＭＯＳトランジスタのドレイン端子に接続され、
前記第１導電型第５ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第１導電型第１ＭＯＳトランジスタのドレイン端子に接続され、
前記第１導電型第６ＭＯＳトランジスタのゲート端子は、次段の遅延バッファの第２導電型第２ＭＯＳトランジスタのドレイン端子に接続され、
前記第２導電型第５ＭＯＳトランジスタのゲート端子は、次段の遅延バッファの第１導電型第１ＭＯＳトランジスタのドレイン端子に接続され、
前記第２導電型第６ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第２導電型第２ＭＯＳトランジスタのドレイン端子に接続され、
前記第１および第２遅延信号は、それぞれ、次段の第１および第２信号として次段の遅延バッファに出力されることを特徴とする遅延調整回路。
【請求項２】
多段に直列接続される前記遅延バッファの前段に、
入力信号が入力され、直列接続された２段のインバータゲートで構成されるバッファゲートを備え、
前記バッファゲートのうちの初段の前記インバータゲートから出力される反転入力信号と次段の前記インバータゲートから出力される遅延入力信号とが入力される前記遅延バッファのうちの初段の遅延バッファ
は、
前記第１導電型第４ＭＯＳトランジスタおよび前記第２導電型第３ＭＯＳトランジスタのゲート端子には、前記遅延入力信号が入力され、
前記第１導電型第５ＭＯＳトランジスタおよび前記第２導電型第６ＭＯＳトランジスタのゲート端子には、前記反転入力信号が入力されることを特徴とする請求項１に記載の遅延調整回路。
【請求項３】
多段に直列接続される前記遅延バッファのうちの初段の遅延バッファ
は、
前記第１導電型第３乃至第５ＭＯＳトランジスタのゲート端子は、前記第２電源に接続され、
前記第２導電型第３乃至第５ＭＯＳトランジスタのゲート端子は、前記第１電源に接続されることを特徴とする請求項１に記載の遅延調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、遅延量の調整が可能な遅延調整回路に関し、特に、デジタル集積回路において、信号のタイミング調整のために使用される遅延調整回路に関するものである。
【背景技術】
【０００２】
従来より、デジタル集積回路において、信号のタイミング調整に、いわゆるＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路などの遅延調整回路が使用されている。ＤＬＬ回路は、基本となる遅延時間を有する遅延ユニットを多段に直列接続して構成される。各遅延ユニットの出力端には選択スイッチなどの選択手段が備えられ、所望の遅延時間を有する信号を選択手段の選択により取り出す構成である。遅延ユニットとしては、インバータゲートやインバータゲートを複数段直列接続したバッファゲート等が使用されている（例えば、特許文献１など）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１４５７９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、遅延ユニットはインバータゲートを基本とする回路で構成されているため、遅延調整回路における遅延時間の調整の分解能を向上させることを目的として遅延ユニットにより得られる遅延時間を小さくして回路動作の高速化を図る場合、インバータゲートを構成する各ＭＯＳトランジスタの閾値電圧を低減させることがある。その結果、スイッチングにより遅延ユニットの入力信号が遷移する期間に、電源電圧−接地電圧間の貫通電流が大きくなってしまう恐れがある。また、ＭＯＳトランジスタの閾値電圧の低減により、オフ時のリーク電流が無視できないレベルとなる恐れがある。消費電流が大きくなってしまい問題である。
【０００５】
この点、特許文献１などに例示される背景技術では、波形整形回路（インバータゲート）にスイッチ手段を直列に接続し、この波形整形回路の出力が反転した直後にスイッチ手段をオフすることにより、波形整形回路に流れる貫通電流の低減を図るものではある。しかしながら、この場合、波形整形回路の入力経路には、抵抗と容量とで構成される時定数回路が形成されており、時定数回路で容量を充放電して得られる緩やかなカーブを描いて入力される信号が変化することを前提としている。波形整形回路から出力される信号が反転した後も入力信号は未だ変化の途上にある。背景技術では、波形整形回路から出力される信号の反転後に貫通電流を抑止することが記載されているにすぎない。インバータゲートに入力される信号のスイッチングによる貫通電流の抑止を十分に行うことはできず問題である。
【０００６】
本願に開示される技術は、上記の課題に鑑み提案されたものであって、消費電流を低減しながら遅延量の調整の分解能を向上させることが可能な遅延調整回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示される技術に係る遅延調整回路は、遅延バッファを多段に直列接続して構成される。遅延バッファの第１の構成は信号の伝搬に係る構成である。第１導電型第１ＭＯＳトランジスタと第２導電型第１ＭＯＳトランジスタとを備え、第１信号の第１方向のレベル遷移の入力に対して単位遅延時間が付与された第１遅延信号を出力する。また、第２導電型第２ＭＯＳトランジスタと第１導電型第２ＭＯＳトランジスタとを備え、第１信号と同相な第２信号の第１方向とは反対の第２方向のレベル遷移の入力に対して単位遅延時間が付与された第２遅延信号を出力する。
【０００８】
第１導電型第１ＭＯＳトランジスタは、ゲート端子が第１信号を受け、ソース端子が第１電源に接続されている。第２導電型第１ＭＯＳトランジスタは、ゲート端子が第１導電型第１ＭＯＳトランジスタのドレイン端子に接続され、ソース端子が第２電源に接続され、ドレイン端子から第１遅延信号が出力される。これにより、第１信号の第１方向のレベル遷移に対して信号伝搬の遅延が最短のバッファ回路が構成される。また、第２導電型第２ＭＯＳトランジスタは、ゲート端子が第２信号を受け、ソース端子が第２電源に接続されている。第１導電型第２ＭＯＳトランジスタは、ゲート端子が第２導電型第２ＭＯＳトランジスタのドレイン端子に接続され、ソース端子が第１電源に接続され、ドレイン端子から第２遅延信号が出力される。これにより、第２信号の第２方向のレベル遷移に対して信号伝搬の遅延が最短のバッファ回路が構成される。
【０００９】
遅延バッファの第２の構成は貫通電流の防止に係る構成である。第１導電型第１ＭＯＳトランジスタのドレイン端子と第２導電型第２ＭＯＳトランジスタのドレイン端子との間に、並列接続される第１および第２スイッチ回路と、第２導電型第１ＭＯＳトランジスタのドレイン端子と第１導電型第２ＭＯＳトランジスタのドレイン端子との間に、並列接続される第３および第４スイッチ回路とを備える。
【００１０】
第１スイッチ回路は、直列接続された第１導電型第３、第４ＭＯＳトランジスタを備える。第１導電型第３ＭＯＳトランジスタのゲート端子は、第２導電型第１ＭＯＳトランジスタのドレイン端子に接続され、第１導電型第４ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第１導電型第２ＭＯＳトランジスタのドレイン端子に接続される。
第２スイッチ回路は、直列接続された第２導電型第３、第４ＭＯＳトランジスタを備える。第２導電型第３ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第２導電型第１ＭＯＳトランジスタのドレイン端子に接続され、第２導電型第４ＭＯＳトランジスタのゲート端子は、第１導電型第２ＭＯＳトランジスタのドレイン端子に接続される。
第３スイッチ回路は、直列接続された第１導電型第５、第６ＭＯＳトランジスタを備える。第１導電型第５ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第１導電型第１ＭＯＳトランジスタのドレイン端子に接続され、第１導電型第６ＭＯＳトランジスタのゲート端子は、次段の遅延バッファの第２導電型第２ＭＯＳトランジスタのドレイン端子に接続される。
第４スイッチ回路は、直列接続された第２導電型第５、第６ＭＯＳトランジスタを備える。第２導電型第５ＭＯＳトランジスタのゲート端子は、次段の遅延バッファの第１導電型第１ＭＯＳトランジスタのドレイン端子に接続され、第２導電型第６ＭＯＳトランジスタのゲート端子は、前段の遅延バッファの第２導電型第２ＭＯＳトランジスタのドレイン端子に接続される。
【００１１】
遅延調整回路は、遅延バッファから出力される第１および第２遅延信号が、それぞれ、次段の第１および第２信号として次段の遅延バッファに入力されて、多段に直列接続される。
【発明の効果】
【００１２】
本願に開示される技術に係る遅延調整回路では、遅延バッファの第１の構成により、第１信号の第１方向のレベル遷移が伝搬する経路として最短の伝搬遅延時間となるクリティカル経路を構成して単位遅延時間の遅延が付与される。また、第２信号の第２方向のレベル遷移が伝搬する経路として最短の伝搬遅延時間となるクリティカル経路を構成して単位遅延時間の遅延が付与される。これにより、第１信号の第１方向のレベル遷移および第２信号の第２方向のレベル遷移の各々に対して、遅延バッファごとに単位遅延時間が付与された遅延信号が得られる。多段に直列接続された遅延バッファのうち出力信号を取り出す位置に応じて単位遅延時間の分解能で遅延時間の調整を行うことができる。
また、遅延バッファの第２の構成により、並列接続される第１および第２スイッチ回路、および並列接続される第３および第４スイッチ回路を備えるので、それぞれ、第１導電型第１ＭＯＳトランジスタのドレイン端子と第２導電型第２ＭＯＳトランジスタのドレイン端子との間、および第２導電型第１ＭＯＳトランジスタのドレイン端子と第１導電型第２ＭＯＳトランジスタのドレイン端子との間の、信号レベルの遷移時の貫通電流を抑止することができる。
【図面の簡単な説明】
【００１３】
【図１】本願に開示される技術が適用されるシステムの構成図である。
【図２】本願に係る実施形態の遅延バッファの回路図である。
【図３】第１実施形態の遅延調整回路を示す回路図である。
【図４】第１実施形態の遅延調整回路の動作を説明するタイミングチャートである。
【図５】第２実施形態の遅延調整回路を示す回路図である。
【図６】実施形態の遅延バッファに設けられるスイッチ回路の別例を示す回路図である。
【発明を実施するための形態】
【００１４】
例えば、回路基板上に配線される配線経路３を介して、高速メモリ２などの受信側機能回路に対して様々な信号を送出する送信側機能回路１には、伝送する信号間に生ずるスキューを調整するために、信号ごとにＤＬＬ回路１１を備える場合がある。受信側機能回路として高速メモリ２の場合を例にとると、伝送信号は、クロック信号ＣＫ、チップセレクト信号ＣＳ、ロウアドレスストローブ信号ＲＡＳ、コラムアドレスストローブ信号ＣＡＳなどの多数の制御信号、多数のアドレス信号ＡＤ０、ＡＤ１、ＡＤ２、・・・、および多数のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、・・・などと多数となる。このような場合、伝送する信号ごとに備えられるＤＬＬ回路１１の総数も多大となり、動作時およびスタンバイ時の消費電流の合算値を削減することが求められる。
【００１５】
以下に説明する遅延バッファ、および遅延バッファにより構成される遅延調整回路は、例えば、ＤＬＬ回路１１のディレイラインに好適に用いられるものである。遅延バッファにおける信号伝搬経路を最短の伝搬遅延時間となるクリティカル経路として得られる単位遅延時間の分解能で、遅延時間の調整を可能としながら、動作時およびスタンバイ時の貫通電流が有効に低減され貫通電流に起因する動作時およびスタンバイ時の消費電流を削減することが可能な回路である。
【００１６】
図２に遅延バッファ１０の回路図を示す。まず、信号の伝搬に係る構成である第１の構成について説明する。同相信号が入力される２つの入力端子ｕ１、ｄ１は、それぞれ、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２のゲート端子に接続されている。ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ２のドレイン端子は、それぞれ、次段のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ２のゲート端子に接続されている。次段のＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ２のドレイン端子は、それぞれ、出力端子ｕ３、ｄ３に接続されている。
【００１７】
入力端子ｕ１から出力端子ｕ３に至る経路は信号伝搬経路を最短の伝搬遅延時間となるクリティカル経路としたバッファ回路を構成する。入力端子ｕ１に入力される信号がハイレベルからローレベルに遷移するエッジをクリティカルな遅延時間で伝搬するクリティカル経路である。また、入力端子ｄ１から出力端子ｄ３に至る経路は信号伝搬経路を最短の伝搬遅延時間となるクリティカル経路としたバッファ回路を構成する。入力端子ｄ１に入力される信号がローレベルからハイレベルに遷移するエッジをクリティカルな遅延時間で伝搬するクリティカル経路である。ここで、クリティカルな遅延時間とは、遅延バッファ１０においてバッファ回路を構成するクリティカル経路を伝搬する際の伝搬遅延時間である。遅延バッファ１０が入力信号に付与する単位遅延時間である。クリティカル経路により遅延バッファ１０の遅延時間が定義され、この遅延時間を単位遅延時間として、遅延バッファ１０を多段に接続した後述の遅延調整回路２０、３０において、遅延時間を調整する際の分解能を提供する。
【００１８】
一方、反対側のエッジ、すなわち、入力端子ｕ１に入力される信号がローレベルからハイレベルに遷移するエッジ、および入力端子ｄ１に入力される信号がローレベルからハイレベルに遷移するエッジについては、それぞれの経路、すなわち、入力端子ｕ１から出力端子ｕ３に至る経路、および入力端子ｄ１から出力端子ｄ３に至る経路で、単位遅延時間に遅れて信号が伝搬する。
【００１９】
ＰＭＯＳトランジスタＭＰ１のドレイン端子とＮＭＯＳトランジスタＭＮ２のドレイン端子、およびＰＭＯＳトランジスタＭＰ２のドレイン端子とＮＭＯＳトランジスタＭＮ１のドレイン端子とは、それぞれ、後述するスイッチ回路により接続されることからも明らかなように、信号遷移の時間差を捨象すれば論理的に同電位で動作する。また、入力端子ｕ１、ｄ１、および出力端子ｕ３、ｄ３も、信号遷移の時間差を捨象すれば論理的に同電位である。したがって、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２、およびＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１とは、論理的に、それぞれインバータゲートと同等の回路構成を有しているといえる。
【００２０】
次に、貫通電流の防止に係る構成である第２の構成について説明する。ＰＭＯＳトランジスタＭＰ１のドレイン端子とＮＭＯＳトランジスタＭＮ２のドレイン端子との間には、互いに並列接続されたスイッチ回路ＳＷＰ１、ＳＷＮ１が介在する。スイッチ回路ＳＷＰ１は、２つのＰＭＯＳトランジスタＭＰ３、ＭＰ４が直列に接続されている。同様に、スイッチ回路ＳＷＮ１は、２つのＮＭＯＳトランジスタＭＮ３、ＭＮ４が直列に接続されている。ＰＭＯＳトランジスタＭＰ３、ＭＰ４、ＮＭＯＳトランジスタＭＮ３、ＭＮ４のゲート端子は、それぞれ、端子ｐ１１、ｐ１２、ｎ１１、ｎ１２が接続されている。
【００２１】
また、ＰＭＯＳトランジスタＭＰ２のドレイン端子とＮＭＯＳトランジスタＭＮ１のドレイン端子との間にも同様に、互いに並列接続されたスイッチ回路ＳＷＰ２、ＳＷＮ２が介在する。スイッチ回路ＳＷＰ２は、２つのＰＭＯＳトランジスタＭＰ５、ＭＰ６が直列に接続されている。同様に、スイッチ回路ＳＷＮ２は、２つのＮＭＯＳトランジスタＭＮ５、ＭＮ６が直列に接続されている。ＰＭＯＳトランジスタＭＰ５、ＭＰ６、ＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲート端子は、それぞれ、端子ｐ２１、ｐ２２、ｎ２１、ｎ２２が接続されている。
【００２２】
図３は、第１実施形態の遅延調整回路２０である。遅延バッファ１０を多段に直列接続して構成される。遅延調整回路２０では、一例として５段の遅延バッファＸ１〜Ｘ５が直列接続された場合を示す。遅延バッファＸ１の前段には２段のインバータゲートＩ１、Ｉ２が配置され、初段のバッファ回路を構成する。インバータゲートＩ１の入力端子に入力信号ＩＮが入力される。
【００２３】
遅延バッファＸ１の各端子への接続について説明する。入力端子ｕ１、ｄ１には、インバータゲートＩ２の出力端子が接続され、信号ｉｎｚが入力される。出力端子ｕ３、ｄ３は、それぞれ、次段の遅延バッファＸ２の入力端子ｕ１、ｄ１が接続され、信号Ｘ１．ｕ３、Ｘ１．ｄ３が出力される。スイッチ回路ＳＷＰ１の端子ｐ１１、ｐ１２には、それぞれ、出力端子ｕ３、インバータゲートＩ２の出力端子が接続され、信号Ｘ１．ｕ３、ｉｎｚが入力される。スイッチ回路ＳＷＮ１の端子ｎ１１、ｎ１２には、それぞれ、インバータゲートＩ２の出力端子、出力端子ｄ３が接続され、信号ｉｎｚ、Ｘ１．ｄ３が入力される。スイッチ回路ＳＷＰ２の端子ｐ２１、ｐ２２には、それぞれ、インバータゲートＩ１の出力端子、次段の遅延バッファＸ２の端子ｄ２が接続され、信号ｉｎｘ、Ｘ２．ｄ２が入力される。スイッチ回路ＳＷＮ２の端子ｎ２１、ｎ２２には、それぞれ、次段の遅延バッファＸ２の端子ｕ２、インバータゲートＩ１の出力端子が接続され、信号Ｘ２．ｕ２、ｉｎｘが入力される。
【００２４】
次段の遅延バッファＸ２の各端子の接続関係は、相対的に遅延バッファＸ１の各端子に対するものと同様である。ここで、インバータゲートＩ１、Ｉ２の出力端子は、遅延バッファ１０の端子ｕ２、ｄ２、および端子ｕ３、ｄ３に対応する。
【００２５】
具体的には以下のとおりである。出力端子ｕ３、ｄ３には、それぞれ、次段の遅延バッファＸ３の入力端子ｕ１、ｄ１が接続され、信号Ｘ２．ｕ３、Ｘ２．ｄ３が出力される。スイッチ回路ＳＷＰ１の端子ｐ１１、ｐ１２には、それぞれ、出力端子ｕ３、前段の遅延バッファＸ１の端子ｄ３が接続され、信号Ｘ２．ｕ３、Ｘ１．ｄ３が入力される。スイッチ回路ＳＷＮ１の端子ｎ１１、ｎ１２には、それぞれ、前段の遅延バッファＸ１の端子ｕ３、出力端子ｄ３が接続され、信号Ｘ１．ｕ３、Ｘ２．ｄ３が入力される。スイッチ回路ＳＷＰ２の端子ｐ２１、ｐ２２には、それぞれ、前段の遅延バッファＸ１の端子ｕ２、次段の遅延バッファＸ３の端子ｄ２が接続され、信号Ｘ１．ｕ２、Ｘ３．ｄ２が入力される。スイッチ回路ＳＷＮ２の端子ｎ２１、ｎ２２には、それぞれ、次段の遅延バッファＸ３の端子ｕ２、前段の遅延バッファＸ１の端子ｄ２が接続され、信号Ｘ３．ｕ２、Ｘ１．ｄ２が入力される。
【００２６】
更に次段の遅延バッファＸ３〜Ｘ５の各端子の接続関係は、相対的に遅延バッファＸ２の各端子に対するものと同様であるので、説明は省略する。
【００２７】
図４は、遅延調整回路２０に備えられる遅延バッファＸ１の入出力に係る信号のタイミングチャートである。遅延バッファＸ２〜Ｘ５に係る信号についても、順次同様な動作をするので以下の説明は省略する。
【００２８】
入力信号ＩＮのハイレベル遷移に対しては、端子ｄ１〜ｄ３がクリティカル経路である。入力信号ＩＮのハイレベル遷移に応じて、インバータゲートＩ１、Ｉ２の出力端子からは、順次、信号ｉｎｘがローレベル遷移、信号ｉｎｚがハイレベル遷移する。信号ｉｎｘのローレベル遷移に応じて、遅延バッファＸ１の  回路＜Ｘ１．ＳＷＮ２＞はオフ状態になる。スイッチ回路＜Ｘ１．ＳＷＮ２＞において、端子ｎ２２を介してＮＭＯＳトランジスタＭＮ６がオフするからである。
【００２９】
また、信号ｉｎｚのハイレベル遷移に応じて、ＰＭＯＳトランジスタＭＰ１がオフするとともに、ＮＭＯＳトランジスタＭＮ２はオンし、端子ｄ２はローレベルになる（信号Ｘ１．ｄ２がローレベル遷移）。また、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＰ１＞はオフ状態になる。スイッチ回路＜Ｘ１．ＳＷＰ１＞において、端子ｐ１２を介してＰＭＯＳトランジスタＭＰ４がオフするからである。この時点では、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＮ１＞はオフ状態にある。このため、端子ｕ２は、端子ｄ２とは切り離されており、ＮＭＯＳトランジスタＭＮ２による電荷の引き抜きは行われない。端子ｕ２は、入力信号ＩＮのハイレベル遷移前のローレベルにおいてオンしていたＰＭＯＳトランジスタＭＰ１によりハイレベルにされた状態が維持される。ＰＭＯＳトランジスタＭＰ１のオフとＮＭＯＳトランジスタＭＮ２のオンは、ともに信号ｉｎｚによりなされるが、スイッチ回路＜Ｘ１．ＳＷＰ１＞、＜Ｘ１．ＳＷＮ１＞がともにオフであるので、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２とのスイッチングに伴う貫通電流は流れない。
【００３０】
この時点では、入力信号ＩＮのハイレベル遷移時のクリティカル経路である端子ｄ２がローレベルに遷移した状態（信号Ｘ１．ｄ２＝Ｌ）である。その一方で、この場合のクリティカル経路ではない端子ｕ２はハイレベルの状態（信号Ｘ１．ｕ２＝Ｈ）に維持されている。
【００３１】
信号Ｘ１．ｄ２のローレベル遷移に応じて、ＰＭＯＳトランジスタＭＰ２がオンし、端子ｄ３はハイレベルになる（信号Ｘ１．ｄ３がハイレベル遷移）。この時点では、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＰ２＞、＜Ｘ１．ＳＷＮ２＞はともにオフ状態にある。このため、端子ｕ３は、端子ｄ３とは切り離されており、ＰＭＯＳトランジスタＭＰ２による電荷の供給は行われない。このとき、ＮＭＯＳトランジスタＭＮ１は端子ｕ２の信号Ｘ１．ｕ２がハイレベルであることによりオン状態にあるが、スイッチ回路＜Ｘ１．ＳＷＰ２＞、＜Ｘ１．ＳＷＮ２＞はともにオフ状態にあることから、ＰＭＯＳトランジスタＭＰ２との間で貫通電流が流れることはない。
【００３２】
信号Ｘ１．ｄ３がハイレベルに遷移すると、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＮ１＞はオン状態になる。スイッチ回路＜Ｘ１．ＳＷＮ１＞において、端子ｎ１２を介してＮＭＯＳトランジスタＭＮ４がオンするからである。スイッチ回路＜Ｘ１．ＳＷＮ１＞がオンになることにより、端子ｄ２と端子ｕ２とがつながる。これにより、スイッチ回路＜Ｘ１．ＳＷＮ１＞を介してＮＭＯＳトランジスタＭＮ２により電荷が引き抜かれ、端子ｕ２は端子ｄ２と同電位のローレベルになる。ただし、この場合、ＮＭＯＳトランジスタＭＮ２による電荷の引き抜きは、スイッチ回路＜Ｘ１．ＳＷＮ１＞を介して行われるため、端子ｕ２のローレベル遷移は、この場合のクリティカル経路である端子ｄ２のローレベル遷移に比して緩やかなものとなる。
【００３３】
また、信号Ｘ１．ｄ３のハイレベル遷移は次段の遅延バッファＸ２に伝搬して、遅延バッファＸ２の端子ｄ２をローレベルに遷移し（信号Ｘ２．ｄ２がローレベル遷移）、更に、遅延バッファＸ２の端子ｄ３をハイレベルに遷移する（信号Ｘ２．ｄ３がハイレベル遷移）。この場合、各スイッチ回路などの動作は遅延バッファＸ１の場合と同様であるので、説明は省略する。
【００３４】
遅延バッファＸ２の端子ｄ２がローレベルに遷移すると（信号Ｘ２．ｄ２がローレベル遷移）、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＰ２＞はオン状態になる。スイッチ回路＜Ｘ１．ＳＷＰ２＞において、端子ｐ２２を介してＰＭＯＳトランジスタＭＰ６がオンするからである。スイッチ回路＜Ｘ１．ＳＷＰ２＞がオンになることにより、端子ｄ３と端子ｕ３とがつながる。また、この時点で端子ｕ２がローレベルに遷移しておりＮＭＯＳトランジスタＭＮ１がオフ状態にある。これにより、スイッチ回路＜Ｘ１．ＳＷＰ２＞を介してＰＭＯＳトランジスタＭＰ２により電荷が供給され、端子ｕ３は端子ｄ３と同電位のハイレベルになる。ただし、この場合、ＰＭＯＳトランジスタＭＰ２による電荷の供給は、スイッチ回路＜Ｘ１．ＳＷＰ２＞を介して行われるため、端子ｕ３のハイレベル遷移は、この場合のクリティカル経路である端子ｄ３のハイレベル遷移に比して緩やかなものとなる。
【００３５】
以上のシーケンスにより、入力信号ＩＮのハイレベル遷移が遅延バッファＸ１を伝搬する。この場合は、ＮＭＯＳトランジスタＭＮ２、およびＰＭＯＳトランジスタＭＰ２で構成される信号伝搬経路がクリティカル経路となる。この経路での信号のレベル遷移はトランジスタの駆動能力を最大限に生かした急峻な遷移となる。これにより、入力信号ＩＮのハイレベル遷移は、クリティカル経路により最短の遅延時間で伝搬する。この遅延時間が単位遅延時間として付与され端子ｄ３から信号Ｘ１．ｄ３として出力される。
【００３６】
一方、ＰＭＯＳトランジスタＭＰ１、およびＮＭＯＳトランジスタＭＮ１で構成される信号伝搬経路はクリティカル経路とはならない。この経路での信号のレベル遷移は、スイッチ回路＜Ｘ１．ＳＷＮ１＞、＜Ｘ１．ＳＷＰ２＞を介して行われるため、クリティカル経路におけるレベル遷移に比して緩やかなレベル遷移となる。緩やかなレベル遷移により、端子ｕ２、ｕ３の信号レベルを、端子ｄ２、ｄ３のレベルと同じにすることにより、入力信号ＩＮの反対側のレベル遷移（ローレベル遷移）に備える。入力信号ＩＮのローレベル遷移においては、ＰＭＯＳトランジスタＭＰ１、およびＮＭＯＳトランジスタＭＮ１で構成される信号伝搬経路がクリティカル経路となる。
【００３７】
端子ｕ２、ｕ３のレベル遷移が、クリティカル経路にある端子ｄ２、ｄ３に遅れるのは、端子間に介在するスイッチ回路＜Ｘ１．ＳＷＮ１＞、＜Ｘ１．ＳＷＰ２＞のオンが端子ｄ２、ｄ３のレベル遷移に対して遅れるからである。この制御は、端子ｕ２、ｕ３を含むＰＭＯＳトランジスタＭＰ１、およびＮＭＯＳトランジスタＭＮ１で構成される信号伝搬経路はクリティカル経路ではなく、後の入力信号ＩＮのローレベル遷移までにレベルを遷移すればよいことに基づく。これにより、端子ｄ２、ｄ３のレベル遷移の際に、端子ｄ２、ｄ３と端子ｕ２、ｕ３とを切り離しておくことができ、両者が接続されている場合に生ずる貫通電流を抑止することができる。
【００３８】
次に、入力信号ＩＮのローレベル遷移について説明する。この場合、端子ｕ１〜ｕ３がクリティカル経路である。入力信号ＩＮのローレベル遷移に応じて、インバータゲートＩ１、Ｉ２の出力端子からは、順次、信号ｉｎｘがハイレベル遷移、信号ｉｎｚがローレベル遷移する。信号ｉｎｘのハイレベル遷移に応じて、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＰ２＞はオフ状態になる。スイッチ回路＜Ｘ１．ＳＷＰ２＞において、端子ｐ２１を介してＰＭＯＳトランジスタＭＰ５がオフするからである。
【００３９】
また、信号ｉｎｚのローレベル遷移に応じて、ＮＭＯＳトランジスタＭＮ２がオフするとともに、ＰＭＯＳトランジスタＭＰ１はオンし、端子ｕ２はハイレベルになる（信号Ｘ１．ｕ２がハイレベル遷移）。また、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＮ１＞はオフ状態になる。スイッチ回路＜Ｘ１．ＳＷＮ１＞において、端子ｎ１１を介してＮＭＯＳトランジスタＭＮ３がオフするからである。この時点では、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＰ１＞はオフ状態にある。このため、端子ｄ２は、端子ｕ２とは切り離されており、ＰＭＯＳトランジスタＭＰ１による電荷の供給は行われない。端子ｄ２は、入力信号ＩＮのローレベル遷移前のハイレベルにおいてオンしていたＮＭＯＳトランジスタＭＮ２によりローレベルにされた状態が維持される。ＮＭＯＳトランジスタＭＮ２のオフとＰＭＯＳトランジスタＭＰ１のオンは、ともに信号ｉｎｚによりなされるが、スイッチ回路＜Ｘ１．ＳＷＰ１＞、＜Ｘ１．ＳＷＮ１＞がともにオフ状態にあるので、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ１とのスイッチングに伴う貫通電流は流れない。
【００４０】
この時点では、入力信号ＩＮのローレベル遷移時のクリティカル経路である端子ｕ２がハイレベルに遷移した状態（信号Ｘ１．ｕ２＝Ｈ）である。その一方で、この場合のクリティカル経路ではない端子ｄ２はローレベルの状態（信号Ｘ１．ｄ２＝Ｌ）に維持されている。
【００４１】
信号Ｘ１．ｕ２のハイレベル遷移に応じて、ＮＭＯＳトランジスタＭＮ１がオンし、端子ｕ３はローレベルになる（信号Ｘ１．ｕ３がローレベル遷移）。この時点では、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＰ２＞、＜Ｘ１．ＳＷＮ２＞はともにオフ状態にある。このため、端子ｄ３は、端子ｕ３とは切り離されており、ＮＭＯＳトランジスタＭＮ１による電荷の引き抜きは行われない。このとき、ＰＭＯＳトランジスタＭＰ２は端子ｄ２の信号Ｘ１．ｄ２がローレベルであることによりオン状態にあるが、スイッチ回路＜Ｘ１．ＳＷＰ２＞、＜Ｘ１．ＳＷＮ２＞はともにオフ状態にあることから、ＮＭＯＳトランジスタＭＮ１との間で貫通電流が流れることはない。
【００４２】
信号Ｘ１．ｕ３がローレベルに遷移すると、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＰ１＞はオン状態になる。スイッチ回路＜Ｘ１．ＳＷＰ１＞において、端子ｐ１１を介してＰＭＯＳトランジスタＭＰ３がオンするからである。スイッチ回路＜Ｘ１．ＳＷＰ１＞がオンになることにより、端子ｕ２と端子ｄ２とがつながる。これにより、スイッチ回路＜Ｘ１．ＳＷＰ１＞を介してＰＭＯＳトランジスタＭＰ１により電荷が供給され、端子ｄ２は端子ｕ２と同電位のハイレベルになる。ただし、この場合、ＰＭＯＳトランジスタＭＰ１による電荷の供給は、スイッチ回路＜Ｘ１．ＳＷＰ１＞を介して行われるため、端子ｄ２のハイレベル遷移は、この場合のクリティカル経路である端子ｕ２のハイレベル遷移に比して緩やかなものとなる。
【００４３】
また、信号Ｘ１．ｕ３のローレベル遷移は次段の遅延バッファＸ２に伝搬して、遅延バッファＸ２の端子ｕ２をハイレベルに遷移し（信号Ｘ２．ｕ２がハイレベル遷移）、更に、遅延バッファＸ２の端子ｕ３をローレベルに遷移する（信号Ｘ２．ｕ３がローレベル遷移）。この場合、各スイッチ回路などの動作は遅延バッファＸ１の場合と同様であるので、説明は省略する。
【００４４】
遅延バッファＸ２の端子ｕ２がハイレベルに遷移すると（信号Ｘ２．ｕ２がハイレベル遷移）、遅延バッファＸ１のスイッチ回路＜Ｘ１．ＳＷＮ２＞はオン状態になる。スイッチ回路＜Ｘ１．ＳＷＮ２＞において、端子ｎ２１を介してＮＭＯＳトランジスタＭＮ５がオンするからである。スイッチ回路＜Ｘ１．ＳＷＮ２＞がオンになることにより、端子ｕ３と端子ｄ３とがつながる。また、この時点で端子ｄ２がハイレベルに遷移しておりＰＭＯＳトランジスタＭＰ２がオフ状態にある。これにより、スイッチ回路＜Ｘ１．ＳＷＮ２＞を介してＮＭＯＳトランジスタＭＮ１により電荷が引き抜かれ、端子ｄ３は端子ｕ３と同電位のローレベルになる。ただし、この場合、ＮＭＯＳトランジスタＭＮ１による電荷の引き抜きは、スイッチ回路＜Ｘ１．ＳＷＮ２＞を介して行われるため、端子ｄ３のローレベル遷移は、この場合のクリティカル経路である端子ｕ３のローレベル遷移に比して緩やかなものとなる。
【００４５】
以上のシーケンスにより、入力信号ＩＮのローレベル遷移が遅延バッファＸ１を伝搬する。この場合は、ＰＭＯＳトランジスタＭＰ１、およびＮＭＯＳトランジスタＭＮ１で構成される信号伝搬経路がクリティカル経路となる。この経路での信号のレベル遷移はトランジスタの駆動能力を最大限に生かした急峻な遷移となる。これにより、入力信号ＩＮのローレベル遷移は、クリティカル経路により最短の遅延時間で伝搬する。この遅延時間が単位遅延時間として付与され端子ｕ３から信号Ｘ１．ｕ３として出力される。
【００４６】
一方、ＮＭＯＳトランジスタＭＮ２、およびＰＭＯＳトランジスタＭＰ２で構成される信号伝搬経路はクリティカル経路とはならない。この経路での信号のレベル遷移は、スイッチ回路＜Ｘ１．ＳＷＰ１＞、＜Ｘ１．ＳＷＮ２＞を介して行われるため、クリティカル経路におけるレベル遷移に比して緩やかなレベル遷移となる。緩やかなレベル遷移により、端子ｄ２、ｄ３の信号レベルを、端子ｕ２、ｕ３のレベルと同じにすることにより、入力信号ＩＮの反対側のレベル遷移（ハイレベル遷移）に備える。
【００４７】
端子ｄ２、ｄ３のレベル遷移が、クリティカル経路にある端子ｕ２、ｕ３に遅れるのは、端子間に介在するスイッチ回路＜Ｘ１．ＳＷＰ１＞、＜Ｘ１．ＳＷＮ２＞のオンが端子ｕ２、ｕ３のレベル遷移に対して遅れるからである。この制御は、端子ｄ２、ｄ３を含むＮＭＯＳトランジスタＭＮ２、およびＰＭＯＳトランジスタＭＰ２で構成される信号伝搬経路はクリティカル経路ではなく、後の入力信号ＩＮのハイレベル遷移までにレベルを遷移すればよいことに基づく。これにより、端子ｕ２、ｕ３のレベル遷移の際に、端子ｕ２、ｕ３と端子ｄ２、ｄ３とを切り離しておくことができ、両者が接続されている場合に生ずる貫通電流を抑止することができる。
【００４８】
図５は、第２実施形態の遅延調整回路３０である。第１実施形態の遅延調整回路２０における、インバータゲートＩ１、Ｉ２、および遅延バッファＸ１に代えて、遅延バッファＸ１ａを備える。遅延バッファＸ１ａは、回路構成は遅延バッファ１０（図２）と同じ構成を有している。遅延バッファ１ａでは、ＰＭＯＳトランジスタで構成されるスイッチ回路ＳＷＰ１、ＳＷＰ２への各端子ｐ１１、ｐ１２，ｐ２１、ｐ２２には電源電圧ｖｄｄが接続され、ＮＭＯＳトランジスタで構成されるスイッチ回路ＳＷＮ１、ＳＷＮ２への各端子ｎ１１、ｎ１２，ｎ２１、ｎ２２には接地電圧ｖｓｓが接続される。
【００４９】
この構成により、各スイッチ回路ＳＷＰ１、ＳＷＰ２、ＳＷＮ１、ＳＷＮ２は、常時オン状態に維持される。これにより、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ２、およびＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１とは、それぞれ、ドレイン端子が常時接続された状態となり、通常のインバータゲートと同等の構成となる。したがって、遅延バッファ１ａは、インバータゲートを２段に接続したバッファ回路と同等の構成となる。
【００５０】
第２実施形態の遅延調整回路３０（図５）では、遅延調整回路２０（図３）における初段のバッファ回路であるインバータゲートＩ１、Ｉ２に代えて、遅延バッファＸ１ａを備える。遅延バッファＸ１ａから出力される信号Ｘ１．ｕ２、Ｘ１．ｕ３、および信号Ｘ１．ｄ２、Ｘ１．ｄ３を、インバータゲートＩ１からの出力信号、およびインバータゲートＩ２からの出力信号に代えることができる。インバータゲートで構成されるバッファ回路が不要となる。
【００５１】
これにより、初段のバッファ回路を遅延バッファ１０により構成するので、入力信号ＩＮのハイレベル遷移では、信号Ｘ１．ｄ２のローレベル遷移が信号Ｘ１．ｕ２のローレベル遷移より急峻になる。その結果、ＮＭＯＳトランジスタＭＮ２のオフが先行し、その後ＰＭＯＳトランジスタＭＰ１がオンする。電流の貫通経路が形成されることはなく貫通電流を抑止することができる。また、入力信号ＩＮのローレベル遷移では、信号Ｘ１．ｕ２のハイレベル遷移が信号Ｘ１．ｄ２のハイレベル遷移より急峻になる。その結果、ＰＭＯＳトランジスタＭＰ１のオフが先行し、その後ＮＭＯＳトランジスタＭＮ２がオンする。電流の貫通経路が形成されることはなく貫通電流を抑止することができる。
【００５２】
なお、遅延調整回路３０の２段以降の遅延バッファＸ２〜Ｘ５の接続関係は、遅延調整回路２０（図３）の２段以降の遅延バッファＸ２〜Ｘ５の構成と同じであるので、ここでの説明は省略する。
【００５３】
図６は、遅延バッファ１０（図２）に備えられるスイッチ回路ＳＷＰ１、ＳＷＮ１、およびスイッチ回路ＳＷＰ２、ＳＷＮ２の別例を示すスイッチ回路ＳＷａの回路図である。図６では、スイッチ回路ＳＷＰ１、ＳＷＮ１に係る構成の別例を例示するが、スイッチ回路ＳＷＰ２、ＳＷＮ２に係る構成も同様に代替できることは言うまでもない。
【００５４】
スイッチ回路ＳＷａでは、スイッチ回路ＳＷＰ１に代えて、ＰＭＯＳトランジスタＭＰＳ、ノアゲートＯＲ１が備えられる。また、スイッチ回路ＳＷＮ１に代えて、ＮＭＯＳトランジスタＭＮＳ、アンドゲートＡＮＤ１が備えられる。ノアゲートＯＲ１の入力端子は、端子ｐ１１、ｐ１２が接続され、アンドゲートＡＮＤ１の入力端子は、ｎ１１、ｎ１２が接続される。
【００５５】
ここで、遅延バッファ１０において、ＰＭＯＳトランジスタＭＰ１が第１導電型第１ＭＯＳトランジスタの一例であり、電源電圧ｖｄｄが第１電源の一例である。また、ＮＭＯＳトランジスタＭＮ１が第２導電型第１ＭＯＳトランジスタの一例であり、接地電圧ｖｓｓが第２電源の一例である。ここで、端子ｕ１に入力される信号が第１信号の一例であり、端子ｕ１に入力される信号のローレベルへの遷移の方向が第１方向の一例である。また、端子ｕ３から出力される信号が第１遅延信号の一例である。
【００５６】
また、ＮＭＯＳトランジスタＭＮ２が第２導電型第２ＭＯＳトランジスタの一例であり、ＰＭＯＳトランジスタＭＰ２が第１導電型第２ＭＯＳトランジスタの一例である。ここで、端子ｄ１に入力される信号が第２信号の一例であり、端子ｄ１に入力される信号のハイレベルへの遷移の方向が第２方向の一例である。また、端子ｄ３から出力される信号が第２遅延信号の一例である。
【００５７】
また、スイッチ回路ＳＷＰ１が第１スイッチ回路の一例であり、スイッチ回路ＳＷＰ１のＰＭＯＳトランジスタＭＰ３、ＭＰ４が、それぞれ第１導電型第３ＭＯＳトランジスタ、第１導電型第４ＭＯＳトランジスタの一例である。また、スイッチ回路ＳＷＮ１が第２スイッチ回路の一例であり、スイッチ回路ＳＷＮ１のＮＭＯＳトランジスタＭＮ３、ＭＮ４が、それぞれ第２導電型第３ＭＯＳトランジスタ、第２導電型第４ＭＯＳトランジスタの一例である。
【００５８】
また、スイッチ回路ＳＷＰ２が第３スイッチ回路の一例であり、スイッチ回路ＳＷＰ２のＰＭＯＳトランジスタＭＰ５、ＭＰ６が、それぞれ第１導電型第５ＭＯＳトランジスタ、第１導電型第６ＭＯＳトランジスタの一例である。また、スイッチ回路ＳＷＮ２が第４スイッチ回路の一例であり、スイッチ回路ＳＷＮ２のＮＭＯＳトランジスタＭＮ５、ＭＮ６が、それぞれ第２導電型第５ＭＯＳトランジスタ、第２導電型第６ＭＯＳトランジスタの一例である。
【００５９】
また、インバータゲートＩ１、Ｉ２で構成されるバッファ回路がバッファゲートの一例である。ここで、インバータゲートＩ１から出力される信号が反転入力信号の一例であり、インバータゲートＩ２から出力される信号が遅延入力信号の一例である。また、遅延バッファＸ１ａが初段遅延バッファの一例である。
【００６０】
以上、詳細に説明したように、実施形態の遅延調整回路２０、３０によれば、遅延バッファ１０を多段に直列接続して構成される。遅延バッファ１０は、信号の伝搬に係る第１の構成と、貫通電流の防止に係る第２の構成とを備える。第１の構成では、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを備え、端子ｕ１から入力される信号のローレベル遷移に対して信号伝搬遅延が最短のクリティカル経路を構成し単位遅延時間が付与された信号を端子ｕ３から出力する。また、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ２とを備え、端子ｄ１から入力される信号のハイレベル遷移に対して信号伝搬遅延が最短のクリティカル経路を構成し単位遅延時間が付与された信号を端子ｄ３から出力する。
【００６１】
これにより、ローレベル遷移、ハイレベル遷移のそれぞれについて、遅延バッファ１０ごとに単位遅延時間が付与された遅延信号が得られる。多段に直列接続された遅延調整回路２０、３０において、多段接続された各々の遅延バッファ１０のうち出力信号を取り出す位置に応じて単位遅延時間の分解能で遅延時間の調整を行うことができる。
【００６２】
また、ＰＭＯＳトランジスタＭＰ１のドレイン端子とＮＭＯＳトランジスタＭＮ２のドレイン端子との間、およびＰＭＯＳトランジスタＭＰ２のドレイン端子とＮＭＯＳトランジスタＭＮ１のドレイン端子との間に、それぞれ、スイッチ回路ＳＷＰ１、ＳＷＮ１、およびＳＷＰ２、ＳＷＮ２を備える。これにより、信号レベルの遷移時の貫通電流を抑止することができる。消費電流やスタンバイ電流を低減することができる。
【００６３】
また、第２実施形態の遅延調整回路３０によれば、インバータゲートＩ１、Ｉ２により構成されるバッファ回路に代えて、遅延バッファＸ１ａを備える。これにより、遅延バッファＸ１ａにおいて、論理的にはインバータゲートＩ１、Ｉ２により構成されるバッファ回路と同様の構成としながら、初段バッファ回路の貫通電流を、インバータゲートＩ１、Ｉ２により構成されるバッファ回路より低減することができる。入力信号ＩＮのハイレベル遷移では、信号Ｘ１．ｄ２のローレベル遷移が信号Ｘ１．ｕ２のローレベル遷移より急峻になり、入力信号ＩＮのローレベル遷移では、信号Ｘ１．ｕ２のハイレベル遷移が信号Ｘ１．ｄ２のハイレベル遷移より急峻になるからである。この結果、前者の場合には、ＮＭＯＳトランジスタＭＮ２のオフが先行しその後ＰＭＯＳトランジスタＭＰ１がオンする。後者の場合には、ＰＭＯＳトランジスタＭＰ１のオフが先行しその後ＮＭＯＳトランジスタＭＮ２がオンする。何れの場合も、電流の貫通経路が形成されることはなく貫通電流を抑止することができる。
【００６４】
尚、本願に開示される技術は前記実施形態に限定されるものではなく、趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
【符号の説明】
【００６５】
１    送信側機能回路
２    高速メモリ
３    配線経路
１０、Ｘ１〜Ｘ５、Ｘ１ａ    遅延バッファ
１１    ＤＬＬ回路
２０、３０    遅延調整回路
ｕ１、ｄ１    入力端子
ｐ１１、ｐ１２、ｐ２１、ｐ２２、ｎ１１、ｎ１２、ｎ２１、ｎ２２    端子
ｕ３、ｄ３    出力端子
ＡＮＤ１    アンドゲート
Ｉ１、Ｉ２    インバータゲート
ＭＮ１〜ＭＮ６、ＭＮＳ    ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ６、ＭＰＳ    ＰＭＯＳトランジスタ
ＯＲ１    ノアゲート
ＳＷＰ１、ＳＷＰ２、ＳＷＮ１、ＳＷＮ２，ＳＷａ    スイッチ回路
ＩＮ    入力信号
【図１】
2014230134.tif 000003
【図２】
2014230134.tif 000004
【図３】
2014230134.tif 000005
【図４】
2014230134.tif 000006
【図５】
2014230134.tif 000007
【図６】
2014230134.tif 000008