(57)【要約】【課題】メモリセルの膜構成を利用しつつ、抵抗値が安定した抵抗素子を有する不揮発性半導体記憶装置を提供する。【解決手段】メモリセルゲート電極は、半導体基板上に、第１導電体膜を有する浮遊ゲート電極と、浮遊ゲート上に第２絶縁膜を介して形成された第２導電体膜と第１金属膜を積層して有する制御ゲートを備える。抵抗素子は、第１絶縁膜と、第１絶縁膜上に形成され、浮遊ゲートと同じ材料を有する第１導電体膜と、所定の距離を有し、第１導電体膜上に接続された第１コンタクト及び第２コンタクトと、第２導電体膜と同じ材料を有する第３導電膜と、第１金属膜と同じ材料を有する第２金属膜とを積層してなる電極と、当該電極上に接続する第３コンタクトを備える。第１コンタクトと第２コンタクトの接続箇所に挟まれた領域を抵抗領域とする。電極は、抵抗領域上に第２絶縁膜と同じ材料を有する第３絶縁膜を介して配置される。【選択図】図５
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【特許請求の範囲】
【請求項１】
メモリセルゲート電極と抵抗素子を有する不揮発性半導体記憶装置において、
前記メモリセルゲート電極は、
半導体基板上に第１絶縁膜を介して形成された第１導電体膜を有する浮遊ゲート電極と、
前記浮遊ゲート上に第２絶縁膜を介して形成された第２導電体膜と第１金属膜を積層して有する制御ゲートを備えており、
前記抵抗素子は、
前記半導体基板上に形成された前記第１絶縁膜と、
前記第１絶縁膜上に形成され、前記浮遊ゲートと同じ材料を有する前記第１導電体膜と、
所定の距離を有し、前記第１導電体膜上に接続された第１コンタクト及び第２コンタクトと、
前記第２導電体膜と同じ材料を有する第３導電膜と、前記第１金属膜と同じ材料を有する第２金属膜とを積層してなる電極と、
前記電極上に接続する第３コンタクトを備え、
前記第１コンタクトと前記第２コンタクトの接続箇所に挟まれた領域を抵抗領域とし、
前記電極は、前記抵抗領域上に前記第２絶縁膜と同じ材料を有する第３絶縁膜を介して配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電極に印加する電圧を変化させることにより、前記抵抗素子の抵抗値を制御可能とすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記抵抗素子は、複数の第１導電体膜と、複数の前記電極を有し、それぞれの前記電極は、それぞれの前記第１導電体膜上に配置され電気的に独立していることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
メモリセルゲート電極と抵抗素子を有する不揮発性半導体記憶装置において、
前記メモリセルゲート電極は、
半導体基板上に第１絶縁膜を介して形成された第１導電体膜を有する浮遊ゲート電極と、
前記浮遊ゲート上に第２絶縁膜を介して形成された第２導電体膜と第１金属膜を積層して有する制御ゲートを備えており、
前記抵抗素子は、
前記半導体基板上に前記第１絶縁膜を介して形成され、前記浮遊ゲートと同じ材料を有する第１導電体膜と、
前記第１導電体膜上に設けられ、前記第２絶縁膜と同じ材料を有する第３絶縁膜と、
前記第３絶縁膜上に形成され、前記第２導電体膜と同じ材料を有する第３導電体膜と、
前記第３導電体膜上に形成され前記第１金属膜と同じ材料を有する第２金属膜とを有し、
前記第３導電体膜上に前記第２金属膜の除去領域を備え、
前記除去領域における前記第３導電体膜を抵抗体として用いることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記抵抗素子は、
前記除去領域において、所定の間隔をもって設けられ、前記第３導電体膜上に接する第１コンタクト及び第２コンタクトを有し、
前記第１コンタクト及び前記第２コンタクトは、前記第３絶縁膜を貫通していないことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記抵抗素子は、
前記除去領域において、前記第３絶縁膜に所定間隔をもって設けられた少なくとも一対の開口部を有しており、
前記開口部を介して前記第１導電体膜と前記第３導電体膜が接触していることを特徴とする請求項４又は５に記載の不揮発性半導体記憶装置。
【請求項７】
前記不揮発性半導体記憶装置は、さらに、
前記メモリセルゲート電極を有するメモリセルトランジスタと、第１選択ゲートトランジスタと、第２選択ゲートトランジスタとを有する複数のメモリセルユニットと、
前記複数のメモリセルユニットのうち同一行に並ぶ前記メモリセルユニットを有する複数のメモリセルブロックと、
ビット線と、
ワード線と、
ソース線とを備え、
前記メモリセルトランジスタは、電気的なデータの書き込み及び消去が可能で、列方向にｍ個(ｍは３以上の整数)が直列接続されており、
前記第１の選択ゲートトランジスタは、直列接続した前記メモリセルトランジスタの一方の端部のソースドレイン領域と前記ビット線間に接続され、
前記第２の選択ゲートトランジスタは、直列接続した前記メモリセルトランジスタの他方の端部の前記ソースドレイン領域と前記ソース線間に接続されており、
同一行に並ぶ前記メモリトランジスタが共通の前記ワード線に接続されることにより、前記各メモリセルブロック当たりｍ本の前記ワード線を有するメモリセルアレイを備えることを特徴とする請求項１から６の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置において、メモリセルトランジスタのゲート電極は、浮遊ゲート電極と制御ゲート電極とが電極間絶縁膜を介して積層して形成されている。浮遊ゲート電極及び制御ゲート電極には不純物が導入されたポリシリコンを使用している。また、周辺回路の回路素子（トランジスタ、抵抗素子、容量素子など）は、メモリセル領域と一括して形成する関係上、例えば周辺回路の回路素子は、メモリセルトランジスタの浮遊ゲート電極及び制御ゲート電極の膜構成を利用して形成される場合が多い。しかし、メモリセルトランジスタの膜構成に合わせて抵抗素子を形成すると、抵抗素子の特性に影響を与える場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５―２３５９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルトランジスタの膜構成を利用しつつ、抵抗値が安定した抵抗素子を有する不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本実施形態の不揮発性半導体記憶装置は、メモリセルゲート電極と抵抗素子を有する。メモリセルゲート電極は、半導体基板上に第１絶縁膜を介して形成された第１導電体膜を有する浮遊ゲート電極と、浮遊ゲート上に第２絶縁膜を介して形成された第２導電体膜と第１金属膜を積層して有する制御ゲートを備える。抵抗素子は、半導体基板上に形成された第１絶縁膜と、第１絶縁膜上に形成され、浮遊ゲートと同じ材料を有する第１導電体膜と、所定の距離を有し、第１導電体膜上に接続された第１コンタクト及び第２コンタクトと、第２導電体膜と同じ材料を有する第３導電膜と、第１金属膜と同じ材料を有する第２金属膜とを積層してなる電極と、当該電極上に接続する第３コンタクトを備える。第１コンタクトと第２コンタクトの接続箇所に挟まれた領域を抵抗領域としている。電極は、抵抗領域上に第２絶縁膜と同じ材料を有する第３絶縁膜を介して配置されている。
【図面の簡単な説明】
【０００６】
【図１】実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図の一例である。
【図２】メモリセル領域の一部の平面レイアウトパターンを模式的に示す図の一例である。
【図３】図２中ＡＡ線に沿う部分の断面構造を簡略的に示す図の一例である。
【図４】図４は第１の実施形態の抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。
【図５】図５は第１の実施形態の抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図４のＤＤ線に沿う部分での断面構造を示している。
【図６】図６（ａ）は、図２のＢＢ線に沿う部分のメモリセル領域の断面構造を模式的に示す図の一例である。図６（ｂ）は、図２のＣＣ線に沿う部分のメモリセル領域の断面構造を模式的に示す図の一例である。
【図７】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図８】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図９】第１の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図１０】図１０は第２の実施形態の抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。
【図１１】図１１は第２の実施形態の抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１０のＥＥ線に沿う部分での断面構造を示している。
【図１２】図１２は第３の実施形態の抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。
【図１３】図１３は第３の実施形態の抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１２のＦＦ線に沿う部分での断面構造を示している。
【図１４】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図１５】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図１６】第３の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図１７】図１７は第４の実施形態の抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。
【図１８】図１８は第４の実施形態の抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１７のＧＧ線に沿う部分での断面構造を示している。
【図１９】第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図２０】第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図２１】第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【図２２】第４の実施形態のＮＡＮＤ型フラッシュメモリ装置の製造工程を説明するための途中工程を示す図の一例である。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、第１の実施形態について、不揮発性半導体記憶装置としてＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１〜図９を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【０００８】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図の一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒと、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣとを有すると共に、図示しない入出力インタフェース回路等を備えている。
【０００９】
メモリセル領域Ｍ内のメモリセルアレイＡｒには、ユニットメモリセルＵＣが複数配設されている。ユニットメモリセルＵＣには、ビット線ＢＬ０〜ＢＬｎ−１との接続側に選択ゲートトランジスタＳＴＤが、ソース線ＳＬ側に選択ゲートトランジスタＳＴＳが設けられている。これら選択ゲートトランジスタＳＴＤ−ＳＴＳ間にｍ個（ｍは３以上の整数、例えばｍ＝３２）のメモリセルトランジスタＭＴ０〜ＭＴｍ−１が直列接続されている。
【００１０】
複数のユニットメモリセルＵＣはメモリセルブロックを構成し、複数のメモリセルブロックはメモリセルアレイＡｒを構成する。すなわち、１つのブロックは、ユニットメモリセルＵＣを行方向（図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中上下方向）に複数配列したものである。なお、説明を簡略化するため図１には１つのブロックを示している。
【００１１】
制御線ＳＧＤは、選択ゲートトランジスタＳＴＤのゲートに接続される。ワード線ＷＬｍ−１は、ビット線ＢＬ０〜ＢＬｎ−１に接続されるｍ番目のメモリセルトランジスタＭＴｍ−１の制御ゲートに接続される。ワード線ＷＬ２は、ビット線ＢＬ０〜ＢＬｎ−１に接続される３番目のメモリセルトランジスタＭＴ２の制御ゲートに接続される。ワード線ＷＬ１は、ビット線ＢＬ０〜ＢＬｎ−１に接続される２番目のメモリセルトランジスタＭＴ１の制御ゲートに接続される。ワード線ＷＬ０は、ビット線ＢＬ０〜ＢＬｎ−１に接続される１番目のメモリセルトランジスタＭＴ０の制御ゲートに接続される。制御線ＳＧＳは、ソース線ＳＬに接続される選択ゲートトランジスタＳＴＳのゲートに接続される。制御線ＳＧＤ、ワード線ＷＬ０〜ＷＬｍ−１、制御線ＳＧＳ及びソース線ＳＬは、ビット線ＢＬ０〜ＢＬｎ−１とそれぞれ交差する。
【００１２】
周辺回路領域ＰＡはメモリセル領域Ｍの周辺に設けられており、周辺回路ＰＣは周辺回路領域ＰＡに形成されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢ等を具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。
【００１３】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶＲＤＥＣが供給されるようになっており、ブロックＢの選択信号が与えられると駆動電圧ＶＲＤＥＣを昇圧して転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１に所定電圧を供給する。ここでは図示していないが、昇圧回路ＢＳの構成要素として抵抗素子Ｒが含まれる。
【００１４】
転送トランジスタ部ＷＴＢは、転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１等を備えている。転送ゲートトランジスタＷＴＧＤは選択ゲートトランジスタＳＴＤに対応して設けられている。転送ゲートトランジスタＷＴＧＳは選択ゲートトランジスタＳＴＳに対応して設けられている。ワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられている。転送トランジスタ部ＷＴＢは、各ブロックに設けられている。
【００１５】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＤＲ１に接続されており、他方が選択ゲートトランジスタＳＴＤを制御する制御線ＳＧＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＤＲ２に接続されており、他方が選択ゲートトランジスタＳＴＳを制御する制御線ＳＧＳに接続されている。また、転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
【００１６】
行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＤは、そのゲート電極が制御線ＳＧＤによって電気的に接続されている。同じく行方向に配列された複数のユニットメモリセルＵＣの選択ゲートトランジスタＳＴＳは、そのゲート電極が制御線ＳＧＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。
【００１７】
行方向に配列された複数のユニットメモリセルＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。
【００１８】
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１は、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路に接続されている。
【００１９】
図２は、メモリセル領域Ｍの一部の平面レイアウトパターンを模式的に示す図の一例である。なお、以下、個々のビット線ＢＬ０〜ＢＬｎ−１をビット線ＢＬと、ワード線ＷＬ０〜ＷＬｍ−１をワード線ＷＬと、メモリセルトランジスタＭＴ０〜ＭＴｍ−１をメモリセルトランジスタＭＴと称する。なお、図２〜図２２において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１０の表面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００２０】
図２において、ソース線ＳＬ、制御線ＳＧＳ、ワード線ＷＬ、及び制御線ＳＧＤが、Ｙ方向（図２における上下方向。図１における列方向。）に互いに離間されＸ方向（図２における左右方向。図１における行方向。）に延伸して並列配置されている。ビット線ＢＬがＸ方向に互いに所定の間隔で離間されＹ方向に延伸して並列配置されている。ソース線ＳＬとビット線ＢＬとは、相互に直交して形成されている。
【００２１】
ビット線ＢＬの下方の、半導体基板１０のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図中Ｙ方向に沿って延伸して形成されている。この素子分離領域Ｓｂは、図中Ｘ方向に所定間隔で複数形成されている。これにより、素子領域ＳａがＹ方向に沿って延伸形成されることになり、半導体基板１０の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。すなわち、素子領域Ｓａ間には素子分離領域Ｓｂが設けられており、半導体基板は素子分離領域Ｓｂによって複数の素子領域Ｓａに分離されている。
【００２２】
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａの交点部分にはメモリセルトランジスタＭＴが配置されている。同様に、制御線ＳＧＳ、ＳＧＤと素子領域Ｓａの交点部分には選択ゲートトランジスタＳＴＳ、ＳＴＤが配置されている。
【００２３】
Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＳＴＳ、ＳＴＤは、ＮＡＮＤ列の端部のメモリセルトランジスタＭＴのＹ方向両外側に隣接して設けられる。ソース線ＳＬ側の選択ゲートトランジスタＳＴＳはＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＳのゲート電極は制御線ＳＧＳにより電気的に接続されている。選択ゲートトランジスタＳＴＳは制御線ＳＧＳと素子領域Ｓａが交差する部分に形成されている。ソース線コンタクトＳＬＣは、ソース線ＳＬとビット線ＢＬの交差部分に設けられている。
【００２４】
選択ゲートトランジスタＳＴＤは、図中Ｘ方向に複数設けられており、選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧは制御線ＳＧＤによって電気的に接続されている。選択ゲートトランジスタＳＴＤは制御線ＳＧＤと素子領域Ｓａが交差する部分に形成されている。ビット線コンタクトＢＬＣは、隣接する選択ゲートトランジスタＳＴＤ間の、それぞれの素子領域Ｓａ上に形成されている。
【００２５】
図３は、図２中ＡＡ線に沿う部分の断面構造を簡略的に示した図の一例である。図３において、半導体基板１０としてシリコン基板の上面にゲート酸化膜１２を介して、メモリセルトランジスタＭＴのゲート電極であるメモリセルゲート電極ＭＧ、及び選択ゲートトランジスタＳＴＳ、ＳＴＤのゲート電極である選択ゲート電極ＳＧが形成されている。メモリセルトランジスタＭＴは、ゲート酸化膜１２上に形成されたメモリセルゲート電極ＭＧとソースドレイン領域１１ａとを含む構成である。メモリセルトランジスタＭＴは図３におけるＹ方向（左右方向）に複数隣接して複数形成されている。メモリセルトランジスタＭＴは、隣接するメモリセルトランジスタＭＴとソースドレイン領域１１ａを共有するようして列方向に直列接続されている。これら直列接続されたメモリセルトランジスタＭＴの両端に選択ゲートトランジスタＳＴＳ及び選択ゲートトランジスタＳＴＤが配置されている。
【００２６】
メモリセルゲート電極ＭＧは、ゲート酸化膜１２上に形成されており、電荷を蓄積するための浮遊ゲート電極１３、電極間絶縁膜１４、制御ゲート電極１５を備えている。
メモリセルゲート電極ＭＧ−ＭＧ間、選択ゲート電極ＳＧ−メモリセルゲート電極ＭＧ間に位置する半導体基板１０の表層にはソースドレイン領域１１ａが設けられている。また、選択ゲート電極ＳＧ−ＳＧ間に位置する半導体基板１０の表層には高濃度に不純物が導入されたソースドレイン領域１１ｂが設けられている。
【００２７】
選択ゲートトランジスタＳＴＤ及びＳＴＳの選択ゲート電極ＳＧの構造は、図３では簡略的に示しているが、メモリセルゲート電極ＭＧとほぼ同様の構造である。すなわち、選択ゲート電極ＳＧは、ゲート酸化膜１２上に、浮遊ゲート電極１３に相当する膜、電極間絶縁膜１４、制御ゲート電極１５に相当する膜が積層されることにより形成されている。選択ゲート電極ＳＧにおいては、電極間絶縁膜１４の中央部には開口部を形成することで浮遊ゲート電極１３に相当する膜と制御ゲート電極１５に相当する膜とが電気的に導通した状態とされる。これにより選択ゲート電極ＳＧは、浮遊ゲート電極を持たない通常のトランジスタのゲート電極として機能する。
【００２８】
上記構成の各メモリセルゲート電極ＭＧ、選択ゲート電極ＳＧの上部には層間絶縁膜７が設けられている。図３には詳しく図示していないが、メモリセルゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間には層間絶縁膜７を埋め込まないでエアギャップ（空隙）ＡＧを設けて絶縁するエアギャップ構造（図６（ａ）参照）を有することができる。
【００２９】
ソース線ＳＬは層間絶縁膜７の中ほどに設けられている。ソース線コンタクトＳＬＣ上部は、ソース線ＳＬに接している。ソース線コンタクトＳＬＣは、ソース線ＳＬ下部から層間絶縁膜７を貫通して、選択ゲートトランジスタＳＴＳの選択ゲート電極ＳＧ−ＳＧ間の半導体基板１０のソースドレイン領域１１ｂに接触するように設けられている。ビット線ＢＬは層間絶縁膜７上に設けられている。ビット線コンタクトＢＬＣ上部は、ビット線ＢＬに接している。ビット線コンタクトＢＬＣは層間絶縁膜７を貫通して、選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧ−ＳＧ間の半導体基板１０のソースドレイン領域１１ｂに接触するように設けられている。
【００３０】
以上が、第１の実施形態が適用されるＮＡＮＤ型フラッシュメモリ装置の基本的な構成である。
次に、図４〜図９を参照して、本実施形態の不揮発性半導体記憶装置における抵抗素子Ｒの具体的な構成について説明する。
【００３１】
図４は抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。図４において、抵抗素子Ｒは、抵抗体４０、第１接続配線４２、第１コンタクト４４を備えている。抵抗体４０は図面中Ｙ方向（上下方向）に延伸し、Ｘ方向（左右方向）に所定間隔で並列したラインアンドスペース状に複数本配置されている。ここでは一例として、抵抗素子Ｒが４本の抵抗体４０を備える場合について説明する。第１接続配線４２は、抵抗体４０の図中Ｙ方向（上下方向）の両端側に配置されている。隣接する抵抗体４０は、抵抗体４０の一方の端部と他方の端部において、第１接続配線４２により交互に接続されている。抵抗体４０と第１接続配線４２は、第１コンタクト４４を介して接続されている。複数の抵抗体４０は、第１接続配線４２により、全体として一続きの抵抗体４０となるよう接続されている。
【００３２】
長方形状の上部電極４１は複数の抵抗体４０の中央部を跨ぐように、抵抗体４０上を覆って配置されている。上部電極４１上には第２接続配線４３が配置されている。第２接続配線４３は上部電極４１中央部分を跨ぐ様にして、図中Ｘ方向に延伸している。上部電極４１と第２接続配線４３は、第２コンタクト４５を介して接続されている。図４では、上部電極４１と第２接続配線４３は４つの第２コンタクト４５を介して接続されている例を示したが、第２コンタクト４５は４つである必要はなく、例えば２つでも良いし、５つでも良い。第２コンタクト４５を中心とした場合に、コンタクト４４の外側にダミー電極ＤＭＤが配置されている。
【００３３】
図５は抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図４のＤＤ線に沿う部分での断面構造を示している。図５において、半導体基板１０上にゲート酸化膜１２、抵抗体４０が設けられている。半導体基板１０には、例えば導電型がｐ型のシリコン基板を用いることができる。ゲート酸化膜１２としては、例えばシリコン酸化膜を用いることができる。抵抗体４０には、例えば不純物を導入したポリシリコン膜（第１ポリシリコン膜１３ａ）を用いることができる。不純物としては例えばリン（Ｐ）、ヒ素（Ａｓ）又はボロン（Ｂ）を用いることができる。第１ポリシリコン膜１３ａには、メモリセルゲート電極ＭＧの浮遊ゲート電極１３を構成する第１ポリシリコン膜１３ａと共通のポリシリコン膜を用いている。
【００３４】
抵抗体４０上には、電極間絶縁膜１４、上部電極４１、キャップ絶縁膜１６、第１絶縁膜１７、第２絶縁膜１８が設けられている。電極間絶縁膜１４には、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ（Oxide Nitride Oxide）膜を用いることができる。上部電極４１は、第２ポリシリコン膜１５ａ、バリアメタル１５ｂ及び金属膜１５ｃを備えている。第２ポリシリコン膜１５ａには、例えば不純物を導入したポリシリコン膜を用いることができる。不純物としては例えばリン、ヒ素又はボロンを用いることができる。第２ポリシリコン膜１５ａには、メモリセルゲート電極ＭＧの制御ゲート電極１５を構成する第２ポリシリコン膜１５ａと共通のポリシリコン膜を用いている。バリアメタル１５ｂには、例えば窒化タングステン（ＷＮ）を用いることができる。金属膜１５ｃには、例えばタングステン（Ｗ）を用いることができる。キャップ絶縁膜１６には、例えばシリコン窒化膜を用いることができる。第１絶縁膜１７、第２絶縁膜１８には例えばシリコン酸化膜を用いることができる。
【００３５】
抵抗体４０上には、所定の間隔に離間されて、二つの上部電極除去領域Ｚ１が設けられている。上部電極除去領域Ｚ１では、電極間絶縁膜１４、上部電極４１、キャップ絶縁膜１６、第１絶縁膜１７及び第２絶縁膜１８が取り除かれている。上部電極除去領域Ｚ１において、上部電極４１、キャップ絶縁膜１６、第１絶縁膜１７及び第２絶縁膜１８を含む積層膜の側面には、側壁絶縁膜１９が設けられている。側壁絶縁膜１９には、例えばシリコン酸化膜を用いることができる。この上部に、第３絶縁膜２０、第４絶縁膜２１及び層間絶縁膜７が全体を覆うように形成されている。ここで、電極間絶縁膜１４、上部電極４１、キャップ絶縁膜１６、第１絶縁膜１７及び第２絶縁膜１８、側壁絶縁膜１９及び第３絶縁膜２０を電極構造体と称する場合がある。第３絶縁膜２０には例えばシリコン酸化膜を用いることができる。第４絶縁膜２１には、例えばシリコン窒化膜を用いることができる。層間絶縁膜７には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４は取り除かず残すこともできる。また、ダミー電極ＤＭＤの構造は抵抗体４０上に形成された電極構造体とほぼ同じ形状を有している。
【００３６】
上部電極除去領域Ｚ１の層間絶縁膜７上には、Ｙ方向に所定間隔を離間して一対の第１接続配線４２が設けられている。第１接続配線４２は例えばタングステンにより形成されている。上部電極除去領域Ｚ１において、第１コンタクト４４が、層間絶縁膜７、第４絶縁膜２１及び第３絶縁膜２０を貫通し、抵抗体４０の両側端部の表面に接するように設けられている。第１接続配線４２は、第１接続配線４２下部において第１コンタクト４４上部に接している。第１接続配線４２は、第１コンタクト４４を介して抵抗体４０に接続されている。第１コンタクト４４内には、例えばチタン／窒化チタン（Ｔｉ／ＴｉＮ）によるバリアメタルとタングステンの積層膜が埋設されている。また、チタン／窒化チタン／タングステンに代えて、第１コンタクト４４内に、不純物を導入したポリシリコンを埋設しても良い。
【００３７】
上部電極４１上の層間絶縁膜７上には、第２接続配線４３が設けられている。第２接続配線４３は例えばタングステンにより形成されている。上部電極４１上において、第２コンタクト４５が、上部電極４１の金属膜１５ｃ表面に接するように設けられている。第２コンタクト４５は、層間絶縁膜７、第４絶縁膜２１、第３絶縁膜２０、第２絶縁膜１８、第１絶縁膜１７及びキャップ絶縁膜１６を貫通して形成されている。第２接続配線４３は、第２接続配線４３下部において第２コンタクト４５上部に接している。第２接続配線４３は第２コンタクト４５を介して上部電極４１上に接続されている。第２コンタクト４５内には、例えばチタン／窒化チタン（Ｔｉ／ＴｉＮ）によるバリアメタルとタングステンの積層膜が埋設されている。チタン／窒化チタン／タングステンに代えて、第２コンタクト４５穴内に、不純物を導入したポリシリコンを埋設しても良い。
【００３８】
このように、第１コンタクト４４を抵抗体４０の第１ポリシリコン膜１３ａに接触させた構成としている。従って、第１コンタクト４４を金属膜１５ｃ上に接触させた構造に比較して、第１ポリシリコン膜１３ａ／第２ポリシリコン膜１５ａでの界面抵抗の影響を排除することができる。さらに、第２ポリシリコン膜１５ａ／バリアメタル１５ｂでの界面抵抗の影響を排除することができる。従って、これら界面抵抗による特性変動を抑制した抵抗素子Ｒを形成することが可能である。その結果、抵抗素子Ｒの抵抗値のばらつきを抑制し、安定した抵抗値を有する抵抗素子Ｒを提供することができる。
【００３９】
次に、上記構成を備える抵抗素子Ｒの動作について説明する。上述の抵抗素子Ｒでは、電極間絶縁膜１４、上部電極４１、抵抗体４０によってＭＩＳＦＥＴ（metal-insulator-semiconductor field-effect transistor）が構成されている。すなわち、電極間絶縁膜１４をゲート酸化膜、上部電極４１をゲート電極、第１コンタクト４４に接続される抵抗体４０の両側端部をソースドレイン領域とするＭＩＳＦＥＴが構成されている。上部電極４１下部に位置する抵抗体４０は電流パス領域Ｐ（チャネル領域）となる。抵抗素子Ｒにおいて、上部電極４１（ゲート電極）に電圧を印加すると、上部電極４１下部の抵抗体４０の電流パス領域Ｐにキャリアが誘起されて、抵抗体４０の抵抗値が下がる。すなわち、上部電極４１に印加する電圧を変化させることで、抵抗体４０の電流パス領域Ｐに流れる電流の大きさを制御し、可変抵抗として利用することができる。
【００４０】
例えば、抵抗体４０を形成する第１ポリシリコン膜１３ａに、不純物としてリン又はヒ素が導入されている場合は、以下のように動作させる。上部電極４１に正電圧を印加する。そうすると、上部電極４１下部の抵抗体４０に電子が誘起される。抵抗体４０の電流パス領域Ｐには、この誘起された電子の寄与により電流が多く流れるため、抵抗体４０の抵抗値が下がる。また、第１ポリシリコン膜１３ａに、不純物としてボロンが導入されている場合は、上部電極４１に負電圧を印加する。そうすると、上部電極４１下部の抵抗体４０に正孔（ホール）が誘起される。抵抗体４０の電流パス領域Ｐには、この誘起された正孔の寄与により電流が多く流れるため、抵抗体４０の抵抗値が下がる。
【００４１】
このように、上部電極４１に印加する電圧によって抵抗素子Ｒの抵抗値を変化させることが出来る。従って、後工程で加えられる熱工程の影響やメモリセルトランジスタの浮遊ゲート電極の構造に影響されることなく抵抗体４０の抵抗値を独立に設定することができる。
【００４２】
図６（ａ）及び（ｂ）は、第１の実施形態におけるメモリセル領域の断面構造の一例を示したものである。図６（ａ）は、図２のＢＢ線に沿う部分の断面構造を模式的に示す図の一例であり、複数のメモリセルトランジスタＭＴのゲート長方向に沿う方向（Ｙ方向）におけるメモリセルゲート電極ＭＧの断面構造を示している。図６（ｂ）は、図２のＣＣ線に沿う部分の断面構造を模式的に示す図の一例であり、メモリセルのワード線が延伸する方向（Ｘ方向）でのメモリセルゲート電極ＭＧの断面構造を示している。
【００４３】
図６（ａ）において、半導体基板１０表面に、ゲート酸化膜１２が設けられている。ゲート酸化膜１２上に、浮遊ゲート電極１３が設けられている。ゲート酸化膜１２には例えばシリコン酸化膜を用いることができる。浮遊ゲート電極１３には、例えば不純物が導入されたポリシリコン膜（第１ポリシリコン膜１３ａ）を用いることができる。不純物としては例えばリン、ヒ素又はボロンを用いることができる。上述の抵抗素子Ｒの抵抗体４０は、浮遊ゲート電極１３を構成する第１ポリシリコン膜１３ａを利用して形成されている。
【００４４】
浮遊ゲート電極１３上には電極間絶縁膜１４が設けられている。電極間絶縁膜１４には、例えばシリコン窒化膜とシリコン酸化膜の積層膜によるＯＮＯ膜を用いることができる。電極間絶縁膜１４上には制御ゲート電極１５が設けられている。制御ゲート電極１５は、第２ポリシリコン膜１５ａとバリアメタル１５ｂと金属膜１５ｃの積層膜を備えている。第２ポリシリコン膜１５ａには、不純物を導入したポリシリコン膜を用いることができる。不純物としては、例えばリン、ヒ素又はボロンを用いることができる。バリアメタル１５ｂには例えば窒化タングステンを用いることができる。金属膜１５ｃには例えばタングステンを用いることができる。
【００４５】
制御ゲート電極１５上にはキャップ絶縁膜１６が設けられている。キャップ絶縁膜１６としては、例えばＣＶＤ法により成膜したシリコン窒化膜を用いることができる。浮遊ゲート電極１３、電極間絶縁膜１４、制御ゲート電極１５及びキャップ絶縁膜１６によりメモリセルゲート電極ＭＧが形成されている。メモリセルゲート電極ＭＧ表面、及び半導体基板１０表面は第１絶縁膜１７により覆われている。第１絶縁膜１７としては、例えばシリコン酸化膜を用いることができる。隣接するメモリセルゲート電極ＭＧ間の半導体基板１０表面にはソースドレイン領域１１ａが形成されている。ソースドレイン領域１１ａには例えばリンが導入されている。
【００４６】
隣接するメモリセルゲート電極ＭＧ間には空隙（エアギャップＡＧ）が形成されており、このエアギャップＡＧ上部に蓋をするように第２絶縁膜１８が形成されている。第２絶縁膜１８はエアギャップＡＧ及びメモリセルゲート電極ＭＧ上部を覆うように形成されている。エアギャップＡＧにより、メモリセルゲート電極ＭＧ間の寄生容量が低減される。
【００４７】
図６（ｂ）において、半導体基板１０表面に、Ｘ方向（左右方向）に所定間隔で離間されて形成された素子分離溝２２が複数設けられている。素子分離溝２２内には素子分離絶縁膜２３が埋設されており、素子分離領域Ｓｂを形成している。素子分離絶縁膜２３としては、例えばシリコン酸化膜が用いられる。素子領域Ｓａは、素子分離領域Ｓｂによって、図においてＸ方向（左右方向）に複数に分断されて形成されている。素子領域Ｓａの半導体基板１０表面には、ゲート酸化膜１２が形成されており、ゲート酸化膜１２上に、浮遊ゲート電極１３が形成されている。浮遊ゲート電極１３の側面には、おおむね下半分に接して素子分離絶縁膜２３が設けられている。
【００４８】
電極間絶縁膜１４は、素子分離絶縁膜２３上面、浮遊ゲート電極１３のおおむね上半分の側面及び上面を覆っている。制御ゲート電極１５は、浮遊ゲート電極１３及び素子分離絶縁膜２３上を、電極間絶縁膜１４を介して覆っている。制御ゲート電極１５は全体としては図におけるＸ方向（左右方向）に縦断するように形成されている。制御ゲート電極１５上には、キャップ絶縁膜１６、第１絶縁膜１７、第２絶縁膜１８、第３絶縁膜２０、第４絶縁膜２１及び層間絶縁膜７が順に積層されている。
以上説明したように、抵抗素子Ｒとメモリセル領域では、膜構成は共通している。
【００４９】
［第１の実施形態の製造方法］
次に、図５及び図７〜図９を参照して、第１の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図５及び図７〜図９は、第１の実施形態による不揮発性半導体装置の抵抗素子Ｒの製造方法を示すための図の一例である。図５及び図７〜図９は、図４のＤＤ線における断面構造を示している。
【００５０】
先ず、図７に示すように、半導体基板１０上に、ゲート酸化膜１２を形成する。半導体基板１０には、例えばｐ型のシリコン基板を用いることができる。ゲート酸化膜１２には、例えばドライＯ２による熱酸化を用いて形成したシリコン酸化膜を用いることができる。次いで、ゲート酸化膜１２上に、第１ポリシリコン膜１３ａを形成する。第１ポリシリコン膜１３ａは、例えばＣＶＤ(Chemical Vapor Deposition)法を用いてポリシリコン膜を成膜し、例えばイオン注入法により、不純物としてリン、ヒ素又はボロンを導入することにより形成することができる。また、第１ポリシリコン膜１３ａは、この方法に代えて、ＣＶＤ法を用いて、不純物として例えばリン、ヒ素又はボロンを導入しながらポリシリコンを成膜することにより形成しても良い。第１ポリシリコン膜１３ａは抵抗素子Ｒの抵抗体４０となる膜である。
【００５１】
次に、図７に示す断面構造には表示されないが、第１ポリシリコン膜１３ａをパターニングするとともに半導体基板１０に素子分離溝２２を形成し、素子分離絶縁膜２３を埋設して素子分離領域Ｓｂを形成する（図６（ｂ）参照）。その後、全面に電極間絶縁膜１４を形成する。電極間絶縁膜１４としては、例えばＯＮＯ膜を用いることができる。ＯＮＯ膜は、例えばＣＶＤ法を用いて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順に成膜することにより形成することができる。
【００５２】
次に、電極間絶縁膜１４上に、第２ポリシリコン膜１５ａ、バリアメタル１５ｂ、金属膜１５ｃを順次成膜する。第２ポリシリコン膜１５ａには、例えば不純物を導入したポリシリコンを用いることができる。ポリシリコンの成膜は、例えばＣＶＤ法を用いることができる。不純物は例えばリン、ヒ素又はボロンを、イオン注入法を用いて導入することができる。第２ポリシリコン膜１５ａは、この方法に代えて、ＣＶＤ法を用いて、不純物として例えばリン、ヒ素又はボロンを導入しながら成膜することにより形成しても良い。バリアメタル１５ｂとしては、例えば窒化タングステンを用いることができる。窒化タングステンは例えばスパッタリング法により成膜することができる。金属膜１５ｃとしては例えばタングステンを用いることができる。タングステンは例えばスパッタリング法により成膜することができる。第２ポリシリコン膜１５ａ、バリアメタル１５ｂ及び金属膜１５ｃは抵抗素子Ｒの上部電極４１を構成する。
【００５３】
次に、金属膜１５ｃ上に、キャップ絶縁膜１６を形成する。キャップ絶縁膜１６としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法により成膜することができる。その後、第１絶縁膜１７、第２絶縁膜１８を順次成膜する。第１絶縁膜１７、第２絶縁膜１８としては例えばシリコン酸化膜を用いることができる。第１絶縁膜１７は例えばＣＶＤ法を用いて成膜することができる。第２絶縁膜１８は例えばプラズマＣＶＤ法を用いて成膜することができる。第１絶縁膜１７は、メモリセル領域においてメモリセルゲート電極ＭＧの側壁を覆うカバー膜として用いられる。また、第２絶縁膜１８はメモリセル領域においてエアギャップＡＧを形成するためのキャップ膜として用いられる。
【００５４】
次に、図８に示すように、上部電極除去領域Ｚ１の第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６、上部電極４１（金属膜１５ｃ、バリアメタル１５ｂ及び第２ポリシリコン膜１５ａ）を除去する。これら膜は、リソグラフィ法を用い、ＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）法による異方性ドライエッチングを施すことにより除去する。このドライエッチングでは電極間絶縁膜１４をエッチングストッパとして用いることができる。上部電極除去領域Ｚ１では、電極間絶縁膜１４が露出している。
【００５５】
次に、図９に示すように、上部電極除去領域Ｚ１における第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６及び上部電極４１により形成された積層膜の側面に側壁絶縁膜１９を形成する。側壁絶縁膜１９は例えば以下の方法により形成できる。先ず、側壁絶縁膜１９となる絶縁膜として、例えばシリコン酸化膜を成膜する。シリコン酸化膜は、例えばＣＶＤ法を用いて、被覆性の良い条件にて成膜する。次に、全面を、ＲＩＥ法を用いた異方性ドライエッチングによりエッチバックする。これにより、第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６及び上部電極４１により形成された積層膜の側面に、側壁絶縁膜１９を形成することができる。またこのエッチバックにより、上部電極除去領域Ｚ１において、側壁絶縁膜１９によって覆われていない領域の電極間絶縁膜１４が除去される。
【００５６】
次に、全面に、第３絶縁膜２０及び第４絶縁膜２１を形成する。第３絶縁膜２０としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法を用いて成膜することができる。第４絶縁膜２１としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することができる。次いで、層間絶縁膜７を形成する。層間絶縁膜７は上部電極除去領域Ｚ１内を埋設し、さらに全体を覆うように厚く形成される。層間絶縁膜７としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法により形成することができる。
【００５７】
次に、図５に示すように、上部電極除去領域Ｚ１において層間絶縁膜７上面から第１ポリシリコン膜１３ａ上面に達する第１コンタクト４４と、上部電極４１上において層間絶縁膜７上面から金属膜１５ｃ上面に達する第２コンタクト４５を形成する。第１コンタクト４４及び第２コンタクト４５は、以下の方法により形成することができる。すなわち、例えばリソグラフィ法及びＲＩＥ法による異方性ドライエッチングを用いて層間絶縁膜７、第４絶縁膜２１及び第３絶縁膜２０を貫通するコンタクト穴を形成する。このドライエッチングでは、第４絶縁膜２１をストッパ膜として利用することで、均一性を高めることができる。コンタクト穴はそれぞれ第１ポリシリコン膜１３ａ表面、及び金属膜１５ｃ表面に達している。
【００５８】
次いで、コンタクト穴内に、例えばチタン／窒化チタンをバリアメタルとして形成し、続いてタングステンを埋設する。チタン、窒化チタン、タングステンは例えばＣＶＤ法により成膜することができる。また、チタン／窒化チタン／タングステンに代えて、コンタクト穴内に、不純物を導入したポリシリコンを埋設しても良い。この場合は、バリアメタルは成膜しなくても良い。ポリシリコンはＣＶＤ法を用いて成膜することができる。次に、第１接続配線４２及び第２接続配線４３を形成する。第１接続配線４２及び第２接続配線４３は例えば以下の方法により形成することができる。すなわち、全面に例えばタングステンをＣＶＤ法により成膜する。次に、リソグラフィ法及びＲＩＥ法による異方性ドライエッチングにより、タングステンをパターニングし、配線形状を形成する。以上の工程により第１の実施形態に係る抵抗素子Ｒを形成することができる。
【００５９】
第１コンタクト４４及び第２コンタクト４５、第１接続配線４２及び第２接続配線４３の形成は、上記方法に代えて、以下の方法を用いることができる。すなわち、上部電極除去領域Ｚ１において層間絶縁膜７上面から第１ポリシリコン膜１３ａ上面に達するコンタクト穴（第１コンタクト４４）と、上部電極４１上において層間絶縁膜７上面から金属膜１５ｃ上面に達するコンタクト穴（第２コンタクト４５）を形成する。次いで、例えばチタン／窒化チタン、タングステンを順次成膜する。チタン／窒化チタン及びタングステンは、コンタクト穴内を埋設し、さらに及び層間絶縁膜７表面に所定の膜厚となるように成膜される。次に、リソグラフィ法及びＲＩＥ法による異方性ドライエッチングを施し、チタン／窒化チタン及びタングステンを配線形状にパターニングする。このようにして、第１コンタクト４４及び第２コンタクト４５、第１接続配線４２及び第２接続配線４３を形成することができる。
【００６０】
（第２の実施形態）
次に、第２の実施形態について図１０及び図１１を用いて説明する。図１０は第２の実施形態に係る抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。図１１は第２の実施形態に係る抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１０のＥＥ線に沿う部分での断面構造を示している。
【００６１】
図１０において、抵抗素子Ｒは、複数の抵抗体４０ａ〜４０ｄを備えている。複数の抵抗体４０ａ〜４０ｄは、それぞれ図面中Ｙ方向（上下方向）に延伸し、Ｘ方向（左右方向）に所定間隔で並列したラインアンドスペース状に配置されている。
【００６２】
複数の抵抗体４０ａ〜４０ｄ上には、それぞれ上部電極４１ａ〜４１ｄが形成されている。上部電極４１ａ〜４１ｄは、それぞれ図中Ｙ方向に延伸し、Ｘ方向に所定間隔で並列したラインアンドスペース状に配置されている。上部電極４１ａ〜４１ｄは、それぞれ抵抗体４０ａ〜４０ｄ上に重ねて覆うように配置されている。
【００６３】
複数の第２接続配線４３ａ〜４３ｄは、それぞれ上部電極４１ａ〜４１ｄ上を跨ぐように配置されている。複数の第２接続配線４３ａ〜４３ｄは、それぞれ図中Ｘ方向に延伸し、Ｙ方向に所定間隔で並列したラインアンドスペース状に配置されている。上部電極４１ａ〜４１ｄと第２接続配線４３ａ〜４３ｄは、それぞれ第２コンタクト４５（４５ａ〜４５ｄ）により接続されている。すなわち、上部電極４１ａと第２接続配線４３ａは第２コンタクト４５ａにより接続されている。上部電極４１ｂと第２接続配線４３ｂは第２コンタクト４５ｂにより接続されている。上部電極４１ｃと第２接続配線４３ｃは第２コンタクト４５ｃにより接続されている。上部電極４１ｄと第２接続配線４３ｄは第２コンタクト４５ｄにより接続されている。この構成により、上部電極４１ａ〜４１ｄは、第２接続配線４３ａ〜４３ｄのそれぞれに接続される。従って、上部電極４１ａ〜４１ｄに印加される電圧は、第２接続配線４３ａ〜４３ｄのそれぞれに印加する電圧によって、それぞれ別個独立に制御することができる。
【００６４】
隣接する抵抗体４０（４０ａ〜４０ｄ）は、上部電極４１ａ〜４１ｄのＹ方向の両側の外側で、第１接続配線４２により交互に接続されている。抵抗体４０と第１接続配線４２は、第１コンタクト４４を介して接続されている。複数の抵抗体４０ａ〜４０ｄは、第１接続配線４２により、全体として一続きの抵抗体４０となるよう接続されている。
【００６５】
次に図１１を用いて、抵抗素子Ｒの断面構造について説明する。図１１において、第１の実施形態と異なる点は、層間絶縁膜７上に複数の第２接続配線４３（４３ａ〜４３ｄ）が配置されていることである。図１１においては、第２接続配線４３ａ〜４３ｄが所定間隔を隔てて並列している。第２接続配線４３ａは第２コンタクト４５ａを介して上部電極４１ａに接続されている。第２コンタクト４５ａは上部電極４１ａのＹ方向左側の端部において接している。その他の構造については第１の実施形態における構造と同じである。
【００６６】
このように、第２の実施形態においては、電極間絶縁膜１４、上部電極４１ａ〜４１ｄ、抵抗体４０ａ〜４０ｄによってＭＩＳＦＥＴ（metal-insulator-semiconductor field-effect transistor）が構成されている。すなわち、電極間絶縁膜１４をゲート酸化膜、上部電極４１ａ〜４１ｄのそれぞれをゲート電極、抵抗体４０ａ〜４０ｄのそれぞれの両側端部をソースドレイン領域とするＭＩＳＦＥＴが構成されている。上部電極４１ａ〜４１ｄ下部に位置する抵抗体４０ａ〜４０ｄは電流パス領域Ｐ（チャネル領域）となる。抵抗素子Ｒにおいて、上部電極４１ａ（ゲート電極）に電圧を印加すると、上部電極４１ａ下部の抵抗体４０ａにキャリアが誘起されて、抵抗体４０ａの抵抗値が下がる。すなわち、上部電極４１ａに印加する電圧を変化させることで、抵抗体４０ａに流す電流の大きさを制御し、可変抵抗とすることが可能となる。
【００６７】
抵抗体４０ｂ〜４０ｄについても同様に、上部電極４１ｂ〜４０ｄに印加する電圧をそれぞれ変化させることで、抵抗体４０ｂ〜４０ｄに流す電流の大きさを制御することができる。このように、上部電極４１ａ〜４１ｄそれぞれに印加する電圧を別個独立に変化させることにより、抵抗体４０ａ〜４０ｄそれぞれの抵抗値を個別に制御することができる。この場合、抵抗素子Ｒは、抵抗体４０ａ〜４０ｄを一続きにした抵抗体を有する抵抗素子となる。抵抗素子Ｒの抵抗値は、抵抗体４０ａ〜４０ｄを一続きにした抵抗体４０の抵抗値となる。第２の実施形態では、抵抗体４０ａ〜４０ｄそれぞれの抵抗値を別個独立に制御することができるため、第１の実施形態に比較して、抵抗素子Ｒの抵抗値をより精度よく、より詳細に制御することができる。
【００６８】
第２の実施形態における製造方法は、第１の実施形態における製造方法と同じであるため、ここでは省略する。第２の実施形態において、上部電極４１（４１ａ〜４１ｄ）、第２接続配線４３（４３ａ〜４３ｄ）及び第２コンタクト４５（４５ａ〜４５ｄ）をパターニングする際のマスクパターンが、第１の実施形態と異なっている。
【００６９】
（第３の実施形態）
次に、図１２〜図１６を参照して第３の実施形態について説明する。図１２は第３の実施形態における抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。図１３は第２の実施形態に係る抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１２のＦＦ線に沿う部分での断面構造を示している。
【００７０】
図１２において、抵抗素子Ｒは、複数の抵抗体５０を備えている。複数の抵抗体５０は、それぞれ図面中Ｙ方向（上下方向）に延伸し、Ｘ方向（左右方向）に所定間隔で並列したラインアンドスペース状に配置されている。隣接する抵抗体５０は、Ｙ方向の両側で、第１接続配線４２により交互に１本間隔で接続されている。抵抗体５０と第１接続配線４２は、第１コンタクト４４を介して接続されている。複数の抵抗体５０は、第１接続配線４２により、全体として一続きの抵抗体５０となるよう接続されている。
【００７１】
次に図１３を用いて、抵抗素子Ｒの断面構造について説明する。図１３において、半導体基板１０上にゲート酸化膜１２、第１ポリシリコン膜１３ａが設けられている。半導体基板１０には、例えば導電型がｐ型のシリコン基板を用いることができる。ゲート酸化膜１２としては、例えばシリコン酸化膜を用いることができる。第１ポリシリコン膜１３ａは、例えば不純物を導入したポリシリコン膜を用いることができる。第１ポリシリコン膜１３ａは、メモリセルゲート電極ＭＧの浮遊ゲート電極１３を構成する第１ポリシリコン膜１３ａと共通のポリシリコン膜を用いている。第１ポリシリコン膜１３ａ上には、電極間絶縁膜１４、抵抗体５０、メタル層５１が形成されている。電極間絶縁膜１４には、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜によるＯＮＯ膜を用いることができる。抵抗体５０には例えば不純物が導入されたポリシリコン（第２ポリシリコン膜１５ａ）を用いることができる。不純物としては例えばリン、ヒ素又はボロンを用いることができる。
【００７２】
抵抗体５０を構成する第２ポリシリコン膜１５ａは、メモリセルゲート電極ＭＧを構成する第２ポリシリコン膜１５ａと共通するポリシリコン膜を用いている。メタル層５１はバリアメタル１５ｂ及び金属膜１５ｃを有する。バリアメタル１５ｂには例えば窒化タングステンを用いることができる。金属膜１５ｃには例えばタングステンを用いることができる。メタル層５１上にはキャップ絶縁膜１６、第１絶縁膜１７、第２絶縁膜１８が設けられている。キャップ絶縁膜１６には、例えばシリコン窒化膜を用いることができる。第１絶縁膜１７、第２絶縁膜１８には例えばシリコン酸化膜を用いることができる。
【００７３】
抵抗体５０上には、所定幅のメタル層除去領域Ｚ２が設けられている。メタル層除去領域Ｚ２では、メタル層５１（バリアメタル１５ｂ及び金属膜１５ｃ）、キャップ絶縁膜１６、第１絶縁膜１７及び第２絶縁膜１８が除去されている。メタル層除去領域Ｚ２において、メタル層５１、キャップ絶縁膜１６、第１絶縁膜１７及び第２絶縁膜１８を含む積層膜の側面には、側壁絶縁膜１９が設けられている。側壁絶縁膜１９には、例えばシリコン酸化膜を用いることができる。この上部に、第３絶縁膜２０、第４絶縁膜２１及び層間絶縁膜７が全体を覆うように形成されている。第３絶縁膜２０には例えばシリコン酸化膜を用いることができる。第４絶縁膜２１には、例えばシリコン窒化膜を用いることができる。層間絶縁膜７には、例えばシリコン酸化膜を用いることができる。層間絶縁膜７上には図中Ｙ方向に所定間隔を離間して一対の第１接続配線４２が設けられている。第１接続配線４２は例えばタングステンにより形成されている。
【００７４】
メタル層除去領域Ｚ２において、第１接続配線４２の下には第１コンタクト４４が設けられている。第１コンタクト４４は、層間絶縁膜７、第４絶縁膜２１及び第３絶縁膜２０を貫通し、メタル層除去領域Ｚ２の両側端部の抵抗体５０表面に接するように設けられている。第１接続配線４２は第１コンタクト４４を介して抵抗体５０に接続されている。第１コンタクト４４内は、例えばチタン／窒化チタンによるバリアメタルとタングステンの積層膜により充填されている。また、チタン／窒化チタン／タングステンに代えて、コンタクト穴内に、不純物を導入したポリシリコンを埋設しても良い。第１コンタクト４４が接触する箇所に挟まれた領域の第２ポリシリコン膜１５ａは、抵抗素子Ｒの電流パス領域Ｐとなる。すなわちこの部分が抵抗素子Ｒの抵抗部分となる。
【００７５】
以上説明したように、第３の実施形態において、第１コンタクト４４を抵抗体５０の第２ポリシリコン膜１５ａに接触させた構成としている。従って、第１コンタクト４４を金属膜１５ｃ上に接触させた構造に比較して、第２ポリシリコン膜１５ａ／バリアメタル１５ｂでの界面抵抗の影響を排除することができる。よって、この界面抵抗による特性変動を抑制した抵抗素子Ｒを形成することが可能である。
【００７６】
また、通常、メモリセルゲート電極ＭＧの制御ゲート電極１５を構成する第２ポリシリコン膜１５ａは、浮遊ゲート電極１３を構成する第１ポリシリコン膜１３ａよりも膜厚が薄い。従って、抵抗値が高いため、より短い抵抗体５０により抵抗素子Ｒを形成することができる。よって、スペースの削減を図ることができ、ひいてはＮＡＮＤ型フラッシュメモリ装置１の小型化に寄与する。
【００７７】
また、抵抗体５０は、熱工程の影響を受けやすい第１ポリシリコン膜１３ａを利用する構成ではない。従って、抵抗体５０の抵抗値のバラツキを抑制することができる。また、セル部分の浮遊ゲート電極１３の構造の変化に伴う影響を受けることがない抵抗素子Ｒを実現することができる。その結果、抵抗素子Ｒの抵抗値のばらつきを抑制し、安定した抵抗値を有する抵抗素子Ｒを提供することができる。
なお、第３の実施形態におけるメモリセル領域の構造は、第１の実施形態において図６（ａ）及び図６（ｂ）に示した構造と同じである。
【００７８】
［第３の実施形態の製造方法］
次に、図１３〜図１６を参照して、第３の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１３〜図１６は、第３の実施形態による不揮発性半導体装置の抵抗素子Ｒの製造方法を示すための図の一例である。図１３〜図１６は、図１２のＦＦ線における断面構造を示している。
【００７９】
先ず、図１４に示すように、半導体基板１０上に、ゲート酸化膜１２を形成する。半導体基板１０には、例えばｐ型のシリコン基板を用いることができる。ゲート酸化膜１２には、例えばドライＯ２による熱酸化を用いて形成したシリコン酸化膜を用いることができる。次いで、ゲート酸化膜１２上に、第１ポリシリコン膜１３ａを形成する。第１ポリシリコン膜１３ａは、例えばＣＶＤ法を用いてポリシリコン膜を成膜し、例えばイオン注入法により、不純物としてリン又はボロンを導入することにより形成することができる。また、第１ポリシリコン膜１３ａは、この方法に代えて、ＣＶＤ法を用いて、不純物として例えばリン又はボロンを導入しながらポリシリコンを成膜することにより形成しても良い。
【００８０】
次に、図１４に示す断面構造には表示されないが、第１ポリシリコン膜１３ａをパターニングするとともに半導体基板１０に素子分離溝２２を形成し、素子分離絶縁膜２３を埋設して素子分離領域Ｓｂを形成する（図６（ｂ）参照）。その後、全面に電極間絶縁膜１４を形成する。電極間絶縁膜１４としては、例えばＯＮＯ膜を用いることができる。ＯＮＯ膜は、例えばＣＶＤ法を用いて、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を順に成膜することにより形成することができる。次に、電極間絶縁膜１４上に、第２ポリシリコン膜１５ａ、バリアメタル１５ｂ、金属膜１５ｃを順次成膜する。第２ポリシリコン膜１５ａは、例えばＣＶＤ法を用いてポリシリコン膜を成膜し、例えばイオン注入法により、不純物としてリン又はボロンを導入することにより形成することができる。第２ポリシリコン膜１５ａは抵抗素子Ｒの抵抗体５０となる膜である。また、第２ポリシリコン膜１５ａは、この方法に代えて、ＣＶＤ法を用いて、不純物として例えばリン又はボロンを導入しながら成膜することにより形成しても良い。
【００８１】
バリアメタル１５ｂとしては、例えば窒化タングステンを用いることができる。窒化タングステンは例えばスパッタリング法により成膜することができる。金属膜１５ｃとしては例えばタングステンを用いることができる。タングステンは例えばスパッタリング法により成膜することができる。バリアメタル１５ｂ及び金属膜１５ｃはメタル層５１を構成する。次に、金属膜１５ｃ上に、キャップ絶縁膜１６を形成する。キャップ絶縁膜１６としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法により成膜することができる。その後、第１絶縁膜１７、第２絶縁膜１８を順次成膜する。第１絶縁膜１７、第２絶縁膜１８としては例えばシリコン酸化膜を用いることができる。第１絶縁膜１７は例えばＣＶＤ法を用いて成膜することができる。第２絶縁膜１８は例えばプラズマＣＶＤ法を用いて成膜することができる。第１絶縁膜１７は、メモリセル領域においてメモリセルゲート電極ＭＧの側壁を覆うカバー膜として用いられる。また、第２絶縁膜１８はメモリセル領域においてエアギャップＡＧを形成するためのキャップ膜として用いられる。
【００８２】
次に、図１５に示すように、メタル層除去領域Ｚ２における第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６、メタル層５１（金属膜１５ｃ、バリアメタル１５ｂ）を除去する。これら膜は、リソグラフィ法を用い、ＲＩＥ法による異方性ドライエッチングを施すことにより除去する。メタル層除去領域Ｚ２では、第２ポリシリコン膜１５ａ表面が露出している。
【００８３】
次に、図１６に示すように、メタル層除去領域Ｚ２における第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６及びメタル層５１により形成された積層膜の側面に側壁絶縁膜１９を形成する。側壁絶縁膜１９は例えば以下の方法により形成できる。先ず、側壁絶縁膜１９となる絶縁膜として、例えばシリコン酸化膜を成膜する。シリコン酸化膜の形成は、例えばＣＶＤ法を用いて、被覆性の良い条件にて成膜する。次に、全面を、ＲＩＥ法を用いた異方性ドライエッチングによりエッチバックする。これにより、第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６及びメタル層５１により形成された積層膜の側面に、側壁絶縁膜１９を形成することができる。
【００８４】
次に、全面に、第３絶縁膜２０及び第４絶縁膜２１を形成する。第３絶縁膜２０としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法を用いて成膜することができる。第４絶縁膜２１としては例えばシリコン窒化膜を用いることができる。シリコン窒化膜は例えばＣＶＤ法を用いて成膜することができる。次いで、層間絶縁膜７を形成する。層間絶縁膜７はメタル層除去領域Ｚ２内を埋設し、さらに全体を覆うように厚く形成される。層間絶縁膜７としては例えばシリコン酸化膜を用いることができる。シリコン酸化膜は例えばＣＶＤ法により形成することができる。
【００８５】
次に、図１３に示すように、メタル層除去領域Ｚ２において、所定の距離をもって離間され、層間絶縁膜７上面から第２ポリシリコン膜１５ａ上面に達する一対の第１コンタクト４４を形成する。第１コンタクト４４は、以下の方法により形成することができる。すなわち、例えばリソグラフィ法及びＲＩＥ法による異方性ドライエッチングを用いて層間絶縁膜７、第４絶縁膜２１及び第３絶縁膜２０を貫通するコンタクト穴を形成する。このドライエッチングでは、第４絶縁膜２１をストッパ膜として利用することで、均一性を高めることができる。次いで、コンタクト穴内に、例えばチタン／窒化チタンをバリアメタルとして形成し、続いてタングステンを埋設することにより第１コンタクト４４を形成することができる。チタン、窒化チタン、タングステンは例えばＣＶＤ法により成膜することができる。また、チタン／窒化チタン／タングステンに代えて、コンタクト穴内に、不純物を導入したポリシリコンを埋設しても良い。この場合は、バリアメタルは成膜しなくても良い。ポリシリコンはＣＶＤ法を用いて成膜することができる。次に、第１接続配線４２は以下の方法により形成する。すなわち、全面に例えばタングステンをＣＶＤ法により成膜する。
次に、リソグラフィ法及びＲＩＥ法による異方性ドライエッチングにより、タングステンをパターニングし、配線形状を形成する。以上の工程により第３の実施形態に係る抵抗素子Ｒを形成することができる。
【００８６】
（第４の実施形態）
次に、第４の実施形態について図１７〜図２２を用いて説明する。図１７は第４の実施形態に係る抵抗素子Ｒの平面レイアウトパターンを模式的に示す図の一例である。図１８は第２の実施形態に係る抵抗素子Ｒの断面構造を模式的に示す図の一例であり、図１７のＧＧ線に沿う部分での断面構造を示している。
【００８７】
第４の実施形態が、第３の実施形態と異なる点は、抵抗体５０において、第２ポリシリコン膜１５ａと第１ポリシリコン膜１３ａを接続する開口部５２が設けられていることである。
【００８８】
図１７において、抵抗素子Ｒは、複数の抵抗体５０を備えている。複数の抵抗体５０は、それぞれ図面中Ｙ方向（上下方向）に延伸し、Ｘ方向（左右方向）に所定間隔で並列したラインアンドスペース状に配置されている。隣接する抵抗体５０は、Ｙ方向両側で、第１接続配線４２により交互に１本間隔で接続されている。抵抗体５０と第１接続配線４２は、第１コンタクト４４を介して接続されている。複数の抵抗体５０は、第１接続配線４２により、全体として一続きの抵抗体５０となるよう接続されている。それぞれの抵抗体５０は、同一の抵抗体５０における一対の第１コンタクト４４間のＹ方向内側に、一対の開口部５２を有している。一対の開口部５２間には、所定の距離Ｄが設けられている。
【００８９】
次に図１８を用いて、第４の実施形態における抵抗素子Ｒの断面構造について説明する。図１８において、第３の実施形態と異なる点は、前述のように、抵抗体５０において、第２ポリシリコン膜１５ａと第１ポリシリコン膜１３ａを接続する開口部５２が設けられていることである。その他の構成は第３の実施形態と同じである。図１８において、半導体基板１０上にゲート酸化膜１２、第１ポリシリコン膜１３ａが設けられている。第１ポリシリコン膜１３ａ上には、電極間絶縁膜１４、第２ポリシリコン膜１５ａ、メタル層５１が形成されている。メタル層５１はバリアメタル１５ｂ及び金属膜１５ｃを有する。メタル層５１上にはキャップ絶縁膜１６、第１絶縁膜１７、第２絶縁膜１８が設けられている。電極間絶縁膜１４には、所定の距離Ｄを離間して配置される開口部５２が設けられており、開口部５２において電極間絶縁膜１４が除去されている。開口部５２において第１ポリシリコン膜１３ａと第２ポリシリコン膜１５ａが接触して導通が図られている。これにより、第１ポリシリコン膜１３ａ及び第２ポリシリコン膜１５ａは抵抗体５０を構成する。第２ポリシリコン膜１５ａ上には、所定幅のメタル層除去領域Ｚ２が設けられている。メタル層除去領域Ｚ２では、メタル層５１、キャップ絶縁膜１６、第１絶縁膜１７及び第２絶縁膜１８が取り除かれている。この上部に、第３絶縁膜２０、第４絶縁膜２１及び層間絶縁膜７が全体を覆うように形成されている。層間絶縁膜７上には図中Ｙ方向に所定間隔を離間して一対の第１接続配線４２が設けられている。第１接続配線４２下には一対の第１コンタクト４４が設けられている。第１コンタクト４４は、層間絶縁膜７、第４絶縁膜２１及び第３絶縁膜２０を貫通し、第２ポリシリコン膜１５ａの両側端部の表面に接触している。
【００９０】
上記構成により、抵抗体５０は、第２ポリシリコン膜１５ａ内を通過する電流パス領域Ｐ１と、電流パス領域Ｐ１から分岐して第１ポリシリコン膜１３ａ内を通過する電流パス領域Ｐ２を有する。電流パス領域Ｐ１は、一方の第１コンタクト４４が接続される箇所から、第２ポリシリコン膜１５ａを介して、他方の第１コンタクト４４が接続される箇所に至る経路となる。電流パス領域Ｐ２は、電流パス領域Ｐ１の途中の一方の開口部５２部分で分岐し、第１ポリシリコン膜１３ａを通り、他方の開口部５２を通って電流パス領域Ｐ１に戻る経路となる。電流パス領域Ｐ１、電流パス領域Ｐ２は、何れも一対の第１コンタクト４４が接する箇所に挟まれた領域の第２ポリシリコン膜１５ａ及び第１ポリシリコン膜１３ａに設けられる。この場合、抵抗体５０は、電流パス領域Ｐ１における抵抗部分Ｒ１と、電流パス領域Ｐ２における抵抗部分Ｒ２を並列して接続する抵抗体５０となる。抵抗体５０の抵抗値は、抵抗部分Ｒ１と抵抗部分Ｒ２が並列して接続された抵抗値となる。従って、抵抗体５０の抵抗値は、抵抗部分Ｒ１の抵抗値よりも小さくなる。抵抗体５０の抵抗値は距離Ｄを変化させることにより調節することができる。
【００９１】
以上説明したように、第４の実施形態では、第３の実施形態における構造と同様の構造を含むため、第３の実施形態と同様の効果を有する。さらに、一対の開口部５２間の距離Ｄを変化させることで、抵抗体５０の抵抗値をより詳細に調整することが可能となるという特有の効果を有する。
なお、第４の実施形態におけるメモリセル領域の構造は、第１の実施形態において図６（ａ）及び図６（ｂ）に示した構造と同じである。
【００９２】
［第４の実施形態の製造方法］
次に、図１８〜図２２を参照して、第４の実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。図１８〜図２２は、第３の実施形態による不揮発性半導体装置の抵抗素子Ｒの製造方法を示すための図の一例である。図１８〜図２２は、図１７のＧＧ線における断面構造を示している。第４の実施形態に係る不揮発性半導体記憶装置の製造方法が第３の実施形態における不揮発性半導体装置の製造方法と異なる点は、開口部５２の形成工程が追加されていることである。なお、以下の説明において、第３の実施形態と共通する部分の説明については適宜省略する。
【００９３】
先ず、図１９に示すように、半導体基板１０上に、ゲート酸化膜１２を形成する。次いで、ゲート酸化膜１２上に、第１ポリシリコン膜１３ａを形成する。次に、図１９に示す断面構造には表示されないが、第１ポリシリコン膜１３ａをパターニングするとともに半導体基板１０に素子分離溝２２を形成し、素子分離絶縁膜２３を埋設して素子分離領域Ｓｂを形成する（図６（ｂ）参照）。その後、全面に電極間絶縁膜１４、ライナーポリシリコン膜１５ｄを形成する。ライナーポリシリコン膜１５ｄは例えばＣＶＤ法により形成することができる。次に、リソグラフィ法及びＲＩＥ法による異方性ドライエッチングを用いてライナーポリシリコン膜１５ｄ及び電極間絶縁膜１４を貫通する開口部５２を形成する。開口部５２では、第１ポリシリコン膜１３ａ表面が露出されている。開口部５２において、第１ポリシリコン膜１３ａに僅かにリセスが形成されていても良い。
【００９４】
次に、図２０に示すように、電極間絶縁膜１４上に、第２ポリシリコン膜１５ａ、バリアメタル１５ｂ、金属膜１５ｃ、キャップ絶縁膜１６、第１絶縁膜１７、第２絶縁膜１８を順次成膜する。第２ポリシリコン膜１５ａによって開口部５２の窪みが埋設される。ライナーポリシリコン膜１５ｄは第２ポリシリコン膜１５ａと一体化するため、図２０では第２ポリシリコン膜１５ａに一体化させて表記している。
【００９５】
次に、図２１に示すように、メタル層除去領域Ｚ２における第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６、メタル層５１（金属膜１５ｃ、バリアメタル１５ｂ）を除去する。
次に、図２２に示すように、メタル層除去領域Ｚ２における第２絶縁膜１８、第１絶縁膜１７、キャップ絶縁膜１６及びメタル層５１により形成された積層膜の側面に側壁絶縁膜１９を形成する。次いで、全面に、第３絶縁膜２０、第４絶縁膜２１及び層間絶縁膜７を形成する。
【００９６】
その後、図１８に示すように、メタル層除去領域Ｚ２において層間絶縁膜７上面から第２ポリシリコン膜１５ａ上面に達する第１コンタクト４４を形成する。次いで、第１コンタクト４４上面に接続する第１接続配線４２を形成する。以上の工程により第４の実施形態に係る抵抗素子Ｒを形成することができる。
【００９７】
（他の実施形態）
上記に説明した実施形態では、不揮発性半導体記憶装置の一例としてＮＡＮＤ型のフラッシュメモリ装置に適用した例を示したが、その他、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に適用しても良い。
電極間絶縁膜１４として、ＯＮＯ膜を適用した一例を示したが、ＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜等を適用しても良い。
【００９８】
上述のように、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９９】
図面中、１はＮＡＮＤ型フラッシュメモリ装置、１０は半導体基板、１１ａはソースドレイン領域、１２はゲート酸化膜、１３は浮遊ゲート電極、１３ａは第１ポリシリコン膜、１４は電極間絶縁膜、１５は制御ゲート電極、１５ａは第２ポリシリコン膜、１５ｂはバリアメタル、１５ｃは金属膜、４０、４０ａ〜４０ｄ、５０は抵抗体、４１、４１ａ〜４１ｄは上部電極、４４は第１コンタクト、４５、４５ａ〜４５ｄは第２コンタクト、ＭＧはメモリセルゲート電極、Ｒは抵抗素子、ＭＴはメモリセルトランジスタ、ＳＧは選択ゲート電極、ＵＣはメモリセルユニット、ＢＬはビット線、ＳＬはソース線、ＷＬはワード線、ＳＴＤ、ＳＴＳは選択ゲートトランジスタ、Ａｒはメモリセルアレイである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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