(57)【要約】【課題】半導体素子の側面に成長されるIII−Ｖ化合物半導体領域の成長ばらつきに起因した歩留まり低下を低減できるIII−Ｖ化合物半導体素子を提供する。【解決手段】エピタキシャル構造物ＳＰ１上にIII−Ｖ化合物半導体領域６３を成長する際に、素子メサ５９の側面５９ｃにIII−Ｖ化合物半導体領域６３の側部６３ａが成長することに加えて、この側部６３ａから上面５９ｄの法線方向に突出する突出壁部６３ｂも成長する。この突起の高さは、ウエハ面内においてばらつく。オーミック電極７１に接続される第１導電部８３ａと、第３エリア２１ｄに支持される第２導電部８３ｂと、突出壁部６３ｂ上を通過するように延在する第３導電部８３ｃとを含む導電体８３を、突出壁部６３ｂから間隔をとって突出壁部６３ｂ上を跨ぐように形成する。このため、ウエハ面内で分布する下地形状のばらつきに起因する不安定さを極力さけて、安定な電気的接続が得られる。【選択図】図１４
2014229628.tif 000002
【特許請求の範囲】
【請求項１】
導波路型のIII−Ｖ化合物半導体素子を作製する方法であって、
ウエハの主面上にアレイ状に配置される複数の素子区画の各々に、該素子区画の第１エリアに設けられた導波路メサと、該素子区画の第２エリアに設けられた導波路型の半導体素子のための素子メサとを備えるエピタキシャル構造物と、前記エピタキシャル構造物上に設けられた埋込成長用マスクとを含む基板生産物を成長炉に配置する工程と、
前記成長炉に原料を供給して、層状の側部及び突出壁部を有するIII−Ｖ化合物半導体領域を前記基板生産物上に、前記埋込成長用マスクを用いて成長する工程と、
前記III−Ｖ化合物半導体領域を形成した後に、前記素子メサの上面にオーミック電極を形成する工程と、
前記オーミック電極を形成した後に、前記突出壁部を覆うように、前記第１エリア上、前記第２エリア上、及び前記第２エリアに隣接する第３エリア上に樹脂膜を形成する工程と、
前記樹脂膜を加工して、前記オーミック電極上に位置する第１開口と、前記第３エリア上に位置する第２開口と有する樹脂マスクを形成する工程と、
前記第１開口内に設けられ前記オーミック電極に接続される第１導電部と、前記第２開口内に設けられ前記第３エリアに支持される第２導電部と、前記樹脂マスクの表面に接触しながら前記突出壁部上を通過するように前記第１導電部から前記第２導電部に延在する第３導電部とを含む導電体を形成する工程と、
前記導電体を形成した後に前記樹脂マスクを除去して、前記導電体を前記突出壁部から間隔をとって前記突出壁部上を延在させる工程と、
を備え、
前記III−Ｖ化合物半導体領域の前記側部は、前記素子メサの側面に成長され、前記III−Ｖ化合物半導体領域の前記突出壁部は、前記素子メサの前記上面より高く前記素子メサの前記上面の法線方向に前記素子メサの前記側部から突出するように成長される、III−Ｖ化合物半導体素子を作製する方法。
【請求項２】
前記複数の素子区画のうちの第１素子区画における前記突出壁部の高さは、前記複数の素子区画のうちの第２素子区画における前記突出壁部の高さと異なる、請求項１に記載されたIII−Ｖ化合物半導体素子を作製する方法。
【請求項３】
前記III−Ｖ化合物半導体領域を成長した後に、前記素子区画の前記第１エリア及び前記第２エリアに素子分離メサを形成する工程を更に備え、
前記導波路メサは前記素子メサに接続され、
前記素子分離メサは前記素子メサの周囲に設けられ、
前記第３エリアは前記素子分離メサの外側に位置し、
前記導電体は、前記素子分離メサ及び前記突出壁部を越えて、前記第３エリアから前記オーミック電極に接続される、請求項１又は請求項２に記載されたIII−Ｖ化合物半導体素子を作製する方法。
【請求項４】
前記突出壁部は、前記素子メサの前記上面に直交し前記素子メサの前記側面に沿って延在する基準面よりも前記上面の縁より内側に屈曲する部分を有する、請求項１〜請求項３のいずれか一項に記載されたIII−Ｖ化合物半導体素子を作製する方法。
【請求項５】
前記ウエハの前記主面上に、前記導波路メサのための第１半導体積層と、前記素子メサのための第２半導体積層とを含む半導体積層体を形成する工程と、
前記半導体積層体上に、前記素子区画の各々に前記導波路メサのための第１パターン及び前記素子メサのための第２パターンを含むマスクを形成する工程と、
前記マスクを用いて前記半導体積層体のエッチングを行って、前記素子区画の各々に前記導波路メサ及び前記素子メサを含むように前記基板生産物を作製する工程と、
を備え、
前記埋込成長用マスクは、前記第１パターン及び前記第２パターンに対応したパターンを含み、
前記素子メサは前記素子メサの［１１０］軸の方向に延在する一対の端面を有し、
前記素子メサの前記側面は、前記［１１０］軸の方向に交差する、請求項１〜請求項４のいずれか一項に記載されたIII−Ｖ化合物半導体素子を作製する方法。
【請求項６】
前記素子メサの前記第２半導体積層は、フォトダイオードのための受光層を含み、
前記第１半導体積層が前記素子メサの前記側面に現れており、
前記第２半導体積層が前記素子メサの前記端面に現れており、
前記導波路メサは前記素子メサの前記側面の反対側の側面に到達する、請求項５に記載されたIII−Ｖ化合物半導体素子を作製する方法。
【請求項７】
前記ウエハの主面はIII−Ｖ化合物半導体を備え、前記主面は前記III−Ｖ化合物半導体の（１００）面の面方位を有する、請求項１〜請求項６のいずれか一項に記載されたIII−Ｖ化合物半導体素子を作製する方法。
【請求項８】
前記III−Ｖ化合物半導体領域を成長する工程では、ＩｎＰの成長のための原料ガスを前記成長炉に供給する、請求項１〜請求項７のいずれか一項に記載されたIII−Ｖ化合物半導体素子を作製する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III−Ｖ化合物半導体素子を作製する方法に関する。
【背景技術】
【０００２】
特許文献１は、高速動作に適し且つ製造容易な構造を有する半導体受光装置を提供する。この半導体受光装置では、基板の主表面の一部の領域上に光検出部が形成される。この光検出部は、主表面に平行に延在する半導体受光層を含み、受けた光に応じてキャリアを生成する。この光は、基板の主表面に平行な方向に光を導波させる導波路を介して受光層に入射する。半絶縁性の半導体部材が、光検出部の側面を覆う。一対の電極が、光検出部の受光層に、その厚さ方向に電流を流す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】２００１−１２７３３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１では、半導体受光装置は、側部保護膜を成長する工程と、上部保護膜を成長する工程とを含む。導波路の両側に、半絶縁性のＩｎＰからなる側部保護膜が形成されている。この側部保護膜は、受光層、ｐ型層、及びキャップ層の側面に接触する。また、上部保護膜が、側部保護膜及びキャップ層の上に形成されている。この構造のため、受光層、ｐ型層、及びキャップ層を含むメサ構造の側面が、側部保護膜でしっかりと埋め込まれると共に、メサ構造の上面が、上部保護膜でしっかりと覆われる。この素子構造は、厚い側部保護膜を形成するだけでなく、さらにその上部に厚い上部保護膜を形成する。
【０００５】
半導体受光素子といった半導体素子とこれに接続される光導波路とを含む半導体集積素子の作製において半導体素子の側面を保護する半導体層を成長する際に、半導体層を成長する下地に半導体素子のメサ構造が存在するので、結晶に成長において面方位間の成長速度のちがいに起因して、望まれない形状が形成されることがある。このような不所望の成長は、また、ウエハ面内において比較的大きなばらつきを示す。一方で、このような結晶成長工程の後に、半導体集積素子の作製では、半導体素子への電極及び配線を形成する。
【０００６】
本発明は、このような事情を鑑みて為されたものであり、半導体素子の側面に成長されるIII−Ｖ化合物半導体領域の成長ばらつきに起因した歩留まり低下を低減できる、III−Ｖ化合物半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は導波路型のIII−Ｖ化合物半導体素子を作製する方法に関する。この方法は、（ａ）ウエハの主面上にアレイ状に配置される複数の素子区画の各々に、該素子区画の第１エリアに設けられた導波路メサと、該素子区画の第２エリアに設けられた導波路型の半導体素子のための素子メサとを備えるエピタキシャル構造物と、前記エピタキシャル構造物上に設けられた埋込成長用マスクとを含む基板生産物を成長炉に配置する工程と、（ｂ）前記成長炉に原料を供給して、層状の側部及び突出壁部を有するIII−Ｖ化合物半導体領域を前記基板生産物上に、前記埋込成長用マスクを用いて成長する工程と、（ｃ）前記III−Ｖ化合物半導体領域を形成した後に、前記素子メサの上面にオーミック電極を形成する工程と、（ｄ）前記オーミック電極を形成した後に、前記突出壁部を覆うように、前記第１エリア上、前記第２エリア上、及び前記第２エリアに隣接する第３エリア上に樹脂膜を形成する工程と、（ｅ）前記樹脂膜を加工して、前記オーミック電極上に位置する第１開口と、前記第３エリア上に位置する第２開口と有する樹脂マスクを形成する工程と、（ｆ）前記第１開口内に設けられ前記オーミック電極に接続される第１導電部と、前記第２開口内に設けられ前記第３エリアに支持される第２導電部と、前記樹脂マスクの表面に接触しながら前記突出壁部上を通過するように前記第１導電部から前記第２導電部に延在する第３導電部とを含む導電体を形成する工程と、（ｇ）前記導電体を形成した後に前記樹脂マスクを除去して、前記導電体を前記突出壁部から間隔をとって前記突出壁部上を延在させる工程とを備え、前記III−Ｖ化合物半導体領域の前記側部は、前記素子メサの側面に成長され、前記III−Ｖ化合物半導体領域の前記突出壁部は、前記素子メサの前記上面より高く前記素子メサの前記上面の法線方向に前記素子メサの前記側部から突出するように成長される。
【０００８】
このIII−Ｖ化合物半導体素子を作製する方法（作製方法）によれば、エピタキシャル構造物は、ウエハの主面上にアレイ状の配置される複数の素子区画の各々における素子区画内の第１エリアに設けられた導波路メサと、該素子区画内の第２エリアに設けられた導波路型の半導体素子のための素子メサとを備える。このエピタキシャル構造物上にIII−Ｖ化合物半導体領域を成長する際に、素子メサの側面にIII−Ｖ化合物半導体領域の側部が成長することに加えて、この側部から上面の法線方向に突出するように突出壁部も成長する。この突出壁部は素子メサの上面より高い壁状の突起であり、また壁状の突起の高さは、突起が結晶成長に形成されること故に、ウエハ面内においてばらつく。引き続く工程において、導波路型のIII−Ｖ化合物半導体素子への電気的接続のためにオーミック電極を素子メサの上面に形成すると共に、このオーミック電極への電気的接続のために配線導体が必要であるけれども、この導配線体は壁状の突起を乗り越えなくてはならない。ところが、既に説明したように、壁状の突起が結晶成長に形成されることから、その突起の高さはウエハ面内にわたってばらつく。発明者の知見によれば、このばらつきは、導線導体に係る断線に大いに関係し、断線の発生は、結果として、III−Ｖ化合物半導体素子の歩留まりの低下に繋がる。本件の状況のように、下地の形状に壁状の突起があることに加えて、その高さがウエハ面内にわたって分布する。その分布はウエハ間、ロット間においてばらつく。このような状況において、断線の発生に起因する素子歩留まりの低下を避けるために、オーミック電極に接続される第１導電部と、第３エリアに支持される第２導電部と、突出壁部上を通過するように第１導電部から第２導電部に延在する第３導電部とを含む導電体を、突出壁部から間隔をとって突出壁部上を跨ぐように形成することにした。この配線構造によれば、導電体が突出壁部から間隔をとって突出壁部上を延在するので、ウエハ面内にわたって分布する下地形状のばらつきに起因する不安定さを極力さけて、安定な電気的接続が得られる。
【０００９】
本発明に係る作製方法では、前記複数の素子区画のうちの第１素子区画における前記突出壁部の高さは、前記複数の素子区画のうちの第２素子区画における前記突出壁部の高さと異なることができる。
【００１０】
この作製方法によれば、第１素子区画における突出壁部の高さが第２素子区画における突出壁部の高さと異なるけれども、その各々の素子区画において、導電体が、突出壁部から樹脂マスク厚のばらつきの範囲の間隔をとって突出壁部を跨ぐように延在する。
【００１１】
本発明に係る作製方法は、前記III−Ｖ化合物半導体領域を成長する前に、前記素子区画の前記第２エリアに素子分離メサを形成する工程を更に備えることができる。前記素子分離メサは前記素子メサの周囲に設けられ、前記第３エリアは前記素子分離メサの外側に位置し、前記導電体は、前記素子分離メサ及び前記突出壁部を越えて、前記第３エリアから前記オーミック電極に接続されることができる。
【００１２】
この作製方法によれば、素子区画の第２エリアに素子分離メサを形成するけれども、導電体は、突出壁部に加えて素子分離メサを越えて、第３エリアからオーミック電極に接続される。
【００１３】
本発明に係る作製方法では、前記突出壁部は、前記素子分離メサの前記上面に直交し前記素子分離メサの前記側面に沿って延在する基準面よりも前記上面の縁より内側に屈曲する部分を有することができる。
【００１４】
この作製方法によれば、突出壁部は上面の内側に屈曲する部分を有する場合には、素子メサ上に成膜を行う際に、屈曲による凹み部分では成膜の厚さが薄くなったり、或いは堆積された膜が部分的に繋がってないことがある。しかしながら、素子区画の各々において、導電体が突出壁部から間隔をとって突出壁部上を延在する。屈曲の凹み部分が有る場合にも、凹み部分の存在、及び凹み形状のばらつきの影響を回避して、導波路のための成膜が可能である。
【００１５】
本発明に係る作製方法は、前記ウエハの前記主面上に、前記導波路メサのための第１半導体積層と、前記素子メサのための第２半導体積層とを含む半導体積層体を形成する工程と、前記半導体積層体上に、前記導波路メサ及び前記素子メサのためのパターンを前記素子区画毎に含むマスクを形成する工程と、前記マスクを用いて前記半導体積層体のエッチングを行って、前記素子区画毎に前記導波路メサ及び前記素子メサを含むように前記基板生産物を成長炉に配置する工程と、を備えることができる。前記埋込成長用マスクは、前記第１パターン及び前記第２パターンに対応したパターンを含み、前記素子メサは前記素子メサの［１１０］軸の方向に延在する一対の端面を有し、前記素子メサの前記側面は、前記［１１０］軸の方向に交差することができる。
【００１６】
この作製方法によれば、素子メサは［１１０］軸の方向に延在する一対の端面を有するとき、素子メサの側面が［１１０］軸の方向に向き付けられる。この形態においては、突出壁部の生成が顕著jになる。
【００１７】
本発明に係る作製方法では、前記素子メサの前記第２半導体積層は、フォトダイオードのための受光層を含み、前記第１半導体積層が前記素子メサの前記側面に現れており、前記第２半導体積層が前記素子メサの前記端面に現れており、前記導波路メサは前記素子メサの前記側面の反対側の側面に到達することができる。
【００１８】
この作製方法によれば、第２半導体積層が素子メサの一対の端面に現れるけれども、この側面をIII−Ｖ化合物半導体領域の側部が覆う。これ故に、III−Ｖ化合物半導体領域の側部が素子メサの側面を保護できる。
【００１９】
本発明に係る作製方法では、前記ウエハの主面はIII−Ｖ化合物半導体を備え、前記主面は、実質的に前記III−Ｖ化合物半導体の（１００）面の面方位を有することができる。
【００２０】
この作製方法によれば、III−Ｖ化合物半導体の（１００）面からオフ角が上記の角度範囲であるとき、突出壁部の生成が顕著jになる。
【００２１】
本発明に係る作製方法では、前記III−Ｖ化合物半導体領域を成長する工程では、ＩｎＰの成長のための原料ガスを前記成長炉に供給することができる。この作製方法によれば、ＩｎＰは素子メサの側面のための保護膜に好適であるけれども、その結晶成長において、突出壁部の生成が生じやすい。
【００２２】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００２３】
以上説明したように、本発明によれば、半導体素子の側面に成長されるIII−Ｖ化合物半導体領域の成長ばらつきに起因した歩留まり低下を低減できる、III−Ｖ化合物半導体素子を提供できる。
【図面の簡単な説明】
【００２４】
【図１】図１は、本実施の形態に係る導波路型のIII−Ｖ化合物半導体素子を含む受光装置を示す図面である。
【図２】図２は、本実施の形態に係る導波路型のIII−Ｖ化合物半導体素子における主要な断面を示す図面である。
【図３】図３は、ウエハの主面上の複数の素子区画を含むアレイ、及び個々の素子区画から作製される半導体チップの素子構造を示す図面である。
【図４】図４は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図５】図５は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図６】図６は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図７】図７は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図８】図８は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図９】図９は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１０】図１０は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１１】図１１は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１２】図１２は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１３】図１３は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１４】図１４は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１５】図１５は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１６】図１６は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１７】図１７は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１８】図１８は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図１９】図１９は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。
【図２０】図２０は、突出壁部が形成される理由を結晶成長の視点で示す図面である。
【図２１】図２１は、突出壁部を跨ぐ導電体を形成について説明する図面である。
【発明を実施するための形態】
【００２５】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のIII−Ｖ化合物半導体素子を作製する方法、及びIII−Ｖ化合物半導体素子に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２６】
図１は、本実施の形態に係る導波路型のIII−Ｖ化合物半導体素子を含む受光装置を示す図面である。図１に示されるように、本実施形態の受光装置１は、導波路型のIII−Ｖ化合物半導体素子２と、信号増幅装置３と、キャパシタ４とを備えている。III−Ｖ化合物半導体素子２は、導波路５ 、半導体素子６、導電体７（金属配線層７ａ、７ｂ）、及び電極パッド８（８ａ、８ｂ）を備える。導波路５ 、半導体素子６、導電体７及び電極パッド８はＩｎＰ基板といった基板上に設けられる。導波路５は、導波路軸Ａｘの方向に沿って延在する。導波路５は、第１クラッドと、コアと、第２クラッドとを備える。第１クラッド及び第２クラッドは、コアの屈折率よりも小さい材料（例えばＩｎＰ）から成る。コアは、第１クラッド及び第２クラッドより大きい屈折率の材料（例えばＩｎＧａＡｓＰ）を備える。本実施例では、半導体素子６は例えば受光素子を備え、引き続く説明では受光素子を符号６として参照される。
【００２７】
図２は、本実施の形態に係る導波路型のIII−Ｖ化合物半導体素子における主要な断面を示す図面である。図２の（ａ）部 は図１に示されるIａ−Iａ線に沿ってとられた断面を示しており、図２の（ｂ）部は、図１に示されたIｂ− Iｂ線に沿ってとられた断面を示しており、図２の（ｃ）部は、図１に示されたIｃ−Iｃ線に沿ってとられた断面を示す。
【００２８】
受光素子６は、例えばｐｉｎ型フォトダイオードを備えることができ、また導波路軸Ａｘに延在する導波路５の一端と光学的に結合される。受光素子６のカソードにはバイアス電圧が供給される。受光素子６は、導波路５を伝搬する信号光を受け、この信号光の光強度に応じた電気信号（光電流） を生成する。光導波路型の半導体素子２上には、受光素子６のアノードと電気的に接続された電極パッド８ａが設けられている。電極パッド８ａは、電気信号の出力のために設けられている。この電気信号は信号増幅装置３に供給される。電極パッド８ａは、ボンディングワイヤ２７ａを介して、信号増幅装置３の信号入力用電極パッド３ａと電気的に接続される。
【００２９】
信号増幅装置３は、受光素子６から出力された電気信号を増幅する増幅器３ａであり、この増幅器３ａは例えばプリアンプを含むことができる。信号増幅装置３は、信号入力用の電極パッド３ｂを備え、電極パッド３ｂに受けた電気信号の増幅を行って電圧信号を生成する。電極パッド３ｂは、ボンディングワイヤ２７ａを介して電極パッド８ａと電気的に接続されている。
【００３０】
キャパシタ４は、半導体素子２の側方に並んで配置されている。キャパシタ４は、バイアス電圧が供給される受光素子６のカソードと、基準電位線（例えばＧＮＤ線）との間に電気的に接続される。受光素子２は電極パッド８ｂを備え、電極パッド８ｂは、バイアス電圧を供給できるように受光素子６のカソードと電気的に接続される。また、電極パッド８ｂは、ボンディングワイヤ２７ｂを介してキャパシタ４の一電極に電気的に接続されており、またキャパシタ４の別の電極は、ボンディングワイヤ２７ｃを介してバイアス電源と電気的に接続される。
【００３１】
図２に示されるように、III−Ｖ化合物半導体素子２は基板２１を備え、基板２１は例えば半絶縁性のＩｎＰ基板を備える。引き続く説明では、基板２１としてＩｎＰ基板を参照する。ＩｎＰ基板２１は主面２１ａを有し、この主面２１ａの面方位はＩｎＰ単結晶の（ １００）面である。主面２１ａは、光導波軸Ａｘの方向に沿って順に配列された第１エリア２１ｂ、第２エリア２１ｃ、及び第３エリア２１ｄを備える。また、III−Ｖ化合物半導体素子２は導波路メサ２５を備える。本実施例では、光導波軸Ａｘの方向は、ＩｎＰ基板２１の［１１０］方向に向く。導波路メサ２５は導波路５のための半導体積層を備え、この半導体積層は第１エリア２１ｂ上に設けられる。素子メサ２６は受光素子６のための半導体積層を備え、この半導体積層は第２エリア２１ｃ上に設けられる。素子メサ２６は光導波軸Ａｘの方向に延在する一対の端面２６ｄ、２６ｅを含む。素子メサ２６は、光導波軸Ａｘに交差する方向に延在する側面２６ｇを有する。
【００３２】
導波路５は、バッファ層２２、光導波コア層２３、及びクラッド層２４を含む。バッファ層２２は、ＩｎＰ基板２１の領域２１ｂ上に設けられる。光導波コア層２３は、バッファ層２２上に設けられる。クラッド層２４は、光導波コア層２３上に設けられる。本実施例では、ＩｎＰ基板２１は半絶縁性ＩｎＰを備え、バッファ層２２はｎ型のＩｎＰを備える。光導波コア層２３は、ＩｎＧａＡｓＰ層を備え、具体的にはＩｎＧａＡｓＰのバンドギャップ波長は１．０５μｍである。クラッド層２４はアンドープＩｎＰを備える。このメサ構造２５は、導波路５が光導波コア層２３に光信号を閉じ込め可能な構造を有する。導波路５におけるメサ構造２５の一対の側面２５ａ、２５ｂ及び上面２５ｃは、絶縁膜２６に覆われる。絶縁膜２８は、例えば絶縁性シリコン無機化合物（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ２）から成る。
【００３３】
受光素子６は、ｎ型バッファ層２２ 、光吸収層３４ 、ｉ型またはｐ型のヘテロ障壁緩和層３５ 、ｐ型クラッド層３６、ｐ型ヘテロ障壁緩和層３７、及びｐ型コンタクト層３８を備える。ｎ型バッファ層２２、光吸収層３４、ｉ型またはｐ型のヘテロ障壁緩和層３５ 、ｐ型クラッド層３６ 、ｐ型ヘテロ障壁緩和層３７、及びｐ型コンタクト層３８はＩｎＰ基板２１の主面２１ａ上に順に配列される。ｎ型バッファ層２２は、前述した導波路５と共通であることができる。本実施例では、光吸収層３４はアンドープＩｎＧａＡｓを備える。ｉ型またはｐ 型ヘテロ障壁緩和層３５は、例えばアンドープまたはＺｎドープＩｎＧａＡｓＰの超格子を備え、これら２層のバンドギャップ波長は、それぞれ、例えば１ ．３μｍ及び１．１μｍである。ｐ型クラッド層３６は、例えばＺｎドープＩｎＰである。ｐ型ヘテロ障壁緩和層３７は、例えばＺｎドープＩｎＧａＡｓＰの超格子を備え、これら２層のバンドギャップ波長は、それぞれ、例えば１．３μｍ及び１．１μｍである。ｐ型コンタクト層３８は、例えばＺｎドープＩｎＧａＡｓである。
【００３４】
ｎ型バッファ層２２の一部、ｎ型ヘテロ障壁緩和層３３、光吸収層３４、ｉ型またはｐ型ヘテロ障壁緩和層３５、ｐ型クラッド層３６、ｐ型ヘテロ障壁緩和層３７及びｐ型コンタクト層３８は、メサ構造２６に含まれている。そして、光導波方向における光吸収層３４及びヘテロ障壁緩和層３５の一端は、前述した導波路５の光導波コア層２３と接することにより、光導波コア層２３と光学的に結合されている。また、受光素子６におけるメサ構造２６の一対の側面２６ｄ、２６ｅは、例えばＦｅドープＩｎＰといった半絶縁性材料からなる半導体埋込領域３０によって埋め込まれている。
【００３５】
受光素子６は、絶縁膜２８を更に備える。絶縁膜２６は、導波路５と共通であり、導波路メサ２５の上面２５ｃから半導体埋込層３０上に設けられ、導波路メサ２５及び半導体埋込層３０の表面を覆って保護している。絶縁膜２８は、受光素子６における素子メサ２６の上面２６ｆ上に位置する開口を有し、この開口を介してｐ型オーミック電極３９がｐ型コンタクト層３８に到達しており、絶縁膜２８の開口においてｐ型オーミック電極３９はｐ型コンタクト層３８に接触を成す。ｐ型オーミック電極３９は、例えばＡｕＺｎ若しくはＰｔとコンタクト層３８との合金を備える。ｐ型オーミック電極３９上には、金属配線層７ａが設けられる。金属配線層７ａは、メサ構造２５の端面２６ｇから上方に離れて光導波軸Ａｘの方向に延びて、ｐ型オーミック電極３９と電極パッド８ａとを相互に電気的に接続する。本実施例では、金属配線層７ａは例えばＴｉＷ／Ａｕ又はＴｉ／Ｐｔ／Ａｕといった積層構造を備え、電極パッド８ａは例えばＡｕメッキ膜を備える。
【００３６】
第１エリア２１ｂ及び第２エリア２１ｃにおいて、導波路メサ２５及び素子メサ２６の周囲には、素子分離メサが設けられる。素子分離メサ上にはｎ型オーミック電極４３が設けられる。素子分離メサは、受光素子６の素子メサ２６のボトムの縁から延在する。絶縁膜２８は、素子分離メサのｎ型バッファ層２２上に別の開口を備える。絶縁膜２８の開口はｎ型バッファ層２２に到達しており、この開口においてｎ型バッファ層２２にｎ型オーミック電極４３が接触を成す。ｎ型オーミック電極４３は、例えばＡｕＧｅ若しくはＡｕＧｅＮｉを備える。ｎ型オーミック電極４３上には金属配線層７ｂが設けられる。金属配線層７ｂは、オーミック電極４３及び絶縁膜２８に接触しながら延在して、ｎ型オーミック電極４３と電極パッド８ｂとを互いに電気的に接続する。金属配線層７ｂは例えばＴｉＷ／Ａｕ若しくはＴｉ／Ｐｔ／Ａｕといった積層構造を備えており、電極パッド８ｂは例えばＡｕメッキ膜を備える。
【００３７】
素子メサ２６の側面２６ｇには、導波路メサ２５と同一の層構造を有する半導体が設けられており、受光素子６のための半導体積層は設けられていない。このため、半導体側面２６ｇは、バッファ層２２の側端、光導波コア層２３の側端、クラッド層２４の側端を含む。一方、素子メサ２６の一対の端面２６ｄ、２６ｅには、受光素子６のための半導体積層が設けられている。導波路メサ２５及び素子メサ２６の側面２６ｇ及び端面２６ｄ、２６ｅ、２５ａ、２５ｂは、半導体埋込層３０によって埋め込まれており、これらの側面及び端面を覆っている。絶縁膜２８は、これら側面２６ｇ及び端面２６ｄ、２６ｅ、２５ａ、２５ｂ上の半導体埋込層３０上に設けられ、これらを覆って保護している。
【００３８】
図２の（ｃ）部に示されるように、金属配線層７ａのための導電体４１は、第１導電部４１ａ、第２導電部４１ｂ及び第３導電部４１ｃを備える。基板２１の第３エリア２１ｄは、金属配線層７ａのための導電体４１の第１導電部４１ａを支持しており、ｐ型オーミック電極３９は、金属配線層７ａのための導電体４１の第２導電部４１ｂを支持する。第３導電部４１ｃは、第１導電部４１ａと第２導電部４１ｂとを互いに接続する。第３導電部４１ｃは、ｐ型オーミック電極３９に支持される第２導電部４１ｂからＩｎＰ基板（ウエハ）２１の主面２１ａから離れる方向に延在する第１部分４１ｄと、第３エリア２１ｄに支持される第１導電部４１からＩｎＰ基板（ウエハ）２１の主面２１ａから離れる方向に延在する第２部分４１ｅと、ＩｎＰ基板（ウエハ）２１の主面２１ａから離れる方向にＩｎＰ基板（ウエハ）２１の主面２１ａから最も離れた第３部分４１ｆとを含む。金属配線層７ａのための導電体４１の第１部分４１ｄ及び第２部分４１ｅは、第３部分４１ｆを介して繋がる。
【００３９】
半導体埋込層３０は、素子メサ２６の側面２６ｇに成長される層状の側部３０ａと、素子メサ２６の上面２６ｈより高くこの上面２６ｈの法線方向に側部３０ａから突出するように成長される突出壁部３０ｂとを有するIII−Ｖ化合物半導体領域を含む。突出壁部３０ｂから間隔をとって突出壁部３０ｂ上を通過するように、導電体４１の第３導電部４１ｃが第１導電部４１ａ及び第２導電部４１ｂを互いに接続する。第３導電部４１ｃは、突出壁部３０ｂ上の絶縁膜２８の最上点から間隔（法線方向の間隔）Ｇ１で離れており、突出壁部３０ｂ上の絶縁膜２８は、該法線方向に直交する方向に間隔Ｇ２で第２導電部４１ｂ又は第３導電部４１ｃの第１部分４１ｄと離れており、また該法線方向に直交する方向に間隔Ｇ３で第３導電部４１ｃの第２部分４１ｅと離れている。
【００４０】
図１及び図２は、ある素子区画に作製された半導体チップを示しており、この半導体チップにおける突出壁部３０ｂの高さは、別の素子区画に作製された半導体チップにおける突出壁部３０ｂの高さと異なる。半導体チップ毎に突出壁部３０ｂの高さがばらついて面内において突出壁部３０ｂの高さの最大値及び最小値が互いに異なり大きく異なる場合があるけれども、その各々の半導体チップ（素子区画）において、導電体４１が突出壁部３０ｂから間隔をとって突出壁部３０ｂを跨ぐように延在する。これ故に、導電体４１を用いる接続が安定する。突出壁部３０ｂは、素子分離メサ４３の上面４３ａに直交し素子メサ２６の側面２６ｇに沿って延在する基準面よりも素子メサ２６の上面２６ｆの縁より内側に屈曲する部分を有する。この突出壁部３０ｂは上面２６ｆの内側に屈曲する部分を有する場合には、素子メサ２６上に成膜を行う際に、屈曲による凹み部分では膜厚が薄くなったり、或いは堆積された膜が部分的に繋がってないことがある。しかしながら、個々の半導体チップにおいて、導電体４１が突出壁部３０ｂから間隔をとって突出壁部３０ｂ上を跨ぐように延在するので、突出壁部３０ｂの屈曲に凹み部分がある場合にも、この凹み部分の存在、及び凹み形状のばらつきの影響を回避して、成膜が可能である。したがって、各素子区画から作製される半導体素子に電気的特性及び信頼性を提供できる。
【００４１】
図３は、ウエハの主面上の複数の素子区画を含むアレイ、及び個々の素子区画から作製される半導体チップの素子構造を示す図面である。ウエハＷＦの主面ＷＦ０は、アレイ状の配置される素子区画ＳＧを含み、個々の素子区画ＳＧからは、半導体チップＣＰが作製される。典型的なIII−Ｖ化合物半導体ウエハＷＦは、オリエンテーションフラット（ＯＦ）とインデックスフラット（ＩＦ）をその外周部に備える。一例のウエハＷＦは［０−１−１］方向に垂直な辺を有するオリエンテーションフラット（ＯＦ）を含み、［０−１１］方向に垂直な辺を有するインデックスフラット（ＩＦ）を含む。III−Ｖ化合物半導体ウエハＷＦの主面は例えば（１００）面を備え、或いは（１００）面からのオフ角０．０９度の範囲で（１００）面から傾斜していることができる。
【００４２】
本実施例では、個々の素子区画はコヒーレントミキサのための９０度ハイブリッドマルチモード干渉器（例えば２×４ＭＭＩ）を含み、またこのマルチモード干渉器の出力ポートには、４個のフォトダイオードが、それぞれ、導波路を介して接続される。本実施例では、素子メサ２６の側面２６ｇは［０−１−１］方向に延在することができる。この形態では、層状の側部３０ａ及び突出壁部３０ｂは、個々の素子メサ２６において［０−１−１］方向に延在する。
【００４３】
図４〜図１９は、III−Ｖ化合物半導体素子を作製する方法における主要な工程を示す図面である。図４〜図１９における（ａ）部は、図１におけるIｃ−Iｃ線にそってとられた素子断面に対応する工程断面を示し、図４〜図１９における（ｂ）部は、図１におけるIａ−Iａ線にそってとられた素子断面に対応する工程断面を示す。理解を容易にするために、図２に示された半導体層の参照符号を図４〜図１９においても用いる。
【００４４】
工程Ｓ１０１では、図４に示されるように、エピタキシャル基板Ｅを準備する。エピタキシャル基板Ｅの準備としては、例えばウエハＷＦの主面ＷＦ０上に半導体積層体５１を成長する。この成長は例えば有機金属気相成長法で行われる。半導体積層体５１は、導波路メサのための第１半導体積層５３ａと、素子メサのための第２半導体積層５３ｂとを含む。本実施例では、エピタキシャル基板Ｅは、導波路のための第１半導体積層５３ａ及び半導体素子（例えばフォトダイオード）のための第２半導体積層５３ｂを含む。エピタキシャル基板Ｅでは、第１半導体積層５３ａ及び第２半導体積層５３ｂは、バッドジョイント（Ｂｕｔｔ  Ｊｏｉｎｔ）構造ＢＪを作製できるように突き当て接合を成す。第１半導体積層５３ａは、例えばバッファ層２２、光導波コア層２３、及びクラッド層２４を備える。第２半導体積層５３ｂは、例えばｎ型バッファ層２２ 、光吸収層３４ 、ｉ型またはｐ型のヘテロ障壁緩和層３５ 、ｐ型クラッド層３６、ｐ型ヘテロ障壁緩和層３７、及びｐ型コンタクト層３８を備える。
【００４５】
工程Ｓ１０２では、図５に示されるように、エピタキシャル基板Ｅの半導体積層体５１の主面５１ａ上にマスク５５を形成する。このマスク５５は、導波路メサのための第１パターン５５ａ及び素子メサのための第２パターン５５ｂを含み、第１パターン５５ａ及び第２パターン５５ｂは、個々の素子区画上に設けられている。マスク５５は、例えばＳｉＮ、ＳｉＯＮ、ＳｉＯ２といったシリコン系無機絶縁層を備える。マスク５５の形成には、例えばフォトリソグラフィ及びエッチングが使用される。
【００４６】
工程Ｓ１０３では、図６に示されるように、マスク５５を用いてエピタキシャル基板Ｅの半導体積層体５１をエッチングして、素子区画毎ＳＧに導波路メサ５７及び素子メサ５９を含むようにエピタキシャル構造物ＳＰ１を作製する。エッチングが完了した際に、エピタキシャル構造物ＳＰ１上には、メサ形成用のマスク５５が残されている。素子メサ５９は素子メサ５９の半導体の［１１０］軸の方向に延在する一対の端面５９ａ、５９ｂを有する、素子メサ５９の側面５９ｃは、素子メサ５９の半導体の［１１０］軸の方向に交差する方向に延在する。
【００４７】
工程Ｓ１０４では、図６に示されるように、選択成長のために利用されるマスク６１をエピタキシャル構造物ＳＰ１上に形成する。この工程により、基板生産物ＳＰ２が形成される。マスク６１は、導波路メサ５７の側面を覆うと共に上面上に設けられる第１パターン６１ａと、コンタクト部分を覆う第２パターン６１ｂとを含む。マスク６１は例えばＳｉＮ、ＳｉＯＮ、ＳｉＯ２といったシリコン系無機絶縁層を備える。マスク６１の形成には、例えばフォトリソグラフィ及びエッチングが使用される。必要な場合には、マスク６１を形成した後に、メサ形成のドライエッチングの際の表面ダメージを除去するために、マスク５５及びマスク６１を用いてウエットエッチングを行うことができる。マスク５５及びマスク６１は埋込成長用マスクとして利用される。埋込成長用マスク（マスク５５及びマスク６１）は、導波路メサのための第１パターン５５ａ及び素子メサのための第２パターン５５ｂを含む。
【００４８】
工程Ｓ１０５では、図７に示されるように、基板生産物ＳＰ２を成長炉に配置すると共に、この成長炉に原料を供給してマスク５５及びマスク６１を用いて選択成長を行って、III−Ｖ化合物半導体領域６３を基板生産物ＳＰ２上に成長する。基板生産物ＳＰ２は、ウエハＷＦの主面ＷＦ０上にアレイ状の配置される複数の素子区画ＳＧの各々に、エピタキシャル構造物ＳＰ１と、埋込成長用マスク（マスク５５及びマスク６１）とを含む。エピタキシャル構造物ＳＰ１は、該素子区画ＳＧの第１エリア２１ｂに設けられた導波路メサ５７と、該素子区画ＳＧの第２エリア２１ｃに設けられた素子メサ５９とを備える。埋込成長用マスク（マスク５５及びマスク６１）は、このエピタキシャル構造物ＳＰ１上に設けられる。
【００４９】
III−Ｖ化合物半導体領域６３は、層状の側部６３ａ、突出壁部６３ｂ及び層状部６３ｃを有する。層状の側部６３ａは、素子メサ５９の側面５９ｃに成長される。突出壁部６３ｂは、素子メサ５９の上面５９ｄより高く上面５９ｄの法線方向に側部６３ａから突出するように成長される。層状部６３ｃは、埋込成長用マスク（マスク５５及びマスク６１）で覆われていな基板主面２１ｅ及び端面５９ａ、５９ｂ上にも成長されている。ウエハＷＦはIII−Ｖ化合物半導体からなる主面を備え、この主面の面方位は実質的に（１００）面である。また、この主面がオフ角０．０９度以下の範囲でIII−Ｖ化合物半導体の（１００）面から微傾斜の面方位を有することができる。ウエハＷＦの主面がIII−Ｖ化合物半導体の（１００）面から上記の角度範囲にあるとき突出壁部６３ｂの生成が顕著になる。
【００５０】
また、III−Ｖ化合物半導体領域６３を成長する工程では、ＩｎＰの成長のための原料ガスを成長炉に供給する。ＩｎＰは素子メサ５９の側面５９ｃのための保護膜に好適であるけれども、その結晶成長において、素子メサ５９の上面５９ｄよりも上方に上面５９ｄの縁から突出する突起壁の生成が生じやすい。
【００５１】
一実施例では、素子メサ５９は［１１０］軸の方向に延在する一対の端面５９ａ、５９ｂを有するとき、素子メサの側面５９ｃが［１１０］軸の方向に向き付けられる。この形態においては、突出壁部６３ｂの生成が顕著になる。
【００５２】
素子メサ５９（第２半導体積層）は、例えばフォトダイオードのための受光層を含む。素子メサ５９には導波路メサ５７（第１半導体積層）が接続される。これ故に、素子メサ５９の側面５９ｃには導波路メサ５７のための第１半導体積層の側面が現れる。つまり、素子メサ５９の側面５９ｃの反対側の側面に導波路メサ５７が到達する。素子メサ５９の端面５９ａ、５９ｂには、素子メサ５９のための第２半導体積層の側面が現れる。この作製方法によれば、第２半導体積層の側面が素子メサ５９の端面５９ａ、５９ｂに現れ、これらの端面５９ａ、５９ｂはIII−Ｖ化合物半導体領域６３の側部６３ｄで覆われる。III−Ｖ化合物半導体領域６３の側部６３ａは側面５９ｃを覆う。これ故に、III−Ｖ化合物半導体領域６３の側部６３ａ、６３ｄが素子メサ５９の側面５９ｃ及び端面５９ａ、５９ｂを保護できる。
【００５３】
III−Ｖ化合物半導体領域６３を成長した後に、埋込成長用マスク（マスク５５及びマスク６１）を除去する。埋込成長用マスク（マスク５５及びマスク６１）がＳｉＮであるときには、この除去は例えばフッ酸を用いることができる。
【００５４】
工程Ｓ１０６では、図８に示されるように、素子分離メサ６５を形成する。素子分離メサ６５は、第１エリア２１ｂ及び第２エリア２１ｃに形成される。導波路メサ５７は素子メサ５９に接続されているので、これらのメサの下端からある程度の距離（例えば３μｍ以上）で離れた位置に、素子分離メサ６５の縁が設けられる。これにより、導波路メサ５７及び素子メサ５９を、同一の基板２１上の他の導波路メサ５７及び素子メサ５９から電気的に分離することができ、この分離のために、基板２１が露出するように、導波路メサ５７及び素子メサ５９の周囲のIII−Ｖ化合物半導体領域６３及びバッファ層２２をエッチングする。
【００５５】
素子分離メサ６５の形成は、以下のように行われる。III−Ｖ化合物半導体領域６３を成長した後に、素子分離メサ６５を形成すべき領域を覆う絶縁膜マスク６７を形成する。この絶縁膜マスク６７の材料は例えばＳｉＮ等であることができる。絶縁膜マスク６７を用いてIII−Ｖ化合物半導体領域６３及びバッファ層２２をエッチングして、基板２１を露出させた領域として、素子分離領域を形成する。異なる素子分離メサ６５の間は、導電性の半導体、例えばバッファ層２２により接続されていない。素子分離メサ６５の形成の後に絶縁膜マスク６７を除去する。絶縁膜マスク６７がＳｉＮであるときには、この除去は例えばバッファードフッ酸を用いることができる。
【００５６】
工程Ｓ１０７では、図９に示されるように、素子分離メサ６５を形成した後に、基板２１上の全面に絶縁膜６９を形成する。この絶縁膜６９の材料は、例えばＳｉＮ、ＳｉＯＮ、またはＳｉＯ２等であることができる。絶縁膜６９は、導波路メサ５７及び素子メサ５９の側面上のIII−Ｖ化合物半導体領域６３、導波路メサ５７及び素子メサ５９の上面、素子分離メサ６５の表面、並びに、素子分離メサ６５の外側に位置する第３エリア２１ａ（素子分離領域）の表面を覆う。絶縁膜６９は、III−Ｖ化合物半導体領域６３の層状の側部６３ａ、突出壁部６３ｂ及び層状部６３ｃ上にも形成される。絶縁膜６９は、側部６３ａの表面から突出壁部６３ｂを介して素子メサ５９及び導波路メサ５７の表面に連続的に延在する。絶縁膜６９は、素子分離メサ６５の表面を覆う分離メサ被覆部と、側部６３ａを覆う側面被覆部と、突出壁部６３ｂを覆う突出壁被覆部と、素子メサ５９及び導波路メサ５７の表面を覆うメサ頂部被覆部とを備えることができる。
【００５７】
工程Ｓ１０８では、図９に示されるように、フォトリソグラフ及びエッチングを用いて、素子分離メサ６５の表面上の絶縁膜６９に開口６９ａを形成すると共に、素子メサ５９上の絶縁膜６９に開口６９ｂを形成する。素子分離メサ６５上の絶縁膜６９の開口６９ａにｎ型バッファ層２２が露出しており、素子メサ５９の上面上の絶縁膜６９の開口６９ｂにｐ型コンタクト層３８が露出している。
【００５８】
開口６９ａ、６９ｂを絶縁膜６９に形成した後に、図１０に示されるように、開口６９ａを介して素子分離メサ６５のｎ型バッファ層２２に接触を成すｎ型オーミック電極７１を形成すると共に、開口６９ｂを介して素子メサ５９のｐ型コンタクト層３８に接触を成すｐ型オーミック電極７３を形成する。ｎ型オーミック電極７１及びｐ型オーミック電極７３を形成した後に、必要な場合には、キャパシタのための絶縁膜７５を基板２１上の全面に形成する。この絶縁膜７５の材料は、例えばＳｉＮ、ＳｉＯＮ、またはＳｉＯ２等であることができる。フォトリソグラフ及びエッチングを用いて、素子分離メサ６５上のｎ型オーミック電極７１に合わせて絶縁膜７５に開口７５ａを形成すると共に、素子メサ５９上のｐ型オーミック電極７３に合わせて絶縁膜７５に開口７５ｂを形成する。
【００５９】
次いで、導電体の形成の一例を説明する。
【００６０】
工程Ｓ１０９では、図１１に示されるように、ｎ型オーミック電極７１及びｐ型オーミック電極７３を形成した後に、III−Ｖ化合物半導体領域６３の突出壁部６３ｂを覆うように樹脂膜７７を形成する。樹脂膜７７は例えばレジスト等からなることができる。樹脂膜７７の厚さは例えば２μｍ〜５μｍ程度である。樹脂膜７７は、基板２１の第１エリア２１ａ上、第２エリア２１ｃ上、及び第２エリア２１ｃに隣接する第３エリア２１ｄ上の半導体構造物を覆うように形成されて、突出壁部６３ｂの表面を覆う絶縁膜６９（存在する場合には絶縁膜７５）上に形成される。突出壁部６３ｂの高さは、ウエハＷＦの素子区画においてばらついているので、樹脂膜７７は、ウエハＷＦの素子区画の全てのうち、最も大きい高さの突出壁部６３ｂを覆うように塗布される。これにより、ウエハＷＦの素子区画における全ての突出壁部６３ｂを樹脂膜７７が覆う。突出壁部６３ｂ上において、樹脂膜７７の厚さＤＴＯＰは０．５μｍ以上であり、また４μｍ以下であることが良い。
【００６１】
メサ５７、５９による段差が５μｍ程度までであれば、メサ段差の半分の値の樹脂厚（メサ高さ５μｍのとき樹脂厚２．５μｍ）以上の厚さのレジストを塗布することにより、メサ段差及び突起のカバリッジが可能である。発明者の見積もりによれば、厚さ２．５μｍ〜５μｍ程度のレジストは塗布可能である。レジスト厚の変更により、ばらつきも含め壁状突起６３ａを乗り越える配線を容易に形成できる。ウエハ面内において、壁状突起６３ａの高さは、例えば０．６〜０．９μｍ程度である一方で、樹脂膜７７の厚さは、例えば２．９〜３．１μｍ程度であり、樹脂膜７７の厚さのばらつきを壁状突起６３ａの高さのばらつきより小さくすることができる。
【００６２】
次いで、工程Ｓ１１０では、図１２及び図１３に示されるように、樹脂膜７７を加工して、樹脂膜７７の開口を規定する樹脂マスク７９を形成する。樹脂膜７７の加工は例えばフォトリソグラフィにおける露光、現像、ベークを含む。図１２に示されるように、樹脂膜７７の露光及び現像により、樹脂膜７７から、パターン形成された樹脂膜７９が形成される。露光・現像については、素子メサ５７（導波路メサ５９も同様に）の高さは、素子分離領域の表面を基準にして４μｍ程度であるので、露光に際して、素子メサ５７の上面に位置する第１開口７９ａと、素子分離領域上に位置する第２開口７９ｂとに対して同時に焦点を合わせることができない。例えば、露光に際して行われるフォーカシングは第１開口７９ａのパターンの解像のために行われる。これ故に、第２開口７９ｂ及び第３開口７９ｃは、レチクル上のパターンによりウエハ上で規定される寸法に比べて約１μｍ程度のずれたサイズで仕上がる。
【００６３】
パターン形成された樹脂膜７９は、素子メサ５９上のｐ型オーミック電極７１上に位置する第１開口７９ａと、第３エリア２１ｄ上に位置する第２開口７９ｂと、素子分離メサ６５上のｎ型オーミック電極７３上に位置する第３開口７９ｃと有する。第１開口７９ａはｐ型オーミック電極７１への接続のために設けられ、第２開口７９ｂはｐ型オーミック電極７１からの配線をパッド電極に接続するための配線のために設けられる。また、第３開口７９ｃは、ｎ型オーミック電極７３への接続のために、またｎ型オーミック電極７３からの配線をパッド電極に接続するための配線のために設けられ、それぞれの導電体に必要な広さ又はサイズを有する。例えば、第３開口７９ｃは、第２エリア２１ｃ上の素子分離メサ６５から素子分離領域（基板２１が露出しているエリア）にわたって設けられる。
【００６４】
次いで、図１３に示されるように、好ましくは、パターン形成された樹脂膜７９のベークを行って、パターン形成された樹脂膜７９の現像による鋭いエッジの角張りを丸めることが良い。パターン形成された樹脂膜７９のベークは、ベーク炉を用いて行われる。ベーク条件として、例えば摂氏１６０度において３０分の熱処理を用いることができる。本実施例では、このベークにより、樹脂マスク８１が形成される。樹脂マスク８１の表面は、ベークの働きにより、なめらかな表面を有する。特に、露光・現像により形成された開口のエッジは、引き続く工程において行われる金属膜の断切れや膜厚不均一を避けるために滑らかに丸められる。
【００６５】
樹脂マスク８１は、素子メサ５９上のｐ型オーミック電極７１上に位置する第１開口８１ａと、第２エリア２１ｃから第３エリア２１ｄ上にわたって位置する第２開口８１ｂと、素子分離メサ６５上のｎ型オーミック電極７３上に位置する第３開口８１ｃと有する。第１開口８１ａはｐ型オーミック電極７１への接続のために設けられ、第２開口８１ｂはｐ型オーミック電極７１からの配線をパッド電極に接続するための配線のために設けられる。また、第３開口８１ｃは、ｐ型オーミック電極７１への接続のために、またｐ型オーミック電極７１からの配線をパッド電極に接続するための配線のために設けられ、それぞれの導電体に必要な広さ又はサイズを有する。例えば、第３開口８１ｃは、第２エリア２１ｃ上の素子分離メサ６５から素子分離領域（基板２１が露出しているエリア）にわたって設けられる。ウエハＷＦの素子区画における全ての突出壁部６３ｂを樹脂マスク８１が覆う。
【００６６】
工程Ｓ１１１では、図１４に示されるように、オーミック電極７１（オーミック電極７３）とパッド電極とを互いに接続する導電体８３を樹脂マスク８１を用いて形成する。導電体８３の一形成方法を以下に説明する。
【００６７】
図１５に示されるように、基板２１上にシードメタル層８５を成長する。シードメタル層８５は例えばＴｉＷ、Ｐｔ、Ａｕであることができる。シードメタル層８５の成膜には、例えばスパッタ法が適用される。シードメタル層８５の厚さは例えば０．２μｍであることができる。シードメタル層８５は、樹脂マスク８１、オーミック電極７１、オーミック電極７３及び絶縁膜６９、７５上に形成される。
【００６８】
次いで、図１６に示されるように、導電体８３のパターンを規定するマスク８７をシードメタル層８５上に形成する。マスク８７は例えばレジストマスクを含む。マスク８７は、第１開口８７ａ及び第２開口８７ｂを備える。第１開口８７ａは、樹脂マスク８１の第１開口８１ａ上に位置し、第２開口８７ｂは樹脂マスク８１の第３開口８１ｃ上に位置する。第１開口８７ａは第２開口８７ｂとは別個であるので、第１開口８７ａから第３開口８７ｃに至るシードメタル層８５上にはマスク８７のパターンが設けられる。第１開口８７ａは、樹脂マスク８１の第１開口８１ａから突出壁部６３ｂ上を通過して樹脂マスク８１の第２開口８１ｂに至るような単連結の形状を有する。マスク８７の開口８７ａ、８７ｂにはシードメタル層８５が露出されている。
【００６９】
再び図１４を参照すると、シードメタル層８５を部分的に覆うマスク８７を形成した後に、シードメタル層８５を種としてメッキ層８９の成長を行う。メッキ層８９の材料は例えば金（Ａｕ）であることができる。メッキ層８９は、マスク８７の開口８７ａ、８７ｂに露出したシードメタル層８５上に成長する。このため、開口８７ａ、８７ｂの形状に従ったメッキ層８９が形成される。第１開口８７ａに対応するメッキ層８９ａはｐ型オーミック層７１に接触を成し、第２開口８７ｂに対応するメッキ層８９ｂはｎ型オーミック層７３に接触を成す。メッキ層８９ａはメッキ層８９ｂに接続されていない。メッキ層８９ａは、また、樹脂マスク８１の第１開口８１ａから突出壁部６３ｂ上を通過して樹脂マスク８１の第２開口８１ｂに至るような単連結の形状を有する。メッキ層８９ａ（８９）は、第１開口８５ａ内に設けられオーミック電極７１に接続される第１導電部９０ａと、第２開口８５ｂ内に設けられ第３エリア２１ｄに支持される第２導電部９０ｂと、樹脂マスク８１の表面に接触しながら突出壁部６３ｂ上を通過するように第１導電部９０ａから第２導電部９０ｂに延在する第３導電部９０ｃとを含む。
【００７０】
図１７に示されるように、導電体８３のメッキ層８９を成長した後にマスク８７を除去する。マスク８７の開口にはメッキ層が位置し、マスク８７のパターンに覆われていたシードメタル層８５が露出される。
【００７１】
図１８に示されるように、マスク８７を除去した後に、メッキ層８９をマスクとして、シードメタル層８５をエッチングする。このエッチングは、例えばアルゴンミリング等であることができる。このエッチング工程の後には、メッキ層８９の直下には、メッキ層８９と同じパターンを有するシードメタル（パターン形成されたシードメタル層）８５ａが形成される。
【００７２】
工程Ｓ１１１における上記のプロセスにより、導電体８３が形成される。導電体８３は、第１開口８１ａ内に設けられオーミック電極７１に接触する第１導電部８３ａと、第２開口８１ｂ内に設けられ第３エリア２１ｄに支持される第２導電部８３ｂと、樹脂マスク８１の表面に接触しながら突出壁部６３ｂ上を通過するように第１導電部８３ａから第２導電部８３ｂに延在する第３導電部８３ｃとを含む。メッキ層８９ａは、第１開口８１ａ内に設けられオーミック電極７１に電気的に接続される第１メッキ導電部９０ａと、第２開口８１ｂ内に設けられ第３エリア２１ｄに支持される第２メッキ導電部９０ｂと、樹脂マスク８１の表面に接触しながら突出壁部６３ｂ上を通過するように第１メッキ導電部９０ａから第２メッキ導電部９０ｂに延在する第３メッキ導電部９０ｃとを含む。シードメタル８５ａは、第１開口８１ａ内に設けられオーミック電極７１に接続された第１シードメタル導電部８６ａと、第２開口８１ｂ内に設けられ第３エリア２１ｄに支持される第２シードメタル導電部８６ｂと、樹脂マスク８１の表面に接触しながら突出壁部６３ｂ上を通過するように第１シードメタル導電部８６ａから第２シードメタル導電部８６ｂに延在する第３シードメタル導電部８６ｃとを含む。
【００７３】
工程Ｓ１１２では、図１９に示されるように、導電体８３を形成した後に樹脂マスク８１を除去する。これにより、導電体８３は、突出壁部６３ｂ上（詳細には、突出壁部６３ｂ上の絶縁膜６９、７５）から間隔ＤＴＯＰ１をとって突出壁部６３ｂ上を延在する。
【００７４】
複数の素子区画ＳＧのうちの第１素子区画における突出壁部６３ａの高さが、第１素子区画と異なる第２素子区画における突出壁部６３ａの高さと異なるけれども、その各々の素子区画ＳＧにおいて、突出壁部６３ａの個々形状から独立した形状で導電体８３が、突出壁部６３ａ上の絶縁膜７５、６９から間隔ＤＴＯＰ１をとって突出壁部６３ａを跨ぐように延在する。導電体８３の第３導電部と絶縁膜７５、６９との間にはギャップＧＡＰが形成される。
【００７５】
工程Ｓ１１３では、上記の工程を介して個々の素子区画に作成されたデバイスを分離して、図１に示されるように、複数の半導体チップを作製する。
【００７６】
この作製方法によれば、エピタキシャル構造物ＳＰ１は、ウエハＷＦの主面ＷＦ０上にアレイ状の配置される複数の素子区画ＳＧの各々における素子区画ＳＧ内の第１エリア２１ａに設けられた導波路メサ５７と、該素子区画内ＳＧの第２エリア２１ｃに設けられた素子メサ５９とを備える。このエピタキシャル構造物ＳＰ１上にIII−Ｖ化合物半導体領域６３を成長する際に、素子メサ５９の側面５９ｃにIII−Ｖ化合物半導体領域６３の側部６３ａが成長されることに加えて、この側部６３ａから素子メサ５９の上面５９ｄの法線方向に突出するように突出壁部６３ｂも成長する。この突出壁部６３ｂは素子メサ５９の上面５９ｄより高い壁状の突起形状を有し、この突起の高さは、突起が結晶成長に形成されることから、ウエハ面内においてばらつく。引き続く工程において、導波路型のIII−Ｖ化合物半導体素子への電気的接続のためにオーミック電極７１を素子メサ５９の上面５９ｄに形成すると共に、オーミック電極７１への電気的接続のために配線導体が必要であるけれども、この導配線体は壁状の突起６３ｂを乗り越えなくてはならない。ところが、既に説明したように、壁状の突起６３ｂが結晶成長に形成されることから、その突起６３ｂの高さはウエハ面内にわたってばらつく。発明者の知見によれば、このばらつきは、導線導体に係る断線に大いに関係し、断線の発生は、結果として、III−Ｖ化合物半導体素子の歩留まりの低下に繋がる。本件の状況のように、下地の形状に壁状の突起６３ｂがあることに加えて、突起６３ｂの高さがウエハ面内にわたって分布する。その分布はウエハ間、ロット間においてばらつく。このような状況において、断線の発生に起因する素子歩留まりの低下を避けるために、オーミック電極７１に接続される第１導電部８３ａと、第３エリア２１ｄに支持される第２導電部８３ｂと、突出壁部６３ｂ上を通過するように第１導電部８３ａから第２導電部８３ｂに延在する第３導電部８３ｃとを含む導電体８３を、突出壁部６３ｂから間隔をとって突出壁部６３ｂ上を跨ぐように形成することにした。この配線構造によれば、導電体８３が突出壁部６３ｂから間隔ＤＴＯＰ１をとって突出壁部６３ｂ上を延在するので、ウエハ面内にわたって分布する下地形状のばらつきに起因する不安定さを極力さけて、安定な電気的接続が得られる。
【００７７】
この導電体８３は、縦方向に突出壁部を越えると共に横方向に素子分離メサ６３を越えて、第３エリア２１ｄからオーミック電極７１に接続される。この作製方法によれば、素子区画ＳＧの第２エリア２１ｃに素子分離メサ６５を形成する形態では、導電体８３は、突出壁部６３ｂに加えて素子分離メサ６５を越えて、第３エリア２１ｄからオーミック電極７１に接続される。
【００７８】
図２０に示されるように、突出壁部６３ｂは、素子メサ５９の上面５９ｃに直交し素子メサ５９の側面５９ｄに沿って延在する基準面ＲＥＦよりも上面５９ｃの内側に屈曲する部分を有する。この作製方法によれば、突出壁部６３は上面５９ｄの内側に屈曲する部分を有する場合には、素子メサ５９上に成膜を行う際に、屈曲による凹み部分では膜厚が薄くなったり、或いは堆積された膜が部分的に繋がってないことがある。しかしながら、素子区画ＳＧの各々において、導電体８３が突出壁部６３ｂから間隔をとって突出壁部６３ｂ上を延在する。屈曲の凹み部分が有る場合にも、凹み部分の存在、及び凹み形状のばらつきの影響を回避して、導波路のための成膜が可能である。
【００７９】
図２０においては成長中のいくつかの成長面が破線で示される。半導体領域６３としてＩｎＰを用いる形態では、（１１１）Ａ面の法線方向Ａ１、Ａ２へのＩｎＰの成長速度は、他の方向への成長速度よりも速い。埋込のための半導体領域６３は、信頼性確保の観点から主面上の膜６３ｃにおける成長厚さに換算して０．３μｍ程度を必要とする。しかしながら、その場合、半導体埋込領域として半導体領域６３の突出部分６３ｂの高さが０．６μｍ〜０．９μｍ程度にもなる。また、（１１１）Ａ面の法線方向へのＩｎＰの成長速度が速いことにより、膜６３ｃのエピ層厚ばらつき絶対値よりも被り成長部分の面内ばらつき絶対値は２〜３倍程度大きいので、突出部分６３ｂの高さに関するばらつきの程度は悪化する。通常１μｍ未満の蒸着金属やスパッタ金属で被り構造部分に配線を這わせることを考えると、０．６μｍ〜０．９μｍの突起や、その面内ばらつきは断線不良が発生する原因となる。これを回避するために、本実施の形態に係る配線形成方法が有用である。
【００８０】
例えばＦｅドープＩｎＰあるいはアンドープＩｎＰを半導体埋込領域（半導体領域６３）として採用するとき、半導体領域６３の表面の平坦性を高めるために、半導体領域６３を成長させる際に、原料ガスに塩化メチルを添加することが望ましい。塩化メチルは、メサ構造の上面に覆い被さる半導体埋込領域の成長を助長する。既に説明したように、突出部分６３ｂが、歩留まり良い配線形成の妨げとなる。本実施の形態は、このような場合に有用である。
【００８１】
図２１は、突出壁部を跨ぐ導電体を形成について説明する図面である。図２１の（ａ）部は、図２１の（ｂ）部に示される導電体８３の形成の実現性に関する発明者の検討結果を示す。図２１によれば、素子メサ５９及び素子分離メサ６５を含む二段メサ構造において、素子メサ５９及び素子分離メサ６５の合計の高さが５μｍであるとき、配線長Ｌ及び配線幅Ｗが５０μｍ以下である範囲で、水平方向の配線長Ｌ及び配線幅Ｗとの関係が示される。配線長Ｌが３μｍ未満の場合には二段メサ構造に適用がないので、見積もり範囲から外している。配線幅Ｗが２μｍ未満の場合には配線長に関係なく配線強度が十分でない。限界線ＬＭ１はＬ＝１０×Ｗ（μｍ）として表され、限界線ＬＭ２はＷ＝４０（μｍ）として表される。長すぎる導電体の形成には、樹脂（レジスト）残りが課題として残される。狭すぎる導電体幅は強度の点で課題として残される。
【００８２】
本発明は、本実施の形態に開示された特定の構成に限定されるものではない。
【産業上の利用可能性】
【００８３】
以上説明したように、本実施の形態によれば、半導体素子の側面に成長されるIII−Ｖ化合物半導体領域の成長ばらつきに起因した歩留まり低下を低減できる、III−Ｖ化合物半導体素子を提供できる。
【符号の説明】
【００８４】
Ｅ…エピタキシャル基板、ＷＦ…ウエハ、ＳＧ…素子区画、５１…半導体積層体、５３ａ…第１半導体積層、５３ｂ…第２半導体積層、ＢＪ…バッドジョイント構造、２１…基板、２１ｂ…第１エリア、２１ｃ…第２エリア、２１ｄ…第３エリア、２２…バッファ層、２３…光導波コア層、２４…及びクラッド層、３４…光吸収層、３５…ｉ型またはｐ型のヘテロ障壁緩和層、３６…ｐ型クラッド層、３７…ｐ型ヘテロ障壁緩和層、３８…ｐ型コンタクト層、５５…マスク、５７…導波路メサ、５９…素子メサ、ＳＰ１…エピタキシャル構造物、ＳＰ２…基板生産物、６１…マスク、６３…III−Ｖ化合物半導体領域、６３ａ…側部、６３ｂ…突出壁部、６３ｃ…層状部、６５…素子分離メサ、６７…絶縁膜マスク、６９…絶縁膜、７１…ｎ型オーミック電極、７３…ｐ型オーミック電極、７５…絶縁膜、７７…樹脂膜、７９…樹脂マスク、８１…樹脂マスク、８３…導電体、８５ａ…シードメタル（パターン形成されたシードメタル層）、８５…シードメタル層、８７…マスク、８９…メッキ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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