(57)【要約】【課題】  本発明の課題は、リンギングを効果的に低減でき、かつターンオン損失の増大も抑制できるゲート駆動回路を提供することである。【解決手段】  スイッチングを制御するためのゲートを備える半導体スイッチング素子３１と、半導体スイッチング素子に逆並列に接続されたダイオード３２とを有する半導体装置を駆動するゲート駆動回路７４において、半導体スイッチング素子３１のターンオン期間が、ゲートの初期充電期間、放電期間および再充電期間から成り、放電期間に半導体スイッチング素子３１の主電流が増加する。【選択図】図４
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【特許請求の範囲】
【請求項１】
スイッチングを制御するためのゲートを備える半導体スイッチング素子と、該半導体スイッチング素子に逆並列に接続されたダイオードとを有する半導体装置を駆動するゲート駆動回路において、
前記半導体スイッチング素子のターンオン期間が、前記ゲートの初期充電期間、放電期間および再充電期間から成り、上記放電期間に前記半導体スイッチング素子の主電流が増加することを特徴とするゲート駆動回路。
【請求項２】
請求項１において、前記ゲートに流れるゲート電流が、前記初期充電期間においては正であり、前記放電期間においては負であり、前記再充電期間では正であることを特徴とするゲート駆動回路。
【請求項３】
請求項１または請求項２において、前記ゲート駆動回路の出力電圧が、前記初期充電期間においては正であり、前記放電期間においては負であり、前記再充電期間では正であることを特徴とするゲート駆動回路。
【請求項４】
請求項３において、前記出力電圧が、前記初期充電期間における正から前記放電期間における負に反転する時刻は、前記ゲートの電圧が閾値電圧を越える時刻より遅いことを特徴とするゲート回路。
【請求項５】
請求項４において、前記半導体スイッチング素子のターンオン時の主電流が増加している期間において、前記出力電圧が、前記放電期間における負から前記再充電期間における正に反転することを特徴とするゲート駆動回路。
【請求項６】
請求項１〜５のいずれか１項において、前記出力電圧が、前記初期充電期間及び前記放電期間において、複数のパルス電圧からなることを特徴とするゲート駆動回路。
【請求項７】
スイッチングを制御するためのゲートを備える半導体スイッチング素子と、ダイオードとが逆並列に接続されたアームと、前記半導体スイッチング素子を制御するゲート駆動回路とを備える電力変換装置において、
前記ゲート駆動回路が請求項１〜６のいずれか１項に記載のゲート駆動回路であることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型スイッチング素子などの半導体装置のゲート駆動回路およびそれを用いた電力変換装置に関する。
【背景技術】
【０００２】
オン電圧低減を目的に、炭化ケイ素（ＳｉＣ）や窒化ガリウム（ＧａＮ）を用いたパワー素子の開発が進められている。これらの材料はシリコン（Ｓｉ）より約１０倍高い絶縁破壊電界強度を有し、耐圧を確保するためのドリフト層を薄く（約１／１０）、かつ高キャリア濃度(１００倍)にできる。これにより例えばダイオードの場合、Ｓｉではバイポーラ素子であるｐｎダイオードしか使用されないような高耐圧領域でも、ＳｉＣなどの場合は、ユニポーラ素子であるショットキーダイオード（Shottky Barrier Diode,ＳＢＤと略記）を使うことができる。
【０００３】
ｐｎダイオードとＳＢＤの違いは、ダイオードのスイッチング波形の差となって現れる。そこで、これらのダイオードを図７に示した電力変換装置（インバータ回路の一相分）に用いた場合を例に、この違いを説明する。
インバータ回路には、半導体スイッチング素子であるＳｉ-ＩＧＢＴ（Insulated Gate Bipolar Transistor;絶縁ゲートバイポーラトランジスタ）３１(または３３)、およびこれに逆並列接続した還流ダイオード３２(または３４)を１つの単位（アーム）とし、上側アームと下側アームを最小の一対として組み込まれる。これまで、還流ダイオード３２、３４にはＳｉのｐｎダイオードが用いられてきた。高耐圧分野において、一般的にｐｎダイオードにおいては、高濃度のｐ+と低濃度のｎ-から成るｐ+/ｎ-接合が形成される。このため、導通状態においては、電子および正孔がそれぞれ多数キャリアおよび過剰少数キャリアとして電流通電に寄与する。この過剰少数キャリアの存在により、導通状態におけるアノード・カソード間の電圧降下である順電圧降下（ＶＦ）が低くなるという、バイポーラ素子の利点が生ずる。
過剰少数キャリアは、導通状態から電圧が逆方向に印加されるブロッキング状態へのスイッチングにおいては、残留キャリアとなり、ｐｎダイオードに見られるリカバリ電流の原因となる。リカバリ電流はダイオード自身のスイッチング損失であるリカバリ損失を生じるとともに、対アームＩＧＢＴのターンオン電流に重畳し、ＩＧＢＴのターンオン損失を増大させる。インバータを高効率化するためには、スイッチング損失は小さい方が好ましいため、リカバリ電流が生じるｐｎダイオードより、ＳＢＤの方が適していると言える。
しかしながら、リカバリ電流の存在は、ＬＣＲ回路のスイッチング時における電圧、電流の振動を抑制するという効果を有する。このような振動には、下側ＩＧＢＴ３１を例に考えると、配線による浮遊インダクタンス(Ｌ)と微小な抵抗(Ｒ)が関係する。ＩＧＢＴ３１自身は等価的に容量(Ｃ)となる。リカバリ電流は大きな抵抗として作用するため、ダイオード３４は容量として作用する他に、減衰抵抗としても作用することになる。これにより、ＩＢＧＴ３１がターンオンした場合、ｐｎダイオードの場合は振動が殆ど発生しないという利点を有する。
これに対しＳＢＤの場合は、リカバリ電流が存在しないために、減衰抵抗の小さなＬＣＲ回路におけるスイッチングとなり、ターンオン時に激しい電圧、電流の振動(リンギング)が発生する。以下、図を用いてリンギングについて説明する。
図７は下側ＩＧＢＴ３１のスイッチング動作を説明するための回路ブロック図であり、破線７４１はＩＧＢＴ３１の動作を制御するための、従来のゲート駆動回路を示す。ＩＧＢＴ３１には、還流ダイオード３２が逆並列に接続される。また、ＩＧＢＴ３１のゲートとゲート駆動回路７４１の出力との間には、ゲート抵抗４１１が接続されている。外部から入力されるＰＷＭ信号に従って、駆動ロジック７１１からは、ターンオン用のｎｐｎトランジスタ５２１とターンオフ用のｐｎｐトランジスタ５１１を相補的にオン・オフさせるための信号が出力される。
図８に、駆動ロジック７１１のターンオン時の出力を示す。ＰＷＭ信号に従い、時刻t0に駆動ロジック７１１の出力信号１Ａはオフから、オンに変化する。駆動ロジックからオン信号が出力されると、ｐｎｐトランジスタ５１１はオフとなり、同時にｎｐｎトランジスタ５２１がオンとなる。これにより端子７５１の電圧であるゲート駆動回路の出力電圧は、ターンオン用の電源６２の電圧となる。但し、出力電圧の時間変化率はターンオン用ゲート抵抗４４１の大きさで調整される。
図９にＩＧＢＴ３１のターンオン時における、コレクタ-エミッタ間電圧Ｖｃｅ、コレクタ電流Ｉｃ、ゲート-エミッタ間電圧Ｖｇｅ、ゲート電流Ｉｇの波形を示す。ゲート-エミッタ間には、時刻t0のターンオン開始によりＩＧＢＴ３１のゲート-エミッタ間容量を充電するために、大きなＩｇが流れる。Ｖｇｅは閾値電圧Ｖｔｈを超えるまでほぼ一定の変化率で上昇する。Ｖｇｅ＞ＶｔｈとなるとＩＧＢＴのチャネルが開くため、Ｉｃが流れ出し、Ｖｃｅの低下が始まる。
ゲート-エミッタ間が充電されると、次にゲート-コレクタ間の充電期間に移行する。Ｉｇはピークを終了して一定値が流れるようになり、Ｖｇｅも一定となる。チャネルが開くのでＩｃは急激に上昇する。この状態がＬＣＲ回路においてスイッチをオンさせたことに対応し、Ｉｃはピークを生じた後に、図９に示したように、短周期の激しい振動を生ずる。Ｉｃの振動はダイオード３４のアノード電流にも同様に発生する。アノード電流が変化するとインダクタンスにより電圧を発生する。すなわち、図１０に示すように、ダイオード３４のカソード-アノード間に激しい振動が生ずることになる。これが還流ダイオードにＳＢＤを用いたことによるリンギングである。
【０００４】
リンギングを抑制するには、ターンオン用のゲート抵抗４４１を大きくすることでゲート駆動回路から出力される電圧の時間変化を小さくし、Ｉｃの時間変化率を小さくすればよいが、ターンオン損失の著しい増大を伴う。そのため、特許文献１では、駆動ロジックの出力を、ＶｇｅがＶｔｈになるまでパルス状とする技術が提案されている。本技術の主たる目的はＶｇｅ＝Ｖｔｈとなる時間を調整することであるが、Ｉｃが上昇している期間に関しては考慮されておらず、リンギングの抑制に関する配慮が必ずしも十分ではない。
【０００５】
これとは別に、特許文献２ではゲート抵抗４４１と並列に短絡経路を設ける技術が提案されている。これらの従来技術は、Ｉｃの時間変化率が大きい期間のみゲート抵抗の値を大きくすることで、リンギングを低減しつつ、ターンオン損失の増大も抑制しようとするものであるが、Ｉｇ＞０であり続けることから、ゲートは充電が保持されたままである。このため、ＩＧＢＴ３１のチャネルは開いたままであるため、Ｉｃの増加率の抑制は十分ではない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２８６１２４号公報
【特許文献２】特開２００８−９２６６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、リンギングを効果的に低減でき、かつターンオン損失の増大も抑制できるゲート駆動回路を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明によるゲート駆動回路は、スイッチングを制御するためのゲートを備える半導体スイッチング素子と、半導体スイッチング素子に逆並列に接続されたダイオードとを有する半導体装置を駆動し、半導体スイッチング素子のターンオン期間が、ゲートの初期充電期間、放電期間および再充電期間から成り、放電期間に半導体スイッチング素子の主電流が増加する。
【０００９】
好ましくは、ゲートに流れるゲート電流が、初期充電期間においては正であり、放電期間においては負であり、再充電期間では正である。また、好ましくは、ゲート駆動回路の出力電圧が、初期充電期間においては正であり、放電期間においては負であり、再充電期間では正である。
【００１０】
ここで、出力電圧が、初期充電期間における正から放電期間における負に反転する時刻は、ゲートの電圧が閾値電圧を越える時刻より遅いことが好ましい。さらに、半導体スイッチング素子のターンオン時の主電流が増加している期間において、出力電圧が、放電期間における負から再充電期間における正に反転することが好ましい。
【発明の効果】
【００１１】
本発明によれば、半導体装置におけるスイッチング損失低減とリンギングの抑制とを両立できる。また、本発明によるゲート駆動回路を電力変換装置に適用すれば、電力変換装置を小型化、高効率化または低ノイズ化することができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１における駆動ロジックの出力信号波形である。
【図２】実施形態１におけるＩＧＢＴのターンオン動作波形である。
【図３】実施形態１におけるＳｉＣ-ＳＢＤのリカバリ電圧波形である。
【図４】実施形態１におけるインバータの一部とゲート駆動回路である。
【図５】実施形態２における駆動ロジックの出力信号波形である。
【図６】実施形態２におけるインバータの一部とゲート駆動回路である。
【図７】従来技術における、インバータの一部とゲート駆動回路の回路ブロック図である。
【図８】従来技術のゲート駆動回路における駆動ロジックの出力波形である。
【図９】従来技術のゲート制御方法で駆動した場合における、ＩＧＢＴのターンオン動作波形である。
【図１０】従来技術におけるＳｉＣ-ＳＢＤのリカバリ電圧波形である。
【図１１】実施形態の効果を説明するための、ターンオン損失とダイオード振動ピークの関係を示す図である。
【図１２】実施形態の効果を説明するための、放電期間とダイオード振動ピークの関係を示す図である。
【図１３】実施形態の効果を説明するための、放電期間とターンオン損失の関係を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について、図面を用いて詳細に説明する。なお、図中同じ符号は、同等の構成要素を示す。
（実施形態１）
図４は、本発明の実施形態１である電力変換装置例（インバータ装置）の１相分およびゲート駆動回路の概略構成を示す。図４において、３１が絶縁ゲート（例えば、ＭＯＳゲート）によってスイッチング動作するＩＧＢＴであり、３２がＩＧＢＴと対となる逆並列接続された還流ダイオードとなるＳｉＣ-ＳＢＤである。３３は対アームのＩＧＢＴである。なお、ＩＧＢＴとダイオードの逆並列回路をアームと称し、図４中、上側および下側の各アームをそれぞれ上アームおよび下アームと称する。
【００１４】
本実施形態において、ＩＧＢＴ３３はオフ状態のまま保持されているため、図示していないゲート駆動回路によって、ＩＧＢＴ３３のゲートにはオフ信号が入力され続けている。３４はＩＧＢＴ３１，３３のスイッチング動作に伴い、電流の還流とリカバリ動作が発生するＳｉＣ-ＳＢＤである。本実施形態では、ＩＧＢＴ、ダイオードともに耐圧は3300Ｖであり、定格電流は1200Ａである。７４はＩＧＢＴ３１を制御するためのゲート駆動回路を示している。ゲート駆動回路７４内には、オン用のゲート電源６２とオフ用のゲート電源６１を備えている。本実施形態では、ゲート電源６２の電圧を１５Ｖ、ゲート電源６１の電圧を−１０Ｖとしている。
【００１５】
図１に駆動ロジック７１の出力信号を示す。以下で説明するように、図１に示す駆動ロジック７１の出力信号に応じて、ゲート駆動回路７４の出力端子７５にＩＧＢＴをゲート制御するための電圧が出力される。時刻がt0以前では、信号はオフ(V_off)であることから、オン用のｎｐｎトランジスタ５２がオフ状態、オフ用のｐｎｐトランジスタ５１がオン状態となり、ゲート駆動回路の出力端子７５の出力電圧は電源６１と等しい−１０Ｖいなり、ＩＧＢＴ３１はオフ状態が保持されている。
【００１６】
時刻t0で駆動ロジック７１からオン(V_on)が出力されると、ｐｎｐトランジスタ５１はオフとなり、電源６１との経路が遮断される。同時にｎｐｎトランジスタ５２がオンとなるため、出力端子７５と電源６２が接続され、ゲート駆動回路の出力電圧は−１０Ｖから１５Ｖまで上昇する。上昇の速度はターンオン用の外部ゲート抵抗４２と内蔵抵抗４１で制限される。
【００１７】
本実施形態では内蔵抵抗１．３Ω、外部抵抗０．５Ωとしている。なお、本実施形態においては、外部抵抗４２はゲート駆動回路７４に含まれ、内蔵抵抗４１はインバータ装置、あるいは図４に示された上下アームを格納するパワー半導体モジュールに内蔵される。
【００１８】
図２にターンオンにおけるＩＧＢＴ３１のコレクタ-エミッタ間電圧Ｖｃｅ、主電流であるコレクタ電流Ｉｃ、ゲート-エミッタ間電圧Ｖｇｅ、ゲート電流Ｉｇの時間変化を示す。時刻t0からターンオンが開始されるため、Ｉｇには、ゲート-エミッタ間容量Ｃｇｅを充電するための電流が流れる。Ｖｇｅはほぼ一定の変化率で上昇し、Ｖｇｅ＞Ｖｔｈとなると上昇は緩やかとなる。Ｉｇはピークを経た後、減少に転ずる。Ｃｇｅの充電は終了していないが、チャネルが開くのでＩｃが流れ始め、Ｖｃｅが減少し始める。これ以降、駆動ロジック７１の出力信号が変わらなければ、Ｃｇｅの充電が終了し、ゲート-コレクタ間容量Ｃｇｃの充電が始まり、この間、ＩｇおよびＶｇｅともにほぼ一定となる期間となる。
【００１９】
これに対し本実施形態では、Ｃｇｅの充電からＣｇｃの充電に移行する時刻であるt1に、駆動ロジックからオフ信号が出力されるようにした。これによりｎｐｎトランジスタ５２がオフし、ｐｎｐトランジスタ５１がオンとなるため、出力端子７５とゲート電源６１が接続され、ゲート駆動回路の出力電圧はＶｔｈよりやや高い電圧から−１０Ｖに向けて下降が始まる。
通常のターンオフ動作においては、ターンオフ用の外部抵抗４３により、急激な電流・電圧の変化が防止される。本実施例では、外部抵抗４３の値は５Ωとしている。この場合、外部抵抗４３の存在により、出力端子７５の電圧低下速度が抑えられてしまう。そのため本実施形態では、外部抵抗４３と並列にｎＭＯＳＦＥＴ５３を接続している。
通常のターンオフ動作の場合はｎＭＯＳＦＥＴ５３をオンさせず、ターンオンの途中においてのみオンするように、駆動ロジックからは、ｐｎｐトランジスタ用とは独立のオン・オフ信号が入力される。これにより、外部抵抗４３を介さずにゲート電源６１と接続されるので、出力端子７５の出力電圧を急速に−１０Ｖまで低下させることができる。この結果Ｃｇｅの放電が始まり、Ｉｇを負にすることができる。現在の時刻がt1に対応するか否かは、本実施形態では、Ｖｇｅ，Ｉｇ検出回路７２によりＩｇを検出し、ピークを終了してほぼ平坦部に移行する時刻であるか否かにより判定する。
なお、時刻t1については、Ｖｇｅ，Ｉｇ検出回路７２によりＶｇｅを検出し、ほぼ平坦部に移行する時刻であるか否かにより判定しても良い。また、Ｖｃｅ，Ｉｃ検出回路７３によりＶｃｅまたはＩｃを検出して、Ｖｃｅの下降開始時点あるいはＩｃの上昇開始時点をt1と判定しても良い。
耐圧３３００Ｖ、電流１２００Ａのパワー半導体モジュールの場合、図７に示した従来のゲート駆動回路ではターンオン外部抵抗４４１に３Ω程度を用いているが、図９及び図１０に示したような激しいリンギングが発生する。これに対し本実施形態では、ターンオン途中にＣｇｅを放電させることにより、ターンオン外部抵抗４２が０．５Ωと従来例より小さいにもかかわらず、Ｉｃの上昇率が抑えられ、かつピークも小さくすることができる。これにより、ダイオード３４のカソード-アノード間電圧Ｖｋａ波形においても、図１０に示した従来例で見られたような激しい振動を抑制することができる。図３に本実施形態で得られたＶｋａ波形を示すように、振動は存在するものの、電源電圧Ｖｃｃを上回るような振動ピークはなくなる。
Ｃｇｅの放電はターンオフ動作させることと同じであるため、放電期間においてＶｃｅは減少から増加に転じる。そのためＩｃがピークを過ぎた後、駆動ロジック７１の出力信号がオンになるようにする。すなわちＣｇｅを再充電させる。このようなゲート制御により、Ｖｃｅは再度減少する波形になる。ターンオン外部抵抗４２が小さいために、Ｖｃｅの減少は速く、これによりターンオン損失の増大を効果的に抑制することができる。放電期間はターンオン損失の増分をどこまで許容するかで設定されることから、再充電時刻を設定するための、専用の検出回路は必須ではなく、事前に所定の値に設定することで対応できる。
放電期間である時刻t1とt2の間で、Ｖｇｅの波形が減少しないのは、放電期間が短いためにチャネルが閉じないためである。放電の影響は、放電期間で上昇率が低減する程度である。
【００２０】
図１１は、ＩＧＢＴ３１のターンオン損失とダイオード３４の振動ピークの関係について本発明者が検討した結果を示す。ここで、電源電圧Ｖｃｃは１５００Ｖにしている。図中、点線で示した従来技術１のゲート駆動回路（１段ゲート）では、ターンオン損失は０．３３Ｊと小さいが、１８５０Ｖの振動ピークが生じる。点線で示した関係はターンオン外部抵抗４４１（図７）を大きくした結果であり、ターンオン損失が５倍になったとしても、振動ピークの抑制効果は３５％程度である。
【００２１】
図１１中の破線で示した従来技術２のゲート駆動回路を用いた場合の関係は、特許文献２のような従来技術を用いた場合の振動低減効果を示したものである。１段ゲートと比較し、ターンオン損失が同一の場合は、約１５％の振動低減効果が得られる。しかしながら、振動ピークを１／３まで低減させようとすると、ターンオン損失は約３．５倍となり、ＳｉＣ-ＳＢＤを導入することによる損失低減効果は小さい。
【００２２】
これに対し本実施形態では、ターンオン損失同一で振動を約３５％低減できる。さらに、振動ピークを１／３まで低減させた場合であっても、ターンオン損失は約１．３倍となり、損失増大の影響を大幅に低減することができる。これにより、振動を抑制し、かつＳｉＣ-ＳＢＤ導入することによる損失低減効果も発揮できる。
（実施形態２）
前述した実施形態１は、放電開始時刻t1と放電期間t1〜t2が好適に設定できる場合である。実際には、検出精度が関係するため、好ましいタイミングからのズレが生じる場合がある。本実施形態２は、以下に説明するように、検出精度と振動ピークの関係について考慮したものである。なお、本実施形態２では、実施形態１における振動ピークが従来比１／３を条件としている。
図１２は、放電開始時刻t1とターンオン開始時刻t0との時間差をパラメータとした場合における、放電期間の設定値とダイオード３４の電圧の振動ピークの関係について本発明者が検討した結果を示す。放電期間１００ｎｓで比較すると、t1とt0の時間差が好適値の一例である５１５ｎｓから±１０ｎｓずれた場合、振動ピーク電圧は８００Ｖ±２０％となる。好適には、６００〜７００Ｖまで低減可能であるのに対し、実際には１０００Ｖ近い値になる。しかしながら、従来条件からは４５％程度低減できる。但し、±１０ｎｓの検出精度が好ましい。
放電期間の設定値は、ターンオン損失の増分をどこまで許容するかで設定される。図１３に示すように、ターンオン損失は放電期間に対し単調に増加する。振動抑制を優先する場合は、放電期間をより長く設定すればよく、本実施形態の１００ｎｓに限定されない。
（実施形態３）
本実施形態では、充電期間と放電期間における駆動ロジックの出力信号を、幅Δｐｗの多パルスで構成する。なお、本実施形態では、Δｐｗは１ｎｓとする。
図５は、本実施形態における駆動ロジックの出力信号波形である。実施形態１と同様に、図５に示す駆動ロジック７１の出力信号に応じて、ゲート駆動回路７４の出力端子７５にＩＧＢＴをゲート制御するための電圧が出力される。
【００２３】
駆動ロジックは、ターンオン開始時刻t0からゲートを充電するために、信号の振幅が０およびV_on（＞０）の２値を繰り返す複数パルスからなるオン信号を出力する。オン信号が０の期間であっても、０信号幅が短時間であり、ゲートの充電は継続するため、Ｖｇｅ波形は上昇を続ける。次に駆動ロジックは、時刻t1から放電を開始するため、振幅が０とV_off（＜０）の２値を繰り返す複数パルスからなるオフ信号を出力する。時刻t2からの再充電に関しては、駆動ロジックは、パルスではなく、一様なオン信号V_onを出力する。
【００２４】
図６は、上記動作を実現するための回路ブロック図である。パルス状のオン信号は、電源６２に直列接続したｎＭＯＳＦＥＴ８４とこれに並列接続したｐＭＯＳＦＥＴ８３に対し、駆動ロジック７１から制御信号が入力されることにより生成される。ｎＭＯＳＦＥＴ８４にオン信号が入力されるとｐＭＯＳＦＥＴ８３はオフとなり、ゲート電源６２によってターンオン外部抵抗４２に＋１５Ｖの電圧が印加される。ｎＭＯＳＦＥＴ８４にオフ信号が入力された場合は、ｐＭＯＳＦＥＴ８３はオンとなり、ターンオン外部抵抗４２は、ゲート電源６２と非接続となるとともにグランド電位側と導通するため、ターンオン外部抵抗４２に印加される電圧は０Ｖとなる。パルス状のオフ信号は、ゲート電源６１に直列接続したｎＭＯＳＦＥＴ８２とこれに並列接続したｐＭＯＳＦＥＴ８１に対し、駆動ロジック７１から制御信号が入力されることにより生成される。
【００２５】
本実施形態においても、実施形態１と同様のターンオン波形を実現することができ、振動の低減とターンオン損失増大抑制を両立することができる。
【００２６】
なお、上記実施形態１及び実施形態３では、ゲート駆動回路における主たる切替トランジスタとして、電流駆動に優れたｎｐｎトランジスタ５１とｐｎｐトランジスタ５２を用いたが、高速にオン・オフを切り替えるには、ｎｐｎトランジスタに代えてｎＭＯＳＦＥＴを、ｐｎｐトランジスタに代えてｐＭＯＳＦＥＴを用いるても良い。
（実施形態４）
本実施形態は、実施例１で説明したゲート駆動回路を、パワー半導体モジュールおよびインバータ装置などの電力変換装置に適用したものである。
【００２７】
ＳｉＣ-ＳＢＤを還流ダイオードに用いたモパワー半導体モジュールをインバータに適用すると、リカバリ損失がなくなり、かつターンオン損失も減少するため、インバータ全体の損失が低減し、効率が向上する。この利点を活用するため、図４に示したゲート駆動回路を用いる。すなわち、耐圧３３００Ｖ、定格電流１２００ＡのＩＧＢＴ３１およびＩＧＢＴ３３のターンオン動作において、前述したような充電期間、放電期間、再充電期間を設けたゲート駆動回路を適用することにより、ダイオード３２および３３の電圧振動を抑制でき、振動ピークを電源電圧１５００Ｖより低い８００Ｖ程度に低減することができる。これにより、電圧サージがなく、かつ電圧の急激な時間変化による影響も排除することが可能となり、高効率かつ高信頼の電力変換装置を実現することができる。
【００２８】
上記各実施形態においては、スイッチング素子の例としてｎチャネルＩＧＢＴを用いて説明したが、ｐチャネルＩＧＢＴでも同様である。その場合、充・放電のための電圧・電流は逆方向になるが、同様に、リンギングの低減とターンオン損失増大抑制の両立が可能となる。
【符号の説明】
【００２９】
３１、３３  ＩＧＢＴ
３２、３４  ＳｉＣ-ＳＢＤ
４１、４３  ゲート抵抗
５１  ｎｐｎトランジスタ
５２  ｐｎｐトランジスタ
５３、８２、８４  ｎチャネルＭＯＳＦＥＴ
８１、８３  ｐチャネルＭＯＳＦＥＴ
７１、７１１  駆動ロジック
７２  Ｖｇｅ，Ｉｇ検出回路
７３  Ｖｃｅ，Ｉｃ検出回路
７４  ゲート駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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