(57)【要約】【課題】隣接するワード線間におけるショート不良を防止する。【解決手段】Ｘ方向に並んで配置される複数のメモリセルＭＣと、複数のメモリセルを挟むように其々Ｘ方向に並んで配置され、Ｙ方向に延在する複数のワード線ＳＷＬと、複数のワード線ＳＷＬを制御するロウデコーダ２０を備える。ロウデコーダ２０は、メモリセルＭＣ１にアクセスする際にメモリセルＭＣを挟むワード線ＳＷＬ１，ＳＷＬ２の電位を非選択レベルから選択レベルとし、メモリセルＭＣ１に隣接するメモリセルＭＣ２にアクセスする際にメモリセルＭＣ２を挟むワード線ＳＷＬ２，ＳＷＬ３の電位を前記非選択レベルから前記選択レベルとする。本発明によれば、隣接するメモリセルがワード線を共有することから、ワード線のショート不良を防止することが可能となる。【選択図】図５
2014229333.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に並んで配置される複数のメモリセルと、
前記複数のメモリセルを挟むように其々前記第１の方向に並んで配置され、前記第１の方向と交差する第２の方向に延在する複数のワード線と、
前記複数のワード線を制御する制御回路と、を備え、
前記制御回路は、前記複数のメモリセルのうちの第１のメモリセルにアクセスする際に前記複数のワード線のうち前記第１のメモリセルを挟む第１及び第２のワード線の電位を非選択レベルから選択レベルとし、前記第１のメモリセルに隣接する第２のメモリセルにアクセスする際に前記第２のメモリセルを挟む前記第２のワード線及び第３のワード線の電位を前記非選択レベルから前記選択レベルとすることを特徴とする半導体装置。
【請求項２】
前記制御回路は、前記複数のメモリセルのうち、前記第１のメモリセルに隣接する前記第２のメモリセルとは反対側の第３のメモリセルにアクセスする際に前記第３のメモリセルを挟む前記第１のワード線及び第４のワード線の電位を前記非選択レベルから前記選択レベルとすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のメモリセルのそれぞれは、直列接続された選択回路及び記憶素子を含み、
前記選択回路は、並列接続された第１及び第２のセルトランジスタを含み、
前記第１のセルトランジスタの制御電極は、当該メモリセルを挟む２本のワード線の一方に接続され、
前記第２のセルトランジスタの制御電極は、前記２本のワード線の他方に接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２のセルトランジスタは、いずれも縦型構造を有するＭＯＳトランジスタであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記記憶素子は、可変抵抗素子であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記選択レベルは前記ＭＯＳトランジスタのしきい値を超える電位であり、前記非選択レベルは前記ＭＯＳトランジスタのしきい値を超えない電位であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御回路は、前記第１のメモリセルにアクセスする際に前記第３及び第４のワード線の電位を前記非選択レベルから逆バイアスレベルとすることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記非選択レベルは、前記逆バイアスレベルと前記選択レベルとの間の電位であることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、隣接する２つのメモリセルが１つのワード線を共有するタイプの半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置においては、チップ面積の縮小を目的として、縦型構造を有するトランジスタが用いられることがある（特許文献１参照）。縦型構造を有するトランジスタは、一般的なプレーナ型のトランジスタとは異なり、シリコン基板の主面に対して垂直に延在するチャネル領域を有し、その周囲がゲート電極で覆われた構造を有している。このため、ソース領域、ドレイン領域及びゲート電極をシリコン基板上のほぼ同一平面上に配置することができるため、プレーナ型のトランジスタに比べて占有面積を縮小することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２５８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、縦型構造を有するトランジスタを高密度にアレイ状に配置すると、隣接するワード線間の絶縁分離が困難となり、ショート不良が発生することがあった。このような問題は、縦型構造を有するトランジスタを用いた半導体装置に限らず、隣接するワード線間の絶縁分離が困難である半導体装置において共通に生じる問題である。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、第１の方向に並んで配置される複数のメモリセルと、前記複数のメモリセルを挟むように其々前記第１の方向に並んで配置され、前記第１の方向と交差する第２の方向に延在する複数のワード線と、前記複数のワード線を制御する制御回路と、を備え、前記制御回路は、前記複数のメモリセルのうちの第１のメモリセルにアクセスする際に前記複数のワード線のうち前記第１のメモリセルを挟む第１及び第２のワード線の電位を非選択レベルから選択レベルとし、前記第１のメモリセルに隣接する第２のメモリセルにアクセスする際に前記第２のメモリセルを挟む前記第２のワード線及び第３のワード線の電位を前記非選択レベルから前記選択レベルとすることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、隣接するメモリセルがワード線を共有することから、ワード線のショート不良を防止することが可能となる。
【図面の簡単な説明】
【０００７】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】メモリセルアレイ１１の基本構成を説明するための模式図である。
【図３】ワード線及びビット線を階層化した例によるメモリセルアレイ１１の構造を説明するための模式図である。
【図４】ロウアドレスＲａｄｄのアドレス割り付けを説明するための図である。
【図５】メモリセルアレイ１１の回路構成を説明するための回路図である。
【図６】図５に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、（ａ）はＸ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図、（ｂ）はＹ方向（サブワード線ＳＷＬの延在方向）に切断した場合の断面図を示している。
【図７】ロウデコーダ２０の主要部の構成を示すブロック図である。
【図８】ＦＸ発生回路５１の回路図である。
【図９】ＦＸ発生回路５１の真理値表である。
【図１０】ロウプリデコーダ５２の回路図である。
【図１１】ロウプリデコーダ５２の真理値表である。
【図１２】メインワードドライバ５６の主要部の構成を示す回路図である。
【図１３】本発明の第１の実施形態によるメモリセルアレイ１１の構造を説明するための模式図である。
【図１４】本発明の第１の実施形態によるメモリセルアレイ１１の構造を説明するための模式図である。
【図１５】（ａ）はサブワードドライバＳＷＤＡ０の回路図であり、（ｂ）はサブワードドライバＳＷＤＭＡＸの回路図である。
【図１６】メモリセルアレイ１１の一部をより詳細に示す回路図である。
【図１７】半導体装置１０の動作を説明するためのタイミング図である。
【図１８】本発明の第２の実施形態によるメモリセルアレイ１１の構造を説明するための模式図である。
【図１９】ロウデコーダ２０ａの主要部の構成を示すブロック図である。
【図２０】ＦＸ発生回路６１の回路図である。
【図２１】ＦＸ発生回路６１の真理値表である。
【図２２】追加ＦＸ制御回路６７の回路図である。
【図２３】追加ＦＸ制御回路６７の真理値表である。
【図２４】（ａ）はゲート回路Ｇ１〜Ｇ７の回路図であり、（ｂ）はゲート回路Ｇ０（Ｏ）の回路図であり、（ｃ）はゲート回路Ｇ０（Ｅ）の回路図であり、（ｄ）はゲート回路Ｇ５１２の回路である。
【図２５】本発明の第３の実施形態によるメモリセルアレイ１１の構造を説明するための模式図である。
【図２６】ロウデコーダ２０ｂの主要部の構成を示すブロック図である。
【図２７】ＦＸ発生回路７１の回路図である。
【図２８】ＦＸドライバ７７の回路図である。
【図２９】ＦＸドライバ７７の真理値表である。
【図３０】ロウプリデコーダ７２の回路図であり、（ａ）はプリデコード信号Ｒ３Ａ０〜３を生成する回路部分を示し、（ｂ）はプリデコード信号Ｒ３Ｂ０〜３を生成する回路部分を示している。
【図３１】（ａ）はゲート回路Ｇ０ａ，Ｇ１ａ，Ｇ２〜Ｇ７の回路図であり、（ｂ）はゲート回路Ｇ０の回路図であり、（ｃ）はゲート回路Ｇ１の回路である。
【図３２】第３の実施形態におけるメモリセルアレイ１１の一部をより詳細に示す回路図である。
【図３３】第３の実施形態による半導体装置１０の動作を説明するためのタイミング図である。
【図３４】本発明の第４の実施形態による半導体装置の主要部の構成を示すブロック図である。
【発明を実施するための形態】
【０００８】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【０００９】
図１は、本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【００１０】
本実施形態による半導体装置１０はＲｅＲＡＭ（Resistive RAM）であり、ＮＡＮＤ型フラッシュメモリとの互換性を確保すべく、ＮＡＮＤ型フラッシュメモリに準じたインターフェースを有している。但し、本発明の適用対象がＲｅＲＡＭに限定されるものではなく、ＰＣＲＡＭ（Phase Change RAM）、ＳＴＴＲＡＭ（Spin Transfer Torque RAM）など他の種類の抵抗変化型メモリデバイスに適用することも可能であるし、抵抗変化型メモリデバイス以外のメモリデバイスに適用することも可能である。また、本発明による半導体装置がＮＡＮＤ型フラッシュメモリのインターフェースを採用することも必須でない。
【００１１】
図１に示すように、本実施形態による半導体装置１０はメモリセルアレイ１１を備えている。メモリセルアレイ１１は複数のバンクに分割されていても構わない。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１２】
上述の通り、本実施形態による半導体装置１０はＮＡＮＤ型フラッシュメモリのインターフェースを有しているため、図１に示すように、チップイネーブル信号ＣＥＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥＢ、リードイネーブル信号ＲＥＢ及びライトプロテクト信号ＷＰＢが入力されるコマンドディテクタ１２と、コマンド・アドレス・データＩ／Ｏ０〜Ｉ／Ｏ７の入出力を行うＩ／Ｏコントロール回路１３を備えている。尚、末尾がＢである信号は、ローアクティブな信号であることを意味する。
【００１３】
コマンドディテクタ１２は、入力された上記の信号をデコードすることによってコマンドの内容を解析し、その結果に基づいてＩ／Ｏコントロール回路１３及び制御ロジック回路１４を制御する。具体的には、コマンドディテクタ１２によって解析されたコマンドの内容がコマンド入力期間であることを示している場合には、Ｉ／Ｏコントロール回路１３に入力されたコマンド（Ｉ／Ｏ０〜Ｉ／Ｏ７）がコマンドレジスタ１５にラッチされ、制御ロジック回路１４に供給される。制御ロジック回路１４は、コマンドディテクタ１２及びコマンドレジスタ１５を介して入力されたコマンドに基づき、アレイコントロール回路１６及びステータスレジスタ１７を制御するとともに、トランジスタＴを制御することによって、レディ・ビジー信号ＲＹ／ＢＹを生成する。
【００１４】
一方、コマンドディテクタ１２によって解析されたコマンドの内容がアドレス入力期間であることを示している場合には、Ｉ／Ｏコントロール回路１３に入力されたアドレス（Ｉ／Ｏ０〜Ｉ／Ｏ７）がアドレスレジスタ１８にラッチされる。アドレスレジスタ１８にラッチされたアドレスのうち、ロウアドレスＲａｄｄについてはロウアドレスバッファ１９を介してロウデコーダ２０に供給され、カラムアドレスＣａｄｄについてはカラムアドレスバッファ２１を介してカラムデコーダ２２に供給される。
【００１５】
ロウデコーダ２０はメモリセルアレイ１１に対してロウアクセスを行う回路であり、カラムデコーダ２２はメモリセルアレイ１１に対してカラムアクセスを行う回路である。メモリセルアレイ１１に対するカラムアクセスには、カラムデコーダ２２の他、センスアンプ回路２３、ライトバッファ回路２４、ベリファイ判定回路２５及びデータレジスタ２６も用いられる。そして、リード動作時においては、メモリセルアレイ１１からデータレジスタ２６に読み出されたリードデータがＩ／Ｏコントロール回路１３を介して外部に出力され、ライト動作時においては、外部からＩ／Ｏコントロール回路１３を介して入力されたライトデータがデータレジスタ２６を介してメモリセルアレイ１１に書き込まれる。
【００１６】
図２は、メモリセルアレイ１１の基本構成を説明するための模式図である。
【００１７】
図２に示すように、メモリセルアレイ１１内においては複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にメモリセルＭＣが配置されている。１つのワード線ＷＬによって選択される複数のメモリセルＭＣは、いわゆる「ページ」を構成し、リード／ライト動作はページ単位で行われる。特に限定されるものではないが、１ページの容量は例えば５１２バイトである。また、いくつかのページは１つの「ブロック」を構成し、イレース動作はブロック単位で行われる。
【００１８】
図２に示す例では、メモリセルアレイ１１のＹ方向における全幅に亘ってワード線ＷＬが延在し、メモリセルアレイ１１のＸ方向における全幅に亘ってビット線ＢＬが延在している。このような構成を採用すると、ワード線ＷＬ及びビット線ＢＬの寄生容量が大きくなり、アクセス速度が低下するおそれがある。このため、実際にはワード線ＷＬ及びビット線ＢＬを階層化することにより、１本のワード線ＷＬ及び１本のビット線ＢＬに接続されるメモリセルＭＣの数を低減させることが好ましい。
【００１９】
図３は、ワード線及びビット線を階層化した例によるメモリセルアレイ１１の構造を説明するための模式図である。
【００２０】
図３に示す例では、ワード線が上位のメインワード線ＭＷＬと下位のサブワード線ＳＷＬに階層化されているとともに、ビット線が上位のグローバルビット線ＧＢＬと下位のローカルビット線ＬＢＬに階層化されている。メモリセルＭＣは、サブワード線ＳＷＬとローカルビット線ＬＢＬの交点に配置される。
【００２１】
詳細については後述するが、メインワード線ＭＷＬと下位のサブワード線ＳＷＬとの間にはサブワードドライバＳＷＤが介在しており、メインワード信号とサブワード選択信号との組み合わせに応じて、１又は２以上のサブワード線ＳＷＬが活性化される。また、グローバルビット線ＧＢＬと下位のローカルビット線ＬＢＬとの間には階層スイッチＳＥＬが介在しており、１つのグローバルビット線ＧＢＬに対して１つの下位のローカルビット線ＬＢＬが接続される。
【００２２】
また、図３に示す例では、いくつかのブロックが１つの「マット」を構成している。詳細については後述するが、マットの選択はロウアドレスＲａｄｄの上位ビットを用いて行われる。本実施形態では階層スイッチＳＥＬがマット単位で設けられており、したがって、階層スイッチＳＥＬの選択は、ロウアドレスＲａｄｄの上位ビットからなるマットアドレスＭＡに基づいて行われる。
【００２３】
図４は、ロウアドレスＲａｄｄのアドレス割り付けを説明するための図である。
【００２４】
図４に示すように、本実施形態においては、ロウアドレスＲａｄｄがビットＲａｄｄ０〜１１からなる１２ビット構成である。このうち、ビットＲａｄｄ９〜１１からなる３ビットはマットアドレスＭＡであり、図３に示したメモリマットの選択に用いられる。本実施形態では１つのメモリセルアレイ１１が８つのメモリマットＭＡＴ０〜ＭＡＴ７に分割されており、そのいずれかがマットアドレスＭＡに基づいて選択されることになる。
【００２５】
また、ビットＲａｄｄ５〜８からなる４ビットはブロックアドレスＢＡであり、選択されたメモリマット内におけるブロックの選択に用いられる。本実施形態では１つのメモリマットが１６個のブロックＢＬＫ０〜ＢＬＫ１５に分割されており、そのいずれかがブロックアドレスＢＡに基づいて選択されることになる。
【００２６】
さらに、ビットＲａｄｄ０〜４からなる５ビットはページアドレスＰＡであり、選択されたブロック内におけるページの選択に用いられる。本実施形態では１つのブロックが３２個のページに分割されており、そのいずれかがページアドレスＰＡに基づいて選択されることになる。尚、ビットＲａｄｄ０〜４のうち、上位のビットＲａｄｄ３，４はメインワード信号の生成に用いられ、下位のビットＲａｄｄ０〜２はサブワード選択信号（ＦＸ）の生成に用いられる。
【００２７】
次に、メモリセルアレイ１１の回路構成及びデバイス構造について詳細に説明する。
【００２８】
図５は、メモリセルアレイ１１の回路構成を説明するための回路図である。
【００２９】
図５に示すメモリセルアレイ１１は、１つのメモリセルＭＣ（ＭＣ０，ＭＣ１・・・）に２本のサブワード線ＳＷＬが割り当てられた構成を有している。メモリセルＭＣは、対応するローカルビット線ＬＢＬ（ＬＢＬ０，ＬＢＬ１・・・）とソース線ＳＬとの間に直列接続された可変抵抗素子Ｒ及び選択回路ＴＲからなり、選択回路ＴＲは並列接続された２つのセルトランジスタＴＲ１，ＴＲ２からなる。セルトランジスタＴＲ１，ＴＲ２はＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極は当該メモリセルＭＣを挟む２つのサブワード線ＳＷＬ（ＳＷＬ０，ＳＷＬ１・・・）にそれぞれ接続されている。
【００３０】
例えば、図５に示すメモリセルＭＣ０は、サブワード線ＳＷＬ０，ＳＷＬ１に挟まれた位置に設けられ、一方のセルトランジスタＴＲ１のゲート電極はサブワード線ＳＷＬ０に接続され、他方のセルトランジスタＴＲ２のゲート電極はサブワード線ＳＷＬ１に接続されている。そして、メモリセルＭＣ０に隣接するメモリセルＭＣ１については、一方のセルトランジスタＴＲ１のゲート電極がサブワード線ＳＷＬ１に接続され、他方のセルトランジスタＴＲ２のゲート電極がサブワード線ＳＷＬ２に接続された構成を有している。
【００３１】
このように、各メモリセルＭＣは自身を挟む２本のサブワード線ＳＷＬによって選択される。そして、各サブワード線ＳＷＬは、両側に位置する２つのメモリセルＭＣに対して共有されることになる。
【００３２】
図６は、図５に示すメモリセルアレイ１１のデバイス構造を説明するための図であり、（ａ）はＸ方向（ローカルビット線ＬＢＬの延在方向）に切断した場合の断面図、（ｂ）はＹ方向（サブワード線ＳＷＬの延在方向）に切断した場合の断面図を示している。
【００３３】
図６（ａ）に示すように、メモリセルＭＣの選択回路ＴＲは、縦型構造のＭＯＳトランジスタによって構成される。縦型構造のＭＯＳトランジスタは、シリコン基板３０の主面に対して垂直に延在するシリコンピラー３１と、シリコンピラー３１の上部及び下部にそれぞれ設けられたソース／ドレイン領域３２，３３と、ゲート絶縁膜３４を介してシリコンピラー３１の側面を覆うゲート電極、すなわちサブワード線ＳＷＬによって構成されている。かかる構成により、シリコンピラー３１を挟む２つのサブワード線ＳＷＬが活性化すると、シリコンピラー３１の両側面にチャネルが形成されることになる。
【００３４】
上部のソース／ドレイン領域３２は、可変抵抗素子Ｒを介して対応するローカルビット線ＬＢＬに接続されている。図６（ａ），（ｂ）に示すように、可変抵抗素子Ｒは上部電極４１及び下部電極４２に挟まれており、上部電極４１はビット線コンタクト４３を介してローカルビット線ＬＢＬに接続され、下部電極４２はセルコンタクト４４を介してソース／ドレイン領域３２に接続されている。
【００３５】
一方、下部のソース／ドレイン領域３３は、シリコン基板３０に埋め込まれたソース線ＳＬに接続されている。図６（ａ），（ｂ）に示すように、ソース線ＳＬは、Ｘ方向及びＹ方向に配列された多数のメモリセルＭＣに対して共有されている。
【００３６】
可変抵抗素子Ｒは、順方向に電流を流すと、つまりローカルビット線ＬＢＬ側からソース線ＳＬ側に電流を流すと低抵抗化し、逆方向に電流を流すと、つまりソース線ＳＬ側からローカルビット線ＬＢＬ側に電流を流すと高抵抗化する特性を有している。可変抵抗素子Ｒが低抵抗化した状態は「セット状態」と呼ばれ、例えば論理値「１」が割り当てられる。逆に、可変抵抗素子Ｒが高抵抗化した状態は「リセット状態」と呼ばれ、例えば論理値「０」が割り当てられる。可変抵抗素子Ｒをリセット状態からセット状態（０→１）に遷移させる動作は「セットライト動作」と呼ばれ、可変抵抗素子Ｒをセット状態からリセット状態（１→０）に遷移させる動作は「リセットライト動作」と呼ばれる。
【００３７】
このような特性を得ることが可能な可変抵抗素子Ｒの材料としては、Ａｌ，Ｈｆ，Ｎｉ，Ｃｏ，Ｔａ，Ｚｒ，Ｗ，Ｔｉ，Ｃｕ，Ｖ，Ｚｎ，Ｎｂの少なくとも何れか１つの金属の酸化物あるいは酸窒化物が挙げられる。一例として、可変抵抗素子ＲとしてＨｆ酸化物の薄膜を用い、これをＴａからなる上部電極４１とＴｉＮからなる下部電極４２で挟み込んだ構成を採用することができる。
【００３８】
セットライト動作は、ローカルビット線ＬＢＬに高電位、ソース線ＳＬに低電位を与えるとともに、対象となるメモリセルＭＣを挟む２つのサブワード線ＳＷＬを選択することにより行う。これにより、可変抵抗素子Ｒには順方向に電流が流れることから、可変抵抗素子Ｒが低抵抗化する。一方、リセットライト動作は、ローカルビット線ＬＢＬに低電位、ソース線ＳＬに高電位を与えるとともに、対象となるメモリセルＭＣを挟む２つのサブワード線ＳＷＬを選択することにより行う。これにより、可変抵抗素子Ｒには逆方向に電流が流れることから、可変抵抗素子Ｒが高抵抗化する。尚、この様な可変抵抗素子Ｒを、抵抗変化させる電流の向きが双方向であることからバイポーラ型と呼ぶが、本発明はそれに限らず、抵抗変化させる電流の向きが同一方向（電流の大きさは異なる）とするユニポーラ型にも適用可能である。
【００３９】
特に限定されるものではないが、本実施形態においてはリセットライト動作がブロック単位で行われる。これは、ＮＡＮＤ型のフラッシュメモリとの互換性を確保するためである。ブロック単位で行うリセットライト動作は、「ブロック消去」と呼ばれ、ブロック消去コマンドに応答して実行される。各ページに対するデータの書き込みは、当該ブロックをブロック消去することにより全てのメモリセルＭＣのデータを「０」とした後、「１」を書き込む必要のあるメモリセルＭＣに対して選択的にセットライト動作を行うことによって完了する。
【００４０】
一方、メモリセルＭＣに書き込まれたデータの読み出し（リード動作）は、セットライト動作と同様、ローカルビット線ＬＢＬに高電位、ソース線ＳＬに低電位を与えるとともに、対象となるメモリセルＭＣを挟む２つのサブワード線ＳＷＬを選択することにより行う。但し、リード動作においては、リード対象となるメモリセルＭＣの可変抵抗素子Ｒがセットライト（低抵抗化）されないよう、メモリセルＭＣに流れる電流量についてはセットライト動作時に比べて十分に小さく設定される。
【００４１】
ここで、図６（ａ）に示すメモリセルＭＣ３に対してリード動作を行うケースを考えると、ローカルビット線ＬＢＬ０に高電位、ソース線ＳＬに低電位を与えた状態で、サブワード線ＳＷＬ３，ＳＷＬ４を選択することにより、メモリセルＭＣ３にリード電流Ｉｒを流せばよい。しかしながら、サブワード線ＳＷＬ３，ＳＷＬ４が選択されると、隣接するメモリセルＭＣ２，ＭＣ４にも部分的にチャネルが形成されるため、これらメモリセルＭＣ２，ＭＣ４に不必要なリード電流Ｉｒ'が流れてしまう。このような不必要なリード電流Ｉｒ'は、本来必要な信号成分に対するノイズとなるが、サブワード線ＳＷＬの選択電位をある程度低く設定すれば、リード動作時におけるＳ／Ｎ比は十分に確保することが可能である。
【００４２】
図７は、ロウデコーダ２０の主要部の構成を示すブロック図である。
【００４３】
図７に示すように、ロウデコーダ２０は、ＦＸ発生回路５１、ロウプリデコーダ５２〜５４及びマット選択回路５５を含んでいる。ＦＸ発生回路５１は、ロウアドレスＲａｄｄのビットＲａｄｄ０〜２を受け、これに基づいてサブワード選択信号ＦＸＡ０〜３，ＦＸＢ０〜３及びマックス信号ＭＡＸ０を生成する回路である。サブワード選択信号ＦＸＡ０〜３，ＦＸＢ０〜３は後述するサブワードドライバに供給され、マックス信号ＭＡＸ０はロウプリデコーダ５２に供給される。
【００４４】
図８はＦＸ発生回路５１の回路図であり、図９はその真理値表である。
【００４５】
図８及び図９に示すように、ＦＸ発生回路５１は、ビットＲａｄｄ０〜２の値に応じて、サブワード選択信号ＦＸＡ０〜３，ＦＸＢ０〜３のいずれか２ビットを活性化させる。例えば、ビットＲａｄｄ０〜２の値が最小値である「０００ｂ」である場合はサブワード選択信号ＦＸＡ０，ＦＸＢ０が活性化し、ビットＲａｄｄ０〜２の値が「００１ｂ」である場合はサブワード選択信号ＦＸＢ０，ＦＸＡ１が活性化する。そして、ビットＲａｄｄ０〜２の値が最大値である「１１１ｂ」である場合はサブワード選択信号ＦＸＡ０，ＦＸＢ３が活性化するとともに、マックス信号ＭＡＸ０が活性化する。上述の通り、マックス信号ＭＡＸ０はロウプリデコーダ５２に供給される。
【００４６】
図１０はロウプリデコーダ５２の回路図であり、図１１はその真理値表である。
【００４７】
図１０及び図１１に示すように、ロウプリデコーダ５２は、ビットＲａｄｄ３，４の値及びマックス信号ＭＡＸ０に応じて、プリデコード信号Ｒ３Ａ０〜３，Ｒ３Ｂ０〜３及びマックス信号ＭＡＸ１のいずれか２ビットを活性化させる。具体的には、ビットＲａｄｄ３，４の値をｊとすると、マックス信号ＭＡＸ０がローレベル（＝０）である場合には、プリデコード信号Ｒ３Ａｊ，Ｒ３Ｂｊが活性化する。これに対し、マックス信号ＭＡＸ０がハイレベル（＝１）である場合には、プリデコード信号Ｒ３Ｂｊ，Ｒ３Ａ（ｊ＋１）が活性化する。但し、ビットＲａｄｄ３，４の値が最大値である「１１ｂ」であり、且つ、マックス信号ＭＡＸ０がハイレベル（＝１）である場合には、プリデコード信号Ｒ３Ｂ３及びマックス信号ＭＡＸ１が活性化する。図７に示すように、マックス信号ＭＡＸ１はロウプリデコーダ５３に供給される。
【００４８】
ロウプリデコーダ５３は、図１０に示したロウプリデコーダ５２と同様の回路構成を有しており、ビットＲａｄｄ５，６の値及びマックス信号ＭＡＸ１に応じて、プリデコード信号Ｒ５Ａ０〜３，Ｒ５Ｂ０〜３及びマックス信号ＭＡＸ２のいずれか２ビットを活性化させる。具体的には、ビットＲａｄｄ５，６の値をｋとすると、マックス信号ＭＡＸ１がローレベル（＝０）である場合には、プリデコード信号Ｒ５Ａｋ，Ｒ５Ｂｋが活性化する。これに対し、マックス信号ＭＡＸ１がハイレベル（＝１）である場合には、プリデコード信号Ｒ５Ｂｋ，Ｒ５Ａ（ｋ＋１）が活性化する。但し、ビットＲａｄｄ５，６の値が最大値である「１１ｂ」であり、且つ、マックス信号ＭＡＸ１がハイレベル（＝１）である場合には、プリデコード信号Ｒ５Ｂ３及びマックス信号ＭＡＸ２が活性化する。図７に示すように、マックス信号ＭＡＸ２はロウプリデコーダ５４に供給される。
【００４９】
ロウプリデコーダ５４も、図１０に示したロウプリデコーダ５２と同様の回路構成を有しており、ビットＲａｄｄ７，８の値及びマックス信号ＭＡＸ２に応じて、プリデコード信号Ｒ７Ａ０〜３，Ｒ７Ｂ０〜３及びマックス信号ＭＡＸ３のいずれか２ビットを活性化させる。具体的には、ビットＲａｄｄ７，８の値をｌとすると、マックス信号ＭＡＸ２がローレベル（＝０）である場合には、プリデコード信号Ｒ７Ａｌ，Ｒ７Ｂｌが活性化する。これに対し、マックス信号ＭＡＸ２がハイレベル（＝１）である場合には、プリデコード信号Ｒ７Ｂｌ，Ｒ７Ａ（ｌ＋１）が活性化する。但し、ビットＲａｄｄ７，８の値が最大値である「１１ｂ」であり、且つ、マックス信号ＭＡＸ２がハイレベル（＝１）である場合には、プリデコード信号Ｒ７Ｂ３及びマックス信号ＭＡＸ３が活性化する。図７に示すように、マックス信号ＭＡＸ３はメインワードドライバ５６に供給される。
【００５０】
マット選択回路５５はロウアドレスＲａｄｄのビットＲａｄｄ９〜１１（マットアドレスＭＡ）を受け、これに基づいてマット選択信号ＭＡＴｅｎ０〜ＭＡＴｅｎ７のいずれかを活性化させる。
【００５１】
ロウプリデコーダ５２〜５４及びマット選択回路５５の出力信号は、図７に示すメインワードドライバ５６に供給される。メインワードドライバ５６には、図１２に示すドライバ回路が多数含まれており、プリデコード信号Ｒ３Ａｊ，Ｒ３Ｂｊ（ｊ＝０〜３），Ｒ５Ａｋ，Ｒ５Ｂｋ（ｋ＝０〜３），Ｒ７Ａｌ，Ｒ７Ｂｌ（ｌ＝０〜３）及びマット選択信号ＭＡＴｅｎｐ（ｐ＝０〜７）に基づいて、２本のメインワード信号ＭＷＬｐＡｍ，ＭＷＬｐＢｍ（ｍ＝０〜６３）を活性化させる。
【００５２】
図１３及び図１４は、メモリマットＭＡＴ０におけるサブワードドライバＳＷＤとサブワード線ＳＷＬとの関係を示すブロック図であり、本発明の第１の実施形態に相当する。
【００５３】
図１３及び図１４に示すように、１つのメモリマットには、サブワードドライバＳＷＤＡ０〜６３，ＳＷＤＢ０〜６３，ＳＷＤＭＡＸが割り当てられる。このうち、サブワードドライバＳＷＤＡ０〜６３，ＳＷＤＭＡＸについては当該メモリマットから見て一方側（図１３及び図１４では下側）に配置され、サブワードドライバＳＷＤＢ０〜６３については当該メモリマットから見て他方側（図１３及び図１４では上側）に配置される。
【００５４】
サブワードドライバＳＷＤＡ０〜６３は、それぞれメインワード信号ＭＷＬ０Ａ０〜６３によって活性化され、サブワード選択信号ＦＸＡ０〜３に基づいて対応するサブワード線ＳＷＬを駆動する。サブワードドライバＳＷＤＡ０〜６３によって駆動されるサブワード線ＳＷＬには、末尾に偶数番の符号が付されている。同様に、サブワードドライバＳＷＤＢ０〜６３は、それぞれメインワード信号ＭＷＬ０Ｂ０〜６３によって活性化され、サブワード選択信号ＦＸＢ０〜３に基づいて対応するサブワード線ＳＷＬを駆動する。サブワードドライバＳＷＤＢ０〜６３によって駆動されるサブワード線ＳＷＬには、末尾に奇数番の符号が付されている。
【００５５】
これに対し、サブワードドライバＳＷＤＭＡＸは、対応するマックス信号ＭＡＸ４０によって活性化され、メモリマットＭＡＴ０に属する最後のサブワード線ＳＷＬ５１２を駆動する。
【００５６】
図１３及び図１４に示すように、隣接する２本のサブワード線ＳＷＬ間には、メモリセルＭＣが配置されている。これにより、例えばメモリセルＭＣ０を選択する場合にはサブワード線ＳＷＬ０，ＳＷＬ１が活性化され、メモリセルＭＣ５１１を選択する場合にはサブワード線ＳＷＬ５１１，ＳＷＬ５１２が活性化される。このように、１つのメモリマットには、５１３本のサブワード線ＳＷＬが割り当てられ、最後のサブワード線ＳＷＬ５１２だけがサブワードドライバＳＷＤＭＡＸによって活性化される。
【００５７】
図１５（ａ）はサブワードドライバＳＷＤＡ０の回路図であり、図１５（ｂ）はサブワードドライバＳＷＤＭＡＸの回路図である。
【００５８】
図１５（ａ）に示すように、サブワードドライバＳＷＤＡ０は、一方の入力ノードにメインワード信号ＭＷＬ０Ａ０が共通に入力され、他方の入力ノードにそれぞれサブワード選択信号ＦＸＡ０〜ＦＸＡ３が入力されるＡＮＤゲート回路Ｇ０，２，４，６からなる。かかる構成により、メインワード信号ＭＷＬ０Ａ０が活性化すると、サブワード選択信号ＦＸＡ０〜ＦＸＡ３に基づいてサブワード線ＳＷＬ０，２，４，６のいずれかが選択される。
【００５９】
サブワードドライバＳＷＤＡ１〜６３についても、メインワード信号ＭＷＬ０Ａ０の代わりにそれぞれ対応するメインワード信号ＭＷＬ０Ａ１〜６３が入力される他は、図１５（ａ）に示すサブワードドライバＳＷＤＡ０と同じ回路構成を有している。また、サブワードドライバＳＷＤＢ０〜６３については、メインワード信号ＭＷＬ０Ａ０の代わりにそれぞれ対応するメインワード信号ＭＷＬ０Ｂ０〜６３が入力され、サブワード選択信号ＦＸＡ０〜ＦＸＡ３の代わりにサブワード選択信号ＦＸＢ０〜ＦＸＢ３が入力される他は、図１５（ａ）に示すサブワードドライバＳＷＤＡ０と同じ回路構成を有している。
【００６０】
また、図１５（ｂ）に示すように、サブワードドライバＳＷＤＭＡＸは、一方の入力ノードにマックス信号ＭＡＸ４０が入力され、他方の入力ノードが活性レベルに固定された
ＡＮＤゲート回路Ｇ５１２からなる。かかる構成により、これらの信号が活性化すると、サブワード線ＳＷＬ５１２が選択される。
【００６１】
図１６は、メモリセルアレイ１１の一部をより詳細に示す回路図であり、サブワード線ＳＷＬ０〜ＳＷＬｎとローカルビット線ＬＢＬ０〜ＬＢＬｍが交差する領域が示されている。
【００６２】
図１６に示すように、各サブワード線ＳＷＬ０〜ＳＷＬｎは、サブワードドライバに含まれるゲート回路Ｇ０〜Ｇｎによって駆動される。各ゲート回路Ｇ０〜Ｇｎには、上述の通り、対応するメインワード信号ＭＷＬ０Ａ０，ＭＷＬ０Ｂ０・・・及び対応するサブワード選択信号ＦＸＡ０〜ＦＸＡ３，ＦＸＢ０〜ＦＸＢ３が供給される。一方、ローカルビット線ＬＢＬ０〜ＬＢＬｍは、階層スイッチＳＥＬを介してそれぞれ対応するグローバルビット線ＧＢＬ０〜ＧＢＬｍに接続される。
【００６３】
図１６には、サブワード線ＳＷＬ２，ＳＷＬ３によって選択されるいくつかのメモリセルＭＣが図示されている。そして、サブワード線ＳＷＬ２，ＳＷＬ３が選択されると、これらメモリセルＭＣはそれぞれ対応するローカルビット線ＬＢＬ０〜ＬＢＬｍに接続され、さらに、階層スイッチＳＥＬを介してそれぞれ対応するグローバルビット線ＧＢＬ０〜ＧＢＬｍに接続されることになる。グローバルビット線ＧＢＬ０〜ＧＢＬｍは、図１に示したセンスアンプ回路２３及びライトバッファ回路２４に接続されており、これによりメモリセルＭＣに対するリード動作及びライト動作が実行される。
【００６４】
図１７は、本実施形態による半導体装置１０の動作を説明するためのタイミング図である。
【００６５】
図１７に示す例では、外部からプログラムコマンドＰＲＯＧ及びロウアドレスＲａｄｄｋが入力されている。ロウアドレスＲａｄｄｋとは、サブワード線ＳＷＬｋを指定するアドレスである。また、プログラムコマンドＰＲＯＧとは、ロウアドレスＲａｄｄによって指定されるページを構成する任意のメモリセルＭＣに対してセットライト動作を行うためのコマンドであり、本例ではローカルビット線ＬＢＬ０に対応するメモリセルＭＣにはセットライト動作を実行し、ローカルビット線ＬＢＬ１に対応するメモリセルＭＣにはセットライト動作を実行しない例を示している。図１７に示すように、セットライト動作を実行するメモリセルＭＣに対しては、対応するローカルビット線ＬＢＬをハイレベルとし、セットライト動作を実行しないメモリセルＭＣに対しては、対応するローカルビット線ＬＢＬをローレベルとすればよい。セットライト動作時においては、ソース線ＳＬはローレベルである。
【００６６】
そして、本実施形態では、サブワード線ＳＷＬｋを指定するロウアドレスＲａｄｄｋが入力された場合、サブワード線ＳＷＬｋとサブワード線ＳＷＬｋ＋１が活性化する。これにより、これら２本のサブワード線ＳＷＬｋ，ＳＷＬｋ＋１に挟まれたメモリセルＭＣ（ＭＣｋ）に含まれるセルトランジスタがオンし、セットライト電流を流すことが可能となる。かかる動作は、セットライト動作時だけでなく、リセットライト動作時やリード動作時においても同様であり、いずれの場合も選択すべきメモリセルＭＣを挟む２本のサブワード線ＳＷＬｋ，ＳＷＬｋ＋１を活性化することになる。
【００６７】
例えばロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が「０００００００００ｂ」である場合（ｋ＝０）、メインワード信号ＭＷＬ０Ａ０，ＭＷＬ０Ｂ０及びサブワード選択信号ＦＸＡ０，ＦＸＢ０が活性化するため、図１３に示したサブワード線ＳＷＬ０，ＳＷＬ１がハイレベルに駆動され、これらに挟まれたメモリセルＭＣ０が選択される。
【００６８】
これに対し、ロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が「００００００１１１ｂ」である場合（ｋ＝７）には、マックス信号ＭＡＸ０が活性化するため、ビットＲａｄｄ３，４の値が「００ｂ」であっても、メインワード信号ＭＷＬ０Ａ１，ＭＷＬ０Ｂ０が活性化する。その結果、図１３に示したサブワード線ＳＷＬ７，ＳＷＬ８がハイレベルに駆動され、これらに挟まれたメモリセルＭＣ７が選択される。このように、サブワードドライバＳＷＤの境界に位置するメモリセルＭＣを選択する場合には、マックス信号ＭＡＸ０の活性化により、活性化するサブワードドライバＳＷＤのペアが切り替わる。
【００６９】
さらに、ロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が「１１１１１１１１１ｂ」である場合（ｋ＝５１１）には、マックス信号ＭＡＸ０〜ＭＡＸ３が活性化する。その結果、メインワード信号ＭＷＬ０Ｂ６３とマックス信号ＭＡＸ４０が活性化し、図１４に示したサブワード線ＳＷＬ５１１，ＳＷＬ５１２がハイレベルに駆動され、これらに挟まれたメモリセルＭＣ５１１が選択される。このように、メモリマットの最後に位置するメモリセルＭＣを選択する場合には、サブワードドライバＳＷＤＭＡＸが使用される。
【００７０】
このように、本実施形態による半導体装置１０は、メモリセルＭＣに２本のサブワード線ＳＷＬが割り当てられるとともに、隣接するメモリセルＭＣが同じサブワード線ＳＷＬを共有していることから、隣接するメモリセルＭＣ間に絶縁分離すべき２本のサブワード線ＳＷＬを配置する必要がなくなる。これにより、チップ上における集積度を高めることができるとともに、製造歩留まりを高めることも可能となる。
【００７１】
次に、本発明の第２の実施形態について説明する。
【００７２】
図１８は、本発明の第２の実施形態によるメモリセルアレイ１１の構造を説明するための模式図である。
【００７３】
図１８に示すように、本実施形態においては、サブワードドライバＳＷＤＡｉ，ＳＷＤＢｉ（ｉ＝０〜６３）にメインワード信号ＭＷＬｐｉが共通に入力される。また、サブワードドライバＳＷＤＡｉにはサブワード選択信号ＦＸ０，２，４，６，８が共通に入力され、サブワードドライバＳＷＤＢｉにはサブワード選択信号ＦＸ１，３，５，７が共通に入力される。
【００７４】
図１９は、本実施形態で用いるロウデコーダ２０ａの主要部の構成を示すブロック図である。
【００７５】
図１９に示すように、本実施形態で用いるロウデコーダ２０ａは、ＦＸ発生回路６１、ロウプリデコーダ６２〜６４、マット選択回路６５、メインワードドライバ６６及び追加ＦＸ制御回路６７を含んでいる。ＦＸ発生回路６１は、ロウアドレスＲａｄｄのビットＲａｄｄ０〜２を受け、これに基づいてサブワード選択信号ＦＸ０〜ＦＸ８を生成する回路である。このうち、サブワード選択信号ＦＸ０，ＦＸ８は、追加ＦＸ制御回路６７に供給される。
【００７６】
図２０はＦＸ発生回路６１の回路図であり、図２１はその真理値表である。
【００７７】
図２０及び図２１に示すように、ＦＸ発生回路６１は、ビットＲａｄｄ０〜２の値に応じて、サブワード選択信号ＦＸ０〜ＦＸ８のいずれか２ビットを活性化させる。例えば、ビットＲａｄｄ０〜２の値をｒとすると、サブワード選択信号ＦＸｒ，ＦＸ（ｒ＋１）が活性化する。サブワード選択信号ＦＸ０〜ＦＸ８は、図１８に示したサブワードドライバＳＷＤＡｉ，ＳＷＤＢｉに供給される。また、サブワード選択信号ＦＸ０，ＦＸ８については、追加ＦＸ制御回路６７にも供給される。
【００７８】
ロウプリデコーダ６２〜６４は一般的な２ビットデコーダであり、バイナリ形式である２ビットの入力信号に基づいて、４ビットの出力信号のいずれか１ビットを活性化させる。マット選択回路６５は、図７に示したマット選択回路５５と同様、ロウアドレスＲａｄｄのビットＲａｄｄ９〜１１（マットアドレスＭＡ）を受け、これに基づいてマット選択信号ＭＡＴｅｎ０〜ＭＡＴｅｎ７のいずれかを活性化させる。
【００７９】
ロウプリデコーダ６２〜６４から出力されるプリデコード信号Ｒ３＜０：３＞，Ｒ５＜０：３＞，Ｒ７＜０：３＞及びマット選択回路６５から出力されるマット選択信号ＭＡＴｅｎ０〜ＭＡＴｅｎ７は、メインワードドライバ６６に供給される。メインワードドライバ６６は、活性化されているマット選択信号をＭＡＴｅｎｐとした場合、メインワード信号ＭＷＬｐ＜０：６３＞を選択するとともに、プリデコード信号Ｒ３＜０：３＞，Ｒ５＜０：３＞，Ｒ７＜０：３＞に基づき、メインワード信号ＭＷＬｐ＜０：６３＞の中からいずれか１本を活性化させる。
【００８０】
図２２は追加ＦＸ制御回路６７の回路図であり、図２３はその真理値表である。
【００８１】
追加ＦＸ制御回路６７は、サブワード選択信号ＦＸ０，ＦＸ８及びロウアドレスＲａｄｄのビットＲａｄｄ３に基づいて、サブワード切替信号ＦＸＯＢ，ＦＸＥＢを生成する回路である。図２２及び図２３に示すように、サブワード選択信号ＦＸ０又はＦＸ８が活性化している場合、サブワード切替信号ＦＸＯＢ，ＦＸＥＢのいずれか一方がローレベルに活性化する。ここで、サブワード選択信号ＦＸ０又はＦＸ８が活性化するのは、ロウアドレスＲａｄｄのビットＲａｄｄ０〜２の値が最小値である「０００ｂ」又は最大値である「１１１ｂ」である場合が該当する。そして、サブワード選択信号ＦＸ０，ＦＸ８の論理とサブワード切替信号ＦＸＯＢ，ＦＸＥＢの論理との関係は、ロウアドレスＲａｄｄのビットＲａｄｄ３によって反転するよう構成されている。
【００８２】
図１８に戻って、本実施形態においては、サブワードドライバＳＷＤＡｉ（ｉ＝０〜６３）にゲート回路Ｇ０，２，４，６が含まれ、サブワードドライバＳＷＤＢｉ（ｉ＝０〜６３）にゲート回路Ｇ１，３，５，７が含まれている。これらゲート回路Ｇ０〜Ｇ７は、例えばサブワードドライバＳＷＤＡ０，ＳＷＤＢ０においてはそれぞれサブワード線ＳＷＬ０〜ＳＷＬ７を駆動する回路である。
【００８３】
これらゲート回路Ｇ０〜Ｇ７のうち、ゲート回路Ｇ１〜Ｇ７については、図２４（ａ）に示すように対応するサブワード選択信号ＦＸ１〜ＦＸ７及びその反転信号と、対応するメインワード信号ＭＷＬｐｉ（ｐはマットアドレスであり０〜７のいずれか、ｉはブロックアドレスであり０〜６３のいずれか）を受け、これらに基づいて対応するサブワード線ＳＷＬ１〜７×（ｐｉ）を駆動する。
【００８４】
これに対し、奇数番目のサブワードドライバＳＷＤＡ１，３，５・・・に含まれるゲート回路Ｇ０（Ｏ）については、図２４（ｂ）に示すように、サブワード選択信号ＦＸ０，ＦＸ８、サブワード切替信号ＦＸＯＢ、対応するメインワード信号ＭＷＬｐｉ及び前段のメインワード信号ＭＷＬｐ（ｉ−１）を受け、これらに基づいて対応するサブワード線ＳＷＬ０×（ｐｉ）を駆動する。例えば、サブワードドライバＳＷＤＡ１に含まれるゲート回路Ｇ０（Ｏ）については、サブワード選択信号ＦＸ０，ＦＸ８、サブワード切替信号ＦＸＯＢ、対応するメインワード信号ＭＷＬｐ０，ＭＷＬｐ１を受け、これらに基づいて対応するサブワード線ＳＷＬ８を駆動する。
【００８５】
一方、偶数番目のサブワードドライバＳＷＤＡ０，２，４・・・に含まれるゲート回路Ｇ０（Ｅ）については、図２４（ｃ）に示すように、サブワード選択信号ＦＸ０，ＦＸ８、サブワード切替信号ＦＸＥＢ、対応するメインワード信号ＭＷＬｐｉ及び前段のメインワード信号ＭＷＬｐ（ｉ−１）を受け、これらに基づいて対応するサブワード線ＳＷＬ０×（ｐｉ）を駆動する。例えば、サブワードドライバＳＷＤＡ２に含まれるゲート回路Ｇ０（Ｅ）については、サブワード選択信号ＦＸ０，ＦＸ８、サブワード切替信号ＦＸＥＢ、対応するメインワード信号ＭＷＬｐ１，ＭＷＬｐ２を受け、これらに基づいて対応するサブワード線ＳＷＬ１６を駆動する。
【００８６】
但し、最初のサブワードドライバＳＷＤＡｐ０に含まれるゲート回路Ｇ０（Ｅ）については、前段のメインワード信号が存在しないため、これに対応する信号はハイレベルに固定される。また、最後のサブワードドライバＳＷＤＡｐ６３には、図２４（ｄ）に示すゲート回路Ｇ５１２が含まれている。ゲート回路Ｇ５１２は、ロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が最大値である「１１１１１１１１１ｂ」である場合（ｋ＝５１１）に、最後のサブワード線ＳＷＬ５１２を活性化させる。
【００８７】
かかる構成により、本実施形態においても上述した第１の実施形態と同様、あるサブワード線ＳＷＬｋを指定するロウアドレスＲａｄｄｋが入力された場合、サブワード線ＳＷＬｋとサブワード線ＳＷＬｋ＋１を活性化させることができる。これにより、これら２本のサブワード線ＳＷＬｋ，ＳＷＬｋ＋１に挟まれたメモリセルＭＣ（ＭＣｋ）に含まれるセルトランジスタがオンし、リード電流やライト電流を流すことが可能となる。
【００８８】
しかも、本実施形態においては、サブワードドライバＳＷＤＡｉとサブワードドライバＳＷＤＢｉに同じメインワード信号ＭＷＬｐｉを入力することができることから、メインワード線の配線本数を削減することも可能となる。
【００８９】
次に、本発明の第３の実施形態について説明する。
【００９０】
図２５は、本発明の第３の実施形態によるメモリセルアレイ１１の構造を説明するための模式図である。
【００９１】
図２５に示すように、本実施形態においては、サブワードドライバＳＷＤＡｉにサブワード選択信号ＦＸＡ０〜ＦＸＡ４が入力され、サブワードドライバＳＷＤＢｉにサブワード選択信号ＦＸＢ０〜ＦＸＢ４が入力される。さらに、サブワードドライバＳＷＤＡｉに含まれるゲート回路Ｇ０には、対応するメインワード信号ＭＷＬｐＡｉのみならず、前段のメインワード信号ＭＷＬｐＡ（ｉ−１）も入力される。同様に、サブワードドライバＳＷＤＢｉに含まれるゲート回路Ｇ１には、対応するメインワード信号ＭＷＬｐＢｉのみならず、前段のメインワード信号ＭＷＬｐＢ（ｉ−１）も入力される。
【００９２】
図２６は、本実施形態で用いるロウデコーダ２０ｂの主要部の構成を示すブロック図である。
【００９３】
図２６に示すように、本実施形態で用いるロウデコーダ２０ｂは、ＦＸ発生回路７１、ロウプリデコーダ７２〜７４、マット選択回路７５、メインワードドライバ７６及びＦＸドライバ７７を含んでいる。ＦＸ発生回路７１は、図２７に示すように、ロウアドレスＲａｄｄのビットＲａｄｄ０〜２を受けてサブワード選択信号ＦＸ０〜ＦＸ７のいずれか１ビットを活性化させる一般的なデコード回路である。サブワード選択信号ＦＸ０〜ＦＸ７はＦＸドライバ７７に入力される。また、サブワード選択信号ＦＸ０についてはロウプリデコーダ７２にも入力される。
【００９４】
図２８はＦＸドライバ７７の回路図であり、図２９はその真理値表である。尚、図２９において、Ｒａｄｄ３−８の欄に「０」と表記されているのは、ロウアドレスＲａｄｄのビットＲａｄｄ３〜８の値が「００００００ｂ」であることを意味し、Ｒａｄｄ３−８の欄に「１」と表記されているのは、ロウアドレスＲａｄｄのビットＲａｄｄ３〜８の値が「００００００ｂ」以外であることを意味している。
【００９５】
図２８に示すように、ＦＸドライバ７７は、サブワード選択信号ＦＸ０〜ＦＸ７、ロウアドレスＲａｄｄのビットＲａｄｄ３〜８及び対応するマット選択信号ＭＡＴｅｎｐ（ｐ＝０〜７）を受け、これらに基づいてサブワード選択信号ＦＸＡ０〜ＦＸＡ４，ＦＸＢ０〜ＦＸＢ４を生成する。サブワード選択信号ＦＸＡ０〜ＦＸＡ４，ＦＸＢ０〜ＦＸＢ４のレベルは、選択レベルＶＷＬ、非選択レベルＶＫＫＳ及び逆バイアスレベルＶＫＫのいずれか一つを取る。選択レベルＶＷＬ、非選択レベルＶＫＫＳ及び逆バイアスレベルＶＫＫの関係は、
ＶＷＬ＞ＶＫＫＳ＞ＶＫＫ
である。
【００９６】
選択レベルＶＷＬは、メモリセルＭＣに含まれるトランジスタＴＲ１，ＴＲ２をオンさせる電位、つまりしきい値を超える電位であり、非選択レベルＶＫＫＳ及び逆バイアスレベルＶＫＫはこれらトランジスタＴＲ１，ＴＲ２をオフさせる電位、つまりしきい値を超えない電位である。特に、逆バイアスレベルＶＫＫは非選択レベルＶＫＫＳよりも低電位であるため、例えば、一方のトランジスタＴＲ１のゲート電極に逆バイアスレベルＶＫＫの電位が印加されると、他方のトランジスタＴＲ２のゲート電極に選択レベルＶＷＬの電位が印加されている場合であっても、トランジスタＴＲ２に形成されたチャネルが打ち消され、オン電流が大幅に低減するか、ほとんど流れなくなる。
【００９７】
ここで、図２８に示すゲート回路７７ａは、ロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が「０００００００００ｂ」である場合に、サブワード選択信号ＦＸＢ０を選択するための回路である。また、図２８に示すゲート回路７７ｂは、ロウアドレスＲａｄｄのビットＲａｄｄ３〜８の値が「００００００ｂ」以外である場合に、サブワード選択信号ＦＸＢ４を選択するための回路である。
【００９８】
このようにして生成されるサブワード選択信号ＦＸＡ０〜ＦＸＡ４，ＦＸＢ０〜ＦＸＢ４のうち、サブワード選択信号ＦＸＡ０〜ＦＸＡ４は図２５に示したサブワードドライバＳＷＤＡｉに供給され、サブワード選択信号ＦＸＢ０〜ＦＸＢ４は図２５に示したサブワードドライバＳＷＤＢｉに供給される。
【００９９】
図３０はロウプリデコーダ７２の回路図であり、（ａ）はプリデコード信号Ｒ３Ａ０〜３を生成する回路部分を示し、（ｂ）はプリデコード信号Ｒ３Ｂ０〜３を生成する回路部分を示している。
【０１００】
図３０（ａ）に示すように、ロウプリデコーダ７２のうちプリデコード信号Ｒ３Ａ０〜３を生成する回路部分は一般的な２ビットデコーダであり、ロウアドレスＲａｄｄのビットＲａｄｄ３，４に基づいて、４ビットのプリデコード信号Ｒ３Ａ０〜３のいずれか１ビットを活性化させる。
【０１０１】
一方、ロウプリデコーダ７２のうちプリデコード信号Ｒ３Ｂ０〜３を生成する回路部分は、図３０（ｂ）に示すように、一般的な２ビットデコーダの回路構成に加え、活性化するプリデコード信号Ｒ３Ｂ０〜３を切り替える論理ゲート回路が追加されている。具体的には、ロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が「０００００００００ｂ」である場合には、図３０（ａ）の回路部分と同じ機能を果たす一方、ロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が「０００００００００ｂ」以外である場合には、活性化するプリデコード信号Ｒ３Ｂ０〜３が切り替わり、一つ前のプリデコード信号が活性化する。
【０１０２】
かかる構成により、ロウプリデコーダ７２は、ロウアドレスＲａｄｄのビットＲａｄｄ３，４に基づいて、プリデコード信号Ｒ３Ａ０〜３のいずれか１ビット及びプリデコード信号Ｒ３Ｂ０〜３のいずれか１ビットを活性化させる。
【０１０３】
他のロウプリデコーダ７３，７４についても、図３０（ａ），（ｂ）に示したロウプリデコーダ７２と同様の回路構成を有している。したがって、ロウプリデコーダ７３については、ロウアドレスＲａｄｄのビットＲａｄｄ５，６に基づいて、プリデコード信号Ｒ５Ａ０〜３のいずれか１ビット及びプリデコード信号Ｒ５Ｂ０〜３のいずれか１ビットを活性化させ、ロウプリデコーダ７４については、ロウアドレスＲａｄｄのビットＲａｄｄ７，８に基づいて、プリデコード信号Ｒ７Ａ０〜３のいずれか１ビット及びプリデコード信号Ｒ７Ｂ０〜３のいずれか１ビットを活性化させる。
【０１０４】
マット選択回路７５は、図７に示したマット選択回路５５と同様、ロウアドレスＲａｄｄのビットＲａｄｄ９〜１１（マットアドレスＭＡ）を受け、これに基づいてマット選択信号ＭＡＴｅｎ０〜ＭＡＴｅｎ７のいずれかを活性化させる。
【０１０５】
ロウプリデコーダ７２〜７４から出力されるこれらのプリデコード信号と、マット選択回路７５から出力されるマット選択信号ＭＡＴｅｎ０〜ＭＡＴｅｎ７は、メインワードドライバ７６に供給される。メインワードドライバ７６は、図７に示したメインワードドライバ５６と同じ機能を有しており、したがって、２本のメインワード信号を活性化させる。
【０１０６】
図２５に戻って、本実施形態においても、サブワードドライバＳＷＤＡｉ（ｉ＝１〜６３）にゲート回路Ｇ０，２，４，６が含まれ、サブワードドライバＳＷＤＢｉ（ｉ＝１〜６３）にゲート回路Ｇ１，３，５，７が含まれている。また、先頭のサブワードドライバＳＷＤＡ０にはゲート回路Ｇ０ａ，２，４，６が含まれ、先頭のサブワードドライバＳＷＤＢ０にはゲート回路Ｇ１ａ，２，４，６が含まれる。これらゲート回路Ｇ０〜Ｇ７，Ｇ０ａ，Ｇ１ａは対応するサブワード線ＳＷＬを駆動する回路であり、例えばサブワードドライバＳＷＤＡ０，ＳＷＤＢ０においては、ゲート回路Ｇ０ａ，Ｇ１ａ、Ｇ２〜Ｇ７によってそれぞれサブワード線ＳＷＬ０〜ＳＷＬ７が駆動される。
【０１０７】
これらゲート回路Ｇ０〜Ｇ７，Ｇ０ａ，Ｇ１ａのうち、ゲート回路Ｇ０ａ，Ｇ１ａ，Ｇ２〜Ｇ７については、図３１（ａ）に示す回路構成を有している。図３１（ａ）に示すように、ゲート回路Ｇ２〜Ｇ７は対応するメインワード信号ＭＷＬｐＡｉ（又はＭＷＬｐＢｉ）を入力信号とし、対応するサブワード選択信号ＦＸＡ０〜３（又はＦＸＢ０〜３）を電源とするインバータ回路であるが、サブワード選択信号ＦＸＡ０〜３（又はＦＸＢ０〜３）をソースとするトランジスタの代わりにトランスファゲートＴＧが用いられている。これにより、対応するメインワード信号ＭＷＬｐＡｉ（又はＭＷＬｐＢｉ）がローレベルに活性化すると、当該サブワード線ＳＷＬは、サブワード選択信号ＦＸＡ０〜３（又はＦＸＢ０〜３）の電位（ＶＷＬ、ＶＫＫＳ又はＶＫＫ）に駆動される。
【０１０８】
これに対し、ゲート回路Ｇ０については、図３１（ｂ）に示すように、サブワード選択信号ＦＸＡ０を受けるトランスファゲートＴＧ０と、サブワード選択信号ＦＸＡ４を受けるトランスファゲートＴＧ４が並列接続されている。トランスファゲートＴＧ０は前段のメインワード信号ＭＷＬｐＡ（ｉ−１）によって制御され、トランスファゲートＴＧ４は対応するメインワード信号ＭＷＬｐＡｉによって制御される。
【０１０９】
また、ゲート回路Ｇ１については、図３１（ｃ）に示すように、サブワード選択信号ＦＸＡ４を受けるトランスファゲートＴＧ４ａ，ＴＧ４ｂが並列接続されている。トランスファゲートＴＧ４ｂは前段のメインワード信号ＭＷＬｐＢ（ｉ−１）によって制御され、トランスファゲートＴＧ４ａは対応するメインワード信号ＭＷＬｐＢｉによって制御される。
【０１１０】
図３２は、本実施形態におけるメモリセルアレイ１１の一部をより詳細に示す回路図である。
【０１１１】
図３２に示すように、ゲート回路Ｇ０，２，４，６には対応するメインワード信号ＭＷＬｐＡｉが供給され、ゲート回路Ｇ１，３，５，７には対応するメインワード信号ＭＷＬｐＢｉが供給される。これに加え、ゲート回路Ｇ０には前段のメインワード信号ＭＷＬｐＡ（ｉ−１）が供給され、ゲート回路Ｇ１には前段のメインワード信号ＭＷＬｐＢ（ｉ−１）が供給される。
【０１１２】
そして、ゲート回路Ｇ０，２，４，６のうち、ゲート回路Ｇ２，４，６については、それぞれサブワード選択信号ＦＸＡ１〜３のレベルに基づいて対応するサブワード線ＳＷＬを駆動する。一方、ゲート回路Ｇ０については、サブワード選択信号ＦＸＡ０又はＦＸＡ４のレベルに基づいて対応するサブワード線ＳＷＬを駆動する。サブワード選択信号ＦＸＡ０又はＦＸＡ４の選択は、活性化されたメインワード信号ＭＷＬｐＡｉ又はメインワード信号ＭＷＬｐＡ（ｉ−１）によって行われる。
【０１１３】
但し、初段のサブワードドライバＳＷＤＡ０に含まれるゲート回路Ｇ０には、前段のメインワード信号が存在しないため、サブワード選択信号ＦＸＡ４は供給されない。また、図示しないが、最後のサブワードドライバＳＷＤＡ６４には、ＦＸＡ０〜ＦＸＡ３をＦＸＡ４に置き換えた図３１（ａ）に相当する回路が含まれており、ロウアドレスＲａｄｄのビットＲａｄｄ０〜８の値が最大値である「１１１１１１１１１ｂ」である場合（ｋ＝５１１）に、最後のサブワード線ＳＷＬ５１２が活性化する。
【０１１４】
同様に、ゲート回路Ｇ１，３，５，７のうち、ゲート回路Ｇ３，５，７については、それぞれサブワード選択信号ＦＸＢ１〜３のレベルに基づいて対応するサブワード線ＳＷＬを駆動する。一方、ゲート回路Ｇ１については、サブワード選択信号ＦＸＢ０又はＦＸＢ４のレベルに基づいて対応するサブワード線ＳＷＬを駆動する。サブワード選択信号ＦＸＢ０又はＦＸＢ４の選択は、活性化されたメインワード信号ＭＷＬｐＢｉ又はメインワード信号ＭＷＬｐＢ（ｉ−１）によって行われる。
【０１１５】
図３３は、第３の実施形態による半導体装置１０の動作を説明するためのタイミング図である。
【０１１６】
図３３に示すように、本実施形態においては、外部からプログラムコマンドＰＲＯＧ及びロウアドレスＲａｄｄｋが入力されると、サブワード線ＳＷＬｋとサブワード線ＳＷＬｋ＋１が選択レベルＶＷＬに駆動されるとともに、サブワード線ＳＷＬｋ−１とサブワード線ＳＷＬｋ＋２が逆バイアスレベルＶＫＫに駆動される。他のサブワード線ＳＷＬ（例えばＳＷＬｋ−２）については、非選択レベルＶＫＫＳに駆動される。
【０１１７】
これにより、これら２本のサブワード線ＳＷＬｋ，ＳＷＬｋ＋１に挟まれたメモリセルＭＣ（ＭＣｋ）に含まれるセルトランジスタがオンし、セットライト電流を流すことが可能となる。かかる動作は、セットライト動作時だけでなく、リセットライト動作時やリード動作時においても同様であり、いずれの場合も選択すべきメモリセルＭＣを挟む２本のサブワード線ＳＷＬｋ，ＳＷＬｋ＋１を活性化することになる。
【０１１８】
そして、サブワード線ＳＷＬｋ，ＳＷＬｋ＋１のそれぞれ外側に位置するサブワード線ＳＷＬｋ−１とサブワード線ＳＷＬｋ＋２が逆バイアスレベルＶＫＫに駆動されることから、メモリセルＭＣ（ＭＣｋ）に隣接するメモリセルＭＣ（ＭＣｋ−１，ＭＣｋ＋１）に形成されるチャネルを打ち消すことができる。一例として、図３２に示すサブワード線ＳＷＬ８，ＳＷＬ９がそれぞれゲート回路Ｇ０，Ｇ１によって選択レベルＶＷＬに駆動された場合、その外側に位置するサブワード線ＳＷＬ７，ＳＷＬ１０がそれぞれゲート回路Ｇ７，Ｇ２によって逆バイアスレベルＶＫＫに駆動される。
【０１１９】
図６（ａ）を用いて説明したように、例えばサブワード線ＳＷＬ３，ＳＷＬ４を選択レベルＶＷＬに駆動した場合、対応するメモリセルＭＣ３のみならず、隣接するメモリセルＭＣ２，ＭＣ４にもチャネルが形成され、これにより不必要な電流（例えば電流Ｉｒ'）が流れるおそれがあるが、本実施形態では、サブワード線ＳＷＬ２，ＳＷＬ５が逆バイアスレベルＶＫＫに駆動されることから、隣接するメモリセルＭＣ２，ＭＣ４に形成されるチャネルが打ち消される。これにより、これにより不必要な電流（例えば電流Ｉｒ'）が低減することから、リード動作時におけるＳ／Ｎ比が改善されるとともに、ライト動作時における誤書き込みを防止することが可能となる。
【０１２０】
次に、本発明の第４の実施形態について説明する。
【０１２１】
図３４は、本発明の第４の実施形態による半導体装置の主要部の構成を示すブロック図である。
【０１２２】
本実施形態による半導体装置では、９ビットのロウアドレスＲａｄｄ０〜８を受けて、５１３本のワード線ＷＬ０〜ＷＬ５１２のいずれか２本を選択レベルＶＷＬに駆動するとともに、他の２本を逆バイアスレベルＶＫＫに駆動する。まず、９ビットのロウアドレスＲａｄｄ０〜８はデコーダ８０に入力され、これにより５１２ビットのデコード信号ＤＥＣ０〜ＤＥＣ５１１のいずれか１ビットが活性化される。そして、デコード信号ＤＥＣｊ（ｊ＝０〜５１１）は、ワードドライバＷＤｊ，ＷＤｊ＋１のイネーブルノードＥＮに供給され、これにより対応するワード線ＷＬｊ，ＷＬｊ＋１が選択レベルＶＷＬに駆動される。
【０１２３】
さらに、デコード信号ＤＥＣｊ（ｊ＝０〜５１１）は、ワードドライバＷＤｊ−１，ＷＤｊ＋２のネガティブノードＮＥＧにも供給され、これにより対応するワード線ＷＬｊ−１，ＷＬｊ＋２が逆バイアスレベルＶＫＫに駆動される。但し、最初のデコード信号ＤＥＣ０が活性化する場合には、ワードドライバＷＤｊ−１に相当するダミーワードドライバＤＷＤ０によってダミーワード線ＤＷＬ０が逆バイアスレベルＶＫＫに駆動される。また、最後のデコード信号ＤＥＣ５１１が活性化する場合には、ワードドライバＷＤｊ＋２に相当するダミーワードドライバＤＷＤ１によってダミーワード線ＤＷＬ１が逆バイアスレベルＶＫＫに駆動される。
【０１２４】
かかる構成により、ロウアドレスＲａｄｄ０〜８がどのような値であっても、隣り合う２本のワード線ＷＬｊ，ＷＬｊ＋１が選択レベルＶＷＬに駆動されるとともに、これらに隣接する他の２本のワード線ＷＬｊ−１（又はダミーワード線ＤＷＬ０），ＷＬｊ＋２（又はダミーワード線ＤＷＬ１）が逆バイアスレベルＶＫＫに駆動される。これにより、単純な構成で上述した第３の実施形態と同様の効果を得ることが可能となる。
【０１２５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【０１２６】
１０      半導体装置
１１      メモリセルアレイ
１２      コマンドディテクタ
１３      コントロール回路
１４      制御ロジック回路
１５      コマンドレジスタ
１６      アレイコントロール回路
１７      ステータスレジスタ
１８      アドレスレジスタ
１９      ロウアドレスバッファ
２０，２０ａ，２０ｂ    ロウデコーダ
２１      カラムアドレスバッファ
２２      カラムデコーダ
２３      センスアンプ回路
２４      ライトバッファ回路
２５      ベリファイ判定回路
２６      データレジスタ
３０      シリコン基板
３１      シリコンピラー
３２，３３    ソース／ドレイン領域
３４      ゲート絶縁膜
４１      上部電極
４２      下部電極
４３      ビット線コンタクト
４４      セルコンタクト
５１，６１，７１    ＦＸ発生回路
５２〜５４，６２〜６４，７２〜７４    ロウプリデコーダ
５５，６５，７５    マット選択回路
５６，６６，７６    メインワードドライバ
６７      追加ＦＸ制御回路
７７      ＦＸドライバ
７７ａ，７７ｂ    ゲート回路
８０      デコーダ
ＢＬ      ビット線
ＢＬＫ    ブロック
ＤＷＤ０，ＤＷＤ１    ダミーワードドライバ
ＤＷＬ０，ＤＷＬ１    ダミーワード線
ＧＢＬ    グローバルビット線
ＬＢＬ    ローカルビット線
ＭＡＴ    メモリマット
ＭＣ      メモリセル
ＭＷＬ    メインワード線
Ｒ        可変抵抗素子
ＳＥＬ    階層スイッチ
ＳＬ      ソース線
ＳＷＤ    サブワードドライバ
ＳＷＬ    サブワード線
Ｔ        トランジスタ
ＴＧ      トランスファゲート
ＴＲ      選択回路
ＴＲ１，ＴＲ２    セルトランジスタ
ＷＤ      ワードドライバ
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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