(57)【要約】【課題】低コストで、微細化に対応した半導体装置を提供する。【解決手段】第1の膜上に第1のフォトレジストパターンを形成する工程と、第1のフォトレジストパターンを硬化させる工程と、第1のフォトレジストパターンと平面視で一部が重なるように第1の膜上に、第２のフォトレジストパターンを形成する工程と、第１および第２のフォトレジストパターンをマスクに用いて第1の膜をエッチングする工程と、を有する半導体装置の製造方法。【選択図】図５
2014096477.tif 000002
【特許請求の範囲】
【請求項１】
第１の膜上に、第１のフォトレジストパターンを形成する工程と、
前記第１のフォトレジストパターンを硬化させる工程と、
前記第１のフォトレジストパターンと平面視で少なくとも一部が重なるように、前記第１の膜上に、第２のフォトレジストパターンを形成する工程と、
前記第１および第２のフォトレジストパターンをマスクに用いて、前記第１の膜をエッチングする工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第１のフォトレジストパターンは、ライン部と前記ライン部の間に位置し第１の幅を有するスペース部とからなるライン・アンド・スペースパターンである、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ライン部の幅は、(λ/ＮＡ)/４〜(λ/ＮＡ)/２（λは露光光源の波長、ＮＡは露光機の開口数を表す）ｎｍである、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２のフォトレジストパターンを形成する工程において、
前記第２のフォトレジストパターンは、平面視で、前記第１のフォトレジストパターンと重なる領域が前記第１の幅よりも大きな第２の幅を有するように、前記第２のフォトレジストパターンを形成する、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記第２のフォトレジストパターンを形成する工程において、
平面視で、前記第２のフォトレジストパターンの全部または一部が前記第１のフォトレジストパターンと重なるように、前記第２のフォトレジストパターンを形成する、請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の膜は、導電膜であり、
前記第１の膜をエッチングする工程では、
前記導電膜をエッチングすることにより、前記第１および第２のフォトレジストパターンの下に配線層を形成する、請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第１のフォトレジストパターンを形成する工程の前に更に、
半導体基板に、プレナー型のトランジスタを形成する工程と、
前記半導体基板上に、層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通して、前記プレナー型のトランジスタのソースおよびドレイン領域に接続されたコンタクトプラグを形成する工程と、
前記層間絶縁膜上に、前記第１の膜を形成する工程と、
を有し、
前記第１のフォトレジストパターンを形成する工程では、
ポジ型の前記第１のフォトレジストパターンを形成し、
前記第２のフォトレジストパターンを形成する工程では、
前記第１および第２のフォトレジストパターンが重なる領域が、少なくとも前記コンタクトプラグ上に位置するように、ポジ型の前記第２のフォトレジストパターンを形成し、
前記第１の膜をエッチングする工程では、
前記第１の膜をエッチングすることにより、前記コンタクトプラグに接続された接続部と、前記配線層とを形成する、請求項６に記載の半導体装置の製造方法。
【請求項８】
露光条件、レイアウトパターン、分割箇所検出条件、および分割条件を設定するステップと、
前記露光条件および分割箇所検出条件を用いて、前記レイアウトパターンの分割箇所を検出するステップと、
前記分割箇所が分割されるように、前記分割条件を用いて前記レイアウトパターンを、第１のマスクパターンと第２のマスクパターンに分割するステップと、
を有するマスクパターン作成プログラム。
【請求項９】
更に、
前記露光条件を用いて前記第１および第２のマスクパターンの光近接効果補正処理を行うステップを有する、請求項８に記載のマスクパターン作成プログラム。
【請求項１０】
前記分割条件は、前記第１のマスクパターンがライン部と前記ライン部の間に位置し第１の幅を有するスペース部とからなるライン・アンド・スペースパターンとなる条件である、請求項８または９に記載のマスクパターン作成プログラム。
【請求項１１】
前記ライン部の幅は、(λ/ＮＡ)/４〜(λ/ＮＡ)/２（λは露光光源の波長、ＮＡは露光機の開口数を表す）ｎｍである、請求項１０に記載のマスクパターン作成プログラム。
【請求項１２】
前記分割条件は、第２のマスクパターンが、平面視で、前記第１のマスクパターンと重なる領域が前記第１の幅よりも大きな第２の幅を有する条件である、請求項１０または１１に記載のマスクパターン作成プログラム。
【請求項１３】
前記分割条件は、平面視で、前記第２のマスクパターンの全部または一部が前記第１のマスクパターンと重なる条件である、請求項８〜１２の何れか１項に記載のマスクパターン作成プログラム。
【請求項１４】
露光条件、レイアウトパターン、分割箇所検出条件、および分割条件を設定する工程と、
前記露光条件および分割箇所検出条件を用いて、前記レイアウトパターンの分割箇所を検出する工程と、
前記分割箇所が分割されるように、前記分割条件を用いて前記レイアウトパターンを、第１のマスクパターンと第２のマスクパターンに分割する工程と、
を有するマスクパターン作成方法。
【請求項１５】
更に、
前記露光条件を用いて前記第１および第２のマスクパターンの光近接効果補正処理を行う工程を有する、請求項１４に記載のマスクパターン作成方法。
【請求項１６】
前記分割条件は、前記第１のマスクパターンがライン部と前記ライン部の間に位置し第１の幅を有するスペース部とからなるライン・アンド・スペースパターンとなる条件である、請求項１４または１５に記載のマスクパターン作成方法。
【請求項１７】
前記ライン部の幅は、(λ/ＮＡ)/４〜(λ/ＮＡ)/２（λは露光光源の波長、ＮＡは露光機の開口数を表す）ｎｍである、請求項１６に記載のマスクパターン作成方法。
【請求項１８】
前記分割条件は、第２のマスクパターンが、平面視で、前記第１のマスクパターンと重なる領域が前記第１の幅よりも大きな第２の幅を有する条件である、請求項１６または１７に記載のマスクパターン作成方法。
【請求項１９】
前記分割条件は、平面視で、前記第２のマスクパターンの全部または一部が前記第１のマスクパターンと重なる条件である、請求項１４〜１８の何れか１項に記載のマスクパターン作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクパターン作成方法、半導体装置の製造方法およびマスクパターン作成プログラムに関する。
【背景技術】
【０００２】
配線層等を形成するためのリソグラフィー工程では、一部に大きな幅のライン部を含む、ライン・アンド・スペース形状のフォトレジストパターンが用いられている。しかし、近年、半導体装置の微細化が進展しているため、フォトレジストパターンを形成するための十分な焦点深度が得られず、歩留まり低下を引き起こしていた。
【０００３】
図１はこの状態を説明する図であり、図１Ａおよび１Ｂは理想的な状態を表す図、図１Ｃおよび１Ｄはフォーカスずれ（デフォーカス）の状態を表す図である。また、図１Ａおよび１Ｃは平面図、図１Ｂおよび１Ｄはそれぞれ図１Ａおよび１ＣのＡ−Ａ’方向の断面図を表す。
【０００４】
図１Ａおよび１Ｂに示すように、理想的な状態では、被加工膜１２上に、大きな幅のライン部６ａを含むライン・アンド・スペース形状のフォトレジストパターン６が形成される。しかし、図１Ｃおよび１Ｄに示すように、実際には、露光時のフォーカスずれ（デフォーカス）によって、大きな幅のライン部を形成する予定のフォトレジスト部分６ｂが変形して、所望のフォトレジストパターンが得られなくなっていた。
【０００５】
そこで、微細化が進展した半導体装置の製造時に所望のフォトレジストパターンを形成する方法として、ダブルパターニング法が提案されている。ダブルパターニング法は、所望のフォトレジストパターンを２つのパターンに分割し、２回の露光を行う方法である。主なダブルパターニング法としては、リソ・エッチ・リソ・エッチ（ＬＥＬＥ）法、およびリソプロセス・リソ・エッチ（ＬＰＬＥ）法がある。ＬＥＬＥ法は、第１のフォトレジストパターンを形成した後、第１のフォトレジストパターンを用いて被加工膜をエッチングし、更に、第２のフォトレジストパターンを形成した後、第２のフォトレジストパターンを用いて被加工膜をエッチングする方法である。また、ＬＰＬＥ法は、第１のフォトレジストパターンを形成した後、第２のフォトレジストパターンを形成し、第１および第２のフォトレジストパターンを用いて被加工膜をエッチングする方法である。
【０００６】
特許文献１（特開２００９−５３６０５号公報）には、ライン・アンド・スペースパターン（Ｌ／Ｓパターン）を、２つのパターンに分割した、ダブルパターニング法が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−５３６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載された方法では、２つのフォトレジストパターンの位置合わせが必須となるため、最終的に所望のＬ／Ｓパターンが得られない場合がある。すなわち、微細化が進展した半導体装置を製造する場合、特許文献１の方法では、２つのフォトレジストパターンの位置合わせずれのマージンが小さくなり、歩留まりが悪くなるという問題が発生する。
【課題を解決するための手段】
【０００９】
一実施形態は、
第１の膜上に、第１のフォトレジストパターンを形成する工程と、
前記第１のフォトレジストパターンを硬化させる工程と、
前記第１のフォトレジストパターンと平面視で少なくとも一部が重なるように、前記第１の膜上に、第２のフォトレジストパターンを形成する工程と、
前記第１および第２のフォトレジストパターンをマスクに用いて、前記第１の膜をエッチングする工程と、
を有する半導体装置の製造方法に関する。
【００１０】
他の実施形態は、
露光条件、レイアウトパターン、分割箇所検出条件、および分割条件を設定するステップと、
前記露光条件および分割箇所検出条件を用いて、前記レイアウトパターンの分割箇所を検出するステップと、
前記分割箇所が分割されるように、前記分割条件を用いて前記レイアウトパターンを、第１のマスクパターンと第２のマスクパターンに分割するステップと、
を有するマスクパターン作成プログラムに関する。
【００１１】
他の実施形態は、
露光条件、レイアウトパターン、分割箇所検出条件、および分割条件を設定する工程と、
前記露光条件および分割箇所検出条件を用いて、前記レイアウトパターンの分割箇所を検出する工程と、
前記分割箇所が分割されるように、前記分割条件を用いて前記レイアウトパターンを、第１のマスクパターンと第２のマスクパターンに分割する工程と、
を有するマスクパターン作成方法に関する。
【発明の効果】
【００１２】
低コストで、微細化に対応した半導体装置を提供できる。また、微細化に対応したマスクパターンを作成することができる。
【図面の簡単な説明】
【００１３】
【図１】従来のリソグラフィー工程を表す図である。
【図２】第１実施例の半導体装置の製造方法を表す図である。
【図３】第１実施例の半導体装置の製造方法を表す図である。
【図４】第１実施例の半導体装置の製造方法を表す図である。
【図５】第１実施例の半導体装置の製造方法を表す図である。
【図６】第１実施例の半導体装置の製造方法を表す図である。
【図７】第１実施例の半導体装置の製造方法を表す図である。
【図８】第１実施例の半導体装置の製造方法を表す図である。
【図９】マスクパターン作成プログラムの処理内容を説明するフローチャートである。
【図１０】レイアウトパターンを表す平面図である。
【図１１】第２実施例の半導体装置の製造方法を表す図である。
【図１２】第２実施例の半導体装置の製造方法を表す図である。
【発明を実施するための形態】
【００１４】
本発明の半導体装置の製造方法の一例では、第１の膜上に、第１のフォトレジストパターンを形成した後、第１のフォトレジストパターンを硬化させて固定化する。次に、第１のフォトレジストパターンと平面視で少なくとも一部が重なるようにして、第１の膜上に、第２のフォトレジストパターンを形成する。この後、第１および第２のフォトレジストパターンをマスクに用いて、第１の膜をエッチングする。
【００１５】
上記方法では、リソプロセス・リソ・エッチ（ＬＰＬＥ）法により、第１および第２のフォトレジストパターンを形成する。従って、リソ・エッチ・リソ・エッチ（ＬＥＬＥ）法を用いた場合と比べて、工程数を減らすことができ、製造コストを低減することができる。また、第２のフォトレジストパターンは、平面視で、第２のフォトレジストパターンの少なくとも一部が第１のフォトレジストパターンと重なるように形成される。このため、第１と第２のフォトレジストパターンの重なる領域については、デフォーカス等によって第１のフォトレジストパターンが所望のパターンとならない場合であっても、その上に更に第２のフォトレジストパターンを形成することによって、所望のフォトレジストパターンを得ることができる。更に、第１と第２のフォトレジストパターンの重なる領域については、２つのパターンを設けるため、第２のフォトレジストパターンの位置合わせずれのマージンを大きくとることができる。この結果、微細化（例えば、露光時の限界解像度付近の微細化）にも十分に対応した半導体装置を製造することができる。
【００１６】
好ましくは、第1のフォトレジストパターンは、ライン部と、第１の幅を有するライン部の間のスペース部とからなるライン・アンド・スペースパターン（Ｌ／Ｓパターン）とし、第２のフォトレジストパターンは、平面視で、第１のフォトレジストパターンと重なる領域が第１の幅よりも大きな第２の幅を有するパターンであるのが良い。ここで、「第１の幅」とはライン部の延在方向と垂直で第１の膜と平行な方向の幅を表し、「第２の幅」とは第１の幅と同じ方向の幅を表す。ライン・アンド・スペースパターンは一定の間隔（第１の幅）を開けてライン部が配置されたパターンであるため、リソグラフィー工程でのマージンを大きくとることができ、微細化にも十分に対応することができる。また、第２のフォトレジストパターンも、第１の幅よりも大きな第２の幅を有するパターンを有するため、リソグラフィー工程でのマージンを大きくとることができ、微細化にも十分に対応することができる。従って、第１のフォトレジストパターンを構成するライン部の幅が、(λ/ＮＡ)/４〜(λ/ＮＡ)/２ｎｍとなるような、微細化が進展した半導体装置を製造する場合であっても、本発明の方法を適用することができる。ここで、λは露光光源の波長、ＮＡは露光機の開口数を表す。
【００１７】
第２のフォトレジストパターンは、平面視で、第２のフォトレジストパターンの少なくとも一部が第１のフォトレジストパターンと重なっていれば良い。すなわち、第２のフォトレジストパターンの全部が第１のフォトレジストパターンと重なっていても良く、または、第２のフォトレジストパターンの一部が第１のフォトレジストパターンと重なっていても良い。
【００１８】
第１の膜としては、特に限定されず、シリコンなどの半導体膜（半導体基板）、導電膜、絶縁膜などリソグラフィー工程を適用できる膜であれば、何れの膜であっても良い。また、複数の膜を第１の膜として、同時に本発明の方法を適用しても良い。
【００１９】
第１のフォトレジストパターンを硬化させる工程では、例えば、イオン注入、深紫外（ＤＵＶ）露光、化学硬化等の処理により、第１のフォトレジストパターンを硬化させることができる。
【００２０】
以下に、本発明を適用した実施例である半導体装置の製造方法について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００２１】
（第１実施例）
本実施例は、本発明の方法を利用して、配線層および接続部を形成した半導体装置に関するものである。以下、図２〜１０を参照して、本実施例の半導体装置の製造方法を説明する。なお、図４Ａ、５Ａ、５Ｂ、および８Ａは平面図を表す。図２、３、４Ｂ、５Ｃ、６および７は、図８ＡのＡ−Ａ’方向に対応する断面図を表す。図８Ｂは、図８ＡのＡ−Ａ’方向の断面図を表す。図９は、第１および第２のフォトレジストパターンを決定するのに使用するマスクパターン作成プログラムの処理内容を表すフローチャートである。また、図１０は、レイアウトパターンを表す平面図である。
【００２２】
図２に示すように、シリコン半導体基板１上にリソグラフィー技術とドライエッチング技術を利用して、素子分離領域用の溝を形成する。ＣＶＤ法により、この溝内に、シリコン酸化膜、シリコン窒化膜またはこれらの膜の積層膜を埋設した後、ＣＭＰまたはエッチバックにより平坦化して、素子分離領域２を形成する。次に、熱酸化やＣＶＤ法により、ゲート絶縁膜用の絶縁膜を成膜し、その上に不純物を含有するポリシリコン膜およびシリコン窒化膜を成膜する。この後、リソグラフィー技術とドライエッチング技術を利用して、シリコン窒化膜からなるハードマスク８ａを形成する。ハードマスク８ａをマスクに用いて、ゲート絶縁膜用の絶縁膜と、その上のポリシリコン膜をパターニングして、ゲート絶縁膜３とゲート電極４を形成する。次に、ゲート電極４の両側のシリコン半導体基板１内に不純物を注入することにより、ＬＤＤ領域９を形成する。シリコン半導体基板１上の全面に、シリコン窒化膜を形成した後、エッチバックすることにより、ゲート電極の互いに対向する両側面上にサイドウォール膜８ｂを形成する。ハードマスク８ａおよびサイドウォール膜８ｂをマスクに用いて、ゲート電極４の両側のシリコン半導体基板１内に不純物を注入することにより、ソースおよびドレイン領域１０を形成する。これにより、ゲート絶縁膜３、ゲート電極４、ＬＤＤ領域９、ソースおよびドレイン領域１０ならびにシリコン半導体基板１から構成されるプレナー型のトランジスタが完成する。
【００２３】
図３に示すように、シリコン半導体基板１上の全面に、酸化シリコンからなる第１の層間絶縁膜１１を形成する。第１の層間絶縁膜１１内に、ソースおよびドレイン領域１０を露出させるようにコンタクトホールを形成する。次に、コンタクトホール内を導電材料で埋め込むことで、第１のコンタクトプラグ１３を形成する。
【００２４】
図４に示すように、第１の層間絶縁膜１１上に、タングステン等の導電膜１５を形成する。
【００２５】
次に、マスクパターン形成プログラムを使用して、第１および第２のフォトレジストパターンにそれぞれ、対応する第１および第２のマスクパターンを決定する。以下では、図９に示すフローチャートおよび図１０に示すレイアウトパターンを参照して、マスクパターン形成プログラムの処理内容を説明する。
【００２６】
まず、後述する図６の工程で形成する第１の接続部１８ａおよび第１の配線層１８ｂからなる配線レイアウトのレイアウトパターン、露光条件、分割箇所検出条件、および分割条件を設定する（Ｓ１）。この設定処理は、予めコンピュータ内に記憶されたレイアウトパターン、露光条件、分割箇所検出条件、および分割条件を読み込むことによって行われる。露光条件としては例えば、フォーカス値、露光量、露光装置の照明形状（有効光源分布）および照明強度、開口数（ＮＡ）、光源の波長、偏光度、収差量などを挙げることができる。本実施例の分割箇所検出条件は、レイアウトパターン中の特定の方向の幅が後述するリソシミュレーション後に一定値以下となる部分を検出する条件とする。また、本実施例の分割条件は、下記（１）および（２）の条件とする。
（１）第１のマスクパターンは、ライン部と、ライン部の間に位置し第１の幅を有するスペース部と、からなるライン・アンド・スペースパターンとなる、
（２）第２のマスクパターンは、平面視で、第１のマスクパターンと重なる領域が第１の幅よりも大きな第２の幅を有する。
【００２７】
次に、レイアウトパターンについてＯＰＣ（Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ；光近接効果補正）処理を行い、パターン歪みを補正する（Ｓ２）。
次に、ＯＰＣ処理後のレイアウトパターンについて、Ｓ１の処理で設定された露光条件および分割箇所検出条件を用いて、分割箇所を検出する。具体的には、まず、露光条件を用いて、レイアウトパターンのリソシミュレーションを行う（Ｓ３）。次に、レイアウトパターンについて、分割箇所検出条件を用いて、特定の方向の幅が一定値以下となる部分を検出する（Ｓ４）。図１０は、レイアウトパターンを表す平面図である。本実施例では、図１０のレイアウトパターンにおいて、リソシミュレーション後に方向７の幅が一定値以下となる分割箇所１４を検出する。この分割箇所１４は、露光時のマージンが少ない箇所であり、後述する工程で形成する第１の接続部１８ａおよび第１の配線層１８ｂの一部の領域などに相当する。
【００２８】
次に、Ｓ４の処理で検出された分割箇所１４が分割されるように、分割条件を用いてレイアウトパターンを、第１のマスクパターンと第２のマスクパターンに分割する（Ｓ５）。本実施例では、予め上記（１）および（２）の分割条件を設定したため、第１のマスクパターンがライン部とライン部の間に位置し第１の幅を有するスペース部とからなるライン・アンド・スペースパターンとなり、第２のマスクパターンは平面視で第１のマスクパターンと重なる領域が第１の幅よりも大きな第２の幅を有するように、レイアウトパターンを分割する。すなわち、第１と第２のマスクパターンを重ね合わせた領域が、第１の接続部１８ａおよび第１の配線層１８ｂの一部の領域等（Ｓ４で検出した分割箇所１４）となる。
【００２９】
次に、分割した第１と第２のマスクパターンに対してそれぞれ、ＯＰＣ処理を行い、パターン歪みを補正する（Ｓ６、Ｓ７）。
【００３０】
以上のようなプロセスを経て最終的に、第１と第２のマスクパターンを決定する（Ｓ８、Ｓ９）。
【００３１】
次に、図４に示すように、導電膜１５上の全面にポジ型のフォトレジスト膜を形成した後、図９のプロセスに従って決定した第１のマスクパターンに対応するフォトマスク（レクチル）を準備し、このフォトマスクを用いてフォトレジスト膜に対して露光・現像処理を行う。これにより、第１のマスクパターンをフォトレジスト膜に転写して、第１のフォトレジストパターン１６を形成する。第１のフォトレジストパターン１６は、幅Ｗ1を有するライン部１６ａおよび１６ｃが、第1の幅Ｗ2を開けて配置された、ライン・アンド・スペースパターンとなっている。すなわち、第１のフォトレジストパターン１６は、幅Ｗ1を有するライン部１６ａおよび１６ｃと、ライン部１６ａ、１６ｃの間に位置し第1の幅を有するＷ2のスペース部１６ｂを有する。第１のフォトレジストパターン１６は、第１のコンタクトプラグ１３上に形成する第１の接続部に対応するパターン１６ｃと、第１の配線層に対応するパターン１６ａを有する。次に、イオン注入、深紫外（ＤＵＶ）露光、化学硬化等の処理により、第１のフォトレジストパターン１６を硬化させる。
【００３２】
図５に示すように、導電膜１５上の全面にポジ型のフォトレジスト膜を形成した後、図９のプロセスに従って決定した第２のマスクパターンに対応するフォトマスク（レクチル）を準備し、このフォトマスクを用いてフォトレジスト膜に対して露光・現像処理を行う。これにより、第２のマスクパターンをフォトレジスト膜に転写して、第２のフォトレジストパターン１７を形成する。なお、この際、図４の工程で形成した第１のフォトレジストパターン１６は既に硬化処理を行っているため、露光処理の影響を受けない。図５Ａは第２のフォトレジストパターン１７だけを表す平面図であり、図５Ｂは第１および第２のフォトレジストパターン１６、１７を表す平面図である。図５Ａに示すように、第２のフォトレジストパターン１７は、第１のフォトレジストパターン１６のスペース部の第１の幅Ｗ2よりも大きく、位置合わせのずれを考慮すると(Ｗ1＋Ｗ2)程度の第２の幅Ｗ3を持つことが望ましい。また、図５に示すように、第２のフォトレジストパターン１７と第１のフォトレジストパターン１６ａ、１６ｃを合わせた領域が、後の工程で第１の接続部および第１の配線層に対応するパターンとなる。
【００３３】
図６に示すように、第１および第２のフォトレジストパターン１６、１７（図示していない）をマスクに用いて、導電膜１５のエッチングを行う。これにより、第１のコンタクトプラグ１３に電気的に接続された第１の接続部１８ａおよび第１の配線層１８ｂを形成する。
【００３４】
図７に示すように、第１の層間絶縁膜１１上に、酸化シリコンからなる第２の層間絶縁膜２０を形成する。第２の層間絶縁膜２０内を貫通して第１の接続部１８ａを露出させるようにコンタクトホールを形成する。コンタクトホール内に導電材料を埋め込むことで、第１の接続部１８ａに電気的に接続された第２のコンタクトプラグ２１を形成する。
【００３５】
図８に示すように、第２のコンタクトプラグ２１に電気的に接続されるように第２の接続部２２ａおよび第２の配線層２２ｂを形成する。第２の接続部２２ａおよび第２の配線層２２ｂは、第１の接続部１８ａおよび第１の配線層１８ｂの形成工程（図４〜６および９を参照）と同様にして形成する。
【００３６】
本実施例では、第１の接続部１８ａおよび第１の配線層１８ｂを形成する工程ならびに第２の接続部ａおよび第２の配線層２２ｂを形成する工程において、第1のフォトレジストパターン１６はライン・アンド・スペースパターンとしたため、リソグラフィー工程でのマージンを大きくとることができ、微細化にも十分に対応することができる。また、第２のフォトレジストパターン１７も、第１の幅Ｗ1よりも大きな第２の幅Ｗ3を有するパターンを有するため、リソグラフィー工程でのマージンを大きくとることができ、微細化に十分に対応することができる。すなわち、図９の処理内容のマスクパターン作成プログラム（マスクパターン作成方法）により、微細化に十分に対応したマスクパターンを作成することができる。
【００３７】
なお、上記実施例では、第1および第２のフォトレジストパターン１６、１７には、ポジ型のフォトレジストを使用した。しかし、第1および第２のフォトレジストパターン１６、１７はポジ型のフォトレジストに限定されず、ネガ型のフォトレジストを使用しても良い。この場合、本実施例では、第1および第２のフォトレジストパターン１６、１７は、ポジ型のフォトレジストを使用する場合とはフォトレジスト部分とスペース部分とを反転させる形で形成すれば良い。また、フォトレジストの代わりに、酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、アモルファスカーボン膜、反射防止膜（ＢＡＲＣ膜）などのハードマスク材料を使用しても良い。
【００３８】
本実施例では、第１の接続部１８ａおよび第１の配線層１８ｂを形成する工程ならびに第２の接続部２２ａおよび第２の配線層２２ｂを形成する工程に、第1および第２のフォトレジストパターン１６、１７を用いる本発明の方法を適用した。しかし、第２の層間絶縁膜２０上や他の領域に、配線層等を形成する場合に更に、本発明の方法を適用しても良い。
【００３９】
（第２実施例）
第１実施例では、第1のフォトレジストパターンをライン・アンド・スペースパターンとした。これに対して、本実施例では、第1のフォトレジストパターンとして、レイアウトパターンと同じパターンを用いる点が異なる。本実施例では、平面視で、第２のフォトレジストパターンの全部が第１のフォトレジストパターンと重なるように、第２のフォトレジストパターンが設けられる。このため、第1のフォトレジストパターンが、デフォーカスによりパターンの変形が起きても、第２のフォトレジストパターンがパターンを補うため、リソグラフィー工程でのマージンを大きくとることができ、微細化に十分に対応することができる。
【００４０】
本実施例の半導体装置は、第1のフォトレジストパターンの平面視形状が異なる以外は、第1実施例の製造工程と同様の工程を用いて製造することができる。以下では、図１１および１２を参照して、本実施例の半導体装置の製造方法を説明する。なお、本実施例では、図１０に示す第１実施例と同じ配線レイアウトのレイアウトパターンを形成する。
【００４１】
まず、第1実施例の図２および３の工程により、プレナー型のトランジスタ等を形成する。
【００４２】
次に、図１１に示すように、第１の層間絶縁膜１１上に、タングステン等の導電膜１５を形成する。なお、図１１Ａは平面図、図１１Ｂは図１１ＡのＡ−Ａ’方向の断面図を表す。
【００４３】
次に、マスクパターン形成プログラムを使用して、第１および第２のフォトレジストパターンにそれぞれ、対応する第１および第２のマスクパターンを決定する。具体的には、配線レイアウトのレイアウトパターン、露光条件、分割箇所検出条件、および分割条件を設定する（図９のＳ１）。この際、分割箇所検出条件は第１実施例と同様とする。また、分割条件は、下記（１）および（２）の条件とする。
（１）第１のマスクパターンは、図１０に示す配線レイアウトのレイアウトパターンと同じパターンとする、
（２）第２のマスクパターンは、平面視で、後述する分割箇所に位置し、第２のマスクパターンの全部が第１のマスクパタンーンと重なる。
【００４４】
次に、レイアウトパターンのＯＰＣ処理（図９のＳ２）、レイアウトパターンのリソシミュレーションを行った後（図９のＳ３）、分割箇所の検出（図９のＳ４）を行う。本実施例では第１実施例と同じ分割箇所検出条件を用いるため、第１実施例と同じ箇所を分割箇所として検出する。
【００４５】
次に、分割条件を用いてレイアウトパターンを、第１のマスクパターンと第２のマスクパターンに分割する（図９のＳ５）。本実施例では、予め上記（１）および（２）の分割条件を設定したため、第１のマスクパターンが配線レイアウトのレイアウトパターンと同じパターンとなり、第２のマスクパターンが平面視で分割箇所に位置し、第２のマスクパターンの全部が第１のマスクパターンと重なるように、パターン分割を行う。なお、第２のマスクパターンの平面視形状・大きさは、平面視で、分割箇所に位置すると共に第２のマスクパターンが第１のマスクパターンからはみ出さないものであれば特に限定されない。すなわち、第２のマスクパターンの全部が、第１のマスクパターン上に位置するように、パターン分割を行う。
【００４６】
次に、分割した第１と第２のマスクパターンに対してそれぞれ、ＯＰＣ処理を行い（図９のＳ６、Ｓ７）、第１と第２のマスクパターンを決定する（図９のＳ８、Ｓ９）。
次に、図１１に示すように、第１実施例と同様にして、導電膜１５上に、第１のフォトレジストパターン１６を形成する。この後、第１のフォトレジストパターン１６を硬化させる。
【００４７】
次に、図１２に示すように、第１実施例と同様にして、第１のフォトレジストパターン１６上に、第２のフォトレジストパターン１７を形成する。なお、図１２Ａは、導電膜１５上に第２のフォトレジストパターン１７のみを形成した場合を示す平面図であり、第１のフォトレジストパターン１６は省略している。図１２Ｂは、導電膜１５上に第１および第２のフォトレジストパターン１６、１７を形成した場合を示す平面図である。図１２Ｃは、図１２ＢのＡ−Ａ’方向の断面図を表す。第１実施例と同様に、第２のフォトレジストパターン１７と第１のフォトレジストパターン１６ａ、１６ｃを合わせた領域が、後の工程で形成する第１の接続部および第１の配線層に対応する。
【００４８】
次に、第１実施例の図６〜８の工程を実施することにより、本実施例の半導体装置が完成する。
【符号の説明】
【００４９】
１  シリコン半導体基板
２  素子分離領域
３  ゲート絶縁膜
４  ゲート電極
６  フォトレジストパターン
６ａ  ライン部
８ａ  ハードマスク
８ｂ  サイドウォール膜
９  ＬＤＤ領域
１０  ソースおよびドレイン領域
１１  第１の層間絶縁膜
１２  被加工膜
１３  第１のコンタクトプラグ
１４  分割箇所
１５  導電膜
１６  第１のフォトレジストパターン
１７  第２のフォトレジストパターン
１８ａ  第１の接続部
１８ｂ  第１の配線層
２０  第２の層間絶縁膜
２１  第２のコンタクトプラグ
２２ａ  第２の接続部
２２ｂ  第２の配線層
Ｗ1  ライン部の幅
Ｗ2  第1の幅
Ｗ3  第２の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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