(57)【要約】【課題】新たな構造の画素を提供する。【解決手段】画素は、電流制御用ＴＦＴと、スイッチング用ＴＦＴと、を有する。スイッチング用ＴＦＴのゲート電極として機能する導電層は、ゲート配線として機能する領域を有する導電層とは異なるものであるとともに、ソース配線として機能する領域を有する導電層は、スイッチング用ＴＦＴのチャネル形成領域を有する半導体層と電気的に接続されている。そして、電源線として機能する第１の領域と第１の領域の長尺方向と交差する長尺方向を有する第２の領域を有する導電層において、第１の領域は第２の領域を介して電流制御用ＴＦＴのチャネル形成領域を有する半導体層と電気的に接続さている。【選択図】図３５
2014052640.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体層と、第２の半導体層と、第１の導電層と、第２の導電層と、第３の導電層と、第４の導電層と、第５の導電層と、第６の導電層と、第７の導電層と、第８の導電層と、を有し、
前記第１の半導体層は、第１のトランジスタのチャネル形成領域を有し、
前記第２の半導体層は、第２のトランジスタのチャネル形成領域を有し、
前記第１の導電層は、第１の配線として機能する第１の領域を有し、
前記第２の導電層は、前記第１のトランジスタのゲート電極として機能する第２の領域を有し、
前記第２の導電層は、前記第１の導電層と電気的に接続され、
前記第３の導電層は、前記第２のトランジスタのゲート電極として機能する第３の領域を有し、
前記第４の導電層は、第２の配線として機能する第４の領域を有し、
前記第４の導電層は、前記第１の半導体層と電気的に接続され、
前記第５の導電層は、前記第１の半導体層と電気的に接続され、
前記第５の導電層は、前記第３の導電層と電気的に接続され、
前記第６の導電層は、第３の配線として機能する第５の領域を有し、
前記第６の導電層は、第６の領域を有し、
前記第５の領域は、少なくとも前記第６の領域を介して前記第２の半導体層と電気的に接続され、
前記第５の領域の長尺方向は、前記第６の領域の長尺方向と交差しており、
前記第５の領域の長尺方向は、前記第１の領域の長尺方向と交差しており、
前記第６の領域の長尺方向は、前記第４の領域の長尺方向と交差しており、
前記第７の導電層は、前記第２の半導体層と電気的に接続され、
前記第８の導電層は、画素電極として機能する第７の領域を有し、
前記第８の導電層は、前記第７の導電層と電気的に接続されることを特徴とする表示装置。
【請求項２】
請求項１において、
第３の半導体層と、第４の半導体層と、第９の導電層と、第１０の導電層と、第１２の導電層と、第１３の導電層と、第１４の導電層と、を有し、
前記第３の半導体層は、第３のトランジスタのチャネル形成領域を有し、
前記第４の半導体層は、第４のトランジスタのチャネル形成領域を有し、
前記第９の導電層は、前記第３のトランジスタのゲート電極として機能する第８の領域を有し、
前記第９の導電層は、前記第１の導電層と電気的に接続され、
前記第１０の導電層は、前記第４のトランジスタのゲート電極として機能する第９の領域を有し、
前記第１１の導電層は、第４の配線として機能する第１０の領域を有し、
前記第１１の導電層は、前記第３の半導体層と電気的に接続され、
前記第１２の導電層は、前記第３の半導体層と電気的に接続され、
前記第１２の導電層は、前記第１０の導電層と電気的に接続され、
前記第６の導電層は、第１１の領域を有し、
前記第５の領域は、少なくとも前記第１１の領域を介して前記第４の半導体層と電気的に接続され、
前記第５の領域の長尺方向は、前記第１１の領域の長尺方向と交差しており、
前記第１１の領域の長尺方向は、前記第１０の領域の長尺方向と交差しており、
前記第１３の導電層は、前記第４の半導体層と電気的に接続され、
前記第１４の導電層は、第２の画素電極として機能する領域を有し、
前記第１４の導電層は、前記第１３の導電層と電気的に接続されることを特徴とする表示装置。
【請求項３】
表示装置と、
ＦＰＣと、
を有する表示モジュールであって、
前記表示装置は、請求項１乃至請求項３のいずれか一項に記載の表示装置であることを特徴とする表示モジュール。
【請求項４】
表示装置又は表示モジュールと、
操作スイッチ、バッテリー、記憶媒体又はアンテナと、
を有し、
前記表示装置は、請求項１乃至請求項３のいずれか一項に記載の表示装置であり、
前記表示モジュールは、請求項１乃至請求項３のいずれか一項に記載の表示モジュールであることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。特に、階調電圧と時間階調との両方によって階調表示を
行う表示装置に関する。
【背景技術】
【０００２】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ
（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリク
ス型表示装置の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型表示装置は、マトリクス状に配置された数十〜数百万個もの画
素領域にそれぞれ画素ＴＦＴが配置され、各画素ＴＦＴに接続された画素電極に出入りす
る電荷を画素ＴＦＴのスイッチング機能により制御するものである。
【０００４】
近年、画像の高精細化、高解像度化とともに、望ましくはフルカラー表示が行える多階
調表示が求められている。
【０００５】
また、アクティブマトリクス型表示装置の中でも、表示装置の高精細化、高解像度化に
伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型表示装置が注目され
てきている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
デジタル駆動方式のアクティブマトリクス型表示装置には、外部から入力されるデジタ
ルビデオデータをアナログデータ（階調電圧）に変換するＤ／Ａ変換回路（ＤＡＣ）が必
要である。Ｄ／Ａ変換回路には、様々な種類のものが存在する。
【０００７】
アクティブマトリクス型表示装置の多階調表示能力は、このＤ／Ａ変換回路の能力、つ
まりＤ／Ａ変換回路が何ビットのデジタルビデオデータをアナログデータに変換すること
ができるかに依存している。例えば、一般的に、２ビットのデジタルビデオデータを処理
するＤ／Ａ変換回路を有する表示装置であれば、２2＝４階調表示を行うことができ、８
ビットならば２8＝２５６階調表示を行うことができ、またｎビットならば２n階調表示を
行うことができる。
【０００８】
しかし、Ｄ／Ａ変換回路の能力を上げるためには、Ｄ／Ａ変換回路の回路構成が複雑に
なり、かつレイアウト面積が大きくなる。最近では、Ｄ／Ａ変換回路をアクティブマトリ
クス回路と同一基板上にポリシリコンＴＦＴによって形成する表示装置が報告されてきて
いる。しかし、この場合、Ｄ／Ａ変換回路の回路構成が複雑になると、Ｄ／Ａ変換回路の
歩留まりが低下し、表示装置の歩留まりも低下してしまう。また、Ｄ／Ａ変換回路のレイ
アウト面積が大きくなると、小型の表示装置を実現することが困難になる。
【課題を解決するための手段】
【０００９】
そこで、本発明は上述の問題に鑑みてなされたものであり、多階調の表示を実現するこ
とのできる表示装置を提供するものである。
【００１０】
まず、図１を参照する。図１には、本発明の表示装置の概略構成図が示されている。１
０１はデジタルドライバを有する表示パネルである。１０１−１はソースドライバであり
、１０１−２および１０１−３はゲートドライバであり、１０１−４は複数の画素ＴＦＴ
がマトリクス状に配置されたアクティブマトリクス回路である。ソースドライバ１０１−
１およびゲートドライバ１０１−２ならびに１０１−３は、アクティブマトリクス回路を
駆動する。１０２はデジタルビデオデータ時間階調処理回路である。
【００１１】
デジタルビデオデータ時間階調処理回路１０２は、外部から入力されるｍビットデジタ
ルビデオデータのうちｎビットのデジタルビデオデータを、ｎビットの階調電圧の為のデ
ジタルビデオデータに変換する。ｍビットのデジタルビデオデータのうち下位（ｍ−ｎ）
ビットの階調情報は、時間階調によって表現される。
【００１２】
デジタルビデオデータ時間階調処理回路１０２によって変換されたｎビットデジタルビ
デオデータは、表示パネル１０１に入力される。表示パネル１０１に入力されたｎビット
デジタルビデオデータは、ソースドライバに入力され、ソースドライバ内のＤ／Ａ変換回
路でアナログ階調データに変換され、各ソース信号線に供給される。
【００１３】
次に、本発明の表示装置の別の例を図２に示す。図２において、２０１はアナログドラ
イバを有する表示パネルである。２０１−１はソースドライバであり、２０１−２および
２０１−３はゲートドライバであり、２０１−４は複数の画素ＴＦＴがマトリクス状に配
置されたアクティブマトリクス回路である。ソースドライバ２０１−１およびゲートドラ
イバ２０１−２ならびに２０１−３は、アクティブマトリクス回路を駆動する。２０２は
Ａ／Ｄ変換回路であり、外部から供給されるアナログビデオデータをｍビットデジタルビ
デオデータに変換する。２０３はデジタルビデオデータ時間階調処理回路である。デジタ
ルビデオデータ時間階調処理回路２０３は、入力されるｍビットデジタルビデオデータの
うちｎビットのデジタルビデオデータを、ｎビットの階調電圧の為のデジタルビデオデー
タに変換する。入力されるｍビットのデジタルビデオデータのうち下位（ｍ−ｎ）ビット
の階調情報は、時間階調によって表現される。デジタルビデオデータ時間階調処理回路２
０３によって変換されたｎビットデジタルビデオデータは、Ｄ／Ａ変換回路２０４に入力
され、アナログビデオデータに変換される。Ｄ／Ａ変換回路２０４によって変換されたア
ナログビデオデータは、表示パネル２０１に入力される。表示パネル２０１に入力された
アナログビデオデータは、ソースドライバに入力され、ソースドライバ内のサンプリング
回路によってサンプリングされ、各ソース信号線に供給される。
【００１４】
なお、本発明の表示装置の動作の詳細について実施形態を用いて後述することにする。
【００１５】
以下に本発明の構成を述べる。
【００１６】
本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリク
ス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲートドラ
イバと、を有する表示装置であって、  外部から入力されるｍビットデジタルビデオデー
タのうち、上位ｎビットを階調電圧の情報として、かつ下位（ｍ−ｎ）ビットを時間階調
の情報として用い、ｍ、ｎは共に２以上の正数、かつｍ＞ｎであることを特徴とする表示
装置が提供される。。
【００１７】
また、本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマ
トリクス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、  外部から入力されるｍビットデジタルビデオデータを階調電圧のための
ｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビ
デオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示装置
であって、  ２m-n個のサブフレームによって１フレームの映像を形成することによって
時間階調表示を行うことを特徴とする表示装置が提供される。
【００１８】
また、本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマ
トリクス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、  外部から入力されるｍビットデジタルビデオデータを階調電圧のための
ｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビ
デオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示装置
であって、  ２m-n個のサブフレームによって１フレームの映像を形成することによって
時間階調表示を行い、（２m−（２m-n−１））通りの階調表示を得ることを特徴とする表
示装置が提供される。
【００１９】
また、本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマ
トリクス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、を有する表示装置であって、  外部から入力されるｍビットデジタルビデ
オデータのうち、上位ｎビットを階調電圧の情報として、かつ下位（ｍ−ｎ）ビットを時
間階調の情報として用い（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、  前記ソースドライバ
は、前記ｎビットデジタルビデオデータをアナログ階調電圧に変換するＤ／Ａ変換回路を
有していることを特徴とする表示装置が提供される。
【００２０】
また、本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマ
トリクス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、  外部から入力されるｍビットデジタルビデオデータを階調電圧のための
ｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビ
デオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示装置
であって、  前記ソースドライバは、前記ｎビットデジタルビデオデータをアナログ階調
電圧に変換するＤ／Ａ変換回路を有しており、  ２m-n個のサブフレームによって１フレ
ームの映像を形成することによって時間階調表示を行うことを特徴とする表示装置が提供
される。
【００２１】
また、本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマ
トリクス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、  外部から入力されるｍビットデジタルビデオデータを階調電圧のための
ｎビットデジタルビデオデータに変換し、前記ソースドライバに前記ｎビットデジタルビ
デオデータを供給する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）、を有する表示装置
であって、  前記ソースドライバは、前記ｎビットデジタルビデオデータをアナログ階調
電圧に変換するＤ／Ａ変換回路を有しており、  ２m-n個のサブフレームによって１フレ
ームの映像を形成することによって時間階調表示を行い、（２m−（２m-n−１））通りの
階調表示を得ることを特徴とする表示装置が提供される。
【００２２】
また、本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマ
トリクス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、  外部から入力されるｍビットデジタルビデオデータを階調電圧のための
ｎビットデジタルビデオデータに変換する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）
、  前記ｎビットデジタルビデオデータをアナログビデオデータに変換し、前記ソースド
ライバに入力するするＤ／Ａ変換回路と、を有する表示装置であって、  ２m-n個のサブ
フレームによって１フレームの映像を形成することによって時間階調表示を行うことを特
徴とする表示装置が提供される。
【００２３】
また、本発明によると、  複数の画素ＴＦＴがマトリクス状に配置されたアクティブマ
トリクス回路と、  前記アクティブマトリクス回路を駆動するソースドライバおよびゲー
トドライバと、  外部から入力されるｍビットデジタルビデオデータを階調電圧のための
ｎビットデジタルビデオデータに変換する回路と（ｍ、ｎは共に２以上の正数、ｍ＞ｎ）
、  前記ｎビットデジタルビデオデータをアナログビデオデータに変換し、前記ソースド
ライバに入力するするＤ／Ａ変換回路と、を有する表示装置であって、  ２m-n個のサブ
フレームによって１フレームの映像を形成することによって時間階調表示を行い、（２m
−（２m-n−１））通りの階調表示を得ることを特徴とする表示装置が提供される。
【００２４】
前記ｍは８、前記ｎは２であってもよい。
【００２５】
前記ｍは１０、前記ｎは２であってもよい。
【００２６】
前記ｍは１２、前記ｎは４であってもよい。
【発明の効果】
【００２７】
本発明の液晶表示装置によると、Ｄ／Ａ変換回路の能力以上の多階調表示をおこなうこ
とができる。よって、小型の液晶表示装置を実現することが可能となる。
【図面の簡単な説明】
【００２８】
【図１】本発明の液晶表示装置の概略構成図である。
【図２】本発明の液晶表示装置の概略構成図である。
【図３】本発明のある実施形態の液晶表示装置の概略構成図である。
【図４】本発明のある実施形態の液晶表示装置のアクティブマトリクス回路、ソースドライバおよびゲートドライバの回路構成図である。
【図５】本発明のある実施形態の液晶表示装置の階調表示レベルを示す図である。
【図６】本発明のある実施形態の液晶表示装置の駆動タイミングチャートを示す図である。
【図７】本発明のある実施形態の液晶表示装置の駆動タイミングチャートを示す図である。
【図８】本発明のある実施形態の液晶表示装置の概略構成図である。
【図９】本発明のある実施形態の液晶表示装置の概略構成図である。
【図１０】本発明のある実施形態の液晶表示装置の概略構成図である。
【図１１】本発明のある実施形態の液晶表示装置のアクティブマトリクス回路、ソースドライバおよびゲートドライバの回路構成図である。
【図１２】本発明のある実施形態の液晶表示装置の駆動タイミングチャートを示す図である。
【図１３】本発明の液晶表示装置の作製工程例を示す図である。
【図１４】本発明の液晶表示装置の作製工程例を示す図である。
【図１５】本発明の液晶表示装置の作製工程例を示す図である。
【図１６】本発明の液晶表示装置の作製工程例を示す図である。
【図１７】本発明の液晶表示装置の作製工程例を示す図である。
【図１８】本発明の液晶表示装置の作製工程例を示す図である。
【図１９】本発明の液晶表示装置の作製工程例を示す図である。
【図２０】本発明の液晶表示装置の作製工程例を示す図である。
【図２１】本発明の液晶表示装置の作製工程例を示す図である。
【図２２】本発明の液晶表示装置の作製工程例を示す図である。
【図２３】無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。
【図２４】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図２５】本発明の液晶表示装置を用いた３板式プロジェクタの概略構成図である。
【図２６】本発明の液晶表示装置を用いた単板式プロジェクタの概略構成図である。
【図２７】本発明の液晶表示装置を用いたフロントプロジェクタおよびリアプロジェクタの概略構成図である。
【図２８】本発明の液晶表示装置を用いたゴーグル型ディスプレイの概略構成図である。７
【図２９】フィールドシーケンシャル駆動のタイミングチャートである。
【図３０】本発明の液晶表示装置を用いたノートブック型パーソナルコンピュータの概略構成図である。
【図３１】本発明の液晶表示装置を用いた電子機器の例である。
【図３２】実施形態１６のＥＬ表示装置の構成を示す図である。
【図３３】実施形態１７のＥＬ表示装置の構成を示す図である。
【図３４】実施形態１８のＥＬ表示装置の画素部の構成を示す断面図である。
【図３５】実施形態１９のＥＬ表示装置の画素部の構成を示す上面図及び回路図である。
【図３６】実施形態２０のＥＬ表示装置の画素部の構成を示す断面図である。
【図３７】実施形態２１のＥＬ表示装置の画素部の構成を示す回路図である。
【発明を実施するための形態】
【００２９】
以下に本発明の表示装置を実施形態をもって説明する。ただし、本発明の表示装置は、
以下の実施形態に限定されるわけではない。
【００３０】
（実施形態１）
本実施形態の表示装置の概略構成図を図３に示す。本実施形態においては、説明の簡略
のため、外部から４ビットデジタルビデオデータが供給される表示装置を例にとる。
【００３１】
３０１はデジタルドライバを有する表示パネルである。３０１−１はソースドライバで
あり、３０１−２および３０１−３はゲートドライバであり、３０１−４は複数の画素Ｔ
ＦＴがマトリクス状に配置されたアクティブマトリクス回路である。
【００３２】
デジタルビデオデータ時間階調処理回路３０２は、外部から入力される４ビットデジタ
ルビデオデータのうち上位２ビットのデジタルビデオデータを、２ビットの階調電圧の為
のデジタルビデオデータに変換する。４ビットのデジタルビデオデータのうち下位２ビッ
トの階調情報は、時間階調によって表現される。
【００３３】
デジタルビデオデータ時間階調処理回路３０２によって変換された上位２ビットデジタ
ルビデオデータは、表示パネル３０１に入力される。表示パネル３０１に入力された２ビ
ットデジタルビデオデータは、ソースドライバに入力され、ソースドライバ内のＤ／Ａ変
換回路（図示せず）でアナログ階調データに変換され、各ソース信号線に供給される。な
お、本実施形態の表示パネルに内蔵されるＤ／Ａ変換回路は、２ビットのデジタルビデオ
データをアナログ階調電圧に変換する。
【００３４】
ここで、本実施形態の表示パネルが表示媒体として液晶を用いた液晶パネルである場合
について説明する。
表示パネル３０１の回路構成、特にアクティブマトリクス回路３０１−４について、図
４を用いて説明する。
【００３５】
アクティブマトリクス回路３０１−４は、（ｘ×ｙ）個の画素を有している。
それぞれの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等の符号が付けられ
ている。また、それぞれの画素は、画素ＴＦＴ３０１−４−１、保持容量３０１−４−３
を有している。また、ソースドライバ３０１−１、ゲートドライバ３０１−２ならびに３
０１−３、およびアクティブマトリクス回路３０１−４が形成されているアクティブマト
リクス基板と対向基板との間には、液晶が挟まれている。液晶３００６は、各画素に対応
する液晶を模式的に示したものである。
【００３６】
本実施形態のデジタルドライバ表示パネルは、１ライン分の画素（例えば、Ｐ1,1、Ｐ1
,2、・・・、Ｐ1,x）を同時に駆動する、いわゆる線順次駆動を行う。
言い換えると、１ライン分の画素に同時にアナログ階調電圧を書き込む。全ての画素（Ｐ
1,1〜Ｐy,x）にアナログ階調電圧を書き込むのに要する時間を１フレーム期間（Ｔf）と
呼ぶことにする。また、１フレーム期間（Ｔf）を４分割した期間をサブフレーム期間（
Ｔsf）と呼ぶことにする。さらに、１ライン分の画素（例えば、Ｐ1,1、Ｐ1,2、・・・、
Ｐ1,x）にアナログ階調電圧を書き込むのに要する時間を１ライン期間（Ｔsfl）と呼ぶこ
とにする。
【００３７】
本実施形態の表示装置の階調表示について説明する。本実施形態の表示装置に外部から
供給されるデジタルビデオデータは、４ビットであり、１６階調の情報を有している。こ
こで、図５を参照する。図５には、本実施形態の表示装置の階調表示レベルが示されてい
る。電圧レベルＶLはＤ／Ａ変換回路に入力される最低の電圧レベルであり、また、電圧
レベルＶHはＤ／Ａ変換回路に入力される最高の電圧レベルである。
【００３８】
本実施形態においては、４階調の電圧レベルを実現するために、電圧レベルＶHと電圧
レベルＶLとの間をほぼ等電圧レベルに分割し、その電圧レベルのステップをαとした。
なお、α＝（ＶH−ＶL）／４である。よって、本実施形態のＤ／Ａ変換回路が出力する階
調電圧レベルは、デジタルビデオデータのアドレスが（００）の時はＶLとなり、デジタ
ルビデオデータのアドレスが（０１）の時はＶL＋αとなり、デジタルビデオデータのア
ドレスが（１０）の時はＶL＋２αとなり、デジタルビデオデータのアドレスが（１１）
の時はＶL＋３αとなる。
【００３９】
本実施形態のＤ／Ａ変換回路が出力できる階調電圧レベルは、上述の様にVL、VL＋α、
VL＋２α、およびVL＋３αの４通りである。そこで、本発明においては、時間階調表示を
組合わせることによって、表示装置の階調表示レベルの数を上げることができる。本実施
形態においては、４ビットデジタルビデオデータのうちの２ビット分の情報を時間階調表
示にもちいることによって、電圧レベルのステップαをほぼ４等分した階調電圧レベルに
相当する階調表示レベルを実現することができる。つまり、本実施形態の表示装置は、Ｖ
L、ＶL＋α／４、ＶL＋２α／４、ＶL＋３α／４、ＶL＋α、ＶL＋５α／４、ＶL＋６α
／４、ＶL＋７α／４、ＶL＋２α、ＶL＋９α／４、ＶL＋１０α／４、ＶL＋１１α／４
、ＶL＋３αの階調電圧レベルに相当する階調表示レベルを実現することができる。
【００４０】
ここで、外部から入力される４ビットデジタルビデオデータアドレスと、時間階調処理
後デジタルビデオデータアドレスおよびそれに対応する階調電圧レベルと、時間階調を組
み合わせた階調表示レベルとの対応を下記の表１に示す。
【００４１】
【表１】
2014052640.tif 000003
【００４２】
本実施形態の表示装置は、１フレーム期間Ｔｆを４つのサブフレーム期間（1st Ｔsf、
2nd Ｔsf、3rd Ｔsf、および4th Ｔsf）に分割して表示を行っている。
さらに、本実施形態の表示装置は、線順次駆動を行うので、各画素は１ライン期間（Ｔsf
l）の間、階調電圧が書き込まれる。よって、各サブフレーム期間（1st Ｔsf、2nd Ｔsf
、3rd Ｔsf、および4th Ｔsf）に対応する各サブフレームライン期間（1st Ｔsfl、2nd 
Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に、時間階調処理後の２ビットデジタルビデオデ
ータのアドレスがＤ／Ａ変換回路に入力され、Ｄ／Ａ変換回路から階調電圧が出力される
。４つのサブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl
）に書き込まれる階調電圧によって４回のサブフレームの表示が高速に行われ、結果とし
て１フレームの階調表示は、各サブフレームライン期間の階調電圧レベルの総和を時間平
均したものになる。
【００４３】
なお、表１に示すように、本実施形態においては、４ビットデジタルビデオデータのア
ドレスが（１１００）〜（１１１１）までは同じ階調電圧レベル（ＶL＋３α）が出力さ
れる。
【００４４】
よって、本実施形態の表示装置においては、２ビットデジタルビデオデータを扱うＤ／
Ａ変換回路をした場合でも、２4−３＝１３階調の階調レベルの表示を行うことができる
。
【００４５】
図６には、本実施形態の表示装置の駆動タイミングチャートが示されている。
図６には、画素Ｐ1,1〜画素Ｐy,1が例にとって示されている。
【００４６】
画素Ｐ1,1を例にとって説明すると、画素Ｐ1,1には、各サブフレームライン期間（1st 
Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔsfl）に、デジタルビデオデータ1,1-1、1,1
-2、1,1-3、および1,1-4がそれぞれ書き込まれる。これらのデジタルビデオデータ1,1-1
、1,1-2、1,1-3、および1,1-4は、４ビットのデジタルビデオデータ1,1を時間階調処理し
た２ビットデジタルビデオデータである。
【００４７】
このような動作が、全ての画素について行われる。
【００４８】
ここで、図７を参照する。図７は、ある画素（例えば、画素Ｐ1,1）に書き込まれる階
調電圧レベルと、サブフレーム期間およびフレーム期間との関係を示したものである。
【００４９】
まず、１フレーム期間目に着目すると、第１のサブフレームライン期間（1st Ｔsfl）
にはＶL＋αの階調電圧が書き込まれ、第１のサブフレーム期間（1st Ｔsf）には階調電
圧ＶL＋αに対応した画像が表示される。次に、第２のサブフレームライン期間（2nd Ｔs
fl）にはＶL＋２αの階調電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）には
階調電圧ＶL＋２αに対応した画像が表示される。次に、第３のサブフレームライン期間
（3rd Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ、第３のサブフレーム期間（3rd Ｔ
sf）には階調電圧ＶL＋２αに対応した画像が表示される。次に、第４のサブフレームラ
イン期間（4th Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ、第４のサブフレーム期間
（4th Ｔsf）には階調電圧ＶL＋２αに対応した画像が表示される。よって、１フレーム
目の階調表示レベルは、ＶL＋７α／４の階調電圧レベルに対応した階調表示となる。
【００５０】
次に、２フレーム期間目に着目すると、第１のサブフレームライン期間（1st Ｔsfl）
にはＶL＋２αの階調電圧が書き込まれ、第１のサブフレーム期間（1st Ｔsf）には階調
電圧ＶL＋２αに対応した画像が表示される。次に、第２のサブフレームライン期間（2nd
Ｔsfl）にはＶL＋２αの階調電圧が書き込まれ、第２のサブフレーム期間（2nd Ｔsf）
には階調電圧ＶL＋２αに対応した画像が表示される。次に、第３のサブフレームライン
期間（3rd Ｔsfl）にはＶL＋３αの階調電圧が書き込まれ、第３のサブフレーム期間（3r
d Ｔsf）には階調電圧ＶL＋３αに対応した画像が表示される。次に、第４のサブフレー
ムライン期間（4th Ｔsfl）にはＶL＋３αの階調電圧が書き込まれ、第４のサブフレーム
期間（4th Ｔsf）には階調電圧ＶL＋３αに対応した画像が表示される。よって、２フレ
ーム目の階調表示レベルは、ＶL＋１０α／４の階調電圧レベルに対応した階調表示とな
る。
【００５１】
このように、１３通りの階調表示が行われることが理解される。
【００５２】
なお、本実施形態においては、４階調の電圧レベルを実現するために、電圧レベルＶH
と電圧レベルＶLとの間をほぼ等電圧レベルに分割し、その電圧レベルのステップをαと
したが、電圧レベルＶHと電圧レベルＶLとの間を等電圧レベルに分割せず任意に設定した
場合でも、本発明の効果はある。
【００５３】
また、本実施形態においては、各サブフレームライン期間に書き込まれる階調電圧レベ
ルを表１のように設定したが、下記の表２に示す様にしてもよい。
【００５４】
【表２】
2014052640.tif 000004
【００５５】
また、各サブフレームライン期間（1st Ｔsfl、2nd Ｔsfl、3rd Ｔsfl、および4th Ｔs
fl）に書き込まれるデジタルビデオデータのアドレス（または階調電圧レベル）は、表１
または表２以外の組合わせによっても設定され得る。
【００５６】
また、本実施形態においては、外部から入力される４ビットデジタルビデオデータのう
ち上位２ビットのデジタルビデオデータを、２ビットの階調電圧の為のデジタルビデオデ
ータに変換し、４ビットのデジタルビデオデータのうち下位２ビットの階調情報は、時間
階調によって表現されるようにした。ここで、一般に、外部からｍビットのデジタルビデ
オデータが時間階調処理回路によって、上位ｎビットデジタルビデオデータが、階調電圧
の為のデジタルビデオデータに変換され、下位（ｍ−ｎ）ビットの階調情報は、時間階調
によって表現される場合を考える。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎとす
る。
【００５７】
この場合、フレーム期間（Ｔf）とサブフレーム期間（Ｔsf）との関係は、      Ｔf＝
２m-n・Ｔsfとなり、（２m−（２m-n−１））通りの階調表示を行うことができる。
【００５８】
なお、ｍ＝１２およびｎ＝４でもよい。
【００５９】
（実施形態２）
本実施形態においては、８ビットデジタルビデオデータが入力される表示装置について
説明する。図８を参照する。図８には、本実施形態の表示装置の概略構成図が示されてい
る。８０１はデジタルドライバを有するパネルである。８０１−１ならびに８０１−２は
ソースドライバであり、８０１−３はゲートドライバであり、８０１−４は複数の画素Ｔ
ＦＴがマトリクス状に配置されたアクティブマトリクス回路であり、８０１−５はデジタ
ルビデオデータ時間階調処理回路である。
【００６０】
デジタルビデオデータ時間階調処理回路８０１−５は、外部から入力される８ビットデ
ジタルビデオデータのうち６ビットのデジタルビデオデータを、６ビットの階調電圧の為
のデジタルビデオデータに変換する。８ビットのデジタルビデオデータのうち２ビットの
階調情報は、時間階調によって表現される。
【００６１】
デジタルビデオデータ時間階調処理回路８０１−５によって変換された６ビットデジタ
ルビデオデータは、ソースドライバ８０１−１および８０１−２に入力され、ソースドラ
イバ内のＤ／Ａ変換回路（図示せず）でアナログ階調電圧に変換され、各ソース信号線に
供給される。なお、本実施形態の表示装置に内蔵されるＤ／Ａ変換回路は、６ビットのデ
ジタルビデオデータをアナログ階調電圧に変換する。
【００６２】
なお、本実施形態の表示装置においては、ソースドライバ８０１−１ならびに８０１−
２、ゲートドライバ８０１−３、アクティブマトリクス回路８０１−４、およびデジタル
ビデオデータ時間階調処理回路８０１−５が同一基板上に一体形成されている。
【００６３】
ここで、図９を参照する。図９には、本実施形態の表示装置の回路構成がより詳しく示
されている。ソースドライバ８０１−１は、シフトレジスタ回路８０１−１−１、ラッチ
回路１（８０１−１−２）、ラッチ回路２（８０１−１−３）
、Ｄ／Ａ変換回路（８０１−１−４）を有している。その他、バッファ回路やレベルシフ
タ回路（いずれも図示せず）を有している。また、説明の便宜上、Ｄ／Ａ変換回路８０１
−１−４にはレベルシフタ回路が含まれている。
【００６４】
ソースドライバ８０１−２は、ソースドライバ８０１−１と同じ構成を有する。なお、
ソースドライバ８０１−１は、奇数番目のソース信号線に画像信号（階調電圧）を供給し
、ソースドライバ８０１−２は、偶数番目のソース信号線に画像信号を供給するようにな
っている。
【００６５】
なお、本実施形態のアクティブマトリクス型表示装置においては、回路レイアウトの都
合上、アクティブマトリクス回路の上下を挟むように２つのソースドライバ８０１−１お
よび８０１−２を設けたが、回路レイアウト上、可能であれば、ソースドライバを１つだ
け設けるようにしても良い。
【００６６】
また、８０１−３はゲートドライバであり、シフトレジスタ回路、バッファ回路、レベ
ルシフタ回路等（いずれも図示せず）を有している。
【００６７】
アクティブマトリクス回路８０１−４は、１９２０×１０８０（横×縦）の画素を有し
ている。各画素の構成は、上記実施形態１で説明したものと同様である。
【００６８】
本実施形態の表示装置は、６ビットデジタルビデオデータを扱うＤ／Ａ変換回路８０１
−１−４を有している。また、外部から供給される８ビットデジタルビデオデータのうち
下位２ビット分の情報を時間階調を行うために用いる。なお、時間階調については、上述
の実施形態１と同様である。
【００６９】
よって、本実施形態の表示装置は、２8−３＝２５３通りの階調表示を行うことができ
る。
【００７０】
（実施形態３）
図１０において、１００１はアナログドライバを有する表示パネルである。１００１−
１はソースドライバであり、１００１−２および１００１−３はゲートドライバであり、
１００１−４は複数の画素ＴＦＴがマトリクス状に配置されたアクティブマトリクス回路
である。
【００７１】
デジタルビデオデータ時間階調処理回路１００２は、外部から入力される４ビットデジ
タルビデオデータのうち上位２ビットのデジタルビデオデータを、２ビットの階調電圧の
為のデジタルビデオデータに変換する。４ビットのデジタルビデオデータのうち下位２ビ
ットの階調情報は、時間階調によって表現される。
【００７２】
デジタルビデオデータ時間階調処理回路１００２によって変換された上位２ビットデジ
タルビデオデータは、Ｄ／Ａ変換回路１００３に入力され、アナログビデオデータに変換
される。おして、このアナログビデオデータは、パネル１００１に入力される。
【００７３】
ここで、本実施形態の表示パネル１００１に表示媒体として液署を用いて液晶パネルと
した場合について説明する。
本実施形態の表示パネル１００１の回路回路構成、特にアクティブマトリクス回路１０
０１−４について、図１１を用いて説明する。
【００７４】
アクティブマトリクス回路１００１−４は、（ｘ×ｙ）個の画素を有している。それぞ
れの画素には、説明の便宜上、Ｐ1,1、Ｐ2,1、・・・、Ｐy,x等の符号が付けられている
。また、それぞれの画素は、画素ＴＦＴ１００１−４−１、保持容量１００１−４−３を
有している。また、ソースドライバ１００１−１、ゲートドライバ１００１−２ならびに
１００１−３、およびアクティブマトリクス回路１００１−４が形成されているアクティ
ブマトリクス基板と対向基板との間には、液晶が挟まれている。液晶１００１−４−２は
、各画素に対応する液晶を模式的に示したものである。
【００７５】
本実施形態のアナログドライバ液晶パネルは、１つの画素を順に駆動する、いわゆる点
順次駆動を行う。全ての画素（Ｐ1,1〜Ｐy,x）にアナログ階調電圧を書き込むのに要する
時間を１フレーム期間（Ｔf）と呼ぶことにする。また、１フレーム期間（Ｔf）を４分割
した期間をサブフレーム期間（Ｔsf）と呼ぶことにする。さらに、１つ分の画素（例えば
、Ｐ1,1、Ｐ1,2、・・・、Ｐ1,x）にアナログ階調電圧を書き込むのに要する時間を１サ
ブフレームドット期間（Ｔsfd）
と呼ぶことにする。
【００７６】
本実施形態の表示装置の階調表示について説明する。本実施形態の表示装置に外部から
供給されるデジタルビデオデータは、４ビットであり、１６階調の情報を有している。な
お、本実施形態の表示装置の階調表示レベルは、図５に示したものと同様であるので、図
５を参照する。
【００７７】
図１２には、本実施形態の表示装置の駆動タイミングチャートが示されている。図１２
には、画素Ｐ1,1、Ｐ1,2、Ｐ1,3、および画素Ｐy,xが例にとって示されている。
【００７８】
画素Ｐ1,1を例にとって説明すると、画素Ｐ1,1には、各サブフレームドット期間（1st 
Ｔsfd、2nd Ｔsfd、3rd Ｔsfd、および4th Ｔsfd）に、デジタルビデオデータ1,1-1、1,1
-2、1,1-3、および1,1-4が書き込まれる。これらのデジタルビデオデータ1,1-1、1,1-2、
1,1-3、および1,1-4は、４ビットのデジタルビデオデータ1,1を時間階調処理した２ビッ
トデジタルビデオデータをアナログ変換したアナログビデオデータである。
【００７９】
このような動作が、全ての画素について行われる。
【００８０】
よって、本実施形態の表示装置においても、上述の実施形態１と同様、１３階調の階調
表示が行える。
【００８１】
なお、本実施形態の表示装置に外部からアナログビデオデータが入力される場合には、
入力されるアナログビデオデータをデジタルビデオデータ変換し、デジタルビデオデータ
時間階調処理回路１００２に入力するようにすれば良い。
【００８２】
また、本実施形態においても、一般に、外部からｍビットのデジタルビデオデータが時
間階調処理回路によって、上位ｎビットデジタルビデオデータが、階調電圧の為のデジタ
ルビデオデータに変換され、下位（ｍ−ｎ）ビットの階調情報は、時間階調によって表現
される場合を考える。なお、ｍ、ｎは共に２以上の整数であり、ｍ＞ｎとする。
【００８３】
この場合、フレーム期間（Ｔf）とサブフレーム期間（Ｔsf）との関係は、      Ｔf＝
２m-n・Ｔsfとなり、（２m−（２m-n−１））通りの階調表示を行うことができる。
【００８４】
（実施形態４）
本実施形態では、上述の実施形態１〜３で説明した本発明の表示装置（または液晶パネ
ル）の作製工程例を以下に説明する。本実施形態では、絶縁表面を有する基板上に複数の
ＴＦＴを形成し、アクティブマトリクス回路、ソースドライバ、ゲートドライバ、および
他の周辺回路等を同一基板上に形成する例を図１３〜図１６に示す。なお、以下の例では
、アクティブマトリクス回路の１つの画素ＴＦＴと、他の回路（ソースドライバ、ゲイト
ドライバ、および他の周辺回路）の基本回路であるＣＭＯＳ回路とが同時に形成される様
子を示す。また、以下の例では、ＣＭＯＳ回路においてはＰチャネル型ＴＦＴとＮチャネ
ル型ＴＦＴとがそれぞれ１つのゲイト電極を備えている場合について、その作製工程を説
明するが、ダブルゲイト型やトリプルゲイト型のような複数のゲイト電極を備えたＴＦＴ
によるＣＭＯＳ回路をも同様に作製することができる。また、以下の例では、画素ＴＦＴ
はダブルゲイトのＮチャネル型ＴＦＴである、シングルゲイト、トリプルゲイト等のＴＦ
Ｔとしてもよい。また、上記実施形態２の表示装置の様に、デジタルビデオデータ時間階
調処理回路を同時に形成する様にしても良い。
【００８５】
図１３（Ａ）を参照する。まず、絶縁表面を有する基板として石英基板５０００を準備
する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。石英
基板上に一旦非晶質シリコン膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法
をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基
板またはシリコン基板を用いても良い。次に、下地膜５００１を形成する。本実施形態で
は、下地膜５００１には酸化シリコン（ＳｉＯ2）が用いられた。次に、非晶質シリコン
膜５００３を形成する。非晶質シリコン膜５００３は、最終的な膜厚（熱酸化後の膜減り
を考慮した膜厚）
が１０〜７５ｎｍ（好ましくは１５〜４５ｎｍ）となる様に調節する。
【００８６】
なお、非晶質シリコン膜５００３の成膜に際して膜中の不純物濃度の管理を徹底的に行
うことが重要である。本実施形態の場合、非晶質シリコン膜５００３中では、後の結晶化
を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０18ａｔｏ
ｍｓ／ｃｍ3未満（代表的には５×１０17ａｔｏｍｓ／ｃｍ3以下、好ましくは２×１０17
ａｔｏｍｓ／ｃｍ3以下）、Ｏ（酸素）は１．５×１０19ａｔｏｍｓ／ｃｍ3未満（代表的
には１×１０18ａｔｏｍｓ／ｃｍ3以下、好ましくは５×１０17ａｔｏｍｓ／ｃｍ3以下）
となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の
際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中に
おいて膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果にお
ける最小値で定義される。
【００８７】
上記構成を得るため、本実施形態で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニン
グを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００
〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ3（フッ化塩素）ガス
を流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。
【００８８】
なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ3ガスの流量を３００ｓ
ｃｃｍとした場合、約２μｍ厚の付着物（主にシリコンを主成分する）
を４時間で完全に除去することができる。
【００８９】
また、非晶質シリコン膜５００３中の水素濃度も非常に重要なパラメータであり、水素
含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質シリコン
膜５００３の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化する
ことでプラズマＣＶＤ法を用いることも可能である。
【００９０】
次に、非晶質シリコン膜５００３の結晶化工程を行う。結晶化の手段としては特開平７
−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施形態２のどちら
の手段でも良いが、本実施形態では、同公報の実施例２に記載した技術内容（特開平８−
７８３２９号公報に詳しい）を利用するのが好ましい。
【００９１】
特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク
絶縁膜４００４を１５０ｎｍに形成する。マスク絶縁膜４００４は触媒元素を添加するた
めに複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定す
ることができる（図１３（Ｂ））。
【００９２】
そして、非晶質シリコン膜５００３の結晶化を助長する触媒元素としてニッケル（Ｎｉ
）を含有した溶液（Ｎｉ酢酸塩エタノール溶液）５００５をスピンコート法により塗布す
る。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジ
ウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）
、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図１３（Ｂ））。
【００９３】
また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラ
ズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、後述す
る横成長領域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な
技術となる。
【００９４】
触媒元素の添加工程が終了したら、次に、４５０℃で１時間程度の水素出しの後、不活
性雰囲気、水素雰囲気または酸素雰囲気中において５００〜９６０℃（代表的には５５０
〜６５０℃）の温度で４〜２４時間の加熱処理を加えて非晶質シリコン膜５００３の結晶
化を行う。本実施形態では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。
【００９５】
この時、非晶質シリコン膜５００３の結晶化は、ニッケルを添加した領域４００６で発
生した核から優先的に進行し、基板５０００の基板面に対してほぼ平行に成長した多結晶
シリコン膜からなる結晶領域５００７が形成される。この結晶領域５００７を横成長領域
と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶
性に優れるという利点がある。
【００９６】
なお、マスク絶縁膜５００４を用いずに、Ｎｉ酢酸溶液を非晶質シリコン膜の前面に塗
布し結晶化させることもできる。
【００９７】
図１３（Ｄ）を参照する。次に、触媒元素のゲッタリングプロセスを行う。まず、リン
イオンのドーピングを選択的に行う。マスク絶縁膜５００４が形成された状態で、リンの
ドーピングを行う。すると、多結晶シリコン膜のマスク絶縁膜５００４で覆われていない
部分５００８のみに、リンがドーピングされる（これらの領域をリン添加領域５００８と
呼ぶ）。このとき、ドーピングの加速電圧と、酸化膜で成るマスクの厚さを最適化し、リ
ンがマスク絶縁膜５００４を突き抜けないようにする。このマスク絶縁膜５００４は、必
ずしも酸化膜でなくてもよいが、酸化膜は活性層に直接触れても汚染の原因にならないの
で都合がよい。
【００９８】
リンのドーズ量は、１×１０14から１×１０15ｉｏｎｓ／ｃｍ2程度とすると良い。本
実施形態では、５×１０14ｉｏｎｓ／ｃｍ2のドーズをイオンドーピング装置を用いて行
った。
【００９９】
なお、イオンドープの際の加速電圧は１０ｋｅＶとした。１０ｋｅＶの加速電圧であれ
ば、リンは１５０ｎｍのマスク絶縁膜をほとんど通過することができない。
【０１００】
図１３（Ｅ）を参照する。次に、６００℃の窒素雰囲気にて１〜１２時間（本実施形態
では１２時間）熱アニールし、ニッケル元素のゲッタリングを行った。
こうすることによって、図１３（Ｅ）において矢印で示されるように、ニッケルがリンに
吸い寄せられることになる。６００℃の温度のもとでは、リン原子は膜中をほとんど動か
ないが、ニッケル原子は数１００μｍ程度またはそれ以上の距離を移動することができる
。このことからリンがニッケルのゲッタリングに最も適した元素の１つであることが理解
できる。
【０１０１】
次に図１４（Ａ）を参照し、多結晶シリコン膜をパターニングする工程を説明する。こ
のとき、リンの添加領域５００８、すなわちニッケルがゲッタリングされた領域が残らな
いようにする。このようにして、ニッケル元素をほとんど含まない多結晶シリコン膜の活
性層５００９〜５０１１が得られた。得られた多結晶シリコン膜の活性層５００９〜５０
１１が後にＴＦＴの活性層となる。
【０１０２】
図１４（Ｂ）を参照する。活性層５００９〜５０１１を形成したら、その上にシリコン
を含む絶縁膜でなるゲイト絶縁膜５０１２を７０ｎｍに成膜する。そして、酸化性雰囲気
において、８００〜１１００℃（好ましくは９５０〜１０５０℃）で加熱処理を行い、活
性層５００９〜５０１１とゲイト絶縁膜５０１２の界面に熱酸化膜（図示せず）を形成す
る。
【０１０３】
なお、触媒元素をゲッタリングするための加熱処理（触媒元素のゲッタリングプロセス
）を、この段階で行っても良い。その場合、加熱処理は処理雰囲気中にハロゲン元素を含
ませ、ハロゲン元素による触媒元素のゲッタリング効果を利用する。なお、ハロゲン元素
によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で
行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難と
なり、ゲッタリング効果が得られなくなる恐れがある。また、この場合ハロゲン元素を含
むガスとして、代表的にはＨＣｌ、ＨＦ、ＮＦ3、ＨＢｒ、Ｃｌ2、ＣｌＦ3、ＢＣｌ2、Ｆ
2、Ｂｒ2等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることが
できる。
この工程においては、例えばＨＣｌを用いた場合、活性層中のニッケルが塩素の作用によ
りゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考え
られる。また、ハロゲン元素を用いて触媒元素のゲッタリングプロセスを行う場合、触媒
元素のゲッタリングプロセスを、マスク絶縁膜５００４を除去した後、活性層をパターン
ニングする前に行なってもよい。また、触媒元素のゲッタリングプロセスを、活性層をパ
ターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わ
せて行なってもよい。
【０１０４】
次に、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって
後のゲイト電極の原型を形成する。本実施形態では２ｗｔ％のスカンジウムを含有したア
ルミニウム膜を用いる。
【０１０５】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲイト電極
を形成しても良い。
【０１０６】
次に、特開平７−１３５３１８号公報記載の技術により多孔性陽極酸化膜５０１３〜５
０２０、無孔性陽極酸化膜５０２１〜５０２４およびゲイト電極５０２５〜５０２８を形
成する（図１４（Ｂ））。
【０１０７】
こうして図１４（Ｂ）の状態が得られたら、次にゲイト電極５０２５〜５０２８および
多孔性陽極酸化膜５０１３〜５０２０をマスクとしてゲイト絶縁膜５０１２をエッチング
する。そして、多孔性陽極酸化膜５０１３〜５０２０を除去し、図１４（Ｃ）の状態を得
る。なお、図１４（Ｃ）において５０２９〜５０３１で示されるのは加工後のゲイト絶縁
膜である。
【０１０８】
図１５（Ａ）を参照する。次に、一導電性を付与する不純物元素の添加工程を行う。不
純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボ
ロン）またはＧａ（ガリウム）を用いれば良い。
【０１０９】
本実施形態では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添
加をそれぞれ２回の工程に分けて行う。
【０１１０】
最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不
純物添加（本実施形態ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ
-領域を形成する。このｎ-領域は、Ｐイオン濃度が１×１０18ａｔｏｍｓ／ｃｍ3〜１×
１０19ａｔｏｍｓ／ｃｍ3となるように調節する。
【０１１１】
さらに、２回目の不純物添加を低加速電圧１０ｋｅＶ程度で行い、ｎ+領域を形成する
。この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ
+領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する
。
【０１１２】
以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域およびド
レイン領域５０３３および５０３３、低濃度不純物領域５０３７、チャネル形成領域５０
４０が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域および
ドレイン領域５０３５および５０３６、低濃度不純物領域５０３８および５０３９、なら
びにチャネル形成領域５０４１および５０４２が確定する（図１５（Ａ））。
【０１１３】
なお、図１５（Ａ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性
層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。
【０１１４】
次に、図１５（Ｂ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク５０４
３を設け、Ｐ型を付与する不純物イオン（本実施形態ではボロンを用いる）の添加を行う
。
【０１１５】
この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャ
ネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（
ボロン）イオンを添加する。
【０１１６】
こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域およびドレイン領域
５０４４および５０４５、低濃度不純物領域５０４６、チャネル形成領域５０４７が形成
される（図１５（Ｂ））。
【０１１７】
また、導電性を付与するための不純物を添加した多結晶シリコン膜によってゲイト電極
を形成した場合は、低濃度不純物の形成には公知のサイドウォール構造を用いれば良い。
【０１１８】
次に、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによっ
て不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復され
る。
【０１１９】
図１５（Ｃ）を参照する。次に、第１層間絶縁膜５０４８として酸化シリコン膜と窒化
シリコン膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極およびドレ
イン電極５０４９〜５０５３を形成する。なお、第１層間絶縁膜５０４８として有機性樹
脂膜を用いることもできる。
【０１２０】
図１６を参照する。次に、第２層間絶縁膜５０５４を窒化シリコン膜で形成する。そし
て次に、有機性樹脂膜からなる第３層間絶縁膜５０５６を０．５〜３μｍの厚さに形成す
る。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。
有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率
が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上
述した以外の有機性樹脂膜を用いることもできる。
【０１２１】
次に、第３層間絶縁膜５０５６の一部をエッチングし、画素ＴＦＴのドレイン電極５０
５２の上部に第２層間絶縁膜を挟んでブラックマトリクス５０５５を形成する。本実施形
態では、ブラックマトリクス５０５５にはＴｉ（チタン）が用いられた。なお、本実施形
態では、画素ＴＦＴとブラックマトリクスとの間で保持容量が形成される。
【０１２２】
次に、第２層間絶縁膜５０５４および第３層間絶縁膜５０５６にコンタクトホールを形
成し、画素電極５０５７を１２０ｎｍの厚さに形成する。なお、本実施形態は透過型のア
クティブマトリクス表示装置の例であるため、画素電極５０５７を構成する導電膜として
ＩＴＯ等の透明導電膜を用いる。
【０１２３】
次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行う
ことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。なお、こ
の水素化処理を、プラズマ化させることによってできた水素で行っても良い。
【０１２４】
以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を有するアクテ
ィブマトリクス基板が完成する。
【０１２５】
次に、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブ
マトリクス型表示装置を作製する工程を説明する。
【０１２６】
図１６（Ｃ）の状態のアクティブマトリクス基板に配向膜５０５９を形成する。本実施
形態では、配向膜５０５９にはポリイミドを用いた。次に、対向基板を用意する。対向基
板は、ガラス基板５０６０、透明導電膜から成る対向電極５０６１、配向膜５０６２とで
構成される。
【０１２７】
なお、本実施形態では、配向膜にはポリイミド膜を用いた。なお、配向膜形成後、ラビ
ング処理を施した。なお、本実施形態では、配向膜に比較的大きなプレチル角を持つよう
なポリイミドを用いた。
【０１２８】
次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程
によって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両
基板の間に液晶５０６３を注入し、封止剤（図示せず）によって完全に封止する。本実施
形態では、液晶５０６３にネマチック液晶を用いた。
【０１２９】
よって、図１６（Ｃ）に示すような透過型のアクティブマトリクス型表示装置が完成す
る。
【０１３０】
なお、本実施形態で説明した非晶質シリコン膜の結晶化の方法の代わりに、レーザー光
（代表的にはエキシマレーザー光）によって、非晶質シリコン膜の結晶化を行ってもよい
。
【０１３１】
また、多結晶シリコン膜を用いる代わりに、スマートカット、ＳＩＭＯＸ、エルトラン
等のＳＯＩ構造（ＳＯＩ基板）を用いて他のプロセスを行ってもよい。
【０１３２】
（実施形態５）
本実施形態では、本発明の表示装置の別の作製方法について説明する。ここでは、アク
ティブマトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方法に
ついて説明する。
【０１３３】
〔島状半導体層、ゲート絶縁膜形成の工程：図１７（Ａ）〕  図１７（Ａ）において、
基板７００１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
【０１３４】
そして、基板７００１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン
膜、または窒化酸化シリコン膜からなる下地膜７００２をプラズマＣＶＤ法やスパッタ法
で１００〜４００ｎｍの厚さに形成した。例えば下地膜７００２として、窒化シリコン膜
７００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜７００３を５
０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜７
００２は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場
合には必ずしも設けなくても良い。
【０１３５】
次に下地膜７００２の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜
法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃
で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法
で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておく
ことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成すること
が可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
【０１３６】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術
または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用
いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコ
ンを基板上に貼りあわせるＳＯＩ（Silicon  On  Insulators）の公知技術を使用して結
晶質シリコン膜を形成しても良い。
【０１３７】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体
層７００４〜７００６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される
領域には、しきい値電圧を制御するため、あらかじめ１×１０15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【０１３８】
次に、島状半導体層７００４〜７００６を覆って、酸化シリコンまたは窒化シリコンを
主成分とするゲート絶縁膜７００７を形成した。ゲート絶縁膜７００７は、１０〜２００
ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。
例えば、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７５ｎｍ
形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で
熱酸化して１１５ｎｍのゲート絶縁膜としても良い。（図１７（Ａ））
【０１３９】
〔ｎ-領域の形成：図１７（Ｂ）〕  島状半導体層７００４、７００６及び配線を形成
する領域の全面と、島状半導体層７００５の一部（チャネル形成領域となる領域を含む）
にレジストマスク７００８〜７０１１を形成し、ｎ型を付与する不純物元素を添加して低
濃度不純物領域７０１２を形成した。この低濃度不純物領域７０１２は、後にＣＭＯＳ回
路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領域（本明
細書中ではＬov領域という。なお、ovとはoverlapの意味である。）を形成するための不
純物領域である。なお、ここで形成された低濃度不純物領域に含まれるｎ型を付与する不
純物元素の濃度を（ｎ-）で表すこととする。従って、本明細書中では低濃度不純物領域
７０１２をｎ-領域と言い換えることができる。
【０１４０】
ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法
でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い
。この工程では、ゲート絶縁膜７００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm3の範囲にするのが好ましく、ここ
では１×１０18atoms/cm3とした。
【０１４１】
その後、レジストマスク７００８〜７０１１を除去し、窒素雰囲気中で４００〜９００
℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加され
たリンを活性化する工程を行なった。
【０１４２】
〔ゲート電極用および配線用導電膜の形成：図１７（Ｃ）〕  第１の導電膜７０１３を
、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選
ばれた元素またはいずれかを主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜７０１３としては、例えば窒化タンタル（ＴａＮ）や窒化タングステ
ン（ＷＮ）を用いることが望ましい。さらに、第１の導電膜７０１３上に第２の導電膜７
０１４をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素またはいずれかを主成分とする導電性材
料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成す
れば良い。また、図示しないが、第１の導電膜７０１３の下に導電膜７０１３、７０１４
（特に導電膜７０１４）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成
しておくことは有効である。
【０１４３】
〔ｐ−ｃｈゲート電極、配線電極の形成とｐ+領域の形成：図１８（Ａ）〕  レジスト
マスク７０１５〜７０１８を形成し、第１の導電膜と第２の導電膜（以下、積層膜として
取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極７０１９、ゲート配線７
０２０、７０２１を形成した。なお、ｎチャネル型ＴＦＴとなる領域の上には全面を覆う
ように導電膜７０２２、７０２３を残した。
【０１４４】
そして、レジストマスク７０１５〜７０１８をそのまま残してマスクとし、ｐチャネル
型ＴＦＴが形成される半導体層７００４の一部に、ｐ型を付与する不純物元素を添加する
工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５
×１０20〜３×１０21atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不
純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ++）で表すこととする。従っ
て、本明細書中では不純物領域７０２４、７０２５をｐ++領域と言い換えることができる
。
【０１４５】
なお、この工程において、レジストマスク７０１５〜７０１８を使用してゲート絶縁膜
７００７をエッチング除去して、島状半導体層７００４の一部を露出させた後、ｐ型を付
与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため
、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１４６】
〔ｎ―ｃｈゲート電極の形成：図１８（Ｂ）〕  次に、レジストマスク７０１５〜７０
１８は除去した後、レジストマスク７０２６〜７０２９を形成し、ｎチャネル型ＴＦＴの
ゲート電極７０３０、７０３１を形成した。このときゲート電極７０３０はｎ-領域７０
１２とゲート絶縁膜を介して重なるように形成した。
【０１４７】
〔ｎ+領域の形成：図１８（Ｃ）〕  次に、レジストマスク７０２６〜７０２９を除去
し、レジストマスク７０３２〜７０３４を形成した。そして、ｎチャネル型ＴＦＴにおい
て、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった
。レジストマスク７０３４はｎチャネル型ＴＦＴのゲート電極７０３１を覆う形で形成し
た。これは、後の工程において画素マトリクス回路のｎチャネル型ＴＦＴに、ゲート電極
と重ならないようにＬＤＤ領域を形成するためである。
【０１４８】
そして、ｎ型を付与する不純物元素を添加して不純物領域７０３５〜７０３９を形成し
た。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプラ
ンテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atom
s/cm3とした。なお、ここで形成された不純物領域７０３７〜７０３９に含まれるｎ型を
付与する不純物元素の濃度を（ｎ+）で表すこととする。従って、本明細書中では不純物
領域７０３７〜７０３９をｎ+領域と言い換えることができる。また、不純物領域７０３
５、７０３６は既にｎ-領域が形成されていたので、厳密には不純物領域７０３７〜７０
３９よりも若干高い濃度でリンを含む。
【０１４９】
なお、この工程において、レジストマスク７０３２〜７０３４およびゲート電極７０３
０をマスクとしてゲート絶縁膜７００７をエッチングし、島状半導体膜７００５、７００
６の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【０１５０】
〔ｎ--領域の形成：図１９（Ａ）〕  次に、レジストマスク７０３２〜７０３４を除去
し、画素マトリクス回路のｎチャネル型ＴＦＴとなる島状半導体層７００６にｎ型を付与
する不純物元素を添加する工程を行った。こうして形成された不純物領域７０４０〜７０
４３には前記ｎ-領域と同程度かそれより少ない濃度（具体的には５×１０16〜１×１０1
8atoms/cm3）のリンが添加されるようにした。なお、ここで形成された不純物領域７０４
０〜７０４３に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）で表すこととする。
従って、本明細書中では不純物領域７０４０〜７０４３をｎ--領域と言い換えることがで
きる。また、この工程ではゲート電極で隠された不純物領域７０６７を除いて全ての不純
物領域にｎ-の濃度でリンが添加されているが、非常に低濃度であるため無視して差し支
えない。
【０１５１】
〔熱活性化の工程：図１９（Ｂ）〕  次に、後に第１の層間絶縁膜の一部となる保護絶
縁膜７０４４を形成した。保護絶縁膜７０４４は窒化シリコン膜、酸化シリコン膜、窒化
酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１０
０〜４００ｎｍとすれば良い。
【０１５２】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０
℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【０１５３】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素
により半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を
行っても良い。
【０１５４】
〔層間絶縁膜、ソース／ドレイン電極、遮光膜、画素電極、保持容量の形成：図１９（
Ｃ）〕  活性化工程を終えたら、保護絶縁膜７０４４の上に０．５〜１．５μm厚の層間
絶縁膜７０４５を形成した。前記保護絶縁膜７０４４と層間絶縁膜７０４５とでなる積層
膜を第１の層間絶縁膜とした。
【０１５５】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース電極７０４６〜７０４８と、ドレイン電極７０４９、７０５０を形成
した。図示していないが、本実施形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造
の積層膜とした。
【０１５６】
次に、パッシベーション膜７０５１として、窒化シリコン膜、酸化シリコン膜、または
窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成
した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が
得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた
。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜７０５１に開口部を形成しておいても良い。
【０１５７】
その後、有機樹脂からなる第２の層間絶縁膜７０５２を約１μmの厚さに形成した。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベン
ゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点
などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いること
もできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で
焼成して形成した。
【０１５８】
次に、画素マトリクス回路となる領域において、第２の層間絶縁膜７０５２上に遮光膜
７０５３を形成した。遮光膜７０５３はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚
さに形成した。そして、遮光膜７０５３の表面に陽極酸化法またはプラズマ酸化法により
３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜７０５４を形成した。こ
こでは遮光膜７０５３としてアルミニウム膜またはアルミニウムを主成分とする膜を用い
、酸化膜７０５４として酸化アルミニウム膜（アルミナ膜）を用いた。
【０１５９】
なお、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶ
Ｄ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
【０１６０】
次に、第２の層間絶縁膜７０５２にドレイン電極７０５０に達するコンタクトホールを
形成し、画素電極７０５５を形成した。なお、画素電極７０５６、７０５７はそれぞれ隣
接する別の画素の画素電極である。画素電極７０５５〜７０５７は、透過型液晶表示装置
とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれ
ば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）
膜を１００ｎｍの厚さにスパッタ法で形成した。
【０１６１】
また、この時、画素電極７０５５と遮光膜７０５３とが酸化膜７０５４を介して重なっ
た領域７０５８が保持容量を形成した。
【０１６２】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路と画素マトリクス回路とを
有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるＣＭＯＳ回路
にはｐチャネル型ＴＦＴ７０８１、ｎチャネル型ＴＦＴ７０８２が形成され、画素マトリ
クス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ７０８３が形成された。
【０１６３】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ７０８１には、チャネル形成領域７０６１、ソース
領域７０６２、ドレイン領域７０６３がそれぞれｐ+領域で形成された。また、ｎチャネ
ル型ＴＦＴ７０８２には、チャネル形成領域７０６４、ソース領域７０６５、ドレイン領
域７０６６、ゲート絶縁膜を介してゲート電極と重なったＬＤＤ領域（以下、Ｌov領域と
いう。なお、ovとはoverlapの意である。）
７０６７が形成された。この時、ソース領域７０６５、ドレイン領域７０６６はそれぞれ
（ｎ-＋ｎ+）領域で形成され、Ｌov領域７０６７はｎ-領域で形成された。
【０１６４】
また、画素ＴＦＴ７０８３には、チャネル形成領域７０６８、７０６９、ソース領域７
０７０、ドレイン領域７０７１、ゲート絶縁膜を介してゲート電極と重ならないＬＤＤ領
域（以下、Ｌoff領域という。なお、offとはoffsetの意である。）７０７２〜７０７５、
Ｌoff領域７０７３、７０７４に接したｎ+領域７０７６が形成された。この時、ソース領
域７０７０、ドレイン領域７０７１はそれぞれｎ+領域で形成され、Ｌoff領域７０７２〜
７０７５はｎ--領域で形成された。
【０１６５】
ここではは、画素マトリクス回路およびドライバー回路が要求する回路仕様に応じて各
回路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させ
ることができた。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置
を異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動
作またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構
造とを実現した。
【０１６６】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ７０８２は
高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路
、バッファ回路などのロジック回路に適している。また、ｎチャネル型ＴＦＴ７０８３は
低オフ電流動作を重視した画素マトリクス回路、サンプリング回路（サンプルホールド回
路）に適している。
【０１６７】
また、チャネル長３〜７μｍに対してＬov領域の長さ（幅）は０．５〜３．０μｍ、代
表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ７０８３に設けられるＬof
f領域７０７２〜７０７５の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
【０１６８】
（実施形態６）
本実施形態では、本発明の液晶表示装置の別の作製方法について説明する。ここでは、
アクティブマトリクス回路とその周辺に設けられる駆動回路のＴＦＴを同時に作製する方
法について説明する。
【０１６９】
〔島状半導体層、ゲート絶縁膜形成の工程：図２０（Ａ）〕  図２０（Ａ）において、
基板６００１には、無アルカリガラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板や金属基板の表面に絶縁膜を形成したものを基板としても良い。
【０１７０】
そして、基板６００１のＴＦＴが形成される表面には、酸化シリコン膜、窒化シリコン
膜、または窒化酸化シリコン膜からなる下地膜６００２をプラズマＣＶＤ法やスパッタ法
で１００〜４００ｎｍの厚さに形成した。例えば下地膜６００２として、窒化シリコン膜
６００２を２５〜１００ｎｍ、ここでは５０ｎｍの厚さに、酸化シリコン膜６００３を５
０〜３００ｎｍ、ここでは１５０ｎｍの厚さとした２層構造で形成すると良い。下地膜６
００２は基板からの不純物汚染を防ぐために設けられるものであり、石英基板を用いた場
合には必ずしも設けなくても良い。
【０１７１】
次に下地膜６００２の上に２０〜１００ｎｍの厚さの、非晶質シリコン膜を公知の成膜
法で形成した。非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃
で数時間加熱して脱水素処理を行い、含有水素量を５atom％以下として、結晶化の工程を
行うことが望ましい。また、非晶質シリコン膜をスパッタ法や蒸着法などの他の作製方法
で形成しても良いが、膜中に含まれる酸素、窒素などの不純物元素を十分低減させておく
ことが望ましい。ここでは、下地膜と非晶質シリコン膜とは、同じ成膜法で形成すること
が可能であるので両者を連続形成しても良い。下地膜を形成後、一旦大気雰囲気にさらさ
れないようにすることで表面の汚染を防ぐことが可能となり、作製されるＴＦＴの特性バ
ラツキを低減させることができる。
【０１７２】
非晶質シリコン膜から結晶質シリコン膜を形成する工程は、公知のレーザー結晶化技術
または熱結晶化の技術を用いれば良い。また、シリコンの結晶化を助長する触媒元素を用
いて熱結晶化の方法で結晶質シリコン膜を作製しても良い。その他に、微結晶シリコン膜
を用いても良いし、結晶質シリコン膜を直接堆積成膜しても良い。さらに、単結晶シリコ
ンを基板上に貼りあわせるＳＯＩ（Silicon  On  Insulators）の公知技術を使用して結
晶質シリコン膜を形成しても良い。
【０１７３】
こうして形成された結晶質シリコン膜の不要な部分をエッチング除去して、島状半導体
層６００４〜６００６を形成した。結晶質シリコン膜のｎチャネル型ＴＦＴが作製される
領域には、しきい値電圧を制御するため、あらかじめ１×１０15〜５×１０17ｃｍ-3程度
の濃度でボロン（Ｂ）を添加しておいても良い。
【０１７４】
次に、島状半導体層６００４〜６００６を覆って、酸化シリコンまたは窒化シリコンを
主成分とするゲート絶縁膜６００７を形成した。ゲート絶縁膜６００７は、１０〜２００
ｎｍ、好ましくは５０〜１５０ｎｍの厚さに形成すれば良い。
例えば、プラズマＣＶＤ法でＮ2ＯとＳｉＨ4を原料とした窒化酸化シリコン膜を７５ｎｍ
形成し、その後、酸素雰囲気中または酸素と塩酸の混合雰囲気中、８００〜１０００℃で
熱酸化して１１５ｎｍのゲート絶縁膜としても良い。（図２０（Ａ））
【０１７５】
〔ｎ-領域の形成：図２０（Ｂ）〕  島状半導体層６００４、６００６及び配線を形成
する領域の全面と、島状半導体層６００５の一部（チャネル形成領域となる領域を含む）
にレジストマスク６００８〜６０１１を形成し、ｎ型を付与する不純物元素を添加して低
濃度不純物領域６０１２、６０１３を形成した。この低濃度不純物領域６０１２、６０１
３は、後にＣＭＯＳ回路のｎチャネル型ＴＦＴに、ゲート絶縁膜を介してゲート電極と重
なるＬＤＤ領域（本明細書中ではＬov領域という。なお、ovとはoverlapの意味である。
）を形成するための不純物領域である。なお、ここで形成された低濃度不純物領域に含ま
れるｎ型を付与する不純物元素の濃度を（ｎ-）で表すこととする。従って、本明細書中
では低濃度不純物領域６０１２、６０１３をｎ-領域と言い換えることができる。
【０１７６】
ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンドープ法
でリンを添加した。勿論、質量分離を行うイオンインプランテーション法を用いても良い
。この工程では、ゲート絶縁膜６００７を通してその下の半導体層にリンを添加した。添
加するリン濃度は、５×１０17〜５×１０18atoms/cm3の範囲にするのが好ましく、ここ
では１×１０18atoms/cm3とした。
【０１７７】
その後、レジストマスク６００８〜６０１１を除去し、窒素雰囲気中で４００〜９００
℃、好ましくは５５０〜８００℃で１〜１２時間の熱処理を行ない、この工程で添加され
たリンを活性化する工程を行なった。
【０１７８】
〔ゲート電極用および配線用導電膜の形成：図２０（Ｃ）〕  第１の導電膜６０１４を
、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選
ばれた元素またはいずれかを主成分とする導電性材料で、１０〜１００ｎｍの厚さに形成
した。第１の導電膜６０１４としては、例えば窒化タンタル（ＴａＮ）や窒化タングステ
ン（ＷＮ）を用いることが望ましい。さらに、第１の導電膜６０１４上に第２の導電膜６
０１５をＴａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素またはいずれかを主成分とする導電性材
料で、１００〜４００ｎｍの厚さに形成した。例えば、Ｔａを２００ｎｍの厚さに形成す
れば良い。また、図示しないが、第１の導電膜６０１４の下に導電膜６０１４、６０１５
（特に導電膜６０１５）の酸化防止のためにシリコン膜を２〜２０ｎｍ程度の厚さで形成
しておくことは有効である。
【０１７９】
〔ｐ−ｃｈゲート電極、配線電極の形成とｐ+領域の形成：図２１（Ａ）〕  レジスト
マスク６０１６〜６０１９を形成し、第１の導電膜と第２の導電膜（以下、積層膜として
取り扱う）をエッチングして、ｐチャネル型ＴＦＴのゲート電極６０２０、ゲート配線６
０２１、６０２２を形成した。なお、ｎチャネル型ＴＦＴとなる領域の上には全面を覆う
ように導電膜６０２３、６０２４を残した。
【０１８０】
そして、レジストマスク６０１６〜６０１９をそのまま残してマスクとし、ｐチャネル
型ＴＦＴが形成される半導体層６００４の一部に、ｐ型を付与する不純物元素を添加する
工程を行った。ここではボロンをその不純物元素として、ジボラン（Ｂ2Ｈ6）を用いてイ
オンドープ法（勿論、イオンインプランテーション法でも良い）で添加した。ここでは５
×１０20〜３×１０21atoms/cm3の濃度にボロンを添加した。なお、ここで形成された不
純物領域に含まれるｐ型を付与する不純物元素の濃度を（ｐ++）で表すこととする。従っ
て、本明細書中では不純物領域６０２５、６０２６をｐ++領域と言い換えることができる
。
【０１８１】
なお、この工程において、レジストマスク６０１６〜６０１９を使用してゲート絶縁膜
６００７をエッチング除去して、島状半導体層６００４の一部を露出させた後、ｐ型を付
与する不純物元素を添加する工程を行っても良い。その場合、加速電圧が低くて済むため
、島状半導体膜に与えるダメージも少ないし、スループットも向上する。
【０１８２】
〔ｎ―ｃｈゲート電極の形成：図２１（Ｂ）〕  次に、レジストマスク６０１６〜６０
１９は除去した後、レジストマスク６０２７〜６０３０を形成し、ｎチャネル型ＴＦＴの
ゲート電極６０３１、６０３２を形成した。このときゲート電極６０３１はｎ-領域６０
１２、６０１３とゲート絶縁膜を介して重なるように形成した。
【０１８３】
〔ｎ+領域の形成：図２１（Ｃ）〕  次に、レジストマスク６０２７〜６０３０を除去
し、レジストマスク６０３３〜６０３５を形成した。そして、ｎチャネル型ＴＦＴにおい
て、ソース領域またはドレイン領域として機能する不純物領域を形成する工程を行なった
。レジストマスク６０３５はｎチャネル型ＴＦＴのゲート電極６０３２を覆う形で形成し
た。これは、後の工程において画素マトリクス回路のｎチャネル型ＴＦＴに、ゲート電極
と重ならないようにＬＤＤ領域を形成するためである。
【０１８４】
そして、ｎ型を付与する不純物元素を添加して不純物領域６０３６〜６０４０を形成し
た。ここでも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプラ
ンテーション法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atom
s/cm3とした。なお、ここで形成された不純物領域６０３８〜６０４０に含まれるｎ型を
付与する不純物元素の濃度を（ｎ+）で表すこととする。従って、本明細書中では不純物
領域６０３８〜６０４０をｎ+領域と言い換えることができる。また、不純物領域６０３
６、６０３７は既にｎ-領域が形成されていたので、厳密には不純物領域６０３８〜６０
４０よりも若干高い濃度でリンを含む。
【０１８５】
なお、この工程において、レジストマスク６０３３〜６０３５およびゲート電極６０３
１をマスクとしてゲート絶縁膜６００７をエッチングし、島状半導体膜６００５、６００
６の一部を露出させた後、ｎ型を付与する不純物元素を添加する工程を行っても良い。そ
の場合、加速電圧が低くて済むため、島状半導体膜に与えるダメージも少ないし、スルー
プットも向上する。
【０１８６】
〔ｎ--領域の形成：図２２（Ａ）〕  次に、レジストマスク６０３３〜６０３５を除去
し、画素マトリクス回路のｎチャネル型ＴＦＴとなる島状半導体層６００６にｎ型を付与
する不純物元素を添加する工程を行った。こうして形成された不純物領域６０７４〜６０
７７には前記ｎ-領域と同程度かそれより少ない濃度（具体的には５×１０16〜１×１０1
8atoms/cm3）のリンが添加されるようにした。なお、ここで形成された不純物領域６０７
４〜６０７７に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）で表すこととする。
従って、本明細書中では不純物領域６０７４〜６０７７をｎ--領域と言い換えることがで
きる。また、この工程ではゲート電極で隠された不純物領域６０６８および６０６９を除
いて全ての不純物領域にある濃度でリンが添加されているが、非常に低濃度であるため無
視して差し支えない。
【０１８７】
〔熱活性化の工程：図２２（Ｂ）〕  次に、後に第１の層間絶縁膜の一部となる保護絶
縁膜６０４５を形成した。保護絶縁膜６０４５は窒化シリコン膜、酸化シリコン膜、窒化
酸化シリコン膜またはそれらを組み合わせた積層膜で形成すれば良い。また、膜厚は１０
０〜４００ｎｍとすれば良い。
【０１８８】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、
またはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネ
スアニール法で活性化工程を行った。加熱処理は、窒素雰囲気中において３００〜６５０
℃、好ましくは４００〜５５０℃、ここでは４５０℃、２時間の熱処理を行った。
【０１８９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素
により半導体層のダングリングボンドを終端する工程である。
水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を
行っても良い。
【０１９０】
〔層間絶縁膜、ソース／ドレイン電極、遮光膜、画素電極、保持容量の形成：図２２（
Ｃ）〕  活性化工程を終えたら、保護絶縁膜６０４５の上に０．５〜１．５μm厚の層間
絶縁膜６０４６を形成した。前記保護絶縁膜６０４５と層間絶縁膜６０４６とでなる積層
膜を第１の層間絶縁膜とした。
【０１９１】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース電極６０４７〜６０４９と、ドレイン電極６０５０、６０５１を形成
した。図示していないが、本実施形態ではこの電極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含む
アルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍをスパッタ法で連続して形成した３層構造
の積層膜とした。
【０１９２】
次に、パッシベーション膜６０５２として、窒化シリコン膜、酸化シリコン膜、または
窒化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成
した。その後、この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が
得られた。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた
。なお、ここで後に画素電極とドレイン電極を接続するためのコンタクトホールを形成す
る位置において、パッシベーション膜６０５２に開口部を形成しておいても良い。
【０１９３】
その後、有機樹脂からなる第２の層間絶縁膜６０５３を約１μmの厚さに形成した。有
機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベン
ゾシクロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方
法が簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点
などが上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いること
もできる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で
焼成して形成した。
【０１９４】
次に、画素マトリクス回路となる領域において、第２の層間絶縁膜６０５３上に遮光膜
６０５４を形成した。遮光膜６０５４はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタ
ル（Ｔａ）から選ばれた元素またはいずれかを主成分とする膜で１００〜３００ｎｍの厚
さに形成した。そして、遮光膜６０５４の表面に陽極酸化法またはプラズマ酸化法により
３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）の厚さの酸化膜６０５５を形成した。こ
こでは遮光膜６０５４としてアルミニウム膜またはアルミニウムを主成分とする膜を用い
、酸化膜６０５５として酸化アルミニウム膜（アルミナ膜）を用いた。
【０１９５】
なお、ここでは遮光膜表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラズマＣＶ
Ｄ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても良い。その場合も膜
厚は３０〜１５０ｎｍ（好ましくは５０〜７５ｎｍ）とすることが好ましい。また、酸化
シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamond  like  carbon）
膜または有機樹脂膜を用いても良い。さらに、これらを組み合わせた積層膜を用いても良
い。
【０１９６】
次に、第２の層間絶縁膜６０５３にドレイン電極６０５１に達するコンタクトホールを
形成し、画素電極６０５６を形成した。なお、画素電極６０５７、６０５８はそれぞれ隣
接する別の画素の画素電極である。画素電極６０５６〜６０５８は、透過型液晶表示装置
とする場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれ
ば良い。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）
膜を１００ｎｍの厚さにスパッタ法で形成した。
【０１９７】
また、この時、画素電極６０５６と遮光膜６０５４とが酸化膜６０５５を介して重なっ
た領域６０５９が保持容量を形成した。
【０１９８】
こうして同一基板上に、ドライバー回路となるＣＭＯＳ回路と画素マトリクス回路とを
有したアクティブマトリクス基板が完成した。なお、ドライバー回路となるＣＭＯＳ回路
にはｐチャネル型ＴＦＴ６０８１、ｎチャネル型ＴＦＴ６０８２が形成され、画素マトリ
クス回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ６０８３が形成された。
【０１９９】
ＣＭＯＳ回路のｐチャネル型ＴＦＴ６０８１には、チャネル形成領域６０６２、ソース
領域６０６３、ドレイン領域６０６４がそれぞれｐ+領域で形成された。また、ｎチャネ
ル型ＴＦＴ６０８２には、チャネル形成領域６０６５、ソース領域６０６６、ドレイン領
域６０６７、ゲート絶縁膜を介してゲート電極と重なったＬＤＤ領域（以下、Ｌov領域と
いう。なお、ovとはoverlapの意である。）
６０６８および６０６９が形成された。この時、ソース領域６０６６、ドレイン領域６０
６７はそれぞれ（ｎ-＋ｎ+）領域で形成され、Ｌov領域６０６８および６０６９はｎ-領
域で形成された。
【０２００】
また、画素ＴＦＴ６０８３には、チャネル形成領域６０７０、６０７１、ソース領域６
０７２、ドレイン領域６０７３、ゲート絶縁膜を介してゲート電極と重ならないＬＤＤ領
域（以下、Ｌoff領域という。なお、offとはoffsetの意である。）６０７４〜６０７７、
Ｌoff領域６０７５、６０７６に接したｎ+領域６０７８が形成された。この時、ソース領
域６０７２、ドレイン領域６０７３はそれぞれｎ+領域で形成され、Ｌoff領域６０７４〜
６０７７はｎ--領域で形成された。
【０２０１】
ここでは、画素マトリクス回路およびドライバー回路が要求する回路仕様に応じて各回
路を形成するＴＦＴの構造を最適化し、半導体装置の動作性能および信頼性を向上させる
ことができた。具体的には、ｎチャネル型ＴＦＴは回路仕様に応じてＬＤＤ領域の配置を
異ならせ、Ｌov領域またはＬoff領域を使い分けることによって、同一基板上に高速動作
またはホットキャリア対策を重視したＴＦＴ構造と低オフ電流動作を重視したＴＦＴ構造
とを実現した。
【０２０２】
例えば、アクティブマトリクス型液晶表示装置の場合、ｎチャネル型ＴＦＴ６０８２は
高速動作を重視するシフトレジスタ回路、分周波回路、信号分割回路、レベルシフタ回路
、バッファ回路などのロジック回路に適している。また、ｎチャネル型ＴＦＴ６０８３は
低オフ電流動作を重視した画素マトリクス回路、サンプリング回路（サンプルホールド回
路）に適している。
【０２０３】
また、チャネル長３〜７μｍに対してＬov領域の長さ（幅）は０．５〜３．０μｍ、代
表的には１．０〜１．５μｍとすれば良い。また、画素ＴＦＴ６０８３に設けられるＬof
f領域６０７４〜６０７７の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．
５μｍとすれば良い。
【０２０４】
（実施形態７）
上記実施形態４〜６によって作製された液晶表示装置には、ＴＮ液晶以外にも様々な液
晶材料を用いることが可能である。例えば、1998, SID, "Characteristics and Driving 
Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and H
igh Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID D
IGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Vi
ewing Angle with Fast Response Time" by T. Yoshida et al.、または米国特許第55945
69 号に開示された液晶材料を用いることが可能である。
【０２０５】
特に、無しきい値反強誘電性液晶材料や、強誘電性液晶材料と反強誘電性液晶材料との
混合液晶材料である無しきい値反強誘電性混合液晶の中には、その駆動電圧が±２．５Ｖ
程度のものも見出されている。このような低電圧駆動の無しきい値反強誘電性混合液晶を
用いた場合には、画像信号のサンプリング回路の電源電圧を５Ｖ〜８Ｖ程度に抑えること
が可能となり、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０
ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０２０６】
ここで、無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示すグラ
フを図に示す。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビン
グ方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほ
ぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の偏光軸に
対してほぼ直角（クロスニコル）に設定されている。このように、無しきい値反強誘電性
混合液晶を用いると、図のような印加電圧−透過率特性を示す階調表示を行うことが可能
であることがわかる。
【０２０７】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率
が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画
素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を、線順次駆動
とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長
くし、保持容量が小くてもそれを補うこともできる。
【０２０８】
なお、無しきい値反強誘電性液晶を用いることによって低電圧駆動が実現されるので、
液晶表示装置の低消費電力が実現される。
【０２０９】
（実施形態８）
上述の実施形態１〜３で説明した本発明の表示装置は、図２４に示すような３板式のプ
ロジェクタに用いることができる。
【０２１０】
図２４において、２４０１は白色光源、２４０２〜２４０５はダイクロイックミラー、
２４０６ならびに２４０７は全反射ミラー、２４０８〜２４１０は本発明の表示装置、お
よび２４１１は投影レンズである。
【０２１１】
（実施形態９）
また、上述の実施形態１〜３で説明した本発明の液晶表示装置は、図２５に示すような
３板式のプロジェクタに用いることもできる。
【０２１２】
図２５において、２５０１は白色光源、２５０２ならびに２５０３はダイクロイックミ
ラー、２５０４〜２５０６は全反射ミラー、２５０７〜２５０９は本発明の液晶パネル、
および２５１０はダイクロイックプリズム、および２５１１は投影レンズである。
【０２１３】
（実施形態１０）
また、上述の実施形態１〜３で説明した本発明の表示装置の表示媒体として液晶を用い
た液晶表示装置は、図２６に示すような単板式のプロジェクタに用いることもできる。
【０２１４】
図２６において、２６０１はランプとリフレクターとから成る白色光源である。２６０
２、２６０３、および２６０４は、ダイクロイックミラーであり、それぞれ青、赤、緑の
波長領域の光を選択的に反射する。２６０５はマイクロレンズアレイであり、複数のマイ
クロレンズによって構成されている。２６０６は本発明の液晶パネルである。２６０７は
フィールドレンズ、２６０８は投影レンズ、２６０９はスクリーンである。
【０２１５】
（実施形態１１）
上記実施形態８〜１０のプロジェクターは、その投影方法によってリアプロジェクター
とフロントプロジェクターとがある。
【０２１６】
図２７（Ａ）はフロント型プロジェクタ−であり、本体１０００１、本発明の液晶表示
装置１０００２、光源１０００３、光学系１０００４、スクリーン１０００５で構成され
ている。なお、図２７（Ａ）には、液晶表示装置を１つ組み込んだフロントプロジェクタ
ーが示されているが、液晶表示装置を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み
込んことによって、より高解像度・高精細のフロント型プロジェクタを実現することがで
きる。
【０２１７】
図２７（Ｂ）はリア型プロジェクターであり、１０００６は本体、１０００７は液晶表
示装置であり、１０００８は光源であり、１０００９はリフレクター、１００１０はスク
リーンである。なお、図２７（Ｂ）には、アクティブマトリクス型半導体表示装置を３個
（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）組み込んだリア型プロジェクタが示されている
。
【０２１８】
（実施形態１２）
本実施形態では、本発明の表示装置をゴーグル型ディスプレイに用いた例を示す。
【０２１９】
図２８を参照する。２８０１はゴーグル型ディスプレイ本体である。２８０２−Ｒなら
びに２８０２−Ｌは本発明の表示装置であり、２８０３−Ｒならびに２８０３−ＬはＬＥ
Ｄバックライトであり、２８０４−Ｒならびに２８０４−Ｌは光学素子である。
【０２２０】
（実施形態１３）
本実施形態においては、本発明の表示装置のバックライトにＬＥＤを用いて、フィール
ドシーケンシャル駆動を行うものである。
【０２２１】
図２９に示すフィールドシーケンシャル駆動方法のタイミングチャートには、画像信号
書き込みの開始信号（Ｖsync信号）、赤（Ｒ）、緑（Ｇ）ならびに青（Ｂ）のＬＥＤの点
灯タイミング信号（Ｒ、ＧならびにＢ）、およびビデオ信号（ＶＩＤＥＯ）が示されてい
る。Ｔfはフレーム期間である。また、ＴR、ＴG、ＴBは、それぞれ赤（Ｒ）、緑（Ｇ）、
青（Ｂ）のＬＥＤ点灯期間である。
【０２２２】
表示装置に供給される画像信号、例えばＲ1は、外部から入力される赤に対応する元の
ビデオデータが時間軸方向に１／３に圧縮された信号である。また、液晶パネルに供給さ
れる画像信号、例えばＧ1は、外部から入力される緑に対応する元のビデオデータが時間
軸方向に１／３に圧縮された信号である。また、液晶パネルに供給される画像信号、例え
ばＢ1は、外部から入力される青に対応する元のビデオデータが時間軸方向に１／３に圧
縮された信号である。
【０２２３】
フィールドシーケンシャル駆動方法においては、ＬＥＤ点灯期間ＴR期間、ＴG期間およ
びＴB期間に、それぞれＲ、Ｇ、ＢのＬＥＤが順に点灯する。赤のＬＥＤの点灯期間（ＴR
）には、赤に対応したビデオ信号（Ｒ1）が液晶パネルに供給され、液晶パネルに赤の画
像１画面分が書き込まれる。また、緑のＬＥＤの点灯期間（ＴG）には、緑に対応したビ
デオデータ（Ｇ1）が液晶パネルに供給され、液晶パネルに緑の画像１画面分が書き込ま
れる。また、青のＬＥＤの点灯期間（ＴB）には、青に対応したビデオデータ（Ｂ1）が表
示装置に供給され、表示装置に青の画像１画面分が書き込まれる。これらの３回の画像の
書き込みにより、１フレームが形成される。なお、本実施形態の表示装置の表示媒体には
、液晶を用いることができる。
【０２２４】
（実施形態１４）
本実施形態においては、本発明の表示装置をノートブック型パーソナルコンピュータに
用いた例を図３０に示す。
【０２２５】
３００１はノートブック型パーソナルコンピュータ本体であり、３００２は本発明の表
示装置である。また、本実施形態の表示装置の表示媒体に液晶を用いう場合には、バック
ライトが用いられる。当該バックライトにはにはＬＥＤが用いられている。なお、バック
ライトに従来のように陰極管を用いても良い。
【０２２６】
（実施形態１５）
本発明の表示装置には他に様々な用途がある。本実施形態では、本発明の表示装置を組
み込んだ半導体装置について説明する。
【０２２７】
このような半導体装置には、ビデオカメラ、スチルカメラ、カーナビゲーション、パー
ソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げ
られる。それらの一例を図３１に示す。
【０２２８】
図３１（Ａ）は携帯電話であり、本体１１００１、音声出力部１１００２、音声入力部
１１００３、本発明の表示装置１１００４、操作スイッチ１１００５、アンテナ１１００
６で構成される。
【０２２９】
図３１（Ｂ）はビデオカメラであり、本体１２００１、本発明の表示装置１２００２、
音声入力部１２００３、操作スイッチ１２００４、バッテリー１２００５、受像部１２０
０６で構成される。
【０２３０】
図３１（Ｃ）はモバイルコンピュータであり、本体１３００１、カメラ部１３００２、
受像部１３００３、操作スイッチ１３００４、本発明の表示装置１３００５で構成される
。
【０２３１】
図３１（Ｄ）は携帯書籍（電子書籍）であり、本体１４００１、本発明の液晶表示装置
１４００２、１４００３、記憶媒体１４００４、操作スイッチ１４００５、アンテナ１４
００６で構成される。
【０２３２】
（実施形態１６）
本実施形態では、本願発明の表示装置に用いられる駆動方法をＥＬ（エレクトロルミネ
ッセンス）表示装置に用いた例について説明する。
【０２３３】
図３２（Ａ）は本実施形態のＥＬ表示装置の上面図である。図３２（Ａ）において、２
４０１０は基板、２４０１１は画素部、２４０１２はソース側駆動回路、２４０１３はゲ
ート側駆動回路であり、それぞれの駆動回路は配線２４０１４〜２４０１６を経てＦＰＣ
２４０１７に至り、外部機器へと接続される。
【０２３４】
図３２（Ｂ）は本実施形態のＥＬ表示装置の断面構造である。このとき、少なくとも画
素部、好ましくは駆動回路及び画素部を囲むようにしてカバー材２６０００、シール材２
７０００、密封材（第２のシール材）２７００１が設けられている。
【０２３５】
また、基板２４０１０、下地膜２４０２１の上に駆動回路用ＴＦＴ（但し、ここではｎ
チャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している。）
２４０２２及び画素部用ＴＦＴ２４０２３（但し、ここではＥＬ素子への電流を制御する
ＴＦＴだけ図示している。）が形成されている。
【０２３６】
駆動回路用ＴＦＴ２４０２２、画素部用ＴＦＴ２４０２３が完成したら、樹脂材料でな
る層間絶縁膜（平坦化膜）２４０２６の上に画素部用ＴＦＴ２４０２３のドレインと電気
的に接続する透明導電膜でなる画素電極２４０２７を形成する。透明導電膜としては、酸
化インジウムと酸化スズとの化合物（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜
鉛との化合物を用いることができる。そして、画素電極２４０２７を形成したら、絶縁膜
２４０２８を形成し、画素電極２４０２７上に開口部を形成する。
【０２３７】
次に、ＥＬ層２４０２９を形成する。ＥＬ層２４０２９は公知のＥＬ材料（正孔注入層
、正孔輸送層、発光層、電子輸送層または電子注入層）を自由に組み合わせて積層構造ま
たは単層構造とすれば良い。どのような構造とするかは公知の技術を用いれば良い。また
、ＥＬ材料には低分子系材料と高分子系（ポリマー系）材料がある。低分子系材料を用い
る場合は蒸着法を用いるが、高分子系材料を用いる場合には、スピンコート法、印刷法ま
たはインクジェット法等の簡易な方法を用いることが可能である。
【０２３８】
本実施形態では、シャドーマスクを用いて蒸着法によりＥＬ層を形成する。シャドーマ
スクを用いて画素毎に波長の異なる発光が可能な発光層（赤色発光層、緑色発光層及び青
色発光層）を形成することで、カラー表示が可能となる。その他にも、色変換層（ＣＣＭ
）とカラーフィルターを組み合わせた方式、白色発光層とカラーフィルターを組み合わせ
た方式があるがいずれの方法を用いても良い。勿論、単色発光のＥＬ表示装置とすること
もできる。
【０２３９】
ＥＬ層２４０２９を形成したら、その上に陰極２４０３０を形成する。陰極２４０３０
とＥＬ層２４０２９の界面に存在する水分や酸素は極力排除しておくことが望ましい。従
って、真空中でＥＬ層２４０２９と陰極２４０３０を連続成膜するか、ＥＬ層２４０２９
を不活性雰囲気で形成し、大気解放しないで陰極２４０３０を形成するといった工夫が必
要である。本実施形態ではマルチチャンバー方式（クラスターツール方式）の成膜装置を
用いることで上述のような成膜を可能とする。
【０２４０】
なお、本実施形態では陰極２４０３０として、ＬｉＦ（フッ化リチウム）膜とＡｌ（ア
ルミニウム）膜の積層構造を用いる。具体的にはＥＬ層２４０２９上に蒸着法で１ｎｍ厚
のＬｉＦ（フッ化リチウム）膜を形成し、その上に３００ｎｍ厚のアルミニウム膜を形成
する。勿論、公知の陰極材料であるＭｇＡｇ電極を用いても良い。そして陰極２４０３０
は２４０３１で示される領域において配線２４０１６に接続される。配線２４０１６は陰
極２４０３０に所定の電圧を与えるための電源供給線であり、導電性ペースト材料２４０
３２を介してＦＰＣ２４０１７に接続される。
【０２４１】
２４０３１に示された領域において陰極２４０３０と配線２４０１６とを電気的に接続
するために、層間絶縁膜２４０２６及び絶縁膜２４０２８にコンタクトホールを形成する
必要がある。これらは層間絶縁膜２４０２６のエッチング時（画素電極用コンタクトホー
ルの形成時）や絶縁膜２４０２８のエッチング時（ＥＬ層形成前の開口部の形成時）に形
成しておけば良い。また、絶縁膜２４０２８をエッチングする際に、層間絶縁膜２４０２
６まで一括でエッチングしても良い。この場合、層間絶縁膜２４０２６と絶縁膜２４０２
８が同じ樹脂材料であれば、コンタクトホールの形状を良好なものとすることができる。
【０２４２】
このようにして形成されたＥＬ素子の表面を覆って、パッシベーション膜２６００３、
充填材２６００４、カバー材２６０００が形成される。
【０２４３】
さらに、ＥＬ素子部を囲むようにして、カバー材２６０００と基板２４０１０の内側にシ
ール材２７０００が設けられ、さらにシール材２７０００の外側には密封材（第２のシー
ル材）２７００１が形成される。
【０２４４】
このとき、この充填材２６００４は、カバー材２６０００を接着するための接着剤とし
ても機能する。充填材２６００４としては、ＰＶＣ（ポリビニルクロライド）、エポキシ
樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルア
セテート）を用いることができる。この充填材２６００４の内部に乾燥剤を設けておくと
、吸湿効果を保持できるので好ましい。
【０２４５】
また、充填材２６００４の中にスペーサーを含有させてもよい。このとき、スペーサー
をＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２４６】
スペーサーを設けた場合、パッシベーション膜２６００３はスペーサー圧を緩和するこ
とができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを
設けてもよい。
【０２４７】
また、カバー材２６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲ
Ｐ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポ
リビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアク
リルフィルムを用いることができる。なお、充填材２６００４としてＰＶＢやＥＶＡを用
いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ
構造のシートを用いることが好ましい。
【０２４８】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材２６０００が透
光性を有する必要がある。
【０２４９】
また、配線２４０１６はシール材２７０００および密封材２７００１と基板２４０１０
との隙間を通ってＦＰＣ２４０１７に電気的に接続される。なお、ここでは配線２４０１
６について説明したが、他の配線２４０１４、２４０１５も同様にしてシール材２７００
０および密封材２７００１の下を通ってＦＰＣ２４０１７に電気的に接続される。
【０２５０】
（実施形態１７）
本実施形態では、実施形態１６とは異なる形態のＥＬ表示装置を作製した例について、
図３３（Ａ）、３３（Ｂ）を用いて説明する。図３２（Ａ）、３２（Ｂ）と同じ番号のも
のは同じ部分を指しているので説明は省略する。
【０２５１】
図３３（Ａ）は本実施形態のＥＬ表示装置の上面図であり、図３３（Ａ）をＡ-Ａ'で切
断した断面図を図３３（Ｂ）に示す。
【０２５２】
実施形態１６に従って、ＥＬ素子の表面を覆ってパッシベーション膜２６００３までを
形成する。
【０２５３】
さらに、EL素子を覆うようにして充填材６００４を設ける。この充填材２６００４は、
カバー材２６０００を接着するための接着剤としても機能する。充填材２６００４として
は、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この
充填材２６００４の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２５４】
また、充填材２６００４の中にスペーサーを含有させてもよい。このとき、スペーサー
をＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。
【０２５５】
スペーサーを設けた場合、パッシベーション膜２６００３はスペーサー圧を緩和するこ
とができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを
設けてもよい。
【０２５６】
また、カバー材２６０００としては、ガラス板、アルミニウム板、ステンレス板、ＦＲ
Ｐ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポ
リビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアク
リルフィルムを用いることができる。なお、充填材２６００４としてＰＶＢやＥＶＡを用
いる場合、数十μｍのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ
構造のシートを用いることが好ましい。
【０２５７】
但し、ＥＬ素子からの発光方向（光の放射方向）によっては、カバー材６０００が透光
性を有する必要がある。
【０２５８】
次に、充填材２６００４を用いてカバー材２６０００を接着した後、充填材２６００４
の側面（露呈面）を覆うようにフレーム材２６００１を取り付ける。フレーム材２６００
１はシール材（接着剤として機能する）２６００２によって接着される。このとき、シー
ル材２６００２としては、光硬化性樹脂を用いるのが好ましいが、ＥＬ層の耐熱性が許せ
ば熱硬化性樹脂を用いても良い。なお、シール材２６００２はできるだけ水分や酸素を透
過しない材料であることが望ましい。また、シール材２６００２の内部に乾燥剤を添加し
てあっても良い。
【０２５９】
また、配線２４０１６はシール材２６００２と基板２４０１０との隙間を通ってＦＰＣ
２４０１７に電気的に接続される。なお、ここでは配線２４０１６について説明したが、
他の配線２４０１４、２４０１５も同様にしてシール材２６００２の下を通ってＦＰＣ２
４０１７に電気的に接続される。
【０２６０】
（実施形態１８）
本実形態では、ＥＬ表示パネルにおける画素部のさらに詳細な断面構造を図３４に、上
面構造を図３５（Ａ）に、回路図を図３５（Ｂ）に示す。図３４、図３５（Ａ）及び図３
５（Ｂ）では共通の符号を用いるので互いに参照すれば良い。
【０２６１】
図３４において、基板２３００１上に設けられたスイッチング用ＴＦＴ２３００２は実
施形態４のTFT構造を用いてもよいし、公知のＴＦＴの構造を用いてもよい。本実施形態
ではダブルゲート構造としているが、構造及び作製プロセスに大きな違いはないので説明
は省略する。但し、ダブルゲート構造とすることで実質的に二つのＴＦＴが直列された構
造となり、オフ電流値を低減することができるという利点がある。なお、本実施形態では
ダブルゲート構造としているが、シングルゲート構造でも構わないし、トリプルゲート構
造やそれ以上のゲート本数を持つマルチゲート構造でも構わない。
【０２６２】
また、電流制御用ＴＦＴ２３００３はＮＴＦＴを用いて形成される。このとき、スイッ
チング用ＴＦＴ２３００２のドレイン配線２３０３５は配線２３０３６によって電流制御
用ＴＦＴのゲート電極２３０３７に電気的に接続されている。
また、２３０３８で示される配線は、スイッチング用ＴＦＴ２３００２のゲート電極２３
０３９ａ、２３０３９ｂを電気的に接続するゲート配線である。
【０２６３】
電流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するための素子であるため、多くの
電流が流れ、熱による劣化やホットキャリアによる劣化の危険性が高い素子でもある。そ
のため、電流制御用ＴＦＴのドレイン側に、ゲート絶縁膜を介してゲート電極に重なるよ
うにＬＤＤ領域を設ける本願発明の構造は極めて有効である。
【０２６４】
また、本実施形態では電流制御用ＴＦＴ２３００３をシングルゲート構造で図示してい
るが、複数のＴＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネル形成領域を複数に分割し、熱の
放射を高い効率で行えるようにした構造としても良い。このような構造は熱による劣化対
策として有効である。
【０２６５】
また、図３５Ａに示すように、電流制御用ＴＦＴ２３００３のゲート電極２３０３７と
なる配線は２３００４で示される領域で、電流制御用ＴＦＴ２３００３のドレイン配線２
３０４０と絶縁膜を介して重なる。このとき、２３００４で示される領域ではコンデンサ
が形成される。このコンデンサ２３００４は電流制御用ＴＦＴ２３００３のゲートにかか
る電圧を保持するためのコンデンサとして機能する。なお、ドレイン配線２３０４０は電
流供給線（電源線）２３００６に接続され、常に一定の電圧が加えられている。
【０２６６】
スイッチング用ＴＦＴ２３００２及び電流制御用ＴＦＴ２３００３の上には第１パッシ
ベーション膜２３０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜２３０４２が形
成される。平坦化膜２３０４２を用いてＴＦＴによる段差を平坦化することは非常に重要
である。後に形成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良
を起こす場合がある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。
【０２６７】
また、２３０４３は反射性の高い導電膜でなる画素電極（ＥＬ素子の陰極）であり、電
流制御用ＴＦＴ２３００３のドレインに電気的に接続される。画素電極２３０４３として
はアルミニウム合金膜、銅合金膜または銀合金膜など低抵抗な導電膜またはそれらの積層
膜を用いることが好ましい。勿論、他の導電膜との積層構造としても良い。
【０２６８】
また、絶縁膜（好ましくは樹脂）で形成されたバンク２３０４４a、２３０４４bにより
形成された溝（画素に相当する）の中に発光層２３０４５が形成される。なお、ここでは
一画素しか図示していないが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としてはπ共役ポリマー系材料を用いる。
代表的なポリマー系材料としては、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニ
ルカルバゾール（ＰＶＫ）系、ポリフルオレン系などが挙げられる。
【０２６９】
なお、ＰＰＶ系有機ＥＬ材料としては様々な型のものがあるが、例えば「H. Shenk,H.B
ecker,O.Gelsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers for Light Emitting D
iodes”,Euro Display,Proceedings,1999,p.33-37」や特開平１０−９２５７６号公報に
記載されたような材料を用いれば良い。
【０２７０】
具体的な発光層としては、赤色に発光する発光層にはシアノポリフェニレンビニレン、
緑色に発光する発光層にはポリフェニレンビニレン、青色に発光する発光層にはポリフェ
ニレンビニレン若しくはポリアルキルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。
【０２７１】
但し、以上の例は発光層として用いることのできる有機ＥＬ材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い
。
【０２７２】
例えば、本実施形態ではポリマー系材料を発光層として用いる例を示したが、低分子系
有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材
料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いるこ
とができる。
【０２７３】
本実施形態では発光層２３０４５の上にＰＥＤＯＴ（ポリチオフェン）またはＰＡｎｉ
（ポリアニリン）でなる正孔注入層３０４６を設けた積層構造のＥＬ層としている。そし
て、正孔注入層２３０４６の上には透明導電膜でなる陽極２３０４７が設けられる。本実
施形態の場合、発光層２３０４５で生成された光は上面側に向かって（ＴＦＴの上方に向
かって）放射されるため、陽極は透光性でなければならない。透明導電膜としては酸化イ
ンジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることがで
きるが、耐熱性の低い発光層や正孔注入層を形成した後で形成するため、可能な限り低温
で成膜できるものが好ましい。
【０２７４】
陽極２３０４７まで形成された時点でＥＬ素子２３００５が完成する。なお、ここでい
うＥＬ素子２３００５は、画素電極（陰極）２３０４３、発光層２３０４５、正孔注入層
２３０４６及び陽極２３０４７で形成されたコンデンサを指す。図２２Ａに示すように画
素電極２３０４３は画素の面積にほぼ一致するため、画素全体がＥＬ素子として機能する
。従って、発光の利用効率が非常に高く、明るい画像表示が可能となる。
【０２７５】
ところで、本実施形態では、陽極２３０４７の上にさらに第２パッシベーション膜２３
０４８を設けている。第２パッシベーション膜２３０４８としては窒化珪素膜または窒化
酸化珪素膜が好ましい。この目的は、外部とＥＬ素子とを遮断することであり、有機ＥＬ
材料の酸化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガスを抑える意味との両方を
併せ持つ。これによりＥＬ表示装置の信頼性が高められる。
【０２７６】
以上のように本実施形態のＥＬ表示パネルは図３４のような構造の画素からなる画素部
を有し、オフ電流値の十分に低いスイッチング用ＴＦＴと、ホットキャリア注入に強い電
流制御用ＴＦＴとを有する。従って、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。
【０２７７】
（実施形態１９）
本実施形態では、実施形態１８に示した画素部において、ＥＬ素子２３００５の構造を
反転させた構造について説明する。説明には図２３を用いる。なお、図３４の構造と異な
る点はＥＬ素子の部分と電流制御用ＴＦＴだけであるので、その他の説明は省略すること
とする。
【０２７８】
図３６において、電流制御用ＴＦＴ２３１０３はＰＴＦＴを用いて形成される。
【０２７９】
本実施形態では、画素電極（陽極）２３０５０として透明導電膜を用いる。具体的には
酸化インジウムと酸化亜鉛との化合物でなる導電膜を用いる。勿論、酸化インジウムと酸
化スズとの化合物でなる導電膜を用いても良い。
【０２８０】
そして、絶縁膜でなるバンク２３０５１ａ、２３０５１ｂが形成された後、溶液塗布に
よりポリビニルカルバゾールでなる発光層２３０５２が形成される。その上にはカリウム
アセチルアセトネートでなる電子注入層２３０５３、アルミニウム合金でなる陰極２３０
５４が形成される。この場合、陰極２３０５４がパッシベーション膜としても機能する。
こうしてＥＬ素子２３１０１が形成される。
【０２８１】
本実施形態の場合、発光層２３０５２で発生した光は、矢印で示されるようにＴＦＴが
形成された基板の方に向かって放射される。
【０２８２】
（実施形態２０）
本実施形態では、図３５（Ｂ）に示した回路図とは異なる構造の画素とした場合の例に
ついて図３７（Ａ）〜（Ｃ）に示す。なお、本実施形態において、２３２０１はスイッチ
ング用ＴＦＴ２３２０２のソース配線、２３２０３はスイッチング用ＴＦＴ２３２０２の
ゲート配線、２３２０４は電流制御用ＴＦＴ、２３２０５はコンデンサ、２３２０６、２
３２０８は電流供給線、２３２０７はＥＬ素子とする。
【０２８３】
図３７（Ａ）は、二つの画素間で電流供給線２３２０６を共通とした場合の例である。
即ち、二つの画素が電流供給線２３２０６を中心に線対称となるように形成されている点
に特徴がある。この場合、電源供給線の本数を減らすことができるため、画素部をさらに
高精細化することができる。
【０２８４】
また、図３７（Ｂ）は、電流供給線２３２０８をゲート配線２３２０３と平行に設けた
場合の例である。なお、図３７（Ｂ）では電流供給線２３２０８とゲート配線２３２０３
とが重ならないように設けた構造となっているが、両者が異なる層に形成される配線であ
れば、絶縁膜を介して重なるように設けることもできる。この場合、電源供給線２３２０
８とゲート配線２３２０３とで専有面積を共有させることができるため、画素部をさらに
高精細化することができる。
【０２８５】
また、図３７（Ｃ）は、図３７（Ｂ）の構造と同様に電流供給線２３２０８をゲート配
線２３２０３と平行に設け、さらに、二つの画素を電流供給線２３２０８を中心に線対称
となるように形成する点に特徴がある。また、電流供給線２３２０８をゲート配線２３２
０３のいずれか一方と重なるように設けることも有効である。この場合、電源供給線の本
数を減らすことができるため、画素部をさらに高精細化することができる。
【０２８６】
なお、本実施形態の構成は、実施形態１〜９の構成と自由に組み合わせて実施すること
が可能である。また、実施形態１０の電子機器の表示部として本実施形態の画素構造を有
するＥＬ表示パネルを用いることは有効である。
【０２８７】
（実施形態２１）
実施形態２０に示した図３５（Ａ）、３５（Ｂ）では電流制御用ＴＦＴ２３００３のゲ
ートにかかる電圧を保持するためにコンデンサ２３００４を設ける構造としているが、コ
ンデンサ２３００４を省略することも可能である。実施形態１１の場合、電流制御用ＴＦ
Ｔ２３００３として、ゲート絶縁膜を介してゲート電極に重なるように設けられたＬＤＤ
領域を有しているＴＦＴを用いている。この重なり合った領域には一般的にゲート容量と
呼ばれる寄生容量が形成されるが、本実施形態ではこの寄生容量をコンデンサ２３００４
の代わりとして積極的に用いる点に特徴がある。
【０２８８】
この寄生容量のキャパシタンスは、上記ゲート電極とＬＤＤ領域とが重なり合った面積
によって変化するため、その重なり合った領域に含まれるＬＤＤ領域の長さによって決ま
る。
【０２８９】
また、実施形態１３に示した図３７（Ａ），（Ｂ），（Ｃ）の構造においても同様に、
コンデンサ２３２０５を省略することは可能である。
【符号の説明】
【０２９０】
１０１  表示パネル
１０１−１  ソースドライバ
１０１−２  ゲートドライバ
１０１−３  ゲートドライバ
１０１−４  アクティブマトリクス回路
１０２  デジタルビデオデータ時間階調処理回路
【図１】
2014052640.tif 000005
【図２】
2014052640.tif 000006
【図３】
2014052640.tif 000007
【図４】
2014052640.tif 000008
【図５】
2014052640.tif 000009
【図６】
2014052640.tif 000010
【図７】
2014052640.tif 000011
【図８】
2014052640.tif 000012
【図９】
2014052640.tif 000013
【図１０】
2014052640.tif 000014
【図１１】
2014052640.tif 000015
【図１２】
2014052640.tif 000016
【図１３】
2014052640.tif 000017
【図１４】
2014052640.tif 000018
【図１５】
2014052640.tif 000019
【図１６】
2014052640.tif 000020
【図１７】
2014052640.tif 000021
【図１８】
2014052640.tif 000022
【図１９】
2014052640.tif 000023
【図２０】
2014052640.tif 000024
【図２１】
2014052640.tif 000025
【図２２】
2014052640.tif 000026
【図２３】
2014052640.tif 000027
【図２４】
2014052640.tif 000028
【図２５】
2014052640.tif 000029
【図２６】
2014052640.tif 000030
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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