(57)【要約】【課題】ＦＰＧＡの再構築処理を制御するＦＰＧＡ監視制御回路に関し、ＦＰＧＡの信頼性向上を図る。【解決手段】  コンフィグレーション・メモリ（ＣＲＡＭ）に格納したコンフィグレーション・データにより所望の処理機能や制御機能を実現するＦＰＧＡ１の監視制御回路であって、ＦＰＧＡ１内に設けたコンフィグレーション・メモリ（ＣＲＡＭ１１）の記憶データのエラーの有無をチェックするチェック手段（ＣＲＣチェッカ１２）と、このチェック手段によりエラー有りを検出した時に、エラー検出情報と検出日時情報とを含めて記録する記録手段（ＥＥＰＲＯＭ６）とを含む構成を備えており、記録手段に記録した時に、外部にエラー発生を表示することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
コンフィグレーション・メモリに格納したコンフィグレーション・データにより所望の処理機能や制御機能を実現するＦＰＧＡの監視制御回路に於いて、
前記ＦＰＧＡ内に設けた前記コンフィグレーション・メモリの記憶データのエラーの有無をチェックするチェック手段と、
該チェック手段によりエラー有りを検出した時に、エラー検出情報と検出日時情報とを含めて記録する記録手段と
を含む構成を備えたことを特徴とするＦＰＧＡ監視制御回路。
【請求項２】
前記チェック手段により前記コンフィグレーション・メモリの記憶データのエラー有りを検出して、エラー検出情報と検出日時情報とを含めて前記記録手段に記録し、且つ前記エラー検出情報を基にエラー発生を表示する表示手段を備えたことを特徴とする請求項１記載のＦＰＧＡ監視制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＧＡ内部の状態を監視し、障害発生時には、所望の障害情報を収集記録して、有効な再構築処理を可能とするＦＰＧＡ監視制御回路に関する。
【背景技術】
【０００２】
半導体基板上に、多数のトランジスタやダイオード等の回路素子と、それらの回路素子間又は複数の回路素子による論理ブロック等の相互間を接続する為の多数の配線やゲート回路等を形成して、コンフィグレーション・データ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ  Ｄａｔａ）によってゲート回路等を制御し、所望の処理機能や制御機能を有する構成を実現するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）は、既に各種の構成が提案され、且つ実用化されている。このＦＰＧＡは、コンフィグレーション・データを格納したメモリを、内部又は外部に備えて、初期時又は内部構成の障害発生時に、コンフィグレーション・データによって構築処理を行い、所望の処理機能や制御機能を有する構成を実現することが可能である。
【０００３】
このようなコンフィグレーション・データを保持するメモリを、メインとサブとの複数のメモリ構成とし、ＦＰＧＡに対して、メイン・コンフィグレーション・メモリからのデータを入力して、所望の処理機能や制御機能を有する構成を実現するものであるが、その場合、例えば、構築処理開始から所定時間経過しても、構築処理が終了しない場合は、メイン・コンフィグレーション・メモリが異常或は保持しているコンフィグレーション・データのエラーであると判定して、サブ・コンフィグレーション・メモリに切替えることにより、再度、ＦＰＧＡに対する構築処理を実行する手段が提案されている（例えば、特許文献１参照）。
【０００４】
又ＦＰＧＡ内に構築する処理回路や制御回路等を複数のブロックに分割し、コンフィグレーション・データも、ブロック対応に形成して、コンフィグレーション・メモリに格納し、初期設定後のエラー発生等に基づく再構築処理時は、エラー発生ブロックを再構築ブロックとして、その再構築ブロック対応のコンフィグレーション・データのみをコンフィグレーション・メモリから読出して、再構築処理を実施することにより、大規模構成のＦＰＧＡ全体の再構築処理の場合に比較して、再構築処理時間を大幅に短縮することを可能とした手段も提案されている（例えば、特許文献２参照）。又複数の入出力ポート対応に制御処理を実行するＦＰＧＡに於いて、一つの入出力ポートからソフトエラーが検出された場合、ＦＰＧＡの再構築処理を実行することになるが、他の入出力ポートに接続された制御処理手段が動作を継続している場合、ＦＰＧＡの再構築処理前であるから、この入出力ポートからもエラー発生となる。そこで、一つの入出力ポートのソフトエラー発生時に、他の総ての入出力ポートをビジー状態に設定して、それらの入出力ポート対応のエラー発生となることを回避し、ＦＰＧＡの再構築処理を実施する手段も提案されている（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−０６６９６１号公報
【特許文献２】特開２０１１−０１３８２９号公報
【特許文献３】特開２０１２−０１４３５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦＰＧＡは、初期構築時のコンフィグレーション・データを、ＣＲＡＭ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に保持し、ＦＰＧＡの再構築処理時には、このＣＲＡＭに保持したコンフィグレーション・データを用いて、初期状態の処理機能や制御機能を回復させることが可能である。このＣＲＡＭについても、半導体回路技術の進歩により高密度構成として、ＦＰＧＡ内に設けることができる。又高密度構成による内部の微細構成のトランジスタ等の半導体回路素子が、例えば、宇宙線等の影響等を受けて、一時的或は継続的にエラー発生の原因となる場合がある。このような影響により、大規模のＣＲＡＭ等により保持したデータが変化する場合があり、それによって、再構築処理時には、正常動作のＦＰＧＡを実現できない問題がある。このような場合、１回の再構築処理によって正常動作状態を復元できないので、再構築処理を繰り返すような事態が発生することがある。又データエラー発生検出により、そのエラー状態を外部メモリに保存して、エラー原因の解析を行うことが考えられるが、処理データのエラーと、ＣＲＡＭのエラーとの関連付けができていない状態が一般的である。又ＦＰＧＡを含めて回線制御機能を構成した場合に於いて、例えば、ＣＲＡＭエラーの内容によっては、回線制御機能による実回線に影響を及ぼさない場合があるが、単なるＣＲＣエラー検出を条件に、コンフィグレーション処理を再実行した時に、実回線に影響を及ぼす構成に構築される場合が発生し、それによって、伝送処理する為の主信号を断状態とするような構成に再構築される問題が発生する場合がある。
【０００７】
本発明は、前述のような従来の問題点を解決することを目的とし、ＣＲＡＭのエラー履歴を時系列上に記録して、障害発生原因の解析を容易とし、且つ必要と判断した場合のみ、再構築処理を実行して、ＦＰＧＡの信頼性を向上させるものである。
【課題を解決するための手段】
【０００８】
本発明のＦＰＧＡ監視制御回路は、コンフィグレーション・メモリに格納したコンフィグレーション・データにより所望の処理機能や制御機能を実現するＦＰＧＡの監視制御回路に於いて、前記ＦＰＧＡ内に設けた前記コンフィグレーション・メモリの記憶データのエラーの有無をチェックするチェック手段と、該チェック手段によりエラー有りを検出した時に、エラー検出情報と検出日時情報とを含めて記録する記録手段とを含む構成を備えている。
【０００９】
又前記チェック手段により前記コンフィグレーション・メモリの記憶データのエラー有りを検出して、エラー検出情報と検出日時情報とを含めて前記記録手段に記録し、且つ前記エラー検出情報を基にエラー発生を表示する表示手段を備えている。
【発明の効果】
【００１０】
コンフィグレーション・メモリの記憶データ、即ち、コンフィグレーション・データに、宇宙線入射等によりエラーが含まれる状態となった時に、再構築処理を行った場合、エラーを含むコンフィグレーション・データによって構成されたＦＰＧＡは、所望の回路構成に再構築することができないことになる。しかし、本発明によれば、コンフィグレーション・メモリの記憶データのＣＲＣ等のチェックによるエラー情報とチェック日時とを記録していることにより、ＦＰＧＡ再構築の必要性の有無判断が容易且つ的確となる利点があり、ＦＰＧＡの信頼性向上に寄与することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施例１の説明図である。
【図２】本発明の実施例１のＣＲＣ動作の要部フローチャートである。
【発明を実施するための形態】
【００１２】
本発明のＦＰＧＡ監視制御回路は、コンフィグレーション・メモリに格納したコンフィグレーション・データにより所望の処理機能や制御機能を実現するＦＰＧＡの監視制御回路に於いて、前記ＦＰＧＡ内に設けた前記コンフィグレーション・メモリの記憶データのエラーの有無をチェックするチェック手段と、該チェック手段によりエラー有りを検出した時に、エラー検出情報と検出日時情報とを含めて記録する記録手段とを含む構成を備えている。
【実施例１】
【００１３】
図１は、本発明の実施例１の説明図であり、１はＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、２は構築処理部（ＣＰＬＤ；Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）、３はフラッシュメモリ（ＦＬＡＳＨ  Ｍｅｍｏｒｙ）、４は電源監視回路、５はゲート回路（＆）、６はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、７は時刻情報発生部、８は制御端末装置、９は表示用ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、１０は結果情報出力用のリレーを示す。又ＦＰＧＡ１内の１１は、ＣＲＡＭ（Ｃｈａｌｃｏｇｅｎｉｄｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、１２はＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）チェッカ、１３は保護回路、１４はデバッガ（Ｄｅｂｕｇｅｒ）、１５はリコンフィグ・タイマ（リコンフィグレーション・タイマ）、１６は結果レジスタ、１７は制御回路、１８は初期タイマを示し、ＦＰＧＡ１の再構築処理の要部を示す。
【００１４】
構築処理部（ＣＰＬＤ）２は、フラッシュメモリ３の記憶内容を基にＦＰＧＡ１のＣＲＡＭ１１を制御して、ＦＰＧＡ１の構築処理を実行させるもので、ＣＲＡＭ１１に記憶されているコンフィグレーション・データを、ＣＲＣチェッカ１２によりチェックし、そのチェック結果によるエラー検出情報ｃｒｃ＿ｅｒｒｏｒは、保護回路１３を介して制御回路１７へ転送する。制御回路１７は、初期タイマ１８からのタイミング情報を基に、ＦＰＧＡ１の初期構築処理を開始し、又運用中に於いては、保護回路１３を介して入力されたエラー検出情報ｃｒｃ＿ｅｒｒｏｒに、時刻情報発生部７からの日時情報を付加して、ＥＥＰＲＯＭ６に記録する。即ち、ＥＥＰＲＯＭ６には、エラー検出情報が時系列に従って記録されることになる。その場合、日時情報とエラー内容とエラー検出回数情報とを含めて記録することができる。又制御端末装置８は、ＦＰＧＡ１とコネクタを介して接続し、デバッガ１４の機能を利用して、ＦＰＧＡ１のデバッグ処理を実行させることも可能であり、又ＥＥＰＲＯＭ６の記録内容の読出しを行って、監視要員等による正常か否かの判断等を行わせることも可能である。又制御回路１７から結果レジスタ１６を介して、表示用ＬＥＤ９又はリレー１０を動作させて、ＣＲＡＭ１１にエラーが発生したことを外部に知らせることも可能である。
【００１５】
又電源監視回路４は、図示を省略した各部の動作電力を供給する電源部の正常性を監視するもので、電源の正常状態を示す情報を、ゲート回路５を介して構築処理部（ＣＰＬＤ）２に入力して、この構築処理部（ＣＰＬＤ）２を動作可能の状態とする。又リコンフィグ・タイマ１５を介した再構築情報を、ゲート回路５を介して構築処理部（ＣＰＬＤ）２に入力する。構築処理部（ＣＰＬＤ）２は、電源正常状態の時に、リコンフィグ・タイマ１５を介した再構築情報に従って、再構築処理制御信号を、ＦＰＧＡ１のＣＲＡＭ１１に入力する。
【００１６】
又制御回路１７は、保護回路１３を介して入力されたＣＲＣチェッカ１２によるエラー検出信号ｃｒｃ＿ｅｒｒｏｒにより、エラー内容を判断して、ＦＰＧＡ１の内部の再構築処理を必要とするか否かを判定し、又は前述の制御端末装置８を操作する監視要員によるエラー内容の判断に基づいて、ＦＰＧＡ１の再構築処理を必要とするか否かを判定し、再構築処理を必要とする判断の場合、構築処理部（ＣＰＬＤ）２に、リコンフィグ・タイマ１５を介して通知し、構築処理部２の制御に基づいて、ＣＲＡＭ１１に記憶されているコンフィグレーション・データによって、再構築処理を実行させる。従って、エラー発生検出毎に再構築処理を実行することなく、実際に必要な場合のみ再構築処理を実行することが可能となり、ＦＰＧＡ１の信頼性向上を図ることができる。
【００１７】
図２は、本発明の実施例１のＣＲＣ動作の要部フローチャートを示すもので、必要に応じて図１の各部を参照し、且つ符号を付加して説明する。先ず、ＣＲＣチェッカタイマ起動（ａ１）は、図１に於けるＣＲＣチェッカ１２を起動することを示し、ＣＲＡＭ１１のチェックを開始し（ａ２）、エラーの有無を判定する（ａ３）。エラー無しの場合は、ステップ（ａ２）に戻る。又エラー有りの場合は、制御回路１７の制御処理によって、ＥＥＰＲＯＭ６に時刻情報と共にＣＲＡＭチェック結果を書込み（ａ４）、再度のコンフィグレーションの必要の有無を判定し（ａ５）、必要なしの判定の場合は、ステップ（ａ２）に戻る。又再度のコンフィグレーションが必要と判定した場合は、コンフィグレーション処理を実行し（ａ６）、エラー発生のＣＲＡＭデータリセット（ａ７）の処理を行って、ステップ（ａ２）に戻る。従って、ＣＲＡＭチェック結果、エラー有りの場合に、総て再度のコンフィグレーションを実行するものではなく、エラー内容に応じて再度のコンフィグレーションを実行するものであるから、ＦＰＧＡ１の信頼性向上に寄与することが可能となる。
【符号の説明】
【００１８】
１  ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）
２  ＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）
３  ＦＬＡＳＨメモリ
４  電源監視回路
６  ＥＥＰＲＯＭ
７  時刻情報発生部
８  セレクタ（ＳＥＬ）
９  表示用ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）
１０  結果情報出力用のリレー
１１  ＣＲＡＭ（Ｃｈａｌｃｏｇｅｎｉｄｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）
１２  ＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｃｙ  Ｃｈｅｃｋ）チェッカ
１３  保護回路
１４  デバッガ
１５  リコンフィグ・タイマ（リコンフィグレーション・タイマ）
１６  結果レジスタ
１７  制御回路
１８  初期タイマ
【図１】
2014052781.tif 000003
【図２】
2014052781.tif 000004