(57)【要約】【課題】発振器を制御して安定した発振信号を生成させるバイアス電流回路、および、このようなバイアス電流回路と発振器とを含む半導体集積回路を提供する。【解決手段】実施形態によれば、入力電流に応じた周波数の発振信号を生成する発振器を制御するバイアス電流回路が提供される。この制御部は、前記発振信号の周波数を可変制御するための制御電流の変動を検出する検出部と、検出された前記制御電流の変動をキャンセルするためのキャンセル電流を用いて、前記制御電流の変動成分がキャンセルされた前記入力電流を生成するキャンセル部と、を備える。【選択図】図２
2014143481.tif 000002
【特許請求の範囲】
【請求項１】
入力電流に応じた周波数の発振信号を生成する発振器と、
前記発振器を制御するバイアス電流回路と、を備え、
前記バイアス電流回路は、
前記発振信号の周波数を可変制御するための制御電流の変動を検出する検出部と、
検出された前記制御電流の変動をキャンセルするためのキャンセル電流を用いて、前記制御電流の変動成分がキャンセルされた前記入力電流を生成するキャンセル部と、を備え、
前記検出部は、
前記制御電流を電圧に変換する変換部と、
前記電圧の高周波成分を抽出して前記キャンセル部に供給するフィルタ部と、を有し、
前記キャンセル部は、前記電圧の高周波成分に基づいて、前記キャンセル電流を生成し、
前記変換部は、第１のドレイン、第１のソースおよび第１のゲートを有し、前記第１のソースおよび前記第１のドレイン間に前記制御電流が流れ、前記第１のドレインおよび前記第１のゲートが短絡され、前記第１のドレインから前記電圧を出力する第１のＭＯＳトランジスタを有し、
前記キャンセル部は、第２のドレイン、第２のソースおよび第２のゲートを有し、前記第２のソースおよび前記第２のドレイン間に前記キャンセル電流が流れ、前記第２のゲートに前記フィルタ部の出力電圧が入力され、前記第２のソースに第１の基準電圧が入力される第２のＭＯＳトランジスタを有し、
前記第１のソースと前記第２のドレインとを短絡することにより、前記制御電流から前記キャンセル電流を差し引いた前記入力電流が生成され、
前記第１のＭＯＳトランジスタの伝達コンダクタンスは、前記第２のＭＯＳトランジスタの伝達コンダクタンスと等しいことを特徴とする半導体集積回路。
【請求項２】
入力電流に応じた周波数の発振信号を生成する発振器を制御するバイアス電流回路であって、
前記発振信号の周波数を可変制御するための制御電流の変動を検出する検出部と、
検出された前記制御電流の変動をキャンセルするためのキャンセル電流を用いて、前記制御電流の変動成分がキャンセルされた前記入力電流を生成するキャンセル部と、を備えることを特徴とするバイアス電流回路。
【請求項３】
前記検出部は、
前記制御電流を電圧に変換する変換部と、
前記電圧の高周波成分を抽出して前記キャンセル部に供給するフィルタ部と、を有し、
前記キャンセル部は、前記電圧の高周波成分に基づいて、前記キャンセル電流を生成することを特徴とする請求項２に記載のバイアス電流回路。
【請求項４】
前記変換部は、第１のドレイン、第１のソースおよび第１のゲートを有し、前記第１のソースおよび前記第１のドレイン間に前記制御電流が流れ、前記第１のドレインおよび前記第１のゲートが短絡され、前記第１のドレインから前記電圧を出力する第１のＭＯＳトランジスタを有し、
前記キャンセル部は、第２のドレイン、第２のソースおよび第２のゲートを有し、前記第２のソースおよび前記第２のドレイン間に前記キャンセル電流が流れ、前記第２のゲートに前記フィルタ部の出力電圧が入力され、前記第２のソースに第１の基準電圧が入力される第２のＭＯＳトランジスタを有し、
前記第１のソースと前記第２のドレインとを短絡することにより、前記制御電流から前記キャンセル電流を差し引いた前記入力電流が生成されることを特徴とする請求項３に記載のバイアス電流回路。
【請求項５】
前記第１のＭＯＳトランジスタの伝達コンダクタンスは、前記第２のＭＯＳトランジスタの伝達コンダクタンスと等しいことを特徴とする請求項４に記載のバイアス電流回路。
【請求項６】
前記変換部は、
第３のドレイン、第３のソースおよび第３のゲートを有し、前記第３のソースおよび前記第３のドレイン間に前記制御電流に比例した電流が流れる第３のＭＯＳトランジスタと、
第４のドレイン、第４のソースおよび第４のゲートを有し、前記第４のドレインが前記第３のドレインと接続され、前記第４のソースに第１の基準電圧が入力され、前記第４のドレインおよび前記第４のゲートが短絡され、前記第４のドレインから前記電圧を出力する第４のＭＯＳトランジスタと、を有し、
前記キャンセル部は、第５のドレイン、第５のソースおよび第５のゲートを有し、前記第５のドレインが前記発振器に接続され、前記第５のゲートに前記フィルタ部の出力電圧が入力され、前記第５のソースに前記第１の基準電圧が入力される第５のＭＯＳトランジスタを有することを特徴とする請求項３に記載のバイアス電流回路。
【請求項７】
前記第４のＭＯＳトランジスタの伝達コンダクタンスは、前記第５のＭＯＳトランジスタの伝達コンダクタンスと等しいことを特徴とする請求項６に記載のバイアス電流回路。
【請求項８】
入力端子に入力される電流に応じた周波数の発振信号を生成する発振器を制御するバイアス電流回路であって、
第１のソース、第１のドレインおよび第１のゲートを有し、前記第１のソースおよび前記第１のドレイン間に前記発振信号を可変制御するための制御電流が流れ、前記第１のソースが前記発振器の入力端子に接続され、前記第１のドレインおよび前記第１のゲートが短絡された第１のＭＯＳトランジスタと、
前記第１のドレインの電圧の高周波成分を出力するフィルタ部と、
第２のソース、第２のドレインおよび第２のゲートを有し、前記第２のドレインが前記発振器の入力端子に接続され、前記第２のゲートに前記フィルタ部の出力電圧が入力され、前記第２のソースに基準電圧が入力される第２のＭＯＳトランジスタと、を備え、
前記第１のＭＯＳトランジスタの伝達コンダクタンスは、前記第２のＭＯＳトランジスタの伝達コンダクタンスと等しいことを特徴とするバイアス電流回路。
【請求項９】
入力端子に入力される電流に応じた周波数の発振信号を生成する発振器を制御するバイアス電流回路であって、
第３のドレイン、第３のソースおよび第３のゲートを有し、前記第３のソースおよび前記第３のドレイン間に前記発振信号の周波数を可変制御するための制御電流に比例した電流が流れる第３のＭＯＳトランジスタと、
第４のドレイン、第４のソースおよび第４のゲートを有し、前記第４のドレインが前記第３のドレインと接続され、前記第４のソースに第１の基準電圧が入力され、前記第４のドレインおよび前記第４のゲートが短絡された第４のＭＯＳトランジスタと、
前記第４のドレインの電圧の高周波成分を出力するフィルタ部と、
第５のドレイン、第５のソースおよび第５のゲートを有し、前記第５のドレインが前記発振器の入力端子に接続され、前記第５のゲートに前記フィルタ部の出力電圧が入力され、前記第５のソースに前記第１の基準電圧が入力される第５のＭＯＳトランジスタを有することを特徴とするバイアス電流回路。
【請求項１０】
前記発振器と、
請求項２乃至８のいずれかに記載のバイアス電流回路と、を備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、バイアス電流回路および半導体集積回路に関する。
【背景技術】
【０００２】
位相同期ループ回路（Phase-Locked Loop：ＰＬＬ）は、様々な電子回路において、基準クロック信号を生成するために用いられる。ＰＬＬは外部からの信号に応じた周波数の発振信号を生成する発振器を有する。種々の発振器が知られているが、発振器の１つとして、注入される制御電流によって発振信号の周波数を制御する電流制御発振器がある。この制御電流は、例えば、電流量を制御可能な電流源と、この電流源に流れる電流をミラーリングするカレントミラー回路とによって、生成される。
【０００３】
しかしながら、発振器の電源電圧が変動すると制御電流も変動してしまい、結果として安定した発振信号を生成するのが困難であるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２８３３３３号公報
【特許文献２】特開２００１−３２６５７４号公報
【特許文献３】特開２００６−２４５８６０号公報
【特許文献４】特開２００４−７５８８号公報
【非特許文献】
【０００５】
【非特許文献１】Mozhgan Mansuri, Chih-Kong Ken Yang, "A Low-Power Low-Jitter Adaptive-Bandwidth PLL and Clock Buffer", 2003 IEEE International Solid-State Circuits Conference.
【非特許文献２】Amr Elshazly, Rajesh Inti, Wenjing Yin, Brian Young, Pavan Kumar Hanumolu, "A 0.4-to-3GHz Digital PLL with Supply-Noise Cancellation Using Deterministic Background Calibration", 2011 IEEE International Solid-State Circuits Conference.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
発振器を制御して安定した発振信号を生成させるバイアス電流回路、および、このようなバイアス電流回路と発振器とを含む半導体集積回路を提供する。
【課題を解決するための手段】
【０００７】
実施形態によれば、入力電流に応じた周波数の発振信号を生成する発振器を制御するバイアス電流回路が提供される。このバイアス電流回路は、前記発振信号の周波数を可変制御するための制御電流の変動を検出する検出部と、検出された前記制御電流の変動をキャンセルするためのキャンセル電流を用いて、前記制御電流の変動成分がキャンセルされた前記入力電流を生成するキャンセル部と、を備える。
【図面の簡単な説明】
【０００８】
【図１】ＡＤＰＬＬ１００の概略構成を示すブロック図。
【図２】第１の実施形態に係る半導体集積回路２０の回路図。
【図３】バイアス電流回路２の動作の概略を説明する図。
【図４】図２の変形例である半導体集積回路２０ａの回路図。
【図５】第２の実施形態に係る半導体集積回路２０ｂの回路図。
【発明を実施するための形態】
【０００９】
以下、実施形態について、図面を参照しながら具体的に説明する。
【００１０】
（第１の実施形態）
図１は、ＡＤＰＬＬ（All-Digital Phase-Locked Loop）１００の概略構成を示すブロック図である。ＡＤＰＬＬ１００は、デジタルフィルタ１０と、半導体集積回路２０と、バッファ３０とを備えている。
【００１１】
デジタルフィルタ１０は、周波数が高精度に一定である参照信号ＣＫｒｅｆと出力信号ＣＫｏｕｔとの位相差に応じた制御信号ＤＣＮＴを生成する。制御信号ＤＣＮＴはデジタル信号であり、参照信号ＣＫｒｅｆと出力信号ＣＫｏｕｔとの位相差を小さくするように変化する。
【００１２】
半導体集積回路２０は、発振器１と、バイアス電流回路２とを有する。バイアス電流回路２は、制御信号ＤＣＮＴに応じた電流を生成し、入力電流Ｉｉｎとして発振器１に入力する。発振器１は電流制御発振器であり、周波数が入力電流Ｉｉｎに応じて定まる発振信号ＣＫｏｓｃを生成する。すなわち、半導体集積回路２０は制御信号ＤＣＮＴに応じた周波数の発振信号ＣＫｏｓｃを生成する。
【００１３】
バッファ３０は発振信号ＣＫｏｓｃを増幅して出力信号ＣＫｏｕｔを出力する。出力信号ＣＫｏｕｔは再びデジタルフィルタ１０に入力される。
【００１４】
以上のようなフィードバック制御により、ＡＤＰＬＬ１００は周波数が一定の出力信号ＣＫｏｕｔを生成する。
【００１５】
ところで、ＡＤＰＬＬ１００に供給される電源電圧ＶＤＤは、何らかの原因により変動することもある。電源電圧ＶＤＤの変動に起因して仮に入力電流Ｉｉｎが変動してしまうと、発振信号ＣＫｏｓｃの周波数も変動してしまう。結果として、出力信号ＣＫｏｕｔのジッタが大きくなってしまいかねない。
【００１６】
そこで本実施形態では、半導体集積回路２０内のバイアス電流回路２を工夫することで、電源電圧ＶＤＤが変動した場合でも入力電流Ｉｉｎが変動しないようにするものである。
【００１７】
図２は、第１の実施形態に係る半導体集積回路２０の回路図である。同図に示す回路うち、発振器１を除く部分がバイアス電流回路２である。
【００１８】
バイアス電流回路２は、ｐＭＯＳトランジスタＱｐ０〜Ｑｐ２と、ｎＭＯＳトランジスタＱｎ０〜Ｑｎ２と、コンデンサＣ１と、抵抗Ｒ１と、電流源Ｉ１とを備えている。
【００１９】
トランジスタＱｐ０および電流源Ｉ１は、電源電圧（第２の基準電圧）ＶＤＤを供給する電源端子（以下、電源端子ＶＤＤと表記する）と接地電圧（第１の基準電圧）ＶＳＳを供給する接地端子（以下、接地端子ＶＳＳと表記する）との間に縦続接続される。
【００２０】
また、トランジスタＱｐ１，Ｑｎ０および発振器１も、電源端子ＶＤＤと接地端子ＶＳＳとの間に縦続接続される。発振器１が縦続接続される２つのトランジスタを含む場合、電源端子ＶＤＤと接地端子ＶＳＳとの間には合計４つのトランジスタが縦続接続されている。
【００２１】
トランジスタＱｐ０はダイオード接続されており、そのドレインおよびゲートはノードＮＤ０として短絡されているとともに、トランジスタＱｐ１のゲートとも接続される。トランジスタＱｎ０もダイオード接続されており、そのドレインおよびゲートはノードＮＤ１として短絡されている。
【００２２】
トランジスタＱｎ１は発振器１と並列接続される。コンデンサＣ１は、ノードＮＤ１と、トランジスタＱｎ１のゲートであるノードＮＤ２との間に接続される。トランジスタＱｐ２，Ｑｎ２は、電源端子ＶＤＤと接地端子ＶＳＳとの間に縦続接続される。トランジスタＱｐ２のゲートはトランジスタＱｐ０，Ｑｐ１のゲートと接続される。トランジスタＱｎ２はダイオード接続されており、そのドレインおよびゲートはノードＮＤ３として短絡されている。抵抗Ｒ１はノードＮＤ２とノードＮＤ３との間に接続される。なお、トランジスタＱｎ０，Ｑｎ１の伝達コンダクタンスｇｍが互いに等しくなるよう設計されている。
【００２３】
電流源Ｉ１に流れる電流は、制御信号ＤＣＮＴに応じて制御される。また、トランジスタＱｐ０，Ｑｐ１によりカレントミラーが形成されている。よって、電流源Ｉ１に流れる電流、すなわち、トランジスタＱｐ０のソース−ドレイン間に流れる電流に比例する電流が、トランジスタＱｐ１のソース−ドレイン間に流れる。このトランジスタＱｐ１に流れる電流を以下では制御電流Ｉｃｎｔと呼ぶ。この制御電流Ｉｃｎｔにより発振信号ＣＫｏｓｃの周波数が可変制御される。
【００２４】
電源電圧ＶＤＤの変動に起因して制御電流Ｉｃｎｔも変動することがある。そのため、仮に制御電流Ｉｃｎｔをそのまま発振器１に入力すると、出力される発振信号ＣＫｏｓｃの周波数も変動してしまうおそれがある。
【００２５】
そこで、トランジスタＱｎ０〜Ｑｎ２，Ｑｐ２、コンデンサＣ１および抵抗Ｒ１を設けることで、このような周波数の変動を抑えることを図る。
【００２６】
なお、トランジスタＱｎ０は変換部の例であり、コンデンサＣ１および抵抗Ｒ１の組はフィルタ部の例であり、トランジスタＱｎ１およびトランジスタＱｎ０，Ｑｎ１の接続ノードはキャンセル部の例である。また、トランジスタＱｎ０、コンデンサＣ１および抵抗Ｒ１の組は検出部の例である。
【００２７】
トランジスタＱｐ２，Ｑｎ２は、トランジスタＱｎ１を動作させるためのバイアス電流Ｉｂを生成する。トランジスタＱｐ２のゲートはトランジスタＱｐ１のゲートと接続されているため、バイアス電流Ｉｂは制御電流Ｉｃｎｔに比例する。このバイアス電流Ｉｂにより、ノードＮＤ３の電圧が抵抗Ｒ１を介してトランジスタＱｎ１のゲートに入力される。制御電流Ｉｃｎｔが全く変動しない場合、バイアス電流Ｉｂに応じてトランジスタＱｎ１のゲート電圧が定まり、この電圧がトランジスタＱｎ１の動作基準電圧となる。
【００２８】
トランジスタＱｎ０は制御電流Ｉｃｎｔを電圧に変換する。すなわち、制御電流Ｉｃｎｔが変動するとノードＮＤ１の電圧が変動する。
【００２９】
コンデンサＣ１および抵抗Ｒ１により、高域通過フィルタ（ＨＰＦ）および低域通過フィルタ（ＬＰＦ）が形成されている。ノードＮＤ１の電圧が変動して高周波成分を有する場合、この高周波成分（すなわち電圧変動分）が抽出されコンデンサＣ１を介してノードＮＤ２に伝達される。その結果、ノードＮＤ１の電圧変動に応じて、言い換えると、制御電流Ｉｃｎｔの変動に応じて、上記トランジスタＱｎ１の動作基準電圧が変動する。なお、ＨＰＦおよびＬＰＦのカットオフ周波数は、想定される電源電圧ＶＤＤの変動の周波数を考慮して設計すればよい。
【００３０】
このように本実施形態では、制御電流Ｉｃｎｔの変動をノードＮＤ１の電圧変動として検出し、コンデンサＣ１を介して、この変動をトランジスタＱｎ１に伝達する。伝達に関与する素子の数が少ないため、制御電流Ｉｃｎｔの変動を高精度にトランジスタＱｎ１に伝達できる。
【００３１】
トランジスタＱｎ１のソース−ドレイン間には、ゲート電圧（ノードＮＤ２の電圧）に応じた電流Ｉｃａｎが流れる。以上の説明から分かるように、電流Ｉｃａｎは、ノードＮＤ１の電圧変動に応じて、言い換えると、制御電流Ｉｃｎｔの変動に応じて、変動する。
【００３２】
制御電流Ｉｃｎｔのうちの一部が入力電流Ｉｉｎとして発振器１の入力端子から入力され、他はキャンセル電流ＩｃａｎとしてトランジスタＱｎ１のソース−ドレイン間に流れる。よって、トランジスタＱｎ０，Ｑｎ１の接続ノードにより制御電流Ｉｃｎｔから電流Ｉｃａｎを引いた電流が生成され、入力電流Ｉｉｎ（＝Ｉｃｎｔ−Ｉｃａｎ）として発振器１に入力される。
【００３３】
図３は、バイアス電流回路２の動作の概略を説明する図である。縦軸は電流Ｉｃｎｔ，Ｉｉｎ，Ｉｃａｎの電流値であり、横軸は時間ｔである。電源電圧ＶＤＤが変動すると、制御電流Ｉｃｎｔも変動する。そして、この制御電流Ｉｃｎｔの変動に伴って変動する電流Ｉｃａｎが生成される。ここで、トランジスタＱｎ０，Ｑｎ１の伝達コンダクタンスｇｍは互いに等しいため、電流Ｉｃｎｔの変動の振幅は電流Ｉｃａｎの変動の振幅と等しくなる。
【００３４】
制御電流Ｉｃｎｔと同じように電流Ｉｃａｎが変動するため、電流の変動分がキャンセルされ、一定の入力電流Ｉｉｎが発振器に入力される。結果として、入力電流Ｉｉｎ（＝Ｉｃｎｔ−Ｉｃａｎ）は、電流Ｉｃｎｔが変動した場合でも、一定となる。
【００３５】
なお、バイアス電流回路２の消費電力を小さくするために、トランジスタＱｐ２のサイズをトランジスタＱｐ１より小さくしてもよい。例えば、トランジスタＱｐ２のサイズをトランジスタＱｐ１の１／ｎ（ｎは１より大きい数）にすることで、バイアス電流Ｉｂを制御電流Ｉｃｎｔの１／ｎにできる。この場合、トランジスタＱｎ１のサイズを、トランジスタＱｎ０のサイズのｎ倍にすればよい。これにより、トランジスタＱｎ０，Ｑｎ１の伝達コンダクタンスｇｍを互いに等しくすることができる。
【００３６】
トランジスタのサイズはゲート長Ｌおよびゲート幅Ｗのいずれを調整してもよいが、製造プロセス上ゲート長Ｌが一定である場合には、ゲート幅Ｗで調整することができる。
【００３７】
このように、第１の実施形態では、制御電流Ｉｃｎｔの変動を検出して、この変動をキャンセルするための電流Ｉｃａｎを生成する。そして、制御電流Ｉｃｎｔから電流Ｉｃａｎを差し引いた入力電流Ｉｉｎを発振器１に入力する。これにより、制御電流Ｉｃｎｔが変動した場合でも、発振器１は安定した周波数の発振信号ＣＫｏｓｃを生成できる。
【００３８】
図４は、図２の変形例である半導体集積回路２０ａの回路図である。図４のバイアス電流回路２ａでは、図２のトランジスタＱｎ０に代えて可変抵抗Ｒ２を用いる。そして、可変抵抗Ｒ２の抵抗値を、トランジスタＱｎ１の伝達コンダクタンスｇｍの逆数になるよう調整する。これにより、図４のバイアス電流回路２ａは、図２のバイアス電流回路２と同様に動作する。可変抵抗Ｒ２に流れる制御電流Ｉｃｎｔが小さい場合、可変抵抗Ｒ２による電圧降下が小さくなる。よって、電源電圧ＶＤＤを低くすることができる。
【００３９】
（第２の実施形態）
上述した第１の実施形態ではトランジスタＱｐ１と発振器１との間にトランジスタＱｎ０を設けて制御電流Ｉｃｎｔの変動を検出するものであった。これに対し、以下に説明する第２の実施形態では、トランジスタＱｐ１と発振器１との間に素子を設けずに、制御電流Ｉｃｎｔの変動を検出するものである。
【００４０】
図５は、第２の実施形態に係る半導体集積回路２０ｂの回路図である。以下、図２との相違点を中心に説明する。
【００４１】
図２と異なり、図５のバイアス電流回路２ｂでは、トランジスタＱｐ１のドレインが直接発振器１と接続される。例えば発振器１が縦続接続される２つのトランジスタを含む場合、電源端子ＶＤＤと接地端子ＶＳＳとの間には合計３つのトランジスタが縦続接続されている。よって、図２と比べて図５の回路では、電源端子ＶＤＤと接地端子ＶＳＳとの間に接続される素子数が少ない。
【００４２】
また、バイアス電流回路２ｂは、電源端子ＶＤＤと接地端子ＶＳＳとの間に縦続接続されるｐＭＯＳトランジスタＱｐ３およびｎＭＯＳトランジスタＱｎ３をさらに備えている。トランジスタＱｐ３のゲートは、トランジスタＱｐ０〜Ｑｐ２のゲートであるノードＮＤ０に接続される。トランジスタＱｎ３はダイオード接続されており、そのドレインおよびゲートはノードＮＤ４として短絡されている。そして、コンデンサＣ１はノードＮＤ４とノードＮＤ２との間に接続される。トランジスタＱｎ３，Ｑｎ１の伝達コンダクタンスｇｍが互いに等しくなるよう設計する。
【００４３】
なお、トランジスタＱｐ３，Ｑｎ３は変換部の例である。
【００４４】
トランジスタＱｐ１のゲートとトランジスタＱｐ３のゲートが接続されているため、トランジスタＱｐ３のソース−ドレイン間には制御電流Ｉｃｎｔと比例する電流が流れる。よって、制御電流Ｉｃｎｔが変動すると、この変動に比例してトランジスタＱｐ３のソース−ドレイン間に流れる電流も変動する。その結果、トランジスタＱｎ３のソース−ドレイン間に流れる電流も変動し、ノードＮＤ４の電圧も変動する。
【００４５】
すなわち、制御電流Ｉｃｎｔの変動に応じてノードＮＤ４の電圧も変動する。このノードＮＤ４の電圧変動が、抵抗Ｒ１およびコンデンサＣ１により形成されるＨＰＦおよびＬＰＦにより、ノードＮＤ２に伝達される。
【００４６】
その他の動作は図２とほぼ同様である。結果として、制御電流Ｉｃｎｔからその変動分に相当するキャンセル電流Ｉｃａｎが差し引かれた入力電流Ｉｉｎが、発振器１に入力される。
【００４７】
なお、制御電流Ｉｃｎｔの変動を高精度に検出するためには、トランジスタＱｐ３のサイズを小さくすることなく、トランジスタＱｐ１のサイズと同程度のサイズとするのが望ましい。
【００４８】
このように、第２の実施形態でも、制御電流Ｉｃｎｔの変動を検出して、この変動をキャンセルするための電流Ｉｃａｎを生成する。よって、制御電流Ｉｃｎｔが変動した場合でも、発振器１は安定した周波数の発振信号ＣＫｏｓｃを生成できる。
【００４９】
また、第１の実施形態では、電源端子ＶＤＤと接地端子ＶＳＳとの間に、トランジスタＱｐ１，Ｑｎ０および発振器１が縦続接続されるのに対し、第２の実施形態では、電源端子ＶＤＤと接地端子ＶＳＳとの間に、トランジスタＱｐ１および発振器１が縦続接続される。第２の実施形態の方が、電源端子ＶＤＤと接地端子ＶＳＳとの間に接続されるデバイスが少ないため、第１の実施形態より低い電源電圧でも動作可能である。
【００５０】
なお、第１および第２の実施形態では、バイアス電流回路２が発振器１を制御する例を示した。しかしながら、バイアス電流回路２は電流入力を有する回路を制御するために汎用的に使用可能である。
【００５１】
図２等のバイアス電流回路は一例に過ぎず、種々の変形が可能である。例えば、ＭＯＳトランジスタの少なくとも一部を、バイポーラトランジスタ等の他の半導体素子を用いて構成してもよい。また、トランジスタの導電型を逆にし、それに応じて電源端子と接地端子の接続位置を逆にしたバイアス電流回路を構成してもよい。この場合も基本的な動作原理は同じである。
【００５２】
本発明に係る発振器およびバイアス電流回路は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、本発明に係る発振器およびバイアス電流回路は、少なくとも一部をプリント基板等にディスクリート部品を用いて実装してもよい。
【００５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５４】
１  発振器
２，２ａ，２ｂ  バイアス電流回路
２０，２０ａ，２０ｂ  半導体集積回路
１００  ＡＤＰＬＬ
【図１】
2014143481.tif 000003
【図２】
2014143481.tif 000004
【図３】
2014143481.tif 000005
【図４】
2014143481.tif 000006
【図５】
2014143481.tif 000007