(57)【要約】【課題】Ａ／Ｄ変換器を有するデジタル信号処理装置において高速動作を実現する。【解決手段】デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算処理する第１加減算部と、加減算された信号を量子化する量子化器とを備え、第１加減算部に入力されるデジタル信号はＮビットであり、加減算部と量子化器との間からノイズシェーピング部に、デジタル信号の下位Ｎ−Ｍビットが出力されるデジタル信号処理装置を提供する。【選択図】図４
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【特許請求の範囲】
【請求項１】
デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、
前記ノイズシェーピング部から出力されるノイズシェーピング信号と前記デジタル信号とを加減算処理する第１加減算部と、
前記加減算された信号を量子化する量子化器と
を備え、
前記第１加減算部に入力される前記デジタル信号はＮビットであり、
前記加減算部と前記量子化器との間から前記ノイズシェーピング部に、前記デジタル信号の下位Ｎ−Ｍビットが出力されるデジタル信号処理装置。
【請求項２】
前記ノイズシェーピング部は、前記デジタル信号の下位Ｎ−Ｍビット（Ｍ＜Ｎ）をノイズシェーピングし、ＮおよびＭは自然数である請求項１に記載のデジタル信号処理装置。
【請求項３】
前記ノイズシェーピング部は、
前記量子化誤差成分を含む信号が入力される第１遅延素子と、
前記第１遅延素子から出力された信号が入力される乗算器と、
前記ノイズシェーピング部において信号を加減算する加減算部と
を有する請求項１または請求項２に記載のデジタル信号処理装置。
【請求項４】
前記ノイズシェーピング部は、
前記量子化誤差成分を含む信号が入力される第１遅延素子と、
前記第１遅延素子から出力された信号が入力されるＡＮＤ論理回路と、
前記ノイズシェーピング部において信号を加減算する加減算部と
を有する請求項１または請求項２に記載のデジタル信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理装置に関する。特に、量子化ノイズによるＳＮＲの劣化を低減できるデジタル信号処理装置に関する。
【０００２】
一般に、無線基地局用途のＡ／Ｄ変換器には、高精度かつ高速の動作が要求される。それゆえ、無線基地局用途のＡ／Ｄ変換器には、パイプライン型Ａ／Ｄ変換器が用いられることが多い。ただし、Ａ／Ｄ変換システムによっては、Ａ／Ｄ変換システム全体のコスト削減を目的として、Ａ／Ｄ変換器の出力ビット数より少ないビット数のデジタル信号を処理することがある。なお、出力ビット数を少なくする場合、出力信号において量子化誤差が生じる。それゆえ、出力信号の信号対雑音電力比（以下、ＳＮＲ）が劣化する。
【０００３】
また、高精度かつ高速の動作のＡ／Ｄ変換器を搭載するシステムでは、輸出規制の対象となる場合がある。それゆえ、Ａ／Ｄ変換器の出力ビット数を少なくする必要がある。上述のように、出力ビット数を少なくする場合には、出力信号において量子化誤差が生じる。それゆえ、出力信号のＳＮＲが劣化する。
【０００４】
従来、量子化誤差によるＳＮＲの劣化を低減する手法として、ノイズシェーピングをしていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］  米国特許７４２５９１１号公報
図１は、従来のデジタル信号処理装置１０を示す図である。デジタル信号処理装置１０は、Ａ／Ｄ変換器１１、減算器１２、量子化器１３、遅延ブロック１４、乗算器１５、減算器１６、およびノイズシェーピング部１７を備える。
【０００５】
Ａ／Ｄ変換器１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを減算器１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【０００６】
減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、ノイズシェーピング部１７の出力端子に接続される。減算器１２のマイナス入力端子には、ノイズシェーピング部１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。
【０００７】
減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子および減算器１６のプラス入力端子にそれぞれ接続される。減算器１２は、減算後のデジタル信号を、量子化器１３および減算器１６にそれぞれ出力する。
【０００８】
量子化器１３は、減算器１２から入力されたＮビットのデジタル信号を、Ｍビットのデジタル信号として出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、量子化器１３に入力されたＮビットのデジタル信号は、量子化器１３を通過することにより、ＮビットからＭビットに桁落ちする。量子化器１３の出力端子は、遅延ブロック１４の入力端子および乗算器１５の入力端子にそれぞれ接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４および乗算器１５に出力する。
【０００９】
量子化器１３において、Ｎビットのデジタル信号がＭビットのデジタル信号に量子化された場合、量子化誤差が生じる。なお、量子化誤差が生じた場合、ＳＮＲは下記の［数１］で表されることが知られている。
【００１０】
【数１】
2014230169.tif 000003
【００１１】
遅延ブロック１４の入力端子は、量子化器１３の出力端子に接続される。遅延ブロック１４は、１以上の遅延素子を有する。遅延ブロック１４は、入力されたデジタル信号を、予め定められたクロック数だけ遅延して出力する。予め定められたクロック数だけ遅延することで、デジタル信号処理装置１０とシステム内のデジタル信号処理装置１０以外の装置との間においてデジタル信号のタイミングを同期することができる。遅延ブロック１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１０から出力される。
【００１２】
乗算器１５の入力端子は、量子化器１３の出力端子に接続される。乗算器１５は、量子化器１３から出力されたデジタル信号を２×（Ｎ−Ｍ）倍する演算をする。すなわち、乗算器１５は、量子化されたデジタル信号を、（Ｎ−Ｍ）桁だけ桁上げする演算をする。乗算器１５は、桁上げされたデジタル信号を減算器１６に出力する。
【００１３】
減算器１６のマイナス入力端子は、乗算器１５の出力端子に接続される。減算器１６のマイナス入力端子には、量子化器１３において下位（Ｎ−Ｍ）ビットが量子化される。その後、乗算器１５において（Ｎ−Ｍ）だけ桁上げされたデジタル信号が入力される。すなわち、減算器１６のマイナス入力端子には、下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号が入力される。減算器１６のプラス入力端子は、減算器１２の出力端子に接続される。減算器１６のプラス入力端子には、減算器１２からＮビットのデジタル信号が入力される。
【００１４】
減算器１６は、減算器１２から出力されるＮビットのデジタル信号に対して、乗算器１５から出力される下位（Ｎ−Ｍ）ビットがゼロであるＮビットのデジタル信号を減算する。これにより減算器１６は、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部１７に出力する。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１７に出力される。
【００１５】
ノイズシェーピング部１７は、量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１７は、その後、減算器１２にノイズシェーピング信号ＮＳＯＵＴを出力する。
【００１６】
図２は、従来のノイズシェーピング部１７を示す図である。ノイズシェーピング部１７は、遅延ブロック２０、２２、２４および２６、乗算器３０、３２、３４および３６、ならびに、加減算部４０、４２および４４を有する。
【００１７】
第１遅延素子としての遅延ブロック２０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック２０は、１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック２０において遅延されたデジタル信号は、乗算器３０、３２、３４および３６にそれぞれ入力される。
【００１８】
乗算器３０には、遅延ブロック２０から出力された、遅延されたデジタル信号が入力される。乗算器３０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器３０は、係数Ａ０を乗じたデジタル信号を遅延ブロック２２に出力する。
【００１９】
遅延ブロック２２には、乗算器３０から出力されたデジタル信号が入力される。遅延ブロック２２は、１つの遅延素子を有する。乗算器３０から出力されたデジタル信号は、遅延ブロック２２において動作クロックの１クロック分だけ遅延される。遅延ブロック２２において遅延されたデジタル信号は、加減算部４０に入力される。
【００２０】
乗算器３２、乗算器３４および乗算器３６は、乗算器３０と同様に、遅延ブロック２０において遅延されたデジタル信号に係数Ａ１、Ａ２およびＡ３をそれぞれ乗算する。乗算器３２、３４および３６は、係数Ａ１、Ａ２およびＡ３をそれぞれ乗じたデジタル信号を、加減算部４０、４２および４４にそれぞれ出力する。
【００２１】
加減算部４０は、ノイズシェーピング部１７においてデジタル信号を加減算する。加減算部４０には、遅延ブロック２２から出力されたデジタル信号と乗算器３２において係数Ａ１が乗じられたデジタル信号とが入力される。加減算部４０は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００２２】
遅延ブロック２４には、加減算部４０から出力されたデジタル信号が入力される。遅延ブロック２４は、１つの遅延素子を有する。加減算部４０から出力されたデジタル信号は、遅延ブロック２４において動作クロックの１クロック分だけ遅延されて、加減算部４２に入力される。
【００２３】
加減算部４２は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２４から出力されたデジタル信号と乗算器３４において係数Ａ２が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。
【００２４】
遅延ブロック２６には、加減算部４２から出力されたデジタル信号が入力される。遅延ブロック２６は、１つの遅延素子を有する。加減算部４２から出力されたデジタル信号は、遅延ブロック２６において動作クロックの１クロック分だけ遅延されて、加減算部４４に入力される。
【００２５】
加減算部４４は、デジタル信号を加減算する。加減算部４２には、遅延ブロック２６から出力されたデジタル信号と乗算器３６において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、二つのデジタル信号が加算される。加減算部４４は、当該二つのデジタル信号を加算した信号を、ノイズシェーピング信号ＮＳＯＵＴとして出力する。ノイズシェーピング信号ＮＳＯＵＴは、ノイズシェーピング部１７の加減算部４４から、ノイズシェーピング部１７の外にある減算器１２に出力される。
【００２６】
ノイズシェーピング部１７の外にある減算器１２において、デジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差を低減することができる。さらに、ノイズシェーピングにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。本例において、デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数２］で表される。
【００２７】
【数２】
2014230169.tif 000004
【００２８】
数式において、ＤＯＵＴ（ｚ）、ＤＩＮ（ｚ）、およびｅ（ｚ）は、それぞれ、ＤＯＵＴ、ＤＩＮ、およびｅのＺ変換を示す。また、ｚ−１、ｚ−２、ｚ−３、および、ｚ−４は、それぞれ１回から４回の遅延演算を示す。本明細書において、１回の遅延演算（ｚ−１）は、動作クロックの１クロック分の遅延を意味する。当該表示は、以降の数式でも同様である。
【００２９】
図３は、従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。横軸は、出力信号の周波数［ＭＨｚ］を示す。また、縦軸は、出力信号におけるＳＮＲの振幅［ｄＢ］を示す。
【００３０】
図３の結果において、Ａ／Ｄ変換器１１が減算器１２に出力するデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、遅延ブロック１４から出力されるデジタル信号ＤＯＵＴのビット数は、１１ビットである（Ｍ＝１１）。さらに、デジタル信号ＤＩＮの周波数は１４０ＭＨｚである。また、量子化器１３のサンプリング周波数Ｆｓは１８４ＭＨｚである。なお、量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【００３１】
図３においては、２６ＭＨｚから６６ＭＨｚまでにおいて、ＳＮＲの振幅の絶対値が大きくなっている。すなわち、ＳＮＲが大きくなっている。つまり、ノイズシェープすることによりノイズフロアレベルが下がり、予め定められた周波数帯域において高いＳＮＲを実現できる。
【００３２】
【数３】
2014230169.tif 000005
【００３３】
なお、［数２］から算出される周波数帯域２６ＭＨｚから６６ＭＨｚにおけるＳＮＲは、約８４．５ｄＢである。これに対して、ノイズシェーピングをしない場合のＳＮＲは、［数３］を用いて７１．６０ｄＢである。当該事実からも、ノイズシェーピングをすることにより、予め定められた周波数帯域において高いＳＮＲを実現できることがわかる。
【発明の概要】
【発明が解決しようとする課題】
【００３４】
デジタル信号処理装置１０において、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットは、ノイズシェーピング部１７で処理された後、ノイズシェーピング信号ＮＳＯＵＴとして減算器１２にフィードバックされる。減算器１２から減算器１６およびノイズシェーピング部１７を経て再び減算器１２にまでの伝送経路は、伝搬遅延が大きなクリティカルパスとなる。加えて、高速動作を行う目的で、デジタル信号処理装置１０の動作クロックは非常に高い周波数とされる。動作クロックの周波数が高くなると、伝送経路における伝送遅延が生じやすい。したがって、デジタル信号処理装置１０を高速動作させるべく動作クロックの周波数を上げたとしても、クリティカルパスにおける伝送遅延が原因となり、高速動作が実現できないという課題があった。
【００３５】
なお、高速動作を実現するための一般的な手段として、Ｄ−ＦＦ（Ｄｅｌａｙ−Ｆｌｉｐ  Ｆｌｏｐ）を用いて、デジタル信号をリタイミングする技術が知られている。これにより、あるデジタル信号とそのデジタル信号に対して遅延が生じた信号とを同期させることができる。しかしながら、仮に、ノイズシェーピング部１７と減算器１２との間にＤ−ＦＦを挿入して、ノイズシェーピング信号ＮＳＯＵＴをリタイミングする場合、［数２］の伝達関数とは異なる伝達関数となる。つまり、リタイミングにより、伝達特性が変更される。
【００３６】
また、高速動作を実現するための他の一般的な手段として、演算プロセスの微細化などが考えられる。しかしながら、演算プロセスの微細化は、デジタル信号処理装置１０の前段に位置するアナログ回路の動作に支障をきたす。よって、演算プロセスの微細化も採用することができない。
【課題を解決するための手段】
【００３７】
本発明の第１の態様においては、デジタル信号の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部と、ノイズシェーピング部から出力されるノイズシェーピング信号とデジタル信号とを加減算処理する第１加減算部と、加減算された信号を量子化する量子化器とを備え、第１加減算部に入力されるデジタル信号はＮビットであり、加減算部と量子化器との間からノイズシェーピング部に、デジタル信号の下位Ｎ−Ｍビットが出力されるデジタル信号処理装置を提供する。
【００３８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００３９】
【図１】従来のデジタル信号処理装置１０を示す図である。
【図２】従来のノイズシェーピング部１７を示す図である。
【図３】従来のデジタル信号処理装置１０の出力信号を高速フーリエ変換した結果を示す図である。
【図４】第１の実施形態におけるデジタル信号処理装置１００を示す図である。
【図５】第１の実施形態におけるノイズシェーピング部１７を示す図である。
【図６】第２の実施形態におけるデジタル信号処理装置２００を示す図である。
【図７】第２の実施形態におけるノイズシェーピング部２１７を示す図である。
【図８】第３の実施形態におけるデジタル信号処理装置３００を示す図である。
【図９】ノイズシェーピング部３１７‐１を示す図である。
【図１０】演算ブロック３１０を示す図である。
【図１１】第４の実施形態のデジタル信号処理装置４００におけるノイズシェーピング部４１７を示す図である。
【図１２】第５の実施形態のデジタル信号処理装置５００におけるノイズシェーピング部５１７を示す図である。
【図１３】第６の実施形態のデジタル信号処理装置６００におけるノイズシェーピング部６１７を示す図である。
【図１４】第７の実施形態のデジタル信号処理装置７００を示す図である。
【図１５】第８の実施形態のデジタル信号処理装置８００を示す図である。
【発明を実施するための形態】
【００４０】
図４は、第１の実施形態におけるデジタル信号処理装置１００を示す図である。デジタル信号処理装置１００は、Ａ／Ｄ変換器１１および量子化誤差低減回路５０を備える。量子化誤差低減回路５０は、第1加減算部としての減算器１２、量子化器１３、遅延ブロック１４、およびノイズシェーピング部１７を有する。
【００４１】
Ａ／Ｄ変換器１１には、アナログ入力信号ＡＩＮが入力される。Ａ／Ｄ変換器１１は、アナログ入力信号ＡＩＮをデジタル信号に変換する。そして、Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを減算器１２に出力する。なお、デジタル信号ＤＩＮは、Ｎビットのデジタル信号である。
【００４２】
減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、ノイズシェーピング部１７の出力端子に接続される。減算器１２のマイナス入力端子には、ノイズシェーピング部１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。
【００４３】
減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子およびノイズシェーピング部１７の入力端子にそれぞれ接続される。
【００４４】
なお、減算器１２の代わりに加算器を用いてもよい。この場合、ノイズシェーピング信号ＮＳＯＵＴの代わりに（‐ＮＳＯＵＴ）を加算器に入力すればよい。したがって、減算器１２は加減算部としてもよい。すなわち、加減算部は、ノイズシェーピング部１７から出力されるノイズシェーピング信号とデジタル信号とＤＩＮを加減算処理してよい。
【００４５】
減算器１２と量子化器１３との間からノイズシェーピング部１７に、減算器１２から出力されたＮビットのデジタル信号の下位Ｎ−Ｍビットが出力される。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部１７に出力される。
【００４６】
Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットをノイズシェーピング部１７に入力するためには、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットを分岐させればよい。例えば、減算器１２と量子化器１３との間に設けられた信号線において、減算器１２から１４ビットのデジタル信号が出力される。この場合、減算器１２から出力されたデジタル信号の下位３ビットの伝送路を分岐させて、ノイズシェーピング部１７に出力する。
【００４７】
ノイズシェーピング部１７は、デジタル信号ＤＩＮの量子化による量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部１７は、量子化誤差成分eを処理した後、減算器１２にノイズシェーピング信号ＮＳＯＵＴを出力する。
【００４８】
量子化器１３は、加減算されたデジタル信号を量子化する。量子化器１３の機能は、上述の図１の説明において既に述べた。量子化器１３の出力端子は、遅延ブロック１４の入力端子に接続される。量子化器１３は、Ｍビットのデジタル信号を遅延ブロック１４に出力する。
【００４９】
遅延ブロック１４の入力端子は、量子化器１３の出力端子に接続される。遅延ブロック１４の機能は、上述の図１の説明において既に述べた。遅延ブロック１４において、遅延されたデジタル信号ＤＯＵＴは、デジタル信号処理装置１００から出力される。
【００５０】
図５は、第１の実施形態におけるノイズシェーピング部１７を示す図である。ノイズシェーピング部１７の構成および機能は、図２におけるノイズシェーピング部１７と同様である。
【００５１】
本例において、減算器１２の出力信号の下位（Ｎ−Ｍ）ビットが量子化誤差成分eとして用いられる。ノイズシェーピング部１７は、量子化誤差成分eをノイズシェーピングする。ノイズシェーピング部１７は、予め定められた周波数帯域において量子化誤差を低減することができる。低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。なお、デジタル信号処理装置１００から出力されるデジタル信号ＤＯＵＴの伝達関数は、［数２］で表される。
【００５２】
本例においては、減算器１６、乗算器１５における演算を省略する。つまり、減算器１２が、減算器１２の出力信号における、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットだけをノイズシェーピング部１７に直接出力することを特徴とする。これにより、減算器１６、乗算器１５のそれぞれにおいて発生する伝搬遅延を削減することができる。その結果、遅延ブロック２０の出力端子から減算器１２を経て、再び遅延ブロック２０の入力端子までの信号パスにおいて、伝搬遅延を減らすことができ、高速動作を実現することができる。
【００５３】
なお、本例において、ノイズシェーピング部のタップ数は５とした。しかしながら、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。また下位（Ｎ−Ｍ）ビットが1ビットである場合には、乗算器３０、３２、３４および３６は、並列に配置されるＡＮＤ論理回路に置き換え可能である。
【００５４】
図６は、第２の実施形態におけるデジタル信号処理装置２００を示す図である。デジタル信号処理装置２００は、Ａ／Ｄ変換器１１および量子化誤差低減回路６０を備える。量子化誤差低減回路６０は、第1加減算部としての減算器１２、量子化器１３、遅延ブロック１４、およびノイズシェーピング部２１７を有する。本実施形態におけるデジタル信号処理装置２００の構成および機能は、後述の加算器２０１およびノイズシェーピング部２１７を除いては、第１の実施形態と同様である。
【００５５】
加算器２０１の第１の入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。加算器２０１の第１の入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。加算器２０１の第２の入力端子は、ノイズシェーピング部２１７の出力端子に接続される。加算器２０１の第２の入力端子には、ノイズシェーピング部２１７の出力端子からノイズシェーピング信号ＮＳＯＵＴが入力される。
【００５６】
加算器２０１は、Ｎビットのデジタル信号ＤＩＮとノイズシェーピング信号ＮＳＯＵＴをそれぞれ加算する。なお、加算後のデジタル信号のビット数は、Ｎビットである。加算器２０１の出力端子は、量子化器１３の入力端子およびノイズシェーピング部２１７の入力端子にそれぞれ接続される。加算器２０１は、加算後のデジタル信号を、量子化器１３に出力する。
【００５７】
加算器２０１は、上記加算後のデジタル信号において、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットを、ノイズシェーピング部２１７に出力する。なお、ＮおよびＭは自然数であり、かつ、ＮはＭよりも大きい。つまり、Ｎビットのデジタル信号のうち下位（Ｎ−Ｍ）ビットが、量子化誤差成分eとして、ノイズシェーピング部２１７に出力される。
【００５８】
ノイズシェーピング部２１７は、量子化誤差成分ｅをノイズシェーピングする。ノイズシェーピング部２１７は、その後、加算器２０１にノイズシェーピング信号ＮＳＯＵＴを出力する。
【００５９】
図７は、第２の実施形態におけるノイズシェーピング部２１７を示す図である。ノイズシェーピング部２１７においては、乗算器２３０、２３２、２３４および２３６が、ノイズシェーピング部１７と異なる。他の点は、ノイズシェーピング部１７と同じである。
【００６０】
乗算器２３０には、遅延ブロック２０から出力された、遅延されたデジタル信号が入力される。乗算器２３０は、遅延されたデジタル信号に係数（−Ａ０）を乗算する。（−Ａ０）は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器２３０は、係数（−Ａ０）を乗じたデジタル信号を遅延ブロック２２に出力する。
【００６１】
乗算器２３２、乗算器２３４および乗算器２３６は、乗算器２３０と同様に、遅延ブロック２０において遅延されたデジタル信号に係数（−Ａ１）、（−Ａ２）および（−Ａ３）をそれぞれ乗算する。乗算器２３２、２３４および２３６は、係数（−Ａ１）、（−Ａ２）および（−Ａ３）をそれぞれ乗じたデジタル信号を、加減算部４０、４２および４４にそれぞれ出力する。
【００６２】
本例において、デジタル信号処理装置２００の伝達関数は以下の［数４］で表される。
【００６３】
【数４】
2014230169.tif 000006
【００６４】
［数４］で表される伝達関数は、伝達関数［数２］と等価である。さらに、本実施形態においても、第１の実施形態と同様のノイズシェーピング効果を得ることができる。これにより、予め定められた周波数帯域において量子化誤差を低減することができる。なお、低減された量子化誤差は、予め定められた周波数帯域以外の帯域へ追いやられる。
【００６５】
本例では、第１の実施形態と同様に、減算器１６、乗算器１５における演算を省略する。つまり、減算器１２が、減算器１２の出力信号における、Ｎビットのデジタル信号の下位（Ｎ−Ｍ）ビットだけをノイズシェーピング部１７に直接出力することを特徴とする。これにより、減算器１６、乗算器１５のそれぞれにおいて発生する伝搬遅延を削減することができる。その結果、遅延ブロック２０の出力端子から減算器１２を経て、再び遅延ブロック２０の入力端子までの信号パスにおいて、伝搬遅延を減らすことができ、高速動作を実現することができる。
【００６６】
なお、本実施形態では、ノイズシェーピング部のタップ数は５とした。しかしながら、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。また下位（Ｎ−Ｍ）ビットが1ビットである場合には、乗算器２３０、２３２、２３４および２３６は、並列に配置されるＡＮＤ論理回路に置き換えることができる。
【００６７】
図８は、第３の実施形態におけるデジタル信号処理装置３００を示す図である。本実施形態におけるデジタル信号処理装置３００は、従来のノイズシェーピング部１７に代えて、ノイズシェーピング部３１７（ノイズシェーピング部３１７‐１、３１７‐２および３１７‐３を有する）ならびに演算ブロック３１０を備える。係る点が従来のデジタル信号処理装置１０と異なる。その他の構成は、従来のデジタル信号処理装置１０と同じである。
【００６８】
減算器１２のプラス入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。減算器１２のプラス入力端子には、Ａ／Ｄ変換器１１の出力端子からデジタル信号ＤＩＮが入力される。減算器１２のマイナス入力端子は、演算ブロック３１０の出力端子に接続される。また、演算ブロック３１０の入力端子は、ノイズシェーピング部３１７‐１、３１７‐２および３１７‐３の出力端子に接続される。したがって、減算器１２のマイナス入力端子には、演算ブロック３１０を介して、ノイズシェーピング部３１７‐１、３１７‐２および３１７‐３から出力されるノイズシェーピング信号ＮＳＯＵＴが入力される。
【００６９】
減算器１２は、Ｎビットのデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算する。なお、減算後のデジタル信号のビット数は、Ｎビットである。減算器１２の出力端子は、量子化器１３の入力端子およびノイズシェーピング部３１７にそれぞれ接続される。減算器１２は、減算後のデジタル信号を、量子化器１３およびノイズシェーピング部３１７にそれぞれ出力する。なお、減算器１２の代わりに加算器を用いてもよい。
【００７０】
減算器１２と量子化器１３との間からノイズシェーピング部３１７に、減算器１２から出力されたＮビットのデジタル信号の下位Ｎ−Ｍビットが出力される。例えば、減算器１２と量子化器１３との間に設けられた信号線において、減算器１２から１４ビットのデジタル信号が出力される。この場合、減算器１２から出力されたデジタル信号の下位３ビットの伝送路を分岐させて、ノイズシェーピング部３１７に出力する。
【００７１】
ノイズシェーピング部３１７は、デジタル信号の量子化による量子化誤差成分ｅをノイズシェーピングする。各ノイズシェーピング部３１７‐１、３１７‐２および３１７‐３は、それぞれ、量子化誤差成分ｅのビット数より少ないビット数毎にノイズシェーピングする。本例では、各ノイズシェーピング部３１７‐１、３１７‐２および３１７‐３は、それぞれ、量子化誤差成分ｅを１ビット毎にノイズシェーピングする。
【００７２】
本例では、ノイズシェーピング部３１７‐１は、量子化誤差成分ｅの下位第１ビットであるｅ[０]をノイズシェーピングする。ノイズシェーピング部３１７‐２は、量子化誤差成分ｅの下位第２ビットであるｅ[１]をノイズシェーピングする。また、ノイズシェーピング部３１７‐３は、量子化誤差成分ｅの下位第３ビットであるｅ[２]をノイズシェーピングする。ノイズシェーピング部３１７‐１、３１７‐２および３１７‐３は、その後、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１、およびＮＳＥ２をそれぞれ演算ブロック３１０に出力する。演算ブロック３１０は、各ビットについてのノイズシェーピング信号ＮＳＥ０、ＮＳＥ１、およびＮＳＥ２を処理する。その後、演算ブロック３１０は、減算器１２にデジタル信号ＮＳＯＵＴを出力する。
【００７３】
図９はノイズシェーピング部３１７‐１を示す図である。図９においては、特に、量子化誤差情報ｅにおける下位第１ビットであるｅ［０］が、ノイズシェーピング部３１７‐１に入力される例を示す。なお、ノイズシェーピング部３１７‐２および３１７‐３も、ノイズシェーピング部３１７‐１と同じ構成を有する。
【００７４】
ノイズシェーピング部３１７‐１は、遅延ブロック３２０、３２２、３２４および３２６、係数入力ブロック３３２、３３４、３３６および３３８、ＡＮＤ論理回路３４２、３４４、３４６および３４８、ならびに、加減算部３５４、３５６および３５８を有する。なお、係数入力ブロック３３２、３３４、３３６および３３８、ならびに、ＡＮＤ論理回路３４２、３４４、３４６および３４８は、係数のビット長分だけ並列に設けられる。係数入力ブロック３３２、３３４、３３６および３３８は、ＡＮＤ論理回路３４２、３４４、３４６および３４８に、係数Ａ０、Ａ１、Ａ２、および、Ａ３をそれぞれ入力する。
【００７５】
遅延ブロック３２０には、量子化誤差成分ｅの下位第１ビットであるｅ［０］を含むデジタル信号が入力される。遅延ブロック３２０は、第１遅延素子としての遅延素子を有する。ｅ［０］を含むデジタル信号は、遅延ブロック３２０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック３２０において遅延されたデジタル信号は、ＡＮＤ論理回路３４２、３４４、３４６および３４８にそれぞれ入力される。
【００７６】
ＡＮＤ論理回路３４２には、遅延ブロック３２０から出力されたデジタル信号が入力される。また、ＡＮＤ論理回路３４２には、係数入力ブロック３３２から係数Ａ０が入力される。ＡＮＤ論理回路３４２は、遅延されたデジタル信号と係数Ａ０との論理積を出力する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。ＡＮＤ論理回路３４２は、当該論理積を遅延ブロック３２２に出力する。
【００７７】
ＡＮＤ論理回路３４４、ＡＮＤ論理回路３４６、および、ＡＮＤ論理回路３４８は、ＡＮＤ論理回路３４２と同様に、遅延ブロック３２０において遅延されたデジタル信号と係数入力ブロック３３４の係数Ａ１、係数入力ブロック３３６の係数Ａ２、および、係数入力ブロック３３８の係数Ａ３との論理積をそれぞれ出力する。ＡＮＤ論理回路３４４、３４６および３４８は、各々の論理積を、加減算部３５４、３５６および３５８にそれぞれ出力する。
【００７８】
遅延ブロック３２２は、ＡＮＤ論理回路３４２から出力されたデジタル信号が入力される。遅延ブロック３２２は、１つの遅延素子を有する。ＡＮＤ論理回路３４２から出力されたデジタル信号は、遅延ブロック３２２において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック３２２において遅延されたデジタル信号は、加減算部３５４に入力される。
【００７９】
加減算部３５４は、ノイズシェーピング部３１７‐１においてデジタル信号を加減算する。加減算部３５４には、遅延ブロック３２２から出力されたデジタル信号とＡＮＤ論理回路３４４から出力されたデジタル信号とが入力される。加減算部３５４は、当該二つの入力信号を加算または減算する。本例においては、二つのデジタル信号が加算される。
【００８０】
遅延ブロック３２４には、加減算部３５４から出力されたデジタル信号が入力される。本例において、遅延ブロック３２４の構成および機能は、遅延ブロック３２２と同じである。遅延ブロック３２４において遅延されたデジタル信号は、加減算部３５６に入力される。
【００８１】
加減算部３５６は、デジタル信号を加減算する。加減算部３５６には、遅延ブロック３２４から出力されたデジタル信号とＡＮＤ論理回路３４６から出力されたデジタル信号とが入力される。本例においては、加減算部３５６は、当該二つのデジタル信号を加算する。加減算部３５６において加算されたデジタル信号は、遅延ブロック３２６に入力される。
【００８２】
加減算部３５８には、遅延ブロック３２６から出力されたデジタル信号と、ＡＮＤ論理回路３４８から出力されたデジタル信号とが入力される。本例においては、加減算部３５８は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＥ０を出力する。ノイズシェーピング信号ＮＳＥ０は、ノイズシェーピング部３１７‐１の加減算部３５８から、ノイズシェーピング部３１７‐１の外に設けられた演算ブロック３１０に出力される。
【００８３】
本例では、量子化誤差ｅを１ビット毎にノイズシェーピングする。したがって、本例のノイズシェーピング部３１７は、１つのノイズシェーピング部１７を用いて量子化誤差ｅの全ビットをノイズシェーピングする従来のデジタル信号処理装置１０に比べて、動作速度を向上させることができる。
【００８４】
また、従来のノイズシェーピング部１７の乗算器３０等に代えて、ノイズシェーピング部３１７‐１はＡＮＤ論理回路３４２等を用いる。乗算器に比べて、ＡＮＤ論理回路は動作速度が速い。したがって、ノイズシェーピング部３１７の動作速度を、従来のノイズシェーピング部１７と比較して向上させることができる。
【００８５】
なお、本例では、ＡＮＤ論理回路３４２、３４４、３４６および３４８、ならびに、係数入力ブロック３３２、３３４、３３６および３３８を用いて、ｅ［０］に対して係数Ａ０、Ａ１、Ａ２、および、Ａ３をそれぞれ入力した。しかしながら、一対のＡＮＤ論理回路および係数入力ブロックに代えて、乗算器を用いてもよい。例えば、ＡＮＤ論理回路３４２および係数入力ブロック３３２に代えて、乗算器が、ｅ［０］に対して係数Ａ０を乗算してよい。他の３対のＡＮＤ論理回路および係数入力ブロックに代えて、３つの乗算器が、それぞれｅ［０］に対して係数Ａ０、Ａ１、Ａ２およびＡ３を乗算してよい。つまり、ノイズシェーピング部３１７においては、乗算器およびＡＮＤ論理回路のいずれか一つを用いてよい。
【００８６】
ノイズシェーピング部３１７の外に設けられた演算ブロック３１０には、各ノイズシェーピング部３１７‐１、３１７‐２および３１７‐３からノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２がそれぞれ入力される。演算ブロック３１０は、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２に重み付けをして、減算器１２に出力する。減算器１２において、デジタル信号ＤＩＮから、ノイズシェーピング信号ＮＳＥ０、ＮＳＥ１およびＮＳＥ２に重み付けした信号が減算される。
【００８７】
本例において、デジタル信号ＤＯＵＴの各ビットにおける伝達関数は、［数２］で表される。すなわち、量子化誤差成分を１ビット毎にノイズシェーピングしつつ、［数２］と同じ伝達関数を得ることができる。
【００８８】
なお、本例において、ノイズシェーピング部３１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。
【００８９】
図１０は演算ブロック３１０を示す図である。演算ブロック３１０は、乗算器３６０および乗算器３６２ならびに加算ブロック３７０を有する。乗算器３６０には、ノイズシェーピング信号ＮＳＥ１が入力される。乗算器３６０は、ノイズシェーピング信号ＮＳＥ１に係数２を乗算する。これにより、乗算器３６０は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥ１に重みを付けることができる。
【００９０】
乗算器３６２には、ノイズシェーピング信号ＮＳＥ２が入力される。乗算器３６２は、ノイズシェーピング信号ＮＳＥ２に係数４を乗算する。これにより、乗算器３６２は、他のノイズシェーピング信号と比較して、ノイズシェーピング信号ＮＳＥ２に重みを付けることができる。
【００９１】
加算ブロック３７０には、ノイズシェーピング信号ＮＳＥ０、乗算器３６０において重み付けされたノイズシェーピング信号ＮＳＥ１、および、乗算器３６２において重み付けされたノイズシェーピング信号ＮＳＥ２が入力される。加算ブロック３７０は、これらの信号の和を取り、ノイズシェーピング信号ＮＳＯＵＴを、減算器１２のマイナス入力端子に出力する。
【００９２】
図１１は、第４の実施形態におけるデジタル信号処理装置４００のノイズシェーピング部４１７を示す図である。デジタル信号処理装置１００は、従来のノイズシェーピング部１７に代えて、ノイズシェーピング部４１７を用いる点が、従来のデジタル信号処理装置１０と異なる。デジタル信号処理装置４００において、その他の構成は、従来のデジタル信号処理装置１０と同じである。
【００９３】
ノイズシェーピング部４１７は、遅延ブロック５１０、５２０、５３０、５４０、５５０および５６０、乗算器４２０、４３０、４４０および４５０、ならびに、加減算部６３０、６４０および６５０を有する。
【００９４】
遅延ブロック５１０には、量子化誤差成分ｅを含むデジタル信号が入力される。遅延ブロック５１０は、第１遅延素子としての１つの遅延素子を有する。量子化誤差成分ｅを含むデジタル信号は、遅延ブロック５１０において、動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック５１０において遅延されたデジタル信号は、乗算器４２０、４２０、４４０および４５０にそれぞれ入力される。
【００９５】
乗算器４２０には、遅延ブロック５１０から出力された、遅延されたデジタル信号が入力される。乗算器４２０は、遅延されたデジタル信号に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器４２０は、係数Ａ０を乗じたデジタル信号を遅延ブロック５２０に出力する。
【００９６】
乗算器４３０、乗算器４４０および乗算器４５０は、乗算器４２０と同様に、遅延ブロック５１０において遅延されたデジタル信号に係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗算する。乗算器４３０、４４０および４５０は、係数Ａ１、Ａ２、および、Ａ３をそれぞれ乗じたデジタル信号を、遅延ブロック５２０、５３０および５４０にそれぞれ出力する。
【００９７】
遅延ブロック５２０には、乗算器４２０から出力されたデジタル信号が入力される。遅延ブロック５２０は、１つの遅延素子を有する。乗算器４２０から出力されたデジタル信号は、遅延ブロック５２０において動作クロックの１クロック分だけ遅延されて出力される。遅延ブロック５２０において遅延されたデジタル信号は、遅延ブロック５５０に入力される。遅延ブロック５２０および５５０の構成および機能も、遅延ブロック５１０と同様である。
【００９８】
遅延ブロック５５０において遅延されたデジタル信号は、加減算部６３０に入力される。遅延ブロック５２０は、乗算器４２０と加減算部６３０との間に設けられる。
【００９９】
加減算部６３０は、ノイズシェーピング部４１７においてデジタル信号を加減算する。加減算部６３０には、遅延ブロック５５０から出力されたデジタル信号と遅延ブロック５３０から出力されたデジタル信号とが入力される。加減算部６３０は、当該二つの入力信号を加算または減算する。本例では、二つのデジタル信号が加算される。
【０１００】
遅延ブロック５６０には、加減算部６３０から出力されたデジタル信号が入力される。本例において、遅延ブロック５６０の構成および機能は、遅延ブロック５１０と同じである。遅延ブロック５６０において遅延されたデジタル信号は、加減算部６４０に入力される。
【０１０１】
加減算部６４０は、デジタル信号を加減算する。加減算部６４０には、遅延ブロック５６０から出力されたデジタル信号と遅延ブロック５４０から出力されたデジタル信号とが入力される。本例では、加減算部６４０は、当該二つのデジタル信号を加算する。加減算部６４０において加算されたデジタル信号は、加減算部６５０に入力される。
【０１０２】
加減算部６５０には、加減算部６４０から出力されたデジタル信号と、乗算器４５０において係数Ａ３が乗じられたデジタル信号とが入力される。本例においては、加減算部６５０は、当該二つのデジタル信号を加算して、ノイズシェーピング信号ＮＳＯＵＴを出力する。加減算部６５０は、ノイズシェーピング信号ＮＳＯＵＴを、ノイズシェーピング部４１７の外に設けられた減算器１２に出力する。
【０１０３】
ノイズシェーピング部４１７の外に設けられた減算器１２においてデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴが減算される。これにより、量子化器１３で生じた量子化誤差が低減される。本例において、デジタル信号処理装置１０から出力されるデジタル信号ＤＯＵＴの伝達関数は、［数２］で表される。
【０１０４】
なお、従来のノイズシェーピング部１７では、加減算部４２と加減算部４４との間に遅延ブロック２６が設けられていた。しかし、ノイズシェーピング部４１７においては、乗算器４４０と加減算部６４０との間に遅延ブロック５４０を追加する。したがって、［数２］の伝達関数を実現するためには、従来のノイズシェーピング部１７における遅延ブロック２６に相当する遅延ブロックは不要となる。
【０１０５】
本実施形態では、所望の伝達関数を保ちながらも、乗算器４５０以外の乗算器４２０、４３０および４４０の出力先に、遅延ブロック５２０、５３０および５４０をそれぞれ設ける。これにより、乗算器４２０、４３０および４４０における信号パスの遅延が大きい場合であっても、デジタル信号をリタイミングすることができる。したがって、高い動作周波数に起因する伝送遅延の問題を解消することができる。
【０１０６】
なお、本例において、ノイズシェーピング部４１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。例えば、タップ数が６の場合には、乗算器４３０、遅延ブロック５３０、加減算部６３０、遅延ブロック５６０の１セットが、ノイズシェーピング部４１７内に追加して設けられる。これに対して、タップ数が４の場合には、乗算器４３０、遅延ブロック５３０、加減算部６３０、遅延ブロック５６０の１セットをノイズシェーピング部４１７から削減する。
【０１０７】
図１２は、第５の実施形態のデジタル信号処理装置５００におけるノイズシェーピング部５１７を示す図である。デジタル信号処理装置５００においては、デジタル信号処理装置１０のノイズシェーピング部１７に代えて、ノイズシェーピング部５１７を用いる。その他の点は、デジタル信号処理装置１０と同じである。
【０１０８】
ノイズシェーピング部５１７は、遅延ブロック５１０、５２２、５２４、５３０、５４０、５５０および５６０、乗算器４２２、４２４、４２６、４３０、４４０および４５０、ならびに、加減算部６２２、６３０、６４０および６５０を有する。
【０１０９】
乗算器４２２には、遅延ブロック５１０から出力された、遅延されたデジタル信号が入力される。乗算器４２２は、遅延されたデジタル信号に係数Ａ０Mを乗算する。係数Ａ０Mは、ノイズシェーピングをするに当たり予め定められる、デジタル信号の上位側ビットの係数値である。デジタル信号の上位側ビットとは、例えば、デジタル信号における最上位のビットである。また、デジタル信号の上位側ビットとは、デジタル信号における最下位のビット以外のビットであってもよい。乗算器４２２は、係数Ａ０Mを乗じたデジタル信号を遅延ブロック５２２に出力する。
【０１１０】
乗算器４２４には、遅延ブロック５１０から出力された、遅延されたデジタル信号が入力される。乗算器４２４は、遅延されたデジタル信号に係数Ａ０Lを乗算する。係数Ａ０Lは、ノイズシェーピングをするに当たり予め定められる、デジタル信号の下位側ビットの係数値である。デジタル信号の下位側ビットとは、例えば、デジタル信号における最下位のビットである。また、デジタル信号の下位側ビットとは、デジタル信号における最上位のビット以外のビットであってもよい。乗算器４２４は、係数Ａ０Ｌを乗じたデジタル信号を遅延ブロック５２４に出力する。
【０１１１】
遅延ブロック５２２には、乗算器４２２から出力されたデジタル信号が入力される。本例において、遅延ブロック５２２の構成および機能は、遅延ブロック５２０と同じである。遅延ブロック５２２において遅延されたデジタル信号は、乗算器４２６に入力される。
【０１１２】
乗算器４２６には、遅延ブロック５２２から出力された、遅延されたデジタル信号が入力される。乗算器４２６は、遅延されたデジタル信号に係数Ｈを乗算する。係数Ｈは、予め定められる重み付け係数である。乗算器４２６は、係数Ｈを乗じたデジタル信号を加減算部６２２に出力する。
【０１１３】
遅延ブロック５２４には、乗算器４２４から出力されたデジタル信号が入力される。本例において、遅延ブロック５２４の構成および機能は、遅延ブロック５１０と同じである。遅延ブロック５２４において遅延されたデジタル信号は、加減算部６２２に入力される。なお、第４の実施形態における係数Ａ０と、第５の実施形態におけるＡ０M、Ａ０Ｌ、およびＨとの関係は、下記の［数５］で表される。
【０１１４】
【数５】
2014230169.tif 000007
【０１１５】
加減算部６２２は、デジタル信号を加減算する。加減算部６２２には、乗算器４２６から出力されたデジタル信号と遅延ブロック５２４から出力されたデジタル信号とが入力される。本例では、加減算部６２２は、当該二つのデジタル信号を加算する。加減算部６２２において加算されたデジタル信号は、遅延ブロック５５０に入力される。ノイズシェーピング部５１７におけるその他の構成及び機能に関しては、第４の実施形態におけるノイズシェーピング部４１７と同様である。
【０１１６】
本例においては、デジタル信号処理装置５００から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数６］で表される。
【０１１７】
【数６】
2014230169.tif 000008
【０１１８】
なお、［数５］より、［数６］は、［数２］と等価であることがわかる。これにより、量子化誤差成分eの上位側ビットを、量子化誤差成分eの下位側ビットに対して重みを付ける処理をしつつ、[数２]と同じ所望の伝達関数を得ることができる。
【０１１９】
本例では係数Ａ０が、上位側ビットおよび下位側ビットの２種類のビット数に応じて分離される演算方式の例を示した。しかし、当該演算方式は、乗算器４３０に対しても適用することができる。つまり、上位側ビットおよび下位側ビットの２種類のビット数に応じて、係数Ａ１を分離してよい。
【０１２０】
また、係数値は、３種類のビット数に応じて分離してもよい。すなわち、係数値は、２種類以上のビット数に応じて分離してよい。例えば、係数値Ａ０を２種類以上のビット数に応じて分離する場合、下記の[数７]で表されるように係数値Ａ０を分離してよい。これにより、量子化誤差成分eのうち、分離したビット数にそれぞれ重みを付ける処理をしつつ、[数２]と同じ所望の伝達関数を得ることができる。なお、係数Ａ０ｋは予め定められる係数値であり、係数Ｈｋは予め定められる重み付け係数であり、ｋおよびｎ（２≦ｎ）は自然数である。
【０１２１】
【数７】
2014230169.tif 000009
【０１２２】
本実施形態では、乗算器４５０以外の乗算器４２２、４２４、４３０および４４０の出力先に、遅延ブロック５２２、５２４、５３０および５４０をそれぞれ設ける。これにより、所望の伝達関数を保ち、かつ、乗算器４２２、４２４、４３０および４４０における信号パスの遅延が大きい場合であっても、デジタル信号をリタイミングすることができる。したがって、所望の伝達関数を保ちつつ、高い動作周波数に起因する伝送遅延の問題を解消することができる。
【０１２３】
また、本実施形態では、第１の実施形態と同様に、ノイズシェーピング部５１７の外に設けられた減算器１２においてデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算することにより、量子化器１３で生じた量子化誤差を低減することができる。
【０１２４】
なお、本例において、ノイズシェーピング部５１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。例えば、タップ数が６の場合には、乗算器４３０、遅延ブロック５３０、加減算部６３０、遅延ブロック５６０の１セットが、ノイズシェーピング部４１７内に追加して設けられる。これに対して、タップ数が４の場合には、乗算器４３０、遅延ブロック５３０、加減算部６３０、遅延ブロック５６０の１セットをノイズシェーピング部４１７から削減する。
【０１２５】
図１３は、第６の実施形態におけるデジタル信号処理装置６００のノイズシェーピング部６１７を示す図である。デジタル信号処理装置６００においては、デジタル信号処理装置１０のノイズシェーピング部１７に代えて、ノイズシェーピング部６１７を用いる。その他の点は、デジタル信号処理装置１０と同じである。
【０１２６】
ノイズシェーピング部６１７は、遅延ブロック５１０、５２２、５２４、５３０、５４０、５５０および５６０、乗算器４２３、４２５、４３０、４４０および４５０、ならびに、加減算部６２２、６３０、６４０および６５０を有する。
【０１２７】
本例のノイズシェーピング部６１７においては、遅延ブロック５１０から出力される遅延されたデジタル信号は、下位第１ビット６０２、下位第２ビット６０４および下位第３ビット６０６に分離される。つまり、遅延ブロック５１０から出力された量子化誤差成分eを含むデジタル信号は、２種類以上のビット数の信号に分離される。
【０１２８】
なお、本明細書において、下位第１ビットとは、量子化誤差成分eの最下位ビットである。また、下位第２ビットとは、量子化誤差成分eにおいて最下位ビットの次に大きい桁を示すビットである。また、下位第３ビットとは、量子化誤差成分eの下位第２ビットの次に大きい桁を示すビットである。
【０１２９】
乗算器４２３には、分離された量子化誤差成分eを含むデジタル信号のうち、下位第２ビット６０４および下位第３ビット６０６が入力される。なお、下位第２ビット６０４および下位第３ビット６０６をまとめて、上位側信号ｅ［２：１］と記載する。乗算器４２３は、上位側信号ｅ［２：１］に係数Ａ０を乗算する。Ａ０は、ノイズシェーピングをするに当たり、予め定められる係数である。乗算器４２３は、係数Ａ０を乗じたデジタル信号を遅延ブロック５２２に出力する。
【０１３０】
乗算器４２５には、分離された量子化誤差成分eを含むデジタル信号のうち、下位第１ビット６０２が入力される。なお、下位第１ビット６０２を、下位側信号ｅ［０］と記載する。乗算器４２５は、下位側信号ｅ［０］に係数Ａ０を乗算する。乗算器４２５は、係数Ａ０を乗じたデジタル信号を遅延ブロック５２４に出力する。
【０１３１】
乗算器４３０、４４０および４５０のそれぞれには、上位側信号ｅ［２：１］および下位側信号ｅ［０］が入力される。つまり、乗算器４３０、４４０および４５０のそれぞれには、遅延ブロック５１０において遅延された量子化誤差成分ｅが入力される。ノイズシェーピング部６１７において、その他の構成および機能に関しては、第５の実施形態のノイズシェーピング部５１７と同様である。
【０１３２】
ノイズシェーピング部６１７において、量子化誤差成分ｅのＺ変換表示であるｅ（ｚ）、下位側信号ｅ［０］のＺ変換表示であるｅ［０］（ｚ）、上位側の信号ｅ［２：１］のＺ変換表示であるｅ［２：１］（ｚ）および係数Ｈは、下記の［数８］の関係を満たす。
【０１３３】
【数８】
2014230169.tif 000010
【０１３４】
なお、本例では、乗算器４２５を用いて、量子化誤差成分ｅ［０］に対して係数Ａ０を入力した。しかしながら、乗算器４２５に代えて、ＡＮＤ論理回路および係数入力ブロックを用いて、量子化誤差成分ｅ［０］に対して係数Ａ０を入力してもよい。
【０１３５】
例えば、乗算器４２５に代えて、ＡＮＤ論理回路に量子化誤差成分ｅ［０］および係数入力ブロックの係数Ａ０を入力する。これにより、量子化誤差成分ｅ［０］に対して係数Ａ０を乗算して、出力してよい。つまり、ノイズシェーピング部６１７においては、乗算器およびＡＮＤ論理回路のいずれか一つを用いてよい。また、乗算器４２５に代えてＡＮＤ論理回路を用いる場合、乗算器４２５およびＡＮＤ論理回路のいずれか一つと加減算部６２２との間に、第２遅延素子としての遅延ブロック５２４が設けられる。
【０１３６】
本例においては、デジタル信号処理装置３００から出力されるデジタル信号ＤＯＵＴの伝達関数は、下記の［数９］で表される。
【０１３７】
【数９】
2014230169.tif 000011
【０１３８】
［数８］より、［数９］は［数２］と等価であることがわかる。すなわち、下位側信号ｅ［０］に対して上位側信号ｅ［２：１］に重みを付ける処理をしつつ、［数２］と同じ所望の伝達関数を得ることができる。
【０１３９】
本例では、係数Ａ０を乗ずるべきデジタル信号が、上位側信号ｅ［２：１］および下位側信号ｅ［０］である２種類のビット数の信号に分離されて、乗算器４２３および４２５で演算される例を示した。しかし、ビット数を分離して演算する方式は、同様に、他の係数Ａ１、Ａ２およびＡ３にも適用することができる。
【０１４０】
また、本例では、係数Ａ０を乗ずるデジタル信号が、下位側信号ｅ［０］および上位側信号ｅ［２：１］の２種類のビット数の信号に分離される演算方式の例を示した。しかし、遅延ブロック５１０から出力されたデジタル信号は、３種類のビット数の信号に分離してもよい。すなわち、遅延ブロック５１０から出力されたデジタル信号は、２種類以上のビット数の信号に分離されて、乗算器４２３に入力されてよい。
【０１４１】
例えば、デジタル信号を３種類以上のビット数に分離する場合、下記の[数１０]で表されるようにデジタル信号を分離してよい。なお、［数１０］において、ｅ［ｋ−１］（ｚ）は、下位第（ｋ）ビットのＺ変換であり、係数Ｈｋは予め定められる重み付け係数であり、ｋおよびｎ（２≦ｎ）は自然数である。なお、必ずしも量子化誤差成分ｅを、［数１０］の数式通りに１ビットずつに分離しなくともよい。２ビットおよび１ビットに分離した本例のように、量子化誤差成分ｅを異なるビット数で分離してよい。
【０１４２】
【数１０】
2014230169.tif 000012
【０１４３】
本実施形態では、乗算器４５０以外の乗算器４２３、４２５、４３０および４４０の出力先に遅延ブロック５２２、５２４、５３０および５４０が設けることができる。よって、所望の伝達関数を保ち、かつ、乗算器４２３、４２５、４３０および４４０ならびに加減算部６２２および６３０における信号パスの遅延が大きい場合であっても、遅延ブロック５２２、５２４、５３０および５４０においてデジタル信号をリタイミングすることができる。これにより、所望の伝達関数を保ちつつ、高い動作周波数に起因する伝送遅延の問題を解消することができる。
【０１４４】
また、本実施形態では、第１の実施形態と同様に、ノイズシェーピング部６１７の外に設けられた減算器１２においてデジタル信号ＤＩＮからノイズシェーピング信号ＮＳＯＵＴを減算することにより、量子化器１３で生じた量子化誤差を低減することができる。
【０１４５】
なお、本例において、ノイズシェーピング部６１７のタップ数は５とした。しかし、伝達関数を変更する等の目的で、乗算器、遅延ブロック、および加減算部を増減することにより、任意のタップ数としてもよい。例えば、タップ数が６の場合には、乗算器４３０、遅延ブロック５３０、加減算部６３０、遅延ブロック５６０の１セットが、ノイズシェーピング部４１７内に追加して設けられる。これに対して、タップ数が４の場合には、乗算器４３０、遅延ブロック５３０、加減算部６３０、遅延ブロック５６０の１セットをノイズシェーピング部６１７から削減する。
【０１４６】
図１４は、第７の実施形態のデジタル信号処理装置７００を示す図である。デジタル信号処理装置７００は、Ａ／Ｄ変換器１１、第１の量子化誤差低減回路７１０および第２の量子化誤差低減回路７２０を備える。デジタル信号処理装置７００は、２段接続された量子化誤差低減回路を備える。つまり、デジタル信号処理装置７００においては、第１の量子化誤差低減回路７１０と第２の量子化誤差低減回路７２０とが直列に接続される。
【０１４７】
本例において、第１の量子化誤差低減回路７１０および第２の量子化誤差低減回路７２０のそれぞれは、第１の実施形態における量子化誤差低減回路５０または第２の実施形態における量子化誤差低減回路６０であってよい。また、量子化誤差低減回路５０のノイズシェーピング部１７および量子化誤差低減回路６０のノイズシェーピング部２１７のそれぞれは、第３から第６の実施形態におけるノイズシェーピング部を必要に応じて適宜組み合わせてもよい。
【０１４８】
Ａ／Ｄ変換器１１の機能は、図１のＡ／Ｄ変換器１１と同様である。Ａ／Ｄ変換器１１は、入力されるアナログ信号ＡＩＮをＮビットのデジタル信号ＤＩＮに変換する。なお、Ｎは自然数である。Ａ／Ｄ変換器１１は、デジタル信号ＤＩＮを第１の量子化誤差低減回路７１０に出力する。
【０１４９】
第１の量子化誤差低減回路７１０の入力端子は、Ａ／Ｄ変換器１１の出力端子に接続される。第１の量子化誤差低減回路７１０は、入力されたデジタル信号ＤＩＮを量子化およびノイズシェーピングする。これにより、第１の量子化誤差低減回路７１０は、量子化誤差を低減したデジタル信号ＤＮＳを生成する。なお、第１の量子化誤差低減回路７１０は、デジタル信号ＤＩＮの下位１ビットを量子化およびノイズシェーピングする。第１の量子化誤差低減回路７１０は、その後、デジタル信号ＤＮＳを第２の量子化誤差低減回路７２０に出力する。
【０１５０】
第２の量子化誤差低減回路７２０の入力端子は、第１の量子化誤差低減回路７１０の出力端子に接続される。第２の量子化誤差低減回路７２０は、入力されたデジタル信号ＤＮＳを量子化およびノイズシェーピングする。これにより、第２の量子化誤差低減回路７２０は、量子化誤差を低減したデジタル信号ＤＯＵＴを生成する。なお、第２の量子化誤差低減回路７２０は、デジタル信号ＤＮＳの下位２ビットを量子化およびノイズシェーピングする。第２の量子化誤差低減回路７２０は、デジタル信号ＤＯＵＴをデジタル信号処理装置７００の外に出力する。デジタル信号ＤＯＵＴは、Ｍビットのデジタル信号である。なお、Ｍは自然数であり、ＭはＮよりも小さい。
【０１５１】
本例において、デジタル信号ＤＩＮはＮビットのデジタル信号であり、デジタル信号ＤＯＵＴはＭビットのデジタル信号である。ここで、ＮおよびＭは、Ｎ−Ｍ＝３の関係を満たす。つまり、デジタル信号処理装置７００において、デジタル信号ＤＩＮは、３ビット桁落ちしたデジタル信号ＤＯＵＴに変換される。
【０１５２】
従来のデジタル信号処理装置１０を用いて入力ビット数Ｎから出力ビット数Ｍへ量子化を行う場合には、一つのノイズシェーピング部１７に必要とされる処理ビット数は３ビットである。本例では、量子化誤差低減回路を多段接続する。これにより、各量子化誤差低減回路のノイズシェーピング部で処理すべきビット数は、一つのノイズシェーピング部１７で処理する場合と比較して減少する。例えば、本例では、一つのノイズシェーピング部で処理すべき最大ビット数は２ビットとなる。よって、本例は、従来技術に比べて、ノイズシェーピング部の乗算器の演算ビット数を削減することができる。それゆえ、ノイズシェーピング部における加減算部および減算器の入力ビット数も削減することができる。したがって、高速でデジタル信号の処理を行うことができる。
【０１５３】
なお、量子化誤差低減回路を多段接続したデジタル信号処理装置７００におけるＳＮＲ特性は、[数１１]で表される。ここで、ＳＮＲ１ｓｔは、第１の量子化誤差低減回路７１０におけるＳＮＲ特性である。また、ＳＮＲ２ｎｄは、第２の量子化誤差低減回路７２０におけるＳＮＲ特性である。
【０１５４】
【数１１】
2014230169.tif 000013
【０１５５】
本例において、Ａ／Ｄ変換器１１から第１の量子化誤差低減回路７１０に出力されるデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、第１の量子化誤差低減回路７１０から第２の量子化誤差低減回路７２０に出力されるデジタル信号ＤＮＳのビット数は、１３ビットである（Ｎ'＝１３）。加えて、サンプリング周波数ｆｓは１８４ＭＨｚである。量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【０１５６】
上記条件において、第１の量子化誤差低減回路７１０のＳＮＲ特性（ＳＮＲ１ｓｔ）は、[数３]を用いて８９．６６[ｄＢ]である。また、同様に、第２の量子化誤差低減回路７２０のＳＮＲ特性（ＳＮＲ２ｎｄ）は、[数３]を用いて８３．６４[ｄＢ]である。これより、デジタル信号処理装置１００のＳＮＲ特性は、[数１１]より、８２．６７[ｄＢ]である。一般的に、無線基地局用途におけるＳＮＲは、周波数帯域ＢＷが４０ＭＨｚにおいて７５ｄＢ程度を目標とする。したがって、量子化誤差低減回路を多段接続したデジタル信号処理装置７００のＳＮＲ特性は、十分なパフォーマンス特性を有すると言える。
【０１５７】
本例においては、デジタル信号処理装置７００は、２段の量子化誤差低減回路を備える。しかし、量子化誤差低減回路は３段以上設けてもよい。デジタル信号処理装置７００は、量子化誤差低減回路をＫ段（Ｋは２以上の自然数である）備えてよい。
【０１５８】
デジタル信号処理装置７００が量子化誤差低減回路をＫ段備える場合、第１段目は第２段目に、第２段目は第３段目に、‥第Ｋ−１段目は第Ｋ段目に、それぞれ順に接続する。Ａ／Ｄ変換器１１から第１段目の量子化誤差低減回路に入力されるデジタル信号は、第１段目から第Ｋ段目へ順に流れる。ここで、第Ｌ段目の量子化誤差低減回路（Ｌは、２以上Ｋ以下の自然数である）は、第Ｌ−１の量子化誤差低減回路よりも処理ビット数が大きいとしてよい。
【０１５９】
また［数３］から明らかなように、入力ビット数Ｎが大きいほど、ＳＮＲは大きくなる。本例では、デジタル信号ＤＩＮのビット数が１４ビットである。よって、第１の量子化誤差低減回路７１０のＳＮＲを計算するに当たり、［数３］のＮは１４となる。また、第１の量子化誤差低減回路７１０では下位の１ビットが量子化されるので、第２の量子化誤差低減回路７２０には、１３ビットのデジタル信号が入力される。したがって、第２の量子化誤差低減回路７２０のＳＮＲを計算するに当たり、［数３］のＮは１３となる。
【０１６０】
これに対して、第１の量子化誤差低減回路７１０では下位の２ビットが量子化される場合、第２の量子化誤差低減回路７２０には、１２ビットのデジタル信号が入力される。したがって、第２の量子化誤差低減回路７２０のＳＮＲを計算するに当たり、［数３］のＮは１２となる。つまり、多段に接続された量子化誤差低減回路においては、前段の処理ビット数を後段の処理ビット数よりも大きくする方が、ＳＮＲは劣化する。
【０１６１】
よって、後段の量子化誤差低減回路の量子化誤差成分のビット数を、前段の量子化誤差低減回路の量子化誤差成分のビット数よりも大きくすることにより、量子化誤差によるＳＮＲの劣化を最小限に抑えることができる。
【０１６２】
また、本例における各ノイズシェーピング部は、従来のデジタル信号処理装置１０における一つのノイズシェーピング部１７が処理すべきビット数に比べて、処理すべきビット数を削減することができる。これにより、本例における各ノイズシェーピング部における乗算器の入力ビット数を削減することができる。その結果、加減算部および減算器の入力ビット数も削減することができる。それゆえ、高速でデジタル信号の処理を行うことができる。加えて、量子化誤差低減回路におけるクリティカルパス（例えば、デジタル信号処理装置１０における、遅延ブロック２０、加減算部４４、減算器１２、量子化器１３および遅延ブロック１４を順にたどる経路）の伝搬遅延を減らすことができる。
【０１６３】
第７の実施形態のデジタル信号処理装置７００では、量子化誤差低減回路を２段に多段接続する例について説明した。なお、量子化誤差低減回路を３段以上多段接続すると、信号処理速度をさらに高速化することができる。しかし、多段接続する量子化誤差低減回路を増やすと、量子化誤差によるＳＮＲが劣化する。したがって、量子化誤差低減回路を多段接続することによる信号処理の高速化とＳＮＲ特性との間には、トレードオフの関係がある。そのため、必要とするＳＮＲ特性を考慮して、デジタル信号処理装置に用いるべき量子化誤差低減回路の段数は決定される。
【０１６４】
図１５は、第８の実施形態のデジタル信号処理装置８００を示す図である。デジタル信号処理装置８００は、第１の実施形態における第１の量子化誤差低減回路７１０の代わりに、単独の量子化器７５０を用いる点が、第１の実施形態と異なる。なお本例では、単独の量子化器７５０は入力されるデジタル信号ＤＩＮの下位１ビットを量子化する。また、第２の量子化誤差低減回路は、入力されるデジタル信号ＤＩＮ'の下位２ビットを量子化して、ノイズシェーピングする。
【０１６５】
デジタル信号処理装置８００は、Ａ／Ｄ変換器１１、単独の量子化器７５０、および第２の量子化誤差低減回路７２０を備える。単独の量子化器７５０の入力端子にはＡ／Ｄ変換器１１の出力端子が接続される。単独の量子化器７５０には、Ａ／Ｄ変換器１１からデジタル信号ＤＩＮが入力される。単独の量子化器７５０は、デジタル信号ＤＩＮを量子化し、デジタル信号ＤＩＮ'を出力する。
【０１６６】
第２の量子化誤差低減回路７２０の構成および機能は、第１の実施形態と同じである。第２の量子化誤差低減回路７２０には、単独の量子化器７５０から出力されたデジタル信号ＤＩＮ'が入力される。第２の量子化誤差低減回路７２０は、デジタル信号ＤＩＮ'を量子化する。第２の量子化誤差低減回路は、単独の量子化器７５０から出力されたデジタル信号ＤＩＮ'の量子化による量子化誤差成分をノイズシェーピングするノイズシェーピング部を有する。また、第２の量子化誤差低減回路７２０は、ノイズシェーピング部から出力されたノイズシェーピング信号と単独の量子化器７５０から出力されたデジタル信号ＤＩＮ'とを加減算処理する加減算部を有する。さらに、第２の量子化誤差低減回路７２０は、加減算された信号を量子化する量子化器を有する。
【０１６７】
本例では、単独の量子化器７５０と第２の量子化誤差低減回路７２０とを多段接続する。これにより、第１の実施形態と同様に、従来のデジタル信号処理装置１０における一つのノイズシェーピング部１７が処理すべきビット数に比べて、第２の量子化誤差低減回路７２０のノイズシェーピング部が処理すべきビット数を削減することができる。よって、ノイズシェーピング部における乗算器の入力ビット数を削減することができる。その結果、加減算部および減算器の入力ビット数も削減することができる。それゆえ、高速でデジタル信号の処理を行うことができる。加えて、各量子化誤差低減回路におけるクリティカルパス（例えば、デジタル信号処理装置１０における、遅延ブロック２０、加減算部４４、減算器１２、量子化器１３および遅延ブロック１４を順にたどる経路）の伝搬遅延を減らすことができる。
【０１６８】
特に、第２段目の第２の量子化誤差低減回路７２０は、第１段目の単独の量子化器７５０の量子化誤差成分のビット数よりも、処理ビット数が大きい。つまり、第２の量子化誤差低減回路７２０の量子化誤差成分のビット数を単独の量子化器７５０よりも大きくする。これにより、量子化誤差によるＳＮＲの劣化を最小限に抑えることができる。
【０１６９】
本例において、Ａ／Ｄ変換器１１から、単独の量子化器７５０に出力されるデジタル信号ＤＩＮのビット数は、１４ビットである（Ｎ＝１４）。また、単独の量子化器７５０から第２の量子化誤差低減回路７２０に出力されるデジタル信号ＤＮＳ'のビット数は、７５０ビットである（Ｎ'＝１３）。加えて、サンプリング周波数ｆｓは１８４ＭＨｚである。量子化誤差を低減するべく予め定められた周波数帯域ＢＷは、２６ＭＨｚから６６ＭＨｚまでの４０ＭＨｚとした。
【０１７０】
上記条件において、単独の量子化器７５０のＳＮＲ特性（ＳＮＲ１ｓｔ）は、[数３]を用いて８３．６４[ｄＢ]である。また、同様に、第２の量子化誤差低減回路７２０のＳＮＲ特性（ＳＮＲ２ｎｄ）は、[数３]を用いて８３．６４[ｄＢ]である。これより、デジタル信号処理装置１００のＳＮＲ特性は、[数１１]より、８０．６３[ｄＢ]である。一般的に、無線基地局用途におけるＳＮＲは、周波数帯域ＢＷが４０ＭＨｚにおいて７５ｄＢ程度を目標とする。したがって、量子化誤差低減回路を多段接続したデジタル信号処理装置１００のＳＮＲ特性は、十分なパフォーマンス特性を有すると言える。
【０１７１】
第２の実施形態のデジタル信号処理装置７００では、単独の量子化器７５０と第２の量子化誤差低減回路７２０とを２段に多段接続する例について説明した。なお、量子化器または量子化誤差低減回路をさらに加えて、量子化器および量子化誤差低減回路を３段以上多段接続すると、信号処理速度をさらに高速化することができる。しかし、多段接続する量子化器または量子化誤差低減回路を増やすと、量子化誤差によるＳＮＲが劣化する。したがって、量子化誤差低減回路を多段接続することによる信号処理の高速化とＳＮＲ特性との間には、トレードオフの関係がある。そのため、必要とするＳＮＲ特性を考慮して、デジタル信号処理装置に用いるべき量子化誤差低減回路の段数は決定される。
【０１７２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【０１７３】
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
【符号の説明】
【０１７４】
１０  デジタル信号処理装置、１１  Ａ／Ｄ変換器、１２  減算器、１３  量子化器、１４  遅延ブロック、１５  乗算器、１６  減算器、１７  ノイズシェーピング部、  ２０  遅延ブロック、２２  遅延ブロック、２４  遅延ブロック、２６  遅延ブロック、３０  乗算器、３２  乗算器、３４  乗算器、３６  乗算器、４０  加減算部、４２  加減算部、４４  加減算部、５０  量子化誤差低減回路、６０  量子化誤差低減回路、１００  デジタル信号処理装置、２００  デジタル信号処理装置、２０１  加算器、２１７  ノイズシェーピング部、２３０  乗算器、２３２  乗算器、２３４  乗算器、２３６  乗算器、３００  デジタル信号処理装置、３１０  演算ブロック、３１７  ノイズシェーピング部、３１７‐１  ノイズシェーピング部、３１７‐２  ノイズシェーピング部、３１７‐３  ノイズシェーピング部、３２０  遅延ブロック、３２２  遅延ブロック、３２４  遅延ブロック、３２６  遅延ブロック、３３２  係数入力ブロック、３３４  係数入力ブロック、３３６  係数入力ブロック、３３８  係数入力ブロック、３４２  ＡＮＤ論理回路、３４４  ＡＮＤ論理回路、３４６  ＡＮＤ論理回路、３４８  ＡＮＤ論理回路、３５４  加減算部、３５６  加減算部、３５８  加減算部、３６０  乗算器、３６２  乗算器、３７０  加算ブロック、４００  デジタル信号処理装置、４１７  ノイズシェーピング部、４２０  乗算器、４２２  乗算器、４２３  乗算器、４２４  乗算器、４２５  乗算器、４２６  乗算器、４３０  乗算器、４４０  乗算器、４５０  乗算器、５００  デジタル信号処理装置、５１７  ノイズシェーピング部、５１０  遅延ブロック、５２０  遅延ブロック、５２２  遅延ブロック、５２４  遅延ブロック、５３０  遅延ブロック、５４０  遅延ブロック、５５０  遅延ブロック、５６０  遅延ブロック、６００  デジタル信号処理装置、６０２  下位第１ビット、６０４  下位第２ビット、６０６  下位第３ビット、６１７  ノイズシェーピング部、６２２  加減算部、６３０  加減算部、６４０  加減算部、６５０  加減算部、７００  デジタル信号処理装置、７１０  第１の量子化誤差低減回路、７２０  第２の量子化誤差低減回路、７５０  量子化器、８００  デジタル信号処理装置
【図１】
2014230169.tif 000014
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2014230169.tif 000021
【図９】
2014230169.tif 000022
【図１０】
2014230169.tif 000023
【図１１】
2014230169.tif 000024
【図１２】
2014230169.tif 000025
【図１３】
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【図１４】
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【図１５】
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