(57)【要約】      （修正有）【課題】高速で高精度なＡＤ変換が可能となる逐次比較型ＡＤ変換器を提供する。【解決手段】近似値より大きい上側の変換用データと前記近似値より小さい下側の変換用データそれぞれを順にアナログ化して変換電圧とし、入力電圧とそれぞれの変換電圧との差電圧をサンプル・ホールドし、差電圧から入力電圧と上側の変換用データと下側の変換用データそれぞれの変換電圧との大小を比較した第１及び第２の比較結果を出力し、第１及び第２の比較結果に応じて近似値を変更すると共に、変更した近似値に基づいて次の上側の変換用データと下側の変換用データを変更し、変更した次の上側の変換用データと下側の変換用データをＤＡ変換部に供給してサンプル・ホールドと比較と変更を繰り返して出力する逐次比較型ＡＤ変換器で、次の上側と下側の変換用データを出力する順序を、第１及び第２の比較結果と前回の上側と下側の変換用データを出力する順序に応じて決定する。【選択図】図１
2014143639.tif 000002
【特許請求の範囲】
【請求項１】
近似値より大きい上側の変換用データと前記近似値より小さい下側の変換用データそれぞれを順にアナログ化して変換電圧として出力するＤＡ変換部と、
外部からの入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧をサンプル・ホールドするサンプル・ホールド部と、
前記サンプル・ホールド部の出力する前記差電圧から前記入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との大小を比較した第１及び第２の比較結果を出力する比較部と、
前記第１及び第２の比較結果に応じて前記近似値を変更すると共に、変更した近似値に基づいて次の上側の変換用データと下側の変換用データを変更する演算部とを有し、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を繰り返し、最終的に変更した近似値をＡＤ変換データとして出力する逐次比較型ＡＤ変換器であって、
前記演算部は、前記次の上側の変換用データと前記下側の変換用データを出力する順序を、前記第１及び第２の比較結果と前回の前記上側の変換用データと前記下側の変換用データを出力する順序に応じて決定することを特徴とする逐次比較型ＡＤ変換器。
【請求項２】
請求項１記載の逐次比較型ＡＤ変換器において、
前記演算部は、
前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定することを特徴とする逐次比較型ＡＤ変換器。
【請求項３】
請求項１又は２記載の逐次比較型ＡＤ変換器において、
前記演算部は、前記変更した近似値からの次の上側の変換用データと下側の変換用データの変更量を前記近似値の変更量の１／２以下の値に設定することを特徴とする逐次比較型ＡＤ変換器。
【請求項４】
請求項１乃至３のいずれか１項記載の逐次比較型ＡＤ変換器において、
前記近似値を表す複数ビットのうちの下位ビットに対して、
前記ＤＡ変換部は、前記上側の変換用データと前記下側の変換用データの代りに、前記近似値をアナログ化して変換電圧として出力し、
前記サンプル・ホールド部は、前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧の代りに、前記入力電圧と前記近似値の前記変換電圧との差電圧をサンプル・ホールドし、
前記比較部は、前記第１及び第２の比較結果を出力する代りに、前記入力電圧と前記近似値の前記変換電圧との大小を比較した第３の比較結果を出力し、
前記演算部は、前記第１及び第２の比較結果の代りに、前記第３の比較結果に応じて前記近似値を変更することを特徴とする逐次比較型ＡＤ変換器。
【請求項５】
請求項１乃至４のいずれか１項記載の逐次比較型ＡＤ変換器において、
前記近似値を表す複数ビットのうちの下位ビットに対して、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を複数回繰り返し、変更された近似値を平均化して用いることを特徴とする逐次比較型ＡＤ変換器。
【請求項６】
近似値より大きい上側の変換用データと前記近似値より小さい下側の変換用データそれぞれを順にアナログ化して変換電圧として出力し、
外部からの入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧をサンプル・ホールドし、
前記サンプル・ホールド部の出力する前記差電圧から前記入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との大小を比較した第１及び第２の比較結果を出力し、
前記第１及び第２の比較結果に応じて前記近似値を変更すると共に、変更した近似値に基づいて次の上側の変換用データと下側の変換用データを変更し、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を繰り返し、最終的に変更した近似値をＡＤ変換データとして出力する逐次比較型ＡＤ変換方法であって、
前記次の上側の変換用データと前記下側の変換用データを出力する順序を、前記第１及び第２の比較結果と前回の前記上側の変換用データと前記下側の変換用データを出力する順序に応じて決定することを特徴とする逐次比較型ＡＤ変換方法。
【請求項７】
請求項６記載の逐次比較型ＡＤ変換方法において、
前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定することを特徴とする逐次比較型ＡＤ変換方法。
【請求項８】
請求項６又は７記載の逐次比較型ＡＤ変換方法において、
前記変更した近似値からの次の上側の変換用データと下側の変換用データの変更量を前記近似値の変更量の１／２以下の値に設定することを特徴とする逐次比較型ＡＤ変換方法。
【請求項９】
請求項６乃至８のいずれか１項記載の逐次比較型ＡＤ変換方法において、
前記近似値を表す複数ビットのうちの下位ビットに対して、
前記上側の変換用データと前記下側の変換用データの代りに、前記近似値をアナログ化して変換電圧として出力し、
前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧の代りに、前記入力電圧と前記近似値の前記変換電圧との差電圧をサンプル・ホールドし、
前記第１及び第２の比較結果を出力する代りに、前記入力電圧と前記近似値の前記変換電圧との大小を比較した第３の比較結果を出力し、
前記第１及び第２の比較結果の代りに、前記第３の比較結果に応じて前記近似値を変更することを特徴とする逐次比較型ＡＤ変換方法。
【請求項１０】
請求項６乃至９のいずれか１項記載の逐次比較型ＡＤ変換方法において、
前記近似値を表す複数ビットのうちの下位ビットに対して、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を複数回繰り返し、変更された近似値を平均化して用いることを特徴とする逐次比較型ＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換器及び逐次比較型ＡＤ変換方法に関する。
【背景技術】
【０００２】
携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）、ディジタルカメラ等の携帯用電子機器には、電子機器内部のシステムを制御するためマイクロプロセッサが設けられており、マイクロプロセッサは温度や電池の電圧等を監視して制御を行っている。そのため、電子機器には温度や電池の電圧等を検出するセンサが設けられ、マイクロプロセッサには、これらのセンサからのアナログ信号をデジタル信号に変換するＡＤコンバータを内蔵するものが用いられることが多い。また、マイクロプロセッサなどに内蔵されるＡＤコンバータでは、回路規模が小さなものが望まれ、そのようなＡＤコンバータとして、逐次比較型ＡＤ変換器が知られている。
【０００３】
図１８に従来の逐次比較型ＡＤ変換器の一例の回路構成図を示す。図１８において、入力端子１０にはアナログ電圧Ｖｉｎが入来する。サンプル・ホールド回路１１は基準電圧Ｖｒｅｆを基準として、アナログ入力電圧ＶｉｎとＤＡコンバータ１４の出力電圧の差電圧をサンプル・ホールドする。
【０００４】
ダイナミック・ラッチ・コンパレータ１２はサンプル・ホールド回路１１の出力電圧を基準電圧Ｖｒｅｆと比較してアナログ電圧ＶｉｎとＤＡコンバータ１４の出力電圧の大小を比較した比較結果を出力し、比較結果は逐次比較レジスタ及び演算部１３に供給される。逐次比較レジスタ及び演算部１３はダイナミック・ラッチ・コンパレータ１２から供給される比較結果に基づいて、次のＤＡ変換用データを生成してＤＡコンバータ１４に供給する。また、最終的な変換結果であるデジタルデータを出力回路１６に供給する。
【０００５】
制御回路１５はクロック及び変換開始指示を供給され、タイミング信号φ１，φ２，φ３を生成してサンプル・ホールド回路１１、ダイナミック・ラッチ・コンパレータ１２に供給し、スタート，エンドなどの制御信号を生成して逐次比較レジスタ及び演算部１３に供給する。出力回路１６は最終的な変換結果のデジタルデータを出力する。
【０００６】
まず、タイミング信号φ１＝１，φ２＝０とし、サンプル・ホールド回路１１のスイッチＳＷ１，ＳＷ３をオンさせ、スイッチＳＷ２をオフさせ、サンプル・ホールド回路１１のキャパシタＣ１に（Ｖｒｅｆ−Ｖｉｎ）に応じた電荷が充電される。
【０００７】
この後、ＤＡコンバータ１４からＤＡＣ電圧ＶＤＡＣを出力し、タイミング信号φ１＝０，φ２＝１とし、サンプル・ホールド回路１１のスイッチＳＷ１，ＳＷ３をオフさせ、スイッチＳＷ２をオンさせると、キャパシタＣ１の差動増幅器１１ａ側の端子の電圧ＶＡはＶＡ＝Ｖｒｅｆ＋（ＶＤＡＣ−Ｖｉｎ）となる。つまり、電圧ＶＡは基準電圧Ｖｒｅｆを基準として、ＤＡＣ電圧ＶＤＡＣと入力電圧Ｖｉｎとの差電圧が発生する。逐次比較レジスタ及び演算部１３はダイナミック・ラッチ・コンパレータ１２から供給される比較結果に基づいて、次のＤＡ変換用データを生成する。上記の逐次比較動作をＤＡ変換用データの最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）まで繰り返して実行して最終的な変換結果であるデジタルデータを生成する。
【０００８】
ところで、入力アナログ電圧と比較電圧の大小を判定する比較回路を備えた逐次比較型ＡＤ変換回路において、比較回路は、複数の増幅段のうち初段の増幅段を共通にし、その後段にそれぞれ結合容量を介して接続された第１増幅段を有する第１比較部及び第２増幅段を有する第２比較部と、第１増幅段の入力端子に接続された第１比較点シフト回路及び第２増幅段の入力端子に接続された第２比較点シフト回路とを設け、第１及び第２比較点シフト回路は入力アナログ電圧と比較電圧との電位差をそれぞれ増幅する際に比較電圧を互いに逆の方向へ所定量ずらすように構成した技術がある（特許文献１参照）。
【０００９】
また、多ビットデジタル信号に応じて参照アナログ信号を出力するＤＡＣと、入力アナログ信号Ｖｉｎを参照アナログ信号と比較する第１及び第２のコンパレータと、第１と第２のコンパレータの一方の比較結果を選択する選択回路と、選択した比較結果に基づいて、複数のステップで参照アナログ信号が入力アナログ信号に近づくように多ビットデジタル信号を順に変化させる制御回路とを備えるアナログ−デジタル変換器であって、制御回路は複数のステップの途中の中間ステップまで第１のコンパレータの比較結果を選択し、中間ステップ以後は第２のコンパレータの比較結果を選択するように選択回路を制御し、多ビットデジタル信号のビット値を、非２進アルゴリズムに従って変化させる技術がある（特許文献２参照）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０１０−２４５９２７号公報
【特許文献１】特開２０１１−１２００１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図１８に示す逐次比較型ＡＤ変換器では、ＤＡコンバータ１４がＤＡＣ電圧ＶＤＡＣの出力を開始してから、キャパシタＣ１の差動増幅器１１ａ側の端子の電圧ＶＡはＶＡ＝Ｖｒｅｆ＋（ＶＤＡＣ−Ｖｉｎ）で安定しダイナミック・ラッチ・コンパレータ１２が誤りのない比較結果を出力するのに要する時間つまり整定時間が長くなり、逐次比較型ＡＤ変換器の変換時間が長くなるという問題があった。
【００１２】
また、特許文献１に記載の逐次比較型ＡＤ変換回路では、第１比較部及び第２比較部と２つの比較部が必要であり、第１比較部と第２比較部の比較特性を同一とする必要があり、そのための調整の手間が大きいという問題があった。
【００１３】
本発明は上記の点に鑑みてなされたもので、高速で高精度なＡＤ変換が可能となる逐次比較型ＡＤ変換器及び逐次比較型ＡＤ変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一実施態様による逐次比較型ＡＤ変換器は、近似値より大きい上側の変換用データと前記近似値より小さい下側の変換用データそれぞれを順にアナログ化して変換電圧として出力するＤＡ変換部（２５）と、
外部からの入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧をサンプル・ホールドするサンプル・ホールド部（２１）と、
前記サンプル・ホールド部の出力する前記差電圧から前記入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との大小を比較した第１及び第２の比較結果を出力する比較部（２２，２３Ａ，２３Ｂ）と、
前記第１及び第２の比較結果に応じて前記近似値を変更すると共に、変更した近似値に基づいて次の上側の変換用データと下側の変換用データを変更する演算部（２４）とを有し、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を繰り返し、最終的に変更した近似値をＡＤ変換データとして出力する逐次比較型ＡＤ変換器であって、
前記演算部は、前記次の上側の変換用データと前記下側の変換用データを出力する順序を、前記第１及び第２の比較結果と前回の前記上側の変換用データと前記下側の変換用データを出力する順序に応じて決定する。
【００１５】
好ましくは、前記演算部（２４）は、
前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定することを特徴とする逐次比較型ＡＤ変換器。
【００１６】
好ましくは、前記演算部（２４）は、前記変更した近似値からの次の上側の変換用データと下側の変換用データの変更量を前記近似値の変更量の１／２以下の値に設定する。
【００１７】
好ましくは、前記近似値を表す複数ビットのうちの下位ビットに対して、
前記ＤＡ変換部（２５）は、前記上側の変換用データと前記下側の変換用データの代りに、前記近似値をアナログ化して変換電圧として出力し、
前記サンプル・ホールド部（２１）は、前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧の代りに、前記入力電圧と前記近似値の前記変換電圧との差電圧をサンプル・ホールドし、
前記比較部（２２，２３Ａ，２３Ｂ）は、前記第１及び第２の比較結果を出力する代りに、前記入力電圧と前記近似値の前記変換電圧との大小を比較した第３の比較結果を出力し、
前記演算部（２４）は、前記第１及び第２の比較結果の代りに、前記第３の比較結果に応じて前記近似値を変更する。
【００１８】
好ましくは、前記近似値を表す複数ビットのうちの下位ビットに対して、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を複数回繰り返し、変更された近似値を平均化して用いる。
【００１９】
本発明の一実施態様による逐次比較型ＡＤ変換方法は、近似値より大きい上側の変換用データと前記近似値より小さい下側の変換用データそれぞれを順にアナログ化して変換電圧として出力し、
外部からの入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧をサンプル・ホールドし、
前記サンプル・ホールド部の出力する前記差電圧から前記入力電圧と前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との大小を比較した第１及び第２の比較結果を出力し、
前記第１及び第２の比較結果に応じて前記近似値を変更すると共に、変更した近似値に基づいて次の上側の変換用データと下側の変換用データを変更し、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を繰り返し、最終的に変更した近似値をＡＤ変換データとして出力する逐次比較型ＡＤ変換方法であって、
前記次の上側の変換用データと前記下側の変換用データを出力する順序を、前記第１及び第２の比較結果と前回の前記上側の変換用データと前記下側の変換用データを出力する順序に応じて決定する。
【００２０】
好ましくは、前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記上側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果の少なくとも一方が前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より小さいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記上側の変換用データを先に出力するように決定し、
前記第１及び第２の比較結果が共に前記入力電圧が前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧より大きいことを示し前回の順序が前記下側の変換用データを先に出力している場合には、次の順序を前記下側の変換用データを先に出力するように決定する。
【００２１】
好ましくは、前記変更した近似値からの次の上側の変換用データと下側の変換用データの変更量を前記近似値の変更量の１／２以下の値に設定する。
【００２２】
好ましくは、前記近似値を表す複数ビットのうちの下位ビットに対して、
前記上側の変換用データと前記下側の変換用データの代りに、前記近似値をアナログ化して変換電圧として出力し、
前記上側の変換用データと前記下側の変換用データそれぞれの前記変換電圧との差電圧の代りに、前記入力電圧と前記近似値の前記変換電圧との差電圧をサンプル・ホールドし、
前記第１及び第２の比較結果を出力する代りに、前記入力電圧と前記近似値の前記変換電圧との大小を比較した第３の比較結果を出力し、
前記第１及び第２の比較結果の代りに、前記第３の比較結果に応じて前記近似値を変更する。
【００２３】
好ましくは、前記近似値を表す複数ビットのうちの下位ビットに対して、
前記演算部で変更した次の上側の変換用データと下側の変換用データを前記ＤＡ変換部に供給して前記サンプル・ホールドと前記比較と前記変更を複数回繰り返し、変更された近似値を平均化して用いる。
【００２４】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２５】
本発明によれば、高速で高精度なＡＤ変換が可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の逐次比較型ＡＤ変換器の一実施形態の回路構成図である。
【図２】図１の回路各部の信号波形図である。
【図３】本実施形態の動作を示す図である。
【図４】ＤＡコンバータの出力電圧の変化とコード処理を説明するための図である。
【図５】逐次比較レジスタ及び演算部の一実施形態の回路構成図である。
【図６】近似値とＤＡ変換用データと増分の関係図である。
【図７】比較結果と順序に対する比較データを示す図である。
【図８Ａ】逐次比較処理の第１実施形態のフローチャートである。
【図８Ｂ】逐次比較処理の第１実施形態のフローチャートである。
【図９】ＤＡコンバータの出力電圧波形を示す図である。
【図１０】ＤＡコンバータの出力電圧波形を示す図である。
【図１１】本実施形態の整定時間を説明するための図である。
【図１２】従来回路の変換期間のシミュレーション結果を示す図である。
【図１３】本発明回路の変換期間のシミュレーション結果を示す図である。
【図１４Ａ】逐次比較処理の第２実施形態のフローチャートである。
【図１４Ｂ】逐次比較処理の第２実施形態のフローチャートである。
【図１４Ｃ】逐次比較処理の第２実施形態のフローチャートである。
【図１５Ａ】逐次比較処理の第３実施形態のフローチャートである。
【図１５Ｂ】逐次比較処理の第３実施形態のフローチャートである。
【図１５Ｃ】逐次比較処理の第３実施形態のフローチャートである。
【図１５Ｄ】逐次比較処理の第３実施形態のフローチャートである。
【図１６】アナログ入力／デジタル出力の切り替わり確率分布を示す図である。
【図１７】本発明の逐次比較型ＡＤ変換器の一実施形態の変形例の回路構成図である。
【図１８】従来の逐次比較型ＡＤ変換器の一例の回路構成図である。
【発明を実施するための形態】
【００２７】
以下、図面に基づいて本発明の実施形態について説明する。
【００２８】
＜回路構成＞
図１に本発明の逐次比較型ＡＤ変換器の一実施形態の回路構成図を示す。図１において、入力端子２０にはアナログ電圧Ｖｉｎが入来する。サンプル・ホールド回路２１は基準電圧Ｖｒｅｆを基準として、アナログ入力電圧Ｖｉｎ又はアナログ電圧ＶｉｎとＤＡコンバータ（ＤＡＣ）２５の出力電圧の差電圧をサンプル・ホールドする。
【００２９】
コンパレータ２２は例えばダイナミック・ラッチ・コンパレータであってヒステリシス特性を有しており、サンプル・ホールド回路２１の出力電圧を基準電圧Ｖｒｅｆと比較し、アナログ電圧ＶｉｎとＤＡコンバータ２５の出力電圧の差電圧が基準電圧Ｖｒｅｆより大なるとき値１となり、小なるとき値０となる比較結果をラッチ回路２３Ａ，２３Ｂに供給する。この比較結果はアナログ電圧ＶｉｎとＤＡコンバータ２５の出力電圧の大小を比較したものであり、アナログ電圧ＶｉｎがＤＡコンバータ２５の出力電圧より大きいとき値１で、アナログ電圧ＶｉｎがＤＡコンバータ２５の出力電圧より小さいとき値０である。なお、サンプル・ホールド回路２１とコンパレータ２２の間は差動信号を伝達する形態であっても良い。
【００３０】
ラッチ回路２３Ａはタイミング信号φ３Ａが値１（ハイレベル）のとき比較結果（ＣＭＰＡ）をラッチして逐次比較レジスタ及び演算部２４に供給する。ラッチ回路２３Ｂはタイミング信号φ３Ｂが値１のとき比較結果（ＣＭＰＢ）をラッチして逐次比較レジスタ及び演算部２４に供給する。
【００３１】
逐次比較レジスタ及び演算部２４はラッチ回路２３Ａ，２３Ｂから供給される比較結果に基づいて当該ビットを判定し、次のＤＡ変換用データを生成し、次のＤＡ変換用データを比較データとしてＤＡコンバータ２５に供給すると共に、最終的な変換結果を出力回路２７に供給する。
【００３２】
制御回路２６は外部よりクロック及び変換開始の指示を供給され、タイミング信号φ１，φ２，φ３Ａ，φ３Ｂを生成してサンプル・ホールド回路２１、ラッチ回路２３Ａ，２３Ｂに供給し、スタート，エンドなどの制御信号を生成して逐次比較レジスタ及び演算部２４に供給する。また、制御回路２６は変換終了の指示を外部に出力する。出力回路２７は最終的な変換結果（近似値）のデジタルデータを外部に出力する。
【００３３】
図２に示すサンプリング動作のタイミングで、タイミング信号φ１＝１（ハイレベル），φ２＝０（ローレベル）とし、サンプル・ホールド回路２１のスイッチＳＷ１，ＳＷ３をオンさせ、スイッチＳＷ２をオフさせ、サンプル・ホールド回路２１のキャパシタＣ１に（Ｖｒｅｆ−Ｖｉｎ）に応じた電荷が充電される。
【００３４】
次に、図２の１回目比較Ａのタイミングで、ＤＡコンバータ２５からＤＡＣ電圧ＶＤＡＣＡを出力し、タイミング信号φ１＝０，φ２＝１とし、サンプル・ホールド回路２１のスイッチＳＷ１，ＳＷ３をオフさせ、スイッチＳＷ２をオンさせると、キャパシタＣ１の差動増幅器２１ａ側の端子の電圧ＶＡはＶＡＡ＝Ｖｒｅｆ＋（ＶＤＡＣＡ−Ｖｉｎ）となる。つまり、電圧ＶＡは基準電圧Ｖｒｅｆを基準として、ＤＡＣ電圧ＶＤＡＣＡと入力電圧Ｖｉｎとの差電圧が発生する。ラッチ回路２３Ａはタイミング信号φ３Ａが値１のタイミングでコンパレータ２２から供給される比較結果をラッチして逐次比較レジスタ及び演算部２４に供給する。
【００３５】
次に、図２の１回目比較Ｂのタイミングで、ＤＡコンバータ２５からＤＡＣ電圧ＶＤＡＣＢを出力し、タイミング信号φ１＝０，φ２＝１とし、サンプル・ホールド回路２１のスイッチＳＷ１，ＳＷ３をオフさせ、スイッチＳＷ２をオンさせると、キャパシタＣ１の差動増幅器２１ａ側の端子の電圧ＶＡはＶＡＢ＝Ｖｒｅｆ＋（ＶＤＡＣＢ−Ｖｉｎ）となる。つまり、電圧ＶＡは基準電圧Ｖｒｅｆを基準として、ＤＡＣ電圧ＶＤＡＣＢと入力電圧Ｖｉｎとの差電圧が発生する。ラッチ回路２３Ｂはタイミング信号φ３Ｂが値１のタイミングでコンパレータ２２から供給される比較結果をラッチして逐次比較レジスタ及び演算部２４に供給する。２回目以降の比較Ａ，Ｂについても同様である。
【００３６】
図３に本実施形態の動作を示す。図３には、（ｎ−１）ビット目の比較動作と（ｎ−２）ビット目の比較動作の部分を取り出して示している。本実施形態では、本来の比較点に設定される比較点を基準とし、その上下にずらして比較点を２つ設定する。そして、比較の回数を追うほど比較点のずれ量ΔＶが小さくなるようにする。なお、毎回ΔＶを小さくする代わりに、第ｋビット目の比較動作の際に、ΔＶ≦ＦＳ／２ｎ×２（ｋ−２）を満たすようにΔＶを設定して最後まで同じ値を使用しても良く、飛び飛びで小さくするようにしても良い。ＦＳはＡＤ変換可能な電圧範囲ＦＳＲ（Ｆｕｌｌ  Ｓｃａｌｅ  Ｒａｎｇｅ）の上限と下限の電位差である。
【００３７】
比較結果は入力の電圧範囲に応じて、（１，０），（０，１），（０，０）の３種類のコードで表わす。（１，０）のコードはラッチ回路２３Ａ，２３Ｂの出力が１，１であることを示し、（０，１）のコードはラッチ回路２３Ａ，２３Ｂの出力が０，１であることを示し、（０，０）のコードはラッチ回路２３Ａ，２３Ｂの出力が０，０であることを示す。
【００３８】
次に、（ｎ−２）ビット目の比較動作の際には、（ｎ−１）ビット目の比較結果を示す３種類のコードに応じて、それが（１，０）であったときは、図３の（１）に示すように比較点を共に高い方へずらした比較を行う。また、（ｎ−１）ビット目の比較結果が（０，１）であったときは、（２）のように比較点を近づける方へずらした比較を行い、比較結果が（０，０）であったときは、（３）のように比較点を共に低い方へずらした比較を行う。つまり、前回の比較動作の比較結果（コード）に応じて次の比較動作を、（１），（２），（３）のいずれかの範囲で行う。これにより、２つの比較点のずれ量ΔＶを冗長判定範囲とする冗長判定が行われる。
【００３９】
図４（Ａ）に上記動作に従ってＡＤ変換を行った場合の変換動作中のＤＡコンバータ２５の出力電圧の変化の一例を示す。本来の比較点を基準として上下にずらして比較点を２つ設定する本実施形態では、入力電圧Ｖｉｎの電位が本来の比較点に近いような場合に、上位ビットでの誤判定が起きにくく最終的に誤りの少ない変換結果が得られることが分かる。
【００４０】
なお、上記のような比較を繰り返すことで得られた結果（３種類の２ビットコード）は、逐次比較レジスタ及び演算部２４において、図４（Ｂ）に示すように１桁ずつずらして加算し最下位ビットは切捨て等の処理をすることで、本来のＡＤ変換結果を得ることができる。なお、最下位ビットの処理は、切捨てに限定されず切り上げであっても良い。
【００４１】
図５は逐次比較レジスタ及び演算部２４の一実施形態の回路構成図を示す。図５において、逐次比較レジスタ及び演算部２４は、比較判定・加減算回路２４ａ、ＤＡＣ用レジスタ２４ｂ、逐次比較レジスタ（ＳＡＲ）２４ｃを有している。比較判定・加減算回路２４ａはラッチ回路２３Ａ，２３Ｂから供給される比較結果ＣＭＰＡ，ＣＭＰＢに基づいて、近似値ＳＡＲｉを判定し、判定した近似値ＳＡＲｉに加減算処理を行って次の近似値ＳＡＲｉ＋１を得るためのＤＡ変換用データＤＡＣＬｉ，ＤＡＣＨｉを生成する。なお、ＤＡＣＬｉは下側（値の小さい側）のＤＡ変換用データであり、ＤＡＣＨｉは上側（値の大きい側）のＤＡ変換用データである。
【００４２】
そして、比較判定・加減算回路２４ａはＤＡＣ用レジスタ２４ｂに次のビットのＤＡ変換用データＤＡＣＬｉ，ＤＡＣＨｉを格納し、当該ＳＡＲｉを逐次比較レジスタ２４ｃに格納する。ＤＡＣ用レジスタ２４ｂからＤＡ変換用データＤＡＣＬｉ，ＤＡＣＨｉが順次読み出されてＤＡコンバータ２５に供給される。逐次比較レジスタ２４ｃから読み出された当該ＳＡＲｉは次の近似値ＳＡＲｉ＋１を得るための加減算処理のため比較判定・加減算回路２４ａに供給され、また、変換結果のデジタルデータの全ビットが逐次比較レジスタ２４から出力回路２７に供給される。
【００４３】
逐次比較レジスタ及び演算部２４が実行する処理について説明する。ここでは、アナログ入力Ｖｉｎを例えば１２ビットのデジタルデータに変換する例について説明する。
【００４４】
図６に近似値ＳＡＲｉと、ＤＡ変換用データＤＡＣＬｉ，ＤＡＣＨｉと、増分ΔＳＡＲｉの関係を示す。図６において、例えばＳＡＲ１は２１１＝２０４８であり、ＤＡＣＬ１＝ＳＡＲ１−２（ｎ−３）＝ＳＡＲ１−２９であり、ＤＡＣＨ１＝ＳＡＲ１＋２９である。また、ＤＡＣＬ２＝ＳＡＲ２−２（ｎ−４）＝ＳＡＲ２−２８であり、ＤＡＣＨ２＝ＳＡＲ２＋２（ｎ−４）＝ＳＡＲ２＋２８である。
【００４５】
なお、図６では変更した近似値ＳＡＲ２からの次の上側の変換用データと下側の変換用データの変更量は、近似値ＳＡＲ１からＳＡＲ２への変更量±２９の１／２（＝２８）としているが、近似値の変更量±２９の１／２（＝２８）以下の値であれば良く、ユーザが自由に設定できる。
【００４６】
図７に比較結果ＣＭＰＡｉ，ＣＭＰＢｉと順序ＯＲＤＥＲｉに対するＤＡＣ用レジスタ２４ａ，２４ｂに設定する比較データＤＡＣＡ（ｉ＋１），ＤＡＣＢ（ｉ＋１）を示すと共に、比較データＤＡＣＡ（ｉ＋１），ＤＡＣＢ（ｉ＋１）の順序ＯＲＤＥＲ（ｉ＋１）に設定する値を示す。なお、比較データＤＡＣＡｉは先に比較される値であり、比較データＤＡＣＢｉは後で比較される値である。順序ＯＲＤＥＲｉ＝０は、先に上側のＤＡ変換用データＤＡＣＨｉとの比較を行い、次に下側のＤＡ変換用データＤＡＣＬｉとの比較を行うことを表している。順序ＯＲＤＥＲｉ＝１は、先に下側のＤＡ変換用データＤＡＣＬｉを行い、次に上側のＤＡ変換用データＤＡＣＨｉとの比較を行うことを表している。なお、当初の順序ＯＲＤＥＲ１の値は例えば１に初期設定される。
【００４７】
図７において、例えば比較結果ＣＭＰＡｉ＝０，ＣＭＰＢｉ＝０，順序ＯＲＤＥＲｉ＝０の場合、比較データＤＡＣＡ（ｉ＋１）には上側のＤＡ変換用データＤＡＣＨ（ｉ＋１）が設定され、比較データＤＡＣＢ（ｉ＋１）には下側のＤＡ変換用データＤＡＣＬ（ｉ＋１）が設定される。そして、次回の順序ＯＲＤＥＲ（ｉ＋１）は０が設定される。
【００４８】
また、比較結果ＣＭＰＡｉ＝０，ＣＭＰＢｉ＝１，順序ＯＲＤＥＲｉ＝０の場合、比較データＤＡＣＡ（ｉ＋１）には下側のＤＡ変換用データＤＡＣＬ（ｉ＋１）が設定され、比較データＤＡＣＢ（ｉ＋１）には上側のＤＡ変換用データＤＡＣＨ（ｉ＋１）が設定される。そして、次回の順序ＯＲＤＥＲ（ｉ＋１）は１が設定される。
【００４９】
図７では、比較結果ＣＭＰＡｉとＣＭＰＢｉが共に０で順序ＯＲＤＥＲｉが０の場合は次の順序ＯＲＤＥＲ（ｉ＋１）は０となり、比較結果ＣＭＰＡｉとＣＭＰＢｉの少なくとも一方が１で順序ＯＲＤＥＲｉが０の場合は次の順序ＯＲＤＥＲ（ｉ＋１）は１となる。また、比較結果ＣＭＰＡｉとＣＭＰＢｉの少なくとも一方が０で順序ＯＲＤＥＲｉが１の場合は次の順序ＯＲＤＥＲ（ｉ＋１）は０となり、比較結果ＣＭＰＡｉとＣＭＰＢｉが共に１で順序ＯＲＤＥＲｉが１の場合は次の順序ＯＲＤＥＲ（ｉ＋１）は１となる。
【００５０】
上記のように次の順序ＯＲＤＥＲ（ｉ＋１）を設定することにより、前回の比較で後に出力した比較データＤＡＣＢｉと、次回の比較で先に出力する比較データＤＡＣＡ（ｉ＋１）との変動量をできるだけ小さくすることができ、整定時間をできるだけ短くすることができる。この結果、比較データＤＡＣＡ（ｉ＋１）を出力した際にキャパシタＣ１に充電される電荷量をできるだけ小さくすることができ、変換時の消費電力を削減できる。
【００５１】
＜第１実施形態＞
図８Ａ及び図８Ｂに逐次比較レジスタ及び演算部２４が実行する逐次比較処理の第１実施形態のフローチャートを示す。図８Ａにおいて、逐次比較レジスタ及び演算部２４はステップＳ１でｉ＝１，ＯＲＤＥＲ１＝１として変換を開始し、ステップＳ２でアナログ入力電圧Ｖｉｎのサンプリングを開始し、ステップＳ３でサンプリングを終了する。逐次比較レジスタ及び演算部２４はステップＳ４で比較を開始する。
【００５２】
逐次比較レジスタ及び演算部２４はステップＳ５で比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ６で比較結果ＣＭＰＡを取り込む。また、逐次比較レジスタ及び演算部２４はステップＳ７で比較データＤＡＣＢｉをＤＡコンバータ２５に供給し、ステップＳ８で比較結果ＣＭＰＢを取り込む。
【００５３】
図８Ｂにおいて、逐次比較レジスタ及び演算部２４はステップＳ９でＣＭＰＡ＝１かつＣＭＰＢ＝１であるか否かを判別し、ＣＭＰＡ＝１かつＣＭＰＢ＝１の場合はステップＳ１０で近似値ＳＡＲ（ｉ＋１）にＳＡＲｉ＋ΔＳＡＲｉを設定する。ＣＭＰＡ＝１かつＣＭＰＢ＝１でない場合、ステップＳ１１でＣＭＰＡ＝０かつＣＭＰＢ＝０であるか否かを判別し、ＣＭＰＡ＝０かつＣＭＰＢ＝０の場合はステップＳ１２でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。ＣＭＰＡ＝０かつＣＭＰＢ＝０でない場合はステップＳ１３でＳＡＲ（ｉ＋１）にＳＡＲｉを設定する。
【００５４】
逐次比較レジスタ及び演算部２４はステップＳ１４で図６及び図７に示す関係を用いて次回のＳＡＲ（ｉ＋１），ＤＡＣＡ（ｉ＋１），ＤＡＣＢ（ｉ＋１）を設定し、ステップＳ１５で図６及び図７に示す関係を用いて次回の順序ＯＲＤＥＲ（ｉ＋１）を設定する。逐次比較レジスタ及び演算部２４はステップＳ１６でｉ＝ｉ＋１とし、ステップＳ１７でｉ＝ｎであるかを判別する。なお、ｎは変換するデジタルデータのビット数である。ｉ≠ｎの場合は図８ＡのステップＳ５に進み、ｉ＝ｎの場合はステップＳ１８に進む。
【００５５】
ｉ＝ｎとなってＬＳＢの処理を行う場合、ステップＳ１８で逐次比較レジスタ及び演算部２４は、比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ１９で比較結果ＣＭＰＡを取り込む。逐次比較レジスタ及び演算部２４はステップＳ２０でＣＭＰＡ＝１であるか否かを判別し、ＣＭＰＡ＝１の場合はステップＳ２１でＳＡＲ（ｉ＋１）にＳＡＲｉを設定する。ＣＭＰＡ＝１でない場合はステップＳ２２でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。この後、ステップＳ２３でＳＡＲ（ｉ＋１）を逐次比較レジスタ（ＳＡＲ）２４Ｃに設定して変換デジタルデータとして出力し、処理を終了する。
【００５６】
図９と図１０に本実施形態における入力電圧Ｖｉｎの場合のＤＡコンバータ２５の出力電圧波形を示す。なお、図９は比較期間ｔ＝１０τ（τはサンプル・ホールド回路２１の時定数）とした場合を示し、図１０は比較期間ｔ＝３τ（τはサンプル・ホールド回路２１の時定数）とした場合を示している。
【００５７】
ところで、従来回路は比較点が１点であるため、ＤＡコンバータの出力電圧を正しく判定するのに必要な整定時間は図１１の矢印Ｔ１の長さが必要である。これに対し、本実施形態では、比較点が２点で２つの比較点間は冗長判定範囲とされているため、整定時間は矢印Ｔ２の長さとなり、矢印Ｔ１の長さより短くて済む。
【００５８】
図１２に従来回路における１２ビットの変換期間のシミュレーション結果を示し、図１３に本実施形態における１２ビットの変換期間のシミュレーション結果を示している。図１２の従来回路では１２ビットの変換回数は１３回で変換期間の合計は８６．１τ（τは時定数）であるのに対し、図１３の本実施形態では１２ビットの変換回数は２５回で変換期間の合計は４７．２τであり、変換回数は従来より多いものの変換期間は短くなっている。
【００５９】
これにより、第１実施形態では高速で高精度なＡＤ変換が可能となる。また、比較部としてのコンパレータ２２は１回路で済み、複数のコンパレータのオフセットを含む比較特性を同一とする必要がなく手間がかからない。
【００６０】
＜第２実施形態＞
図１４Ａ及び図１４Ｂ及び図１４Ｃに逐次比較レジスタ及び演算部２４が実行する逐次比較処理の第２実施形態のフローチャートを示す。この実施形態では変換する１２ビットのデジタルデータの上位ｍ（ｍはｎ以下で例えば６）ビットについては比較点が２点の冗長判定を行い、下位（１２−ｍ）ビットについて比較点が１点の従来型判定を行う。
【００６１】
図１４Ａにおいて、逐次比較レジスタ及び演算部２４はステップＳ３１でｉ＝１，ＯＲＤＥＲ１＝１として変換を開始し、ステップＳ３２でアナログ入力電圧Ｖｉｎのサンプリングを開始し、ステップＳ３３でサンプリングを終了する。逐次比較レジスタ及び演算部２４はステップＳ３４で比較を開始する。
【００６２】
逐次比較レジスタ及び演算部２４はステップＳ３５で比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ３６で比較結果ＣＭＰＡを取り込む。また、逐次比較レジスタ及び演算部２４はステップＳ３７で比較データＤＡＣＢｉをＤＡコンバータ２５に供給し、ステップＳ３８で比較結果ＣＭＰＢを取り込む。
【００６３】
図１４Ｂにおいて、逐次比較レジスタ及び演算部２４はステップＳ３９でＣＭＰＡ＝１かつＣＭＰＢ＝１であるか否かを判別し、ＣＭＰＡ＝１かつＣＭＰＢ＝１の場合はステップＳ４０で近似値ＳＡＲ（ｉ＋１）にＳＡＲｉ＋ΔＳＡＲｉを設定する。ＣＭＰＡ＝１かつＣＭＰＢ＝１でない場合、ステップＳ４１でＣＭＰＡ＝０かつＣＭＰＢ＝０であるか否かを判別し、ＣＭＰＡ＝０かつＣＭＰＢ＝０の場合はステップＳ４２でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。ＣＭＰＡ＝０かつＣＭＰＢ＝０でない場合はステップＳ４３でＳＡＲ（ｉ＋１）にＳＡＲｉを設定する。
【００６４】
逐次比較レジスタ及び演算部２４はステップＳ４４で図６及び図７に示す関係を用いて次回のＳＡＲ（ｉ＋１），ＤＡＣＡ（ｉ＋１），ＤＡＣＢ（ｉ＋１）を設定し、ステップＳ４５で図６及び図７に示す関係を用いて次回の順序ＯＲＤＥＲ（ｉ＋１）を設定する。逐次比較レジスタ及び演算部２４はステップＳ４６でｉ＝ｉ＋１とし、ステップＳ４７でｉ＝ｍ＋１であるかを判別する。ｉ≠ｍ＋１の場合は図１４ＡのステップＳ３５に進み、ｉ＝ｍ＋１の場合はステップＳ４８に進む。
【００６５】
ステップＳ４８で逐次比較レジスタ及び演算部２４は、比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ４９で比較結果ＣＭＰＡを取り込む。逐次比較レジスタ及び演算部２４はステップＳ５０でＣＭＰＡ＝１であるか否かを判別し、ＣＭＰＡ＝１の場合はステップＳ５１でＳＡＲ（ｉ＋１）にＳＡＲｉ＋ΔＳＡＲｉを設定する。ＣＭＰＡ＝１でない場合はステップＳ５２でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。この後、ステップＳ５３で図６及び図７に示す関係を用いて次回のＳＡＲ（ｉ＋１），ＤＡＣＡ（ｉ＋１），ＤＡＣＢ（ｉ＋１）を設定する。次に、ステップＳ５４でｉ＝ｉ＋１とし、ステップＳ５５でｉ＝ｎであるかを判別する。ｉ≠ｎの場合はステップＳ４８に進み、ｉ＝ｎの場合は図１４ＣのステップＳ５６に進む。
【００６６】
ステップＳ５６で逐次比較レジスタ及び演算部２４は、比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ５７で比較結果ＣＭＰＡを取り込む。逐次比較レジスタ及び演算部２４はステップＳ５８でＣＭＰＡ＝１であるか否かを判別し、ＣＭＰＡ＝１の場合はステップＳ５９でＳＡＲ（ｉ＋１）にＳＡＲｉを設定する。ＣＭＰＡ＝１でない場合はステップＳ６０でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。この後、ステップＳ６１でＳＡＲ（ｉ＋１）を逐次比較レジスタ（ＳＡＲ）２４Ｃに設定して変換デジタルデータとして出力し、処理を終了する。
【００６７】
この第２実施形態では、近似値ＳＡＲの変化つまりＤＡコンバータ２５の出力電圧の変化が上位ｍビットに対し小さくなる下位（１２−ｍ）ビットについては比較点が１点の従来型判定を行うことで、全体の比較回数が減少でき、第１実施形態に比してＡＤ変換に要する時間を短縮することができる。
【００６８】
＜第３実施形態＞
図１５Ａ及び図１５Ｂ及び図１５Ｃ及び図１５Ｄに逐次比較レジスタ及び演算部２４が実行する逐次比較処理の第３実施形態のフローチャートを示す。この実施形態では変換する１２ビットのデジタルデータの上位ｍビットの冗長判定を行った後、冗長判定のＳＡＲを用いて下位（１２−ｍ）ビットについて冗長判定をｘ（ｘは例えば４）回だけ繰り返し平均化することにより、冗長判定の精度を向上させている。
【００６９】
図１５Ａにおいて、逐次比較レジスタ及び演算部２４はステップＳ７１でｉ＝１，ｊ＝０，ＯＲＤＥＲ１＝１として変換を開始し、ステップＳ７２でアナログ入力電圧Ｖｉｎのサンプリングを開始し、ステップＳ７３でサンプリングを終了する。逐次比較レジスタ及び演算部２４はステップＳ７４で比較を開始する。
【００７０】
逐次比較レジスタ及び演算部２４はステップＳ７５で比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ７６で比較結果ＣＭＰＡを取り込む。また、逐次比較レジスタ及び演算部２４はステップＳ７７で比較データＤＡＣＢｉをＤＡコンバータ２５に供給し、ステップＳ７８で比較結果ＣＭＰＢを取り込む。
【００７１】
図１５Ｂにおいて、逐次比較レジスタ及び演算部２４はステップＳ７９でＣＭＰＡ＝１かつＣＭＰＢ＝１であるか否かを判別し、ＣＭＰＡ＝１かつＣＭＰＢ＝１の場合はステップＳ８０で近似値ＳＡＲ（ｉ＋１）にＳＡＲｉ＋ΔＳＡＲｉを設定する。ＣＭＰＡ＝１かつＣＭＰＢ＝１でない場合、ステップＳ８１でＣＭＰＡ＝０かつＣＭＰＢ＝０であるか否かを判別し、ＣＭＰＡ＝０かつＣＭＰＢ＝０の場合はステップＳ８２でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。ＣＭＰＡ＝０かつＣＭＰＢ＝０でない場合はステップＳ８３でＳＡＲ（ｉ＋１）にＳＡＲｉを設定する。
【００７２】
逐次比較レジスタ及び演算部２４はステップＳ８４で図６及び図７に示す関係を用いて次回のＳＡＲ（ｉ＋１），ＤＡＣＡ（ｉ＋１），ＤＡＣＢ（ｉ＋１）を設定し、ステップＳ８５で図６及び図７に示す関係を用いて次回の順序ＯＲＤＥＲ（ｉ＋１）を設定する。逐次比較レジスタ及び演算部２４はステップＳ８６でｉ＝ｉ＋１とし、ステップＳ８７でｉ＝ｍ＋１であるかを判別する。ｉ≠ｍ＋１の場合は図１５ＡのステップＳ７５に進み、ｉ＝ｍ＋１の場合はステップＳ８８に進む。
【００７３】
ステップＳ８８で逐次比較レジスタ及び演算部２４は、上位ｍビットの比較結果であるＳＡＲ（ｉ＋１）を変数Ａにセーブする。次に、ステップＳ８９で逐次比較レジスタ及び演算部２４は、比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ９０で比較結果ＣＭＰＡを取り込む。また、逐次比較レジスタ及び演算部２４はステップＳ９１で比較データＤＡＣＢｉをＤＡコンバータ２５に供給し、ステップＳ９２で比較結果ＣＭＰＢを取り込む。
【００７４】
逐次比較レジスタ及び演算部２４は図１５ＣのステップＳ９３でＣＭＰＡ＝１かつＣＭＰＢ＝１であるか否かを判別し、ＣＭＰＡ＝１かつＣＭＰＢ＝１の場合はステップＳ９４でＳＡＲ（ｉ＋１）にＳＡＲｉ＋ΔＳＡＲｉを設定する。ＣＭＰＡ＝１かつＣＭＰＢ＝１でない場合、ステップＳ９５でＣＭＰＡ＝０かつＣＭＰＢ＝０であるか否かを判別し、ＣＭＰＡ＝０かつＣＭＰＢ＝０の場合はステップＳ９６でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。ＣＭＰＡ＝０かつＣＭＰＢ＝０でない場合はステップＳ９７でＳＡＲ（ｉ＋１）にＳＡＲｉを設定する。
【００７５】
逐次比較レジスタ及び演算部２４はステップＳ９８で図６及び図７に示す関係を用いて次回のＳＡＲ（ｉ＋１），ＤＡＣＡ（ｉ＋１），ＤＡＣＢ（ｉ＋１）を設定し、ステップＳ９９で図６及び図７に示す関係を用いて次回の順序ＯＲＤＥＲ（ｉ＋１）を設定する。逐次比較レジスタ及び演算部２４はステップＳ１００でｉ＝ｉ＋１とし、ステップＳ１０１でｉ＝ｎであるかを判別する。ｉ≠ｎの場合は図１５ＢのステップＳ８９に進み、ｉ＝ｎの場合は図１５ＤのステップＳ１０６に進む。
【００７６】
図１５ＤのステップＳ１０６で逐次比較レジスタ及び演算部２４は、比較データＤＡＣＡｉをＤＡコンバータ２５に供給し、ステップＳ１０７で比較結果ＣＭＰＡを取り込む。逐次比較レジスタ及び演算部２４はステップＳ１０８でＣＭＰＡ＝１であるか否かを判別し、ＣＭＰＡ＝１の場合はステップＳ１０９でＳＡＲ（ｉ＋１）にＳＡＲｉを設定する。ＣＭＰＡ＝１でない場合はステップＳ１１０でＳＡＲ（ｉ＋１）にＳＡＲｉ−ΔＳＡＲｉを設定する。
【００７７】
逐次比較レジスタ及び演算部２４はステップＳ１１１でＳＡＲ（ｉ＋１）を変数ＳＡＲにセットし、ステップＳ１１２で変数ＳＡＲの値を変数Ｂｊにセットする。そして、ステップＳ１１３でｉ＝ｍ＋１とし、ｊ＝ｊ＋１とする。この後、逐次比較レジスタ及び演算部２４はステップＳ１１４でｊ＝ｘであるか否かを判別し、ｊ＝ｘでない場合はステップＳ１１５で変数Ａにセーブしている上位ｍビットの比較結果を変数ＳＡＲにセットしてステップＳ８９に進む。一方、ｊ＝ｘの場合はステップＳ１１６でＢ１〜Ｂｘの総和の平均ＡＶＥを求める。次に、逐次比較レジスタ及び演算部２４はステップＳ１１７で平均ＡＶＥを逐次比較レジスタ（ＳＡＲ）２４Ｃに設定して変換デジタルデータとして出力し、処理を終了する。
【００７８】
図１６（Ａ）に示すように、アナログ入力／デジタル出力の切り替わり確率分布が切り替わり点に集中している場合には冗長判定の精度は良好である。しかし、図１６（Ｂ）に示すように、アナログ入力／デジタル出力の切り替わり確率分布が切り替わり点に集中していない場合には冗長判定の精度が劣化するが、第３実施形態を実施することにより冗長判定の精度の劣化を抑制することができる。
【００７９】
なお、ステップＳ１１２で変数ＳＡＲの値を変数Ｂｊにセットする代りに、変数ＳＡＲの値と変数Ａの値との差分を変数Ｂｊにセットする。更に、ステップＳ１１６で差分Ｂ１〜Ｂｘの総和の平均ΔＡＶＥを求め、ステップＳ１１７で変数Ａの値にΔＡＶＥを加算した値を逐次比較レジスタ（ＳＡＲ）２４Ｃに設定して変換デジタルデータとして出力する。このように図１５ＤのステップＳ１１２，Ｓ１１６，Ｓ１１７を変更しても良い。
【００８０】
この第３実施形態では、下位（１２−ｍ）ビットについて冗長判定をｘ回繰り返し平均化することで、ノイズ耐性が向上し冗長判定の精度を向上することができる。
【００８１】
なお、第３実施形態のステップＳ８９〜Ｓ１０５を第２実施形態のステップＳ４８〜Ｓ５５に置き換えることも可能である。
【００８２】
＜変形例の回路構成＞
図１７に本発明の逐次比較型ＡＤ変換器の一実施形態の変形例の回路構成図を示す。図１７において、入力端子２０にはアナログ電圧Ｖｉｎが入来する。サンプル・ホールド回路２１は基準電圧Ｖｒｅｆを基準として、アナログ入力電圧Ｖｉｎ又はアナログ電圧ＶｉｎとＤＡコンバータ２５の出力電圧の差電圧をサンプル・ホールドする。
【００８３】
ダイナミック・ラッチ・コンパレータ３１Ａはヒステリシス特性を有しており、サンプル・ホールド回路２１の出力電圧を基準電圧Ｖｒｅｆと比較し、アナログ電圧ＶｉｎとＤＡコンバータ２５の出力電圧の差電圧が基準電圧Ｖｒｅｆより大なるとき値１となり、小なるとき値０となる比較結果を生成する。そして、ダイナミック・ラッチ・コンパレータ３１Ａはタイミング信号φ３Ａが値１のとき比較結果（ＣＭＰＡ）をラッチして逐次比較レジスタ及び演算部２４に供給する。
【００８４】
ダイナミック・ラッチ・コンパレータ３１Ｂはヒステリシス特性を有しており、サンプル・ホールド回路２１の出力電圧を基準電圧Ｖｒｅｆと比較し、アナログ電圧ＶｉｎとＤＡコンバータ２５の出力電圧の差電圧が基準電圧Ｖｒｅｆより大なるとき値１となり、小なるとき値０となる比較結果を生成する。そして、ダイナミック・ラッチ・コンパレータ３１Ｂはタイミング信号φ３Ｂが値１のとき比較結果（ＣＭＰＢ）をラッチして逐次比較レジスタ及び演算部２４に供給する。
【００８５】
逐次比較レジスタ及び演算部２４はダイナミック・ラッチ・コンパレータ３１Ａ，３１Ｂから供給される比較結果に基づいて当該ビットを判定し、次のＤＡ変換用データを生成し、次のＤＡ変換用データを比較データとしてＤＡコンバータ２５に供給すると共に、最終的な変換結果を出力回路２７に供給する。
【００８６】
制御回路２６は外部よりクロック及び変換開始指示を供給され、タイミング信号φ１，φ２，φ３Ａ，φ３Ｂを生成してサンプル・ホールド回路２１、ダイナミック・ラッチ・コンパレータ３１Ａ，３１Ｂに供給し、スタート，エンドなどの制御信号を生成して逐次比較レジスタ及び演算部２４に供給する。また、制御回路２６は変換終了の指示を外部に出力する。出力回路２７は最終的な変換結果（近似値）のデジタルデータを出力する。
【符号の説明】
【００８７】
２０  入力端子
２１  サンプル・ホールド回路
２２  コンパレータ
２３Ａ，２３Ｂ  ラッチ回路
２４  逐次比較レジスタ及び演算部
２５  ＤＡコンバータ
２６  制御回路
２７  出力回路
３１Ａ，３１Ｂ  ダイナミック・ラッチ・コンパレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１７】
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【図１８】
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【図１６】
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