(57)【要約】【課題】複数のアナログ信号の入力経路の特性を互いにそろえつつ、これら入力経路に対して第２半導体チップがノイズ源となることを抑制する。【解決手段】第１辺ＳＩＤ１１に沿っている複数の電極を、複数のアナログ信号が入力される電極としている。このようにすると、複数のアナログ信号の入力経路を構成する各要素（例えば第１ボンディングワイヤＷＩＲ１１及び配線基板ＩＰの配線）の長さを揃えやすい。このため、複数の入力経路の特性が互いにばらつくことを抑制できる。また、第２半導体チップＳＣ２は、第１辺ＳＩＤ１１から離れる方向にオフセットされている。このため、第２半導体チップＳＣ２がアナログ信号のノイズ源となることを抑制できる。【選択図】図１
2014096504.tif 000002
【特許請求の範囲】
【請求項１】
第１辺、前記第１辺と隣接する第２辺、前記第１辺と隣接していて前記第２辺と対向する第３辺、及び前記第１辺と対向する第４辺を含む矩形の主面と、前記主面に形成された複数の端子とを有する配線基板と、
前記配線基板の前記主面上に搭載され、第１辺、前記第１辺と隣接する第２辺、前記第１辺と隣接していて前記第２辺と対向する第３辺、及び前記第１辺と対向する第４辺を含む矩形の主面と、前記主面に形成された複数の第１電極とを有する第１半導体チップと、
前記第１半導体チップの前記主面上に搭載され、第１辺、前記第１辺と隣接する第２辺、前記第１辺と隣接していて前記第２辺と対向する第３辺、前記第１辺と対向する第４辺を含む矩形の主面と、前記主面に形成された複数の第２電極とを有する第２半導体チップと、
前記配線基板の前記複数の端子の一部と前記第１半導体チップの前記複数の第１電極とをそれぞれ接続する複数の第１ワイヤと、
前記配線基板の前記複数の端子の他の一部と前記第２半導体チップの複数の第２電極とをそれぞれ接続する複数の第２ワイヤと、
前記配線基板の前記主面上に形成され、前記第１半導体チップ、前記第２半導体チップ、前記複数の第１ワイヤ、及び前記複数の第２ワイヤを封止する封止樹脂と、
前記配線基板の裏面に形成された複数の外部端子と、
を備え、
前記第１半導体チップの前記主面の前記第１辺は、前記配線基板の前記主面の前記第１辺と対向する向きに搭載され、前記第２半導体チップの前記主面の前記第１辺は前記第１半導体チップの前記主面の前記第１辺と対向する向きに搭載されており、
前記複数の第１電極は、前記第１半導体チップの前記主面の前記第１辺に沿って形成されており、かつ、複数のアナログ信号がそれぞれ入力される複数のアナログ信号入力端子を含み、
平面視において、前記第１半導体チップの前記主面の前記第１辺と前記第２半導体チップの前記主面の前記第１辺との間の距離は、前記第１半導体チップの前記主面の前記第４辺と前記第２半導体チップの前記主面の前記第４辺との間の距離より大きい半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記配線基板の前記複数の端子は、前記第１半導体チップの前記第１辺と前記配線基板の前記第１辺との間に形成された複数の第１端子を含み、
前記第１半導体チップの前記第１辺に沿って形成された複数のアナログ信号入力電極と前記第１端子との間を接続する前記第１ワイヤのうち、前記第１半導体チップの前記第１辺に平行な方向において最も外側に形成された前記第１ワイヤは、前記第１半導体チップの前記第２辺を含む直線と、前記第３辺を含む直線との間の領域に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記配線基板の前記複数の端子は、前記第１半導体チップの前記第２辺と前記配線基板の前記第２辺との間に形成された複数の第２端子を含み、
平面視において、前記第２端子に接続された前記複数の第１ワイヤは、いずれも、前記第２ワイヤのうち最も前記第１半導体チップの前記第１辺に近い前記第２ワイヤと、前記第１半導体チップの前記第１辺を含む直線との間の領域に位置している半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２端子に接続された前記第２ワイヤのうち、最も前記第１半導体チップの前記第１辺に近い前記第２ワイヤは、前記第２電極から前記第２端子に近づくにつれて前記第１半導体チップの前記第１辺から遠ざかる向きに延伸している半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１半導体チップの前記第１辺に沿って配置されている前記第１電極の数は、前記第１半導体チップの前記第２辺に沿って配置されている前記第１電極の数、前記第１半導体チップの前記第３辺に沿って配置されている前記第１電極の数、及び前記第１半導体チップの前記第４辺に沿って配置されている前記第１電極の数のいずれよりも多く、かつ、８０％以上が、アナログ信号が入力される電極である半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１半導体チップの前記第１辺に沿って配置されている前記第１電極には、デジタル信号を入出力するための電極が含まれていない半導体装置。
【請求項７】
請求項５又は６に記載の半導体装置において、
前記複数の第１電極に入力される前記複数のアナログ信号は、いずれも最大振幅が同じである半導体装置。
【請求項８】
請求項５〜７のいずれか一項に記載の半導体装置において、
前記複数のアナログ信号は、個体が異なる同種の複数のセンサで生成される半導体装置。
【請求項９】
請求項５〜８のいずれか一項に記載の半導体装置において、
前記第１半導体チップの前記第２辺に沿って配置された前記複数の第１電極は、デジタル信号が入力または出力される電極を含む半導体装置。
【請求項１０】
請求項５〜９のいずれか一項に記載の半導体装置において、
前記第１半導体チップの前記第２辺に沿って配置された前記複数の第１電極は、アナログ信号が入力される電極を含む半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１半導体チップの前記第２辺に沿って配置された前記複数の第１電極のうちアナログ信号が入力される電極に接続されている前記第１ワイヤのうち、前記第１半導体チップの前記第１辺に最も近い前記第１ワイヤは、前記第１半導体チップの前記第１辺を含む直線と、前記第１半導体チップの前記第４辺を含む直線で挟まれた領域に位置している半導体装置。
【請求項１２】
請求項５〜１１のいずれか一項に記載の半導体装置において、
前記第１半導体チップの前記第４辺に沿って配置されている前記第１電極にはアナログ信号が入力される電極は含まれておらず、
前記第１半導体チップの前記第２辺を含む直線と前記第１半導体チップの前記第３辺を含む直線とで挟まれた領域において、前記第２ワイヤは、複数の前記第１ワイヤの間に挟まれている半導体装置。
【請求項１３】
請求項２〜１２のいずれか一項に記載の半導体装置において、
前記配線基板の前記複数の端子は、前記第１半導体チップの前記第３辺と前記配線基板の前記第３辺との間に形成された複数の第３端子を含み、
平面視において、前記第３端子に接続された前記複数の第１ワイヤは、いずれも、前記第１半導体チップの前記第３辺を跨ぐ前記第２ワイヤのうち最も前記第１半導体チップの前記第１辺に近い前記第２ワイヤと、前記第１半導体チップの前記第１辺を含む直線との間の領域に位置している半導体装置。
【請求項１４】
請求項１〜１３のいずれか一項に記載の半導体装置において、
前記第２半導体チップの中心から前記第１半導体チップの前記第１辺までの距離は、前記第２半導体チップの中心から前記第１半導体チップの前記第４辺までの距離よりも大きい半導体装置。
【請求項１５】
請求項１〜１４のいずれか一項に記載の半導体装置において、
前記第１半導体チップの前記主面のうち、前記第１辺に沿って配置された前記第１電極と前記第２半導体チップの前記第１辺の間の領域に設けられた第３電極と、
前記第３電極と前記第２半導体チップの前記第１辺に沿って配置された前記第２電極とを接続する第３ワイヤと、
を備える半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記第３電極は、前記第１半導体チップの前記第１辺に平行な直線上に配置されており、
前記第３電極の配置間隔は、前記第２電極の配置間隔よりも広い半導体装置。
【請求項１７】
請求項１〜１６のいずれか一項に記載の半導体装置において、
前記第２半導体チップの前記第２辺に沿って配置された前記第２電極に接続され、前記第１半導体チップの前記第４辺を含む直線と前記配線基板の前記第４辺との間の領域に延伸した第４ワイヤを含む半導体装置。
【請求項１８】
請求項５〜１２のいずれか一項に記載の半導体装置において、
前記第１半導体チップは、前記複数の第１電極のうちアナログ信号が入力される前記複数の電極に接続されたアナログスイッチ回路を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば半導体チップを積層させた半導体装置に適用可能な技術である。
【背景技術】
【０００２】
近年は、互いに異なる機能を有する複数の半導体チップを一つの配線基板上に実装した半導体装置がある。このような半導体装置の中には、半導体チップを積層させ、各半導体チップの電極を、ボンディングワイヤを用いて他の端子に接続したものがある（例えば特許文献１〜６参照）。
【０００３】
特に特許文献１には、以下の半導体装置が開示されている。まず、下側の半導体チップには、互いに対向する２辺にのみ電極が設けられている。そして、平面視において、上側の半導体チップは、下側の半導体チップのうち電極が設けられていない辺から食み出している。そして上側の半導体チップの特定の辺は、２つの領域に分けられている。そして一方の領域には配線基板に接続する電極が配置されており、他方の領域には下側の半導体チップに接続する電極が配置されている。
【０００４】
また、特許文献２，３には、以下の半導体装置が開示されている。まず、上側の半導体チップは、下側の半導体チップよりも小さい。そして、上側の半導体チップの中心を、上側の半導体チップが下側の半導体チップから食み出さない程度に、下側の半導体チップの中心からずらしている。
【０００５】
さらに特許文献３には、上側の半導体チップの電極の一部を、ボンディングワイヤを介して下側の半導体チップに接続することが記載されている。また特許文献３には、上側の半導体チップの中心を、下側の半導体チップの中心からずらすことが記載されている。また特許文献３において、下側の半導体チップのある辺は、２つの領域に分けられている。そして一方の領域には配線基板に接続する電極が配置されており、他方の領域には電極が配置されていない。さらにこの他方の領域の上方には、上側の半導体チップと配線基板とを接続するボンディングワイヤが配置されている。
【０００６】
なお、特許文献７には、下側の半導体チップがアナログ回路を有していることが記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−７３９５１号公報
【特許文献２】特許第３４１５５０９号
【特許文献３】国際公開２００８／０８４８４１号パンフレット
【特許文献４】特開２００６−５９８７１号公報
【特許文献５】特開２００７−１８０５８７号公報
【特許文献６】特開２００５−３１７８３０号公報
【特許文献７】特開２００６−２８６８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
近年は、複数のアナログ信号を処理するための半導体チップがある。このような半導体チップの上に、他の半導体チップを搭載する場合、本発明者は、以下のような課題があると考えた。
【０００９】
複数のアナログ信号を入力するための入力経路（ワイヤを含む）が複数ある場合、入力経路の差がアナログ信号に与える影響を抑制するためには、複数の入力経路間の特性の差を小さくするのが好ましい。一方、他の半導体チップは、アナログ信号のノイズ源となりうる。そこで本発明者は、複数のアナログ信号の入力経路間の特性の差を小さくしつつ、これら入力経路に対して他の半導体チップがノイズ源とならないような構造を検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、配線基板上には第１半導体チップが搭載され、第１半導体チップ上には第２半導体チップが搭載されている。第１半導体チップの第１辺には、アナログ信号を入力するための複数の第１電極が設けられている。これら複数の第１電極は、第１ボンディングワイヤを介して配線基板の第１端子に接続している。そして第２半導体チップＳＣ２の中心から第１辺までの距離は、第１半導体チップの中心から前記第１辺までの距離よりも長い。
【発明の効果】
【００１１】
前記一実施の形態によれば、複数のアナログ信号の入力経路間の特性の差を小さくしつつ、これら入力経路に対して第２半導体チップがノイズ源となることを抑制できる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置の構成を示す断面図である。
【図２】半導体装置の平面図である。
【図３】配線基板のチップ搭載面の構成を示す平面図である。
【図４】配線基板のうち外部端子が設けられている面の構成を示す図である。
【図５】半導体装置を有する電子装置の回路構成の一例を示す図である。
【図６】半導体装置の回路図である。
【図７】半導体装置の製造方法を示す断面図である。
【図８】半導体装置を製造するときの配線基板の構成を示す平面図である。
【図９】第２の実施形態に係る半導体装置の構成を示す断面図である。
【図１０】電子装置の斜視図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
図１は、半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、配線基板ＩＰ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２を備えている。第１半導体チップＳＣ１は、配線基板ＩＰの主面上に搭載されており、第２半導体チップＳＣ２は第１半導体チップＳＣ１の主面上に搭載されている。半導体装置ＳＤは、複数のボンディングワイヤ（本図では、第１ボンディングワイヤＷＩＲ１１、及びボンディングワイヤＷＩＲ２１（第３ワイヤ），ＷＩＲ１４，ＷＩＲ２４を図示）を有している。各ボンディングワイヤは、例えば金（Ａｕ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、あるいは銀（Ａｇ）の少なくとも１つを含む導体からなる細線が好適である。なお、各ボンディングワイヤを説明のために図示したが、全てが同一断面内に含まれる必要はない。そして配線基板ＩＰのチップ搭載面、ボンディングワイヤ、第１半導体チップＳＣ１、及び第２半導体チップＳＣ２は、封止樹脂ＭＤＲによって封止されている。また配線基板ＩＰの裏面（主面と逆側の面）には、複数の外部端子ＳＢ、例えばハンダボールが設けられている。
【００１５】
また、ボンディングワイヤＷＩＲ２１は、第１半導体チップＳＣ１との接続部分における立ち上がり角度が、第２半導体チップＳＣ２との接続部分における立ち上がり角度よりも、９０°に近い。また、ボンディングワイヤＷＩＲ２４は、配線基板ＩＰとの接続部分における立ち上がり角度が、第２半導体チップＳＣ２との接続部分における立ち上がり角度よりも、９０°に近い。後述する第２ボンディングワイヤＷＩＲ２２及びボンディングワイヤＷＩＲ２３も、配線基板ＩＰとの接続部分における立ち上がり角度が、第２半導体チップＳＣ２との接続部分における立ち上がり角度よりも、９０°に近い。
【００１６】
これに対して第１ボンディングワイヤＷＩＲ１１，ＷＩＲ１４は、第１半導体チップＳＣ１との接続部分における立ち上がり角度が、配線基板ＩＰとの接続部分における立ち上がり角度よりも、９０°に近い。後述するボンディングワイヤＷＩＲ１２，ＷＩＲ１３も、第１半導体チップＳＣ１との接続部分における立ち上がり角度が、配線基板ＩＰとの接続部分における立ち上がり角度よりも、９０°に近い。
【００１７】
各ボンディングワイヤをこのような形状にすると、第１半導体チップＳＣ１に接続するボンディングワイヤと、第２半導体チップＳＣ２に接続するボンディングワイヤが干渉することを抑制できる。また、第２半導体チップＳＣ２に接続するボンディングワイヤが第１半導体チップＳＣ１のエッジに干渉することも抑制できる。
【００１８】
図２は、半導体装置ＳＤの平面図である。本図において、第１半導体チップＳＣ１及び第２半導体チップＳＣ２の有する電極（例えばＡｌなどからなる電極パッド）のうち、ボンディングワイヤに接続されているものは、説明のため、黒く塗りつぶされている。
【００１９】
配線基板ＩＰは、その主面に複数の第１端子ＦＮＧ１１を有している。複数の第１端子ＦＮＧ１１は、第１半導体チップＳＣ１の主面の第１辺ＳＩＤ１１に沿って配置されている。すなわち複数の第１端子ＦＮＧ１１は、配線基板ＩＰの第１辺ＳＩＤ３１に沿って配置されている。第１半導体チップＳＣ１の主面は矩形であり、かつ矩形の主面のそれぞれの辺に沿って複数の第１電極（電極パッド）ＰＡＤ１１，１２，１３，１４を有している。第２半導体チップＳＣ２は、主面（第１半導体チップＳＣ１と逆側の面）が矩形である。第２半導体チップＳＣ２の主面は、第１半導体チップＳＣ１の主面よりも小さい。また、平面視において、第２半導体チップＳＣ２の主面は第１半導体チップＳＣ１の主面内に位置し、かつ第２半導体チップＳＣ２の主面の各辺は第１半導体チップＳＣ１の主面の各辺と交差しない。第２半導体チップＳＣ２の主面は、各辺が第１半導体チップＳＣ１の主面のいずれかの辺と平行となる向きで第１半導体チップＳＣ１上に配置されている。なお、ここで平行とは第１半導体チップＳＣ１の辺を含む直線と、第２半導体チップＳＣ２の辺を含む直線との間の角度が０°より大きく、５°より小さい場合を指す。第２半導体チップＳＣ２は、第２半導体チップＳＣ２の主面のそれぞれの辺に沿って複数の第２電極（電極パッド）ＰＡＤ２１，２２，２３，２４を有している。第１電極のうち第１辺ＳＩＤ１１に沿っている電極（第１電極ＰＡＤ１１）の少なくとも一部は、アナログ信号を入力するための電極である。これら電極は、互いに異なる第１ボンディングワイヤＷＩＲ１１（第１ワイヤ）を介して互いに異なる第１端子ＦＮＧ１１に接続している。また、第１電極ＰＡＤ１２の少なくとも一部は、デジタル信号を入力又は出力するための電極である。そして、第２半導体チップＳＣ２の中心と第１半導体チップＳＣ１の第１辺ＳＩＤ１１との間の距離は、第１半導体チップＳＣ１の中心と第１辺ＳＩＤ１１との間の距離より大きい。さらに、本実施形態においては第２半導体チップＳＣ２の主面の各辺のうち第１辺ＳＩＤ１１に対向している辺ＳＩＤ２１から第１辺ＳＩＤ１１までの距離は、第１半導体チップＳＣ１の中心から第１辺ＳＩＤ１１までの距離よりも長い。
【００２０】
本実施形態によれば、第１半導体チップＳＣ１が複数のアナログ信号の入力を受ける場合において、第１辺ＳＩＤ１１に沿っている複数の電極を、複数のアナログ信号が入力される電極としている。このようにすると、複数のアナログ信号の入力経路を構成する各要素（例えば第１ボンディングワイヤＷＩＲ１１及び配線基板ＩＰ内の配線経路の長さ）の違いを小さくしやすい。このため、複数の入力経路の特性が互いにばらつくことを抑制できる。
【００２１】
また、第１辺ＳＩＤ１１に直角な方向（例えば図１におけるＸ方向またはＺ方向）で見た場合において、第２半導体チップＳＣ２の中心から第１辺ＳＩＤ１１までの距離は、第１半導体チップＳＣ１の中心から第１辺ＳＩＤ１１までの距離よりも長い。すなわち、第２半導体チップＳＣ２は、第１辺ＳＩＤ１１から離れる方向にオフセットされている。このようにすると、第２半導体チップＳＣ２がアナログ信号のノイズ源となることを抑制できる。以下、実施形態について、他の構成を含めて詳細に説明する。
【００２２】
まず、第１半導体チップＳＣ１の構成を説明する。第１半導体チップＳＣ１は、上記したように、複数のアナログ信号が入力される。これら複数のアナログ信号は、互いに同種の信号である。例えば複数のアナログ信号は、いずれも同様の構造を有する複数のセンサで生成された信号である。これら複数のセンサは、例えば個体が異なる同種の複数のセンサである。ここで同種のセンサとは、例えば検出対象（圧力、温度、湿度、磁場、電場など）が同じであることや、センサ構造が同じであることなどである。このようなセンサの一例としては、同一のタッチパネルに内蔵されている複数の位置検出用のセンサが挙げられる。また複数のアナログ信号は、互いに同じ種類の信号である。ここで同じ種類の信号とは、例えば、最大振幅が互いに同じであること、又は、第１半導体チップＳＣ１の内部に形成された同一の回路で処理されることを意味する。
【００２３】
ここで、同一の回路で処理するとは、例えば以下の通りである。複数の同じ種類のアナログ信号が第１電極のうち第１辺ＳＩＤ１１に沿っている電極（第１電極ＰＡＤ１１）にそれぞれ入力される。これら複数の電極の中のうち特定の電極に入力されるアナログ信号を、第１半導体チップＳＣ１内部のスイッチング回路などを切り替えることで選択し、選択された信号を処理回路に入力する。次に、他の電極に入力される第２のアナログ信号を選択し、先に入力した処理回路にこの第２のアナログ信号を入力する。複数のアナログ信号の数としては、例えば３０以上が挙げられる。このように信号数が多い場合に同一の処理回路を共通して用いることで回路面積を縮小できるが、複数のアナログ信号の入力経路を構成する各要素の差を小さくすることが特に求められる。
【００２４】
第１半導体チップＳＣ１の主面は、第１辺ＳＩＤ１１に繋がる辺として、第２辺ＳＩＤ１２及び第３辺ＳＩＤ１３を有している。第２辺ＳＩＤ１２及び第３辺ＳＩＤ１３は互いに対向している。また第１半導体チップＳＣ１の主面は、第１辺ＳＩＤ１１に対向する辺として、第４辺ＳＩＤ１４を有している。そして、第１辺ＳＩＤ１１に沿って複数の第１電極ＰＡＤ１１が直線上に配置されており、第２辺ＳＩＤ１２に沿って複数の第１電極ＰＡＤ１２が直線上に配置されている。また、第３辺ＳＩＤ１３に沿って複数の第１電極ＰＡＤ１３が直線上に配置されており、第４辺ＳＩＤ１４に沿って複数の第１電極ＰＡＤ１４が直線上に配置されている。複数の電極ＰＡＤが配置されるそれぞれの直線は、それぞれの直線が最も近い第１半導体チップＳＣ１のいずれかの辺と平行である。第１電極ＰＡＤ１１の数は、第１電極ＰＡＤ１２の数、第１電極ＰＡＤ１３の数、及び第１電極ＰＡＤ１４の数のいずれよりも多い。また、第１電極ＰＡＤ１１の数を第１辺ＳＩＤ１１の長さで割った値は、第１電極ＰＡＤ１２の数を第２辺ＳＩＤ１２の長さで割った値、第１電極ＰＡＤ１３の数を第３辺ＳＩＤ１３の長さで割った値、及び第１電極ＰＡＤ１４の数を第４辺ＳＩＤ１４の長さで割った値のいずれもよりも大きい。
【００２５】
第１電極ＰＡＤ１１は、第１ボンディングワイヤＷＩＲ１１を介して配線基板ＩＰの第１端子ＦＮＧ１１に接続されている。第１電極ＰＡＤ１２は、ボンディングワイヤＷＩＲ１２を介して配線基板ＩＰの端子ＦＮＧ１２（第２端子）に接続されている。第１電極ＰＡＤ１３は、ボンディングワイヤＷＩＲ１３を介して配線基板ＩＰの端子ＦＮＧ１３（第３端子）に接続されている。また第１電極ＰＡＤ１４は、ボンディングワイヤＷＩＲ１４を介して配線基板ＩＰの端子ＦＮＧ１４に接続されている。第１端子ＦＮＧ１１は第１辺ＳＩＤ１１に沿って設けられており、端子ＦＮＧ１２は第２辺ＳＩＤ１２に沿って設けられている。また端子ＦＮＧ１３は第３辺ＳＩＤ１３に沿って設けられており、端子ＦＮＧ１４は第４辺ＳＩＤ１４に沿って設けられている。言い換えると、第１端子ＦＮＧ１１は配線基板ＩＰの第１辺３１に沿って配置されており、端子ＦＮＧ１２は配線基板ＩＰの第２辺ＳＩＤ３２に沿って設けられている。また端子ＦＮＧ１３は配線基板ＩＰの第３辺ＳＩＤ３３に沿って設けられており、端子ＦＮＧ１４は配線基板ＩＰの第４辺ＳＩＤ３４に沿って設けられている。
【００２６】
第１電極ＰＡＤ１１の多くは、上記したアナログ信号を入力するための電極である。詳細には、第１電極ＰＡＤ１１の一部（例えば２０％以下）は、電源入力又は接地電位入力に用いる、いわゆる固定電位と接続される電極であるが、残りの第１電極ＰＡＤ１１は、いずれもアナログ信号を入力するための電極であるのが好ましい。すなわち、複数の第１電極ＰＡＤ１１は、デジタル信号が入出力されるための電極を含んでいない。そして本実施形態では、第１電極ＰＡＤ１２の少なくとも一部、及び第１電極ＰＡＤ１３の少なくとも一部も、アナログ信号を入力するための電極である。このようにすると、アナログ信号を入力するための電極を増やすことができる。ただし、第１電極ＰＡＤ１２のうちアナログ信号を入力するための電極の数、および第１電極ＰＡＤ１３のうちアナログ信号を入力するための電極の数は、いずれも第１電極ＰＡＤ１１のうちアナログ信号を入力するための電極の数よりも少ない。なお、第１電極ＰＡＤ１４は、いずれもアナログ信号を入力するための電極ではない。特に、第１電極ＰＡＤ１４は、第１電極ＰＡＤ１１の少なくとも一部に入力されるアナログ信号と同種のアナログ信号を入力するための電極ではない。
【００２７】
上記したアナログ信号を入力するための電極は、いずれも第１半導体チップＳＣ１の内部において、スイッチを介して同一のアナログ信号を処理するための回路に接続されている。第１半導体チップＳＣ１が有する回路については、後述する。
【００２８】
第２辺ＳＩＤ１２において、第１電極ＰＡＤ１２は、第２辺ＳＩＤ１２のうち第１辺ＳＩＤ１１側の領域には設けられているが、第４辺ＳＩＤ１４側の領域には設けられていない。また、第３辺ＳＩＤ１３において、第１電極ＰＡＤ１３は、第３辺ＳＩＤ１３のうち第１辺ＳＩＤ１１側の領域には設けられているが、第４辺ＳＩＤ１４側の領域には設けられていない。このようにすると、第１電極ＰＡＤ１２，ＰＡＤ１３の一部がアナログ信号を入力するための電極である場合において、この電極と、第１電極ＰＡＤ１１のうちアナログ信号が入力される電極との間で、入力経路の構成要素の長さの差が大きくなることを抑制できる。
【００２９】
また、第１半導体チップＳＣ１は、第１電極ＰＡＤ１１が成す列と第２半導体チップＳＣ２の間に、複数の第３電極ＰＡＤ１５を有している。複数の第３電極ＰＡＤ１５は、第１電極ＰＡＤ１１が成す列と平行な直線上に位置するように配置されている。複数の第３電極ＰＡＤ１５が位置する該直線から第１辺ＳＩＤ１１までの距離は、複数の電極ＰＡＤ１２または複数の電極１３のうち最も第１辺ＳＩＤ１１に近い電極ＰＡＤから第１辺ＳＩＤ１１までの距離より大きくなっている。第３電極ＰＡＤ１５は、ボンディングワイヤＷＩＲ２１（第３ワイヤ）を介して第２半導体チップＳＣ２の電極ＰＡＤ２１と接続している。なお、第３電極ＰＡＤ１５が成す列と、第２電極ＰＡＤ２１が成す列と、最も外側に位置する２つのボンディングワイヤＷＩＲ２１とで、台形が形成されている。すなわち、平面視において、最も外側に位置する２つのボンディングワイヤＷＩＲ２１は、第３電極ＰＡＤ１５が成す列に対して直角な線を基準にしたときに、互いに異なる向きに傾斜している。また、第３電極ＰＡＤ１５の配置間隔（例えば中心間距離）は、電極ＰＡＤ２１の配置間隔（例えば中心間距離）よりも大きい。
【００３０】
次に、第２半導体チップＳＣ２について説明する。第２半導体チップＳＣ２の主面は、辺ＳＩＤ２１，ＳＩＤ２２，ＳＩＤ２３，ＳＩＤ２４を有している。辺ＳＩＤ２１は第１半導体チップＳＣ１の第１辺ＳＩＤ１１に対向しており、辺ＳＩＤ２２は第１半導体チップＳＣ１の第２辺ＳＩＤ１２に対向している。また辺ＳＩＤ２３は第１半導体チップＳＣ１の第３辺ＳＩＤ１３に対向しており、辺ＳＩＤ２４は第１半導体チップＳＣ１の第４辺ＳＩＤ１４に対向している。そして第２半導体チップＳＣ２は、複数の第２電極ＰＡＤ２１、複数の第２電極ＰＡＤ２２、複数の第２電極ＰＡＤ２３、及び複数の第２電極ＰＡＤ２４を有している。第２電極ＰＡＤ２１は辺ＳＩＤ２１に沿って配置されており、第２電極ＰＡＤ２２は辺ＳＩＤ２２に沿って配置されており、第２電極ＰＡＤ２３は辺ＳＩＤ２３に沿って配置されており、第２電極ＰＡＤ２４は辺ＳＩＤ２４に沿って配置されている。
【００３１】
第２電極ＰＡＤ２１は、ボンディングワイヤＷＩＲ２１を介して第１半導体チップＳＣ１の第３電極ＰＡＤ１５に接続している。なお、第２電極ＰＡＤ２１に接続するボンディングワイヤＷＩＲ２１は、いずれも配線基板ＩＰの端子には接続していない。このようにすると、第１半導体チップＳＣ１の電極のうち縁に沿っているものの数を少なくすることができ、その結果、第１半導体チップＳＣ１が大きくなることを抑制できる。また、第３電極ＰＡＤ１５が第１半導体チップＳＣ１の縁に設けられている場合と比較して、ボンディングワイヤＷＩＲ２１を短くできる。
【００３２】
また、第２電極ＰＡＤ２１と配線基板ＩＰの第１端子ＦＮＧ１１とを接続するボンディングワイヤを形成する場合、このボンディングワイヤとアナログ信号入力されるＰＡＤ１１に接続された第１ボンディングワイヤＷＩＲ１１との距離が十分でない場合に、これらの間でノイズが伝播する虞がある。これらのボンディングワイヤ間の距離を所定量確保することで対策は可能だが、配線基板ＩＰが大型化してしまう。これに対して第２半導体チップＳＣ２の電極ＰＡＤ２１に接続されたボンディングワイヤＷＩＲ２１が、第１半導体チップＳＣ１の第１辺ＳＩＤ１１と平面視で交差しないように形成することで、ノイズの伝播を抑制しつつ、配線基板の大型化を防止できる。
【００３３】
第２電極ＰＡＤ２２は、第２ボンディングワイヤＷＩＲ２２（第２ワイヤ）を介して配線基板ＩＰの第２端子ＦＮＧ２２に接続している。第２電極ＰＡＤ２３は、ボンディングワイヤＷＩＲ２３を介して配線基板ＩＰの端子ＦＮＧ２３に接続している。第２電極ＰＡＤ２４は、ボンディングワイヤＷＩＲ２４を介して配線基板ＩＰの端子ＦＮＧ２４に接続している。第２端子ＦＮＧ２２は第１半導体チップＳＣ１の第２辺ＳＩＤ１２に沿って設けられており、端子ＦＮＧ２３は第１半導体チップＳＣ１の第３辺ＳＩＤ１３に沿って設けられており、端子ＦＮＧ２４は第１半導体チップＳＣ１の第４辺ＳＩＤ１４に沿って設けられている。特に第２端子ＦＮＧ２２は、端子ＦＮＧ１２と同一の直線上に配置されており、端子ＦＮＧ２３は、端子ＦＮＧ１３と同一の直線上に配置されている。なお、第２電極ＰＡＤ２２，２３，２４に接続するボンディングワイヤは、いずれも第１半導体チップＳＣ１の電極には接続していない。
【００３４】
そして、第２ボンディングワイヤＷＩＲ２２の数及びボンディングワイヤＷＩＲ２３の数は、いずれも、ボンディングワイヤＷＩＲ２１の数よりも多く、かつボンディングワイヤＷＩＲ２４の数よりも多い。また、第２ボンディングワイヤＷＩＲ２２の数とボンディングワイヤＷＩＲ２３の数の和は、ボンディングワイヤＷＩＲ２１の数とボンディングワイヤＷＩＲ２４の数の和よりも多い。
【００３５】
なお、第２半導体チップＳＣ２は、例えば汎用マイコンである。この場合、本図に示すように、複数の第２電極ＰＡＤ２１にはボンディングワイヤＷＩＲ２１に接続されていないものがあり、第２電極ＰＡＤ２２には第２ボンディングワイヤＷＩＲ２２に接続されていないものがある。また、第２電極ＰＡＤ２３にはボンディングワイヤＷＩＲ２３に接続されていないものがあり、第２電極ＰＡＤ２４にはボンディングワイヤＷＩＲ２４に接続されていないものもある。また、複数の第２電極ＰＡＤ２１にはデジタル信号が入力または出力される電極ＰＡＤを含んでいて良い。同様に第２電極ＰＡＤ２２、第２電極ＰＡＤ２３、第２電極ＰＡＤ２４は、デジタル信号が入力または出力される電極ＰＡＤを含んでいても良い。
【００３６】
また、上記したように、平面視において、第２半導体チップＳＣ２は、第１半導体チップＳＣ１の第１辺ＳＩＤ１１から離れる方向にオフセットされている。第１辺ＳＩＤ１１から辺ＳＩＤ２１までの距離は、第２辺ＳＩＤ１２から辺ＳＩＤ２２までの距離、第３辺ＳＩＤ１３から辺ＳＩＤ２３までの距離、及び第４辺ＳＩＤ１４から辺ＳＩＤ２４までの距離のいずれよりも大きい。また、第１辺ＳＩＤ１１に平行な方向で見た場合において、第１半導体チップＳＣ１の第３辺ＳＩＤ１３から第２半導体チップＳＣ２の辺ＳＩＤ２３までの距離と、第１半導体チップＳＣ１の第２辺ＳＩＤ１２から第２半導体チップＳＣ２の辺ＳＩＤ２２までの距離は、大きな差はなく、一方を基準としたときの他方の距離は、例えば９０％以上１１０％以下である。すなわち、第１半導体チップＳＣ１の中心に対する第２半導体チップＳＣ２の中心の位置は、第１辺ＳＩＤ１１に平行な方向（図中Ｙ方向）のオフセット量が、第１辺ＳＩＤ１１に直角な方向（図中Ｘ方向）のオフセット量よりも小さい。
【００３７】
そして、第１半導体チップＳＣ１の第２辺ＳＩＤ１２において、第１電極ＰＡＤ１２は、第２半導体チップＳＣ２のオフセット方向とは逆方向、すなわち第１辺ＳＩＤ１１側に偏っている。そして、第２辺ＳＩＤ１２のうち第４辺ＳＩＤ１４側には第１電極ＰＡＤ１２が設けられておらず、第２ボンディングワイヤＷＩＲ２２を通すための領域となっている。言い換えると、平面視において、端子ＦＮＧ１２に接続された複数のボンディングワイヤＷＩＲ１２は、いずれも、第２ボンディングワイヤＷＩＲ２２のうち最も第１半導体チップＳＣ１の第１辺ＳＩＤ１１に近い第２ボンディングワイヤＷＩＲ２２と、第１辺ＳＩＤ１１を含む直線との間の領域に位置している。その結果、第１電極ＰＡＤ１２のうち最も第４辺ＳＩＤ１４側に位置するものは、第２ボンディングワイヤＷＩＲ２２のうち最も第１辺ＳＩＤ１１側に位置するものよりも、第１辺ＳＩＤ１１側に位置している。言い換えると、第２辺ＳＩＤ１２のうち、最も第１辺ＳＩＤ１１の近くに位置する第２ボンディングワイヤＷＩＲ２２よりも第４辺ＳＩＤ１４側に位置する部分には、第１電極ＰＡＤ１２が設けられていない。そして、平面視において、いずれの第２ボンディングワイヤＷＩＲ２２も、ボンディングワイヤＷＩＲ１２とは交差していない。
【００３８】
同様に、第１半導体チップＳＣ１の第３辺ＳＩＤ１３において、第１電極ＰＡＤ１３は、第２半導体チップＳＣ２のオフセット方向とは逆方向、すなわち第１辺ＳＩＤ１１側に偏っている。そして、第３辺ＳＩＤ１３のうち第４辺ＳＩＤ１４側には第１電極ＰＡＤ１３が設けられておらず、ボンディングワイヤＷＩＲ２３を通すための領域となっている。その結果、第１電極ＰＡＤ１３のうち最も第４辺ＳＩＤ１４側に位置するものは、ボンディングワイヤＷＩＲ２３のうち最も第１辺ＳＩＤ１１側に位置するものよりも、第１辺ＳＩＤ１１側に位置している。言い換えると、第３辺ＳＩＤ１３のうち、最も第１辺ＳＩＤ１１の近くに位置するボンディングワイヤＷＩＲ１３よりも第４辺ＳＩＤ１４側に位置する部分には、第１電極ＰＡＤ１３が設けられていない。
【００３９】
このような第１電極ＰＡＤ１２のレイアウトにより、ボンディングワイヤＷＩＲ１２と第２ボンディングワイヤＷＩＲ２２が交互に配置されることがなくなる。このため、配線基板ＩＰの端子のうち、第２辺ＳＩＤ１２に沿って配置されているもの（端子ＦＮＧ１２及び第２端子ＦＮＧ２２）の相互間隔を、広げずに済み、その結果、配線基板ＩＰが大型化することを抑制できる。第１電極ＰＡＤ１３のレイアウトによっても、同様の効果が生じる。この効果は、ボンディングワイヤＷＩＲ２２の数及びボンディングワイヤＷＩＲ２３が多い場合に、特に顕著になる。
【００４０】
なお、第１半導体チップＳＣ１の第４辺ＳＩＤ１４に沿う領域において、ボンディングワイヤＷＩＲ２４は、いずれも複数のボンディングワイヤＷＩＲ１４の間に位置している。
【００４１】
次に、配線基板ＩＰのチップ搭載面の構成について、図２及び図３を用いて説明する。図３は、配線基板ＩＰのチップ搭載面の構成を示す平面図である。配線基板ＩＰはコア材（絶縁層）と、コア材の上面（配線基板ＩＰの主面の側）に形成された複数の上面導体パターンＵＣＰと、上面導体パターンＵＣＰを覆うように形成されたソルダーレジストＳＲ、とを有する。
【００４２】
配線基板ＩＰの主面は、複数の端子（フィンガ）を、第１半導体チップＳＣ１の外周に沿って有している。配線基板ＩＰのソルダーレジストＳＲには、これら複数の端子を露出させるための開口を有している。具体的には、配線基板ＩＰは、開口ＳＲＯ１，ＳＰＯ２，ＳＲＯ３，ＳＲＯ４を有している。複数の上面導体パターンＵＣＰは例えばＣｕを主成分とする金属膜で構成されている。複数の端子の表面、つまり、ソルダーレジストＳＲの開口の内部に位置する上面導体パターンＵＣＰの表面にはニッケル（Ｎｉ）や金（Ａｕ）を含む金属層が形成されている。これらのニッケル（Ｎｉ）や金（Ａｕ）を含む金属層は、ソルダーレジストＳＲをめっきマスクとした電解めっき層として形成されている。
【００４３】
開口ＳＲＯ１は、第１半導体チップＳＣ１の第１辺ＳＩＤ１１に沿って設けられている。そして複数の第１端子ＦＮＧ１１は、一つの直線上に配置されており、いずれも一つの開口ＳＲＯ１内に位置している。なお、第１辺ＳＩＤ１１に平行な方向（図中Ｙ方向）において、最も外側に位置する２つの第１端子ＦＮＧ１１は、いずれも、第１辺ＳＩＤ１１と重なる位置に位置しているが、第２半導体チップＳＣ２の辺ＳＩＤ２１の外側に位置している。
【００４４】
本実施形態において、複数のＰＡＤ１１間における最小間隔は、複数の第１端子ＦＮＧ１１間における最小間隔より小さい。かつ、第１ボンディングワイヤＷＩＲ１１と第１端子ＦＮＧ１１との接続点は、全て、第１半導体チップＳＣ１の第２辺ＳＩＤ１２を含む直線と、第３辺ＳＩＤ１３を含む直線との間の領域に位置している。特に本実施形態では、第１辺ＳＩＤ１１に沿う方向において最も外側に位置する第１ボンディングワイヤＷＩＲ１１も、平面視においてこの領域の中に位置している。このように、第１端子ＦＮＧ１１の最小間隔の方が大きな場合であっても、この領域内に第１ボンディングワイヤＷＩＲ１１と第１端子ＦＮＧ１１との接続点を設けることでワイヤ長の差を小さくできる。
【００４５】
なお、複数の第１ボンディングワイヤＷＩＲ１１と第１端子ＦＮＧ１１との接続点のうち、アナログ信号が入力される第１電極ＰＡＤ１１に接続されたものを上記領域内に配置し、固定電位と接続される第１電極ＰＡＤ１１に接続される第１ボンディングワイヤＷＩＲ１１と第１端子ＦＮＧ１１との接続点は上記領域の外側に形成する形とすることで、アナログ信号が入力される第１電極ＰＡＤ１１の数が多い場合であっても、入力経路の構成要素の長さの差が大きくなることを抑制できる。
【００４６】
また、第１半導体チップＳＣ１の第２辺ＳＩＤ１２に沿って形成された第１電極ＰＡＤ１２にさらにアナログ信号が入力される端子を設けることで、さらにアナログ信号が入力される第１電極ＰＡＤの数を大きくすることができる。この場合も、アナログ信号が入力される第１電極ＰＡＤ１２に接続される第１ボンディングワイヤＷＩＲ１２と、複数の端子ＦＮＧ１２との全ての接続点を、第１辺ＳＩＤ１１を含む直線より第１半導体チップＳＣ１の中心の側に配置する（さらには、第４辺ＳＩＤ１４を含む直線より中心側に配置する）ことで、入力経路の構成要素の長さの差が大きくなることを抑制できる。
【００４７】
さらにアナログ信号が入力される第１電極ＰＡＤが多い場合は、第３辺ＳＩＤ１３に沿って形成された第１電極ＰＡＤ１３にさらにアナログ信号が入力される端子を設けることが好適である。この場合もアナログ信号が入力される第１電極ＰＡＤ１３に接続される第１ボンディングワイヤＷＩＲ１３と、複数の端子ＦＮＧ１３との全ての接続点を第１辺ＳＩＤ１１を含む直線より第１半導体チップＳＣ１の中心の側に配置する（さらには、第４辺ＳＩＤ１４を含む直線より中心側に配置する）ことでも、入力経路の構成要素の長さの差が大きくなることを抑制できる。
【００４８】
開口ＳＲＯ２は、第１半導体チップＳＣ１の第２辺ＳＩＤ１２に沿って設けられている。そして複数の端子ＦＮＧ１２及び複数の第２端子ＦＮＧ２２は、いずれも一つの開口ＳＲＯ２内に位置している。また、本図に示す例では、開口ＳＲＯ２内は、複数の端子ＦＮＧ１２が設けられる領域と、複数の第２端子ＦＮＧ２２が設けられる領域とが分けられている。具体的には、開口ＳＲＯ２内のうち第１辺ＳＩＤ１１に近い領域には、複数の端子ＦＮＧ１２が設けられており、開口ＳＲＯ２内のうち第４辺ＳＩＤ１４に近い領域には、複数の第２端子ＦＮＧ２２が設けられている。別の捉え方をすると、複数の端子ＦＮＧ１２は、いずれも、最も第１辺ＳＩＤ１１側に位置する第２端子ＦＮＧ２２よりも、第１辺ＳＩＤ１１の近くに位置している。
【００４９】
なお、第２端子ＦＮＧ２２のうち最も第１辺ＳＩＤ１１側に位置する端子は、この端子と接続している第２電極ＰＡＤ２２よりも、第１辺ＳＩＤ１１の近くに位置している。このため、最も第１辺ＳＩＤ１１の近くに位置する第２ボンディングワイヤＷＩＲ２２は、平面視において、第２電極ＰＡＤ２２から離れるに従って第１辺ＳＩＤ１１から離れる方向に、傾斜している。このような場合、本実施形態のように複数の端子ＦＮＧ１２が設けられる領域と、複数の第２端子ＦＮＧ２２が設けられる領域とを分けていないと、この第２ボンディングワイヤＷＩＲ２２がボンディングワイヤＷＩＲ１２と干渉する確率が高くなってしまう。
【００５０】
開口ＳＲＯ３は、第１半導体チップＳＣ１の第３辺ＳＩＤ１３に沿って設けられている。そして複数の端子ＦＮＧ１３及び複数の端子ＦＮＧ２３は、いずれも一つの開口ＳＲＯ３内に位置している。また、本図に示す例では、開口ＳＲＯ３内は、複数の端子ＦＮＧ１３が設けられる領域と、複数の端子ＦＮＧ２３が設けられる領域とが分けられている。具体的には、開口ＳＲＯ３内のうち第１辺ＳＩＤ１１に近い領域には、複数の端子ＦＮＧ１３が設けられており、開口ＳＲＯ３内のうち第４辺ＳＩＤ１４に近い領域には、複数の端子ＦＮＧ２３が設けられている。別の捉え方をすると、複数の端子ＦＮＧ１３は、いずれも、最も第１辺ＳＩＤ１１側に位置する端子ＦＮＧ２３よりも、第１辺ＳＩＤ１１の近くに位置している。
【００５１】
また、第１チップの第２辺ＳＩＤ１２に沿って形成された電極ＰＡＤ１２と端子ＦＮＧ１２とを接続する複数のボンディングワイヤＷＩＲ１２のうち、第１辺ＳＩＤ１１との距離が最大となるボンディングワイヤは、電極ＰＡＤ１２から端子ＦＮＧ１２に近づくにつれて、第１辺ＳＩＤ１１からの距離が大きくなる。また、第１チップの電極ＰＡＤ１２と端子ＦＮＧ１２とを接続する複数のボンディングワイヤＷＩＲ１２のうち、第１辺ＳＩＤ１１との距離が最小となるボンディングワイヤは、電極ＰＡＤ１２から端子ＦＮＧ１２に近づくにつれて、第１辺ＳＩＤ１１からの距離が小さくなる。本実施形態においては、第３辺に沿って形成された電極ＰＡＤ１３と端子ＦＮＧ１３とを接続する複数のボンディングワイヤＷＩＲ１３も、同様の関係を有している。
【００５２】
なお、複数の端子ＦＮＧ２３のうち、一部は第２ボンディングワイヤ２３との接続点が第１半導体チップＳＣ１の第１辺ＳＩＤ１１を含む直線と第４辺ＳＩＤ１４を含む直線との間の領域より外側に形成されている。
【００５３】
配線基板ＩＰの主面の第１半導体チップと重なる領域にはソルダーレジストＳＲが形成されている。これにより、配線基板ＩＰが第１半導体チップと重なる位置に、デジタル信号の経路となる上面導体パターンＵＣＰを含んでいてもアナログ信号へのノイズ干渉を抑制できる。
【００５４】
さらに、第１半導体チップＳＣ１の各辺に沿ってソルダーレジストＳＲが部分的に除去された開口ＳＲＯ５０を有していても良い。開口ＳＲＯ５０は第１半導体チップＳＣ１の主面と、内部に複数の端子ＦＮＧを有する開口（ＳＲＯ１、ＳＲＯ２，ＳＲＯ３，ＳＲＯ４）との間の領域に形成されている。
【００５５】
また、配線基板ＩＰの４つの角には、アライメントマークＡＭが形成されている。開口ＳＲＯ３は、これらアライメントマークＡＭのうち、第３辺ＳＩＤ１３と第４辺ＳＩＤ１４の交点に対向するマークを内側に含んでいる。
【００５６】
開口ＳＲＯ４は、第１半導体チップＳＣ１の第４辺ＳＩＤ１４に沿って設けられている。そして複数の端子ＦＮＧ１４及び複数の端子ＦＮＧ２４は、いずれも一つの開口ＳＲＯ４内に位置している。なお、端子ＦＮＧ２４は、端子ＦＮＧ１４が成す列の中に配置されている。
【００５７】
図４は、配線基板ＩＰのうち外部端子ランドＳＢＬ（外部端子）が設けられている面（裏面）の構成を示す図である。配線基板ＩＰはさらに、絶縁層の下面に形成された複数の下面導体パターンＬＣＰ、及び、絶縁層内部に形成されていて上面導体パターンＵＣＰと下面導体パターンＬＣＰとを電気的に接続するビアＶＩＡと、下面導体パターンＬＣＰを覆うように形成された裏面ソルダーレジスト層ＳＲＬとを有する。裏面ソルダーレジスト層ＳＲＬは、その内部に下面導体パターンＬＣＰの一部が露出する開口を有し、露出した導体パターンＬＣＰの一部が外部端子ランドＳＢＬを構成している。この外部端子ランドＳＢＬ上に外部端子ＳＢが形成される。複数の外部端子ランドＳＢＬは、本図に示すように、格子状に設けられている。そしてこれら複数の外部端子ＳＢＬのうち、図中右側の領域（すなわち第１半導体チップＳＣ１の第１辺ＳＩＤ１１側の領域）の９割以上は、アナログ信号を入力するための端子（ハッチングを設けた端子）になっている。
【００５８】
図５は、半導体装置ＳＤを有する電子装置ＥＱの回路構成の一例を示す図である。電子装置ＥＱは、例えば図１０に示すように、携帯通信端末、携帯型ゲーム機器、又はタブレット型端末であり、タッチパネルＴＣＰを有している。そして半導体装置ＳＤは、タッチパネルＴＣＰのうちタッチペンＰＥＮで示された領域を検出する。本図に示す例において、タッチパネルＴＣＰは、電磁誘導授受方式である。
【００５９】
詳細には、タッチペンＰＥＮには、コイル及びコンデンサが直列に接続された回路が内蔵されている。そして、タッチパネルＴＣＰには、電磁場を検出するためのセンサＳＮＳがマトリクス状に配置されている。またセンサＳＮＳは、電力が供給されることにより、電磁場を出す。複数のセンサＳＮＳは、いずれも半導体装置ＳＤに接続されている。そして、半導体装置ＳＤは、電力を供給するセンサＳＮＳを切り替えることにより、タッチパネルＴＣＰのうちタッチペンＰＥＮで示された領域を検出する。具体的には、タッチペンＰＥＮのコイルには、センサＳＮＳから出力された電磁場によって電力が生じ、この電力がコンデンサに蓄積される。センサＳＮＳの近傍にタッチペンＰＥＮが位置していた場合、センサＳＮＳへの電力の供給が終わった直後、タッチペンＰＥＮのコンデンサに蓄積された電力がコイルに流れ、これによってタッチペンＰＥＮの近傍には電磁場が生じる。そしてセンサＳＮＳには、この電磁場によって電圧が生じる。半導体装置ＳＤは、電圧が生じたセンサＳＮＳの位置に基づいて、タッチペンＰＥＮの位置を判断する。
【００６０】
図６は、半導体装置ＳＤの回路図である。第１半導体チップＳＣ１の第１電極ＰＡＤ１１の大部分、及び第１電極ＰＡＤ１２，ＰＡＤ１３の少なくとも一部（すなわちアナログ信号が入力される電極）は、互いに異なるセンサＳＮＳに接続されている。
【００６１】
これら第１電極ＰＡＤ１１，ＰＡＤ１２，ＰＡＤ１３は、いずれも、第１スイッチ群ＳＷ１（アナログスイッチ回路）及びドライバ回路を介して、電力供給回路に接続している。この電力供給回路は、ロジック回路（ロジック回路ＬＧＣの一部）、デジタルアナログ変換回路ＤＡＣ、及びローパスフィルタＬＰＦを有している。
【００６２】
またこれら第１電極ＰＡＤ１１，ＰＡＤ１２，ＰＡＤ１３は、いずれも、第２スイッチ群ＳＷ２（アナログスイッチ回路）を介して検出回路に接続している。検出回路は、増幅回路ＡＭＰ、アナログデジタル変換回路ＡＤＣ、及びロジック回路（ロジック回路ＬＧＣの一部）を有している。
【００６３】
上記した回路は、いずれも第１半導体チップＳＣ１に設けられている。
【００６４】
また、第１半導体チップＳＣ１のロジック回路ＬＧＣは、第２半導体チップＳＣ２に接続している。これらの接続経路の一部はボンディングワイヤＷＩＲ２１であるが、他の一部は、第２半導体チップＳＣ２と配線基板ＩＰを接続するボンディングワイヤ、配線基板ＩＰ内の配線、及び配線基板ＩＰと第１半導体チップＳＣ１を接続するボンディングワイヤの組み合わせであっても良い。特に第２半導体チップＳＣ２の第４辺のＰＡＤ２４と第１半導体チップＳＣ１とを電気的な接続を、このように配線基板ＩＰと２本のボンディングワイヤとを介して接続する構成とすることで、第２半導体チップＳＣ２を第１半導体チップＳＣ１の第１辺ＳＩＤ１１から離して配置できる。
【００６５】
なお、第１半導体チップＳＣ１が有する電極には、それぞれ外部静電気などによる内部回路の破壊を防止するための保護素子が接続されている。これら保護素子のうち、第１電極ＰＡＤ１１に接続している第１保護素子ＰＲＤ１は、第１辺ＳＩＤ１１に沿って配置されている。また第３電極ＰＡＤ１５に接続している第２保護素子ＰＲＤ２は、電極ＰＡＤ１５近傍ではなく、第１半導体チップＳＣ１の縁に沿って配置されている。つまり第２保護素子ＰＲＤ２からＰＡＤ１５までの距離は、第２保護素子ＰＲＤ２からＰＡＤ１１までの距離より大きい。この結果、第３電極ＰＡＤ１５から第２保護素子ＰＲＤ２間での配線長は、第１電極ＰＡＤ１１から第１保護素子ＰＲＤ１までの配線長よりも長くなっている。第２保護素子ＰＲＤ２をこのように配置すると、第１半導体チップＳＣ１のうち内部回路を設けるべき領域に保護素子を設けなくて済むため、第１半導体チップＳＣ１が大きくなることを抑制できる。
【００６６】
なお、第３電極ＰＡＤ１５に接続される第２保護素子ＰＲＤ２を、第１半導体チップＳＣ１の縁に沿って配置した場合、ＰＡＤ１５近傍に配置した場合より保護性能が不利になる虞がある。本実施形態においては、ボンディングワイヤＷＩＲ２１を形成する際に、第３電極ＰＡＤ１５にワイヤの一端を接続する工程に先だって、電極ＰＡＤ２１に接続バンプＢＭＰを形成している。このようにすることで、キャピラリやワイヤがチャージしている場合であっても、接続バンプ形成時に、第２半導体チップＳＣ２の第２電極ＰＡＤ２１にチャージを放電できるため、第３電極ＰＡＤ１５の静電破壊を防止できる。
【００６７】
また、第２保護素子ＰＲＤ２をＰＡＤ１５の近傍に配置しても良い。これにより、ＰＡＤ１５に接続された第１半導体チップＳＣ１の内部回路をより確実に保護できる。この場合、複数のＰＡＤ１５を含む直線上に、ＰＡＤ１５、及びそのＰＡＤ１５の第２保護素子ＰＲＤ２を交互に配置するのが好ましい。本実施形態のように第１辺ＳＩＤ１１に沿って配置された複数の電極ＰＡＤ１１の多くがアナログ信号が入力される端子の場合、これらの端子にそれぞれ接続される複数の内部回路（例えばスイッチング素子）も、第１辺ＳＩＤ１１に沿って配置することが好ましい。このような場合に保護素子ＰＲＤ２とＰＡＤ１５とを同一の直線上に配置することで、保護素子ＰＲＤ２とＰＡＤ１５を含む領域を細くでき、第１半導体チップＳＣ１の内部回路領域の配置制約を小さくすることができる。
【００６８】
また、第２半導体チップＳＣ２は、マザーボードＭＢにも接続している。この接続には、外部端子ＳＢが用いられる。
【００６９】
図７は、半導体装置ＳＤの製造方法を示す断面図である。まず、第１半導体チップＳＣ１及び第２半導体チップＳＣ２を製造する。これらの半導体チップは、いずれも、例えば以下のようにして製造される。
【００７０】
まず、半導体基板（例えばシリコンウェハ）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
【００７１】
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にＭＯＳトランジスタが形成される。
【００７２】
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層を形成する。最上層の配線層には、電極が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極上に位置する開口が形成される。その後、半導体基板をダイシングして半導体チップに個片化する。
【００７３】
また、配線基板ＩＰを準備する。図８に示すように、配線基板ＩＰは、複数が互いに繋がった状態になっている。
【００７４】
次いで、図７（ａ）に示すように、複数の配線基板ＩＰのそれぞれの上に、第１半導体チップＳＣ１を、例えば絶縁性の接着剤、あるいは銀ペーストなどの導電性の接着剤を用いて搭載する。このとき、第１半導体チップＳＣ１の電極が形成されている面が、配線基板ＩＰとは逆側を向くようにする。
【００７５】
次いで、図７（ｂ）に示すように、第１半導体チップＳＣ１と配線基板ＩＰとを、第１ボンディングワイヤＷＩＲ１１及びボンディングワイヤＷＩＲ１２，ＷＩＲ１３，ＷＩＲ１４を用いて接続する。このとき、各ボンディングワイヤは、第１半導体チップＳＣ１に接続された後、配線基板ＩＰに接続される。具体的には、ボンディングワイヤの一端をボール状に形成した上でボール状部を第１半導体チップＳＣ１の電極ＰＡＤに接続し、さらにボンディングワイヤの他端を配線基板ＩＰに接続することで、第１ボンディングワイヤＷＩＲ１１及びボンディングワイヤＷＩＲ１２，ＷＩＲ１３，ＷＩＲ１４を形成する。
【００７６】
次いで、図７（ｃ）に示すように、第１半導体チップＳＣ１上に第２半導体チップＳＣ２を接着剤、例えば絶縁性接着剤や銀ペーストを用いて搭載する。あるいは、第２半導体チップＳＣ２の裏面（電極が形成されていない面）に同じ大きさのフィルム状の接着層、例えばＤＡＦ（Ｄｉｅ  Ａｔｔａｃｈ  Ｆｉｌｍ）を形成しておき、この状態で第１半導体チップＳＣ１上に搭載することが好ましい。このように第２半導体チップＳＣ２の大きさで規定された半硬化状態の接着剤を用いることで、第１電極ＰＡＤ１４と第２半導体チップＳＣ２の第４辺ＳＩＤ２４が近接した場合であっても接着剤の濡れ拡がりによる第１電極ＰＡＤ１４の汚染を抑制できる。この搭載時には、第２半導体チップＳＣ２の電極が形成されている面が、第１半導体チップＳＣ１とは逆側を向くようにする。
【００７７】
次いで、図７（ｄ）に示すように、第１半導体チップＳＣ１と第２半導体チップＳＣ２とを、ボンディングワイヤＷＩＲ２１を用いて接続する。このとき、ボンディングワイヤＷＩＲ２１は、第１半導体チップＳＣ１に接続された後、第２半導体チップＳＣ２に接続される。
【００７８】
より具体的には、まず、第２半導体チップＳＣ２の電極ＰＡＤ２１上に、接続バンプＢＭＰを形成する。ここで接続バンプＢＭＰはボンディングワイヤの先端を溶融凝固させてボール状にしたものを電極ＰＡＤ上に配置し、配置されたボール状部からワイヤを切り離すことで形成する。
【００７９】
その後、ボンディングワイヤの先端を再びボール状に形成した上で第１半導体チップＳＣ１の第３電極ＰＡＤ１５に接続し、さらに第２半導体チップＳＣ２の電極ＰＡＤ２１上に予め形成しておいた接続バンプＢＭＰ上にボンディングワイヤの他端を接続する。
【００８０】
上記のワイヤ接続バンプＢＭＰの形成や、ボンディングワイヤの一端及び他端の接続はキャピラリを介して接合荷重を加えることで行われる。このため、ボンディングワイヤの他端を接続する電極には、キャピラリによって、接続バンプＢＭＰ形成時と、ボンディングワイヤの他端接続時の２回の衝撃が加わる。これに対して本実施形態では、第１半導体チップＳＣ１の第３電極ＰＡＤ１５に、ボンディングワイヤＷＩＲ２１の一端を接続する。このため、本実施形態のように第３電極ＰＡＤ１５が第１半導体チップＳＣ１の縁以外の領域（例えば内部回路が設けられている領域の上方）に位置している場合において、第１半導体チップＳＣ１にダメージが生じることを抑制できる。
【００８１】
以下、ボンディングワイヤの形状について説明する。接続バンプＢＭＰの有無にかかわらず、ボンディングワイヤの先に接続する側、つまりボンディングワイヤの一端における立ち上がり角度は、後に接続する側、つまりボンディングワイヤの他端における立ち上がり角度よりも、９０°に近くできる。ここで立ち上がり角度とは、ボンディングワイヤと電極ＰＡＤ又は端子ＦＮＧとの接続点と該接続点近傍におけるボンディングワイヤ内の所定の点とを結ぶ直線と、該接続点を含み配線基板ＩＰの主面と平行な平面と、の間を成す角度（最小値）と定義する。また、ボンディングワイヤ内の所定の点は該平面からの高さが５０マイクロメートルの位置とする。
【００８２】
次に接続バンプＢＭＰの有無による接合部のワイヤ構造を説明する。先に接続する側（ボンディングワイヤの一端の側）においては、接続バンプＢＭＰは形成されない。このため接続バンプＢＭＰ形成工程の有無にかかわらず、ボール状部とワイヤ部とは一体に（接合界面が存在しない形で）形成される。
【００８３】
一方、後に接続する側（ボンディングワイヤの他端の側）については、接続バンプＢＭＰを形成する場合と形成しない場合がある。接続バンプＢＭＰを形成しない場合は、端子ＦＮＧ上にボール状部が形成されることとなくボンディングワイヤの他端が接続される。これに対して接続バンプＢＭＰを形成した場合は、接続バンプＢＭＰ上にボンディングワイヤの他端が配置される。このような構造の一例は、図１に図示されている。
【００８４】
また、第２半導体チップＳＣ２と配線基板ＩＰとを、第２ボンディングワイヤＷＩＲ２２、及びボンディングワイヤＷＩＲ２３，ＷＩＲ２４を用いて接続する。このとき、各ボンディングワイヤは、一端が配線基板ＩＰに接続された後、他端を第２半導体チップＳＣ２に接続される。このように接続する時は、第２半導体チップＳＣ２の電極ＰＡＤ上に予め接続バンプＢＭＰを形成する。
【００８５】
本実施形態においては、第２半導体チップＳＣ２と第１半導体チップＳＣ１との大きさの差が大きい。例えばボンディングワイヤＷＩＲ２２は、ボンディングワイヤＷＩＲ２２の長さの５０％より大きな長さにわたって、第１半導体チップ上を通過している。換言すると第２半導体チップＳＣ２のＰＡＤ２２と配線基板ＩＰのＦＮＧ２２とを接続し、平面視で第１半導体チップＳＣ１の第２の辺ＳＩＤ１２と交差するボンディングワイヤを含んでいる。該ボンディングワイヤのＰＡＤ２２との接続点から該交差する位置までのワイヤ長さは、該交差する位置から該ボンディングワイヤの第２端子ＦＮＧ２２との接続点までのワイヤ長さより大きい。
【００８６】
このような形状にあるとき、該交差する位置でボンディングワイヤと第１半導体チップＳＣ１の主面の第２辺ＳＩＤ１２とが接触する虞がある。また、ＦＮＧ２２の位置を辺ＳＩＤ１２から離すと配線基板ＩＰの小型化が困難となる。
【００８７】
これに対して上記構成とすることで、基板ＩＰを大きくすることなくボンディングワイヤＷＩＲ２２と第１半導体チップＳＣ１の辺ＳＩＤ１２とが接触する虞を小さくできる。
【００８８】
なお、第２半導体チップＳＣ２の搭載と各ボンディングワイヤの接続の順番や、各ボンディングワイヤの接続順は上記に限定されない。例えば、第１半導体チップＳＣ１と配線基板ＩＰとを、第１ボンディングワイヤＷＩＲ１１及びボンディングワイヤＷＩＲ１２，ＷＩＲ１３，ＷＩＲ１４を用いて接続するのは、第２半導体チップＳＣ２を第１半導体チップＳＣ１の上に搭載した後としても良い。
【００８９】
また、第２ボンディングワイヤＷＩＲ２２、ＷＩＲ２３，ＷＩＲ２４を用いて接続した後に、第１半導体チップＳＣ１と第２半導体チップＳＣ２とを、ボンディングワイヤＷＩＲ２１を用いて接続しても良い。
【００９０】
これらの場合であっても、上記のように接続バンプを用いることで同様の効果を得ることができる。
【００９１】
次いで、図７（ｅ）に示すように、複数の配線基板ＩＰ、複数の第１半導体チップＳＣ１、複数の第２半導体チップＳＣ２、及び各ボンディングワイヤを、封止樹脂ＭＤＲで一括して封止する。このとき、封止樹脂ＭＤＲを、第３辺ＳＩＤ１３側から流しても良いし、第１辺ＳＩＤ１１側から流しても良い。
【００９２】
その後、配線基板ＩＰの複数の外部端子ランドＳＢＬ上に、それぞれ外部端子ＳＢを形成する。外部端子ＳＢは例えばＳｎを主成分とするはんだボールを外部端子ランドＳＢＬ上で溶融凝固させることで形成する。その後、各配線基板ＩＰの間の領域をブレードでダイシングし、複数の半導体装置ＳＤを切り出すことで図１記載の半導体装置ＳＤを得る。
【００９３】
以上、本実施形態によれば、第１辺ＳＩＤ１１に沿っている複数の電極を、複数のアナログ信号が入力される電極としている。このようにすると、複数のアナログ信号の入力経路を構成する各要素（例えば第１ボンディングワイヤＷＩＲ１１及び配線基板ＩＰの配線）の長さを揃えやすい。このため、複数の入力経路の特性が互いにばらつくことを抑制できる。また、第２半導体チップＳＣ２は、第１辺ＳＩＤ１１から離れる方向にオフセットされている。このため、第２半導体チップＳＣ２がアナログ信号のノイズ源となることを抑制できる。
【００９４】
（第２の実施形態）
図９は、第２の実施形態に係る半導体装置ＳＤの構成を示す断面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００９５】
まず、配線基板ＩＰが有する複数の第２端子ＦＮＧ２２の一部は、端子ＦＮＧ１２が成す列と同一の列を構成しているが、残りの第２端子ＦＮＧ２２は、端子ＦＮＧ１２よりも配線基板ＩＰの縁の近くに位置しており、端子ＦＮＧ１２とは異なる列（第２列）を構成している。また、複数の端子ＦＮＧ１２は、同一の開口ＳＲＯ２２内に位置しているが、第２端子ＦＮＧ２２は、いずれも開口ＳＲＯ２２の内側には位置していない。そして端子ＦＮＧ１２と同一の列を構成している複数の第２端子ＦＮＧ２２は、同一の開口ＳＲＯ２１内に位置しているが、残りの第２端子ＦＮＧ２２の一部は、開口ＳＲＯ２１とは別の開口ＳＲＯ２３内に位置している。
【００９６】
そして第１半導体チップＳＣ１の第２辺ＳＩＤ１２と平行な方向で見た場合に、第２列に位置する第２端子ＦＮＧ２２の一部は、端子ＦＮＧ１２が成す列と重なっている。このため、複数の第２ボンディングワイヤＷＩＲ２２の一部は、平面視でボンディングワイヤＷＩＲ１２と交わっている。なお、第２辺ＳＩＤ１２に対して垂直な線を基準にした場合、ボンディングワイヤＷＩＲ１２と交わる第２ボンディングワイヤＷＩＲ２２は、平面視においてボンディングワイヤＷＩＲ１２とは異なる方向に傾斜している。
【００９７】
端子ＦＮＧ２３についても第２端子ＦＮＧ２２同様であり、複数のボンディングワイヤＷＩＲ２３の一部は、平面視でボンディングワイヤＷＩＲ１３と重なっている。
【００９８】
また、配線基板ＩＰの開口ＳＲＯ３は、アライメントマークＡＭを内側に含んでいない。すなわちアライメントマークＡＭは、開口ＳＲＯ３とは別の開口ＳＲＯ３１内に位置している。
【００９９】
また、第２ボンディングワイヤＷＩＲ２２の一部（例えば最も配線基板ＩＰのうち第４辺ＳＩＤ１４に対向する辺（第４辺の近くに位置する第２ボンディングワイヤＷＩＲ２２（第４ワイヤ））は、第４辺ＳＩＤ１４を含む直線と配線基板ＩＰの第４辺で挟まれた領域に延伸している。
【０１００】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第２辺ＳＩＤ１２と平行な方向で見た場合に、第２列に位置する第２端子ＦＮＧ２２の一部は、端子ＦＮＧ１２が成す列と重なっている。このため、第１半導体チップＳＣ１の第１電極ＰＡＤ１２の数が増えた場合においても、これに対応して端子ＦＮＧ１２の数を増やすことができる。なお、第１半導体チップＳＣ１の第１電極ＰＡＤ１２の数が増える場合としては、例えばタッチパネルＴＣＰにおけるセンサＳＮＳの数が増え、第１半導体チップＳＣ１においてアナログ信号が入力される電極が増えた場合がある。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０２】
ＡＤＣ アナログデジタル変換回路
ＡＭ アライメントマーク
ＡＭＰ 増幅回路
ＢＭＰ 接続バンプ
ＤＡＣ デジタルアナログ変換回路
ＥＱ 電子装置
ＦＮＧ１１ 第１端子
ＦＮＧ１２ 端子（第２端子）
ＦＮＧ１３ 端子（第３端子）
ＦＮＧ１４ 端子
ＦＮＧ２１ 端子
ＦＮＧ２２ 第２端子
ＦＮＧ２３ 端子
ＦＮＧ２４ 端子
ＩＰ 配線基板
ＬＣＰ 下面導体パターン
ＬＧＣ ロジック回路
ＬＰＦ ローパスフィルタ
ＭＢ マザーボード
ＭＤＲ 封止樹脂
ＰＡＤ１１ 第１電極
ＰＡＤ１２ 第１電極
ＰＡＤ１３ 第１電極
ＰＡＤ１４ 第１電極
ＰＡＤ１５ 第３電極
ＰＡＤ２１ 第２電極
ＰＡＤ２２ 第２電極
ＰＡＤ２３ 第２電極
ＰＡＤ２４ 第２電極
ＰＥＮ タッチペン
ＰＲＤ１ 第１保護素子
ＰＲＤ２ 第２保護素子
ＳＢ 外部端子
ＳＢＬ 外部端子ランド
ＳＣ１ 第１半導体チップ
ＳＣ２ 第２半導体チップ
ＳＩＤ１１ 第１辺
ＳＩＤ１２ 第２辺
ＳＩＤ１３ 第３辺
ＳＩＤ１４ 第４辺
ＳＩＤ２１ 第１辺
ＳＩＤ２２ 第２辺
ＳＩＤ２３ 第３辺
ＳＩＤ２４ 第４辺
ＳＩＤ３１ 第１辺
ＳＩＤ３２ 第２辺
ＳＩＤ３３ 第３辺
ＳＩＤ３４ 第４辺
ＳＤ 半導体装置
ＳＮＳ センサ
ＳＲ ソルダーレジスト
ＳＲＯ１ 開口
ＳＲＯ２ 開口
ＳＲＯ２２ 開口
ＳＲＯ２１ 開口
ＳＲＯ３ 開口
ＳＲＯ４ 開口
ＳＲ５０ 開口
ＳＷ１ 第１スイッチ群（アナログスイッチ回路）
ＳＷ２ 第２スイッチ群（アナログスイッチ回路）
ＴＣＰ タッチパネル
ＵＣＰ 上面導体パターン
ＷＩＲ１１ 第１ボンディングワイヤ（第１ワイヤ）
ＷＩＲ１２ ボンディングワイヤ
ＷＩＲ１３ ボンディングワイヤ
ＷＩＲ１４ ボンディングワイヤ
ＷＩＲ２１ ボンディングワイヤ（第３ワイヤ）
ＷＩＲ２２ 第２ボンディングワイヤ（第２ワイヤ）
ＷＩＲ２３ ボンディングワイヤ
ＷＩＲ２４ ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2014096504.tif 000007
【図６】
2014096504.tif 000008
【図７】
2014096504.tif 000009
【図８】
2014096504.tif 000010
【図９】
2014096504.tif 000011
【図１０】
2014096504.tif 000012