(57)【要約】【課題】半導体装置の特性を向上させる。【解決手段】バルク領域ＢＡの素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜の上部を後退させ、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜の上面よりバルク領域ＢＡの素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜の上面を低くする。その後、バルク領域の絶縁層ＢＯＸおよびシリコン層ＳＲを除去し、ＳＯＩ領域ＳＡのシリコン層ＳＲの主面にＳＯＩ−ＭＩＳＦＥＴを形成し、バルク領域ＢＡの支持基板Ｓの主面に、低耐圧ＭＩＳＦＥＴまたは高耐圧ＭＩＳＦＥＴを形成する。このように、素子分離絶縁膜ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さと、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さとを個別に調整することにより、ＳＯＩ−ＭＩＳＦＥＴのリーク電流を低減するなど、その特性を向上させることができる。【選択図】図７
2014143269.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１領域および第２領域を有し、半導体基板、前記半導体基板上に形成された第１絶縁膜、および前記第１絶縁膜上に形成された半導体層を有する基板を準備する工程と、
（ｂ）前記基板の前記第１領域および前記第２領域のそれぞれの一部を選択的に除去することにより、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程と、
（ｃ）前記第１溝および前記第２溝の内部にそれぞれ第２絶縁膜を埋め込む工程と、
（ｄ）前記第２溝内部の前記第２絶縁膜の上部を後退させ、前記第１溝内部の前記第２絶縁膜の上面より前記第２溝内部の前記第２絶縁膜の上面を低くする工程と、
（ｅ）前記第２領域の前記第１絶縁膜および前記半導体層を除去する工程と、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程において、前記第１溝および前記第２溝の底部は、前記半導体基板の途中まで到達している、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｅ）工程の後に、
（ｆ）前記第１領域の前記半導体層の主面に第１ＭＩＳＦＥＴを形成し、前記第２領域の前記半導体基板の主面に第２ＭＩＳＦＥＴを形成する工程、
を有する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、前記半導体層の上部に形成された第３絶縁膜をマスクとして、前記第１溝および前記第２溝を形成する工程である、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第３絶縁膜、前記第１溝および前記第２溝上に、前記第２絶縁膜を堆積する工程と、
（ｃ２）前記第２絶縁膜の上部を前記第３絶縁膜が露出するまで除去する工程と、
を有する、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記（ｄ）工程の後に、前記第３絶縁膜を除去する工程、を有する、半導体装置の製造方法。
【請求項７】
請求項４記載の半導体装置の製造方法において、
前記半導体層と前記第３絶縁膜との間に第４絶縁膜を有する、半導体装置の製造方法。
【請求項８】
請求項３記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴのゲート絶縁膜は、前記第２ＭＩＳＦＥＴのゲート絶縁膜と異なる膜厚を有する、半導体装置の製造方法。
【請求項９】
請求項３記載の半導体装置の製造方法において、
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。
【請求項１０】
請求項３記載の半導体装置の製造方法において、
前記（ｆ）工程は、前記第２領域の前記半導体基板の主面に第３ＭＩＳＦＥＴを形成する工程、を有し、
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第３ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。
【請求項１１】
（ａ）第１領域および第２領域を有し、半導体基板、前記半導体基板上に形成された第１絶縁膜、および前記第１絶縁膜上に形成された半導体層を有する基板を準備する工程と、
（ｂ）前記基板の前記第１領域および前記第２領域のそれぞれの一部を選択的に除去することにより、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程であって、前記半導体層の上部に形成された第２絶縁膜をマスクとして、前記第１溝および前記第２溝を形成する工程と、
（ｃ）前記第２絶縁膜、前記第１溝および前記第２溝に、第３絶縁膜を堆積し、前記第３絶縁膜の上部を前記第２絶縁膜が露出するまで除去する工程と、
（ｄ）前記第２溝内部の前記第３絶縁膜の上部を後退させ、前記第１溝内部の前記第３絶縁膜の上面より前記第２溝内部の前記第３絶縁膜の上面を低くする工程と、
（ｅ）前記第２領域の前記第２絶縁膜を除去し、前記第２領域の前記第１絶縁膜および前記半導体層を除去する工程と、
（ｆ）前記第１領域の前記半導体層の主面に第１ＭＩＳＦＥＴを形成し、前記第２領域の前記半導体基板の主面に第２ＭＩＳＦＥＴを形成する工程と、を有し、
前記第２ＭＩＳＦＥＴのゲート絶縁膜は、前記第１領域の前記第２絶縁膜が残存した状態で形成される、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程において、前記第１溝および前記第２溝の底部は、前記半導体基板の途中まで到達している、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記半導体層と前記第２絶縁膜との間に第４絶縁膜を有する、半導体装置の製造方法。
【請求項１４】
請求項１１記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴのゲート絶縁膜は、前記第２ＭＩＳＦＥＴのゲート絶縁膜と異なる膜厚を有する、半導体装置の製造方法。
【請求項１５】
請求項１１記載の半導体装置の製造方法において、
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。
【請求項１６】
（ａ）第１領域および第２領域を有し、半導体基板、前記半導体基板上に形成された第１絶縁膜、および前記第１絶縁膜上に形成された半導体層を有する基板を準備する工程と、
（ｂ）前記基板の前記第１領域および前記第２領域のそれぞれの一部を選択的に除去することにより、前記第１領域に第１溝を形成し、前記第２領域に第２溝を形成する工程であって、前記半導体層の上部に形成された第２絶縁膜をマスクとして、前記第１溝および前記第２溝を形成する工程と、
（ｃ）前記第２絶縁膜、前記第１溝および前記第２溝に、第３絶縁膜を堆積し、前記第３絶縁膜の上部を前記第２絶縁膜が露出するまで除去する工程と、
（ｄ）前記第１領域の前記第３絶縁膜中に炭素を注入する工程と、
（ｅ）前記第２溝内部の前記第３絶縁膜の上部を後退させ、前記第１溝内部の前記第３絶縁膜の上面より前記第２溝内部の前記第３絶縁膜の上面を低くする工程と、
（ｆ）前記第２領域の前記第２絶縁膜を除去し、前記第２領域の前記第１絶縁膜および前記半導体層を除去する工程と、
を有する、半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法において、
前記（ｂ）工程において、前記第１溝および前記第２溝の底部は、前記半導体基板の途中まで到達している、半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法において、
前記（ｆ）工程の後に、
（ｇ）前記第１領域の前記半導体層の主面に第１ＭＩＳＦＥＴを形成し、前記第２領域の前記半導体基板の主面に第２ＭＩＳＦＥＴを形成する工程、
を有する、半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴのゲート絶縁膜は、前記第２ＭＩＳＦＥＴのゲート絶縁膜と異なる膜厚を有する、半導体装置の製造方法。
【請求項２０】
請求項１８記載の半導体装置の製造方法において、
前記第２ＭＩＳＦＥＴのゲート絶縁膜の膜厚は、前記第１ＭＩＳＦＥＴのゲート絶縁膜の膜厚より大きい、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、Ｓｉ（シリコン）などの半導体からなる支持基板上にＢＯＸ（Buried Oxide）層が形成され、ＢＯＸ層上にシリコン層が形成された基板である。
【０００３】
このＳＯＩ基板上に形成したＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Ｔransistor、電界効果トランジスタ）は、シリコン層に形成された拡散領域に起因する寄生容量を低減することができる。このため、このようなＭＩＳＦＥＴを用いて構成される回路の動作速度向上と低消費電力化を図ることができる。
【０００４】
ここで、ＳＯＩ基板を用いて半導体装置を形成する場合、上記シリコン層に形成されるＳＯＩ−ＭＩＳＦＥＴと、ＢＯＸ層とシリコン層とを除去した支持基板（いわゆる、バルク基板）に形成されるバルクＭＩＳＦＥＴとが混載される場合がある。なお、ＳＯＩ−ＭＩＳＦＥＴとするか、バルクＭＩＳＦＥＴとするかは、要求される回路機能に応じて適宜選択される。
【０００５】
例えば、下記特許文献１（特開２００９−１４７２９７号公報）には、ＳＯＩ基板（４）を用い、ＳＯＩ層（１）を小電力回路部（Ｒ１）とし、支持層（２）を大電力回路部（Ｒ２）とした半導体装置が開示されている。そして、この半導体装置の製造工程の説明において、ＳＯＩ基板（４）に対してトレンチ（５）を形成し、トレンチ（５）内を絶縁膜（６）にて埋め込んだトレンチ分離部（７）を形成する工程が開示されている。さらに、この後、エッチングにより大電力回路部（Ｒ２）においてＳＯＩ層（１）および埋込酸化膜（３）を除去する工程が開示されている（［００４６］〜［００４９］段落、図２、図３参照）。
【０００６】
また、下記特許文献２（特開２００７−３０５９４２号公報）には、ＳＯＩ領域とバルク領域とを半導体基板（１）に有する半導体装置が開示されている。そして、この半導体装置の製造工程の説明において、バルク領域にＬＯＣＯＳ膜（５）を形成する工程、ＳＯＩ領域の半導体基板（１）にＳＯＩ構造を形成する工程、およびその一部がＳＯＩ領域とバルク領域の境界に跨るトレンチ溝（ｈ１）に埋め込まれた支持体（６１）を成膜する工程が開示されている（［００１７］〜［００２９］段落、図６参照）。
【０００７】
なお、本欄において、（括弧）内は、各特許文献に記載の符号等を示す。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１４７２９７号公報
【特許文献２】特開２００７−３０５９４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者は、上記ＳＯＩ−ＭＩＳＦＥＴとバルクＭＩＳＦＥＴとを混載した半導体装置の研究開発に従事している。
【００１０】
上記半導体装置について検討いたところ、ＳＯＩ−ＭＩＳＦＥＴの形成領域において、リーク電流の増加などの半導体装置の特性の劣化が生じているものが確認された。このように、ＳＯＩ基板を用いた半導体装置について更なる改善の余地があることが判明した。
【００１１】
上記目的およびその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願において開示される代表的な実施の形態に示される半導体装置の製造方法は、第１領域の第１溝に埋め込まれた絶縁膜および第２領域の第２溝に埋め込まれた絶縁膜のうち、第２溝に埋め込まれた絶縁膜の上部を後退させ、第１溝の絶縁膜の上面より第２溝の絶縁膜の上面を低く形成する。その後、第１領域および第２領域にＭＩＳＦＥＴなどの素子を形成する。
【発明の効果】
【００１４】
本願において開示される以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、半導体装置の特性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１の半導体装置の製造工程を示す断面図である。
【図２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１に続く製造工程を示す断面図である。
【図３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２に続く製造工程を示す断面図である。
【図４】実施の形態１の半導体装置の製造工程を示す断面図であって、図３に続く製造工程を示す断面図である。
【図５】実施の形態１の半導体装置の製造工程を示す断面図であって、図４に続く製造工程を示す断面図である。
【図６】実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。
【図７】実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。
【図８】実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。
【図９】実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。
【図１０】実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。
【図１１】実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。
【図１２】実施の形態１の半導体装置の製造工程を示す断面図であって、図１１に続く製造工程を示す断面図である。
【図１３】実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。
【図１４】実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。
【図１５】実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。
【図１６】実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。
【図１７】実施の形態１の半導体装置の製造工程を示す断面図であって、図１６に続く製造工程を示す断面図である。
【図１８】実施の形態１の半導体装置の製造工程を示す断面図であって、図１７に続く製造工程を示す断面図である。
【図１９】実施の形態１の半導体装置の製造工程を示す断面図であって、図１８に続く製造工程を示す断面図である。
【図２０】実施の形態１の半導体装置の製造工程を示す断面図であって、図１９に続く製造工程を示す断面図である。
【図２１】実施の形態１の半導体装置の製造工程を示す断面図であって、図２０に続く製造工程を示す断面図である。
【図２２】実施の形態１の半導体装置の製造工程を示す断面図であって、図２１に続く製造工程を示す断面図である。
【図２３】実施の形態１の半導体装置の製造工程を示す断面図であって、図２２に続く製造工程を示す断面図である。
【図２４】実施の形態１の半導体装置の製造工程を示す断面図であって、図２３に続く製造工程を示す断面図である。
【図２５】実施の形態１の半導体装置の製造工程を示す断面図であって、図２４に続く製造工程を示す断面図である。
【図２６】実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す断面図である。
【図２７】実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す断面図である。
【図２８】実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す断面図である。
【図２９】実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す断面図である。
【図３０】（Ａ）および（Ｂ）は、実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す断面図である。
【図３１】（Ａ）は、実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す平面図であり、（Ｂ）は、断面図である。
【図３２】（Ａ）は、本発明者が検討した比較例の半導体装置の断面写真であり、（Ｂ）は、断面写真を模写した断面図である。
【図３３】実施の形態２の半導体装置の製造工程を示す断面図である。
【図３４】実施の形態２の半導体装置の製造工程を示す断面図であって、図３３に続く製造工程を示す断面図である。
【図３５】実施の形態２の半導体装置の製造工程を示す断面図であって、図３４に続く製造工程を示す断面図である。
【図３６】実施の形態２の半導体装置の製造工程を示す断面図であって、図３５に続く製造工程を示す断面図である。
【図３７】実施の形態２の半導体装置の製造工程を示す断面図であって、図３６に続く製造工程を示す断面図である。
【図３８】実施の形態２の半導体装置の製造工程を示す断面図であって、図３７に続く製造工程を示す断面図である。
【図３９】実施の形態２の半導体装置の製造工程を示す断面図であって、図３８に続く製造工程を示す断面図である。
【図４０】実施の形態２の半導体装置の製造工程を示す断面図であって、図３９に続く製造工程を示す断面図である。
【図４１】実施の形態２の半導体装置の製造工程を示す断面図であって、図４０に続く製造工程を示す断面図である。
【図４２】実施の形態２の半導体装置の製造工程を示す断面図であって、図４１に続く製造工程を示す断面図である。
【図４３】実施の形態２の半導体装置の製造工程を示す断面図であって、図４２に続く製造工程を示す断面図である。
【図４４】実施の形態２の半導体装置の製造工程を示す断面図であって、図４３に続く製造工程を示す断面図である。
【図４５】実施の形態２の半導体装置の製造工程を示す断面図であって、図４４に続く製造工程を示す断面図である。
【図４６】実施の形態２の半導体装置の製造工程を示す断面図であって、図４５に続く製造工程を示す断面図である。
【図４７】実施の形態３の第１例の半導体装置の製造工程を示す断面図である。
【図４８】実施の形態３の第１例の半導体装置の製造工程を示す断面図であって、図４７に続く製造工程を示す断面図である。
【図４９】実施の形態３の第２例の半導体装置の製造工程を示す断面図である。
【図５０】実施の形態３の第３例の半導体装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００１８】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１９】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２０】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。
【００２１】
（実施の形態１）
［構造説明］
図１〜図２５は、本実施の形態の半導体装置の製造工程を示す断面図である。まず、本実施の形態の半導体装置の製造工程を示す断面図の一つである図２３を参照しながら本実施の形態の半導体装置の構成について説明する。
【００２２】
図２３に示すように、本実施の形態の半導体装置は、ＳＯＩ基板ＳＵＢのＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）と、バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）とを有する。低耐圧ＭＩＳＦＥＴ（ＬＴ）は、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成され、高耐圧ＭＩＳＦＥＴ（ＨＴ）は、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される。ここでは、ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）として、ｎチャネル型ＭＩＳＦＥＴを例示しているが、各領域（ＳＡ、ＬＡ、ＨＡ）にｐチャネル型ＭＩＳＦＥＴ、または、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい。
【００２３】
ＳＯＩ領域ＳＡには、支持基板Ｓ上に絶縁層ＢＯＸを介してシリコン層（ＳＯＩ層、半導体層ともいう）ＳＲが配置されている。このシリコン層ＳＲの主表面に、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）が形成されている。
【００２４】
バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが形成されていない。よって、この支持基板Ｓの主表面に、低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）が形成されている。
【００２５】
ここで、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、例えば、ロジック回路またはＳＲＡＭ（Static Random Access Memory、スタティックランダムアクセスメモリ）などに用いられ、比較的、低圧の電位により駆動されるＭＩＳＦＥＴである。特に、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、高速動作が可能で、低消費電力であるため、このような要求が高いロジック回路またはＳＲＡＭなどに用いられる。
【００２６】
また、バルク領域ＢＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）は、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。このうち、低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）は、比較的、低圧の電位（例えば、１．８Ｖ程度）により駆動されるＭＩＳＦＥＴである。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される高耐圧ＭＩＳＦＥＴ（ＨＴ）は、比較的、高圧の電位（例えば、３．３Ｖ程度）により駆動されるＭＩＳＦＥＴである。
【００２７】
ＳＯＩ基板ＳＵＢの支持基板Ｓは、例えば、ｐ型のＳｉ（シリコン）からなる半導体基板である。また、絶縁層ＢＯＸは、例えば、酸化シリコン膜よりなる。また、この絶縁層ＢＯＸ上には、半導体層として、例えば、１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなるシリコン層ＳＲが配置されている。
【００２８】
前述したように、バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが除去されている。
【００２９】
また、ＳＯＩ領域ＳＡ、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡのそれぞれの境界には、素子分離絶縁膜ＳＴＩが配置されている。この素子分離絶縁膜ＳＴＩは、例えば、素子分離溝Ｔに埋め込まれた酸化シリコン膜などの絶縁膜よりなる。また、ＳＯＩ領域ＳＡにおいて、素子分離絶縁膜ＳＴＩの上面は、シリコン層ＳＲの上面よりも高い領域に位置し、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの上面は、支持基板Ｓの上面よりも高い領域に位置している。また、素子分離絶縁膜ＳＴＩの底面は、絶縁層ＢＯＸの底面より深い領域であって、支持基板Ｓの途中の深さまで達している。
【００３０】
ＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、シリコン層ＳＲ上にゲート絶縁膜ＧＩａを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側のシリコン層ＳＲ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。
【００３１】
なお、本実施の形態においては、ｎ型の低濃度不純物領域ＮＭ上にエピタキシャル層ＥＰが形成され、ｎ型の高濃度不純物領域ＮＰは、ｎ型の不純物（例えば燐（Ｐ）や砒素（Ａｓ））を含有するエピタキシャル層ＥＰおよびシリコン層ＳＲよりなる。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高い。なお、ｎ型の高濃度不純物領域ＮＰを、ｎ型の不純物を含有するエピタキシャル層ＥＰのみで構成してもよい。この場合、シリコン層ＳＲには、ｎ型の低濃度不純物領域ＮＭのみが形成される。
【００３２】
バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）は、支持基板Ｓ上にゲート絶縁膜ＧＩｂを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の支持基板Ｓ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高く、その底面は、ｎ型の低濃度不純物領域ＮＭの底面よりも深い位置に位置する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。
【００３３】
バルク領域ＢＡに形成された高耐圧ＭＩＳＦＥＴ（ＨＴ）は、支持基板Ｓ上にゲート絶縁膜ＧＩｃを介して形成されたゲート電極ＧＥと、ゲート電極ＧＥの両側の支持基板Ｓ中に形成されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ構造のソース、ドレイン領域である。よって、ソース、ドレイン領域は、ゲート電極ＧＥに対して自己整合的に形成されたｎ型の低濃度不純物領域ＮＭと、ゲート電極ＧＥおよびその側壁のサイドウォール膜ＳＷの合成体に対して自己整合的に形成されたｎ型の高濃度不純物領域ＮＰとを有する。ｎ型の高濃度不純物領域ＮＰは、ｎ型の低濃度不純物領域ＮＭより不純物濃度が高く、その底面は、ｎ型の低濃度不純物領域ＮＭの底面よりも深い位置に位置する。ソース、ドレイン領域間、即ち、ゲート電極ＧＥの両側のｎ型の低濃度不純物領域ＮＭ間がチャネル形成領域となる。
【００３４】
ここで、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃの膜厚は、低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂの膜厚より大きく、また、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃの膜厚は、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａの膜厚より大きい。
【００３５】
また、図２５に示すように、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のゲート電極ＧＥおよびソース、ドレイン領域（ここでは、ｎ型の高濃度不純物領域ＮＰ）の上部には金属シリサイド層ＳＩＬが形成されている。また、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上には、層間絶縁膜ＩＬ１を介して配線Ｍ１が形成されている。この配線Ｍ１と上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のソース、ドレイン領域上の金属シリサイド層ＳＩＬとは、層間絶縁膜ＩＬ１中に形成されたプラグＰ１を介して接続されている。
【００３６】
［製法説明］
次いで、図１〜図２５を参照しながら本実施の形態の半導体装置の製造工程を説明する。
【００３７】
図１に示すように、基板として、例えば、ＳＯＩ基板ＳＵＢを準備する。ＳＯＩ基板ＳＵＢは、支持基板（半導体基板ともいう）Ｓと、この支持基板Ｓ上に形成された絶縁層（埋め込み絶縁層ともいう）ＢＯＸと、絶縁層ＢＯＸ上に形成されたシリコン層（半導体層、半導体膜、薄膜半導体膜、薄膜半導体領域ともいう）ＳＲとから構成されている。支持基板Ｓは、例えば、ｐ型の単結晶シリコン基板である。絶縁層ＢＯＸは、例えば膜厚１０〜２０ｎｍ程度の酸化シリコン膜である。シリコン層ＳＲは、例えば、１〜１０Ωｃｍ程度の抵抗を有する膜厚１０〜２０ｎｍ程度の単結晶シリコンからなる。
【００３８】
このＳＯＩ基板ＳＵＢの形成方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。Ｓｉからなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に絶縁層ＢＯＸを形成する。この場合、絶縁層ＢＯＸ上に残存するＳｉの薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の半導体基板が支持基板Ｓとなる。また、貼り合わせ法によりＳＯＩ基板ＳＵＢを形成してもよい。例えば、Ｓｉからなる第１半導体基板の表面を酸化し、絶縁層ＢＯＸを形成した後、Ｓｉからなる第２半導体基板を高温下で圧着することにより貼り合わせる。この後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＯＸ上に残存する第２半導体基板の薄膜がシリコン層ＳＲとなり、絶縁層ＢＯＸ下の第１半導体基板が支持基板Ｓとなる。
【００３９】
このＳＯＩ基板ＳＵＢは、ＳＯＩ領域ＳＡおよびバルク領域ＢＡを有する。また、バルク領域ＢＡは、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡを有する。
【００４０】
次いで、図２〜図６に示すように、ＳＯＩ基板ＳＵＢのシリコン層ＳＲ中に素子分離絶縁膜ＳＴＩを形成する。この素子分離絶縁膜は、ＳＴＩ（shallow trench isolation）法を用いて形成される。
【００４１】
図２に示すように、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）上に、薄いパッド酸化膜Ｐａｄを熱酸化により形成する。このパッド酸化膜Ｐａｄを、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）とハードマスクとの間に形成することにより、これらを直接積層させる場合と比較し、積層膜のストレスを緩和することができる。次いで、このパッド酸化膜Ｐａｄ上に、ハードマスク膜として例えば窒化シリコン膜ＳＮをＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積する。
【００４２】
次いで、図３に示すように、フォトリソグラフィ技術を使用して、窒化シリコン膜ＳＮ上に、素子分離絶縁膜ＳＴＩの形成領域を開口したフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、窒化シリコン膜ＳＮおよびパッド酸化膜Ｐａｄをエッチングする。フォトリソグラフィ技術とは、被エッチング膜（ここでは、窒化シリコン膜ＳＮ等）上にフォトレジスト膜を形成し、当該フォトレジスト膜を露光・現像することにより所望の形状のフォトレジスト膜（マスク膜）を形成する技術をいう。このフォトレジスト膜（マスク膜）をマスクとして、被エッチング膜をエッチングすることで、所望の形状の被エッチング膜を得ることができる。フォトレジスト膜（マスク膜）は、この後、除去される。このフォトレジスト膜を形成からフォトレジスト膜を形成の除去までの一連の工程をパターニングと呼ぶことがある。
【００４３】
次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去する。これにより、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）上に、素子分離絶縁膜ＳＴＩの形成領域を開口した窒化シリコン膜ＳＮおよびパッド酸化膜Ｐａｄの積層膜が形成される。
【００４４】
次いで、図４に示すように、窒化シリコン膜ＳＮをマスクとして、シリコン層ＳＲ、絶縁層ＢＯＸおよび支持基板Ｓの一部をエッチングすることにより素子分離溝Ｔを形成する。このように、素子分離溝Ｔは、シリコン層ＳＲおよび絶縁層ＢＯＸを貫通し、支持基板Ｓの途中まで到達する。言い換えれば、素子分離溝Ｔの底部は、絶縁層ＢＯＸの底部（底面）よりも深い位置に位置する。
【００４５】
次いで、図５に示すように、窒化シリコン膜ＳＮ上を含むＳＯＩ基板ＳＵＢ上に、素子分離溝Ｔを埋め込む程度の膜厚で、絶縁膜として例えば酸化シリコン膜ＳＯをＣＶＤ法などを用いて堆積する。
【００４６】
次いで、図６に示すように、素子分離溝Ｔ以外の酸化シリコン膜ＳＯを、窒化シリコン膜ＳＮが露出するまでＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法やエッチバック法などを用いて除去する。これにより、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成することができる。この素子分離絶縁膜ＳＴＩは、ＳＯＩ領域ＳＡやバルク領域ＢＡに形成される各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）間の干渉を防止するために形成される。
【００４７】
次いで、図７および図８に示すように、窒化シリコン膜ＳＮをマスクとして素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面位置を調整する（ＳＴＩの高さ調整工程）。
【００４８】
後述するように、バルク領域ＢＡにおいては、シリコン層ＳＲと絶縁層ＢＯＸとが除去されるため、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの表面と支持基板Ｓの表面との間に高低差が生じてしまう。つまり、図６に示す工程の時点で、素子分離絶縁膜ＳＴＩの表面は、窒化シリコン膜ＳＮおよびパッド酸化膜Ｐａｄの膜厚分だけ、シリコン層ＳＲの表面より高く形成されている。この後、さらに、バルク領域ＢＡにおいて、シリコン層ＳＲと絶縁層ＢＯＸとが除去されると、素子分離絶縁膜ＳＴＩの表面と支持基板Ｓの表面との間に高低差が生じてしまう。このような高低差が生じると、素子分離絶縁膜ＳＴＩと支持基板Ｓとの段差部（角部ともいう）において、ＭＩＳＦＥＴなどの素子を構成する各部位（例えば、ゲート電極の形成工程）のエッチングの際にエッチング残渣が生じる。このようなエッチング残渣はパーティクルとなり、ＭＩＳＦＥＴの特性を劣化させる要因となる。
【００４９】
そこで、素子分離絶縁膜ＳＴＩの表面と支持基板Ｓの表面との間の高低差を緩和するため、あらかじめ、素子分離絶縁膜ＳＴＩの表面を後退させておく必要がある。この後退量は、以降の工程による素子分離絶縁膜ＳＴＩの膜減りを考慮し、調整する必要がある。即ち、追って詳細に説明するように、ＭＩＳＦＥＴなどの半導体素子の形成工程においては、絶縁膜（例えば、酸化シリコン膜）の成膜およびエッチング工程が存在する。このような、工程において素子分離絶縁膜ＳＴＩが露出している場合には、素子分離絶縁膜ＳＴＩの表面もエッチングされ、徐々に後退する。このようなＭＩＳＦＥＴなどの半導体素子の形成工程時における後退量（Ｔｍ）を考慮し、ＳＴＩの高さ調整工程における後退量を設定しておく。ここでは、その後退量をＴ１とする。
【００５０】
さらに、本実施の形態においては、図７に示すように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面を後退させず、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面のみ後退させている。
【００５１】
即ち、図７に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ１を形成する。次いで、このフォトレジスト膜ＰＲ１をマスクに、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面を後退量Ｔ１だけエッチングする（ＳＴＩの高さ調整工程）。
【００５２】
次いで、図８に示すように、上記フォトレジスト膜ＰＲ１をアッシング処理などにより除去する。その結果、図８に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ１だけ低い位置に位置する。なお、この時点のＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面の高さを基準点Ｔ０とする。
【００５３】
次いで、図９に示すように、ＳＯＩ基板ＳＵＢ上の窒化シリコン膜ＳＮをエッチングする。この際、窒化シリコン膜ＳＮと酸化シリコン膜ＳＯのエッチング選択比が大きい条件でエッチングすることにより、酸化シリコン膜ＳＯの膜減りを小さくすることができる。また、この際、ＳＯＩ領域ＳＡとバルク領域ＢＡとは同じエッチング条件下に晒されるため、図９に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面とバルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面との後退量Ｔ１に対応する高低差は維持される。
【００５４】
次いで、図１０に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ２を形成する。次いで、このフォトレジスト膜ＰＲ２をマスクに、バルク領域ＢＡのパッド酸化膜Ｐａｄをエッチングする。この際、バルク領域ＢＡにおいては、酸化シリコン膜ＳＯで構成される素子分離絶縁膜ＳＴＩの表面も、パッド酸化膜Ｐａｄの膜厚に対応する分だけ後退する。この際の後退量をＴ２とする。
【００５５】
次いで、図１１に示すように、上記フォトレジスト膜ＰＲ２をアッシング処理などにより除去する。その結果、図１１に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ１とＴ２の和（Ｔ１+Ｔ２）だけ低い位置に位置する。
【００５６】
次いで、図１２に示すように、閾値調整用の不純物を注入する。ＳＯＩ領域ＳＡにおいては、絶縁層ＢＯＸの下部の支持基板Ｓ中にｐ型またはｎ型の不純物をイオン注入する。これにより、絶縁層ＢＯＸの下部に、閾値調整用の不純物領域（図示せず）を形成する。この際、ＳＯＩ領域ＳＡのパッド酸化膜Ｐａｄがスルー絶縁膜として機能する。また、バルク領域ＢＡにおいて、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの支持基板Ｓ中および高耐圧ＭＩＳＦＥＴ形成領域ＨＡの支持基板Ｓ中に、ｐ型またはｎ型の不純物をイオン注入する。この際、バルク領域ＢＡの絶縁層ＢＯＸがスルー絶縁膜として機能する。なお、図１２においては、ＳＯＩ領域ＳＡおよびバルク領域ＢＡ（低耐圧ＭＩＳＦＥＴ形成領域ＬＡ、高耐圧ＭＩＳＦＥＴ形成領域ＨＡ）の全域に不純物をイオン注入する様子を図示しているが、領域毎に不純物を注入してもよい。例えば、注入する不純物の濃度や注入エネルギーを変えて、領域毎に不純物を注入してもよい。
【００５７】
次いで、図１３に示すように、閾値調整用の不純物の注入（チャネルインプラともいう）の際、スルー絶縁膜として用いたＳＯＩ領域ＳＡのパッド酸化膜Ｐａｄおよびバルク領域ＢＡの絶縁層ＢＯＸをエッチングする。この際、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面が、パッド酸化膜Ｐａｄおよび絶縁層ＢＯＸのうち、厚い方の膜の膜厚に対応する分だけ後退する。この際の後退量をＴ３とする。その結果、図１３に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１とＴ２とＴ３の和（Ｔ１+Ｔ２+Ｔ３）だけ低い位置に位置する。
【００５８】
次いで、図１４〜図１９に示すように、ＳＯＩ領域ＳＡやバルク領域ＢＡに形成される各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のゲート絶縁膜（ＧＩａ〜ＧＩｃ）を形成する。まず、図１４に示すように、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃとなる熱酸化膜ＯＸｃを形成する。例えば、ＳＯＩ領域ＳＡおよびバルク領域ＢＡから露出しているシリコン層ＳＲおよび支持基板Ｓの表面を熱酸化することにより、膜厚５〜１０ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｃを形成する。
【００５９】
次いで、図１５に示すように、ＳＯＩ基板ＳＵＢ上に低耐圧ＭＩＳＦＥＴ形成領域ＬＡを開口したフォトレジスト膜ＰＲ３を形成する。次いで、このフォトレジスト膜ＰＲ３をマスクに、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの熱酸化膜ＯＸｃをエッチングする。この際、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ４とする。その結果、図１５に示す時点においては、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１とＴ２とＴ３とＴ４の和（Ｔ１+Ｔ２+Ｔ３+Ｔ４）だけ低い位置に位置する。
【００６０】
次いで、図１６に示すように、上記フォトレジスト膜ＰＲ３をアッシング処理などにより除去し、低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂとなる熱酸化膜ＯＸｂを形成する。例えば、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの支持基板Ｓの表面を熱酸化することにより、膜厚２〜４ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｂを形成する。
【００６１】
次いで、図１７に示すように、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ４を形成する。次いで、図１８に示すように、このフォトレジスト膜ＰＲ４をマスクに、ＳＯＩ領域ＳＡの熱酸化膜ＯＸｃをエッチングする。この際、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ５とする。その結果、図１８に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ３とＴ５の和（Ｔ３+Ｔ５）だけ低くなる。次いで、上記フォトレジスト膜ＰＲ４をアッシング処理などにより除去する。
【００６２】
次いで、図１９に示すように、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａとなる熱酸化膜ＯＸａを形成する。例えば、ＳＯＩ領域ＳＡのシリコン層ＳＲの表面を熱酸化することにより、膜厚１〜２ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸａを形成する。
【００６３】
以上の工程により、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａとなる熱酸化膜ＯＸａが形成され、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂとなる熱酸化膜ＯＸｂが形成される。また、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃとなる熱酸化膜ＯＸｃが形成される。ここで、熱酸化膜ＯＸｃは、熱酸化膜ＯＸｂより厚い。また、熱酸化膜ＯＸｃは、熱酸化膜ＯＸａより厚い。また、熱酸化膜ＯＸｂは、熱酸化膜ＯＸａと同じ（同程度）か厚い。
【００６４】
次いで、図２０に示すように、ＳＯＩ基板ＳＵＢ上に、ＣＶＤ法などを用いて、導電性膜として、多結晶シリコン膜を形成する。次いで、多結晶シリコン膜上に、ＣＶＤ法などを用いて、窒化シリコン膜ＳＮ２を形成する。次いで、窒化シリコン膜ＳＮ２上にフォトレジスト膜（図示せず）を形成し、露光・現像することによりゲート電極ＧＥの形成領域以外のフォトレジスト膜を除去する。次いで、上記フォトレジスト膜をマスクとして窒化シリコン膜ＳＮ２をエッチングする。次いで、上記フォトレジスト膜（図示せず）をアッシング処理などにより除去し、窒化シリコン膜ＳＮ２をマスクとして、多結晶シリコン膜をエッチングすることにより、ＳＯＩ領域ＳＡ、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよびバルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡにゲート電極ＧＥを形成する。この際、各領域（ＳＡ、ＬＡ、ＨＡ）において、ゲート電極ＧＥの両側から露出するゲート絶縁膜（ＧＩａ、ＧＩｂ、ＧＩｃ）は除去される。よって、このゲート絶縁膜（ＧＩａ、ＧＩｂ、ＧＩｃ）の除去時において、各領域（ＳＡ、ＬＡ、ＨＡ）の素子分離絶縁膜ＳＴＩの表面は、各熱酸化膜（ＯＸａ、ＯＸｂ、ＯＸｃ）のうち、一番厚い膜である熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ６とする。
【００６５】
その結果、図２０に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ３、Ｔ５およびＴ６の和（Ｔ３+Ｔ５+Ｔ６）だけ低い位置に位置する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、Ｔ４およびＴ６の和（Ｔ１+Ｔ２+Ｔ３+Ｔ４+Ｔ６）だけ低い位置に位置する。また、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、およびＴ６の和（Ｔ１+Ｔ２+Ｔ３+Ｔ６）だけ低い位置に位置する。
【００６６】
次いで、図２１〜図２３に示すように、ゲート電極ＧＥの両側のシリコン層ＳＲまたは支持基板Ｓ中にＬＤＤ構造のソース、ドレイン領域を形成する。
【００６７】
まず、図２１に示すように、ＳＯＩ領域ＳＡのゲート電極ＧＥの両側のシリコン層ＳＲに、ｎ型の低濃度不純物領域ＮＭを形成する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡのゲート電極ＧＥの両側の支持基板Ｓおよびバルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡのゲート電極ＧＥの両側の支持基板Ｓに、ｎ型の低濃度不純物領域ＮＭを形成する。このｎ型の低濃度不純物領域ＮＭは、ゲート電極ＧＥ（上部の窒化シリコン膜ＳＮ２を含む）をマスクとして、イオン注入法により、各領域（ＳＡ、ＬＡ、ＨＡ）にｎ型不純物を導入することにより形成する。
【００６８】
次いで、図２２に示すように、ゲート電極ＧＥの両側の側壁に、サイドウォール膜ＳＷを形成する。例えば、酸化シリコン膜などよりなる絶縁膜をＣＶＤ法でゲート電極ＧＥの上部を含むＳＯＩ基板ＳＵＢ上に堆積した後、異方性エッチングを施し、ゲート電極ＧＥの側壁に絶縁膜をサイドウォール膜ＳＷとして残存させる。
【００６９】
次いで、バルク領域ＢＡを酸化シリコン膜などのマスク膜（図示せず）で覆い、このマスク膜から露出したＳＯＩ領域ＳＡのシリコン層ＳＲ、即ち、ｎ型の低濃度不純物領域ＮＭ上に、エピタキシャル成長法を用いて、エピタキシャル層ＥＰを形成する。
【００７０】
次いで、図２３に示すように、ＳＯＩ領域ＳＡにおいて、ゲート電極ＧＥおよびサイドウォール膜ＳＷの合成体の両側のエピタキシャル層ＥＰ中に、ｎ型の高濃度不純物領域ＮＰを形成する。例えば、ゲート電極ＧＥ（上部の窒化シリコン膜ＳＮ２を含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｎ型不純物を導入することによりｎ型の高濃度不純物領域ＮＰを形成する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡにおいて、各領域のゲート電極ＧＥおよびサイドウォール膜ＳＷの合成体の両側の支持基板Ｓに、ｎ型の高濃度不純物領域ＮＰを形成する。例えば、ゲート電極ＧＥ（上部の窒化シリコン膜ＳＮ２を含む）およびサイドウォール膜ＳＷの合成体をマスクとして、イオン注入法により、ｎ型不純物を導入することによりｎ型の高濃度不純物領域ＮＰを形成する。
【００７１】
以上の工程により、ｎ型の低濃度不純物領域ＮＭとｎ型の高濃度不純物領域ＮＰとからなるＬＤＤ構造のソース・ドレイン領域を有するＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）を形成することができる。
【００７２】
図２３に示す時点においては、ゲート電極ＧＥの両側の熱酸化膜（ＯＸａ、ＯＸｂ、ＯＸｃ）の除去工程以降の工程において、素子分離絶縁膜ＳＴＩの表面が後退している、この後退量をＴ７とする。例えば、サイドウォール膜ＳＷを形成時のエッチング工程や、エピタキシャル層ＥＰ形成前の酸化シリコン膜などからなるマスク膜（図示せず）のエッチング工程の際などに、各領域の素子分離絶縁膜ＳＴＩの表面が後退し得る。
【００７３】
よって、図２３に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ３、Ｔ５、Ｔ６およびＴ７の和（Ｔ３+Ｔ５+Ｔ６+Ｔ７）だけ低い位置に位置する。また、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ６およびＴ７の和（Ｔ１+Ｔ２+Ｔ３+Ｔ４+Ｔ６+Ｔ７）だけ低い位置に位置する。また、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より、後退量Ｔ１、Ｔ２、Ｔ３、Ｔ６およびＴ７の和（Ｔ１+Ｔ２+Ｔ３+Ｔ６+Ｔ７）だけ低い位置に位置する。
【００７４】
次いで図２４に示すように、ゲート電極ＧＥおよびｎ型の高濃度不純物領域ＮＰ上に、サリサイド（Salicide：Self Aligned Silicide）技術により、金属シリサイド層ＳＩＬを形成する。ここでは、金属シリサイド層ＳＩＬとして、ニッケルシリサイド膜を形成する。まず、ゲート電極ＧＥ上の窒化シリコン膜ＳＮ２を除去した後、各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上にニッケル（Ｎｉ）膜などの金属膜を形成し熱処理を施す。これにより、ゲート電極ＧＥとＮｉ膜およびｎ型の高濃度不純物領域ＮＰとＮｉ膜との接触領域において、シリサイド化反応を生じさせる。その後、未反応のＮｉ膜を除去することにより、ニッケルシリサイド膜を形成する。
【００７５】
次いで、図２５に示すように、ＳＯＩ基板ＳＵＢ上に、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する。まず、各ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上に層間絶縁膜ＩＬ１として薄い窒化シリコン膜と酸化シリコン膜との積層膜を形成する。
【００７６】
次いで、層間絶縁膜ＩＬ１をパターニングすることによりコンタクトホールを形成する。次いで、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に導電性膜として、バリア膜（図示せず）と金属膜との積層膜を堆積する。次いで、堆積した導電性膜のうち、コンタクトホール以外の導電性膜をＣＭＰ法などを用いて除去し、コンタクトホール内に導電性膜を埋め込むことにより、プラグＰ１を形成する。次いで、プラグＰ１上を含む層間絶縁膜ＩＬ１上に、Ａｌ（アルミニウム）などの導電性膜を堆積し、パターニングすることにより配線Ｍ１を形成する。なお、配線Ｍ１をダマシン配線としてもよい。即ち、配線溝を有する絶縁膜の配線溝中に導電性膜を埋め込むことにより配線Ｍ１を形成してもよい。この後さらに、層間絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線を形成してもよい。
【００７７】
このように、本実施の形態においては、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さと、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さとを個別に調整したので（図７参照）、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さが低くなりすぎることがなく、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を向上させることができる。
【００７８】
図２６〜図２８は、本実施の形態の比較例の半導体装置の製造工程を示す断面図である。図２６に示すように、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さと、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さとを同じように調整した場合、図７に対応する工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩも、Ｔ１だけ後退することとなる。この後、実施の形態１と同様の工程を経た場合、図２０に対応する工程においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩは、基準点Ｔ０より、後退量Ｔ１、Ｔ３、Ｔ５およびＴ６の和（Ｔ１+Ｔ３+Ｔ５+Ｔ６）だけ低い位置に位置する（図２７）。この後、さらに、ゲート電極ＧＥの両側の熱酸化膜（ＯＸａ、ＯＸｂ、ＯＸｃ）の除去工程以降の後退量Ｔ７や他のオーバーエッチング量を加味すると、図２８に示すように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面が、シリコン層ＳＲの表面よりかなり低くなる場合がある（図２８）。
【００７９】
さらに、図２９に示すように、素子分離絶縁膜ＳＴＩとシリコン層ＳＲの境界においては、窪み（ｄｉｖｏｔ）ＤＩＶが生じやすい。また、一度窪みＤＩＶが形成されると、エッチング面積が大きくなるためさらに加速的にエッチングが進行し、窪みＤＩＶの深さが益々深くなる。この窪みＤＩＶの大きさは、素子分離絶縁膜ＳＴＩの後退量が大きいほど大きくなる。図２９、図３０（Ａ）および（Ｂ）は、本実施の形態の比較例の半導体装置のＳＯＩ領域の構成例を示す断面図である。図３１（Ａ）は、実施の形態１の比較例の半導体装置のＳＯＩ領域の構成例を示す平面図であり、（Ｂ）は、断面図である。
【００８０】
このような窪みＤＩＶが形成されると、図３０（Ａ）に示すように、プラグＰ１が窪みＤＩＶ上に形成された場合、プラグＰ１と支持基板Ｓとの距離、即ち、これらの間に位置する絶縁部（ＳＴＩ、ＢＯＸ）が薄くなる。その結果、リーク電流の増加や耐圧の劣化が生じ得る。
【００８１】
さらに、図３０（Ｂ）に示すように、窪みＤＩＶの側壁から露出したシリコン層ＳＲからエピタキシャル層ＥＰが成長した場合、エピタキシャル層ＥＰと支持基板Ｓとの距離、即ち、これらの間に位置する絶縁部（ＳＴＩ、ＢＯＸ）が薄くなる。その結果、リーク電流の増加や耐圧の劣化が生じ得る。
【００８２】
また、図３１（Ａ）の平面図に示すように、窪みＤＩＶは、素子分離絶縁膜ＳＴＩで囲まれたシリコン層ＳＲの周囲に沿って生じる。よって、図３１（Ａ）のＢ−Ｂ断面においては、図３１（Ｂ）に示すように、窪みＤＩＶ上をゲート電極ＧＥが横切ることとなる。このように、窪みＤＩＶの内部にゲート電極ＧＥが入り込んだ場合には、ゲート電極ＧＥと支持基板Ｓとの距離、即ち、これらの間に位置する絶縁部（ＳＴＩ、ＢＯＸ）が薄くなる。その結果、リーク電流の増加や耐圧の劣化が生じ得る。なお、図３０（Ａ）および（Ｂ）に示す断面図は、図３１（Ａ）のＡ−Ａ断面に対応する。
【００８３】
図３２（Ａ）は、本発明者が検討した比較例の半導体装置の断面写真であり、図３２（Ｂ）は、断面写真を模写した断面図である。図３２（Ａ）および（Ｂ）に示す比較例の半導体装置は、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さと、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さとを同じように調整した場合の半導体装置である。この場合においては、図３２（Ａ）および（Ｂ）に示すように、ＳＯＩ領域において、シリコン層ＳＲと素子分離絶縁膜ＳＴＩとの境界部において、窪みＤＩＶが形成され、さらに、その内部にゲート電極ＧＥが落ち込んで形成されているものが確認されている。
【００８４】
これに対し、本実施の形態によれば、ＳＴＩの高さ調整工程において、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さが、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの高さより高くなるように調整している（図７参照）。これにより、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さが低くなりすぎることがなく、また、シリコン層ＳＲと素子分離絶縁膜ＳＴＩとの境界部における窪みＤＩＶの深さを軽減することができる。これにより、マスクずれなどにより、プラグＰ１が窪みＤＩＶ上に形成された場合であっても、プラグＰ１と支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。また、エピタキシャル層ＥＰと支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。このように、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を向上させることができる。
【００８５】
なお、上記実施の形態においては、説明を簡単にするため、素子分離絶縁膜ＳＴＩの表面の後退量（Ｔ１〜Ｔ７）を、各種膜の膜厚に対応する分などとして明示したが、実デバイスにおいては、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ１〜Ｔ７以外の後退量も含まれる。例えば、各種膜のエッチングの際には、エッチング対象の膜を完全に除去するため、オーバーエッチングが行われる。また、酸化シリコン膜以外の膜のエッチング工程や洗浄工程においても、素子分離絶縁膜ＳＴＩの表面がエッチングされ得る。このように、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ１〜Ｔ７より大きくなり得る。
【００８６】
（実施の形態２）
［構造説明］
図３３〜図４６は、本実施の形態の半導体装置の製造工程を示す断面図である。まず、本実施の形態の半導体装置の製造工程を示す断面図の最終工程図である図４６を参照しながら本実施の形態の半導体装置の構成について説明する。
【００８７】
図４６に示すように、本実施の形態の半導体装置は、ＳＯＩ基板ＳＵＢのＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）と、バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）とを有する。低耐圧ＭＩＳＦＥＴ（ＬＴ）は、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成され、高耐圧ＭＩＳＦＥＴ（ＨＴ）は、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される。ここでは、ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）として、ｎチャネル型ＭＩＳＦＥＴを例示しているが、各領域（ＳＡ、ＬＡ、ＨＡ）にｐチャネル型ＭＩＳＦＥＴ、または、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴの双方を形成してもよい。
【００８８】
ＳＯＩ領域ＳＡには、支持基板Ｓ上に絶縁層ＢＯＸを介してシリコン層（ＳＯＩ層、半導体層ともいう）ＳＲが配置されている。このシリコン層ＳＲの主表面に、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）が形成されている。
【００８９】
バルク領域ＢＡは、支持基板Ｓ上の絶縁層ＢＯＸおよびシリコン層ＳＲが形成されていない。よって、この支持基板Ｓの主表面に、低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）が形成されている。
【００９０】
ここで、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、例えば、ロジック回路またはＳＲＡＭなどに用いられ、比較的、低圧の電位により駆動されるＭＩＳＦＥＴである。特に、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）は、高速動作が可能で、低消費電力であるため、このような要求が高いロジック回路またはＳＲＡＭなどに用いられる。
【００９１】
また、バルク領域ＢＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）および高耐圧ＭＩＳＦＥＴ（ＨＴ）は、例えば、入出力回路（Ｉ／Ｏ回路ともいう）などに用いられる。このうち、低耐圧ＭＩＳＦＥＴ形成領域ＬＡに形成される低耐圧ＭＩＳＦＥＴ（ＬＴ）は、比較的、低圧の電位（例えば、１．８Ｖ程度）により駆動されるＭＩＳＦＥＴである。また、高耐圧ＭＩＳＦＥＴ形成領域ＨＡに形成される高耐圧ＭＩＳＦＥＴ（ＨＴ）は、比較的、高圧の電位（例えば、３．３Ｖ程度）により駆動されるＭＩＳＦＥＴである。
【００９２】
上記ＳＯＩ基板ＳＵＢの構成は、実施の形態１の場合と同様である。また、本実施の形態においても、ＳＯＩ領域ＳＡ、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡのそれぞれの境界には、素子分離絶縁膜ＳＴＩが配置されている。この素子分離絶縁膜ＳＴＩは、例えば、素子分離溝Ｔに埋め込まれた酸化シリコン膜などの絶縁膜よりなる。また、ＳＯＩ領域ＳＡにおいて、素子分離絶縁膜ＳＴＩの上面は、シリコン層ＳＲの上面よりも高い領域に位置し、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの上面は、支持基板Ｓの上面よりも高い領域に位置している。また、素子分離絶縁膜ＳＴＩの底面は、絶縁層ＢＯＸの底面より深い領域であって、支持基板Ｓの途中の深さまで達している。
【００９３】
ＳＯＩ領域ＳＡに形成されたＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）、バルク領域ＢＡに形成された低耐圧ＭＩＳＦＥＴ（ＬＴ）およびバルク領域ＢＡに形成された高耐圧ＭＩＳＦＥＴ（ＨＴ）の構成は、実施の形態１の場合と同様であるため、その詳細な説明を省略する。
【００９４】
また、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のゲート電極ＧＥおよびソース、ドレイン領域（ここでは、ｎ型の高濃度不純物領域ＮＰ）の上部には、実施の形態１と同様に、金属シリサイド層ＳＩＬが形成される（図４６参照）。また、図示は省略するが、上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）上には、層間絶縁膜ＩＬ１を介して配線Ｍ１が形成される。この配線Ｍ１と上記ＭＩＳＦＥＴ（ＳＴ、ＬＴ、ＨＴ）のソース、ドレイン領域上の金属シリサイド層ＳＩＬとは、層間絶縁膜ＩＬ１中に形成されたプラグＰ１を介して接続される（図２５参照）。
【００９５】
［製法説明］
次いで、図３３〜図４６を参照しながら本実施の形態の半導体装置の製造工程を説明する。なお、実施の形態１と同様の工程については、その詳細な説明を省略する。
【００９６】
実施の形態１と同様に、ＳＯＩ基板ＳＵＢを準備する。図３３に示すように、このＳＯＩ基板ＳＵＢは、ＳＯＩ領域ＳＡおよびバルク領域ＢＡを有する。また、バルク領域ＢＡは、低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよび高耐圧ＭＩＳＦＥＴ形成領域ＨＡを有する。
【００９７】
次いで、実施の形態１と同様に、ＳＴＩ法を用いて、ＳＯＩ基板ＳＵＢのシリコン層ＳＲ中に素子分離絶縁膜ＳＴＩを形成する。例えば、ＳＯＩ基板ＳＵＢ（シリコン層ＳＲ）上に、パッド酸化膜Ｐａｄと窒化シリコン膜ＳＮを順次堆積し、これらの膜の積層膜をパターニングすることにより、素子分離絶縁膜ＳＴＩの形成領域を開口した上記積層膜を形成する。次いで、窒化シリコン膜ＳＮをマスクとして、シリコン層ＳＲ、絶縁層ＢＯＸおよび支持基板Ｓの一部をエッチングすることにより素子分離溝Ｔを形成する。次いで、ＳＯＩ基板ＳＵＢ上に、素子分離溝Ｔを埋め込む程度の膜厚で、絶縁膜として例えば酸化シリコン膜ＳＯをＣＶＤ法などを用いて堆積し、素子分離溝Ｔ以外の酸化シリコン膜ＳＯを、化学的機械的研磨法やエッチバック法などを用いて除去する（図３３）。これにより、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成することができる。この時点での素子分離絶縁膜ＳＴＩの表面の位置（高さ）を基準点Ｔ０とする。
【００９８】
次いで、図３４に示すように、ＳＯＩ基板ＳＵＢの窒化シリコン膜ＳＮの表面を熱酸化することにより、熱酸化膜（酸化シリコン膜）ＯＸＭを形成する。これにより、ＳＯＩ領域ＳＡ、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡおよびバルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡの窒化シリコン膜ＳＮ上に熱酸化膜ＯＸＭが形成される。この熱酸化膜ＯＸＭは、窒素を含んだ酸化シリコン膜の場合もある。
【００９９】
次いで、図３５に示すように、バルク領域ＢＡの素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面位置を調整する（ＳＴＩの高さ調整工程）。まず、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ２１を形成する。次いで、このフォトレジスト膜ＰＲ２１をマスクに、バルク領域ＢＡの熱酸化膜（酸化シリコン膜）ＯＸＭを除去する。これにより、バルク領域ＢＡの窒化シリコン膜ＳＮが露出する。次いで、フォトレジスト膜ＰＲ２１およびバルク領域ＢＡの窒化シリコン膜ＳＮをマスクとして、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面を後退量Ｔ２１だけエッチングする（ＳＴＩの高さ調整工程）。その結果、図３５に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は後退し、基準点Ｔ０より後退量Ｔ２１だけ低い位置に位置する。言い換えれば、図３５に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ２１だけ高い位置に位置する。
【０１００】
次いで、図３６に示すように、上記フォトレジスト膜ＰＲ２１をアッシング処理などにより除去する。次いで、ＳＯＩ基板ＳＵＢ上の窒化シリコン膜ＳＮをエッチングする。この際、ＳＯＩ領域ＳＡは、熱酸化膜（酸化シリコン膜）ＯＸＭで覆われているため、バルク領域ＢＡの窒化シリコン膜ＳＮのみが除去される。これにより、ＳＯＩ領域ＳＡからは熱酸化膜（酸化シリコン膜）ＯＸＭが露出し、バルク領域ＢＡからはパッド酸化膜Ｐａｄが露出する。
【０１０１】
次いで、図３７に示すように、ＳＯＩ領域ＳＡの熱酸化膜（酸化シリコン膜）ＯＸＭおよびバルク領域ＢＡのパッド酸化膜Ｐａｄをエッチングする。これにより、ＳＯＩ領域ＳＡからは窒化シリコン膜ＳＮが露出し、バルク領域ＢＡからはシリコン層ＳＲが露出する。なお、図示は省略するが、このエッチングの際に、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、同様に後退する。
【０１０２】
次いで、図３８に示すように、バルク領域ＢＡのシリコン層ＳＲをエッチングする。この際、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮおよび素子分離絶縁膜ＳＴＩはマスクとなる。
【０１０３】
次いで、図３９に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ２２を形成する。次いで、フォトレジスト膜ＰＲ２２をマスクとしてバルク領域ＢＡの絶縁層ＢＯＸをエッチングする。この際、バルク領域ＢＡにおいては、酸化シリコン膜ＳＯで構成される素子分離絶縁膜ＳＴＩの表面も、絶縁層ＢＯＸの膜厚に対応する分だけ後退する。この際の後退量をＴ２２とする。その結果、図３９に示す時点においては、バルク領域ＢＡの素子分離絶縁膜ＳＴＩの表面は、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ２１とＴ２２の和（Ｔ２１+Ｔ２２）だけ低い位置に位置する。なお、上記フォトレジスト膜ＰＲ２２の形成工程を省略し、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮおよび素子分離絶縁膜ＳＴＩをマスクとしてバルク領域ＢＡの絶縁層ＢＯＸをエッチングしてもよい。この場合、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面も後退量をＴ２２だけ後退することとなる。
【０１０４】
次いで、図４０に示すように、上記フォトレジスト膜ＰＲ２２をアッシング処理などにより除去する。次いで、高耐圧ＭＩＳＦＥＴ（ＨＴ）のゲート絶縁膜ＧＩｃとなる熱酸化膜ＯＸｃを形成する。例えば、バルク領域ＢＡから露出している支持基板Ｓの表面を熱酸化することにより、膜厚５〜１０ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｃを形成する。この際、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮの表面も酸化され、熱酸化膜（酸化シリコン膜）ＯＸｃが形成される。
【０１０５】
次いで、図４１に示すように、ＳＯＩ基板ＳＵＢ上に低耐圧ＭＩＳＦＥＴ形成領域ＬＡを開口したフォトレジスト膜ＰＲ２３を形成する。次いで、このフォトレジスト膜ＰＲ２３をマスクに、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの熱酸化膜ＯＸｃをエッチングする。この際、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ２３とする。その結果、図４１に示す時点においては、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より後退量Ｔ２１とＴ２２とＴ２３の和（Ｔ２１+Ｔ２２+Ｔ２３）だけ低い位置に位置する。言い換えれば、図４１に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面より後退量Ｔ２１とＴ２２とＴ２３の和（Ｔ２１+Ｔ２２+Ｔ２３）だけ低い位置に位置する。
【０１０６】
次いで、図４２に示すように、上記フォトレジスト膜ＰＲ２３をアッシング処理などにより除去し、低耐圧ＭＩＳＦＥＴ（ＬＴ）のゲート絶縁膜ＧＩｂとなる熱酸化膜ＯＸｂを形成する。例えば、低耐圧ＭＩＳＦＥＴ形成領域ＬＡの支持基板Ｓの表面を熱酸化することにより、膜厚２〜４ｎｍ程度の熱酸化膜（酸化シリコン膜）ＯＸｂを形成する。
【０１０７】
次いで、図４３に示すように、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ２４を形成する。次いで、このフォトレジスト膜ＰＲ２４をマスクに、ＳＯＩ領域ＳＡの熱酸化膜ＯＸｃをエッチングする。この際、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、熱酸化膜ＯＸｃの膜厚に対応する分だけ後退する。この際の後退量をＴ２４とする。その結果、図４３に示す時点においては、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面は、基準点Ｔ０より後退量Ｔ２４だけ低くなる。また、この際、図４４に示すように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さ調整を行ってもよい。例えば、オーバーエッチングを行い、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面を後退量Ｔ２５だけエッチングする（ＳＯＩ領域ＳＡのＳＴＩの高さ調整工程）。
【０１０８】
次いで、図４５に示すように、上記フォトレジスト膜ＰＲ２４をアッシング処理などにより除去する。次いで、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮをエッチングする。なお、ＳＯＩ領域ＳＡの窒化シリコン膜ＳＮをエッチングした後、フォトレジスト膜ＰＲ２４を除去してもよい。
【０１０９】
これにより、図４５に示すように、ＳＯＩ領域ＳＡからはパッド酸化膜Ｐａｄが露出し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡからは熱酸化膜ＯＸｂが露出し、高耐圧ＭＩＳＦＥＴ形成領域ＨＡからは熱酸化膜ＯＸｃが露出する。
【０１１０】
ここで、パッド酸化膜Ｐａｄの膜厚をあらかじめＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａの膜厚となるように設定しておけば、ＳＯＩ領域ＳＡのパッド酸化膜ＰａｄをＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）のゲート絶縁膜ＧＩａ（熱酸化膜ＯＸａ）として利用することができる。
【０１１１】
この後、図４６に示すように、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）を形成し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）を形成し、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）を形成する。これらのＭＩＳＦＥＴは、実施の形態１と同様に形成することができる（図１９〜図２３参照）。
【０１１２】
この後、図示は省略するが、実施の形態１と同様に、ＳＯＩ基板ＳＵＢ上に、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する。
【０１１３】
このように、本実施の形態によれば、ＳＯＩ領域ＳＡのシリコン層ＳＲの上方に窒化シリコン膜ＳＮを残存させることで、ＳＯＩ領域ＳＡのシリコン層ＳＲ上に熱酸化膜（酸化シリコン膜）ＯＸｃが形成されることを回避することができる。よって、この熱酸化膜（酸化シリコン膜）ＯＸｃの除去の際にＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの表面が後退することを防止することができる。このように、本実施の形態においても、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの高さを維持することができる。また、これにより、シリコン層ＳＲと素子分離絶縁膜ＳＴＩとの境界部における窪みＤＩＶの深さを軽減することができる。よって、実施の形態１で詳細に説明したように、プラグＰ１と支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。また、エピタキシャル層ＥＰと支持基板Ｓとの間のリーク電流を低減することができ、また、耐圧を向上することができる。このように、ＳＯＩ領域ＳＡに形成されるＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を向上させることができる。
【０１１４】
なお、上記実施の形態においては、説明を簡単にするため、素子分離絶縁膜ＳＴＩの表面の後退量（Ｔ２１〜Ｔ２５）を、各種膜の膜厚に対応する分などとして明示したが、実デバイスにおいては、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ２１〜Ｔ２５以外の後退量も含まれる。例えば、各種膜のエッチングの際には、エッチング対象の膜を完全に除去するため、オーバーエッチングが行われる。また、酸化シリコン膜以外の膜のエッチング工程や洗浄工程においても、素子分離絶縁膜ＳＴＩの表面がエッチングされ得る。このように、素子分離絶縁膜ＳＴＩの表面の後退量は、後退量Ｔ２１〜Ｔ２５より大きくなり得る。
【０１１５】
（実施の形態３）
本実施の形態においては、素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入することにより、素子分離絶縁膜ＳＴＩの後退量を調整する例について説明する。
【０１１６】
（第１例）
図４７および図４８は、本実施の形態の第１例の半導体装置の製造工程を示す断面図である。
【０１１７】
図４７に示すように、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成した後、素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入する。なお、素子分離絶縁膜ＳＴＩは、実施の形態１と同様の工程で形成することができる（図１〜図６参照）。
【０１１８】
ここでは、図４７に示すように、窒化シリコン膜ＳＮをマスクとして、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入する。素子分離絶縁膜ＳＴＩのうち、炭素の注入領域をＳＴＩ（Ｃ）で示す。
【０１１９】
このように、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜中に炭素（Ｃ）が含まれることにより、酸化シリコン膜のエッチング剤に対しエッチングレートが低下する。このため、素子分離絶縁膜ＳＴＩの膜減りを低減することができる。
【０１２０】
次いで、図４８に示すように、実施の形態１と同様に、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にバルク領域ＢＡを開口したフォトレジスト膜ＰＲ１を形成し、このフォトレジスト膜ＰＲ１および窒化シリコン膜ＳＮをマスクとして、素子分離絶縁膜ＳＴＩをエッチングする（ＳＴＩの高さ調整工程）。即ち、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩを構成する酸化シリコン膜ＳＯの表面を後退量Ｔ１だけエッチングする。なお、このエッチングの際には、炭素（Ｃ）を含有する酸化シリコン膜のエッチングレートを考慮し、エッチング剤やエッチング時間などを調整する。
【０１２１】
この後、実施の形態１と同様にして、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）を形成し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）を形成し、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）を形成する（図８〜図２３参照）。そして、さらに、実施の形態１と同様に、金属シリサイド層ＳＩＬ、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する（図２４、図２５参照）。
【０１２２】
このように、第１例によれば、実施の形態１の効果に加え、さらに、素子分離絶縁膜ＳＴＩの表面の後退量を抑制することができる。
【０１２３】
（第２例）
図４９は、本実施の形態の第２例の半導体装置の製造工程を示す断面図である。第１例においては、ＳＯＩ領域ＳＡおよびバルク領域ＢＡの双方の素子分離絶縁膜ＳＴＩの上部に炭素（Ｃ）をイオン注入したが、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩにのみ、炭素（Ｃ）をイオン注入してもよい。
【０１２４】
図４９に示すように、例えば、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成した後、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ３１を形成する。
【０１２５】
次いで、上記フォトレジスト膜ＰＲ３１をマスクとして、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部に、炭素（Ｃ）をイオン注入する。
【０１２６】
このように、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部に、炭素の注入領域ＳＴＩ（Ｃ）を形成した場合においても、上記第１例と同様の効果を奏する。さらに、バルク領域ＢＡにおいては、素子分離絶縁膜ＳＴＩに炭素（Ｃ）がイオン注入されないため、エッチングレートの再調整が不要となる。
【０１２７】
（第３例）
図５０は、本実施の形態の第３例の半導体装置の製造工程を示す断面図である。上記第１例および第２例においては、素子分離溝Ｔ内に酸化シリコン膜（絶縁膜）ＳＯが埋め込まれた素子分離絶縁膜ＳＴＩを形成した後、窒化シリコン膜ＳＮ等をマスクとして、炭素（Ｃ）をイオン注入したが、他のタイミングで炭素（Ｃ）の注入を行ってもよい。
【０１２８】
例えば、実施の形態１で説明したように、バルク領域ＢＡにおいて、素子分離絶縁膜ＳＴＩの高さ調整を行った後、ＳＯＩ基板ＳＵＢ上の窒化シリコン膜ＳＮをエッチングし、さらに、バルク領域ＢＡのパッド酸化膜Ｐａｄをエッチングする（図７〜図１１参照）。
【０１２９】
この後、図５０に示すように、フォトリソグラフィ技術を使用して、ＳＯＩ基板ＳＵＢ上にＳＯＩ領域ＳＡを開口したフォトレジスト膜ＰＲ３２を形成する。次いで、このフォトレジスト膜ＰＲ３２をマスクに、ＳＯＩ領域ＳＡに炭素（Ｃ）をイオン注入する。
【０１３０】
次いで、ＳＯＩ領域ＳＡやバルク領域ＢＡに、閾値調整用の不純物を注入する。この後、実施の形態１と同様にして、ＳＯＩ領域ＳＡにＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）を形成し、バルク領域ＢＡの低耐圧ＭＩＳＦＥＴ形成領域ＬＡに低耐圧ＭＩＳＦＥＴ（ＬＴ）を形成し、バルク領域ＢＡの高耐圧ＭＩＳＦＥＴ形成領域ＨＡに高耐圧ＭＩＳＦＥＴ（ＨＴ）を形成する（図１２〜図２３参照）。そして、さらに、実施の形態１と同様に、金属シリサイド層ＳＩＬ、層間絶縁膜ＩＬ１、プラグＰ１および配線Ｍ１を形成する（図２４、図２５参照）。
【０１３１】
このように、第３例によれば、閾値調整用の不純物の注入の工程（チャネルインプラ工程）前に炭素（Ｃ）の注入を行い、素子分離絶縁膜ＳＴＩの上部に炭素の注入領域ＳＴＩ（Ｃ）を形成している。なお、閾値調整用の不純物の注入の工程後に炭素（Ｃ）の注入を行ってもよい。この際、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部に加え、ＳＯＩ領域ＳＡのシリコン層ＳＲにも炭素（Ｃ）が注入されるが、ＳＯＩ−ＭＩＳＦＥＴ（ＳＴ）の特性を劣化させることはなく、問題はない。
【０１３２】
よって、この第３例においても、実施の形態１の効果に加え、さらに、ＳＯＩ領域ＳＡの素子分離絶縁膜ＳＴＩの上部のエッチングレートの低下により、その表面の後退量を抑制することができる。
【０１３３】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１３４】
ＢＡ  バルク領域
ＢＯＸ  絶縁層
ＤＩＶ  窪み
ＥＰ  エピタキシャル層
ＧＥ  ゲート電極
ＧＩａ  ゲート絶縁膜
ＧＩｂ  ゲート絶縁膜
ＧＩｃ  ゲート絶縁膜
ＨＡ  高耐圧ＭＩＳＦＥＴ形成領域
ＨＴ  高耐圧ＭＩＳＦＥＴ
ＩＬ１  層間絶縁膜
ＬＡ  低耐圧ＭＩＳＦＥＴ形成領域
ＬＴ  低耐圧ＭＩＳＦＥＴ
Ｍ１  配線
ＮＭ  低濃度不純物領域
ＮＰ  高濃度不純物領域
ＯＸａ  熱酸化膜
ＯＸｂ  熱酸化膜
ＯＸｃ  熱酸化膜
ＯＸＭ  熱酸化膜
Ｐ１  プラグ
Ｐａｄ  パッド酸化膜
ＰＲ１  フォトレジスト膜
ＰＲ２  フォトレジスト膜
ＰＲ３  フォトレジスト膜
ＰＲ４  フォトレジスト膜
ＰＲ２１  フォトレジスト膜
ＰＲ２２  フォトレジスト膜
ＰＲ２３  フォトレジスト膜
ＰＲ２４  フォトレジスト膜
ＰＲ３１  フォトレジスト膜
ＰＲ３２  フォトレジスト膜
Ｓ  支持基板
ＳＡ  ＳＯＩ領域
ＳＩＬ  金属シリサイド層
ＳＮ  窒化シリコン膜
ＳＮ２  窒化シリコン膜
ＳＯ  酸化シリコン膜
ＳＲ  シリコン層
ＳＴ  ＳＯＩ−ＭＩＳＦＥＴ
ＳＴＩ  素子分離絶縁膜
ＳＴＩ（Ｃ）  注入領域
ＳＵＢ  基板
ＳＷ  サイドウォール膜
Ｔ  素子分離溝
Ｔ０  基準点
Ｔ１〜Ｔ７  後退量
Ｔ２１〜Ｔ２５  後退量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図３２】
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