(57)【要約】【課題】画像処理を行う機能ブロックの数を最適化する。【解決手段】入力部と出力部を有し、所定の画像処理を行う画像処理回路を少なくとも１つ備える複数の機能ブロックと、複数の機能ブロックの入力部のそれぞれに対して１対１で対応付けられ、他の機能ブロックの出力部から出力された画像データを含む複数の画像データの中から１つを選択して、対応付けられた機能ブロックに出力する複数の第１の入力切り替え部と、入力される少なくとも１つの画像データの中から１つを選択して、複数の第１の入力切り替え部のいずれかに出力する第２の入力切り替え部と、機能ブロックの出力部から出力される画像データのうち、少なくとも１つの画像データを選択して出力する出力切り替え部と、第１の入力切り替え部と、第２の入力切り替え部と、出力切り替え部に対する選択の切り替え制御を行う選択制御部とを備えた。【選択図】図４
2014096746.tif 000002
【特許請求の範囲】
【請求項１】
入力部と出力部を有し、所定の画像処理を行う画像処理回路を少なくとも１つ備える複数の機能ブロックと、
前記複数の機能ブロックの前記入力部のそれぞれに対して１対１で対応付けられ、他の前記機能ブロックの前記出力部から出力された画像データを含む複数の画像データの中から１つを選択して、前記対応付けられた前記機能ブロックに出力する複数の第１の入力切り替え部と、
入力される少なくとも１つの画像データの中から少なくとも１つを選択して、前記複数の第１の入力切り替え部のいずれかに出力する第２の入力切り替え部と、
前記機能ブロックの前記出力部から出力される画像データのうち、少なくとも１つの画像データを選択して出力する出力切り替え部と、
前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部に対する選択の切り替え制御を行う選択制御部とを備えた
画像処理装置。
【請求項２】
前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部は、セレクタで構成される
請求項１に記載の画像処理装置。
【請求項３】
前記機能ブロックでの画像処理は、時分割で行われる
請求項２に記載の画像処理装置。
【請求項４】
前記時分割で行われる、前記機能ブロックでの画像処理は、所定の単位処理時間内に行われる
請求項３に記載の画像処理装置。
【請求項５】
前記所定の単位処理時間とは、撮像のフレームレートにおける１フレームである
請求項４に記載の画像処理装置。
【請求項６】
前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部とを接続するラインは、データラインとハンドシェイクラインとよりなり、
前記選択制御部による、前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部における選択先の切り替えは、ハンドシェイク通信に基づいて、前記データライン上に信号が流れていないことを検知したタイミングで行われる
請求項５に記載の画像処理装置。
【請求項７】
前記ハンドシェイクラインは、Ｖａｌｉｄ信号の伝送ラインと、Ｒｅａｄｙ信号の伝送ラインとよりなる
請求項６に記載の画像処理装置。
【請求項８】
前記選択制御部による、前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部における選択先の切り替えは、前記機能ブロックでの画像処理時間に基づいて算定されたタイミングに基づいて行われる
請求項５に記載の画像処理装置。
【請求項９】
入力部と出力部を有し、所定の画像処理を行う画像処理回路を少なくとも１つ備える複数の機能ブロックのいずれかに対して、入力される少なくとも１つの画像データの中から１つを選択して出力することと、
前記機能ブロックで画像処理が施された画像データを、他の機能ブロック、又は、前記機能ブロックの前記出力部から出力される画像データのうち、少なくとも１つの画像データを選択して出力することとを含む
画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、複数の異なる画像処理を行う必要のある画像処理装置及び画像処理方法に関する。
【背景技術】
【０００２】
動画像を撮影する撮像装置や動画像を再生する再生装置では、画像データの出力先となる表示装置や記録装置で要求される解像度に応じて、画像データの解像度を変換する処理が行われる。また、目的に応じて、画像信号のカラリメトリ（色空間）を変換する処理や、画像信号にエンハンスをかける処理等も行われる。そして、これらの画像処理は、撮像フレームレートの１フレーム等、所定のフレーム周期で行うことが求められている。例えば、撮像装置において、画像信号の解像度をビューファインダ表示用のものに変換する処理と、ＬＣＤ（Liquid Crystal Display）等よりなるモニタ用のものに変換する処理は、撮像フレームレートの１フレーム周期の間に行われる必要がある。
【０００３】
これまでの画像処理においては、複数の画像処理を一定のフレームレートで行う際には、各画像処理に対応させて、１つ又は複数の画像処理回路よりなる機能ブロックが設けられていた。例えば、異なる画像処理が施された画像を１フレームに４枚生成する必要がある場合には、それぞれ異なる画像処理を行う機能ブロックを４つ設けることが行われていた。各機能ブロックでは１フレーム周期未満で画像処理を行うように構成し、４つの機能ブロックでの画像処理を並行して行うことで、１フレーム周期の間に、異なる画像処理が施された４枚の画像を得ることができる。
【０００４】
しかし、所定のフレーム周期内で処理を行わなければならない画像処理の種類が多くなる場合は、画像処理の種類の数だけ機能ブロックも増やす必要があり、回路規模が大きくなってしまう。特許文献１には、回路規模を削減する技術として、ＭＰＥＧ（Moving Picture Experts Group）ビデオストリームの正順再生時と逆順再生時とで、共用のデコーダを使用する技術が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２３８２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載のように、処理が共通する画像処理については回路を共用とすれば、その分回路規模を低減することができる。しかし、例えば上述した解像度変換処理では、所定のフレーム周期の間に、解像度変換処理を複数回行わなければならないケースもある。例えば、ＨＤ（High Definition）をＳＤ（Standard Definition）に変換する処理と、４Ｋ（4096×2160画素あるいは3840×2160画素）を２Ｋ（2048×1080画素）に変換する処理との両方を、１フレーム周期の間に行わなければならない状況が発生する。このように、同じ解像度変換処理であっても、入力される信号の系統が複数になるケースでは、単純に画像処理回路を共通化することはできない。
【０００７】
本開示はかかる点に鑑みてなされたものであり、回路規模を増大させることなく、画像処理を行う機能ブロックの数を最適化することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本開示の画像処理装置は、複数の機能ブロックと、第１の入力切り替え部と、第２の入力切り替え部と、選択制御部とを備える構成とし、各部の構成及び機能を次のようにする。複数の機能ブロックは、入力部と出力部を有し、所定の画像処理を行う画像処理回路を少なくとも１つ備える。第１の入力切り替え部は、複数２つの機能ブロックの入力部それぞれに対して１対１で対応付けられ、他の機能ブロックから出力された画像データを含む画像データの中から１つを選択して、対応付けられた機能ブロックに出力する。第２の入力切り替え部は、入力される少なくとも１つの信号の中から少なくとも１つを選択して、複数の入力切り替え部のいずれかに出力する。出力切り替え部は、機能ブロックの出力部から出力される信号のうち、少なくとも１つを選択して出力する。選択制御部は、第１の入力切り替え部と、第２の入力切り替え部と、出力切り替え部に対する選択の切り替え制御を行う。
【０００９】
また、本開示の画像処理方法は、以下の順に処理を行う。まず、入力部と出力部を有し、所定の画像処理を行う画像処理回路を少なくとも１つ備える複数の機能ブロックのいずれかに対して、入力される少なくとも１つの画像データの中から１つを選択して出力する。続いて、機能ブロックで画像処理が施された画像データを、他の機能ブロック、又は、機能ブロックの出力部から出力される画像データのうち、少なくとも１つの画像データを選択して出力する出力切り替え部に出力する。
【００１０】
以上のように画像処理装置を構成し、画像処理を行うことで、１つの機能ブロックで画像処理が行われた信号が、他の機能ブロックに入力され、他の機能ブロックでさらに別の画像処理が行われるようになる。したがって、第１の入力切り替え部と、第２の入力切り替え部と、出力切り替え部における、画像データ選択の切り替えを行うことにより、入力信号の数や処理内容に応じて、画像処理を行うべき機能ブロックを適切に選択できるようになる。
【発明の効果】
【００１１】
本開示の画像処理装置及び画像処理方法によれば、画像処理を行う機能ブロックの数を、回路規模を増大させることなく最適化することができる。
【図面の簡単な説明】
【００１２】
【図１】本開示の一実施形態例による撮像装置の構成例を示すブロック図である。
【図２】本開示の一実施形態例による、１フレーム周期の間に行われるべき画像処理の例を示す説明図である。
【図３】本開示の一実施形態例による機能ブロックの構成例を示す説明図である。
【図４】本開示の一実施形態例による画像処理部の構成例を示すブロック図である。
【図５】本開示の一実施形態例によるセレクタの構成例を示す説明図である。
【図６】本開示の一実施形態例によるセレクタ（入力切り替え部）の構成例を示す説明図である。
【図７】本開示の一実施形態例による、各画像処理におけるセレクタの切り替え処理の例を示す説明図である。
【図８】本開示の一実施形態例による、各画像処理におけるセレクタの切り替え処理の例を示す説明図である。
【図９】本開示の一実施形態例による、各画像処理におけるセレクタの切り替え処理の例を示す説明図である。
【図１０】本開示の一実施形態例による、１フレーム周期の期間内に複数の画像処理が行われる様子を示す説明図である。
【図１１】本開示の変形例による画像処理部の構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
本開示の一実施形態に係る撮像装置の一例を、図面を参照しながら下記の順で説明する。
１．本開示の画像処理装置が適用される撮像装置の構成例
２．画像処理部の構成例
３．画像処理部における機能ブロックの切り替え制御の例
４．各種変形例
【００１４】
＜１．撮像装置の構成例＞
本実施の形態例では、本開示の画像処理装置を撮像装置に適用した例を挙げる。図１は、本実施の形態例による撮像装置１００の構成例を示すブロック図である。撮像装置１００は、レンズ等よりなる光学系１と、撮像素子２と、信号処理回路３とを備える。光学系１には、不図示のシャッタ、アイリス等が含まれており、被写体光を撮像素子２の撮像領域（図示略）に結像させる。光学系１は、撮像装置１００の使用環境によって適宜取り替え可能である。
【００１５】
撮像素子２は、光学系１を通してその撮像領域に結像された被写体光を光電変換して、画像信号を生成する。撮像素子２の撮像領域には、不図示の画素がマトリクス状に配置されており、各画素の前面には、例えばベイヤ方式で配列された色フィルタが配置されている。つまり、撮像素子２からは、Ｒ（赤），Ｇ（緑），Ｂ（青）の画像信号が出力される。撮像素子２は、例えば、ＣＣＤ（Charge Coupled Device Image Sensor）素子やＣＭＯＳ（Complementary Metal Oxide Semiconductor Image Sensor）素子で構成される。また、その解像度は、例えば４Ｋであるものとする。
【００１６】
信号処理回路３は、撮像素子２で得られた画像信号に所定の信号処理を施す。信号処理回路３の詳細については後述する。また、撮像装置１００は、システム制御部４と、操作部５とを有する。システム制御部４はＣＰＵ（Central Processing Unit）等よりなり、当該撮像装置１００を構成する各部を制御する。操作部５は、ボタンやつまみ、スイッチ等のＵ／Ｉ（User Interface）を有し、ユーザによるＵ／Ｉに対する操作内容に応じた操作信号を生成してシステム制御部４に供給する。
【００１７】
また、撮像装置１００は、コーデック６と、メディアＩ／Ｆ７と、リムーバブルメディア８とを備える。コーデック６は、画像データの符号化又は復号を行う。メディアＩ／Ｆ７は、リムーバブルメディア８が差し込まれるインタフェースであり、リムーバブルメディア８への画像データの書き込み処理又は読み出し処理を行う。リムーバブルメディア８は、例えばメモリカード等よりなり、コーデック６で符号化された画像データが記憶される。
【００１８】
また、撮像装置１００は、ビューファインダ９と、ＬＣＤ１０とを備える。ビューファインダ９は、例えば液晶ディスプレイで構成され、撮像素子２で撮像された画像が表示される。ビューファインダ９の表示解像度は、例えばＶＧＡ（Video Graphics Array）等であるものとする。ＬＣＤ１０は、例えば液晶ディスプレイで構成され、撮影に関する設定項目や、撮像素子２で撮像された画像が表示される。
【００１９】
次に、同じく図１を参照して、信号処理回路３の詳細について説明する。信号処理回路３には、補正部３１と、信号処理部３２と、解像度変換部３３と、画像処理部３４とが含まれる。
【００２０】
補正部３１は、撮像素子２で得られた画像信号に、欠陥補正やシェーディング補正、ホワイトバランス処理等の各種補正処理を施す。信号処理部３２は、補正部３１で補正が施された画像信号に対して色分離処理を行い、ＲＧＢ信号を生成する。また、信号処理部３２は、ＲＧＢ信号にガンマ補正や輪郭補正、ホワイトバランス調整等を行い、画像データを生成する。また、必要に応じてＲＧＢ信号をＹＵＶ信号に変換する。
【００２１】
解像度変換部３３は、信号処理部３２で生成された画像データの解像度を変換する。例えば、現像画像の解像度（４Ｋ）を、２ＫやＨＤ等の他の画サイズの解像度に変換する。解像度を４Ｋから２Ｋに変換する処理は、例えば、信号処理回路３の各部間でやりとりされるデータの経路である、バス４１の帯域を節約する目的で行われる。なお、本実施の形態例では、撮像素子２で得られる画像データの解像度を４ＫからＨＤに変換する処理を、解像度変換部３３で行う例を挙げたが、これに限定されるものではない。４Ｋによる撮像とＨＤによる撮像との設定を切り替え可能な構成等にも適用可能である。
【００２２】
画像処理部３４は、信号処理部３２で生成された画像データや、解像度変換部３３で解像度が変換された画像データに対して、各種画像処理を施す。具体的には、輪郭強調処理、カラリメトリ変換（以下、ＣＬＭ変換と称する）、解像度変換等の画像処理を行う。
【００２３】
また、信号処理回路３には、制御部３５と、コーデックＩ／Ｆ３６と、ビューファインダ（図ではＶＦと表記）Ｉ／Ｆ３８と、ＬＣＤＩ／Ｆ３８と、モニタＩ／Ｆ３９と、メモリ４０が含まれる。制御部３５は、システム制御部４による制御に基づいて、信号処理回路３を構成する各ブロックの制御を行う。コーデックＩ／Ｆ３６は、コーデック６と信号処理回路３とのインタフェースであり、ビューファインダＩ／Ｆ３７は、ビューファインダ９と信号処理回路３とのインタフェースであり、ＬＣＤＩ／Ｆ３８は、ＬＣＤ１０と信号処理回路３とのインタフェースである。モニタＩ／Ｆ３９は、例えば４Ｋ又は２Ｋの画像を表示可能なモニタ１１が接続される、モニタ１１と信号処理回路３とのインタフェースである。
【００２４】
メモリ４０は、例えばＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）等よりなるフレームバッファである。メモリ４０には、信号処理回路３の各部で処理が行われる画像が一時的に記憶される。上述した信号処理回路３を構成する各部は、バス４１を介して接続されている。
【００２５】
＜２．画像処理部の構成例＞
次に、本実施形態例による画像処理部３４の詳細について、図２〜図７を参照して詳細する。画像処理部３４の構成例について説明する前に、画像処理部３４が行う処理の具体例を、図２を参照して説明する。
【００２６】
例えば、画像処理部３４に対して、図２Ａ〜図２Ｄに示した各処理を、１フレーム周期の期間内に行うことが求められているものとする。図２Ａに示す画像処理Ｐ１は、例えば、入力された画像データを、ＬＣＤ１０（図１参照）等の、撮影画像表示用の画面に表示させるための画像データに変換する際に必要な処理である。入力される画像データの解像度はＨＤであり、これをＳＤに変換して出力する。
【００２７】
まず、解像度変換処理によって、入力された画像データの解像度をＨＤからＳＤに変換する。続いて、解像度の変換を行ったことにより生じたクロマ位相のずれを解消するために、ＣＬＭ変換処理によってカラリメトリ変換を行う。撮影画像表示用の画面ではフォーカシングの処理が行われるため、さらに、フォーカスアシスト機能としての輪郭強調処理も行う。
【００２８】
図２Ｂに示した画像処理Ｐ２は、入力された画像データのクロマ位相の調整と、輪郭強調とを行うものである。クロマ位相の調整はＣＬＭ変換によって行い、輪郭強調は、輪郭強調処理によって行う。図２Ｃに示す画像処理Ｐ３は、入力された画像データの解像度を、４Ｋから２Ｋにダウンコンバートする処理である。
【００２９】
図２Ｄに示す画像処理Ｐ４は、入力された画像データを、ビューファインダ９の画面に表示させるための画像データに変換する際に必要な処理である。まず、輪郭強調処理を行い、次に、輪郭強調された画像データの解像度を、解像度変換処理によって２ＫからＶＧＡ（640×480画素）に変換する。続いて、解像度の変換を行ったことにより生じたクロマ位相のずれを、ＣＬＭ変換処理によって調整する。
【００３０】
従来の技術では、画像処理Ｐ１〜画像処理Ｐ４を１フレーム期間内に完了させるために、複数の画像処理回路を組み合わせた機能ブロックを、画像処理Ｐ１〜画像処理Ｐ４のそれぞれに対応させて設けていた。すなわち、図２Ａに示す画像処理Ｐ１を行う機能ブロックは、解像度変換回路と、ＣＬＭ変換回路と、輪郭強調回路とで構成し、図２Ｂに示す画像処理Ｐ２を行う機能ブロックは、ＣＬＭ変換回路と、輪郭強調回路とで構成する。図２Ｃに示す画像処理Ｐ３を行う機能ブロックは、解像度変換回路のみで構成する。図２Ｄに示す画像処理Ｐ４を行う機能ブロックは、輪郭強調回路と、解像度変換回路と、ＣＬＭ変換回路とで構成する。各機能ブロックでは、各画像処理回路が、処理が行われる順番に従って配置される。
【００３１】
このような構成とすることで、４つの機能ブロックを同時に動作させることができる。各機能ブロックでの処理時間が、１フレーム周期より短い時間となるように構成することで、４つの画像処理を１フレーム周期の期間内に完了させることができる。
【００３２】
しかし、この構成では、バスに対するデータの入出力が、画像処理Ｐ１〜画像処理Ｐ４を行う機能ブロック毎に発生することになる。このため、機能ブロックの数が多くなるほど、バスに対して行われる入出力の頻度も多くなる。複数の機能ブロックでの画像処理を組み合わせて処理を行う場合には、ある機能ブロックで処理された画像データを一旦バスに出力し、再びバスから読み出して他の機能ブロックに入力させる必要がある。このような処理が行われる場合には、バスに対するアクセスもさらに頻繁となってしまっていた。
【００３３】
また、１フレーム周期の間に行うべき画像処理の種類が増えた場合には、機能ブロックの数も増やす必要があり、回路規模も大型化してしまっていた。また、図２Ａ〜図２Ｄに示した例では、４つの機能ブロックを生成する必要があるが、４つの画像処理を行う必要がない期間では、動作中の機能ブロック以外は休止状態となってしまう。つまり、機能ブロックの最適化が図れているとは言い難かった。
【００３４】
本実施の形態例では、機能ブロックを、１フレーム周期の間に行われる必要のある処理の数だけ設けるのではなく、各処理に共通する画像処理回路の単位で生成する。図２Ａ〜図２Ｄに示した画像処理Ｐ１〜画像処理Ｐ４は、解像度変換回路と、輪郭強調回路と、ＣＬＭ変換回路の各回路の組み合わせによって実現する。したがって、機能ブロックは、解像度変換回路と、輪郭強調回路と、ＣＬＭ変換回路の３つのみで構成する。機能ブロックを構成するこれらの各画像処理回路は、１フレーム周期の間に９枚程度の画像を処理できる性能を有するものとする。
【００３５】
図３は、各処理に共通する画像処理回路の構成例を示す図である。それぞれの画像処理回路には、１つの入力部と１つの出力部を設けてある。解像度変換回路４１Ｒは、入力部４１Ｒｉと出力部４１Ｒｏとを有し、輪郭強調回路４１Ｅは、入力部４１Ｅｉと出力部４１Ｅｏとを有し、ＣＬＭ変換回路４１Ｃは、入力部４１Ｃｉと出力部４１Ｃｏとを有する。
【００３６】
図４は、本実施の形態例による画像処理部３４の構成例を示すブロック図である。図４に示した例では、機能ブロックを３つ設けており、それぞれを「解像度変換回路」、「輪郭強調回路」、「ＣＬＭ変換回路」で構成している。図４では、「解像度変換回路」を“ＲＳ”と示し、「輪郭強調回路」を“ＥＮＨ”と示し、「ＣＬＭ変換回路」を“ＣＬＭ”と示している。
【００３７】
本実施の形態例では、解像度変換回路４１Ｒと、ＣＬＭ変換回路４１Ｃと、輪郭強調回路４１Ｅから出力された、画像処理後の各画像データを、他の機能ブロックの入力値としても使用できるように構成している。具体的には、解像度変換回路４１Ｒと、ＣＬＭ変換回路４１Ｃと、輪郭強調回路４１Ｅに対して、第１の入力切り替え部としてのセレクタ（後述するセレクタ４２〜４４）を設け、各セレクタに、他の機能ブロックから出力された画像データを入力させる。
【００３８】
解像度変換回路４１Ｒに対してはセレクタ（図４では“ＳＥＬ”と表記）４２を設け、ＣＬＭ変換回路４１Ｃに対してはセレクタ４３を設け、輪郭強調回路４１Ｅに対してはセレクタ４４を設けている。セレクタ４２〜セレクタ４４は、それぞれ、３つの入力端子Ｉ１〜Ｉ３と１つの出力端子Ｏ１を有する。
【００３９】
セレクタ４２の入力端子Ｉ１には、後述するセレクタ４５で選択された画像データが入力される。セレクタ４２の入力端子Ｉ２には、ＣＬＭ変換回路４１Ｃから出力された画像データが入力される。セレクタ４２の入力端子Ｉ３には、輪郭強調回路４１Ｅから出力された画像データが入力される。セレクタ４２は、これらの複数の画像データの中からひとつを選択して、出力端子Ｏ１から解像度変換回路４１Ｒに出力する。
【００４０】
セレクタ４３の入力端子Ｉ１には、後述するセレクタ４５で選択された画像データが入力される。セレクタ４３の入力端子Ｉ２には、解像度変換回路４１Ｒから出力された画像データが入力される。セレクタ４３の入力端子Ｉ３には、輪郭強調回路４１Ｅから出力された画像データが入力される。セレクタ４３は、これらの複数の画像データの中からひとつを選択して、出力端子Ｏ１からＣＬＭ変換回路４１Ｃに出力する。
【００４１】
セレクタ４４の入力端子Ｉ１には、後述するセレクタ４５で選択された画像データが入力される。セレクタ４４の入力端子Ｉ２には、解像度変換回路４１Ｒから出力された画像データが入力される。セレクタ４３の入力端子Ｉ３には、ＣＬＭ変換回路４１Ｃから出力された画像データが入力される。セレクタ４４は、これらの複数の画像データの中からひとつを選択して、出力端子Ｏ１から輪郭強調回路４１Ｅに出力する。
【００４２】
セレクタ４２、セレクタ４３、セレクタ４４の前段には、第２の入力切り替え部としてのセレクタ４５が設けられている。セレクタ４５は、画像処理部３４に入力される信号の選択を行うものであり、入力端子Ｉ１１及び入力端子Ｉ１２と、出力端子Ｏ１１〜出力端子Ｏ１３とを備える。入力端子Ｉ１１と入力端子Ｉ１２には、信号処理部３２で生成された画像データや、解像度変換部３３で解像度が変換された画像データが、バス４１を介して入力される。出力端子Ｏ１１から出力された画像信号はセレクタ４２に供給され、出力端子Ｏ１２から出力された画像信号はセレクタ４３に供給され、出力端子Ｏ１３から出力された画像信号はセレクタ４４に供給される。
【００４３】
セレクタ４５は、入力端子Ｉ１１に入力された画像データと入力端子Ｉ１２に入力された画像データのうち少なくとも１つを選択して、選択した画像データを、出力端子Ｏ１１〜出力端子Ｏ１３のうち少なくとも１つに供給する。なお、図４には、セレクタ４５に対して２系統の画像データが入力される例を挙げたが、これに限定されるものではなく、１系統や３系統等の他の数で構成してもよい。
【００４４】
解像度変換回路４１Ｒと、ＣＬＭ変換回路４１Ｃと、輪郭強調回路４１Ｅの後段には、出力信号切り替え部としてのセレクタ４６が設けられている。セレクタ４６は、入力端子Ｉ２１〜入力端子Ｉ２３と、出力端子Ｏ２１と出力端子Ｏ２２とを備える。入力端子Ｉ２１には、解像度変換回路４１Ｒから出力された画像データが入力され、入力端子Ｉ２２には、ＣＬＭ変換回路４１Ｃから出力された画像データが入力され、入力端子Ｉ２３には、輪郭強調回路４１Ｅから出力された画像データが入力される。
【００４５】
セレクタ４６は、これらの入力端子に入力された画像データの中から少なくとも１つを選択して、選択した画像データを出力端子Ｏ２１又は出力端子Ｏ２２から出力する。出力端子Ｏ２１又は出力端子Ｏ２２から出力された画像データはバス４１を介して伝送される。なお、図４には、セレクタ４６から２系統の画像データが出力される例を挙げたが、これに限定されるものではなく、１系統や３系統等の他の数で構成してもよい。
【００４６】
セレクタ４２〜セレクタ４６における選択の切り替えは、選択制御部（図４では“ＳＥＬ ＣＴＲＬ”と表記）４７によって制御される。選択制御部４７による切り替えの制御は、予め設定されたレジスタの設定に基づいて行われる。
【００４７】
図５は、セレクタ４２〜セレクタ４６の構成を概略的に示した図である。図５には、説明を分かりやすくするため、入力が２系統であり出力が１系統であるセレクタを例示している。セレクタで選択される信号は、データラインＬｄと、ハンドシェイク通信に使用されるＶａｌｉｄラインＬｖ及びＲｅａｄｙラインＬｒである。
【００４８】
データラインＬｄ上では、画像データが伝送される。ＶａｌｉｄラインＬｖ上では、送信者から送られたデータラインＬｄ上の情報が有効データ又は無効データであることを示す、Ｖａｌｉｄ信号が伝送される。ＲｅａｄｙラインＬｒ上には、受信者が受信可能又は不可能であることを示す、Ｒｅａｄｙ信号が伝送される。Ｖａｌｉｄ信号が有効データを示すものであり、かつＲｅａｄｙ信号が受信可能を示すものであるときに、データの伝送が行われる。
【００４９】
セレクタは、ＶａｌｉｄラインＬｖ切り替え用のスイッチＳｖと、データラインＬｄ切り替え用のスイッチＳｄと、ＲｅａｄｙラインＬｒ切り替え用のスイッチＳｒとよりなる。スイッチＳｖと、スイッチＳｄと、スイッチＳｒは、入力の２つの系統のうちいずれか一方を選択するものである。スイッチＳｖと、スイッチＳｄと、スイッチＳｒの切り替えは、選択制御部４７による制御に基づいて、時間的に同時に切り換えられる。
【００５０】
選択制御部４７は、データラインＬｄ上にデータが流れていないことを確認できたタイミングで、スイッチＳｖと、スイッチＳｄと、スイッチＳｒに対して、切り替えを制御する切り替え制御信号を送信する。選択制御部４７による各スイッチＳｖ，Ｓｄ，Ｓｖへの切り替え制御信号の送信は、１フレーム周期より短い期間で行うことができるものとする。
【００５１】
入力切り替え部としてのセレクタ４５や出力切り替え部としてのセレクタ４６等の、複数系統の入力を複数系統の出力に接続可能なセレクタは、例えば図６に示すように構成される。図６は、セレクタ４５の構成例を示したものである。セレクタ４５は、スイッチＳｖ１〜スイッチＳｖ３と、スイッチＳｄ１〜スイッチＳｄ３と、スイッチＳｒ１及びスイッチＳｒ２とを有する。スイッチＳｖ１は、出力端子Ｏ１１に接続するラインとして、ＶａｌｉｄラインＬｖ１とＶａｌｉｄラインＬｖ２のうちのいずれか一方を選択するスイッチである。ＶａｌｉｄラインＬｖ１は、入力端子Ｉ１１から入力されるＶａｌｉｄ信号を伝送するラインであり、ＶａｌｉｄラインＬｖ２は、入力端子Ｉ１２から入力されるＶａｌｉｄ信号を伝送するラインである。
【００５２】
スイッチＳｄ１は、出力端子Ｏ１１に接続するラインとして、データラインＬｄ１とデータラインＬｄ２のうちのいずれか一方を選択するスイッチである。データラインＬｄ１は、入力端子Ｉ１１から入力されるデータ信号を伝送するラインであり、データラインＬｄ２は、入力端子Ｉ１２から入力されるデータ信号を伝送するラインである。
【００５３】
スイッチＳｖ２は、出力端子Ｏ１２に接続するラインとして、ＶａｌｉｄラインＬｖ１とＶａｌｉｄラインＬｖ２のうちのいずれか一方を選択するスイッチである。スイッチＳｄ２は、出力端子Ｏ１２に接続するラインとして、データラインＬｄ１とデータラインＬｄ２のうちのいずれか一方を選択するスイッチである。
【００５４】
スイッチＳｖ３は、出力端子Ｏ１３に接続するラインとして、ＶａｌｉｄラインＬｖ１とＶａｌｉｄラインＬｖ２のうちのいずれか一方を選択するスイッチである。スイッチＳｄ３は、出力端子Ｏ１３に接続するラインとして、データラインＬｄ１とデータラインＬｄ２のうちのいずれか一方を選択するスイッチである。
【００５５】
スイッチＳｒ１は、入力端子Ｉ１１に接続するラインとして、ＲｅａｄｙラインＬｒ１〜ＲｅａｄｙラインＬｒ３のうちのいずれか１つを選択するスイッチである。スイッチＳｒ２は、入力端子Ｉ１２に接続するラインとして、ＲｅａｄｙラインＬｒ１〜ＲｅａｄｙラインＬｒ３のうちのいずれか１つを選択するスイッチである。ＲｅａｄｙラインＬｒ１は、出力端子Ｏ１１から入力されるＲｅａｄｙ信号を伝送するラインであり、ＲｅａｄｙラインＬｒ２は、出力端子Ｏ１２から入力されるＲｅａｄｙ信号を伝送するラインである。ＲｅａｄｙラインＬｒ３は、出力端子Ｏ１３から入力されるＲｅａｄｙ信号を伝送するラインである。
【００５６】
このように、各スイッチでは入力と出力とが必ず１対１で対応付けられるため、例えば入力端子Ｉ１１から入力されるＶａｌｉｄ信号とデータ信号とを、出力端子Ｏ１１と出力端子Ｏ１２から同時に出力させることはできない。しかし、入力端子Ｉ１１と入力端子Ｉ１２に対して、それぞれに異なる出力端子を割り当てることは可能である。よって、例えば入力端子Ｉ１１と出力端子Ｏ１１とを接続させているタイミングと同じタイミングで、入力端子Ｉ１２と出力端子Ｏ１２とを接続させることができる。
【００５７】
セレクタ４６は入力が３系統で出力が２系統であるセレクタであるが、同様に構成される。すなわち、３系統の入力のうち少なくとも１つを選択して、２系統の出力の少なくとも１つと接続することができる。もちろん、３系統の入力のうち２つを選択して、選択した２つを、２系統の出力のそれぞれに接続することもできる。
【００５８】
＜３．画像処理部における機能ブロックの切り替え制御の例＞
次に、画像処理部における機能ブロックの切り替え制御の例について、図７〜図９を参照して説明する。図７は、図２Ａに示した画像処理Ｐ１を行う際の各セレクタの選択設定の例を示す図である。画像処理Ｐ１とは、入力される画像データの解像度をＨＤからＳＤに変換し、カラリメトリ変換を行い、輪郭強調処理を施すという処理である。
【００５９】
図７に示した例では、セレクタ４５では入力端子Ｉ１１が選択され、出力端子Ｏ１１が選択されている。また、セレクタ４２では入力端子Ｉ１が選択され、セレクタ４３では入力端子Ｉ２が選択され、セレクタ４４では入力端子Ｉ３が選択されている。セレクタ４６では、入力端子Ｉ２３と出力端子Ｏ２１が選択されている。
【００６０】
セレクタ４５は、バス４１（図２参照）から入力端子Ｉ１１に入力された、ＨＤの解像度を有する画像データを、出力端子Ｏ１１から出力する。出力端子Ｏ１１から出力された画像データは、セレクタ４２の入力端子Ｉ１に入力される。セレクタ４２は、入力端子Ｉ１に入力された画像データを出力端子Ｏ１から出力する。
【００６１】
セレクタ４２の出力端子Ｏ１から出力された画像データは、解像度変換回路４１Ｒに入力される。解像度変換回路４１Ｒでは、画像データの解像度をＨＤからＳＤにリサイズする処理が行われる。解像度変換回路４１Ｒでリサイズされた画像データは、データラインＬｄを通ってセレクタ４３の入力端子Ｉ２に供給される２セレクタ４３は、入力端子Ｉ２に入力された画像データを出力端子Ｏ１から出力する。
【００６２】
セレクタ４３の出力端子Ｏ１から出力された画像データは、ＣＬＭ変換回路４１Ｃに入力される。ＣＬＭ変換回路４１Ｃでは、カラリメトリ変換が行われる。ＣＬＭ変換回路４１Ｃでカラリメトリが変換された画像データは、データラインＬｄを通ってセレクタ４４の入力端子Ｉ３に供給される。セレクタ４４は、入力端子Ｉ３に供給された画像データを出力端子Ｏ１から出力する。
【００６３】
セレクタ４４の出力端子Ｏ１から出力された画像データは、輪郭強調回路４１Ｅに入力される。輪郭強調回路４１Ｅでは、画像データに輪郭強調処理が施される。輪郭強調回路４１Ｅで輪郭強調処理が施された画像データは、データラインＬｄを通ってセレクタ４６の入力端子Ｉ２３に供給される。セレクタ４６は、入力端子Ｉ２３に供給された画像データを出力端子Ｏ２１から出力する。
【００６４】
これにより、セレクタ４５の入力端子Ｉ１１に入力されたＨＤの解像度を有する画像データが、カラリメトリ変換が施され、さらに輪郭強調処理が施された、ＳＤの解像度を有する画像データとなる。この処理が完了した後で、選択制御部４７の制御に基づいて、画像処理部３４の各セレクタの選択先が図８に示す選択先に切り換えられる。画像処理の完了は、出力信号切り替え部としてのセレクタ４６の出力端子Ｏ２１から画像データが出力され、データラインＬｄ上をデータが伝送されていないことが検出された時点で確認される。
【００６５】
図８は、図２Ｄに示した画像処理Ｐ４を行う際の各セレクタの選択設定の例を示した図である。画像処理Ｐ４とは、入力される画像データに輪郭強調処理を施した上で、その解像度を２ＫからＶＧＡに変換し、さらにカラリメトリ変換を行うという処理である。
【００６６】
図８に示した例では、セレクタ４５では入力端子Ｉ１１が選択され、出力端子Ｏ１３が選択されている。また、セレクタ４２では入力端子Ｉ３が選択され、セレクタ４３では入力端子Ｉ２が選択され、セレクタ４４では入力端子Ｉ１が選択されている。セレクタ４６では、入力端子Ｉ２２と出力端子Ｏ２１が選択されている。
【００６７】
セレクタ４５は、バス４１から入力端子Ｉ１１に入力された、２Ｋの解像度を有する画像データを、出力端子Ｏ１３から出力する。出力端子Ｏ１３から出力された画像データは、セレクタ４４の入力端子Ｉ１に入力される。セレクタ４４は、入力端子Ｉ１に入力された画像データを出力端子Ｏ１から出力する。
【００６８】
セレクタ４２の出力端子Ｏ１から出力された画像データは、輪郭強調回路４１Ｅに入力される。輪郭強調回路４１Ｅでは、画像データに輪郭強調処理が施される。輪郭強調回路４１Ｅで輪郭強調処理が施された画像データは、データラインＬｄを通ってセレクタ４２の入力端子Ｉ３に入力される。セレクタ４２は、入力端子Ｉ３に入力された画像データを出力端子Ｏ１から出力する。
【００６９】
セレクタ４２の出力端子Ｏ１から出力された画像データは、解像度変換回路４１Ｒに入力される。解像度変換回路４１Ｒでは、画像データの解像度を２ＫからＶＧＡにリサイズする処理が行われる。解像度変換回路４１Ｒでリサイズされた画像データは、データラインＬｄを通ってセレクタ４３の入力端子Ｉ２に入力される。セレクタ４３は、入力端子Ｉ２に入力された画像データを出力端子Ｏ１から出力する。
【００７０】
セレクタ４３の出力端子Ｏ１から出力された画像データは、ＣＬＭ変換回路４１Ｒに入力される。ＣＬＭ変換回路４１Ｒでカラリメトリ変換が行われた画像データは、セレクタ４６の入力端子Ｉ２２に供給される。セレクタ４６は、入力端子Ｉ２２に入力された画像データを出力端子Ｏ２１から出力する。
【００７１】
これにより、セレクタ４５の入力端子Ｉ１１に入力された２Ｋの解像度を有する画像データが、まず輪郭強調処理が施され、続いてその解像度がＶＧＡに変換され、最後にカラリメトリ変換が施された画像データとなる。この処理が完了した後で、画像処理部３４の各セレクタの選択先が、図９に示す選択先に切り換えられる。
【００７２】
図９は、図２Ｂに示した画像処理Ｐ２と、図２Ｃに示した画像処理Ｐ３とを行う際の各セレクタの選択例を示した図である。画像処理Ｐ２とは、入力される画像データにカラリメトリ変換を施した後に輪郭強調処理を施す処理である。ここで入力される画像データの解像度は、例えばＨＤであるものとする。画像処理Ｐ３とは、画像データの解像度を４Ｋから２Ｋにダウンコンバートする処理である。画像処理Ｐ２と画像処理Ｐ３とでは、使用する画像処理回路が重複しないため、画像処理Ｐ２と画像処理Ｐ３とは時間的に並行して行うことができる。
【００７３】
図９に示した例では、セレクタ４５では、入力端子Ｉ１１と入力端子Ｉ１２とが選択されるとともに、出力端子Ｏ１１と出力端子Ｏ１２とが選択されている。画像処理Ｐ２が施されるべき、解像度が４Ｋの画像データは、セレクタ４５の入力端子Ｉ１１に入力される。画像処理Ｐ３が施されるべき、解像度がＨＤの画像データは、セレクタ４５の入力端子Ｉ１２に入力される。
【００７４】
セレクタ４２では入力端子Ｉ１が選択され、セレクタ４３でも入力端子Ｉ１が選択され、セレクタ４４では入力端子Ｉ３が選択されている。セレクタ４６では、入力端子Ｉ２１及び入力端子Ｉ２３と、出力端子Ｏ２１及び出力端子Ｏ２２が選択されている。
【００７５】
セレクタ４５は、バス４１から入力端子Ｉ１１に入力された、４Ｋの解像度を有する画像データを、出力端子Ｏ１１から出力する。出力端子Ｏ１１から出力された画像データは、セレクタ４２の入力端子Ｉ１に入力される。セレクタ４２は、入力端子Ｉ１に入力された画像データを出力端子Ｏ１から出力する。
【００７６】
セレクタ４２の出力端子Ｏ１から出力された画像データは、解像度変換回路４１Ｒに入力される。解像度変換回路４１Ｒでは、画像データの解像度を４Ｋから２Ｋにリサイズする処理が行われる。解像度変換回路４１Ｒでリサイズされた画像データは、セレクタ４６の入力端子Ｉ２１に入力される。セレクタ４６は、入力端子Ｉ２１に入力された画像データを出力端子Ｏ２１から出力する。
【００７７】
また、セレクタ４５は、入力端子Ｉ１２に入力されたＨＤの解像度を有する画像データを、出力端子Ｏ１２から出力する。出力端子Ｏ１２から出力された画像データは、セレクタ４３の入力端子Ｉ１に入力される。セレクタ４３は、入力端子Ｉ１に入力された画像データを出力端子Ｏ１から出力する。
【００７８】
セレクタ４３の出力端子Ｏ１から出力された画像データは、ＣＬＭ変換回路４１Ｃに入力される。ＣＬＭ変換回路４１Ｃでは、カラリメトリ変換が行われる。ＣＬＭ変換回路４１Ｃでカラリメトリが変換された画像データは、データラインＬｄを通ってセレクタ４４の入力端子Ｉ３に供給される。セレクタ４４は、入力端子Ｉ３に供給された画像データを出力端子Ｏ１から出力する。
【００７９】
セレクタ４４の出力端子Ｏ１から出力された画像データは、輪郭強調回路４１Ｅに入力される。輪郭強調回路４１Ｅでは、画像データに輪郭強調処理が施される。輪郭強調回路４１Ｅで輪郭強調処理が施された画像データは、セレクタ４６の入力端子Ｉ２３に入力される。セレクタ４６は、入力端子Ｉ２３に入力された画像データを出力端子Ｏ２２から出力する。
【００８０】
これにより、セレクタ４５の入力端子Ｉ１１に入力された４Ｋの解像度を有する画像データが、２Ｋの解像度を有する画像データに変換される。これと同時に、セレクタ４５の入力端子Ｉ１２に入力されたＨＤの解像度を有する画像データは、カラリメトリ変換が施され、さらに輪郭強調処理が施された画像データとして出力される。
【００８１】
前述したように、解像度変換回路４１Ｒと、ＣＬＭ変換回路４１Ｃと、輪郭強調回路４１Ｅは、それぞれが１フレーム周期の間に９枚程度の画像を処理できる能力を有している。図７に示した画像処理Ｐ１と、図８に示した画像処理Ｐ４では、それぞれ３枚の画像が生成されるため、その処理時間は１／３フレーム程度と算出できる。図９に示した例では、画像処理Ｐ２では１枚の画像が生成され、画像処理Ｐ３では２枚の画像が生成される。画像処理Ｐ２と画像処理Ｐ３とは時間的に並行して行われるため、図９に示したフェーズの処理時間は、最大２枚の画像が生成される時間となる。つまり、１／３フレーム未満の時間となる。
【００８２】
図１０は、図７〜図９に示した各処理を、時間方向に並べて配置したものである。画像処理部３４の各セレクタを図７に示した選択設定とすることで、画像処理Ｐ１が行われる。すなわち、解像度変換回路４１Ｒ、ＣＬＭ変換回路４１Ｃ、輪郭強調回路４１Ｅの順に処理が行われる。続いて、各セレクタを図８に示した選択設定に切り換えることで、画像処理Ｐ４が行われる。すなわち、輪郭強調回路４１Ｅ、解像度変換回路４１Ｒ、ＣＬＭ変換回路４１Ｃの順に処理が行われる。そして、各セレクタを図９に示した選択設定に切り換えることで、画像処理Ｐ２及び画像処理Ｐ３が行われる。すなわち、解像度変換回路４１Ｒを用いた画像処理Ｐ２と、ＣＬＭ変換回路４１Ｃ、輪郭強調回路４１Ｅの順に処理を行う画像処理Ｐ３とが、並行して行われる。
【００８３】
画像処理Ｐ１と、画像処理Ｐ４と、画像処理Ｐ２及び画像処理Ｐ３での処理時間はそれぞれ１／３フレーム周期の時間内に行われる。したがって、フレーム同期信号の１周期分の期間内で、画像処理Ｐ１と、画像処理Ｐ４と、画像処理Ｐ２及び画像処理Ｐ３のすべての処理が完了する。
【００８４】
本実施の形態例によれば、少なくとも１つの画像処理回路を含む１つの機能ブロックで画像処理が施された画像データを、他の機能ブロックの入力としても使用することができる。機能ブロックに入力させる画像データの選択は、各機能ブロックに対応して設けられたセレクタによって行われる。これにより、各機能ブロックで処理が行われる順序を自由に組み替えることが可能となる。
【００８５】
また、画像処理部３４に入力される画像データを切り換えるセレクタ４５と、画像処理部３４から出力する画像データを切り換えるセレクタ４６とを設けたことで、画像処理部３４への信号の入出力系統数も任意の数に設定することができる。
【００８６】
このように、各機能ブロックで処理が行われる順序と、画像処理部３４への信号の入出力系統数を自在に変化させられるため、セレクタの切り替えを時分割で行うことにより、少ない機能ブロックで様々な画像処理を行うことが可能となる。
【００８７】
また、処理を時分割で行うことにより、同じ画像処理回路を使用する必要のある画像処理が複数種類ある場合にも、その画像処理が時間的に同時に行われることがなくなる。よって、機能ブロックとして用意すべき画像処理回路を、１フレーム期間内に行うべき複数の画像処理において共通して使用される回路のみで構成することができる。上述した実施の形態例では、１フレーム期間内に行うべき画像処理が４つであるのに対して、機能ブロックの数は、解像度変換回路４１Ｒ、ＣＬＭ変換回路４１Ｃ、輪郭強調回路４１Ｅの３つのみで済む。つまり、回路規模を削減することが可能となる。
【００８８】
また、各機能ブロックに対してはセレクタ４５で選択された画像データが入力され、各機能ブロックから出力された画像データは、セレクタ４６を介して出力される。これにより、各機能ブロックでの処理を組み合わせる場合にも、バス４１に対して入出力される信号の量は増大しない。本実施の形態例では、バス４１を伝送されるのは、セレクタ４５に入力される画像処理Ｐ１が施されるべき画像データと、画像処理Ｐ２又は画像処理Ｐ３が施された、セレクタ４６から出力されるデータのみとなる。すなわち、本実施の形態例によれば、バス４１上にデータが流れる回数及び量を削減することができる。
【００８９】
また、上述した実施の形態によれば、複数の画像処理を時分割で行うことが可能であるため、処理速度が高速な画像処理回路を使用し、各セレクタの切り替えを高速に行うことで、複数の画像処理を１フレーム周期の期間内で行うことができる。
【００９０】
また、上述した実施の形態では、標準的なハンドシェイクの手順に基づいて画像データの送受信を行っており、各セレクタの切り替えも、ハンドシェイク通信に基づいて行っている。つまり、独自の仕組みや手順等を設けることなく、既存の仕組みを用いて容易にシステムを構築することができる。
【００９１】
＜４．各種変形例＞
なお、上述した実施の形態では、複数の画像処理を１フレーム周期の期間内に行う例を挙げたが、これに限定されるものではない。複数の画像処理を行うべき単位処理時間は１フレームに限定されるものではなく、２フレーム以上の時間であってもよい。
【００９２】
また、上述した実施の形態では、機能ブロックを解像度変換回路４１Ｒと、ＣＬＭ変換回路４１Ｃと、輪郭強調回路４１Ｅとで構成した例を挙げたが、これに限定されるものではない。機能ブロックを、色変換回路や、アフィン変換回路等、他の画像処理回路で構成してもよい。
【００９３】
また、上述した実施の形態では、機能ブロックを３つ設けた例を挙げたが、これに限定されるものではない。所定の単位処理時間内に時分割の画像処理が完了する要件を満たす数であれば、４つや５つ等他の個数で構成してもよい。
【００９４】
また、上述した実施の形態では、機能ブロックを１つの画像処理回路で構成した例を挙げたが、これに限定されるものではない。機能ブロックを複数の画像処理回路で構成してもよい。
【００９５】
図１１は、２つの画像処理回路で１つの機能ブロックを構成した場合の構成例を示したものである。図１１において、図４，図７〜図９に対応する箇所には同一の符号を付してあり、重複する説明は省略する。図１１に示した画像処理部３４は、２つの機能ブロックよりなる。１つは解像度変換回路４１Ｒよりなる機能ブロックＢ１であり、もう１つは、ＣＬＭ変換回路４１Ｃと輪郭強調回路４１Ｅとよりなる機能ブロックＢ２である。機能ブロックＢ２では、ＣＬＭ変換回路４１Ｃと輪郭強調回路４１Ｅとが直列に接続されている。つまり、機能ブロックＢ２では、ＣＬＭ変換処理と輪郭強調処理との両方の処理が、ＣＬＭ変換処理、輪郭強調処理の順に施される。このように、画像処理の順序が固定されるようなケースでは、複数の画像処理回路を直列に接続したもので機能ブロックを構成してもよい。
【００９６】
また、上述した実施の形態では、Ｖａｌｉｄ−Ｒｅａｄｙ型のハンドシェイク通信を用いて画像データの送受信を行う例を挙げたが、これに限定されるものではない。Ｖａｌｉｄ−Ａｃｋ型のハンドシェイク通信等、他の方式を用いて行うようにしてもよい。
【００９７】
また、上述した実施の形態では、ハンドシェイク通信で交換される信号に基づいて、データラインＶｄ上にデータが伝送されていないことを確認できたタイミングでセレクタの切り替えを行う例を挙げたが、これに限定されるものではない。予め、各画像処理回路の処理速度に基づいて各機能ブロックでの処理時間を算出しておき、この時間が到来した時点で、セレクタを切り換えるようにしてもよい。
【００９８】
また、上述した実施の形態では、本開示の画像処理装置を、撮像素子を有する撮像装置に適用した例を挙げたが、これに限定されるものではない。所定の単位処理時間内に複数の画像処理を行う必要のある装置であれば、再生装置等、他の画像処理装置に適用してもよい。例えば再生装置に適用した場合には、解像度の高い表示装置に表示させる画像と、通信手段を用いて他の装置に転送する画像とを、所定の単位処理時間内に生成することも可能となる。
【００９９】
なお、本開示は以下のような構成も取ることができる。
（１）入力部と出力部を有し、所定の画像処理を行う画像処理回路を少なくとも１つ備える、複数の機能ブロックと、
前記複数の機能ブロックの前記入力部のそれぞれに対して１対１で対応付けられ、他の前記機能ブロックの前記出力部から出力された画像データを含む複数の画像データの中から１つを選択して、前記対応付けられた前記機能ブロックに出力する複数の第１の入力切り替え部と、
入力される少なくとも１つの画像データの中から少なくとも１つを選択して、前記複数の第１の入力切り替え部のいずれかに出力する第２の入力切り替え部と、
前記機能ブロックの前記出力部から出力される画像データのうち、少なくとも１つの画像データを選択して出力する出力切り替え部と、
前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部に対する選択の切り替え制御を行う選択制御部とを備えた画像処理装置。
（３）前記機能ブロックでの画像処理は、時分割で行われる前記（１）又は（２）に記載の画像処理装置。
（４）前記時分割で行われる、前記機能ブロックでの画像処理は、所定の単位処理時間内に行われる前記（３）に記載の画像処理装置。
（５）前記所定の単位処理時間とは、撮像のフレームレートにおける１フレームである前記（１）〜（４）のいずれかに記載の画像処理装置。
（６）前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部とを接続するラインは、データラインとハンドシェイクラインとよりなり、
前記選択制御部による、前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部における選択先の切り替えは、ハンドシェイク通信に基づいて、前記データライン上に信号が流れていないことを検知したタイミングで行われる前記（１）〜（５）のいずれかに記載の画像処理装置。
（７）前記ハンドシェイクラインは、Ｖａｌｉｄ信号の伝送ラインと、Ｒｅａｄｙ信号の伝送ラインとよりなる前記（６）に記載の画像処理装置。
（８）前記選択制御部による、前記第１の入力切り替え部と、前記第２の入力切り替え部と、前記出力切り替え部における選択先の切り替えは、前記機能ブロックでの画像処理時間に基づいて算定されたタイミングに基づいて行われる前記（１）〜（５）のいずれかに記載の画像処理装置。
（９）入力部と出力部を有し、所定の画像処理を行う画像処理回路を少なくとも１つ備える複数の機能ブロックのいずれかに対して、入力される少なくとも１つの画像データの中から１つを選択して出力することと、
前記機能ブロックで画像処理が施された画像データを、他の機能ブロック、又は、前記機能ブロックの前記出力部から出力される画像データのうち、少なくとも１つの画像データを選択して出力することとを含む画像処理方法。
【符号の説明】
【０１００】
１…光学系、２…撮像素子、３…信号処理回路、４…システム制御部、５…操作部、６…コーデック、８…リムーバブルメディア、９…ビューファインダ、１０…ＬＣＤ、１１…モニタ、３１…補正部、３２…信号処理部、３３…解像度変換部、３４…画像処理部、３５…制御部、４０…メモリ、４１Ｃ…ＣＬＭ変換回路、４１Ｅ…輪郭強調回路、４１Ｒ…解像度変換回路、４２〜４６…セレクタ、４７…選択制御部、１００…撮像装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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