(57)【要約】      （修正有）【課題】マージドＰＮ／ショットキダイオード（ＭＰＳ）に対してサージにおける挙動を改良した、半導体デバイスを提供する。【解決手段】ドリフト層３の上に、半導体材料からなり追加の層７、７”の形状の領域により横方向に分離されたショットキコンタクト６を有する。追加の層は、ドリフト層の導電型と反対の導電型にドープされる。少なくとも１つの追加の層７”は、隣接するそのような層７より実質的に大きな横方向の拡がりを有し、これにより、より大きなドリフト層との界面の面積を有し、その層とドリフト層との間の十分な電圧のビルドアップを容易にし、サージ時にドリフト層に少数電荷キャリアを注入してサージ保護を行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
ｎまたはｐの第１導電型のドーパントによりドープされたドリフト層（３）により相互接続されたソースコンタクト（１）とドレインコンタクト（２）を有し、デバイスの順バイアス状態で、ソースコンタクトとドレインコンタクトとの間の導電経路を多数電荷キャリアが移動する半導体デバイスであって、
デバイスは、ドリフト層の上に、ソースコンタクトに属し、ドリフト層にショットキコンタクトを形成する複数の金属層領域（６）を含み、
金属層領域は、ドリフト層の上に、半導体材料から追加の層（７、７”）の形状で形成され、ドリフト層との界面においてｐｎ接合を形成するために第１導電型と反対の第２導電型のドーパントでドープされ、デバイスが逆バイアス状態で連続したブロッキングｐｎ接合を形成してショットキコンタクト領域を保護する領域により、横方向に分離され、
ソースコンタクトが追加の層の上にも適用されたデバイスにおいて、
追加の層の少なくとも１つ（７”）は、隣接するそのような層（７）より実質的により大きな横方向の拡がりを有し、これもより、より大きなドリフト層との界面の面積を有して、その層とドリフト層との間の十分な電圧のビルドアップを容易にし、デバイスの順導電状態でサージ時にその層からドリフト層（３）に少数電荷キャリアを注入し、ドリフト層の抵抗を低減し、これによりサージ時の温度を低減することを特徴とする半導体デバイス。
【請求項２】
ドリフト層（３）の上面に沿って横方向に、少なくとも７つ毎、特徴的には少なくとも６つ毎、好適には少なくとも５つ毎、更に好適には４つまたは３つ毎に、追加の層（７、７”）が、隣接する追加の層より実質的に大きな横方向の拡がりを有することを特徴とする請求項１に記載のデバイス。
【請求項３】
少なくとも１つの追加の層（７”）は、隣接する追加の層（７）の横方向の拡がりの、少なくとも１．５倍、特徴的には少なくとも２倍、好適には２〜４倍、より好適には３〜４倍の横方向の拡がりを有することを特徴とする請求項１または２に記載のデバイス。
【請求項４】
少なくとも１つの追加の層（７”）の横方向の拡がりは、約５μｍから１５μｍであり、隣接するそのような追加の層（７）の横方向の拡がりは、約２μｍから４μｍであることを特徴とする請求項１〜３のいずれかに記載のデバイス。
【請求項５】
隣接する追加の層（７、７”）の間の横方向の距離は、ドリフト層（３）の上面に沿って実質的に一定である請求項１〜４のいずれかに記載のデバイス。
【請求項６】
ショットキコンタクト領域（６）と追加の層（７、７”）は、ドリフト層（３）の上に同心のリング形状で配置され、それぞれのリングは実質的に一定の幅を有し、横方向の拡がりはそれらのリングの半径方向を意味することを特徴とする請求項１〜５のいずれかに記載のデバイス。
【請求項７】
隣接する追加の層（７、７”）の間の距離は、ドリフト層（３）の厚みと同じかまたはより小さいことを特徴とする請求項５に記載のデバイス。
【請求項８】
ドリフト層（３）は、ショットキコンタクト領域（６）および追加の層（７、７”）と隣り合う薄い低ドープの第１副層（４）と、その下にあり、ドレインコンタクト（２）と隣り合う高ドープの第２副層（５）とを有する請求項１〜７のいずれかに記載のデバイス。
【請求項９】
ショットキコンタクト領域（６）は、ドリフト層（３）中のリセス（１１）の底部に配置され、それぞれのショットキコンタクト領域（６）は隣接する追加の層（７、７”）を分離し、追加の層（７、７”）とドリフト層（３）との間の界面に対して所定の縦方向の距離に配置されることを特徴とする請求項１〜８のいずれかに記載のデバイス。
【請求項１０】
追加の層（７、７”）は、高ドープであることを特徴とする請求項１〜９のいずれかに記載のデバイス。
【請求項１１】
半導体層（３、７、７”）は、ＳｉＣから形成され、第１導電型はｎであり、第２導電型はｐであり、サージ保護のためにドリフト層に正孔が注入される請求項１〜１０のいずれかに記載のデバイス。
【請求項１２】
半導体層（３、７、７”）は、ダイアモンドから形成され、第１導電型はｐであり、第２導電型はｎであり、サージ保護のためにドリフト層に電子が注入される請求項１〜１０のいずれかに記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｎまたはｐの第１導電型のドーパントによりドープされたドリフト層により相互接続されたソースコンタクトとドレインコンタクトを有し、デバイスの順バイアス状態で、ソースコンタクトとドレインコンタクトとの間の導電経路を多数電荷キャリアが移動し、このデバイスは、ドリフト層の上に、ソースコンタクトに属し、ドリフト層にショットキコンタクトを形成する複数の金属層領域を含み、金属層領域は、ドリフト層の上に半導体材料からなる追加の層の形状で形成され、ドリフト層との界面においてｐｎ接合を形成するために第１導電型と反対の第２導電型のドーパントでドープされ、デバイスが逆バイアス状態で連続したブロッキングｐｎ接合を形成してショットキコンタクト領域を保護する領域により、横方向に分離され、ソースコンタクトは追加の層の上にも適用される半導体デバイスに関する。
【背景技術】
【０００２】
このタイプの半導体デバイスは、マージドＰＮ／ショットキダイオード（ＭＰＳ）と呼ばれる。ドリフト層は、ドーピング濃度の異なる１またはそれ以上の副層（sub-layer）を有しても良いことが指摘される。
【０００３】
このタイプの半導体デバイスは、順導電状態で低いオン電圧を有するショットキダイオードの特性と、デバイスの逆バイアスブロッキング状態で高い破壊電界強度を有するｐｎダイオードの特性とを併せ持つ。
【０００４】
隣接する追加の層の間には、可能な限り間隔を有し、これによりショットキコンタクト領域は可能な限り大きな総面積を有することが望まれる。なぜならば、これは、順バイアス状態において、デバイスがより低い抵抗であることを意味するからである。しかしながら、デバイスの逆バイアスブロッキング状態で、ショットキコンタクト領域を保護するｐｎ接合が信頼性を持って得られないので、そのような追加の層の間の距離はあまり大きくはできない。
【０００５】
本発明は、すべてのタイプの半導体材料からなるデバイスを含む。ここでは、ＳｉＣの場合について説明するが、これは本発明を限定するものでは無い。
【０００６】
通常動作と場合、ＳｉＣの成分は、１．５Ｖの領域のオン電圧を有し、そこを流れる電流は例えば５Ａである。しかしながら、サージが発生した場合には５０Ａの領域の電流が流れ、デバイスを破壊する温度の上昇を招く。それぞれの追加の層と、それに近いドリフト層の部分との間の電圧は、例えばＳｉＣでは２．８Ｖより大きな十分なレベルまで上昇し、サージが十分に大きい場合、そのような追加の層からドリフト層の中に少数電荷キャリアの注入が始まる。これが、ドリフト層の抵抗を減らし、これによりその温度を下げ、サージ保護として機能する。しかしながら、ショットキコンタクトから、追加の層に近いドリフト層部分に、多数電荷キャリアの注入された結果、そのようなサージ保護に必要とされる電圧は、所定の状況では、デバイスが破壊されてしまうまで得られない。
【発明の概要】
【０００７】
本発明の目的は、公知のデバイスに対してサージにおける挙動を改良した、上述のタイプの半導体デバイスを提供する。
【０００８】
本発明の目的は、少なくとも１つの追加の層が実質的により大きな横方向の拡がりを有し、これにより隣接する層より面積の広いドリフト層との界面を有し、その層とドリフト層との間に十分な電圧のビルドアップ（building-up）を容易にし、デバイスが順導電状態の場合、サージにおいてその層からドリフト層中に少数電荷キャリアを注入し、ドリフト層の抵抗を低減して、これによりサージにおけるその温度を下げるようなデバイスの提供により得られる。
【０００９】
サージ保護のためのこの新しいアプローチにより、サージ保護のために、少数電荷キャリアをドリフト層に注入するのに十分である、少なくとも１つの追加の層とそこに近いドリフト層部分との間の電圧が従来より速く得られ、これにより、サージ時のデバイスの温度が抑制され、デバイスの破壊が防止される。より広い追加の層は、あたかも隣接する層がより狭いような隣接するショットキコンタクトからの多数電荷キャリアの注入により、電圧のビルドアップは妨害されないことを意味する。広い横方向の拡がりを有する全ての追加の層が必要なわけではないことが見出された。これは、デバイスの通常動作では、順導電状態でデバイスは実質的により高い抵抗となるが、有効なサージ保護を得るためには、そのような広い横方向の拡がりを有する層の幾つかのみを有するだけで十分であることを意味する。
【００１０】
本発明の具体例では、ドリフト層の上部に沿った横方向において、少なくとも７番目毎に、特徴的には少なくとも６番目毎に、好適には少なくとも５番目毎に、より好適には４番目または３番目毎に、追加の層は、隣接する追加の層より実質的に広い横方向の拡がりを有する。他の追加の層に対してより広い横方向の拡がりを有する追加の層の数の割合は、デバイスの有効なサージ保護となる。これにより、追加の層の多数は、順導電性の観点から好ましい、より小さな横方向の拡がりを有し、効果的なサージ保護が得られる。
【００１１】
本発明の他の具体例では、少なくとも１つの追加の層は、少なくとも１．５、特徴的には少なくとも２、好適には２から４、より好適には３から４の数をかけた追加の層の横方向の拡がりに等しい。少なくとも１つの追加の層がそのように横方向に拡がることにより、隣接する追加の層に関する少数電荷キャリアの注入のために十分な電圧のビルドアップに関する特性が十分に改良される。
【００１２】
本発明の他の具体例では、少なくとも１つの追加の層の横方向の拡がりは、５μｍから１５μｍであり、一方、隣接したそのような追加の層の横方向の拡がりは、２μｍから４μｍである。
【００１３】
本発明の他の具体例では、隣接する追加の層の間の横方向の距離は、ドリフト層の上面に沿って実質的に一定であり、すでに述べたように、デバイスの逆バイアスブロッキング状態でショットキコンタクト領域が有効に保護される限り、この横方向の距離は可能な限り大きくすべきである。
【００１４】
本発明の他の具体例では、ショットキコンタクト領域と、追加の層は、同心状のリング形状としてドリフト層の上に配置され、それぞれのリングは実質的に一定の幅を有する。横方向の拡がりは、それらのリングの半径方向を意味する。これにより、実質的により広い横方向の拡がりを有する少なくとも１つの追加の層は、隣接する追加の層のリングより実質的に広い幅の広いリングにより形成される。
【００１５】
本発明の他の具体例では、隣接する追加の層の間の距離は、ドリフト層の厚みとおおよそ同じか、またはより小さい。これは、デバイスの逆バイアス状態において、連続したブロッキングｐｎ接合により、ショットキコンタクト領域が信頼性高く保護されることを意味する。
【００１６】
本発明の他の具体例では、ドリフト層は、ショットキコンタクト領域と隣り合った薄い低ドープされた第１の副層と、追加の層と、ドレインコンタクトと隣り合い、その下にある高ドープされた第２の副層とを有する。
【００１７】
本発明の他の具体例では、ショットキコンタクト領域は、ドリフト層中のリセスの底面に設けられ、それぞれは隣接する追加の層を分離し、追加の層とドリフト層との間の界面に垂直な距離をおいてショットキコンタクトを配置する。垂直な距離は、ショットキコンタクトから注入された多数電荷キャリアが、追加の層とそこに近いドリフト層の部分との間の十分な電圧のビルドアップに与える影響を低減し、サージ保護のために追加の層からドリフト層に少数電荷キャリアを注入することを意味する。
【００１８】
本発明の他の具体例では、本発明の追加の層は高ドープされ、逆バイアスブロック状態と、サージ保護のための順導電状態との双方のデバイスの特徴を改良する。
【００１９】
本発明の他の具体例では、デバイスの半導体層はＳｉＣからなり、第１導電型はｎであり、第２導電型はｐであり、ドリフト層に正孔を注入することによりサージ保護される。電子移動により電流は、現在得られるドーパントを有するＳｉＣ中で最も効果的であり、ダイアモンドに対しては反対になる。本発明の他の具体例では、半導体層はダイアモンドからなり、第１導電型はｐで、第２導電型はｎであり、ドリフト領域への電子の注入によりサージ保護される。
【００２０】
ＳｉＣやダイアモンドからなるそのようなデバイスは、特に高出力への応用に興味があり、特に、高周波でスイッチがオンおよびオフされる場合、デバイスを非常に薄くしつつブロッキング状態で高電圧を保持できるとともに、高温におけるそれらの材料の安定性や高い熱伝導性を備え興味がある。
【００２１】
本発明の優れた長所とともに更なる長所は、この具体例にかかる以下の記載から明らかになるであろう。
【図面の簡単な説明】
【００２２】
添付した図面は、例として示された本発明の具体例の特定の記載に従うものである。
【００２３】
【図１】順導電状態の、本発明にかかるタイプの公知の半導体デバイスの非常に模式的な断面図である。
【図２】逆バイアスブロッキング状態の、図１にかかるデバイスの図１に類似した図である。
【図３】本発明の第１の具体例にかかるデバイスの図１に類似した図である。
【図４】本発明の第２の具体例にかかるデバイスの図１に類似した図である。
【００２４】
図面は縮尺通りではなく、異なる層の膜厚の比率は全体で異なり、図面は、単に、従来のデバイスと本発明にかかるデバイスの原理を示すものである。
【発明を実施するための形態】
【００２５】
従来技術の説明
図１は、第１導電型、ここではｎ型にドープされたドリフト層３’により分離されたソースコンタクト１’とドレインコンタクト２’とを有する公知の半導体デバイスを示す。ドリフト層は、ここでは１つの副層であり、即ち、高ドープの副層５’である。デバイスは、更に、ドリフト層の上に、ソースコンタクトに属し、ドリフト層に対してショットキコンタクトを形成し、ドリフト層の上で、ここではｐである第２導電型のドーパントでドープされた半導体材料の追加の層の形態の領域７’により横方向に分離される複数の金属層６’を含む。追加の層７’は、好適には高ドープである。
【００２６】
追加の層７’はドリフト層との界面においてｐｎ接合を形成する。このデバイスの操作は、以下の通りである。デバイスが順導電状態の場合、矢印８’のように、電子は、ショットキコンタクト領域６’からドリフト層に流れて、多数電荷キャリアをドレインコンタクト２’に運ぶ。ショットキコンタクトの低いバリア高さのおかげで、デバイスのオン状態電圧は低くなる。デバイスの逆バイアスブロッキング状態では、追加の層７’は、隣接するそのような追加の層の下部およびの間の部分を空乏化させることにより、ショットキ領域を保護する連続ブロッキングｐｎ接合９’（図２参照）を得ることができる。
【００２７】
追加の層７’は、全て同じ幅または横方向の拡がりを有して可能な限り狭く形成されるとともに、最良の可能なオン状態特性を得るために、逆バイアス状態において連続したブロッキングｐｎ接合を得ることを可能とする。これにより、追加の層７’とそこに近接したドリフト部分の間に、サージの時に十分な電圧を得て、追加の層７’からドリフト層に正孔を注入して、これによりデバイスの温度を下げてサージ時にデバイスを保護するために、上述の問題が発生する。
【００２８】
本発明の具体例の説明
本発明は、この問題を解決するものであり、本発明の第１の具体例にかかるデバイスは、図３に模式的に示される。図１、２の従来技術のデバイスに対応するこのデバイスの部分は、同じ参照符号により示されている。このデバイスの半導体材料はＳｉＣである。このデバイスは、公知のデバイスと、ドリフト層３が２つの副層を有する点、即ち、ソースコンタクトに近い第１の低ドープの副層４と、ドレインコンタクトに近いより高ドープの第２の副層５を有し、少なくとも１つの追加の層７”は実質的により大きな横方向の拡がりを有し、これによりドリフト層との界面の面積が、隣接するそのような層７よりも大きくなる。
【００２９】
追加の層とショットキコンタクト領域６は、この場合、ドリフト層３の上に、それぞれが実質的に一定の幅を有する同心のリングとして形成される。横方向の拡がりは、それらのリングの半径方向を意味する。これは、この場合において、少なくとも１つの追加の層７”が、追加の層７の３倍の幅に等しい幅を有することを意味する。７つ毎、６つ毎、５つ毎、４つ毎、３つ毎の追加の層は、半径方向において、少なくとも１つの追加の層７”の幅に対応する幅を有する。より広い追加の層の数と、他の隣接する追加の層との間の他の関係は、想像できる。
【００３０】
少なくとも１つの追加の層７”の幅は、この具体例では１０μｍであり、一方、隣接する追加の層の幅は約３μｍである。追加の層７、７”は、この場合には、ドリフト層の上面の約２０％を覆い、この被覆は、図１、２に示す従来技術のデバイスと、実質的に同じである。
【００３１】
図３に示される本発明にかかるデバイスの機能は、通常動作において、順導電状態および逆バイアス状態において図１にかかるデバイスと実質的に同じである。しかしながら、このデバイスのサージ保護は、図１のデバイスに比較して驚くほど改良されている。この理由は、例えば電流が５Ａから５０Ａに増加するサージにおいて、図１に矢印１０’で示された、追加の層の近傍のドリフト層に注入された電子は、追加の層７’とその隣のドリフト層部分との間で、ＳｉＣの場合は２．８Ｖである十分な電圧のビルドアップを打ち消すことにある。
【００３２】
しかしながら、隣接するそのような追加の層７より実質的に大きな幅を有する少なくとも１つの追加の層７”に近い、矢印１０により注入されたそのような電子は、層７”とその下のドリフト層との間の十分な電圧のビルドアップを実質的に妨害せず、正孔の形の少数電荷キャリアがドリフト層に注入され、これにより、高い電流サージにおいて、より簡単にデバイスの抵抗と温度を下げる。
【００３３】
図４は、本発明の第２の具体例にかかるデバイスを示す。このデバイスは、ショットキコンタクト領域６が、ドリフト層中のリセスまたはトレンチ１１の底部に形成されて隣接する追加の層の間を分離し、ショットキコンタクトを、追加の層７、７”とドリフト層との間の界面から垂直方向の距離だけ隔てて配置される点で、図３に示すデバイスと異なっている。
【００３４】
このショットキコンタクトと界面との間の垂直方向の距離は、サージにおいてショットキコンタクトからドリフト層に注入された電子が、追加の層７、７”とドリフト層の間の十分な電圧のビルドアップを妨げ、ドリフト層に正孔を注入することを意味する。少なくとも１つの追加の層の幅は、この具体例では、隣接する追加の層７の幅の２倍であり、これは、電圧が、サージ時に、他の追加の層７より、追加の層７”に対してより簡単でより速いビルドアップを行うことを意味する。
【００３５】
低ドープと高ドープとの間との違いは、この文脈では、少なくとも１０倍のドーピング濃度の違いを意味し、ＳｉＣの場合、第１の副層は１０１５ｃｍ−３より低いドーピング濃度であり、一方、第２の副層は１０１６ｃｍ−３より高いドーピング濃度である。ドリフト領域に異なったドーピングレベルの副層を含むことで、第１の副層４の配置を通じて行われたような注入の増大を行うことは、従来技術からは認識できない。
【００３６】
本発明は、もちろん上述の具体例に限定されるものではなく、その多くの変形の可能性は、添付の請求項に記載された本発明の基本的発想から離れることなく、当業者にとって明らかである。
【００３７】
異なった幅を有する実質的に大きな横方向の拡がりを有する追加の層を有することは、本発明の範囲内であり、それらの一つは、多数の他の追加の層の幅の３倍であり、他は、それらの層の幅の２．５倍である。
【００３８】
ＳｉＣに関して、本発明は、特定のポリタイプに限定されるものではない。
【図１】
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【図２】
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【図３】
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【図４】
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【手続補正書】
【提出日】平成26年3月28日(2014.3.28)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型にドープされたドリフト層（３）と、
ドリフト層（３）の第１表面上のドレインコンタクト（２）と、
第２導電型にドープされたドレインコンタクト（２）に対向する、ドリフト層（３）の第２表面上の、複数の半導体材料の追加層（７、７’）と、
ソースコンタクト（１）と、を含み、
複数の半導体材料の追加層（７、７’）は、ドリフト層（３）の第２表面上に複数の半導体材料の同心円リングを形成するように配置され、複数の半導体材料の同心円リングの間でこれらを横方向に分離するドリフト層（３）の第２表面の領域は、ショットキコンタクト領域（６）を形成し、
ソースコンタクト（１）は、ショットキコンタクト領域（６）でドリフト層（３）と直接接触する半導体デバイス。
【請求項２】
ドリフト層（３）は、ソースコンタクト（１）に最も近い低ドープのサブレイヤ（４）と、ドレインコンタクト（２）に最も近い高ドープのサブレイヤ（５）とを含む請求項１に記載の半導体デバイス。
【請求項３】
低ドープのサブレイヤ（４）は１０１５ｃｍ−３より低いドーピング濃度を有し、高ドープのサブレイヤ（５）は１０１６ｃｍ−３より高いドーピング濃度を有する請求項２に記載の半導体デバイス。
【請求項４】
ショットキコンタクト領域（６）は、ドリフト層（３）の中の対応するリセス（１１）の底に配置されて、隣り合う複数の半導体材料の追加層（７、７’）の間を分離し、さらにショットキコンタクト領域（６）は、複数の半導体材料の追加層（７、７’）とドリフト層（３）の第２表面との間の界面に対して縦方向に離れて配置される請求項１〜３のいずれかに記載の半導体デバイス。
【請求項５】
ドリフト層（３）と複数の半導体材料の追加層（７、７’）とは、ＳｉＣから形成される請求項１〜４のいずれかに記載の半導体デバイス。
【請求項６】
第１導電型はｎ型で、第２導電型はｐ型である請求項５に記載の半導体デバイス。
【請求項７】
ドリフト層（３）の第２表面に沿った横方向に、少なくとも７つ毎、有利には少なくとも６つ毎、好適には少なくとも５つ毎、最も好適には４つ毎または３つ毎の複数の半導体材料の追加層（７、７’）が、隣接する複数の半導体材料の追加層（７、７’）より、実質的により大きな横方向の長さを有する請求項１〜６のいずれかに記載の半導体デバイス。
【請求項８】
複数の半導体材料の追加層（７、７’）の少なくとも１つは、隣接する複数の半導体材料の追加層（７、７’）の１つの横方向の長さの少なくとも１．５倍、有利には少なくとも２倍、好適には２〜４倍、最も好適には３〜４倍の大きさと等しい横方向の長さを有する請求項１〜７のいずれかに記載の半導体デバイス。
【請求項９】
複数の半導体材料の追加層（７、７’）の少なくとも１つの横方向の長さは、おおよそ５〜１５マイクロメーターで、隣接する複数の半導体材料の追加層（７、７’）の１つの横方向の長さは、おおよそ２〜４マイクロメーターである請求項８に記載の半導体デバイス。
【請求項１０】
隣接する複数の半導体材料の追加層（７、７’）の間の横方向の長さは、ドリフト層（３）の第２表面に沿って実質的に一定である請求項１〜９のいずれかに記載の半導体デバイス。
【請求項１１】
隣接する複数の半導体材料の追加層（７、７’）の間の横方向の長さは、おおよそドリフト層（３）の膜厚と同じかそれより小さい請求項１〜１０のいずれかに記載の半導体デバイス。
【請求項１２】
ドリフト層（３）と複数の半導体材料の追加層（７、７’）は、ダイヤモンドで形成される請求項１〜４および６〜１１のいずれかに記載の半導体デバイス。
【請求項１３】
第１導電型はｐ型で、第２導電型はｎ型である請求項１２に記載の半導体デバイス。
【外国語明細書】
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