(57)【要約】【課題】検出抵抗のショートに対する信頼性を高める。【解決手段】検出端子ＳＯＵＲＣＥには、外付けの検出抵抗ＲＳが接続される。パルス変調器１０２は、ＤＣ／ＤＣコンバータ１０の出力電圧ＶＯＵＴが目標値に近づくようにデューティ比が調節されるパルス信号ＳＰＷＭを生成する。パルス変調器１０２は、検出端子ＳＯＵＲＣＥに生ずる検出電圧ＶＳにもとづいて、パルス信号ＳＰＷＭをスイッチングトランジスタＭ１のオフレベルに遷移させる。ショート検出回路３００は、パルス信号ＳＰＷＭがスイッチングトランジスタＭ１のオンレベルに遷移してから判定時間経過後において、検出電圧ＶＳが所定のしきい値電圧ＶＴＨより高いときにアサートされるショート検出信号ＣＳ＿ＳＨＯＲＴを生成する。パルス変調器１０２はショート検出信号ＣＳ＿ＳＨＯＲＴがアサートされると、パルス信号ＳＰＷＭをオフレベルに遷移させる。【選択図】図３
2014014244.tif 000002
【特許請求の範囲】
【請求項１】
トランスおよび前記トランスの１次巻線の電流経路上に設けられたスイッチングトランジスタを有するＤＣ／ＤＣコンバータの制御回路であって、
前記１次巻線の電流経路上に設けられ、その一端が接地される外付けの検出抵抗の他端を接続するための検出端子と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受けるフィードバック端子と、
前記ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにデューティ比が調節されるパルス信号を生成するパルス変調器であって、前記検出端子に生ずる検出電圧にもとづいて、前記パルス信号をスイッチングトランジスタのオフに対応するオフレベルに遷移させるパルス変調器と、
前記パルス信号にもとづいて前記スイッチングトランジスタをスイッチングするドライバと、
前記パルス信号が前記スイッチングトランジスタのオンに対応するオンレベルに遷移してから判定時間の経過後に、前記検出電圧がショート検出しきい値電圧より低いときにアサートされるショート検出信号を生成するショート検出回路と、
を備え、
前記パルス変調器は、前記ショート検出信号がアサートされると、前記パルス信号を前記オフレベルに遷移させることを特徴とする制御回路。
【請求項２】
前記ショート検出回路は、前記ＤＣ／ＤＣコンバータの入力電圧に応じて、前記判定時間を変化させることを特徴とする請求項１に記載の制御回路。
【請求項３】
前記ショート検出回路は、前記ＤＣ／ＤＣコンバータの入力電圧に応じて、前記ショート検出しきい値電圧を変化させることを特徴とする請求項１に記載の制御回路。
【請求項４】
前記パルス変調器は、ピーク電流モードのパルス幅変調器であることを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項５】
前記パルス変調器は、
スロープ補償用の周期信号が重畳された前記検出電圧を前記フィードバック電圧と比較し、前記検出電圧が高くなるとアサートされるリセット信号を生成するパルス幅変調コンパレータと、
前記リセット信号と、セット信号と、を受け、前記リセット信号がアサートされると第１レベルに遷移し、前記セット信号がアサートされると第２レベルに遷移する前記パルス信号を生成するＲＳフリップフロップと、
を含むことを特徴とする請求項４に記載の制御回路。
【請求項６】
前記パルス変調器は、平均電流モードのパルス幅変調器であることを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項７】
前記パルス変調器は、
前記検出電圧と前記フィードバック電圧の誤差を増幅・平均化した誤差電圧を生成する誤差増幅器と、
前記誤差電圧を所定の周期を有する三角波またはのこぎり波の周期信号と比較し、比較結果に応じた前記パルス信号を生成するパルス幅変調コンパレータと、
を含むことを特徴とする請求項６に記載の制御回路。
【請求項８】
前記パルス変調器は、オフ時間固定モードのパルス変調器であることを特徴とする請求項１から３のいずれかに記載の制御回路。
【請求項９】
前記パルス変調器は、
スロープ補償用の周期信号が重畳された前記検出電圧を前記フィードバック電圧と比較し、前記検出電圧が高くなるとアサートされるオフ信号を生成するパルス幅変調コンパレータと、
前記オフ信号がアサートされてから所定のオフ時間の間、前記スイッチングトランジスタのオフに対応するオフレベルとなり、その後、前記スイッチングトランジスタのオンに対応するオンレベルとなる前記パルス信号を生成するオフ時間固定回路と、
を含むことを特徴とする請求項８に記載の制御回路。
【請求項１０】
ひとつの半導体基板上に一体集積化されることを特徴とする請求項１から９のいずれかに記載の制御回路。
【請求項１１】
１次巻線および２次巻線を有するトランスと、
前記トランスの１次巻線と接続されるスイッチングトランジスタと、
アノードが前記２次巻線と接続される第１ダイオードと、
一端が接地され、他端が前記第１ダイオードのカソードと接続された第１出力キャパシタと、
前記第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、
前記フィードバック電圧を受け、前記スイッチングトランジスタをスイッチングする請求項１から１０のいずれかに記載の制御回路と、
を備えることを特徴とするＤＣ／ＤＣコンバータ。
【請求項１２】
前記フィードバック回路は、
前記出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、
その１次側の発光素子が前記フィードバック信号によって制御されるフォトカプラと、
を含み、前記フォトカプラの２次側の受光素子に生ずる信号が、前記フィードバック電圧として前記制御回路に供給されることを特徴とする請求項１１に記載のＤＣ／ＤＣコンバータ。
【請求項１３】
前記トランスは、その１次側に設けられた補助巻線をさらに有し、
前記ＤＣ／ＤＣコンバータは、
アノードが前記補助巻線と接続される第２ダイオードと、
一端が接地され、他端が前記第２ダイオードのカソードと接続された第２出力キャパシタと、
をさらに備え、
前記制御回路の電源端子には、前記第２出力キャパシタに生ずる直流電圧が供給されることを特徴とする請求項１１または１２に記載のＤＣ／ＤＣコンバータ。
【請求項１４】
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、負荷に供給する請求項１１から１３のいずれかに記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電源装置。
【請求項１５】
負荷と、
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、前記負荷に供給する請求項１１から１３のいずれかに記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電子機器。
【請求項１６】
商用交流電圧をフィルタリングするフィルタと、
前記フィルタの出力電圧を全波整流するダイオード整流回路と、
前記ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、
前記直流入力電圧を降圧し、直流出力電圧を生成する請求項１１から１３のいずれかに記載のＤＣ／ＤＣコンバータと、
を備えることを特徴とする電源アダプタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
テレビや冷蔵庫をはじめとするさまざまな家電製品は、外部からの商用交流電力を受けて動作する。ラップトップ型コンピュータ、携帯電話端末やＰＤＡ（Personal Digital Assistants）をはじめとする電子機器も、商用交流電力によって動作可能であり、あるいは商用交流電力によって、機器に内蔵の電池を充電可能となっている。こうした家電製品や電子機器（以下、電子機器と総称する）には、商用交流電圧をＡＣ／ＤＣ（交流／直流）変換する電源装置（インバータ）が内蔵され、あるいはインバータは、電子機器の外部の電源アダプタ（ＡＣアダプタ）に内蔵される。
【０００３】
図１は、インバータの基本構成を示すブロック図である。インバータ１ｒは主としてヒューズ２、入力キャパシタＣｉ、フィルタ４、ダイオード整流回路６、平滑キャパシタＣｓおよびＤＣ／ＤＣコンバータ１０ｒを備える。
【０００４】
商用交流電圧ＶＡＣは、ヒューズ２および入力キャパシタＣｉを介してフィルタ４に入力される。フィルタ４は、商用交流電圧ＶＡＣのノイズを除去する。ダイオード整流回路６は、商用交流電圧ＶＡＣを全波整流するダイオードブリッジ回路である。ダイオード整流回路６の出力電圧は、平滑キャパシタＣｓによって平滑化され、直流電圧ＶＩＮに変換される。
【０００５】
絶縁型のＤＣ／ＤＣコンバータ１０ｒは、入力端子Ｐ１に直流電圧ＶＩＮを受け、それを降圧して、目標値に安定化された出力電圧ＶＯＵＴを出力端子Ｐ２に接続される負荷（不図示）に供給する。
【０００６】
ＤＣ／ＤＣコンバータ１０ｒは、制御回路１００ｒ、出力回路２００、フィードバック回路２１０を備える。出力回路２００は、トランスＴ１、第１ダイオードＤ１、第１出力キャパシタＣｏ１、スイッチングトランジスタＭ１、検出抵抗ＲＳを含む。出力回路２００のトポロジーは一般的なものであるため、説明を省略する。
【０００７】
スイッチングトランジスタＭ１がスイッチングすることにより、入力電圧ＶＩＮが降圧され、出力電圧ＶＯＵＴが生成される。そして制御回路１００ｒは、スイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、出力電圧ＶＯＵＴを目標値に安定化させるとともに、トランスＴ１の１次巻線Ｗ１に流れるコイル電流Ｉｐを制御する。
【０００８】
検出抵抗ＲＳは、トランスＴ１の１次巻線Ｗ１およびスイッチングトランジスタＭ１と直列に設けられる。検出抵抗ＲＳには、１次巻線Ｗ１およびスイッチングトランジスタＭ１に流れる電流Ｉｐに比例した電圧降下（検出電圧）ＶＳが発生する。制御回路１００ｒは、検出電圧ＶＳにもとづいて、１次巻線Ｗ１に流れる電流Ｉｐを制御する。
【０００９】
図２は、本発明者らが検討したＤＣ／ＤＣコンバータ１０ｒの構成を示す回路図である。フィードバック回路２１０は、出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢを生成し、制御回路１００ｒのフィードバック端子（ＦＢ端子）に供給する。フィードバック回路２１０は、シャントレギュレータ２１２およびフォトカプラ２１４を含む。シャントレギュレータ２１２は、出力電圧ＶＯＵＴと所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号Ｓ１１を生成し、フォトカプラ２１４の発光ダイオードに供給する。フォトカプラ２１４のフォトトランジスタ（あるいはフォトトランジスタ）は、発光ダイオードからの光信号Ｓ１２を、フィードバック信号Ｓ１１に応じたフィードバック電圧ＶＦＢに変換する。
【００１０】
トランスＴ１の１次側には、１次巻線Ｗ１に加えて補助巻線Ｗ３が設けられる。補助巻線Ｗ３、第２ダイオードＤ２、第２出力キャパシタＣｏ２は、第２のＤＣ／ＤＣコンバータを形成する。スイッチングトランジスタＭ１のスイッチングに応じて、第２出力キャパシタＣｏ２には、直流電圧ＶＣＣが発生する。直流電圧ＶＣＣは、制御回路１００ｒの電源端子ＶＣＣ（ＶＣＣ端子）に供給される。
【００１１】
制御回路１００ｒは、スイッチングトランジスタＭ１、パルス変調器１０２、ドライバ１０４、電流制限回路１２０を備える。スイッチングトランジスタＭ１のドレインは、ドレイン端子ＤＲＡＩＮに、そのソースは、検出端子（ＳＯＵＲＣＥ端子）に接続される。ＤＲＩＡＮ端子は、１次巻線Ｗ１と接続され、ＳＯＵＲＣＥ端子には、検出抵抗ＲＳが外付けされる。
【００１２】
パルス変調器１０２は、フィードバック電圧ＶＦＢおよび検出電圧ＶＳを受ける。パルス変調器１０２は、フィードバック電圧ＶＦＢに応じてデューティ比が調節されるパルス信号ＳＰＷＭを生成する。パルス変調器１０２は、スイッチングトランジスタＭ１に流れるコイル電流Ｉｐに比例した検出電圧ＶＳに応じて、スイッチングトランジスタＭ１をオフするタイミングを制御する。こうしたパルス変調器１０２としては、たとえば平均電流モード、ピーク電流モードの変調器が知られている。ドライバ１０４は、パルス信号ＳＰＷＭに応じてスイッチングトランジスタＭ１をスイッチングする。
【００１３】
電流制限回路１２０は、検出電圧ＶＳをしきい値電圧ＶＣＵＲ＿ＬＩＭと比較することにより過電流状態を検出し、過電流状態においてスイッチングトランジスタＭ１のスイッチングを停止する保護回路である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平９−０９８５７１号公報
【特許文献２】特開平２−２１１０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
たとえばピーク電流モードのパルス変調器１０２は、所定の周期ごとにアサートされるセット信号に応じて、パルス信号ＳＰＷＭを、スイッチングトランジスタＭ１のオンに対応するレベル（オンレベル）に遷移させる。回路が正常であれば、スイッチングトランジスタＭ１がオンすると、コイル電流Ｉｐが時間とともに一定の傾きで上昇する。そして、検出電圧ＶＳをフィードバック電圧ＶＦＢと比較し、検出電圧ＶＳがフィードバック電圧ＶＦＢまで上昇すると、言い換えれば、コイル電流Ｉｐが、フィードバック電圧ＶＦＢに応じたピーク電流レベルに達すると、パルス信号ＳＰＷＭを、スイッチングトランジスタＭ１のオフに対応するレベル（オフレベル）に遷移させる。次にセット信号がアサートされると、パルス信号ＳＰＷＭは再びオンレベルに遷移する。
【００１６】
図２のＤＣ／ＤＣコンバータ１０ｒでは、検出抵抗ＲＳが制御回路１００ｒに外付けされ、埃の付着などを原因として検出抵抗ＲＳの両端間がショートすると、コイル電流Ｉｐが検出できなくなる。具体的には、検出電圧ＶＳがコイル電流ＩＰの大きさにかかわらずに０Ｖとなるため、パルス信号ＳＰＷＭがオンレベルを維持し続ける。このとき、電流制限回路１２０による回路保護もかからない。その結果、スイッチングトランジスタＭ１は、予め定められた最大デューティ比（たとえば７５％）でスイッチングし続けることになり、スイッチングトランジスタＭ１および１次巻線Ｗ１に大電流が流れる。やがて、図１のヒューズ２が切れることにより回路保護がかかり、あるいはヒューズ２が切れる前に、回路の信頼性に悪影響が及ぶおそれがある。
【００１７】
この問題を解決するために、検出抵抗ＲＳを制御回路１００ｒに内蔵することも考えられる。制御回路１００ｒに検出抵抗ＲＳを内蔵すれば、埃などによってショートすることが無くなるからである。しかしながら、検出電圧ＶＳを制御回路１００ｒに内蔵すると、インバータ１ｒの設計者が、ＤＣ／ＤＣコンバータ１０ｒの電力を変更できなくなるという別の問題が生ずる。
【００１８】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、検出抵抗のショートに対する信頼性を高めたＤＣ／ＤＣコンバータの提供にある。
【課題を解決するための手段】
【００１９】
本発明のある態様は、ＤＣ／ＤＣコンバータの制御回路に関する。ＤＣ／ＤＣコンバータは、トランスおよびトランスの１次巻線の電流経路上に設けられたスイッチングトランジスタを有する。制御回路は、１次巻線の電流経路上に設けられ、その一端が接地される外付けの検出抵抗の他端を接続するための検出端子と、ＤＣ／ＤＣコンバータの出力電圧に応じたフィードバック電圧を受けるフィードバック端子と、ＤＣ／ＤＣコンバータの出力電圧が目標値に近づくようにデューティ比が調節されるパルス信号を生成するパルス変調器であって、検出端子に生ずる検出電圧にもとづいて、パルス信号をスイッチングトランジスタのオフに対応するオフレベルに遷移させるパルス変調器と、パルス信号にもとづいてスイッチングトランジスタをスイッチングするドライバと、パルス信号がスイッチングトランジスタのオンに対応するオンレベルに遷移してから判定時間の経過後に、検出電圧がショート検出しきい値電圧より低いときにアサートされるショート検出信号を生成するショート検出回路と、を備える。パルス変調器は、ショート検出信号がアサートされると、パルス信号をオフレベルに遷移させる。
【００２０】
検出抵抗がショートされず、正常であるとき、トランスの１次巻線に流れるコイル電流は、時間とともに一定の傾きで増大し、したがって検出抵抗の両端間に生ずる検出電圧も、コイル電流に比例して時間とともに増大する。検出電圧ＶＳは、スイッチングトランジスタがオンしてからの経過時間をＴＯＮ、ＤＣ／ＤＣコンバータの入力電圧をＶＩＮ、１次巻線のインダクタンスをＬ１、検出抵抗の抵抗値をＲＳと書くとき、式（１）で与えられる。
ＶＳ＝ＶＩＮ／Ｌ１×ＴＯＮ×ＲＳ    …（１）
つまり、検出抵抗が正常であるときに、パルス信号がオンレベルに遷移してから判定時間の経過後における検出電圧は、非ゼロのレベルを有するはずである。反対に、検出抵抗がショートした状態ではコイル電流は増大しても、検出電圧は増大せず、したがってパルス信号がオンレベルに遷移してから判定時間経過後における検出電圧は、ゼロ付近を維持し、ショート検出しきい値電圧より低くなる。
したがって、この態様の制御回路によれば、スイッチングトランジスタがオンしてから判定時間経過後の検出電圧をショート検出しきい値電圧と比較することにより、検出抵抗のショートの有無を検出することができる。ショート検出時には、スイッチング周期ごとに、スイッチングトランジスタがオンしてから、判定時間の経過後に、スイッチングトランジスタがオフすることになるため、検出抵抗のショートに対する信頼性を高めることができる。
【００２１】
パルス変調器は、ピーク電流モードのパルス幅変調器であってもよい。
【００２２】
パルス変調器は、スロープ補償用の周期信号が重畳された検出電圧をフィードバック電圧と比較し、検出電圧が高くなるとアサートされるリセット信号を生成するパルス幅変調コンパレータと、リセット信号と、セット信号と、を受け、リセット信号がアサートされると第１レベルに遷移し、セット信号がアサートされると第２レベルに遷移するパルス信号を生成するＲＳフリップフロップと、を含んでもよい。
【００２３】
パルス変調器は、平均電流モードのパルス幅変調器であってもよい。
【００２４】
パルス変調器は、検出電圧とフィードバック電圧の誤差を増幅・平均化した誤差電圧を生成する誤差増幅器と、誤差電圧を所定の周期を有する三角波またはのこぎり波の周期信号と比較し、比較結果に応じたパルス信号を生成するパルス幅変調コンパレータと、を含んでもよい。
【００２５】
パルス変調器は、オフ時間固定モードのパルス変調器であってもよい。
【００２６】
パルス変調器は、スロープ補償用の周期信号が重畳された検出電圧をフィードバック電圧と比較し、検出電圧が高くなるとアサートされるオフ信号を生成するパルス幅変調コンパレータと、オフ信号がアサートされてから所定のオフ時間の間、スイッチングトランジスタのオフに対応するオフレベルとなり、その後、スイッチングトランジスタのオンに対応するオンレベルとなるパルス信号を生成するオフ時間固定回路と、を含んでもよい。
【００２７】
制御回路は、ひとつの半導体基板上に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
制御回路を１つのＩＣ（Integrated Circuit）として集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【００２８】
本発明の別の態様は、ＤＣ／ＤＣコンバータに関する。ＤＣ／ＤＣコンバータは、１次巻線および２次巻線を有するトランスと、トランスの１次巻線と接続されるスイッチングトランジスタと、アノードが２次巻線と接続される第１ダイオードと、一端が接地され、他端が第１ダイオードのカソードと接続された第１出力キャパシタと、第１出力キャパシタに生ずる出力電圧に応じたフィードバック電圧を生成するフィードバック回路と、フィードバック電圧を受け、スイッチングトランジスタをスイッチングする上述のいずれかの態様の制御回路と、を備えてもよい。
【００２９】
フィードバック回路は、出力電圧を分圧した電圧と所定の目標値の誤差がゼロとなるようにレベルが調節されるフィードバック信号を生成するシャントレギュレータと、その１次側の発光素子がフィードバック信号によって制御されるフォトカプラと、を含んでもよい。フォトカプラの２次側の受光素子に生ずる信号が、フィードバック電圧として制御回路に供給されてもよい。
【００３０】
トランスは、その１次側に設けられた補助巻線をさらに有してもよい。ＤＣ／ＤＣコンバータは、アノードが補助巻線と接続される第２ダイオードと、一端が接地され、他端が第２ダイオードのカソードと接続された第２出力キャパシタと、をさらに備えてもよい。制御回路の電源端子には、第２出力キャパシタに生ずる直流電圧が供給されてもよい。
【００３１】
本発明のさらに別の態様は、電源装置に関する。電源装置は、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。
【００３２】
本発明の別の態様は、電子機器に関する。電子機器は、負荷と、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、負荷に供給する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。
【００３３】
本発明の別の態様は、電源アダプタに関する。電源アダプタは、商用交流電圧をフィルタリングするフィルタと、フィルタの出力電圧を全波整流するダイオード整流回路と、ダイオード整流回路の出力電圧を平滑化し、直流入力電圧を生成する平滑キャパシタと、直流入力電圧を降圧し、直流出力電圧を生成する上述のいずれかの態様のＤＣ／ＤＣコンバータと、を備える。
【００３４】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３５】
本発明のある態様によれば、検出抵抗のショートに対する信頼性を高めることができる。
【図面の簡単な説明】
【００３６】
【図１】インバータの基本構成を示すブロック図である。
【図２】本発明者らが検討したＤＣ／ＤＣコンバータの構成を示す回路図である。
【図３】実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータの構成を示す回路図である。
【図４】パルス変調器の構成例を示す回路図である。
【図５】パルス変調器の別の構成例を示す回路図である。
【図６】パルス変調器の別の構成例を示す回路図である。
【図７】ショート検出回路の構成例を示す回路図である。
【図８】図３の制御回路における検出抵抗ＲＳがショートしていないときの動作波形図である。
【図９】図３の制御回路における検出抵抗ＲＳがショートしたときの動作波形図である。
【図１０】インバータを備えるＡＣアダプタを示す図である。
【図１１】図１１（ａ）、（ｂ）は、インバータを備える電子機器を示す図である。
【発明を実施するための形態】
【００３７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３８】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３９】
図３は、実施の形態に係る制御回路を備えるＤＣ／ＤＣコンバータ１０の構成を示す回路図である。
【００４０】
ＤＣ／ＤＣコンバータ１０は、制御回路１００、出力回路２００、フィードバック回路２１０を備える。
出力回路２００およびフィードバック回路２１０の構成は図２のそれと同様である。
【００４１】
以下、制御回路１００の構成を説明する。
制御回路１００は、ひとつの半導体基板上に一体集積化された機能ＩＣであり、入出力端子として、検出端子（ＳＯＵＲＣＥ端子）、スイッチング端子（ＤＲＡＩＮ端子）、電源端子（ＶＣＣ端子）、フィードバック端子（ＦＢ端子）を有する。
【００４２】
ＳＯＵＲＣＥ端子には、検出抵抗ＲＳの一端が接続される。検出抵抗ＲＳの他端は接地される。ＶＣＣ端子には、第２出力キャパシタＣｏ２に生ずる直流電圧ＶＣＣが供給される。ＦＢ端子には、フィードバック回路２１０により生成される、ＤＣ／ＤＣコンバータ１０の出力電圧ＶＯＵＴに応じたフィードバック電圧ＶＦＢが入力される。ＦＢ端子には、位相補償用のキャパシタＣＦＢが接続される。
【００４３】
本実施の形態では、スイッチングトランジスタＭ１は制御回路１００に集積化される。スイッチングトランジスタＭ１はＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのドレインがＤＲＡＩＮ端子と接続され、そのソースがＳＯＵＲＣＥ端子に接続される。スイッチングトランジスタＭ１は制御回路１００に外付けされてもよい。
【００４４】
制御回路１００は、少なくともＳＯＵＲＣＥ端子の検出電圧ＶＳおよびフィードバック電圧ＶＦＢにもとづいて、ＤＣ／ＤＣコンバータ１０のスイッチングトランジスタＭ１のスイッチングのデューティ比を調節することにより、直流出力電圧ＶＯＵＴを目標レベルに安定化する。
【００４５】
制御回路１００は、主として、スイッチングトランジスタＭ１、パルス変調器１０２、ドライバ１０４、ショート検出回路３００を備える。
【００４６】
抵抗Ｒ１１は、ＳＯＵＲＣＥ端子と所定のハイレベル電圧の間に設けられる。検出抵抗ＲＳがオープン故障した場合、抵抗Ｒ１１によってＳＯＵＲＣＥ端子がハイレベル電圧にプルアップされる。また抵抗Ｒ１２は、ＦＢ端子とハイレベル電圧の間に設けられる。
【００４７】
パルス変調器１０２は、ＤＣ／ＤＣコンバータ１０の出力電圧ＶＯＵＴが目標値に近づくようにデューティ比が調節されるパルス信号ＳＰＷＭを生成する。パルス変調器１０２は、ＳＯＵＲＣＥ端子に生ずる検出電圧ＶＳにもとづいて、パルス信号ＳＰＷＭをスイッチングトランジスタＭ１のオフに対応するレベル（オフレベル）に遷移させる。
【００４８】
ドライバ１０４は、パルス信号ＳＰＷＭにもとづいてスイッチングトランジスタＭ１をスイッチングする。
【００４９】
ショート検出回路３００は、パルス信号ＳＰＷＭがオンレベルに遷移してから判定時間τ１の経過後に、検出電圧Ｖｓがショート検出しきい値電圧（以下、単にしきい値電圧ともいう）ＶＴＨより低いときにアサートされるショート検出信号ＣＳ＿ＳＨＯＲＴを生成する。そして検出電圧ＶＳの方がしきい値電圧ＶＴＨよりも低いときにアサート（たとえばハイレベル）されるショート検出信号ＣＳ＿ＳＨＯＲＴを生成する。判定時間τ１は、スイッチングトランジスタＭ１の最大オン時間ＴＯＮ＿ＭＡＸよりも短く設定される。最大オン時間ＴＯＮ＿ＭＡＸは、スイッチングトランジスタＭ１のスイッチング周期Ｔｐに、スイッチングトランジスタＭ１の最大デューティ比（たとえば７５％）を乗じた時間である。判定時間τ１は、たとえばスイッチング周期Ｔｐの５０％の時間としてもよい。
【００５０】
パルス変調器１０２は、ショート検出信号ＣＳ＿ＳＨＯＲＴがアサートされると、パルス信号ＳＰＷＭを、スイッチングトランジスタＭ１のオフに対応するオフレベルに遷移させる。
【００５１】
これらの構成に加えて制御回路１００は、スターター回路１１２、クランプ回路１１４、レギュレータ１１６、ＵＶＬＯ回路１１８、電流制限回路１２０、過電圧保護コンパレータ１２２、フィルタ１２４、過負荷保護コンパレータ１２６、フィルタ１２８、バーストコンパレータ１３０をさらに備える。
【００５２】
スターター回路１１２は、制御回路１００の起動時に、起動電流Ｉｃを生成し、それをＶＣＣ端子を介して第２出力キャパシタＣｏ２に供給する。これによりスイッチングトランジスタＭ１がスイッチングしない状態において、第２出力キャパシタＣｏ２を充電でき、電源電圧ＶＣＣを起動できる。なおスターター回路１１２に代えて、第２出力キャパシタＣｏ２と入力端子Ｐ１の間にプルアップ用の抵抗を設けてもよい。
【００５３】
ＵＶＬＯ（Under Voltage Lock Out）回路１１８は、ＶＣＣ端子の電圧ＶＣＣを所定のしきい値ＶＵＶＬＯと比較する。しきい値ＶＵＶＬＯは、たとえば１３．５Ｖと８．５Ｖのヒステリシスを有する。ＶＣＣ＞ＶＵＶＬＯが検出されると、低電圧ロックアウトが解除され、制御回路１００の動作が開始する。レギュレータ１１６は、低電圧ロックアウトが解除されると、電源電圧ＶＣＣを降圧し、安定化された内部基準電圧ＶＲＥＧを生成する。制御回路１００の各ブロックは、内部基準電圧ＶＲＥＧが供給されると動作可能となる。
【００５４】
クランプ回路１１４は、ドライバ１０４の出力電圧、つまりスイッチングトランジスタＭ１のゲート電圧ＶＧのハイレベルを、所定レベル以下にクランプするために設けられる。クランプ回路１１４を設けることにより、ゲート耐圧が低いスイッチングトランジスタＭ１を用いることができる。
また、スイッチングトランジスタＭ１をスイッチングするためには、スイッチングトランジスタＭ１のゲート容量を充放電する必要があるところ、クランプ回路１１４によってゲート電圧ＶＧの振幅を制限することにより、充放電電流を低減することができ、制御回路１００の消費電力を低減できる。
【００５５】
過電圧保護コンパレータ１２２は、電源電圧ＶＣＣを所定のしきい値ＶＯＶＰ（たとえば２７．５Ｖ）と比較し、ＶＣＣ＞ＶＯＶＰのときアサート（ハイレベル）される過電圧保護（ＯＶＰ）信号Ｓ＿ＯＶＰを生成する。ＯＶＰ信号Ｓ＿ＯＶＰは、ある時定数（たとえば１００μｓ）を有するフィルタ１２４によってフィルタリングされる。ＯＶＰ信号Ｓ＿ＯＶＰがアサートされる状態が１００μｓ以上持続すると、制御回路１００は、スイッチングトランジスタＭ１のスイッチングを停止する。
【００５６】
出力端子Ｐ２に接続される負荷が重い、つまり出力電流が大きい過負荷状態では、出力電圧ＶＯＵＴが低下し、フィードバック電圧ＶＦＢが上昇する。過負荷保護コンパレータ１２６は、フィードバック電圧ＶＦＢをしきい値ＶＯＬＰと比較し、ＶＦＢ＞ＶＯＬＰのときアサート（ハイレベル）される過負荷保護（ＯＬＰ）信号Ｓ＿ＯＬＰを生成する。ＯＬＰ信号Ｓ＿ＯＬＰは、ある時定数（たとえば６４ｍｓ）を有するフィルタ１２８によってフィルタリングされる。ＯＶＰ信号Ｓ＿ＯＬＰがアサートされる状態が６４ｍｓ以上持続すると、制御回路１００は、スイッチングトランジスタＭ１のスイッチングを停止する。その後、所定時間（たとえば５１２ｍｓ）が経過すると、制御回路１００はスイッチングトランジスタＭ１のスイッチングを再開する。
【００５７】
出力端子Ｐ２に接続される負荷が軽い、つまり出力電流が小さい軽負荷状態では、出力電圧ＶＯＵＴが上昇し、フィードバック電圧ＶＦＢが低下する。バーストコンパレータ１３０は、フィードバック電圧ＶＦＢをしきい値ＶＢＵＲＳＴと比較し、ＶＦＢ＜ＶＢＵＲＳＴのときアサート（ハイレベル）される軽負荷検出信号Ｓ＿ＢＵＲＳＴを生成する。軽負荷検出信号Ｓ＿ＢＵＲＳＴがアサートされると、制御回路１００は、スイッチングトランジスタＭ１のスイッチングを停止する。
【００５８】
図４は、パルス変調器１０２の構成例を示す回路図である。図４のパルス変調器１０２は、ピーク電流モードの変調器であり、補償器１４０、加算器１４２、ＰＷＭコンパレータ１４４、ロジック回路１４６、ＲＳフリップフロップ１４８、セット信号生成部１４９を備える。
補償器１４０は検出電圧ＶＳをフィルタリングするフィルタである。加算器１４２は、スロープ補償用の周期信号ＶＲＡＭＰを、検出電圧ＶＳに重畳する。ＰＷＭ（パルス幅変調）コンパレータ１４４は、フィードバック電圧ＶＦＢを、周期信号ＶＲＡＭＰが重畳された検出電圧ＶＳと比較し、ＶＳ＞ＶＦＢとなるとアサート（ハイレベル）されるオフ信号ＳＯＦＦを生成する。
【００５９】
セット信号生成部１４９は、所定の周期Ｔｐごとにアサート（ハイレベル）されるセット信号ＳＳＥＴを生成する。あるいはセット信号生成部１４９は、補助巻線Ｗ３に流れる電流を監視し、当該電流がゼロになったことを契機として、セット信号ＳＳＥＴをアサートしてもよい。セット信号生成部１４９の構成は特に限定されず、公知の技術を用いればよい。
【００６０】
ＲＳフリップフロップ１４８のセット端子には、セット信号ＳＳＥＴが入力され、その出力信号であるパルス信号ＳＰＷＭは、セット信号ＳＳＥＴがアサートされるたびに、オンレベルに遷移する。
【００６１】
ＲＳフリップフロップ１４８のリセット端子には、ＰＷＭコンパレータ１４４から出力されるオフ信号ＳＯＦＦが入力され、オフ信号ＳＯＦＦがアサートされるたびに、パルス信号ＳＰＷＭはオフレベルに遷移する。
【００６２】
最大デューティ設定回路１３８は、パルス信号ＳＰＷＭがオンレベルに遷移してから、所定の最大オン時間経過後にアサート（ハイレベル）される最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹを生成する。
【００６３】
ロジック回路１４６は、リセット信号ＳＲＳＴ、最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹおよびショート検出信号ＣＳ＿ＳＨＯＲＴのうち、先にアサートされた信号にもとづいてＲＳフリップフロップ１４８をリセットする。たとえば、リセット信号ＳＲＳＴ、最大デューティ信号Ｓ＿ＭＡＸＤＵＴＹ、ショート検出信号ＣＳ＿ＳＨＯＲＴの論理和を生成するＯＲゲートＯＲ１を設け、その出力を、ＲＳフリップフロップ１４８のリセット端子に入力してもよい。この構成により、ショート検出信号ＣＳ＿ＳＨＯＲＴがアサートされると、オフ信号ＳＯＦＦの状態にかかわらずパルス信号ＳＰＷＭをオフレベルに遷移させることができる。
【００６４】
またロジック回路１４６には、上述した信号Ｓ＿ＯＶＰ１、Ｓ＿ＯＣＰ、Ｓ＿ＯＬＰ、Ｓ＿ＢＵＳＲＴが入力される。ロジック回路１４６は、各信号に応じて、適切な保護処理を実行する。
【００６５】
図５は、パルス変調器１０２の別の構成例を示す回路図である。図５のパルス変調器１０２は、平均電流モードのパルス幅変調器であり、平均回路１５０、誤差増幅器１５２、ＰＷＭコンパレータ１５４を備える。
誤差増幅器１５２は、検出電圧ＶＳとフィードバック電圧ＶＦＢの誤差を増幅・平均化した誤差電圧ＶＥＲＲを生成する。平均回路１５０は、位相補償および平均化のために設けられたフィルタである。
【００６６】
ＰＷＭコンパレータ１５４は、誤差電圧ＶＥＲＲを所定の周期Ｔｐを有する三角波またはのこぎり波の周期信号ＶＯＳＣと比較し、比較結果に応じたパルス信号ＳＰＷＭを生成する。パルス変調器１０２はさらに、ショート検出信号ＣＳ＿ＳＨＯＲＴをはじめとする信号を受けるロジック回路１４６を備える。ロジック回路１４６は、ショート検出信号ＣＳ＿ＳＨＯＲＴがアサートされると、パルス信号ＳＰＷＭをオフレベルに遷移させ、次に誤差電圧ＶＥＲＲが周期電圧ＶＯＳＣと交差するまでの間、その状態を維持する。
【００６７】
図６は、パルス変調器１０２の別の構成例を示す回路図である。図６のパルス変調器１０２は、オフ時間固定モードのパルス変調器であり、補償器１５６、加算器１５８、ＰＷＭコンパレータ１６０、オフ時間固定回路１６２を備える。補償器１５６は、検出電圧ＶＳをフィルタリングするフィルタである。加算器１５８は、スロープ補償用の周期信号ＶＲＡＭＰを検出電圧ＶＳに重畳する。ＰＷＭコンパレータ１６０は、フィードバック電圧ＶＦＢを、周期信号ＶＲＡＭＰが重畳された検出電圧ＶＳと比較し、ＶＳ＞ＶＦＢとなるとアサート（ハイレベル）されるオフ信号ＳＯＦＦを生成する。オフ時間固定回路１６２は、オフ信号ＳＯＦＦがアサートされてから所定のオフ時間ＴＯＦＦの間、オフレベルとなり、その後、オンレベルとなるパルス信号ＳＰＷＭを生成する。オフ時間固定回路１６２の構成は特に限定されず、たとえば、ワンショットマルチバイブレータやタイマー回路で構成できる。
【００６８】
図４から図６に示すようにパルス変調器１０２にはさまざまな形式が存在し、本発明はそれらに対して適用可能であるが、以下では、パルス変調器１０２は図４に示すピーク電流モードであるとして説明を続ける。
【００６９】
図７は、ショート検出回路３００の構成例を示す回路図である。ショート検出回路３００は、ショート検出コンパレータ３０２、タイマー回路３０４、ロジック回路３０６を備える。ショート検出コンパレータ３０２は、検出電圧ＶＳをしきい値電圧ＶＴＨと比較し、ＶＴＨ＞ＶＳのとき所定レベル（ハイレベル）となる比較信号ＳＣＳＨＴＣＯＭＰを出力する。タイマー回路３０４は、パルス信号ＳＰＷＭ、あるいはそれに応じた信号を受け、パルス信号ＳＰＷＭがオンレベルに遷移してから、判定時間τ１経過後にレベルが遷移する判定信号Ｓ＿ＣＳＤＥＴを生成する。
【００７０】
ロジック回路３０６は、判定信号Ｓ＿ＣＳＤＥＴのレベル遷移の時刻において、比較信号ＳＣＳＨＴＣＯＭＰが、ＶＴＨ＞ＶＳを示すとき、ショート検出信号ＣＳ＿ＳＨＯＲＴをアサートする。
【００７１】
たとえばタイマー回路３０４は、パルス信号ＳＰＷＭがオンレベルに遷移してから、判定時間τ１経過までの間、ローレベルをとり、判定時間τ１経過後にハイレベルとなる判定信号Ｓ＿ＣＳＤＥＴを生成してもよい。この場合、ロジック回路３０６は、判定信号Ｓ＿ＣＳＤＥＴと比較信号ＣＳＳＨＴＣＯＭＰの論理積を生成するＡＮＤゲート３０８を含んでもよい。なおロジック回路３０６の構成は特に限定されない。
【００７２】
以上が制御回路１００の構成である。続いてその動作を、検出抵抗ＲＳのショート異常の有無に分けて説明する。
【００７３】
図８は、図３の制御回路１００における検出抵抗ＲＳがショートしていないときの動作波形図である。時刻ｔ０にセット信号ＳＳＥＴがアサートされると、パルス信号ＳＰＷＭがオンレベルとなり、スイッチングトランジスタＭ１がオンして、コイル電流Ｉｐが流れ始める。それとともに検出電圧ＶＳは一定の傾きで上昇する。
時刻ｔ１にリセット信号ＳＲＳＴがアサートされると、パルス信号ＳＰＷＭがオフレベルとなりスイッチングトランジスタＭ１がオフし、コイル電流Ｉｐがゼロとなる。時刻ｔ２にセット信号ＳＳＥＴがアサートされると、スイッチングトランジスタＭ１がオンする。制御回路１００は時刻ｔ０〜ｔ２の動作を繰り返す。
【００７４】
図８の動作状態では、スイッチングトランジスタＭ１がオンしてから判定時間τ１が経過する前に、リセット信号ＳＲＳＴがアサートされる。したがって、ショート検出回路３００による比較結果ＣＳ＿ＳＨＯＲＴとは無関係に、オフ信号ＳＯＦＦにもとづいて、パルス信号ＳＰＷＭが生成される。つまりショート検出信号ＣＳ＿ＳＨＯＲＴは、冗長（Don't Care）である。
【００７５】
図９は、図３の制御回路１００における検出抵抗ＲＳがショートしたときの動作波形図である。
時刻ｔ０にセット信号ＳＳＥＴがアサートされると、パルス信号ＳＰＷＭがオンレベルとなり、スイッチングトランジスタＭ１がオンして、コイル電流Ｉｐが流れ始める。検出抵抗ＲＳがショートしているため、検出電圧ＶＳは上昇せず、したがってリセット信号ＳＲＳＴはアサートされず、スイッチングトランジスタＭ１がオンし続ける。
【００７６】
この場合、ＶＳ＜ＶＴＨとなるため、比較信号ＣＳＳＨＴＣＯＭＰはハイレベルを維持する。したがって、時刻ｔ３に、判定信号Ｓ＿ＣＳＤＥＴがハイレベルとなると、それに追従してショート検出信号ＣＳ＿ＳＨＯＲＴがハイレベル（アサート）となる。
【００７７】
ショート検出信号ＣＳ＿ＳＨＯＲＴがハイレベルになると、リセット信号ＳＲＳＴがアサートされ、パルス信号ＳＰＷＭがローレベルに遷移する。
【００７８】
以上が制御回路１００の動作である。
【００７９】
この制御回路１００によれば、スイッチングトランジスタＭ１がオンしてから判定時間τ１経過後の検出電圧Ｖｓをショート検出しきい値電圧ＶＴＨと比較することにより、検出抵抗Ｒｓのショートの有無を検出することができる。そしてショート検出時には、スイッチング周期ごとに、スイッチングトランジスタＭ１がオンしてから、判定時間τ１の経過後に、パルス信号ＳＰＷＭがオフレベルに遷移し、スイッチングトランジスタＭ１がオフすることになる。すなわち、ショート検出時には、スイッチングトランジスタＭ１のオン時間を判定時間τ１に制限することができ、スイッチングトランジスタＭ１やトランスＴ１に大電流が流れるのを抑制できる。
【００８０】
ＤＣ／ＤＣコンバータ１０を図１のインバータ１に使用する場合を考える。商用交流電圧ＶＡＣの振幅は、地域によって異なるため、ＤＣ／ＤＣコンバータ１０の入力電圧ＶＩＮも、地域によって異なることになる。
【００８１】
ここで検出電圧Ｖｓは、上述の式（１）で与えられる。したがって、入力電圧ＶＩＮが大きいほど、検出電圧ＶＳの傾きは大きくなる。そこで、ショート検出回路３００は、入力電圧ＶＩＮに応じて、判定時間τ１を変化させてもよい。具体的には、入力電圧ＶＩＮが大きいとき判定時間τ１を短くし、入力電圧ＶＩＮが小さいとき、判定時間τ１を長くしてもよい。これにより、入力電圧ＶＩＮが変化した場合であっても、検出抵抗ＲＳのショートを好適に検出できる。
【００８２】
あるいは、ショート検出回路３００は、入力電圧ＶＩＮに応じて、しきい値電圧ＶＴＨを変化させてもよい。具体的には、入力電圧ＶＩＮが大きいときしきい値電圧ＶＴＨを高くし、入力電圧ＶＩＮが小さいとき、しきい値電圧ＶＴＨを低くしてもよい。これにより、入力電圧ＶＩＮが変化した場合であっても、検出抵抗ＲＳのショートを好適に検出できる。
【００８３】
このように、実施の形態に係る制御回路１００によれば、検出抵抗のショートに対する信頼性を高めることができる。以上が制御回路１００およびＤＣ／ＤＣコンバータ１０の動作である。続いて、ＤＣ／ＤＣコンバータ１０の用途を説明する。
【００８４】
ＤＣ／ＤＣコンバータ１０は、図１に示すインバータ（電源装置）１に好適に利用できる。そして、インバータ１は、ＡＣアダプタや電子機器の電源ブロックに好適に利用される。
【００８５】
図１０は、インバータ１を備えるＡＣアダプタ８００を示す図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、コネクタ８０６を備える。プラグ８０２は、図示しないコンセントから商用交流電圧ＶＡＣを受ける。インバータ１は、筐体８０４内に実装される。インバータ１により生成された直流出力電圧ＶＯＵＴは、コネクタ８０６から電子機器８１０に供給される。電子機器８１０は、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、携帯オーディオプレイヤなどが例示される。
【００８６】
図１１（ａ）、（ｂ）は、インバータ１を備える電子機器９００を示す図である。図１１（ａ）、（ｂ）の電子機器９００はディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しないコンセントから商用交流電圧ＶＡＣを受ける。インバータ１は、筐体８０４内に実装される。インバータ１により生成された直流出力電圧ＶＯＵＴは、同じ筐体９０４内に搭載される、マイコン、ＤＳＰ（Digital Signal Processor）、電源回路、照明機器、アナログ回路、デジタル回路などの負荷に供給される。
【００８７】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００８８】
実施の形態では、シャントレギュレータ（誤差増幅器）２１２がトランスＴ１の２次側に設けられる場合を説明したが、この誤差増幅器は、１次側に設けてもよく、さらには制御回路１００に内蔵してもよい。
【００８９】
すでに説明したように、パルス変調器１０２は、ピーク電流モードではなく、平均電流モードや、オフ時間固定モードであってもよい。
【００９０】
実施の形態で説明した回路は、各信号のアサートをハイレベル、ネゲートをローレベルに割り当てた正論理（ハイアクティブ）系で構成されるが、それらを負論理系で構成してもよいし、正論理系と負論理系を組み合わせて構成してもよい。
【００９１】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００９２】
Ｐ１…入力端子、Ｐ２…出力端子、Ｃｏ１…第１出力キャパシタ、Ｃｏ２…第２出力キャパシタ、Ｄ１…第１ダイオード、Ｄ２…第２ダイオード、Ｔ１…トランス、Ｗ１…１次巻線、Ｗ２…２次巻線、Ｗ３…補助巻線、Ｍ１…スイッチングトランジスタ、ＲＳ…検出抵抗、１…インバータ、２…ヒューズ、Ｃｉ…入力キャパシタ、４…フィルタ、６…ダイオード整流回路、Ｃｓ…平滑キャパシタ、１０…ＤＣ／ＤＣコンバータ、１００…制御回路、２００…出力回路、２１０…フィードバック回路、２１２…シャントレギュレータ、２１４…フォトカプラ、１０２…パルス変調器、１０４…ドライバ、１０６…オシレータ、１０８…マスク回路、１１０…ショート検出回路、１１２…スターター回路、１１４…クランプ回路、１１６…レギュレータ、１１８…ＵＶＬＯ回路、１２０…電流制限回路、１２２…過電圧保護コンパレータ、１２４…フィルタ、１２６…過負荷保護コンパレータ、１２８…フィルタ、１３０…バーストコンパレータ、１３８…最大デューティ設定回路、１４０…補償器、１４２…加算器、１４４…ＰＷＭコンパレータ、１４６…ロジック回路、１４８…ＲＳフリップフロップ、１５０…平均回路、１５２…誤差増幅器、１５４…ＰＷＭコンパレータ、１５６…補償器、１５８…加算器、１６０…ＰＷＭコンパレータ、１６２…オフ時間固定回路、３００…ショート検出回路３００、３０２…ショート検出コンパレータ、３０４…タイマー回路、８００…ＡＣアダプタ、８０２…プラグ、８０４…筐体、８０６…コネクタ、８１０，９００…電子機器、９０２…プラグ、９０４…筐体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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