(57)【要約】【課題】半導体装置の製造において位相シフトマスクを用いた繋ぎ露光を行うことにより、半導体素子の微細化を実現する。【解決手段】繋ぎ露光に用いるハーフトーン位相シフトマスクに形成されるマスクパタンを遮光帯部およびこの遮光帯部に繋がる回路パタン部から構成し、回路パタン部に、遮光帯部と回路パタン部との繋ぎ部分から所定の距離を有する、重ね合わせのための余裕領域ＥＡを設ける。そして、遮光帯部および余裕領域ＥＡの回路パタン部をハーフトーン膜ＨＦと遮光膜ＣＦとの積層膜から形成し、余裕領域ＥＡ以外の回路パタン部をハーフトーン膜ＨＦによって形成する。【選択図】図１０
2014229749.tif 000002
【特許請求の範囲】
【請求項１】
第１マスクパタンを有する第１位相シフトマスクと、第２マスクパタンを有する第２位相シフトマスクを用いる半導体装置の製造方法であって、
前記第１マスクパタンは、第１方向に沿って、第１遮光帯部および前記第１遮光帯部に続く第１回路パタン部から構成され、
前記第１回路パタン部は、前記第１遮光帯部と前記第１回路パタン部との繋ぎ部分から、前記第１方向に第１距離を有する第１余裕領域を有し、
前記第１遮光帯部および前記第１余裕領域の前記第１回路パタン部は、ハーフトーン膜と遮光膜との積層膜から形成され、前記第１余裕領域以外の前記第１回路パタン部は、ハーフトーン膜によって形成されており、
前記第２マスクパタンは、前記第１方向と反対の第２方向に沿って、第２遮光帯部および前記第２遮光帯部に続く第２回路パタン部から構成され、
前記第２回路パタン部は、前記第２遮光帯部と前記第２回路パタン部との繋ぎ部分から、前記第２方向に第２距離を有する第２余裕領域を有し、
前記第２遮光帯部および前記第２余裕領域の前記第２回路パタン部は、ハーフトーン膜と遮光膜との積層膜から形成され、前記第２余裕領域以外の前記第２回路パタン部は、ハーフトーン膜によって形成されており、
前記第１位相シフトマスクに形成された前記第１マスクパタンを半導体基板上に露光する工程と、
前記第２位相シフトマスクに形成された前記第２マスクパタンを、前記第１マスクパタンの一部分と相互に接続するように前記半導体基板上に露光する工程と、
を有する半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１余裕領域および前記第２余裕領域で、前記第１マスクパタンの前記第１回路パタン部の一部と前記第２マスクパタンの前記第２回路パタン部の一部とが互いに重なり合うように前記半導体基板上に露光する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１余裕領域の前記第１距離と前記第２余裕領域の前記第２距離とは同じである、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１余裕領域の前記第１距離および前記第２余裕領域の前記第２距離は、露光時に想定される前記第１位相シフトマスクと前記第２位相シフトマスクとの最大重ね合わせずれ量以上である、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記遮光膜の下側への露光光の回り込みの影響を考慮した他の複数の余裕領域が、前記第１マスクパタンの前記第１余裕領域および前記第２マスクパタンの前記第２余裕領域をそれぞれ挟むように設けられている、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記他の複数の余裕領域は、第３余裕領域および第４余裕領域である、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記第１位相シフトマスクでは、前記第１回路パタン部の周囲に複数のダミーパタンが配置され、
前記第２位相シフトマスクでは、前記第２回路パタン部の周囲に複数のダミーパタンが配置される、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記遮光膜の下側への露光光の回り込みの影響を考慮した他の複数の余裕領域が、前記第１マスクパタンの前記第１余裕領域および前記第２マスクパタンの前記第２余裕領域をそれぞれ挟むように設けられており、
前記複数のダミーパタンは、前記第１回路パタン部から前記第１余裕領域および前記他の複数の余裕領域を除いた前記第１回路パタン部の周囲、ならびに前記第２回路パタン部から前記第２余裕領域および前記他の複数の余裕領域を除いた前記第２回路パタン部の周囲にそれぞれ配置されている、半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記複数のダミーパタンはＣＭＰ研磨時の均一性向上のためのパタン密度調整用ダミーパタンである、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法において、
前記第１位相シフトマスクおよび前記第２位相シフトマスクは、ハーフトーン位相シフトマスクである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、例えば繋ぎ露光プロセスを用いた半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
固体撮像素子、表示デバイスなどで露光装置の露光フィールドサイズよりも大きいサイズのチップを加工する場合、複数枚のマスクを用いて、それぞれのマスクパタンを繋ぎ合わせながら順次露光することにより、一つのチップパタンを露光、転写する繋ぎ露光（またはスティッチ露光とも言う）が行われる。
【０００３】
例えば特開平０９−２５１９５４号公報（特許文献１）には、繋ぎ露光により形成される回路の接続部に緩衝領域を設け、配線にはアライメント誤差補償パタンを設ける技術が記載されている。
【０００４】
また、特許第２９０２５０６号公報（特許文献２）には、繋ぎ露光のオーバーラップ領域を素子分離領域上に設けて、オーバーラップ領域のパタン幅をオーバーラップ領域近傍のオーバーラップ領域に続くパタン幅よりも広くする技術が記載されている。
【０００５】
また、特開平０９−１９０９６２号公報（特許文献３）には、所望の回路を、非直線形状の境界により２つの分割領域に分割し、それぞれの領域に含まれる回路パタンを有するレチクルを作成し、これらのレチクルを繋ぎ露光することにより、所望の回路を有する半導体装置を製造する技術が記載されている。
【０００６】
また、特開２００６−０９３４１７号公報（特許文献４）には、第１の領域と第２の領域との重なり領域を、第１および第２の露光工程の両方で用いられるマスクデータの合成像により構成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平０９−２５１９５４号公報
【特許文献２】特許第２９０２５０６号公報
【特許文献３】特開平０９−１９０９６２号公報
【特許文献４】特開２００６−０９３４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置の製造には、前述の特許文献１〜４に記載されているように、バイナリマスク（ガラス基板上に遮光膜からなるマスクパタンが形成されたマスク）を用いた繋ぎ露光が適用されているが、今後は、解像度を向上することのできる位相シフトマスクを用いた繋ぎ露光が適用されると考えられる。しかし、位相シフトマスクを用いた繋ぎ露光におけるデザインルール等の仕様は未だ明確ではないという課題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、繋ぎ露光に用いる位相シフトマスクに形成されるマスクパタンを遮光帯部およびこの遮光帯部に繋がる回路パタン部から構成し、回路パタン部に、遮光帯部と回路パタン部との繋ぎ部分から所定の距離を有する、重ね合わせのための余裕領域を設ける。そして、遮光帯部および余裕領域の回路パタン部をハーフトーン膜と遮光膜との積層膜から形成し、余裕領域以外の回路パタン部をハーフトーン膜によって形成する。
【発明の効果】
【００１１】
一実施の形態によれば、半導体装置の製造において位相シフトマスクを用いた繋ぎ露光を行うことにより、半導体素子の微細化を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）はチップのサイズを示す平面図、（ｂ）は露光装置の露光フィールドのサイズを示す平面図、（ｃ）はＡマスクの平面図、（ｄ）はＢマスクの平面図、および（ｅ）はＡマスクとＢマスクとを露光した際のチップの態様を説明する平面図である。
【図２】半導体装置の製造プロセスにおいて複数のチップが基板上に配置されている様子を説明するための模式図を示す。
【図３】チップに形成される設計した回路パタンの一例を示す平面図である。
【図４】（ａ）はＡマスクに形成されたマスクパタンを示す平面図、および（ｂ）はＢマスクに形成されたマスクパタンを示す平面図である。
【図５】（ａ）はＡマスクに形成されたマスクパタンを示す平面図、（ｂ）はＢマスクに形成されたマスクパタンを示す平面図、および（ｃ）はＡマスクとＢマスクとを繋ぎ露光した際に基板上に形成されるレジストパタンを示す平面図である。
【図６】（ａ）はＡマスクに形成されたマスクパタンを示す平面図、および（ｂ）はＢマスクに形成されたマスクパタンを示す平面図である。
【図７】（ａ）はＡマスクに形成されたマスクパタンを示す平面図、（ｂ）はＢマスクに形成されたマスクパタンを示す平面図、および（ｃ）はＡマスクとＢマスクとを繋ぎ露光した際に基板上に形成されるレジストパタンを示す平面図である。
【図８】（ａ）はＡマスクに形成されたマスクパタンを示す平面図、および（ｂ）はＢマスクに形成されたマスクパタンを示す平面図である。
【図９】（ａ）は設計通りに仕上がったハーフトーン位相シフトマスクのマスクパタンを示す平面図、（ｂ）は遮光膜のパタンエッジ位置が＋ｘ方向にずれたハーフトーン位相シフトマスクのマスクパタンを示す平面図、および（ｃ）は遮光膜のパタンエッジ位置が−ｘ方向にずれたハーフトーン位相シフトマスクのマスクパタンを示す平面図である。
【図１０】（ａ）、（ｂ）、および（ｃ）は本実施の形態によるクリアフィールドタイプのハーフトーン位相シフトマスクに形成されたマスクパタンを説明する平面図である。
【図１１】（ａ）、（ｂ）、および（ｃ）は本実施の形態によるダークフィールドタイプのハーフトーン位相シフトマスクに形成されたマスクパタンを説明する平面図である。
【図１２】遮光膜のパタンエッジ近傍における露光光の漏れ現象を波長２４８ｎｍの露光光（ＫｒＦ光）で求めたシミュレーション結果を示すグラフ図である。
【図１３】（ａ）はチップに形成される設計した回路パタンを示す平面図、（ｂ）はハーフトーン膜と遮光膜との積層膜を加工する際のマスクパタンデータを示す平面図、および（ｃ）は遮光膜を加工する際のマスクパタンデータを示す平面図である。
【図１４】（ａ）はチップに形成される設計した回路パタンを示す平面図、および（ｂ）はチップに形成される設計した回路パタンおよびダミーパタンを示す平面図である。
【図１５】（ａ）は第１のハーフトーン位相シフトマスクに描画されたマスクパタンを示す平面図、および（ｂ）は第２のハーフトーン位相シフトマスクに描画されたマスクパタンを示す平面図である。
【図１６】（ａ）は第１のバイナリマスクに描画されたマスクパタンを示す平面図、および（ｂ）は第２のバイナリマスクに描画されたマスクパタンを示す平面図である。
【図１７】ハーフトーン位相シフトマスクの適用工程で用いた設計デザインの数値の一例をまとめた図である。
【図１８】本実施の形態による半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図１８と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の図１８と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の図１８と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１３】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１４】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１５】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１６】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態を図面に基づいて説明する際に、図面に対して左右方向、上下方向と言うが、図中に示した＋ｘ方向が右方向、−ｘ方向が左方向、＋ｙ方向が上方向、−ｙ方向が下方向である。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態）
バイナリマスクを用いた繋ぎ露光に関しては、例えば前述した特許文献１〜４に記載されているように、種々の技術が提案されている。しかし、位相シフトマスク、例えばハーフトーン位相シフトマスクを用いた繋ぎ露光に関しては、未だ具体的なデザインルール等の仕様が提案されていない。
【００１９】
バイナリマスクでは、透過領域と遮断領域との２種類の光透過率領域を考慮して繋ぎ部分のデザインマニュアルを設定し、マスクパタンをレイアウトすればよい。これに対して、ハーフトーン位相シフトマスクでは、透過領域と遮断領域に加えて６％程度の光透過率となるハーフトーン領域も考慮して繋ぎ部分のデザインマニュアルを設定し、マスクパタンをレイアウトしなければならない。すなわち、デザインマニュアルで考慮すべき項目が増えるため、これらを適切な値に設定する必要がある。
【００２０】
ハーフトーン位相シフトマスクを用いた繋ぎ露光において考慮すべき項目としては、例えばハーフトーン位相シフトマスクの製造誤差、および繋ぎ露光を行うハーフトーン位相シフトマスク間の重ね合わせずれ（繋ぎずれ）がある。具体的には、マスク上のハーフトーン領域に対する遮光膜のパタンエッジ位置（露光ショットの周辺部に配置される遮光膜のパタンエッジ位置）のずれ、およびウエハ上でハーフトーン領域が二重露光されることによるレジスト膜べりやレジストパタンの寸法変動などである。
【００２１】
図１に、繋ぎ露光を説明するための模式図を示す。図１（ａ）はチップのサイズを示す平面図、および図１（ｂ）は露光装置の露光フィールドのサイズを示す平面図である。また、図１（ｃ）はＡマスクの平面図、図１（ｄ）はＢマスクの平面図、および図１（ｅ）はＡマスクとＢマスクとを露光した際のチップの態様を説明する平面図である。
【００２２】
図１には、露光フィールドＥＦよりもチップＳＣのサイズが大きく、チップＳＣを左右方向（ｘ方向）に２分割すればそれぞれが露光フィールドＥＦ内に収まるサイズとなる例を示している。
【００２３】
チップＳＣを左側部分ＬＳと右側部分ＲＳとに分割し、左側部分ＬＳに対応するマスクパタンを有するＡマスクＭＡと、右側部分ＲＳに対応するマスクパタンを有するＢマスクＭＢとを製造する。図１（ｃ）に示す破線は、ＡマスクＭＡに載っていないチップＳＣの部分（右側部分ＲＳ）を示している。同様に、図１（ｄ）に示す破線は、ＢマスクＭＢに載っていないチップＳＣの部分（左側部分ＬＳ）を示している。
【００２４】
これら２枚のマスク、すなわちＡマスクＭＡとＢマスクＭＢとを左右方向（ｘ方向）に繋ぎ合わせながら順次露光することにより、一つのチップＳＣのレジストパタンが形成される。ここで、断線または短絡が生ずることなくレジストパタンが接続されるように、マスクの製造誤差などの影響を考慮して、ＡマスクＭＡとＢマスクＭＢとの繋ぎ部分ではそれぞれマスクパタンが形成されていることが必要である。
【００２５】
図２に、半導体装置の製造プロセスにおいて複数のチップが半導体基板上に配置されている様子を説明するための模式図を示す。
【００２６】
半導体基板ＳＵＢ上には、Ａマスクにより露光される複数のチップＳＣの左側部分ＬＳが上下方向（ｙ方向）に一列に配置され、Ｂマスクにより露光される複数のチップＳＣの右側部分ＲＳが上下方向（ｙ方向）に一列に配置されている。そして、Ａマスクにより露光される上下方向（ｙ方向）に一列に配置された複数のチップＳＣの左側部分ＬＳと、Ｂマスクにより露光される上下方向（ｙ方向）に一列に配置された複数のチップＳＣの右側部分ＲＳとが、上下方向（ｙ方向）と直交する左右方向（ｘ方向）に交互に配置されている。さらに、左右方向（ｘ方向）に配置された一つの左側部分ＬＳと一つの右側部分ＲＳとによって一つのチップＳＣが構成される。
【００２７】
露光の際には、ＡマスクとＢマスクとがそれぞれ個別に露光されるため、半導体基板ＳＵＢの周囲ではチップＳＣの状態ではなく、どちらか一方だけが露光されている状態となる部分も存在する。
【００２８】
＜バイナリマスクを用いた繋ぎ露光プロセス＞
最初に、バイナリマスクを用いた場合を例に繋ぎ露光プロセスについて説明する。
【００２９】
まず、２枚のマスクに分割することを考慮した、回路パタンのデザイン方法について図３〜図５を用いて説明する。図３はチップに形成される設計した回路パタンを示す平面図である。図４（ａ）および（ｂ）はそれぞれ左側部分に対応するマスクパタンを有するＡマスクに形成されたマスクパタンを示す平面図および右側部分に対応するマスクパタンを有するＢマスクに形成されたマスクパタンを示す平面図である。図５（ａ）、（ｂ）、および（ｃ）はそれぞれＡマスクに形成されたマスクパタンを示す平面図、Ｂマスクに形成されたマスクパタンを示す平面図、およびＡマスクとＢマスクとを露光した際に基板上に形成されるレジストパタンを示す平面図である。
【００３０】
図３に示すように、設計した回路パタンＣＰを境界Ａ−Ｂで分割する場合を例示する。すなわち、設計した回路パタンＣＰをチップ上に転写するためのマスクパタンのデザイン方法およびマスクパタンの分割方法を説明する。回路パタンＣＰのピッチは、例えば２μｍ、線幅は、例えば１μｍである。
【００３１】
図４（ａ）には、回路パタンを前述の図３に示した境界Ａ−Ｂで分割した場合におけるＡマスクＭＡのマスクパタンを示し、図４（ｂ）には、回路パタンを前述の図３に示した境界Ａ−Ｂで分割した場合におけるＢマスクＭＢのマスクパタンを示している。ＡマスクＭＡおよびＢマスクＭＢは、ガラス基板上にＣｒ（クロム）遮光膜からなるマスクパタンが形成されたバイナリマスクであり、ポジ型レジストを用いてマスクパタンをチップ上に転写する場合のクリアフィールドマスクを想定している。
【００３２】
ＡマスクＭＡでは、図４（ａ）に示すように、境界Ａ−Ｂから左側部分（−ｘ方向側の部分）に回路パタン部ＣＭＰＡが形成され、境界Ａ−Ｂから右側部分（＋ｘ方向側の部分）にＢマスクＭＢで露光される回路パタン部ＣＭＰＢが多重露光により消えてしまうことを防止する遮光帯部ＣＬＡが形成されている。なお、遮光帯部ＣＬＡのさらに外側は露光装置のマスキングブレードで覆われるので、ＡマスクＭＡを露光する際に境界Ａ−Ｂから右側部分の遮光帯領域（領域Ｄ）に露光光が照射されることはない。
【００３３】
同様に、ＢマスクＭＢでは、図４（ｂ）に示すように、境界Ａ−Ｂから右側部分（＋ｘ方向側の部分）に回路パタン部ＣＭＰＢが形成され、境界Ａ−Ｂから左側部分（−ｘ方向側の部分）にＡマスクＭＡで露光される回路パタン部ＣＭＰＡが多重露光により消えてしまうことを防止する遮光帯部ＣＬＢが形成されている。なお、遮光帯部ＣＬＢのさらに外側は露光装置のマスキングブレードで覆われるので、ＢマスクＭＢを露光する際に境界Ａ−Ｂから左側部分の遮光帯領域（領域Ｃ）に露光光が照射されることはない。
【００３４】
図４に示した２枚のマスク、すなわちＡマスクＭＡとＢマスクＭＢとを用いてチップ上に繋ぎ露光を行う場合を考える。通常、ＡマスクＭＡとＢマスクＭＢとの間には、露光時の位置決めずれ等による重ね合わせずれが生じる。
【００３５】
例えば図５に示すように、ＡマスクＭＡとＢマスクＭＢとが互いに近づく左右方向（ｘ方向）に重ね合わせずれがあった場合、ＡマスクＭＡの遮光帯部ＣＬＡとＢマスクＭＢの遮光帯部ＣＬＢとがチップ上で重なり合うように露光されることになる。これにより、境界Ａ−Ｂの部分で露光光が照射されない領域が発生して、境界Ａ−Ｂの部分においてレジストパタンＮＡが上下方向（ｙ方向）に繋がってしまい、レジストパタンＮＡの形状不良が生じる。
【００３６】
次に、上記問題を回避する方法について図６〜図８を用いて説明する。図６（ａ）および（ｂ）はクリアフィールドタイプのマスクの例で、それぞれＡマスクに形成されたマスクパタンを示す平面図およびＢマスクに形成されたマスクパタンを示す平面図である。図７（ａ）、（ｂ）、および（ｃ）はそれぞれＡマスクに形成されたマスクパタンを示す平面図、Ｂマスクに形成されたマスクパタンを示す平面図、およびＡマスクとＢマスクとを露光した際に基板上に形成されるレジストパタンを示す平面図である。図８（ａ）および（ｂ）はダークフィールドタイプのマスクの例で、それぞれＡマスクに形成されたマスクパタンを示す平面図およびＢマスクに形成されたマスクパタンを示す平面図である。
【００３７】
図６に示すように、ＡマスクＭＡおよびＢマスクＭＢに、重ね合わせのための余裕領域ＥＡを境界Ａ−Ｂの左右方向（ｘ方向）に設けて、ＡマスクＭＡとＢマスクＭＢとの間に重ね合わせずれがあってもチップ上でレジストパタンが正常に繋がるようにする。図６に示した例では、境界Ａ−Ｂと余裕領域ＥＡの中心とが一致するように境界Ａ−Ｂを跨いで余裕領域ＥＡを設けたが、右側または左側のいずれか一方側に偏って配置させても構わない。
【００３８】
ここで、余裕領域ＥＡの左右方向（ｘ方向）の大きさはＡマスクＭＡとＢマスクＭＢとの間の想定される重ね合わせずれ量等を考慮して適当な値を選定する。例えば露光時の重ね合わせずれ量を最大１００ｎｍ、マスクパタンに対するレジストパタン抜き領域の先端位置の最大後退量を１００ｎｍとした場合、余裕領域ＥＡの左右方向（ｘ方向）の大きさを３００ｎｍ以上とすればよい。
【００３９】
また、余裕領域ＥＡ内に配置されるマスクパタンについて、ＡマスクＭＡとＢマスクＭＢとの間の想定される重ね合わせずれ量以内（ｘ方向、ｙ方向共に）の重ね合わせずれがあっても、両マスク間で接続されるパタンが断線やショートなどの回路不良とならないような寸法でレイアウトされていればよい。
【００４０】
図７に、余裕領域を有する２枚のマスクを用いて行った繋ぎ露光の一例を示す。図７（ａ）に示すＡマスクＭＡと、図７（ｂ）に示すＢマスクＭＢとを用いて繋ぎ露光を行うことにより、図７（ｃ）に示すレジストパタンＮＡがチップ上に得られる。
【００４１】
回路パタンの線幅が、例えば１μｍの場合は、線幅１μｍに対して露光時の重ね合わせずれ量（例えば１００ｎｍ）は十分小さく、また、余裕領域ＥＡ（例えば３００ｎｍ）は露光時の重ね合わせずれ量（例えば１００ｎｍ）よりも大きく設定される。このことから、想定された最大重ね合わせずれ量で、ＡマスクＭＡとＢマスクＭＢとが上下方向（ｙ方向）にずれ、左右方向（ｘ方向）にずれたとしても、正常形状のレジストパタンＮＡを形成することができる。
【００４２】
図８（ａ）には、回路パタンを前述の図３に示した境界Ａ−Ｂで分割した場合におけるＡマスクＭＡのマスクパタンを示し、図８（ｂ）には、回路パタンを前述の図３に示した境界Ａ−Ｂで分割した場合におけるＢマスクＭＢのマスクパタンを示している。ＡマスクＭＡおよびＢマスクＭＢは、例えばＣｕ（銅）ダマシン配線等の溝パタンをチップ上に転写する場合のダークフィールドマスクを想定している。前述の図６を用いて説明したクリアフィールドマスクの場合と同様に、重ね合わせのための余裕領域ＥＡを境界Ａ−Ｂの左右方向（ｘ方向）に設けている。
【００４３】
＜ハーフトーン位相シフトマスクを用いた繋ぎ露光プロセス＞
次に、ハーフトーン位相シフトマスクを用いた繋ぎ露光プロセスについて説明する。
【００４４】
ハーフトーン位相シフトマスクでは、回路パタンは基本的にハーフトーン位相シフトマスク領域、回路パタンの外側のスクライブ領域は基本的にバイナリマスク領域、チップの外側は遮光帯領域となっている。従って、回路パタンを分割する境界Ａ−Ｂでは、回路パタンのハーフトーン位相シフトマスク領域の外側はすぐにチップの外側の遮光帯領域が配置されることになる。
【００４５】
初めに、ハーフトーン位相シフトマスクのマスク製造プロセスを以下に説明する。
【００４６】
まず、ガラス基板上にハーフトーン膜および遮光膜を積層したマスクブランク基板を準備する。ハーフトーン膜は、例えばＭｏＳｉ（珪化モリブデン）などからなり、その露光光の波長における透過率は６％程度が一般的に用いられており、開口部を透過した露光光とハーフトーン膜を露光した露光光との位相差を１８０度とするように調整されている。遮光膜は、例えばＣｒ（クロム）膜などからなり、適宜、露光装置内でのフレア等抑制のため、Ｃｒ（クロム）酸化膜などの反射防止膜が積層されている。
【００４７】
遮光膜およびハーフトーン膜からなる積層膜をレジストパタンをマスクにして所定のマスクパタンに加工した後、再度、別のレジストパタンをマスクにしてハーフトーン位相シフトマスク領域内の遮光膜を選択的に除去する。これにより、遮光帯部には遮光膜およびハーフトーン膜からなる積層膜が形成され、所望する回路パタン部にはハーフトーン膜が形成されたマスクパタンが完成する。
【００４８】
ここで、遮光膜を選択的に除去する際に用いられるレジストパタンは、すでに形成されたマスクパタンに対して位置決めして重ね合わせ転写されるが、このときの重ね合わせずれや遮光膜の加工寸法のばらつきなどにより、必ずしも設計通りの位置に遮光膜が形成できるとは限らない。
【００４９】
図９に、ハーフトーン位相シフトマスクに形成されたマスクパタンを説明する平面図を示す。図９（ａ）、（ｂ）、および（ｃ）はそれぞれ設計通りに仕上がったハーフトーン位相シフトマスクのマスクパタンを示す平面図、遮光膜のパタンエッジ位置が右方向（＋ｘ方向）にずれたハーフトーン位相シフトマスクのマスクパタンを示す平面図、および遮光膜のパタンエッジ位置が左方向（−ｘ方向）にずれたハーフトーン位相シフトマスクのマスクパタンを示す平面図である。
【００５０】
図９（ａ）に示すように、遮光帯領域（領域Ｃ）に遮光膜ＣＦおよびハーフトーン膜ＨＦからなる積層膜が形成されてマスクパタンの遮光帯部を構成し、遮光帯領域（領域Ｃ）以外の領域にハーフトーン膜ＨＦが形成されてマスクパタンの回路パタン部を構成して、設計通りに仕上がることが望ましい。
【００５１】
しかし、実際には、図９（ｂ）および（ｃ）に示すように、製造誤差のために遮光膜ＣＦのパタンエッジ位置がずれて形成されることがある。特に、図９（ｃ）に示すように、遮光帯領域（領域Ｃ）となる側に遮光膜ＣＦのパタンエッジ位置がずれて形成されると、遮光帯領域（領域Ｃ）となる側にはみ出して形成されたハーフトーン膜ＨＦを透過した露光光により、相手側のマスクにより転写されるチップ上のレジストパタンに対して予定外の漏れ光でかぶり露光されることになる。このため、転写されるチップ上のレジストパタンの寸法精度の劣化や形状異常が生じる恐れがある。
【００５２】
そこで、遮光膜ＣＦのパタンエッジ位置がマスク製造時にずれても遮光帯領域（領域Ｃ）となる側にはみ出さないように、予め遮光膜ＣＦのパタンエッジ位置をずらして配置しておく。これにより、マスク製造時における遮光膜ＣＦのパタンエッジ位置のばらつきの影響が繋ぎ露光に及ばないようにすることができる。
【００５３】
図１０（ａ）、（ｂ）、および（ｃ）に、本実施の形態によるクリアフィールドタイプのハーフトーン位相シフトマスクに形成されたマスクパタンを説明する平面図を示す。
【００５４】
図１０（ａ）に示すように、遮光膜ＣＦのパタンエッジが、遮光帯領域（領域Ｃ）に続く余裕領域ＥＡの、遮光帯領域（領域Ｃ）と反対側の端に位置するように遮光膜ＣＦを形成する。これにより、図１０（ｂ）および（ｃ）に示すように、遮光膜ＣＦのパタンエッジ位置がマスク製造時にずれても、遮光膜ＣＦのパタンエッジ位置が遮光帯領域（領域Ｃ）となる側にはみ出さないようにすることができる。余裕領域ＥＡに配置される遮光膜ＣＦのパタンについては、遮光膜ＣＦのパタンエッジ位置のばらつきおよび重ね合わせずれを考慮してレイアウトすればよい。
【００５５】
図１１（ａ）、（ｂ）、および（ｃ）に、本実施の形態によるダークフィールドタイプのハーフトーン位相シフトマスクに形成されたマスクパタンを説明する平面図を示す。
【００５６】
前述の図１０を用いて説明したクリアフィールドタイプのハーフトーン位相シフトマスクの場合と同様に、遮光膜ＣＦのパタンエッジが、遮光帯領域（領域Ｃ）に続く余裕領域ＥＡの、遮光帯領域（領域Ｃ）と反対側の端に位置するように遮光膜ＣＦを形成する。これにより、遮光膜ＣＦのパタンエッジ位置が遮光帯領域（領域Ｃ）となる側にはみ出さないようにすることができる。
【００５７】
ところで、遮光膜のパタンエッジ近傍では、回折により遮光膜の下側部分にまで露光光が漏れる現象がみられる。図１２に、この露光光の漏れ現象を投影光学像シミュレーションにより求めた結果を示す。光学条件は、露光波長２４８ｎｍ（ＫｒＦエキシマレーザ光）、ＮＡ＝０．６８、ｓｉｇｍａ＝０．６である。図中、符号ＣＦは遮光膜を示し、符号ＧＬはガラス基板を示す。
【００５８】
図１２に示すように、遮光膜ＣＦのパタンエッジから１００ｎｍ程度まで露光光が漏れて広がっていることが分かる。漏れ光が遮光膜ＣＦのパタンエッジから入り込む距離は露光波長および光学条件などにより変化するが、１００ｎｍの距離まで入り込んだ位置で、透過部分に対して概ね３〜５％以下に漏れ光の強度が低下する。
【００５９】
この現象のため、転写パタン寸法変動を抑制するためには、遮光膜ＣＦで覆われるべき回路パタンは遮光膜ＣＦのパタンエッジから１００ｎｍ以上遮光帯領域と反対側に配置することが好ましいことがわかる。すなわち、境界Ａ−Ｂ付近では、それぞれのマスクにおいて、相手側のマスクの遮光膜ＣＦのパタンエッジから１００ｎｍ以上遮光帯領域と反対側となるように、言い換えると、重ね合わせのための余裕領域に加えて１００ｎｍ程度の領域は寸法精度が劣化することを考慮して、遮光膜ＣＦを配置することが好ましい。
【００６０】
次に、前述の図１０〜図１２を用いて説明したことを考慮した、ハーフトーン位相シフトマスクのマスクパタンの設計方法およびマスクデータの生成方法を図１３を用いて説明する。図１３（ａ）、（ｂ）、および（ｃ）はそれぞれチップに形成される設計した回路パタンを示す平面図、遮光膜およびハーフトーン膜からなる積層膜を加工してマスクパタン開口部を形成する際に用いたマスクパタンデータを示す平面図、および遮光膜を加工する際に用いたマスクパタンデータを示す平面図である。回路パタンは最小デザイン寸法１８０ｎｍでレイアウトされており、露光波長ＫｒＦ光でパタン転写するプロセスである。
【００６１】
図１３（ａ）に示すように、回路パタンＣＰを境界Ａ−Ｂで分割することにする。ここで、余裕領域ＥＡは前述のように２枚のマスクの重ね合わせずれおよびプロセスばらつきを考慮した重ね合わせのための余裕領域である。また、余裕領域ＦＡ１および余裕領域ＦＡ２は遮光膜の下側部分への露光光の回り込みの影響および２枚のマスクの重ね合わせずれを考慮した余裕領域である。
【００６２】
図１３（ｂ）に示すマスクパタンデータＭＰＤ１は、回路パタン加工用（マスクパタン開口部形成用）のデータであり、回路パタンデータと遮光帯領域データとが含まれている。このマスクパタンデータＭＰＤ１を用いて、ガラス基板上に形成された遮光膜およびハーフトーン膜を加工する。
【００６３】
図１３（ｃ）に示すマスクパタンデータＭＰＤ２は、ハーフトーン膜上の遮光膜を選択的に除去するために用いるレジストパタン形成用のデータであり、遮光帯領域データと余裕領域データとが含まれている。余裕領域ＥＡにおいて、マスクパタンデータＭＰＤ１とマスクパタンデータＭＰＤ２との形状が互いに異なる理由は、マスクパタンデータＭＰＤ２をマスクパタンデータＭＰＤ１に対して重ね合わせ露光、加工する際に、回路パタンの線幅方向に対して、重ね合わせずれ等の影響が出ないようにするためである。また、マスクパタン描画図形を単純な矩形とできるため、描画データ量の増加抑制、マスクパタン描画時間の増大抑制などの効果も得られる利点がある。
【００６４】
なお、余裕領域ＥＡ，ＦＡ１，ＦＡ２内に配置される回路パタンは、境界Ａ−Ｂにおけるマスク間の重ね合わせずれや漏れ光の影響により寸法変動が生じても回路動作に問題が生じないような寸法とすることが望ましい。
【００６５】
次に、マスクパタンデータの生成フローを図１４および図１５を用いて説明する。図１４（ａ）はチップに形成される設計した回路パタンを示す平面図、図１４（ｂ）はチップに形成される設計した回路パタンおよびダミーパタンを示す平面図である。図１５（ａ）は第１のハーフトーン位相シフトマスク（以下、第１マスクと言う）に描画されたマスクパタンを示す平面図、図１５（ｂ）は第２のハーフトーン位相シフトマスク（以下、第２マスクと言う）に描画されたマスクパタンを示す平面図である。なお、ここではＳＴＩ（Shallow Trench Isolation）工程のように、プロセス均一性向上のために用いるＣＭＰ（Chemical Mechanical Polishing）ダミーパタンが自動生成される工程を例示する。
【００６６】
図１４（ａ）に示すように、設計した回路パタンＣＰは、０．６μｍライン／スペースのパタンとした。
【００６７】
まず、図１４（ｂ）に示すように、設計、配置した回路パタンＣＰの周囲にダミーパタンＤＰを所定のルールを用いて自動生成する。ここで、重ね合わせのための余裕領域ＥＡ，ＦＡ１，ＦＡ２内にはダミーパタンＤＰを生成しないようにする。通常、ダミーパタンＤＰは自動生成されるまでどのような配置になるか決定されない。このため、余裕領域ＥＡ，ＦＡ１，ＦＡ２内で露光時の重ね合わせずれ等によりダミーパタンＤＰの形状が変形したり、ばらついたりするのを避ける必要があり、また、ダミーパタンＤＰが数μｍ程度の範囲で配置されていなくても、ＣＭＰ研磨時の均一性への影響は無視できる程度であったからである。
【００６８】
次に、図１５（ａ）および（ｂ）に示すように、回路パタンＣＰを２つに分割して２つのマスクパタンを生成する。第１マスクＭ１のマスクパタンと第２マスクＭ２のマスクパタンとは境界Ａ−Ｂにおいて分割されるが、境界Ａ−Ｂを中心にして余裕領域ＥＡを設定し、遮光膜のパタンエッジ位置を余裕領域ＥＡの回路パタン側（遮光帯領域と反対側）の境界に設定した。
【００６９】
図１５（ａ）に示す第１マスクＭ１では、余裕領域ＥＡ以外の回路パタン部ＣＰ１をハーフトーンパタンとし、余裕領域ＥＡ内の回路パタン部ＣＰ１は遮光パタンとした。遮光帯領域（領域Ｄ）の遮光帯部ＣＬ１は遮光パタンとし、ダミーパタンＤＰはハーフトーンパタンとした。回路パタン部ＣＰ１の寸法が０．６μｍライン／スペースであるので、マスクパタンがハーフトーンパタンでも遮光パタンでも、チップ上にマスクパタンを転写する際のプロセスマージンは確保することができる。なお、チップ上にマスクパタンを転写する際の露光光の光学条件は、例えば露光波長ＫｒＦ光（波長２４８ｎｍ）、ＮＡ＝０．６８、ｓｉｇｍａ＝０．８５（外側）−０．５７（内側）の輪帯照明である。
【００７０】
図１５（ｂ）に示す第２マスクも、上述した第１マスクと同様に、余裕領域ＥＡ以外の回路パタン部ＣＰ２をハーフトーンパタンとし、余裕領域ＥＡ内の回路パタン部ＣＰ２は遮光パタンとした。遮光帯領域（領域Ｃ）の遮光帯部ＣＬ２は遮光パタンとし、ダミーパタンＤＰはハーフトーンパタンとした。余裕領域ＥＡの左右方向（ｘ方向）の中心は境界Ａ−Ｂと一致するようにしている。
【００７１】
比較のために、バイナリマスクの場合に生成されるマスクパタンを図１６（ａ）および（ｂ）に示す。バイナリマスクでは、回路パタン部ＣＰ１，ＣＰ２、ダミーパタンＤＰ、および遮光帯部ＣＬ１，ＣＬ２は全て遮光パタンで構成される。
【００７２】
図１７に、ハーフトーン位相シフトマスクの適用工程で用いた設計デザインの数値の一例を示す。
【００７３】
以下の項目を想定する。（１）遮光膜のパタンエッジから遮光膜の下側部分への露光光の漏れ光の影響範囲を１５０ｎｍとする。（２）２枚のマスクのそれぞれの回路パタンを接続するためにマスクパタンをオーバーラップさせる最小値（両マスク間の重ね合わせずれ量がゼロの場合でもパタンが接続されるようにするために最小限必要な重ね合わせ量）を６０ｎｍｍとする。（３）２枚のマスクをそれぞれ露光する際の位置ずれによる両マスク間の重ね合わせずれ量を５０ｎｍとする。（４）マスク製造プロセスに起因する遮光膜のパタンエッジ位置のばらつきを１００ｎｍとする。
【００７４】
これらの値から、余裕領域ＥＡの左右方向（ｘ方向）の幅は両マスクの重ね合わせ量６０ｎｍと重ね合わせずれ量５０ｎｍとの和で１１０ｎｍとなり、余裕領域ＦＡ１，ＦＡ２の左右方向（ｘ方向）のそれぞれの幅は重ね合わせずれ量５０ｎｍと漏れ光の影響分１５０ｎｍとの和で２００ｎｍとなる。いずれもマスク製造プロセスの誤差分の１００ｎｍより大きい値となるため、この誤差分の考慮は不要である。
【００７５】
次に、本実施の形態による半導体装置の製造方法の一例を図１８〜図２１を用いて説明する。図１８〜図２１は、本実施の形態による半導体装置（電界効果トランジスタ）の製造方法を示す半導体装置の要部断面図である。
【００７６】
図１８に示すように、ｐ型のシリコン単結晶からなる半導体基板ＳＵＢを準備し、半導体基板ＳＵＢ上に酸化シリコン膜および窒化シリコン膜を形成した後、窒化シリコン膜上にレジストパタンを形成する。ここで、レジストパタンの形成には、前述の図１５を用いて説明した第１マスクＭ１と第２マスクＭ２と同様の２枚のマスクを用いた繋ぎ露光を行う。繋ぎ露光を行うことにより、例えば１μｍライン／スペースのレジストパタンを形成することができる。
【００７７】
続いて、レジストパタンをマスクとして窒化シリコン膜、酸化シリコン膜、および半導体基板ＳＵＢを順次加工して、半導体基板ＳＵＢに分離溝を形成する。続いて、レジストパタンを除去した後、分離溝の内部に酸化シリコン膜を埋め込むことにより素子分離部ＳＴＩを形成する。その後、半導体基板ＳＵＢ上の露出した窒化シリコン膜および酸化シリコン膜を除去する。
【００７８】
次に、半導体基板ＳＵＢの主面にゲート酸化膜ＧＩを形成し、ゲート酸化膜ＧＩ上に、例えば２００ｎｍ程度の厚さの多結晶シリコン膜を堆積した後、多結晶シリコン膜上にレジストパタンを形成する。続いて、レジストパタンをマスクとして多結晶シリコン膜を加工して、ゲート電極ＧＥを形成する。
【００７９】
次に、図１９に示すように、レジストパタンを除去した後、ゲート電極ＧＥの両側の半導体基板ＳＵＢにｎ型不純物を導入して、ソース・ドレイン領域ＳＤを形成する。続いて、ゲート電極ＧＥの側壁にサイドウォールＳＷを形成した後、サイドウォールＳＷの両側の半導体基板ＳＵＢにｎ型不純物を導入する。
【００８０】
次に、ゲート電極ＧＥの上面および半導体基板ＳＵＢの露出した主面にシリサイド膜ＳＩを形成する。
【００８１】
次に、図２０に示すように、ＣＶＤ（Chemical Vapor Deposition）法により、ライナー窒化シリコン膜ＳＮを堆積する。続いて、例えば８５０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、その酸化シリコン膜の上面をＣＭＰ法で平坦化して第１層間絶縁膜ＩＳ１を形成する。
【００８２】
次に、第１層間絶縁膜ＩＳ１上にレジストパタンを形成する。続いて、レジストパタンをマスクとして第１層間絶縁膜ＩＳ１およびライナー窒化シリコン膜ＳＮを加工して、第１層間絶縁膜ＩＳ１およびライナー窒化シリコン膜ＳＮに接続孔ＣＮＴを形成した後、レジストパタンを除去し、接続孔ＣＮＴの底部に露出する半導体基板ＳＵＢの主面を洗浄して自然酸化膜を除去する。
【００８３】
次に、コリメーションスパッタリング法によりチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積してバリアメタル膜（図示は省略）を形成する。続いて、接続孔ＣＮＴの内部を含む第１層間絶縁膜ＩＳ１上に、例えば厚さ６００ｎｍ程度のタングステン（Ｗ）膜を堆積した後、接続孔ＣＮＴの内部以外のタングステン（Ｗ）膜およびバリアメタル膜をＣＭＰ法により研磨して除去することにより、接続孔ＣＮＴの内部にプラグＰＬＧを形成する。
【００８４】
次に、図２１に示すように、第１層間絶縁膜ＩＳ１上に第２層間絶縁膜ＩＳ２を形成した後、第２層間絶縁膜ＩＳ２上にレジストパタンを形成する。ここで、レジストパタンの形成には、前述の図１５を用いて説明した第１マスクＭ１と第２マスクＭ２と同様の２枚のマスクを用いた繋ぎ露光を行う。繋ぎ露光を行うことにより、例えば１μｍライン／スペースのレジストパタンを形成することができる。
【００８５】
次に、レジストパタンをマスクとして第２層間絶縁膜ＩＳ２を加工して、第２層間絶縁膜ＩＳ２に配線溝ＭＴを形成する。続いて、レジストパタンを除去した後、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線溝ＭＴを埋め込むように、銅（Ｃｕ）を主体とする配線用の導体膜を形成する。続いて、配線溝ＭＴの内部以外の導体膜をＣＭＰ法により研磨して除去することにより、配線溝ＭＴの内部に第１層目の配線ＭＬを形成する。その後、さらに上層の配線を形成することにより、半導体装置が略完成する。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８７】
ＣＦ  遮光膜
ＣＬ１，ＣＬ２  遮光帯部
ＣＬＡ，ＣＬＢ  遮光帯部
ＣＭＰＡ，ＣＭＰＢ  回路パタン部
ＣＮＴ  接続孔
ＣＰ  回路パタン
ＣＰ１，ＣＰ２  回路パタン部
ＤＰ  ダミーパタン
ＥＡ  余裕領域
ＥＦ  露光フィールド
ＦＡ１，ＦＡ２  余裕領域
ＧＥ  ゲート電極
ＧＩ  ゲート酸化膜
ＧＬ  ガラス基板
ＨＦ  ハーフトーン膜
ＩＳ１  第１層間絶縁膜
ＩＳ２  第２層間絶縁膜
ＬＳ  左側部分
Ｍ１  第１マスク
Ｍ２  第２マスク
ＭＡ  Ａマスク
ＭＢ  Ｂマスク
ＭＬ  第１層目の配線
ＭＰＤ１，ＭＰＤ２  マスクパタンデータ
ＭＴ  配線溝
ＮＡ  レジストパタン
ＰＬＧ  プラグ
ＲＳ  右側部分
ＳＣ  チップ
ＳＤ  ソース・ドレイン領域
ＳＩ  シリサイド膜
ＳＮ  ライナー窒化シリコン膜
ＳＴＩ  素子分離部
ＳＵＢ  半導体基板
ＳＷ  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2014229749.tif 000021
【図２０】
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【図２１】
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