(57)【要約】【課題】良質な半導体装置を提供すること。【解決手段】半導体チップと、半導体チップが搭載された配線基板を含む半導体装置。半導体チップは、第１の内部回路と、第１の内部回路と電気的に接続される第１の電源パッドと、第１の内部回路と電気的に接続される第１のグランドパッドと、第２の内部回路と、第２の内部回路と電気的に接続される第２の電源パッドと、第２の内部回路と電気的に接続される第２のグランドパッドと、第１の電源パッドと第１のグランドパッドに電気的に接続された第１のＥＳＤ保護素子と、第２の電源パッドと第２のグランドパッドの間に接続された第２のＥＳＤ保護素子を有する。配線基板は、第１のグランドパッド及び第２のグランドパッドを電気的に接続する第１の共通グランド配線を有する。ここで、第１のグランドパッド及び第２のグランドパッドは、前記半導体チップ内では電気的に独立している。【選択図】図９
2014096521.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体装置：
（ａ）半導体チップと、
ここで、前記半導体チップは以下を含む：
第１の内部回路；
前記第１の内部回路と電気的に接続され、前記第１の内部回路に電源電圧を供給するための第１の電源パッド；
前記第１の内部回路と電気的に接続され、かつグランド電圧を供給するための第１のグランドパッド；
第２の内部回路；
前記第２の内部回路と電気的に接続され、前記第２の内部回路に電源電圧を供給するための第２の電源パッド；
前記第２の内部回路と電気的に接続され、かつグランド電圧を供給するための第２のグランドパッド；
前記第１の電源パッドと前記第１のグランドパッドに電気的に接続された第１のＥＳＤ保護素子；及び
前記第２の電源パッドと前記第２のグランドパッドに電気的に接続された第２のＥＳＤ保護素子、
（ｂ）前記半導体チップが搭載された、以下を含む配線基板：
前記第１のグランドパッド及び前記第２のグランドパッドを電気的に接続する第１の共通グランド配線、
ここで、前記第１のグランドパッド及び前記第２のグランドパッドは、前記半導体チップ内では電気的に独立している。
【請求項２】
前記第１のＥＳＤ保護素子はサージ電流を前記第１の内部回路から前記第１のグランドパッドに迂回させることが可能であり、
前記第２のＥＳＤ保護素子はサージ電流を前記第２の内部回路から前記第２のグランドパッドに迂回させることが可能である、
請求項１に記載の半導体装置。
【請求項３】
前記半導体チップは、さらに以下を含む：
第３の内部回路；
前記第３の内部回路と電気的に接続され、前記第３の内部回路に電源電圧を供給するための第３の電源パッド；
前記第３の内部回路と電気的に接続され、かつグランド電圧を供給するための第３のグランドパッド；
第４の内部回路；
前記第４の内部回路と電気的に接続され、前記第４の内部回路に電源電圧を供給するための第４の電源パッド；
前記第４の内部回路と電気的に接続され、かつグランド電圧を供給するための第４のグランドパッド；
前記第３の電源パッドと前記第３のグランドパッドの間に電気的に接続された第３のＥＳＤ保護素子；
前記第４の電源パッドと前記第４のグランドパッドの間に電気的に接続された第４のＥＳＤ保護素子；及び
前記第３のグランドパッド及び前記第４のグランドパッドのそれぞれを接続する第２の共通グランド配線、
ここで、前記第２の共通グランド配線は、前記第１の共通グランド配線と接続され、所定の範囲内に、ノイズ源として予め定めたピンが配置されていない、
請求項１に記載の半導体装置。
【請求項４】
前記半導体チップは、さらに以下を含む：
第３の内部回路；
前記第３の内部回路と電気的に接続され、前記第３の内部回路に電源電圧を供給する第３の電源パッド；
前記第３の内部回路と電気的に接続され、かつグランド電圧を供給するための第３のグランドパッド；及び
前記第３の電源パッドと前記第３のグランドパッドの間に電気的に接続された第３のＥＳＤ保護素子、
ここで、前記第１の共通グランド配線は、前記第１乃至第３のグランドパッドのそれぞれを環状の配線を介して電気的に接続し、
前記第１乃至第３のグランドパッドは、前記半導体チップ内では電気的に独立している、
請求項１に記載の半導体装置。
【請求項５】
前記半導体チップは、さらに以下を含む：
第３の内部回路；
前記第３の内部回路と電気的に接続され、前記第３の内部回路に電源電圧を供給する第３の電源パッド；
前記第３の内部回路と電気的に接続され、かつグランド電圧を供給するための第３のグランドパッド；及び
前記第３の電源パッドと前記第３のグランドパッドの間に電気的に接続された第３のＥＳＤ保護素子、
ここで、前記第１の共通グランド配線は、前記第１乃至第３のグランドパッドのそれぞれを非環状の配線を介して電気的に接続し、
前記第１乃至第３のグランドパッドは、前記半導体チップ内では電気的に独立している、
請求項１に記載の半導体装置。
【請求項６】
前記半導体チップは、さらに以下を含む：
第３の内部回路；
前記第３の内部回路と電気的に接続され、前記第３の内部回路に電源電圧を供給する第３の電源パッド；
前記第３の内部回路と電気的に接続され、かつグランド電圧を供給するための第３のグランドパッド；及び
前記第３の電源パッドと前記第３のグランドパッドの間に電気的に接続された第３のＥＳＤ保護回路、
ここで、前記第１の共通グランド配線は、前記第１乃至第３のグランドパッドのそれぞれを平板状の配線を介して電気的に接続し、
前記第１乃至第３のグランドパッドは、前記半導体チップ内では電気的に独立している、
請求項１に記載の半導体装置。
【請求項７】
前記第１の共通グランド配線は、前記配線基板の上面及び下面の少なくともいずれかから、前記第１の共通グランド配線が設けられた内層まで続く孔を形成するための孔部を有する、  
請求項６に記載の半導体装置。
【請求項８】
前記半導体チップは、さらに以下を含む：
前記第１の内部回路によって処理する信号となる電圧を供給する第１の信号入力パッド；
前記第２の内部回路によって処理する信号となる電圧を供給する第２の信号入力パッド；
前記第１の信号入力パッドと前記第１の電源パッドに電気的に接続され、サージ電流を前記第１の信号入力パッド側から前記第１の電源パッド側に流す第１の信号電源間ダイオード；
前記第１のグランドパッドと前記第１の信号入力パッドに電気的に接続され、サージ電流を前記第１のグランドパッド側から前記第１の信号入力パッド側に流す第１の接地信号間ダイオード；
前記第２の信号入力パッドと前記第２の電源パッドに電気的に接続され、サージ電流を前記第２の信号入力パッド側から前記第２の電源パッド側に流す第２の信号電源間ダイオード；及び
前記第２のグランドパッドと前記第２の信号入力パッドに電気的に接続され、サージ電流を前記第２のグランドパッド側から前記第２の信号入力パッド側に流す第２の接地信号間ダイオード、
請求項１に記載の半導体装置。
【請求項９】
前記半導体装置は、ＲＦＩＣ（Radio Frequency Integrated Circuit）である、
請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、サージ電流を放電する技術に関する。
【背景技術】
【０００２】
信号を送受信する無線通信端末は、信号の周波数変換を行うＲＦＩＣ（Radio Frequency Integrated Circuit）を備えている。例えば、特許文献１には、ＲＦＩＣに適用されるＥＳＤ耐圧向上に関する技術が開示されている。また、特許文献２には、半導体集積回路における静電気やサージ電圧による内部素子の破壊防止に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１３５７号公報
【特許文献２】国際公開第２００７／０１３１４５号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明者らは、無線通信端末等に用いられる半導体装置の開発に際し、様々な課題を見出した。本願で開示される各実施の形態は、例えば無線通信端末等に好適な半導体装置を提供する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
一実施の形態に係る半導体装置は、接地パッドのそれぞれを接続する共通グランド配線を配線基板に有している。
【発明の効果】
【０００６】
一実施の形態によれば、例えば無線通信端末等に好適であって、良質な半導体装置を提供することができる。
【図面の簡単な説明】
【０００７】
【図１】比較例に係るＲＦＩＣの半導体チップの構成例を示す図である。
【図２】比較例に係るＲＦＩＣのパッケージ基板の構成例を示す図である。
【図３】比較例に係る半導体チップの回路構成例を示す図である。
【図４】比較例に係るＲＦＩＣの問題点を示す図である。
【図５Ａ】実施の形態１に係る無線通信端末の構成例を示す外観図である。
【図５Ｂ】実施の形態１に係る無線通信端末の構成例を示す外観図である。
【図６】実施の形態１に係る無線通信端末の構成例を示すブロック図である。
【図７】実施の形態１に係るＲＦＩＣの構成例を示す断面図である。
【図８】実施の形態１に係るＲＦＩＣの半導体チップの構成例を示す図である。
【図９】実施の形態１に係るＲＦＩＣの半導体チップ及びパッケージ基板の構成例を示す図である。
【図１０】実施の形態１に係るＲＦＩＣの表面図である。
【図１１】実施の形態１に係るパッケージ基板ＰＣＢの内層配線図である。
【図１２】実施の形態１に係るパッケージ基板ＰＣＢの裏面図である。
【図１３】実施の形態１に係る半導体チップの回路構成例を示す図である。
【図１４】実施の形態１に係る内部回路の構成例を示す図である。
【図１５】静電気に係る正のサージ電圧の印可時のグランドへのサージ電流放電経路を示す図である。
【図１６】静電気に係る負のサージ電圧の印可時のグランドへのサージ電流放電経路を示す図である。
【図１７】静電気に係る正のサージ電圧の印可時の電源へのサージ電流放電経路を示す図である。
【図１８】静電気に係る負のサージ電圧の印可時の電源へのサージ電流放電経路を示す図である。
【図１９】実施の形態２に係るＲＦＩＣの半導体チップの構成例を示す図である。
【図２０】実施の形態２に係るＲＦＩＣの半導体チップ及びパッケージ基板の構成例を示す図である。
【図２１】変形例に係るＲＦＩＣの半導体チップ及びパッケージ基板の構成例を示す図である。
【図２２】変形例に係るパッケージ基板ＰＣＢの内層配線図である。
【図２３】変形例に係るパッケージ基板ＰＣＢの内層配線図である。
【発明を実施するための形態】
【０００８】
以下、好適な実施の形態について、図面を参照しながら詳細に説明する。すなわち、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、本実施の形態に直接関係のない要素については、適宜、その図示及び説明が省略されている。
【０００９】
＜比較例に係る半導体装置の構成＞
まず、図１及び図２を参照して、発明者等が検討した比較例に係る半導体装置であるＲＦＩＣの構成について説明する。図１は、比較例に係るＲＦＩＣの半導体チップＣＰの構成例を示す図である。図２は、比較例に係るＲＦＩＣのパッケージ基板ＰＣＢ（Printed Circuit Board）の構成例を示す図である。図１及び図２に示されるＲＦＩＣは、例えば携帯電話などの無線通信端末に用いられる。
【００１０】
まず、図１を参照して、半導体チップＣＰの構成について説明する。半導体チップＣＰは、複数の処理回路ＰＣ１〜６、複数の信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６、複数の信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６、複数の電源パッドＣＰＤ＿ＶＤＤ１〜６、複数の接地（グランド）パッドＣＰＤ＿ＧＮＤ１〜６、共通接地（共通グランド）パッドＣＰＤ＿ＣＭＮ０、及び電源ネットワークＮＷを有する。
【００１１】
処理回路ＰＣ１〜ＰＣ６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６、電源パッドＣＰＤ＿ＶＤＤ１〜６、及び接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれと接続されている。また、処理回路ＰＣ１〜ＰＣ６のそれぞれは、電源ネットワークＮＷと接続されている。電源ネットワークＮＷは、共通接地パッドＣＰＤ＿ＣＭＮ０と接続されている。
【００１２】
処理回路ＰＣ１〜ＰＣ６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６のそれぞれから、音声信号及びデータ信号が入力される。処理回路ＰＣ１〜ＰＣ６のそれぞれは、入力された音声信号から、ＲＦ信号を生成し、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６のそれぞれに出力する。処理回路ＰＣ１〜ＰＣ６のそれぞれは、電源パッドＣＰＤ＿ＶＤＤ１〜６のそれぞれから供給される電源電圧と、接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれから供給される接地電圧（グランド電圧）に基づいて動作する。
【００１３】
電源ネットワークＮＷは、ＥＳＤ（Electro-Static Discharge：静電気放電）放電経路となる。電源ネットワークＮＷは、半導体チップＣＰ全体を一周する周回配線（環状配線、リング状配線）と、その周回配線と処理回路ＰＣ１〜ＰＣ６のそれぞれとを接続する配線から構成される。
【００１４】
また、処理回路ＰＣ１〜ＰＣ６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６のそれぞれ、又は、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６のそれぞれに対して、静電気に係るサージ電圧が印加されることによって発生するサージ電流を、電源ネットワークＮＷを介して、全ての接地パッドＣＰＤ＿ＧＮＤ１〜６及び全ての電源パッドＣＰＤ＿ＶＤＤ１〜６から放電する。
【００１５】
次に、図２を参照して、パッケージ基板ＰＣＢの構成について説明する。パッケージ基板ＰＣＢは、複数の信号入力パッドＰＰＤ＿ＲＦＩＮ１〜６、複数の信号出力パッドＰＰＤ＿ＲＦＯＵＴ１〜６、複数の電源パッドＰＰＤ＿ＶＤＤ１〜６、複数の接地（グランド）パッドＰＰＤ＿ＧＮＤ１〜６、共通接地（共通グランド）パッドＰＰＤ＿ＣＭＮ０、及び複数のランドＬＮＤを有する。
【００１６】
信号入力パッドＰＰＤ＿ＲＦＩＮ１〜６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６のそれぞれとボンディンワイヤＢＷを介して接続されている。信号出力パッドＰＰＤ＿ＲＦＯＵＴ１〜６のそれぞれは、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６のそれぞれとボンディンワイヤＢＷを介して接続されている。電源パッドＰＰＤ＿ＶＤＤ１〜６のそれぞれは、電源パッドＣＰＤ＿ＶＤＤ１〜６のそれぞれとボンディンワイヤＢＷを介して接続されている。接地パッドＰＰＤ＿ＧＮＤ１〜６のそれぞれは、接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれとボンディンワイヤＢＷを介して接続されている。共通接地パッドＰＰＤ＿ＣＭＮ０は、共通接地パッドＣＰＤ＿ＣＭＮ０とボンディンワイヤＢＷを介して接続されている。
【００１７】
また、信号入力パッドＰＰＤ＿ＲＦＩＮ１〜６のそれぞれは、音声信号が入力される信号入力ピンが形成されたランドＬＮＤと接続されている。信号出力パッドＰＰＤ＿ＲＦＯＵＴ１〜６のそれぞれは、ＲＦ信号を出力するための信号出力ピンが形成されたランドＬＮＤと接続されている。電源パッドＰＰＤ＿ＶＤＤ１〜６のそれぞれは、電源電圧が供給される電源ピンが形成されたランドＬＮＤと接続されている。接地パッドＰＰＤ＿ＧＮＤ１〜６のそれぞれは、接地電圧が供給される接地（グランド）ピンが形成されたランドＬＮＤと接続されている。共通接地パッドＰＰＤ＿ＣＭＮ０は、接地電圧が供給される接地ピンが形成されたランドＬＮＤと接続されている。すなわち、接地パッドＰＰＤ＿ＧＮＤ１〜６及び共通接地パッドＰＰＤ＿ＣＭＮ０のそれぞれは、接地ピンを介して無線通信端末１００のグランドに接続されている。
【００１８】
以上に説明した構成によって、例えば、処理回路ＰＣ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ又は信号出力パッドＣＰＤ＿ＲＦＯＵＴを介して静電気に係るサージ電圧が印加された場合、それによって発生したサージ電流を、その処理回路ＰＣ１の内部回路から迂回させて電源ネットワークＮＷに出力する。サージ電流は、電源ネットワークＮＷを介して、他の処理回路ＰＣ２〜６のそれぞれに流れる。そして、サージ電流は、他の処理回路ＰＣ２〜６の接地パッドＣＰＤ＿ＧＮＤ２〜６及び電源パッドＣＰＤ＿ＶＤＤ２〜６を介してグランド及び電源に放電される。これによって、全ての接地パッドＰＰＤ＿ＧＮＤ１〜６及び全ての電源パッドＣＰＤ＿ＶＤＤ１〜６によってサージ電流を放電して、静電気に係るサージ電圧が印可された処理回路ＰＣの内部回路における静電気による破壊を防止することができる。他の処理回路ＰＣ２〜６のいずれかにおいて静電気に係るサージ電圧が印加された場合も、同様にして、電源ネットワークＮＷを介して静電気を放電することが可能である。
【００１９】
＜比較例に係る半導体チップの回路構成＞
図３を参照して、比較例に係る半導体チップＣＰの回路構成について説明する。図３は、比較例に係る半導体チップＣＰの回路構成例を示す図である。図３は、図１及び図２に示された半導体チップＣＰを示している。
【００２０】
なお、図３では、図１に示された半導体チップＣＰの処理回路ＰＣ１〜６のうち、処理回路ＰＣ１〜３までの構成要素を図示しており、処理回路ＰＣ４〜６は図示が省略されている。また、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜３は、図示が省略されている。
【００２１】
処理回路ＰＣ１は、内部回路ＩＮＴ１、ＥＳＤ保護素子ＰＤ１、第１のダイオードＤＩＯＡ１、第２のダイオードＤＩＯＢ１、第３のダイオードＤＩＯＣ１、及び双方向ダイオードＤＤＩＯ１を有する。処理回路２は、内部回路ＩＮＴ２、ＥＳＤ保護素子ＰＤ２、第１のダイオードＤＩＯＡ２、第２のダイオードＤＩＯＢ２、第３のダイオードＤＩＯＣ２、及び双方向ダイオードＤＤＩＯ２を有する。処理回路３は、内部回路ＩＮＴ３、ＥＳＤ保護素子ＰＤ３、第１のダイオードＤＩＯＡ３、第２のダイオードＤＩＯＢ３、第３のダイオードＤＩＯＣ３、及び双方向ダイオードＤＤＩＯ３を有する。
【００２２】
内部回路ＩＮＴ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１と配線（信号ラインＳＬ１）を介して接続されている。内部回路ＩＮＴ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１から入力された音声信号から、ＲＦ信号を生成する。また、内部回路ＩＮＴ１は、電源パッドＣＰＤ＿ＶＤＤ１と配線（電源ラインＰＬ１）を介して接続されている。内部回路ＩＮＴ１は、接地バッドＣＰＤ＿ＧＮＤ１と配線（接地ラインＧＬ１）を介して接続されている。内部回路ＩＮＴ１は、電源パッドＣＰＤ＿ＶＤＤ１及び接地バッドＣＰＤ＿ＧＮＤ１のそれぞれから供給される電圧の電位差によって発生する電流に基づいて動作する。
【００２３】
ＥＳＤ保護素子ＰＤ１は、一端が電源ラインＰＬ１と接続されており、他端が接地ラインＧＬ１と接続されている。ＥＳＤ保護素子ＰＤ１は、一端（電源ラインＰＬ１）と他端（接地ラインＧＬ１）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を電源ラインＰＬ１から接地ラインＧＬ１に流して、それらの間の電位差を一定に保つように動作する。ＥＳＤ保護素子ＰＤ１は、例えば、ＧＣＮＭＯＳ（Gate Coupled Ntype Metal Oxide Semiconductor）である。
【００２４】
第１のダイオードＤＩＯＡ１は、一端（アノード）が信号ラインＳＬ１と接続されており、他端（カソード）が電源ラインＰＬ１と接続されている。第１のダイオードＤＩＯＡ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１に対して静電気に係る正のサージ電圧（電源パッドＣＰＤ＿ＶＤＤ１から供給されるよりも高い電圧）が印加された場合、それによって発生するサージ電流を信号ラインＳＬ１から電源ラインＰＬ１に流す。
【００２５】
第２のダイオードＤＩＯＢ１は、一端（アノード）が接地ラインＧＬ１と接続されており、他端（カソード）が信号ラインＳＬ１と接続されている。第２のダイオードＤＩＯＢ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１に対して静電気に係る負のサージ電圧（接地パッドＣＰＤ＿ＧＮＤ１から供給されるよりも低い電圧）が印加された場合、それによって発生するサージ電流を接地ラインＧＬ１から信号ラインＳＬ１に流す。
【００２６】
第３のダイオードＤＩＯＣ１は、一端（アノード）が接地ラインＧＬ１と接続されており、他端（カソード）が電源ラインＰＬ１と接続されている。第３のダイオードＤＩＯＣ１は、他の処理回路２〜６のいずれかからのサージ電圧の放電によって、一端（接地ラインＧＬ１）に正のサージ電圧が印可された場合、それによって発生するサージ電流を接地ラインＧＬ１から電源ラインＰＬ１に流す。
【００２７】
双方向ダイオードＤＤＩＯ１は、一端が共通接地パッドＣＰＤ＿ＣＭＮ１と配線を介して接続されており、他端が接地ラインＧＬ１と接続されている。双方向ダイオードＤＤＩＯ１は、一端（電源ネットワークＮＷ）と他端（接地ラインＧＬ１）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を、電源ネットワークＮＷから接地ラインＧＬ１、又は、接地ラインＧＬ１から電源ネットワークＮＷに流すことで、静電気を放電する。
【００２８】
なお、処理回路ＰＣ２、ＰＣ３についても、上述の処理回路ＰＣ１と同様の構成であるため、それらの説明は省略する。また、処理回路ＰＣ４〜６についても、図示が省略されているが、処理回路ＰＣ１と同様の構成となる。
【００２９】
また、半導体チップＣＰは、ロジック電源供給用に、電源パッドＣＰＤ＿ＶＤＤＬ、接地パッドＣＰＤ＿ＧＮＤＬ、ＥＳＰ保護素子ＰＤＬ、ダイオードＤＩＯＬ、及び双方向ダイオードＤＤＩＯＬを有する。
【００３０】
ＥＳＤ保護素子ＰＤＬは、一端が電源パッドＣＰＤ＿ＶＤＤＬと接続される配線（電源ラインＰＬＬ）と接続されており、他端が接地パッドＣＰＤ＿ＧＮＤＬと接続される配線（接地ラインＧＬＬ）と接続されている。ＥＳＤ保護素子ＰＤＬは、一端（電源ラインＰＬＬ）と他端（接地ラインＧＬＬ）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を電源ラインＰＬＬから接地ラインＧＬＬに流して、それらの間の電位差を一定に保つように動作する。ＥＳＤ保護素子ＰＤＬは、例えば、ＧＣＮＭＯＳである。
【００３１】
ダイオードＤＩＯＬは、一端（アノード）が接地ラインＧＬＬと接続されており、他端（カソード）が電源ラインＰＬＬと接続されている。ダイオードＤＩＯＬは、他の処理回路２〜６のいずれかからのサージ電圧の放電によって、一端（接地ラインＧＬＬ）に正のサージ電圧が印可された場合、それによって発生するサージ電流を接地ラインＧＬＬから電源ラインＰＬＬに流す。
【００３２】
双方向ダイオードＤＤＩＯＬは、一端が共通接地パッドＣＰＤ＿ＣＭＮＬと配線を介して接続されており、他端が接地ラインＧＬＬと接続されている。双方向ダイオードＤＤＩＯＬは、一端（電源ネットワークＮＷ）と他端（接地ラインＧＬＬ）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を、電源ネットワークＮＷから接地ラインＧＬＬ、又は、接地ラインＧＬＬから電源ネットワークＮＷに流すことで、静電気を放電する。
【００３３】
このように、比較例に係る半導体装置では、処理回路ＰＣ１〜６のそれぞれが、半導体チップ内の電源ネットワークＮＷを介して、相互に接続されている。これによって、ある信号入力パッドＣＰＤ＿ＲＦＩＮに対して静電気に係るサージ電圧が印可された場合には、電源ネットワークＮＷを介して、全ての接地パッドＣＰＤ＿ＧＮＤＬ、１〜６及び全ての電源パッドＣＰＤ＿ＶＤＤＬ、１〜６から静電気に係るサージ電圧を放電することが可能となる。信号出力パッドＣＰＤ＿ＲＦＯＵＴに対して静電気に係るサージ電圧が印可された場合にも、同様にして、全ての接地パッドＣＰＤ＿ＧＮＤＬ、１〜６及び全ての電源パッドＣＰＤ＿ＶＤＤＬ、１〜６から静電気に係るサージ電圧を放電することが可能である。
【００３４】
＜比較例に係る半導体装置の問題点＞
図４を参照して、比較例に係る半導体装置であるＲＦＩＣの問題点について説明する。図４は、比較例に係る半導体装置であるＲＦＩＣの問題点を示す図である。
【００３５】
上述したように、比較例に係る半導体装置は、半導体チップＣＰ内においてＥＳＤ放電経路となる電源ネットワークＮＷの周回配線を形成するようにしている。そのため、電源ネットワークＮＷの周回配線と、信号ラインＳＬ及び電源ラインＰＬとの間で交差箇所や並行箇所（カップリングパスＣＰ）が形成される。これにより、ノイズ源となるピンからのノイズＮＺが周回配線を伝搬し、カップリングパスから信号ラインＳＬ又は電源ラインＰＬにノイズが伝搬してＲＦＩＣの動作に悪影響を及ぼしてしまうという問題がある。なお、ノイズ源となるピンとして、例えば、発振回路からの信号の入出力が行われる入出力ピン、クロック信号が入力されるクロックピン、ロジック電源用の電源電圧が供給されるロジック電源ピン、及びロジック電源用の接地電圧が供給されるロジックグランドピン等がある。
【００３６】
（実施の形態１）
＜無線通信端末の概要＞
まず、図５Ａ及び図５Ｂを参照して、本実施の形態に係る半導体装置が適用される電子装置として好適な無線通信端末の概要について説明する。図５Ａ及び図５Ｂは、無線通信端末１の構成例を示す外観図である。
【００３７】
なお、図５Ａ及び図５Ｂでは、無線通信端末１がスマートフォンである場合について示している。しかしながら、無線通信端末１は、フィーチャーフォン(例えば、折り畳み式の携帯電話端末)、携帯ゲーム端末、タブレットＰＣ(Personal Computer)、ノートＰＣ等のその他の無線通信端末であってもよい。また、当然のことながら、本実施の形態に係る半導体装置は、無線通信端末以外に適用することも可能である。
【００３８】
図５Ａは、無線通信端末１を形成する筐体１１の一方の主面(前面)を示している。筐体１１の前面には、ディスプレイデバイス１２、タッチパネル１３、幾つかの操作ボタン１４、及びカメラデバイス１５が配置されている。一方、図５Ｂは、筐体１１の他方の主面(背面)を示している。筐体１１の背面には、カメラデバイス１６が配置されている。
【００３９】
ディスプレイデバイス１２は、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）や有機ＥＬディスプレイ（ＯＬＥＤ：Organic Light-Emitting Diode）等の表示装置である。ディスプレイデバイス１２は、表示面が筐体１１の前面に位置するように配置されている。
【００４０】
タッチパネル１３は、ディスプレイデバイス１２の表示面を覆うように配置されるか、或いはディスプレイデバイス１２の裏面側に配置され、ユーザーによる表示面への接触位置を検知する。つまり、ユーザーは、指や専用のペン(一般に、スタイラスと呼称される)等でディスプレイデバイス１２の表示面に触れることで、無線通信端末１を直感的に操作することができる。
【００４１】
操作ボタン１４は、無線通信端末１に対する補助的な操作に用いられる。なお、無線通信端末によっては、このような操作ボタンが設けられないこともある。
【００４２】
カメラデバイス１５は、そのレンズユニットが筐体１１の前面に位置するように配置されたサブカメラである。なお、無線通信端末によっては、このようなサブカメラが設けられないこともある。
【００４３】
カメラデバイス１６は、そのレンズユニットが筐体１１の背面に位置するように配置されたメインカメラである。
【００４４】
＜無線通信装置の構成＞
図６を参照して、本実施の形態に係る半導体装置が搭載される無線通信端末１００の構成について説明する。図６は、実施の形態１に係る無線通信端末１００の構成例を示すブロック図である。
【００４５】
図６は、図５Ａ及び図５Ｂに示された無線通信端末１の内部構成を示している。図６に示すように、無線通信端末１００は、アプリケーションプロセッサ（ホストＩＣ）１０１、ベースバンドプロセッサ１０２、ＲＦＩＣ１０３、メインメモリ１０４、バッテリ１０５、パワーマネジメントＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）１０６、表示部１０７、カメラ部１０８、操作入力部１０９、オーディオＩＣ１１０、マイク１１１、及びスピーカ１１２を含む。
【００４６】
アプリケーションプロセッサ（ホストＩＣ）１０１は、メインメモリ１０４に格納されたプログラムを読み出して、無線通信端末１００の各種機能を実現するための処理を行う半導体集積回路である。例えば、アプリケーションプロセッサ１０１は、メインメモリ１０４からＯＳ（Operating System）プログラムを読み出して実行すると共に、このＯＳプログラムを動作基盤とするアプリケーションプログラムを実行する。
【００４７】
ベースバンドプロセッサ１０２は、無線通信端末１００が送受信する信号に対して符号化（例えば、畳み込み符号やターボ符号等の誤り訂正符号化）処理又は復号化処理等を含むベースバンド処理を行う。
【００４８】
特に音声信号については、ベースバンドプロセッサ１０２は、送信音声信号をオーディオＩＣ１１０から受け取り、受け取った送信音声信号に対して符号化処理を施して、ＲＦＩＣ１０３に送信する。より具体的には、ベースバンドプロセッサ１０２は、オーディオＩＣ１１０から受け取った送信音声信号であるＰＣＭデータを符号化処理し、ＲＦＩＣ１０３が受信できるＡＭＲデータへ変換する。
【００４９】
他方、ベースバンドプロセッサ１０２は、ＲＦＩＣ１０３から受信音声信号を受け取り、受け取った受信音声信号に対して復号化処理を施してオーディオＩＣ１１０に送信する。より具体的には、ベースバンドプロセッサ１０２は、ＲＦＩＣ１０３により復調された受信音声信号であるＡＭＲデータを復号化処理し、ＰＣＭデータへ変換する。なお、ＡＭＲデータは圧縮データであり、ＰＣＭデータは非圧縮データである。
【００５０】
ＲＦＩＣ１０３は、アナログＲＦ信号処理を行う。アナログＲＦ信号処理は、周波数アップコンバージョン、周波数ダウンコンバージョン、増幅などを含む。特に音声信号については、ＲＦＩＣ１０３は、ベースバンドプロセッサ１０２によって変調された送信音声信号から送信ＲＦ信号を生成し、アンテナを介してこの送信ＲＦ信号を無線送信する（Ｕｐ  Ｌｉｎｋ）。他方、ＲＦＩＣ１０３は、アンテナを介して受信ＲＦ信号を無線受信し、受信ＲＦ信号から受信音声信号を生成し、この受信音声信号をベースバンドプロセッサ１０２に送信する（Ｄｏｗｎ  Ｌｉｎｋ）。
【００５１】
メインメモリ（外部メモリ）１０４は、アプリケーションプロセッサ１０１により利用されるプログラム及びデータを格納している。また、メインメモリ１０４は、オーディオＩＣ１１０によるボコーダ処理に利用されるプログラムすなわちコーデック（Codec）を格納している。メインメモリ１０４としては、電源が遮断された場合に記憶したデータがクリアされる揮発性メモリであるＤＲＡＭ（Dynamic Random Access Memory）が用いる場合が多い。もちろん、メインメモリ１０４として、電源が遮断されても記憶したデータを保持する不揮発性メモリを用いてもよい。
【００５２】
バッテリ１０５は、電池であり、無線通信装置１００が外部電源によらずに動作する場合に利用される。なお、無線通信装置１００は、外部電源が接続されている場合においてもバッテリ１０５の電源を利用してもよい。また、バッテリ１０５としては、二次電池を利用することが好ましい。
【００５３】
パワーマネジメントＩＣ１０６は、バッテリ１０５又は外部電源から内部電源を生成する。この内部電源は、無線通信装置１００の各ブロックに与えられる。このとき、パワーマネジメントＩＣ１０６は、内部電源の供給を受けるブロック毎に内部電源の電圧を制御する。パワーマネジメントＩＣ１０６は、アプリケーションプロセッサ１０１からの指示に基づき内部電源の電圧制御を行う。さらに、パワーマネジメントＩＣ１０６は、ブロック毎に内部電源の供給と遮断とを制御することもできる。また、パワーマネジメントＩＣ１０６は、外部電源の供給がある場合、バッテリ１０５への充電制御も行う。
【００５４】
表示部１０７は、図５Ａ及び図５Ｂにおけるディスプレイデバイス１０２に相当するものであって、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）や有機ＥＬディスプレイ（ＯＬＥＤ：Organic Light-Emitting Diode）等の表示装置である。表示部１０７は、アプリケーションプロセッサ１０１における処理に従い様々な画像を表示する。表示部６０７において表示される画像には、ユーザーが無線通信装置１００に動作指示を与えるユーザーインタフェース画像、カメラ画像、動画等が含まれる。
【００５５】
カメラ部１０８は、アプリケーションプロセッサ１０１からの指示に従い、画像を取得する。カメラ部１０８は、図５Ａ及び図５Ｂにおけるカメラデバイス１０５、１０６に相当するものである。
【００５６】
操作入力部１０９は、ユーザーが操作して無線通信装置１００に操作指示を与えるユーザーインタフェースである。操作入力部１０９は、図５Ａ及び図５Ｂにおけるタッチパネル１０３、操作ボタン１０４に相当するものである。
【００５７】
オーディオＩＣ１１０は、ベースバンドプロセッサ１０２から受け取ったデジタル信号である受信音声信号をアナログ信号に変換し、スピーカ１１２を駆動する。これにより、スピーカ１１２から音声が出力される。他方、オーディオＩＣ１１０は、マイク１１１で検出したアナログ信号である音声をアナログ／デジタル（Ａ／Ｄ）変換して、ベースバンドプロセッサ１０２に出力する。より具体的には、オーディオＩＣ１１０は、アナログ信号である音声からデジタル信号であるＰＣＭデータを生成する。オーディオＩＣ１１０は、生成したＰＣＭデータを送信音声信号としてベースバンドプロセッサ１０２に出力する。
【００５８】
＜実施の形態１に係る半導体装置の概要構成＞
図７を参照して、本実施の形態に係る半導体装置であるＲＦＩＣ１０３の概要構成について説明する。図７は、実施の形態１に係るＲＦＩＣ１０３の構成例を示す断面図である。図７は、図６に示されたＲＦＩＣ１０３の断面図が示されている。ここでは、ＢＧＡ（Ball Grid Array）タイプのパッケージを例にとって説明する。
【００５９】
ＲＦＩＣ１０３は、半導体チップＣＰ、及びパッケージ基板ＰＣＢを有する。半導体チップＣＰは、複数のパッドＣＰＤを有する。パッケージ基板ＰＣＢは、その上面に複数のパッドＰＰＤ、下面に複数のランドＬＮＤ及びそれぞれのランドＬＮＤ上に形成された半田ボールＢＬ（ピンＰＮ）を有する。半導体チップＣＰ側のパッドＣＰＤは、パッケージ基板ＰＣＢ側の所定のパッドＰＰＤとボンディングワイヤＢＷを介して接続されている。パッドＰＰＤは、ビアＶｉａを介してランドＬＮＤと電気的に接続されている。これにより、パッドＰＰＤは、所定のピンＰＮとパッケージ基板ＰＣＢの内部配線を介して電気的に接続されている。パッケージ基板ＰＣＢは、ベースバンドプロセッサ１０２又はアンテナとピンＰＮを介して電気的に接続されている。半導体チップＣＰ及びボンディングワイヤＢＷは樹脂ＲＥＳによって封止されている。
【００６０】
半導体チップＣＰは、ピンＰＮ、パッケージ基板ＰＣＢ、パッドＰＰＤ、ボンディングワイヤＢＷ、及びパッドＰＰＤを介して、ベースバンドプロセッサ１０２から送信音声信号の入力を受ける。半導体チップＣＰは、入力された送信音声信号から送信ＲＦ信号を生成する。半導体チップＣＰは、パッドＰＰＤ、ボンディングワイヤＢＷ、パッドＰＰＤ、パッケージ基板ＰＣＢ、及びピンＰＮを介して、生成した送信ＲＦ信号をアンテナに出力する。
【００６１】
また、半導体チップＣＰは、ピンＰＮ、パッケージ基板ＰＣＢ、パッドＰＰＤ、ボンディングワイヤＢＷ、及びパッドＰＰＤを介して、アンテナから受信ＲＦ信号の入力を受ける。半導体チップＣＰは、入力された受信ＲＦ信号から受信音声信号を生成する。半導体チップＣＰは、パッドＰＰＤ、ボンディングワイヤＢＷ、パッドＰＰＤ、パッケージ基板ＰＣＢ、及びピンＰＮを介して、生成した受信音声信号をベースバンドプロセッサ１０２に出力する。
【００６２】
＜実施の形態１に係る半導体装置の構成＞
図８〜図１２を参照して、本実施の形態に係る半導体装置であるＲＦＩＣ１０３の構成について説明する。図８は、実施の形態１に係るＲＦＩＣ１０３の半導体チップＣＰの構成例を示す図である。図９は、実施の形態１に係るＲＦＩＣ１０３の半導体チップＣＰ及びパッケージ基板ＰＣＢの構成例を示す図である。図８は、図６及び図７に示されたＲＦＩＣ１０３の半導体チップＣＰを示している。図９は、図６及び図７に示されたＲＦＩＣ１０３の半導体チップＣＰ及びパッケージ基板ＰＣＢを示している。図１０は、実施の形態１に係るＲＦＩＣ１０３の表面図である。図１０は、図６及び図７に示されたＲＦＩＣ１０３の表面（上面、上層）を示している。図１１は、実施の形態１に係るパッケージ基板ＰＣＢの内層配線図である。図１１は、図６及び図７に示されたパッケージ基板ＰＣＢの内層を示している。図１２は、実施の形態１に係るパッケージ基板ＰＣＢの裏面図である。図１２は、図６及び図７に示されたパッケージ基板ＰＣＢの裏面（下面、下層）を示している。
【００６３】
まず、図８を参照して、半導体チップＣＰの構成について説明する。半導体チップＣＰは、複数の処理回路ＰＣ１〜６、複数の信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６、複数の信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６、電源電圧供給用の複数の電源パッドＣＰＤ＿ＶＤＤ１〜６、接地電圧（基準電圧、グランド電圧）供給用の複数の接地（グランド）パッドＣＰＤ＿ＧＮＤ１〜６、及び複数の共通接地（共通グランド）パッドＣＰＤ＿ＣＭＮ１〜６を有する。
【００６４】
処理回路ＰＣ１〜ＰＣ６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６、電源パッドＣＰＤ＿ＶＤＤ１〜６、接地パッドＣＰＤ＿ＧＮＤ１〜６、及び共通接地パッドＣＰＤ＿ＣＭＮ１〜６のそれぞれと電気的に接続されている。
【００６５】
処理回路ＰＣ１〜ＰＣ６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６のそれぞれから、送信音声信号又は受信音声信号が入力される。処理回路ＰＣ１〜ＰＣ６のそれぞれは、入力された送信音声信号又は受信音声信号から、送信ＲＦ信号又は受信ＲＦ信号を生成し、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６のそれぞれに出力する。ここで、厳密には、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６のそれぞれには、送信音声信号又は受信音声信号となる電圧が入力され、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６のそれぞれからは、送信ＲＦ信号又は受信ＲＦ信号となる電圧が出力される。処理回路ＰＣ１〜ＰＣ６のそれぞれは、電源パッドＣＰＤ＿ＶＤＤ１〜６のそれぞれから供給される電源電圧と、接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれから供給される接地電圧（グランド電圧）に基づいて動作する。
【００６６】
処理回路ＰＣ１〜ＰＣ６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６のそれぞれ、又は、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６のそれぞれに対して、静電気に係るサージ電圧が印加されることによって発生するサージ電流を、共通接地パッドＣＰＤ＿ＣＭＮ１〜６のそれぞれを介して放電する。
【００６７】
すなわち、接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれは、半導体チップＣＰ内では、相互に接続されておらず、電気的に独立している。接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれは、後述するパッケージ基板ＰＣＢ内の共通グランド配線ＣＧによって、パッケージ基板ＰＣＢ内で電気的に接続されている。
【００６８】
なお、ここでは、半導体チップＣＰが、処理回路ＣＰ１〜ＣＰ６のそれぞれに対応するように、信号入力パッドＣＰＤ＿ＲＦＩＮと信号出力パッドＣＰＤ＿ＲＦＯＵＴを１つずつ有する場合について例示したが、これに限られない。例えば、半導体チップＣＰは、処理回路ＣＰに前述の信号が入出力される信号パッドとして、信号入力パッドＣＰＤ＿ＲＦＩＮ及び信号出力パッドＣＰＤ＿ＲＦＯＵＴに代えて、前述の信号の入出力が共有された信号入出力パッドＣＰＤ＿ＲＦＩＮ／ＯＵＴを有するようにしてもよい。すなわち、信号入出力パッドは、送信音声信号又は受信音声信号が入力され、かつ、送信ＲＦ信号又は受信ＲＦ信号が出力される。
【００６９】
次に、図９を参照して、パッケージ基板ＰＣＢの構成について説明する。パッケージ基板ＰＣＢは、複数の信号入力パッドＰＰＤ＿ＲＦＩＮ１〜６、複数の信号出力パッドＰＰＤ＿ＲＦＯＵＴ１〜６、複数の電源パッドＰＰＤ＿ＶＤＤ１〜６、複数の接地（グランド）パッドＰＰＤ＿ＧＮＤ１〜６、複数の共通接地（共通グランド）パッドＰＰＤ＿ＣＭＮ１〜６、及び共通グランド配線ＣＧを有する。
【００７０】
信号入力パッドＰＰＤ＿ＲＦＩＮ１〜６のそれぞれは、信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６のそれぞれとボンディンワイヤＢＷを介して電気的に接続されている。信号出力パッドＰＰＤ＿ＲＦＯＵＴ１〜６のそれぞれは、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６のそれぞれとボンディンワイヤＢＷを介して電気的に接続されている。電源パッドＰＰＤ＿ＶＤＤ１〜６のそれぞれは、電源パッドＣＰＤ＿ＶＤＤ１〜６のそれぞれとボンディンワイヤＢＷを介して電気的に接続されている。接地パッドＰＰＤ＿ＧＮＤ１〜６のそれぞれは、接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれとボンディンワイヤＢＷを介して電気的に接続されている。共通接地パッドＰＰＤ＿ＣＭＮ１〜６のそれぞれは、共通接地パッドＣＰＤ＿ＣＭＮ１〜６のそれぞれとボンディンワイヤＢＷを介して電気的に接続されている。
【００７１】
また、信号入力パッドＰＰＤ＿ＲＦＩＮ１〜６のそれぞれは、ベースバンドプロセッサ１０２又はアンテナから送信音声信号又は受信音声信号が入力される信号入力ピンＰＮが形成されたランドＬＮＤと電気的に接続されている。信号出力パッドＰＰＤ＿ＲＦＯＵＴ１〜６のそれぞれは、ベースバンドプロセッサ１０２又はアンテナに対して送信ＲＦ信号又は受信ＲＦ信号を出力するための信号出力ピンＰＮが形成されたランドＬＮＤと電気的に接続されている。電源パッドＰＰＤ＿ＶＤＤ１〜６のそれぞれは、ＰＭＩＣ１０６から電源電圧が供給される電源ピンＰＮが形成されたランドＬＮＤと電気的に接続されている。接地パッドＰＰＤ＿ＧＮＤ１〜６のそれぞれは、接地電圧（グランド電圧）が供給される接地（グランド）ピンＰＮが形成されたランドＬＮＤと電気的に接続されている。共通グランド配線ＣＧは、接地電圧が供給される接地ピンＰＮが形成されたランドＬＮＤと電気的に接続されている。すなわち、接地パッドＰＰＤ＿ＧＮＤ１〜６及び共通グランド配線ＣＧのそれぞれは、接地ピンＰＮを介して無線通信端末１００のグランドに接続されている。なお、これらの接地ＰＮが形成されたＬＮＤについては、後程、図１１、１２を参照して詳述する。
【００７２】
共通グランド配線ＣＧは、ＥＳＤ放電経路となる。共通グランド配線ＣＧは、周回配線（環状配線、リング状配線）ＣＬと、ピンＰＮが形成されたランドＬＮＤとを電気的に接続する配線Ｌ＿ＣＭＮ０を含む。また、共通グランド配線ＣＧは、周回配線ＣＬと、その周回配線ＣＬと複数の共通接地パッドＰＰＤ＿ＣＭＮ１〜６のそれぞれとを電気的に接続する複数の配線Ｌ＿ＣＭＮ１〜６を含む。ここで、複数の配線Ｌ＿ＣＭＮ０〜６のそれぞれは、周回配線ＣＬを介して電気的に接続されており、直接は接続されていない。
【００７３】
次に、図１０〜図１２を参照して、上記構成要素のそれぞれの配置位置について説明する。図１０に示すように、上述した信号入力パッドＣＰＤ＿ＲＦＩＮ１〜６、信号出力パッド信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜６、電源パッドＣＰＤ＿ＶＤＤ１〜６、接地パッドＣＰＤ＿ＧＮＤ１〜６、共通接地パッドＣＰＤ＿ＣＭＮ１〜６、信号入力パッドＰＰＤ＿ＲＦＩＮ１〜６、信号出力パッドＰＰＤ＿ＲＦＯＵＴ１〜６、電源パッドＰＰＤ＿ＶＤＤ１〜６、接地パッドＰＰＤ＿ＧＮＤ１〜６、共通接地パッドＰＰＤ＿ＣＭＮ１〜６、及び処理回路ＰＣ１〜６は、ＲＦＩＣ１０３の表面に設けられる。
【００７４】
また、図１１に示すように、共通グランド配線ＣＧは、パッケージ基板ＰＣＢの内層に設けられている。共通グランド配線ＣＧは、接地ピンＰＮが形成されたランドＬＮＤ＿ＣＭＮ０〜６のそれぞれとビアＶｉａ＿ＣＭＮ０〜６を介して電気的に接続されている。より具体的には、ビアＶｉａ＿ＣＭＮ１〜６のそれぞれは、上述した共通グランド配線ＣＧにおいて、周回配線ＣＬと共通接地パッドＰＰＤ＿ＣＭＮ１〜６のそれぞれとを電気的に接続する配線Ｌ＿ＣＭＮ１〜６のそれぞれと、電気的に接続されている。また、ビアＶｉａ＿ＣＭＮ０は、配線Ｌ＿ＣＭＮ０と電気的に接続されている。
【００７５】
また、図１２に示すように、複数のＬＮＤは、パッケージ基板ＰＣＢの裏面に設けられている。複数のＬＮＤは、ビアＶｉａ＿ＣＭＮ０〜６のそれぞれと電気的に接続されるランドＬＮＤ＿ＣＭＮ０〜６を含んでいる。
【００７６】
以上に説明した構成によって、例えば、処理回路ＰＣ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ又は信号出力パッドＣＰＤ＿ＲＦＯＵＴを介して静電気に係るサージ電圧が印加された場合、それによって発生したサージ電流を、処理回路ＰＣ１の内部回路から迂回させて、接地パッドＣＰＤ＿ＧＮＤ１及び電源パッドＣＰＤ＿ＶＤＤ１に流すとともに、共通接地パッドＣＰＤ＿ＣＭＮ１及び共通接地パッドＰＰＤ＿ＣＭＮ１を介して共通グランド配線ＣＧに流す。サージ電流は、共通グランド配線ＣＧを介して、他の共通接地パッドＰＰＤ＿ＣＭＮＬ、２〜６及び共通接地パッドＣＰＤ＿ＣＭＮＬ、２〜６のそれぞれを介して、他の処理回路ＰＣ２〜６のそれぞれに流れる。そして、サージ電流は、他の処理回路ＰＣ２〜６の接地パッドＣＰＤ＿ＧＮＤＬ、２〜６及び電源パッドＣＰＤ＿ＶＤＤＬ、２〜６から放電される。これによって、全ての接地パッドＰＰＤ＿ＧＮＤＬ、１〜６及び電源パッドＰＰＤ＿ＶＤＤＬ、２〜６からサージ電流を放電して、静電気に係るサージ電圧が印可された処理回路ＰＣ１の内部回路における静電気による破壊を防止することができる。他の処理回路ＰＣ２〜６のいずれかにおいて静電気に係るサージ電圧が印加された場合も、同様にして、共通グランド配線ＣＧを介して静電気を放電することが可能である。
【００７７】
なお、半導体チップＣＰが、処理回路ＰＣに前述の信号が入出力される信号パッドとして、信号入出力パッドＣＰＤ＿ＲＦＩＮ／ＯＵＴを有する場合、パッケージ基板ＰＣＢも、信号入力パッドＰＰＤ＿ＲＦＩＮ及び信号出力パッドＰＰＤ＿ＲＦＯＵＴに代えて、信号入出力パッドＣＰＤ＿ＲＦＩＮ／ＯＵＴと電気的に接続される信号入出力パッドＰＰＤ＿ＲＦＩＮ／ＯＵＴを有するようにする。この場合、信号入出力パッドＰＰＤ＿ＲＦＩＮ／ＯＵＴは、ベースバンドプロセッサ１０２又はアンテナに対して前述の信号が入出力される信号入出力ピンと電気的に接続されるようにする。
【００７８】
＜実施の形態１に係る半導体チップの回路構成＞
図１３を参照して、本実施の形態に係る半導体チップＣＰの回路構成について説明する。図１３は、実施の形態１に係る半導体チップＣＰの回路構成例を示す図である。図１３は、図６〜図１０に示された半導体チップＣＰを示している。
【００７９】
なお、図１３では、前述の図８に示された半導体チップＣＰの処理回路ＰＣ１〜６のうち、処理回路ＰＣ１〜３までの構成要素を図示しており、処理回路ＰＣ４〜６は図示が省略されている。また、信号出力パッドＣＰＤ＿ＲＦＯＵＴ１〜３は、図示が省略されている。
【００８０】
処理回路ＰＣ１は、内部回路ＩＮＴ１、ＥＳＤ保護素子ＰＤ１、第１のダイオードＤＩＯＡ１、第２のダイオードＤＩＯＢ１、第３のダイオードＤＩＯＣ１、及び双方向ダイオードＤＤＩＯ１を有する。処理回路２は、内部回路ＩＮＴ２、ＥＳＤ保護素子ＰＤ２、第１のダイオードＤＩＯＡ２、第２のダイオードＤＩＯＢ２、第３のダイオードＤＩＯＣ２、及び双方向ダイオードＤＤＩＯ２を有する。処理回路３は、内部回路ＩＮＴ３、ＥＳＤ保護素子ＰＤ３、第１のダイオードＤＩＯＡ３、第２のダイオードＤＩＯＢ３、第３のダイオードＤＩＯＣ３、及び双方向ダイオードＤＤＩＯ３を有する。
【００８１】
内部回路ＩＮＴ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１と配線（信号ラインＳＬ１）を介して電気的に接続されている。内部回路ＩＮＴ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１から入力された送信音声信号又は受信音声信号から、送信ＲＦ信号又は受信ＲＦ信号を生成する。また、内部回路ＩＮＴ１は、電源パッドＣＰＤ＿ＶＤＤ１と配線（電源ラインＰＬ１）を介して電気的に接続されている。内部回路ＩＮＴ１は、接地バッドＣＰＤ＿ＧＮＤ１と配線（接地ラインＧＬ１）を介して電気的に接続されている。
【００８２】
ＥＳＤ保護素子ＰＤ１は、一端が電源ラインＰＬ１と電気的に接続されており、他端が接地ラインＧＬ１と電気的に接続されている。ＥＳＤ保護素子ＰＤ１は、一端（電源ラインＰＬ１）と他端（接地ラインＧＬ１）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を電源ラインＰＬ１から接地ラインＧＬ１に流して、それらの間の電位差を一定に保つように動作する。これにより、サージ電流を内部回路ＩＮＴ１から迂回させることが可能である。ＥＳＤ保護素子ＰＤ１は、例えば、ＧＣＮＭＯＳである。
【００８３】
第１のダイオードＤＩＯＡ１は、一端（アノード）が信号ラインＳＬ１と電気的に接続されており、他端（カソード）が電源ラインＰＬ１と電気的に接続されている。第１のダイオードＤＩＯＡ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１に対して静電気に係る正のサージ電圧（電源パッドＣＰＤ＿ＶＤＤ１から供給されるよりも高い電圧）が印加された場合、それによって発生するサージ電流を信号ラインＳＬ１から電源ラインＰＬ１に流す。
【００８４】
第２のダイオードＤＩＯＢ１は、一端（アノード）が接地ライン１と電気的に接続されており、他端（カソード）が信号ラインＳＬ１と電気的に接続されている。第２のダイオードＤＩＯＢ１は、信号入力パッドＣＰＤ＿ＲＦＩＮ１に対して静電気に係る負のサージ電圧（接地パッドＣＰＤ＿ＧＮＤ１から供給されるよりも低い電圧）が印加された場合、それによって発生するサージ電流を接地ラインＧＬ１から信号ラインＳＬ１に流す。
【００８５】
第３のダイオードＤＩＯＣ１は、一端（アノード）が接地ラインＧＬ１と電気的に接続されており、他端（カソード）が電源ラインＰＬ１と電気的に接続されている。第３のダイオードＤＩＯＣ１は、他の処理回路２〜６のいずれかからのサージ電圧の放電によって、一端（接地ラインＧＬ１）に正のサージ電圧が印可された場合、それによって発生するサージ電流を接地ラインＧＬ１から電源ラインＰＬ１に流す。
【００８６】
双方向ダイオードＤＤＩＯ１は、一端が共通接地パッドＣＰＤ＿ＣＭＮ１と配線を介して電気的に接続されており、他端が接地ラインＧＬ１と電気的に接続されている。双方向ダイオードＤＤＩＯ１は、一端（共通接地パッドＣＰＤ＿ＣＭＮ１）と他端（接地ラインＧＬ１）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を、共通接地パッドＣＰＤ＿ＣＭＮ１から接地ラインＧＬ１、又は、接地ラインＧＬ１から共通接地パッドＣＰＤ＿ＣＭＮ１に流すことで、静電気を放電する。
【００８７】
なお、処理回路ＰＣ２、ＰＣ３についても、上述の処理回路ＰＣ１と同様の構成であるため、それらの説明は省略する。また、処理回路ＰＣ４〜６についても、図示が省略されているが、処理回路ＰＣ１と同様の構成となる。
【００８８】
また、半導体チップＣＰは、ロジック電源供給用に、電源パッドＣＰＤ＿ＶＤＤＬ、接地パッドＣＰＤ＿ＧＮＤＬ、共通接地パッドＣＰＤ＿ＣＭＮＬ、ＥＳＰ保護素子ＰＤＬ、ダイオードＤＩＯＬ、及び双方向ダイオードＤＤＩＯＬを有する。
【００８９】
ＥＳＤ保護素子ＰＤＬは、一端が電源パッドＣＰＤ＿ＶＤＤＬと電気的に接続される配線（電源ラインＰＬＬ）と電気的に接続されており、他端が接地パッドＣＰＤ＿ＧＮＤＬと電気的に接続される配線（接地ラインＧＬＬ）と電気的に接続されている。ＥＳＤ保護素子ＰＤＬは、一端（電源ラインＰＬＬ）と他端（接地ラインＧＬＬ）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を電源ラインＰＬＬから接地ラインＧＬＬに流して、それらの間の電位差を一定に保つように動作する。ＥＳＤ保護素子ＰＤＬは、例えば、ＧＣＮＭＯＳである。
【００９０】
ダイオードＤＩＯＬは、一端（アノード）が接地ラインＧＬＬと電気的に接続されており、他端（カソード）が電源ラインＰＬＬと電気的に接続されている。ダイオードＤＩＯＬは、他の処理回路１〜６のいずれかからのサージ電圧の放電によって、一端（接地ラインＧＬＬ）に正のサージ電圧が印可された場合、それによって発生するサージ電流を接地ラインＧＬＬから電源ラインＰＬＬに流す。
【００９１】
双方向ダイオードＤＤＩＯＬは、一端が共通接地パッドＣＰＤ＿ＣＭＮＬと配線を介して電気的に接続されており、他端が接地ラインＧＬＬと電気的に接続されている。双方向ダイオードＤＤＩＯＬは、一端（共通接地パッドＣＰＤ＿ＣＭＮＬ）と他端（接地ラインＧＬＬ）との間における静電気による大きな電位差の発生に応じて、それによって発生するサージ電流を、共通接地パッドＣＰＤ＿ＣＭＮＬから接地ラインＧＬＬ、又は、接地ラインＧＬＬから共通接地パッドＣＰＤ＿ＣＭＮＬに流すことで、静電気を放電する。
【００９２】
このように、本実施の形態１では、共通接地パッドＣＰＤ＿ＣＭＮＬ、１〜６のそれぞれが、パッケージ基板ＰＣＢ内の共通グランド配線ＣＧを介して、相互に接続されている。これによって、ある信号入力パッドＣＰＤ＿ＲＦＩＮに対して静電気に係るサージ電圧が印可された場合には、共通グランド配線ＣＧを介して、全ての接地パッドＣＰＤ＿ＧＮＤＬ、１〜６及び全ての電源パッドＣＰＤ＿ＶＤＤＬ、１〜６から静電気に係るサージ電圧を放電することが可能となる。信号出力パッドＣＰＤ＿ＲＦＯＵＴに対して静電気に係るサージ電圧が印可された場合にも、同様にして、全ての接地パッドＣＰＤ＿ＧＮＤＬ、１〜６及び全ての電源パッドＣＰＤ＿ＶＤＤＬ、１〜６から静電気に係るサージ電圧を放電することが可能である。
【００９３】
＜実施の形態１に係る内部回路の回路構成＞
図１４を参照して、本実施の形態に係る内部回路ＩＮＴの回路構成について説明する。図１４は、実施の形態１に係る処理回路ＰＣの内部回路ＩＮＴの構成例を示す図である。図１４は、図１３に示された内部回路ＩＮＴ１〜６のそれぞれを示している。
【００９４】
内部回路ＩＮＴは、コンデンサＣＡＰ、ＭＯＳ型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）、スイッチ素子ＳＷ、第１の抵抗ＩＮＤ＿Ｌ、及び第２の抵抗ＩＮＤ＿Ｓを有する。
【００９５】
コンデンサＣＡＰは、一端が信号ラインＳＬを介して、信号入力パッドＣＰＰ＿ＲＦＩＮと電気的に接続されており、他端がＭＯＳ型トランジスタＭＦのゲートと接続されている。コンデンサＣＡＰは、信号入力パッドＣＰＰ＿ＲＦＩＮに送信音声信号又は受信音声信号となる電圧が入力されることによる、一端（信号ラインＳＬ）の電圧の変化に応じて、他端の電圧を変化させる。例として、コンデンサＣＡＰは、ＭｉＭ（Metal Insulator Metal）型容量、またはＭＯＳ容量によって構成される。
【００９６】
第１の抵抗ＩＮＤ＿Ｌは、一端が電源ラインＰＬと電気的に接続されており、他端がＭＯＳ型トランジスタＭＦのドレインと電気的に接続されている。第２の抵抗ＩＮＤ＿Ｓは、一端がＭＯＳ型トランジスタＭＦのソースと電気的に接続されており、他端が接地ラインＧＬと電気的に接続されている。第１の抵抗ＩＮＤ＿Ｌ及び第２の抵抗ＩＮＤ＿Ｓは、それぞれの抵抗値が、生成する送信ＲＦ信号又は受信ＲＦ信号の特性に基づいて予め定められている。
【００９７】
ＭＯＳ型トランジスタＭＦは、ゲートの電圧の変化に応じて、ドレイン及びソース間で電流を流す。これによって、例えば、第１の抵抗ＩＮＤ＿ＬとＭＯＳ型トランジスタＭＦとの間において変化する電圧を、周波数変換後の送信ＲＦ信号又は受信ＲＦ信号として抽出して信号出力パッドＣＰＰ＿ＲＦＯＵＴ（図示省略）から出力することができる。
【００９８】
スイッチ素子ＳＷは、第１の抵抗ＩＮＤ＿ＬとＭＯＳ型トランジスタＭＦとの間の導通・遮断を切り替える。スイッチ素子ＳＷは、例えば、送信ＲＦ信号又は受信ＲＦ信号の出力を停止するときに、第１の抵抗ＩＮＤ＿ＬとＭＯＳ型トランジスタＭＦとの間を遮断する。
【００９９】
加工プロセスの微細化に伴いＭＯＳ型トランジスタのゲート酸化膜が薄くなると（一例として１０nm以下）、ゲート酸化膜の静電破壊が生じやすくなるため、ＥＳＤ対策が特に必要となる。
【０１００】
＜実施の形態１に係る半導体装置の動作＞
図１５〜図１８を参照して、本実施の形態に係る半導体装置であるＲＦＩＣ１０３のサージ電流放電動作について説明する。図１５は、静電気に係る正のサージ電圧の印可時におけるグランドへのサージ電流放電経路を示す図である。図１６は、静電気に係る負のサージ電圧の印可時におけるグランドへのサージ電流放電経路を示す図である。図１７は、静電気に係る正のサージ電圧の印可時における電源へのサージ電流放電経路を示す図である。図１８は、静電気に係る負のサージ電圧の印可時における電源へのサージ電流放電経路を示す図である。図１５〜図１８は、図１３に示された半導体チップＣＰのサージ電流放電動作を示している。
【０１０１】
以下、ＲＦＩＣ１０３のサージ電流放電動作を明確にするために、グランドへサージ電流に放電が放電される場合と、電源へサージ電流が放電される場合とに分けて説明をする。すなわち、実際には、グランドと電源の両方にサージ電流が放電される場合も発生し得る。図１５及び図１６では、グランドへサージ電流に放電が放電される場合における放電経路を示している。図１７及び図１８では、電源へサージ電流に放電が放電される場合における放電経路を示している。
【０１０２】
まず、図１５を参照して、静電気に係る正のサージ電圧の印可時における接地パッドＣＰＤ＿ＧＮＤＬ、１〜６へのサージ電流放電動作について説明する。信号入力パッドＣＰＤ＿ＲＦＩＮ２を介して信号ラインＳＬ２に対し、静電気に係る正のサージ電圧が印可された場合、第１のダイオードＤＩＯＡ２は、それによって発生するサージ電流を信号ラインＳＬ２から電源ラインＰＬ２に流す。ＥＳＤ保護素子ＰＤ２は、これによる電源ラインＰＬ２の電圧上昇に応じて、サージ電流を電源ラインＰＬ２から接地ラインＧＬ２に流す。これによって、サージ電流は、接地パッドＣＰＤ＿ＧＮＤ２に対して流されるとともに、双方向ダイオードＤＤＩＯ２にも流される。
【０１０３】
双方向ダイオードＤＤＩＯ２は、これによる接地ラインＧＬ２の電圧上昇に応じて、サージ電流を接地ラインＧＬ２から共通接地パッドＣＰＤ＿ＣＭＮ２に流す。これにより、サージ電流は、共通接地パッドＣＰＤ＿ＧＮＤ２を介して共通グランド配線ＣＧに流される。また、このサージ電流は、共通グランド配線ＣＧを経由し、他の共通接地パッドＣＰＤ＿ＣＭＮＬ、１、３〜６を介して、他の双方向ダイオードＤＤＩＯＬ、１、３〜６に流れる。双方向ダイオードＤＤＩＯＬ、１、３〜６のそれぞれは、これによる共通接地パッドＣＰＤ＿ＣＭＮＬ、１、３〜６のそれぞれの電圧上昇に応じて、サージ電流を共通接地パッドＣＰＤ＿ＣＭＮＬ、１、３〜６のそれぞれから接地ラインＧＬＬ、１、３〜６のそれぞれに流す。このサージ電流は、接地ラインＧＬＬ、１、３〜６から接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６に流れる。これによって、サージ電流を、接地パッドＣＰＤ＿ＧＮＤ１に加えて、他の接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６からもグランドに流すことができる。すなわち、静電気に係るサージ電圧をグランドに放電することができる。
【０１０４】
次に、図１６を参照して、静電気に係る負のサージ電圧の印可時における接地パッドＣＰＤ＿ＧＮＤＬ、１〜６へのサージ電流放電動作について説明する。信号入力パッドＣＰＤ＿ＲＦＩＮ２を介して信号ラインＳＬ２に対し、静電気に係る負のサージ電圧が印可された場合、第２のダイオードＤＩＯＢ２は、それによって発生するサージ電流を接地ラインＧＬ２から信号ラインＳＬ２に流す。これによって、サージ電流は、接地パッドＣＰＤ＿ＧＮＤ２と双方向ダイオードＤＤＩＯ２から第２のダイオードＤＩＯＢ２に対して流される。
【０１０５】
双方向ダイオードＤＤＩＯ２は、これによる接地ラインＧＬ２の電圧降下に応じて、サージ電流を共通接地パッドＣＰＰ＿ＣＭＮ２から接地ラインＧＬ２に流す。これにより、サージ電流は、共通接地パッドＣＰＤ＿ＣＭＮ２を介して、共通グランド配線ＣＧから双方向ダイオードＤＤＩＯ２に流される。また、このサージ電流は、他の共通接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６から、共通グランド配線ＣＧを経由して共通接地パッドＣＰＤ＿ＧＮＤ２に流れる。他の双方向ダイオードＤＤＩＯＬ、１、３〜６のそれぞれは、これによる共通接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６のそれぞれの電圧降下に応じて、サージ電流を、接地ラインＧＬＬ、１、３〜６のそれぞれから共通接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６のそれぞれに流す。このサージ電流は、他の接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６から、接地ラインＧＬＬ、１、３〜６に流れる。これによって、サージ電流を、接地パッドＣＰＤ＿ＧＮＤ２に加えて、他の接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６からもグランドから流すことができる。すなわち、静電気に係るサージ電圧をグランドに放電することができる。
【０１０６】
まず、図１７を参照して、静電気に係る正のサージ電圧の印可時における電源パッドＣＰＤ＿ＶＤＤＬ、１〜６への電源パッドＣＰＤ＿ＶＤＤＬ、１〜６へのサージ電流放電動作について説明する。信号入力パッドＣＰＤ＿ＲＦＩＮ２を介して信号ラインＳＬ２に対し、静電気に係る正のサージ電圧が印可された場合、第１のダイオードＤＩＯＡ２は、それによって発生するサージ電流を信号ラインＳＬ２から電源ラインＰＬ２に流す。これによって、サージ電流は、電源パッドＣＰＤ＿ＶＤＤ２及びＥＳＤ保護素子ＰＤ２に対して流される。ＥＳＤ保護素子ＰＤ２は、これによる電源ラインＰＬ２の電圧上昇に応じて、サージ電流を電源ラインＰＬ２から接地ラインＧＬ２に流す。これによって、サージ電流は、双方向ダイオードＤＤＩＯ２に流される。
【０１０７】
双方向ダイオードＤＤＩＯ２は、これによる接地ラインＧＬ２の電圧上昇に応じて、サージ電流を接地ラインＧＬ２から共通接地パッドＣＰＤ＿ＣＭＮ２に流す。これにより、サージ電流は、共通接地パッドＣＰＤ＿ＧＮＤ２を介して共通グランド配線ＣＧに流される。また、このサージ電流は、共通グランド配線ＣＧを経由し、他の共通接地パッドＣＰＤ＿ＣＭＮＬ、１、３〜６を介して、他の双方向ダイオードＤＤＩＯＬ、１、３〜６に流れる。双方向ダイオードＤＤＩＯＬ、１、３〜６のそれぞれは、これによる共通接地パッドＣＰＤ＿ＣＭＮＬ、１、３〜６のそれぞれの電圧上昇に応じて、サージ電流を共通接地パッドＣＰＤ＿ＣＭＮＬ、１、３〜６のそれぞれから接地ラインＧＬＬ、１、３〜６のそれぞれに流す。第３のダイオードＤＩＯＣＬ、１、３〜６のそれぞれは、これによる接地ラインＧＬＬ、１、３〜６のそれぞれの電圧上昇に応じて、サージ電流を電源ラインＰＬＬ、１、３〜６のそれぞれに流す。このサージ電流は、電源ラインＰＬＬ、１、３〜６から電源パッドＣＰＤ＿ＶＤＤＬ、１、３〜６に流れる。これによって、サージ電流を、電源パッドＣＰＤ＿ＶＤＤ２に加えて、他の接地パッドＣＰＤ＿ＶＤＤＬ、１、３〜６からも電源に流すことができる。すなわち、静電気に係るサージ電圧を電源に放電することができる。
【０１０８】
次に、図１８を参照して、静電気に係る負のサージ電圧の印可時における電源パッドＣＰＤ＿ＶＤＤＬ、１〜６へのサージ電流放電動作について説明する。信号入力パッドＣＰＤ＿ＲＦＩＮ２を介して信号ラインＳＬ２に対し、静電気に係る負のサージ電圧が印可された場合、第２のダイオードＤＩＯＢ２は、それによって発生するサージ電流を接地ラインＧＬ２から信号ラインＳＬ２に流す。これによって、サージ電流は、ＥＳＤ保護素子ＰＤ２と双方向ダイオードＤＤＩＯ２から第２のダイオードＤＩＯＢ２に対して流される。
【０１０９】
ＥＳＤ保護素子ＰＤ２は、これによる接地ラインＧＬ２の電圧降下に応じて、サージ電流を電源ラインＰＬ２から接地ラインＧＬ２に流す。これにより、サージ電流は、電源パッドＣＰＤ＿ＶＤＤ２からＥＳＤ保護素子ＰＤ２に対して流される。
【０１１０】
また、双方向ダイオードＤＤＩＯ２は、上述した接地ラインＧＬ２の電圧降下に応じて、サージ電流を共通接地パッドＣＰＰ＿ＣＭＮ２から接地ラインＧＬ２に流す。これにより、サージ電流は、共通接地パッドＣＰＤ＿ＣＭＮ２を介して、共通グランド配線ＣＧから双方向ダイオードＤＤＩＯ２に流される。また、このサージ電流は、他の共通接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６から、共通グランド配線ＣＧを経由して共通接地パッドＣＰＤ＿ＧＮＤ２に流れる。他の双方向ダイオードＤＤＩＯＬ、１、３〜６のそれぞれは、これによる共通接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６のそれぞれの電圧降下に応じて、サージ電流を、接地ラインＧＬＬ、１、３〜６のそれぞれから共通接地パッドＣＰＤ＿ＧＮＤＬ、１、３〜６のそれぞれに流す。ＥＳＤ保護素子ＰＤＬ、１、３〜６のそれぞれは、これによる接地ラインＧＮＤＬ、１、３〜６のそれぞれの電圧降下に応じて、サージ電流を電源ラインＰＬＬ、１、３〜６のそれぞれから接地ラインＧＮＤＬ、１、３〜６のそれぞれに流す。このサージ電流は、他の電源パッドＣＰＤ＿ＶＤＤＬ、１、３〜６から、接地ラインＧＬＬ、１、３〜６に流れる。これによって、サージ電流を、電源パッドＣＰＤ＿ＶＤＤ２に加えて、他の電源パッドＣＰＤ＿ＶＤＤＬ、１、３〜６からも電源から流すことができる。すなわち、静電気に係るサージ電圧を電源に放電することができる。
【０１１１】
以上に説明した動作により、内部回路ＩＮＴ１に対して静電気に係る正又は負のサージ電圧が印可されることによる、内部回路ＩＮＴ１の破壊を防止することができる。例えば、図１４に示す内部回路ＩＮＴのコンデンサＣＡＰに対して高い電圧が印可されることによる、コンデンサＣＡＰの破壊を防止することができる。また、ＭＯＳ型トランジスタのゲート電極にサージ電圧が印可され得る回路構成においては、ＭＯＳ型トランジスタのゲート絶縁膜の破壊を防止することができる。
【０１１２】
＜比較例との動作の対比＞
ここで、図１〜図３に示した比較例に係る半導体装置では、図４を参照して説明したように、半導体チップＣＰ内においてＥＳＤ放電経路となる電源ネットワークＮＷの周回配線を形成するようにしている。そのため、電源ネットワークＮＷの周回配線と、信号ラインＳＬ及び電源ラインＰＬとの間で交差箇所（カップリングパスＣＰ）が形成される。これにより、ノイズ源となるピンからのノイズＮＺが周回配線を伝搬し、カップリングパスから信号ラインＳＬ又は電源ラインＰＬにノイズが伝搬してＲＦＩＣ１０３の動作に悪影響を及ぼしてしまうという問題がある。
【０１１３】
それに対して、本実施の形態１に係る半導体装置では、図９及び図１３に示すように、パッケージ基板ＰＣＢ内に共通グランド配線ＣＧにおける周回配線ＣＬを形成するようにしているため、半導体チップＣＰ内に周回配線を形成する必要がない。そのため、半導体チップＣＰ内で周回配線を介してのノイズの伝搬が無くなる。
【０１１４】
特に、ＷＰＰ（Wafer Process Package）及びＩＰＤ（Intelligent Power Device）等を採用した半導体装置は、半導体チップ内部にパッドが配置されるため、半導体チップ内の配線が複雑化されており、ノイズの影響を受けやすい。そのため、そのような半導体装置に対して、特に有効である。
【０１１５】
（実施の形態２）
実施の形態１では、共通グランド配線ＣＧがパッケージ基板ＰＣＢ内のみで形成される場合について例示したが、これに限られない。例えば、ノイズ源となるピンＰＮからの影響を受けない区間においては、共通グランド配線ＣＧを半導体チップＣＰ内に形成するようにしてもよい。
【０１１６】
＜実施の形態２に係る半導体装置の構成＞
図１９及び図２０を参照して、本実施の形態２に係る半導体装置であるＲＦＩＣ１０３の構成について説明する。図１９は、実施の形態２に係るＲＦＩＣ１０３の半導体チップＣＰの構成例を示す図である。図２０は、実施の形態２に係るＲＦＩＣ１０３の半導体チップＣＰ及びパッケージ基板ＰＣＢの構成例を示す図である。図１９は、図６及び図７に示された半導体チップＣＰを示している。図２０は、図６及び図７に示された半導体チップＣＰ及びパッケージ基板ＰＣＢを示している。なお、実施の形態１と同様の内容については適宜省略して説明をする。
【０１１７】
まず、図１９を参照して、半導体チップＣＰの構成について説明する。本実施の形態２では、半導体チップＣＰは、共通接地パッドＣＰＤ＿ＣＭＮ０、及び半導体チップＣＰ側の共通グランド配線ＣＧ１を有している。処理回路ＰＣ５、６のそれぞれは、共通グランド配線ＣＧ１を介して電気的に接続されている。共通グランド配線ＣＧ１は、共通接地パッドＣＰＤ＿ＣＭＮ０と電気的に接続されている。すなわち、処理回路ＰＣ５、６が有する双方向ダイオードＤＤＩＯ５、６は、一端が共通グランド配線ＣＧ１を介して電気的に接続され、他端が接地ラインＧＬ１と電気的に接続されることになる。これに伴い、半導体チップＣＰは、処理回路ＰＣ５、６のそれぞれに対応する、共通接地パッドＣＰＤ＿ＣＭＮ５、６は有していない。
【０１１８】
ここで、共通グランド配線ＣＧ１は、ノイズ源となるピンからノイズＮＺの影響を受けないように形成される。例えば、共通グランド配線ＣＧ１は、共通グランド配線ＣＧ１から所定の範囲内に、ノイズ源として予め定めたピンが配置されないように形成される。そのようにして、共通グランド配線ＣＧ１で接続不可能な処理回路ＰＣについては、前述の通り、処理回路ＰＣに対応する共通接地パッドＣＰＤ＿ＣＭＮ、ＰＰＤ＿ＣＭＮを設置して、パッケージ基板ＰＣＢ側の共通グランド配線ＣＧ２と電気的に接続するようにすればよい。
【０１１９】
ここで、前述の所定の範囲として、その範囲内にノイズ源がなければ、ノイズの影響を受けないと考えられる範囲を規定するようにすればよい。また、ノイズ源とするピンＰＮとして、入出力ピン、クロックピン、ロジック電源ピン、及びロジックグランドピン等のノイズ源となり得るピンのうち、任意のピンを定めるようにしてよい。
【０１２０】
次に、図２０を参照して、パッケージ基板ＰＣＢの構成について説明する。本実施の形態２では、パッケージ基板ＰＣＢは、共通接地パッドＰＰＤ＿ＣＭＮ０を有している。共通接地パッドＣＰＤ＿ＣＭＮ０は、共通接地パッドＰＰＤ＿ＣＭＮ０とボンディンワイヤＢＷを介して電気的に接続されている。また、パッケージ基板ＰＣＢは、共通接地パッドＣＰＤ＿ＣＭＮ５、６のそれぞれに対応する、共通接地パッドＰＰＤ＿ＣＭＮ５、６は有していない。パッケージ基板ＰＣＢ側の共通グランド配線ＣＧ２は、その周回配線ＣＬとランドＬＮＤ＿ＣＭＮ０とを電気的に接続する配線Ｌ＿ＣＭＮ０によって、共通接地パッドＰＰＤ＿ＣＭＮ０と電気的に接続される。
【０１２１】
すなわち、接地パッドＣＰＤ＿ＧＮＤ１〜４のそれぞれは、他の接地パッドＣＰＤ＿ＧＮＤとは、半導体チップＣＰ内では接続されておらず、電気的に独立している。しかし、接地パッドＣＰＤ＿ＧＮＤ５と接地パッドＣＰＤ＿ＧＮＤ６は、半導体チップＣＰ内で電気的に接続されている。すなわち、接地パッドＣＰＤ＿ＧＮＤ１〜６のそれぞれは、パッケージ基板ＰＣＢ内の共通グランド配線ＣＧ２によって、パッケージ基板ＰＣＢ内で電気的に接続されている。
【０１２２】
以上に説明した構成によって、例えば、処理回路ＰＣ６は、信号入力パッドＣＰＤ＿ＲＦＩＮ又は信号出力パッドＣＰＤ＿ＲＦＯＵＴを介して静電気に係るサージ電圧が印加された場合、それによって発生したサージ電流を、処理回路ＰＣの内部回路ＩＮＴから迂回させて、接地パッドＣＰＤ＿ＧＮＤ６及び電源パッドＣＰＤ＿ＶＤＤ６に流すとともに、共通グランド配線ＣＧ１に流す。サージ電流は、共通グランド配線ＣＧ１を介して、処理回路ＰＣ５に流れるとともに、共通接地パッドＣＰＤ＿ＣＭＮ０及び共通接地パッドＰＰＤ＿ＣＭＮ０を介して共通グランド配線ＣＧ２に流れる。サージ電流は、共通グランド配線ＣＧ２から、他の共通接地パッドＰＰＤ＿ＣＭＮ１〜４及び共通接地パッドＣＰＤ＿ＣＭＮ１〜４のそれぞれを介して、他の処理回路ＰＣ１〜４のそれぞれに流れる。そして、サージ電流は、他の処理回路ＰＣ１〜５の接地パッドＣＰＤ＿ＧＮＤ１〜５及び電源パッＣＰＤ＿ＶＤＤ１〜５を介してグランド及び電源に放電される。これによって、全ての接地パッドＰＰＤ＿ＧＮＤ１〜６及びＣＰＤ＿ＶＤＤ１〜６によってサージ電流を放電して、静電気に係るサージ電圧が印可された処理回路ＰＣの内部回路ＩＮＴにおける静電気による破壊を防止することができる。他の処理回路ＰＣ１〜５のいずれかにおいて静電気に係るサージ電圧が印加された場合も、同様にして、共通グランド配線ＣＧ１、共通グランド配線ＣＧ２を介して静電気を放電することが可能である。
【０１２３】
以上に説明したように、本実施の形態２では、ノイズの影響を受けない範囲では、複数の処理回路ＰＣ５、６を、相互に半導体チップＣＰ側の共通グランド配線ＣＧ１で電気的に接続する。そして、その半導体チップＣＰ側の共通グランド配線ＣＧ１と、パッケージ基板ＰＣＢ側の共通グランド配線ＣＧ２とを電気的に接続することで、ＥＳＤ放電経路を形成する。これによれば、処理回路ＰＣのそれぞれに対応するように、共通接地パッドＰＰＤ＿ＣＭＮ及び共通接地パッドＣＰＤ＿ＣＭＮを設ける必要が無くなるため、パッド数を低減することができる。例えば、共通グランド配線ＣＧ１に電気的に接続された処理回路ＰＣについては、図２０に例示したように、共通グランド配線ＣＧ１と共通グランド配線ＣＧ２とを接続する共通接地パッドＰＰＤ＿ＣＭＮ０及び共通接地パッドＣＰＤ＿ＣＭＮ０を最低で１つ設けるようにすればよい。そのため、パッド数を低減し、ＲＣＩＣ１０３の規模を低減させてコストを低減することが可能となる。
【０１２４】
＜変形例等＞
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【０１２５】
例えば、変形例の一例として、図２１に示すように、共通グランド配線ＣＧ２の形状を変更することも可能である。すなわち、パッケージ基板ＰＣＢの共通グランド配線ＣＧ２の周回配線ＣＬの形状を、環状ではなく、非環状とするようにしてもよい。例えば、図１９に示すように、共通グランド配線ＣＧ２は、共通接地パッドＰＰＤ＿ＣＭＮ０〜４のそれぞれを接続する配線ＣＬを、共通接地パッドＰＰＤ＿ＣＭＮ０と共通接地パッドＰＰＤ＿ＣＭＮ４が、他の共通接地パッドＰＰＤ＿ＣＭＮ１〜３のそれぞれとの接続点を経由して接続される非環状の配線（弧状配線）とする。これによれば、共通グランド配線ＣＧ２のうち、共通接地パッドＣＰＤ＿ＣＭＮ０と共通接地パッドＣＰＤ＿ＣＭＮ４を最短で接続する部分の配線を削減することができる。
【０１２６】
なお、この場合、共通グランド配線ＣＧ２は、例えば、処理回路ＰＣ３、４に対応する共通接地パッドＰＰＤ＿ＣＭＮ３、４間を最短で接続する部分の配線（周回配線ＣＬにおける配線Ｌ＿ＣＭＮ３との接続点と、配線Ｌ＿ＣＭＮ４との接続点との間の配線）を削減した非環状の配線としてもよい。しかしながら、好ましくは、図２１に示すように、複数の処理回路ＰＣ５、６をまとめて接続した共通グランド配線ＣＧ１の共通接地パッドＰＰＤ＿ＣＭＮ０と、他の共通接地パッドＰＰＤ＿ＣＭＮ４の間を最短で接続する部分の配線（周回配線ＣＬにおける配線Ｌ＿ＣＭＮ０との接続点と、配線Ｌ＿ＣＭＮ４との接続点との間の配線）を削減した非環状の配線とするとよい。これによれば、共通接地パッドＰＰＤ＿ＣＭＮ０、４間の距離が長くなるため、削減できる配線量を低減することができる。
【０１２７】
ただし、より安定的に静電気を放電するという観点では、共通グランド配線ＣＧ２は、前述の実施の形態のように環状配線とするとよい。例えば、図２１に示す場合には、処理回路ＰＣ４に対して静電気に係るサージ電圧が印可された場合、共通グランド配線ＣＧ２を介して、処理回路ＰＣ３側の１つの経路にしか、サージ電流を放電することができない。それに対して、図２０に示す場合には、処理回路ＰＣ４に対して静電気に係るサージ電圧が印可された場合、共通グランド配線ＣＧ２を介して、処理回路ＰＣ３側の経路と、処理回路ＰＣ５側の経路の２つの経路に対して、サージ電流を放電することができる。そのため、共通グランド配線ＣＧ２は、環状配線とすることで、より安定的に静電気を放電することができる。なお、実施の形態１に記載の共通グランド配線ＣＧについても、上述したように非環状の配線としてもよい。
【０１２８】
また、他の変形例の一例として、図２２に示すように、共通グランド配線ＣＧの周回配線ＣＬの形状を平板状の配線とするようにしてもよい。なお、図２２では、共通グランド配線ＣＧが矩形である場合について例示しているが、円形等の他の形状としてもよい。ここで、複数の配線Ｌ＿ＣＭＮ０〜５のそれぞれは、平板状配線ＣＬを介して電気的に接続されており、直接は接続されていない。このようにすることで、図１１に示すように、共通グランド配線ＣＧが環状となっている場合と比較して、サージ電圧が印可された処理回路ＰＣの共通接地パッドＣＰＤ＿ＣＭＮから、他の共通接地パッドＣＰＤ＿ＣＭＮのいずれに対しても、迂回した経路ではなく、直接的にサージ電流を伝搬させて放電することができる。そのため、より安定的に効率良く、サージ電圧を放電することができる。
【０１２９】
また、他の変形例の一例として、図２３に示すように、共通グランド配線ＣＧの周回配線ＣＬの形状を、平板状とするとともに、ソルダーレジストの剥離防止用の孔を形成する孔部ＨＬが設けられた構成としてもよい。すなわち、この変形例におけるパッケージ基板ＰＣＢは、パッケージ基板ＰＣＢの上面又は下面から、少なくとも周回配線ＣＬが設けられた内層まで続く孔（貫通孔も含まれる）が予め形成されており、その上からソルダーレジストが塗布されている。そして、共通グランド配線ＣＧの平板状配線ＣＬにも、この孔を形成するための孔部ＨＬを有する。これによれば、安定的に効率良く、サージ電圧を放電することができるとともに、ソルダーレジストの接着面積を増加させて、ソルダーレジストの剥離も防止することができる。
【０１３０】
なお、図２３では、平板状配線ＣＬにおける孔部ＨＬの形状が円形である場合について例示しているが、孔部ＨＬの形状は、任意の形状としてよい。また、孔部ＨＬの個数についても、任意の個数としてよい。すなわち、パッケージ基板ＰＣＢに形成するソルダーレジストの剥離防止用の孔の形状及び個数は、任意の形状及び個数とすることができる。
【符号の説明】
【０１３１】
１  無線通信端末
１１  筐体
１２  ディスプレイデバイス
１３  タッチパネル
１４  操作ボタン
１５、１６  カメラデバイス
１０１  アプリケーションプロセッサ（ホストＩＣ）
１０２  ベースバンドプロセッサ
１０３  ＲＦＩＣ
１０４  メインメモリ
１０５  バッテリ
１０６  ＰＭＩＣ
１０７  表示部
１０８  カメラ部
１０９  操作入力部
１１０  オーディオＩＣ
１１１  マイク
１１２  スピーカ
ＣＰ  半導体チップ
ＰＣＢ  パッケージ基板
ＣＰＤ、ＰＰＤ  パッド
ＢＷ  ボンディングワイヤ
ＬＮＤ  ランド
ＰＮ  ピン
ＢＬ  半田ボール
ＮＷ  電源ネットワーク
ＰＣ  処理回路
ＣＰＤ＿ＲＦＩＮ、ＰＰＤ＿ＲＦＩＮ  信号入力パッド
ＣＰＤ＿ＲＦＯＵＴ、ＰＰＤ＿ＲＦＯＵＴ  信号出力パッド
ＣＰＤ＿ＶＤＤ、ＰＰＤ＿ＶＤＤ  電源パッド
ＣＰＤ＿ＧＮＤ、ＰＰＤ＿ＧＮＤ  接地パッド
ＣＰＤ＿ＣＭＮ、ＰＰＤ＿ＣＭＮ  共通接地パッド
ＣＧ  共通グランド配線
ＣＬ  周回配線
Ｌ＿ＣＭＮ  配線
Ｖｉａ＿ＣＭＮ  ビア
ＳＬ  信号ライン
ＰＬ  電源ライン
ＧＬ  グランドライン
ＩＮＴ  内部回路
ＰＤ  ＥＳＤ保護素子
ＤＩＯＡ、ＤＩＯＢ  ダイオード
ＤＤＩＯ  双方向ダイオード
ＣＰ  カップリングパス
ＮＺ  ノイズ
ＣＡＰ  コンデンサ
ＭＦ  ＭＯＳ型トランジスタ
ＳＷ  スイッチ素子
ＩＮＤ＿Ｌ、ＩＮＤ＿Ｓ  抵抗
【図１】
2014096521.tif 000003
【図２】
2014096521.tif 000004
【図３】
2014096521.tif 000005
【図４】
2014096521.tif 000006
【図５Ａ】
2014096521.tif 000007
【図５Ｂ】
2014096521.tif 000008
【図６】
2014096521.tif 000009
【図７】
2014096521.tif 000010
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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