(57)【要約】【課題】回路量が少なく、低ジッタのクロック信号を外部から供給する必要がないジッタモニタ回路を提供することを課題とする。【解決手段】ジッタモニタ回路は、一定の傾きで時間変化する電圧を出力する電圧生成回路（１０３，Ｃ）と、第１のクロック信号に同期して前記電圧生成回路の出力電圧から一定の電圧を低下させる電圧低下回路（１０２）と、前記第１のクロック信号に同期して前記電圧生成回路の出力電圧の一定の傾き部分をサンプリングするサンプリング回路（１０４）とを有する。【選択図】図１
2014143491.tif 000002
【特許請求の範囲】
【請求項１】
一定の傾きで時間変化する電圧を出力する電圧生成回路と、
第１のクロック信号に同期して前記電圧生成回路の出力電圧から一定の電圧を低下させる電圧低下回路と、
前記第１のクロック信号に同期して前記電圧生成回路の出力電圧の一定の傾き部分をサンプリングするサンプリング回路と
を有することを特徴とするジッタモニタ回路。
【請求項２】
さらに、前記電圧生成回路の出力電圧の時間平均値が基準値になるように前記電圧生成回路が出力する電圧の傾き又は前記電圧低下回路が低下させる一定の電圧値を調整する調整回路を有することを特徴とする請求項１記載のジッタモニタ回路。
【請求項３】
前記調整回路は、前記サンプリング回路の出力電圧と前記基準値との差の積分値を基に、前記電圧生成回路が出力する電圧の傾き又は前記電圧低下回路が低下させる一定の電圧値を調整することを特徴とする請求項２記載のジッタモニタ回路。
【請求項４】
前記電圧生成回路は、第１の電流源及び容量を有することを特徴とする請求項１〜３のいずれか１項に記載のジッタモニタ回路。
【請求項５】
前記電圧低下回路は、
前記第１のクロック信号のエッジを検出するエッジ検出回路と、
前記エッジ検出回路によりエッジが検出されると、前記容量の端子をグランド電位ノードに接続する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタ及び前記グランド電位ノード間に接続される第２の電流源とを有することを特徴とする請求項４記載のジッタモニタ回路。
【請求項６】
さらに、前記サンプリング回路の出力電圧に対して第２のクロック信号をミキシングする第１のミキサと、
前記サンプリング回路の出力電圧に対して前記第２のクロック信号に直交する第３のクロック信号をミキシングする第２のミキサとを有することを特徴とする請求項１〜５のいずれか１項に記載のジッタモニタ回路。
【請求項７】
さらに、前記サンプリング回路の出力を整流する整流回路と、
前記整流回路の出力に対してローパスフィルタリングを行うローパスフィルタとを有することを特徴とする請求項１〜５のいずれか１項に記載のジッタモニタ回路。
【請求項８】
前記サンプリング回路は、前記第１のクロック信号に同期して前記電圧生成回路の出力電圧と基準電圧とを比較することによりデジタル信号を出力するコンパレータを有することを特徴とする請求項１〜７のいずれか１項に記載のジッタモニタ回路。
【請求項９】
前記サンプリング回路は、前記第１のクロック信号に同期して前記電圧生成回路の出力電圧と基準電圧とを比較することによりデジタル信号を出力するコンパレータを有し、
前記調整回路は、前記コンパレータにより出力されるデジタル信号をカウントするアップダウンカウンタを有し、
前記電圧生成回路は、前記アップダウンカウンタによりカウントされた値をデジタルからアナログに変換するデジタルアナログ変換器を有することを特徴とする請求項２記載のジッタモニタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタモニタ回路に関する。
【背景技術】
【０００２】
コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。例えば、メモリ、プロセッサ、スイッチ用ＬＳＩ（Large Scale Integration）回路の性能向上が挙げられる。システムの性能を向上するためには、部品の性能を上げることに加えて、これらの部品あるいは要素の間の信号伝送速度の向上が必要となる。例えば、コンピュータの性能向上はＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等のメモリとプロセッサとの間の信号伝送レートを向上する必要がある。その他、通信基幹向け装置等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。このようなデータレート向上の需要に応えるため、多くの集積回路において入出力回路のデータレートを数Ｇビット／ｓから数十Ｇビット／ｓに増加させることが必要となっている。例えば、２０１２年の時点では、現行のハイエンドサーバにおいては１０Ｇビット／ｓ〜３０Ｇビット／ｓ程度、次世代機では３０Ｇビット／ｓ〜６０Ｇビット／ｓ程度のデータレートが必要と考えられている。ここで、データレートＤ［ビット／ｓ］に対応する周波数をボー周波数ｆｂ（＝Ｄ）、その逆数をデータ周期Ｔ（＝１／ｆｂ）あるいは１ＵＩ（Unit Interval）と呼ぶ。
【０００３】
このような高いデータレートでは、信号の送受信回路を構成する回路には高いタイミング精度が必要になる。１ＵＩの値が１０ｐｓ〜２０ｐｓという非常に小さな値となるからである。要素回路に供給するクロック信号のタイミングゆらぎ（ジッタ）は、１ＵＩの値に比べて十分小さい必要がある。ジッタを小さくするためには、トランジスタのサイズを大きくし、消費電力を増やす必要がある。
【０００４】
消費電力を抑えつつジッタを小さくするためには、要素回路それぞれに対して適切なジッタ量を割り当てる（budgeting）設計手法が広く用いられる。その場合、各要素回路には一定のジッタ予算（jitter budget）が与えられ、その値以内のジッタ発生になるように回路設計を実施する。ジッタ予算に基づく設計を正しく実施するためには、実際に設計した回路の中で要素回路がどの程度のジッタを発生しているか評価することが必要である。
【０００５】
また、入力信号で制御され入力信号の周期と一致する周期ののこぎり波を発生するのこぎり波発生手段を有するループ制御回路が知られている（例えば、特許文献１参照）。サンプルホールド手段は、のこぎり波をピーク位置でサンプリングしホールドすることによりのこぎり波の最大電圧を得る。減算手段は、最大電圧と基準電圧との差電圧を得る。積分手段は、差電圧を積分する。制御手段は、この積分手段の出力によりのこぎり波の最大電圧が基準電圧に一致すべくのこぎり波の傾斜を制御する。積分手段は、サンプリングに同期しサンプリングの周期以下の一定の時間で積分する。
【０００６】
また、記録媒体演奏装置の時間軸補正回路における読取複合ビデオ信号から水平同期信号を抽出するためのゲートをトリガするゲートパルスを発生するゲートパルス発生回路が知られている（例えば、特許文献２参照）。ゲートパルス発生回路は、所定周期を有する傾斜状信号を発生する。サンプルホールド手段は、傾斜状信号を読取複合ビデオ信号に含まれる水平同期信号に応じたタイミングでサンプリングしてホールドする。ゲートパルス発生回路は、サンプルホールド手段の出力を所定値だけレベルシフトして第１及び第２のシフト電圧を発生し、傾斜状信号レベルが第１及び第２のシフト電圧の範囲内にある間だけゲートパルスを発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特公平６−８３１９３号公報
【特許文献２】実公平５−４３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ジッタ予算に基づく設計を行うには、クロック信号のジッタ量を測定するためのジッタモニタ回路が必要である。ジッタモニタ回路では、回路量が多く、低ジッタのクロック信号を外部から供給しなければならないという課題がある。
【０００９】
本発明の目的は、回路量が少なく、低ジッタのクロック信号を外部から供給する必要がないジッタモニタ回路を提供することである。
【課題を解決するための手段】
【００１０】
ジッタモニタ回路は、一定の傾きで時間変化する電圧を出力する電圧生成回路と、第１のクロック信号に同期して前記電圧生成回路の出力電圧から一定の電圧を低下させる電圧低下回路と、前記第１のクロック信号に同期して前記電圧生成回路の出力電圧の一定の傾き部分をサンプリングするサンプリング回路とを有する。
【発明の効果】
【００１１】
一定の傾きの電圧をサンプリングすることにより、回路量が少なく、低ジッタのクロック信号を外部から供給する必要がなく、第１のクロック信号のジッタ量を測定することができる。
【図面の簡単な説明】
【００１２】
【図１】図１（Ａ）は第１の実施形態によるジッタモニタ回路の構成例を示す図であり、図１（Ｂ）はジッタモニタ回路の動作例を示すタイミングチャートである。
【図２】図２は、図１（Ａ）の調整回路の構成例を示す図である。
【図３】図３（Ａ）は図１（Ａ）のエッジ検出回路の構成例を示す図であり、図３（Ｂ）はエッジ検出回路の動作を説明するためのタイミングチャートである。
【図４】図４は、第２の実施形態によるジッタモニタ回路の構成例を示す図である。
【図５】図５は、第３の実施形態によるジッタモニタ回路の構成例を示す図である。
【図６】図６は、第４の実施形態によるジッタモニタ回路の構成例を示す図である。
【図７】図７は、第５の実施形態によるジッタモニタ回路の構成例を示す図である。
【図８】図８は、第６の実施形態によるジッタモニタ回路の構成例を示す図である。
【図９】図９は、第７の実施形態によるジッタモニタ回路の構成例を示す図である。
【図１０】図１０は、第８の実施形態によるジッタモニタ回路の構成例を示す図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
図１（Ａ）は第１の実施形態によるジッタモニタ回路の構成例を示す図であり、図１（Ｂ）はジッタモニタ回路の動作例を示すタイミングチャートである。容量Ｃは、ノードＶ（ｔ）及びグランド電位ノード間に接続される。第１の電流源１０３は、電源電位ノード及びノードＶ（ｔ）間に接続され、容量Ｃに定電流Ｉ０を供給する。第１の電流源１０３及び容量Ｃは、電圧生成回路であり、一定の傾きで時間変化するノードＶ（ｔ）の電圧を生成し出力する。
【００１４】
エッジ検出回路１０１は、第１のクロック信号ＣＫ１の立ち下がりエッジを検出すると、ハイレベルパルスのエッジ検出信号ＴＲを出力する。電圧低下回路１０２は、ノードＶ（ｔ）及びグランド電位ノード間に接続され、ハイレベルパルスのエッジ検出信号ＴＲを入力すると、ノードＶ（ｔ）から一定電荷量ΔＱを放電させる。これにより、電圧低下回路１０２は、第１のクロック信号ＣＫ１の立ち下がりエッジに同期してノードＶ（ｔ）の電圧から一定の電圧ΔＶを低下させることができる。サンプリング回路１０４は、例えばサンプリングスイッチであり、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して、ノードＶ（ｔ）及び出力端子Ｖｏｕｔを接続する。容量Ｃｓは、出力端子Ｖｏｕｔ及びグランド電位ノード間に接続される。ここで、Ｃ＞＞Ｃｓの関係を有する。これにより、サンプリング回路１０４は、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して、ノードＶ（ｔ）の電圧の一定の傾き部分をサンプリングし、そのサンプリングした電圧を出力端子Ｖｏｕｔに出力する。
【００１５】
ここで、第１の電流源１０３が供給する定電流Ｉ０が適正値であれば、各サイクルのノードＶ（ｔ）の平均値Ｖｒｅｆは一定である。しかし、定電流Ｉ０が大きすぎると、ノードＶ（ｔ）の１サイクルの平均値は、サイクル毎に大きくなっていく。逆に、定電流Ｉ０が小さすぎると、ノードＶ（ｔ）の１サイクルの平均値は、サイクル毎に小さくなっていく。
【００１６】
同様に、電圧低下回路１０２が低下させる電圧ΔＶが適正値であれば、各サイクルのノードＶ（ｔ）の平均値Ｖｒｅｆは一定である。しかし、電圧ΔＶが大きすぎると、ノードＶ（ｔ）の１サイクルの平均値は、サイクル毎に小さくなっていく。逆に、電圧ΔＶが小さすぎると、ノードＶ（ｔ）の１サイクルの平均値は、サイクル毎に大きくなっていく。
【００１７】
上記の定電流Ｉ０及び電圧ΔＶは、温度やプロセスばらつきにより変動する。調整回路１０５は、出力電圧Ｖｏｕｔの電圧を基に、制御信号ＣＬにより、ノードＶ（ｔ）の電圧のサイクル毎の時間平均値が基準値Ｖｒｅｆになるように、ノードＶ（ｔ）の電圧の傾き又は電圧低下回路１０２が低下させる一定の電圧値ΔＶを調整する。
【００１８】
以上のように、ジッタモニタ回路は、第１のクロック信号ＣＫ１のジッタ量の測定を行うため、第１のクロック信号ＣＫ１のジッタに依存しない電圧スロープ波形を発生させ、この電圧スロープ波形を第１のクロック信号ＣＫ１に同期してサンプリングすることより、第１のクロック信号ＣＫ１のジッタ量を反映した電圧信号を得る。
【００１９】
第１の電流源１０３は、容量Ｃに定電流Ｉ０を流すことにより、一定の傾きで増加する電圧波形を発生させる。電圧低下回路１０２は、第１のクロック信号ＣＫ１の立ち下がりエッジに同期して、容量Ｃから電荷量ΔＱを引き抜くことにより、ノードＶ（ｔ）の電圧を一定電圧ΔＶ＝ΔＱ／Ｃ低下させる。これにより、ノードＶ（ｔ）に鋸歯状波の電圧波形が発生する。ここで、鋸歯状波の電圧の平均レベルが一定値Ｖｒｅｆに留まるためには、第１の電流源１０３から供給される電流Ｉ０と電圧低下回路１０２の電荷引き抜きにより流れ出る平均電流が等しい必要がある。これは、第１のクロック信号ＣＫ１の周波数をｆとして、ｆ×ΔＱ＝Ｉ０が成り立っていることを意味する。調整回路１０５は、ノードＶ（ｔ）の電圧の平均レベルが一定値Ｖｒｅｆに留まるように、電流Ｉ０又は電荷量ΔＱを調整する。
【００２０】
ここで注意したいのは、第１のクロック信号ＣＫ１の立ち下がりエッジのタイミングがジッタにより前後にずれたとしても、容量Ｃに発生するノードＶ（ｔ）の電圧波形の中央部の傾き部分は変化しないことである。したがって、ノードＶ（ｔ）の電圧の中央部の傾き部分の波形は、第１のクロック信号ＣＫ１のジッタ量を測定するための基準電圧（基準波形）として使うことができる。サンプリング回路１０４は、第１のクロック信号ＣＫ１の立ち上がりエッジのタイミングで、ノードＶ（ｔ）の電圧波形の傾き部分をサンプリングすれば、そのサンプリングした電圧値がジッタ量を表す電圧信号となる。すなわち、出力端子Ｖｏｕｔの電圧は、ジッタ量に比例する。出力端子Ｖｏｕｔの電圧が基準値Ｖｒｅｆと同じであれば、ジッタ量が０である。出力端子Ｖｏｕｔの電圧と基準値Ｖｒｅｆとの差分が大きくなるほど、ジッタ量が大きくなる。
【００２１】
図２は、図１（Ａ）の調整回路１０５の構成例を示す図である。差動増幅回路２０１は、出力端子Ｖｏｕｔの電圧と基準値Ｖｒｅｆとの差分を増幅して出力する。積分回路２０２は、差動増幅回路２０１の出力電圧を積分して出力する。トランスコンダクタンスアンプ２０３は、積分回路２０２の出力電圧に比例する電流を制御信号ＣＬとして出力する。これにより、図１の第１の電流源１０３の電流Ｉ０は、積分回路２０２の出力電圧に比例するように制御される。出力端子Ｖｏｕｔの電圧と基準値Ｖｒｅｆとに差がある場合、その差がゼロになるまで電流Ｉ０の値を増加又は減少させ、最終的には、出力端子Ｖｏｕｔの電圧は、基準値Ｖｒｅｆでつりあう。調整回路１０５は、ノードＶ（ｔ）の電圧の時間平均値が基準値ＶｒｅｆになるようにノードＶ（ｔ）の電圧の傾き又は電圧低下回路１０２が低下させる一定の電圧値ΔＶを調整する。なお、差動増幅回路２０１は、図１のノードＶ（ｔ）の電圧と基準値Ｖｒｅｆとの差分を増幅して出力するようにしてもよい。その場合も、同様の動作をさせることができる。
【００２２】
図３（Ａ）は図１（Ａ）のエッジ検出回路１０１の構成例を示す図であり、図３（Ｂ）はエッジ検出回路１０１の動作を説明するためのタイミングチャートである。インバータ３０１は、第１のクロック信号ＣＫ１の論理反転信号ＣＫ２を出力する。奇数個のインバータ３０２は、信号ＣＫ２を論理反転しかつ遅延時間Ｔ１遅延させた信号ＣＫ３を出力する。論理積回路３０３は、信号ＣＫ２及びＣＫ３の論理積信号をエッジ検出信号ＴＲとして出力する。以上のように、エッジ検出回路１０１は、第１のクロック信号ＣＫ１の立ち下がりエッジを検出すると、ハイレベルパルスのエッジ検出信号ＴＲを出力する。
【００２３】
上記のように、第１のクロック信号ＣＫ１の周波数ｆと電荷量ΔＱと電流Ｉ０との関係がｆ×ΔＱ＝Ｉ０であり、ノードＶ（ｔ）の電圧波形の傾きがｄＶ／ｄｔ＝Ｉ０／Ｃである。ノードＶ（ｔ）において、１ＵＩ（＝１／ｆ）当たりの電圧変化は、（Ｉ０／Ｃ）×（１／ｆ）＝ΔＶとなる。仮に、電圧ΔＶを３００ｍＶとし、第１のクロック信号ＣＫ１の周波数ｆを２０ＧＨｚとすると、６ｍＶ／ｐｓのジッタ測定感度が得られる。
【００２４】
本実施形態によると、外部から低ジッタの基準クロック信号を供給することなく、容量Ｃと電流源１０３と小規模の論理ゲートとを組み合わせた比較的シンプルな回路により、第１のクロック信号ＣＫ１のジッタ量を測定できる。本実施形態は、回路の様々な部分でクロック信号のジッタ量を実測することが可能となる。
【００２５】
なお、電圧低下回路１０２は、第１のクロック信号ＣＫ１の立ち下がりエッジに同期して電圧を低下させ、サンプリング回路１０４は、第１のクロック信号ＣＫ１の立ち上がりエッジに同期してサンプリングする例を説明したが、これに限定されない。電圧低下回路１０２は、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して電圧を低下させ、サンプリング回路１０４は、第１のクロック信号ＣＫ１の立ち下がりエッジに同期してサンプリングするようにしてもよい。
【００２６】
（第２の実施形態）
図４は、第２の実施形態によるジッタモニタ回路の構成例を示す図であり、図１（Ａ）のジッタモニタ回路の具体的な構成例を示す。インバータ４０１は、第１のクロック信号ＣＫ１を論理反転したクロック信号ＣＫ１ｘを出力する。エッジ検出回路１０１は、奇数個のインバータ４０２及び否定論理和回路４０３を有し、第１のクロック信号ＣＫ１の立ち下がりエッジを検出すると、ハイレベルパルスのエッジ検出信号を出力する。容量Ｃは、ノードＶ（ｔ）及びグランド電位ノード間に接続される。
【００２７】
トランジスタ４０７〜４０９は、図１（Ａ）の電流源１０３に対応する。ｐチャネル電界効果トランジスタ４０７は、ソースが電源電位ＶＤＤのノードに接続され、ゲートがバイアス電位ノードＶｂｐに接続される。ｐチャネル電界効果トランジスタ４０８は、ソースがトランジスタ４０７のドレインに接続され、ゲートが差動入力トランスコンダクタンスアンプ４１６の出力端子に接続され、ドレインがグランド電位ノードに接続される。ｐチャネル電界効果トランジスタ４０９は、ソースがトランジスタ４０７のドレインに接続され、ゲートが基準電圧Ｖｒｅｆのノードに接続され、ドレインがノードＶ（ｔ）に接続される。ノードＶ（ｔ）の電圧は、一定の傾きで時間変化する電圧になる。
【００２８】
トランジスタ４０４〜４０６は、図１（Ａ）の電圧低下回路１０２に対応する。ｎチャネル電界効果トランジスタ４０６は、第２の電流源であり、ソースがグランド電位ノードに接続され、ゲートがバイアス電位ノードＶｂｎに接続される。バイアス電位ノードＶｎｂには、ジッタモニタ回路の半導体チップの外部からバイアス電位を供給することにより、ジッタモニタ回路の半導体チップ内部の電源電圧変動の影響の少ないジッタ測定が可能になる利点がある。ｎチャネル電界効果トランジスタ４０４は、ソースがトランジスタ４０６のドレインに接続され、ゲートがエッジ検出回路１０１の出力端子に接続され、ドレインがノードＶ（ｔ）に接続される。ｎチャネル電界効果トランジスタ４０５は、ソースがトランジスタ４０６のドレインに接続され、ゲートが電位ＶＤＤ／２のノードに接続され、ドレインが電源電位ＶＤＤのノードに接続される。
【００２９】
第１のクロック信号ＣＫ１が立ち下がると、エッジ検出回路１０１は、ハイレベルパルスのエッジ検出信号を出力する。第１の電界効果トランジスタ４０４は、ハイレベルパルスのエッジ検出信号を入力すると、容量Ｃの端子ノードＶ（ｔ）をグランド電位ノードに接続する。これにより、ノードＶ（ｔ）の電荷は、電荷量ΔＱだけグランド電位ノードに放電され、ノードＶ（ｔ）の電圧は、電圧ΔＶ低下する。
【００３０】
ローパスフィルタ４１３、差動入力トランスコンダクタンスアンプ４１６及び容量Ｃは、図１（Ａ）の調整回路１０５に対応する。ローパスフィルタ４１３は、抵抗４１４及び容量４１５を有し、ノードＶ（ｔ）の電圧をローパスフィルタリングして低周波数成分を出力する。差動入力トランスコンダクタンスアンプ４１６は、ローパスフィルタ４１３の出力電圧と基準電圧Ｖｒｅｆとの差分電圧に比例する電流（増幅した電流）を出力する。容量４１７は、差動入力トランスコンダクタンスアンプ４１６の出力端子及びグランド電位ノード間に接続され、積分を行う。容量４１７の電圧は、図１（Ａ）の制御信号ＣＬに対応し、トランジスタ４０８のゲートに供給される。これにより、電流源１０３の電流Ｉ０が調整される。
【００３１】
バッファ４１０は、ノードＶ（ｔ）の電圧をバッファリングして出力する。トランジスタ４１１及び４１２は、図１（Ａ）のサンプリング回路１０４に対応する。ｎチャネル電界効果トランジスタ４１１は、ドレインがバッファ４１０の出力端子に接続され、ゲートがクロック信号ＣＫ１ｘのノードに接続される。容量Ｃｓは、トランジスタ４１１のソース及びグランド電位ノード間に接続される。ｎチャネル電界効果トランジスタ４１２は、ドレインがトランジスタ４１１のソースに接続され、ゲートが第１のクロック信号ＣＫ１のノードに接続され、ソースが出力端子Ｖｏｕｔに接続される。第１のクロック信号ＣＫ１が立ち下がると、トランジスタ４１１がオンし、トランジスタ４１２がオフする。これにより、バッファ４１０の出力電圧は、容量Ｃｓへの書き込みが開始される。次に、第１のクロック信号ＣＫ１が立ち上がると、トランジスタ４１１がオフし、トランジスタ４１２がオンする。これにより、バッファ４１０の出力電圧は、容量Ｃｓへの書き込みが終了し、容量Ｃｓの電圧は、出力端子Ｖｏｕｔに出力される。これにより、サンプリング回路１０４は、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して、ノードＶ（ｔ）の電圧の一定の傾き部分をサンプリングすることができる。
【００３２】
調整回路１０５により、ノードＶ（ｔ）の鋸歯状波の電圧の平均値は一定の基準値Ｖｒｅｆに保たれる。ノードＶ（ｔ）の電流の引き抜きは、第１のクロック信号ＣＫ１の立ち下がりに同期して行われ、ノードＶ（ｔ）の鋸歯状波の一定の傾き部分のサンプリングは、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して行われる。本実施形態によれば、外部から低ジッタの基準クロック信号を供給することなしに、第１のクロック信号ＣＫ１のジッタ量を測定することができる。
【００３３】
（第３の実施形態）
図５は、第３の実施形態によるジッタモニタ回路の構成例を示す図であり、図１（Ａ）のジッタモニタ回路の具体的な構成例を示す。以下、本実施形態（図５）が第２の実施形態（図４）と異なる点を説明する。トランジスタ４０５のゲートには、電位ＶＤＤ／２の代わりに基準電圧Ｖｒｅｆを印加してもよい。バッファ５０１は、トランジスタ４１２のソースの電圧をバッファリングして出力端子Ｖｏｕｔに出力する。
【００３４】
調整回路１０５は、トランスコンダクタンスアンプを有し、トランジスタ４１２のソース電圧を増幅及び積分した電圧をトランジスタ４０８のゲートに出力する。ｎチャネル電界効果トランジスタ５０２は、ドレインが電源電位ＶＤＤのノードに接続され、ゲートがトランジスタ４１２のソースに接続される。ｎチャネル電界効果トランジスタ５０５は、ドレインがトランジスタ５０２のソースに接続され、ゲートがバイアス電位ノードに接続され、ソースがグランド電位ノードに接続される。容量５０３は、電源電位ＶＤＤのノード及びｎチャネル電界効果トランジスタ５０４のドレイン間に接続される。ｎチャネル電界効果トランジスタ５０４は、ゲートが基準電圧Ｖｒｅｆのノードに接続され、ソースがトランジスタ５０５のドレインに接続される。ｐチャネル電界効果トランジスタ５０６は、ソースが電源電位ＶＤＤのノードに接続され、ゲートがバイアス電位ノードに接続され、ドレインがトランジスタ５０４のドレインに接続される。トランジスタ４０８のゲートは、トランジスタ５０４のドレインに接続され、容量５０３の電圧が供給される。調整回路１０５は、サンプリング回路１０４の出力電圧と基準電圧Ｖｒｅｆとの差分を増幅及び積分した電圧を、トランジスタ４０８のゲートに出力する。これにより、ノードＶ（ｔ）に供給する電流Ｉ０を調整することができる。
【００３５】
本実施形態は、第２の実施形態と異なり、調整回路１０５は、ノードＶ（ｔ）の鋸歯状波（の低周波数成分）そのもののではなく、サンプリング回路１０４の出力電圧と基準電圧Ｖｒｅｆとの差を増幅し積分して帰還している。調整回路１０５は、ノードＶ（ｔ）の鋸歯状波そのものではなく、サンプリング回路１０４の出力電圧の平均レベルを基準電圧Ｖｒｅｆに一致させるように帰還動作するため、最初から不要な高周波成分が帰還回路に入力されず、安定な帰還動作が可能となる利点がある。
【００３６】
（第４の実施形態）
図６は、第４の実施形態によるジッタモニタ回路の構成例を示す図であり、図１（Ａ）のジッタモニタ回路の具体的な構成例を示す。以下、本実施形態（図６）が第３の実施形態（図５）と異なる点を説明する。
【００３７】
外部端子ＥＸ１は、ジッタモニタ回路の半導体チップの外部から定電流Ｉ０を入力する。複数のｐチャネル電界効果トランジスタ６０１は、スイッチであり、ソースが外部端子ＥＸ１に接続され、ゲートがスイッチ制御信号ノードに接続され、ドレインがそれぞれ複数の回路ブロック６０２に接続される。回路ブロック６０２は、図６において外部端子ＥＸ１及びトランジスタ６０１以外の素子と同じ素子を有する。すなわち、外部端子ＥＸ１には、トランジスタ６０１及び回路ブロック６０２の組みが複数並列に接続される。測定したい回路ブロック６０２に対応するトランジスタ６０１をオンすることにより、測定したい回路ブロック６０２に定電流Ｉ０を供給することができる。ノードＶ（ｔ）は、トランジスタ６０１のドレインに接続される。容量Ｃは、ノードＶ（ｔ）及びグランド電位ノード間に接続される。これにより、ノードＶ（ｔ）の電圧は、一定の傾きで時間変化する電圧になる。
【００３８】
インバータ４０１は、第１のクロック信号ＣＫ１を論理反転したクロック信号ＣＫ１ｘを出力する。トランジスタ６０３，６０５，６０６及び容量６０４は、図１（Ａ）の電圧低下回路１０２に対応する。ｎチャネル電界効果トランジスタ６０６は、ドレインがノードＶ（ｔ）に接続され、ゲートがバイアス電位ノードＶｂｎに接続される。ｎチャネル電界効果トランジスタ６０５は、ドレインがトランジスタ６０６のソースに接続され、ゲートがクロック信号ＣＫ１ｘのノードに接続される。ｎチャネル電界効果トランジスタ６０３は、ドレインがトランジスタ６０５のソースに接続され、ゲートが第１のクロック信号ＣＫ１のノードに接続され、ソースがグランド電位ノードに接続される。容量６０４は、トランジスタ６０５のソース及びグランド電位ノード間に接続される。
【００３９】
第１のクロック信号ＣＫ１がハイレベルに立ち上がると、トランジスタ６０５がオフし、トランジスタ６０３がオンし、容量６０４の両端子はグランド電位ノードに接続され、容量６０４の電圧は０Ｖになる。
【００４０】
次に、第１のクロック信号ＣＫ１がローレベルに立ち下がると、トランジスタ６０５がオンし、トランジスタ６０３がオフする。これにより、容量６０４は、ノードＶ（ｔ）に接続され、ノードＶ（ｔ）の電荷は、引き抜かれ、容量６０４に充電される。容量６０４の容量値をＣ１、トランジスタ６０６の閾値電圧をＶｔｈとすると、電圧低下回路１０２は、ノードＶ（ｔ）から電荷量ΔＱ＝Ｃ１×（Ｖｂｎ−Ｖｔｈ）の電荷を引き抜く。これにより、ノードＶ（ｔ）の電圧は、電圧ΔＶ分、低下する。
【００４１】
トランジスタ４１１，４１２及び容量Ｃｓは、図１（Ａ）のサンプリング回路１０４に対応し、図５と同様の動作を行う。差動入力トランスコンダクタンスアンプ４１６及び容量４１７は、図１（Ａ）の調整回路１０５に対応し、図４と同様の動作を行う。差動入力トランスコンダクタンスアンプ４１６は、サンプリング回路１０４の出力電圧と基準電圧Ｖｒｅｆとの差分電圧に比例する電流（増幅した電流）を出力する。容量４１７は、差動入力トランスコンダクタンスアンプ４１６の出力端子及びグランド電位ノード間に接続され、積分を行う。容量４１７の電圧は、図１（Ａ）の制御信号ＣＬに対応し、バイアス電位ノードＶｂｎに供給される。調整回路１０５は、バイアス電位ノードＶｂｎの電位を調整することができる。
【００４２】
トランジスタ６０６のゲートは、バイアス電位ノードＶｂｎに接続される。バイアス電位ノードＶｂｎの電位が調整されると、電圧低下回路１０２が引き抜く電荷量ΔＱ＝Ｃ１×（Ｖｂｎ−Ｖｔｈ）が調整され、低下させる電圧ΔＶを制御することができる。これにより、ノードＶ（ｔ）の電圧の平均値を基準電圧Ｖｒｅｆに維持することができる。バッファ５０１は、サンプリング回路１０４の出力電圧をバッファリングして出力端子Ｖｏｕｔに出力する。
【００４３】
調整回路１０５は、サンプリング回路１０４の出力電圧と基準電圧Ｖｒｅｆとの差分を積分した電圧をバイアス電位ノードＶｂｎに出力する。バイアス電位ノードＶｂｎの電圧は、引き抜き電荷量ΔＱを制御することができる。トランジスタ６０６は、ソース電位がＶｂｎ−Ｖｔｈに達するまで電流を流すので、トータルで、Ｃ１×（Ｖｂｎ−Ｖｔｈ）の電荷量ΔＱを流す動作を行う。定電流Ｉ０を外部から入力することにより、ジッタ測定のためのノードＶ（ｔ）の電圧の傾きを決める電流Ｉ０と鋸歯状波を作るための引き抜き電荷量ΔＱが半導体チップ内部の電源電圧変動の影響を受けないため、電源電圧変動の影響の少ないジッタ測定が可能になる利点がある。
【００４４】
（第５の実施形態）
図７は、第５の実施形態によるジッタモニタ回路の構成例を示す図である。トランジスタ４１１，４１２及び容量Ｃｓは、図１（Ａ）のサンプリング回路１０４に対応し、図４〜図６のトランジスタ４１１，４１２及び容量Ｃｓに対応する。以下、本実施形態が第２〜第４の実施形態と異なる点を説明する。
【００４５】
バッファ７０１は、サンプリング回路１０４の出力電圧をバッファリングして出力する。第１のミキサ７０２は、バッファ７０１の出力電圧に対して第２のクロック信号Ｉ１をミキシングすることにより、Ｉ信号ＶＩを出力する。第２のミキサ７０３は、バッファ７０１の出力電圧に対して第２のクロック信号Ｉ１に直交する第３のクロック信号Ｑ１をミキシングすることにより、Ｑ信号ＶＱを出力する。
【００４６】
以上のように、ミキサ７０２及び７０３にそれぞれ半導体チップの外部からＩ信号用クロック信号Ｉ１及びＱ信号用クロック信号Ｑ１を入力し、ミキサ７０２及び７０３の出力の低周波成分を半導体チップの外部で観察することができる。本実施形態によれば、ジッタのうち外部から加えたクロック信号Ｉ１及びＱ１と同位相で同期しているそれぞれの成分を観察することができる。一般に、ジッタ測定ではジッタの瞬時値より特定の周波数成分でのジッタ振幅、あるいはジッタ振幅の周波数特性を知りたいことが多いため、このような構成にメリットがある。
【００４７】
（第６の実施形態）
図８は、第６の実施形態によるジッタモニタ回路の構成例を示す図である。トランジスタ４１１，４１２及び容量Ｃｓは、図１（Ａ）のサンプリング回路１０４に対応し、図４〜図６のトランジスタ４１１，４１２及び容量Ｃｓに対応する。以下、本実施形態が第２〜第４の実施形態と異なる点を説明する。
【００４８】
整流回路８０１は、サンプリング回路１０４の出力を整流して出力する。ローパスフィルタ８０２は、抵抗８０３及び容量８０４を有し、整流回路８０１の出力に対してローパスフィルタリングを行い、出力端子Ｖｏｕｔに低周波数成分の出力信号を出力する。
【００４９】
整流回路８０１は、近似的に入力信号の２乗信号を出力することができる。本実施形態によれば、ジッタの瞬時値ではなく、ジッタの二乗平均平方根（Root Mean Square）値を出力端子Ｖｏｕｔから出力することができる。ジッタの瞬時値を出力するためには広帯域のバッファが必要であるが、二乗平均平方根値は低い周波数でしか変動しない量であるため、低速の小さなサイズのバッファで観察できる利点がある。
【００５０】
（第７の実施形態）
図９は、第７の実施形態によるジッタモニタ回路の構成例を示す図である。本実施形態（図９）は、第１の実施形態（図１（Ａ））に対して、サンプリング回路１０４として、クロック駆動コンパレータ９０１を用いたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。
【００５１】
クロック駆動コンパレータ９０１は、図１（Ａ）のサンプリング回路１０４に対応し、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して、ノードＶ（ｔ）の電圧と基準電圧とを比較することにより、デジタル信号を出力する。なお、クロック駆動コンパレータ９０１の代わりに、第１のクロック信号ＣＫ１の立ち上がりエッジに同期して、ノードＶ（ｔ）の電圧をアナログからデジタルに変換するアナログデジタル変換器を設けてもよい。
【００５２】
本実施形態では、サンプリング回路１０４としてクロック動作のコンパレータ９０１を用いる。コンパレータ９０１により、ジッタ振幅が量子化されてアナログ情報は失われる。しかし、この量子化されたジッタ信号をフィルタに通して低周波成分を観察することにより、ジッタの周波数特性を知ることができる。本実施形態では、回路構成がよりシンプルになり、通常のロジック回路でジッタ情報を処理できる利点がある。コンパレータ９０１を複数個用い、低ビットのアナログデジタル変換器を構成すれば、ジッタのアナログ情報もある程度得られ、ロジック回路により、アナログ情報の信号処理の利点を得ることが可能となる。
【００５３】
（第８の実施形態）
図１０は、第８の実施形態によるジッタモニタ回路の構成例を示す図である。本実施形態（図１０）は、第７の実施形態（図９）に対して、容量Ｃｓ、調整回路１０５及び電流源１０３を削除し、アップダウンカウンタ１００１、電流デジタルアナログ変換器１００２及びバッファ１００３を追加したものである。以下、本実施形態が第７の実施形態と異なる点を説明する。
【００５４】
コンパレータ９０１は、図１（Ａ）のサンプリング回路１０４に対応し、図９と同様の動作を行う。アップダウンカウンタ１００１は、図１（Ａ）の調整回路１０５に対応し、コンパレータ９０１により出力されるデジタル信号を基にアップ／ダウンのカウントを行う。例えば、アップダウンカウンタ１００１は、デジタル信号が「１」の場合にはカウント値を「１」だけアップし、デジタル信号が「０」の場合にはカウント値を「１」だけダウンする。電流デジタルアナログ変換器１００２は、図１（Ａ）の電流源１０３に対応し、アップダウンカウンタ１００１によりカウントされた値をデジタルからアナログに変換し、アナログの定電流Ｉ０をノードＶ（ｔ）に供給する。電流デジタルアナログ変換器１００２及び容量Ｃは、一定の傾きで時間変化する電圧をノードＶ（ｔ）に出力する電圧生成回路を構成する。
【００５５】
本実施形態では、クロック駆動コンパレータ９０１は、ノードＶ（ｔ）の電圧と基準電圧とを比較する。アップダウンコンバータ（デジタル回路）１００１は、その比較結果のデジタル値をアップ／ダウンカウントし、そのカウント値のデジタルコードを出力する。電流デジタルアナログ変換器１００２は、そのデジタルコードをアナログの電流Ｉ０に変換する。本実施形態では、帰還回路がすべてデジタル回路で構成されるために、温度やプロセスばらつきによらない安定な動作が可能になる利点がある。
【００５６】
以上のように、第１〜第８の実施形態によれば、外部から低ジッタの基準クロック信号を供給することなく、容量と電流源と小規模の論理ゲートとを組み合わせた比較的シンプルな回路により、第１のクロック信号ＣＫのジッタ量を測定することができる。このため、ジッタモニタ回路は、回路の様々な部分でジッタ量を実測することが可能となる。
【００５７】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００５８】
１０１  エッジ検出回路
１０２  電圧低下回路
１０３  第１の電流源
１０４  サンプリング回路
１０５  調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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