(57)【要約】      （修正有）【課題】ゲート領域間が高精度に制御され、且つゲート深さが確保されることによって、ゲート間隔とゲート深さで規定されるチャネル領域が高アスペクト比に形成された、縦チャネル型ＳｉＣ系パワーＪＦＥＴ及びその製造方法を提供する。【解決手段】ソース領域６と距離をおいた下位置であって、且つゲート領域４間にフローティングゲート領域５を形成する。【選択図】図２
2014229859.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む縦チャネル型ジャンクションＳｉＣパワーＦＥＴ：
（ａ）第１の主面および第２の主面を有するＳｉＣ半導体基板；
（ｂ）前記ＳｉＣ半導体基板の前記第１の主面側の表面から内部に亘り設けられた第１導電型を有するドリフト領域；
（ｃ）前記ＳｉＣ半導体基板の前記第２の主面側の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第１導電型を有するドレイン領域；
（ｄ）前記ドリフト領域の表面から内部に亘り設けられたアクティブセル領域；
（ｅ）前記アクティブセル領域内に設けられた複数の単位セル領域、
ここで、各単位セル領域は、以下を含む：
（ｅ１）前記ドリフト領域の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第１導電型を有するソース領域；
（ｅ２）前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に設けられ、前記第１導電型と反対導電型の第２導電型を有するフローティング領域；
（ｅ３）前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に設けられ、前記第２導電型を有するゲート領域。
【請求項２】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、デバイス構造は、プレーナ型に属する。
【請求項３】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、動作モードは、ノーマリオン型である。
【請求項４】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記フローティング領域は、イオン注入によるものである。
【請求項５】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記ゲート領域は、イオン注入によるものである。
【請求項６】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記フローティング領域は、前記ソース領域の幅内にある。
【請求項７】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記ゲート領域は、ストライプ状である。
【請求項８】
請求項７に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記ゲート領域は、前記アクティブセル領域の端部に於いて、相互に連結されている。
【請求項９】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記ゲート領域は、メッシュ状である。
【請求項１０】
請求項４に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記フローティング領域は、複数段のイオン注入によるものである。
【請求項１１】
請求項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記フローティング領域は、深さ方向に関して、少なくとも、前記ゲート領域間の領域から、前記ゲート領域の下端まで延在する。
【請求項１２】
以下の工程を含む縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法：
（ａ）第１の主面および第２の主面を有するＳｉＣ半導体ウエハであって、前記第１の主面側の表面から内部に亘り第１導電型を有するドリフト領域が形成され、且つ、前記第２の主面側の表面領域に前記ドリフト領域よりも高濃度の前記第１導電型を有するドレイン領域が形成されたＳｉＣ半導体ウエハを準備する工程；
（ｂ）前記ドリフト領域の表面から内部に亘り、複数の単位セル領域を有するアクティブセル領域を、導入する工程、
ここで、このアクティブセル領域を導入する工程は、各単位セル領域に対して行われ、以下の下位工程を含む：
（ｂ１）前記ドリフト領域の表面領域に、前記ドリフト領域よりも高濃度の前記第１導電型を有するソース領域を、導入する工程；
（ｂ２）前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に、前記第１導電型と反対導電型の第２導電型を有するフローティング領域を、導入する工程；
（ｂ３）前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に、前記第２導電型を有するゲート領域を、導入する工程。
【請求項１３】
請求項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記フローティング領域は、イオン注入により導入される。
【請求項１４】
請求項１３に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記フローティング領域は、複数段のイオン注入により導入される。
【請求項１５】
請求項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記ゲート領域は、イオン注入により導入される。
【請求項１６】
請求項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、デバイス構造は、プレーナ型に属する。
【請求項１７】
請求項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記下位工程（ｂ２）は、前記下位工程（ｂ３）より後に実行される。
【請求項１８】
請求項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記下位工程（ｂ２）は、前記下位工程（ｂ１）より前に実行される。
【請求項１９】
請求項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、平面的に見たとき、前記フローティング領域は、前記ソース領域の幅内にある。
【請求項２０】
請求項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記フローティング領域は、深さ方向に関して、少なくとも、前記ゲート領域間の領域から、前記ゲート領域の下端まで延在する。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、ジャンクション型パワーＦＥＴ（または半導体装置）および、その製造方法に関し、たとえば、ジャンクション型ＳｉＣパワーＦＥＴに適用することができるものである。
【背景技術】
【０００２】
日本特表２００２−５２０８１６号公報（特許文献１）または、これに対応する米国特許第６８４７０９１号公報（特許文献２）は、主にプレーナ（Ｐｌａｎａｒ）型バーティカルパワー（Ｖｅｒｔｉｃａｌ  Ｐｏｗｅｒ）ＭＯＳＦＥＴに関するものである。そこには、プレーナ型バーティカルパワーＭＯＳＦＥＴに関して、ドリフト領域内に反対導電型のフローティング領域を分散配置したデバイス構造が示されており、ジャンクション（Ｊｕｎｃｔｉｏｎ）ＦＥＴ等へも適用できる旨、説明されている。
【０００３】
日本特開２００３−３１５９１号公報（特許文献３）または、これに対応する米国特許公開２００２−１６７０１１号公報（特許文献４）は、バーティカル非プレーナ型ジャンクションＦＥＴに関するものである。そこには、横チャネル（Ｌａｔｅｒａｌ  Ｃｈａｎｎｅｌ）を有し、ドリフト領域にソース電位の反対導電型領域を有するバーティカル型ジャンクションＦＥＴが開示されている。
【０００４】
国際公開第２０００／１４８０９号パンフレット（特許文献５）または、これに対応する米国特許公開２００５−６６４９号公報（特許文献６）は、バーティカルプレーナ型ジャンクションＦＥＴに関するものである。そこには、横チャネル下部にフローティングＰ型領域を有するバーティカルプレーナ型ジャンクションＦＥＴが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００２−５２０８１６号公報
【特許文献２】米国特許第６８４７０９１号公報
【特許文献３】特開２００３−３１５９１号公報
【特許文献４】米国特許公開２００２−１６７０１１号公報
【特許文献５】国際公開第２０００／１４８０９号パンフレット
【特許文献６】米国特許公開２００５−６６４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、シリコン等に比べて、格段に不純物拡散速度が遅いＳｉＣ系のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）素子においては、ゲート領域にトレンチを形成し、その側壁等にイオン注入して、ゲート領域を形成する。しかし、ＪＦＥＴの性能を確保するためには、ゲート領域間を高精度に制御しつつゲート深さを確保する必要がある。すなわちゲート間隔とゲート深さで規定されるチャネル領域を高アスペクト比にする必要があるほか、プロセスの制約により、ソース領域内にゲート領域を形成するため、ソース領域およびゲート領域間で高濃度ＰＮ接合が形成される。そのため、接合電流の増加が避けられない等の種々の問題がある。また、ターミネーション構造の作製には極めて高エネルギー（２ＭｅＶ程度）のイオン打ち込みが必要となる。
【０００７】
トレンチを形成しない手法として、高エネルギーでイオンを注入しゲート領域を形成する方法が考えられる。この場合ゲート領域間は精度の良いホトリソグラフィのみで制御可能となるほか、マスクレイアウトでソース領域とゲート領域間距離を離すがことが出来る。しかしながら、高エネルギー注入は必須となり、技術的に解決できているとはいえない。
【０００８】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、本願の一実施の形態の概要は、縦チャネル型ＳｉＣ系パワーＪＦＥＴであり、ソース領域の下方であって、ゲート領域間にフローティングゲート領域を形成するものである。
【発明の効果】
【００１１】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、前記本願の一実施の形態によれば、チャネル領域の高アスペクト化が可能となる。
【図面の簡単な説明】
【００１３】
【図１】本願の一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造の一例（ソースアイランド型直交格子配列セル構造）等を説明するためのアクティブセル領域の部分平面図である。
【図２】図１のＡ−Ａ’断面に対応する単位セルおよびその周辺の模式的断面図である。
【図３】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル構造）等を説明するためのチップ全体上面図（上面メタル構造を含む）である。
【図４】図３に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。
【図５】図３に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。
【図６】図３のＢ−Ｃ断面に対応するデバイス断面図である。
【図７】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（ゲート領域導入工程）のデバイス断面図である。
【図８】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（フローティング領域導入工程）のデバイス断面図である。
【図９】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（接合終端領域導入工程）のデバイス断面図である。
【図１０】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（ソース領域導入工程）のデバイス断面図である。
【図１１】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（層間絶縁膜成膜＆加工工程）のデバイス断面図である。
【図１２】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（表面メタル膜成膜＆加工工程）のデバイス断面図である。
【図１３】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（ファイナルパッシベーション膜成膜＆加工工程）のデバイス断面図である。
【図１４】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（裏面メタル膜成膜＆加工工程）のデバイス断面図である。
【図１５】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例１（ディープフローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。
【図１６】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例２（台形フローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。
【図１７】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例３（逆Ｔ字フローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。
【図１８】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例４（２段エピタキシ逆Ｔ字フローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。
【図１９】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例１（ストライプ型ソースアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。
【図２０】図１９に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。
【図２１】図１９に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。
【図２２】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例２（斜交格子型ソースアイランド方式セル構造）を説明するための図４に対応するチップ全体上面図（上面メタル構造を含む）である。
【図２３】図２２に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。
【図２４】図２２に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。
【図２５】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例３（正方格子型ゲートアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。
【図２６】図２５に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。
【図２７】図２５に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。
【図２８】図２５のＢ−Ｃ断面に対応するデバイス断面図である。
【図２９】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例４（ストライプ型ゲートアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。
【図３０】図２９に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。
【図３１】図２９に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。
【図３２】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例５（変形斜交格子型ゲートアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。
【図３３】図３２に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。
【図３４】図３２に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。
【図３５】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴのアウトラインを説明するための図２の単位セルに対応する部分の模式的断面図である。
【図３６】本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの使用状態の一例を示すノーマリオフ複合型トランジスタの回路図である。
【発明を実施するための形態】
【００１４】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１５】
１．以下を含む縦チャネル型ジャンクションＳｉＣパワーＦＥＴ：
（ａ）第１の主面および第２の主面を有するＳｉＣ半導体基板；
（ｂ）前記ＳｉＣ半導体基板の前記第１の主面側の表面から内部に亘り設けられた第１導電型を有するドリフト領域；
（ｃ）前記ＳｉＣ半導体基板の前記第２の主面側の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第１導電型を有するドレイン領域；
（ｄ）前記ドリフト領域の表面から内部に亘り設けられたアクティブセル領域；
（ｅ）前記アクティブセル領域内に設けられた複数の単位セル領域、
ここで、各単位セル領域は、以下を含む：
（ｅ１）前記ドリフト領域の表面領域に設けられ、前記ドリフト領域よりも高濃度の前記第１導電型を有するソース領域；
（ｅ２）前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に設けられ、前記第１導電型と反対導電型の第２導電型を有するフローティング領域；
（ｅ３）前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に設けられ、前記第２導電型を有するゲート領域。
【００１６】
２．前記項１に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、デバイス構造は、プレーナ型に属する。
【００１７】
３．前記項１または２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、動作モードは、ノーマリオン型である。
【００１８】
４．前記項１から３のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記フローティング領域は、イオン注入によるものである。
【００１９】
５．前記項１から４のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記ゲート領域は、イオン注入によるものである。
【００２０】
６．前記項１から５のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記フローティング領域は、前記ソース領域の幅内にある。
【００２１】
７．前記項１から６のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記ゲート領域は、ストライプ状である。
【００２２】
８．前記項７に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記ゲート領域は、前記アクティブセル領域の端部に於いて、相互に連結されている。
【００２３】
９．前記項１から６のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、平面的に見たとき、前記ゲート領域は、メッシュ状である。
【００２４】
１０．前記項４に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記フローティング領域は、複数段のイオン注入によるものである。
【００２５】
１１．前記項１から１０のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴにおいて、前記フローティング領域は、深さ方向に関して、少なくとも、前記ゲート領域間の領域から、前記ゲート領域の下端まで延在する。
【００２６】
１２．以下の工程を含む縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法：
（ａ）第１の主面および第２の主面を有するＳｉＣ半導体ウエハであって、前記第１の主面側の表面から内部に亘り第１導電型を有するドリフト領域が形成され、且つ、前記第２の主面側の表面領域に前記ドリフト領域よりも高濃度の前記第１導電型を有するドレイン領域が形成されたＳｉＣ半導体ウエハを準備する工程；
（ｂ）前記ドリフト領域の表面から内部に亘り、複数の単位セル領域を有するアクティブセル領域を、導入する工程、
ここで、このアクティブセル領域を導入する工程は、各単位セル領域に対して行われ、以下の下位工程を含む：
（ｂ１）前記ドリフト領域の表面領域に、前記ドリフト領域よりも高濃度の前記第１導電型を有するソース領域を、導入する工程；
（ｂ２）前記ソース領域の下方であって、これに近接するように、前記ドリフト領域内に、前記第１導電型と反対導電型の第２導電型を有するフローティング領域を、導入する工程；
（ｂ３）前記ソース領域および前記フローティング領域を少なくとも両側から挟むように、前記ドリフト領域の表面領域に、前記第２導電型を有するゲート領域を、導入する工程。
【００２７】
１３．前記項１２に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記フローティング領域は、イオン注入により導入される。
【００２８】
１４．前記項１３に記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記フローティング領域は、複数段のイオン注入により導入される。
【００２９】
１５．前記項１２から１４のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記ゲート領域は、イオン注入により導入される。
【００３０】
１６．前記項１２から１５のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、デバイス構造は、プレーナ型に属する。
【００３１】
１７．前記項１２から１６のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記下位工程（ｂ２）は、前記下位工程（ｂ３）より後に実行される。
【００３２】
１８．前記項１２から１７のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記下位工程（ｂ２）は、前記下位工程（ｂ１）より前に実行される。
【００３３】
１９．前記項１２から１８のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、平面的に見たとき、前記フローティング領域は、前記ソース領域の幅内にある。
【００３４】
２０．前記項１２から１９のいずれか一つに記載の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの製造方法において、前記フローティング領域は、深さ方向に関して、少なくとも、前記ゲート領域間の領域から、前記ゲート領域の下端まで延在する。
【００３５】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００３６】
更に、本願において、「半導体チップ」、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ、ダイオード等を半導体チップ等（半導体チップ材料としては、たとえば単結晶ＳｉＣ基板、単結晶シリコン基板、これらの複合基板等。ＳｉＣの結晶多形としては、主に４Ｈ−ＳｉＣを対象とするが、その他の結晶多形でもよいことは、言うまでもない）上に集積したものをいう。
【００３７】
また、本願において、「電子回路装置」というときは、半導体チップ、半導体装置、半導体集積回路装置、抵抗、コンデンサ、ダイオード等、及び、これらの相互接続系を示す。
【００３８】
ここで、各種トランジスタの代表的なものとしては、接合ＦＥＴ、すなわち、ジャンクションＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。
【００３９】
今日のパワー系の電子回路装置、半導体装置、または半導体集積回路装置のソースおよびゲートのメタル電極は、通常、たとえば、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層の一層か、または、アルミニウム系（またはタングステン系などの高融点金属系）のＭ１配線層およびＭ２配線層からなる２層から構成される場合が多い。なお、これらの配線層として、銅系配線層が用いられることがある。また、一般に、「パワー系の素子」とは、数ワット以上の電力を扱うことができるデバイス等を言う。
【００４０】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」または「ＳｉＣ（炭化珪素）部材」等といっても、純粋なシリコンやＳｉＣに限定されるものではなく、その他シリコンまたはＳｉＣを主要な成分とする多元半導体、その他の添加物等を含む部材も含むものであることはいうまでもない。同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００４１】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４２】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
【００４３】
４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。
【００４４】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００４５】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。
【００４６】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。
【００４７】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００４８】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する炭化珪素単結晶ウエハ、単結晶シリコンウエハ等を指すが、エピタキシャルウエハ、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００４９】
６．本願において、接合ＦＥＴの内、表面側にソース電極が形成され、裏面側にドレイン電極が形成された基本構造を有する縦型接合（Ｖｅｒｔｉｃａｌ  Ｊｕｎｃｔｉｏｎ）ＦＥＴを例に取り主に説明する。なお、接合ＦＥＴとしては、このほかに、ソース電極およびドレイン電極がともに、表面側に形成された横型接合（Ｌａｔｅｒａｌ  Ｊｕｎｃｔｉｏｎ）ＦＥＴがある。
【００５０】
縦型接合ＦＥＴは、横方向に主要なチャネルを有する横チャネル（Ｌａｔｅｒａｌ  Ｃｈａｎｎｅｌ）型と縦方向に主要なチャネルを有する縦チャネル（Ｖｅｒｔｉｃａｌ  Ｃｈａｎｎｅｌ）型に分類されるが、本願では、主に、縦チャネル型ジャンクションＦＥＴを説明する。
【００５１】
なお、以下で説明するデバイスが形成される結晶面（例えば、ＳｉＣウエハの主面）は、たとえば、（０００１）または、これと等価な面を例に取り具体的に説明するが、これらの面から１０度以内で傾けた面は、実質的に等価な面に含まれるものとする。また、必要に応じて、これ以外の結晶面でも良いことは言うまでもない。
【００５２】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００５３】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００５４】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００５５】
１．本願の一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造の一例（ソースアイランド型直交格子配列セル構造）等の説明（主に図１および図２）
このセクションでは、セクション２で説明する基本的な例について、その特長が明確に現れる単位セル領域およびこれを含むアクティブセル領域の一部を模式的に切り出して、その概要を説明する。
【００５６】
図１は本願の一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造の一例（ソースアイランド型直交格子配列セル構造）等を説明するためのアクティブセル領域の部分平面図である。図２は図１のＡ−Ａ’断面に対応する単位セルおよびその周辺の模式的断面図である。これらに基づいて、本願の一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造の一例（ソースアイランド型直交格子配列セル構造）等を説明する。
【００５７】
先ず、デバイスの表面および裏面の電極、絶縁膜等の表面構造を省略した模式的デバイス構造を説明する。縦チャネル型ジャンクションＳｉＣパワーＦＥＴの半導体チップ２のアクティブセル領域９の内部一部切り出し部Ｒ１に対応する模式的上面図を図１に示す。図１に示すように、アクティブセル領域９の半導体基板２（たとえば、ＳｉＣ基板）の表面１ａには、この例では、直交格子状に多数の単位セル領域１０が配置されている。なお、この直交格子の配向は、たとえば、ウエハ上のチップの格子状配列の配向および各チップの隣接辺の方向と一致する。
【００５８】
各単位セル領域１０は、周辺のＰ型ゲート領域４（通常ゲート領域）、その内部に作られたＮ＋型ソース領域６、そのまた内部に作られたＰ型フローティング領域５（フローティングゲート領域）等から構成されている。また、Ｐ型ゲート領域４とＮ＋型ソース領域６の間は、Ｎ−型ドリフト領域３（たとえば、Ｎ−型ＳｉＣエピタキシ層１ｅ）によって、相互に隔てられている。このレイアウトでは、Ｐ型ゲート領域４は、平面的に見て、全体として、メッシュ状を呈している。
【００５９】
次に、図１のＡ−Ａ’断面を図２に示す。図２に示すように、半導体基板２の裏面１ｂ（第２の主面）側の表面領域には、例えば、一様な厚さのＮ＋型ドレイン領域７が設けられている。一方、半導体基板２の表面１ａ（第２の主面）側の表面から内部に亘っては、この例では、ほぼ一定の厚さを有するＮ−型ドリフト領域３（たとえば、Ｎ−型ＳｉＣエピタキシ層１ｅ）が設けられている。ここで、Ｎ＋型ドレイン領域７の不純物濃度は、Ｎ−型ドリフト領域３の不純物濃度よりも高い。また、両領域の導電型（たとえば、第１導電型）は、この例では、Ｎ型であり、同じである。
【００６０】
Ｎ−型ドリフト領域３（ドリフト領域）の表面領域には、Ｎ−型ドリフト領域３よりも高濃度のＮ＋型ソース領域６（ソース領域）が設けられている。このＮ＋型ソース領域６の下方であって、これに近接するように、Ｎ−型ドリフト領域３内には、Ｐ型フローティング領域５（フローティング領域またはフローティングゲート領域）が設けられている。フローティング領域５の導電型（第２導電型）は、Ｎ−型ドリフト領域３の導電型と反対導電型である。
【００６１】
フローティング領域５およびソース領域６を少なくとも両側から挟むように、Ｎ−型ドリフト領域３の表面から内部に亘っては、Ｐ型ゲート領域４が設けられている。この領域は、単一の領域（この例では、たとえば、メッシュ状の単一の領域である）であっても、複数の領域の集合であっても良い。
【００６２】
このように、アクティブセル領域９は、ドリフト領域３の表面から内部に亘り設けられており、アクティブセル領域９内には、複数の単位セル領域１０が設けられている。また、このデバイスは、構造的には、いわゆるプレーナ（Ｐｌａｎａｒ）型に属する。更に、動作モードについて言えば、いわゆるノーマリオン（Ｎｏｒｍａｌｌｙ  ＯＮ）型である。なお、ノーマリオフ（Ｎｏｒｍａｌｌｙ  ＯＦＦ）型でもよいことは言うまでもない。
【００６３】
また、この例に於いては、Ｎ＋型ソース領域６、Ｐ型フローティング領域５、Ｐ型ゲート領域４等は、イオン注入によって形成されたものである。また、たとえば、この例に於いては、Ｐ型フローティング領域５は、多段のイオン注入によって形成されたものである。
【００６４】
更に、図２からわかるように、この例では、平面的に見たとき、フローティング領域５は、ソース領域６の幅ＷＳ内にある。なお、ソース領域６の幅ＷＳ（たとえば、３マイクロメートル程度）およびフローティング領域５の幅ＷＧ（たとえば、１マイクロメートル程度）を好適な一例として示すことができる。
【００６５】
同様に、フローティング領域５は、深さ方向に関して、少なくとも、ゲート領域４間の領域から、ゲート領域４の下端４ｂまで延在する。
【００６６】
なお、このデバイス構造に於いては、図２に示すように、チャネル部２３（電流を実質的に制限する部分）における電流通路が主に縦方向であるから、縦チャネル型ジャンクションＦＥＴに属する。
【００６７】
また、主ゲート領域４とは別に、Ｐ型フローティング領域５（補助ゲート領域）をフローティングの領域として設けることにより、ゲート層の浅接合化が可能となり、その結果、高エネルギーのイオン注入が不要となるメリットを有する。
【００６８】
更に、補助ゲート領域５をフローティングの領域として設けることにより、取り出し配線を不要とすることができるメリットを有する。
【００６９】
また、同様に、ゲート層の浅接合化により、接合終端処理領域の高エネルギーのイオン注入が不要となるメリットを有する。
【００７０】
更に、このようの構造に於いては、主ゲート領域４の間隔を比較的広く設定することができるので、ソース領域６との間を比較的広く取ることができるメリットを有する。
【００７１】
また、このようの構造に於いては、主ゲート領域４上に他の領域がないので、主ゲート領域４の直上に、メタルゲート配線をレイアウトすることが可能であり、ゲート抵抗の低減に有効である。
【００７２】
更に、縦チャネル型デバイスであることから、チャネル領域の高アスペクト化による高耐圧化が容易である。これに対して、横チャネル型デバイスは、チャネル領域の高アスペクト化により、デバイスサイズが比例的に拡大するため、高耐圧化が困難である。
【００７３】
また、この例のデバイスは、ノーマリオンモードで動作するので、スイッチング特性に優れ、製造も比較的容易にできるメリットを有する。なお、各領域の濃度等を調整して、ノーマリオフモードとすることもできる。
【００７４】
更に、デバイス構造が、プレーナ構造であるため、製造が容易であるメリットを有する。
【００７５】
また、補助ゲート領域５が、イオン注入により形成されているので、微細加工が容易であり、付加的なエッチングやエピタキシプロセスを不要とすることができる。更に、補助ゲート領域５が、多段のイオン注入により形成されているので、チャネル領域の高アスペクト化が可能となり、デバイス耐圧の高耐圧化が可能となる。
【００７６】
同様に、主ゲート領域４が、イオン注入により形成されているので、微細加工が容易であり、付加的なエッチングやエピタキシプロセスを不要とすることができる。
【００７７】
また、平面的に見たとき、補助ゲート領域５がソース領域６の幅内にあるので、デバイスサイズを微細にすることが容易である。
【００７８】
更に、補助ゲート領域５が、深さに関して、少なくとも、主ゲート領域４間の領域から、その下端まで（又は、その近傍）まで延在しているので、十分なチャネル長を確保することが可能である。
【００７９】
２．本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル構造）等の説明（主に図３から図６）
このセクションでは、セクション１で説明した単位セル領域１０（図１、図２）の構造に対応するデバイスの全体構造を説明する。なお、以下の例では、原則として、セクション１で説明していない部分のみを説明する。
【００８０】
図３は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル構造）等を説明するためのチップ全体上面図（上面メタル構造を含む）である。図４は図３に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。図５は図３に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。図６は図３のＢ−Ｃ断面に対応するデバイス断面図である。これらに基づいて、本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル構造）等を説明する。
【００８１】
図３から図５にチップ２の表面１ａの全体のレイアウトを示す。図３から図５に示すように、チップ２の周辺部は、Ｎ−型ドリフト領域３、すなわち、Ｎ−型ＳｉＣエピタキシ層１ｅであり、その内部には、リング状のＰ型接合終端処理領域８、すなわち、ジャンクションターミネーションエクステンション（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域が設けられている。
【００８２】
Ｐ型接合終端処理領域８の内部は、Ｐ型ゲート領域４（通常ゲート領域）の外周部となっており、この外周部には、ゲートコンタクト部１２および、これらを連結するメタルゲート配線１６（メタルゲート電極）が設けられている。Ｐ型ゲート領域４の外周部の更に内部は、たとえば、アクティブセル領域９内には、単位セル領域１０が、直交格子状に配列されている。
【００８３】
また、アクティブセル領域９上は、ほぼ全域がメタルソース電極１５で覆われており、このメタルソース電極１５は、各単位セル領域１０のソースコンタクト部１１と電気的に接続されている。メタルソース電極１５の内部領域には、たとえば、ソースパッド開口１４（ファイナルパッシベーション膜の開口部）が設けられている。
【００８４】
次に、図３から図５のＢ−Ｃ断面を図６に示す。図６に示すように、半導体基板２の裏面１ｂ（第２の主面）側の表面領域には、例えば、一様な厚さのＮ＋型ドレイン領域７が設けられており、半導体基板２の裏面１ｂには、裏面メタル電極膜１９（メタルドレイン電極膜）が設けられている。
【００８５】
一方、半導体基板２の表面１ａ（第２の主面）側の表面から内部に亘っては、この例では、ほぼ一定の厚さを有するＮ−型ドリフト領域３（たとえば、Ｎ−型ＳｉＣエピタキシ層１ｅ）が設けられている。
【００８６】
Ｎ−型ドリフト領域３（ドリフト領域）の表面領域には、Ｎ−型ドリフト領域３よりも高濃度のＮ＋型ソース領域６（ソース領域）が設けられている。このＮ＋型ソース領域６の下方であって、これに近接するように、Ｎ−型ドリフト領域３内には、Ｐ型フローティング領域５（フローティング領域またはフローティングゲート領域）が設けられている。
【００８７】
フローティング領域５およびソース領域６を少なくとも両側から挟むように、Ｎ−型ドリフト領域３の表面から内部に亘っては、Ｐ型ゲート領域４が設けられている。更に、Ｐ型ゲート領域４の外側には、Ｐ型接合終端処理領域８が設けられている。
【００８８】
半導体基板２の表面１ａ上には、たとえば、酸化シリコン膜等の層間絶縁膜１７が設けられている。この層間絶縁膜１７上には、メタルソース電極１５が設けられており、ソースコンタクト部１１を介して、Ｎ＋型ソース領域６と電気的に接続されている。一方、層間絶縁膜１７上には、メタルゲート配線１６（メタルゲート電極）が設けられており、ゲートコンタクト部１２を介して、Ｐ型ゲート領域４（通常ゲート領域）と電気的に接続されている。層間絶縁膜１７、メタルソース電極１５、メタルゲート配線１６等は、一部を除いて、ファイナルパッシベーション膜１８に被覆されている。
【００８９】
ここに説明したように、ソースアイランド型レイアウト（本例、およびセクション５のサブセクション（１）および（２）の例）においては、平面的に見たとき、ソース領域６および補助ゲート領域５（Ｐ型フローティング領域）が、ともにアイランド状になっているので、主ゲート領域４（Ｐ型ゲート領域）のレイアウトの自由度が大きくなるメリットを有する。また、補助ゲート領域５がフローティングでない場合は、電極の引き出しが困難であるが、この例では、フローティングであり問題が生じない。また、平面的に言って、補助ゲート領域５がソース領域６の内部に含まれる（内包される）構造となっているので、面積的有効性は非常に高い。
【００９０】
３．本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例の説明（主に図７から図１４）
このセクションでは、セクション２で説明したデバイス構造に対応する製造プロセスの一例を説明する。しかし、これは単なる一例であって、種々変形可能であることは言うまでもない。
【００９１】
以下では、ソース−ドレイン耐圧が１０００ボルト程度のデバイスを例にとり具体的に説明するが、耐圧がそれ以外でも良いことは言うまでもない。
【００９２】
図７は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（ゲート領域導入工程）のデバイス断面図である。図８は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（フローティング領域導入工程）のデバイス断面図である。図９は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（接合終端領域導入工程）のデバイス断面図である。図１０は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（ソース領域導入工程）のデバイス断面図である。図１１は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（層間絶縁膜成膜＆加工工程）のデバイス断面図である。図１２は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（表面メタル膜成膜＆加工工程）のデバイス断面図である。図１３は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（ファイナルパッシベーション膜成膜＆加工工程）のデバイス断面図である。図１４は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明するための図６に対応する製造工程途中（裏面メタル膜成膜＆加工工程）のデバイス断面図である。これらに基づいて、本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウト（ソースアイランド型直交格子配列セル基本構造）に対応する製造プロセスの一例を説明する。
【００９３】
先ず、図７に示すように、たとえば、Ｎ型ＳｉＣ半導体ウエハ（たとえば、抵抗率は、２０ミリΩｃｍ程度）を準備する。ＳｉＣウエハ１（ポリタイプは、たとえば４Ｈ）は、たとえば、７６φ（なお、ウエハの直径は、１００ファイでも、１５０ファイでも、それ以外のものでも良い）といし、主面の結晶面は、たとえば（０００１）面または、これと等価な面とする。ウエハの厚さは、たとえば、３５０マイクロメートル程度である（必要に応じて、１００から９００マイクロメートル程度の範囲とする）。なお、任意であるが、ここでは、主オリエンテーションフラットとサブオリエンテーションフラット（オリエンテーションフラット同士はお互いに直交している）を有するものを使用した。結晶方位は、たとえば主オリエンテーションフラットの方向が、［１−１００］方向であり、サブオリエンテーションフラットと反対の方向が、たとえば［１１−２０］方向である。なお、必須ではないが、この例に於いては、各チップ（矩形）の各辺は、いずれかのオリエンテーションフラットとほぼ平行になっている。
【００９４】
また、主面１ａの結晶面は、たとえば（０００１）面自体または、これと等価な面自体のみでなく、これらと結晶面の性質が類似している（０００１）面または、これと等価な面から一定の方位に１０度以内程度傾けた面でも良いことはいうまでもない。ここで、傾ける方向は、たとえば、［１、１、−２，０］方向などである。
【００９５】
なお、ポリタイプは、４Ｈのみでなく、必要に応じて、６Ｈその他でも良い。更に、結晶面は、（０００１）面または、これと等価な面以外であっても良い。
【００９６】
次に、図７に示すように、たとえば、Ｎ＋型ＳｉＣ半導体ウエハ１ｓの表面１ａ側に、たとえば、耐圧に応じて、１０マイクロメートル程度の厚さ（耐圧が１０００ボルト程度の場合）のＮ−型ＳｉＣエピタキシ層１ｅを形成する（不純物濃度は、たとえば、１ｘ１０１６/ｃｍ３程度）。
【００９７】
次に、ウエハ１の表面１ａ側から、イオン注入を実行することにより、例えば、深さ１マイクロメートル程度のＰ型ゲート領域４（通常ゲート領域）を導入する。このイオン注入プロセスは、二つのセクションに分けることができる。すなわち、第１セクションは、接合の側面が垂直になるようにするもので、たとえば、イオン種：アルミニウム、打ち込み角度：垂直、打ち込み段数：５段、各段のドーズ量：１ｘ１０１３/ｃｍ２から５ｘ１０１４/ｃｍ２程度の範囲を好適なものとして例示することができる。すなわち、各段で打ち込み深さが異なるように、打ち込みエネルギー範囲：１００ＫｅＶから７００ＫｅＶ程度の範囲に対応して、各段で打ち込みエネルギーを変えて打ち込みを実行する。なお、注入温度（イオン注入時のウエハ温度）は、特に表示しない場合は、常温である。このような多段打ち込みは、Ｐ型ゲート領域４の側壁の垂直化に有効であり、チャネル領域の高アスペクト化に有効である。
【００９８】
同様に、第２セクションは、コンタクト抵抗を低減するためのもので、たとえば、イオン種：アルミニウム、打ち込み角度：垂直、打ち込み段数：２段、各段のドーズ量：１ｘ１０１５/ｃｍ２程度（注入温度は、例えば、摂氏５００度程度）の範囲を好適なものとして例示することができる。すなわち、各段で打ち込み深さが異なるように、打ち込みエネルギー範囲：２０ＫｅＶから１００ＫｅＶ程度の範囲に対応して、各段で打ち込みエネルギーを変えて打ち込みを実行する。イオン注入後の熱処理は、そのつど実施しても良いが、ここでは、後にまとめて実施する例を示す。
【００９９】
次に、図８に示すように、たとえば、ウエハ１の表面１ａ側から、イオン注入を実行することにより、例えば、深さ１マイクロメートル程度のＰ型フローティング領域５（フローティングゲート領域）を導入する。このイオン注入プロセスは、たとえば、イオン種：アルミニウム、打ち込み角度：垂直、打ち込み段数：２段、各段のドーズ量：１ｘ１０１２/ｃｍ２から３ｘ１０１３/ｃｍ２程度の範囲を好適なものとして例示することができる。すなわち、各段で打ち込み深さが異なるように、打ち込みエネルギー範囲：４００ＫｅＶから７００ＫｅＶ程度の範囲に対応して、各段で打ち込みエネルギーを変えて打ち込みを実行する。イオン注入後の熱処理は、そのつど実施しても良いが、ここでは、後にまとめて実施する例を示す。なお、イオン注入は、１段でも良い。しかし、多段の方が、側面を垂直に制御する点で有利である。
【０１００】
次に、図９に示すように、たとえば、ウエハ１の表面１ａ側から、イオン注入を実行することにより、例えば、深さ１マイクロメートル程度（好適な範囲としては、たとえば、０．３から１．０マイクロメートル程度）のＰ型接合終端処理領域８を導入する。ドーズ量は、最大逆バイアス時に、完全空乏化する程度に設定する。このイオン注入プロセスは、たとえば、イオン種：アルミニウム、打ち込み角度：垂直、打ち込み段数：８段、各段のドーズ量：１ｘ１０１１/ｃｍ２から５ｘ１０１２/ｃｍ２程度の範囲を好適なものとして例示することができる。すなわち、各段で打ち込み深さが異なるように、打ち込みエネルギー範囲：１００ＫｅＶから７００ＫｅＶ程度の範囲に対応して、各段で打ち込みエネルギーを変えて打ち込みを実行する。イオン注入後の熱処理は、そのつど実施しても良いが、ここでは、後にまとめて実施する例を示す。
【０１０１】
次に、図１０に示すように、たとえば、ウエハ１の表面１ａ側から、イオン注入を実行することにより、例えば、比較的浅いＮ＋型ソース領域６を導入する。このイオン注入プロセスは、たとえば、イオン種：窒素、打ち込み角度：垂直、打ち込み段数：３段、各段のドーズ量：１ｘ１０１４/ｃｍ２から２ｘ１０１５/ｃｍ２程度の範囲を好適なものとして例示することができる。すなわち、各段で打ち込み深さが異なるように、打ち込みエネルギー範囲：５０ＫｅＶから２００ＫｅＶ程度の範囲に対応して、各段で打ち込みエネルギーを変えて打ち込みを実行する。なお、１ｘ１０１５/ｃｍ２から２ｘ１０１５/ｃｍ２程度のドーズ量の場合は、注入温度（イオン注入時のウエハ温度）を、たとえば、摂氏７００度程度（範囲としては、摂氏３００度から８００度）とするのが望ましい。その後、たとえば、不活性ガスの雰囲気下（温度は、例えば、摂氏１７００度程度）で、１分程度の活性化熱処理を実行する。
【０１０２】
次に、図１１に示すように、ウエハ１の表面１ａ上に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、たとえば、厚さ５００ｎｍ程度の酸化シリコン系絶縁膜（たとえば、ＴＥＯＳ−ＳｉＯ２膜）を層間絶縁膜１７として、成膜する。その後、たとえば、通常のリソグラフィにより、層間絶縁膜１７を加工して、ソースコンタクト開口２１、ゲートコンタクト開口２２等を形成する。
【０１０３】
次に、図１２に示すように、たとえば、ソースコンタクト開口２１、ゲートコンタクト開口２２内にニッケルシリサイド膜等のシリサイド膜を形成することにより（このとき、通常、裏面１ｂにも、シリサイド膜を形成する）、コンタクト抵抗を低減する。このシリサイド化アニールの条件としては、たとえば、アルゴン雰囲気下、摂氏１０００度程度の温度で、１から２分程度を好適なものとして例示することができる。次に、図１２に示すように、例えば、スパッタリング成膜により、表面メタル膜２０を成膜する。表面メタル膜２０としては、たとえば、下層から、チタン膜（例えば、厚さ５０ｎｍ程度）、窒化チタン膜（例えば、厚さ５０ｎｍ程度）、アルミニウム系メタル膜（アルミニウムを主要な成分とするメタル膜で、例えば、厚さ５００ｎｍ程度）を好適なものとして例示することができる。
【０１０４】
次に、図１３に示すように、たとえば、塗布により、ポリイミド膜（例えば、感光性ポリイミド膜）等のファイナルパッシベーション膜１８を成膜し、たとえば通常のリソグラフィにより、加工することにより、ソースパッド開口１４等を形成する。
【０１０５】
次に、図１４に示すように、たとえば、ウエハ１の裏面１ｂのほぼ全面に、裏面メタルドレイン電極１９（裏面に近い側から、たとえば、チタン、ニッケル、金等）をたとえばスパッタリング成膜等により形成する。その後、ダイシング等により、チップ２に分割する。
【０１０６】
４．本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例１から４の説明（主に図１５から図１８）
このセクションでは、セクション１の図２に対応して、チャネル領域周辺構造（Ｐ型フローティング領域５とその周辺の構造）に関する各種の変形例を説明する。以下では原則として、ここまでに（主に図２に関して）説明していない部分についてのみ説明する。
【０１０７】
なお、以下では、主に、ソースアイランド構造（図３から図６）を前提に具体的に説明するが、セクション１の図２の例および、このセクションの各例は、ほぼそのまま、各ゲートアイランド構造（セクション５）にも適用できることは言うまでもない。また、ソースアイランド構造の他の例（セクション５のサブセクション（１）、（２））にもほぼそのまま適用できることは言うまでもない。
【０１０８】
図１５は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例１（ディープフローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。図１６は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例２（台形フローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。図１７は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例３（逆Ｔ字フローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。図１８は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例４（２段エピタキシ逆Ｔ字フローティングゲート型ソースアイランド方式セル構造）を説明するための図２に対応する単位セルおよびその周辺の模式的断面図である。これらに基づいて、本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）における単位セル構造（ソースアイランド型セル構造）に関する変形例１から４を説明する。
【０１０９】
（１）ディープフローティングゲート型ソースアイランド方式セル構造（主に図１５）：
この例は、図１５に示すように、Ｐ型フローティング領域５（フローティングゲート領域）の下端が、Ｐ型ゲート領域４（通常ゲート領域）の下端４ｂよりも下に延びている点が付加的な特徴となっている。このことにより、プロセスばらつきにより、Ｐ型フローティング領域５（フローティングゲート領域）の下端とＰ型ゲート領域４（通常ゲート領域）の下端４ｂの高さがずれたときにも、十分な実効チャネル長を確保することができる。これに対して、図２の例では、Ｐ型フローティング領域５のイオン注入工程を比較的低エネルギーで、且つ、簡単なものとすることができるメリットが有る。
【０１１０】
（２）台形フローティングゲート型ソースアイランド方式セル構造（主に図１６）：
この例は、図１６に示すように、Ｐ型フローティング領域５（フローティングゲート領域）の下端の幅が、上端よりの広く、断面的に台形形状となっている点が付加的な特徴となっている。このことにより、横チャネル型に類似した効果を得ることができる。ただし、Ｐ型フローティング領域５のイオン注入工程は、若干複雑になる。すなわち、たとえば、多段のイオン注入で、下の段ほど、イオン注入マスクの開口の幅を広くするか、または、同じ幅のマスクで、打ち込み角度を上のほうは垂直とし、下の方は、斜め注入とする。
【０１１１】
（３）逆Ｔ字フローティングゲート型ソースアイランド方式セル構造（主に図１７）：
この例は、図１７に示すように、図１５のＰ型フローティング領域５（フローティングゲート領域）を二つの部分、すなわち、Ｐ型フローティング領域上部５ｔとＰ型フローティング領域下部５ｂに分けたものである。言い換えると、図１５のＰ型フローティング領域５（図１７におけるＰ型フローティング領域上部５ｔ）の下端に、Ｐ型フローティング領域下部５ｂを付加したものである。このようにすることにより、チャネル部の下端に横チャネルが付加されるため、副次的に横チャネルと同様のメリットを享受することができる。一方、Ｐ型フローティング領域下部５ｂの形成には、高エネルギーのイオン注入を必要とするデメリットがある。
【０１１２】
（４）２段エピタキシ逆Ｔ字フローティングゲート型ソースアイランド方式セル構造（主に図１８）：
この例は、図１７の例のデメリットを回避するために、図１８に示すように、まず、Ｎ−型ＳｉＣ下層エピタキシ層１ｅｆを形成した後、イオン注入等でＰ型フローティング領域下部５ｂを導入しておき、その後、Ｎ−型ＳｉＣ上層エピタキシ層１ｅｓし、その後は、図１５の例と同じように、Ｐ型フローティング領域上部５ｔ（図１５のＰ型フローティング領域５）を形成するものである。
【０１１３】
このようにすることにより、比較的高エネルギーのイオン注入を必要とせず、図１７と同様に構造を得ることができる。一方、エピタキシャルプロセスは、２段となるデメリットがある。
【０１１４】
５．本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例１および２（ソースアイランド型セル構造）、並びに３から５（ゲートアイランド型セル構造）の説明（主に図１９から図３４）
このセクションでは、セクション２で図３から図６について説明した主に平面レイアウト（アクティブセル領域９およびその周辺のレイアウト）に関する変形例を説明する。以下では、原則として、これまでに説明していない点のみを説明する。
【０１１５】
以下、サブセクション（１）および（２）の例は、図３から図６の例と同様に、ソースアイランド型セル構造に属し、サブセクション（３）、（４）および（５）の例は、ゲートアイランド型セル構造に属する。ソースアイランド型セル構造は、一層メタル構造に於いても、中央に広いソース電極を配置しやすいメリットを有する。一方、ゲートアイランド型セル構造は、ゲートの引き出し、および、ソースの引き出しをほぼ対称形状にできるメリットを有する。
【０１１６】
なお、以下のサブセクション（１）および（２）におけるＢ−Ｃ断面は、基本的に図６と同じであり、サブセクション（３）から（５）におけるＢ−Ｃ断面は、基本的に図２８に於いて説明するものと同じであり、各例に於いて、原則として説明は繰り返さない。
【０１１７】
図１９は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例１（ストライプ型ソースアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。図２０は図１９に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。図２１は図１９に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。図２２は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例２（斜交格子型ソースアイランド方式セル構造）を説明するための図４に対応するチップ全体上面図（上面メタル構造を含む）である。図２３は図２２に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。図２４は図２２に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。図２５は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例３（正方格子型ゲートアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。図２６は図２５に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。図２７は図２５に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。図２８は図２５のＢ−Ｃ断面に対応するデバイス断面図である。図２９は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例４（ストライプ型ゲートアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。図３０は図２９に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。図３１は図２９に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。図３２は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例５（変形斜交格子型ゲートアイランド方式セル構造）を説明するための図３に対応するチップ全体上面図（上面メタル構造を含む）である。図３３は図３２に対応するチップ全体上面図（上面メタル構造を除去しコンタクト部分を強調）である。図３４は図３２に対応するチップ全体上面図（上面メタル構造を除去し不純物領域を強調）である。これらに基づいて、本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴ（縦型プレーナ構造）におけるチップ全体レイアウトに関する変形例１および２（ソースアイランド型セル構造）、並びに３から５（ゲートアイランド型セル構造）を説明する。
【０１１８】
（１）ストライプ型（変形例１）ソースアイランド方式セルレイアウト（主に図１９から図２１）：
この例は、図１９から図２１に示すように、図３から図６の例と基本的に同じものであるが、単位セル領域１０が、アクティブセル領域９を縦断している点が特徴となっている。従って、この例に於いては、アクティブセル領域９内に於いて、Ｐ型ゲート領域４（通常ゲート領域）は、ほぼストライプ状を呈しており、アクティブセル領域９の端部に於いて、相互に連結されている。このため、ゲートの引き出しをアクティブセル領域９の周辺に設けたメタルゲート配線１６によって、構成することができる。このため、メタルソース電極１５を中央部に広くレイアウトすることができる。
【０１１９】
（２）斜交格子型（変形例２）ソースアイランド方式単位セルレイアウト（主に図２２から図２４）：
この例は、図２２から図２５に示すように、図３から図６の例と基本的に同じものであるが、列同士を比較すると、隣接する列の単位セル領域１０が斜めにずれて配置されて、斜交格子を形成している点が特徴となっている。従って、チャネル領域の平面的分布を比較的均一にすることができる。また、先の礼と同様に、ゲートの引き出しをアクティブセル領域９の周辺に設けたメタルゲート配線１６によって、構成することができる。このため、メタルソース電極１５を中央部に広くレイアウトすることができる。
【０１２０】
（３）正方格子型（変形例３）ゲートアイランド方式単位セルレイアウト（主に図２５から図２８）：
ソースアイランド構造（図３から図５等）では、アクティブセル領域９に於いて、Ｎ＋型ソース領域６がアイランド上に格子点に配置されていたが、図２５から図２８に示すように、この例では、反対に、Ｐ型ゲート領域４（通常ゲート領域）が、正方格子または直交格子の格子点に配置されている。従って、この場合、一層メタル構造に於いては、各ゲート領域４は、くし型のメタルゲート配線１６によって、アクティブセル領域９外に取り出されている。
【０１２１】
また、このレイアウトでは、ソースアイランド構造とは逆に、Ｐ型フローティング領域５（フローティングゲート領域）の方が、平面的に見てメッシュ状を呈する（図２７）。
【０１２２】
更に、この構造では、実効的なチャネル幅を比較的大きくすることが可能である。
【０１２３】
次に、図２５から図２７のＢ−Ｃ断面を図２８（図６に対応する）に示す。図６に示すように、半導体基板２の裏面１ｂ（第２の主面）側の表面領域には、例えば、一様な厚さのＮ＋型ドレイン領域７が設けられており、半導体基板２の裏面１ｂには、裏面メタル電極膜１９（メタルドレイン電極膜）が設けられている。
【０１２４】
一方、半導体基板２の表面１ａ（第２の主面）側の表面から内部に亘っては、この例では、ほぼ一定の厚さを有するＮ−型ドリフト領域３（たとえば、Ｎ−型ＳｉＣエピタキシ層１ｅ）が設けられている。
【０１２５】
Ｎ−型ドリフト領域３（ドリフト領域）の表面領域には、Ｎ−型ドリフト領域３よりも高濃度のＮ＋型ソース領域６（ソース領域）が設けられている。このＮ＋型ソース領域６の下方であって、これに近接するように、Ｎ−型ドリフト領域３内には、Ｐ型フローティング領域５（フローティング領域またはフローティングゲート領域）が設けられている。
【０１２６】
フローティング領域５およびソース領域６を少なくとも両側から挟むように、Ｎ−型ドリフト領域３の表面から内部に亘っては、Ｐ型ゲート領域４が設けられている。更に、アクティブセル領域９の端部のＰ型ゲート領域４の外側には、Ｐ型接合終端処理領域８が設けられている。
【０１２７】
半導体基板２の表面１ａ上には、たとえば、酸化シリコン膜等の層間絶縁膜１７が設けられている。この層間絶縁膜１７上には、メタルソース電極１５が設けられており、ソースコンタクト部１１を介して、Ｎ＋型ソース領域６と電気的に接続されている。一方、層間絶縁膜１７上には、メタルゲート配線１６（メタルゲート電極）が設けられており、ゲートコンタクト部１２を介して、Ｐ型ゲート領域４（通常ゲート領域）と電気的に接続されている。層間絶縁膜１７、メタルソース電極１５、メタルゲート配線１６等は、一部を除いて、ファイナルパッシベーション膜１８に被覆されている。
【０１２８】
（４）ストライプ型（変形例４）ゲートアイランド方式単位セルレイアウト（主に図２９から図３１）：
この例は、ストライプ型ソースアイランド構造（図１９から図２１）に対応するゲートアイランド方式であり、図２９から図３１に示すように、単位セル領域１０が、アクティブセル領域９を縦断している点が特徴となっている。この構造は、サブセクション（１）の例と同様に、セル構造が非常に単純なものとなるメリットを有する。
【０１２９】
一方、この例に於いては、アクティブセル領域９内に於いて、Ｐ型ゲート領域４（通常ゲート領域）は、ほぼストライプ状を呈しているが、アクティブセル領域９の端部に於いて、相互に連結されていない。逆に、Ｐ型フローティング領域５（フローティングゲート領域）の方が、アクティブセル領域９内に於いて、ほぼストライプ状を呈しており、アクティブセル領域９の端部に於いて、相互に連結されている。
【０１３０】
この例に於いても、ゲートアイランド方式の特徴として、一層メタル構造に於いては、各ゲート領域４は、くし型のメタルゲート配線１６によって、アクティブセル領域９外に取り出されている。
【０１３１】
（５）変形斜交格子型（変形例５）ゲートアイランド方式単位セルレイアウト（主に図３２から図３４）：
この例は、斜交格子型ソースアイランド構造（図２２から図２４）に対応するゲートアイランド方式であり、図３２から図３４に示すように、隣接する列の単位セル領域１０が斜めにずれて配置されて、斜交格子を形成している点が特徴となっている。一方、Ｐ型フローティング領域５（フローティングゲート領域）は、平面的に見たとき、ストライプ状を呈している。この構造は、サブセクション（１）の例と同様のメリットを有する。
【０１３２】
この例に於いても、ゲートアイランド方式の特徴として、一層メタル構造に於いては、各ゲート領域４は、くし型のメタルゲート配線１６によって、アクティブセル領域９外に取り出されている。
【０１３３】
６．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図３５）
図３５は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴのアウトラインを説明するための図２の多にセルに対応する部分の模式的断面図である。図３６は本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの使用状態の一例を示すノーマリオフ複合型トランジスタの回路図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１３４】
（１）技術課題等の補足的説明：
先に説明したように、シリコン等に比べて、格段に不純物拡散速度が遅いＳｉＣ系のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）素子においては、通常、ゲート領域にトレンチを形成し、その側壁等にイオン注入して、ゲート領域を形成する。しかし、ＪＦＥＴの性能を確保するためには、ゲート領域間を高精度に制御しつつゲート深さを確保する必要がある。すなわちゲート間隔とゲート深さで規定されるチャネル領域を高アスペクト比にする必要があるほか、プロセスの制約により、ソース領域内にゲート領域を形成するため、ソース領域およびゲート領域間で高濃度ＰＮ接合が形成される。そのため、接合電流の増加が避けられない等の種々の問題がある。また、ターミネーション構造（Ｐ型接合終端処理領域）の作製には極めて高エネルギー（２ＭｅＶ程度）のイオン打ち込みが必要となる。
【０１３５】
プロセス的に負担のかかるトレンチを形成しない手法として、高エネルギーでイオンを注入しゲート領域を形成する方法が考えられる。この場合、ゲート領域間は精度の良いホトリソグラフィのみで制御可能となるほか、マスクレイアウトでソース領域とゲート領域間距離を離すがことが出来る。しかしながら、高エネルギー注入は必須となり、技術的に解決できているとはいえない。
【０１３６】
（２）本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴのアウトラインの説明（主に図３５）：
このような課題を解決するために、本願の前記一実施の形態においては、図３５に示すように、縦チャネル型ジャンクションＳｉＣバーティカルＦＥＴにおいて、第１の主面の表面領域に設けられたソース領域６の下方に、これに近接して、ゲート電位の通常ゲート領域４とは別に、フローティングのゲート領域５を設けている。
【０１３７】
このようにすることによって、チャネル領域の高アスペクト化が可能となる。
【０１３８】
この構造（ノーマリオンモードを仮定する）に於いては、主ゲート領域４の電位がソース領域６の電位と同じであるときは、オン状態であり、主ゲート領域４にマイナスの電圧が印加されると、ドリフト領域３側へ空乏層が伸び、電流を制限する。このとき、補助ゲート領域５は、電流制限領域として作用する。すなわち、補助ゲート領域５は、チャネルの厚さを薄くする作用をしており、そのことによって、主ゲート領域４による電流制御を補助しているのである。
【０１３９】
（３）本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣパワーＦＥＴの使用状態の一例の補足的説明（主に図３６）：
本願の前記一実施の形態の縦チャネル型ジャンクションＳｉＣバーティカルＦＥＴ（パワーＪＦＥＴ）は、ノーマリオンモードで動作するものを具体的に例示している。これは、ノーマリオフモードで動作するようにしてもよいが、ノーマリオンモードのデバイスの方が、製造が容易なほか、スイッチング特性に優れる当のメリットを有するからである。ノーマリオンモードＪＦＥＴであっても、図３６に示すように、主デバイスとしての高耐圧のノーマリオンモードＪＦＥＴ（Ｑ１）と、たとえば、補助デバイスとしての低耐圧のシリコン系またはＳｉＣ系のノーマリオフＭＯＳＦＥＴ（Ｑ２）をカスコード（Ｃａｓｃｏｄｅ）接続し、カスコード接続複合トランジスタＨＴとすることができる。このようにすると、ノーマリオンモードＪＦＥＴ（Ｑ１）のドレイン端子ＤＪ、ノーマリオフＭＯＳＦＥＴ（Ｑ２）のソース端子ＳＪ、およびノーマリオフＭＯＳＦＥＴ（Ｑ２）のゲート端子ＧＭを複合トランジスタＨＴの各端子とすると、全体として、ノーマリオフモード素子と見ることができる。
【０１４０】
なお、補助デバイスＱ２は、ノーマリオフモード素子であれば、シリコン系であっても、ＳｉＣ系であってもよく、ＭＯＳ型デバイスであっても、接合型デバイスであっても良い。補助デバイスＱ２をＳｉＣ系とすると、摂氏２００度以上の高温動作を可能とすることができるメリットがある。また、補助デバイスＱ２をシリコン系のＭＯＳ型デバイスとすると、コストが低減できるほか、良好なスイッチング特性を教授することができるメリットを有する。
【０１４１】
７．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４２】
例えば、前記実施の形態では、主にＮチャネル型パワーＪＦＥＴについて具体的に説明したが、本発明はそれに限定されるものではなく、Ｐチャネル型パワーＪＦＥＴについても適用できることは言うまでもない。また、前記実施の形態では、主にノーマリオン型パワーＪＦＥＴについて具体的に説明したが、本発明はそれに限定されるものではなく、ノーマリオフ型パワーＪＦＥＴについても適用できることは言うまでもない。
【０１４３】
また、前記実施の形態では、主にＳｉＣ等のシリコンカーバイド系の半導体基板（ポリタイプは４Ｈに限らず、６Ｈ等やその他のものでも良い）を使用した能動デバイス（ＦＥＴ，ＩＧＢＴ，ダイオードなど）について具体的に説明したが、本発明はそれに限定されるものではなく、ＧａＮ系の能動デバイスについても適用できることは言うまでもない。
【０１４４】
なお、前記実施の形態では、接合終端処理構造として、ジャンクションターミネーションエクステンションを例に取り具体的に説明したが、接合終端処理構造は、これに限らず、たとえば、フィールドリミッティングリング（Ｆｉｅｌｄ  Ｌｉｍｉｔｔｉｎｇ  Ｒｉｎｇ）やフィールドプレート（Ｆｉｅｌｄ  Ｐｌａｔｅ）、これらの複合構造等、その他の構造でも良いことは言うまでもない。
【符号の説明】
【０１４５】
１  半導体ウエハ（ＳｉＣウエハ）
１ａ  ウエハまたはチップの第１の主面
１ｂ  ウエハまたはチップの第２の主面
１ｅ  Ｎ−型ＳｉＣエピタキシ層
１ｅｆ  Ｎ−型ＳｉＣ下層エピタキシ層
１ｅｓ  Ｎ−型ＳｉＣ上層エピタキシ層
１ｓ  Ｎ＋型ＳｉＣ半導体基板（Ｎ＋型ＳｉＣ半導体基板層）
２  半導体チップまたはチップ領域（ＳｉＣ半導体基板）
３  Ｎ−型ドリフト領域
４  Ｐ型ゲート領域（通常ゲート領域または主ゲート領域）
４ｂ  Ｐ型ゲート領域下端
５  Ｐ型フローティング領域（フローティングゲート領域または補助ゲート領域）
５ｂ  Ｐ型フローティング領域下部
５ｔ  Ｐ型フローティング領域上部
６  Ｎ＋型ソース領域
７  Ｎ＋型ドレイン領域
８  Ｐ型接合終端処理領域（ジャンクションターミネーションエクステンション領域）
９  アクティブセル領域
１０  単位セル領域
１１  ソースコンタクト部
１２  ゲートコンタクト部
１４  ソースパッド開口
１５  メタルソース電極
１６  メタルゲート配線（メタルゲート電極）
１７  層間絶縁膜
１８  ファイナルパッシベーション膜
１９  裏面メタル電極膜（メタルドレイン電極膜）
２０  表面メタル膜
２１  ソースコンタクト開口
２２  ゲートコンタクト開口
２３  チャネル部
ＤＪ  接合型ＦＥＴのドレイン端子
ＧＭ  ＭＯＳＦＥＴのゲート端子
ＨＴ  カスコード接続複合トランジスタ
Ｑ１  ノーマリオン接合型ＦＥＴ
Ｑ２  ノーマリオフＭＯＳＦＥＴ
Ｒ１  アクティブセル領域内部一部切り出し部
ＳＪ  接合型ＦＥＴのソース端子
ＷＧ  フローティング領域の幅
ＷＳ  ソース領域の幅
【図１】
2014229859.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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