(57)【要約】      （修正有）【課題】より信頼性の高いメモリセルを有する半導体装置の製造方法を提供する。多結晶シリコンの上面にシリサイド膜が存在しないために高抵抗になるという問題を解決する。【解決手段】メモリセル形成領域の第１および第２の積層構造ＰＥ１，ＰＥ２が、周辺トランジスタ形成領域の第３の積層構造ＰＥ３の高さよりも高くなるように形成された後、これらを覆うように層間絶縁層ＩＩが形成され、研磨される。第１，第２のダミー電極ＰＥ１，ＰＥ２が第３のダミー電極ＰＥ３に比べて厚く形成される場合、第３のダミー電極ＰＥ３の上面が研磨されることにより第１，第２の電極の上面も研磨され、後の工程において当該開口部を通じて第１，第２のダミー電極ＰＥ１，ＰＥ２を確実に除去することができる。【選択図】図９
2014143339.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成されるメモリセルと周辺トランジスタとを含む半導体装置の製造方法であって、
前記半導体基板を準備する工程と、
前記メモリセルが形成されるメモリセル形成領域における前記主表面に、第１の絶縁膜と、前記第１の絶縁膜の上面に接する第１のダミー電極とが積層された第１の積層構造を形成する工程と、
前記メモリセル形成領域における前記主表面に、前記第１の積層構造の側面に接するとともに前記半導体基板の前記主表面上にまで延びる延長部を有するように形成された第２の絶縁膜と、前記第２の絶縁膜の前記延長部の上面を含めて前記第２の絶縁膜に接する第２のダミー電極とが積層された第２の積層構造を形成する工程と、
前記周辺トランジスタが形成される周辺トランジスタ形成領域における前記主表面に、第３の絶縁膜と、前記第３の絶縁膜の上面に接する第３のダミー電極とが積層された第３の積層構造を形成する工程と、
前記第１、第２および第３の積層構造を覆うように層間絶縁層を形成する工程と、
前記第１、第２および第３のダミー電極の上面が前記層間絶縁層から露出し、前記層間絶縁層の上面と、露出した前記第１、第２および第３のダミー電極の上面とが平坦になるように、前記層間絶縁層の一部と前記第１、第２および第３のダミー電極の上面とを研磨する工程と、
露出した前記第１、第２および第３のダミー電極を除去して第１の開口部、第２の開口部および第３の開口部のそれぞれを形成する工程と、
前記第１の開口部と前記第２の開口部と前記第３の開口部とのそれぞれに、金属含有膜および他の膜を含む金属含有積層膜を埋設することにより、第１の金属含有膜と、第２の金属含有膜と、第３の金属含有膜とを形成する工程とを備え、
前記第１および第２の積層構造の高さは前記第３の積層構造の高さよりも高くなるように形成される、半導体装置の製造方法。
【請求項２】
前記第２の絶縁膜には電荷を蓄積する電荷蓄積膜を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記電荷蓄積膜はシリコン窒化膜である、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜は、第１のシリコン酸化膜と、シリコン窒化膜と、第２のシリコン酸化膜とがこの順に積層された構成を有する、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記シリコン窒化膜の端部は、前記第２の金属含有膜の端部よりも内側に配置される、請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記第１および第２の積層構造を形成する工程の後、前記メモリセル形成領域における前記主表面に前記メモリセルのソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域にシリサイドを形成する工程とをさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第３の積層構造を形成する工程の後、前記周辺トランジスタ形成領域における前記主表面に前記周辺トランジスタのソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域にシリサイドを形成する工程とをさらに備える、請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１、第２および第３の金属含有膜を形成する工程は、前記層間絶縁層の上面と、前記第１、第２および第３の開口部とに前記金属含有積層膜を堆積する工程と、前記層間絶縁層が露出するように前記金属含有積層膜を研磨する工程とを含み、
前記金属含有積層膜を研磨する工程では、前記第１の金属含有膜の上面と、前記第２の金属含有膜の上面と、前記第３の金属含有膜の上面とが同一の高さの平坦な面を形成するように研磨される、請求項１に記載の半導体装置の製造方法。
【請求項９】
前記金属含有膜は窒化チタンの薄膜のみを含む、請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記金属含有膜は、前記窒化チタンの薄膜と、多結晶シリコンの薄膜とがこの順に積層された構成を有する、請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第１の金属含有膜は前記第１の絶縁膜の上面に形成され、前記第１の金属含有膜は前記第１の絶縁膜より誘電率が高い誘電体膜と、前記誘電体膜の仕事関数を調整する調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記第２の金属含有膜は前記第２の絶縁膜の上面に形成され、前記第２の金属含有膜は前記誘電体膜と、前記調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記第３の金属含有膜は前記第３の絶縁膜の上面に形成され、前記第３の金属含有膜は前記誘電体膜と、前記調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記他の膜は前記誘電体膜と前記調整膜とを含む、請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記主表面には、前記メモリセルおよび前記周辺トランジスタが形成される素子形成領域と、前記素子形成領域の周囲に形成されるダイシング領域とを有し、
前記第１または第２の積層構造を形成する工程と同時に、前記ダイシング領域に、前記第１および第２の積層構造と同じ厚みを有する構造体が形成される工程をさらに備える、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、複数のゲートを含むメモリセルを有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。たとえばフラッシュメモリには、電源を切っても記録情報が残る素子である不揮発性メモリが用いられることが好ましい。不揮発性メモリと論理用半導体装置とを同一の半導体基板上に混載することにより、高機能を有するマイクロコンピュータを形成することができる。不揮発性メモリと論理用半導体装置とが配置された当該マイクロコンピュータは、産業用機械、家電製品、自動車搭載装置などに広く用いられている。
【０００３】
一般的にマイクロコンピュータに含まれる不揮発性メモリは、当該マイクロコンピュータが必要とするプログラムを格納し、随時読み出して使用する。このため不揮発性メモリと論理用半導体装置とが混載したマイクロコンピュータが用いられることが好ましい。このような論理用半導体装置との混載に適した不揮発性メモリのメモリセル構造としては、制御用ＭＩＳ（Metal Insulator Semiconductor）トランジスタと記憶用ＭＩＳトランジスタとが一体として形成されたスプリットゲート構造のメモリセルが挙げられる。
【０００４】
スプリットゲート構造のメモリセルのうち、記憶用ＭＩＳトランジスタにＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）を用いたＭＯＮＯＳ型メモリセルが、たとえば特開２０１１−２９６３１号公報（特許文献１）に開示されている。
【０００５】
一方、近年のＭＩＳトランジスタのゲート絶縁膜の薄膜化の限界に伴い、ゲート絶縁膜として高誘電率絶縁膜（いわゆるＨｉｇｈ−ｋ膜）を用い、ゲート電極を金属膜とした構造が、たとえば特開２０１１−４９２８２号公報（特許文献２）に開示されている。
【０００６】
なお、ＭＯＮＯＳ型メモリセルのうち、記憶用ＭＩＳトランジスタを、制御用ＭＩＳトランジスタの側壁部に形成した構造が、たとえば特開２０１０−２８２９８７号公報（特許文献３）に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−２９６３１号公報
【特許文献２】特開２０１１−４９２８２号公報
【特許文献３】特開２０１０−２８２９８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ＭＯＮＯＳ型メモリセルの周りには、メモリセルの制御やメモリセルと接続されるマイクロコントローラ等の、周辺回路用のＭＩＳトランジスタが形成されている。周辺回路用ＭＩＳトランジスタを高性能化するため、ゲート絶縁膜を高誘電率絶縁膜としゲート電極を金属膜とした場合、特許文献２に開示されるように、ゲートラストプロセスを適用する必要がある。
【０００９】
ゲートラストプロセスでは、一旦、多結晶シリコンでダミーのゲート電極を形成し、ゲート電極に接する側壁構造を形成後、ダミーのゲート電極を除去する。そして、除去した部分に、高誘電率絶縁膜と、金属膜を埋め込むことで、ゲート構造を形成する。
【００１０】
一方、特許文献３に示すＭＯＮＯＳ型メモリセルの記憶用ＭＩＳトランジスタは制御用ＭＩＳトランジスタの側壁に形成されており、ダミーのゲート電極を用いないゲートファーストプロセスにより形成される。
【００１１】
そのため、特許文献３に示すＭＯＮＯＳ型メモリセルと、高誘電率絶縁膜のゲート絶縁膜及び金属ゲート電極を有する周辺回路用ＭＩＳトランジスタとを、一緒に形成しようとすると、ゲートファーストプロセスとゲートラストプロセスとを行うことになり、工程数が増加し、信頼性が低下してしまう。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施の形態によれば、メモリセル形成領域の第１および第２の積層構造が、周辺トランジスタ形成領域の第３の積層構造の高さよりも高くなるように形成された後、これらを覆うように層間絶縁層が形成され、研磨される。
【発明の効果】
【００１４】
一実施の形態の製造方法によれば、信頼性の高い半導体装置を製造することができる。
【図面の簡単な説明】
【００１５】
【図１】一実施の形態の半導体装置を構成するメモリセルの概略断面図である。
【図２】図１のメモリセルと、その周辺回路としての周辺トランジスタとの概略断面図である。
【図３】図１のメモリセルのコントロールゲート膜およびメモリゲート膜の他の形状を示す概略断面図である。
【図４】一実施の形態の半導体装置の製造方法を説明するフローチャートである。
【図５】一実施の形態の半導体装置の製造方法の第１工程を示す概略断面図である。
【図６】一実施の形態の半導体装置の製造方法の第２工程を示す概略断面図である。
【図７】一実施の形態の半導体装置の製造方法の第３工程を示す概略断面図である。
【図８】一実施の形態の半導体装置の製造方法の第４工程を示す概略断面図である。
【図９】一実施の形態の半導体装置の製造方法の第５工程を示す概略断面図である。
【図１０】一実施の形態の半導体装置の製造方法の第６工程を示す概略断面図である。
【図１１】一実施の形態の半導体装置の製造方法の第７工程を示す概略断面図である。
【図１２】一実施の形態の半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】比較例の半導体装置を構成するメモリセルの概略断面図である。
【図１４】比較例の半導体装置の製造方法を説明するフローチャートである。
【図１５】比較例の半導体装置の製造方法の第１工程を示す概略断面図である。
【図１６】比較例の半導体装置の製造方法の第２工程を示す概略断面図である。
【図１７】比較例の半導体装置の製造方法の第３工程を示す概略断面図である。
【図１８】比較例の半導体装置の製造方法の第４工程を示す概略断面図である。
【図１９】比較例の半導体装置の製造方法の第５工程を示す概略断面図である。
【図２０】他の比較例として、図１８のメモリセルがより薄く形成された態様を示す概略断面図である。
【図２１】図２０の周辺トランジスタの上面が研磨された態様を示す概略断面図である。
【図２２】実施の形態２のメモリセルと、その周辺回路としての周辺トランジスタとの概略断面図である。
【図２３】実施の形態３のメモリセルの構成を部分的に拡大して示す概略断面図である。
【図２４】実施の形態４の半導体ウェハの概略平面図である。
【図２５】図２４中の点線で囲まれた領域ＸＸＩＶの構成を拡大して示す概略平面図である。
【図２６】実施の形態４のメモリセルと、その周辺回路としての周辺トランジスタと、ダイシング領域との概略断面図である。
【図２７】実施の形態４の半導体装置の製造方法の一工程を示す概略断面図である。
【発明を実施するための形態】
【００１６】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず一実施の形態の半導体装置に含まれるメモリセルの構成について、図１〜図３を用いて説明する。
【００１７】
図１を参照して、一実施の形態の半導体装置には、メモリセルとしてのＦＭＯＮＯＳ型メモリセルＦＭＳ（以下「メモリセルＦＭＳ」と記す）を有している。メモリセルＦＭＳは、主表面を有する半導体基板ＳＵＢに形成されている。
【００１８】
半導体基板ＳＵＢはたとえばシリコンの単結晶により形成されている。半導体基板ＳＵＢ内の主表面（図１の半導体基板ＳＵＢの最上面としての左右方向に延びる面）にはドレイン領域ＤＲおよびソース領域ＳＲが互いに間隔をあけて形成されている。ドレイン領域ＤＲおよびソース領域ＳＲは、いわゆるｎ型またはｐ型の不純物が拡散されることにより形成されており、後述するコントロールゲート（第１のゲート）およびメモリゲート（第２のゲート）を挟むように配置されている。
【００１９】
なおドレイン領域ＤＲおよびソース領域ＳＲの上面には通常、後述するシリサイド膜が形成されるが、ここではその図示が省略されている。
【００２０】
半導体基板ＳＵＢの主表面上にはコントロールゲート絶縁膜ＣＩ（第１の絶縁膜）が形成されており、コントロールゲート絶縁膜ＣＩの上面に接するようにコントロールゲート膜ＣＧ（第１の金属含有膜）が形成されている。コントロールゲート膜ＣＧは読み込み・書き込み・消去動作を行なうものであり、ここではコントロールゲート膜ＣＧとは電圧が印加される金属含有膜ＭＴ１としての金属膜ＭＬおよび多結晶シリコン膜ＰＬＹに加え、高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪを含むものと定義する。コントロールゲート膜ＣＧは、コントロールゲート絶縁膜ＣＩより誘電率が高い高誘電率絶縁膜ＨＫ（誘電体膜）と、調整膜ＷＡＪと、金属膜ＭＬと、多結晶シリコン膜ＰＬＹとがこの順に積層された構成を有している。このようにして、コントロールゲート絶縁膜ＣＩとコントロールゲート膜ＣＧとが積層されたコントロールゲート（第１のゲート）が形成されている。
【００２１】
コントロールゲート絶縁膜ＣＩはたとえばシリコン酸化膜など、通常のＭＯＳ型トランジスタにおけるゲート絶縁膜と同様の材質により形成される。このゲート絶縁膜ＣＩは、半導体基板ＳＵＢとコントロールゲート膜ＣＧとの密着性を高めるため、および界面準位の抑制のために形成される。
【００２２】
高誘電率絶縁膜ＨＫとはコントロールゲート絶縁膜ＣＩのシリコン酸化膜に比べて誘電率が有意に高い材質からなる絶縁膜であり、たとえばハフニウム系酸化膜が用いられる。通常のゲート絶縁膜ＣＩと高誘電率絶縁膜ＨＫとを直列に形成することにより、これら両者を合わせた全体の誘電率が高くなるため、ＭＯＳ容量部の容量値を高くすることができる。
【００２３】
調整膜ＷＡＪとは、高誘電率絶縁膜ＨＫを含むコントロールゲート膜ＣＧ全体の仕事関数を調整し（低下させ）、結果的にコントロールゲート膜ＣＧの閾値電圧を調整する（低下させる）ために形成される薄膜であり、たとえばランタノイド系の酸化膜が用いられる。
【００２４】
高誘電率絶縁膜ＨＫは上記のようにＭＯＳ容量を増加するために用いられるが、高誘電率絶縁膜ＨＫを用いるとコントロールゲート膜ＣＧの仕事関数が低下しなくなるなど、その制御が困難になる場合がある。調整膜ＷＡＪはこの仕事関数の制御を容易にする（低下させる）ために形成される。
【００２５】
金属含有膜ＭＴ１は金属膜ＭＬと多結晶シリコン膜ＰＬＹとにより形成される。金属膜ＭＬとしては他の材質との密着性が良好な窒化チタンまたは窒化タンタルの薄膜が用いられる。
【００２６】
コントロールゲート絶縁膜ＣＩとコントロールゲート膜ＣＧとの側面の一部（図１では右側の側面）に接して、半導体基板ＳＵＢの主表面上にまで延びる延長部を有するように、メモリゲート絶縁膜ＭＩ（第２の絶縁膜）が形成されている。
【００２７】
メモリゲート絶縁膜ＭＩの側面部と延長部の上面との双方に接するように、メモリゲート膜ＭＧ（第２の金属抵抗膜）が形成されている。メモリゲート膜ＭＧは書き込み／消去のフラッシュ動作を行なうものであり、ここではメモリゲート膜ＭＧとは電圧が印加される金属含有膜ＭＴ２としての金属膜ＭＬおよび多結晶シリコン膜ＰＬＹに加え、高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪを含むものと定義する。すなわちメモリゲート膜ＭＧは、メモリゲート絶縁膜ＭＩの側面部と延長部の上面との双方に接するように形成され、コントロールゲート膜ＣＧと同様に、高誘電率絶縁膜ＨＫと、調整膜ＷＡＪと、金属膜ＭＬと、多結晶シリコン膜ＰＬＹとがこの順に積層された構成を有している。メモリゲート膜ＭＧにおける高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪのそれぞれの機能は、上記のコントロールゲート膜ＣＧにおける高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪと同様である。このようにして、メモリゲート絶縁膜ＭＩとメモリゲート膜ＭＧとが積層されたメモリゲート（第２のゲート）が形成されている。
【００２８】
メモリゲート絶縁膜ＭＩは、通常のＭＯＮＯＳ型メモリセルと同様に、（第１の）シリコン酸化膜Ｏ１（ＳｉＯ2など）と、シリコン窒化膜ＮＦ（ＳｉＮなど）と、（第２の）シリコン酸化膜Ｏ２（ＳｉＯ2など）との３層がこの順に積層された構成を有している。このうちの特にシリコン窒化膜ＮＦへの電子の注入によりメモリセルＦＭＳのデータの書き込みがなされ、シリコン窒化膜ＮＦへの正孔の注入によりメモリセルＦＭＳのデータの消去がなされる。データの書き込みの際にはメモリセルＦＭＳの閾値電圧が上昇し、データの消去の際にはメモリセルＦＭＳの閾値電圧が低下する。
【００２９】
このようにメモリゲート絶縁膜ＭＩは、データを書き込んだり消去したりするための電荷である電子や正孔を蓄積する電荷蓄積膜を含んでおり、ここではシリコン窒化膜ＮＦが電荷蓄積膜に該当する。シリコン窒化膜ＮＦを含むメモリゲート絶縁膜ＭＩは、ＭＯＮＯＳ型メモリセルＦＭＳの通常の機能を発揮するために必須の構成要素である。
【００３０】
以上のようにメモリセルＦＭＳは、コントロールゲート膜ＣＧとメモリゲート膜ＭＧとの２つのゲート電極を有しており、これらにより書き込み／消去のフラッシュ動作と読み込み動作との２つの動作を別個に行なうことが可能となっている。コントロールゲート膜ＣＧとメモリゲート膜ＭＧとは、上記のドレイン領域ＤＲおよびソース領域ＳＲの一部の真上に重畳するように形成される。
【００３１】
図１のメモリセルＦＭＳは、コントロールゲート膜ＣＧとメモリゲート膜ＭＧとは平坦な表面（上面）を有しており、かつコントロールゲート膜ＣＧとメモリゲート膜ＭＧと同一高さ（厚み）となるように表面がいわゆるツライチとなっている。言い換えればコントロールゲートとメモリゲートとの高さが同一となっている。これは上面をＣＭＰ（Chemical Mechanical Polishing）により研磨するためであるが、開口部が確保できるのであればツライチである必要はない。またここでの平坦とは、凹凸がほとんど存在せず、かつ表面が半導体基板ＳＵＢの主表面とほぼ平行となる状態を意味する。
【００３２】
また同様に、図１のメモリゲート絶縁膜ＭＩの側面部も、コントロールゲート膜ＣＧとメモリゲート膜ＭＧと同一高さ（厚み）となるように表面がいわゆるツライチとなっており、メモリゲート絶縁膜ＭＩの延長部の端部（図１の右側の端部）は、メモリゲート膜ＭＧの端部と同一平面を有するいわゆるツライチとなっている。
【００３３】
なお図１においてはドレイン領域ＤＲとソース領域ＳＲとを単純に図示しているが、実際にはこれらの各領域ＤＲ，ＳＲには通常のドレイン領域ＤＲ（ソース領域ＳＲ）に加え、これよりもｎ型またはｐ型の不純物の濃度が低いＬＤＤ（Light Doped Drain）と呼ばれる領域を有していてもよいし、いわゆるＥｘｔｅｎｓｉｏｎやＨａｌｏと呼ばれる不純物の拡散領域を含んでいてもよい。
【００３４】
またメモリセルＦＭＳは、コントロールゲート膜ＣＧおよびメモリゲート膜ＭＧの側面を覆うように側壁絶縁膜ＳＷを有している。側壁絶縁膜ＳＷは、たとえばシリコン酸化膜とシリコン窒化膜との積層構造によりなることが好ましいが、ここではそのような積層構造の図示が省略されている。
【００３５】
図２を参照して、半導体基板ＳＵＢの主表面にはメモリセルＦＭＳのほかに、たとえばＭＯＳ型トランジスタなどのトランジスタＴＲを有している。このトランジスタＴＲはメモリセルＦＭＳの周辺回路として、メモリセルＦＭＳと間隔をあけて形成されたいわゆる周辺トランジスタである。
【００３６】
トランジスタＴＲにおいては、通常のＭＯＳ型トランジスタと同様に、半導体基板ＳＵＢ内の主表面に互いに間隔をあけて（後述する第３のゲートを挟むように）形成されたドレイン領域ＤＲおよびソース領域ＳＲを有している。また半導体基板ＳＵＢの主表面上にはゲート絶縁膜ＧＩ（第３の絶縁膜）と、ゲート絶縁膜ＧＩの上面に接するゲート膜ＧＥ（第３の金属含有膜）とが形成されている。ここではゲート膜ＧＥとは電圧が印加される金属含有膜ＭＴ３としての金属膜ＭＬおよび多結晶シリコン膜ＰＬＹに加え、高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪを含むものとする。このようにして、ゲート絶縁膜ＧＩとゲート膜ＧＥとが積層されたゲート（第３のゲート）が形成されている。
【００３７】
すなわちゲート膜ＧＥは、コントロールゲート膜ＣＧなどと同様に、高誘電率絶縁膜ＨＫと、調整膜ＷＡＪと、金属膜ＭＬと、多結晶シリコン膜ＰＬＹとがこの順に積層された構成を有している。ゲート膜ＧＥにおける高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪのそれぞれの機能は、上記のコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧにおける高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪと同様である。
【００３８】
また図２のトランジスタＴＲは、ゲート膜ＧＥが平坦な表面（上面）を有しており、かつゲート膜ＧＥがコントロールゲート膜ＣＧとメモリゲート膜ＭＧと同一高さ（厚み）となるように表面がいわゆるツライチとなっている。言い換えればコントロールゲートとメモリゲートとゲートとの高さがすべて同一となっている。
【００３９】
図２においてメモリセルＦＭＳとトランジスタＴＲとの間で共通の構成要素については同一の参照符号を付しているが、これらは同様の構成であり、同一の層として形成されている。
【００４０】
図１においては省略されているが、実際には図２に示すように、メモリセルＦＭＳとトランジスタＴＲとが形成される領域においては、各ゲート電極を取り囲むように層間絶縁層ＩＩが形成されている。この層間絶縁層ＩＩはたとえばシリコン酸化膜により形成されている。
【００４１】
さらに、図２においてはメモリセルＦＭＳおよびトランジスタＴＲの双方のドレイン領域ＤＲおよびソース領域ＳＲの上面に、シリサイド膜ＳＣが形成されている。シリサイド膜ＳＣは、ドレイン領域ＤＲなどを構成するシリコンの原子が、その上に形成されたコバルトやニッケルなどの原子と反応することにより、ドレイン領域ＤＲおよびソース領域ＳＲの最上面近傍において形成される薄膜である。
【００４２】
なおトランジスタＴＲおよびメモリセルＦＭＳは半導体基板ＳＵＢに複数形成され、隣り合う１対のトランジスタＴＲ（メモリセルＦＭＳ）の間には通常、それらを電気的に分離するための分離絶縁膜が形成されるが、ここではその図示が省略されている。
【００４３】
ここで、後述するように図１および図２におけるコントロールゲート膜ＣＧ、メモリゲート膜ＭＧなどを構成する高誘電率絶縁膜ＨＫや金属膜ＭＬなどは、ダミーとしてのゲート電極が除去された開口部を埋め込むように形成される。このとき、スパッタ法などでコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧを成膜すれば、図１および図２のように形成される。しかしながら、有機原料ガスを用いたＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法などのＣＶＤ法を用いてコントロール膜ＣＧおよびメモリゲート膜ＭＧを成膜すれば、図３に示すように開口部の底面および側面を覆うように、カップ状の断面形状を有するように形成される。以降においては、図１および図２のコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧを用いて説明するが、コントロールゲート膜ＣＧおよびメモリゲート膜ＭＧは、図３のような形状となっていてもよい。
【００４４】
次に、図４〜図１２を参照しながら、上記の一実施の形態の半導体装置の製造方法について説明する。
【００４５】
まずたとえばシリコンの単結晶からなる半導体基板ＳＵＢ（図１〜図３参照）が準備される。図４を参照して、当該半導体基板ＳＵＢの主表面に、たとえば通常のＬＯＣＯＳ（LOCal Oxidation of Silicon）法またはＳＴＩ（Shallow Trench Isolation）法により、互いに間隔をあけて複数の素子分離絶縁膜が形成される（図４中の「分離形成」に相当）。また半導体基板ＳＵＢ内の主表面には、互いに隣接する素子分離絶縁膜に挟まれた領域に、必要に応じて不純物が拡散されたWell領域が形成される（図４中の「Well形成」に相当）。これらについては図示が省略される。
【００４６】
さらに図４および図５を参照して、半導体基板ＳＵＢの主表面の、メモリセルが形成されるメモリセル形成領域に、コントロールゲート絶縁膜ＣＩ（第１の絶縁膜）と、周辺トランジスタが形成される周辺トランジスタ形成領域におけるゲート絶縁膜ＧＩ（第３の絶縁膜）とが同時に形成される（図４中の「ゲート酸化」に相当）。これらはたとえば通常の熱酸化法により形成されたシリコン酸化膜であり、通常の写真製版およびエッチングにより所望のパターンに形成される。
【００４７】
引き続き図４および図５を参照して、コントロールゲート絶縁膜ＣＩの上面に接する第１のダミー電極ＰＥ１と、ゲート絶縁膜ＧＩの上面に接する第３のダミー電極ＰＥ３とが同時に形成される（図４中の「ダミー周辺・ＣＧ  ｐｏｌｙゲート形成」に相当）。これらのダミー電極ＰＥ１、ＰＥ３はたとえばＣＶＤ（Chemical Vapor Deposition）法による多結晶シリコンの薄膜により形成されている。このようにして、コントロールゲート絶縁膜ＣＩと第１のダミー電極ＰＥ１とが積層された第１の積層構造と、ゲート絶縁膜ＧＩと第３のダミー電極ＰＥ３とが積層された第３の積層構造とが形成される。第１のダミー電極ＰＥ１はメモリセルを形成するためのダミーのコントロールゲートであり、第３のダミー電極ＰＥ３は周辺トランジスタを形成するためのダミーのゲートである。
【００４８】
ここで第１のダミー電極ＰＥ１を含む第１の積層構造は、第３のダミー電極ＰＥ３を含む第３の積層構造に比べてその高さが図５のｈだけ高くなるように形成される。ここで高さとは、半導体基板ＳＵＢの主表面に対する、図の上下方向の距離を意味する。
【００４９】
具体的にはまず第１のダミー電極ＰＥ１と第３のダミー電極ＰＥ３とが同時に成膜されることにより、同じ厚みになるように形成された後、第１のダミー電極ＰＥ１を覆うフォトレジストが形成された状態で、第３のダミー電極ＰＥ３がエッチングにより除去される。このようにすれば、第１のダミー電極ＰＥ１より第３のダミー電極ＰＥ３を厚くすることができる。
【００５０】
第１のダミー電極ＰＥ１と第３のダミー電極ＰＥ３との厚みが異なるように形成される点を除き、以上の各工程は周辺トランジスタの形成領域およびメモリセルの形成領域の双方に共通である。
【００５１】
図４および図６を参照して、メモリセルの形成領域において、半導体基板ＳＵＢの主表面にメモリゲート絶縁膜ＭＩが形成される（図４中の「ＯＮＯ形成」に相当）。メモリゲート絶縁膜ＭＩは、第１の積層構造の側面に接するとともに、そこから半導体基板ＳＵＢの主表面上にまで延びる延長部を有するように形成される。メモリゲート絶縁膜ＭＩとして具体的には、シリコン酸化膜Ｏ１と、シリコン窒化膜ＮＦと、シリコン酸化膜Ｏ２との３層がこの順に積層される。これらの絶縁膜Ｏ１，ＮＦ，Ｏ２が、たとえば通常のＣＶＤ法により形成される。
【００５２】
このとき、第１の積層構造の側面および上面を覆うように、半導体基板ＳＵＢの主表面上に、シリコン酸化膜Ｏ１と、シリコン窒化膜ＮＦと、シリコン酸化膜Ｏ２との３層がこの順に積層される。
【００５３】
次に、メモリゲート絶縁膜の延長部の上面を含めてメモリゲート絶縁膜ＭＩに接する第２のダミー電極ＰＥ２が形成される（図４中の「ＭＧ形成」に相当）。第２のダミー電極ＰＥ２はたとえばＣＶＤ法により形成された多結晶シリコンの薄膜である。具体的には、図６の第１の積層構造の上面、ならびにメモリゲート絶縁膜ＭＩの側面部および延長部の上面を覆うように、多結晶シリコンの薄膜が形成された後、異方性エッチングにより、多結晶シリコンおよびメモリゲート絶縁膜ＭＩがエッチバックされる。その結果、図６に示すように、多結晶シリコンからなるダミー電極ＰＥ２およびメモリゲート絶縁膜ＭＩが第１の積層構造の側壁として形成される。その後通常の写真製版およびエッチングにより不要な部分が除去されることにより、図６の構造が形成される。このようにして、メモリゲート絶縁膜ＭＩと第２のダミー電極ＰＥ２とが積層された第２の積層構造が形成される。第２のダミー電極ＰＥ２はメモリセルを形成するためのダミーのメモリゲート膜である。
【００５４】
ここで第２のダミー電極ＰＥ２を含む第２の積層構造は、第３のダミー電極ＰＥ３を含む第３の積層構造に比べてその高さが高くなるように形成される。第１のダミー電極ＰＥ１が第３のダミー電極ＰＥ３に比べてその高さが高くなるように形成されるため、第２のダミー電極ＰＥ２を含む第２の積層構造についても第１の積層構造と同様に、第３の積層構造よりも高くなるように形成される。
【００５５】
ただし第２のダミー電極ＰＥ２はその上面が平坦ではなく図６に示すようにやや右肩下がりの形状を有するように形成される。このため第２のダミー電極ＰＥ２は少なくとも最大の高さを有する（シリコン酸化膜Ｏ２などと接する）領域の高さが第１の積層構造よりも高く形成され、最小の高さを有する（右肩下がりになり最も高さが低い）領域についても第３の積層構造よりも高くなるように形成されることがより好ましい。
【００５６】
以上の各工程はメモリセルの形成領域のみに対して行なわれるが、これ以降の各工程は周辺トランジスタの形成領域およびメモリセルの形成領域の双方に共通である。
【００５７】
図４および図７を参照して、周辺トランジスタの形成領域およびメモリセルの形成領域において、第１、第２および第３の積層構造の側面を覆うように側壁絶縁膜ＳＷが形成される（図４中の「周辺・メモリセルＳＷ形成」に相当）。側壁絶縁膜ＳＷは、第１、第２および第３の積層構造の上面および側面を覆うように絶縁膜が形成された後、異方性ドライエッチングにより絶縁膜がエッチバックされることにより、形成される。側壁絶縁膜は、シリコン酸化膜またはシリコン窒化膜のいずれか１層のみから形成されてもよいが、シリコン酸化膜とシリコン窒化膜との積層構造から形成されてもよい。
【００５８】
図４および図７を参照して、第１および第２の積層構造および側壁絶縁膜ＳＷによる構造体を用いた自己整合技術により、半導体基板ＳＵＢの主表面から不純物をイオン注入することにより、メモリセル形成領域における半導体基板ＳＵＢの主表面にメモリセルのソース領域ＳＲおよびドレイン領域ＤＲが形成される（図４中の「Ｓ／Ｄ形成」に相当）。同様に、第３の積層構造および側壁絶縁膜ＳＷによる構造体を用いた自己整合技術により、周辺トランジスタ形成領域における半導体基板ＳＵＢの主表面に周辺トランジスタのソース領域ＳＲおよびドレイン領域ＤＲが形成される。
【００５９】
その後、ドレイン領域ＤＲおよびソース領域ＳＲが形成された領域の結晶状態を修復するために、たとえばいわゆるＲＴＡ（Rapid Thermal Anneal）により、半導体基板ＳＵＢの熱処理がなされる。
【００６０】
ところで図７においては側壁絶縁膜ＳＷより内側の第１のダミー電極ＰＥ１および第３のダミー電極ＰＥ３の真下の領域の一部にまで広がるようにドレイン領域ＤＲおよびソース領域ＳＲが形成される。このようにするためには、たとえば第１〜第３の積層構造の形成後、側壁絶縁膜ＳＷの形成前に一度、第１〜第３の積層構造を用いた自己整合技術により、半導体基板ＳＵＢの主表面から不純物をイオン注入することにより、上記のドレイン領域ＤＲおよびソース領域ＳＲよりも不純物濃度の低いいわゆるＬＤＤ領域が形成されることが好ましい。すなわちこの場合は、第１〜第３の積層構造の形成後、ＬＤＤ領域が形成され、その後側壁絶縁膜ＳＷが形成される。さらにその後、ドレイン領域ＤＲおよびソース領域ＳＲが形成される。
【００６１】
図４および図８を参照して、第１のダミー電極ＰＥ１、第２のダミー電極ＰＥ２、第３のダミー電極ＰＥ３、ドレイン領域ＤＲおよびソース領域ＳＲの上面にシリサイド膜ＳＣが形成される（図４中の「シリサイド」に相当）。具体的には、第１、第２、第３のダミー電極ＰＥ１，ＰＥ２，ＰＥ３の上面を覆うように、半導体基板ＳＵＢの主表面上にたとえばコバルトまたはニッケルの金属膜が、たとえばスパッタリング法などの一般的な金属薄膜形成方法により形成される。
【００６２】
次に、図示されないがこの状態で半導体基板ＳＵＢが熱処理される。具体的には、たとえば半導体基板ＳＵＢが、たとえばニッケルの場合５００℃以上６００℃以下の温度で２０秒以上３分以下の時間加熱される。するとドレイン領域ＤＲおよびソース領域ＳＲを構成するシリコンの原子と、その上に形成されたコバルトの原子とが反応してシリサイド膜ＳＣが形成される。ただしコバルトの場合は７００℃以上８００℃以下の温度で加熱される。ダミー電極ＰＥ１〜ＰＥ３とその上に形成されたコバルトやニッケルの原子とも同様に反応してシリサイド膜ＳＣが形成される。
【００６３】
図４および図９を参照して、第１のダミー電極ＰＥ１、第２のダミー電極ＰＥ２、第３のダミー電極ＰＥ３を含む第１〜第３の積層構造の上面などを覆うように、半導体基板ＳＵＢの主表面に層間絶縁層ＩＩが形成される（図４中の「層間絶縁層形成」）。層間絶縁層ＩＩは、たとえばシリコン酸化膜であり、たとえばＣＶＤ法により形成される。
【００６４】
図４および図１０を参照して、層間絶縁層ＩＩに覆われた第１のダミー電極ＰＥ１、第２のダミー電極ＰＥ２の上面が露出するように、層間絶縁層ＩＩの一部を含む第１および第２の積層構造の上面が研磨される（図４中の「ＣＭＰ工程１」に相当）。このとき第１のダミー電極ＰＥ１および第２のダミー電極ＰＥ２は、その上面が露出し、かつその上面に開口部を形成するように一部が研磨される。この開口部は、第１のダミー電極ＰＥ１および第２のダミー電極ＰＥ２の、半導体基板ＳＵＢの主表面に沿う方向に関する幅に比べて小さすぎないように、後の工程において当該開口部から第１のダミー電極ＰＥ１および第２のダミー電極ＰＥ２を抜き取り除去することが可能な程度に十分に広いことが好ましい。
【００６５】
このとき、第１および第２のダミー電極ＰＥ１，ＰＥ２に加えて第３のダミー電極ＰＥ３の上面が露出するように、層間絶縁層ＩＩの一部を含む第３の積層構造の上面が研磨される。第３の積層構造の上面は、第１および第２の積層構造の上面と同時に研磨される。すなわち、ここでは第３の積層構造は第１および第２の積層構造よりもその高さが低くなるように形成されているため、第１および第２の積層構造（ダミー電極ＰＥ１，ＰＥ２）の上面が露出した後も引き続き、第３のダミー電極ＰＥ３の上面が露出するまで、研磨が続けられる。
【００６６】
ここでの研磨は、たとえば通常のＣＭＰによりなされることが好ましい。また研磨の後には層間絶縁層ＩＩの上面およびダミー電極ＰＥ１，ＰＥ２，ＰＥ３の上面が平坦になるように処理がなされる。
【００６７】
図４および図１１を参照して、第１のダミー電極ＰＥ１および第２のダミー電極ＰＥ２が、通常の写真製版およびエッチングにより除去される（図４の「周辺、ＣＧ、ＭＧゲートｐｏｌｙ除去」に相当）。この処理により、第１のダミー電極ＰＥ１が形成されていた領域には第１の開口部ＣＶ１が、第２のダミー電極ＰＥ２が形成されていた領域には第２の開口部ＣＶ２が、それぞれ形成される。
【００６８】
このとき、第１および第２のダミー電極ＰＥ１，ＰＥ２に加えて第３のダミー電極ＰＥ３が、第１および第２のダミー電極ＰＥ１，ＰＥ２と同時に除去され、第３のダミー電極ＰＥ３が形成されていた領域には第３の開口部ＣＶ３が形成される。
【００６９】
図４および図１２を参照して、メモリセルの形成領域において、第１の開口部ＣＶ１（コントロールゲート絶縁膜ＣＩの上面）に、高誘電率絶縁膜ＨＫ（誘電体膜）と、調整膜ＷＡＪとがこの順に形成され、さらにその上に、金属含有膜ＭＴ１としての金属膜ＭＬと多結晶シリコン膜ＰＬＹとがこの順に形成される。これにより、層間絶縁層ＩＩの上面と第１の開口部ＣＶ１とに金属含有積層膜が堆積（埋設）され、その結果、第１の金属含有膜（コントロールゲート膜ＣＧ）を構成する積層構造が形成される。すなわち金属含有膜ＭＴ１ならびに高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪが第１の開口部ＣＶ１に埋め込まれることにより、コントロールゲート膜ＣＧが形成される。
【００７０】
なおここでは金属膜ＭＬと多結晶シリコン膜ＰＬＹとを合わせた積層膜を「金属含有膜（ＭＴ１）」と、高誘電率絶縁膜ＨＫと調整膜ＷＡＪとを合わせた積層膜を「他の膜」と、金属含有膜と他の膜とを合わせた積層膜を「金属含有積層膜」と定義する。金属含有積層膜を構成する各膜の厚みと開口部ＣＶ１の深さとの関係により、図１２に示すように層間絶縁層ＩＩの上面には金属含有積層膜のうち多結晶シリコン膜ＰＬＹのみが堆積する態様となってもよい。
【００７１】
高誘電率絶縁膜ＨＫは、コントロールゲート絶縁膜ＣＩ（第１の絶縁膜）よりも誘電率が高い。高誘電率絶縁膜ＨＫとしては、たとえばハフニウム系の酸化膜が、ＣＶＤ法などにより形成される。調整膜ＷＡＪとしては、たとえばランタノイド系の酸化膜が、ＣＶＤ法などにより形成される。また金属膜ＭＬとしてはたとえば窒化チタンまたはタンタルチタンの薄膜が、たとえばスパッタリング法により形成される。さらに多結晶シリコン膜ＰＬＹが、たとえばＣＶＤ法により形成される。
【００７２】
上記のコントロールゲート膜ＣＧと同時に、第２の開口部ＣＶ２（メモリゲート絶縁膜ＭＩの延長部の上面）に、メモリゲート絶縁膜ＭＩの側面部に接するように、高誘電率絶縁膜ＨＫと調整膜ＷＡＪと（他の膜）が形成され、さらにその上に、金属膜ＭＬと多結晶シリコン膜ＰＬＹと（金属含有膜ＭＴ２）がこの順に形成される。これにより、金属含有積層膜としての第２の金属含有膜（メモリゲート膜ＭＧ）を構成する積層構造が形成される。すなわち金属含有膜ＭＴ２ならびに高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪが第２の開口部ＣＶ２に埋め込まれることにより、メモリゲート膜ＭＧが形成される。
【００７３】
さらにコントロール膜ＣＧ、メモリゲート膜ＭＧと同時に、第３の開口部ＣＶ３（ゲート絶縁膜ＧＩの上面）に、高誘電率絶縁膜ＨＫと、調整膜ＷＡＪと（他の膜）が形成され、さらにその上に、金属膜ＭＬと多結晶シリコン膜ＰＬＹと（金属含有膜ＭＴ３）がこの順に形成される。これにより、金属含有積層膜としての第３の金属含有膜（ゲート膜ＧＥ）を構成する積層構造が形成される。すなわち金属含有膜ＭＴ３ならびに高誘電率絶縁膜ＨＫおよび調整膜ＷＡＪが第３の開口部ＣＶ３に埋め込まれることにより、ゲート膜ＧＥが形成される。以上の工程は、図４の「Ｈｉｇｈ−Ｋ／Ｍｅｔａｌ埋め込み」に相当する。
【００７４】
この高誘電率絶縁膜ＨＫと調整膜ＷＡＪとを形成する工程は、上記のシリサイド膜ＳＣを形成するための熱処理がなされた後に行なわれる。より具体的には、高誘電率絶縁膜ＨＫと調整膜ＷＡＪとを形成する工程の後、半導体装置が完成するまでの間には、熱処理がなされないことが好ましい。なおここでの熱処理とは、ドレイン領域ＤＲやシリサイド層ＳＣなどを形成した後に（たとえば５００℃や８００℃などの）高温でなされるアニールなどの処理（高温熱処理）を指すものとする。たとえばこの後においても配線の形成のための成膜などの工程があり、当該成膜時にも半導体基板ＳＵＢの温度が上がる。このためこのような成膜工程なども厳密には熱処理に含まれ得るが、このような温度の上昇はここでは熱処理に含まないものとし、高誘電率絶縁膜ＨＫと調整膜ＷＡＪとを形成する工程の後にこのような温度の上昇がなされてもよい。
【００７５】
図４、図１２および図２を参照して、その後、「ＣＭＰ工程２」により、図１２に示す層間絶縁層ＩＩの上面に接するように形成された多結晶シリコン膜ＰＬＹが除去され、図２に示すように層間絶縁層ＩＩが露出するまで層間絶縁層ＩＩの上面が研磨される。層間絶縁層ＩＩが露出した結果、開口部ＣＶ１〜ＣＶ３に埋め込まれた多結晶シリコン膜ＰＬＹなどを含むコントロールゲート膜ＣＧ、メモリゲート膜ＭＧおよびゲート膜ＧＥの上面が露出し、これらの上面は同一の高さの平坦な面となる。以上により、コントロールゲート膜ＣＧ、メモリゲート膜ＭＧおよびゲート膜ＧＥが形成される。
【００７６】
その後、層間絶縁層ＩＩと同一の層および／またはそれより上層に各種の配線などが形成され（図４の「配線工程」に相当）、たとえば図１に示すような一実施の形態のメモリセルおよび周辺トランジスタを有する半導体装置が形成される。
【００７７】
次に、図１３〜図２１の比較例を参照しながら、一実施の形態の作用効果について説明する。
【００７８】
図１３を参照して、比較例の半導体装置のメモリセルＦＭＳは、一実施の形態の半導体装置のメモリセルＦＭＳと大筋で同様の構成を備えている。このため図１３において図１と同様の構成を有する要素については図１と同一の符号を付し、その説明を繰り返さない。
【００７９】
図１３のメモリセルＦＭＳは、コントロールゲート膜が（ダミー電極ＰＥ１と同様に）多結晶シリコン膜ＰＥ１１により形成されており、メモリゲート膜が（ダミー電極ＰＥ２と同様に）多結晶シリコン膜ＰＥ１２により形成されている点において、図１に示す一実施の形態のメモリセルＦＭＳと異なっている。多結晶シリコン膜ＰＥ１１，ＰＥ１２の上面にはシリサイド膜ＳＣが形成される。
【００８０】
図１４を参照して、比較例の半導体装置の製造方法は、図４の一実施の形態の製造方法の「ダミー周辺・ＣＧ  ｐｏｌｙゲート形成」において形成される多結晶シリコンのダミー電極ＰＥ３は一実施の形態と同様にダミーとして形成されるため除去されるが、多結晶シリコン膜ＰＥ１１は除去されることなくそのままメモリセルＦＭＳの電極として用いられる。つまり、周辺回路としてのトランジスタＴＲはダミー電極を用いるゲートラストプロセスにより形成されるが、メモリセルＦＭＳはダミー電極を用いないゲートファーストプロセスにより形成される。以下、図１４〜図１８を参照しながら、比較例の半導体装置の製造方法について説明する。
【００８１】
図１４を参照して、一実施の形態と同様に、半導体基板ＳＵＢが準備され、「分離形成」「Well形成」がなされる。次に図１４および図１５を参照して、半導体基板ＳＵＢの主表面上に、コントロールゲート絶縁膜ＣＩとゲート絶縁膜ＧＩとが同時に形成される。さらにコントロールゲート絶縁膜ＣＩの上面に接するコントロールゲート膜として機能する多結晶シリコン膜ＰＥ１１と、ゲート絶縁膜ＧＩの上面に接する第３のダミー電極ＰＥ３とが同時に形成される。なおここでは、多結晶シリコン膜ＰＥ１１と第３のダミー電極ＰＥ３とがほぼ同じ厚みとなるように形成される。以上は図１４の「ゲート酸化」「周辺・ＣＧ  ｐｏｌｙゲート形成」に相当する。
【００８２】
図１４および図１６を参照して、図６と同様にメモリゲート絶縁膜ＭＩが形成され（図１４中の「ＯＮＯ形成」に相当）、その後、メモリゲート膜として機能する多結晶シリコン膜ＰＥ１２が形成される（図１４中の「ＭＧ形成」に相当）。
【００８３】
図１４および図１７を参照して、図７と同様に側壁絶縁膜ＳＷが形成され（図１４中の「周辺・メモリセルＳＷ形成」に相当）、ドレイン領域ＤＲおよびソース領域ＳＲが形成され（図１４中の「Ｓ／Ｄ形成」に相当）、シリサイド膜ＳＣが形成される（図１４中の「シリサイド」に相当）。さらに図示されないが熱処理がなされ、図９と同様に層間絶縁層ＩＩが形成される（図１４中の「層間絶縁層形成」に相当）。
【００８４】
図１４および図１８を参照して、図１０と同様に多結晶シリコン膜ＰＥ１１，ＰＥ１２，ＰＥ３の上面が露出するまで層間絶縁層ＩＩを研磨する（図１４中の「ＣＭＰ工程１」に相当）。
【００８５】
ところが、図１８の工程においては本来、周辺トランジスタの形成領域の第３のダミー電極ＰＥ３のみ上面が露出すれば十分であるが、第３のダミー電極ＰＥ３と多結晶シリコン膜ＰＥ１１，ＰＥ１２との上面がともに研磨される。このため多結晶シリコン膜ＰＥ１１，ＰＥ１２の上面のシリサイド膜ＳＣが削り取られてしまう。多結晶シリコン膜ＰＥ１１，ＰＥ１２は多結晶シリコンで形成されるため、その上面のシリサイド膜ＳＣが存在しなければゲート抵抗が高くなってしまう。このような問題は、多結晶シリコン膜ＰＥ１１と第３のダミー電極ＰＥ３とがほぼ同じ厚みとなるように形成されるために起こり得る。
【００８６】
図１４および図１９を参照して、多結晶シリコン膜ＰＥ１１，ＰＥ１２の上面のシリサイド膜ＳＣが露出された状態で、周辺トランジスタの形成領域のみに対して第３のダミー電極ＰＥ３が除去され（図１４の「周辺ゲートｐｏｌｙ除去」に相当）、第３のダミー電極ＰＥ３が除去された領域に対して、ゲート絶縁膜ＧＩの上面に、高誘電率絶縁膜ＨＫと、調整膜ＷＡＪとが形成され、さらにその上に、金属含有膜ＭＴ３としての金属膜ＭＬと、多結晶シリコン膜ＰＬＹとがこの順に形成されることにより、ゲート膜ＧＥが形成される（図１４の「Ｈｉｇｈ−Ｋ／Ｍｅｔａｌ埋め込み」に相当）。その後は一実施の形態と同様に図１４の「配線工程」に相当する処理がなされる。
【００８７】
上記のように多結晶シリコンＰＥ１１，ＰＥ１２の上面にシリサイド膜ＳＣが存在しないために高抵抗になるという問題を解決するためには、図２０および図２１に示すように、ゲートファーストプロセスにより形成されるメモリセルの形成領域の多結晶シリコン膜ＰＥ１１，ＰＥ１２およびその上面のシリサイド膜ＳＣが研磨されることを抑制すればよい。つまり多結晶シリコン膜ＰＥ１１，ＰＥ１２が第３のダミー電極ＰＥ３よりも低く（薄く）なるように形成すればよい。このようにすれば、周辺トランジスタの形成領域の第３のダミー電極ＰＥ３のシリサイド膜ＳＣが研磨されても、メモリセルの形成領域の多結晶シリコン膜ＰＥ１１，ＰＥ１２のシリサイド膜ＳＣは研磨されないので、ゲート抵抗を低く保つことができる。
【００８８】
ところが実際にはメモリセルの多結晶シリコン膜ＰＥ１２は、側壁絶縁膜ＳＷのような右肩下がりの断面形状を有するため、これの高さを低く（薄く）形成すれば型崩れする可能性がある。また多結晶シリコン膜ＰＥ１２が薄ければ、多結晶シリコン膜ＰＥ１２にイオン注入しようとする不純物が多結晶シリコン膜ＰＥ１２を貫通するため、多結晶シリコン膜ＰＥ１２に適正な量の不純物を注入することが困難になる可能性がある。
【００８９】
図２０および図２１のようにメモリセルを周辺トランジスタよりも低く形成するのではなく、反対に周辺トランジスタを低く、メモリセルを高く（厚く）形成する方が好ましい。周辺トランジスタは素子の動作速度を高めるため微細化がすすめられており、微細化に伴いゲートの高さが低くなっている。仮に周辺トランジスタのゲートが高く形成されれば、ゲートの断面のアスペクト比が大きくなりそのバランスを確保できなくなる。このため周辺トランジスタはメモリセルよりもゲートが低く形成される方が好ましい。
【００９０】
しかしこのようにすれば、上記の図１４〜図１９の工程と同様に、メモリセルにおける多結晶シリコン膜ＰＥ１１，ＰＥ１２のシリサイド膜ＳＣが除去される問題が再び発生する。
【００９１】
すなわちメモリセルＦＭＳがゲートファーストプロセスにより形成され、周辺トランジスタＴＲがゲートラストプロセスにより形成されれば、メモリセルＦＭＳの多結晶シリコン膜ＰＥ１１，ＰＥ１２が周辺トランジスタの第３のダミー電極ＰＥ３に対してどのような厚み（高さ）の大小関係となるように形成されようとも、上記のような問題が生じ得るため、最終製品の信頼性が低下する可能性がある。
【００９２】
そもそも、メモリセルＦＭＳがゲートファーストプロセスにより形成され、周辺トランジスタＴＲがゲートラストプロセスにより形成されるという製造方法は、一部の領域にゲートラストプロセスを施すだけのために工程数を増加する必要があるため、非常に煩雑である。
【００９３】
そこで一実施の形態のように、メモリセルＦＭＳと周辺トランジスタＴＲとの双方をゲートラストプロセスにより形成することにより、周辺トランジスタＴＲがゲートラストプロセスにより形成される比較例の工程に比べて工程数を増加することなく、より信頼性の高い半導体装置を提供することができるという知見が得られた。
【００９４】
具体的には、一実施の形態のように、第１，第２のダミー電極ＰＥ１，ＰＥ２が第３のダミー電極ＰＥ３に比べて厚く形成されることが好ましい。このようにすれば、メモリセルの電極の型崩れを抑制し、かつ周辺トランジスタの微細化により周辺トランジスタを薄くすることができる。また、第２のダミー電極ＰＥ２は、第１のダミー電極ＰＥ１の側壁部に形成されているため、第２のダミー電極ＰＥ２の上面は斜めになっている。そのため、図１０に示す工程において、第２のダミー電極ＰＥ２が第３のダミー電極ＰＥ３よりも高くないと、第２のダミー電極ＰＥ２の露出部が狭くなってしまい、図１１の工程で、第２の電極を除去するのが困難になってしまう。また、図１２の工程で、開口部に金属膜を埋め込むのも困難になる。そのため、一実施の形態では、第２のダミー電極ＰＥ２が第３のダミー電極ＰＥ３よりも高くなるようにしている。
【００９５】
第１，第２のダミー電極ＰＥ１，ＰＥ２が第３のダミー電極ＰＥ３に比べて厚く形成される場合、第３のダミー電極ＰＥ３の上面が研磨されることにより第１，第２の電極の上面も研磨される。このように第１，第２のダミー電極ＰＥ１，ＰＥ２の上面が研磨されて開口部が形成されることにより、後の工程において当該開口部を通じて第１，第２のダミー電極ＰＥ１，ＰＥ２を確実に除去することができる。
【００９６】
このように、一実施の形態では、メモリセルＦＭＳのダミーのコントロールゲートである第１のダミー電極ＰＥ１と、ダミーのメモリゲートである第２のダミー電極ＰＥ２とが、周辺トランジスタＴＲのダミーのゲートである第３のダミー電極ＰＥ３よりも高く形成される。このため、ＣＭＰによる平坦化工程後に、ダミーのコントロールゲートとダミーのメモリゲートとダミーのゲートとを確実に除去し、その除去後の開口部に金属膜を埋め込むことができる。そして、メモリセルＦＭＳと周辺トランジスタＴＲとをともに容易にゲートラストプロセスで形成することができる。
【００９７】
この結果、図１４〜図１９に示す工程のように周辺トランジスタはゲートラストプロセスとしメモリセルはゲートファーストプロセスとする作り分けをする必要がなくなり、プロセス工程数を大幅に削減することが可能となる。その結果、工程数が削減したことにより特性ばらつきの影響も小さくなり、半導体装置としての信頼性が向上する。
【００９８】
なお、第１，第２のダミー電極ＰＥ１，ＰＥ２が第３のダミー電極ＰＥ３に比べて厚く形成されることは、第１，第２のダミー電極ＰＥ１，ＰＥ２は後工程において除去される電極であるためまったく問題はない。第１，第２のダミー電極ＰＥ１，ＰＥ２が第３のダミー電極ＰＥ３に比べて厚く形成されることにより、メモリセルの側壁絶縁膜ＳＷおよびメモリゲート絶縁膜ＭＩの高さ（厚み）が最終的に周辺トランジスタとほぼ等しい高さ（厚み）を有するものとすることができる。
【００９９】
次に一実施の形態においては、いったん形成された多結晶シリコンからなるダミー電極ＰＥ１〜ＰＥ３が除去され、その後にコントロールゲート膜ＣＧ、メモリゲート膜ＭＧおよびゲート膜ＧＥが形成される。これらは金属含有膜ＭＴ１〜ＭＴ３を含むために、多結晶シリコンのダミー電極ＰＥ１〜ＰＥ３よりも抵抗が小さくなる。このため、周辺トランジスタおよびメモリセルの微細化に伴う抵抗の増加を抑制することができる。金属含有膜ＭＴ１〜ＭＴ３は多結晶シリコン膜ＰＬＹを含んでいるが、金属膜ＭＬを含むことにより、十分に抵抗値を下げることができる。
【０１００】
またコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧなどが金属膜ＭＬを含むことにより、ゲート空乏化が抑制される。そのため反転ゲート容量が大きくなり短チャネル特性を改善することが可能となる。
【０１０１】
メモリゲート膜ＭＧなどが金属膜ＭＬを含むことにより、メモリゲート膜ＭＧの仕事関数の変化を通じてメモリゲート膜ＭＧからシリコン窒化膜ＮＦへの電子の注入を抑制することができ、結果的にメモリセルＦＭＳをより深く（確実に）データ消去することができる。
【０１０２】
またコントロールゲート膜ＣＧなどが高誘電率絶縁膜ＨＫを有することにより、コントロールゲート絶縁膜ＣＩなどの薄膜化が困難となっても高い容量性を維持することができる。
【０１０３】
ところが高誘電率絶縁膜ＨＫを用いた場合、メモリゲート膜ＭＧの仕事関数の制御が困難になる可能性がある。そこで仕事関数の調整膜ＷＡＪを形成することにより、メモリゲート膜ＭＧの仕事関数が調整できる。ただし調整膜ＷＡＪは熱に弱いため、たとえば調整膜ＷＡＪを含むメモリゲート膜ＭＧの形成後にソース領域ＳＲやドレイン領域ＤＲのアニールなどの熱処理がなされると、仕事関数の調整が不可になる可能性がある。
【０１０４】
そこでメモリセルＦＭＳを構成するコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧを形成する前に、ダミー電極ＰＥ１，ＰＥ２を形成し、上記の（高温）熱処理を含む通常のトランジスタのプロセスの後にダミー電極ＰＥ１，ＰＥ２を除去したうえで、調整膜ＷＡＪを含むコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧが形成される、いわゆるゲートラストプロセスがなされる。このようにすれば、調整膜ＷＡＪが熱による悪影響を被ることが抑制され、仕事関数の調整がより容易になされる。その結果、メモリゲート膜ＭＧのデータの消去などをより確実に（より深く）行なうことができる。
【０１０５】
コントロールゲート膜ＣＧおよびメモリゲート膜ＭＧはダミー電極ＰＥ１，ＰＥ２に比べて低抵抗であるため、コントロールゲート膜ＣＧおよびメモリゲート膜ＭＧの形成後はこの上面にシリサイド膜ＳＣを形成する必要がない。このためコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧの形成後には上記のようにアニールなど高温の熱処理の必要がなくなり、上記の効果を奏することができる。さらにコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧの上面にシリサイド膜ＳＣが形成されないため、これらの電極上のシリサイド膜ＳＣ同士が接触することに起因する両者の短絡を抑制することもできる。
【０１０６】
なお上記のように、図１０のＣＭＰ工程１においてダミー電極ＰＥ１，ＰＥ２などの上面が完全に露出するように研磨がなされることが好ましい。このようにすれば、図１１の工程においてダミー電極ＰＥ１，ＰＥ２などを確実に除去することができる。
【０１０７】
さらに周辺トランジスタのゲート膜ＧＥについてもメモリセルのコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧと同様の構成を有することにより、周辺トランジスタＴＲをより高容量化、低抵抗化することができる。また周辺トランジスタのゲート膜ＧＥとメモリセルのコントロールゲート膜ＣＧおよびメモリゲート膜ＭＧとを同時に形成することができるので、工程数の増加を抑制することができる。
【０１０８】
（実施の形態２）
図２２を参照して、本実施の形態の半導体装置は、図２に示す実施の形態１の半導体装置と大筋で同様の構成を備えている。しかし本実施の形態においては、金属含有膜ＭＴ１〜ＭＴ３が多結晶シリコンＰＬＹを含まず金属膜ＭＬのみになっている点で、実施の形態１と相違する。金属膜ＭＬはたとえば窒化チタンの薄膜である。
【０１０９】
本実施の形態の金属含有膜ＭＴ１〜ＭＴ３は、実施の形態１の金属含有膜ＭＴ１〜ＭＴ３とほぼ同じ厚みを有する。本実施の形態の金属膜ＭＬの膜厚は、実施の形態１の金属膜ＭＬと多結晶シリコン膜ＰＬＹとの厚みの和にほぼ等しい。
【０１１０】
本実施の形態は上記の点においてのみ実施の形態１と異なっており、他の点においては実施の形態１と同様であるため、実施の形態１と同一の構成要素については図２２においても実施の形態１と同一の符号を付し、その説明を繰り返さない。このことは以降の各実施の形態においても同様である。
【０１１１】
実施の形態１においては、金属含有膜ＭＴ１〜ＭＴ３を形成するために金属膜ＭＬと多結晶シリコン膜ＰＬＹとの２層を形成する必要があるが、本実施の形態においては金属膜ＭＬの１層のみを形成すればよい。このためプロセスがより簡略化される。
【０１１２】
また多結晶シリコン膜ＰＬＹの代わりに金属である窒化チタンの薄膜が配置されることにより、金属含有膜ＭＴ１〜ＭＴ３全体の抵抗を減少させることができる。
【０１１３】
（実施の形態３）
図２３を参照して、本実施の形態においては、メモリゲート絶縁膜ＭＩを構成するシリコン窒化膜ＮＦの延長部において、その端部がシリコン酸化膜Ｏ１，Ｏ２の延長部の端部よりも内側に形成されている。その結果、シリコン窒化膜ＮＦの延長部の端部はメモリゲート膜ＭＧの端部（図２３の右側の側面）よりも内側に形成されている。なおここで内側とは図２３の左側（コントロールゲート膜ＣＧの配置される側）である。
【０１１４】
シリコン窒化膜ＮＦは、下記のようにオーバーエッチングされることにより、その端部がメモリゲート膜ＭＧの端部よりも内側に形成され、その後の側壁絶縁膜ＳＷが形成される際に、当該絶縁膜によりシリコン窒化膜ＮＦの端部の外側が埋め込まれる。ただし他の実施の形態と同様に、メモリゲート絶縁膜ＭＩのシリコン酸化膜Ｏ１，Ｏ２の端部は、メモリゲート膜ＭＧの端部と同一平面を有する（ツライチとなる）ように形成されている。
【０１１５】
図２３の構成は、以下に述べる方法により形成される。
図６と同様にメモリセルの形成領域にメモリゲート絶縁膜ＭＩと第２のダミー電極ＰＥ２とが形成された後、半導体基板ＳＵＢの主表面の、ソース領域ＳＲよりも内側（図２３における左側）に高濃度注入ソースＭＳが形成される。この高濃度注入ソースＭＳはソース領域ＳＲなどと同様にイオン注入により形成される。高濃度注入ソースＭＳにおける不純物濃度は、ソース領域ＳＲと位置的に連続するように形成される。
【０１１６】
当該メモリセルがホットホール消去型である場合には、高濃度注入ソースＭＳは、高濃度注入による急峻なプロファイルが必要なためＬＤＤとしないことが好ましい。しかし当該メモリセルがトンネル消去型である場合には、高濃度注入ソースＭＳは高濃度である必要はなく、通常のＭＩＳトランジスタと同様に短チャネル特性が良くなるように低濃度化してもよい。
【０１１７】
高濃度注入ソースＭＳの形成後、メモリゲート絶縁膜ＭＩのシリコン窒化膜ＮＦのみが、選択的に延長部の端部からオーバーエッチングされる。この処理により、メモリゲート絶縁膜ＭＩの中でもシリコン窒化膜ＮＦのみ、その端部がメモリゲート膜ＭＧの端部よりも内側に形成される。
【０１１８】
本実施の形態の構成は、以上の構成を有するために、メモリセルＦＭＳのデータの消去の効率を高めることができる。このことについて以下に説明する。
【０１１９】
高濃度注入ソースＭＳは、シリコン窒化膜ＮＦに正孔を注入してメモリセルＦＭＳのデータを消去する際に、高濃度注入ソースＭＳの端部の近傍における半導体基板ＳＵＢのシリコンに正孔を形成させ、当該正孔を電界により加速させてシリコン窒化膜ＮＦ中に注入させるために配置される。
【０１２０】
しかしながら、シリコン窒化膜ＮＦが配置されていれば、当該領域においては正孔を加速させる電界が弱くなるために、高濃度注入ソースＭＳの真上のシリコン窒化膜ＮＦには正孔が注入されにくくなる。その結果、データの消去が遅くなる可能性がある。
【０１２１】
具体的には、仮に高濃度注入ソースＭＳの真上にメモリゲート膜ＭＧがオーバーラップすれば、高濃度注入ソースＭＳの真上にあるシリコン窒化膜ＮＦには通常は正孔は注入されない。特にいわゆるＥｘｔｅｎｓｉｏｎと呼ばれる不純物の拡散領域が形成された場合にはそのようになる。この場合にはメモリゲート膜ＭＧと高濃度注入ソースＭＳとの間の電界強度は変化せず、データの消去は通常通りになされる。しかしながら仮に高濃度注入ソースＭＳの真上のシリコン窒化膜ＮＦに正孔が注入されれば、注入された正孔はオーバーラップされたメモリゲート膜ＭＧにまで移動できる。そのようになれば、メモリゲート膜ＭＧと高濃度注入ソースＭＳとの間の電界強度が弱くなり、データの消去が遅くなる。
【０１２２】
そこで図２３のように、高濃度注入ソースＭＳの真上にはシリコン窒化膜ＮＦが配置されない態様とすることにより、正孔を加速させる電界が弱くなることが抑制され、より高効率に正孔がシリコン窒化膜ＮＦ中に注入される。したがってメモリセルＦＭＳのデータの消去の効率をより高めることができる。
【０１２３】
（実施の形態４）
図２４を参照して、本実施の形態、および以上に述べた各実施の形態のメモリセルＦＭＳおよび周辺トランジスタＴＲは、たとえばシリコンの単結晶により形成された半導体ウェハＷＦＲに形成されている。具体的には、半導体ウェハＷＦＲの主表面には互いに間隔をあけて複数のチップ領域ＣＲ（素子形成領域）が行列状に配置されている。このチップ領域ＣＲに、上記のメモリセルＦＭＳおよび周辺トランジスタＴＲなどの半導体素子が形成される。なお上記の半導体基板ＳＵＢとは半導体ウェハＷＦＲの土台としての基板を意味し、実質的に半導体ウェハＷＦＲと半導体基板ＳＵＢとは同義である。
【０１２４】
隣り合う１対のチップ領域ＣＲに挟まれた領域、言いかえればチップ領域ＣＲの周囲に形成された領域はダイシング領域ＤＬＲであり、ダイシング領域ＤＬＲにおいて１枚の半導体ウェハＷＦＲがチップ領域ＣＲごとに分割された半導体チップとして形成される。
【０１２５】
図２５を参照して、ダイシング領域ＤＬＲは半導体ウェハＷＦＲが切断される領域であるため、ここにはメモリセルＦＭＳなどを形成するための位置合わせ用マークなどが形成される。ただしこのダイシング領域ＤＬＲには、少なくともその一部に、構造体形成領域ＦＭＲが形成されており、構造体形成領域ＦＭＲには複数の構造体ＦＦＭＳが形成されている。
【０１２６】
図２６を参照して、ダイシング領域ＤＬＲの構造体ＦＦＭＳは、ダミーとして形成されるものであるため、たとえば多結晶シリコンの薄膜により形成されるなど、メモリセルＦＭＳおよびトランジスタＴＲの電極とは異なる構成や材質であってもよい。
【０１２７】
図２７を参照して、ダイシング領域ＤＬＲの構造体ＦＦＭＳは、図５に示す第１の積層構造を形成する工程、または図６に示す第２の積層構造を形成する工程と同時に、ダイシング領域に対して形成されることが好ましい。上記のとおり構造体ＦＦＭＳの構成や材質は第１および第２の積層構造の電極などとは異なっていてもよい。
【０１２８】
構造体ＦＦＭＳは、第１または第２の積層構造の厚み（高さ）とほぼ同じ厚みとなるように形成されることが好ましい。なお第２の積層構造を構成する第２のダミー電極ＰＥ２は、エッチバックされることによりその断面形状が右肩下がりになるためその厚み（高さ）が一定にならない。ここでは第２の積層構造の厚み（高さ）とはその最大の厚みであり、第１の積層構造の上面と同一平面をなす上面部（ツライチとなった部分）の厚みを意味するものとする。
【０１２９】
上記の各実施の形態において形成される第１のダミー電極ＰＥ１と第２のダミー電極ＰＥ２とほぼ同じ高さの構造体ＦＦＭＳが形成されれば、たとえば図１０に示す工程のようにダミー電極ＰＥ１，ＰＥ２の上面が研磨されるＣＭＰがなされる場合に、構造体ＦＦＭＳがＣＭＰの際に半導体基板ＳＵＢ側に加わる力を支えることができる。このため、たとえばダミー電極ＰＥ１，ＰＥ２とダミー電極ＰＥ３との厚みが異なる場合においても、半導体基板ＳＵＢの位置に対するＣＭＰの加工量のばらつきなどを低減し、より均一にＣＭＰの研磨がなされる。
【０１３０】
構造体ＦＦＭＳの支持の下でダミー電極ＰＥ１〜ＰＥ３がＣＭＰにより、構造体ＦＦＭＳと高さが同一となるように研磨されれば、図２６に示すように、その後形成されるコントロールゲート膜ＣＧ、メモリゲート膜ＭＧおよびゲート膜ＧＥと、構造体ＦＦＭＳとの高さがほぼ同一となるようにすることができる。
【０１３１】
上記のＣＭＰは、ゲートラストプロセスを行なう際にメモリセルＦＭＳおよびトランジスタＴＲのダミー電極ＰＥ１，ＰＥ２などを効果的に除去するために極めて重要な工程であり、ＣＭＰの加工量にばらつきが生じれば、最終的に形成されるメモリセルＦＭＳなどの電極の形状に異常を来たす可能性がある。しかしながら上記のようにダイシング領域ＤＬＲにダミーの構造体ＦＦＭＳを形成することにより、ＣＭＰの加工精度を高めることができるため、最終的に形成されるメモリセルＦＭＳなどの信頼性を高めることができる。
【０１３２】
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）半導体装置は、半導体基板の主表面に形成されるメモリセルと周辺トランジスタとを備える半導体装置である。上記メモリセルは、主表面に形成される第１の絶縁膜と、第１の絶縁膜の上面に接する第１の金属含有膜とが積層された第１のゲートを含む。上記メモリセルは、主表面に形成される、第１のゲートの側面に接するとともに半導体基板の主表面上にまで延びる延長部を有するように形成された第２の絶縁膜と、第２の絶縁膜の延長部の上面を含めて第２の絶縁膜に接する第２の金属含有膜とが積層された第２のゲートを含む。上記周辺トランジスタは、主表面に形成される第３の絶縁膜と、第３の絶縁膜の上面に接する第３の金属含有膜とが積層された第３のゲートを含む。上記第１、第２および第３の金属含有膜の上面は平坦な面である。
【０１３３】
（２）（１）の半導体装置において、上記第１、第２および第３のゲートの高さが同一である。
【０１３４】
（３）（１）の半導体装置において、上記第２の絶縁膜には電荷を蓄積する電荷蓄積膜を含む。
【０１３５】
（４）（１）の半導体装置において、上記電荷蓄積膜はシリコン窒化膜である。
（５）（１）の半導体装置において、上記第２の絶縁膜は、第１のシリコン酸化膜と、シリコン窒化膜と、第２のシリコン酸化膜とがこの順に積層された構成を有する。
【０１３６】
（６）（４）または（５）の半導体装置において、上記シリコン窒化膜の端部は、第２の金属含有膜の端部よりも内側に配置される。
【０１３７】
（７）（１）の半導体装置において、上記メモリセルは、主表面に形成され、第１および第２のゲートを挟むように配置されるドレイン領域およびソース領域を有する。上記ドレイン領域およびソース領域にはシリサイドが形成されている。
【０１３８】
（８）（１）の半導体装置において、上記周辺トランジスタは、主表面に形成され、第３のゲートを挟むように配置されるドレイン領域およびソース領域を有する。
【０１３９】
（９）（１）の半導体装置において、上記第１、第２および第３の金属含有膜は金属含有膜（他の膜を含んでもよい）を含む。上記金属含有膜は窒化チタンの薄膜のみから構成される。
【０１４０】
（１０）（１）の半導体装置において、上記第１、第２および第３の金属含有膜は金属含有膜（他の膜を含んでもよい）を含む。上記金属含有膜は、窒化チタンの薄膜と、多結晶シリコンの薄膜とがこの順に積層された構成を有する。
【０１４１】
（１１）（９）または（１０）の半導体装置において、上記第１、第２および第３の金属含有膜は、第１、第２および第３の絶縁膜より誘電率が高い誘電体膜と、高誘電率絶縁膜の仕事関数を調整する調整膜と、金属含有膜とがこの順に積層された構成を有する。
【０１４２】
（１２）（１）の半導体装置において、上記主表面には、メモリセルおよび周辺トランジスタが形成される素子形成領域と、素子形成領域の周囲に形成されるダイシング領域とを有する。上記ダイシング領域には、第１、第２および第３のゲートと同じ厚みを有する構造体が形成される工程をさらに備える。
【０１４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４４】
ＣＧ  コントロールゲート膜、ＣＩ  コントロールゲート絶縁膜、ＣＲ  チップ領域、ＣＶ１，ＣＶ２，ＣＶ３  開口部、ＤＬＲ  ダイシング領域、ＤＲ  ドレイン領域、ＦＦＭＳ  構造体、ＦＭＲ  構造体形成領域、ＦＭＳ  メモリセル、ＧＥ  ゲート膜、ＧＩ  ゲート絶縁膜、ＨＫ  高誘電率絶縁膜、ＩＩ  層間絶縁層、ＭＧ  メモリゲート膜、ＭＩ  メモリゲート絶縁膜、ＭＬ  金属膜、ＭＳ  高濃度注入ソース、ＭＴ１，ＭＴ２，ＭＴ３  金属含有膜、ＮＦ  シリコン窒化膜、Ｏ１，Ｏ２  シリコン酸化膜、ＰＥ１  第１のダミー電極、ＰＥ２  第２のダミー電極、ＰＥ３  第３のダミー電極、ＰＬＹ  多結晶シリコン膜、ＳＣ  シリサイド膜、ＳＲ  ソース領域、ＳＵＢ  半導体基板、ＳＷ  側壁絶縁膜、ＴＲ  トランジスタ、ＷＡＪ  調整膜、ＷＦＲ  半導体ウェハ。
【図１】
2014143339.tif 000003
【図２】
2014143339.tif 000004
【図３】
2014143339.tif 000005
【図４】
2014143339.tif 000006
【図５】
2014143339.tif 000007
【図６】
2014143339.tif 000008
【図７】
2014143339.tif 000009
【図８】
2014143339.tif 000010
【図９】
2014143339.tif 000011
【図１０】
2014143339.tif 000012
【図１１】
2014143339.tif 000013
【図１２】
2014143339.tif 000014
【図１３】
2014143339.tif 000015
【図１４】
2014143339.tif 000016
【図１５】
2014143339.tif 000017
【図１６】
2014143339.tif 000018
【図１７】
2014143339.tif 000019
【図１８】
2014143339.tif 000020
【図１９】
2014143339.tif 000021
【図２０】
2014143339.tif 000022
【図２１】
2014143339.tif 000023
【図２２】
2014143339.tif 000024
【図２３】
2014143339.tif 000025
【図２４】
2014143339.tif 000026
【図２５】
2014143339.tif 000027
【図２６】
2014143339.tif 000028
【図２７】
2014143339.tif 000029