(57)【要約】【課題】ウェハ当たりのチップ収量を増大する。【解決手段】半導体装置ＳＭ１は、一面に凹部ＲＣ１を有する基板ＳＢ１と、基板ＳＢ１の一面上に配置された基板ＳＢ２と、基板ＳＢ１または基板ＳＢ２のいずれかにおける平面視で凹部ＲＣ１と重なる部分に設けられた素子ＥＬ１と、を備えている。凹部ＲＣ１は、基板ＳＢ２により閉じられている。凹部ＲＣ１の底面には、凹部ＲＣ２または凸部が形成されている。これにより、ウェハ当たりのチップ収量を増大することが可能な半導体装置を実現することができる。【選択図】図１
2014052324.tif 000002
【特許請求の範囲】
【請求項１】
一面に第１凹部を有する第１基板と、
前記第１基板の前記一面上に配置された第２基板と、
前記第１基板または前記第２基板のいずれかにおける平面視で前記第１凹部と重なる部分に設けられた素子と、
を備え、
前記第１凹部は、前記第２基板により閉じられており、
前記第１凹部の底面には、第２凹部または凸部が形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１凹部の形状は、平面視で四角であり、
前記第１凹部の底面には、対角に配置された、二つの前記第２凹部または二つの前記凸部が形成されている半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１凹部の底面には、前記第２凹部が形成されており、
前記第２凹部の深さは１μｍ以上である半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記素子は、前記第２基板のうち平面視で前記第１凹部と重なる部分に設けられる半導体装置。
【請求項５】
第１基板の一面に凹部を形成するとともに、前記凹部の底面に第１基準マークを形成する工程と、
前記第１基板の前記一面上に、前記凹部を閉じるよう第２基板を配置する工程と、
前記第１基準マークと前記凹部との位置関係に基づいて、前記第１基板または前記第２基板のいずれかにおける平面視で前記凹部と重なる部分に素子を形成する工程と、
を備える半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記凹部を形成するとともに前記第１基準マークを形成する前記工程において、前記第１基板の前記一面には複数の前記凹部が形成され、
前記素子を形成する前記工程の後において、前記第１基板および前記第２基板をダイシングして、前記凹部が設けられた領域毎に個片化する工程を備える半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記凹部を形成するとともに前記第１基準マークを形成する前記工程において、前記複数の凹部のうち、一部にはそれぞれ前記第１基準マークが形成され、他には前記第１基準マークが形成されない半導体装置の製造方法。
【請求項８】
請求項５に記載の半導体装置の製造方法において、
前記凹部を形成するとともに前記第１基準マークを形成する前記工程において、前記第１基板の前記一面であって前記凹部の外側には、第２基準マークが形成され、
前記第２基板を配置する前記工程において、前記第２基板は前記第２基準マークが露出するように配置され、
前記素子を形成する前記工程において、前記第２基準マークの位置、および前記第１基準マークと前記凹部との位置関係に基づいて前記素子が形成される半導体装置の製造方法。
【請求項９】
請求項５に記載の半導体装置の製造方法において、
前記素子を形成する前記工程において、前記第１基準マークの位置、および前記第１基準マークと前記凹部との位置関係に基づいて前記素子が形成される半導体装置の製造方法。
【請求項１０】
請求項５に記載の半導体装置の製造方法において、
前記素子を形成する工程において、前記素子は、前記第２基板のうち平面視で前記凹部と重なる部分に形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば圧力センサを備える半導体装置およびその製造方法に適用可能な技術である。
【背景技術】
【０００２】
基板に設けられたキャビティを備える半導体装置の一つとして、半導体圧力センサがある。半導体圧力センサは、たとえば基板に形成されたキャビティ上に抵抗素子が設けられてなる。このような半導体圧力センサでは、キャビティ上に形成された抵抗素子によって検出した抵抗値から、圧力センサに印加される圧力を算出するというものである。
【０００３】
半導体圧力センサとしては、たとえば特許文献１、２に記載のものが挙げられる。特許文献１に記載の技術は、第２半導体基板のうちの凹部と対向する部位に第１酸化膜を形成するというものである。特許文献２に記載の技術は、貼り合わせ工程および研磨工程の後にアライメントマーク用凹部を形成するというものである。アライメントマークに関する技術としては、たとえば特許文献３に記載のものも挙げられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１６４０５７号公報
【特許文献２】特開２０００−１２４４６６号公報
【特許文献３】特開２００６−２５３４７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
基板にキャビティを有する半導体装置において、キャビティを構成する凹部は、たとえばフォトレジストをマスクとして基板をエッチングすることにより形成される。この場合、フォトレジストにおけるパターンずれ量を検出するための基準マークが必要となる。
位置合わせ用の基準マークは、たとえば基板上のスクライブ領域や、チップ領域に形成される場合が多い。また、基準マークをチップ領域に形成する場合には、基準マークを形成するための領域を新たに設ける必要があった。しかしながら、このような場合、スクライブ領域幅やチップサイズの増大が生じ、ウェハ当たりのチップ収量が低下するおそれがあった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１基板に設けられ、かつ第２基板により閉じられた第１凹部の底面には、第２凹部または凸部が形成されている。
【発明の効果】
【０００７】
前記一実施の形態によれば、ウェハ当たりのチップ収量を増大することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置ＳＭ１を示す平面図である。
【図３】図１に示す半導体装置ＳＭ１を示す回路図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】フォトレジストのパターンずれ量を検出する方法を説明する平面図である。
【図８】キャビティを構成する凹部が形成された基板の一部を示す平面図である。
【図９】図６（ｂ）に示す製造工程を説明するための平面図である。
【図１０】本実施形態に係る半導体装置の変形例を示す平面図である。
【図１１】図１に示す半導体装置を利用したエンジンの構成を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す断面図である。図２は、図１に示す半導体装置ＳＭ１を示す平面図であり、特に凹部ＲＣ１および凹部ＲＣ２の構成を示している。
図１に示すように、半導体装置ＳＭ１は、基板ＳＢ１と、基板ＳＢ２と、素子ＥＬ１と、を備えている。基板ＳＢ１は、一面に凹部ＲＣ１を有している。基板ＳＢ２は基板ＳＢ１の一面上に配置されている。素子ＥＬ１は、基板ＳＢ１または基板ＳＢ２のいずれかにおける平面視で凹部ＲＣ１と重なる部分に設けられている。凹部ＲＣ１は、基板ＳＢ２により閉じられている。凹部ＲＣ１の底面には、凹部ＲＣ２または凸部が形成されている。
以下、半導体装置ＳＭ１の構成につき詳細に説明する。
【００１１】
本実施形態に係る半導体装置ＳＭ１は、たとえば半導体圧力センサである。この場合、半導体装置ＳＭ１は、たとえばキャビティＣＶ１上に設けられたダイヤフラムＤＰ１に、素子ＥＬ１を有する。外部からの圧力によりダイヤフラムＤＰ１上の素子ＥＬ１に生じる歪みに起因した素子ＥＬ１の抵抗値の変動量から、ダイヤフラムＤＰ１へ印加された圧力値を検出する。
【００１２】
図１１は、図１に示す半導体装置ＳＭ１を利用したエンジンの構成を示す断面図である。図１１に示すように、半導体装置ＳＭ１は、たとえばオートバイや自動車等のエンジンを構成する吸気モジュールＩＭ１内に配置され、吸気圧センシング用の圧力センサとして用いられる。なお、半導体装置ＳＭ１が半導体圧力センサである場合の用途は、上記の吸気圧センシング用の圧力センサに限定されず、種々の圧力センサとして使用できる。
【００１３】
基板ＳＢ１は、たとえばシリコン基板である。
基板ＳＢ１の一面には、凹部ＲＣ１が設けられている。図２に示すように、凹部ＲＣ１の形状は、たとえば平面視で四角である。なお、凹部ＲＣ１の平面形状は特に限定されず、たとえば四角以外の多角形であってもよい。凹部ＲＣ１の深さは、たとえば５μｍ以上１０μｍ以下である。凹部ＲＣ１の深さが５μｍ以上であることにより、半導体装置ＳＭ１が半導体圧力センサである場合において、ダイヤフラムＤＰ１が凹部ＲＣ１の底面へ接触してしまうことを抑制できる。このため、凹部ＲＣ１の深さが上記範囲である場合、凹部ＲＣ１における基板ＳＢ１の残厚を確保しつつ、半導体圧力センサとしての機能を実現することができる。
【００１４】
凹部ＲＣ１の底面には、たとえば凹部ＲＣ２または凸部が形成されている。これらの凹部ＲＣ２や凸部は、第１基準マークとして機能する。後述するように、この第１基準マークの位置に基づいて、フォトレジストＰＲ１のパターンずれ量が検出される。すなわち、第１基準マークと凹部ＲＣ１との位置関係を検出することができる。
本実施形態では、第１基準マークとして凹部ＲＣ２を使用した例を示している。しかしながら、第１基準マークは、フォトレジストＰＲ１のパターンずれ量を求めることができる基準マークであれば特に限定されず、上述したように凸部であってもよい。
なお、本実施形態に係る製造方法によれば、たとえばウェハ状態の基板ＳＢ１および基板ＳＢ２から得られる複数の半導体装置ＳＭ１のうち、一部には第１基準マークが設けられ、他には第１基準マークが設けられない。しかしながら、第１基準マークの有無にかかわらず、本実施形態に係る半導体装置ＳＭ１は半導体圧力センサとしての機能を有する。
【００１５】
図２に示すように、凹部ＲＣ１の平面形状が四角である場合、凹部ＲＣ１の底面には、たとえば対角に配置された二つの第１基準マークが形成される。本実施形態では、凹部ＲＣ１の底面に、対角に配置された二つの凹部ＲＣ２が形成される例を示している。
二点の第１基準マークに基づいてフォトレジストＰＲ１のパターンずれ量を検出することにより、フォトレジストＰＲ１のパターンずれ量を正確に検出することができる。したがって、基板ＳＢ１における凹部ＲＣ１の位置を正確に検出することが可能となる。
【００１６】
第１基準マークが凹部ＲＣ２である場合、凹部ＲＣ２の深さは、たとえば１μｍ以上である。これにより、凹部ＲＣ２を、確実に第１基準マークとして機能させることが可能となる。なお、凹部ＲＣ２の深さの上限値は、基板ＳＢ１の強度を低下させない範囲であれば特に限定されない。
【００１７】
図１０は、本実施形態に係る半導体装置ＳＭ１の変形例を示す平面図である。本実施形態では、凹部ＲＣ１および第１基準マークの構造を、たとえば図１０（ａ）〜（ｈ）に示すものとすることができる。
図１０（ａ）から（ｃ）は、凹部ＲＣ１の平面形状が四角である場合を示している。この場合、図１０（ａ）に示すように、第１基準マークは、たとえば凹部ＲＣ２の底面に形成された十字形状の溝とすることができる。また、図１０（ｂ）に示すように、第１基準マークは、凹部ＲＣ１の底面のうちの周縁部以外がエッチングされてなる凹部であってもよい。さらに、図１０（ｃ）に示すように、第１基準マークは、凹部ＲＣ１の縁から離間した位置に、当該縁に沿って形成された溝であってもよい。
【００１８】
また、図１０（ｄ）は、凹部ＲＣ１の平面形状が八角形である場合を示している。この場合、凹部ＲＣ１の底面には、たとえば四つの第１基準マークが形成される。四つの第１基準マークは、それぞれ異なる八角形の辺に近接するよう、互いに離間して設けられる。本変形例では、四つの第１基準マークは、互いに対向する二辺、および当該二辺と垂直な他の二辺に近接してそれぞれ設けられる。
また、図１０（ｅ）〜（ｈ）は、凹部ＲＣ１の平面形状が図２とは異なる場合を示している。図１０（ｅ）および図１０（ｆ）に示すように、凹部ＲＣ１の平面形状は、四角の各辺が外部に突出した形状であってもよい。このとき、突出部の形状は、三角形または半円形とすることができる。また、図１０（ｇ）および図１０（ｈ）に示すように、凹部ＲＣ１の平面形状は、四角の各辺が内側に突出した形状であってもよい。このとき、突出部の形状は、三角形または半円形とすることができる。
【００１９】
基板ＳＢ１上には、たとえば絶縁膜ＩＦ１が形成されている。絶縁膜ＩＦ１は、たとえばシリコン酸化膜である。絶縁膜ＩＦ１は、たとえば熱酸化法またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
本実施形態において、絶縁膜ＩＦ１は、たとえば凹部ＲＣ１の側面および底面を覆うように、基板ＳＢ１の全面に設けられる。凹部ＲＣ１の底面に凹部ＲＣ２が設けられている場合には、絶縁膜ＩＦ１は、凹部ＲＣ２の内壁を覆うように凹部ＲＣ１の底面に設けられることとなる。なお、絶縁膜ＩＦ１は、たとえば平面視で凹部ＲＣ１と重なる部分には設けられていなくともよい。
【００２０】
基板ＳＢ２は、たとえばシリコン基板である。
基板ＳＢ２は、基板ＳＢ１の一面上に配置されている。本実施形態においては、基板ＳＢ２は、基板ＳＢ１上に設けられた絶縁膜ＩＦ１上に配置されることとなる。また、基板ＳＢ２は、凹部ＲＣ１を閉じるように基板ＳＢ１上に設けられる。このため、凹部ＲＣ１と、凹部ＲＣ１を閉じる基板ＳＢ２と、により密閉されたキャビティＣＶ１が形成される。キャビティＣＶ１内は、たとえば真空である。
【００２１】
基板ＳＢ１または基板ＳＢ２のいずれかにおける平面視で凹部ＲＣ１と重なる部分には、素子ＥＬ１が設けられている。本実施形態において、素子ＥＬ１は、たとえば基板ＳＢ２のうち平面視で凹部ＲＣ１と重なる部分に形成される。
素子ＥＬ１は、たとえば基板ＳＢ２に設けられた拡散層により構成される。当該拡散層は、基板ＳＢ２に不純物をイオン注入することにより形成される。このイオン注入の際にマスクとして用いられるレジストパターンは、後述するように、凹部ＲＣ１と第１基準マークの位置関係、および第２基準マークの位置、に基づいて形成される。
【００２２】
半導体装置ＳＭ１が半導体圧力センサである場合、基板ＳＢ１または基板ＳＢ２のうち素子ＥＬ１が設けられている一方の、平面視で凹部ＲＣ１と重なる部分は、ダイヤフラムＤＰ１として機能する。このため、素子ＥＬ１は、ダイヤフラムＤＰ１上に形成されることとなる。
本実施形態では、基板ＳＢ１のうち凹部ＲＣ１と重なる部分がダイヤフラムＤＰ１となる。また、基板ＳＢ１のダイヤフラムＤＰ１を構成する部分に、素子ＥＬ１が形成される。
【００２３】
図３は、図１に示す半導体装置ＳＭ１の構成を示す回路図である。
半導体装置ＳＭ１が半導体圧力センサである場合、素子ＥＬ１は、たとえば抵抗素子として機能する。この場合、素子ＥＬ１は、たとえば素子ＥＬ１に生じる歪みにより抵抗値が変動する抵抗素子である。
図３に示すように、半導体装置ＳＭ１において、素子ＥＬ１は、たとえばホイストンブリッジ回路を構成する。ホイストンブリッジ回路では、回路を構成する四つの素子ＥＬ１における抵抗値の変動にしたがい、外部に出力される電圧値Ｖｏｕｔが変動する。この電圧値Ｖｏｕｔの変動を検出することにより、抵抗値の変動量を得る。そして、各素子ＥＬ１における抵抗値の変動量から、各素子ＥＬ１に生じた歪みを算出する。この歪みに基づいて、ダイヤフラムＤＰ１が外部から受けた圧力値が算出されることとなる。
【００２４】
基板ＳＢ２上には、配線ＩＣ１が設けられている。配線ＩＣ１は、素子ＥＬ１と外部とを接続する。これにより、素子ＥＬ１における抵抗値の変動量を検出することができる。
【００２５】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法を説明する。
本実施形態に係る半導体装置ＳＭ１の製造方法は、以下のように行われる。まず、基板ＳＢ１の一面に凹部ＲＣ１を形成するとともに、凹部ＲＣ１の底面に第１基準マークを形成する。次いで、基板ＳＢ１の一面上に凹部ＲＣ１を閉じるよう基板ＳＢ２を形成する。次いで、第１基準マークと凹部ＲＣ１との位置関係に基づいて、基板ＳＢ１または基板ＳＢ２のいずれかにおける平面視で凹部ＲＣ１と重なる部分に素子ＥＬ１を形成する。
以下、半導体装置ＳＭ１の製造方法について詳細に説明する。
【００２６】
図４〜６は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。
まず、図４および５に示すように、基板ＳＢ１の一面に凹部ＲＣ１を形成するとともに、凹部ＲＣ１の底面に第１基準マークを形成する。なお、第１基準マークは、凹部ＲＣ２または凸部である。本実施形態では、第１基準マークとして凹部ＲＣ２を形成する例を示す。
【００２７】
凹部ＲＣ１および第１基準マークの形成は、詳細には、たとえば以下のように行う。
まず、ウェハ状態の基板ＳＢ１を準備する。
次に、図４（ａ）に示すように、基板ＳＢ１の一面上に凹部ＲＣ２を形成する。凹部ＲＣ２は、たとえばエッチングにより形成される。凹部ＲＣ２は、基板ＳＢ１の一面のうち凹部ＲＣ１を形成する領域内に形成される。
なお、ウェハ状態の基板ＳＢ１上に複数の凹部ＲＣ１が形成される場合、たとえば凹部ＲＣ１が形成される複数の領域のうち、一部に凹部ＲＣ２が形成され、他には凹部ＲＣ２が形成されない。また、凹部ＲＣ１が形成される複数の領域すべてに、凹部ＲＣ２が形成されていてもよい。
凹部ＲＣ１の平面形状が四角である場合、凹部ＲＣ１が形成される領域についても平面形状は四角となる。この場合、第１基準マークが形成される当該領域内には、たとえば対角に配置されるよう二つの第１基準マークが形成される。
【００２８】
本実施形態では、凹部ＲＣ２の形成と同時に、基板ＳＢ１の一面上に凹部ＲＣ３（図９参照）が形成される。凹部ＲＣ３は、第２基準マークであり、素子ＥＬ１を形成する際の基準マークとして機能する。凹部ＲＣ３は、たとえば基板ＳＢ１の一面の周縁部に形成される。また、凹部ＲＣ３は、基板ＳＢ１の一面のうち凹部ＲＣ１が形成される領域の外側に形成される。
【００２９】
次に、図４（ｂ）に示すように、基板ＳＢ１上にフォトレジストＰＲ１を形成する。フォトレジストＰＲ１は、基板ＳＢ１の全面上を覆うように形成される。
【００３０】
次に、図５（ａ）に示すように、フォトレジストＰＲ１をパターニングする。フォトレジストＰＲ１のパターニングは、たとえば基板ＳＢ１の全面上に形成されたフォトレジストを露光、現像することにより行われる。これにより、フォトレジストＰＲ１に開口ＯＰ１が形成される。
フォトレジストＰＲ１は、凹部ＲＣ１を形成する際のマスクとなる。このため、開口ＯＰ１は、凹部ＲＣ１が形成される領域と平面視で重なるように設けられる。すなわち、開口ＯＰ１からは基板ＳＢ１の一面上に設けられた凹部ＲＣ２が露出することとなる。このとき、パターニングされたフォトレジストＰＲ１は、基板ＳＢ１の一面のうち凹部ＲＣ１が形成される領域以外を覆うこととなる。
複数の凹部ＲＣ１が形成される場合、フォトレジストＰＲ１には、それぞれ複数の凹部ＲＣ１に対応した複数の開口ＯＰ１が形成されることとなる。
【００３１】
次に、第１基準パターンの位置に基づいてフォトレジストＰＲ１のパターンずれ量を検出する。凹部ＲＣ１は、フォトレジストＰＲ１をマスクとしたエッチングにより形成される。このため、検出されたフォトレジストＰＲ１のパターンずれ量に基づいて、第１基準パターンと凹部ＲＣ１との位置関係が算出されることとなる。
【００３２】
図７は、フォトレジストのパターンずれ量を検出する方法を説明する平面図である。図７（ａ）は、フォトレジストＰＲ１が形成された基板ＳＢ１のうち、一の凹部ＲＣ１に対応した開口ＯＰ１から露出する露出領域ＥＲ１を示している。また、図７（ｂ）は、図７（ａ）に示す露出領域ＥＲ１のうち、凹部ＲＣ２が設けられた一部（図７（ａ）中、破線により囲まれた角部領域ＣＲ１）の拡大図を示している。
本実施形態において、基板ＳＢ１のうち開口ＯＰ１から露出する露出領域ＥＲ１は、たとえば平面視で四角である。この場合、図７（ａ）に示すように、この露出領域のうち互いに対角に位置する二つの角部領域ＣＲ１それぞれに、凹部ＲＣ２が形成される。ここでは、それぞれ、第１の凹部ＲＣ２および第２の凹部ＲＣ２とする。
本実施形態に係るパターンずれ量の検出は、たとえば次のように行われる。まず、フォトレジストＰＲ１と第１の凹部ＲＣ２の間の、ｘ方向における距離ｘ１、およびｙ方向における距離ｙ１を検出する。また、フォトレジストＰＲ１と第２の凹部ＲＣ２と間の、ｘ方向における距離ｘ２、およびｙ方向における距離ｙ２を検出する。そして、設計によって予め定められていたｘ１、ｘ２、ｙ１およびｙ２の値と、検出されたｘ１、ｘ２、ｙ１およびｙ２の値と、の差を算出する。この差からフォトレジストＰＲ１のパターンずれ量が算出される。
なお、ｘ方向は、図７における左右方向を示す。また、ｙ方向は、基板ＳＢ１平面においてｘ方向と垂直な方向であって、図７における上下方向を示す。
【００３３】
次に、図５（ｂ）に示すように、フォトレジストＰＲ１をマスクとして基板ＳＢ１をエッチングする。これにより、基板ＳＢ１の一面上に凹部ＲＣ１を形成する。
このとき、基板ＳＢ１のうち凹部ＲＣ１が形成される領域に形成されていた凹部ＲＣ２は、凹部ＲＣ１の底面に転写される。このため、凹部ＲＣ２は、凹部ＲＣ１の底面に形成されることとなる。
なお、上述のように算出されたパターンずれ量から、形成された凹部ＲＣ１と、凹部ＲＣ１の底面に形成された凹部ＲＣ２と、の位置関係が算出される。そして、この位置関係に基づいて、後述するように基板ＳＢ１における凹部ＲＣ１の位置が算出される。
【００３４】
本実施形態においては、たとえば基板ＳＢ１の一面上に、複数の凹部ＲＣ１が形成される。ここで、凹部ＲＣ１が形成される複数の領域のうち一部に凹部ＲＣ２が形成され他には凹部ＲＣ２が形成されない場合、複数の凹部ＲＣ１のうち一部にはそれぞれ凹部ＲＣ２が形成され、他には凹部ＲＣ２が形成されないこととなる。
このように、複数の凹部ＲＣ１のうち一部にのみ凹部ＲＣ２を形成することで、十分な重ね合わせ精度を得ることができる。
【００３５】
図８は、キャビティＣＶ１を構成する凹部ＲＣ１が形成された基板ＳＢ１の一部を示す平面図である。
図８に示すように、素子ＥＬ１形成のためのイオン注入においてマスクとして用いるフォトレジストに対して露光を行う際に、一度に露光できる範囲内に少なくとも一つ、凹部ＲＣ２が形成された凹部ＲＣ１が存在するように、凹部ＲＣ２を形成することが好ましい。図７では、破線により囲まれた部分が、一度に露光可能な範囲を示している。これにより、フォトレジストＰＲ１のパターンずれ量から算出された第１基準パターンと凹部ＲＣ１との位置関係に基づいて、素子ＥＬ１の形成が可能となる。このため、得られる半導体装置ＳＭ１において、性能ばらつきが発生することを抑制できる。
【００３６】
次に、フォトレジストＰＲ１を除去する。フォトレジストＰＲ１の除去は、たとえばアッシング処理により行われる。
このようにして、凹部ＲＣ１および第１基準マークが形成される。
【００３７】
なお、本実施形態では、基板ＳＢ１の一面上に凹部ＲＣ２を形成した後、凹部ＲＣ１を形成する方法を示した。しかしながら、基板ＳＢ１の一面上に凹部ＲＣ１を形成した後、凹部ＲＣ１の底面上にエッチング等により凹部ＲＣ２を形成してもよい。
この場合、たとえば凹部ＲＣ１の縁に対する凹部ＲＣ２の位置から、第１基準パターンと凹部ＲＣ１との位置関係が算出される。
【００３８】
次に、図６（ａ）に示すように、基板ＳＢ１上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、たとえば熱酸化法またはＣＶＤ法により形成される。本実施形態では、凹部ＲＣ１の内壁、および凹部ＲＣ２の内壁を覆うように、基板ＳＢ１上に絶縁膜ＩＦ１を形成する。
【００３９】
次に、図６（ｂ）に示すように、基板ＳＢ１の一面上に、凹部ＲＣ１を閉じるよう基板ＳＢ２を配置する。本実施形態において、基板ＳＢ２は、基板ＳＢ１上に設けられた絶縁膜ＩＦ１上に配置されることとなる。このため、絶縁膜ＩＦ１により覆われた凹部ＲＣ１は、基板ＳＢ２により密閉される。これにより、キャビティＣＶ１が形成される。
ここでは、ウェハ状態の基板ＳＢ１上に、ウェハ状態の基板ＳＢ２が配置される。
【００４０】
図９は、図６（ｂ）に示す製造工程を説明するための平面図である。
図９に示すように、基板ＳＢ２を配置する工程において、基板ＳＢ２は、第２基準マークである凹部ＲＣ３が露出するように配置される。本実施形態では、基板ＳＢ１のうち凹部ＲＣ３が設けられた周縁部が露出するように、基板ＳＢ１上に基板ＳＢ２が配置される。これにより、素子ＥＬ１を形成する際に、第２基準マークである凹部ＲＣ３の位置に基づいてイオン注入を行うことが可能となる。
【００４１】
次に、第１基準マークと凹部ＲＣ１との位置関係に基づいて、基板ＳＢ１または基板ＳＢ２のいずれかにおける平面視で凹部ＲＣ１と重なる部分に素子ＥＬ１を形成する。すなわち、凹部ＲＣ２と凹部ＲＣ１との位置関係に基づいて、素子ＥＬ１が形成される。
本実施形態では、たとえば基板ＳＢ２のうちの平面視で凹部ＲＣ１と重なる部分に、素子ＥＬ１が形成される。
【００４２】
本実施形態では、たとえば第２基準マークの位置、および第１基準マークと凹部ＲＣ１との位置関係に基づいて素子ＥＬ１の形成が行われる。
すなわち、凹部ＲＣ１と開口ＯＰ１との位置関係から得られたフォトレジストＰＲ１のパターンずれ量から、第１基準マークと凹部ＲＣ１の位置関係が算出される。また、第２基準マークの位置から、第１基準マークの位置が算出される。このため、第２基準マークの位置、および第１基準マークと凹部ＲＣ１との位置関係に基づいて、基板ＳＢ１における凹部ＲＣ１の正確な位置を算出することができる。これにより、凹部ＲＣ１に対する素子ＥＬ１の位置がばらつくことを抑制できる。したがって、得られる半導体装置ＳＭ１において、性能ばらつきが発生することを抑制できる。
なお、素子ＥＬ１は、たとえば基板ＳＢ２にイオン注入により設けられた拡散層により構成される。このため、本実施形態では、当該イオン注入を行う際のマスクとなるレジストパターンの形成を、第２基準マークの位置、および第１基準マークと凹部ＲＣ１との位置関係に基づいて行うこととなる。
【００４３】
次に、基板ＳＢ２上に素子ＥＬ１と接続する配線ＩＣ１を形成する。
次に、複数の凹部ＲＣ１が設けられている場合には、ウェハ状態の基板ＳＢ１および基板ＳＢ２をダイシングして、凹部ＲＣ１が設けられた領域毎に個片化する。これにより複数の半導体装置ＳＭ１が形成される。
このようにして、図１に示す半導体装置ＳＭ１が得られることとなる。
【００４４】
次に、本実施形態の効果を説明する。
本実施形態によれば、基板ＳＢ１に設けられ、かつ基板ＳＢ２により閉じられた凹部ＲＣ１の底面には、凹部ＲＣ２または凸部からなる第１基準マークが形成されている。すなわち、凹部ＲＣ１内に、第１基準マークを設けることができる。このため、スクライブ領域に形成する必要がない。また、チップ領域に、位置合わせ用の基準マークを形成するための領域を新たに設ける必要がない。すなわち、スクライブ領域幅やチップサイズの増大を招くことがない。したがって、ウェハ当たりのチップ収量の低下を抑制することが可能となる。
【００４５】
スクライブ領域下に凹部が形成される場合、基板ＳＢ１および基板ＳＢ２をダイシングする際に、当該凹部を起点としたクラックが発生するおそれがあった。このため、スクライブ領域に位置合わせ用の基準マークとなる凹部を形成することは困難であった。
本実施形態によれば、凹部ＲＣ１の底面に第１基準マークが設けられる。このため、スクライブ領域に凹部が形成されることがない。したがって、基板ＳＢ１および基板ＳＢ２をダイシングする際にクラックが生じてしまうことを抑制することが可能となる。
【００４６】
（第２の実施形態）
第２の実施形態に係る半導体装置ＳＭ１の製造方法では、素子ＥＬ１を形成する工程において、第１基準マークの位置、および第１基準マークと凹部ＲＣ１との位置関係に基づいて素子が形成される。
なお、上述した点を除いて、本実施形態に係る半導体装置ＳＭ１の製造方法は、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様である。また、本実施形態に係る半導体装置ＳＭ１の構成は、第１の実施形態と同様である。
【００４７】
本実施形態において、第１基準マークの位置の検出は、たとえば赤外線を用いて行われる。これにより、基板ＳＢ２を介して、凹部ＲＣ１の底面に設けられた第１基準マークの検出が可能となる。このため、素子ＥＬ１を形成する工程においても、凹部ＲＣ１の底面に設けられた第１基準マークの位置を検出することが可能となる。
また、第１基準マークの位置を検出することができるため、第２基準マークである凹部ＲＣ３を形成する必要がない。このため、本実施形態に係る半導体装置ＳＭ１において、たとえば凹部ＲＣ３は形成されない。
【００４８】
本実施形態では、第１基準マークの位置、および第１基準マークと凹部ＲＣ１との位置関係に基づいて、基板ＳＢ１における凹部ＲＣ１の正確な位置を算出することができる。このため、凹部ＲＣ１に対する素子ＥＬ１の位置がばらつくことを抑制できる。これにより、得られる半導体装置ＳＭ１において、性能ばらつきが発生することを抑制できる。
【００４９】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態によれば、第２基準マークである凹部ＲＣ３を形成しない。このため、第２基準マークを形成することによりウェハ当たりのチップ収量が低下してしまうことを抑制することができる。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５１】
ＳＭ１  半導体装置
ＥＬ１  抵抗素子
ＳＢ１、ＳＢ２  基板
ＤＰ１  ダイヤフラム
ＣＶ１  キャビティ
ＩＦ１  絶縁膜
ＩＣ１  配線
ＲＣ１、ＲＣ２、ＲＣ３  凹部
ＰＲ１  フォトレジスト
ＯＰ１  開口
ＥＲ１  露出領域
ＣＲ１  角部領域
ＩＭ１  吸気モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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