(57)【要約】【課題】低コスト化及び低消費電力化を図る。【解決手段】本半導体装置（１００〜６００）は、入力された２つの信号の差に応じて差動信号（ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎ）を出力する複数の差動出力回路（１０＿１〜１０＿ｎ）と、夫々の前記差動出力回路から出力された差動信号のコモン電圧の平均値（ＶＣＭ）を算出する平均化回路（１１）と、を有する。本半導体装置は更に、前記平均化回路によって算出された前記コモン電圧の平均値が基準値（ＶＲＥＦ）に一致するように夫々の差動出力回路から出力される前記差動信号の信号レベルを制御するコモンフィードバック回路（１２）と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力された２つの信号の差に応じて差動信号を出力する複数の差動出力回路と、
夫々の前記差動出力回路から出力された差動信号のコモン電圧の平均値を算出する平均化回路と、
前記平均化回路によって算出された前記コモン電圧の平均値が基準値に一致するように夫々の差動出力回路から出力される前記差動信号の信号レベルを制御するコモンフィードバック回路と、を有する半導体装置。
【請求項２】
前記平均化回路は、前記差動出力回路の差動出力端子対を構成する第１出力端子と第２出力端子の間に直列接続された第１抵抗及び第２抵抗を前記差動出力回路毎に対応して有し、
夫々の前記第１抵抗及び前記第２抵抗の接続点が共通のノードに接続され、
前記コモンフィードバック回路は、前記共通のノードの電圧を前記コモン電圧の平均値とする、請求項１に記載の半導体装置。
【請求項３】
前記コモンフィードバック回路は、前記平均化回路によって算出された前記コモン電位の平均値が基準値に一致するように、第１制御電圧及び第２制御電圧を生成するとともに、夫々の差動出力回路に対して共通に出力し、
前記差動出力回路は、入力された２つの信号の差に応じた電流を前記第１出力端子及び前記第２出力端子から出力する差動回路と、
前記差動回路に流入させるソース電流を生成し、前記ソース電流の大きさが前記第１制御電圧によって調整可能されるソース電流源回路と、
前記差動回路から流出させるシンク電流を生成し、前記シンク電流の大きさが前記第２制御電圧によって調整可能にされるシンク電流源回路と、を含む請求項２に記載の半導体装置。
【請求項４】
前記コモンフィードバック回路は、
入力電極に前記共通のノードの電圧が供給される第１トランジスタと、
前記第１トランジスタと共に差動対を構成し、入力電極に基準電圧が供給される第２トランジスタと、
定電流を生成し、前記第１トランジスタ及び前記第２トランジスタに供給する電流源回路と、
前記第２トランジスタと直列に接続され、ダイオード接続された第３トランジスタと、
前記第１トランジスタと直列に接続され、ダイオード接続された第４トランジスタと、を含み、
前記第１制御電圧は、前記第３トランジスタのダイオード接続されたノードに発生した電圧に基づいて生成され、前記第２制御電圧は、前記第４トランジスタのダイオード接続されたノードに発生した電圧に基づいて生成される、請求項３に記載の半導体装置。
【請求項５】
前記平均化回路は、前記第１出力端子と前記第２出力端子の間に前記第１抵抗及び第２抵抗と直列に接続され、オン・オフが切り替え可能にされるスイッチ回路を前記差動出力回路毎に対応して有する、請求項３に記載の半導体装置。
【請求項６】
（直列抵抗を介して差動出力端子に接続されたスイッチ回路）
前記スイッチ回路は、対応する前記第１抵抗と前記第２抵抗との間に接続される請求項５に記載の半導体装置。
【請求項７】
前記複数の差動出力回路と、前記平均化回路と、前記コモンフィードバック回路とを一組とする回路群を複数組有する、請求項３に記載の半導体装置。
【請求項８】
前記差動出力回路から出力される差動信号の信号レベルを調整するためのトリミング回路を前記差動出力回路毎に対応して有する、請求項４に記載の半導体装置。
【請求項９】
前記トリミング回路は、前記第１出力端子及び前記第２出力端子に対する電流の流入と流出が可能にされ、電流の流出量と流入量が調整可能にされる、請求項８に記載の半導体装置。
【請求項１０】
前記トリミング回路は、
前記第１出力端子に電流を流入するための第１可変電流源回路と、
前記第１出力端子から電流を流出させるための第２可変電流源回路と、
前記第２出力端子に電流を流入するための第３可変電流源回路と、
前記第２出力端子から電流を流出させるための第４可変電流源回路と、を含む、請求項９に記載の半導体装置。
【請求項１１】
前記トリミング回路は、
前記第１出力端子と第１固定電圧が供給されるノードとの間に接続され、抵抗値が調整可能にされる第１可変抵抗回路と、
前記第１固定電圧よりも低い第２固定電圧が供給されるノードと前記第１出力端子との間に接続され、抵抗値が調整可能にされる第２可変抵抗路と、
前記第２出力端子と前記第１固定電圧が供給されるノードとの間に接続され、抵抗値が調整可能にされる第３可変抵抗回路と、
前記第２出力端子と前記第２固定電圧が供給されるノードとの間に接続され、抵抗値が調整可能にされる第４可変抵抗回路と、を含む請求項９に記載の半導体装置。
【請求項１２】
前記トリミング回路は、前記差動回路に対する電流の流入と流出が可能にされ、当該電流の流出量と流入量が調整可能にされる、請求項８に記載の半導体装置。
【請求項１３】
前記トリミング回路は、
前記ソース電流源回路と並列に接続され、電流量が調整可能な第１補正電流を生成する第１可変電流源回路と、
前記シンク電流源回路と並列に接続され、電流量が調整可能な第２補正電流を生成する第２可変電流源回路と、を含む請求項１２に記載の半導体装置。
【請求項１４】
前記トリミング回路は、
前記ソース電流源回路と並列に接続され、抵抗値が調整可能にされる第１可変抵抗回路と、
前記シンク電流源回路と並列に接続され、抵抗値が調整可能にされる第２可変抵抗回路と、を含む請求項１２に記載の半導体装置。
【請求項１５】
前記トリミング回路は、前記ソース電流源回路に供給される前記第１制御電圧と、前記シンク電流源回路に供給される前記第２制御電圧の補正が可能にされる請求項８に記載の半導体装置。
【請求項１６】
前記トリミング回路は、
前記第３トランジスタのダイオード接続されたノードに発生した電圧を抵抗によって分圧し、抵抗比が調整可能にされる第１可変抵抗回路と、
前記第４トランジスタのダイオード接続されたノードに発生した電圧を抵抗によって分圧し、抵抗比が調整可能にされる第２可変抵抗回路と、を含み、
前記第１制御電圧は、前記第１可変抵抗回路によって分圧された電圧に基づいて生成され、前記第２制御電圧は、前記第２可変抵抗回路によって分圧された電圧に基づいて生成される、請求項１５に記載の半導体装置。
【請求項１７】
内部回路と、
差動信号を外部に出力するための第１出力端子及び第２出力端子を一組とする複数の差動出力端子対と、
前記内部回路から供給された複数のデジタル信号に応じた差動信号を生成し、対応する前記差動出力端子対に出力するインターフェース回路と、を有し、
前記インターフェース回路は、
前記内部回路から供給されたデジタル信号毎に対応して設けられ、入力されたデジタル信号に基づいて差動信号を生成し、対応する前記差動出力端子対に出力する複数の差動出力回路と、
夫々の前記差動出力回路から出力された差動信号のコモン電位の平均値を算出する平均化回路と、
前記平均化回路によって算出された前記コモン電位の平均値が基準値に一致するように夫々の前記差動出力回路を制御するコモンフィードバック回路と、を有する半導体装置。
【請求項１８】
前記平均化回路は、前記差動出力回路の差動出力端子対を構成する第１出力端子と第２出力端子の間に直列接続された第１抵抗及び第２抵抗を前記差動出力回路毎に対応して有し、
夫々の前記第１抵抗及び前記第２抵抗の接続点が共通のノードに接続され、
前記コモンフィードバック回路は、前記共通のノードの電圧を前記コモン電圧の平均値とする、請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、差動信号を出力する差動出力回路を備える半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
家電製品や携帯端末等の電子機器には、複数の半導体装置（ＩＣチップ）が搭載され、半導体装置間で各種の信号（データ）をやり取りすることにより、電子回路特有の様々な機能が実現される。多くの半導体装置は、信号（データ）の送信又は受信を行うためのインターフェース回路を備えており、そのインターフェース回路を介して外部と通信を行う。
【０００３】
近年、半導体装置間の通信における通信速度の高速化が進んでいる。高速な通信を行うための高速デジタルインターフェースとして、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）やＭＩＰＩ（Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ）、ＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等の小信号差動出力方式が知られている。中でもＬＶＤＳは、液晶ディスプレイとコントロールＩＣとの間のインターフェースや、光ディスク装置におけるＬＤＤ（Ｌａｓｅｒ  Ｄｉｏｄｅ  Ｄｒｉｖｅｒ）制御用ＩＣとデジタル信号処理用ＩＣとの間のインターフェース等に広く採用されている。ＬＶＤＳのインターフェース回路に関する従来技術として、例えば、下記特許文献１、２に開示がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３２９５５０号公報
【特許文献２】特開２０１１−２４４３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、市場における電子機器の低価格化及び省電力化の要求から、それに搭載される半導体装置の低コスト化及び低消費電力化も求められている。半導体装置の低コスト化及び低消費電力化を実現するためには、半導体装置における信号処理回路やメモリ回路等のコア部分のみならず、上述のインターフェース回路の小規模化や低消費電力化も重要である。例えば、上記特許文献１、２に示されるように、小信号差動出力方式のインターフェース回路は、主に差動信号を出力する差動出力回路と、差動信号のコモン電圧を制御するコモンフィードバック回路（ＣＭＦＢ：Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｆｅｅｄｂａｃｋ）とを含んで構成される。そのため、小信号差動出力方式のインターフェース回路は、出力すべき信号の数が多くなるほど差動出力回路とコモンフィードバック回路の回路ペアが増加し、一般的なシングルエンドのＣＭＯＳ構成のインターフェース回路に比べて回路規模や消費電流が大きくなる傾向がある。本願発明者は、今後予想される半導体装置の更なる低コスト化及び低消費電力化に対応するため、小信号差動出力方式のインターフェース回路の小規模化及び低消費電力化のための新たな技術が必要であると、考えた。
【０００６】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【０００８】
すなわち、本半導体装置は、入力された２つの信号の差に応じて差動信号を出力する複数の差動出力回路と、夫々の前記差動出力回路から出力された差動信号のコモン電圧の平均値を算出する平均化回路と、を有する。本半導体装置は更に、前記平均化回路によって算出された前記コモン電圧の平均値が基準値に一致するように夫々の差動出力回路から出力される前記差動信号の信号レベルを制御するコモンフィードバック回路を有する。
【発明の効果】
【０００９】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１０】
すなわち、本半導体装置によれば、低コスト化及び低消費電力化が可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本願の一実施の形態に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【図２】図２は、実施の形態１に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【図３】図３は、実施の形態１に係るインターフェース回路１における平均化回路１１の内部構成を例示する図である。
【図４】図４は、平均化回路１１による差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎのコモン電位の平均値の算出原理を説明するための図である。
【図５】図５は、コモンフィードバック回路１２及び差動出力回路１０の内部構成を例示する図である。
【図６】図６は、実施の形態２に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【図７】図７は、実施の形態２に係る平均化回路におけるスイッチ回路２０の別の配置例を示す図である。
【図８】図８は、実施の形態３に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【図９】図９は、インターフェース回路３におけるトリミング回路の別の構成例を示す図である。
【図１０】図１０は、実施の形態４に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【図１１】図１１は、インターフェース回路４におけるトリミング回路の別の構成例を示す図である。
【図１２】図１２は、実施の形態５に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【図１３】図１３は、実施の形態６に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【図１４】図１４は、実施の形態１に係るインターフェース回路を適用したシステム例を示す。
【発明を実施するための形態】
【００１２】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１３】
〔１〕（複数の差動出力回路のＣＭＦＢ回路を共通化）
本願の代表的な実施の形態に係る半導体装置（１００〜５００）は、図１に示されるように、入力された２つの信号の差に応じて差動信号（ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎ）を出力する複数の差動出力回路（１０＿１〜１０＿ｎ）と、夫々の前記差動出力回路から出力された差動信号のコモン電圧の平均値（ＶＣＭ）を算出する平均化回路（１１）と、を有する。本半導体装置は更に、前記平均化回路によって算出された前記コモン電圧の平均値が基準値（ＶＲＥＦ）に一致するように夫々の差動出力回路から出力される前記差動信号の信号レベルを制御するコモンフィードバック回路（１２）と、を有する。
【００１４】
これによれば、従来のように差動出力回路毎に設けていたコモンフィードバック回路を共通化できるので、コモンフィードバック回路の個数を削減することができ、回路規模を小さくすることができる。また、コモンフィードバック回路が減った分だけ、半導体装置の消費電流を減らすことができる。
【００１５】
〔２〕（差動出力端子間に直列接続された抵抗の接続点の共通化）
項１の半導体装置において、前記平均化回路は、前記差動出力回路の差動出力端子対を構成する第１出力端子（ＯＵＴＰ１（ＯＵＴＰ２、ＯＵＴＰｎ））と第２出力端子（ＯＵＴＮ１（ＯＵＴＮ２、ＯＵＴＮｎ））の間に直列接続された第１抵抗（ＲＰ１（ＲＰ２、ＲＰｎ））及び第２抵抗（ＲＮ１（ＲＮ２、ＲＮｎ））を前記差動出力回路毎に対応して有する。夫々の前記第１抵抗及び前記第２抵抗の接続点が共通のノード（ＶＣＭ）に接続される。前記コモンフィードバック回路は、前記共通のノードの電圧を前記コモン電圧の平均値とする。
【００１６】
これによれば、夫々の差動信号のコモン電圧の平均値に応じた電圧を容易に生成することができる。
【００１７】
〔３〕（差動出力回路の具体的な構成）
項２半導体装置において、前記コモンフィードバック回路は、前記平均化回路によって算出された前記コモン電位の平均値が基準値に一致するように、第１制御電圧（ＶＧＰ）及び第２制御電圧（ＶＧＮ）を生成するとともに、夫々の差動出力回路に対して共通に出力する。前記差動出力回路は、入力された２つの信号（ＩＮＰ１、ＩＮＮ１）の差に応じた電流を前記第１出力端子及び前記第２出力端子から出力する差動回路（１０３）と、前記差動回路に流入させるソース電流を生成し、前記ソース電流の大きさが前記第１制御電圧によって調整可能されるソース電流源回路（１０１）と、を有する。前記差動出力回路は更に、前記差動回路から流出させるシンク電流を生成し、前記シンク電流の大きさが前記第２制御電圧によって調整可能にされるシンク電流源回路（１０１）と、を含む。
【００１８】
これによれば、簡易な回路構成によって差動出力回路を構成することができ、第１制御電圧及び第２制御電圧による差動信号の信号レベルの調整も容易となる。
【００１９】
〔４〕（コモンフィードバック回路の具体的な構成）
項３の半導体装置において、前記コモンフィードバック回路は、入力電極に前記共通のノードの電圧（ＶＣＭ）が供給される第１トランジスタ（ＭＰ４）と、前記第１トランジスタと共に差動対を構成し、入力電極に基準電圧が供給される第２トランジスタ（ＭＰ３）と、を含む。前記コモンフィードバック回路は、更に、定電流を生成し、前記第１トランジスタ及び前記第２トランジスタに供給する電流源回路（Ｉ１）と、前記第２トランジスタと直列に接続され、ダイオード接続された第３トランジスタ（ＭＮ３）と、前記第１トランジスタと直列に接続され、ダイオード接続された第４トランジスタ（ＭＮ４）と、を含む。前記第１制御電圧は、前記第３トランジスタのダイオード接続されたノードに発生した電圧（ＶＧＰ０）に基づいて生成され、前記第２制御電圧は、前記第４トランジスタのダイオード接続されたノードに発生した電圧（ＶＧＮ０）に基づいて生成される。
【００２０】
これによれば、共通の第１制御電圧及び第２制御電圧に応じて夫々の差動信号の信号レベルを調整する制御を、簡易な回路構成によって実現することができる。
【００２１】
〔５〕（スイッチ回路による直列抵抗の接続と遮断）
項２乃至４の何れかの半導体装置（２００）において、前記平均化回路（２１Ａ、２１Ｂ）は、前記第１出力端子と前記第２出力端子の間に前記第１抵抗及び第２抵抗と直列に接続され、オン・オフが切り替え可能にされるスイッチ回路（２０Ｐ＿１〜２０Ｐ＿ｎ、２０Ｎ＿１〜２０Ｎ＿ｎ）を前記差動出力回路毎に対応して有する。
【００２２】
これによれば、例えば、複数の差動出力回路のうち、イネーブル状態にされる差動出力回路に対するスイッチ回路をオンさせ、ディセーブル状態にされる差動出力信号回路のスイッチ回路をオフさせるような制御が可能となる。このような制御を行えば、平均化回路はディセーブル状態にされた差動出力回路の出力信号の影響を受けないから、コモン電圧の平均値の算出精度を高めることができる。
【００２３】
〔６〕（直列抵抗を介して差動出力端子に接続されたスイッチ回路）
項５の半導体装置（２００）において、前記スイッチ回路は、対応する前記第１抵抗と前記第２抵抗との間に接続される。
【００２４】
これによれば、スイッチ回路が第１抵抗及び第２抵抗を介して第１出力端子及び第２出力端子に電気的に接続されるので、スイッチ回路を構成する回路素子（例えばトランジスタ）のＥＳＤ耐性を高めることができる。
【００２５】
〔７〕（いくつかの差動信号出力回路を含むグループ毎にＣＭＦＢ回路を共通化）
項１乃至６の何れかの半導体装置（３００）において、前記複数の差動出力回路と、前記平均化回路と、前記コモンフィードバック回路とを一組とする回路群（１＿１〜１＿ｍ）を複数組有する。
【００２６】
これによれば、半導体装置上に形成された全ての差動出力回路のコモンフィードバック回路を共通化する場合に比べて、夫々の回路群において算出されるコモン電圧の平均値が、理想値からずれ難くなる。
【００２７】
〔８〕（差動信号の信号レベルを調整するトリミング回路）
項３乃至６の何れかの半導体装置は、前記差動出力回路から出力される差動信号の信号レベルを調整するためのトリミング回路（１４Ａ、１４Ｂ、１５Ａ、１５Ｂ、１６）を前記差動出力回路毎に対応して有する。
【００２８】
これによれば、夫々の差動出力回路における差動信号のコモン電圧のバラつきを抑えることができる。
【００２９】
〔９〕（出力端子に対する電流のシンク・ソースが可能なトリミング回路１）
項８の半導体装置（３００）において、前記トリミング回路（１４Ａ、１４Ｂ）は、前記第１出力端子及び前記第２出力端子に対する電流の流入と流出が可能にされ、電流の流出量と流入量が調整可能にされる。
【００３０】
これによれば、差動信号の信号レベルをトリミングすることが容易となる。
【００３１】
〔１０〕（可変電流源回路によって構成されたトリミング回路１）
項９の半導体装置において、前記トリミング回路（１４Ａ）は、前記第１出力端子に電流を流入するための第１可変電流源回路（ＩＰＸ１）と、前記第１出力端子から電流を流出させるための第２可変電流源回路（ＩＮＸ１）とを含む。前記トリミング回路は更に、前記第２出力端子に電流を流入するための第３可変電流源回路（ＩＰＸ２）と、前記第２出力端子から電流を流出させるための第４可変電流源回路（ＩＮＸ２）とを含む。
【００３２】
これによれば、トリミング回路を簡易な回路構成で実現することができる。
【００３３】
〔１１〕（可変抵抗回路よって構成されたトリミング回路１）
項９の半導体装置において、前記トリミング回路（１４Ｂ）は、前記第１出力端子と第１固定電圧（ＶＤＤ）が供給されるノードとの間に接続され、抵抗値が調整可能にされる第１可変抵抗回路（ＲＰＸ１）と、前記第１固定電圧よりも低い第２固定電圧（ＧＮＤ）が供給されるノードと前記第１出力端子との間に接続され、抵抗値が調整可能にされる第２可変抵抗路（ＲＮＸ１）と、を含む。前記トリミング回路は更に、前記第２出力端子と前記第１固定電圧が供給されるノードとの間に接続され、抵抗値が調整可能にされる第３可変抵抗回路（ＲＰＸ２）と、前記第２出力端子と前記第２固定電圧が供給されるノードとの間に接続され、抵抗値が調整可能にされる第４可変抵抗回路（ＲＮＸ２）と、を含む。
【００３４】
これによれば、トリミング回路を簡易な回路構成で実現することができる。
【００３５】
〔１２〕（差動入力段に対する電流のソース量及びシンク量が調整可能なトリミング回路２）
項８の半導体装置（４００）において、前記トリミング回路（１５Ａ、１５Ｂ）は、前記差動回路に対する電流の流入と流出が可能にされ、当該電流の流出量と流入量が調整可能にされる。
【００３６】
これによれば、差動信号の信号レベルをトリミングすることが容易となる。
【００３７】
〔１３〕（可変電流源回路によって構成されたトリミング回路２）
項１２の半導体装置において、前記トリミング回路（１５Ａ）は、前記ソース電流源回路と並列に接続され、電流量が調整可能な第１補正電流を生成する第１可変電流源回路（ＩＰＸ）と、前記シンク電流源回路と並列に接続され、電流量が調整可能な第２補正電流を生成する第２可変電流源回路（ＩＮＸ）と、を含む。
【００３８】
これによれば、トリミング回路を簡易な回路構成で実現することができる。
【００３９】
〔１４〕（可変抵抗回路よって構成されたトリミング回路２）
項１２の半導体装置において、前記トリミング回路（１５Ｂ）は、前記ソース電流源回路と並列に接続され、抵抗値が調整可能にされる第１可変抵抗回路（ＲＰＸ）と、前記シンク電流源回路と並列に接続され、抵抗値が調整可能にされる第２可変抵抗回路（ＲＮＸ）と、を含む。
【００４０】
これによれば、トリミング回路を簡易な回路構成で実現することができる。
【００４１】
〔１５〕（ＣＭＦＢ回路の制御電圧を補正してソース／シンク電流源に供給するトリミング回路３）
項８の半導体装置（５００）において、前記トリミング回路（１６）は、前記ソース電流源回路に供給される前記第１制御電圧と、前記シンク電流源回路に供給される前記第２制御電圧の補正が可能にされる。
【００４２】
これによれば、差動信号の信号レベルをトリミングすることが容易となる。
【００４３】
〔１６〕（可変抵抗回路によって構成されたトリミング回路３）
項１５の半導体装置において、前記トリミング回路は、前記第３トランジスタのダイオード接続されたノードに発生した電圧を抵抗によって分圧し、抵抗比が調整可能にされる第１可変抵抗回路（１６０）と、前記第４トランジスタのダイオード接続されたノードに発生した電圧を抵抗によって分圧し、抵抗比が調整可能にされる第２可変抵抗回路（１６１）と、を含む。前記第１制御電圧は、前記第１可変抵抗回路によって分圧された電圧に基づいて生成され、前記第２制御電圧は、前記第２可変抵抗回路によって分圧された電圧に基づいて生成される。
【００４４】
これによれば、トリミング回路を簡易な回路構成で実現することができる。
【００４５】
〔１７〕（複数の差動出力回路のＣＭＦＢ回路を共通化した出力インターフェースを備えた半導体装置）
本願の代表的な実施の形態に係る半導体装置（１００〜６００）は、内部回路（２）と、差動信号を外部に出力するための第１出力端子（ＯＵＴＰ１）及び第２出力端子（ＯＵＴＰ２）を一組とする複数の差動出力端子対とを有する。本半導体装置は更に、前記内部回路から供給された複数のデジタル信号に応じた差動信号（ＩＮＰ１、ＩＮＮ１）を生成し、対応する前記差動出力端子対に出力するインターフェース回路（１〜５、１＿１〜１＿ｍ）を有する。前記インターフェース回路は、前記内部回路から供給されたデジタル信号毎に対応して設けられ、入力されたデジタル信号に基づいて差動信号を生成するとともに、対応する前記差動出力端子対に出力する複数の差動出力回路（１０＿１〜１０＿ｎ）を有する。前記インターフェース回路は、更に、夫々の前記差動出力回路から出力された差動信号のコモン電位の平均値（ＶＣＭ）を算出する平均化回路（１１）と、前記平均化回路によって算出された前記コモン電位の平均値が基準値（ＶＲＥＦ）に一致するように夫々の前記差動出力回路を制御するコモンフィードバック回路（１２）と、を有する。
【００４６】
これによれば、インターフェース回路において、従来のように差動出力回路毎に設けていたコモンフィードバック回路を共通化できるので、回路規模を小さくすることができる。また、複数のコモンフィードバック回路が減った分だけ、インターフェース回路の消費電流を減らすことができる。これにより、半導体装置の小規模化と低消費電力化を実現することができる。
【００４７】
〔１８〕（差動出力端子間に直列接続された抵抗の接続点の共通化）
項１７の半導体装置において、前記平均化回路は、前記差動出力回路の差動出力端子対を構成する第１出力端子（ＯＵＴＰ１（ＯＵＴＰ２、ＯＵＴＰｎ））と第２出力端子（ＯＵＴＮ１（ＯＵＴＮ２、ＯＵＴＮｎ））の間に直列接続された第１抵抗（ＲＰ１（ＲＰ２、ＲＰｎ））及び第２抵抗（ＲＮ１（ＲＮ２、ＲＮｎ））を前記差動出力回路毎に対応して有する。夫々の前記第１抵抗及び前記第２抵抗の接続点が共通のノード（ＶＣＭ）に接続される。前記コモンフィードバック回路は、前記共通のノードの電圧を前記コモン電圧の平均値とする。
【００４８】
これによれば、夫々の差動信号のコモン電圧の平均値に応じた電圧を容易に生成することができる。
【００４９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５０】
≪実施の形態１≫
図２に、実施の形態１に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する図である。
【００５１】
同図に示される電子回路２００は、例えば、配線基板に搭載された複数の半導体装置（ＩＣチップ）や各種の電子部品を含んで構成され、それらの部品が相互に各種信号のやり取りすることにより所望の機能を実現する１つのシステムを構成する。同図には、電子回路２００を構成する一部の部品として、２つの半導体装置１００、１１０が図示されている。
【００５２】
半導体装置１００と半導体装置１１０は、例えば、配線基板上に形成された配線パターンを介して接続され、高速なデータ通信が可能にされる。例えば、半導体装置１００の信号処理によって生成されたデータが配線基板上の配線パターンに出力され、その配線パターンを介して半導体装置１１０がデータを受信する。半導体装置１１０は受信したデータに基づいて各種の信号処理を行う。半導体装置１００から半導体装置１１０への通信は、小信号差動出力方式によって実現される。特に制限されないが、半導体装置１００と半導体装置１０１は、ＬＶＤＳによって通信が可能にされる。
【００５３】
同図に示される半導体装置１００は、特に制限されないが、公知のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路の製造技術によって１個の単結晶シリコンのような半導体基板（半導体チップ）に形成される。半導体装置１００は、内部回路２と、差動信号を外部に出力するための２つの出力端子を一組とする複数の差動出力端子対と、内部回路２から供給された複数のデジタル信号に応じた差動信号を対応する差動出力端子対に出力するインターフェース回路１と、を有する。なお、同図には、半導体装置１００が備える外部端子として、代表的に、出力端子ＯＵＴＰ１〜ＯＵＴＰｎ（ｎは２以上の整数）と出力端子ＯＵＴＮ１〜ＯＵＴＮｎが図示されているが、これら以外の外部端子を備えても良い。
【００５４】
内部回路２は、半導体装置１００特有の機能を実現するための信号処理を行う。内部回路２は、例えば、メモリに格納されたプログラムに従ってＣＰＵが処理を実行するプログラム処理装置や、専用のハードウェアロジックによって構成されたデジタル信号処理回路等を含んで構成される。内部回路２による信号処理によって生成されたデータの一部は、デジタル信号ＳＧＮＬ１〜ＳＧＮＬｎとしてインターフェース回路１に供給され、インターフェース回路１を介して半導体装置２に出力される。
【００５５】
インターフェース回路１は、複数の差動出力回路（ＤＦＳＯ）１０＿１〜１０＿ｎと、平均化回路（ＡＶＲＧ＿ＣＩＲ）１１と、コモンフィードバック回路（ＣＭＦＢ）１２と、複数のレベルシフト部（ＬＳＦＴ）１３＿１〜１３＿ｎとを含んで構成される。
【００５６】
レベルシフト部１３＿１〜１３＿ｎは、デジタル信号ＳＧＮＬ１〜ＳＧＮＬｎ毎に対応して設けられ、内部回路２から供給されたシングルエンドのデジタル信号ＳＧＮＬ１〜ＳＧＮＬｎをレベルシフトするとともに、相互に位相が反転した２つの差動入力信号（デジタル）に変換する。例えば、レベルシフト部１３＿１は、デジタル信号ＳＧＮＬ１をレベルシフトした差動入力信号ＩＮＰ１、ＩＮＮ１を生成する。レベルシフト部１３＿２〜１３＿ｎも同様であり、夫々、差動入力信号ＩＮＰ２、ＩＮＮ２〜ＩＮＰｎ、ＩＮＮｎを生成する。特に制限されないが、例えば、デジタル信号ＳＧＮＬ１〜ＳＧＮＬｎは、そのハイレベルが１．１Ｖ、ローレベルが０Ｖであり、差動入力信号ＩＮＰ１、ＩＮＮ１〜ＩＮＰｎ、ＩＮＮｎは、そのハイレベルが３．３Ｖ、ローレベルが０Ｖである。
【００５７】
差動出力回路１０＿１〜１０＿ｎ（総称する場合は、差動出力回路１０と表記する。）は、完全差動型の出力回路であり、レベルシフト部１３＿１〜１３＿ｎから供給された差動入力信号毎に対応して設けられる。例えば、差動出力回路１０＿１は、レベルシフト部１３＿１から供給された入力信号ＩＮＰ１と入力信号ＩＮＮ１の電位差に応じた差動信号ＶＰ１、ＶＮ１を生成する。差動信号ＶＰ１は出力端子ＯＵＴＰ１に出力され、差動信号ＶＮ１は出力端子ＯＵＴＮ１に出力される。出力端子ＯＵＴＰ１、ＯＵＴＮ１は、半導体装置１１０の入力インターフェース回路１０Ｘ＿１と電気的に接続される。入力インターフェース回路１０Ｘ＿１は、例えば、出力端子ＯＵＴＰ１に接続される正側入力端子ＩＸＰ１と、出力端子ＯＵＴＮ１に接続される負側入力端子ＩＸＮ１と、正側入力端子ＩＸＰ１と負側入力端子ＩＮＸ１との間に接続される抵抗Ｒｏ＿１と有する。入力インターフェース回路１０Ｘ＿１は、抵抗Ｒｏ＿１の両端に発生した電位差に応じた信号を後段の内部回路１１１に出力する。特に制限されないが、具体的な数値例としては、差動信号ＶＰ１，ＶＮ１の出力ハイレベル電圧が１．３７５Ｖ、出力ローレベル電圧が１．０２５Ｖ、差動信号ＶＰ１，ＶＮ１のコモン電圧が１．２Ｖ（振幅０．３５Ｖ）であり、抵抗Ｒｏ＿１が１００Ωである。
【００５８】
なお、差動出力回路１０＿２〜１０＿ｎは、差動出力回路１０＿１と同様に、半導体装置１１０の入力インターフェース回路１０Ｘ＿２〜１０Ｘ＿ｎに夫々接続される。差動出力回路１０＿２〜１０＿ｎの回路構成は差動出力回路１０＿１と同様とされ、入力インターフェース回路１０Ｘ＿２〜１０Ｘ＿ｎの回路構成は入力インターフェース回路１０Ｘ＿１と同様とされる。
【００５９】
平均化回路１１は、夫々の差動出力回路１０＿１〜１０＿ｎから出力された差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎのコモン電位の平均値を算出する。コモンフィードバック回路１２は、平均化回路１１によって算出されたコモン電位の平均値が基準値に一致するように差動出力回路１０＿１〜１０＿ｎから出力される差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎの信号レベルを制御する。
【００６０】
これによれば、従来のように差動出力回路１０＿１〜１０＿ｎ毎に設けていたコモンフィードバック回路を共通化できるので、回路規模を小さくすることができる。また、コモンフィードバック回路が減った分だけインターフェース回路の消費電流を減らすことができる。このことについて以下、詳細に説明する。
【００６１】
図３は、実施の形態１に係るインターフェース回路１における平均化回路１１の内部構成を例示する図である。同図には、説明の便宜上、半導体装置１００におけるインターフェース回路１とそれに接続される出力端子のみが図示されている。
【００６２】
同図に示されるように、平均化回路１１は、抵抗ＲＮ１〜ＲＮｎ、ＲＰ１〜ＲＰｎを含んで構成される。抵抗ＲＰ１〜ＲＰｎ（総称する場合は抵抗ＲＰと表記する。）と抵抗ＲＮ１〜ＲＮｎ（総称する場合は抵抗ＲＮと表記する。）は、差動出力端子対を構成する２つの出力端子間に直列接続される。具体的には、出力端子ＯＵＴＰ１と出力端子ＯＵＴＮ１との間に抵抗ＲＰ１及び抵抗ＲＮ１が直列に接続され、出力端子ＯＵＴＰ２と出力端子ＯＵＴＮ２との間に抵抗ＲＰ２及び抵抗ＲＮ２が直列に接続され、出力端子ＯＵＴＰｎと出力端子ＯＵＴＮｎとの間に抵抗ＲＰｎ及び抵抗ＲＮｎが直列に接続される。夫々の差動出力端子間に直列接続された抵抗ＲＰ、ＲＮの接続点は、共通にノードＶＣＭに接続される。例えば、抵抗ＲＰ１〜ＲＰｎは、夫々の一端が対応する出力端子ＯＵＴＰ１〜ＯＵＴＰｎに接続され、夫々の他端がノードＶＣＭに共通に接続される。また、抵抗ＲＮ１〜ＲＮｎは、夫々の一端が対応する出力端子ＯＵＴＮ１〜ＯＵＴＮｎに接続され、夫々の他端がノードＶＣＭに共通に接続される。コモンフィードバック回路１２は、ノードＶＣＭの電圧を差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎの夫々のコモン電圧の平均値とする。これによれば、夫々の差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎのコモン電圧の平均値に応じた電圧を容易に生成することができる。この原理について、図４を用いて詳細に説明する。
【００６３】
図４は、平均化回路１１による差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎのコモン電位の平均値の算出原理を説明するための図である。なお、以下の説明では、参照符号ＶＣＭは“ノード”のみらず、そのノードに供給される電圧をも表すものとする。
【００６４】
同図に示されるように、抵抗ＲＰ１〜ＲＰｎは、夫々の一端に差動信号ＶＰ１〜ＶＰｎが供給され、夫々の他端はノードＶＣＭに共通に接続される。また、抵抗ＲＮ１〜ＲＮｎは、夫々の一端に差動信号ＶＮ１〜ＶＮｎが供給され、他端はノードＶＣＭに共通に接続される。このことから、抵抗ＲＰ１、ＲＮ１について以下の関係式（式１）〜（式２）が成り立つ。ここで、ＩＰ１は抵抗ＲＰ１に流れる電流であり、ＩＮ１は抵抗ＲＮ１に流れる電流である。
【００６５】
【数１】
2014230059.tif 000003
【００６６】
【数２】
2014230059.tif 000004
【００６７】
同様に、抵抗ＲＰｎ、ＲＮｎについて以下の関係式（式３）、（式４）が成り立つ。ここで、ＩＰｎ、ＩＮｎは夫々抵抗ＲＰｎ、ＲＮｎに流れる電流である。
【００６８】
【数３】
2014230059.tif 000005
【００６９】
【数４】
2014230059.tif 000006
【００７０】
また、キフヒホッフの電流保存の法則より、（式５）が成り立つ。
【００７１】
【数５】
2014230059.tif 000007
【００７２】
（式５）と（式１）〜（式４）とから、（式６）が成り立つ。
【００７３】
【数６】
2014230059.tif 000008
【００７４】
ここで、抵抗ＲＰ１〜ＲＰｎ、ＲＮ１〜ＲＮｎが全て同じ抵抗値であるとすると、（式６）から（式７）が導かれる。
【００７５】
【数７】
2014230059.tif 000009
【００７６】
上記（式７）から理解されるように、ノードＶＣＭには、平均化回路１１に供給された夫々の差動信号のコモン電圧（（ＶＰｎ＋ＶＮｎ）／２）の平均値に応じた電圧が発生する。
【００７７】
コモンフィードバック回路１２は、ノードＶＣＭの電圧（電圧ＶＣＭ）を差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎの夫々のコモン電圧の平均値とし、その値が基準値に一致するように制御電圧ＶＧＰ、ＶＧＮを生成するとともに、生成した制御電圧ＶＧＰ、ＶＧＮを夫々の差動出力回路１０＿１〜１０＿ｎに対して共通に出力する。
【００７８】
図５は、コモンフィードバック回路１２及び差動出力回路１０の内部構成を例示する図である。
【００７９】
同図に示されるように、差動出力回路１０＿１〜１０＿ｎは、差動回路１０３と、ソース電流源回路１０１と、シンク電流源回路１０２とを夫々含む。差動出力回路１０＿１〜１０＿ｎは、同一の構成とされるため、代表的に差動出力回路１０＿１について説明する。
【００８０】
差動回路１０３は、入力された２つの信号ＩＮＰ１、ＩＮＮ１の差に応じた電流を出力端子ＯＵＴＰ１、ＯＵＴＮ１から出力する。ソース電流源回路１０１は、差動回路１０３に流入させるソース電流ＩＳＰを生成し、その電流の大きさが制御電圧ＶＧＰによって調整可能される。シンク電流源回路１０２は、差動回路１０３から流出させるシンク電流ＩＳＮを生成し、その電流の大きさが制御電圧ＶＧＮによって調整可能にされる。コモンフィードバック回路１２は、平均化回路１１によって算出されたコモン電位の平均値が基準値に一致するように制御電圧ＶＧＰ、ＶＧＮを生成するとともに、生成した制御電圧ＶＧＰ、ＶＧＮを夫々の差動出力回路１０＿１〜１０＿ｎに対して共通に出力する。これによれば、簡易な回路構成によって差動出力回路を構成することができ、制御電圧ＶＧＰ、ＶＧＮによる差動信号の信号レベルの調整も容易となる。
【００８１】
コモンフィードバック回路１２及び差動出力回路１０の具体的な構成は以下である。
【００８２】
コモンフィードバック回路１２は、定電流を出力する定電流源Ｉ１と、入力電極に電圧ＶＣＭが供給されるトランジスタＭＰ４と、トランジスタＭＰ４と共に差動対を構成し、入力電極に基準電圧ＶＲＥＦが供給されるトランジスタＭＰ３と、を含む。トランジスタＭＰ３、ＭＰ４は第１導電型のＭＯＳトランジスタであり、図５には、Ｐチャネル型のＭＯＳトランジスタが例示されている。定電流源Ｉ１の出力端子はトランジスタＭＰ４、ＭＰ３のソース電極に共通に接続される。更に、コモンフィードバック回路１２は、トランジスタＭＰ４と直列に接続されたトランジスタＭＮ４と、トランジスタＭＰ３と直列に接続されたトランジスタＭＮ３と、を含む。トランジスタＭＮ３、ＭＮ４は第２導電型のＭＯＳトランジスタであり、図５には、Ｎチャネル型のＭＯＳトランジスタが例示されている。トランジスタＭＮ４のゲート電極とドレイン電極はトランジスタＭＰ４のドレイン電極に共通に接続される。制御電圧ＶＧＮは、トランジスタＭＮ４のダイオード接続されたノードＶＧＮに発生した電圧に基づいて生成される。すなわち、トランジスタＭＮ４のドレイン電極とゲート電極が接続されるノードの電圧が制御電圧ＶＧＮとして出力される。なお、参照符号ＶＧＮは、制御電圧のみならず、その制御電圧が供給されるノードをも表すものとする。トランジスタＭＮ３のゲート電極とドレイン電極はトランジスタＭＰ３のドレイン電極に共通に接続される。トランジスタＭＮ３、ＭＮ４のソース電極は、グラウンド電圧が供給されるグラウンドノードＧＮＤに接続される。
【００８３】
制御電圧ＶＧＰは、トランジスタＭＮ３のダイオード接続されたノードＶＧＰ０に発生した電圧ＶＧＰ０に基づいて生成される。具体的には、コモンフィードバック回路１２は、ノードＶＧＰ０（トランジスタＭＮ３のゲート電極及びドレイン電極が接続されるノード）に発生した電圧ＶＧＰ０に基づいて制御電圧ＶＧＰを生成するカレントミラーの折り返し回路１２１を更に有する。カレントミラーの折り返し回路１２１は、トランジスタＭＮ３とカレントミラー回路を構成するトランジスタＭＮ５と、トランジスタＭＮ５と直列に接続されるトランジスタＭＰ５と、を含む。トランジスタＭＮ５は第２導電型のＭＯＳトランジスタであり、トランジスタＭＰ５は第１導電型のＭＯＳトランジスタである。図５には、トランジスタＭＮ５としてＮチャネル型のＭＯＳトランジスタが例示され、トランジスタＭＰ５としてＰチャネル型のＭＯＳトランジスタが例示されている。トランジスタＭＮ５のゲート電極はトランジスタＭＮ３のゲート電極（ノードＶＧＰ０）に接続され、ソース電極はグラウンドノードに接続される。トランジスタＭＰ５のドレイン電極とゲート電極は、トランジスタＭＮ５のドレイン電極に共通に接続され、ソース電極は電源電圧が供給される電源ノードＶＤＤに接続される。トランジスタＭＰ５のドレイン電極とゲート電極が接続されるノードＶＧＰの電圧が制御電圧ＶＧＰとして出力される。なお、参照符号ＶＧＰは、制御電圧のみならず、その制御電圧が供給されるノードをも表すものとする。
【００８４】
差動出力回路１０は、既に述べたように、差動回路１０３、ソース電流源回路１０１、及びシンク電流源回路１０２を含む。差動回路１０３は、差動対を構成する第１導電型のトランジスタＭＰ１、ＭＰ２と、もう１つの差動対を構成する第２導電型のトランジスタＭＮ１、ＭＮ２を含む。同図には、トランジスタＭＰ１、ＭＰ２として、Ｐチャネル型のＭＯＳトランジスタが例示され、トランジスタＭＮ１、ＭＮ２として、Ｎチャネル型のＭＯＳトランジスタが例示されている。トランジスタＭＰ１、ＭＰ２のソース電極が共通に接続され、トランジスタＭＮ１、ＭＮ２のソース電極が共通に接続される。トランジスタＭＰ１とトランジスタＭＮ１のドレイン電極は、出力端子ＯＵＴＮ１に共通に接続される。また、トランジスタＭＰ１とトランジスタＭＮ１のゲート電極は、差動入力端子ＩＮＴに共通に接続され、入力信号ＩＮＰ１が供給される。トランジスタＭＰ２とトランジスタＭＮ２のドレイン電極は出力端子ＯＵＴＰ１に共通に接続される。また、トランジスタＭＰ２とトランジスタＭＮ２のゲート電極は、差動入力端子ＩＮＢに共通に接続され、入力信号ＩＮＮ１が供給される。
【００８５】
ソース電流源回路１０１は、例えば、第１導電型（例えばＰチャネル型）のトランジスタＭＰＴＬを含んで構成される。トランジスタＭＰＴＬは、ドレイン電極がトランジスタＭＰ１、ＭＰ２のソース電極に接続され、ソース電極が電源ノードＶＤＤに接続される。トランジスタＭＰＴＬのゲート電極は、トランジスタＭＰ５のドレイン電極とゲート電極が接続されるノードＶＧＰに接続される。これにより、トランジスタＭＰＴＬとトランジスタＭＰ５は、カレントミラー回路を構成する。すなわち、コモンフィードバック回路１２におけるトランジスタＭＰ５と、夫々の差動出力回路１０＿１〜１０＿ｎにおけるトランジスタＭＰＴＬとがカレントミラー回路を構成し、コモンフィードバック回路１２から出力された制御電圧ＶＧＰによって、夫々の差動出力回路１０＿１〜１０＿ｎのソース電流が共通に制御される。
【００８６】
シンク電流源回路１０２は、例えば、第２導電型（Ｎチャネル型）のトランジスタＭＮＴＬを含んで構成される。トランジスタＭＮＴＬは、ドレイン電極がトランジスタＭＮ１、ＭＮ２のソース電極に接続され、ソース電極がグラウンドノードＧＮＤに接続される。トランジスタＭＮＴＬのゲート電極は、トランジスタＭＮ４のドレイン電極とゲート電極が接続されるノードＶＧＮに接続される。これにより、トランジスタＭＮＴＬとトランジスタＭＮ４は、カレントミラー回路を構成する。すなわち、コモンフィードバック回路１２におけるトランジスタＭＮ４と、夫々の差動出力回路１０＿１〜１０＿ｎにおけるトランジスタＭＮＴＬとがカレントミラー回路を構成し、コモンフィードバック回路１２から出力された制御電圧ＶＧＮによって、夫々の差動出力回路１０＿１〜１０＿ｎのシンク電流が共通に制御される。
【００８７】
コモンフィードバック回路１２及び差動出力回路１０として上記の回路構成を採用することにより、
共通の制御電圧ＶＧＮ、ＶＧＰに応じて夫々の差動出力回路１０＿１〜１０＿ｎによる差動信号の信号レベルを調整する機能を、簡易な回路構成によって実現することができる。
【００８８】
以上、実施の形態１に係るインターフェース回路１によれば、差動出力回路１０＿１〜１０＿ｎの差動信号ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎのコモン電圧の平均値を算出し、その平均値が所望の基準値と等しくなるように差動出力回路１０＿１〜１０＿ｎを制御するので、コモンフィードバック回路を差動出力回路毎に設ける必要はない。これにより、従来のように差動出力回路毎に設けていたコモンフィードバック回路の個数を削減することができ、回路規模を小さくすることができる。また、コモンフィードバック回路が減った分だけ、インターフェース回路全体の消費電流を減らすことができる。これにより、半導体装置１００の小規模化と低消費電力化を実現することができる。
【００８９】
≪実施の形態２≫
図６に、実施の形態２に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する。実施の形態２に係る半導体装置２００は、インターフェース回路の構成要素の一つである平均化回路の構成が実施の形態１に係る半導体装置１００と相違する。それ以外の構成要素は半導体装置１００と同様である。なお、説明の便宜上、同図には、半導体装置２００におけるインターフェース回路２とそれに接続される出力端子のみが図示され、半導体装置１００と同一の構成要素には同一の符号を付して、その詳細な説明を省略する。
【００９０】
同図に示されるように、インターフェース回路２の平均化回路２１Ａは、抵抗ＲＮ１、ＲＰ１〜ＲＮｎ、ＲＰｎと直列に接続され、オン・オフが切り替え可能にされるスイッチ回路２０Ｐ＿１〜２０Ｐ＿ｎ、２０Ｎ＿１〜２０Ｎ＿ｎ（総称する場合は、スイッチ回路２０と表記する。）を、差動出力回路毎に対応して有する。具体的には、出力端子ＯＵＴＰ１と出力端子ＯＵＴＮ１との間の抵抗ＲＰ１、ＲＮ１を介した電流経路に、スイッチ回路２０Ｐ＿１、２０Ｎ＿１が設けられる。同様に、出力端子ＯＵＴＰｎと出力端子ＯＵＴＮｎとの間の抵抗ＲＰｎ、ＲＮｎを介した電流経路に、スイッチ回路２０Ｐ＿ｎ、２０Ｎ＿ｎが設けられる。特に制限されないが、スイッチ回路２０は、例えばアナログスイッチである。
【００９１】
例えば、複数の差動出力回路１０＿１〜１０＿ｎのうち、全ての差動出力回路が信号を出力するのではなく、イネーブル信号等によって選択された差動出力回路のみが信号を出力し、それ以外の選択されていない差動出力回路は信号の出力が制限される場合を考える。この場合、例えば、イネーブル状態にされる差動出力回路に接続されるスイッチ回路２０をオンさせ、ディセーブル状態にされる差動出力信号回路に接続されるスイッチ回路２０をオフさせる。これによれば、平均化回路２１Ａはディセーブル状態にされる差動出力回路の出力信号の影響を受けないから、コモン電圧の平均値の算出精度を高めることができる。特に、半導体装置２００に接続される受信側の半導体装置１１０の規格等によりディセーブル状態にされた差動出力信号回路の出力をハイインピーダンス（Ｈｉ−Ｚ）にしない場合等に適用すると有効である。スイッチ回路２０のオン・オフの制御は、夫々の差動出力信号回路のイネーブル／ディセーブル状態を制御するイネーブル信号に連動した駆動信号によって行っても良いし、スイッチ回路２０のオン・オフを制御するためのレジスタを別途用意し、レジスタの設定値に応じて夫々のスイッチ回路２０をオン・オフできるようにしても良く、特に制限されない。
【００９２】
スイッチ回路２０は、出力端子ＯＵＴＰｎと出力端子ＯＵＴＮｎとの間の抵抗ＲＮ、ＲＰを介した電流経路に配置されれば良く、その位置は特に制限されない。例えば、図６に示されるように、スイッチ回路２０を、対応する抵抗ＲＮと抵抗ＲＰとの間に接続する。例えば、スイッチ回路２０Ｎ＿１を抵抗ＲＮ１とノードＶＣＭとの間に配置し、スイッチ回路２０Ｐ＿１を抵抗ＲＰ１とノードＶＣＭとの間に配置する。また、スイッチ回路２０Ｎ＿ｎを抵抗ＲＮｎとノードＶＣＭとの間に配置し、スイッチ回路２０Ｐ＿ｎを抵抗ＲＰｎとノードＶＣＭとの間に配置する。これによれば、スイッチ回路２０が抵抗ＲＮ、ＲＰを介して対応する出力端子ＯＵＴＰ、ＯＵＴＮに電気的に接続されるので、スイッチ回路２０を構成する回路素子（例えばトランジスタ）のＥＳＤ耐性を高めることができる。
【００９３】
また、スイッチ回路２０周辺のＥＳＤ耐性が気にならない場合には、スイッチ回路２０を図７に示されるように配置しても良い。
【００９４】
図７は、平均化回路におけるスイッチ回路２０の別の配置例を示す図である。同図に示されるように、平均化回路２１Ｂにおいて、出力端子ＶＰ１〜ＶＰｎと対応する抵抗ＲＰ１〜ＲＰｎとの間にスイッチ回路２０Ｐ＿１〜２０Ｐ＿ｎを設け、出力端子ＶＮ１〜ＶＮｎと対応する抵抗ＲＮ１〜ＲＮｎとの間にスイッチ回路２０Ｎ＿１〜２０Ｎ＿ｎを設けても良い。これによれば、平均化回路２１Ａと同様に、コモン電圧の平均値の算出精度を高めることができる。
【００９５】
≪差動出力回路毎に設けられたトリミング回路≫
半導体装置に形成される差動出力回路は、それを構成する回路素子の製造バラつき等によって、出力オフセット電圧が生じる虞がある。半導体装置１００のインターフェース回路１のように差動出力回路が複数ある場合、夫々の差動出力回路の出力オフセット電圧の大きさが同程度であれば良いが、その大きさに大きなバラつきがあると、平均化回路１１によって算出される差動信号のコモン電圧が理想値から大きくずれる虞がある。例えば、差動信号のコモン電圧の理想値（コモンフィードバック回路の基準値）が１．２Ｖであるときに、コモンフィードバック回路を共通化した３つの差動出力回路における夫々の差動信号の振幅の中心電圧（コモン電圧）が１．２Ｖ，１．２Ｖ，０．８Ｖであった場合を考える。この場合、これらの中心電圧の平均値が理想値１．２Ｖになるようにコモンフィードバック回路が夫々の差動出力回路を制御するため、夫々の差動出力回路による差動信号のコモン電圧が１．２Ｖに対して大きくずれてしまう可能性がある。
【００９６】
そこで、以下の半導体装置では、差動出力回路１０から出力される差動信号の信号レベルを調整するためのトリミング回路を差動出力回路毎に対応して設ける。これにより、夫々の差動出力回路における差動信号のコモン電圧のバラつきを抑えることが可能となる。以下、トリミング回路の具体的な構成例を実施の形態３乃至５に示す。
【００９７】
≪実施の形態３≫
図８に、実施の形態３に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する。同図に示される半導体装置３００は、出力端子ＯＵＴＰ１〜ＯＵＴPｎ及び出力端子ＯＵＴＮ１〜ＯＵＴＮｎに対する電流の流入と流出が可能にされ、電流の流出量と流入量が調整可能にされるトリミング回路１４Ａ＿１〜１４＿ｎを有する。これにより、夫々の差動信号の信号レベルを容易にトリミングすることができる。
【００９８】
より具体的には、トリミング回路１４Ａ＿１は、出力端子ＯＵＴＰ１に電流を流入するための可変電流源回路ＩＰＸ１と、出力端子ＯＵＴＰ１から電流を流出させるための可変電流源回路ＩＮＸ１と、出力端子ＯＵＴＮ１に電流を流入するための可変電流源回路ＩＰＸ２と、出力端子ＯＵＴＮ１から電流を流出させるための可変電流源回路ＩＮＸ２と、を含む。より具体的には、可変電流源回路ＩＰＸ１は電源ノードＶＤＤと出力端子ＯＵＴＰ１との間に接続され、可変電流源回路ＩＮＸ１は出力端子ＯＵＴＰ１とグラウンドノードＧＮＤとの間に接続される。また、可変電流源回路ＩＰＸ２は電源ノードＶＤＤと出力端子ＯＵＴＮ１との間に接続され、可変電流源回路ＩＮＸ２は出力端子ＯＵＴＮ１とグラウンドノードＧＮＤとの間に接続される。これによれば、トリミング回路を簡易な回路構成で実現することができる。なお、トリミング回路１４Ａ＿２〜１４Ａ＿ｎはトリミング回路１４Ａ＿１と同様の回路構成とされるため、詳細な説明を省略する。
【００９９】
例えば、差動出力回路１０＿１において、差動回路１０３に供給されるソース電流ＩＳＰがシンク電流ＩＳＮよりも大きくなるようにバラついた場合、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧（中心電圧）は、理想値よりも高くなる。その場合、グラウンドノード側に接続される可変電流源回路ＩＮＸ１、ＩＮＸ２によって出力端子ＯＵＴＰ１、ＯＵＴＰ２から電流を引き抜く。これにより、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧を下げることができる。可変電流源回路ＩＮＸ１、ＩＮＸ２の電流量は、差動信号ＶＰ１、ＶＮ１のコモン電圧が理想値に近づくように調整する。例えば、可変電流源回路ＩＮＸ１、ＩＮＸ２は、所定の基準電流に基づいて出力電流を生成するカレントミラー回路を含んで構成され、上記基準電流の大きさやカレントミラー比を切り替えることにより、可変電流源回路ＩＮＸ１、ＩＮＸ２の電流量を調整する。可変電流源回路ＩＰＸ１、ＩＰＸ２も同様である。可変電流源回路ＩＰＸ１、ＩＮＸ１、ＩＰＸ２、ＩＮＸ２を構成するカレントミラー回路の基準電流の大きさやカレントミラー比の切り替えは、例えば、ヒューズの切断やレジスタ等による所望のスイッチ素子のオン・オフ制御により実現される。特に制限されないが、上記のような差動信号のトリミングは、例えば、半導体装置３００の出荷前テストの工程において、ＬＳＩテスタなどによって実行される。
【０１００】
半導体装置３００におけるインターフェース回路３のトリミング回路は、図８の構成に限定されず、例えば、図９に示すような構成であっても良い。
【０１０１】
図９は、インターフェース回路３におけるトリミング回路の別の構成例を示す図である。同図に示されるトリミング回路１４Ｂ＿１〜１４Ｂ＿ｎは、可変電流源回路ＩＰＸ１、ＩＮＸ１、ＩＰＸ２、ＩＮＸ２の代わりに、可変抵抗回路ＲＰＸ１、ＲＮＸ１、ＲＰＸ２、ＲＮＸ２を備える点で、前述のトリミング回路１４Ａ＿１〜１４Ａ＿ｎと相違する。具体的に、可変抵抗回路ＲＰＸ１は、出力端子ＯＵＴＰ１と電源ノードＶＤＤとの間に接続され、その両端の抵抗値が調整可能にされる。可変抵抗回路ＲＮＸ１は、出力端子ＯＵＴＰ１とグラウンドノードＧＮＤとの間に接続され、その両端の抵抗値が調整可能にされる。可変抵抗路ＲＰＸ２は、出力端子ＯＵＴＮ１と電源ノードとの間に接続され、その両端の抵抗値が調整可能にされる。可変抵抗回路ＲＮＸ２は、出力端子ＯＵＴＮ１とグラウンドノードＧＮＤとの間に接続され、その両端の抵抗値が調整可能にされる可変抵抗回路ＲＮＸ２と、を含む。
【０１０２】
例えば、差動出力回路１０＿１において、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧が理想値よりも高めにバラついた場合には、グラウンドノード側に接続される可変抵抗回路ＲＮＸ１、ＲＮＸ２の抵抗値を小さくすることで、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧を下げることが可能となる。
【０１０３】
これによれば、トリミング回路１４Ａ＿１〜１４Ａ＿ｎと同様に、トリミング回路を簡易な回路構成で実現することができる。
【０１０４】
≪実施の形態４≫
図１０に、実施の形態４に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する。同図に示される半導体装置４００は、差動回路１０３に対する電流の流入と流出が可能にされ、電流の流出量と流入量が調整可能にされるトリミング回路１５Ａ＿１〜１５Ａ＿ｎを有する。これにより、夫々の差動信号の信号レベルを容易にトリミングすることができる。
【０１０５】
より具体的には、トリミング回路１５Ａ＿１は、可変電流源回路１５０、１５１を含んで構成される。可変電流源回路１５０は、ソース電流源回路１０１と並列に接続され、電流量が調整可能にされる補正電流ＩＳＰＸを生成する。可変電流源回路１５１は、シンク電流源回路１０２と並列に接続され、電流量が調整可能にされる補正電流ＩＳＮＸを生成する。これによれば、トリミング回路を簡易な回路構成で実現することができる。なお、トリミング回路１５Ａ＿２〜１５Ａ＿ｎはトリミング回路１５Ａ＿１と同様の回路構成とされるため、詳細な説明を省略する。
【０１０６】
例えば、差動出力回路１０＿１において、差動回路１０３に供給されるソース電流ＩＳＰがシンク電流ＩＳＮよりも大きくなるようにバラつき、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧（中心電圧）が理想値よりも高くなった場合を考える。この場合、シンク電流源回路１０２に並列に接続される可変電流源回路１５１によって、シンク側の電流量を大きくする。これにより、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧を下げることができる。可変電流源回路１５０、１５１は、例えば、実施の形態３に係る可変電流源回路ＩＮＸ１、ＩＮＸ２と同様に、出力電流が調整可能にされるカレントミラー回路によって構成され、半導体装置３００の出荷前テストの工程において差動信号ＶＰ１、ＶＮ１のコモン電圧が理想値に近づくように基準電流又はカレントミラー比が調整される。
【０１０７】
半導体装置４００におけるインターフェース回路４のトリミング回路は、図１０の構成に限定されず、例えば、図１１に示すような構成であっても良い。
【０１０８】
図１１は、インターフェース回路４におけるトリミング回路の別の構成例を示す図である。同図に示されるトリミング回路１５Ｂ＿１〜１５Ｂ＿ｎは、可変電流源回路１５０、１５１の代わりに、可変抵抗回路１５２、１５３を備える点で、前述のトリミング回路１５Ａ＿１〜１５Ａ＿ｎと相違する。具体的には、可変抵抗回路１５２は、電源ノードＶＤＤとトランジスタＭＰ１、ＭＰ２のソース電極との間に接続され、その両端の抵抗値が調整可能にされる。可変抵抗回路１５３は、トランジスタＭＮ１、ＭＮ２のソース電極とグラウンドノードＧＮＤとの間に接続され、その両端の抵抗値が調整可能にされる。
【０１０９】
例えば、差動出力回路１０＿１において、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧が理想値よりも高めにバラついた場合には、グラウンドノード側に接続される可変抵抗回路１５３の抵抗値を小さくすることで、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧を下げることが可能となる。
【０１１０】
これによれば、トリミング回路１５Ａ＿１〜１５Ａ＿ｎと同様に、トリミング回路を簡易な回路構成で実現することができる。
【０１１１】
≪実施の形態５≫
図１２に、実施の形態５に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する。同図に示される半導体装置５００は、夫々の差動出力回路１０＿１〜１０＿ｎおけるソース電流源回路１０１に供給される制御電圧ＶＧＰ＿１〜ＶＧＰ＿ｎと、シンク電流源回路１０２に供給される制御電圧ＶＧＮ＿１〜ＶＧＮ＿ｎの補正が可能にされるトリミング回路１６＿１〜１６＿ｎを有する。これにより、夫々の差動信号の信号レベルを容易にトリミングすることができる。
【０１１２】
具体的には、トリミング回路１６＿１〜１６＿ｎの夫々は、トランジスタＭＮ３のダイオード接続されたノードに発生した電圧ＶＧＰ０を抵抗によって分圧し、抵抗比が調整可能にされる可変抵抗回路１６０と、トランジスタＭＮ４のダイオード接続されたノードに発生した電圧ＶＧＮ０を抵抗によって分圧し、抵抗比が調整可能にされる可変抵抗回路１６１と、を含む。
【０１１３】
可変抵抗１６０は、例えば、ノードＶＧＰ０とグラウンドノードＧＮＤの間に抵抗ＲＡと抵抗ＲＸＡとが直列に接続された構成とされる。可変抵抗１６１は、例えば、ノードＶＧＮ０とグラウンドノードＧＮＤの間に抵抗ＲＢと抵抗ＲＸＢとが直列に接続された構成とされる。可変抵抗回路１６０は、抵抗ＲＡと抵抗ＲＸＡの抵抗比が調整可能にされ、可変抵抗回路１６１は、抵抗ＲＢと抵抗ＲＸＢの抵抗比が調整可能にされる。可変抵抗回路１６０について、同図には抵抗ＲＸＡの抵抗値が調整可能にされる構成が例示されるが、これに限られず、抵抗ＲＡの抵抗値が調整可能にされる構成であっても良いし、抵抗ＲＡと抵抗ＲＡＸが共に調整可能にされる構成であっても良い。可変抵抗回路１６１についても同様である。
【０１１４】
カレントミラーの折り返し回路１２１＿１〜１２１＿ｎは、差動出力回路１０＿１〜１０＿ｎ毎に対応して設けられる。トランジスタＭＮ５のゲート電極は、対応するトリミング回路１６＿１〜１６＿ｎにおける可変抵抗回路１６０の抵抗ＲＡと抵抗ＲＸＡとの接続ノードに接続される。トランジスタＭＰ５のダイオード接続されたノードの電圧ＶＧＰ＿１〜ＶＧＰ＿ｎは、対応する差動出力回路１０＿１〜＿１０＿ｎのソース電流源回路１０１に供給される。すなわち、ノードＶＧＰ０の電圧がトリミング回路１６＿１〜１６＿ｎにおける夫々の可変抵抗回路１６０によって分圧され、分圧された電圧に基づいてトランジスタＭＰ５が生成した電圧が、夫々のソース電流源回路１０１の制御電圧ＶＧＰ＿１〜ＶＧＰ＿ｎとなる。
【０１１５】
差動出力回路１０＿１〜１０＿ｎのシンク電流源回路１０２を構成するトランジスタＭＮＴＬのゲート電極は、対応するトリミング回路１６＿１〜１６＿ｎにおける可変抵抗回路１６１の抵抗ＲＢと抵抗ＲＸＢとの接続ノードに接続される。これにより、ノードＶＧＮ０の電圧が、夫々のトリミング回路１６＿１〜１６＿ｎにおける可変抵抗回路１６０によって分圧され、分圧された電圧が夫々のシンク電流源回路１０２の制御電圧ＶＧＮ＿１〜ＶＧＮ＿ｎとなる。
【０１１６】
以上の構成によれば、夫々の差動信号の信号レベルを容易にトリミングすることができる。例えば、差動出力回路１０＿１において、差動回路１０３に供給されるソース電流ＩＳＰがシンク電流ＩＳＮよりも大きくなるようにバラつき、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧（中心電圧）が理想値よりも高くなった場合を考える。この場合、例えば、可変抵抗回路１６０の抵抗ＲＸＡの抵抗値を小さくすることにより、制御電圧ＶＧＰ＿１を大きくする（トランジスタＭＰＴＬのゲート・ソース間電圧を小さくする。）これにより、差動回路１０３の差動信号ＶＰ１、ＶＮ１のコモン電圧を下げることができる。トリミング回路１６＿１〜１６＿ｎの調整は、上述したトリミング回路１４Ａ、１５Ａ等と同様に、半導体装置５００の出荷前テストの工程において行われる。
【０１１７】
なお、トリミング回路１６＿１〜１６＿ｎは、制御電圧ＶＧＰ＿１〜ＶＧＰ＿ｎ，ＶＧＮ＿１〜ＶＧＮ＿ｎの補正が可能にされる回路構成であれば、上述したような可変抵抗回路１６０、１６１に限定されず、別の構成であっても良い。
【０１１８】
≪実施の形態６≫
図１３に、実施の形態６に係る小信号差動出力方式のインターフェース回路を備えた半導体装置を例示する。同図に示される半導体装置６００は、コモンフィードバック回路を共通化するインターフェース回路を複数組有する点で半導体装置１００と相違する。
【０１１９】
具体的には、半導体装置６００は、ｎ個の差動出力回路１０＿１〜１０＿ｎと、ｎ個のレベルシフト部１３＿１〜１３＿ｎと、平均化回路１１と、コモンフィードバック回路１２とを一組とするインターフェース回路１＿１〜１＿ｍ（ｍは２以上の整数）を有する。例えば、ｎ＝３、ｍ＝１０とした場合、３つの差動出力回路のコモンフィードバック回路を共通化したインターフェース回路が１０個形成される。
【０１２０】
前述したように、夫々の差動出力回路１０の出力オフセット電圧にバラつきがあると、平均化回路１１によって算出される差動信号のコモン電圧が理想値から大きくずれる可能性がある。特にコモンフィードバック回路１２を共通化する差動出力回路１０の個数が増加すると、その可能性が高くなる。半導体装置６００によれば、コモンフィードバック回路を共通化する差動出力回路１０の個数を制限しているため、全ての差動出力回路１０のコモンフィードバック回路を共通化する場合に比べて、夫々のインターフェース回路１＿１〜１＿ｍにおいて算出されるコモン電圧の平均値が、理想値からずれ難くなる。これにより、バラつきの少ない差動出力回路を備えたインターフェース回路を提供することができる。
【０１２１】
≪実施の形態７≫
図１４に、実施の形態１に係るインターフェース回路を適用したシステム例を示す。
【０１２２】
同図には、実施の形態１に係るインターフェース回路を適用したシステムの一例として、光ディスク１０４に対するデータの書き込みが可能にされる光ディスク装置１２０が例示される。光ディスク１２１は、特に制限されないが、例えば、ＢＤ（Ｂｌｕ−ｒａｙ  Ｄｉｓｃ；登録商標。以下同じ）やＤＶＤ等である。
【０１２３】
光ディスク装置１２０は、着脱が可能な光ディスク１２１を回転駆動するスピンドルモータ１２２と、光ピックアップ１２３と、ＬＤＤ制御用ＩＣ１１０Ａと、デジタル信号処理用ＩＣ１００Ａとを備える。
【０１２４】
スピンドルモータ１２２は、例えば図示されないモータ制御回路から供給されたモータ制御信号によりモータ回転制御されることによって、所定の回転数で光ディスク１２１を回転させる。光ピックアップ１２３は、ＬＤＤ制御用ＩＣ１１０Ａからの制御により、光ディスク１２１にレーザ光を照射し、その反射光の光量に基づいて電気信号を生成する。
【０１２５】
デジタル信号処理用ＩＣ１００Ａは、データ処理部２Ａとインターフェース回路１Ａとを有する。データ処理部２Ａは、光ディスク１２１に対するデータの書き込みのための各種信号処理を行う。デジタル信号処理用ＩＣ１００ＡとＬＤＤ制御用ＩＣ１１０Ａとは、ＬＶＤＳ等のような小信号差動出力方式での通信が可能にされる。例えば、光ディスク１２１に対するデータの書き込み時には、データ処理部２Ａの信号処理によって生成されたデータがインターフェース回路１Ａを介してＬＤＤ制御用ＩＣ１１０Ａに供給される。なお、同図には、インターフェース回路１Ａとして、データを出力するための出力インターフェース部分が図示され、データを入力するための入力インターフェース部分は図示が省略されている。
【０１２６】
インターフェース回路１Ａの出力インターフェース部分として、実施の形態１乃至５に係るインターフェース回路１〜５及び１＿１〜１＿ｍを適用することができる。同図には、実施の形態１に係るインターフェース回路１を適用した場合が例示されている。また、図示はしないが、ＬＤＤ制御用ＩＣ１１０Ａにおけるデータ出力側のインターフェース回路として、実施の形態１乃至５に係るインターフェース回路１〜５及び１＿１〜１＿ｍを適用することも可能である。
【０１２７】
このように、小規模且つ低消費電力なインターフェース回路をデジタル信号処理用ＩＣ１００ＡやＬＤＤ制御用ＩＣ１１０Ａに適用することによって、光ディスク装置１２０の低コスト化及び省電力化を図ることができる。
【０１２８】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１２９】
例えば、実施の形態１において、レベルシフト部１３＿１〜１３＿ｎが内部回路２から供給されたシングルエンドのデジタル信号ＳＧＮＬ１〜ＳＧＮＬｎをレベルシフトするとともに、相互に位相が反転した２つの差動入力信号（デジタル）に変換する構成を例示したが、差動出力回路１０＿１〜１０＿ｎに差動信号が入力される構成であれば、上記の構成に限定されない。例えば、内部回路２がシングルエンド信号ではなく差動信号を出力し、その差動信号をレベルシフト部１３＿１〜１３＿ｎを介さずに各差動出力回路１０＿１〜１０＿ｎに供給する構成であっても良い。
【０１３０】
また、実施の形態１乃至７に係るインターフェース回路１〜５及び１＿１〜１＿ｍを、ＬＶＤＳに対応したインターフェース回路に適用する場合を例示したが、その他の小信号差動出力方式のインターフェース回路にも適用することができる。例えば、前述したＭＩＰＩやＲＳＤＳの他に、ｍｉｎｉＬＶＤＳ（ｍｉｎｉ−Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ），ＰＰＤＳ（Ｐｏｉｎｔ  ｔｏ  Ｐｏｉｎｔ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）等に対応したインターフェース回路に適用することができる。
【符号の説明】
【０１３１】
１００、１１０  半導体装置
１  インターフェース回路
２、１１１  内部回路
１０Ｘ＿１〜１０Ｘ＿ｎ  入力インターフェース回路
ＯＵＴＰ１、ＯＵＴＮ１〜ＯＵＴＰｎ、ＯＵＴＮｎ  出力端子（差動出力端子対）
ＩＸＰ１、ＩＸＮ１〜ＩＸＰｎ、ＩＸＮｎ  入力端子
Ｒｏ＿１〜Ｒｏ＿ｎ  抵抗
１０＿１〜１０＿ｎ  差動出力回路
ＳＧＮＬ１〜ＳＧＮＬｎ  デジタル信号
ＩＮＰ１、ＩＮＮ１〜ＩＮＰｎ、ＩＮＮｎ  差動入力信号
１１  平均化回路
１２  コモンフィードバック回路
１３＿１〜１３＿ｎ  レベルシフト部
ＶＰ１、ＶＮ１〜ＶＰｎ、ＶＮｎ  差動信号
ＲＮ１〜ＲＮｎ、ＲＰ１〜ＲＰｎ  抵抗
ＶＣＭ  ノード及び電圧（コモン電圧の平均値）
ＶＲＥＦ  基準電圧
１０１  ソース電流源回路
１０２  シンク電流源回路
１０３  差動回路
ＩＳＰ  ソース電流
ＩＳＮ  シンク電流
１２１  カレントミラーの折り返し回路
ＶＧＮ、ＶＧＰ  制御電圧、ノード
ＭＰＴＬ、ＭＮＴＬ、ＭＮ１〜ＭＮ４、ＭＰ１〜ＭＰ４  トランジスタ
Ｉ１  定電流源
ＶＤＤ  電源ノード
ＧＮＤ  グラウンドノード
２  インターフェース回路
２００  半導体装置
２０Ｎ＿１〜２０Ｎ＿ｎ、２０Ｐ＿１〜２０Ｐ＿ｎ  スイッチ回路
３  インターフェース回路
３００  半導体装置
１４Ａ＿１〜１４Ａ＿ｎ、１４Ｂ＿１〜１４Ｂ＿ｎ、  トリミング回路
ＩＰＸ１、ＩＰＸ２、ＩＮＸ１、ＩＮＸ２  可変電流源回路
ＲＰＸ１、ＲＰＸ２、ＲＮＸ１、ＲＮＸ２  可変抵抗回路
４  インターフェース回路
４００  半導体装置
１５Ａ＿１〜１５Ａ＿ｎ、１５Ｂ＿１〜１５Ｂ＿ｎ、  トリミング回路
１５０、１５１  可変電流源回路
１５２、１５３  可変抵抗回路
５  インターフェース回路
５００  半導体装置
１２１＿１〜１２１＿ｎ  カレントミラーの折り返し回路
１６＿１〜１６＿ｎ  トリミング回路
１６０、１６１  可変抵抗回路
ＲＡ、ＲＸＡ、ＲＢ、ＲＢＸ  抵抗
ＶＧＮ０、ＶＧＰ０  ノード及び電圧
ＶＧＮ＿１〜ＶＧＮ＿ｎ，ＶＧＰ＿１〜ＶＧＰ＿ｎ  制御電圧及びノード
１＿１〜１＿６  インターフェース回路
６００  半導体装置
１１０Ａ  ＬＤＤ制御用ＩＣ１１０Ａ
１００Ａ  デジタル信号処理用ＩＣ
１２０  光ディスク装置
１２１  光ディスク
１２２  スピンドルモータ
１２３  光ピックアップ
【図１】
2014230059.tif 000010
【図２】
2014230059.tif 000011
【図３】
2014230059.tif 000012
【図４】
2014230059.tif 000013
【図５】
2014230059.tif 000014
【図６】
2014230059.tif 000015
【図７】
2014230059.tif 000016
【図８】
2014230059.tif 000017
【図９】
2014230059.tif 000018
【図１０】
2014230059.tif 000019
【図１１】
2014230059.tif 000020
【図１２】
2014230059.tif 000021
【図１３】
2014230059.tif 000022
【図１４】
2014230059.tif 000023