(57)【要約】【課題】容量素子を有する半導体装置の信頼性や性能を向上させる。【解決手段】半導体基板上に形成した複数の配線層のうちのいずれかの配線層に、容量素子Ｃ１の下部電極ＬＥを設け、下部電極ＬＥが形成された配線層よりも２つ上層の配線層において、下部電極ＬＥの上方に容量素子Ｃ１の上部電極ＵＥを設ける。そして、下部電極ＬＥが形成された配線層よりも１つ上層の配線層において、下部電極ＬＥと上部電極ＵＥとの間に位置する浮遊電極ＦＥを設ける。【選択図】図８
2014229711.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に形成されかつ複数の配線層を含む配線構造と、前記配線構造に形成された容量素子と、を有する半導体装置であって、
前記複数の配線層は、第１の配線層と、前記第１の配線層よりも１つ上層の第２の配線層と、前記第２の配線層よりも１つ上層の第３の配線層と、を含み、
前記第１の配線層に、前記容量素子の第１電極が形成され、
前記第３の配線層に、前記容量素子の第２電極が形成され、
前記第２電極は、前記第１電極の上方に配置され、
前記第２の配線層に、前記第１電極と前記第２電極との間に位置する浮遊電極が形成されている、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１電極および前記第２電極のうちの一方に、前記第１電極および前記第２電極のうちの他方よりも高い電位が印加されることにより、前記容量素子に電荷が蓄積される、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１の配線層、前記第２の配線層および前記第３の配線層は、それぞれダマシン配線が形成された配線層であり、
前記第１電極は、前記半導体基板の上方に形成された第１絶縁膜に埋め込まれており、
前記浮遊電極は、前記第１電極が埋め込まれた前記第１絶縁膜上に形成された第２絶縁膜に埋め込まれており、
前記第２電極は、前記浮遊電極が埋め込まれた前記第２絶縁膜上に形成された第３絶縁膜に埋め込まれている、半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１電極と前記第２電極との間に介在する前記第２絶縁膜および前記第３絶縁膜が、前記容量素子の容量絶縁膜として機能する、半導体装置。
【請求項５】
請求項３記載の半導体装置において、
前記第２絶縁膜および前記第３絶縁膜のそれぞれにおいて、前記ダマシン配線が埋め込まれている層の誘電率が、前記ダマシン配線に接続されたビア部が埋め込まれている層の誘電率よりも低い、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記浮遊電極の平面寸法は、前記第１電極および前記第２電極と同じである、半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記浮遊電極の平面寸法は、前記第１電極および前記第２電極よりも大きい、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記浮遊電極の平面寸法は、前記第１電極および前記第２電極よりも小さい、半導体装置。
【請求項９】
半導体基板と、前記半導体基板上に形成されかつ複数の配線層を含む配線構造と、前記配線構造に形成された容量素子と、を有する半導体装置であって、
前記複数の配線層のうちの第１の配線層に形成された第１金属パターンおよび第２金属パターンと、
前記複数の配線層のうちの前記第１の配線層よりも１つ上層の第２の配線層に形成された第３金属パターンおよび第４金属パターンと、
を有し、
前記第１金属パターンは、平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列した複数の第１電極部を含み、
前記第２金属パターンは、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に配列した複数の第２電極部を含み、
前記第１電極部と前記第２電極部とは、前記第２方向に交互に並んでおり、
前記第３金属パターンは、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に配列した複数の第３電極部を含み、
前記第４金属パターンは、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に配列した複数の第４電極部を含み、
前記第３電極部と前記第４電極部とは、前記第２方向に交互に並んでおり、
前記第１金属パターンと前記第３金属パターンは、互いに電気的に接続されて前記容量素子の一方の電極を形成し、
前記第２金属パターンと前記第４金属パターンは、互いに電気的に接続されて前記容量素子の他方の電極を形成し、
前記複数の第１電極部のそれぞれは、平面視において、前記第２方向に隣り合う前記第３電極部と前記第４電極部との間に配置されており、
前記複数の第２電極部のそれぞれは、平面視において、前記第２方向に隣り合う前記第３電極部と前記第４電極部との間に配置されている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１および第３金属パターンと前記第２および第４金属パターンとのうちの一方に他方よりも高い電位が印加されることにより、前記容量素子に電荷が蓄積される、半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第１金属パターンは、平面視において、前記第２方向に延在して前記複数の第１電極部の端部を連結する第１連結部を含み、
前記第２金属パターンは、平面視において、前記第２方向に延在して前記複数の第２電極部の端部を連結する第２連結部を含み、
前記第３金属パターンは、平面視において、前記第２方向に延在して前記複数の第３電極部の端部を連結する第３連結部を含み、
前記第４金属パターンは、平面視において、前記第２方向に延在して前記複数の第４電極部の端部を連結する第４連結部を含み、
前記第１電極部の前記第１連結部に接続された側と、前記第２電極部の前記第２連結部に接続された側とは、互いに反対側であり、
前記第３電極部の前記第３連結部に接続された側と、前記第４電極部の前記第４連結部に接続された側とは、互いに反対側であり、
前記第１電極部の前記第１連結部に接続された側と、前記第３電極部の前記第３連結部に接続された側とは、互いに同じ側であり、
前記第２電極部の前記第２連結部に接続された側と、前記第４電極部の前記第４連結部に接続された側とは、互いに同じ側である、半導体装置。
【請求項１２】
請求項９記載の半導体装置において、
前記第１金属パターン、前記第２金属パターン、前記第３金属パターン、および前記第４金属パターンは、ダマシン配線により形成されている、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第１金属パターンおよび前記第２金属パターンは、前記半導体基板の上方に形成された第１絶縁膜に埋め込まれており、
前記第３金属パターンおよび前記第４金属パターンは、前記第１金属パターンおよび前記第２金属パターンが埋め込まれた前記第１絶縁膜上に形成された第２絶縁膜に埋め込まれており、
前記第２絶縁膜において、前記ダマシン配線が埋め込まれている層の誘電率が、前記ダマシン配線に接続されたビア部が埋め込まれている層の誘電率よりも低い、半導体装置。
【請求項１４】
請求項１２記載の半導体装置において、
前記第１の配線層において、前記第２方向に隣り合う前記第１電極部と前記第２電極部との間に第１浮遊電極が形成されており、
前記第２の配線層において、前記第２方向に隣り合う前記第３電極部と前記第４電極部との間に第２浮遊電極が形成されている、半導体装置。
【請求項１５】
半導体基板と、前記半導体基板上に形成されかつ複数の配線層を含む配線構造と、前記配線構造に形成された容量素子と、を有する半導体装置であって、
前記複数の配線層のうちの第１の配線層に形成された第１金属パターンおよび第２金属パターンを有し、
前記第１金属パターンは、平面視において、第１方向にそれぞれ延在し、かつ、前記第１方向と交差する第２方向に配列した複数の第１電極部を含み、
前記第２金属パターンは、平面視において、前記第１方向にそれぞれ延在し、かつ、前記第２方向に配列した複数の第２電極部を含み、
前記第１電極部と前記第２電極部とは、前記第２方向に交互に並んでおり、
前記第１金属パターンは、前記容量素子の一方の電極を形成し、
前記第２金属パターンは、前記容量素子の他方の電極を形成し、
前記第１の配線層において、前記第２方向に隣り合う前記第１電極部と前記第２電極部との間に浮遊電極が形成されている、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第１金属パターンと前記第２金属パターンとのうちの一方に他方よりも高い電位が印加されることにより、前記容量素子に電荷が蓄積される、半導体装置。
【請求項１７】
請求項１５記載の半導体装置において、
前記第１金属パターンは、平面視において、前記第２方向に延在して前記複数の第１電極部の端部を連結する第１連結部を含み、
前記第２金属パターンは、平面視において、前記第２方向に延在して前記複数の第２電極部の端部を連結する第２連結部を含み、
前記第１電極部の前記第１連結部に接続された側と、前記第２電極部の前記第２連結部に接続された側とは、互いに反対側である、半導体装置。
【請求項１８】
請求項１５記載の半導体装置において、
前記第１金属パターン、前記第２金属パターンおよび前記浮遊電極は、ダマシン配線により形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、容量素子を有する半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体基板上に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）や容量素子などを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。半導体基板上に形成される容量素子には、ＭＩＭ（Metal Insulator Metal）型容量素子がある。
【０００３】
特開２００９−３３０２９号公報（特許文献１）には、ＤＲＡＭの配線に関する技術が記載されている。
【０００４】
特開２００５−１８３７３９号公報（特許文献２）には、櫛型状に配列された複数の配線をもつ電極により容量素子を形成する技術が記載されている。
【０００５】
特開２００９−２２４６３７号公報（特許文献３）には、櫛型形状の金属パターンで電極を形成したＭＩＭ型の容量素子に関する技術が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−３３０２９号公報
【特許文献２】特開２００５−１８３７３９号公報
【特許文献３】特開２００９−２２４６３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
容量素子を有する半導体装置においても、できるだけ信頼性を向上させることが望まれる。または、できるだけ性能を向上させることが望まれる。若しくは、信頼性を向上させ、かつ、性能を向上させることが望まれる。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体基板上に形成した複数の配線層のうちのいずれかの配線層に、容量素子の第１電極を設け、前記第１電極が形成された配線層よりも２つ上層の配線層において、前記第１電極の上方に前記容量素子の第２電極を設け、前記第１電極が形成された配線層よりも１つ上層の配線層において、前記第１電極と前記第２電極との間に浮遊電極を設ける。
【００１０】
また、一実施の形態によれば、半導体基板上に形成した複数の配線層のうちのいずれかの配線層に第１金属パターンおよび第２金属パターンを設け、前記第１金属パターンおよび第２金属パターンが形成された配線層よりも１つ上層の配線層に、第３金属パターンおよび第４金属パターンを設ける。前記第１金属パターンと前記第３金属パターンは、互いに電気的に接続されて容量素子の一方の電極を形成し、前記第２金属パターンと前記第４金属パターンは、互いに電気的に接続されて前記容量素子の他方の電極を形成する。前記第１金属パターンは、第１方向にそれぞれ延在する複数の第１電極部を含んでおり、前記第２金属パターンは、前記第１方向にそれぞれ延在する複数の第２電極部を含んでおり、前記第１電極部と前記第２電極部とは、前記第１方向と交差する第２方向に交互に並んでいる。前記第３金属パターンは、前記第１方向にそれぞれ延在する複数の第３電極部を含んでおり、前記第４金属パターンは、前記第１方向にそれぞれ延在する複数の第４電極部を含んでおり、前記第３電極部と前記第４電極部とは、前記第２方向に交互に並んでいる。前記複数の第１電極部のそれぞれは、平面視において、前記第２方向に隣り合う前記第３電極部と前記第４電極部との間に配置されており、前記複数の第２電極部のそれぞれは、平面視において、前記第２方向に隣り合う前記第３電極部と前記第４電極部との間に配置されている。
【００１１】
また、一実施の形態によれば、半導体基板上に形成した複数の配線層のうちのいずれかの配線層に、容量素子の一方の電極を形成する第１金属パターンと、前記容量素子の他方の電極を形成する第２金属パターンとを設ける。前記第１金属パターンは、第１方向にそれぞれ延在する複数の第１電極部を含んでおり、前記第２金属パターンは、前記第１方向にそれぞれ延在する複数の第２電極部を含んでおり、前記第１電極部と前記第２電極部とは、前記第１方向と交差する第２方向に交互に並んでいる。前記第１金属パターンおよび第２金属パターンが形成された配線層において、前記第２方向に隣り合う前記第１電極部と前記第２電極部との間に浮遊電極が形成されている。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【００１３】
または、半導体装置の性能を向上させることができる。
【００１４】
若しくは、半導体装置の信頼性を向上させ、かつ、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】一実施の形態の半導体装置の要部断面図である。
【図２】一実施の形態の半導体装置の要部平面図である。
【図３】一実施の形態の半導体装置の要部平面図である。
【図４】一実施の形態の半導体装置の要部平面図である。
【図５】一実施の形態の半導体装置の要部平面図である。
【図６】第１検討例の半導体装置の要部断面図である。
【図７】第２検討例の半導体装置の要部断面図である。
【図８】一実施の形態の半導体装置の要部断面図である。
【図９】図６の容量素子の電極に所定の電圧を印加したときの電圧分布を示すグラフである。
【図１０】図７の容量素子の電極に所定の電圧を印加したときの電圧分布を示すグラフである。
【図１１】図８の容量素子の電極に所定の電圧を印加したときの電圧分布を示すグラフである。
【図１２】浮遊電極を示す平面図である。
【図１３】浮遊電極を示す平面図である。
【図１４】第１変形例の半導体装置の要部断面図である。
【図１５】他の実施の形態の半導体装置の要部断面図である。
【図１６】他の実施の形態の半導体装置の要部断面図である。
【図１７】他の実施の形態の半導体装置の要部断面図である。
【図１８】他の実施の形態の半導体装置の要部平面図である。
【図１９】他の実施の形態の半導体装置の要部平面図である。
【図２０】他の実施の形態の半導体装置の要部平面図である。
【図２１】他の実施の形態の半導体装置の要部断面図である。
【図２２】第３検討例の半導体装置の要部断面図である。
【図２３】第４検討例の半導体装置の要部断面図である。
【図２４】他の実施の形態の半導体装置の要部平面図である。
【図２５】他の実施の形態の半導体装置の要部平面図である。
【図２６】他の実施の形態の半導体装置の要部平面図である。
【図２７】他の実施の形態の半導体装置の要部断面図である。
【図２８】他の実施の形態の半導体装置の要部平面図である。
【図２９】他の実施の形態の半導体装置の要部平面図である。
【図３０】他の実施の形態の半導体装置の要部平面図である。
【図３１】他の実施の形態の半導体装置の要部断面図である。
【図３２】一実施の形態である半導体装置の製造工程中の要部断面図である。
【図３３】図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３５】図３４に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３７】図３６に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８に続く半導体装置の製造工程中の要部断面図である。
【図４０】図３９に続く半導体装置の製造工程中の要部断面図である。
【図４１】図４０に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４３】図４２に続く半導体装置の製造工程中の要部断面図である。
【図４４】図４３に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４６】図４５に続く半導体装置の製造工程中の要部断面図である。
【図４７】図４６に続く半導体装置の製造工程中の要部断面図である。
【図４８】配線を形成した配線層を示す要部断面図である。
【図４９】層間絶縁膜の形成工程を示す断面図である。
【発明を実施するための形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１８】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１９】
（実施の形態１）
＜半導体装置の構造について＞
本実施の形態の半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、容量素子を有する半導体装置である。
【００２０】
図１は、本実施の形態の半導体装置の要部断面図であり、図２〜図５は、本実施の形態の半導体装置の要部平面図である。図１には、本実施の形態の半導体装置におけるＭＩＳＦＥＴ形成領域およびキャパシタ形成領域の断面図が示され、図２〜図５には、本実施の形態の半導体装置におけるキャパシタ形成領域の平面図が示されている。
【００２１】
図１におけるキャパシタ形成領域の断面図は、図２〜図５のＡ１−Ａ１線の位置での断面にほぼ対応している。但し、図１の断面図では、絶縁膜ＩＬ６および絶縁膜ＩＬ６に埋め込まれた配線Ｍ５よりも上層の構造は、図示を省略している。また、図１におけるＭＩＳＦＥＴ形成領域とキャパシタ形成領域とは、同じ半導体装置（同じ半導体基板ＳＢ）における互いに異なる平面領域に対応している。図１におけるＭＩＳＦＥＴ形成領域とキャパシタ形成領域とは、互いに隣り合っていても、隣り合っていなくてもよいが、理解を簡単にするために、図１の断面図においては、ＭＩＳＦＥＴ形成領域の断面図の隣にキャパシタ形成領域の断面図を示している。
【００２２】
また、図２〜図５には、同じ半導体装置（半導体基板ＳＢ）における同じ平面領域（ここではキャパシタ形成領域）が示されているが、図２〜図５では、示される層が相違している。すなわち、図３には、キャパシタ形成領域における上部電極ＵＥが形成された層（すなわち配線層ＭＬ３）の平面レイアウトが示され、図４には、キャパシタ形成領域における浮遊電極ＦＥが形成された層（すなわち配線層ＭＬ２）の平面レイアウトが示され、図５には、キャパシタ形成領域における下部電極ＬＥが形成された層（すなわち配線層ＭＬ１）の平面レイアウトが示されている。また、図２には、図３〜図５を重ね合わせた平面レイアウトが示されている。
【００２３】
本実施の形態の半導体装置は、ＭＩＳＦＥＴ形成領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成され、ＭＩＳＦＥＴ形成領域とは異なる領域（平面領域）であるキャパシタ形成領域に容量素子Ｃ１が形成されている。本実施の形態の半導体装置の具体的な構成を図１〜図５を参照して説明する。
【００２４】
図１に示されるように、本実施の形態の半導体装置を構成する半導体基板ＳＢは、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる。本実施の形態の半導体装置を形成する半導体基板ＳＢは、容量素子Ｃ１が形成されたキャパシタ形成領域と、ＭＩＳＦＥＴのような電界効果トランジスタが形成されたＭＩＳＦＥＴ形成領域とを有しており、図１には、このキャパシタ形成領域とＭＩＳＦＥＴ形成領域の断面図が示されている。
【００２５】
図１に示されるように、半導体基板ＳＢの主面には、素子分離領域ＳＴが形成されている。素子分離領域ＳＴは、半導体基板ＳＢに形成された溝（素子分離用の溝）に酸化シリコンなどの絶縁膜を埋め込んだものである。すなわち、素子分離領域ＳＴは、半導体基板ＳＢに形成されかつ絶縁膜が埋め込まれた溝からなる。素子分離領域ＳＴは、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００２６】
素子分離領域ＳＴによって活性領域が規定される。活性領域は、半導体基板ＳＢの基板領域であり、半導体基板ＳＢの主面において素子分離領域ＳＴが形成されていない領域に対応する。
【００２７】
図１に示されるように、ＭＩＳＦＥＴ形成領域の半導体基板ＳＢにｐ型ウエル領域ＰＷが形成されており、このｐ型ウエル領域ＰＷ上には、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）Ｑ１が形成されている。ＭＩＳＦＥＴＱ１は、ｐ型ウエル領域ＰＷの表面に形成されたゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥと、ｐ型ウエル領域ＰＷ内に形成されたソース・ドレイン用のｎ型半導体領域ＳＤとを有している。すなわち、ゲート電極ＧＥは、ｐ型ウエル領域ＰＷ上にゲート絶縁膜ＧＩを介して形成されている。また、ソース・ドレイン用のｎ型半導体領域ＳＤは、半導体基板ＳＢ（ｐ型ウエル領域ＰＷ）において、ゲート電極ＧＥの両側の領域に形成されている。半導体基板ＳＢ（ｐ型ウエル領域ＰＷ）における、ゲート電極ＧＥの下の領域が、ＭＩＳＦＥＴＱ１のチャネルが形成される領域、すなわちチャネル形成領域となる。一対のｎ型半導体領域ＳＤが、チャネル形成領域を間に挟んでゲート電極ＧＥのゲート長方向に対向している。
【００２８】
ゲート絶縁膜ＧＩは、例えば酸化シリコン膜などからなり、ゲート電極ＧＥは、例えば、不純物を導入した多結晶シリコン膜などからなる。ｎ型半導体領域ＳＤは、ＬＤＤ（Lightly doped Drain）構造とすることもでき、この場合、ゲート電極ＧＥの側壁上には、サイドウォールスペーサとも称される側壁絶縁膜が形成される。
【００２９】
ゲート電極ＧＥおよびｎ型半導体領域ＳＤの表面（表層部分）には、サリサイド（Salicide：Self Aligned Silicide）技術などにより、それぞれ金属シリサイド層（図示せず）を形成することもできる。この金属シリサイド層としては、例えばコバルトシリサイド層またはニッケルシリサイド層などを用いることができる。
【００３０】
また、半導体基板ＳＢの主面にｎチャネル型のＭＩＳＦＥＴＱ１を形成した場合について図示および説明したが、導電型を反対にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、半導体基板ＳＢの主面に、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方を形成することもできる。半導体基板ＳＢの主面に形成するＭＩＳＦＥＴの数は、種々変更可能である。また、ＭＩＳＦＥＴ以外の半導体素子を半導体基板ＳＢの主面に形成することもできる。
【００３１】
また、図１では、キャパシタ形成領域における半導体基板ＳＢの主面には、半導体素子を形成していない場合が示されており、キャパシタ形成領域における半導体基板ＳＢの主面には、素子分離領域ＳＴが形成されている。他の形態として、キャパシタ形成領域の半導体基板ＳＢの主面に、例えばＭＩＳＦＥＴまたはＭＯＳ（Metal Oxide Semiconductor）型容量素子などの半導体素子を形成することもできる。
【００３２】
図１に示されるように、半導体基板ＳＢの主面（主面全面）上に、ゲート電極ＧＥを覆うように、絶縁膜（層間絶縁膜）ＩＬ１が形成されている。絶縁膜ＩＬ１は、窒化シリコン膜（下層側）とそれよりも厚い酸化シリコン膜（上層側）との積層膜、あるいは酸化シリコン膜の単体膜などにより形成されている。
【００３３】
絶縁膜ＩＬ１を成膜したときには、下地の段差（例えばゲート電極ＧＥの段差など）に起因して絶縁膜ＩＬ１の上面に凹凸形状が形成されるが、絶縁膜ＩＬ１の成膜後に絶縁膜ＩＬ１の上面（表面）をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨するなどして、絶縁膜ＩＬ１の上面は平坦化されている。このため、絶縁膜ＩＬ１よりも上の構造（後述の配線Ｍ１〜Ｍ５を含む多層配線構造）は、絶縁膜ＩＬ１の平坦な上面（表面）上に形成されている。
【００３４】
絶縁膜ＩＬ１には、絶縁膜ＩＬ１を貫通するコンタクトホール（開口部、孔、貫通孔）が形成されており、コンタクトホール内には、タングステン（Ｗ）膜を主体とする導電膜などからなるプラグ（導体部、接続用導体部）ＰＧが形成されて埋め込まれている。ＭＩＳＦＥＴ形成領域において、コンタクトホールおよびそれを埋めるプラグＰＧは、ｎ型半導体領域ＳＤの上部やゲート電極ＧＥの上部などに形成されている。
【００３５】
図１に示されるように、絶縁膜ＩＬ１上には、配線Ｍ１〜Ｍ５を含む複数の配線層、すなわち多層配線構造が形成されている。
【００３６】
すなわち、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には、絶縁膜（層間絶縁膜）ＩＬ２が形成されており、この絶縁膜ＩＬ２には配線用の溝とこの溝に埋め込まれた配線Ｍ１とが形成されている。絶縁膜ＩＬ２は、単層の絶縁膜、あるいは、複数の絶縁膜の積層膜とすることができる。配線Ｍ１は、ダマシン（Damascene）技術（ここではシングルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線（ダマシン銅配線、埋込銅配線）とすることができる。
【００３７】
配線Ｍ１は、多層配線構造における最下層の配線層（すなわち配線層ＭＬ１）の配線である。ここで、半導体基板ＳＢ上（すなわち絶縁膜ＩＬ１上）に形成された多層配線構造において、最下層の配線層を、符号ＭＬ１を付して配線層ＭＬ１と称することとする。また、半導体基板ＳＢ上（すなわち絶縁膜ＩＬ１上）に形成された多層配線構造において、配線層ＭＬ１よりも１つ上層の配線層を、符号ＭＬ２を付して配線層ＭＬ２と称し、配線層ＭＬ２よりも１つ上層の配線層を、符号ＭＬ３を付して配線層ＭＬ３と称することとする。また、半導体基板ＳＢ上（すなわち絶縁膜ＩＬ１上）に形成された多層配線構造において、配線層ＭＬ３よりも１つ上層の配線層を、符号ＭＬ４を付して配線層ＭＬ４と称し、配線層ＭＬ４よりも１つ上層の配線層を、符号ＭＬ５を付して配線層ＭＬ５と称することとする。従って、配線Ｍ１は、配線層ＭＬ１の配線であり、後述の配線Ｍ２は、配線層ＭＬ２の配線であり、後述の配線Ｍ３は、配線層ＭＬ３の配線であり、後述の配線Ｍ４は、配線層ＭＬ４の配線であり、後述の配線Ｍ５は、配線層ＭＬ５の配線である。
【００３８】
なお、図１には符号ＭＬ１〜ＭＬ５は示していないが、図１において、配線Ｍ１および下部電極ＬＥが形成されている層が配線層ＭＬ１に対応し、配線Ｍ２および浮遊電極ＦＥが形成されている層が配線層ＭＬ２に対応し、配線Ｍ３および上部電極ＵＥが形成されている層が配線層ＭＬ３に対応している。また、図１において、配線Ｍ４が形成されている層が配線層ＭＬ４に対応し、配線Ｍ５が形成されている層が配線層ＭＬ５に対応している。
【００３９】
図１〜図５に示されるように、キャパシタ形成領域においては、下部電極ＬＥが、配線Ｍ１と同層に同工程で形成されている。すなわち、配線Ｍ１と下部電極ＬＥとは、同じ配線層ＭＬ１に形成されている。このため、配線Ｍ１と下部電極ＬＥとは、どちらもダマシン技術を用いて同工程で形成されており、絶縁膜ＩＬ２に埋め込まれている。具体的には、配線Ｍ１と下部電極ＬＥとは、それぞれ、絶縁膜ＩＬ２に形成された溝（または開口部）に埋め込まれている。下部電極ＬＥと配線Ｍ１とは、同じ導電材料からなる。また、下部電極ＬＥには、配線Ｍ１が一体的に接続されており、この下部電極ＬＥに接続された配線Ｍ１などを介して、下部電極ＬＥに所定の電位が供給できるようになっている。
【００４０】
図１に示されるように、配線Ｍ１および下部電極ＬＥが埋め込まれた絶縁膜ＩＬ２上には、絶縁膜（層間絶縁膜）ＩＬ３が形成されている。絶縁膜ＩＬ３は、単層の絶縁膜、あるいは、複数の絶縁膜の積層膜とすることができる。
【００４１】
絶縁膜ＩＬ３には、配線用の溝とその溝に埋め込まれた配線Ｍ２とが形成されている。配線Ｍ２は、ダマシン技術（ここではデュアルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線（ダマシン銅配線、埋込銅配線）とすることができる。配線Ｍ２は、配線層ＭＬ２の配線である。配線Ｍ２の底面は、絶縁膜ＩＬ３の厚みの途中に位置している。
【００４２】
配線Ｍ２は、配線Ｍ２と一体的に形成されたビア部Ｖ２を介して、配線Ｍ１と電気的に接続されている。すなわち、ビア部Ｖ２は、配線Ｍ２と配線Ｍ１との間に配置されており、ビア部Ｖ２の上面は、配線Ｍ２の下面と一体的に接続されており、ビア部Ｖ２の下面（底面）は配線Ｍ１の上面に接している。ビア部Ｖ２は配線Ｍ２と同じ導電膜により一体的に形成されており、デュアルダマシン（Dual-Damascene）技術により配線Ｍ２を形成する際に配線Ｍ２と一緒にビア部Ｖ２も形成される。ビア部Ｖ２や後述のビア部Ｖ３，Ｖ４，Ｖ５は、異なる層の配線間に配置されかつ異なる層の配線間を接続する導電性の接続部材である。
【００４３】
また、ビア部Ｖ２は、配線Ｍ２とは別工程で形成することもでき、その場合、ビア部Ｖ２はプラグＰＧと同様の工程により形成され、配線Ｍ２はシングルダマシン技術により形成され、ビア部Ｖ２の下面（底面）は配線Ｍ１の上面に接し、ビア部Ｖ２の上面は配線Ｍ２の下面に接することになる。
【００４４】
図１〜図５に示されるように、キャパシタ形成領域においては、浮遊電極ＦＥが、配線Ｍ２と同層に同工程で形成されている。すなわち、配線Ｍ２と浮遊電極ＦＥとは、同じ配線層ＭＬ２に形成されている。つまり、配線Ｍ２および浮遊電極ＦＥは、配線Ｍ１および下部電極ＬＥが形成された配線層ＭＬ１よりも１つ上層の配線層ＭＬ２に形成されている。このため、配線Ｍ２と浮遊電極ＦＥとは、どちらもダマシン技術を用いて同工程で形成されており、絶縁膜ＩＬ３に埋め込まれている。具体的には、配線Ｍ２と浮遊電極ＦＥとは、それぞれ、絶縁膜ＩＬ３に形成された溝（または開口部）に埋め込まれている。浮遊電極ＦＥと配線Ｍ２とは、同じ導電材料からなる。浮遊電極ＦＥの底面（下面）は、絶縁膜ＩＬ３の厚みの途中に位置している。浮遊電極ＦＥの底面（下面）の高さ位置と、配線Ｍ２の底面（下面）の高さ位置とは、概ね同じである。なお、絶縁膜に溝を形成する際には、その平面寸法が大きいほど溝の深さは深くなるため、浮遊電極ＦＥの寸法（辺の寸法）が配線Ｍ２の幅よりも大きいことを反映して、浮遊電極ＦＥの底面の高さ位置が、配線Ｍ２の底面の高さ位置より低くなる場合もある。
【００４５】
浮遊電極ＦＥは、浮遊電位とされている。すなわち、浮遊電極ＦＥは、電気的に浮遊状態（フローティング状態）とされている。浮遊電極ＦＥは、下部電極ＬＥと導体では繋がっておらず、また、後述の上部電極ＵＥと導体では繋がっていない。このため、浮遊電極ＦＥにはビア部Ｖ２は接続されておらず、浮遊電極ＦＥの下にはビア部Ｖ２は配置されていない。
【００４６】
下部電極ＬＥおよび上部電極ＵＥのうちの一方に、下部電極ＬＥおよび上部電極ＵＥのうちの他方よりも高い電位（電圧）が印加（供給）されることにより、容量素子Ｃ１に電荷が蓄積される。すなわち、容量素子Ｃ１に電荷を蓄積する際には、配線などの導体を通じて下部電極ＬＥと上部電極ＵＥとに互いに異なる電圧が印加される。つまり、容量素子Ｃ１に電荷を蓄積する際には、下部電極ＬＥよりも上部電極ＵＥが高電位（高電圧）とされるか、あるいは、上部電極ＵＥよりも下部電極ＬＥが高電位（高電圧）とされる。しかしながら、浮遊電極ＦＥは、浮遊電位とされており、容量素子Ｃ１に電荷を蓄積する際に、配線などの導体を通じた電圧印加は浮遊電極ＦＥに対しては行われない。このため、浮遊電極ＦＥは、ダミー電極とみなすこともできる。
【００４７】
図１に示されるように、配線Ｍ２および浮遊電極ＦＥが埋め込まれた絶縁膜ＩＬ３上には、絶縁膜（層間絶縁膜）ＩＬ４が形成されている。絶縁膜ＩＬ４は、単層の絶縁膜、あるいは、複数の絶縁膜の積層膜とすることができる。
【００４８】
絶縁膜ＩＬ４には、配線用の溝とその溝に埋め込まれた配線Ｍ３とが形成されている。配線Ｍ３は、ダマシン技術（ここではデュアルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線（ダマシン銅配線、埋込銅配線）とすることができる。配線Ｍ３は、配線層ＭＬ３の配線である。配線Ｍ３の底面は、絶縁膜ＩＬ４の厚みの途中に位置している。
【００４９】
配線Ｍ３は、配線Ｍ３と一体的に形成されたビア部Ｖ３を介して、配線Ｍ２と電気的に接続されている。すなわち、ビア部Ｖ３は、配線Ｍ３と配線Ｍ２との間に配置されており、ビア部Ｖ３の上面は、配線Ｍ３の下面と一体的に接続されており、ビア部Ｖ３の下面（底面）は配線Ｍ２の上面に接している。ビア部Ｖ３は配線Ｍ３と同じ導電膜により一体的に形成されており、デュアルダマシン技術により配線Ｍ３を形成する際に配線Ｍ３と一緒にビア部Ｖ３も形成される。
【００５０】
また、ビア部Ｖ３は、配線Ｍ３とは別工程で形成することもでき、その場合、ビア部Ｖ３はプラグＰＧと同様の工程により形成され、配線Ｍ３はシングルダマシン技術により形成され、ビア部Ｖ３の下面（底面）は配線Ｍ２の上面に接し、ビア部Ｖ３の上面は配線Ｍ３の下面に接することになる。
【００５１】
図１〜図５に示されるように、キャパシタ形成領域においては、上部電極ＵＥが、配線Ｍ３と同層に同工程で形成されている。すなわち、配線Ｍ３と上部電極ＵＥとは、同じ配線層ＭＬ３に形成されている。つまり、配線Ｍ３および上部電極ＵＥは、配線Ｍ２および浮遊電極ＦＥが形成された配線層ＭＬ２よりも１つ上層の配線層ＭＬ３に形成されている。このため、配線Ｍ３と上部電極ＵＥとは、どちらもダマシン技術を用いて同工程で形成されており、絶縁膜ＩＬ４に埋め込まれている。具体的には、配線Ｍ３と上部電極ＵＥとは、それぞれ、絶縁膜ＩＬ４に形成された溝（または開口部）に埋め込まれている。上部電極ＵＥと配線Ｍ３とは、同じ導電材料からなる。上部電極ＵＥの底面（下面）は、絶縁膜ＩＬ４の厚みの途中に位置している。上部電極ＵＥの底面（下面）の高さ位置と、配線Ｍ３の底面（下面）の高さ位置とは、概ね同じである。なお、絶縁膜に溝を形成する際には、その平面寸法が大きいほど溝の深さは深くなるため、上部電極ＵＥの寸法（辺の寸法）が配線Ｍ３の幅よりも大きいことを反映して、上部電極ＵＥの底面の高さ位置が、配線Ｍ３の底面の高さ位置より低くなる場合もある。また、上部電極ＵＥには、配線Ｍ３が一体的に接続されており、この上部電極ＵＥに接続された配線Ｍ３などを介して、上部電極ＵＥに所定の電位が供給できるようになっている。
【００５２】
キャパシタ形成領域において、下部電極ＬＥの上方に浮遊電極ＦＥが配置され、浮遊電極ＦＥの上方に上部電極ＵＥが配置されている。上部電極ＵＥと浮遊電極ＦＥとは、導体では接続されていない。すなわち、上部電極ＵＥと浮遊電極ＦＥとの間には、直流電流は流れないようになっている。また、下部電極ＬＥと浮遊電極ＦＥとは、導体では接続されていない。すなわち、下部電極ＬＥと浮遊電極ＦＥとの間には、直流電流は流れないようになっている。また、上部電極ＵＥと下部電極ＬＥとは、導体では接続されていない。すなわち、上部電極ＵＥと下部電極ＬＥとの間には、直流電流は流れないようになっている。このため、上部電極ＵＥと浮遊電極ＦＥとの間には、上部電極ＵＥと浮遊電極ＦＥとを電気的に接続するビア部Ｖ３は配置されておらず、また、下部電極ＬＥと浮遊電極ＦＥとの間には、下部電極ＬＥと浮遊電極ＦＥとを電気的に接続するビア部Ｖ２は配置されていない。
【００５３】
なお、本願において、導体からなる複数の部材（電極または配線などに対応）の接続関係をいうときに、「導体では接続されていない」または「導体では繋がっていない」と表現するときは、導体でつながる導電経路が部材間に形成されていないことを意味している。
【００５４】
下部電極ＬＥと、上部電極ＵＥと、下部電極ＬＥと上部電極ＵＥとの間の絶縁膜ＩＬ３，ＩＬ４とにより、容量素子（キャパシタ）Ｃ１が形成されている。下部電極ＬＥは、容量素子Ｃ１の一方の電極であり、上部電極ＵＥは、容量素子Ｃ１の他方の電極であり、下部電極ＬＥと上部電極ＵＥとの間に介在する絶縁膜ＩＬ３，ＩＬ４が、容量素子Ｃ１の容量絶縁膜（誘電体膜）として機能する。容量素子Ｃ１は、ＭＩＭ（Metal Insulator Metal）型の容量素子である。
【００５５】
但し、容量素子Ｃ１においては、下部電極ＬＥと上部電極ＵＥとの間に、浮遊電極ＦＥが配置されている。このため、下部電極ＬＥと浮遊電極ＦＥとの間に介在する絶縁膜ＩＬ３と、上部電極ＵＥと浮遊電極ＦＥとの間に介在する絶縁膜ＩＬ４とが、容量素子Ｃ１の容量絶縁膜（誘電体膜）として機能することになる。キャパシタ形成領域に、下部電極ＬＥと浮遊電極ＦＥと上部電極ＵＥとが下から順に形成されることで、容量素子Ｃ１を形成することができる。
【００５６】
下部電極ＬＥは、図５に示されるように、例えば矩形状の平面形状とすることができ、また、浮遊電極ＦＥは、図４に示されるように、例えば矩形状の平面形状とすることができ、上部電極ＵＥは、図３に示されるように、例えば矩形状の平面形状とすることができる。また、下部電極ＬＥと上部電極ＵＥとで、平面形状および平面寸法（平面積）を同じにして、平面視で下部電極ＬＥと上部電極ＵＥとが重なる（一致する）ようにすることもでき、そうすることで、容量素子Ｃ１の占有面積を抑えながら容量素子Ｃ１の容量値を増やすことができる。
【００５７】
なお、「平面視」または「平面的に見て」と言うときは、半導体基板ＳＢの主面に平行な平面で見た場合を言うものとする。
【００５８】
図１に示されるように、配線Ｍ３および上部電極ＵＥが埋め込まれた絶縁膜ＩＬ４上には、絶縁膜（層間絶縁膜）ＩＬ５が形成されている。絶縁膜ＩＬ５は、単層の絶縁膜、あるいは、複数の絶縁膜の積層膜とすることができる。
【００５９】
絶縁膜ＩＬ５には、配線用の溝とその溝に埋め込まれた配線Ｍ４とが形成されている。配線Ｍ４は、ダマシン技術（ここではデュアルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線（ダマシン銅配線、埋込銅配線）とすることができる。配線Ｍ４は、配線層ＭＬ４の配線である。配線Ｍ４の底面（下面）は、絶縁膜ＩＬ５の厚みの途中に位置している。
【００６０】
配線Ｍ４は、配線Ｍ４と一体的に形成されたビア部Ｖ４を介して、配線Ｍ３と電気的に接続されている。すなわち、ビア部Ｖ４は、配線Ｍ４と配線Ｍ３との間に配置されており、ビア部Ｖ４の上面は、配線Ｍ４の下面と一体的に接続されており、ビア部Ｖ４の下面（底面）は配線Ｍ３の上面に接している。ビア部Ｖ４は配線Ｍ４と同じ導電膜により一体的に形成されており、デュアルダマシン技術により配線Ｍ４を形成する際に配線Ｍ４と一緒にビア部Ｖ４も形成される。
【００６１】
また、ビア部Ｖ４は、配線Ｍ４とは別工程で形成することもでき、その場合、ビア部Ｖ４はプラグＰＧと同様の工程により形成され、配線Ｍ４はシングルダマシン技術により形成され、ビア部Ｖ４の下面（底面）は配線Ｍ３の上面に接し、ビア部Ｖ４の上面は配線Ｍ４の下面に接することになる。
【００６２】
配線Ｍ４が埋め込まれた絶縁膜ＩＬ５上には、絶縁膜（層間絶縁膜）ＩＬ６が形成されている。絶縁膜ＩＬ６は、単層の絶縁膜、あるいは、複数の絶縁膜の積層膜とすることができる。
【００６３】
絶縁膜ＩＬ６には、配線用の溝とその溝に埋め込まれた配線Ｍ５とが形成されている。配線Ｍ５は、ダマシン技術（ここではデュアルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線（ダマシン銅配線、埋込銅配線）とすることができる。配線Ｍ５は、配線層ＭＬ５の配線である。配線Ｍ５の底面（下面）は、絶縁膜ＩＬ６の厚みの途中に位置している。
【００６４】
配線Ｍ５は、配線Ｍ５と一体的に形成されたビア部Ｖ５を介して、配線Ｍ４と電気的に接続されている。すなわち、ビア部Ｖ５は、配線Ｍ５と配線Ｍ４との間に配置されており、ビア部Ｖ５の上面は、配線Ｍ５の下面と一体的に接続されており、ビア部Ｖ５の下面（底面）は配線Ｍ４の上面に接している。ビア部Ｖ５は配線Ｍ５と同じ導電膜により一体的に形成されており、デュアルダマシン技術により配線Ｍ５を形成する際に配線Ｍ５と一緒にビア部Ｖ５も形成される。
【００６５】
また、ビア部Ｖ５は、配線Ｍ５とは別工程で形成することもでき、その場合、ビア部Ｖ５はプラグＰＧと同様の工程により形成され、配線Ｍ５はシングルダマシン技術により形成され、ビア部Ｖ５の下面（底面）は配線Ｍ４の上面に接し、ビア部Ｖ５の上面は配線Ｍ５の下面に接することになる。
【００６６】
配線Ｍ５が埋め込まれた絶縁膜ＩＬ６上に、必要に応じて更に上層の絶縁膜、配線、ボンディングパッドおよび最上層の保護膜などが形成されるが、ここではその図示および説明は省略する。
【００６７】
本実施の形態では、下部電極ＬＥが配線Ｍ１と同層に形成され、浮遊電極ＦＥが配線Ｍ２と同層に形成され、上部電極ＵＥが配線Ｍ３と同層に形成されている。他の形態として、下部電極ＬＥを配線Ｍ２と同層に形成し、浮遊電極ＦＥを配線Ｍ３と同層に形成し、上部電極ＵＥを配線Ｍ４と同層に形成することもでき、また、更に他の形態として、下部電極ＬＥを配線Ｍ３と同層に形成し、浮遊電極ＦＥを配線Ｍ４と同層に形成し、上部電極ＵＥを配線Ｍ５と同層に形成することもできる。つまり、下部電極ＬＥを形成する配線層は変更可能であるが、下部電極ＬＥがいずれの配線層に形成された場合も、浮遊電極ＦＥは、下部電極ＬＥが形成された配線層よりも１つ上層の配線層に形成し、上部電極ＵＥは、浮遊電極ＦＥが形成された配線層よりも１つ上層の配線層に形成する。また、配線Ｍ１〜Ｍ５だけでなく配線Ｍ５よりも上層の配線も形成している場合（すなわち配線層が６層以上の場合）は、下部電極ＬＥを配線Ｍ３よりも上層の配線層に形成することも可能であり、その場合においても、浮遊電極ＦＥは、下部電極ＬＥが形成された配線層よりも１つ上層の配線層に形成し、上部電極ＵＥは、浮遊電極ＦＥが形成された配線層よりも１つ上層の配線層に形成する。
【００６８】
つまり、半導体基板ＳＢの上方には、複数の配線層を含む配線構造（多層配線構造）が形成されるが、本実施の形態では、その複数の配線層のうちの連続する任意の３層の配線層に、下部電極ＬＥと浮遊電極ＦＥと上部電極ＵＥとを形成すればよい。このとき、浮遊電極ＦＥは、下部電極ＬＥが形成された配線層よりも１つ上層の配線層に形成し、上部電極ＵＥは、浮遊電極ＦＥが形成された配線層よりも１つ上層の配線層に形成する必要がある。本実施の形態では、３層の配線層に下部電極ＬＥと浮遊電極ＦＥと上部電極ＵＥとを形成するため、半導体基板ＳＢの上方に形成する配線構造（多層配線構造）は、少なくとも３層の配線層を含んでいる必要がある。
【００６９】
＜検討例について＞
次に、本発明者が検討した検討例について説明する。
【００７０】
図６は、本発明者が検討した第１検討例の半導体装置の要部断面図であり、図７は、本発明者が検討した第２検討例の半導体装置の要部断面図であり、図８は、本実施の形態の半導体装置の要部断面図である。図６〜図８には、キャパシタ形成領域における、絶縁膜ＩＬ２，ＩＬ３，ＩＬ４およびそれに埋め込まれた電極（容量素子用の電極）が示されており、絶縁膜ＩＬ１およびそれよりも下層の構造と、絶縁膜ＩＬ５およびそれよりも上層の構造については、図示を省略している。すなわち、上記図１において、キャパシタ形成領域における絶縁膜ＩＬ２，ＩＬ３，ＩＬ４およびそこに埋め込まれた電極（下部電極ＬＥと浮遊電極ＦＥと上部電極ＵＥ）を抜き出して示したものが、図８に対応しており、図６および図７は、第１検討例および第２検討例の場合の、この図８に相当する領域が示されたものである。
【００７１】
図６に示される第１検討例では、キャパシタ形成領域において、電極ＤＥ１が、上記配線Ｍ１と同層に同工程で形成され、また、電極ＤＥ２が、上記配線Ｍ２と同層に同工程で形成され、また、電極ＤＥ３が、上記配線Ｍ３と同層に同工程で形成されている。このため、電極ＤＥ１は、絶縁膜ＩＬ２に形成された溝（開口部）に埋め込まれており、電極ＤＥ２は、絶縁膜ＩＬ３に形成された溝（開口部）に埋め込まれており、電極ＤＥ３は、絶縁膜ＩＬ４に形成された溝（開口部）に埋め込まれている。
【００７２】
電極ＤＥ２の底面は、絶縁膜ＩＬ３の厚みの途中に位置しており、電極ＤＥ１と電極ＤＥ２との間には絶縁膜ＩＬ３（電極ＤＥ２の底面よりも下に位置する部分の絶縁膜ＩＬ３）が介在している。また、電極ＤＥ３の底面は、絶縁膜ＩＬ４の厚みの途中に位置しており、電極ＤＥ２と電極ＤＥ３との間には絶縁膜ＩＬ４（電極ＤＥ３の底面よりも下に位置する部分の絶縁膜ＩＬ４）が介在している。
【００７３】
電極ＤＥ２と電極ＤＥ１とは、導体では接続されておらず、また、電極ＤＥ２と電極ＤＥ３とは、導体では接続されていない。しかしながら、電極ＤＥ３と電極ＤＥ１とは、導体で接続されている。すなわち、図示はしないけれども、電極ＤＥ３と電極ＤＥ１とは、電極ＤＥ３と一体的に形成された上記配線Ｍ３と、電極ＤＥ１と一体的に接続された上記配線Ｍ１と、上記配線Ｍ２と、上記ビア部Ｖ２，Ｖ３とを介して、電気的に接続されている。このため、電極ＤＥ３と電極ＤＥ１とには、同電位が供給されるようになっている。
【００７４】
図６の第１検討例の場合、電極ＤＥ１と、電極ＤＥ２と、電極ＤＥ３と、電極ＤＥ１と電極ＤＥ２との間の絶縁膜ＩＬ３と、電極ＤＥ３と電極ＤＥ２との間の絶縁膜ＩＬ４とにより、容量素子Ｃ１０１が形成されている。電極ＤＥ２が、容量素子Ｃ１０１の一方の電極であり、電極ＤＥ１と電極ＤＥ３とが、容量素子Ｃ１０１の他方の電極であり、電極ＤＥ１と電極ＤＥ２との間に介在する絶縁膜ＩＬ３と、電極ＤＥ３と電極ＤＥ２との間に介在する絶縁膜ＩＬ４とが、容量素子Ｃ１０１の容量絶縁膜（誘電体膜）として機能する。
【００７５】
図６の第１検討例の場合、容量素子Ｃ１０１の容量値を大きくしやすい。しかしながら、本発明者の検討によれば、次のような課題が生じることが分かった。
【００７６】
すなわち、近年、半導体装置の小型化や薄型化が進んでおり、それに伴って、多層配線構造を形成するための層間絶縁膜の厚みが薄くなってきている。層間絶縁膜の厚みが薄くなることは、図６の第１検討例の場合、絶縁膜ＩＬ３，ＩＬ４の各厚みが薄くなることに相当している。
【００７７】
容量素子においては、一方の電極と他方の電極とに異電位を印加することで、一方の電極と他方の電極との間に電位差を生じさせて、容量素子に電荷を蓄積する。すなわち、容量素子においては、一方の電極に対して低電圧を印加し、それよりも高電圧を他方の電極に対して印加することで、容量素子に電荷を蓄積する。
【００７８】
図６の第１検討例の場合、容量素子Ｃ１０１に電荷を蓄積する際には、電極ＤＥ２に低電圧を印加し、それよりも高電圧を電極ＤＥ１および電極ＤＥ３に印加するか、あるいは、低電圧を電極ＤＥ１および電極ＤＥ３に印加し、それよりも高電圧を電極ＤＥ２に印加することになる。このとき、電極ＤＥ１と電極ＤＥ２との間と電極ＤＥ３と電極ＤＥ２との間には、所定の電位差（電極ＤＥ２に印加した電圧と電極ＤＥ１，ＤＥ３に印加した電圧との電位差）が生じることになる。このため、絶縁膜ＩＬ３，ＩＬ４の厚みが薄くなると、電極ＤＥ１と電極ＤＥ２との間に介在する絶縁膜ＩＬ３の厚みと、電極ＤＥ３と電極ＤＥ２との間に介在する絶縁膜ＩＬ４の厚みとが薄くなることに繋がるため、容量素子Ｃ１０１の耐圧やＴＤＤＢ（Time Dependent Dielectric Breakdown）寿命が低下することになる。また、電極ＤＥ１，ＤＥ３と電極ＤＥ２との間に印加する電圧が高い場合、例えば１２Ｖ以上の場合などには、電極ＤＥ１，ＤＥ３と電極ＤＥ２との間に介在する絶縁膜の厚みが薄いと、耐圧やＴＤＤＢ寿命を確保しづらくなる。
【００７９】
そこで、容量素子の耐圧を向上させるために、図７の第２検討例を適用することが考えられる。
【００８０】
図７に示される第２検討例では、キャパシタ形成領域において、下部電極ＬＥ２０１が、上記配線Ｍ１と同層に同工程で形成され、また、上部電極ＵＥ２０１が、上記配線Ｍ３と同層に同工程で形成されている。このため、下部電極ＬＥ２０１は、絶縁膜ＩＬ２に形成された溝（開口部）に埋め込まれており、上部電極ＵＥ２０１は、絶縁膜ＩＬ４に形成された溝（開口部）に埋め込まれている。上部電極ＵＥ２０１の底面（下面）は、絶縁膜ＩＬ４の厚みの途中に位置しており、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間には、絶縁膜ＩＬ４（上部電極ＵＥ２０１の底面よりも下に位置する部分の絶縁膜ＩＬ４）と絶縁膜ＩＬ３（絶縁膜ＩＬ３の全厚み分）とが介在している。下部電極ＬＥ２０１と上部電極ＵＥ２０１とは、導体では接続されていない。
【００８１】
図７の第２検討例の場合、下部電極ＬＥ２０１と、上部電極ＵＥ２０１と、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の絶縁膜ＩＬ３，ＩＬ４とにより、容量素子Ｃ２０１が形成されている。下部電極ＬＥ２０１が、容量素子Ｃ２０１の一方の電極であり、上部電極ＵＥ２０１が、容量素子Ｃ２０１の他方の電極であり、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間に介在する絶縁膜ＩＬ３，ＩＬ４が、容量素子Ｃ２０１の容量絶縁膜（誘電体膜）として機能する。
【００８２】
図７の第２検討例の場合、容量素子Ｃ２０１の電極を、上記配線Ｍ１と同層の下部電極ＬＥ２０１と、上記配線Ｍ３と同層の上部電極ＵＥ２０１とにより構成している。このため、図６の第１検討例の場合に比べて、図７の第２検討例の場合は、容量素子の電極の間隔が大きいため、容量素子の耐圧やＴＤＤＢ寿命を向上させることができる。
【００８３】
すなわち、図６の第１検討例の場合は、容量素子の電極の間隔は、電極ＤＥ１と電極ＤＥ２との間の間隔（距離）Ｌ１０１と、電極ＤＥ２と電極ＤＥ３との間の間隔（距離）Ｌ１０２とに対応している。この電極ＤＥ１と電極ＤＥ２との間の間隔Ｌ１０１は、配線層ＭＬ１と配線層ＭＬ２との間の間隔により規定され、電極ＤＥ２と電極ＤＥ３との間の間隔Ｌ１０２は、配線層ＭＬ２と配線層ＭＬ３との間の間隔により規定されることになる。一方、図７の第２検討例の場合は、容量素子の電極の間隔は、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔（距離）Ｌ２０１に対応しているが、この下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔Ｌ２０１は、配線層ＭＬ１と配線層ＭＬ３との間の間隔により規定されることになる。このため、図７の第２検討例における下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔Ｌ２０１は、図６の第１検討例における電極ＤＥ１と電極ＤＥ２との間の間隔Ｌ１０１や電極ＤＥ２と電極ＤＥ３との間の間隔Ｌ１０２よりも大きくなる（すなわちＬ２０１＞Ｌ１０１かつＬ２０１＞Ｌ１０２）。容量素子における高電位が印加される電極と低電位が印加される電極との間の間隔が大きくなるほど、容量素子の耐圧やＴＤＤＢ寿命は向上する。このため、図６の第１検討例の場合に比べて、図７の第２検討例の場合の方が、容量素子の電極の間隔が大きいことで、容量素子の耐圧やＴＤＤＢ寿命を向上させることができる。
【００８４】
しかしながら、図７の第２検討例の場合は、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔Ｌ２０１が大きくなった分、容量素子Ｃ２０１の容量値が小さくなってしまう。すなわち、図７の第２検討例の場合は、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間に介在する絶縁膜ＩＬ３，ＩＬ４が、容量素子Ｃ２０１の容量絶縁膜として機能し、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔Ｌ２０１が、容量絶縁膜の厚みに等しくなる。このため、図７の第２検討例の場合は、容量絶縁膜の厚みは、配線層ＭＬ１と配線層ＭＬ３との間の間隔により規定されることになる。従って、図７の第２検討例の場合は、容量素子Ｃ２０１において、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔Ｌ２０１が大きく、容量絶縁膜の厚みが厚いことで、容量素子Ｃ２０１の容量値が小さくなってしまう。容量素子Ｃ２０１の容量値を確保するためには、下部電極ＬＥ２０１および上部電極ＵＥ２０１の面積を増大させることが必要になるため、半導体装置において、容量素子Ｃ２０１を形成するのに必要な面積の増大を招き、半導体装置の面積の増大を招いてしまう。これは、半導体装置の小型化（小面積化）に不利となる。
【００８５】
＜主要な特徴と効果について＞
本実施の形態の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されかつ複数の配線層を含む配線構造（多層配線構造）と、その配線構造（多層配線構造）に形成された容量素子Ｃ１とを有する半導体装置であり、配線構造（多層配線構造）の複数の配線層は、第１の配線層と、第１の配線層よりも１つ上層の第２の配線層と、第２の配線層よりも１つ上層の第３の配線層とを含んでいる。そして、第１の配線層に容量素子Ｃ１の第１電極（ここでは下部電極ＬＥ）が形成され、第３の配線層に容量素子Ｃ１の第２電極（ここでは上部電極ＵＥ）が形成され、第２電極（上部電極ＵＥ）は第１電極（下部電極ＬＥ）の上方に配置されており、第２の配線層に、第１電極（下部電極ＬＥ）と第２電極（上部電極ＵＥ）との間に位置する浮遊電極ＦＥが形成されている。
【００８６】
上記図６の第１検討例のように、ある配線層とそれよりも１つ上層の配線層とに、容量素子における異なる電位を印加する電極を配置した場合には、容量素子の耐圧やＴＤＤＢ寿命が低下する虞がある。また、上記図７の第２検討例のように、ある配線層とそれよりも２つ上層の配線層とに、容量素子における異なる電位を印加する電極を配置すると、容量素子の耐圧やＴＤＤＢ寿命を向上させることはできるが、容量素子の容量値が小さくなり、回路構成上必要とされる容量値を確保しにくくなってしまう。
【００８７】
それに対して、本実施の形態では、半導体基板ＳＢ上に形成された複数の配線層のうちのいずれかの配線層に容量素子Ｃ１の下部電極ＬＥを形成し、それよりも１つ上層の配線層に浮遊電極ＦＥを形成し、それよりも１つ上層の配線層に容量素子Ｃ１の上部電極ＵＥを形成している。具体的には、上記図１および図８に示されるように、配線Ｍ１と同層に（すなわち配線層ＭＬ１に）下部電極ＬＥが形成され、配線Ｍ２と同層に（すなわち配線層ＭＬ１より１つ上層の配線層ＭＬ２に）浮遊電極ＦＥが形成され、配線Ｍ３と同層に（すなわち配線層ＭＬ２より１つ上層の配線層ＭＬ３に）上部電極ＵＥが形成されている。
【００８８】
本実施の形態では、下部電極ＬＥを形成した配線層（図８の場合は配線層ＭＬ１）よりも２つ上層の配線層（図８の場合は配線層ＭＬ３）に上部電極ＵＥを形成しているため、上記図６の第１検討例の場合に比べて、容量素子の電極の間隔を大きくすることができるため、容量素子Ｃ１の耐圧やＴＤＤＢ寿命を向上させることができる。
【００８９】
すなわち、図６の第１検討例の場合は、容量素子において異なる電位が印加される電極間に介在する絶縁膜（すなわち容量絶縁膜として機能する絶縁膜）の厚みは、電極ＤＥ１と電極ＤＥ２との間に介在する絶縁膜ＩＬ３の厚みか、あるいは、電極ＤＥ２と電極ＤＥ３との間に介在する絶縁膜ＩＬ４の厚みに対応している。それに対して、本実施の形態では、容量素子において異なる電位が印加される電極間に介在する絶縁膜（すなわち容量絶縁膜として機能する絶縁膜）の厚みは、下部電極ＬＥと浮遊電極ＦＥとの間に介在する絶縁膜ＩＬ３の厚みと、浮遊電極ＦＥと上部電極ＵＥとの間に介在する絶縁膜ＩＬ４の厚みとの合計となる。このため、上記図６の第１検討例の場合に比べて、本実施の形態では、容量素子において異なる電位が印加される電極間に介在する絶縁膜（すなわち容量絶縁膜として機能する絶縁膜）の厚みを、厚くすることができる。容量素子において異なる電位が印加される電極間に介在する絶縁膜（すなわち容量絶縁膜として機能する絶縁膜）の厚みが厚い方が、容量素子の耐圧は高くなり、また、容量素子のＴＤＤＢ寿命も長くなる。従って、上記図６の第１検討例の場合に比べて、本実施の形態の方が、容量素子において異なる電位が印加される電極間に介在する絶縁膜（すなわち容量絶縁膜として機能する絶縁膜）の厚みが厚くなることで、容量素子の耐圧を高くすることができ、また、容量素子のＴＤＤＢ寿命を長くすることができる。このため、容量素子を有する半導体装置の信頼性を向上することができる。
【００９０】
また、本実施の形態では、下部電極ＬＥを形成した配線層（図８の場合は配線層ＭＬ１）よりも２つ上層の配線層（図８の場合は配線層ＭＬ３）に上部電極ＵＥを形成するとともに、下部電極ＬＥを形成した配線層（図８の場合は配線層ＭＬ１）よりも１つ上層の配線層（図８の場合は配線層ＭＬ２）に浮遊電極ＦＥを形成している。すなわち、下部電極ＬＥを形成した配線層（図８の場合は配線層ＭＬ１）と上部電極ＵＥを形成した配線層（図８の場合は配線層ＭＬ３）との間の配線層（図８の場合は配線層ＭＬ２）に浮遊電極ＦＥを形成している。そして、この浮遊電極ＦＥを、下部電極ＬＥと上部電極ＵＥとの間に配置している。本実施の形態では、浮遊電極ＦＥを下部電極ＬＥと上部電極ＵＥとの間に配置したことで、浮遊電極ＦＥを設けない上記図７の第２検討例の場合に比べて、容量素子Ｃ１の容量値を大きくすることができる。
【００９１】
すなわち、図７の第２検討例の場合は、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔Ｌ２０１（すなわち下部電極ＬＥ２０１の上面から上部電極ＵＥ２０１の下面までの距離）が、そのまま容量絶縁膜の厚みになるため、容量絶縁膜の厚みが厚いことで、容量素子Ｃ２０１の容量値が小さくなってしまう。それに対して、本実施の形態では、下部電極ＬＥと上部電極ＵＥとの間に浮遊電極ＦＥを配置したことで、浮遊電極ＦＥの厚みの分だけ、容量絶縁膜の実効的な厚みを小さくすることができる。
【００９２】
つまり、本実施の形態では、容量絶縁膜の実効的な厚みは、下部電極ＬＥと浮遊電極ＦＥとの間の間隔Ｌ１（すなわち下部電極ＬＥの上面から浮遊電極ＦＥの下面までの距離）と上部電極ＵＥと浮遊電極ＦＥとの間の間隔Ｌ２（すなわち浮遊電極ＦＥの上面から上部電極ＵＥの下面までの距離）との合計に対応している。換言すれば、本実施の形態では、容量絶縁膜の実効的な厚みは、下部電極ＬＥと上部電極ＵＥとの間の間隔Ｌ３（すなわち下部電極ＬＥの上面から上部電極ＵＥの下面までの距離）から、浮遊電極ＦＥの厚みＴ１を差し引いた値になる。このため、図８の本実施の形態における下部電極ＬＥと上部電極ＵＥとの間の間隔Ｌ３が、上記図７の第２検討例における下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の間隔Ｌ２０１と同じである場合には、図７の第２検討例よりも図８の本実施の形態の方が、浮遊電極ＦＥの厚みＴ１の分だけ、容量絶縁膜の実効的な厚みは小さくなる。従って、図７の第２検討例よりも図８の本実施の形態の方が、容量素子の容量値を大きくすることができる。また、図７の第２検討例よりも図８の本実施の形態の方が、容量絶縁膜の実効的な厚みを小さくして容量素子Ｃ１の容量値を大きくできることから、容量素子Ｃ１が占める面積（下部電極ＬＥや上部電極ＵＥの面積に対応）を縮小することもできる。このため、半導体装置の小型化（小面積化）に有利となる。
【００９３】
このように、本実施の形態では、下部電極ＬＥを形成した配線層よりも２つ上層の配線層に上部電極ＵＥを形成し、下部電極ＬＥを形成した配線層よりも１つ上層の配線層に浮遊電極ＦＥを形成し、下部電極ＬＥと上部電極ＵＥとの間に浮遊電極ＦＥを配置したことで、容量素子Ｃ１の耐圧を高くすることができる。また、容量素子Ｃ１のＴＤＤＢ寿命を長くすることができる。また、容量素子Ｃ１の容量値を大きくすることができる。これにより、容量素子を有する半導体装置の信頼性を向上させることができる。また、容量素子を有する半導体装置の性能を向上させることができる。また、容量素子を有する半導体装置の小型化を図ることができる。
【００９４】
図９〜図１１は、容量素子の電極に所定の電圧を印加したときの電圧分布を示すグラフである。図９は、上記図６の第１検討例の場合に対応し、図１０は、上記図７の第２検討例の場合に対応し、図１１は、上記図８の本実施の形態の場合に対応している。図９〜図１１のグラフの横軸は、厚み方向の位置に対応し、図９〜図１１のグラフの縦軸は、電圧（電位）に対応している。
【００９５】
上記図６の第１検討例の場合において、電極ＤＥ２に電圧Ｖｂを印加し、かつ電極ＤＥ１，ＤＥ３に電圧Ｖａを印加したときの、図６の二点鎖線ＴＳ１の位置での電圧分布が、図９のグラフに対応しており、図６の二点鎖線ＴＳ１上の位置が図９のグラフの横軸に対応している。また、上記図７の第２検討例の場合において、上部電極ＵＥ２０１に電圧Ｖｂを印加し、かつ下部電極ＬＥ２０１に電圧Ｖａを印加したときの、図７の二点鎖線ＴＳ２の位置での電圧分布が、図１０のグラフに対応しており、図７の二点鎖線ＴＳ２上の位置が図１０のグラフの横軸に対応している。また、上記図８の本実施の形態の場合において、電極ＵＥに電圧Ｖｂを印加し、かつ下部電極ＬＥに電圧Ｖａを印加したときの、図８の二点鎖線ＴＳ３の位置での電圧分布が、図１１のグラフに対応しており、図８の二点鎖線ＴＳ２上の位置が図１１のグラフの横軸に対応している。
【００９６】
上記図６の第１検討例の場合は、図９のグラフに示されるように、電極ＤＥ１と電極ＤＥ２との間の電位差がＶｂ−Ｖａとなり、電極ＤＥ３と電極ＤＥ２との間の電位差もＶｂ−Ｖａとなる。このため、上記図６の第１検討例の場合は、電極ＤＥ１と電極ＤＥ２との間の絶縁膜（ＩＬ３）における電界強度は、（Ｖｂ−Ｖａ）／Ｌ１０１となり、電極ＤＥ３と電極ＤＥ２との間の絶縁膜（ＩＬ４）における電界強度は、（Ｖｂ−Ｖａ）／Ｌ１０２となる。
【００９７】
上記図７の第２検討例の場合は、図１０のグラフに示されるように、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の電位差が電圧Ｖｂ−Ｖａとなるため、下部電極ＬＥ２０１と上部電極ＵＥ２０１との間の絶縁膜（ＩＬ３，ＩＬ４）における電界強度は、（Ｖｂ−Ｖａ）／Ｌ２０１となる。
【００９８】
上記図８の本実施の形態の場合は、図１１のグラフに示されるように、下部電極ＬＥと上部電極ＵＥとの間の電位差がＶｂ−Ｖａとなるため、下部電極ＬＥと上部電極ＵＥとの間の絶縁膜（ＩＬ３，ＩＬ４）における電界強度は、（Ｖｂ−Ｖａ）／（Ｌ１＋Ｌ２）となる。
【００９９】
電極ＤＥ１と下部電極ＬＥ２０１と下部電極ＬＥとを同様に形成し、電極ＤＥ２と浮遊電極ＦＥとを同様に形成し、電極ＤＥ３と上部電極ＵＥ２０１と上部電極ＵＥとを同様に形成した場合には、Ｌ１＝Ｌ１０１、Ｌ２＝Ｌ１０２、Ｌ１＋Ｌ２＋Ｔ１＝Ｌ３＝Ｌ２０１が成り立つ。これを前提にして、図６の第１検討例の場合（図９のグラフに対応）と、図７の第２検討例の場合（図１０のグラフに対応）と、図８の本実施の形態の場合（図１１のグラフに対応）とを比較すると、次のようになる。
【０１００】
すなわち、容量素子の電極間の絶縁膜に印加される厚み方向の電界強度（図９〜図１１のグラフの傾きに対応）は、図６の第１検討例の場合（図９のグラフに対応）が最も大きくなり、図７の第２検討例の場合（図１０のグラフに対応）が最も小さくなり、図８の本実施の形態の場合（図１１のグラフに対応）は、その中間になる。
【０１０１】
従って、容量素子の電極間の絶縁膜（容量絶縁膜）に印加される厚み方向の電界強度（図９〜図１１のグラフの傾きに対応）は、図６の第１検討例の場合（図９のグラフに対応）よりも、図８の本実施の形態の場合（図１１のグラフに対応）の方が小さくなり、図７の第２検討例の場合（図１０のグラフに対応）は更に小さくなる。このため、容量素子の電極間の耐圧や容量素子のＴＤＤＢ寿命は、図６の第１検討例の場合（図９のグラフに対応）よりも、図８の本実施の形態の場合（図１１のグラフに対応）の方が向上し、図７の第２検討例の場合（図１０のグラフに対応）は更に向上する。
【０１０２】
一方、容量素子の容量値は、図７の第２検討例の場合（図１０のグラフに対応）よりも、図８の本実施の形態の場合（図１１のグラフに対応）の方が大きくなり、図６の第１検討例の場合（図９のグラフに対応）は更に大きくなる。
【０１０３】
つまり、図６の第１検討例の場合は、容量素子の容量値は大きくなるが、容量素子の耐圧やＴＤＤＢ寿命が懸念され、図７の第２検討例の場合は、容量素子の耐圧やＴＤＤＢ寿命は優れているが、容量素子の容量値が小さくなり過ぎる。図８の本実施の形態の場合は、容量素子の容量値の確保と、容量素子の耐圧やＴＤＤＢ寿命の向上とを、両立することができる。
【０１０４】
半導体基板上に多層配線構造を形成し、その多層配線構造内に容量素子を設ける場合でも、多層配線構造における層間絶縁膜の厚みを変えることで容量素子の容量絶縁膜の厚みを調整することは困難である。すなわち、多層配線構造を構成する複数の層間絶縁膜のそれぞれの厚みは、多層配線構造内に形成する容量素子以外の要因によって決めることが多く、容量素子を設けるからと言って、その容量素子に合わせて多層配線構造を構成する層間絶縁膜の厚みを変更することは、開発コストの増大を招いてしまう。このため、上記図６の第１の検討例を採用すると、層間絶縁膜の薄膜化に伴い、容量素子の耐圧やＴＤＤＢ寿命が懸念され、一方、上記図７の第２の検討例を採用すると、容量素子の耐圧やＴＤＤＢ寿命は過剰なまでに改善されるが、容量素子の容量値が不足してしまい、容量素子の占有面積を著しく増加させなければならなくなる。
【０１０５】
すなわち、上記図６の第１の検討例の場合よりも容量素子の耐圧やＴＤＤＢ寿命を向上させたいが、上記図７の第２の検討例の場合よりも容量値を大きくしたい場合には、上記図６の第１の検討例の場合で層間絶縁膜（ＩＬ３，ＩＬ４）の厚みを厚くするか、上記図７の第２の検討例の場合で層間絶縁膜（ＩＬ３，ＩＬ４）の厚みを薄くすることが必要になる。しかしながら、容量素子に合わせて層間絶縁膜（ＩＬ３，ＩＬ４）の厚みを調整することは困難であり、開発コストの増大を招いてしまう。
【０１０６】
そこで、図８の本実施の形態を採用すれば、多層配線構造を構成する層間絶縁膜の厚みを変更しなくても、上記図６の第１の検討例の場合よりも容量素子の耐圧やＴＤＤＢ寿命を向上させることができ、かつ、上記図７の第２の検討例の場合よりも容量値を大きくすることができる。つまり、図８の本実施の形態を採用し、下部電極ＬＥを形成した配線層よりも２つ上層の配線層に上部電極ＵＥを形成することで、容量素子の耐圧やＴＤＤＢ寿命を向上させ、下部電極ＬＥと上部電極ＵＥとの間に浮遊電極ＦＥを配置することで、容量素子の容量値を大きくすることができる。このため、多層配線構造を構成する層間絶縁膜の厚みを変更しなくても、容量素子の耐圧およびＴＤＤＢ寿命と、容量素子の容量値とを調整することができる。従って、容量素子を有する半導体装置の信頼性や性能を向上できるとともに、半導体装置の開発コストを抑制または低減することができる。
【０１０７】
また、本実施の形態では、浮遊電極ＦＥが下部電極ＬＥと上部電極ＵＥとの間に配置されているが、下部電極ＬＥと浮遊電極ＦＥと上部電極ＵＥとが平面視で重なるように配置されている。本実施の形態では、上記図２〜図５の平面図に示されるように、浮遊電極ＦＥの平面寸法（平面積）は、下部電極ＬＥの平面寸法（平面積）および上部電極ＵＥの平面寸法（平面積）と同じであり、下部電極ＬＥと浮遊電極ＦＥと上部電極ＵＥとは、平面視でほぼ一致している。これにより、平面視で浮遊電極ＦＥが下部電極ＬＥや上部電極ＵＥから、ほとんどはみ出ないですむため、浮遊電極ＦＥにより容量素子の面積が増大するのを避けることができる。また、平面視で、下部電極ＬＥおよび上部電極ＵＥに内包される位置に、浮遊電極ＦＥの角部が配置されないため、浮遊電極ＦＥの角部における電界集中を防止することができる。これにより、浮遊電極ＦＥの角部を起点にして絶縁膜の信頼性が劣化するのを回避することができるので、容量素子を有する半導体装置の信頼性を向上させることができる。
【０１０８】
他の形態として、図１２に示されるように、浮遊電極ＦＥの平面寸法（平面積）は、下部電極ＬＥおよび上部電極ＵＥの各平面寸法（平面積）よりも大きくすることもできる。ここで、図１２は、浮遊電極ＦＥを示す平面図であり、図１２には、浮遊電極ＦＥの平面寸法が下部電極ＬＥおよび上部電極ＵＥの各平面寸法よりも大きい場合が示されている。なお、図１２では、浮遊電極ＦＥを実線で示し、下部電極ＬＥおよび上部電極ＵＥの外周位置を点線で示してある。図１２の場合は、浮遊電極ＦＥの平面寸法は、下部電極ＬＥおよび上部電極ＵＥよりも大きく、平面視において、浮遊電極ＦＥは、下部電極ＬＥおよび上部電極ＵＥを内包している。
【０１０９】
浮遊電極ＦＥは、ダマシン法で形成しているため、その平面寸法（平面積）が大きいほど、浮遊電極ＦＥを埋め込むために絶縁膜（ＩＬ３）に形成される溝または開口部の深さは深くなり、それによって、浮遊電極ＦＥの上記厚みＴ１は大きくなる。このため、浮遊電極ＦＥの平面寸法（平面積）を、下部電極ＬＥおよび上部電極ＵＥの各平面寸法（平面積）よりも大きくした場合は、浮遊電極ＦＥの上記厚みＴ１が大きくなることで、浮遊電極ＦＥと下部電極ＬＥとの間に介在する部分の絶縁膜ＩＬ３の厚みを小さくすることができるので、容量絶縁膜の実効的な厚みを小さくすることができ、その分、容量値を大きくすることができる。従って、浮遊電極ＦＥの平面寸法（平面積）を、下部電極ＬＥおよび上部電極ＵＥの各平面寸法（平面積）よりも大きくした場合は、容量素子の容量値を、より大きくすることができる。
【０１１０】
浮遊電極ＦＥの平面寸法（平面積）を上部電極ＵＥの平面寸法（平面積）よりも大きくすることで、例えば、浮遊電極ＦＥの厚みＴ１を、上部電極ＵＥの厚みＴ２よりも大きく（Ｔ１＞Ｔ２）することができる。なお、厚みＴ１，Ｔ２は上記図８に示されている。
【０１１１】
更に他の形態として、図１３に示されるように、浮遊電極ＦＥの平面寸法（平面積）を、下部電極ＬＥおよび上部電極ＵＥの各平面寸法（平面積）よりも小さくすることもできる。ここで、図１３は、浮遊電極ＦＥを示す平面図であり、図１３には、浮遊電極ＦＥの平面寸法が下部電極ＬＥおよび上部電極ＵＥの各平面寸法よりも小さい場合が示されている。なお、図１３では、浮遊電極ＦＥを実線で示し、下部電極ＬＥおよび上部電極ＵＥの外周位置を点線で示してある。図１３の場合は、浮遊電極ＦＥの平面寸法は、下部電極ＬＥおよび上部電極ＵＥよりも小さく、平面視において、浮遊電極ＦＥは、下部電極ＬＥおよび上部電極ＵＥに内包されている。
【０１１２】
図１３に示されるように、浮遊電極ＦＥの平面寸法（平面積）を下部電極ＬＥおよび上部電極ＵＥの各平面寸法（平面積）よりも小さくした場合は、浮遊電極ＦＥの上記厚みＴ１が小さくなることで、浮遊電極ＦＥと下部電極ＬＥとの間に介在する部分の絶縁膜ＩＬ３の厚みを大きくすることができるので、容量絶縁膜の実効的な厚みを大きくすることができる。このため、容量素子の容量値は小さくなるが、浮遊電極ＦＥと下部電極ＬＥとの間に介在する絶縁膜における厚み方向の電界強度を小さくすることができるので、容量素子の耐圧やＴＤＤＢ寿命を向上させる点では、有利である。
【０１１３】
浮遊電極ＦＥの平面寸法（平面積）を上部電極ＵＥの平面寸法（平面積）よりも小さくすることで、例えば、浮遊電極ＦＥの厚みＴ１を、上部電極ＵＥの厚みＴ２よりも小さく（Ｔ１＜Ｔ２）することができる。なお、厚みＴ１，Ｔ２は上記図８に示されている。
【０１１４】
また、本実施の形態は、下部電極ＬＥと上部電極ＵＥとの間に印加する電圧（電位差）が高い場合に適用すれば効果が大きく、例えば１２Ｖ以上の電圧を下部電極ＬＥと上部電極ＵＥとの間に印加する場合に適用すれば、その効果は極めて大きい。
【０１１５】
＜変形例＞
次に、本実施の形態の変形例について説明する。
【０１１６】
図１４は、本実施の形態の第１変形例の半導体装置の要部断面図であり、上記図１に対応するものである。
【０１１７】
上記図１の場合は、３つの配線層を用いて容量素子Ｃ１を形成していたが、図１４の第１変形例の場合は、５つの配線層を用いて容量素子Ｃ１を形成している。
【０１１８】
すなわち、上記図１の場合は、半導体基板ＳＢ上に形成された複数の配線層のうちのいずれかの配線層である第１の配線層に、容量素子Ｃ１の下部電極ＬＥが形成され、第１の配線層よりも１つ上層の第２の配線層に浮遊電極ＦＥが形成され、第２の配線層よりも１つ上層の第３の配線層に容量素子Ｃ１の上部電極ＵＥが形成されている。
【０１１９】
一方、図１４の第１変形例の場合は、半導体基板ＳＢ上に形成された複数の配線層のうちのいずれかの配線層である第１の配線層に、電極ＬＥ１が形成され、第１の配線層よりも１つ上層の第２の配線層に浮遊電極ＦＥ１が形成され、第２の配線層よりも１つ上層の第３の配線層に電極ＵＥ１が形成されている点は、上記図１の本実施の形態の場合と同様である。ここで、電極ＬＥ１は、上記下部電極ＬＥに対応するものであり、浮遊電極ＦＥ１は、上記浮遊電極ＦＥに対応するものであり、電極ＵＥ１は、上記上部電極ＵＥに対応するものである。
【０１２０】
図１４の第１変形例の場合は、第３の配線層よりも１つ上層の第４の配線層に浮遊電極ＦＥ２が形成され、第４の配線層よりも１つ上層の第５の配線層に電極ＬＥ２が形成されている。すなわち、図１４の第１変形例の場合は、半導体基板ＳＢ上に形成されたいずれかの配線層に、電極ＬＥ１が形成され、それよりも１つ上層の配線層に浮遊電極ＦＥ１が形成され、それよりも１つ上層の配線層に電極ＵＥ１が形成され、それよりも１つ上層の配線層に浮遊電極ＦＥ２が形成され、それよりも１つ上層の配線層に電極ＬＥ２が形成されている。電極ＵＥ１は電極ＬＥ１の上方に配置され、浮遊電極ＦＥ１は電極ＬＥ１と電極ＵＥ１との間に配置され、電極ＬＥ２は電極ＵＥ１の上方に配置され、浮遊電極ＦＥ２は電極ＵＥ１と電極ＬＥ２との間に配置されている。
【０１２１】
図１４には、電極ＬＥ１が配線Ｍ１と同層に同工程で形成され、浮遊電極ＦＥ１が配線Ｍ２と同層に同工程で形成され、電極ＵＥ１が配線Ｍ３と同層に同工程で形成され、浮遊電極ＦＥ２が配線Ｍ４と同層に同工程で形成され、電極ＬＥ２が配線Ｍ５と同層に同工程で形成されている場合が示されている。このため、電極ＬＥ１は、絶縁膜ＩＬ２に形成された溝（または開口部）に埋め込まれており、浮遊電極ＦＥ１は、絶縁膜ＩＬ３に形成された溝（または開口部）に埋め込まれており、電極ＵＥ１は、絶縁膜ＩＬ４に形成された溝（または開口部）に埋め込まれている。また、浮遊電極ＦＥ２は、絶縁膜ＩＬ５に形成された溝（または開口部）に埋め込まれており、電極ＬＥ２は、絶縁膜ＩＬ６に形成された溝（または開口部）に埋め込まれている。
【０１２２】
浮遊電極ＦＥ１の底面（下面）は、絶縁膜ＩＬ３の厚みの途中に位置しており、電極ＬＥ１と浮遊電極ＦＥ１との間には絶縁膜ＩＬ３（浮遊電極ＦＥ１の底面よりも下に位置する部分の絶縁膜ＩＬ３）が介在している。また、電極ＵＥ１の底面（下面）は、絶縁膜ＩＬ４の厚みの途中に位置しており、浮遊電極ＦＥ１と電極ＵＥ１との間には絶縁膜ＩＬ４（電極ＵＥ１の底面よりも下に位置する部分の絶縁膜ＩＬ４）が介在している。また、浮遊電極ＦＥ２の底面（下面）は、絶縁膜ＩＬ５の厚みの途中に位置しており、電極ＵＥ１と浮遊電極ＦＥ２との間には絶縁膜ＩＬ５（浮遊電極ＦＥ２の底面よりも下に位置する部分の絶縁膜ＩＬ５）が介在している。また、電極ＬＥ２の底面（下面）は、絶縁膜ＩＬ６の厚みの途中に位置しており、浮遊電極ＦＥ２と電極ＬＥ２との間には絶縁膜ＩＬ６（電極ＬＥ２の底面よりも下に位置する部分の絶縁膜ＩＬ６）が介在している。電極ＬＥ１、浮遊電極ＦＥ１、電極ＵＥ１、浮遊電極ＦＥ２および電極ＬＥ２は、連続する５つの配線層に形成されるが、電極ＬＥ１を形成する配線層は、最下層の配線層（すなわち配線Ｍ１が形成された配線層）には限定されない。
【０１２３】
浮遊電極ＦＥ１と浮遊電極ＦＥ２とは、いずれも浮遊電位とされている。すなわち、浮遊電極ＦＥ１と浮遊電極ＦＥ２とは、電気的に浮遊状態（フローティング状態）とされている。浮遊電極ＦＥ１は、電極ＬＥ１，ＵＥ１，ＬＥ２のいずれとも導体では接続されておらず、また、浮遊電極ＦＥ２は、電極ＬＥ１，ＵＥ１，ＬＥ２のいずれとも導体では接続されていない。つまり、浮遊電極ＦＥ１は、電極ＬＥ１，ＵＥ１，ＬＥ２のいずれとも導体では繋がっていないため、浮遊電極ＦＥ１と電極ＬＥ１，ＵＥ１，ＬＥ２との間には、直流電流は流れないようになっている。また、浮遊電極ＦＥ２は、電極ＬＥ１，ＵＥ１，ＬＥ２のいずれとも導体では繋がっていないため、浮遊電極ＦＥ２と電極ＬＥ１，ＵＥ１，ＬＥ２との間には、直流電流は流れないようになっている。また、浮遊電極ＦＥ１と浮遊電極ＦＥ２とは、導体では接続されていない。
【０１２４】
電極ＬＥ１と電極ＵＥ１とは、導体では接続されておらず、また、電極ＵＥ１と電極ＬＥ２とは、導体では接続されていないが、電極ＬＥ１と電極ＬＥ２とは、導体を通じて接続されている。すなわち、電極ＬＥ１と電極ＵＥ１とは、導体を通じて繋がっており、互いに電気的に接続されている。このため、電極ＬＥ１と電極ＬＥ２とには、同電位が供給されるようになっている。
【０１２５】
図示はしないけれども、電極ＬＥ１と電極ＬＥ２との電気的な接続は、例えば次のようにして確保することができる。すなわち、電極ＬＥ１に一体的に接続された配線Ｍ１と、浮遊電極ＦＥ１とは繋がっていない配線Ｍ２と、電極ＵＥ１とは繋がっていない配線Ｍ３と、浮遊電極ＦＥ２とは繋がっていない配線Ｍ４と、電極ＬＥ２に一体的に接続された配線Ｍ５と、それら配線間を接続するビア部Ｖ２〜Ｖ５とを通じて、電極ＬＥ１と電極ＬＥ２とを電気的に接続することができる。
【０１２６】
図１４の第１変形例の場合、電極ＬＥ１と、電極ＬＥ２と、電極ＵＥ１と、電極ＬＥ１と電極ＵＥ１との間の絶縁膜ＩＬ３，ＩＬ４と、電極ＵＥ１と電極ＬＥ２との間の絶縁膜ＩＬ５，ＩＬ６とにより、容量素子Ｃ１が形成されている。電極ＵＥ１が、容量素子Ｃ１の一方の電極であり、電極ＬＥ１と電極ＬＥ２とが、容量素子Ｃ１の他方の電極であり、電極ＬＥ１と電極ＵＥ１との間に介在する絶縁膜ＩＬ３，ＩＬ４と、電極ＵＥ１と電極ＬＥ２との間に介在する絶縁膜ＩＬ５，ＩＬ６とが、容量素子Ｃ１の容量絶縁膜（誘電体膜）として機能する。
【０１２７】
上記図１および図８の場合は、下部電極ＬＥと上部電極ＵＥとのうちの一方に、下部電極ＬＥと上部電極ＵＥとのうちの他方よりも高い電位（電圧）が印加（供給）されることにより、容量素子Ｃ１に電荷が蓄積される。
【０１２８】
それに対して、図１４の第１変形例の場合は、電極ＬＥ１，ＬＥ２と電極ＵＥ１とのうちの一方に、電極ＬＥ１，ＬＥ２と電極ＵＥ１とのうちの他方よりも高い電位（電圧）が印加（供給）されることにより、容量素子Ｃ１に電荷が蓄積される。すなわち、容量素子Ｃ１に電荷を蓄積する際には、配線などの導体を通じて電極ＬＥ１，ＬＥ２と電極ＵＥ１とに互いに異なる電圧が印加される。但し、電極ＬＥ１と電極ＬＥ２とは同電位である。つまり、容量素子Ｃ１に電荷を蓄積する際には、電極ＬＥ１，ＬＥ２よりも電極ＵＥ１が高電位（高電圧）とされるか、あるいは、電極ＵＥ１よりも電極ＬＥ１，ＬＥ２が高電位（高電圧）とされる。しかしながら、上記浮遊電極ＦＥと同様に、浮遊電極ＦＥ１，ＦＥ２は、浮遊電位とされており、容量素子Ｃ１に電荷を蓄積する際に、配線などの導体を通じた電圧印加は浮遊電極ＦＥ１，ＦＥ２に対しては行われない。このため、浮遊電極ＦＥ１，ＦＥ２は、ダミー電極とみなすこともできる。
【０１２９】
図１４の第１変形例の場合も、電極ＬＥ１を形成した配線層よりも２つ上層の配線層に電極ＵＥ１を形成し、電極ＵＥ１を形成した配線層よりも２つ上層の配線層に電極ＬＥ２を形成しているため、容量素子の電極の間隔を大きくすることができるため、容量素子Ｃ１の耐圧やＴＤＤＢ寿命を向上させることができる。
【０１３０】
また、図１４の第１変形例の場合も、電極ＬＥ１を形成した配線層よりも２つ上層の配線層に電極ＵＥ１を形成するとともに、電極ＬＥ１を形成した配線層よりも１つ上層の配線層に浮遊電極ＦＥ１を形成し、この浮遊電極ＦＥ１を電極ＬＥ１と電極ＵＥ１との間に配置している。また、電極ＵＥ１を形成した配線層よりも２つ上層の配線層に電極ＬＥ２を形成するとともに、電極ＵＥ１を形成した配線層よりも１つ上層の配線層に浮遊電極ＦＥ２を形成し、この浮遊電極ＦＥ２を電極ＵＥ１と電極ＬＥ２との間に配置している。浮遊電極ＦＥ１を電極ＬＥ１と電極ＵＥ１との間に配置し、また、浮遊電極ＦＥ２を電極ＵＥ１と電極ＬＥ２との間に配置したことで、浮遊電極ＦＥ１，ＦＥ２を設けない場合に比べて、容量素子Ｃ１の容量値を大きくすることができる。また、容量絶縁膜の実効的な厚みを小さくして容量素子の容量値を大きくできることから、容量素子が占める面積を縮小することもできる。このため、半導体装置の小型化（小面積化）に有利となる。
【０１３１】
これにより、容量素子を有する半導体装置の信頼性を向上させることができる。また、容量素子を有する半導体装置の性能を向上させることができる。また、容量素子を有する半導体装置の小型化を図ることができる。
【０１３２】
更に、他の変形例として、図１４の第１変形例において、電極ＬＥ２を形成した配線層よりも２つ上層の配線層に、電極ＵＥ１に導体を通じて電気的に接続された他の電極（電極ＵＥ１と同電位が供給される電極）を形成するとともに、電極ＬＥ２を形成した配線層よりも１つ上層の配線層に他の浮遊電極を形成し、この他の浮遊電極を電極ＬＥ２と前記他の電極との間に配置することもできる。この場合、電極ＵＥ１と前記他の電極とが、容量素子Ｃ１の一方の電極となり、電極ＬＥ１と電極ＬＥ２とが、容量素子Ｃ１の他方の電極となる。同様にして、浮遊電極と容量素子用の電極とを、更に積み重ねることもできる。
【０１３３】
（実施の形態２）
＜半導体装置の構造について＞
図１５〜図１７および図２１は、本実施の形態２の半導体装置の要部断面図であり、図１８〜図２０は、本実施の形態２の半導体装置の要部平面図である。図１５は、上記実施の形態１の上記図１に対応するものであり、本実施の形態２の半導体装置におけるＭＩＳＦＥＴ形成領域およびキャパシタ形成領域の断面図が示されている。図１６および図１７は、本実施の形態２の半導体装置におけるキャパシタ形成領域の他の断面図が示されている。図１８〜図２０には、本実施の形態２の半導体装置におけるキャパシタ形成領域の平面図が示されている。
【０１３４】
図１５におけるキャパシタ形成領域の断面図は、図１８〜図２０のＢ１−Ｂ１線の位置での断面にほぼ対応し、図１６の断面図は、図１８〜図２０のＢ２−Ｂ２線の位置での断面にほぼ対応し、図１７の断面図は、図１８〜図２０のＢ３−Ｂ３線の位置での断面にほぼ対応している。但し、図１５〜図１７の断面図では、絶縁膜ＩＬ６および絶縁膜ＩＬ６に埋め込まれた配線Ｍ５よりも上層の構造は、図示を省略している。また、図１５におけるＭＩＳＦＥＴ形成領域とキャパシタ形成領域とは、同じ半導体装置（同じ半導体基板ＳＢ）における互いに異なる平面領域に対応している。図１５におけるＭＩＳＦＥＴ形成領域とキャパシタ形成領域とは、互いに隣り合っていても、隣り合っていなくてもよいが、理解を簡単にするために、図１５の断面図においては、ＭＩＳＦＥＴ形成領域の断面図の隣にキャパシタ形成領域の断面図を示している。
【０１３５】
また、図１８〜図２０には、同じ半導体装置（半導体基板ＳＢ）における同じ平面領域（ここではキャパシタ形成領域）が示されているが、図１８〜図２０では、示される層が相違している。すなわち、図１８には、キャパシタ形成領域における金属パターンＭＰ１，ＭＰ２が形成された層（すなわち配線層ＭＬ３）の平面レイアウトが示されている。また、図１９には、キャパシタ形成領域における金属パターンＭＰ３，ＭＰ４が形成された層（すなわち配線層ＭＬ４）の平面レイアウトが示されている。また、図２０には、キャパシタ形成領域における金属パターンＭＰ５，ＭＰ６が形成された層（すなわち配線層ＭＬ５）の平面レイアウトが示されている。なお、図１８〜図２０は、いずれも平面図であるが、図面を見やすくするために、金属パターンＭＰ１〜ＭＰ６にハッチングを付してある。
【０１３６】
また、図１８では、金属パターンＭＰ１，ＭＰ２がハッチングを付して実線で示されているが、平面的な位置関係を理解しやすくするために、金属パターンＭＰ３，ＭＰ４の電極部ＭＤ３，ＭＤ４が点線で示されている。また、図１９では、金属パターンＭＰ３，ＭＰ４がハッチングを付して実線で示されているが、平面的な位置関係を理解しやすくするために、金属パターンＭＰ１，ＭＰ２（ＭＰ５，ＭＰ６）の電極部ＭＤ１，ＭＤ２（ＭＤ５，ＭＤ６）が点線で示されている。また、図２０では、金属パターンＭＰ５，ＭＰ６がハッチングを付して実線で示されているが、平面的な位置関係を理解しやすくするために、金属パターンＭＰ３，ＭＰ４の電極部ＭＤ３，ＭＤ４が点線で示されている。
【０１３７】
また、図２１には、キャパシタ形成領域における、絶縁膜ＩＬ４，ＩＬ５，ＩＬ６およびそれに埋め込まれた電極（容量素子用の電極）が示されており、絶縁膜ＩＬ３およびそれよりも下層の構造については、図示を省略している。すなわち、上記図１５において、キャパシタ形成領域における絶縁膜ＩＬ４，ＩＬ５，ＩＬ６およびそこに埋め込まれた金属パターンＭＰ１〜ＭＰ６（電極部ＭＤ１〜ＭＤ６）を抜き出して示したものが、図２１に対応している。但し、図２１は、断面図であるが、図面を見やすくするために、絶縁膜ＩＬ４，ＩＬ５，ＩＬ６についてはハッチングを省略している。また、図２１では、互いに電気的に接続されている電極部ＭＤ１，ＭＤ３，ＭＤ５についてのハッチングの向きを共通にし、また、互いに電気的に接続されている電極部ＭＤ２，ＭＤ４，ＭＤ６についてのハッチングの向きを共通にしている。
【０１３８】
本実施の形態２の半導体装置におけるＭＩＳＦＥＴ形成領域の構成は、上記実施の形態１（上記図１）と同様であるので、ここではその繰り返しの説明は省略する。
【０１３９】
本実施の形態２の半導体装置は、ＭＩＳＦＥＴ形成領域にＭＩＳＦＥＴが形成され、ＭＩＳＦＥＴ形成領域とは異なる平面領域（同じ半導体基板ＳＢの異なる平面領域）であるキャパシタ形成領域に容量素子Ｃ２と容量素子Ｃ３とが形成されている。本実施の形態２の半導体装置におけるキャパシタ形成領域の具体的な構成を図１５〜図２１を参照して説明する。
【０１４０】
図１５〜図１７に示されるように、キャパシタ形成領域において、半導体基板ＳＢの主面に容量素子Ｃ３が形成されている。この容量素子Ｃ３は、いわゆるＭＯＳ（Metal Oxide Semiconductor）型容量素子である。
【０１４１】
具体的には、キャパシタ形成領域の半導体基板ＳＢの主面にウエル領域、ここではｐ型ウエル領域ＰＷ２が形成されている。容量素子Ｃ３は、キャパシタ形成領域におけるｐ型ウエル領域ＰＷ２の表層部分に形成されたｎ型半導体領域ＮＳ１と、ｎ型半導体領域ＮＳ１上に形成された絶縁膜ＹＺと、絶縁膜ＹＺ上に形成された上部電極ＧＤと、上部電極ＧＤの両側のｐ型ウエル領域ＰＷ２内に形成されたｎ型半導体領域ＮＳ２とにより形成されている。上部電極ＧＤが、容量素子Ｃ３の一方の電極として機能し、ｎ型半導体領域ＮＳ１が、容量素子Ｃ３の他方の電極（下部電極）として機能し、上部電極ＧＤとｎ型半導体領域ＮＳ１との間に介在する絶縁膜ＹＺが、容量素子Ｃ３の容量絶縁膜（誘電体膜）として機能する。
【０１４２】
ＭＯＳ型容量素子とは、ＭＩＳＦＥＴのチャネル領域、ゲート絶縁膜およびゲート電極をそれぞれＭＯＳ型容量素子の下部電極、容量絶縁膜および上部電極とするものであり、チャネル領域に相当する部分に高濃度不純物拡散層（ここではｎ型半導体領域ＮＳ１）を設けてこれを下部電極とする。なお、ＭＯＳ型容量素子と呼ぶ場合にも、容量絶縁膜（ここでは絶縁膜ＹＺ）は酸化膜に限定されず、酸化膜以外の絶縁膜を容量絶縁膜（ここでは絶縁膜ＹＺ）に用いることもできる。従って、ＭＯＳ型容量素子は、半導体基板ＳＢの一部（ここではｎ型半導体領域ＮＳ１）を下部電極とし、半導体基板ＳＢ上（ｎ型半導体領域ＮＳ１上）に絶縁膜（ここでは絶縁膜ＹＺ）を介して形成された導体層（ここでは上部電極ＧＤ）を上部電極とする容量素子とみなすことができる。
【０１４３】
絶縁膜ＹＺは、ＭＩＳＦＥＴＱ１用のゲート絶縁膜ＧＩを形成する際に一緒（同時）に形成され、ＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩと同層の絶縁膜からなる。
【０１４４】
上部電極ＧＤは、絶縁膜ＹＺ上に形成されており、パターニングされた導電膜からなり、例えば、不純物を導入した多結晶シリコン膜（ドープトポリシリコン膜）からなる。上部電極ＧＤ用とゲート電極ＧＥ用とを兼ねた導電膜を形成してから、この導電膜をパターニングすることにより、上部電極ＧＤとゲート電極ＧＥとを形成することができる。従って、上部電極ＧＤは、ＭＩＳＦＥＴＱ１のゲート電極ＧＥを形成する際に一緒（同時）に形成され、ＭＩＳＦＥＴＱ１のゲート電極ＧＥと同層の導電膜（導電体膜）からなる。
【０１４５】
また、図１５では、キャパシタ形成領域における半導体基板ＳＢの主面に、ＭＯＳ型の容量素子Ｃ３を形成した場合が示されている。他の形態として、キャパシタ形成領域の半導体基板ＳＢの主面に、他の半導体素子、例えばＭＩＳＦＥＴなどを形成することもでき、あるいは、上記図１の場合と同様に、キャパシタ形成領域における半導体基板ＳＢの主面に半導体素子を形成しない場合もあり得る。
【０１４６】
半導体基板ＳＢ上には、半導体基板ＳＢの主面に形成した半導体素子（例えばＭＩＳＦＥＴＱ１や容量素子Ｃ３）を覆うように、絶縁膜ＩＬ１が形成されており、この絶縁膜ＩＬ１にはプラグＰＧが必要に応じた箇所に埋め込まれている。
【０１４７】
次に、絶縁膜ＩＬ１よりも上層の構成について説明する。本実施の形態２の半導体装置においても、絶縁膜ＩＬ１上には、配線Ｍ１〜Ｍ５を含む複数の配線層、すなわち多層配線構造が形成されている。本実施の形態２の半導体装置が上記実施の形態１の半導体装置と相違しているのは、キャパシタ形成領域における多層配線構造についてである。このため、ここでは、キャパシタ形成領域における多層配線構造について説明する。
【０１４８】
上記実施の形態１と同様に、本実施の形態２でも、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上には、絶縁膜ＩＬ２が形成されており、この絶縁膜ＩＬ２には配線用の溝とその溝に埋め込まれた配線Ｍ１とが形成されている。配線Ｍ１が埋め込まれた絶縁膜ＩＬ２上には、絶縁膜ＩＬ３が形成されており、この絶縁膜ＩＬ３には、配線用の溝とその溝に埋め込まれた配線Ｍ２とが形成されている。配線Ｍ２が埋め込まれた絶縁膜ＩＬ３上には、絶縁膜ＩＬ４が形成されており、この絶縁膜ＩＬ４には、配線用の溝とその溝に埋め込まれた配線Ｍ３とが形成されている。配線Ｍ３が埋め込まれた絶縁膜ＩＬ４上には、絶縁膜ＩＬ５が形成されており、この絶縁膜ＩＬ５には、配線用の溝とその溝に埋め込まれた配線Ｍ４とが形成されている。配線Ｍ４が埋め込まれた絶縁膜ＩＬ５上には、絶縁膜ＩＬ６が形成されており、この絶縁膜ＩＬ６には、配線用の溝とその溝に埋め込まれた配線Ｍ５とが形成されている。配線Ｍ１〜Ｍ５は、それぞれダマシン技術を用いて形成することができ、銅を主成分とする銅配線（ダマシン銅配線、埋込銅配線）とすることができる。絶縁膜ＩＬ２〜ＩＬ６のそれぞれは、単層の絶縁膜、あるいは、複数の絶縁膜の積層膜とすることができ、配線Ｍ２の底面は、絶縁膜ＩＬ３の厚みの途中に位置し、配線Ｍ３の底面は、絶縁膜ＩＬ４の厚みの途中に位置し、配線Ｍ４の底面は、絶縁膜ＩＬ５の厚みの途中に位置し、配線Ｍ５の底面は、絶縁膜ＩＬ６の厚みの途中に位置している。これらは、本実施の形態２も、上記実施の形態１と同様である。
【０１４９】
配線Ｍ２は、必要に応じて、ビア部Ｖ２を介して配線Ｍ１と電気的に接続され、配線Ｍ３は、必要に応じて、ビア部Ｖ３を介して配線Ｍ２と電気的に接続され、配線Ｍ４は、必要に応じて、ビア部Ｖ４を介して配線Ｍ３と電気的に接続され、配線Ｍ５は、必要に応じて、ビア部Ｖ５を介して配線Ｍ４と電気的に接続されている。配線Ｍ２をデュアルダマシン技術により形成した場合は、ビア部Ｖ２は配線Ｍ２と一体的に形成され、そのビア部Ｖ２の底面は配線Ｍ１に接触しており、配線Ｍ２をシングルダマシン技術により形成した場合は、ビア部Ｖ２は配線Ｍ２とは別個に形成されるが、そのビア部Ｖ２の上面は配線Ｍ２に接触しかつそのビア部Ｖ２の底面は配線Ｍ１に接触する。これは、配線Ｍ３〜５およびビア部Ｖ３〜Ｖ５についても同様である。これらは、本実施の形態２も、上記実施の形態１と同様である。
【０１５０】
しかしながら、本実施の形態２は、キャパシタ形成領域に形成している容量素子の電極の構成が、上記実施の形態１と相違している。以下、本実施の形態２において、キャパシタ形成領域に形成している容量素子の電極の構成について具体的に説明する。
【０１５１】
図１５〜図２１に示されるように、キャパシタ形成領域において、金属パターンＭＰ１，ＭＰ２が配線Ｍ３と同層に同工程で形成され、金属パターンＭＰ３，ＭＰ４が配線Ｍ４と同層に同工程で形成され、金属パターンＭＰ５，ＭＰ６が配線Ｍ５と同層に同工程で形成されている。
【０１５２】
すなわち、配線Ｍ３と金属パターンＭＰ１と金属パターンＭＰ２とは、ダマシン技術を用いて同工程で同層に形成され、絶縁膜ＩＬ４（具体的には絶縁膜ＩＬ４に形成された溝）に埋め込まれている。このため、配線Ｍ３と金属パターンＭＰ１と金属パターンＭＰ２とは、ダマシン配線（具体的には絶縁膜ＩＬ４に埋め込まれたダマシン配線）により形成されている。
【０１５３】
また、配線Ｍ４と金属パターンＭＰ３と金属パターンＭＰ４とは、ダマシン技術を用いて同工程で同層に形成され、絶縁膜ＩＬ５（具体的には絶縁膜ＩＬ５に形成された溝）に埋め込まれている。このため、配線Ｍ４と金属パターンＭＰ３と金属パターンＭＰ４とは、ダマシン配線（具体的には絶縁膜ＩＬ５に埋め込まれたダマシン配線）により形成されている。
【０１５４】
また、配線Ｍ５と金属パターンＭＰ５と金属パターンＭＰ６とは、ダマシン技術を用いて同工程で同層に形成され、絶縁膜ＩＬ６（具体的には絶縁膜ＩＬ６に形成された溝）に埋め込まれている。このため、配線Ｍ５と金属パターンＭＰ５と金属パターンＭＰ６とは、ダマシン配線（具体的には絶縁膜ＩＬ６に埋め込まれたダマシン配線）により形成されている。
【０１５５】
金属パターンＭＰ１と金属パターンＭＰ２と配線Ｍ３とは同じ導電材料からなり、金属パターンＭＰ３と金属パターンＭＰ４と配線Ｍ４とは同じ導電材料からなり、金属パターンＭＰ５と金属パターンＭＰ６と配線Ｍ５とは同じ導電材料からなる。絶縁膜ＩＬ５は、配線Ｍ３および金属パターンＭＰ１，ＭＰ２が埋め込まれた絶縁膜ＩＬ４上に形成され、絶縁膜ＩＬ６は、配線Ｍ４および金属パターンＭＰ３，ＭＰ４が埋め込まれた絶縁膜ＩＬ５上に形成されている。図示はしないけれども、配線Ｍ５および金属パターンＭＰ５，ＭＰ６が埋め込まれた絶縁膜ＩＬ６上に絶縁膜（図示せず）が形成されている。
【０１５６】
金属パターンＭＰ１の底面と金属パターンＭＰ２の底面とは、絶縁膜ＩＬ４の厚みの途中に位置しており、金属パターンＭＰ１の底面の高さ位置と、金属パターンＭＰ２の底面の高さ位置と、配線Ｍ３の底面の高さ位置とは、概ね同じである。また、金属パターンＭＰ３の底面と金属パターンＭＰ４の底面とは、絶縁膜ＩＬ５の厚みの途中に位置しており、金属パターンＭＰ３の底面の高さ位置と、金属パターンＭＰ４の底面の高さ位置と、配線Ｍ４の底面の高さ位置とは、概ね同じである。また、金属パターンＭＰ５の底面と金属パターンＭＰ６の底面とは、絶縁膜ＩＬ６の厚みの途中に位置しており、金属パターンＭＰ５の底面の高さ位置と、金属パターンＭＰ６の底面の高さ位置と、配線Ｍ５の底面の高さ位置とは、概ね同じである。
【０１５７】
金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６は、容量素子Ｃ２の電極である。すなわち、金属パターンＭＰ１，ＭＰ３，ＭＰ５が容量素子Ｃ２の一方の電極として機能し、金属パターンＭＰ２，ＭＰ４，ＭＰ６が容量素子Ｃ２の他方の電極として機能する。金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６の平面レイアウトについて、以下、具体的に説明する。
【０１５８】
図１５〜図１８および図２１に示されるように、キャパシタ形成領域における配線層ＭＬ３において（すなわち配線Ｍ３と同層において）、Ｘ方向に延在する複数の電極部（配線部、導体部）ＭＤ１，ＭＤ２と、Ｙ方向に延在して電極部ＭＤ１の端部を連結する連結部（配線部、導体部）ＭＣ１と、Ｙ方向に延在して電極部ＭＤ２の端部を連結する連結部（配線部、導体部）ＭＣ２とが形成されている。Ｙ方向に延在する連結部ＭＣ１と連結部ＭＣ２との間で、Ｘ方向に延在する電極部ＭＤ１と電極部ＭＤ２とがＹ方向に所定の間隔（好ましくは等間隔）で交互に並んでいる。電極部ＭＤ１，ＭＤ２の幅（Ｙ方向の幅）は、互いに同じであることが好ましい。
【０１５９】
なお、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは互いに直交する方向である。また、Ｘ方向およびＹ方向は、半導体基板ＳＢの主面に平行な方向であり、絶縁膜ＩＬ４の上面にも平行である。
【０１６０】
各電極部ＭＤ１は、一方の端部側（連結部ＭＣ１に対向する側の端部であり、図１８では下側端部に対応する）が連結部ＭＣ１に接続され、かつ他方の端部側（連結部ＭＣ２に対向する側の端部であり、図１８では上側端部に対応する）は、連結部ＭＣ２から離間している。各電極部ＭＤ２は、一方の端部側（連結部ＭＣ１に対向する側の端部であり、図１８では下側端部に対応する）は連結部ＭＣ１から離間され、かつ他方の端部側（連結部ＭＣ２に対向する側の端部であり、図１８では上側端部に対応する）が、連結部ＭＣ２に接続されている。
【０１６１】
従って、キャパシタ形成領域における配線層ＭＬ３において、複数の電極部ＭＤ１とそれらを連結する連結部ＭＣ１とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン）ＭＰ１を形成している。すなわち、金属パターンＭＰ１は、Ｘ方向に延在しかつＹ方向に配列した複数の電極部ＭＤ１が、Ｙ方向に延在する連結部ＭＣ１で連結された、櫛型のパターン形状を有している。また、複数の電極部ＭＤ２とそれらを連結する連結部ＭＣ２とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン）ＭＰ２を形成している。すなわち、金属パターンＭＰ２は、Ｘ方向に延在しかつＹ方向に配列した複数の電極部ＭＤ２が、Ｙ方向に延在する連結部ＭＣ２で連結された、櫛型のパターン形状を有している。そして、キャパシタ形成領域における配線層ＭＬ３において、金属パターンＭＰ１と金属パターンＭＰ２とは、間に絶縁膜（ここでは絶縁膜ＩＬ４に対応）を介在して平面方向（半導体基板ＳＢの主面に平行な方向）に対向している。特に、電極部ＭＤ１と電極部ＭＤ２とは、Ｙ方向に対向するとともに、Ｙ方向に交互に並んでいる。
【０１６２】
図１５〜図１７、図１９、図２１に示すように、キャパシタ形成領域における配線層ＭＬ４において（すなわち配線Ｍ４と同層において）、Ｘ方向に延在する複数の電極部（配線部、導体部）ＭＤ３，ＭＤ４と、Ｙ方向に延在して電極部ＭＤ３の端部を連結する連結部（配線部、導体部）ＭＣ３と、Ｙ方向に延在して電極部ＭＤ４の端部を連結する連結部（配線部、導体部）ＭＣ４とが形成されている。Ｙ方向に延在する連結部ＭＣ３と連結部ＭＣ４との間で、Ｘ方向に延在する電極部ＭＤ３と電極部ＭＤ４とがＹ方向に所定の間隔（好ましくは等間隔）で交互に並んでいる。電極部ＭＤ３，ＭＤ４の幅（Ｙ方向の幅）は、互いに同じであることが好ましい。
【０１６３】
各電極部ＭＤ３は、一方の端部側（連結部ＭＣ３に対向する側の端部であり、図１９では下側端部に対応する）が連結部ＭＣ３に接続され、かつ他方の端部側（連結部ＭＣ４に対向する側の端部であり、図１９では上側端部に対応する）は、連結部ＭＣ４から離間している。各電極部ＭＤ４は、一方の端部側（連結部ＭＣ３に対向する側の端部であり、図１９では下側端部に対応する）は連結部ＭＣ３から離間され、かつ他方の端部側（連結部ＭＣ４に対向する側の端部であり、図１９では上側端部に対応する）が、連結部ＭＣ４に接続されている。
【０１６４】
従って、キャパシタ形成領域における配線層ＭＬ４において、複数の電極部ＭＤ３とそれらを連結する連結部ＭＣ３とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン）ＭＰ３を形成している。すなわち、金属パターンＭＰ３は、Ｘ方向に延在しかつＹ方向に配列した複数の電極部ＭＤ３が、Ｙ方向に延在する連結部ＭＣ３で連結された、櫛型のパターン形状を有している。また、複数の電極部ＭＤ４とそれらを連結する連結部ＭＣ４とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン）ＭＰ４を形成している。すなわち、金属パターンＭＰ４は、Ｘ方向に延在しかつＹ方向に配列した複数の電極部ＭＤ４が、Ｙ方向に延在する連結部ＭＣ４で連結された、櫛型のパターン形状を有している。そして、キャパシタ形成領域における配線層ＭＬ４において、金属パターンＭＰ３と金属パターンＭＰ４とは、間に絶縁膜（ここでは絶縁膜ＩＬ５に対応）を介在して平面方向（半導体基板ＳＢの主面に平行な方向）に対向している。特に、電極部ＭＤ３と電極部ＭＤ４とは、Ｙ方向に対向するとともに、Ｙ方向に交互に並んでいる。
【０１６５】
図１５〜図１７、図２０、図２１に示すように、キャパシタ形成領域における配線層ＭＬ５において（すなわち配線Ｍ５と同層において）、Ｘ方向に延在する複数の電極部（配線部、導体部）ＭＤ５，ＭＤ６と、Ｙ方向に延在して電極部ＭＤ５の端部を連結する連結部（配線部、導体部）ＭＣ５と、Ｙ方向に延在して電極部ＭＤ６の端部を連結する連結部（配線部、導体部）ＭＣ６とが形成されている。Ｙ方向に延在する連結部ＭＣ５と連結部ＭＣ６との間で、Ｘ方向に延在する電極部ＭＤ５と電極部ＭＤ６とがＹ方向に所定の間隔（好ましくは等間隔）で交互に並んでいる。電極部ＭＤ５，ＭＤ６の幅（Ｙ方向の幅）は、互いに同じであることが好ましい。また、電極部ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４，ＭＤ５，ＭＤ６の幅（Ｙ方向の幅）は、互いに同じであることがより好ましく、これにより、容量素子Ｃ２の容量値を、効率的に大きくすることができる。また、電極部ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４，ＭＤ５，ＭＤ６の長さ（Ｘ方向の長さ）は、互いに同じであることがより好ましく、これにより、容量素子Ｃ２の容量値を、効率的に大きくすることができる。
【０１６６】
各電極部ＭＤ５は、一方の端部側（連結部ＭＣ５に対向する側の端部であり、図２０では下側端部に対応する）が連結部ＭＣ５に接続され、かつ他方の端部側（連結部ＭＣ６に対向する側の端部であり、図２０では上側端部に対応する）は、連結部ＭＣ６から離間している。各電極部ＭＤ６は、一方の端部側（連結部ＭＣ５に対向する側の端部であり、図２０では下側端部に対応する）は連結部ＭＣ５から離間され、かつ他方の端部側（連結部ＭＣ６に対向する側の端部であり、図２０では上側端部に対応する）が、連結部ＭＣ６に接続されている。
【０１６７】
従って、キャパシタ形成領域における配線層ＭＬ５において、複数の電極部ＭＤ５とそれらを連結する連結部ＭＣ５とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン）ＭＰ５を形成している。すなわち、金属パターンＭＰ５は、Ｘ方向に延在しかつＹ方向に配列した複数の電極部ＭＤ５が、Ｙ方向に延在する連結部ＭＣ５で連結された、櫛型のパターン形状を有している。また、複数の電極部ＭＤ６とそれらを連結する連結部ＭＣ６とは、一体的に形成されて櫛型形状の金属パターン（導体パターン、配線パターン）ＭＰ６を形成している。すなわち、金属パターンＭＰ６は、Ｘ方向に延在しかつＹ方向に配列した複数の電極部ＭＤ６が、Ｙ方向に延在する連結部ＭＣ６で連結された、櫛型のパターン形状を有している。そして、キャパシタ形成領域における配線層ＭＬ５において、金属パターンＭＰ５と金属パターンＭＰ６とは、間に絶縁膜（ここでは絶縁膜ＩＬ６に対応）を介在して平面方向（半導体基板ＳＢの主面に平行な方向）に対向している。特に、電極部ＭＤ５と電極部ＭＤ６とは、Ｙ方向に対向するとともに、Ｙ方向に交互に並んでいる。
【０１６８】
金属パターンＭＰ１の平面レイアウトと金属パターンＭＰ５の平面レイアウトとは互いに同じであり、かつ、金属パターンＭＰ２の平面レイアウトと金属パターンＭＰ６の平面レイアウトとは互いに同じである。すなわち、金属パターンＭＰ１と金属パターンＭＰ５とは、形成された層は違うが、平面視で重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されている。また、金属パターンＭＰ２と金属パターンＭＰ６とは、形成された層は違うが、平面視で重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されている。
【０１６９】
このため、配線層ＭＬ３に形成された電極部ＭＤ１と配線層ＭＬ５に形成された電極部ＭＤ５とは、平面視で重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されており、また、配線層ＭＬ３に形成された電極部ＭＤ２と配線層ＭＬ５に形成された電極部ＭＤ６とは、平面視で重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。
【０１７０】
しかしながら、配線層ＭＬ４に形成された金属パターンＭＰ３の電極部ＭＤ３は、配線層ＭＬ３に形成された金属パターンＭＰ１，ＭＰ２と配線層ＭＬ５に形成された金属パターンＭＰ５，ＭＰ６とのいずれにも平面視で重なっていない。また、配線層ＭＬ４に形成された金属パターンＭＰ４の電極部ＭＤ４は、配線層ＭＬ３に形成された金属パターンＭＰ１，ＭＰ２と配線層ＭＬ５に形成された金属パターンＭＰ５，ＭＰ６とのいずれにも平面視で重なっていない。
【０１７１】
キャパシタ形成領域において、配線層ＭＬ３と配線層ＭＬ４とに着目すると、次のようになっている。
【０１７２】
すなわち、平面視において、配線層ＭＬ４に形成された電極部ＭＤ３は、配線層ＭＬ３に形成されかつＹ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に配置され、また、配線層ＭＬ４に形成された電極部ＭＤ４は、配線層ＭＬ３に形成されかつＹ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に配置されている。つまり、平面視において、電極部ＭＤ３は、電極部ＭＤ１および電極部ＭＤ２とは重なっておらず、Ｙ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に配置されており、また、電極部ＭＤ４は、電極部ＭＤ１および電極部ＭＤ２とは重なっておらず、Ｙ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に配置されている。換言すれば、電極部ＭＤ３の位置は、電極部ＭＤ１の直上の位置からはＹ方向にずれており、かつ、電極部ＭＤ２の直上の位置からもＹ方向にずれており、また、電極部ＭＤ４の位置は、電極部ＭＤ１の直上の位置からはＹ方向にずれており、かつ、電極部ＭＤ２の直上の位置からもＹ方向にずれている。例えば、平面視において、電極部ＭＤ１と電極部ＭＤ３と電極部ＭＤ２と電極部ＭＤ４とがこの順でＹ方向に並び、この並びがＹ方向に繰り返されるが、他の形態として、電極部ＭＤ１と電極部ＭＤ４と電極部ＭＤ２と電極部ＭＤ３とがこの順でＹ方向に並び、この並びがＹ方向に繰り返されていてもよい。
【０１７３】
一例をあげれば、電極部ＭＤ３は、平面視において、Ｙ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間のほぼ中央の位置に配置することができ、また、電極部ＭＤ４は、平面視において、Ｙ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間のほぼ中央の位置に配置することができる。
【０１７４】
また、キャパシタ形成領域において、配線層ＭＬ４と配線層ＭＬ５とに着目してみると、次のようになっている。
【０１７５】
すなわち、平面視において、配線層ＭＬ４に形成された電極部ＭＤ３は、配線層ＭＬ５に形成されかつＹ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に配置され、また、配線層ＭＬ４に形成された電極部ＭＤ４は、配線層ＭＬ５に形成されかつＹ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に配置されている。つまり、平面視において、電極部ＭＤ３は、電極部ＭＤ５および電極部ＭＤ６とは重なっておらず、Ｙ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に配置されており、また、電極部ＭＤ４は、電極部ＭＤ５および電極部ＭＤ６とは重なっておらず、Ｙ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に配置されている。換言すれば、電極部ＭＤ３の位置は、電極部ＭＤ５の直下の位置からはＹ方向にずれており、かつ、電極部ＭＤ６の直下の位置からもＹ方向にずれており、また、電極部ＭＤ４の位置は、電極部ＭＤ５の直下の位置からはＹ方向にずれており、かつ、電極部ＭＤ６の直下の位置からもＹ方向にずれている。例えば、平面視において、電極部ＭＤ５と電極部ＭＤ３と電極部ＭＤ６と電極部ＭＤ４とがこの順でＹ方向に並び、この並びがＹ方向に繰り返されるが、他の形態として、電極部ＭＤ５と電極部ＭＤ４と電極部ＭＤ６と電極部ＭＤ３とがこの順でＹ方向に並び、この並びがＹ方向に繰り返されていてもよい。なお、上述のように、平面視において、電極部ＭＤ１と電極部ＭＤ５とは重なる(好ましくは同じ）位置に配置され、電極部ＭＤ２と電極部ＭＤ６とは重なる(好ましくは同じ）位置に配置されている。
【０１７６】
一例をあげれば、電極部ＭＤ３は、平面視において、Ｙ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間のほぼ中央の位置に配置することができ、また、電極部ＭＤ４は、平面視において、Ｙ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間のほぼ中央の位置に配置することができる。
【０１７７】
金属パターンＭＰ１〜ＭＰ６の連結部ＭＣ１〜ＭＣ６に着目すると、次のようになっている。
【０１７８】
電極部ＭＤ１の連結部ＭＣ１に接続された側と、電極部ＭＤ２の連結部ＭＣ２に接続された側とは、互いに反対側であり、電極部ＭＤ３の連結部ＭＣ３に接続された側と、電極部ＭＤ４の連結部ＭＣ４に接続された側とは、互いに反対側であり、電極部ＭＤ５の連結部ＭＣ５に接続された側と、電極部ＭＤ６の連結部ＭＣ６に接続された側とは、互いに反対側である。また、電極部ＭＤ１の連結部ＭＣ１に接続された側と、電極部ＭＤ３の連結部ＭＣ３に接続された側と、電極部ＭＤ５の連結部ＭＣ５に接続された側とは、互いに同じ側である。また、電極部ＭＤ２の連結部ＭＣ２に接続された側と、電極部ＭＤ４の連結部ＭＣ４に接続された側と、電極部ＭＤ６の連結部ＭＣ６に接続された側とは、互いに同じ側である。そして、連結部ＭＣ１と連結部ＭＣ３と連結部ＭＣ５とは、平面視で重なる（好ましくは同じ）位置に配置されていることが好ましく、また、連結部ＭＣ２と連結部ＭＣ４と連結部ＭＣ６とは、平面視で重なる（好ましくは同じ）位置に配置されていることが好ましい。しかしながら、連結部ＭＣ１，ＭＣ３，ＭＣ５は、連結部ＭＣ２，ＭＣ４，ＭＣ６とは平面視で重なっていない。
【０１７９】
このように、金属パターンＭＰ１と金属パターンＭＰ３と金属パターンＭＰ５とは、平面形状は互いにほぼ同じであり、また、金属パターンＭＰ２と金属パターンＭＰ４と金属パターンＭＰ６とは、平面形状は互いにほぼ同じである。そして、金属パターンＭＰ１と金属パターンＭＰ５とは、平面視で重なる（好ましくは一致する）位置に配置されているが、金属パターンＭＰ３は、金属パターンＭＰ１，ＭＰ５に対して平面視でＹ方向にずれた位置に配置されている。また、金属パターンＭＰ２と金属パターンＭＰ６とは、平面視で重なっている（好ましくは一致している）が、金属パターンＭＰ４は、金属パターンＭＰ２，ＭＰ６に対して平面視でＹ方向にずれた位置に配置されている。このため、平面視において、金属パターンＭＰ３の各電極部ＭＤ３は、金属パターンＭＰ１，ＭＰ２，ＭＰ５，ＭＰ６と平面視で重なっておらず、また、金属パターンＭＰ４の各電極部ＭＤ４は、金属パターンＭＰ１，ＭＰ２，ＭＰ５，ＭＰ６と平面視で重なっていない。
【０１８０】
図１６からも分かるように、金属パターンＭＰ５の連結部ＭＣ５は、その連結部ＭＣ５と一体的に形成されたビア部Ｖ５を介して、金属パターンＭＰ３の連結部ＭＣ３と電気的に接続されており、また、金属パターンＭＰ３の連結部ＭＣ３は、その連結部ＭＣ３と一体的に形成されたビア部Ｖ４を介して、金属パターンＭＰ１の連結部ＭＣ１と電気的に接続されている。すなわち、連結部ＭＣ５と連結部ＭＣ３とは、連結部ＭＣ５と連結部ＭＣ３との間に配置されたビア部Ｖ５を介して電気的に接続され、また、連結部ＭＣ３と連結部ＭＣ１とは、連結部ＭＣ３と連結部ＭＣ１との間に配置されたビア部Ｖ４を介して、電気的に接続されている。このため、金属パターンＭＰ１と金属パターンＭＰ３と金属パターンＭＰ５とは、導体通じて互いに電気的に接続されており、同じ電位（電圧）が供給されるようになっている。
【０１８１】
また、図１７からも分かるように、金属パターンＭＰ６の連結部ＭＣ６は、その連結部ＭＣ６と一体的に形成されたビア部Ｖ５を介して、金属パターンＭＰ４の連結部ＭＣ４と電気的に接続されており、また、金属パターンＭＰ４の連結部ＭＣ４は、その連結部ＭＣ４と一体的に形成されたビア部Ｖ４を介して、金属パターンＭＰ２の連結部ＭＣ２と電気的に接続されている。すなわち、連結部ＭＣ６と連結部ＭＣ４とは、連結部ＭＣ６と連結部ＭＣ４との間に配置されたビア部Ｖ５を介して電気的に接続され、また、連結部ＭＣ４と連結部ＭＣ２とは、連結部ＭＣ４と連結部ＭＣ２との間に配置されたビア部Ｖ４を介して、電気的に接続されている。このため、金属パターンＭＰ２と金属パターンＭＰ４と金属パターンＭＰ６とは、導体通じて互いに電気的に接続されており、同じ電位（電圧）が供給されるようになっている。
【０１８２】
しかしながら、金属パターンＭＰ１，ＭＰ３，ＭＰ５は、金属パターンＭＰ２，ＭＰ４，ＭＰ６とは導体では接続されていない。このため、金属パターンＭＰ１，ＭＰ３，ＭＰ５に供給する電位（電圧）と、金属パターンＭＰ２，ＭＰ４，ＭＰ６に供給する電位（電圧）とは、相違させることができる。
【０１８３】
従って、金属パターンＭＰ１と金属パターンＭＰ３と金属パターンＭＰ５とが互いに電気的に接続されて、容量素子Ｃ２の第１電極（一方の電極）を形成し、また、金属パターンＭＰ２と金属パターンＭＰ４と金属パターンＭＰ６とが互いに電気的に接続されて、容量素子Ｃ２の第２電極（他方の電極）を形成している。そして、前記第１電極と前記第２電極の間の絶縁膜が、容量素子Ｃ２の容量絶縁膜（誘電体膜）となる。これら金属パターンＭＰ１〜ＭＰ６（前記第１電極および前記第２電極）と、金属パターンＭＰ１〜ＭＰ６間の絶縁膜とにより、ＭＩＭ（Metal Insulator Metal）型の容量素子である容量素子Ｃ２が形成されている。従って、金属パターンＭＰ１，ＭＰ３，ＭＰ５は、それぞれ容量素子Ｃ２の第１電極の少なくとも一部を形成し、金属パターンＭＰ２，ＭＰ４，ＭＰ６は、それぞれ容量素子Ｃ２の第２電極の少なくとも一部を形成する。
【０１８４】
金属パターンＭＰ１，ＭＰ３，ＭＰ５と金属パターンＭＰ２，ＭＰ４，ＭＰ６とのうちの一方に他方よりも高い電位（電圧）が印加（供給）されることにより、容量素子Ｃ２に電荷を蓄積することができる。つまり、容量素子Ｃ２に電荷を蓄積する際には、金属パターンＭＰ１，ＭＰ３，ＭＰ５よりも金属パターンＭＰ２，ＭＰ４，ＭＰ６が高電位（高電圧）とされるか、あるいは、金属パターンＭＰ２，ＭＰ４，ＭＰ６よりも金属パターンＭＰ１，ＭＰ３，ＭＰ５が高電位（高電圧）とされる。
【０１８５】
なお、金属パターンＭＰ１〜ＭＰ６およびそれらの間の絶縁膜全体で容量素子Ｃ２が形成されているので、図１５以外ではＣ２の符号は省略している。
【０１８６】
金属パターンＭＰ１，ＭＰ３，ＭＰ５の少なくとも１つに配線を接続しておけば、この配線を通じて金属パターンＭＰ１，ＭＰ３，ＭＰ５に所望の電位を供給することができる。例えば、配線層ＭＬ５において、金属パターンＭＰ５に一体的に接続された配線（Ｍ５）を設けておけば、この配線（Ｍ５）を通じて、金属パターンＭＰ５，ＭＰ３，ＭＰ１に所望の電位を供給することができる。また、金属パターンＭＰ２，ＭＰ４，ＭＰ６の少なくとも１つに配線を接続しておけば、この配線を通じて金属パターンＭＰ２，ＭＰ４，ＭＰ６に所望の電位を供給することができる。例えば、配線層ＭＬ５において、金属パターンＭＰ６に一体的に接続された配線（Ｍ５）を設けておけば、この配線（Ｍ５）を通じて、金属パターンＭＰ６，ＭＰ４，ＭＰ２に所望の電位を供給することができる。
【０１８７】
容量素子Ｃ２の総容量は、以下の第１〜第７容量の総和である。すなわち、配線層ＭＬ３の金属パターンＭＰ１と配線層ＭＬ３の金属パターンＭＰ２との間に形成された第１容量。配線層ＭＬ４の金属パターンＭＰ３と配線層ＭＬ４の金属パターンＭＰ４との間に形成された第２容量。配線層ＭＬ５の金属パターンＭＰ５と配線層ＭＬ５の金属パターンＭＰ６との間に形成された第３容量。配線層ＭＬ４の金属パターンＭＰ３と配線層ＭＬ３の金属パターンＭＰ２との間に形成された第４容量。配線層ＭＬ４の金属パターンＭＰ３と配線層ＭＬ５の金属パターンＭＰ６との間に形成された第５容量。配線層ＭＬ４の金属パターンＭＰ４と配線層ＭＬ３の金属パターンＭＰ１との間に形成された第６容量。配線層ＭＬ４の金属パターンＭＰ４と配線層ＭＬ５の金属パターンＭＰ５との間に形成された第７容量。容量素子Ｃ２の総容量を、上記第１〜第７容量の総和とすることができるので、容量素子Ｃ２を大容量化することができる。
【０１８８】
容量素子Ｃ２の総容量を構成する上記第１〜第７容量のうち、第１〜第３容量は、同層の金属パターン間（ここでは金属パターンＭＰ１，ＭＰ２間、金属パターンＭＰ３，ＭＰ４間、および金属パターンＭＰ５，ＭＰ６間）の容量である。容量素子Ｃ２の総容量を構成する上記第１〜第７容量のうち、第４〜第７容量は、異なる層の金属パターン間（ここでは金属パターンＭＰ２，ＭＰ３間、金属パターンＭＰ３，ＭＰ６間、金属パターンＭＰ１，ＭＰ４間、および金属パターンＭＰ４，ＭＰ５間）の容量である。容量素子Ｃ２は、配線層に形成した金属パターンＭＰ１〜ＭＰ６のフリンジ容量を利用した容量素子とみなすこともできる。
【０１８９】
各金属パターンＭＰ１〜ＭＰ６のパターン形状（平面形状）については、上述のように櫛形のパターン形状である。すなわち、各金属パターンＭＰ１〜ＭＰ６は、Ｘ方向に延在しかつＹ方向に配列した複数の電極部（電極部ＭＤ１〜ＭＤ６のいずれか）が、Ｙ方向に延在する連結部（連結部ＭＣ１〜ＭＣ６のいずれか）で連結された櫛型のパターン形状を有している。金属パターンＭＰ１〜ＭＰ６を櫛形のパターン形状とすることで、容量素子Ｃ２の単位面積当たりの容量値を効率的に大きくすることができる。また、金属パターンＭＰ１〜ＭＰ６の電極部ＭＤ１〜ＭＤ６のそれぞれの幅（Ｙ方向の幅）は、その金属パターンＭＰ１〜ＭＰ６が形成されている配線層（ここでは配線層ＭＬ３〜ＭＬ５）の配線Ｍ３〜Ｍ５の最小配線幅と同じであることがより好ましく、これにより、容量素子Ｃ２の単位面積当たりの容量値を更に効率的に大きくすることができる。
【０１９０】
また、図１８〜図２０には、各金属パターンＭＰ１〜ＭＰ６が有するＸ方向に延在した電極部（ＭＤ１〜ＭＤ６）の数が４本の場合が示されているが、これに限定されず、種々変更可能である。
【０１９１】
また、本実施の形態２では、連続する３つの配線層を用いて、容量素子Ｃ２を形成している。すなわち、半導体基板ＳＢ上に形成された複数の配線層のうちのいずれかの配線層に金属パターンＭＰ１，ＭＰ２を形成し、金属パターンＭＰ１，ＭＰ２が形成された配線層よりも１つ上層の配線層に金属パターンＭＰ３，ＭＰ４を形成し、金属パターンＭＰ３，ＭＰ４が形成された配線層よりも１つ上層の配線層に金属パターンＭＰ５，ＭＰ６を形成している。金属パターンＭＰ１〜ＭＰ６を配線層ＭＬ３〜ＭＬ５に形成する場合を例に挙げて説明したが、これに限定されない。例えば、金属パターンＭＰ１〜ＭＰ６は、配線層ＭＬ１〜ＭＬ３に形成することもでき、あるいは、配線層ＭＬ２〜ＭＬ４に形成することもでき、あるいは、配線層ＭＬ４，ＭＬ５と配線層ＭＬ５よりも１つ上層の配線層とに形成することもできる。
【０１９２】
他の形態として、金属パターンＭＰ５，ＭＰ６の形成を省略することもでき、この場合、金属パターンＭＰ１および金属パターンＭＰ３が容量素子Ｃ２の一方の電極（第１電極）となり、金属パターンＭＰ２および金属パターンＭＰ４が容量素子Ｃ２の他方の電極（第２電極）となる。あるいは、金属パターンＭＰ１，ＭＰ２の形成を省略することもでき、この場合、金属パターンＭＰ３および金属パターンＭＰ５が容量素子Ｃ２の一方の電極（第１電極）となり、金属パターンＭＰ４および金属パターンＭＰ６が容量素子Ｃ２の他方の電極（第２電極）となる。
【０１９３】
更に他の形態として、容量素子Ｃ２の電極用の櫛形の金属パターンを形成する配線層の数を、４層以上とすることもできる。４層とする場合は、金属パターンＭＰ５，ＭＰ６が形成された配線層よりも１つ上層の配線層に、金属パターンＭＰ３と同じ平面形状（パターン形状）を有し、かつ金属パターンＭＰ３と平面視で重なる（一致する）金属パターンと、金属パターンＭＰ４と同じ平面形状（パターン形状）を有し、かつ金属パターンＭＰ４と平面視で重なる（一致する）金属パターンとを、設ければよい。この場合、金属パターンＭＰ５，ＭＰ６よりも１つ上層の配線層に設けられ、かつ金属パターンＭＰ３と同じパターン形状を有する金属パターンは、金属パターンＭＰ３と導体を通じて接続されることで、電気的に接続される。また、金属パターンＭＰ５，ＭＰ６よりも１つ上層の配線層に設けられ、かつ金属パターンＭＰ４と同じパターン形状を有する金属パターンは、金属パターンＭＰ４と導体を通じて接続されることで、電気的に接続される。
【０１９４】
すなわち、本実施の形態２の容量素子Ｃ２は、櫛形の金属パターンＭＰ１，ＭＰ２と、それよりも１つ上層の配線層に形成された櫛形の金属パターンＭＰ３，ＭＰ４との積層構造を基本としている。そして、容量素子Ｃ２用の櫛形の金属パターンを設ける配線層の数を増やす場合は、金属パターンＭＰ１，ＭＰ２と同じ平面形状を有しかつ平面視で金属パターンＭＰ１，ＭＰ２と重なる（一致する）金属パターンと、金属パターンＭＰ３，ＭＰ４と同じ平面形状を有しかつ平面視で金属パターンＭＰ３，ＭＰ４と重なる（一致する）金属パターンとを、交互に積み上げていけばよい。
【０１９５】
また、図１５の場合は、キャパシタ形成領域において、配線層ＭＬ１に配線Ｍ１が形成されており、この配線Ｍ１は、必要に応じて、半導体基板ＳＢの主面に形成された半導体素子（図１５の場合は容量素子Ｃ２）に上記プラグＰＧを介して電気的に接続することができる。また、図１５の場合は、キャパシタ形成領域において、配線層ＭＬ２にダミー配線ＤＭが形成されている。ダミー配線ＤＭは、配線Ｍ２と同層に同工程で形成され、絶縁膜ＩＬ３に埋め込まれており、ダミー配線ＤＭの底面は、絶縁膜ＩＬ３の厚みの途中に位置している。ダミー配線ＤＭは浮遊電位とされている。ダミー配線ＤＭを設けた理由は、配線Ｍ２を形成する際のＣＭＰ工程でディッシングが生じるのを防止するためである。また、ダミー配線ＤＭを浮遊電位とすることで、容量素子Ｃ２を構成する金属パターンＭＰ１，ＭＰ２とダミー配線ＤＭとの間の絶縁破壊を回避することができる。不要であれば、ダミー配線ＤＭの形成を省略することもできる。また、ダミー配線ＤＭを設けずに、容量素子Ｃ２を構成する金属パターンを配線層ＭＬ２に形成することもできる。
【０１９６】
＜検討例について＞
次に、本発明者が検討した検討例について説明する。
【０１９７】
図２２は、本発明者が検討した第３検討例の半導体装置の要部断面図であり、図２３は、本発明者が検討した第４検討例の半導体装置の要部断面図であり、それぞれ本実施の形態２の上記図２１に対応するものである。
【０１９８】
図２２に示される第３検討例および図２３に示される第４検討例は、電極部ＭＤ３，ＭＤ４の平面レイアウトが本実施の形態２（図２１）と相違している。
【０１９９】
すなわち、図２２に示される第３検討例では、本実施の形態２とは異なり、配線層ＭＬ４の各電極部ＭＤ３は、配線層ＭＬ３の各電極部ＭＤ１と平面視で一致する位置で、かつ、配線層ＭＬ５の各電極部ＭＤ５と平面視で一致する位置に配置されている。また、図２２に示される第３検討例では、本実施の形態２とは異なり、配線層ＭＬ４の各電極部ＭＤ４は、配線層ＭＬ３の各電極部ＭＤ２と平面視で一致する位置で、かつ、配線層ＭＬ５の各電極部ＭＤ６と平面視で一致する位置に配置されている。つまり、図２２に示される第３検討例では、電極部ＭＤ１と電極部ＭＤ３と電極部ＭＤ５とが平面視で一致する位置に配置され、かつ、電極部ＭＤ２と電極部ＭＤ４と電極部ＭＤ６とが平面視で一致する位置に配置されている。
【０２００】
また、図２３に示される第４検討例では、本実施の形態２とは異なり、配線層ＭＬ４の各電極部ＭＤ３は、配線層ＭＬ３の各電極部ＭＤ２と平面視で一致する位置で、かつ、配線層ＭＬ５の各電極部ＭＤ６と平面視で一致する位置に配置されている。また、図２３に示される第４検討例では、本実施の形態２とは異なり、配線層ＭＬ４の各電極部ＭＤ４は、配線層ＭＬ３の各電極部ＭＤ１と平面視で一致する位置で、かつ、配線層ＭＬ５の各電極部ＭＤ５と平面視で一致する位置に配置されている。つまり、図２３に示される第４検討例では、電極部ＭＤ１と電極部ＭＤ４と電極部ＭＤ５とが平面視で一致する位置に配置され、かつ、電極部ＭＤ２と電極部ＭＤ３と電極部ＭＤ６とが平面視で一致する位置に配置されている。
【０２０１】
図２２の第３検討例の場合、電極部ＭＤ３の直下に電極部ＭＤ１が配置され、電極部ＭＤ３の直上に電極部ＭＤ５が配置され、電極部ＭＤ４の直下に電極部ＭＤ２が配置され、電極部ＭＤ４の直上に電極部ＭＤ６が配置されることになる。このため、配線層ＭＬ４の電極部ＭＤ３と配線層ＭＬ３の電極部ＭＤ２との間の間隔、配線層ＭＬ４の電極部ＭＤ３と配線層ＭＬ５の電極部ＭＤ６との間の間隔、配線層ＭＬ４の電極部ＭＤ４と配線層ＭＬ３の電極部ＭＤ１との間の間隔、配線層ＭＬ４の電極部ＭＤ４と配線層ＭＬ５の電極部ＭＤ５との間の間隔は、それぞれある程度大きな値となってしまう。従って、図２２の第３検討例の場合、上記第４〜第７容量が小さくなってしまうため、容量素子Ｃ２の容量値が小さくなる。この場合、容量素子Ｃ２の容量値を確保するためには、金属パターンＭＰ１〜ＭＰ６の面積を増大させることが必要になるため、半導体装置において、容量素子Ｃ２を形成するのに必要な面積の増大を招き、半導体装置の面積の増大を招いてしまう。これは、半導体装置の小型化（小面積化）には不利となる。
【０２０２】
一方、図２３の第４検討例の場合、電極部ＭＤ３の直下に電極部ＭＤ２が配置され、電極部ＭＤ３の直上に電極部ＭＤ６が配置され、電極部ＭＤ４の直下に電極部ＭＤ１が配置され、電極部ＭＤ４の直上に電極部ＭＤ５が配置されることになる。このため、配線層ＭＬ４の電極部ＭＤ３と配線層ＭＬ３の電極部ＭＤ２との間の間隔、配線層ＭＬ４の電極部ＭＤ３と配線層ＭＬ５の電極部ＭＤ６との間の間隔、配線層ＭＬ４の電極部ＭＤ４と配線層ＭＬ３の電極部ＭＤ１との間の間隔、配線層ＭＬ４の電極部ＭＤ４と配線層ＭＬ５の電極部ＭＤ５との間の間隔は、小さな値となってしまい、耐圧やＴＤＤＢ寿命が懸念されることになる。
【０２０３】
容量素子においては、一方の電極と他方の電極とに互いに異なる電位を印加することで、一方の電極と他方の電極との間に電位差を生じさせて、容量素子に電荷を蓄積する。すなわち、容量素子Ｃ２に電荷を蓄積する際には、金属パターンＭＰ１，ＭＰ３，ＭＰ５と金属パターンＭＰ２，ＭＰ４，ＭＰ６とのうちの一方に低電位（低電圧）を、他方にそれよりも高電位（高電圧）を印加する。
【０２０４】
このため、電極部ＭＤ１，ＭＤ３，ＭＤ５同士は同電位であり、電極部ＭＤ２，ＭＤ４，ＭＤ６同士は同電位であるが、電極部ＭＤ１，ＭＤ３，ＭＤ５と電極部ＭＤ２，ＭＤ４，ＭＤ６との間には、所定の電位差が発生する。また、近年、半導体装置の小型化や薄型化が進んでおり、それに伴って、多層配線構造を形成するための層間絶縁膜の厚みが薄くなってきている。層間絶縁膜の厚みが薄くなることは、図２１〜図２３の場合、絶縁膜ＩＬ５，ＩＬ６の厚みが薄くなることに相当している。
【０２０５】
図２３の第４検討例の場合、電極部ＭＤ３の直上に、電極部ＭＤ３とは異電位の電極部ＭＤ６が配置され、電極部ＭＤ３の直下に、電極部ＭＤ３とは異電位の電極部ＭＤ２が配置され、電極部ＭＤ４の直上に、電極部ＭＤ４とは異電位の電極部ＭＤ５が配置され、電極部ＭＤ４の直下に、電極部ＭＤ４とは異電位の電極部ＭＤ１が配置されている。この場合、絶縁膜ＩＬ５，ＩＬ６の厚みが薄くなると、電極部ＭＤ３と電極部ＭＤ２との間や電極部ＭＤ４と電極部ＭＤ１との間に介在する絶縁膜ＩＬ５の厚みと、電極部ＭＤ３と電極部ＭＤ６との間や電極部ＭＤ４と電極部ＭＤ５との間に介在する絶縁膜ＩＬ６の厚みとが薄くなることに繋がる。これは、容量素子Ｃ２の耐圧やＴＤＤＢ寿命が低下することに繋がってしまう。
【０２０６】
また、容量素子の電極間に印加する電圧が高い場合、例えば１２Ｖ以上の場合などには、電極間に介在する絶縁膜の厚みが薄いと、耐圧やＴＤＤＢ寿命を確保しづらくなるため、図２３の第４検討例のようなレイアウトは避けることが、設計上望ましい。また、製品の種類が変わると層間絶縁膜の厚みも変わり得る（すなわち層間絶縁膜が薄くなることがある）ため、設計ルールとして、図２３の第４検討例のようなレイアウトは避けることが望ましい。
【０２０７】
＜主要な特徴と効果について＞
本実施の形態２の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されかつ複数の配線層を含む配線構造（多層配線構造）と、その配線構造に形成された容量素子（Ｃ２）とを有する半導体装置である。そして、配線構造（多層配線構造）の複数の配線層のうちの第１の配線層に形成された第１金属パターンおよび第２金属パターンと、第１の配線層よりも１つ上層の第２の配線層に形成された第３金属パターンおよび第４金属パターンとを有している。上記金属パターンＭＰ１が第１金属パターンに対応し、上記金属パターンＭＰ２が第２金属パターンに対応し、上記金属パターンＭＰ３が第３金属パターンに対応し、上記金属パターンＭＰ４が第４金属パターンに対応している。
【０２０８】
第１金属パターン（ＭＰ１）は、平面視において、Ｘ方向（第１方向）にそれぞれ延在し、かつ、Ｘ方向と交差するＹ方向（第２方向）に配列した複数の第１電極部（電極部ＭＤ１に対応）を含んでいる。また、第２金属パターン（ＭＰ２）は、平面視において、Ｘ方向にそれぞれ延在し、かつ、Ｙ方向に配列した複数の第２電極部（電極部ＭＤ２に対応）を含んでいる。第１電極部（ＭＤ１）と第２電極部（ＭＤ２）とは、Ｙ方向に交互に並んでいる。また、第３金属パターン（ＭＰ３）は、平面視において、Ｘ方向にそれぞれ延在し、かつ、Ｙ方向に配列した複数の第３電極部（電極部ＭＤ３に対応）を含んでいる。また、第４金属パターン（ＭＰ４）は、平面視において、Ｘ方向にそれぞれ延在し、かつ、Ｙ方向に配列した複数の第４電極部（電極部ＭＤ４に対応）を含んでいる。第３電極部（ＭＤ３）と第４電極部（ＭＤ４）とは、Ｙ方向に交互に並んでいる。そして、第１金属パターン（ＭＰ１）と第３金属パターン（ＭＰ３）は、電気的に接続されて容量素子（Ｃ２）の一方の電極を形成し、第２金属パターン（ＭＰ２）と第４金属パターン（ＭＰ４）は、電気的に接続されて容量素子（Ｃ２）の他方の電極を形成している。
【０２０９】
なお、上記金属パターンＭＰ３が第１金属パターンに対応し、上記金属パターンＭＰ４が第２金属パターンに対応し、上記金属パターンＭＰ５が第３金属パターンに対応し、上記金属パターンＭＰ６が第４金属パターンに対応しているとみなすこともできる。その場合は、上記第１電極部は電極部ＭＤ３に対応し、上記第２電極部は電極部ＭＤ４に対応し、上記第３電極部は電極部ＭＤ５に対応し、上記第４電極部は電極部ＭＤ６に対応することになる。
【０２１０】
また、第１および第３金属パターン（ＭＰ１，ＭＰ３）と第２および第４金属パターン（ＭＰ２，ＭＰ４）とのうちの一方に他方よりも高い電位（電圧）が印加（供給）されることにより、容量素子（Ｃ２）に電荷が蓄積される。
【０２１１】
本実施の形態２の主要な特徴のうちの一つは、複数の第１電極部（ＭＤ１）のそれぞれは、平面視において、Ｙ方向に隣り合う第３電極部（ＭＤ３）と第４電極部（ＭＤ４）との間に配置されており、複数の第２電極部（ＭＤ２）のそれぞれは、平面視において、Ｙ方向に隣り合う第３電極部（ＭＤ３）と第４電極部（ＭＤ４）との間に配置されていることである。これにより、複数の第１電極部（ＭＤ１）のそれぞれは、複数の第３電極部（ＭＤ３）および複数の第４電極部（ＭＤ４）とは平面視で重なっておらず、また、複数の第２電極部（ＭＤ２）のそれぞれは、複数の第３電極部（ＭＤ３）および複数の第４電極部（ＭＤ４）とは平面視で重なっていないことになる。
【０２１２】
本実施の形態２とは異なり、上記図２２の第３検討例のように、各第１電極部（ＭＤ１）が、第１電極部（ＭＤ１）と同電位となる第３電極部（ＭＤ３）の直下の位置に配置され、各第２電極部（ＭＤ２）が、第２電極部（ＭＤ２）と同電位となる第４電極部（ＭＤ４）の直下の位置に配置される場合には、容量素子（Ｃ２）の容量値が小さくなってしまう。また、本実施の形態２とは異なり、上記図２３の第４検討例のように、各第１電極部（ＭＤ１）が、第１電極部（ＭＤ１）とは異なる電位が供給される第４電極部（ＭＤ４）の直下の位置に配置され、各第２電極部（ＭＤ２）が、第２電極部（ＭＤ２）とは異なる電位が供給される第３電極部（ＭＤ３）の直下の位置に配置される場合には、容量素子（Ｃ２）の耐圧やＴＤＤＢ寿命が低下する虞がある。
【０２１３】
それに対して、本実施の形態２では、各第１電極部（ＭＤ１）は、第１電極部（ＭＤ１）と同電位となる第３電極部（ＭＤ３）と、第１電極部（ＭＤ１）とは異なる電位が供給される第４電極部（ＭＤ４）との間の位置に配置されている。また、各第２電極部（ＭＤ２）は、第２電極部（ＭＤ２）と同電位となる第４電極部（ＭＤ４）と、第２電極部（ＭＤ２）とは異なる電位が供給される第３電極部（ＭＤ３）との間の位置に配置されている。
【０２１４】
このため、本実施の形態２では、上記図２２の第３検討例の場合に比べて、第１電極部（ＭＤ１）と第４電極部（ＭＤ４）との間の間隔と、第２電極部（ＭＤ２）と第３電極部（ＭＤ３）との間の間隔とを、小さくすることができるため、容量素子Ｃ２の容量値を大きくすることができる。具体的には、図２２の第３検討例の場合に比べて、図２１の本実施の形態２の場合は、上記第４〜第７容量を大きくすることができるため、容量素子Ｃ２の容量値を大きくすることができる。また、容量素子Ｃ２の容量値を大きくすることができることで、容量素子Ｃ２を形成するのに必要な面積を縮小することができるため、半導体装置の小型化（小面積化）を図ることもできる。
【０２１５】
また、本実施の形態２では、上記図２３の第４検討例の場合に比べて、第１電極部（ＭＤ１）と第４電極部（ＭＤ４）との間の間隔と、第２電極部（ＭＤ２）と第３電極部（ＭＤ３）との間の間隔とを、大きくすることができるため、容量素子Ｃ２の耐圧やＴＤＤＢ寿命を向上させることができる。このため、容量素子を有する半導体装置の信頼性を向上することができる。
【０２１６】
つまり、本実施の形態２では、容量素子（Ｃ２）の一方の電極の一部を構成する第１電極部（ＭＤ１）と、容量素子（Ｃ２）の他方の電極の一部を構成する第４電極部（ＭＤ４）との間の間隔を、上記図２２の第３検討例の場合よりも小さくし、かつ、上記図２３の第４検討例の場合よりも大きくすることができる。また、本実施の形態２では、容量素子（Ｃ２）の他方の電極の一部を構成する第２電極部（ＭＤ２）と、容量素子（Ｃ２）の一方の電極の一部を構成する第３電極部（ＭＤ３）との間の間隔を、上記図２２の第３検討例の場合よりも小さくし、かつ、上記図２３の第４検討例の場合よりも大きくすることができる。このため、本実施の形態２では、上記図２２の第３検討例の場合よりも、第１電極部（ＭＤ１）と第４電極部（ＭＤ４）との間の容量値を大きくし、第２電極部（ＭＤ２）と第３電極部（ＭＤ３）との間の容量値を大きくすることができる。また、本実施の形態２では、上記図２２の第３検討例の場合よりも、第１電極部（ＭＤ１）と第４電極部（ＭＤ４）との間の耐圧やＴＤＤＢ寿命を向上でき、第２電極部（ＭＤ２）と第３電極部（ＭＤ３）との間の耐圧やＴＤＤＢ寿命を向上することができる。
【０２１７】
従って、本実施の形態２では、容量素子（Ｃ２）の電極を構成する第１電極部（ＭＤ１）と第２電極部（ＭＤ２）と第３電極部（ＭＤ３）と第４電極部（ＭＤ４）との配置位置を工夫したことにより、容量素子の高容量値化と、耐圧やＴＤＤＢ寿命の向上による高信頼性化とをバランスさせ、その両立を図ることができる。
【０２１８】
このように、本実施の形態２では、容量素子の耐圧を高くすることができる。また、容量素子のＴＤＤＢ寿命を長くすることができる。また、容量素子の容量値を大きくすることができる。これにより、容量素子を有する半導体装置の信頼性を向上させることができる。また、容量素子を有する半導体装置の性能を向上させることができる。また、容量素子を有する半導体装置の小型化を図ることができる。
【０２１９】
また、本実施の形態２は、容量素子Ｃ２の電極間（ここでは金属パターンＭＰ１，ＭＰ３，ＭＰ５と金属パターンＭＰ２，ＭＰ４，ＭＰ６との間）に印加する電圧（電位差）が高い場合に適用すれば効果が大きく、例えば１２Ｖ以上の電圧を容量素子Ｃ２の電極間に印加する場合に適用すれば、その効果は極めて大きい。
【０２２０】
（実施の形態３）
＜半導体装置の構造について＞
図２４〜図２６は、本実施の形態３の半導体装置の要部平面図であり、図２７は、本実施の形態３の半導体装置の要部断面図である。図２４〜図２６は、上記実施の形態２の上記図１８〜図２０にそれぞれ対応するものであり、本実施の形態３の半導体装置におけるキャパシタ形成領域の平面図が示されている。また、図２７は、上記実施の形態２の上記図２１に対応するものであり、本実施の形態３の半導体装置におけるキャパシタ形成領域の断面図が示されている。
【０２２１】
図２７の断面図は、図２４〜図２６のＢ４−Ｂ４線の位置での断面にほぼ対応している。但し、図２７の断面図では、上記図２１と同様に、キャパシタ形成領域における、絶縁膜ＩＬ４，ＩＬ５，ＩＬ６およびそれに埋め込まれた電極（容量素子用の電極）が示されており、絶縁膜ＩＬ３およびそれよりも下層の構造と、絶縁膜ＩＬ６よりも上の構造とについては、図示を省略している。また、図２７では、絶縁膜ＩＬ４，ＩＬ５，ＩＬ６についてはハッチングを省略している。
【０２２２】
また、図２４〜図２６には、同じ半導体装置（半導体基板ＳＢ）における同じ平面領域（ここではキャパシタ形成領域）が示されているが、図２４〜図２６では、示される層が相違している。すなわち、図２４には、キャパシタ形成領域における金属パターンＭＰ１，ＭＰ２が形成された層（すなわち配線層ＭＬ３）の平面レイアウトが示されている。また、図２５には、キャパシタ形成領域における金属パターンＭＰ３，ＭＰ４が形成された層（すなわち配線層ＭＬ４）の平面レイアウトが示されている。また、図２６には、キャパシタ形成領域における金属パターンＭＰ５，ＭＰ６が形成された層（すなわち配線層ＭＬ５）の平面レイアウトが示されている。なお、図２４〜図２６は、いずれも平面図であるが、図面を見やすくするために、金属パターンＭＰ１〜ＭＰ６および浮遊電極ＦＥ３〜ＦＥ５にハッチングを付してある。
【０２２３】
本実施の形態３の半導体装置におけるＭＩＳＦＥＴ形成領域の構成は、上記実施の形態１（上記図１）および上記実施の形態２（図１５）と同様であるので、ここではその図示および繰り返しの説明は省略する。
【０２２４】
本実施の形態３の半導体装置は、ＭＩＳＦＥＴ形成領域にＭＩＳＦＥＴが形成され、ＭＩＳＦＥＴ形成領域とは異なる平面領域（同じ半導体基板ＳＢの異なる平面領域）であるキャパシタ形成領域に容量素子Ｃ２が形成されている。本実施の形態３の半導体装置におけるキャパシタ形成領域の具体的な構成を図２４〜図２７を参照して説明する。
【０２２５】
本実施の形態３の半導体装置においても、上記実施の形態２で説明したような金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６が形成されているが、金属パターンＭＰ３，ＭＰ４の電極部ＭＤ３，ＭＤ４の位置が、本実施の形態３と上記実施の形態２とで相違している。
【０２２６】
すなわち、上記実施の形態２では、平面視において、金属パターンＭＰ３の各電極部ＭＤ３は、金属パターンＭＰ３よりも１つ下の配線層に形成されかつＹ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に配置されており、また、金属パターンＭＰ３よりも１つ上の配線層に形成されかつＹ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に配置されていた。また、上記実施の形態２では、平面視において、金属パターンＭＰ４の各電極部ＭＤ４は、金属パターンＭＰ３よりも１つ下の配線層に形成されかつＹ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に配置されており、また、金属パターンＭＰ４よりも１つ上の配線層に形成されかつＹ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に配置されていた。
【０２２７】
それに対して、本実施の形態３では、金属パターンＭＰ１の平面レイアウトと金属パターンＭＰ３の平面レイアウトと金属パターンＭＰ５の平面レイアウトとは互いに同じであり、かつ、金属パターンＭＰ２の平面レイアウトと金属パターンＭＰ４の平面レイアウトと金属パターンＭＰ６の平面レイアウトとは互いに同じである。このため、本実施の形態３では、配線層ＭＬ３に形成された電極部ＭＤ１と配線層ＭＬ４に形成された電極部ＭＤ３と配線層ＭＬ５に形成された電極部ＭＤ５とは、平面視で重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。また、配線層ＭＬ３に形成された電極部ＭＤ２と配線層ＭＬ４に形成された電極部ＭＤ４と配線層ＭＬ５に形成された電極部ＭＤ６とは、平面視で重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている。つまり、本実施の形態３では、配線層ＭＬ４の各電極部ＭＤ３は、配線層ＭＬ３の各電極部ＭＤ１と平面視で一致する位置で、かつ、配線層ＭＬ５の各電極部ＭＤ５と平面視で一致する位置に配置されおり、また、配線層ＭＬ４の各電極部ＭＤ４は、配線層ＭＬ３の各電極部ＭＤ２と平面視で一致する位置で、かつ、配線層ＭＬ５の各電極部ＭＤ６と平面視で一致する位置に配置されている。
【０２２８】
また、配線層ＭＬ３に形成された連結部ＭＣ１と配線層ＭＬ４に形成された連結部ＭＣ３と配線層ＭＬ５に形成された連結部ＭＣ５とは、平面視で重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている点は、本実施の形態３も上記実施の形態２と同様である。また、配線層ＭＬ３に形成された連結部ＭＣ２と配線層ＭＬ４に形成された連結部ＭＣ４と配線層ＭＬ５に形成された連結部ＭＣ６とは、平面視で重なる(好ましくは同じ）位置に（好ましくは同じ平面寸法で）配置されている点は、本実施の形態３も上記実施の形態２と同様である。
【０２２９】
従って、本実施の形態３では、金属パターンＭＰ１と金属パターンＭＰ３と金属パターンＭＰ５とは、形成された層は違うが、平面視で重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されていることになる。また、金属パターンＭＰ２と金属パターンＭＰ４と金属パターンＭＰ６とは、形成された層は違うが、平面視で重なる（好ましくは同じ）位置に（好ましくは同じ平面寸法および平面形状で）配置されていることになる。
【０２３０】
本実施の形態３では、更に、金属パターンＭＰ１，ＭＰ２が形成された配線層（ここでは配線層ＭＬ３）において、Ｙ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に、Ｘ方向に延在する浮遊電極ＦＥ３が形成されている。また、金属パターンＭＰ３，ＭＰ４が形成された配線層（ここでは配線層ＭＬ４）において、Ｙ方向に隣り合う電極部ＭＤ３と電極部ＭＤ４との間に、Ｘ方向に延在する浮遊電極ＦＥ４が形成されている。また、金属パターンＭＰ５，ＭＰ６が形成された配線層（ここでは配線層ＭＬ５）において、Ｙ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に、Ｘ方向に延在する浮遊電極ＦＥ５が形成されている。
【０２３１】
このため、キャパシタ形成領域における配線層ＭＬ３において、Ｙ方向に延在する連結部ＭＣ１とＹ方向に延在する連結部ＭＣ２との間で、Ｘ方向に延在する電極部ＭＤ１と、Ｘ方向に延在する浮遊電極ＦＥ３と、Ｘ方向に延在する電極部ＭＤ２と、Ｘ方向に延在する浮遊電極ＦＥ３とが、この順序でＹ方向に所定の間隔（好ましくは等間隔）で繰り返し並んでいる。また、キャパシタ形成領域における配線層ＭＬ４において、Ｙ方向に延在する連結部ＭＣ３とＹ方向に延在する連結部ＭＣ４との間で、Ｘ方向に延在する電極部ＭＤ３と、Ｘ方向に延在する浮遊電極ＦＥ４と、Ｘ方向に延在する電極部ＭＤ４と、Ｘ方向に延在する浮遊電極ＦＥ４とが、この順序でＹ方向に所定の間隔（好ましくは等間隔）で繰り返し並んでいる。また、キャパシタ形成領域における配線層ＭＬ５において、Ｙ方向に延在する連結部ＭＣ５とＹ方向に延在する連結部ＭＣ６との間で、Ｘ方向に延在する電極部ＭＤ５と、Ｘ方向に延在する浮遊電極ＦＥ５と、Ｘ方向に延在する電極部ＭＤ６と、Ｘ方向に延在する浮遊電極ＦＥ５とが、この順序でＹ方向に所定の間隔（好ましくは等間隔）で繰り返し並んでいる。
【０２３２】
浮遊電極ＦＥ３は、金属パターンＭＰ１，ＭＰ２と同層に同工程で形成され、浮遊電極ＦＥ４は、金属パターンＭＰ３，ＭＰ４と同層に同工程で形成され、浮遊電極ＦＥ５は、金属パターンＭＰ５，ＭＰ６と同層に同工程で形成されている。
【０２３３】
すなわち、配線Ｍ３と金属パターンＭＰ１と金属パターンＭＰ２と浮遊電極ＦＥ３とは、ダマシン技術を用いて同工程で同層に形成され、絶縁膜ＩＬ４（具体的には絶縁膜ＩＬ４に形成された溝）に埋め込まれている。このため、配線Ｍ３と金属パターンＭＰ１と金属パターンＭＰ２と浮遊電極ＦＥ３は、ダマシン配線（具体的には絶縁膜ＩＬ４に埋め込まれたダマシン配線）により形成されている。
【０２３４】
また、配線Ｍ４と金属パターンＭＰ３と金属パターンＭＰ４と浮遊電極ＦＥ４とは、ダマシン技術を用いて同工程で同層に形成され、絶縁膜ＩＬ５（具体的には絶縁膜ＩＬ５に形成された溝）に埋め込まれている。このため、配線Ｍ４と金属パターンＭＰ３と金属パターンＭＰ４と浮遊電極ＦＥ４とは、ダマシン配線（具体的には絶縁膜ＩＬ５に埋め込まれたダマシン配線）により形成されている。
【０２３５】
また、配線Ｍ５と金属パターンＭＰ５と金属パターンＭＰ６と浮遊電極ＦＥ５とは、ダマシン技術を用いて同工程で同層に形成され、絶縁膜ＩＬ６（具体的には絶縁膜ＩＬ６に形成された溝）に埋め込まれている。このため、配線Ｍ５と金属パターンＭＰ５と金属パターンＭＰ６と浮遊電極ＦＥ５とは、ダマシン配線（具体的には絶縁膜ＩＬ６に埋め込まれたダマシン配線）により形成されている。
【０２３６】
このため、浮遊電極ＦＥ３と金属パターンＭＰ１と金属パターンＭＰ２と配線Ｍ３とは同じ導電材料からなり、浮遊電極ＦＥ４と金属パターンＭＰ３と金属パターンＭＰ４と配線Ｍ４とは同じ導電材料からなり、浮遊電極ＦＥ５と金属パターンＭＰ５と金属パターンＭＰ６と配線Ｍ５とは同じ導電材料からなる。
【０２３７】
浮遊電極ＦＥ３の底面は、絶縁膜ＩＬ４の厚みの途中に位置しており、浮遊電極ＦＥ３の底面の高さ位置と、金属パターンＭＰ１，ＭＰ２の底面の高さ位置とは、概ね同じである。また、浮遊電極ＦＥ４の底面は、絶縁膜ＩＬ５の厚みの途中に位置しており、浮遊電極ＦＥ４の底面の高さ位置と、金属パターンＭＰ３，ＭＰ４の底面の高さ位置とは、概ね同じである。また、浮遊電極ＦＥ５の底面は、絶縁膜ＩＬ６の厚みの途中に位置しており、浮遊電極ＦＥ５の底面の高さ位置と、金属パターンＭＰ５，ＭＰ６の底面の高さ位置とは、概ね同じである。
【０２３８】
浮遊電極ＦＥ３は、金属パターンＭＰ１，ＭＰ２と同層に形成されているが、金属パターンＭＰ１，ＭＰ２のいずれとも接続されていない。また、浮遊電極ＦＥ４は、金属パターンＭＰ３，ＭＰ４と同層に形成されているが、金属パターンＭＰ３，ＭＰ４のいずれとも接続されていない。また、浮遊電極ＦＥ５は、金属パターンＭＰ５，ＭＰ６と同層に形成されているが、金属パターンＭＰ５，ＭＰ６のいずれとも接続されていない。従って、浮遊電極ＦＥ３は、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６のいずれとも導体では接続されておらず、浮遊電極ＦＥ４は、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６のいずれとも導体では接続されておらず、浮遊電極ＦＥ５は、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６のいずれとも導体では接続されていない。すなわち、個々の浮遊電極ＦＥ３は、Ｘ方向に延在する孤立パターンであり、個々の浮遊電極ＦＥ４は、Ｘ方向に延在する孤立パターンであり、個々の浮遊電極ＦＥ５は、Ｘ方向に延在する孤立パターンである。また、浮遊電極ＦＥ３と浮遊電極ＦＥ４と浮遊電極ＦＥ５とは、導体では接続されていない。
【０２３９】
浮遊電極ＦＥ３，ＦＥ４，ＦＥ５のそれぞれは、浮遊電位とされている。すなわち、浮遊電極ＦＥ３，ＦＥ４，ＦＥ５のそれぞれは、電気的に浮遊状態（フローティング状態）とされている。
【０２４０】
本実施の形態３の半導体装置の他の構成は、上記実施の形態２とほぼ同様であるので、ここではその繰り返しの説明は省略する。
【０２４１】
このため、本実施の形態３でも、金属パターンＭＰ１，ＭＰ３，ＭＰ５が容量素子Ｃ２の一方の電極として機能し、金属パターンＭＰ２，ＭＰ４，ＭＰ６が容量素子Ｃ２の他方の電極として機能し、金属パターンＭＰ１，ＭＰ３，ＭＰ５と金属パターンＭＰ２，ＭＰ４，ＭＰ６との間の絶縁膜（ＩＬ４，ＩＬ５，ＩＬ６）が容量絶縁膜として機能する点は、上記実施の形態２と共通である。
【０２４２】
しかしながら、本実施の形態３では、浮遊電極ＦＥ３，ＦＥ４，ＦＥ５が形成されている点が、上記実施の形態２と相違している。本実施の形態３では、金属パターンＭＰ１，ＭＰ２と同層において、金属パターンＭＰ１の各電極部ＭＤ１と金属パターンＭＰ２の各電極部ＭＤ２との間に、それぞれ浮遊電極ＦＥ３が形成されている。また、金属パターンＭＰ３，ＭＰ４と同層において、金属パターンＭＰ３の各電極部ＭＤ３と金属パターンＭＰ４の各電極部ＭＤ４との間にそれぞれ浮遊電極ＦＥ４が形成されている。また、金属パターンＭＰ５，ＭＰ６と同層において、金属パターンＭＰ５の各電極部ＭＤ５と金属パターンＭＰ６の各電極部ＭＤ６との間にそれぞれ浮遊電極ＦＥ５が形成されている。
【０２４３】
＜主要な特徴と効果について＞
本実施の形態３の半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に形成されかつ複数の配線層を含む配線構造（多層配線構造）と、その配線構造（多層配線構造）に形成された容量素子（Ｃ２）とを有する半導体装置である。そして、配線構造（多層配線構造）の複数の配線層のうちの第１の配線層に形成された第１金属パターンおよび第２金属パターンを有している。上記金属パターンＭＰ１が第１金属パターンに対応し、上記金属パターンＭＰ２が第２金属パターンに対応する。
【０２４４】
第１金属パターン（ＭＰ１）は、平面視において、Ｘ方向（第１方向）にそれぞれ延在し、かつ、Ｘ方向と交差するＹ方向（第２方向）に配列した複数の第１電極部（電極部ＭＤ１に対応）を含んでいる。また、第２金属パターン（ＭＰ２）は、平面視において、Ｘ方向にそれぞれ延在し、かつ、Ｙ方向に配列した複数の第２電極部（電極部ＭＤ２に対応）を含んでいる。第１電極部（ＭＤ１）と第２電極部（ＭＤ２）とは、Ｙ方向に交互に並んでいる。そして、第１金属パターン（ＭＰ１）は、容量素子（Ｃ２）の一方の電極を形成し、第２金属パターン（ＭＰ２）は、容量素子（Ｃ２）の他方の電極を形成している。
【０２４５】
なお、上記金属パターンＭＰ３が第１金属パターンに対応し、上記金属パターンＭＰ４が第２金属パターンに対応しているとみなすこともでき、その場合は、上記第１電極部は電極部ＭＤ３に対応し、上記第２電極部は電極部ＭＤ４に対応することになる。あるいは、上記金属パターンＭＰ５が第１金属パターンに対応し、上記金属パターンＭＰ６が第２金属パターンに対応しているとみなすこともでき、その場合は、上記第１電極部は電極部ＭＤ５に対応し、上記第２電極部は電極部ＭＤ６に対応することになる。
【０２４６】
本実施の形態３の主要な特徴のうちの一つは、第１金属パターン（ＭＰ１）および第２金属パターン（ＭＰ２）が形成された配線層において、Ｙ方向に隣り合う第１電極部（ＭＤ１）と第２電極部（ＭＤ２）との間に浮遊電極（ＦＥ３）が形成されていることである。
【０２４７】
本実施の形態３とは異なり、浮遊電極ＦＥ３，ＦＥ４，ＦＥ５の形成を省略した場合を仮定する。この場合、金属パターンＭＰ１の電極部ＭＤ１と金属パターンＭＰ２の電極部ＭＤ２とには、異なる電位が印加されるため、金属パターンＭＰ１の電極部ＭＤ１と金属パターンＭＰ２の電極部ＭＤ２との間の間隔が小さいと、金属パターンＭＰ１の電極部ＭＤ１と金属パターンＭＰ２の電極部ＭＤ２との間の耐圧やＴＤＤＢ寿命が低下してしまう。このため、金属パターンＭＰ１と金属パターンＭＰ１との間の耐圧やＴＤＤＢ寿命を向上させるためには、金属パターンＭＰ１の電極部ＭＤ１と金属パターンＭＰ２の電極部ＭＤ２との間の間隔を大きくして、電極部ＭＤ１と電極部ＭＤ２との間に介在する部分の絶縁膜の厚みを大きくすることが有効である。しかしながら、浮遊電極ＦＥ３を形成することなく、電極部ＭＤ１と電極部ＭＤ２との間の間隔を大きくすることは、金属パターンＭＰ１，ＭＰ２の的確な形成には不利に作用してしまう。これは、繰り返しパターンの形成にフォトリソグラフィ技術を用いる際に、その繰り返しパターンの間隔（ピッチ）が大きくなると、フォトリソグラフィの精度（フォトレジストパターンが露光・現像により設計通り形成される精度）が低下しやすいためである。
【０２４８】
金属パターンＭＰ１，ＭＰ２を形成するには、絶縁膜ＩＬ４を成膜してから、この絶縁膜ＩＬ４上にフォトリソグラフィ技術を用いてフォトレジストパターンを形成し、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＩＬ４をエッチングすることで、絶縁膜ＩＬ４に金属パターンＭＰ１，ＭＰ２を埋め込むための溝を形成する。それから、その溝を埋めるように絶縁膜ＩＬ４上に導電膜（配線Ｍ３および金属パターンＭＰ１，ＭＰ２形成用の導電膜）を形成してから、溝の外部の導電膜を除去することで、溝に埋め込まれた導電膜からなる金属パターンＭＰ１，ＭＰ２を形成することができる。
【０２４９】
金属パターンＭＰ１，ＭＰ２を形成すると、電極部ＭＤ１と電極部ＭＤ２とが交互に配置されるが、この電極部ＭＤ１と電極部ＭＤ２との配列間隔（配列ピッチ）が大きいと、金属パターンＭＰ１，ＭＰ２を埋め込むための溝を絶縁膜ＩＬ４に形成する際のフォトリソグラフィの精度が低下する虞がある。これは、容量素子を有する半導体装置の製造工程の管理を難しくし、また、容量素子を有する半導体装置の信頼性を低下させる虞がある。
【０２５０】
それに対して、本実施の形態３では、金属パターンＭＰ１，ＭＰ２と同層において、金属パターンＭＰ１の各電極部ＭＤ１と金属パターンＭＰ２の各電極部ＭＤ２との間に、それぞれ浮遊電極ＦＥ３が形成されている。電極部ＭＤ１と電極部ＭＤ２との間に浮遊電極ＦＥ３を配置したことで、浮遊電極ＦＥ３を配置しない場合に比べて、Ｘ方向に延在しかつＹ方向に配列する電極部（電極部ＭＤ１、電極部ＭＤ２および浮遊電極ＦＥ３に対応）の配列間隔（配列ピッチ）を小さくすることができる。このため、金属パターンＭＰ１，ＭＰ２および浮遊電極ＦＥ３を埋め込むための溝を絶縁膜ＩＬ４に形成する際のフォトリソグラフィの精度を向上させることができる。これにより、容量素子を有する半導体装置の製造工程の管理が容易になる。また、容量素子を有する半導体装置の信頼性を向上させることができる。
【０２５１】
例えば、浮遊電極ＦＥ３を形成する場合（本実施の形態３に対応）と浮遊電極ＦＥ３を形成しない場合とで、電極部ＭＤ１と電極部ＭＤ２との間に介在する部分の絶縁膜の実効的な厚みを同じにする（従って金属パターンＭＰ１と金属パターンＭＰ２との間の容量値を同じにする）ことを仮定する。このとき、浮遊電極ＦＥ３を形成する場合（本実施の形態３に対応）における電極部ＭＤ１と浮遊電極ＦＥ３との間の間隔と、電極部ＭＤ２と浮遊電極ＦＥ３との間の間隔とを合計したものが、浮遊電極ＦＥ３を形成しない場合における電極部ＭＤ１と電極部ＭＤ２との間の間隔と同じになる。つまり、電極部ＭＤ１と電極部ＭＤ２との間に介在する部分の絶縁膜の実効的な厚みを同じにすることを前提にすると、浮遊電極ＦＥ３を形成しない場合に比べて、浮遊電極ＦＥ３を形成する場合（本実施の形態３に対応）は、繰り返しパターン（電極部ＭＤ１、電極部ＭＤ２および浮遊電極ＦＥ３に対応）の配列間隔を小さくすることができる。例えば、配列間隔を約半分にすることができる。このため、浮遊電極ＦＥ３を形成する本実施の形態３の場合は、金属パターンＭＰ１，ＭＰ２および浮遊電極ＦＥ３を埋め込むための溝を絶縁膜ＩＬ４に形成する際のフォトリソグラフィの精度を向上させることができる。
【０２５２】
同様のことが、金属パターンＭＰ３，ＭＰ４および浮遊電極ＦＥ４についても言え、また、金属パターンＭＰ５，ＭＰ６および浮遊電極ＦＥ５についても言える。
【０２５３】
このように、本実施の形態３では、耐圧やＴＤＤＢ寿命を向上させるために電極部ＭＤ１と電極部ＭＤ２の間の間隔を大きくしたとしても、電極部ＭＤ１と電極部ＭＤ２の間に浮遊電極ＦＥ３を設けたことで、金属パターンＭＰ１，ＭＰ２を的確に形成しやすくなる。同様に、耐圧やＴＤＤＢ寿命を向上させるために電極部ＭＤ３と電極部ＭＤ４の間の間隔を大きくしたとしても、電極部ＭＤ３と電極部ＭＤ４の間に浮遊電極ＦＥ４を設けたことで、金属パターンＭＰ３，ＭＰ４を的確に形成しやすくなる。また、耐圧やＴＤＤＢ寿命を向上させるために電極部ＭＤ５と電極部ＭＤ６の間の間隔を大きくしたとしても、電極部ＭＤ５と電極部ＭＤ６の間に浮遊電極ＦＥ５を設けたことで、金属パターンＭＰ５，ＭＰ６を的確に形成しやすくなる。
【０２５４】
従って、本実施の形態３では、耐圧やＴＤＤＢ寿命を向上させることで半導体装置の信頼性を向上させるとともに、半導体装置を的確に製造しやすくし、容量素子を有する半導体装置の製造工程の管理を容易にすることができる。
【０２５５】
また、本実施の形態３では、連続する３つの配線層を用いて、容量素子Ｃ２を形成している。すなわち、半導体基板ＳＢ上に形成された多層配線構造の複数の配線層のうちのいずれかの配線層に金属パターンＭＰ１，ＭＰ２を形成し、金属パターンＭＰ１，ＭＰ２が形成された配線層よりも１つ上層の配線層に金属パターンＭＰ３，ＭＰ４を形成し、金属パターンＭＰ３，ＭＰ４が形成された配線層よりも１つ上層の配線層に金属パターンＭＰ５，ＭＰ６を形成している。なお、金属パターンＭＰ１〜ＭＰ６を配線層ＭＬ３〜ＭＬ５に形成する場合に限定されず、他の連続する３つの配線層に金属パターンＭＰ１〜ＭＰ６を形成することもできる。
【０２５６】
他の形態として、金属パターンＭＰ５，ＭＰ６の形成を省略して、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４により容量素子Ｃ２を形成することもでき、あるいは、金属パターンＭＰ１，ＭＰ２の形成を省略して、金属パターンＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６により容量素子Ｃ２を形成することもできる。あるいは、金属パターンＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６の形成を省略して、金属パターンＭＰ１，ＭＰ２により容量素子Ｃ２を形成することもでき、あるいは、金属パターンＭＰ１，ＭＰ２，ＭＰ５，ＭＰ６の形成を省略して、金属パターンＭＰ３，ＭＰ４により容量素子Ｃ２を形成することもできる。あるいは、金属パターンＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４の形成を省略して、金属パターンＭＰ５，ＭＰ６により容量素子Ｃ２を形成することもできる。
【０２５７】
更に他の形態として、容量素子Ｃ２の電極用の櫛形の金属パターンを形成する配線層の数を、４層以上とすることもできる。４層とする場合は、金属パターンＭＰ５，ＭＰ６および浮遊電極ＦＥ５と同じパターンを、金属パターンＭＰ５，ＭＰ６および浮遊電極ＦＥ５が形成された配線層よりも１つ上層の配線層に設ければよい。
【０２５８】
すなわち、本実施の形態３の容量素子Ｃ２は、櫛形の金属パターンＭＰ１，ＭＰ２と浮遊電極ＦＥ３とを基本構造とし、この基本構造を積み上げていけばよい。
【０２５９】
（実施の形態４）
本実施の形態４は、上記実施の形態３を、上記実施の形態２の半導体装置に適用した場合に対応している。
【０２６０】
図２８〜図３０は、本実施の形態４の半導体装置の要部平面図であり、図３１は、本実施の形態４の半導体装置の要部断面図である。図２８〜図３０は、上記実施の形態２の上記図１８〜図２０にそれぞれ対応するものであり、本実施の形態４の半導体装置におけるキャパシタ形成領域の平面図が示されている。また、図３１は、上記実施の形態２の上記図２１に対応するものであり、本実施の形態４の半導体装置におけるキャパシタ形成領域の断面図が示されている。図３１の断面図は、図２８〜図３０のＢ５−Ｂ５線の位置での断面にほぼ対応している。なお、図３１では、絶縁膜ＩＬ４，ＩＬ５，ＩＬ６についてはハッチングを省略し、また、図２８〜図３０は、いずれも平面図であるが、図面を見やすくするために、金属パターンＭＰ１〜ＭＰ６および浮遊電極ＦＥ３〜ＦＥ５にハッチングを付してある。
【０２６１】
本実施の形態４の半導体装置は、浮遊電極ＦＥ３、ＦＥ４，ＦＥ５を追加した以外は、上記実施の形態２の半導体装置とほぼ同様であるので、ここでは上記実施の形態２との相違点を中心に説明する。
【０２６２】
本実施の形態４では、上記実施の形態３における半導体装置において、金属パターンＭＰ１，ＭＰ２が形成された配線層（ここでは配線層ＭＬ３）に浮遊電極ＦＥ３を追加し、金属パターンＭＰ３，ＭＰ４が形成された配線層（ここでは配線層ＭＬ４）に浮遊電極ＦＥ４を追加し、金属パターンＭＰ５，ＭＰ６が形成された配線層（ここでは配線層ＭＬ５）に浮遊電極ＦＥ５を追加している。浮遊電極ＦＥ３、ＦＥ４，ＦＥ５については、上記実施の形態３で説明したのと同様であるので、ここではその繰り返しの説明は省略する。
【０２６３】
簡単に説明すると、金属パターンＭＰ１，ＭＰ２が形成された配線層において、Ｙ方向に隣り合う電極部ＭＤ１と電極部ＭＤ２との間に、Ｘ方向に延在する浮遊電極ＦＥ３が形成されている。また、金属パターンＭＰ３，ＭＰ４が形成された配線層において、Ｙ方向に隣り合う電極部ＭＤ３と電極部ＭＤ４との間に、Ｘ方向に延在する浮遊電極ＦＥ４が形成されている。また、金属パターンＭＰ５，ＭＰ６が形成された配線層において、Ｙ方向に隣り合う電極部ＭＤ５と電極部ＭＤ６との間に、Ｘ方向に延在する浮遊電極ＦＥ５が形成されている。
【０２６４】
本実施の形態４では、上記実施の形態２で得られた効果に加えて、更に上記実施の形態３で説明した効果も得ることができる。
【０２６５】
（実施の形態５）
本実施の形態５では、上記実施の形態１〜４の半導体装置の製造工程の一例について説明する。
【０２６６】
図３２〜図４７は、本実施の形態５の半導体装置の製造工程中の要部断面図である。図３２〜図４７には、上記図１や図１５に示されるＭＩＳＦＥＴ形成領域に相当する領域の断面図が示されている。
【０２６７】
まず、図３２に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）ＳＢを準備する。
【０２６８】
次に、半導体基板ＳＢに素子分離領域ＳＴを形成する。素子分離領域ＳＴは、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【０２６９】
次に、図３３に示されるように、半導体基板ＳＢに、ＭＩＳＦＥＴＱ１などの半導体素子を形成する。ＭＩＳＦＥＴＱ１は、例えば次のようにして形成することができる。
【０２７０】
すなわち、半導体基板ＳＢにｐ型ウエル領域ＰＷを、イオン注入法などを用いて形成する。それから、ｐ型ウエル領域ＰＷ上に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。例えば、半導体基板ＳＢの主面にゲート絶縁膜ＧＩ用の絶縁膜とゲート電極ＧＥ用の導電膜とを順に形成してからそれをパターニングすることで、ゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成することができる。それから、イオン注入法を用いて、ｐ型ウエル領域ＰＷ内に形成されたソース・ドレイン用のｎ型半導体領域ＳＤを形成する。このようにして、ＭＩＳＦＥＴＱ１が形成される。ゲート電極ＧＥの側壁上にサイドウォールスペーサを形成することで、ｎ型半導体領域ＳＤをＬＤＤ構造とすることもできる。また、ゲート電極ＧＥおよびｎ型半導体領域ＳＤの表面（表層部分）に、サリサイド技術などにより、それぞれ金属シリサイド層（図示せず）を形成することもできる。
【０２７１】
次に、図３４に示されるように、半導体基板ＳＢの主面全面上に、ゲート電極ＧＥを覆うように、絶縁膜（層間絶縁膜）ＩＬ１をＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成する。絶縁膜ＩＬ１の成膜後、絶縁膜ＩＬ１の上面（表面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ１の上面を平坦化することもできる。
【０２７２】
次に、図３５に示されるように、絶縁膜ＩＬ１上にフォトリソグラフィ法を用いてフォトレジストパターン（図示せず）を形成し、このフォトレジストパターンをエッチングマスクとして絶縁膜ＩＬ１をエッチングすることにより、絶縁膜ＩＬ１にコンタクトホールＣＴを形成する。
【０２７３】
次に、コンタクトホールＣＴ内に、プラグＰＧを形成する。プラグＰＧを形成するには、まず、コンタクトホールＣＴの内部（底部および側壁上）を含む絶縁膜ＩＬ１上に導電性バリア膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）をスパッタリング法などによって形成した後、タングステン（Ｗ）膜などからなる主導体をＣＶＤ法などによって導電性バリア膜上にコンタクトホールＣＴを埋めるように形成する。それから、コンタクトホールＣＴの外部の不要な主導体膜および導電性バリア膜をＣＭＰ法またはエッチバック法などによって除去する。これにより、コンタクトホールＣＴ内に埋め込まれて残存する主導体膜および導電性バリア膜からなるプラグＰＧを形成することができる。なお、図面の簡略化のために、図３５では、プラグＰＧを構成するバリア導体膜と主導体膜とを一体化して示してある。
【０２７４】
次に、図３６に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ１上に、絶縁膜ＩＬ２を形成する。
【０２７５】
次に、シングルダマシン法により第１層目の配線を形成する。まず、図３７に示されるように、絶縁膜ＩＬ２上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ１を形成してから、このフォトレジストパターンＰＲ１をエッチングマスクとして絶縁膜ＩＬ２をエッチングすることにより、絶縁膜ＩＬ２に溝（開口部）ＴＲ１を形成する。それから、半導体基板ＳＢの主面上（すなわち溝ＴＲ１の底部および側壁上を含む絶縁膜ＩＬ２上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成して、銅めっき膜により溝ＴＲ１の内部を埋め込む。図３８では、銅めっき膜とシード層とバリア導体膜とを合わせて導電膜ＣＤ１として示しており、導電膜ＣＤ１が溝ＴＲ１を埋めるように絶縁膜ＩＬ２上に形成された状態になる。それから、溝ＴＲ１以外の領域の銅めっき膜、シード層およびバリア導体膜（すなわち導電膜ＣＤ１）をＣＭＰ法により除去して、溝ＴＲ１内に銅めっき膜、シード層およびバリア導体膜（すなわち導電膜ＣＤ１）を残すことで、図３９に示されるように、溝ＴＲ１内に銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図３９では、配線Ｍ１を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。
【０２７６】
次に、図４０に示されるように、配線Ｍ１が埋め込まれた絶縁膜ＩＬ２上に、絶縁膜（層間絶縁膜）ＩＬ３を形成する。
【０２７７】
次に、デュアルダマシン法により第２層目の配線Ｍ２とビア部Ｖ２を形成する。デュアルダマシン法による配線形成工程は、例えば次のようにして行うことができる。
【０２７８】
絶縁膜ＩＬ３は、例えば、バリア絶縁膜ＩＬ３ａとバリア絶縁膜ＩＬ３ａ上の絶縁膜（層間絶縁膜）ＩＬ３ｂと絶縁膜ＩＬ３ｂ上の絶縁膜（ＣＭＰ保護膜）ＩＬ３ｃとの積層膜として形成することができる。
【０２７９】
バリア絶縁膜ＩＬ３ａは、例えば、ＳｉＣＮ膜またはＳｉＣＯ膜あるいはそれらの積層膜からなり、例えばＣＶＤ法により形成することができる。バリア絶縁膜（例えばバリア絶縁膜ＩＬ３ａ）は、銅を主体とする配線（例えば配線Ｍ１）と層間絶縁膜（例えば絶縁膜ＩＬ３ｂ）との間に形成され、前記配線中の金属イオン（特に銅イオン）が前記層間絶縁膜中に拡散することを防ぐ機能を有する膜である。
【０２８０】
絶縁膜ＩＬ３ｂは、層間絶縁膜であり、例えば、低誘電率材料（いわゆるＬｏｗ−ｋ材料）からなる低誘電率絶縁膜（いわゆるＬｏｗ−ｋ絶縁膜またはＬｏｗ−ｋ膜）とすることができる。絶縁膜ＩＬ３ｂの膜厚は、バリア絶縁膜ＩＬ３ａや絶縁膜ＩＬ３ｃの各膜厚よりも厚い。
【０２８１】
絶縁膜ＩＬ３ｃは、ＣＭＰ保護膜として機能し、例えば酸化シリコン膜とすることができる。絶縁膜ＩＬ３ｃは、不要であれば、その形成を省略することもできる。
【０２８２】
なお、低誘電率絶縁膜（Ｌｏｗ−ｋ絶縁膜、Ｌｏｗ−ｋ膜）とは、酸化シリコン膜（例えばＴＥＯＳ（Tetraethoxysilane）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。
【０２８３】
絶縁膜ＩＬ３の成膜後、図４１に示されるように、絶縁膜ＩＬ３上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ２を形成する。フォトレジストパターンＰＲ２は、ビア部Ｖ２を形成する予定の領域に開口部を有している。それから、フォトレジストパターンＰＲ２をエッチングマスクとして、絶縁膜ＩＬ３ｃ，ＩＬ３ｂをエッチングすることにより、絶縁膜ＩＬ３ｃ，ＩＬ３ｂにビアホール（開口部）ＶＨ１を形成する。ビアホールＶＨ１は、絶縁膜ＩＬ３ｃ，３ｂを貫通するが、バリア絶縁膜ＩＬ３ａは貫通せずに、ビアホールＶＨ１の底部でバリア絶縁膜ＩＬ３ａが露出することが好ましい。
【０２８４】
次に、フォトレジストパターンＰＲ２を除去してから、図４２に示されるように、絶縁膜ＩＬ３上にフォトリソグラフィ法を用いてフォトレジストパターンＰＲ３を形成する。フォトレジストパターンＰＲ３は、配線Ｍ２を形成する予定の領域に開口部を有している。それから、フォトレジストパターンＰＲ３をエッチングマスクとして、絶縁膜ＩＬ３ｃをエッチングすることにより、絶縁膜ＩＬ３ｃをフォトレジストパターンＰＲ３と同じパターン（平面形状）にパターニングする。その後、フォトレジストパターンＰＲ３は除去し、この段階が図４３に示されている。
【０２８５】
次に、図４４に示されるように、エッチバック法（異方性エッチング）により、ビアホールＶＨ１の底部で露出するバリア絶縁膜ＩＬ３ａを除去することで、ビアホールＶＨ１の底部に配線Ｍ１の上面を露出させる。このときのエッチバック工程では、パターニングされた絶縁膜ＩＬ３ｃがエッチングマスク（ハードマスク）として機能するため、パターニングされた絶縁膜ＩＬ３ｃから露出している絶縁膜ＩＬ３ｂの一部もエッチングされて、溝ＴＲ２が形成される。溝ＴＲ２の底部は、絶縁膜ＩＬ３ｂの厚みの途中に位置している。なお、ビアホールＶＨ１は、平面視で溝ＴＲ２に内包される位置に形成されている。絶縁膜ＩＬ３ｃを形成しなかった場合には、このエッチバック工程で、フォトレジストパターンＰＲ３をエッチングマスクとして用いることもできる。
【０２８６】
次に、半導体基板ＳＢの主面上（すなわち溝ＴＲ２およびビアホールＶＨ１の底部および側壁上を含む絶縁膜ＩＬ３上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成して、銅めっき膜により溝ＴＲ２およびビアホールＶＨ１の内部を埋め込む。図４５では、銅めっき膜とシード層とバリア導体膜とを合わせて導電膜ＣＤ２として示しており、導電膜ＣＤ２が溝ＴＲ２およびビアホールＶＨ１を埋めるように絶縁膜ＩＬ３ｃ上に形成された状態になる。それから、溝ＴＲ２およびビアホールＶＨ１以外の領域の銅めっき膜、シード層およびバリア導体膜（すなわち導電膜ＣＤ２）をＣＭＰ法により除去して、溝ＴＲ２およびビアホールＶＨ１内に銅めっき膜、シード層およびバリア導体膜（すなわち導電膜ＣＤ２）を残す。これにより、図４６に示されるように、絶縁膜ＩＬ３が露出し、かつ、溝ＴＲ２内に銅めっき膜、シード層およびバリア導体膜が埋め込まれて配線Ｍ２が形成され、ビアホールＶＨ１内に銅めっき膜、シード層およびバリア導体膜が埋め込まれてビア部Ｖ２が形成される。ビア部Ｖ２は配線Ｍ２と一体的に形成される。なお、図面の簡略化のために、図４６では、配線Ｍ２およびビア部Ｖ２を構成する銅めっき膜、シード層およびバリア導体膜を一体化して示してある。絶縁膜ＩＬ３ｃは、このときのＣＭＰ法による研磨圧力またはスクラッチダメージなどから、製造工程中の半導体装置を保護するために設けられており、このときのＣＭＰ工程で除去される。このため、配線Ｍ２およびビア部Ｖ２を形成すると、絶縁膜ＩＬ３ｂの上面が露出され、バリア絶縁膜ＩＬ３ａとその上の絶縁膜ＩＬ３ｂとの積層膜からなる絶縁膜ＩＬ３に配線Ｍ２およびビア部Ｖ２が埋め込まれた状態となる。
【０２８７】
なお、ここでは、絶縁膜ＩＬ３にビアホールＶＨ１を形成してから溝ＴＲ２を形成するビアファーストの製法の場合を説明した。他の形態として、絶縁膜ＩＬ３に溝ＴＲ２を形成してからビアホールＶＨ１を形成するトレンチファーストの製法を用いることもできる。
【０２８８】
次に、図４７に示されるように、配線Ｍ２が埋め込まれた絶縁膜ＩＬ３上に、絶縁膜（層間絶縁膜）ＩＬ４を形成してから、この絶縁膜ＩＬ４に、デュアルダマシン法により第３層目の配線Ｍ３とビア部Ｖ３を形成する。それから、配線Ｍ３が埋め込まれた絶縁膜ＩＬ４上に、絶縁膜（層間絶縁膜）ＩＬ５を形成してから、この絶縁膜ＩＬ５に、デュアルダマシン法により第４層目の配線Ｍ４とビア部Ｖ４を形成する。それから、配線Ｍ４が埋め込まれた絶縁膜ＩＬ５上に、絶縁膜（層間絶縁膜）ＩＬ６を形成してから、この絶縁膜ＩＬ６に、デュアルダマシン法により第５層目の配線Ｍ５とビア部Ｖ５を形成する。配線Ｍ３およびビア部Ｖ３の形成法と、配線Ｍ４およびビア部Ｖ４の形成法と、配線Ｍ５およびビア部Ｖ５の形成法は、それぞれ、上述した配線Ｍ２およびビア部Ｖ２の形成法と基本的には同じであるので、ここではその繰り返しの説明は省略する。
【０２８９】
配線Ｍ５が埋め込まれた絶縁膜ＩＬ６上に、必要に応じて更に上層の絶縁膜、配線、ボンディングパッドおよび最上層の保護膜などが形成されるが、ここではその図示および説明は省略する。
【０２９０】
このようにして、上記実施の形態１〜４の半導体装置を製造することができる。
【０２９１】
上記実施の形態１の場合、下部電極ＬＥを配線Ｍ１と同層に形成する場合は、配線Ｍ１を形成する工程で、下部電極ＬＥも一緒に形成する。すなわち、絶縁膜ＩＬ２に溝ＴＲ１を形成する際に、配線Ｍ１用の溝ＴＲ１と下部電極ＬＥ用の溝ＴＲ１（または開口部）とを形成し、その溝ＴＲ１にバリア導体膜、シード層および銅めっき膜（すなわち導電膜ＣＤ１）を埋め込むことで、配線Ｍ１と下部電極ＬＥとを形成することができる。また、浮遊電極ＦＥを配線Ｍ２と同層に形成する場合は、配線Ｍ２を形成する工程で、浮遊電極ＦＥも一緒に形成する。すなわち、絶縁膜ＩＬ３に溝ＴＲ２を形成する際に、配線Ｍ２用の溝ＴＲ２と浮遊電極ＦＥ用の溝ＴＲ２（または開口部）とを形成し、その溝ＴＲ２にバリア導体膜、シード層および銅めっき膜（すなわち導電膜ＣＤ２）を埋め込むことで、配線Ｍ２と浮遊電極ＦＥとを形成することができる。また、上部電極ＵＥを配線Ｍ３と同層に形成する場合は、配線Ｍ３を形成する工程で、上部電極ＵＥも一緒に形成する。すなわち、絶縁膜ＩＬ４に溝を形成する際に、配線Ｍ３用の溝と上部電極ＵＥ用の溝（または開口部）とを形成し、その溝にバリア導体膜、シード層および銅めっき膜（すなわち導電膜ＣＤ２）を埋め込むことで、配線Ｍ３と上部電極ＵＥとを形成することができる。
【０２９２】
上記実施の形態２の場合、金属パターンＭＰ１，ＭＰ２を配線Ｍ３と同層に形成する場合は、配線Ｍ３を形成する工程で、金属パターンＭＰ１，ＭＰ２も一緒に形成する。すなわち、絶縁膜ＩＬ４に溝を形成する際に、配線Ｍ３用の溝と金属パターンＭＰ１用の溝と金属パターンＭＰ２用の溝とを形成し、その溝にバリア導体膜、シード層および銅めっき膜（すなわち導電膜ＣＤ２）を埋め込むことで、配線Ｍ３と金属パターンＭＰ１と金属パターンＭＰ２とを形成することができる。同様にして、配線Ｍ４を形成する工程で、金属パターンＭＰ３，ＭＰ４も一緒に形成し、配線Ｍ５を形成する工程で、金属パターンＭＰ５，ＭＰ６も一緒に形成することができる。
【０２９３】
上記実施の形態３，４の場合、金属パターンＭＰ１，ＭＰ２および浮遊電極ＦＥ３を配線Ｍ３と同層に形成する場合は、配線Ｍ３を形成する工程で、金属パターンＭＰ１，ＭＰ２および浮遊電極ＦＥ３も一緒に形成する。すなわち、絶縁膜ＩＬ４に溝を形成する際に、配線Ｍ３用の溝と金属パターンＭＰ１用の溝と金属パターンＭＰ２用の溝と浮遊電極ＦＥ３用の溝とを形成し、その溝にバリア導体膜、シード層および銅めっき膜（すなわち導電膜ＣＤ２）を埋め込むことで、配線Ｍ３と金属パターンＭＰ１と金属パターンＭＰ２と浮遊電極ＦＥ３とを形成することができる。同様にして、配線Ｍ４を形成する工程で、金属パターンＭＰ３，ＭＰ４および浮遊電極ＦＥ４も一緒に形成し、配線Ｍ５を形成する工程で、金属パターンＭＰ５，ＭＰ６および浮遊電極ＦＥ５も一緒に形成することができる。
【０２９４】
（実施の形態６）
本実施の形態６は、上記実施の形態１〜４の半導体装置において、容量素子Ｃ１，Ｃ２を形成した配線層における絶縁膜の好適な構成例に対応している。
【０２９５】
図４８は、配線ＭＭを形成した配線層を示す要部断面図であり、絶縁膜ＩＬに埋め込まれた配線ＭＭおよびビア部ＶＶが示されている。配線ＭＭおよびビア部ＶＶは、ダマシン法を用いて形成されている。このため、配線ＭＭは、ダマシン配線であり、絶縁膜に埋め込まれた埋込配線である。また、配線ＭＭは、銅を主体としているため、ダマシン銅配線であり、絶縁膜に埋め込まれた埋込銅配線である。デュアルダマシン法を用いた場合は、配線ＭＭとビア部ＶＶとは一体的に形成され、シングルダマシン法を用いた場合は、配線ＭＭとビア部ＶＶとは別々に形成される。なお、ビア部ＶＶは、配線ＭＭと配線ＭＭよりも１つ下層の配線（ここでは図示せず）との間に位置して、両者を電気的に接続する接続導体部である。
【０２９６】
配線ＭＭが上記配線Ｍ２に対応する場合は、ビア部ＶＶは上記ビア部Ｖ２に対応し、絶縁膜ＩＬは上記絶縁膜ＩＬ３に対応する。また、配線ＭＭが上記配線Ｍ３に対応する場合は、ビア部ＶＶは上記ビア部Ｖ３に対応し、絶縁膜ＩＬは上記絶縁膜ＩＬ４に対応する。また、配線ＭＭが上記配線Ｍ４に対応する場合は、ビア部ＶＶは上記ビア部Ｖ４に対応し、絶縁膜ＩＬは上記絶縁膜ＩＬ５に対応する。また、配線ＭＭが上記配線Ｍ５に対応する場合は、ビア部ＶＶは上記ビア部Ｖ５に対応し、絶縁膜ＩＬは上記絶縁膜ＩＬ６に対応する。
【０２９７】
絶縁膜ＩＬは、上記バリア絶縁膜ＩＬ３ａに相当するバリア絶縁膜ＢＲと、バリア絶縁膜ＢＲ上に形成された層間絶縁膜ＳＺとの積層膜からなる。層間絶縁膜ＳＺは、上記絶縁膜ＩＬ３ｂに相当するものである。この層間絶縁膜ＳＺは、下部絶縁層ＳＺ１と、下部絶縁層ＳＺ１上の上部絶縁層ＳＺ２とからなる２層構造（積層構造）を有している。
【０２９８】
ビア部ＶＶは、バリア絶縁膜ＢＲと下部絶縁層ＳＺ１とに形成されている。すなわち、バリア絶縁膜ＢＲとバリア絶縁膜ＢＲ上の下部絶縁層ＳＺ１とを貫通するようにビアホール（貫通孔、開口部）ＶＨが形成されており、ビア部ＶＶは、このビアホールＶＨに埋め込まれている。つまり、バリア絶縁膜ＢＲと下部絶縁層ＳＺ１とが、ビア部ＶＶと同じ高さの領域に形成されている。換言すれば、下部絶縁層ＳＺ１は、隣り合う複数のビア部ＶＶ同士の間に形成されている。
【０２９９】
配線ＭＭは、上部絶縁層ＳＺ２に形成されている。すなわち、上部絶縁層ＳＺ２に溝（配線用の溝、開口部）ＴＲが形成されており、配線ＭＭは、この溝ＴＲに埋め込まれている。つまり、上部絶縁層ＳＺ２が、配線ＭＭと同じ高さの領域に形成されている。換言すれば、上部絶縁層ＳＺ２は、隣り合う複数の配線ＭＭ同士の間に形成されている。
【０３００】
従って、上部絶縁層ＳＺ２は下部絶縁層ＳＺ１上に形成されており、配線ＭＭの下面より上に上部絶縁層ＳＺ２が形成され、配線ＭＭの下面より下に下部絶縁層ＳＺ１が形成されている。
【０３０１】
多層配線構造を形成する場合、配線間の寄生容量が問題になるのは、異なる層の配線間ではなく、主として同層の配線間である。このため、配線とビア部のうち、配線は、誘電率が低い絶縁膜に埋め込まれていることが好ましく、これにより、同層の配線間の寄生容量を低減することができる。このため、配線ＭＭが埋め込まれた上部絶縁層ＳＺ２の誘電率は低いことが好ましく、これにより、同層で隣り合う配線ＭＭ間の寄生容量を低減することができる。
【０３０２】
一方、ビア部が埋め込まれている絶縁膜は、誘電率が高かったとしても、配線間の寄生容量にはあまり寄与せず、寄生容量の増大にはつながらない。このため、ビア部ＶＶが埋め込まれた下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲは、誘電率が高くても、配線間の寄生容量の増大にはつながりにくい。
【０３０３】
そこで、本実施の形態６では、配線ＭＭとビア部ＶＶが埋め込まれた絶縁膜（ここでは絶縁膜ＩＬ）において、ビア部ＶＶが埋め込まれた下層側の絶縁層（ここでは下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲ）の誘電率よりも、配線ＭＭが埋め込まれた上層側の絶縁層（ここでは上部絶縁層ＳＺ２）の誘電率を低くする。つまり、ビア部ＶＶが埋め込まれた絶縁層である下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲの誘電率よりも、配線ＭＭが埋め込まれた絶縁層である上部絶縁層ＳＺ２の誘電率を低くする。別の言い方をすれば、配線ＭＭが埋め込まれた絶縁層である上部絶縁層ＳＺ２の誘電率よりも、ビア部ＶＶが埋め込まれた絶縁層である下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲの誘電率を高くする。
【０３０４】
配線ＭＭが埋め込まれた絶縁層である上部絶縁層ＳＺ２の誘電率を低くしたことにより、同層で隣り合う配線ＭＭ間の寄生容量を低減することができる。これにより、半導体装置の性能を向上することができる。
【０３０５】
ビア部ＶＶが埋め込まれた絶縁層（ここでは下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲ）の誘電率を高くすることは、ビア部ＶＶが埋め込まれた絶縁層（ここでは下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲ）を容量絶縁膜として利用した容量素子を形成する場合に、その容量素子の容量値を増大させるように作用する。上記実施の形態１〜４（特に上記実施の形態１，２，４）は、ビア部が埋め込まれた絶縁層を容量素子の容量絶縁膜として利用している。このため、本実施の形態６（図４８）の配線層を、上記実施の形態１〜４（特に上記実施の形態１，２，４）に適用すれば、より好ましい。
【０３０６】
すなわち、上記実施の形態１〜４（特に上記実施の形態１，２，４）において、容量素子（Ｃ１，Ｃ２）を形成する配線層について、配線およびビア部が埋め込まれた層間絶縁膜の誘電率を、配線が形成された上層側と、ビア部が形成された下層側とで、異なるものとし、下層側よりも上層側を低い誘電率にすることが好ましい。これにより、配線間の寄生容量を抑制しながら、容量素子（Ｃ１，Ｃ２）の容量値を大きくすることができる。また、容量素子が占める面積を縮小することが可能となるため、半導体装置の小型化（小面積化）にも有利となる。
【０３０７】
すなわち、本実施の形態６（図４８）を上記実施の形態１（図１および図８）に適用する場合は、浮遊電極ＦＥが形成された配線層と、上部電極ＵＥが形成された配線層とに、本実施の形態６（図４８）の配線層を適用することが好ましい。すなわち、上記図１および図８において、浮遊電極ＦＥが埋め込まれた上記絶縁膜ＩＬ３に、本実施の形態６の絶縁膜ＩＬを適用し、上部電極ＵＥが埋め込まれた上記絶縁膜ＩＬ４に、本実施の形態６の絶縁膜ＩＬを適用することが好ましい。これにより、上記図１および図８の絶縁膜ＩＬ３，ＩＬ４のそれぞれにおいて、ダマシン配線（配線Ｍ１または配線Ｍ２）が埋め込まれている層（ここでは上部絶縁層ＳＺ２）の誘電率が、そのダマシン配線に接続されたビア部（ビア部Ｖ２またはビア部Ｖ３）が埋め込まれている層（ここでは下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲ）の誘電率よりも低くなる。
【０３０８】
この場合、浮遊電極ＦＥは、上記絶縁膜ＩＬ３に適用した絶縁膜ＩＬにおける上部絶縁層ＳＺ２に埋め込まれた状態となり、上部電極ＵＥは、上記絶縁膜ＩＬ４に適用した絶縁膜ＩＬにおける上部絶縁層ＳＺ２に埋め込まれた状態となる。このため、上記下部電極ＬＥと浮遊電極ＦＥとの間に介在して容量絶縁膜として機能するのは、バリア絶縁膜ＢＲおよび下部絶縁層ＳＺ１となり、また、浮遊電極ＦＥと上部電極ＵＥとの間に介在して容量絶縁膜として機能するのは、バリア絶縁膜ＢＲおよび下部絶縁層ＳＺ１となる。これにより、容量絶縁膜の誘電率が高くなるため、容量素子（Ｃ１）の容量値を更に大きくすることができる。
【０３０９】
また、本実施の形態６を上記実施の形態１の第１変形例（図１４）に適用する場合は、浮遊電極ＦＥ１が形成された配線層と、電極ＵＥ１が形成された配線層と、浮遊電極ＦＥ２が形成された配線層と、電極ＬＥ２が形成された配線層とに、本実施の形態６（図４８）の配線層を適用することが好ましい。すなわち、上記図１４において、浮遊電極ＦＥ１が埋め込まれた上記絶縁膜ＩＬ３と、電極ＵＥ１が埋め込まれた上記絶縁膜ＩＬ４と、浮遊電極ＦＥ２が埋め込まれた上記絶縁膜ＩＬ５と、電極ＬＥ２が埋め込まれた上記絶縁膜ＩＬ６とに、それぞれ本実施の形態６の絶縁膜ＩＬを適用することが好ましい。
【０３１０】
また、本実施の形態６を上記実施の形態２〜４（図２１、図２７、図３１）に適用する場合は、金属パターンＭＰ３，ＭＰ４が形成された配線層と、金属パターンＭＰ５，ＭＰ６が形成された配線層とに、本実施の形態６（図４８）の配線層を適用することが好ましい。すなわち、上記図２１、図２７および図３１において、金属パターンＭＰ３，ＭＰ４が埋め込まれた上記絶縁膜ＩＬ５に、本実施の形態６の絶縁膜ＩＬを適用し、金属パターンＭＰ５，ＭＰ６が埋め込まれた上記絶縁膜ＩＬ６に、本実施の形態６の絶縁膜ＩＬを適用することが好ましい。これにより、上記図１５〜図１７、図２１、図２７、図３１の絶縁膜ＩＬ５，ＩＬ６のそれぞれにおいて、ダマシン配線（配線Ｍ４または配線Ｍ５）が埋め込まれている層（ここでは上部絶縁層ＳＺ２）の誘電率が、そのダマシン配線に接続されたビア部（ビア部Ｖ４またはビア部Ｖ５）が埋め込まれている層（ここでは下部絶縁層ＳＺ１およびバリア絶縁膜ＢＲ）の誘電率よりも低くなる。そうすることで、上記第４〜第７容量に寄与する絶縁膜（ビア部が埋め込まれた絶縁層）の誘電率が高くなるため、容量素子（Ｃ２）の容量値を更に大きくすることができる。
【０３１１】
つまり、上記実施の形態１〜４において、多層配線構造における連続する複数の配線層を用いて容量素子（Ｃ１，Ｃ２）を形成する場合に、その連続する複数の配線層のうちの一番下の配線層（上記下部電極ＬＥまたは電極ＬＥ１または金属パターンＭＰ１，ＭＰ２を形成する配線層）以外の配線層に本実施の形態６の配線層（図４８）を適用することが好ましい。これにより、容量素子（Ｃ１，Ｃ２）の容量値を更に大きくすることができる。
【０３１２】
なお、容量素子（Ｃ１，Ｃ２）を形成する連続した複数の配線層のうちの一番下の配線層（上記下部電極ＬＥまたは電極ＬＥ１または金属パターンＭＰ１，ＭＰ２を形成する配線層）には、本実施の形態６（図４８）の配線層を適用しても、しなくてもよい。これは、容量素子（Ｃ１，Ｃ２）を形成する連続した複数の配線層のうちの一番下の配線層では、ビア部が埋め込まれた絶縁層は容量素子の容量絶縁膜としては、ほとんど機能しないためである。
【０３１３】
また、層間絶縁膜ＳＺは、下部絶縁層ＳＺ１と、下部絶縁層ＳＺ１よりも低い誘電率を有する上部絶縁層ＳＺ２とからなる２層構造（積層構造）を有しているが、この層間絶縁膜ＳＺの形成工程の一例について説明する。図４９は、層間絶縁膜ＳＺの形成工程を示す断面図であり、上記図４８に対応する領域が示されている。
【０３１４】
図４９に示されるように、バリア絶縁膜ＢＲを形成してから、バリア絶縁膜ＢＲ上に層間絶縁膜ＳＺを形成する。ここでは、層間絶縁膜ＳＺを、後述するポロジェンを用いて形成した複数の空孔を有するポーラスなＳｉＯＣ膜とする場合について、その層間絶縁膜ＳＺの形成方法を以下に説明する。なお、ＳｉＯＣ膜は、炭素（Ｃ）と酸素（Ｏ）とシリコン（Ｓｉ）とを構成元素とする絶縁膜であり、炭素（Ｃ）を含有する酸化シリコン膜とみなすこともできる。
【０３１５】
層間絶縁膜ＳＺは、プラズマＣＶＤ装置内においてＳｉＯＣ膜を堆積することにより形成する。このＳｉＯＣ膜は、内部に複数の空孔を有するポーラスＬｏｗ−ｋ膜（ポーラス低誘電率膜）であり、プラズマＣＶＤ法によりポロジェンを含む絶縁膜を形成した後に、当該絶縁膜からポロジェンを脱離させることで形成することができる。
【０３１６】
なお、ポロジェンは、層間絶縁膜ＳＺ内に多数の空孔を形成するための空孔形成剤であり、ポロジェンガスを内包する複数の空孔を有する絶縁膜を形成した後、ポロジェンを当該絶縁膜内から脱離（排出）させるキュア工程を行うことで、ポロジェンが含まれない複数の空孔を形成し、層間絶縁膜ＳＺを形成する。
【０３１７】
具体的には、プラズマＣＶＤ装置内に、ポロジェンを含む層間絶縁膜ＳＺを形成するための原料ガスであるＯ２（酸素）、Ｈｅ（ヘリウム）、Ｃ５Ｈ１４Ｏ２Ｓｉ（メチルジエトキシシラン）およびポロジェンを供給することで、層間絶縁膜ＳＺを成膜する。
【０３１８】
ここで、層間絶縁膜ＳＺを成膜する間に供給するポロジェンの流量について、初めは少なくしておき、後で多くする。すなわち、下部絶縁層ＳＺ１に相当する部分が成膜されている間のポロジェンの流量よりも、上部絶縁層ＳＺ２に相当する部分が成膜されている間のポロジェンの流量が大きくなるようにする。つまり、層間絶縁膜ＳＺを成膜しながらポロジェンの流量を変化させる。このため、下部絶縁層ＳＺ１と上部絶縁層ＳＺ２とは連続的に成膜され、下部絶縁層ＳＺ１と上部絶縁層ＳＺ２との間に酸化膜などが形成されないようにする。
【０３１９】
ポロジェンの材料としては、分子量が８０以上１５０以下のＣＸＨＹ（炭化水素）であって、例えばα−テルピネン（Ｃ１０Ｈ１６）、リモネン（Ｃ１０Ｈ１６）またはシクロオクタなどを用いることができる。
【０３２０】
また、ポロジェンを層間絶縁膜ＳＺから脱離させるキュア工程としては、ＵＶ（Ultraviolet：紫外線）照射、ＥＢ（Electron Beam：電子ビーム）照射、ランプなどを用いた熱処理またはプラズマなどによるキュア方法がある。なお、ここで言うキュアとは、前述したＵＶ照射またはＥＢ照射などによって、層間絶縁膜中のポロジェンにエネルギーを印加することで、ポロジェンを層間絶縁膜の外に排出する工程のことを指す。また、このキュア工程には、層間絶縁膜ＳＺの強度を高める役割もある。
【０３２１】
すなわち、上記のプラズマＣＶＤ法による成膜工程によってバリア絶縁膜ＢＲ上にポロジェンのガスが満たされた空孔を多数含む層間絶縁膜ＳＺを形成する。その後、例えば半導体基板ＳＢの主面に向かって電子ビーム（ＥＢ）を照射し、ポロジェンを層間絶縁膜ＳＺから排出する（キュアする）ことで、図４９に示されるように、ポロジェンが満たされていた複数の空孔は、ポロジェンが含まれない空孔（空隙）ＶＣとなり、空孔ＶＣを有するポーラスな層間絶縁膜ＳＺを形成することができる。
【０３２２】
ここで、層間絶縁膜ＳＺの成膜工程では、上述したように、成膜工程の途中でポロジェンの流量を増加させているため、成膜工程のうち、早い段階で形成された、層間絶縁膜ＳＺ内の下部領域、すなわち下部絶縁層ＳＺ１と、その後形成された層間絶縁膜ＳＺ内の上部領域、すなわち上部絶縁層ＳＺ２とでは、内部に含まれる複数のポロジェンの量（ポロジェンガスの体積）が異なる。つまり、層間絶縁膜ＳＺの下部絶縁層ＳＺ１よりも、層間絶縁膜ＳＺの上部絶縁層ＳＺ２の方が、ポロジェンの量（ポロジェンガスの体積）が大きくなる。
【０３２３】
このため、上記のプラズマＣＶＤ法による成膜工程の後に、上記したキュア方法によるポロジェンの脱離工程が行われると、下部絶縁層ＳＺ１および上部絶縁層ＳＺ２からポロジェンが脱離し、下部絶縁層ＳＺ１中には比較的平均径が小さい空孔ＶＣが複数形成され、上部絶縁層ＳＺ２中には比較的平均径が大きい空孔ＶＣが複数形成される。このように、層間絶縁膜ＳＺの成膜工程中にポロジェンの流量を増加させ、層間絶縁膜ＳＺ内の下部領域（すなわち下部絶縁層ＳＺ１）に小さい空孔ＶＣを形成し、層間絶縁膜ＳＺ内の上部領域（すなわち上部絶縁層ＳＺ２）に大きい空孔ＶＣを形成することができる。これにより、層間絶縁膜ＳＺの下部絶縁層ＳＺ１よりも、層間絶縁膜ＳＺの上部絶縁層ＳＺ２の方が、空孔占有率（空孔密度）が高くなるため、下部絶縁層ＳＺ１の誘電率よりも上部絶縁層ＳＺ２の誘電率を低くすることができる。ここで、空孔占有率とは、複数の空孔が形成された絶縁膜において、その絶縁膜内の空孔が占める割合（体積比）のことであり、単位体積当たりに含まれる空孔の総体積の割合に対応している。複数の空孔が形成された絶縁膜では、空孔占有率を大きくするほど、誘電率を低くすることができる。また、下部絶縁層ＳＺ１は上部絶縁層ＳＺ２よりも空孔占有率が低いため、下部絶縁層ＳＺ１は上部絶縁層ＳＺ２よりも緻密な膜ということもできる。
【０３２４】
このようにして、下部絶縁層ＳＺ１と、下部絶縁層ＳＺ１よりも低い誘電率を有する上部絶縁層ＳＺ２とからなる２層構造（積層構造）を有する層間絶縁膜ＳＺを形成することができる。なお、ダマシン法による配線ＭＭおよびビア部ＶＶの形成工程については、ここではその説明は省略するが、例えば上記実施の形態５で説明したように行うことができる。
【０３２５】
また、ここでは、上部絶縁層ＳＺ２の誘電率を下部絶縁層ＳＺ１の誘電率よりも低くするために、上部絶縁層ＳＺ２の空孔占有率を下部絶縁層ＳＺ１の空孔占有率よりも大きくしている。他の形態として、上部絶縁層ＳＺ２と下部絶縁層ＳＺ１とを異なる材料により形成し、上部絶縁層ＳＺ２を構成する材料の誘電率を、下部絶縁層ＳＺ１を構成する材料の誘電率よりも低くすることで、上部絶縁層ＳＺ２の誘電率を下部絶縁層ＳＺ１の誘電率より低くすることもできる。
【０３２６】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０３２７】
ＢＲ  バリア絶縁膜
Ｃ１，Ｃ２，Ｃ３、Ｃ１０１，Ｃ２０１  容量素子
ＣＤ１，ＣＤ２  導電膜
ＣＴ  コンタクトホール
ＤＥ１，ＤＥ２，ＤＥ３  電極
ＦＥ，ＦＥ１，ＦＥ２，ＦＥ３，ＦＥ４，ＦＥ５  浮遊電極
ＧＤ  上部電極
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＩＬ，ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ３ｂ，ＩＬ３ｃ  絶縁膜
ＩＬ３ａ  バリア絶縁膜
ＩＬ４，ＩＬ５，ＩＬ６  絶縁膜
Ｌ１，Ｌ２，Ｌ３，Ｌ１０１、Ｌ１０２、Ｌ２０１  間隔
ＬＥ  下部電極
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，ＭＭ  配線
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣ５，ＭＣ６  連結部
ＭＤ１，ＭＤ２，ＭＤ３，ＭＤ４，ＭＤ５，ＭＤ６  電極部
ＭＬ１，ＭＬ２，ＭＬ３，ＭＬ４，ＭＬ５  配線層
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６  金属パターン
ＮＳ１，ＮＳ２  ｎ型半導体領域
ＰＧ  プラグ
ＰＲ１，ＰＲ２，ＰＲ３  フォトレジストパターン
ＰＷ  ｐ型ウエル領域
Ｑ１  ＭＩＳＦＥＴ
ＳＢ  半導体基板
ＳＤ  ｎ型半導体領域
ＳＴ  素子分離領域
ＳＺ  層間絶縁膜
ＳＺ１  下部絶縁層
ＳＺ２  上部絶縁層
Ｔ１，Ｔ２  厚み
ＴＲ，ＴＲ１，ＴＲ２  溝
ＵＥ  上部電極
ＹＺ  絶縁膜
Ｖ２，Ｖ３，Ｖ４，Ｖ５，ＶＶ  ビア部
ＶＣ  空孔
ＶＨ，ＶＨ１  ビアホール
【図１】
2014229711.tif 000003
【図２】
2014229711.tif 000004
【図３】
2014229711.tif 000005
【図４】
2014229711.tif 000006
【図５】
2014229711.tif 000007
【図６】
2014229711.tif 000008
【図７】
2014229711.tif 000009
【図８】
2014229711.tif 000010
【図９】
2014229711.tif 000011
【図１０】
2014229711.tif 000012
【図１１】
2014229711.tif 000013
【図１２】
2014229711.tif 000014
【図１３】
2014229711.tif 000015
【図１４】
2014229711.tif 000016
【図１５】
2014229711.tif 000017
【図１６】
2014229711.tif 000018
【図１７】
2014229711.tif 000019
【図１８】
2014229711.tif 000020
【図１９】
2014229711.tif 000021
【図２０】
2014229711.tif 000022
【図２１】
2014229711.tif 000023
【図２２】
2014229711.tif 000024
【図２３】
2014229711.tif 000025
【図２４】
2014229711.tif 000026
【図２５】
2014229711.tif 000027
【図２６】
2014229711.tif 000028
【図２７】
2014229711.tif 000029
【図２８】
2014229711.tif 000030
【図２９】
2014229711.tif 000031
【図３０】
2014229711.tif 000032
【図３１】
2014229711.tif 000033
【図３２】
2014229711.tif 000034
【図３３】
2014229711.tif 000035
【図３４】
2014229711.tif 000036
【図３５】
2014229711.tif 000037
【図３６】
2014229711.tif 000038
【図３７】
2014229711.tif 000039
【図３８】
2014229711.tif 000040
【図３９】
2014229711.tif 000041
【図４０】
2014229711.tif 000042
【図４１】
2014229711.tif 000043
【図４２】
2014229711.tif 000044
【図４３】
2014229711.tif 000045
【図４４】
2014229711.tif 000046
【図４５】
2014229711.tif 000047
【図４６】
2014229711.tif 000048
【図４７】
2014229711.tif 000049
【図４８】
2014229711.tif 000050
【図４９】
2014229711.tif 000051