(57)【要約】【課題】画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる電子放出源アレイ並びにそれを備えた撮像装置及び表示装置を提供する。【解決手段】電子放出源アレイ２０は、電子を放出する陰極２３と、陰極２３から電子を引き出す引出電極２４と、陰極２３と引出電極２４との間の電位差を切り替える画素トランジスタ２５と、画素電極上に形成された画素抵抗２６と、所定電圧が印加される電源ライン２７と、陰極２３に接続された画素電極５１と、を含み、画素抵抗２６は、同一の層に離隔して設けられた電源ライン２７及び画素電極５１の上面に設けられている。【選択図】図２
2014229437.tif 000002
【特許請求の範囲】
【請求項１】
所定の閾値を超える電圧が印加されたことを条件に電子を放出する陰極と、第１の電圧が印加され前記陰極から前記電子を引き出す引出電極と、前記陰極と前記引出電極との間の電位差を切り替えるスイッチング素子と、を有する電子放出源が行列状に配置された電子放出源アレイであって、
前記電子放出源は、
前記引出電極に対向して設けられ前記陰極に接続された画素電極と、
前記画素電極の前記引出電極側の面に設けられ一端が前記画素電極に接続された抵抗手段と、
前記抵抗手段の他端に接続され第２の電圧が印加される電圧印加電極と、
を備え、
前記スイッチング素子は、一の電極が前記画素電極に接続され、前記陰極と前記引出電極との間の電位差を、前記陰極が前記電子を放出する電位差に設定する導通状態と、前記陰極が前記電子の放出を停止する電位差に設定する遮断状態とを有するものであることを特徴とする電子放出源アレイ。
【請求項２】
前記電子放出源は、前記画素電極、前記抵抗手段及び前記引出電極がそれぞれ形成された各層を含む積層構造を有し、
前記電圧印加電極は、前記画素電極が形成された層において前記画素電極から離隔して設けられたものであり、
前記抵抗手段は、前記電圧印加電極及び前記画素電極の上面に設けられたものであることを特徴とする請求項１に記載の電子放出源アレイ。
【請求項３】
前記電子放出源は、前記画素電極、前記抵抗手段及び前記引出電極がそれぞれ形成された各層を含む積層構造を有し、
前記電圧印加電極は、前記抵抗手段が形成された層の上面に設けられたものであることを特徴とする請求項１に記載の電子放出源アレイ。
【請求項４】
前記電圧印加電極は、前記第２の電圧に代えて前記第１の電圧が印加されるものであり、
前記引出電極と前記画素電極との間に設けられた絶縁体と、
前記絶縁体を貫通して設けられ前記抵抗手段と前記引出電極とを電気的に接続する電気的接続手段と、
をさらに備えたことを特徴とする請求項１に記載の電子放出源アレイ。
【請求項５】
前記絶縁体は、前記引出電極側から前記抵抗手段に向かう方向の溝部をさらに有し、
前記電気的接続手段は、前記溝部の内壁に形成され、前記抵抗手段と前記引出電極とを電気的に接続するものであることを特徴とする請求項４に記載の電子放出源アレイ。
【請求項６】
前記スイッチング素子は、ソース電極と、ゲート電極と、前記一の電極としてのドレイン電極と、を有する画素トランジスタであり、
前記ゲート電極は、前記ドレイン電極と前記ソース電極との間を前記導通状態又は前記遮断状態のいずれか一方に設定する電圧が印加されるものであることを特徴とする請求項１から請求項５までのいずれか１項に記載の電子放出源アレイ。
【請求項７】
前記スイッチング素子が形成された回路基板部をさらに備え、
前記電子放出源は、前記回路基板部の一の面上に設けられたことを特徴とする請求項１から請求項６までのいずれか１項に記載の電子放出源アレイ。
【請求項８】
請求項１から請求項７までのいずれか１項に記載の電子放出源アレイと、
前記スイッチング素子を行単位で選択走査する選択走査電圧を供給する選択走査電圧供給手段と、
前記選択走査電圧が供給されているスイッチング素子が順次前記導通状態となる電圧を供給する導通状態電圧供給手段と、
被写体からの光を入射する透明基板と、
前記透明基板上に形成された透明電極と、
前記透明電極上に形成され前記電子放出源アレイに対向配置された光電変換膜と、
を備えたことを特徴とする撮像装置。
【請求項９】
請求項１から請求項７までのいずれか１項に記載の電子放出源アレイと、
前記スイッチング素子を行単位で選択走査する選択走査電圧を供給する選択走査電圧供給手段と、
前記選択走査電圧が供給されているスイッチング素子が順次前記導通状態となる電圧を供給する導通状態電圧供給手段と、
光を透過する透明基板と、
前記透明基板上に形成された透明電極と、
前記透明電極上に形成され前記電子放出源アレイに対向配置された蛍光体と、
を備え、
前記導通状態電圧供給手段は、前記スイッチング素子が前記導通状態となる電圧として映像信号で振幅変調された電圧又はパルス幅変調された電圧パルスの電圧を供給するものであることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子を放出する電子放出源が行列状に配置された電子放出源アレイ並びにそれを備えた撮像装置及び表示装置に関する。
【背景技術】
【０００２】
従来、素子を加熱することなく、電界によって電子を放出する電子放出源がマトリクス状に配置された電子放出源アレイと、入射光を光電変換する光電変換膜とを備えた撮像装置が提案されている（例えば、特許文献１参照）。
【０００３】
特許文献１記載の撮像装置は、複数の画素のそれぞれに電子放出源及び１個の高耐圧ＭＯＳトランジスタ（画素トランジスタ）を含む電子放出源アレイを備えている。
【０００４】
この構成において、画素トランジスタは、電子放出源の電位を設定する電位設定電圧を電子放出源に供給する導通状態と、電位設定電圧を電子放出源に供給しない遮断状態とを有し、電子放出源は、画素トランジスタの導通状態において、電位設定電圧として第１の電圧が供給されたとき電子を放射し、電位設定電圧として第２の電圧が供給されたとき電子を放射しない構成を有する。
【０００５】
この構成により、特許文献１記載の電子放出源アレイは、第１及び第２の電圧の制御により、画素の応答特性を損なうことなく、画素サイズの微細化を図ることができるようになっている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−７０９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１記載の電子放出源アレイは、従来主流であったＮＴＳＣ（National Television Standards Committee）方式では十分な画素の応答特性が得られ、画素サイズの微細化を図ることができるものであったが、ＮＴＳＣ方式よりも１画素の選択時間が短い方式、例えばＨＤＴＶ（Hi-Vision TV）方式では実用的な画素の応答特性が得られないという解決すべき課題があった。
【０００８】
この課題を解決するには、シリコンウェハにマトリクス状に配置した各画素トランジスタに各々抵抗を配置しレベルシフタを構成することで、画素トランジスタの制御電圧を下げる方法が考えられるが、ＭＯＳ−ＬＳＩ技術を用いた汎用プロセスにおいては、抵抗の占有面積が画素トランジスタの２倍以上大きいために画素を微細化することが難しく、多画素・高解像度化の妨げとなっていた。
【０００９】
本発明は、前述の事情に鑑みてなされたものであり、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる電子放出源アレイ並びにそれを備えた撮像装置及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の電子放出源アレイは、所定の閾値を超える電圧が印加されたことを条件に電子を放出する陰極と、第１の電圧が印加され前記陰極から前記電子を引き出す引出電極と、前記陰極と前記引出電極との間の電位差を切り替えるスイッチング素子と、を有する電子放出源が行列状に配置された電子放出源アレイであって、前記電子放出源は、前記引出電極に対向して設けられ前記陰極に接続された画素電極と、前記画素電極の前記引出電極側の面に設けられ一端が前記画素電極に接続された抵抗手段と、前記抵抗手段の他端に接続され第２の電圧が印加される電圧印加電極と、を備え、前記スイッチング素子は、一の電極が前記画素電極に接続され、前記陰極と前記引出電極との間の電位差を、前記陰極が前記電子を放出する電位差に設定する導通状態と、前記陰極が前記電子の放出を停止する電位差に設定する遮断状態とを有するものである構成を有している。
【００１１】
この構成により、本発明の電子放出源アレイは、スイッチング素子及び抵抗手段でレベルシフタを構成することにより、スイッチング素子の導通状態及び遮断状態を制御する制御電圧の振幅を従来よりも小さくして画素を駆動することができるので、画素の応答特性を改善することができる。
【００１２】
また、この構成により、本発明の電子放出源アレイは、抵抗手段が画素電極の引出電極側の面に設けられ一端が画素電極に接続されるので、抵抗手段を専用のスペースに設ける場合よりも抵抗手段の占有面積を狭くすることができる。
【００１３】
したがって、本発明の電子放出源アレイは、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる。
【００１４】
本発明の電子放出源アレイは、前記電子放出源は、前記画素電極、前記抵抗手段及び前記引出電極がそれぞれ形成された各層を含む積層構造を有し、前記電圧印加電極は、前記画素電極が形成された層において前記画素電極から離隔して設けられたものであり、前記抵抗手段は、前記電圧印加電極及び前記画素電極の上面に設けられたものである構成を有している。
【００１５】
この構成により、本発明の電子放出源アレイは、同一の層に離隔して設けられた電圧印加電極及び画素電極の上面に抵抗手段が設けられ、従来よりも小さい振幅の制御電圧で画素を駆動することができるので、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる。
【００１６】
本発明の電子放出源アレイは、前記電子放出源は、前記画素電極、前記抵抗手段及び前記引出電極がそれぞれ形成された各層を含む積層構造を有し、前記電圧印加電極は、前記抵抗手段が形成された層の上面に設けられたものである構成を有している。
【００１７】
この構成により、本発明の電子放出源アレイは、画素電極、抵抗手段及び電圧印加電極が順次積層された積層構造を有し、従来よりも小さい振幅の制御電圧で画素を駆動することができるので、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる。
【００１８】
本発明の電子放出源アレイは、前記電圧印加電極は、前記第２の電圧に代えて前記第１の電圧が印加されるものであり、前記引出電極と前記画素電極との間に設けられた絶縁体と、前記絶縁体を貫通して設けられ前記抵抗手段と前記引出電極とを電気的に接続する電気的接続手段と、をさらに備えた構成を有している。
【００１９】
この構成により、本発明の電子放出源アレイは、より簡易な構造で、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる。
【００２０】
本発明の電子放出源アレイは、前記絶縁体は、前記引出電極側から前記抵抗手段に向かう方向の溝部をさらに有し、前記電気的接続手段は、前記溝部の内壁に形成され、前記抵抗手段と前記引出電極とを電気的に接続するものである構成を有している。
【００２１】
この構成により、本発明の電子放出源アレイは、より簡易な構造で、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる。
【００２２】
本発明の電子放出源アレイは、前記スイッチング素子は、ソース電極と、ゲート電極と、前記一の電極としてのドレイン電極と、を有する画素トランジスタであり、前記ゲート電極は、前記ドレイン電極と前記ソース電極との間を前記導通状態又は前記遮断状態のいずれか一方に設定する電圧が印加されるものである構成を有している。
【００２３】
この構成により、本発明の電子放出源アレイは、画素トランジスタによりドレイン電極とソース電極との間を導通状態又は遮断状態のいずれか一方に設定して画素を駆動することができる。
【００２４】
本発明の電子放出源アレイは、前記スイッチング素子が形成された回路基板部をさらに備え、前記電子放出源は、前記回路基板部の一の面上に設けられた構成を有している。
【００２５】
この構成により、本発明の電子放出源アレイは、電子放出源が回路基板部の一の面上に設けられるので、公知の半導体製造プロセスやＭＥＭＳ（Micro-Electro-Mechanical Systems）製造プロセスを用いて回路基板部及び電子放出源を一括して製作することができる。
【００２６】
本発明の撮像装置は、電子放出源アレイと、前記スイッチング素子を行単位で選択走査する選択走査電圧を供給する選択走査電圧供給手段と、前記選択走査電圧が供給されているスイッチング素子が順次前記導通状態となる電圧を供給する導通状態電圧供給手段と、被写体からの光を入射する透明基板と、前記透明基板上に形成された透明電極と、前記透明電極上に形成され前記電子放出源アレイに対向配置された光電変換膜と、を備えた構成を有している。
【００２７】
この構成により、本発明の撮像装置は、電子放出源アレイを備えるので、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる。
【００２８】
本発明の表示装置は、電子放出源アレイと、前記スイッチング素子を行単位で選択走査する選択走査電圧を供給する選択走査電圧供給手段と、前記選択走査電圧が供給されているスイッチング素子が順次前記導通状態となる電圧を供給する導通状態電圧供給手段と、光を透過する透明基板と、前記透明基板上に形成された透明電極と、前記透明電極上に形成され前記電子放出源アレイに対向配置された蛍光体と、を備え、前記導通状態電圧供給手段は、前記スイッチング素子が前記導通状態となる電圧として映像信号で振幅変調された電圧又はパルス幅変調された電圧パルスの電圧を供給するものである構成を有している。
【００２９】
この構成により、本発明の表示装置は、電子放出源アレイを備えるので、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができる。
【発明の効果】
【００３０】
本発明は、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができるという効果を有する電子放出源アレイ並びにそれを備えた撮像装置及び表示装置を提供することができるものである。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１実施形態における撮像装置の構成図である。
【図２】本発明の第１実施形態における電子放出源アレイの構成図である。
【図３】本発明の第１実施形態における電子放出源アレイの等価回路図である。
【図４】本発明の第１実施形態における電子放出源アレイの製造工程例を示す図である。
【図５】本発明の第１実施形態における電子放出源アレイの製造工程例を示す図である。
【図６】本発明の第１実施形態における画素トランジスタと従来の画素トランジスタとを比較する断面図である。
【図７】本発明の第２実施形態における電子放出源アレイの構成図である。
【図８】本発明の第２実施形態における電子放出源アレイの製造工程例を示す図である。
【図９】本発明の第２実施形態における電子放出源アレイの製造工程例を示す図である。
【図１０】本発明の第２実施形態における電子放出源アレイの製造工程例を示す図である。
【図１１】本発明の第３実施形態における電子放出源アレイの構成図である。
【図１２】本発明の第３実施形態における電子放出源アレイの等価回路図である。
【図１３】本発明の第３実施形態における電子放出源アレイの製造工程例を示す図である。
【図１４】本発明の第４実施形態における電子放出源アレイの構成図である。
【図１５】本発明の第４実施形態における電子放出源アレイの製造工程例を示す図である。
【図１６】本発明の第５実施形態における表示装置の構成図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態について図面を用いて説明する。
【００３３】
（第１実施形態）
まず、本発明に係る撮像装置の第１実施形態における構成について説明する。
【００３４】
図１に示すように、本実施形態における撮像装置１０は、垂直走査回路１１、水平走査回路１２、電子放出源アレイ２０、光入射基板３０を有し、電子放出源アレイ２０と光入射基板３０との間は真空に保たれている。
【００３５】
電子放出源アレイ２０は、マトリクス状（行列状）に配列された複数の画素２１を備えている。光入射基板３０は、透明基板３１、透明電極３２及び光電変換膜３３を備えている。なお、説明を簡略化するため、本実施形態では、電子放出源アレイ２０が３行３列の画素を有するものとしているが、例えばＨＤＴＶ方式に対応したものでは、電子放出源アレイ２０が１０８０行と１９２０列の画素を有することとなる。
【００３６】
各画素２１は、電子放出源２２を備えている。電子放出源２２は、例えば錐体状のスピント型素子で構成された陰極２３と、陰極２３から電子を引き出す引出電極２４と、陰極２３を駆動する画素トランジスタ２５と、電源ライン２７に接続された画素抵抗２６と、を備えている。ここで、画素トランジスタ２５及び画素抵抗２６は、電源ライン２７に印加される電圧を変換して陰極２３に供給するレベルシフタとして機能するようになっている。
【００３７】
引出電極２４は、電子を通過させるホールを有し、電子を引き出す引出電圧Ｖｈが供給されるようになっている。この引出電圧Ｖｈは、本発明に係る第１の電圧に対応する。
【００３８】
画素トランジスタ２５は、例えばＳｉ基板を用いた場合、ＭＯＳ型トランジスタで構成され、ソース電極２５ｓ、ゲート電極２５ｇ及びドレイン電極２５ｄを備えている。この画素トランジスタ２５は、本発明に係るスイッチング素子を構成する。また、図１（ｂ）に示すように、画素トランジスタ２５のゲート電極２５ｇは水平走査回路１２に、ソース電極２５ｓは垂直走査回路１１に、ドレイン電極２５ｄは陰極２３及び画素抵抗２６に、それぞれ、接続されている。
【００３９】
画素抵抗２６は、一端が画素トランジスタ２５のドレイン電極２５ｄ及び陰極２３に接続され、他端が例えば４０Ｖの電源ライン２７に接続されている。この電源ライン２７に印加される電圧は、本発明に係る第２の電圧に対応する。また、画素抵抗２６は、本発明に係る抵抗手段を構成する。また、電源ライン２７は、本発明に係る電圧印加電極を構成する。なお、抵抗手段としては抵抗成分を有するものであればよい。
【００４０】
垂直走査回路１１は、例えば振幅が０Ｖ〜５Ｖのパルス信号を出力することによって、垂直走査ラインＶ１〜Ｖ３を順次選択するようになっている。ここで、垂直走査回路１１は、垂直走査ラインＶ１〜Ｖ３のいずれか１つに０Ｖの電圧を供給することによりその垂直走査ラインを選択し、選択しない垂直走査ラインには５Ｖの電圧を供給するようになっている。すなわち、垂直走査回路１１が選択している垂直走査ラインに接続された画素トランジスタ２５のソース電極２５ｓには０Ｖが印加され、垂直走査回路１１が選択していない垂直走査ラインに接続された画素トランジスタ２５のソース電極２５ｓには５Ｖが印加されている。この垂直走査回路１１は、本発明に係る選択走査電圧供給手段を構成する。
【００４１】
水平走査回路１２は、例えば振幅が０Ｖ〜５Ｖのパルス信号を出力することによって、垂直走査回路１１が選択した垂直走査ラインＶ１〜Ｖ３にある画素２１を水平走査ラインＨ１〜Ｈ３で駆動できるようになっている。具体的には、水平走査回路１２は、垂直走査回路１１が選択した垂直走査ラインに接続された画素トランジスタ２５のゲート電極２５ｇに順次５Ｖを印加してその画素２１を駆動し、それ以外の画素２１の画素トランジスタ２５のゲート電極２５ｇには０Ｖを印加することにより、水平走査を行うようになっている。ここで、ゲート電極２５ｇに５Ｖが印加された画素トランジスタ２５はオン状態（導通状態）となり、ゲート電極２５ｇに０Ｖが印加された画素トランジスタ２５はオフ状態（遮断状態）となる。水平走査回路１２が画素トランジスタ２５をオン状態にする時間は、例えば、ＮＴＳＣ方式では８０ナノ秒、ＨＤＴＶ方式では１３．５ナノ秒である。この水平走査回路１２は、本発明に係る導通状態電圧供給手段を構成する。
【００４２】
透明基板３１は、例えばガラス基板で構成され、一方の面から被写体の光を入射するようになっている。また、透明基板３１の他方の面上には、入射光を透過する透明電極３２と、入射光を電荷に変換する光電変換膜３３が形成されている。透明電極３２には図示しない電源が接続され、正電位に保たれている。
【００４３】
この構成により、撮像装置１０において、光電変換膜３３に入射した光によって電子正孔対が膜内に生成され、そのうち正孔は、透明電極３２を介して光電変換膜３３に印加された電界により光電変換膜３３の電子放出源アレイ２０側に蓄積され、陰極２３から到達した電子と再結合すると、再結合によって消滅した電子を補うよう電流が流れるため、この電流を透明電極３２から取り出し、電流値を検出することにより光電変換膜３３への入射光を電気信号に変換することができる。したがって、撮像装置１０は、各画素２１にそれぞれ対応した陰極２３を点順次で駆動し、各陰極２３の駆動時に得られた電流値を時系列で検出することにより、各画素２１の受光量を個別に表す撮像信号を生成することができる。なお、撮像装置１０は、光電変換膜３３として電荷増倍機構を有する光電変換膜、例えば、ＨＡＲＰ（High-gain Avalanche Rushing amorphous Photoconductor)膜を備える構成であってもよい。
【００４４】
次に、本実施形態における電子放出源アレイ２０の詳細な構成について図２を用いて説明する。図２（ａ）は電子放出源アレイ２０の平面図であり、図２（ｂ）は電子放出源アレイ２０のＡＡ断面図である。なお、図２では、１画素あたりの電子放出源の個数を９個としている。
【００４５】
図２に示すように、電子放出源アレイ２０は、各要素が形成された各層を含む積層構造を有し、画素トランジスタ２５が形成された回路基板部４０と、回路基板部４０の一の面上に設けられた電子放出源基板部５０と、を備えている。
【００４６】
回路基板部４０は、半導体基板４１と、その上面に形成された絶縁体４２とで構成されている。回路基板部４０には、画素トランジスタ２５を構成するソース電極２５ｓ、ゲート電極２５ｇ及びドレイン電極２５ｄと、ソース電極２５ｓに接続された配線４３と、ドレイン電極２５ｄに接続され絶縁体４２を貫通する貫通電極４４とが形成されている。
【００４７】
電子放出源基板部５０は、回路基板部４０側の面に形成された画素電極５１及び電源ライン２７と、回路基板部４０と反対側の面に形成された引出電極２４と、画素電極５１及び電源ライン２７と引出電極２４との間に設けられた絶縁体５３と、を備えている。
【００４８】
電子放出源基板部５０の引出電極２４側からは開口部５４が形成され、開口部５４の内部に陰極２３が設けられている。
【００４９】
画素電極５１は、引出電極２４に対向して設けられ、貫通電極４４に電気的に接続されている。画素電極５１と電源ライン２７は、両者の上面（引出電極２４側の面）に画素抵抗２６が形成されて電気的に接続されている。画素電極５１と陰極２３との間には陰極抵抗層５２が形成されて電気的に接続されている。画素抵抗２６及び陰極抵抗層５２は、例えばアモルファスシリコン（ａ−Ｓｉ）で構成される。
【００５０】
次に、本実施形態における電子放出源アレイ２０の動作について図３を用いて説明する。図３は、電子放出源アレイ２０の等価回路を示している。なお、以下に記載の電圧は一例である。また、陰極２３と引出電極２４との間の電位差が閾値電圧２０Ｖを超えた場合に陰極２３が電子を放出するものとする。
【００５１】
引出電極２４には、６０Ｖの引出電圧Ｖｈが印加され、水平走査回路１２によりゲート電極２５ｇに５Ｖ、垂直走査回路１１によりソース電極２５ｓに０Ｖを印加された画素トランジスタ２５のみがオン状態となり、ドレイン電極２５ｄとソース電極２５ｓとの間の抵抗が低くなる。このとき電源ライン２７からは電流が画素抵抗２６を介してソース電極２５ｓへと流れるため画素抵抗２６での電圧降下が大きくなり、ドレイン電極２５ｄの電圧はソース電極２５ｓの電圧と同程度に低下する。その結果、画素電極５１と陰極抵抗層５２とを介してドレイン電極２５ｄに接続された陰極２３の電位は低下するため、陰極２３と引出電極２４との間の電位差は閾値を超えた電圧になり、陰極２３から電子が放出される。
【００５２】
一方、水平走査回路１２によりゲート電圧が０Ｖに設定されると、画素トランジスタ２５はオン状態からオフ状態に切り替わり、ドレイン電極２５ｄとソース電極２５ｓとの間の抵抗は非常に大きくなる。このとき電源ライン２７に印加されている高い電圧（例えば４０Ｖ）は、画素抵抗２６を介して、ドレイン電極２５ｄと、それに接続されている画素電極５１に印加され、陰極２３と引出電極２４との間の電位差は、陰極２３が電子を放出しない閾値（例えば２０Ｖ）以下の電位差になり、陰極２３からの電子放出は停止する。
【００５３】
次に、本実施形態における電子放出源アレイ２０の製造工程例について図４及び図５を用いて説明する。図４及び図５は、公知のＭＯＳ型半導体製造プロセスで製作される回路基板部４０の断面図及び平面図を示している。以後、特に断らない限りはＡＡ断面で製造工程を説明する。
【００５４】
公知のＭＯＳ型半導体製造プロセスにより、画素トランジスタ２５を構成するソース電極２５ｓ、ゲート電極２５ｇ及びドレイン電極２５ｄと、ソース電極２５ｓに接続する配線４３と、絶縁体４２を貫通しドレイン電極２５ｄに接続する貫通電極４４とを回路基板部４０に形成する（図４（ａ））。絶縁体４２は、例えば酸化シリコンで形成され、その表面には貫通電極４４のみが露出している。
【００５５】
続いて、絶縁体４２の表面全体に、スパッタや真空蒸着などの公知の薄膜形成技術により、例えば金属による導体層５１ａを形成する（図４（ｂ））。
【００５６】
さらに、公知のフォトリソグラフィ技術を用いて導体層５１ａのエッチングを行い、電源ライン２７及び画素電極５１を形成する（図４（ｃ１）、（ｃ２））。その結果、電源ライン２７と画素電極５１とが同一の層に離隔して形成されることとなる。
【００５７】
次に、図４（ｃ）に示した表面上に、例えばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法を用いて、不純物ドープにより抵抗率を適正に制御した高抵抗率のアモルファスシリコン膜５２ａを形成する（図５（ｄ））。
【００５８】
さらに、フォトリソグラフィ技術により、画素抵抗２６及び陰極抵抗層５２を形成する（図５（ｅ１）、（ｅ２））。このとき、画素抵抗２６と陰極抵抗層５２とが接触しないよう分離し、画素抵抗２６及び陰極抵抗層５２にまたがるようにパターンニングする。
【００５９】
続いて、絶縁体５３と、その上面に引出電極２４とを、スパッタ、ＣＶＤ、真空蒸着などで成膜し（図５（ｆ））、よく知られているスピント型電子放出源の作製工程を用いて、開口部５４の形成（図５（ｇ１）、（ｇ２））と、陰極２３の形成とを行った後、各電極へのコンタクトホール（図示省略）を形成する。
【００６０】
以上説明した製造工程により、図１、図２に示したアクティブマトリクス型の電子放出源アレイ２０が得られる。画素抵抗２６の抵抗値は、駆動回路の応答特性の点から、画素トランジスタ２５のオン時のドレイン電極２５ｄ〜ソース電極２５ｓ間の抵抗値と、画素電極５１及びドレイン電極２５ｄのもつ静電容量を考慮して設定する。また、画素抵抗２６の抵抗値の制御は、アモルファスシリコン膜５２ａの抵抗率や、図５（ｅ２）に示した寸法Ｗ及びＬで行えばよい。また、陰極抵抗層５２が不要な場合は、図５（ｅ）に示したフォトリソグラフィ技術による工程において画素抵抗２６のみ形成されるようマスクパタンを変更すればよい。また、各工程で段差が生じることがあるが、不都合があれば適宜例えばＣＭＰ（Chemical Mechanical Polishing）による平坦化プロセスを追加すれば回避できる。
【００６１】
次に、図６に基づき、画素トランジスタの構成について、本発明と従来技術とを比較して説明する。
【００６２】
まず、例えば前述の特許文献１に記載の従来技術では、画素トランジスタのゲート電極、ソース電極及びドレイン電極はいずれも２５Ｖや４０Ｖといった高電圧が印加されるため、低耐圧トランジスタを用いると絶縁破壊などにつながるおそれがある。そこで信頼性を保つために、従来の画素トランジスタは、図６（ａ）に示すように、ソース電極及びドレイン電極には拡散層（ｎ−層）、ゲート電極端（２箇所）には酸化膜（例えばＳｉＯ２膜）を設け、これらによって高電界を緩和することで絶縁耐圧を高めた高耐圧トランジスタを使う必要があった。したがって、この種の高耐圧トランジスタは、低耐圧トランジスタと比べて占有面積が大きくなるため、微細化の妨げになっていた。
【００６３】
一方、本発明では、前述のように、画素トランジスタの各電極のうち、高電圧が印加されるのはドレイン電極のみとなる。このため、本発明に係る画素トランジスタは、ソース電極及びゲート電極を高耐圧化の構成にする必要がないので、図６（ｂ）に示すように、従来のものよりも小さな占有面積で製作できるという効果が得られる。
【００６４】
次に、電子放出源アレイをＨＤＴＶ方式に適用する場合、本発明と従来技術とにおける水平走査回路の負荷の比較について説明する。
【００６５】
まず、例えば前述の特許文献１に記載の従来技術では、ＨＤＴＶ方式の場合は水平走査回路に１０８０個の画素トランジスタのソース電極が並列に接続され、水平走査回路がソース電極に印加するパルス電圧の振幅は２５Ｖと比較的大きい。
【００６６】
一方、本発明では、ＨＤＴＶ方式の場合は水平走査回路に１０８０個の画素トランジスタのゲート電極が並列に接続され、水平走査回路がゲート電極に印加するパルス電圧の振幅は５Ｖと比較的小さくすることができる（図１参照）。
【００６７】
したがって、本発明では水平走査回路のパルス電圧を低電圧化できるので、画素の応答特性を改善することができる。さらに、従来技術の画素トランジスタ１個当たりのソース電極と基板間の容量に比べて、本発明の画素トランジスタのゲート電極と基板間の容量が小さいため（シミュレーション結果では約１／５に低減）、画素の応答特性の大幅な改善が期待できる。
【００６８】
以上のように、本実施形態における電子放出源アレイ２０は、画素トランジスタ２５及び画素抵抗２６でレベルシフタを構成することにより、画素トランジスタ２５のオン、オフを制御する制御電圧の振幅を従来よりも小さくして画素２１を駆動することができるので、画素２１の応答特性を改善することができる。
【００６９】
また、本実施形態における電子放出源アレイ２０は、同一の層に設けられた電源ライン２７及び画素電極５１の上面に画素抵抗２６を設ける構成としたので、画素抵抗２６を専用のスペースに設ける場合よりも画素抵抗２６の占有面積を狭くすることができる。
【００７０】
したがって、本実施形態における電子放出源アレイ２０は、画素サイズの微細化を図ることができるとともに、画素２１の応答特性を改善することができる。
【００７１】
（第２実施形態）
まず、本実施形態における電子放出源アレイの構成について説明する。
【００７２】
図７に示すように、本実施形態における電子放出源アレイ６０は、第１実施形態における電子放出源アレイ２０（図２参照）の一部の構成を変更したものである。したがって、電子放出源アレイ２０と同様な構成には同一の符号を付してその説明を省略する。
【００７３】
本実施形態における電子放出源アレイ６０は、回路基板部４０の一の面上に設けられた電子放出源基板部７０を備えている。
【００７４】
電子放出源基板部７０は、画素電極５１の上面（引出電極２４側の面）に形成された画素抵抗７１と、画素抵抗７１の上面に形成された電源ライン７２と、を備えている。すなわち、電子放出源基板部７０は、画素電極５１上に、画素抵抗７１及び電源ライン７２が順次積層された構成を有する。したがって、本実施形態における電子放出源アレイ６０は、第１実施形態における電源ライン２７のように、回路基板部４０上に電源ラインを形成するための面積を必要としないので、画素の高集積化に好適である。
【００７５】
なお、本実施形態における電子放出源アレイ６０の等価回路は、第１実施形態における電子放出源アレイ２０の等価回路（図３参照）に対し、画素抵抗２６及び電源ライン２７をそれぞれ画素抵抗７１及び電源ライン７２としたものであり、動作は第１実施形態と同様であるので電子放出源アレイ６０の動作の説明は省略する。
【００７６】
次に、本実施形態における電子放出源アレイ６０の製造工程例について図８〜１０を用いて説明する。
【００７７】
まず、第１実施形態（図４（ａ）参照）と同様に、公知のＭＯＳ型半導体製造プロセスにより回路基板部４０を製作する（図８（ａ））。
【００７８】
続いて、回路基板部４０の上面に導体層５１ａ及びアモルファスシリコン膜５２ａを順に成膜し（図８（ｂ））、フォトリソグラフィ技術によって導体層５１ａ及びアモルファスシリコン膜５２ａを画素電極５１のサイズに分離する（図８（ｃ））。なお、分離後のアモルファスシリコン膜５２ａをアモルファスシリコン膜５２ｂと称する。
【００７９】
次に、アモルファスシリコン膜５２ｂのみに対し、フォトリソグラフィ技術によって画素抵抗７１及び陰極抵抗層５２をパターニングして形成した後（図９（ｄ１）、（ｄ２））、一旦表面に厚い絶縁膜層５３ａを形成し（図９（ｅ））、次にＣＭＰなどの研磨法によってその絶縁膜層５３ａを画素抵抗７１、陰極抵抗層５２の表面が露出するまで研磨し平坦化を行う（図９（ｆ１）、（ｆ２））。これによってアモルファスシリコンで形成される画素抵抗７１及び陰極抵抗層５２以外の表面は、絶縁膜５３ｂで覆われた状態になる。
【００８０】
次に、電源ライン７２となる導体層７２ａを全面に成膜し（図１０（ｇ））、フォトリソグラフィ技術によって電源ライン７２をパターニングして形成する（図１０（ｈ１）〜（ｈ３））。図１０（ｈ３）は、図１０（ｈ２）のＢＢ断面図であり、図１０（ｈ１）の工程により、電源ライン７２は、アモルファスシリコンの画素抵抗７１に接続されると同時に、他の電極とは絶縁膜５３ｂで電気的絶縁が保たれる。なお、これ以降の工程は、第１実施形態で説明した図５（ｆ）以降の工程と同様なので説明を省略する。
【００８１】
前述の製造工程により、図７に示したアクティブマトリクス型の電子放出源アレイ６０が得られる。画素抵抗７１の抵抗値の制御は、アモルファスシリコンの抵抗率及び図９（ｄ２）に示した寸法Ｗ及びＬの値を調整すればよい。また、陰極抵抗層５２が不要な場合は、図９（ｄ１）に示した工程で画素抵抗７１のみ形成されるようマスクパタンを変更すればよい。また、各工程で段差が生じることがあるが、不都合があれば適宜例えばＣＭＰによる平坦化プロセスを追加すれば回避できる。
【００８２】
以上のように、本実施形態における電子放出源アレイ６０は、画素電極５１、画素抵抗７１及び電源ライン７２が順次積層された積層構造を有するので、画素抵抗７１を専用のスペースに設ける場合よりも占有面積を狭くすることができる。
【００８３】
また、本実施形態における電子放出源アレイ６０は、画素トランジスタ２５及び画素抵抗７１でレベルシフタを構成することにより、画素トランジスタ２５のオン、オフを制御する制御電圧の振幅を従来よりも小さくして画素２１を駆動することができるので、画素２１の応答特性を改善することができる。
【００８４】
したがって、本実施形態における電子放出源アレイ６０は、画素サイズの微細化を図ることができるとともに、画素２１の応答特性を改善することができる。
【００８５】
（第３実施形態）
まず、本実施形態における電子放出源アレイの構成について説明する。
【００８６】
図１１に示すように、本実施形態における電子放出源アレイ８０は、第１実施形態における電子放出源アレイ２０（図２参照）の一部の構成を変更したものである。したがって、電子放出源アレイ２０と同様な構成には同一の符号を付してその説明を省略する。
【００８７】
本実施形態における電子放出源アレイ８０は、回路基板部４０の一の面上に設けられた電子放出源基板部９０を備えている。
【００８８】
電子放出源基板部９０は、画素電極５１の上面（引出電極２４側の面）に形成された画素抵抗９１と、画素抵抗９１の上面に形成された貫通電極９２と、を備えている。すなわち、本実施形態では、画素抵抗９１は、貫通電極９２を介して引出電極２４に接続されている。なお、貫通電極９２は、本発明に係る電気的接続手段を構成する。
【００８９】
この構成により、本実施形態における電子放出源アレイ８０は、第１実施形態における電源ライン２７、第２実施形態における電源ライン７２を省略することができる。また、本実施形態における電子放出源アレイ８０は、第２実施形態と同様に、第１実施形態における電源ライン２７を回路基板部４０上に形成するための面積を必要としないので、画素の高集積化に好適である。
【００９０】
次に、本実施形態における電子放出源アレイ８０の動作について図１２を用いて説明する。図１２は、電子放出源アレイ８０の等価回路を示している。
【００９１】
画素２１からの電子放出が開始される過程は、第１実施形態及び第２実施形態と同じであるので説明を省略する。垂直走査回路１１及び水平走査回路１２により、画素トランジスタ２５がオフになると、その画素トランジスタ２５のドレイン電極２５ｄ及びそのドレイン電極２５ｄに接続されている陰極２３には引出電圧Ｖｈが印加される。その結果、陰極２３と引出電極２４との間の電位差が閾値未満となって画素２１からの電子放出を停止することができる。
【００９２】
次に、本実施形態における電子放出源基板部９０の製造工程例を説明する。
【００９３】
図１３（ａ）〜（ｄ）に示した製造工程は、第２実施形態における図８（ａ）〜（ｄ）と同じなので説明を省略する。
【００９４】
絶縁体５３と、その上面に引出電極２４を形成した後（図１３（ｅ））、画素抵抗９１の位置する箇所に開口部９２ａを設け、画素抵抗９１の表面を露出させる（図１３（ｆ））。その開口部９２ａに公知の技術を用いて貫通電極９２を埋め込むことにより画素抵抗９１と引出電極２４とを接続する（図１３（ｇ））。
【００９５】
以降の工程は、第１実施形態と同様であり、開口部５４の形成（図５（ｇ）参照）、陰極２３の形成等を行えばよいので図示は省略する。
【００９６】
なお、前述の説明では、貫通電極９２を形成する工程は、絶縁体５３及び引出電極２４を形成した直後に行ったが、貫通電極９２を形成する技術によっては、適宜順番を入れ替えることになる。また、陰極２３を形成する開口部５４の一部に、陰極２３を形成せずに貫通電極９２を形成するようにしてもよい。例えば、１画素あたり開口部５４が９個ある場合、８個の開口部５４に陰極２３を形成し、残りの１個の開口部５４に貫通電極９２を形成する構成としてもよい。
【００９７】
前述の製造工程により、図１１に示したアクティブマトリクス型の電子放出源アレイ８０が得られる。画素抵抗９１の抵抗値の制御は、アモルファスシリコンの抵抗率や、画素抵抗９１の断面積（図９（ｄ２）に示した寸法Ｗ及びＬ参照）で行えばよく、さらに図１３（ｆ）で絶縁体５３の開口をした後にアモルファスシリコンのエッチングを行い、画素抵抗９１の厚みを制御することでもできる。また、陰極抵抗層５２の形成が不要な場合や、各製造工程で発生した段差の回避法などは、第２実施形態と同様である。
【００９８】
以上のように、本実施形態における電子放出源アレイ８０は、画素抵抗９１が貫通電極９２を介して引出電極２４に接続される構成としたので、第１実施形態における電源ライン２７、第２実施形態における電源ライン７２を省略することができ、より簡易な構成が得られる。
【００９９】
また、本実施形態における電子放出源アレイ８０は、画素トランジスタ２５及び画素抵抗９１でレベルシフタを構成することにより、画素トランジスタ２５のオン、オフを制御する制御電圧の振幅を従来よりも小さくして画素２１を駆動することができるので、画素２１の応答特性を改善することができる。
【０１００】
また、本実施形態における電子放出源アレイ８０は、画素電極５１の上面に画素抵抗９１を設ける構成としたので、画素抵抗９１を専用のスペースに設ける場合よりも画素抵抗９１の占有面積を狭くすることができる。
【０１０１】
したがって、本実施形態における電子放出源アレイ８０は、画素サイズの微細化を図ることができるとともに、画素２１の応答特性を改善することができる。
【０１０２】
（第４実施形態）
まず、本実施形態における電子放出源アレイの構成について説明する。
【０１０３】
図１４に示すように、本実施形態における電子放出源アレイ１００は、第１実施形態における電子放出源アレイ２０（図２参照）の一部の構成を変更したものである。したがって、電子放出源アレイ２０と同様な構成には同一の符号を付してその説明を省略する。
【０１０４】
本実施形態における電子放出源アレイ１００は、回路基板部４０の一の面上に設けられた電子放出源基板部１１０を備えている。
【０１０５】
電子放出源基板部１１０は、画素電極５１の上面（引出電極２４側の面）に形成された画素抵抗１１１と、画素抵抗１１１と電気的に接続された引出電極接続部２４ａと、を備えている。この引出電極接続部２４ａは引出電極２４に含まれる。ここで、引出電極接続部２４ａは本発明に係る電気的接続手段を構成する。
【０１０６】
この構成により、本実施形態における電子放出源アレイ１００は、第３実施形態における貫通電極９２を省略することができる。また、本実施形態における電子放出源アレイ１００は、第２実施形態及び第３実施形態と同様に、第１実施形態における電源ライン２７を回路基板部４０上に形成するための面積を必要としないので、画素の高集積化に好適である。
【０１０７】
なお、本実施形態における電子放出源アレイ１００の等価回路は、第３実施形態における電子放出源アレイ８０の等価回路（図１２参照）に対し、画素抵抗９１及び貫通電極９２をそれぞれ画素抵抗１１１及び引出電極接続部２４ａとしたものであり、動作は第３実施形態と同様であるので電子放出源アレイ１００の動作の説明は省略する。
【０１０８】
次に、本実施形態における電子放出源アレイ１００の製造工程例について図１５を用いて説明する。
【０１０９】
図１５（ａ）〜（ｄ）に示した製造工程は、第３実施形態における図１３（ａ）〜（ｄ）と同じなので省略する。
【０１１０】
絶縁体５３を形成（図１５（ｅ））した後、絶縁体５３の一部を開口して溝部５３ｃを形成し、画素抵抗１１１の表面を露出させる（図１５（ｆ））。このとき図示のように溝部５３ｃの壁面をＵ字形状又はＶ字形状等の傾斜型に形成する。傾斜の形成は、公知の技術で行えばよい。
【０１１１】
次に、溝部５３ｃが形成された絶縁体５３の表面に引出電極２４を形成することによって、溝部５３ｃの内壁に引出電極接続部２４ａが形成され、画素抵抗１１１は引出電極接続部２４ａを介して引出電極２４に接続される。以降の工程は、第１実施形態と同様であり、開口部５４の形成（図５（ｇ）参照）、陰極２３の形成等を行えばよいので図示は省略する。
【０１１２】
前述の製造工程により、図１４に示したアクティブマトリクス型の電子放出源アレイ１００が得られる。画素抵抗１１１の抵抗値の制御は、アモルファスシリコンの抵抗率や、図１４（ａ）に示した寸法Ｗ及びＬで行えばよい。なお、陰極抵抗層５２の形成が不要な場合、各製造工程で生じる段差の回避法などは、第３の実施形態と同様である。
【０１１３】
以上のように、本実施形態における電子放出源アレイ１００は、画素抵抗１１１が引出電極接続部２４ａを介して引出電極２４に接続される構成としたので、第１実施形態における電源ライン２７、第２実施形態における電源ライン７２を省略することができ、より簡易な構成が得られる。
【０１１４】
また、本実施形態における電子放出源アレイ１００は、画素トランジスタ２５及び画素抵抗１１１でレベルシフタを構成することにより、画素トランジスタ２５のオン、オフを制御する制御電圧の振幅を従来よりも小さくして画素２１を駆動することができるので、画素２１の応答特性を改善することができる。
【０１１５】
また、本実施形態における電子放出源アレイ１００は、画素電極５１の上面に画素抵抗１１１を設ける構成としたので、画素抵抗１１１を専用のスペースに設ける場合よりも占有面積を狭くすることができる。
【０１１６】
したがって、本実施形態における電子放出源アレイ１００は、画素サイズの微細化を図ることができるとともに、画素２１の応答特性を改善することができる。
【０１１７】
（第５実施形態）
図１６は、本発明の第５実施形態における表示装置の構成を示す図である。なお、本実施形態における表示装置１２０は、第１実施形態における撮像装置１０の構成の一部を変更したものであり、同様な構成には同一の符号を付してその説明を省略する。
【０１１８】
図１６に示すように、本実施形態における表示装置１２０は、垂直走査回路１１、映像信号出力回路１２１、電子放出源アレイ２０、陽極基板１３０を有し、電子放出源アレイ２０と陽極基板１３０との間は真空に保たれている。
【０１１９】
映像信号出力回路１２１は、第１実施形態における水平走査回路１２に代わるものであって、垂直走査回路１１が選択した垂直走査ラインＶ１〜Ｖ３にある画素２１に、水平走査ラインＨ１〜Ｈ３を介し、アナログ映像信号を出力するようになっている。なお、映像信号出力回路１２１は、本発明に係る導通状態電圧供給手段を構成する。
【０１２０】
電子放出源アレイ２０の画素トランジスタ２５において、ソース電極２５ｓ及びドレイン電極２５ｄに、それぞれ、垂直走査回路１１及び陰極２３が接続されている構成は第１実施形態と同様であるが、本実施形態では、画素トランジスタ２５のオン状態（画素２１のオン状態）において、映像信号により振幅変調された電圧が映像信号出力回路１２１からゲート電極２５ｇに入力されるようになっている点が第１実施形態と異なっている。
【０１２１】
陽極基板１３０は、透明基板１３１、透明電極１３２及び蛍光体１３３を備え、透明電極１３２には、図示しない電源が接続され、陽極電圧が供給されるようになっている。
【０１２２】
この構成により、本実施形態における表示装置１２０は、垂直走査回路１１が選択した垂直走査ライン上のオン状態の画素２１において、陰極２３が映像信号により振幅変調された電圧に応じた量の電子ビームを放射し、この電子ビーム量に応じた輝度の発光を蛍光体１３３にさせることができる。
【０１２３】
なお、ゲート電極２５ｇに印加する電圧は、映像信号の振幅変調したものに限らず、例えばパルスの幅を映像信号で変調したものでもよい。
【０１２４】
以上のように、本実施形態における表示装置１２０は、垂直走査回路１１が画素トランジスタ２５のソース電極２５ｓに電圧を供給している画素トランジスタ２５のオン状態において、映像信号出力回路１２１が出力するアナログ映像信号の電圧をゲート電極２５ｇに入力することによって陰極２３が電子を放射する構成としたので、電子放射量に応じた輝度の画像を表示することができる。
【０１２５】
また、本実施形態における表示装置１２０は、画素トランジスタ２５及び画素抵抗２６でレベルシフタを構成することにより、画素トランジスタ２５のオン、オフを制御する制御電圧の振幅を従来よりも小さくして画素２１を駆動することができるので、画素２１の応答特性を改善することができる。
【０１２６】
また、本実施形態における表示装置１２０は、同一の層に設けられた電源ライン２７及び画素電極５１の上面に画素抵抗２６を設ける構成としたので、画素抵抗２６を専用のスペースに設ける場合よりも占有面積を狭くすることができる。
【０１２７】
したがって、本実施形態における表示装置１２０は、画素サイズの微細化を図ることができるとともに、画素２１の応答特性を改善することができる。
【０１２８】
なお、前述の実施形態において、第１実施形態で説明した電子放出源アレイ２０を例に挙げて説明したが、これに限定されるものではなく、第２実施形態の電子放出源アレイ６０、第３実施形態の電子放出源アレイ８０、第４実施形態の電子放出源アレイ１００を用いても同様な効果が得られる。
【産業上の利用可能性】
【０１２９】
以上のように、本発明に係る電子放出源アレイ並びにそれを備えた撮像装置及び表示装置は、画素サイズの微細化を図ることができるとともに、画素の応答特性を改善することができるという効果を有し、電子放出源アレイ並びにそれを備えた撮像装置及び表示装置として有用である。
【符号の説明】
【０１３０】
１０  撮像装置
１１  垂直走査回路（選択走査電圧供給手段）
１２  水平走査回路（導通状態電圧供給手段）
２０、６０、８０、１００  電子放出源アレイ
２１  画素
２２  電子放出源
２３  陰極
２４  引出電極
２４ａ  引出電極接続部（電気的接続手段）
２５  画素トランジスタ（スイッチング素子）
２６、７１、９１、１１１  画素抵抗（抵抗手段）
２７、７２  電源ライン（電圧印加電極）
３０  光入射基板
３１  透明基板
３２、１３２  透明電極
３３  光電変換膜
４０  回路基板部
４１  半導体基板
４２、５３  絶縁体
４４  貫通電極
５０、７０、９０、１１０  電子放出源基板部
５３ｃ  溝部
９２  貫通電極（電気的接続手段）
１２０  表示装置
１２１  映像信号出力回路（導通状態電圧供給手段）
１３０  陽極基板
１３１  透明基板
１３３  蛍光体
【図１】
2014229437.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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