(57)【要約】【課題】フリップチップ接続を採用した半導体装置において、高速動作とフリップチップ接続の高信頼性を実現する。【解決手段】配線基板ＩＳの上面に形成された最上層の配線を覆う保護膜ＳＲＵに、配線基板ＩＳの一辺と平行な方向に延伸する開口部ＳＲＯを形成し、その開口部ＳＲＯから、最上層の配線の一部からなり、配線基板ＩＳの一辺と垂直な方向に延伸する複数のリード電極ＬＥを露出させる。そして、複数のリード電極ＬＥと、半導体チップＳＣの縁から内側の一部である外周領域に形成された複数のバンプ電極ＰＢとを、それぞれ複数のはんだを介して接続する。【選択図】図１０
2014096501.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップの主面と、配線基板の上面とが対向するように、前記配線基板の前記上面上に前記半導体チップが搭載された半導体装置であって、
前記半導体チップは、前記半導体チップの縁から内側の一部である外周領域に、複数のバンプ電極を有し、
前記複数のバンプ電極は、前記半導体チップの第１辺に平行な第１直線上に形成された第１の複数のバンプ電極と、前記半導体チップの第１辺に平行で、前記第１直線よりも前記半導体チップの縁から内側に位置する第２直線上に形成された第２の複数のバンプ電極と、前記半導体チップの第１辺に平行で、前記第２直線よりも前記半導体チップの縁から内側に位置する第３直線上に形成された第３の複数のバンプ電極と、前記半導体チップの第１辺に平行で、前記第３直線よりも前記半導体チップの縁から内側に位置する第４直線上に配列された第４の複数のバンプ電極とを有し、
前記配線基板は、絶縁膜と、前記絶縁膜上に形成された複数の配線と、前記絶縁膜および前記複数の配線上に形成された保護膜と、前記保護膜に形成され、前記配線基板の第１辺と平行な方向に延伸する第１開口部とを有し、
前記第１開口部から、前記複数の配線の一部からなり、前記配線基板の第１辺と垂直な方向に延伸する複数のリード電極が露出し、
前記第１、第２、第３、および第４の複数のバンプ電極と、前記第１開口部から露出した前記複数のリード電極とは、それぞれ複数のはんだを介して接続される。
【請求項２】
請求項１記載の半導体装置において、
前記第１、第２、第３、および第４の複数のバンプ電極は、銅からなるピラーバンプである。
【請求項３】
請求項１記載の半導体装置において、
前記配線基板が有する前記複数のリード電極は、信号配線として機能する第１リード電極を含み、前記第１リード電極と併走して、ＧＮＤ配線として機能する第２リード電極が形成されている。
【請求項４】
請求項１記載の半導体装置において、
前記配線基板が有する前記複数のリード電極は、アナログ信号配線として機能する第１リード電極と、デジタル信号配線として機能する第２リード電極とを含み、前記第１リード電極と前記第２リード電極との間に、ＧＮＤ配線として機能する第３リード電極が形成されている。
【請求項５】
請求項１記載の半導体装置において、
平面視において、前記第１の複数のバンプ電極に属する第１バンプ電極の中心から、前記第１の複数のバンプ電極に属し、前記第１バンプ電極と隣り合う第２バンプ電極の中心までの第１距離が、前記第１バンプ電極の中心から、前記第２の複数のバンプ電極に属し、前記第１バンプ電極の最も近くに位置する第３バンプ電極の中心までの第２距離と同じかまたは前記第２距離よりも短く、
前記第２距離が、前記第３バンプ電極の中心から、前記第３の複数のバンプ電極に属し、前記第３バンプ電極の最も近くに位置する第４バンプ電極の中心までの第３距離と同じかまたは前記第３距離よりも短い。
【請求項６】
請求項１記載の半導体装置において、
前記第１の複数のバンプ電極と電気的に接続する複数のリード電極および前記第２の複数のバンプ電極と電気的に接続する複数のリード電極は、前記配線基板の第１辺側へ延伸し、前記第３の複数のバンプ電極と電気的に接続する複数のリード電極および前記第４の複数のバンプ電極と電気的に接続する複数のリード電極は、前記配線基板の第１辺と反対側へ延伸する。
【請求項７】
請求項１記載の半導体装置において、
前記半導体チップの前記第２の複数のバンプ電極と前記第３の複数のバンプ電極との間の領域には、第１ビア、前記第１ビアと隣り合う第２ビア、前記第２ビアと隣り合う第３ビア、および前記第３ビアと隣り合う第４ビアが前記半導体チップの第１辺に沿って繰り返し配置されており、
前記第１の複数のバンプ電極は複数の前記第１ビアと複数の第１引出し配線を介してそれぞれ繋がり、前記第２の複数のバンプ電極は複数の前記第３ビアと複数の第３引出し配線を介してそれぞれ繋がり、前記第３の複数のバンプ電極は複数の前記第２ビアと複数の第２引出し配線を介してそれぞれ繋がり、前記第４の複数のバンプ電極は複数の前記第４ビアと複数の第４引出し配線を介してそれぞれ繋がり、
前記第１引出し配線および前記第４引出し配線は前記半導体チップの第１辺に垂直な方向に延伸する。
【請求項８】
請求項７記載の半導体装置において、
前記第１ビア、前記第２ビア、前記第３ビア、および前記第４ビアは前記半導体チップの第１辺に平行な方向に、等間隔に配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えばフリップチップ接続を採用した半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体チップの主面に形成されたチップパッドと、半導体チップを搭載する配線基板の上面に形成されたリード電極とを接続する方法の１つとしてフリップチップ接続がある。      
【０００３】
例えば特開２００２−３２９７４２号公報（特許文献１）に、ボンディング用パッドを千鳥状に配列した半導体装置において、ウエハテスト時にプローブを接触させるためのテスト用パッドを、千鳥状に配列したボンディング用パッドの余剰のスペースに設けた技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２９７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
配線基板の上面には複数のリード電極を覆う保護膜が形成されており、半導体チップのチップパッドと配線基板のリード電極とがバンプ電極を介して電気的に接続される部分では、各リード電極の位置に対応して上記保護膜にそれぞれ開口部が形成されている。しかし、リード電極と開口部との合わせばらつきが相対的に大きいことから、設計上もリード電極と開口部との大きな合わせ余裕が必要となる。このため、複数の開口部を形成した場合、リード電極に繋がる配線が長くなり、電圧降下や伝送特性低下の問題が生じる。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
配線基板の一辺に沿って、配線基板の一辺と平行な方向に延伸する開口部を保護膜に形成し、その開口部から、配線基板の一辺と垂直な方向に延伸する複数のリード電極を露出させる。そして、複数のリード電極と半導体チップの縁から内側の一部である外周領域に形成された複数のバンプ電極とを、それぞれ複数のはんだを介して接続する。
【発明の効果】
【０００８】
一実施の形態によれば、フリップチップ接続を採用した半導体装置において、高速動作とフリップチップ接続の高信頼性を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１による半導体装置の斜視図である。
【図２】実施の形態１による半導体装置の要部断面図である。
【図３】実施の形態１による半導体チップの要部平面図である。
【図４】実施の形態１による半導体チップの要部断面図（図３のＩ−Ｉ´線における要部断面図）である。
【図５】実施の形態１による半導体チップの入出力バッファ回路が形成された領域の一部を拡大して示す概略断面図である。
【図６】実施の形態１による半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図７】実施の形態１による半導体基板の主面に形成された内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図８】実施の形態１による配線基板の上面に形成された複数のリード電極の一部を拡大して示す要部平面図である。
【図９】実施の形態１による配線基板の上面に形成された複数のリード電極の変形例の一部を拡大して示す要部平面図である。
【図１０】実施の形態１による半導体チップと配線基板とをフリップチップ接続した際の半導体チップの主面に形成された複数のチップパッドと配線基板の上面に形成された複数のリード電極とが接続された領域の一部を拡大して示す要部平面図である。
【図１１】（ａ）は、実施の形態１による配線基板の上面の要部平面図と配線基板の一部を拡大して示す要部断面図、（ｂ）は、実施の形態１による半導体チップの主面の要部平面図と半導体チップの一部を拡大して示す要部断面図、（ｃ）は、実施の形態１による半導体チップと配線基板とをフリップチップ接続した半導体装置の要部平面図と半導体装置の一部を拡大して示す要部断面図である。
【図１２】実施の形態１による配線基板の上面に半導体チップを搭載した半導体装置の一部を拡大して示す要部断面図である。
【図１３】（ａ）は、チップパッドの単列配置、チップパッドの２列千鳥配置、およびチップパッドの４列千鳥配置の一例を示す概略平面図、（ｂ）は、リード電極の単列配置、リード電極の２列千鳥配置、およびリード電極の４列千鳥配置の一例を示す概略平面図である。
【図１４】比較例としてチップパッドの２列千鳥配置を２つ配置したチップパッドの４列千鳥配置の一例を示す要部平面図を示す。
【図１５】（ａ）は、隣り合うリード電極間の距離が相対的に長い場合における、フリップチップ接続された部分の一例を示す概略平面図および概略断面図、（ｂ）は、隣り合うリード電極間の距離が相対的に短い場合における、フリップチップ接続された部分の一例を示す概略平面図および概略断面図である。
【図１６】実施の形態１によるリード電極の４列千鳥配置の一例を示す概略平面図である。
【図１７】（ａ）および（ｂ）は、それぞれ実施の形態２による半導体チップの主面に形成された複数のチップパッド、および配線基板の上面に形成された複数のリード電極（基板パッドおよび引出し配線）の第１の配置を示す要部平面図である。
【図１８】（ａ）および（ｂ）は、それぞれ実施の形態２による半導体チップの主面に形成された複数のチップパッド、および配線基板の上面に形成された複数のリード電極（基板パッドおよび引出し配線）の第２の配置を示す要部平面図である。
【図１９】（ａ）および（ｂ）は、それぞれ実施の形態２による半導体チップの主面に形成された複数のチップパッド、および配線基板の上面に形成された複数のリード電極（基板パッドおよび引出し配線）の第３の配置を示す要部平面図である。（ｃ）は、実施の形態２による半導体チップの主面に形成された複数のチップパッドの第３の配置の変形例を示す要部平面図である。
【図２０】（ａ）および（ｂ）は、それぞれ実施の形態２による半導体チップの主面に形成された複数のチップパッド、および配線基板の上面に形成された複数のリード電極（基板パッドおよび引出し配線）の第４の配置を示す要部平面図である。
【図２１】（ａ）は、実施の形態２による半導体チップの主面に形成された複数のチップパッドの配置を示す要部平面図、（ｂ）は、実施の形態２による配線基板の上面に形成された複数のリード電極（基板パッドおよび引出し配線）の配置を示す要部平面図、（ｃ）は、実施の形態２による配線基板の一部を示す要部断面図である。
【図２２】（ａ）および（ｂ）は、それぞれ実施の形態２による半導体チップの主面のコーナ部に形成された複数のチップパッドの配置、およびその変形例を示す要部平面図である。
【図２３】実施の形態３による半導体基板の主面に形成された内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図２４】実施の形態４による半導体基板の主面に形成された内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図２５】実施の形態５による半導体基板の主面に形成された内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図２６】実施の形態６による半導体基板の主面に形成された内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図２７】実施の形態７による半導体チップの主面に形成されたチップパッドおよび引出しビアの一部を拡大して示す要部平面図である。
【図２８】実施の形態８による半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図２９】実施の形態８の変形例による半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【図３０】実施の形態９による半導体装置の製造工程中の半導体装置を示す要部断面図である。（ａ）は半導体装置の一部を拡大して示す要部断面図、（ｂ）は半導体装置の全体を示す要部断面図である。
【図３１】図３０に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３２】図３１に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３３】図３２に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３４】図３３に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３５】図３４に続く、半導体装置の製造工程中の図３０と同じ個所の要部断面図である。
【図３６】実施の形態１０による半導体装置の製造工程中の半導体装置を示す要部断面図である。（ａ）は半導体装置の一部を拡大して示す要部断面図、（ｂ）は半導体装置の全体を示す要部断面図である。
【図３７】図３６に続く、半導体装置の製造工程中の図３６と同じ個所の要部断面図である。
【図３８】図３７に続く、半導体装置の製造工程中の図３６と同じ個所の要部断面図である。
【図３９】図３８に続く、半導体装置の製造工程中の図３６と同じ個所の要部断面図である。
【図４０】図３９に続く、半導体装置の製造工程中の図３６と同じ個所の要部断面図である。
【発明を実施するための形態】
【００１０】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１２】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１３】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１５】
（実施の形態１）
本実施の形態１は、半導体チップの主面の外周領域（半導体チップの縁から内側の一部）に複数のチップパッドを配置して、配線基板にフリップチップ接続する技術に関するものであり、特に、半導体チップの主面における複数のチップパッドの配置、ならびに配線基板の上面における複数のリード電極（基板パッドおよび引出し配線）の配置および保護膜の形状に特徴を有する。
【００１６】
実施の形態１による半導体装置について図１〜図１２を用いて説明する。図１は、半導体装置の斜視図である。図２は、半導体装置の要部断面図である。図３は、半導体チップの要部平面図である。図４は、半導体チップの要部断面図（図３のＩ−Ｉ´線における要部断面図）である。図５は、半導体チップの入出力バッファ回路が形成された領域の一部を拡大して示す概略断面図である。図６は、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。図７は、半導体基板の主面に形成された内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。図８は、配線基板の上面に形成された複数のリード電極の一部を拡大して示す要部平面図である。図９は、配線基板の上面に形成された複数のリード電極の変形例の一部を拡大して示す要部平面図である。図１０は、半導体チップと配線基板とをフリップチップ接続した際の半導体チップの主面に形成された複数のチップパッドと配線基板の上面に形成された複数のリード電極とが接続された領域の一部を拡大して示す要部平面図である。図１１（ａ）、（ｂ）、および（ｃ）は、それぞれ配線基板の上面の要部平面図と配線基板の一部を拡大して示す要部断面図、半導体チップの主面の要部平面図と半導体チップの一部を拡大して示す要部断面図、および配線基板と半導体チップとをフリップチップ接続した半導体装置の要部平面図と半導体装置の一部を拡大して示す要部断面図である。図１２は、配線基板の上面に半導体チップを搭載した半導体装置の一部を拡大して示す要部断面図である。
【００１７】
＜半導体装置＞
図１に、半導体装置の斜視図を示し、図２に、半導体装置の要部断面図を示す。
【００１８】
半導体装置ＳＭは、配線基板ＩＳの互いに反対側に位置する上面および下面のうち、上面側に半導体チップＳＣを搭載し、下面側にボール状の外部接続用端子ＢＳを複数配置したパッケージ構造となっている。
【００１９】
半導体チップＳＣの主面と、配線基板ＩＳの上面とが対向するように、配線基板ＩＳの上面に半導体チップＳＣが搭載されている。半導体チップＳＣの主面には、半導体素子と電気的に接続された複数のチップパッド（図示は省略）が配置されている。これら複数のチップパッドは、半導体チップＳＣの多層配線のうちの最上層の配線からなり、半導体チップＳＣの表面保護膜にそれぞれのチップパッドに対応して形成された開口部により露出している。
【００２０】
さらに、複数のチップパッドの表面にはそれぞれバンプ電極（突起状電極）ＰＢが接続されており、このバンプ電極ＰＢを介して、半導体チップＳＣの主面に形成された複数のチップパッドと配線基板ＩＳの上面に形成された複数のリード電極（図示は省略）とが電気的に接続されている。
【００２１】
＜半導体チップ＞
図３に、半導体チップの要部平面図を示し、図４に、図３のＩ−Ｉ´線における要部断面図を示す。
【００２２】
半導体チップＳＣは、半導体素子が形成された主面と、主面と反対側の裏面とを有する。半導体チップＳＣは、その厚さ方向と交差する平面形状が四角形になっており、第１辺と、第１辺ＬＣ１と直交する第２辺ＬＣ２と、第１辺と対向する第３辺ＬＣ３と、第２辺と対向する第４辺ＬＣ４とを有している。
【００２３】
半導体チップＳＣは、これに限定されないが、主に、単結晶シリコン（Ｓｉ）からなる半導体基板ＳＩと、この半導体基板ＳＩの主面（表面）の中央部に形成された複数の半導体素子からなる内部回路ＩＣと、この半導体基板ＳＩの主面の周辺部（中央部の外側）に形成された入出力バッファ回路（Input Output Buffer）ＩＯとを有している。入出力バッファ回路ＩＯは、入出力動作のために特化した機能ブロックであり、入出力回路およびＥＳＤ（Electro Static Discharge）保護素子などを含んでいる。
【００２４】
さらに、半導体チップＳＣは、半導体基板ＳＩの主面において絶縁層と配線層とをそれぞれ複数段積み重ねた多層配線ＭＬと、この多層配線ＭＬを覆うようにして形成された表面保護膜ＰＩとを有する構成になっている。絶縁層は、例えば比誘電率３．０以下の低誘電率（Ｌｏｗ−ｋ）膜で形成されている。配線層は、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）等の金属膜で形成されている。表面保護膜ＰＩは、例えばポリイミド等の有機絶縁膜で形成されている。
【００２５】
半導体チップＳＣの主面の外周領域には、最上層配線の一部からなる複数のチップパッドＣＰが配置されている。半導体チップＳＣの主面の外周領域に複数のチップパッドＣＰを配置する構成は、半導体チップＳＣの主面のほぼ全領域に格子状に複数のチップパッドＣＰを配置する構成（Area Array、Full Grid Array）に比べると、多ピン品には対応できず、また、端子ピッチは小さくなる。しかし、配線基板ＩＳにおける配線の引き回しが容易であり（隣接するリード電極間を通す配線が少なくなる）、また、ボンディングワイヤ品などの外周領域にチップパッドＣＰを配置する半導体製品向けに設計されたＩＰ（Intellectual Property）マクロを利用しやすいなどの利点がある。
【００２６】
複数のチップパッドＣＰは、最上層配線からなる引出し配線ＰＬ、および導電性材料が埋め込まれた引出しビアＣＶを介して、最上層配線の１つ下層の配線と電気的に接続されている。引出しビアＣＶは、最上層配線と、その１つ下層の配線との間に形成された絶縁層を貫通して形成されており、その内部に埋め込まれた導電性材料は、最上層配線と一体に形成される接続部材であってもよく、または、最上層配線とは一体に形成されず、引出しビアＣＶの内部のみに埋め込まれた接続部材であってもよい。さらに、最上層配線よりも下層の各配線、および各絶縁層に形成されたビアの内部に埋め込まれた導電性材料を介して、引出し配線ＰＬは、入出力バッファ回路ＩＯと電気的に接続されている。入出力バッファ回路ＩＯと内部回路ＩＣとは、最上層配線よりも下層の配線によって電気的に接続されている。
【００２７】
複数のチップパッドＣＰは、表面保護膜ＰＩに形成された開口部ＣＰＯから露出している。この複数のチップパッドＣＰにそれぞれバンプ電極ＰＢが電気的に接続されている。バンプ電極ＰＢには、例えば銅（Ｃｕ）からなるピラーバンプ（ピラー、柱状電極）、金（Ａｕ）バンプ、またははんだバンプ（Ｃ４（Controlled Collapse Chip Connection））を用いることができる。
【００２８】
しかし、はんだバンプは、リフローで球形となるはんだをバンプに適用するため、はんだバンプの高さを高くしようとすると必然的に幅も大きくなる。また、錫（Ｓｎ）を主成分とする鉛（Ｐｄ）フリーはんだでは、接合時の溶融により、隣り合うはんだバンプが接続する危険性が大きい。よって、はんだバンプは狭ピッチ接続が難しい。また、金（Ａｕ）バンプは、コストがピン数に比例する傾向がある。これらに対して、ピラーバンプは、はんだバンプに比べると狭ピッチ接続が可能であり、また、コストがピン数に比例し難い。これらのことから、バンプ電極ＰＢとしては、例えば銅（Ｃｕ）からなるピラーバンプが好ましい。
【００２９】
さらに、バンプ電極ＰＢ（ピラーバンプＰＩＢ）の表面には鉛（Ｐｂ）フリーはんだ（例えば錫−銀（Ｓｎ−Ａｇ）系はんだ）ＳＲが形成されている。また、バンプ電極ＰＢ（ピラーバンプＰＩＢ）とはんだＳＲとの間には、例えばニッケル（Ｎｉ）からなるバリア膜が形成され、バンプ電極ＰＢ（ピラーバンプＰＩＢ）とチップパッドＣＰとの間には、例えばチタン（Ｔｉ）からなるバリア膜が形成されている。
【００３０】
半導体チップＳＣの縁と入出力バッファ回路ＩＯとの間の領域には、多層配線ＭＬを構成する各配線層等から構成され、平面形状がリング状の第１ガードリングＧＲ１が形成されている。この第１ガードリングＧＲ１は、半導体チップＳＣへの水分の侵入を防止する機能を有する。また、入出力バッファ回路ＩＯと内部回路ＩＣとの間の領域には、多層配線ＭＬを構成する各配線層等から構成され、平面形状がリング状の第２ガードリングＧＲ２が形成されている。この第２ガードリングＧＲ２は、内部回路ＩＣに電源またはＧＮＤを供給するための低インピーダンスの経路として機能する。
【００３１】
図５に、半導体チップの入出力バッファ回路が形成された領域の一部を拡大した概略断面図を示す。ここでは、７層の配線で構成した多層配線を例示する。
【００３２】
半導体基板ＳＩの主面には、電界効果トランジスタ、抵抗素子および容量素子等の種々の半導体素子が形成されている。種々の半導体素子は絶縁層により覆われており、この絶縁層に形成されたビアの内部に埋め込まれた導電性材料ＰＧ１を介して第１層目の配線Ｍ１と種々の半導体素子とが電気的に接続されている。また、第１層目の配線Ｍ１は絶縁層により覆われており、この絶縁層に形成されたビアの内部に埋め込まれた導電性材料ＰＧ２を介して第２層目の配線Ｍ２と第１層目の配線Ｍ１とが電気的に接続されている。さらに、同様にして、上層の配線と下層の配線とが電気的に接続されている。
【００３３】
ここで示すチップパッドＣＰは、最上層配線である第７層目の配線Ｍ７と、バリア膜ＣＰＢと、例えばアルミニウム（Ａｌ）からなる金属膜ＣＰＴとの積層膜から構成され、表面保護膜ＰＩに形成された開口部ＣＰＯから露出している。第７層目の配線Ｍ７は、例えば銅（Ｃｕ）からなる。このチップパッドＣＰには、前述したバンプ電極ＰＢ（ピラーバンプＰＩＢ）が電気的に接続される。
【００３４】
図６に、複数のチップパッドの配置を説明する要部平面図を示す。ここでは、半導体チップＳＣの第１辺ＬＣ１の近傍における複数のチップパッドＣＰの配置を説明するが、第２辺ＬＣ２、第３辺ＬＣ３、および第４辺ＬＣ４の近傍における複数のチップパッドＣＰの配置も同様である。
【００３５】
半導体チップＳＣの主面の外周領域には、第１辺ＬＣ１に沿って延伸する複数の領域を有している。上記複数の領域は、第１辺ＬＣ１側から順に第１領域Ａ１、第２領域Ａ２、中間領域ＡＣ、第３領域Ａ３、および第４領域Ａ４である。ここで、外周領域とは、前述した入出力バッファ回路ＩＯが形成された周辺部とは異なり、この周辺部よりもさらに半導体チップＳＣの縁から内側の領域を含む領域である。
【００３６】
中間領域ＡＣには、複数の引出しビアＣＶが、第１辺ＬＣ１に沿って等間隔に一列に配置されている。一列に配置された複数の引出しビアＣＶを順に、第１ビアＣＶ１、第２ビアＣＶ２、第３ビアＣＶ３、および第４ビアＣＶ４とすると、第１ビアＣＶ１から第１辺側へ延伸する第１引出し配線ＰＬ１が形成され、第２ビアＣＶ２から第１辺ＬＣ１と反対側へ延伸する第２引出し配線ＰＬ２が形成されている。さらに、第３ビアＣＶ３から第１辺ＬＣ１側へ延伸する第３引出し配線ＰＬ３が形成され、第４ビアＣＶ４から第１辺ＬＣ１と反対側へ延伸する第４引出し配線ＰＬ４が形成されている。
【００３７】
そして、第１引出し配線ＰＬ１の他端（第１ビアＣＶ１と繋がった一端と反対側の端部）は第１領域Ａ１に形成された第１チップパッドＣＰ１と繋がる。第２引出し配線ＰＬ２の他端（第２ビアＣＶ２と繋がった一端と反対側の端部）は第３領域Ａ３に形成された第２チップパッドＣＰ２と繋がる。第３引出し配線ＰＬ３の他端（第３ビアＣＶ３と繋がった一端と反対側の端部）は第２領域Ａ２に形成された第３チップパッドＣＰ３と繋がる。第４引出し配線ＰＬ４の他端（第４ビアＣＶ４と繋がった一端と反対側の端部）は第４領域Ａ４に形成された第４チップパッドＣＰ４と繋がる。
【００３８】
すなわち、第１チップパッドＣＰ１、第２チップパッドＣＰ２、第３チップパッドＣＰ３、および第４チップパッドＣＰ４は、中間領域ＡＣから第１辺ＬＣ１側と、第１辺ＬＣ１と反対側とに振り分ける４列千鳥配置を構成しており、この４列千鳥配置が１つのブロックとなって、第１辺ＬＣ１に沿って繰り返されている。
【００３９】
言い換えると、第１領域Ａ１には第１チップパッドＣＰ１が形成され、半導体チップＳＣの主面で第１辺ＬＣ１に垂直な方向に延伸する第１引出し配線ＰＬ１を介して、第１チップパッドＣＰ１と第１ビアＣＶ１の内部に埋め込まれた導電性材料とが電気的に接続している。第２領域Ａ２には第３チップパッドＣＰ３が形成され、半導体チップＳＣの主面で第１辺ＬＣ１に垂直な方向に延伸する第３引出し配線ＰＬ３を介して、第３チップパッドＣＰ３と第３ビアＣＶ３の内部に埋め込まれた導電性材料とが電気的に接続している。第３領域Ａ３には第２チップパッドＣＰ２が形成され、半導体チップＳＣの主面で第１辺ＬＣ１に垂直な方向に延伸する第２引出し配線ＰＬ２を介して、第２チップパッドＣＰ２と第２ビアＣＶ２の内部に埋め込まれた導電性材料とが電気的に接続している。第４領域Ａ４には第４チップパッドＣＰが形成され、半導体チップＳＣの主面で第１辺ＬＣ１に垂直な方向に延伸する第４引出し配線ＰＬ４を介して、第４チップパッドＣＰ４と第４ビアＣＶ４の内部に埋め込まれた導電性材料とが電気的に接続している。
【００４０】
また、第１領域Ａ１に形成された複数の第１チップパッド、第２領域Ａ２に形成された複数の第３チップパッド、第３領域Ａ３に形成された複数の第２チップパッド、および第４領域Ａ４に形成された複数の第４チップパッドは、それぞれ半導体チップＳＣの第１辺ＬＣ１に平行な方向に配列する。
【００４１】
そして、第１領域Ａ１には、複数の第１チップパッドＣＰ１にそれぞれ電気的に接続し、第１辺ＬＣ１に平行な第１直線上に配列する複数のバンプ電極（第１の複数のバンプ電極）ＰＢからなる第１バンプ電極群が形成される。第２領域Ａ２には、複数の第３チップパッドＣＰ３にそれぞれ電気的に接続し、第１辺ＬＣ１に平行な第２直線上に配列する複数のバンプ電極（第２の複数のバンプ電極）ＰＢからなる第２バンプ電極群が形成される。第３領域Ａ３には、複数の第２チップパッドＣＰ２にそれぞれ電気的に接続し、第１辺ＬＣ１に平行な第３直線上に配列する複数のバンプ電極（第３の複数のバンプ電極）ＰＢからなる第３バンプ電極群が形成される。第４領域Ａ４には、複数の第４チップパッドＣＰ４にそれぞれ電気的に接続し、第１辺ＬＣ１に平行な第４直線上に配列する複数のバンプ電極（第４の複数のバンプ電極）ＰＢからなる第４バンプ電極群が形成される。
【００４２】
図７に、内部回路および入出力バッファ回路と、複数のチップパッドとの位置関係を説明する要部平面図を示す。ここでは、半導体チップＳＣの第１辺ＬＣ１の近傍における上記位置関係を説明するが、第２辺ＬＣ２、第３辺ＬＣ３、および第４辺ＬＣ４の近傍における複数のチップパッドＣＰの配置も同様である。
【００４３】
同一構成の複数の入出力バッファ回路ＩＯが、半導体基板ＳＩの周辺部に半導体チップＳＣの第１辺ＬＣ１に沿って繰り返して配置されており、複数の入出力バッファ回路ＩＯのそれぞれと平面視において重なる位置に引出しビアＣＶが形成されている。
【００４４】
また、複数の入出力バッファ回路ＩＯは、それぞれ第１領域Ａ１、第２領域Ａ２、および中間領域ＡＣにかけて形成されている。従って、第１領域Ａ１に配置された複数のチップパッドＣＰ、第２領域Ａ２に配置された複数のチップパッドＣＰ、および中間領域ＡＣに配置された複数の引出しビアＣＶは、平面視において入出力バッファ回路ＩＯが形成された領域（周辺部）と重なる。しかし、第３領域Ａ３に配置された複数のチップパッドＣＰの一部、および第４領域Ａ４に配置された複数のチップパッドＣＰは、平面視において内部回路ＩＣが形成された領域（中央部；図７中、ハッチングで示す領域）と重なる。
【００４５】
＜配線基板（パッケージ基板）＞
図８に、複数のリード電極の配置を説明する要部平面図を示す。
【００４６】
配線基板ＩＳは、上面と、上面と反対側の下面とを有する。配線基板ＩＳは、その厚さ方向と交差する平面形状が四角形になっており、第１辺ＬＳ１と、第１辺ＬＳ１と直交する第２辺ＬＳ２と、第１辺ＬＳ１と対向する第３辺ＬＳ３と、第２辺ＬＳ２と対向する第４辺ＬＳ４とを有している。配線基板ＩＳは、多層配線構造から成り、後に図１１（ａ）を用いて説明するが、実施の形態１の配線基板ＩＳは、例えば４つの配線層を有している。
【００４７】
配線基板ＩＳの上面は、保護膜（図８中、ハッチングで示す領域）ＳＲＵにより覆われており、この保護膜ＳＲＵに形成された開口部ＳＲＯから、最上層の配線の一部からなる複数のリード電極ＬＥが露出している。複数のリード電極ＬＥの配線基板ＩＳの一辺に沿った方向の幅は一定であり、その幅は、例えばリード電極ＬＥの電気抵抗、および半導体チップＳＣの主面に形成されたバンプ電極ＰＢとの接続信頼性等の観点から設定される。ここで、一定の幅とは、加工精度等によるばらつきを考慮した範囲も含まれる。
【００４８】
開口部ＳＲＯは、複数のリード電極ＬＥのそれぞれに対して形成されているのではなく、配線基板ＩＳの第１辺ＬＳ１、第２辺ＬＳ２、第３辺ＬＳ３、および第４辺ＬＳ４に沿ってそれぞれ１つの開口部ＳＲＯが形成されており、それぞれの開口部ＳＲＯから複数のリード電極ＬＥが露出している。なお、配線基板ＩＳの第１辺ＬＳ１、第２辺ＬＳ２、第３辺ＬＳ３、および第４辺ＬＳ４に沿って開口された開口部ＳＲＯは、互いにつながるように形成されていても良い。
【００４９】
また、複数のリード電極ＬＥのそれぞれに、バンプ電極ＰＢを介して半導体チップＳＣの主面に形成された複数のチップパッドＣＰが電気的に接続される。よって、複数のリード電極ＬＥのうち、複数のバンプ電極ＰＢと接続する部分の配置は、半導体チップＳＣの主面と裏面とを反転した場合の複数のチップパッドＣＰの配置と同様となる。
【００５０】
以下に、複数のリード電極の配置、および保護膜ＳＲＵに形成された開口部ＳＲＯの形状について詳細に説明する。ここでは、配線基板ＩＳの第１辺ＬＳ１の近傍における複数のリード電極ＬＥの配置を図８を用いて説明するが、第２辺ＬＳ２、第３辺ＬＳ３、および第４辺ＬＳ４の近傍における複数のリード電極ＬＥの配置も同様である。
【００５１】
配線基板ＩＳの上面には、第１辺ＬＳ１に沿って延伸する複数の領域を有している。上記複数の領域は、第１辺ＬＳ１側から順に第１領域Ａ１、第２領域Ａ２、中間領域ＡＣ、第３領域Ａ３、および第４領域Ａ４であり、前述した半導体チップＳＣにおいて説明した各領域と同じである。
【００５２】
複数のリード電極ＬＥは、配線基板ＩＳの第１辺ＬＳ１に垂直な方向に延伸するように形成されている。第１辺ＬＳ１側から第１領域Ａ１に延伸する第１リード電極ＬＥ１、第１辺ＬＳ１の反対側から第３領域Ａ３に延伸する第２リード電極ＬＥ２、第１辺ＬＳ１側から第２領域Ａ２に延伸する第３リード電極ＬＥ３、および第１辺ＬＳ１の反対側から第４領域Ａ４に延伸する第４リード電極ＬＥ４が第１辺に沿って順次配置されている。
【００５３】
すなわち、複数のリード電極ＬＥは、半導体チップＳＣの主面に形成された複数のチップパッドＣＰと同様に、４列千鳥配置を構成しており、この４列千鳥配置が１つのブロックとなって、第１辺ＬＳ１に沿って繰り返されている。従って、配線基板ＩＳの上面を覆う保護膜ＳＲＵに形成された開口部ＳＲＯからは、複数のリード電極ＬＥからなるリード電極群が露出している。
【００５４】
図９に、複数のリード電極の平面形状の変形例を説明する要部平面図を示す。
【００５５】
前述の図８では、配線基板ＩＳの一辺に沿った方向の幅が一定（加工精度等によるばらつきを考慮した範囲を含む）のリード電極ＬＥを例示したが、これに限定されるものではない。例えば半導体チップＳＣの主面に形成されたバンプ電極ＰＢが接続する部分のみを他の部分よりも大きくしてもよい。これにより、半導体チップＳＣの主面に形成されたバンプ電極ＰＢとの接続信頼性が向上する。
【００５６】
＜半導体チップと配線基板とをフリップチップ接続した半導体装置＞
図１０に、半導体チップの主面に形成された複数のチップパッドと配線基板の上面に形成された複数のリード電極とを複数のバンプ電極を介してそれぞれ接続した領域の一部を拡大した要部平面図を示す。ここでは、半導体チップＳＣの第１辺ＬＣ１の近傍における半導体チップＳＣの複数のチップパッドＣＰおよび配線基板ＩＳの複数のリード電極ＬＥの配置を説明するが、半導体チップＳＣの第２辺ＬＣ２、第３辺ＬＣ３、および第４辺ＬＣ４の近傍における半導体チップＳＣの複数のチップパッドＣＰおよび配線基板ＩＳの複数のリード電極ＬＥの配置も同様である。
【００５７】
半導体チップＳＣの第１領域Ａ１には、半導体チップＳＣの第１辺ＬＣ１に沿って複数のチップパッドＣＰが配列している。半導体チップＳＣの第２領域Ａ２には、半導体チップＳＣの第１辺ＬＣ１に沿って複数のチップパッドＣＰが配列している。半導体チップＳＣの第３領域Ａ３には、半導体チップＳＣの第１辺ＬＣ１に沿って複数のチップパッドＣＰが配列している。そして、半導体チップＳＣの第４領域Ａ４には、半導体チップＳＣの第１辺ＬＣ１に沿って複数のチップパッドＣＰが配列している。
【００５８】
これら複数のチップパッドＣＰは、配線基板ＩＳの上面を覆う保護膜ＳＲＵに形成された１つの開口部ＳＲＯから露出するリード電極群に属する複数のリード電極と、複数のバンプ電極ＰＢを介してそれぞれ電気的に接続されている。従って、半導体チップＳＣの中間領域ＡＣに配列した複数の引出しビアＣＶは、開口部ＳＲＯと平面視において重なる位置にある。具体的には、上記複数の引出しビアＣＶは、第２領域Ａ２と第３領域Ａ３との間の中間領域ＡＣと平面視において重なる位置にある。
【００５９】
図１１（ａ）に、配線基板の上面の要部平面図と配線基板の一部を拡大した要部断面図、同図（ｂ）に、半導体チップの主面の要部平面図と半導体チップの一部を拡大した要部断面図、同図（ｃ）に、配線基板と半導体チップとをフリップチップ接続した半導体装置の要部平面図と半導体装置の一部を拡大した要部断面図を示す。また、図１２に、配線基板の上面に半導体チップを搭載した半導体装置の一部を拡大した要部断面図を示す。
【００６０】
配線基板ＩＳは、コア材（基材）Ｃと、このコア材Ｃの表面Ｃｘに形成された配線層（配線基板ＩＳにおける上から２番目の配線層（第２配線層ＭＬ２））と、この第２配線層ＭＬ２を覆うように形成された上層絶縁膜ＩＵと、この上層絶縁膜ＩＵの表面に形成された配線層（配線基板ＩＳにおける最上層の配線層（第１配線層ＭＬ１））とを有している。ここで、第１配線層ＭＬ１の一部からなる複数のリード電極ＬＥが、この第１配線層ＭＬ１を覆うようにして形成された保護膜ＳＲＵから露出している。
【００６１】
さらに、配線基板ＩＳは、このコア材Ｃの表面Ｃｘと反対側の裏面Ｃｙに形成された配線層（配線基板ＩＳにおける上から３番目の配線層（第３配線層ＭＬ３））と、この第３配線層ＭＬ３を覆うように形成された下層絶縁膜ＩＤと、この下層絶縁膜ＩＤの表面に形成された配線層（配線基板ＩＳにおける最下層の配線層（第４配線層ＭＬ４））とを有している。ここで、第４配線層ＭＬ４の一部からなる複数のＢＧＡランドＢＬＲが、この第４配線層ＭＬ４を覆うようにして形成された保護膜ＳＲＤから露出している。
【００６２】
また、配線基板ＩＳの各配線層ＭＬ１，ＭＬ２，ＭＬ３，ＭＬ４は、例えば銅を主成分とする金属膜で形成されている。配線基板ＩＳの上面側の保護膜ＳＲＵは、例えば絶縁樹脂を主成分としたソルダーレジストであり、埃、熱、または湿気などの外部環境から、配線基板ＩＳの最上層に形成された第１配線層ＭＬ１を保護し、第１配線層ＭＬ１の絶縁性を維持する機能を有している。同様に、配線基板ＩＳの下面側の保護膜ＳＲＤは、例えば絶縁樹脂を主成分としたソルダーレジストであり、埃、熱、または湿気などの外部環境から、配線基板ＩＳの最下層に形成された第４配線層ＭＬ４を保護し、第４配線層ＭＬ４の絶縁性を維持する機能を有している。
【００６３】
また、第１配線層ＭＬ１と第２配線層ＭＬ２とは、上層絶縁膜ＩＵに形成された貫通孔（ビア）ＶＵを介して電気的に接続されている。第２配線層ＭＬ２と第３配線層ＭＬ３とは、コア材Ｃの表面Ｃｘから裏面Ｃｙに向かって形成された貫通孔（ビア）ＶＩを介して電気的に接続されている。第３配線層ＭＬ３と第４配線層ＭＬ４とは、下層絶縁膜ＩＤに形成された貫通孔（ビア）ＶＤを介して電気的に接続されている。
【００６４】
また、配線基板ＩＳの上面には、前述したように、複数のリード電極ＬＥからなるリード電極群が、配線基板ＩＳの第１辺ＬＳ１、第２辺ＬＳ２、第３辺ＬＳ３、および第４辺ＬＳ４に沿ってそれぞれ形成されている（例えば前述の図８参照）。これら４つのリード電極群は、保護膜ＳＲＵにリード電極群に対応して形成された４つの開口部ＳＲＯによりそれぞれ露出している。
【００６５】
また、配線基板ＩＳの下面には、前述したように、複数のＢＧＡランドＢＬＲが形成されている。これら複数のＢＧＡランドＢＬＲは、保護膜ＳＲＤにＢＧＡランドＢＬＲに対応して形成された複数の開口部によりそれぞれ露出しており、それぞれに外部接続用端子ＢＳが接続されている。
【００６６】
半導体チップＳＣは、配線基板ＩＳの上面と半導体チップＳＣの主面とが対向して、配線基板ＩＳの上面に搭載されており、半導体チップＳＣの主面に形成された複数のチップパッドＣＰにそれぞれ接続された複数のバンプ電極ＰＢと、配線基板ＩＳの上面に形成された複数のリード電極ＬＥとが、複数のはんだＳＲによってそれぞれ電気的に接続されている。
【００６７】
＜実施の形態１による効果作用＞
１．第１の効果作用
第１領域Ａ１、第２領域Ａ２、第３領域Ａ３、および第４領域Ａ４ごとに、保護膜ＳＲＵの開口部ＳＲＯを形成することは可能である。または、第１領域Ａ１および第２領域Ａ２に保護膜ＳＲＵの開口部ＳＲＯを１つ形成し、第３領域Ａ３および第４領域Ａ４に保護膜ＳＲＵの開口部ＳＲＯを１つ形成することも可能である。しかし、保護膜ＳＲＵの開口部ＳＲＯとリード電極ＬＥとの合わせばらつきが相対的に大きいため、設計上も保護膜ＳＲＵの開口部ＳＲＯとリード電極ＬＥとの大きな合わせ余裕が必要となり、この合わせ余裕は保護膜ＳＲＵの開口部ＳＲＯごとに必要となる。その結果、保護膜ＳＲＵに複数の開口部ＳＲＯを形成すると、第１領域Ａ１、第２領域Ａ２、第３領域Ａ３、および第４領域Ａ４ごとの配線基板ＩＳの一辺に垂直な方向（例えば前述の図１０に示すｘ方向）の距離が大きくなってしまい、配線抵抗の増加および配線間容量の増加を招いてしまう。
【００６８】
これに対して、実施の形態１では、前述の図８および図１０に示したように、配線基板ＩＳの各辺に沿ってそれぞれ形成されたリード電極群ごとに（第１領域Ａ１、第２領域Ａ２、中間領域ＡＣ、第３領域Ａ３、および第４領域Ａ４の全領域に）、１つの開口部ＳＲＯを保護膜ＳＲＵに形成している。従って、保護膜ＳＲＵの開口部ＳＲＯとリード電極ＬＥとの合わせ余裕を小さくすることができるので、第１領域Ａ１、第２領域Ａ２、第３領域Ａ３、および第４領域Ａ４に千鳥状にリード電極ＬＥを配置しても、配線抵抗の増加および配線間容量の増加を抑制することができる。
【００６９】
また、保護膜ＳＲＵの開口部ＳＲＯのなかで、配線基板ＩＳの一辺（第１辺ＬＳ１、第２辺ＬＳ２、第３辺ＬＳ３または第４辺ＬＳ４）側から延伸するリード電極ＬＥと、配線基板ＩＳの一辺と反対側から延伸するリード電極ＬＥとを向い合せに配置することも可能である。しかし、この場合は、半導体チップＳＣの引出し配線ＰＬにおいて課題が発生する。具体的には、半導体チップＳＣの一辺に平行な方向（例えば前述の図１０に示すｙ方向）のピッチが等間隔である引出しビアＣＶからの引出し配線ＰＬが、直線的に形成できなくなるため、配線抵抗の増加を招いてしまう。
【００７０】
これに対して、実施の形態１では、保護膜ＳＲＵの開口部ＳＲＯのなかで、配線基板ＩＳの一辺（第１辺ＬＳ１、第２辺ＬＳ２、第３辺ＬＳ３または第４辺ＬＳ４）側から延伸するリード電極ＬＥと、配線基板ＩＳの一辺と反対側から延伸するリード電極ＬＥとが向い合せに配置されていないので、半導体チップＳＣにおいて直線的に引出し配線ＰＬを形成することができる。これにより、配線抵抗の増加を抑制することができる。
【００７１】
２．第２の効果作用
図１３（ａ）に、チップパッドの単列配置、チップパッドの２列千鳥配置、およびチップパッドの４列千鳥配置の一例を説明する概略平面図を示し、同図（ｂ）に、リード電極の単列配置、リード電極の２列千鳥配置、およびリード電極の４列千鳥配置の一例を説明する概略平面図を示す。４列千鳥配置が実施の形態１であり、比較のために単列配置および２列千鳥配置を例示する。また、ここでは、リード電極の幅は一定ではなく、バンプ電極が接続される部分の幅が、他の部分の幅よりも大きく形成された場合を例示している。図１３（ａ）および（ｂ）の説明では、リード電極のうち、バンプ電極が接続される部分を基板パッドと言い、その他の部分を引出し配線と言う。
【００７２】
フリップチップ接続では、半導体チップの設計ルールよりも配線基板の設計ルールの方が制約が厳しいため、配線基板の設計ルールに基づいて、単列配置、２列千鳥配置、および４列千鳥配置を比較する。配線基板の設計ルールとして、配線基板の一辺に平行な方向（ｙ方向）における基板パッドＳＰと基板パッドＳＰとの間隔および基板パッドＳＰと引出し配線ＬＭとの間隔を３０μｍ、基板パッドＳＰの幅を３０μｍ、引出し配線ＬＭの幅を２０μｍとする。
【００７３】
同じ設計ルールでも、千鳥配置を採用することにより、配線基板の一辺に平行な方向（ｙ方向）の基板パッドＳＰのピッチを縮小することができる。また、４列千鳥配置では、第１領域Ａ１に形成された隣り合う基板パッドＳＰの間に、第２領域Ａ２に形成された基板パッドＳＰに繋がる引出し配線ＬＭを配置することができ、第４領域Ａ４に形成された隣り合う基板パッドＳＰの間に、第３領域Ａ３に形成された基板パッドＳＰに繋がる引出し配線ＬＭを配置することができる。従って、４列千鳥配列は２列千鳥配置に比べて、配線基板の一辺に平行な方向（ｙ方向）の基板パッドＳＰのピッチを縮小することができる。
【００７４】
また、配線基板の一辺に平行な方向（ｙ方向）の引出し配線ＬＭの間隔は、単列配置では６０μｍ、２列千鳥配置では３０μｍ、４列千鳥配置では２７．５μｍとなる。従って、２列千鳥配置では単列配置の２倍の基板パッドＳＰを配置することができ、さらに、４列千鳥配置では単列配置の２．１８倍の基板パッドＳＰを配置することができる。
【００７５】
３．第３の効果作用
図１４に、比較例としてチップパッドの２列千鳥配置を２つ配置したチップパッドの４列千鳥配置の一例を説明する要部平面図を示す。
【００７６】
２列千鳥配置を２つ並べて配置することにより４列千鳥配置を構成することができる。この場合、一方の２列千鳥配置は、半導体チップＳＣの一辺に沿って配置された複数の入出力バッファ回路ＩＯから構成される第１入出力バッファ回路群ＩＯＧ１上に形成され、他方の２列千鳥配置は、第１入出力バッファ回路群ＩＯＧ１よりもさらに内側に導体チップＳＣの一辺に沿って配置された複数の入出力バッファ回路ＩＯから構成される第２入出力バッファ回路群ＩＯＧ２上に形成される。
【００７７】
第２入出力バッファ回路群ＩＯＧ２を構成する入出力バッファ回路ＩＯと内部回路ＩＣとの接続は容易である。しかし、第１入出力バッファ回路群ＩＯＧ１を構成する入出力バッファ回路ＩＯと内部回路ＩＣとを接続する場合は、第２入出力バッファ回路群ＩＯＧ２を構成する隣り合う入出力バッファ回路ＩＯの隙間に配線を形成し、この配線を介して両者を接続する必要がある。このような配線の幅の制約に加え、この配線の長さは、例えば１ｍｍ以上と長くなるため、配線抵抗が高くなり、伝送をすることができない。
【００７８】
これに対して、実施の形態１では、２つの入出力バッファ回路群は必要ではないので、入出力バッファ回路ＩＯと内部回路ＩＣとの接続は容易である。
【００７９】
４．第４の効果作用
図１５（ａ）に、隣り合うリード電極間の距離が相対的に長い場合における、フリップチップ接続された部分の一例を説明する概略平面図および概略断面図を示し、同図（ｂ）に、隣り合うリード電極間の距離が相対的に短い場合における、フリップチップ接続された部分の一例を説明する概略平面図および概略断面図を示す。ここでは、リード電極の幅は一定ではなく、バンプ電極が接続される部分の幅が、他の部分の幅よりも大きく形成された場合を例示している。図１５（ａ）および（ｂ）の説明では、リード電極のうち、バンプ電極が接続される部分を基板パッドと言い、その他の部分を引出し配線と言う。また、半導体チップの主面に形成された複数のチップパッドと、配線基板の上面に形成された複数の基板パッドとをそれぞれ接続する複数のバンプ電極として、ピラーバンプを例示する。
【００８０】
通常、ピラーバンプＰＩＢの上面にはんだＳＲを形成し、このはんだＳＲを溶融することによってピラーバンプＰＩＢと配線基板ＩＳの上面に形成された基板パッドＳＰとを電気的に接続している。従って、隣り合うピラーバンプＰＩＢの距離が短すぎると、図１５（ｂ）に示すように、上記はんだＳＲの広がりによって、隣り合うピラーバンプＰＩＢが電気的に短絡してしまう。そのため、図１５（ａ）に示すように、隣り合うピラーバンプＰＩＢ間の距離を一定値以上に設定する必要がある。
【００８１】
しかし、実施の形態１では、リード電極の４列千鳥配置を、次に図１６を用いて説明する配置とすることにより、はんだＳＲの広がりによる隣り合うピラーバンプＰＩＢの電気的な短絡を回避することができる。
【００８２】
図１６に、リード電極の４列千鳥配置の一例を説明する概略平面図を示す。ここでは、リード電極の幅は一定ではなく、バンプ電極が接続される部分の幅が、他の部分の幅よりも大きく形成された場合を例示している。図１６の説明では、リード電極のうち、バンプ電極が接続される部分を基板パッドと言い、その他の部分を引出し配線と言う。また、半導体チップの主面に形成された複数のチップパッドと、配線基板の上面に形成された複数の基板パッドとをそれぞれ接続する複数のバンプ電極として、ピラーバンプを例示する。
【００８３】
まず、配線基板ＩＳの設計ルールに基づいて、複数のリード電極（基板パッドＳＰおよび引出し配線ＬＥ）を配置する。このとき、上記配線基板ＩＳの設計ルールに加えて、第１領域Ａ１に配置される隣り合うピラーバンプＰＩＢ間の中心間距離Ｌ１も考慮する。すなわち、第１領域Ａ１に配置される隣り合うピラーバンプＰＩＢがはんだＳＲの広がりにより電気的に短絡しないように、配線基板ＩＳの一辺に平行な方向（ｙ方向）のリード電極（基板パッドＳＰおよび引出し配線ＬＥ）のピッチを設定する。
【００８４】
そして、第１領域Ａ１に配置されるピラーバンプＰＩＢと第２領域Ａ２に配置されるピラーバンプＰＩＢとの中心間距離Ｌ２、および第２領域Ａ２に配置されるピラーバンプＰＩＢと第３領域Ａ３に配置されるピラーバンプＰＩＢとの中心間距離Ｌ３を、上記中心間距離Ｌ１と同じか、それよりも長く設定する。実施の形態１では、上記中心間距離Ｌ２を上記中心間距離Ｌ１と同じか、またはそれよりも大きく設定し（Ｌ１≦Ｌ２）、上記中心間距離Ｌ３を上記中心間距離Ｌ２と同じか、またはそれよりも大きく設定した（Ｌ２≦Ｌ３）。
【００８５】
従って、配線基板ＩＳの一辺に平行な方向（ｙ方向）のリード電極（基板パッドＳＰおよび引出し配線ＬＥ）のピッチを縮小することができ、また、配線基板ＩＳの一辺に平行な方向（ｙ方向）のリード電極（基板パッドＳＰおよび引出し配線ＬＥ）のピッチを縮小しても、ピラーバンプＰＩＢの短絡を回避することができるので、リード電極（基板パッドＳＰおよび引出し配線ＬＥ）の狭ピッチ化とフリップチップ接続の高信頼性とを実現することができる。
【００８６】
（実施の形態２）
実施の形態２による半導体チップの主面に形成される複数のチップパッドおよび配線基板の上面に形成される複数のリード電極（基板パッドおよび引出し配線）の配置について図１７〜図２０を用いて説明する。図１７（ａ）および（ｂ）は、それぞれ複数のチップパッドおよび複数のリード電極（基板パッドおよび引出し配線）の第１の配置を示す要部平面図である。図１８（ａ）および（ｂ）は、それぞれ複数のチップパッドおよび複数のリード電極（基板パッドおよび引出し配線）の第２の配置を示す要部平面図である。図１９（ａ）および（ｂ）は、それぞれ複数のチップパッドおよび複数のリード電極（基板パッドおよび引出し配線）の第３の配置を示す要部平面図、図１９（ｃ）は、第３の配置の変形例を示す複数のチップパッドの要部平面図である。図２０（ａ）および（ｂ）は、それぞれ複数のチップパッドおよび複数のリード電極（基板パッドおよび引出し配線）の第４の配置を示す要部平面図である。
【００８７】
実施の形態２では、配線基板の上面に形成される複数のリード電極の幅は一定ではなく、バンプ電極が接続される部分の幅が、他の部分の幅よりも大きく形成された場合を例示している。リード電極のうち、バンプ電極が接続される部分を基板パッドと言い、その他の部分を引出し配線（信号配線またはＧＮＤ配線）と言う。
【００８８】
図１７（ａ）および（ｂ）に示す第１の配置は、配線基板において信号配線に繋がる信号パッドが配置された領域をＧＮＤ配線でシールドした一例を示す。
【００８９】
前述した実施の形態１と同様に、半導体チップＳＣの主面には、４列千鳥配置の複数のチップパッドＣＰが配置されており、配線基板ＩＳの上面にも、上記４列千鳥配置の複数のチップパッドＣＰに対応して複数の基板パッドＳＰ（信号パッドＳＳＰまたはＧＮＤパッドＧＳＰ）および複数の引出し配線ＬＭ（信号配線ＳＬまたはＧＮＤ配線ＧＬ）が配置されている。
【００９０】
配線基板ＩＳの主面では、複数の信号配線ＳＬが配置されている。ここでは、信号配線ＳＬとして、４ペアの差動配線を例示している。その信号配線ＳＬに繋がる複数の信号パッドＳＳＰは、保護膜ＳＲＵの開口部ＳＲＯから露出している。上記複数の信号パッドＳＳＰが配置された領域の両側（配線基板ＩＳの一辺に平行な方向（ｙ方向）における両側）の基板パッドＳＰをＧＮＤパッドＧＳＰとし、配線基板ＩＳの一辺に垂直な方向（ｘ方向）に沿って隣り合うＧＮＤパッドＧＳＰを引出し配線ＬＭで結線することによって、上記複数の信号パッドＳＳＰが配置された領域の両側に、ＧＮＤ配線ＧＬを併走させている。ＧＮＤパッドＧＳＰは、保護膜ＳＲＵの開口部ＳＲＯから露出している。
【００９１】
このように、アナログ等のノイズに弱い信号配線ＳＬをＧＮＤ配線ＧＬによって囲むことができる。
【００９２】
次に、図１８（ａ）および（ｂ）に示す第２の配置は、配線基板においてアナログ信号配線に繋がるアナログ信号パッドが配置された領域とデジタル信号配線に繋がるデジタル信号パッドが配置された領域との間をＧＮＤ配線でシールドした一例を示す。
【００９３】
前述した実施の形態１と同様に、半導体チップＳＣの主面には、４列千鳥配置の複数のチップパッドＣＰが配置されており、配線基板ＩＳの上面にも、上記４列千鳥配置の複数のチップパッドＣＰに対応して複数の基板パッドＳＰ（アナログ信号パッドＡＳＰ、デジタル信号パッドＤＳＰまたはＧＮＤパッドＧＳＰ）および複数の引出し配線ＬＭ（アナログ信号配線ＡＬ、デジタル信号配線ＤＬまたはＧＮＤ配線ＧＬ）が配置されている。
【００９４】
配線基板ＩＳの主面では、複数のアナログ信号配線ＡＬおよび複数のデジタル信号配線ＤＬが配置されている。そのアナログ信号配線ＡＬに繋がる複数のアナログ信号パッドＡＳＰおよびそのデジタル信号配線ＤＬに繋がる複数のデジタル信号パッドＤＳＰは、保護膜ＳＲＵの開口部ＳＲＯから露出している。上記複数のアナログ信号パッドＡＬが配置された領域ＡＬＧと上記複数のデジタル信号パッドＤＬが配置された領域ＤＬＧとの間の基板パッドＳＰをＧＮＤパッドＧＳＰとし、配線基板ＩＳの一辺に垂直な方向に沿って隣う合うＧＮＤパッドＧＳＰを引出し配線ＬＭで結線することによって、両者間にＧＮＤ配線ＧＬを形成している。ＧＮＤパッドＧＳＰは、保護膜ＳＲＵの開口部ＳＲＯから露出している。
【００９５】
このように、アナログ信号配線ＡＬとデジタル信号配線ＤＬとの間にＧＮＤ配線ＧＬを配置することによって、デジタル信号配線ＤＬからアナログ信号配線ＡＬへのノイズ伝搬を防ぐことができる。
【００９６】
なお、配線基板ＩＳの一辺に垂直な方向に沿って隣り合うＧＮＤパッドＧＳＰのうち、一方のＧＮＤパッドＧＳＰを除去して、残った他方のＧＮＤパッドＧＳＰに、配線基板ＩＳの内側と外側の２方向からＧＮＤ配線ＧＬを接続してもよい。
【００９７】
次に、図１９（ａ）および（ｂ）に示す第３の配置は、２列千鳥配置の複数のチップパッドＣＰ（Ｂ領域）と、４列千鳥配置の複数のチップパッドＣＰ（Ａ領域）とを併用した一例を示す。
【００９８】
配線基板ＩＳの上面にも、上記２列千鳥配置の複数のチップパッドＣＰと、上記４列千鳥配置の複数のチップパッドＣＰにそれぞれ対応して、２列千鳥配置の複数の基板パッドＳＰ（Ｂ領域）と、４列千鳥配置の複数の基板パッドＳＰ（Ａ領域）とが配置されている。
【００９９】
すなわち、半導体チップＳＣの一辺に垂直な方向（ｘ方向）の幅や半導体チップＳＣの一辺に平行な方向（ｙ方向）の幅が、互いに異なる複数の入出力バッファ回路を有する半導体チップＳＣの場合は、その外周領域の全領域に４列千鳥配置のチップパッドＣＰを配置する必要はなく、２列千鳥配置または単列配置とを混在させてもよい。
【０１００】
第３の配置の変形例を図１９（ｃ）に示す。２列千鳥配列において、引出しビアＣＶの位置を半導体チップＳＣの一辺ＬＣと複数のチップパッドＣＰとの間に配置してもよい。
【０１０１】
次に、図２０（ａ）および（ｂ）に示す第４の配置は、４列千鳥配置の複数のチップパッドＣＰのうち、一部を除去した一例を示す。
【０１０２】
前述した実施の形態１と同様に、半導体チップＳＣの主面には、４列千鳥配置の複数のチップパッドＣＰが配置されており、配線基板ＩＳの上面にも、上記４列千鳥配置の複数のチップパッドＣＰに対応して複数の基板パッドＳＰおよび複数の引出し配線ＬＭが配置されている。しかし、一部のチップパッドＣＰが除去されており、これに対応して一部の基板パッドＳＰおよび引出し配線ＬＭが除去されている。
【０１０３】
すなわち、半導体チップＳＣの外周領域の全領域に複数のチップパッドＣＰを一様に配置する必要はない。例えば、互いに異なる電源系の信号の境目や高速入出力回路では、ノイズ干渉を回避するために、ダミーの入出力バッファ回路を配置して、そこからチップパッドＣＰへ接続しない場合がある。このような場合は、除去されたチップパッドＣＰに対応して、基板パッドＳＰおよび引出し配線ＬＭを除去することができる。
【０１０４】
次に、実施の形態２による配線基板の内部に形成される配線層の配置について図２１を用いて説明する。図２１（ａ）、（ｂ）、および（ｃ）は、それぞれ複数のチップパッドの配置を示す要部平面図、複数のリード電極（基板パッドおよび引出し配線）の配置を示す要部平面図、および配線基板の一部を示す要部断面図である。
【０１０５】
配線基板ＩＳの内側（開口部ＳＲＯから配線基板ＩＳの各辺ＬＣと反対側）に引き込まれるリード電極ＬＥを、リード電極ＬＥを構成する最上層の配線層（第１配線層ＭＬ１）および貫通孔（ビア）ＶＵを介して、配線基板ＩＳの外側（開口部ＳＲＯから配線基板ＩＳの各辺ＬＣ側）へ延伸する第２配線層ＭＬ２と電気的に接続する。これにより、４列千鳥配列の複数のリード電極ＬＥのうち、配線基板ＩＳの内側に延伸するリード電極ＬＥに送信された信号であっても、配線基板ＩＳの外側へ伝送することができる。
【０１０６】
次に、実施の形態２による半導体チップの主面のコーナ部に形成される複数のチップパッドの配置について図２２を用いて説明する。図２２（ａ）および（ｂ）は、それぞれ半導体チップの主面のコーナ部に形成された複数のチップパッドの配置、およびその変形例を示す要部平面図である。
【０１０７】
配線基板ＩＳの設計上、開口部ＳＲＯの内部では、リード電極ＬＥ（基板パッドＳＰ）に対して９０度の倍数となる角度でしか最上層の配線層を配線できないという制約がある。そのため、配線基板ＩＳの各辺に沿って形成された保護膜ＳＲＵの開口部ＳＲＯをそれぞれ延長してお互いに重なった領域に対向する半導体チップＳＣの四隅の領域（図２２（ａ）に一点鎖線で囲む領域に該当）では、半導体チップＳＣの各辺ＬＣ側に電気信号等を引き出すチップパッドＣＰしか配置できない。
【０１０８】
従って、半導体チップＳＣの四隅の領域では、４列千鳥配置ではなく、２列千鳥配置の複数のチップパッドＣＰを配置する。半導体チップＳＣのコーナー部は最も応力が掛かる部分であるが、複数のバンプ電極ＰＢが２列千鳥配置になるので、応力に対する耐性が向上する。
【０１０９】
なお、図２２（ｂ）に示すように、２列千鳥配列において、引出しビアＣＶの位置を半導体チップＳＣの一辺ＬＣと複数のチップパッドＣＰとの間に配置してもよい。
【０１１０】
（実施の形態３）
実施の形態３による半導体チップの主面に形成された複数のチップパッドの配置を図２３を用いて説明する。図２３は、内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【０１１１】
第２領域Ａ２に形成されたチップパッドＣＰでは、引出し配線ＰＬが無く、引出しビアＣＶがチップパッドＣＰ内に存在する。これにより配線抵抗を低減することができる。
【０１１２】
（実施の形態４）
実施の形態４による半導体チップの主面に形成された複数のチップパッドの配置を図２４を用いて説明する。図２４は、内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【０１１３】
入出力バッファ回路ＩＯの電源ラインまたはＧＮＤラインを引出し配線ＰＬを介して第２ガードリング（電源リング）ＧＲ２と電気的に接続している。入出力バッファ回路ＩＯの電源ラインまたはＧＮＤラインを直接第２ガードリングＧＲ２と接続することにより入出力電源の電圧降下を最小にすることができる。
【０１１４】
（実施の形態５）
実施の形態５による半導体チップの主面に形成された複数のチップパッドの配置を図２５を用いて説明する。図２５は、内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【０１１５】
複数の引出しビアＣＶが千鳥状に配置されている。複数の引出しビアＣＶを千鳥状に配置することにより、同一列に配置した場合よりも引出しビアＣＶの密度を低減することができる。
【０１１６】
（実施の形態６）
実施の形態６による半導体チップの主面に形成された複数のチップパッドの配置を図２６を用いて説明する。図２６は、内部回路および入出力バッファ回路と重ねて、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【０１１７】
第３領域Ａ３に形成されたチップパッドＣＰは、引出しビアＣＶを介して入出力バッファ回路ＩＯと繋がっているが、さらに、内部回路ＩＣの電源ラインまたはＧＮＤラインと繋がっている。これにより、内部回路ＩＣの電源ラインまたはＧＮＤラインの電圧降下を最小にすることができる。
【０１１８】
（実施の形態７）
実施の形態７によるチップパッドに繋がる引出しビアの配置を図２７を用いて説明する。図２７は、半導体チップの主面に形成されたチップパッドおよび引出しビアの一部を拡大して示す要部平面図である。
【０１１９】
１つのチップパッドに繋がる引出しビアＣＶを１つの開口部とせずに、複数の開口部により構成する。これにより、引出しビアＣＶにおける電圧降下を最小にすることができる。
【０１２０】
（実施の形態８）
実施の形態８による半導体チップの主面に形成されたチップパッドの形状を図２８を用いて説明する。図２８は、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【０１２１】
チップパッドＣＰの平面形状が四角形ではなくて、四角形の４つの角部において面取りがされている。これにより、第１領域Ａ１に配置されるチップパッドＣＰと第２領域Ａ２に配置されるチップパッドＣＰとのピッチが縮まり、第３領域Ａ３に配置されるチップパッドＣＰと第４領域Ａ４に配置されるチップパッドＣＰとのピッチが縮まる。また、面取りをしたチップパッドＣＰの平面面積は、四角形のチップパッドＣＰの平面面積よりも小さので、チップパッドＣＰの容量を減らすことができる。信号の立ち上がりは、時定数（容量×抵抗）で決まることから、高速信号を伝送しやすくなる。
【０１２２】
実施の形態８による半導体チップの主面に形成されたチップパッドの形状の変形例を図２９を用いて説明する。図２９は、半導体チップの主面に形成された複数のチップパッドの一部を拡大して示す要部平面図である。
【０１２３】
前述の図２８に示したチップパッドＣＰは、四角形の４つの角部において面取りをしたが、２つの角部においてのみ面取りをしてもよい。
【０１２４】
（実施の形態９）
実施の形態９による半導体装置の製造方法を図３０〜図３５を用いて工程順に説明する。図３０〜図３５の各（ａ）図は、半導体装置の一部を拡大して示す要部断面図、図３０〜図３５の各（ｂ）図は、半導体装置の全体を示す要部断面図である。
【０１２５】
まず、図３０に示すように、配線基板ＩＳおよび半導体チップＳＣを準備する。
【０１２６】
次に、図３１に示すように、配線基板ＩＳの上面と半導体チップＳＣの主面とが対向するように、配線基板ＩＳの上面上に半導体チップＳＣを搭載する。ここで、配線基板ＩＳの上面に形成された複数のリード電極ＬＥと、半導体チップＳＣの主面に形成された複数のチップパッドＣＰとが、その先端表面にはんだＳＲを形成した複数のピラーバンプＰＩＢを介して接触する。
【０１２７】
次に、図３２に示すように、加熱処理により、ピラーバンプＰＩＢの先端表面に形成されたはんだＳＲを溶融させて、配線基板ＩＳの上面に形成された複数のリード電極ＬＥと、半導体チップＳＣの主面に形成された複数のチップパッドＣＰとを電気的に接続する。
【０１２８】
次に、図３３に示すように、半導体チップＳＣと配線基板ＩＳとの隙間に毛細管現象を利用してアンダーフィル（液状硬化性樹脂）ＣＲを浸透させる。続いて、図３４に示すように、加熱処理を施すことにより、アンダーフィルＣＲを硬化させて、半導体チップＳＣと配線基板ＩＳとの隙間を樹脂封止する。
【０１２９】
次に、図３５に示すように、配線基板ＩＳの下面に形成された複数のＢＧＡランドＢＬＲの表面に、フラックスまたははんだペーストを介して複数のはんだボールＳＢをそれぞれ配置した後、熱処理を施す。はんだボールＳＢには、例えば鉛を実質的に含まない鉛フリーはんだ組成のはんだが用いられる。上記熱処理により、フラックスによってはんだボールＳＢの表面の酸化膜が除去されて、はんだボールＳＢが溶融する、またははんだボールＳＢとはんだペーストとが溶融して一体化することにより、複数のＢＧＡランドＢＬＲと電気的に、かつ機械的に接続する複数のはんだボールＳＢが形成される。以上の工程により、半導体装置が略完成する。
【０１３０】
（実施の形態１０）
実施の形態１０による半導体装置の製造方法を図３６〜図４０を用いて工程順に説明する。図３６〜図４０の各（ａ）図は、半導体装置の一部を拡大して示す要部断面図、図３６〜図４０の各（ｂ）図は、半導体装置の全体を示す要部断面図である。
【０１３１】
まず、図３６に示すように、配線基板ＩＳおよび半導体チップＳＣを準備する。
【０１３２】
次に、図３７に示すように、配線基板ＩＳの主面にアンダーフィル（液状硬化性樹脂）ＣＲを塗布する。続いて、図３８に示すように、配線基板ＩＳの上面と半導体チップＳＣの主面とが対向するように、配線基板ＩＳの上面上に半導体チップＳＣを搭載する。ここで、配線基板ＩＳの上面に形成された複数のリード電極ＬＥと、半導体チップＳＣの主面に形成された複数のチップパッドＣＰとが、その先端表面にはんだＳＲを形成した複数のピラーバンプＰＩＢを介して接触する。
【０１３３】
次に、図３９に示すように、半導体チップＳＣのみに加熱処理を施して、ピラーバンプＰＩＢの先端表面に形成されたはんだＳＲを溶融させる。これにより、配線基板ＩＳの上面に形成された複数のリード電極ＬＥと、半導体チップＳＣの主面に形成された複数のチップパッドＣＰとを電気的に接続する。
【０１３４】
次に、図４０に示すように、配線基板ＩＳの下面に形成された複数のＢＧＡランドＢＬＲの表面に、フラックスまたははんだペーストを介して複数のはんだボールＳＢをそれぞれ配置した後、熱処理を施す。はんだボールＳＢには、例えば鉛を実質的に含まない鉛フリーはんだ組成のはんだが用いられる。上記熱処理により、フラックスによってはんだボールＳＢの表面の酸化膜が除去されて、はんだボールＳＢが溶融する、またははんだボールＳＢとはんだペーストとが溶融して一体化することにより、複数のＢＧＡランドＢＬＲと電気的に、かつ機械的に接続する複数のはんだボールＳＢが形成される。以上の工程により、半導体装置が略完成する。
【０１３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３６】
本発明は少なくとも以下の実施の形態を含む。
【０１３７】
〔付記１〕
半導体チップの主面と、配線基板の上面とが対向するように、前記配線基板の前記上面上に前記半導体チップが搭載された半導体装置であって、
前記半導体チップの主面は、前記半導体チップの縁から内側の一部である外周領域を有し、
前記外周領域は、それぞれが前記半導体チップの第１辺と平行な方向に延伸し、前記半導体チップの第１辺の側から順に画定される第１領域、第２領域、中間領域、第３領域、および第４領域によって構成され、
前記半導体チップの前記中間領域には、第１ビアと、前記第１ビアと隣り合う第２ビアと、前記第２ビアと隣り合う第３ビアと、前記第３ビアと隣り合う第４ビアとが前記半導体チップの第１辺に沿って配置されており、
前記第１領域には前記第１ビアと第１引出し配線を介して繋がる第１バンプ電極が形成され、前記第２領域には前記第３ビアと第３引出し配線を介して繋がる第３バンプ電極が形成され、前記第３領域には前記第２ビアと第２引出し配線を介して繋がる第２バンプ電極が形成され、および前記第４領域には前記第４ビアと第４引出し配線を介して繋がる第４バンプ電極が形成され、
前記第１引出し配線および前記第４引出し配線は前記半導体チップの第１辺に垂直な方向に延伸する。
【０１３８】
〔付記２〕
付記１記載の半導体装置において、
前記第１ビア、前記第２ビア、前記第３ビア、および前記第４ビアは前記半導体チップの第１辺と平行な方向に、等間隔に配置されている。
【０１３９】
〔付記３〕
付記１記載の半導体装置において、
前記半導体チップには、前記第１領域、前記第２領域、および前記中間領域にかけて延伸する複数の入出力バッファ回路が形成されている。
【０１４０】
〔付記４〕
付記１記載の半導体装置において、
前記半導体チップの中央部に内部回路が形成され、前記内部回路の周囲に入出力バッファ回路が形成されており、前記第１ビア、前記第２ビア、前記第３ビア、および前記第４ビアは、平面視において前記入出力バッファ回路が形成された領域と重なる。
【０１４１】
〔付記５〕
付記１記載の半導体装置において、
前記半導体チップの中央部に内部回路が形成され、前記内部回路の周囲に入出力バッファ回路が形成されており、前記第１バンプ電極および前記第３バンプ電極は、平面視において前記入出力バッファ回路が形成された領域と重なる。
【０１４２】
〔付記６〕
付記１記載の半導体装置において、
前記半導体チップの中央部に内部回路が形成され、前記内部回路の周囲に入出力バッファ回路が形成されており、前記内部回路と前記入出力バッファ回路とは、前記第１引出し配線、前記第２引出し配線、前記第３引出し配線および前記第４引出し配線よりも下層の配線によって電気的に接続されている。
【０１４３】
〔付記７〕
付記１記載の半導体装置において、
前記半導体チップの中央部に内部回路が形成され、前記内部回路の周囲に入出力バッファ回路が形成されており、前記半導体チップの第１辺と前記入出力バッファ回路との間に平面視において第１ガードリングが配置され、前記入出力バッファ回路と前記内部回路との間に平面視において第２ガードリングが配置されている。
【０１４４】
〔付記８〕
付記１記載の半導体装置において、
前記半導体チップの中央部に内部回路が形成され、前記内部回路の周囲に入出力バッファ回路が形成されており、前記入出力バッファ回路と前記内部回路との間に平面視においてガードリングが配置されており、前記第４引出し配線と前記ガードリングとが電気的に接続されている。
【０１４５】
〔付記９〕
付記１記載の半導体装置において、
前記第１、第２、第３、および第４バンプ電極は、銅からなるピラーバンプである。
【０１４６】
〔付記１０〕
付記１記載の半導体装置において、
前記配線基板は、絶縁膜と、前記絶縁膜上に形成された複数の配線と、前記絶縁膜および前記複数の配線上に形成された保護膜と、前記保護膜に形成され、前記配線基板の第１辺と平行な方向に延伸する第１開口部とを有し、
前記第１開口部から、前記複数の配線の一部からなり、前記配線基板の第１辺と垂直な方向にそれぞれ延伸する第１リード電極、第２リード電極、第３リード電極、および第４リード電極が露出しており、
前記第１バンプ電極は、はんだを介して前記第１リード電極と接続し、前記第２バンプ電極は、はんだを介して前記第２リード電極と接続し、前記第３バンプ電極は、はんだを介して前記第３リード電極と接続し、前記第４バンプ電極は、はんだを介して前記第４リード電極と接続している。
【符号の説明】
【０１４７】
Ａ１  第１領域
Ａ２  第２領域
Ａ３  第３領域
Ａ４  第４領域
ＡＣ  中間領域
ＡＬ  アナログ信号配線
ＡＬＧ  複数のアナログ信号パッドが配置された領域
ＡＳＰ  アナログ信号パッド
ＢＬＲ  ＢＧＡランド
ＢＳ  外部接続用端子
Ｃ  コア材（基材）
Ｃｘ  表面
Ｃｙ  裏面
ＣＰ  チップパッド
ＣＰ１  第１チップパッド
ＣＰ２  第２チップパッド
ＣＰ３  第３チップパッド
ＣＰ４  第４チップパッド
ＣＰＢ  バリア膜
ＣＰＯ  開口部
ＣＰＴ  金属膜
ＣＲ  アンダーフィル
ＣＶ  引出しビア
ＣＶ１  第１ビア
ＣＶ２  第２ビア
ＣＶ３  第３ビア
ＣＶ４  第４ビア
ＤＬ  デジタル信号配線
ＤＬＧ  複数のデジタル信号パッドが配置された領域
ＤＳＰ  デジタル信号パッド
ＧＬ  ＧＮＤ配線
ＧＲ１  第１ガードリング
ＧＲ２  第２ガードリング
ＧＳＰ  ＧＮＤパッド
ＩＣ  内部回路
ＩＤ  下層絶縁膜
ＩＯ  入出力バッファ回路
ＩＯＧ１  第１入出力バッファ回路群
ＩＯＧ２  第２入出力バッファ回路群
ＩＳ  配線基板
ＩＵ  上層絶縁膜
ＬＣ  辺
ＬＣ１  第１辺
ＬＣ２  第２辺
ＬＣ３  第３辺
ＬＣ４  第４辺
ＬＥ  リード電極
ＬＥ１  第１リード電極
ＬＥ２  第２リード電極
ＬＥ３  第３リード電極
ＬＥ４  第４リード電極
ＬＭ  引出し配線
ＬＳ１  第１辺
ＬＳ２  第２辺
ＬＳ３  第３辺
ＬＳ４  第４辺
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７  配線
ＭＬ  多層配線
ＭＬ１  第１配線層
ＭＬ２  第２配線層
ＭＬ３  第３配線層
ＭＬ４  第４配線層
ＰＢ  バンプ電極（突起状電極）
ＰＧ１，ＰＧ２  導電性材料
ＰＩ  表面保護膜
ＰＩＢ  ピラーバンプ
ＰＬ  引出し配線
ＰＬ１  第１引出し配線
ＰＬ２  第２引出し配線
ＰＬ３  第３引出し配線
ＰＬ４  第４引出し配線
ＳＢ  はんだボール
ＳＣ  半導体チップ
ＳＩ  半導体基板
ＳＬ  信号配線
ＳＭ  半導体装置
ＳＰ  基板パッド
ＳＲ  はんだ
ＳＲＤ  保護膜
ＳＲＯ  開口部
ＳＲＵ  保護膜
ＳＳＰ  信号パッド
ＶＤ，ＶＩ，ＶＵ  貫通孔（ビア）
【図１】
2014096501.tif 000003
【図２】
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【図３】
2014096501.tif 000005
【図４】
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【図５】
2014096501.tif 000007
【図６】
2014096501.tif 000008
【図７】
2014096501.tif 000009
【図８】
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【図９】
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【図１０】
2014096501.tif 000012
【図１１】
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【図１２】
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【図１３】
2014096501.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
2014096501.tif 000019
【図１８】
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【図１９】
2014096501.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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