(57)【要約】【課題】二重積層ＳＯＩ構造を有し、一体化した包囲型ゲート電極を備えるＣＭＯＳ型半導体装置の提供【解決手段】  半導体基板１上に複数層からなる第１の層間絶縁膜（２、３）を介して下層半導体層（５、６）が設けられ、さらに積層された第２の層間絶縁膜１９を介して上層半導体層（１３、１４）が設けられ、自己整合して、下層及び上層半導体層の一部（６、１４）の周囲にゲート絶縁膜（１６、１７）を介して包囲する構造に一体化したゲート電極１８が設けられ、一体化包囲型ゲート電極１８に自己整合して、下層及び上層半導体層の一部（５、１３）にそれぞれ異なる導電型のソースドレイン領域（９、１０、２１、２２、２３、２４）が設けられた積層構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型半導体装置を形成したものである。【選択図】図１
2014096441.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に選択的に設けられた下層半導体層と、前記下層半導体層上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜上に選択的に設けられた上層半導体層と、前記下層及び上層半導体層の一部の全周囲に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記下層及び上層半導体層の一部を包囲する構造に設けられた一体化包囲型ゲート電極と、前記一体化包囲型ゲート電極に自己整合して前記下層半導体層に設けられた一導電型のソースドレイン領域と、前記一体化包囲型ゲート電極に自己整合して前記上層半導体層に設けられた反対導電型のソースドレイン領域と、を備えてなることを特徴とする半導体装置。
【請求項２】
前記下層半導体層の両端に導電膜が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の層間絶縁膜が複数層からなることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
前記下層あるいは上層半導体層が歪み構造を有していることを特徴とする請求項１あるいは請求項２あるいは請求項３に記載の半導体装置。
【請求項５】
半導体基板上に順に積層された、第１の絶縁膜、第２の絶縁膜、第３の絶縁膜で素子分離された下層半導体層、第４の絶縁膜、第５の絶縁膜で素子分離された上層半導体層及び第６の絶縁膜を有する半導体装置において、選択的に開孔されたレジスト層を形成する工程と、前記レジスト層をマスク層として、直下の前記第６の絶縁膜をエッチング除去する工程と、直下の前記上層半導体層及び前記上層半導体層の周囲の前記第５の絶縁膜をエッチング除去する工程と、直下の前記第４の絶縁膜をエッチング除去する工程と、直下の前記下層半導体層及び前記下層半導体層の周囲の前記第３の絶縁膜をエッチング除去する工程と、直下の前記第２の絶縁膜をエッチング除去する工程と、前記レジスト層を除去する工程と、露出している前記上層半導体層の側面間及び前記下層半導体層の側面間にそれぞれ横（水平）方向エピタキシャル成長半導体層を形成する工程と、露出している前記上層半導体層及び前記下層半導体層の周囲にそれぞれゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して開孔部を平坦に埋め込んだゲート電極を形成する工程と、をおこない、前記上層半導体層及び前記下層半導体層の一部の周囲に前記ゲート絶縁膜を介して一体化した包囲構造のゲート電極を形成したことを特徴とする半導体装置の製造方法。
【請求項６】
空孔を介して積層された前記下層半導体層及び前記上層半導体層において、前記上層半導体層を貫通する大きな加速電圧によって、前記下層半導体層に不純物をイオン注入することにより、前記下層半導体層に形成されるＭＩＳ電界効果トランジスタの閾値電圧を制御し、前記上層半導体層を貫通しない小さな加速電圧によって、前記上層半導体層に不純物をイオン注入することにより、前記上層半導体層に形成されるＭＩＳ電界効果トランジスタの閾値電圧を制御することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図４４は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、７１はｐ型のシリコン(Si)基板、７２は貼り合わせ用酸化膜、７３は素子分離領域形成用トレンチ及び埋め込み酸化膜、７４はｐ型の半導体層（ＳＯＩ基板）、７５はｎ型の半導体層（ＳＯＩ基板）、７６はｎ＋型ソース領域、７７はｎ型ソース領域、７８はｎ型ドレイン領域、７９はｎ＋型ドレイン領域、８０はｐ＋型ソース領域、８１はｐ＋型ドレイン領域、８２はゲート絶縁膜、８３はゲート電極、８４はサイドウォール、８５はＰＳＧ膜、８６は絶縁膜、８７はバリアメタル、８８は導電プラグ、８９は層間絶縁膜、９０はバリアメタル、９１はＣｕ配線、９２はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板７１上に酸化膜７２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み酸化膜７３により島状に絶縁分離された薄膜のｐ型の半導体層（ＳＯＩ基板）７４及びｎ型の半導体層（ＳＯＩ基板）７５が形成され、このｐ型のＳＯＩ基板７４にはゲート電極８３にセルフアライン形成されたｎ型ソースドレイン領域（７７、７８）、サイドウォール８４にセルフアライン形成されたｎ＋型ソースドレイン領域（７６、７９）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型のＳＯＩ基板７５にはゲート電極８３にセルフアライン形成されたサイドウォール８４にセルフアライン形成されたｐ＋型ソースドレイン領域（８０、８１）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（７６、７９）及びｐ＋型ソースドレイン領域（８０、８１）は、それぞれバリアメタル８７を有する導電プラグ８８を介して、バリアメタル９０を有するＣｕ配線９１に接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
しかしＳＯＩ基板下の導電体(ｐ型のシリコン基板)に接地電圧を印加するため、ｐ型のＳＯＩ基板に形成するＮチャネルのＭＩＳ電界効果トランジスタのバックチャネルはオフ状態が保たれるが、ｎ型のＳＯＩ基板に形成するＰチャネルのＭＩＳ電界効果トランジスタのバックチャネルは常にオン状態になってしまうため、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、ゲート電極に印加される電圧が接地電圧でも電源電圧でも正常に動作するが、ＰチャネルのＭＩＳ電界効果トランジスタにおいては、接地電圧ではフロントチャネルにもバックチャネルにも電流が流れ、電源電圧ではフロントチャネルはオフ(電流が流れない)であるが、バックチャネルには微小な電流リークがあり、誤動作することが避けられないという欠点があった。
またＣＭＯＳを形成する場合、酸化膜上に貼り合わせたシリコン基板にＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを横方向に並べて形成しなければならなかったため、高集積化が達成されなかった。
またＣＭＯＳの集積回路を形成する場合、一対のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのゲート電極は同電圧に接続されるのが一般的であり、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタにそれぞれ固有のゲート電極を形成し、配線体によりそれぞれのゲート電極を接続しなければならなかったので、高集積化が達成されにくかった。
またこのようなＳＯＩ構造をつくるために、均一な単結晶を持つ半導体基板を、酸化膜を介して別の半導体基板に貼り合わせる、いわゆる貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの２〜３倍程度と極めてコスト高であるという欠点もあった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥のダメージ修復に関する特性の不安定性等の欠点があった。
また貼り合わせＳＯＩ基板を使用しても、ＳＩＭＯＸ法によるＳＯＩ基板を使用しても、いずれも高温の熱処理が必要で、単結晶シリコンからなるＳＯＩ基板を多層化することが不可能であり、３次元の半導体集積回路を形成することができなかった。
また化学気相成長により成長した多結晶シリコン層を、レーザーアニールにより再結晶化させ、単結晶シリコン層に変換させる試みは、以前さかんに試みられたが、結晶粒界が存在し、完全な単結晶シリコン層が得られず、極めてリーク電流が多いため実用化できず、多層のＳＯＩ基板に関しては、実現の可能性が全く見出されていなかった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１４２４９２
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、ＳＩＭＯＸ法によりＳＯＩ基板を形成しても、あるいは、貼り合わせＳＯＩウエハーを使用しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）ＳＯＩ構造に形成したＭＩＳ電界効果トランジスタのＳＯＩ基板下に導電体(半導体基板又は下層配線)が存在した場合、ゲート電極に印加される電圧と異なる電圧が印加された場合（特にオン電圧が印加された場合）、ＳＯＩ基板底部に生ずる微小なバックチャネルリークを防止できなかったこと。
（４）貼り合わせあるいはＳＩＭＯＸ法によるＳＯＩ基板を形成する際、高温処理が必要であり、多層のＳＯＩ基板を形成し、それぞれのＳＯＩ基板にＭＩＳ電界効果トランジスタを形成することが不可能であったこと。
（５）ＣＭＯＳを形成する場合、いずれか一方のＭＩＳ電界効果トランジスタのバックチャネルリークを防止できなかったこと、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタ共に表面上の占有面積を有して形成しなければならないことにより、高集積化の妨げになっていること及びゲート電極配線の微細化が実現できないこと。
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高集積化を達成する３次元化が実現できなかったことである。
【課題を解決するための手段】
【０００５】
上記課題は、半導体基板と、前記半導体基板上に設けられた第１の層間絶縁膜と、前記第１の層間絶縁膜上に選択的に設けられた下層半導体層と、前記下層半導体層上に設けられた第２の層間絶縁膜と、前記第２の層間絶縁膜上に選択的に設けられた上層半導体層と、前記下層及び上層半導体層の一部の全周囲に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して、前記下層及び上層半導体層の一部を包囲する構造に設けられた一体化包囲型ゲート電極と、前記一体化包囲型ゲート電極に自己整合して前記下層半導体層に設けられた一導電型のソースドレイン領域と、前記一体化包囲型ゲート電極に自己整合して前記上層半導体層に設けられた反対導電型のソースドレイン領域と、を備えてなる本発明の半導体装置によって解決される。
ここで一体化包囲型ゲート電極とは、上下に積層したＮチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極とＰチャネルＭＩＳ電界効果トランジスタの包囲型ゲート電極が単一の包囲型ゲート電極として、一体化したものである。
【発明の効果】
【０００６】
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して、それぞれ絶縁膜上に積層した単結晶シリコンからなる下層半導体層及び上層半導体層（ＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の箇所にのみチャネル領域を形成できるため（下層半導体層及び上層半導体層共）、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた一体化包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることも可能である。
また容易な製造プロセスにより、積層した上下層の単結晶半導体層を形成でき、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化した包囲型ゲート電極として形成できることによるゲート電極配線の高集積化を達成することが可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、下層半導体層及び上層半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層（ＳＯＩ基板）を形成するために必要な、それぞれの縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
またインバータ回路等に必要なＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域を同電圧に接続する配線を、自己整合して微細に形成することも可能である。
またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域幅をＮチャネルＭＩＳ電界効果トランジスタのチャネル領域幅より広くすることも可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することが可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
本発明者は当該技術を、絶縁膜上の一体化包囲型ゲート電極を有する二重積層半導体層（Ｄｏｕｂｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｗｉｔｈ  Ｓｉｍｐｌｉｆｉｅｄ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＤＳ３Ｇ（ディートリプルエスジー）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図（チャネル長方向）
【図２】本発明の半導体装置における第１の実施例の模式側断面図（チャネル幅方向）
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル幅方向）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（チャネル長方向）
【図３０】本発明の半導体装置における第２の実施例の模式側断面図（チャネル長方向）
【図３１】本発明の半導体装置における第３の実施例の模式側断面図（チャネル長方向）
【図３２】本発明の半導体装置における第４の実施例の模式側断面図（チャネル長方向）
【図３３】本発明の半導体装置における第５の実施例の模式側断面図（チャネル長方向）
【図３４】本発明の半導体装置における第５の実施例の模式側断面図（チャネル幅方向）
【図３５】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図３６】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向）
【図３７】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図３８】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向）
【図３９】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４０】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向）
【図４１】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル長方向）
【図４２】本発明の半導体装置における第５の実施例の製造方法の工程断面図（チャネル幅方向）
【図４３】本発明の半導体装置における第６の実施例の模式側断面図（チャネル幅方向）
【図４４】従来の半導体装置の模式側断面図（チャネル長方向）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に複数層からなる第１の層間絶縁膜を形成し、選択的に開孔し、第１の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（２）第１の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に第１の横（水平）方向エピタキシャルＳｉ層を成長させる。（下層半導体層の形成）
（３）第１の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に第１の埋め込み絶縁膜を平坦に形成する。（第１の縦（垂直）方向エピタキシャルＳｉ層を第１の埋め込み絶縁膜に置換する。）
（４）下層半導体層の一部を選択的に除去し、形成された開孔部に導電膜を平坦に埋め込む。
（５）下層半導体層上を含む全面に第２の層間絶縁膜を形成し、選択的に開孔し、下層半導体層の一部上に第２の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（６）第２の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に第２の横（水平）方向エピタキシャルＳｉ層を成長させる。（上層半導体層の形成）
（７）上層半導体層の一部及び第２の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に第２の埋め込み絶縁膜を平坦に形成する。（第２の縦（垂直）方向エピタキシャルＳｉ層を第２の埋め込み絶縁膜に置換する。）
（８）下層及び上層半導体層の一部（チャネル部に相当する箇所）及びその周囲の絶縁膜を除去する開孔部を形成する。
（９）露出した下層及び上層半導体層の側面間にそれぞれエピタキシャルＳｉ層を成長する。（下層及び上層のＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（１０）チャネル領域形成用のＳｉ層の周囲にゲート絶縁膜を介して一体化した包囲型ゲート電極を平坦に埋め込む。（下層及び上層のＭＩＳ電界効果トランジスタのゲート酸化膜及び一体化包囲型ゲート電極形成）
（１１）一体化包囲型ゲート電極に自己整合して、上層半導体層の一部（ソースドレイン領域形成箇所）及び直下の第２の層間絶縁膜を除去する開孔部を形成し、開孔部下の下層半導体層の一部にソースドレイン領域を形成する。
（１２）開孔部に絶縁膜を平坦に埋め込み、さらに上層半導体層の側面が露出するよう絶縁膜をエッチング除去する。
（１３）露出した上層半導体層の側面に横（水平）方向エピタキシャルＳｉ層（上層半導体層のソースドレイン領域形成箇所となる）を成長させる。
（１４）一体化包囲型ゲート電極に自己整合して上層半導体層にソースドレイン領域を形成する。
（１５）配線を形成し、下層及び上層半導体層に形成したＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用し、
１）一体化包囲型ゲート電極の形成によるバックチャネルリークの改善
２）ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長半導体層の低温化
等を考慮して、
半導体基板上に複数層からなる第１の層間絶縁膜を介して下層半導体層が設けられ、さらに積層された第２の層間絶縁膜を介して上層半導体層が設けられ、自己整合して、下層及び上層半導体層の一部の周囲にゲート絶縁膜を介して包囲する構造に一体化（共通化）したゲート電極が設けられ、一体化包囲型ゲート電極に自己整合して、下層及び上層半導体層にそれぞれ異なる導電型のソースドレイン領域が設けられた積層構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなる半導体装置を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図２９は本発明の半導体装置における第１の実施例で、図１はチャネル長方向の模式側断面図、図２はチャネル幅方向の模式側断面図、図３〜図２９は製造方法の工程断面図である。
【００１０】
図１及び図２はシリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｎ型の第１の横（水平）方向エピタキシャルＳｉ層（下層半導体層）、６は１０１７ｃｍ−３程度のｎ型の第２の横（水平）方向エピタキシャルＳｉ層（下層半導体層）、７は５０ｎｍ程度の導電膜（Ｗ、ソースドレイン領域の一部）、８は埋め込み絶縁膜（Ｓｉ３Ｎ４）、９は１０２０ｃｍ−３程度のｐ＋型ソース領域、１０は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１１は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１２は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１３は１０１７ｃｍ−３程度のｐ型の第１の横（水平）方向エピタキシャルＳｉ層（上層半導体層）、１４は１０１７ｃｍ−３程度のｐ型の第２の横（水平）方向エピタキシャルＳｉ層（上層半導体層）、１５は埋め込み絶縁膜（Ｓｉ３Ｎ４）、１６は５ｎｍ程度の下層半導体層のゲート酸化膜（ＳｉＯ２）、１７は５ｎｍ程度の上層半導体層のゲート酸化膜（ＳｉＯ２）、１８は長さ３０ｎｍ程度、厚さ１００ｎｍ程度の一体化包囲型ゲート電極（ＷＳｉ）、１９は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、２０は空孔、２１は１０２０ｃｍ−３程度のｎ＋型ソース領域、２２は５×１０１７ｃｍ−３程度のｎ型ソース領域、２３は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２４は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２５はサイドウォール（ＳｉＯ２）、２６は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２７は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２８は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２９は導電プラグ（Ｗ）、３０は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３１は１０ｎｍ程度のバリアメタル（ＴａＮ）、３２は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３３は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
【００１１】
同図においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上にｎ型の一対のＳｉ層５が設けられ、一対のＳｉ層５の対向する側面間にｎ型のＳｉ層６が挟まれて設けられ、一対のＳｉ層５の反対側の側面にはそれぞれ導電膜７が設けられている構造からなる下層半導体層（５、６）が設けられ、導電膜７を有する下層半導体層（５、６）上にシリコン酸化膜（ＳｉＯ２）１１及びシリコン酸化膜（ＳｉＯ２）１９が選択的に設けられ、シリコン酸化膜（ＳｉＯ２）１９上には、微細な空孔２０を介してｐ型の一対のＳｉ層１３が設けられ、一対のＳｉ層１３の対向する側面間にｐ型のＳｉ層１４が挟まれている構造からなる上層半導体層（１３、１４）が設けられ、導電膜７を有する下層半導体層（５、６）及び上層半導体層（１３、１４）は素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）（４、１２）及び埋め込み絶縁膜（８、１５）によりそれぞれ島状に絶縁分離されている。また垂直方向に一致するＳｉ層６及びＳｉ層１４の周囲には、それぞれ下層ゲート酸化膜（ＳｉＯ２）１６あるいは上層ゲート酸化膜（ＳｉＯ２）１７を介して一体化（共通化）した包囲型ゲート電極（ＷＳｉ）１８がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一体化包囲型ゲート電極１８の上面部の側壁にはサイドウォール２５が設けられ、Ｓｉ層５には、概略ｐ＋型ソースドレイン領域（９、１０）が設けられ、Ｓｉ層６には、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（９、１０）が若干横方向拡散されている）ＰチャネルのＭＩＳ電界効果トランジスタが下層半導体層（５、６）に形成されており、一方Ｓｉ層１３には、概略ｎ型ソースドレイン領域（２２、２３）及びｎ＋型ソースドレイン領域（２１、２４）が設けられ、Ｓｉ層１４には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２２、２３）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが上層半導体層（１３、１４）に形成されている。またｐ＋型ソースドレイン領域（９、１０）に側面接続されている導電膜７、ｎ＋型ソースドレイン領域（２１、２４）及び一体化包囲型ゲート電極１８には、それぞれバリアメタル（ＴｉＮ）２８を有する導電プラグ（Ｗ）２９を介してバリアメタル（ＴａＮ）３１を有するＣｕ配線３２が接続されている。一体化
【００１２】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）それぞれ絶縁膜上に積層した単結晶シリコンからなる下層半導体層及び上層半導体層（ＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の箇所にのみチャネル領域を形成できるため（下層半導体層及び上層半導体層共）、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた一体化包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることも可能である。
また容易な製造プロセスにより、積層した上下層の単結晶半導体層を形成でき、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることによる表面(上面)の占有面積の微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化した包囲型ゲート電極として形成できることによるゲート電極配線の高集積化を達成することが可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、下層半導体層及び上層半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下層半導体層及び上層半導体層（ＳＯＩ基板）を形成するために必要な、それぞれの縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び一体化包囲型ゲート電極）を微細に形成することも可能である。
即ち、高速大容量通信装置、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置を得ることができる。
【００１３】
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図１〜図２９を参照し、チャネル長方向を示す模式側断面図を用いて説明するが、主要な工程においてはチャネル幅方向の模式側断面図も適宜追加して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１４】
図３
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００１５】
図４
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層３４を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３４を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３５を成長する。
【００１６】
図５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１７】
図６
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３４の側面にｎ型の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。次いで横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。
【００１８】
図７
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜３５及び縦（垂直）方向エピタキシャルＳｉ層３４を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）８を成長する。（開孔部の径は１００ｎｍ程度なので十分埋め込み可能である。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及び横（水平）方向エピタキシャルＳｉ層５の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）８及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）８を開孔部に平坦に埋め込む。（この領域が縦（垂直）方向エピタキシャルＳｉ層３４を置換させた埋め込み絶縁膜８となり、素子分離領域の一部となる。）
【００１９】
図８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、横（水平）方向エピタキシャルＳｉ層５を選択的に異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２０】
図９
次いでスパッタにより、５０ｎｍ程度のタングステン膜（Ｗ）７を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及び横（水平）方向エピタキシャルＳｉ層５の平坦面上のタングステン膜７を化学的機械研磨（ＣＭＰ）し、タングステン膜７を開孔部に平坦に埋め込む。
【００２１】
図１０
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１１を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）１２を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン酸化膜（ＳｉＯ２）１１を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００２２】
図１１
次いで露出したエピタキシャルＳｉ層５上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３６を成長する。（若干横（水平）方向にも成長する。）次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１２の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層３６を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３７を成長する。
【００２３】
図１２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１２を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２４】
図１３
次いで露出した縦（垂直）方向エピタキシャルＳｉ層３６の側面にｐ型の横（水平）方向エピタキシャルＳｉ層３８を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）１２の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）１２は素子分離領域となる。
【００２５】
図１４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン膜３７、エピタキシャルＳｉ層３８、エピタキシャルＳｉ層３６及びエピタキシャルＳｉ層５を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２６】
図１５
次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。（開孔部の径は１００ｎｍ程度なので十分埋め込み可能である。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）１２及びエピタキシャルＳｉ層３８の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）１５を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１５を開孔部に平坦に埋め込む。
【００２７】
図１６（チャネル長方向)及び図１７（チャネル幅方向)
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３９を成長する。
【００２８】
図１８（チャネル長方向)及び図１９（チャネル幅方向)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３９、Ｓｉ層３８、シリコン窒化膜（Ｓｉ３Ｎ４）１２（Ｓｉ層３８の両側面に存在）、シリコン酸化膜（ＳｉＯ２）１１、Ｓｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層４の両側面に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。（図１９における波線は若干奥のＳｉ層５及びＳｉ層３８を図示している。）
【００２９】
図２０（チャネル長方向)及び図２１（チャネル幅方向)
次いで露出したＳｉ層５及びＳｉ層３８の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層６及びＳｉ層１４を同時成長し、一部の下部に空孔を有する下層半導体層（５、６）及び上層半導体層（３８、１４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
【００３０】
図２２（チャネル長方向)及び図２３（チャネル幅方向)
次いで露出しているＳｉ層６及びＳｉ層１４の全周囲を酸化し、５ｎｍ程度の下層ゲート酸化膜（ＳｉＯ２）１６及び上層ゲート酸化膜（ＳｉＯ２）１７を成長する。次いでＳｉ層１４を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層６に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型Ｓｉ層６の濃度を下げる。）次いで１０ｋｅｖ程度の加速電圧でＳｉ層１４に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型Ｓｉ層１４をｐ型に反転させる。）次いで化学気相成長により、下層ゲート酸化膜（ＳｉＯ２）１６及び上層ゲート酸化膜（ＳｉＯ２）１７の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）３９上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた一体化（共通化）した包囲型ゲート電極（ＷＳｉ）１８が形成される。次いで１０００℃程度でランニングし、チャネル領域を活性化する。
【００３１】
図２４
次いでシリコン酸化膜（ＳｉＯ２）３９をエッチング除去する。次いで一体化包囲型ゲート電極（ＷＳｉ）１８、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、露出しているＳｉ層３８および直下のシリコン酸化膜（ＳｉＯ２）１１を順次異方性ドライエッチングして、Ｓｉ層５を露出する開孔部を形成する。
【００３２】
図２５
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで一体化包囲型ゲート電極（ＷＳｉ）１８、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層５にｐ＋型ソースドレイン領域（９、１０）形成用の硼素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１９を成長する。次いで化学的機械研磨（ＣＭＰ）し、一体化包囲型ゲート電極（ＷＳｉ）１８の平坦面上に成長したシリコン酸化膜（ＳｉＯ２）を除去し、開孔部に平坦に埋め込む。次いでＳｉ層１４の側面が露出するようにシリコン酸化膜（ＳｉＯ２）１９を１７０ｎｍ程度異方性ドライエッチングする。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）
【００３３】
図２６
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により、露出したＳｉ層１４の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１３を成長し、下部に空孔２０を有する上層半導体層（１３、１４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）後述するように、Ｓｉ層１３にはチャネル領域は形成されず、ｎ型及びｎ＋型ソースドレイン領域で完全に満たされるため、Ｓｉ層１３は、必ずしも空孔２０上に形成されなくともよく、シリコン酸化膜（ＳｉＯ２）１９の上面に接して形成されてもよい。
【００３４】
図２７
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで一体化包囲型ゲート電極（ＷＳｉ）１８、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層１３にｎ型ソースドレイン領域（２２、２３）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、一体化包囲型ゲート電極（ＷＳｉ）１８の上面部の側壁にのみサイドウォール（ＳｉＯ２）２５を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２５及び一体化包囲型ゲート電極（ＷＳｉ）１８をマスク層として、ｎ＋型ソースドレイン領域（２１、２４）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、下層半導体層（５、６）にｐ＋型ソースドレイン領域（９、１０）を、上層半導体層（１３、１４）にｎ型ソースドレイン領域（２２、２３）及びｎ＋型ソースドレイン領域（２１、２４）を形成する。
【００３５】
図２８
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜２６を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２７、ＰＳＧ膜２６、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン酸化膜（ＳｉＯ２）１１を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
【００３６】
図２９
次いで化学気相成長により、バリアメタルとなるＴｉＮ２８を成長する。次いで化学気相成長により、タングステン（Ｗ）２９を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２８を有する導電プラグ（Ｗ）２９を形成する。
【００３７】
図１（チャネル長方向）及び図２（チャネル幅方向）
次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）３０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３１を有するＣｕ配線３２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３３を成長し、本願発明のＤＳ３Ｇ構造の半導体装置を完成する。
【実施例２】
【００３８】
図３０は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜６、８〜３３は図１と同じ物を示している。
同図においては、下層半導体層に接する導電膜７が形成されておらず、替りにｐ＋型ソースドレイン領域が形成された下層半導体層が長く形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、ｐ＋型ソースドレイン領域を２度に分けて形成するプロセスが必要になり、ソースドレイン領域の抵抗がやや上がってしまうが、それ以外は第１の実施例と同様の効果を得ることができる。
【実施例３】
【００３９】
図３１は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜１４、１６〜３３は図１と同じ物を、４０は埋め込み導電膜（Ｗ、側面接続用）を示している。
同図においては、ドレイン領域側において下層半導体層に接する導電膜７が形成されていないこと及び埋め込み絶縁膜（Ｓｉ３Ｎ４）１５の替りに埋め込み導電膜（Ｗ）４０が形成され、Ｎチャネル及びＰチャネルＭＩＳ電界効果トランジスタのドレイン領域が同電圧に側面接続されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、またドレイン領域側の導電膜の占有面積を削減できるため、インバータ回路等において、より高集積化が可能である。
【実施例４】
【００４０】
図３２は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜４、７〜１２、１５〜３３は図１と同じ物を、４１はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（下層半導体層）、４２はｎ型の横（水平）方向エピタキシャル歪みＳｉ層（下層半導体層）、４３はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（上層半導体層）、４４はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（上層半導体層）を示している。
同図においては、下層半導体層及び上層半導体層共に一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【実施例５】
【００４１】
図３３（チャネル長方向）及び図３４（チャネル幅方向、ドレイン領域部）は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜１８、２１〜３３は図１と同じ物を、４５はシリコン窒化膜（Ｓｉ３Ｎ４）、４６はシリコン酸化膜（ＳｉＯ２）、４７は空孔を示している。
同図においては、上層半導体層のｎ＋型ソースドレイン領域直下に直接空孔が形成される替りに薄いシリコン酸化膜で包囲された構造の空孔が形成されていること及び下層半導体層直上にシリコン窒化膜（Ｓｉ３Ｎ４）が設けられていること以外は図１とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、また製造方法がやや複雑になるが、ｎ＋型ソースドレイン領域と一体化包囲型ゲート電極（特に中間部のゲート電極）間の電流リーク特性を改善することが可能である。
【００４２】
次いで本発明に係る半導体装置における第５の実施例の製造方法について図３５〜図４２及び図３３（チャネル長方向）、図３４（チャネル幅方向、ドレイン領域部）を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００４３】
図３〜図２３の工程をおこなった後、図３５〜図４２の工程をおこなう。ただし下層半導体層（５、６）上に１０ｎｍ程度のエッチングのストッパー膜兼イオン注入用絶縁膜であるシリコン窒化膜（Ｓｉ３Ｎ４）４５が形成されている。（図１０において、シリコン酸化膜（ＳｉＯ２）１１成長前に化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４５を成長する。）
【００４４】
図３５（チャネル長方向）及び図３６（チャネル幅方向、ドレイン領域部）
次いでシリコン酸化膜（ＳｉＯ２）３９をエッチング除去する。次いで一体化包囲型ゲート電極（ＷＳｉ）１８、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層３８及びシリコン酸化膜（ＳｉＯ２）１１を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）４５を露出する開孔部を形成する。次いで一体化包囲型ゲート電極（ＷＳｉ）１８、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層５にｐ＋型ソースドレイン領域（９、１０）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）
【００４５】
図３７（チャネル長方向）及び図３８（チャネル幅方向、ドレイン領域部）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出しているＳｉ層１４の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１３を成長し、下部に空孔４７を有する上層半導体層（１３、１４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで一体化包囲型ゲート電極（ＷＳｉ）１８、シリコン窒化膜（Ｓｉ３Ｎ４）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１５をマスク層として、Ｓｉ層１３にｎ型ソースドレイン領域（２２、２３）形成用の燐のイオン注入をおこなう。（ここではｎ型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００４６】
図３９（チャネル長方向）及び図４０（チャネル幅方向、ドレイン領域部）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、Ｓｉ層１３及び一体化包囲型ゲート電極１８をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１２（Ｓｉ層１３の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１１を選択的に順次異方性ドライエッチングし、Ｓｉ層１３の幅方向の両側に空孔４７に達する間隙部（幅４０ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００４７】
図４１（チャネル長方向）及び図４２（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、Ｓｉ層１３とシリコン窒化膜（Ｓｉ３Ｎ４）１２の間隙部を埋め込み、Ｓｉ層１３の下面、一体化包囲型ゲート電極（ＷＳｉ）１８の中間部の側面、シリコン酸化膜（ＳｉＯ２）１１の側面及びＳｉ層５上のシリコン窒化膜（Ｓｉ３Ｎ４）４５の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４６を形成し、シリコン酸化膜（ＳｉＯ２）４６に包囲された空孔４７を設け、一体化包囲型ゲート電極（ＷＳｉ）１８の上面部の側壁にサイドウォール（ＳｉＯ２）２５を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２５及び一体化包囲型ゲート電極（ＷＳｉ）１８をマスク層として、ｎ＋型ソースドレイン領域（２１、２４）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法により活性化及び深さ制御用のアニールをおこない、下層半導体層（５、６）にｐ＋型ソースドレイン領域（９、１０）を、上層半導体層（１３、１４）にｎ型ソースドレイン領域（２２、２３）及びｎ＋型ソースドレイン領域（２１、２４）を形成する。
【００４８】
次いで図２８〜図２９の工程をおこなった後、図３３（チャネル長方向）及び図３４（チャネル幅方向、ドレイン領域部）の工程をおこなう。
【００４９】
図３３（チャネル長方向）及び図３４（チャネル幅方向、ドレイン領域部）
次いで化学気相成長により、５００ｎｍ程度の配線層絶縁膜（ＳｉＯＣ）３０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３０を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２７がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３１を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３１を有するＣｕ配線３２を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３３を成長し、本願発明のＤＳ３Ｇ構造の半導体装置を完成する。
【実施例６】
【００５０】
図４３（チャネル幅方向）は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路の一部を示しており、１〜４、６、１１、１２、１４、１６〜１８、２５〜３３は図２と同じ物を示している。
同図においては、下層半導体層の幅が上層半導体層の幅より広く形成されていること以外は図２とほぼ同じ構造の半導体装置が形成されている。
本実施例においては第１の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域幅を大きくできるため、高速化が可能で、バランスの良いスイッチング特性を有する高速なＣＭＯＳ回路を形成することが可能である。
【００５１】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、下層半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路を形成しているが、これを逆にして形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
また上記実施例においては、２層のＳＯＩ基板を形成する場合を説明しているが、４層以上のＳＯＩ基板を形成する場合にも本願発明を利用すれば製造は容易である。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
【産業上の利用可能性】
【００５２】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置を目指したものではあるが、高速に限らず、すべてのＣＭＯＳ型半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００５３】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    ｎ型の第１の横（水平）方向エピタキシャルＳｉ層（下層半導体層、ソースドレイン領域形成部）
６    ｎ型の第２の横（水平）方向エピタキシャルＳｉ層（下層半導体層、チャネル領域形成部）
７    導電膜（Ｗ、ソースドレイン領域の一部）
８    埋め込み絶縁膜（Ｓｉ３Ｎ４）
９    ｐ＋型ソース領域
１０  ｐ＋型ドレイン領域
１１  シリコン酸化膜（ＳｉＯ２）
１２  素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
１３  ｐ型の第１の横（水平）方向エピタキシャルＳｉ層（上層半導体層、ソースドレイン領域形成部）
１４  ｐ型の第２の横（水平）方向エピタキシャルＳｉ層（上層半導体層、、チャネル領域形成部）
１５  埋め込み絶縁膜（Ｓｉ３Ｎ４）
１６  下層半導体層のゲート酸化膜（ＳｉＯ２）
１７  上層半導体層のゲート酸化膜（ＳｉＯ２）
１８  一体化包囲型ゲート電極（ＷＳｉ）
１９  シリコン酸化膜（ＳｉＯ２）
２０  空孔
２１  ｎ＋型ソース領域
２２  ｎ型ソース領域
２３  ｎ型ドレイン領域
２４  ｎ＋型ドレイン領域
２５  サイドウォール（ＳｉＯ２）
２６  燐珪酸ガラス（ＰＳＧ）膜
２７  シリコン窒化膜（Ｓｉ３Ｎ４）
２８  バリアメタル（ＴｉＮ）
２９  導電プラグ（Ｗ）
３０  ＳｉＯＣ膜
３１  バリアメタル（ＴａＮ）
３２  Ｃｕ配線（Ｃｕシード層含む）
３３  バリア絶縁膜（Ｓｉ３Ｎ４）
３４  ｎ型の縦（垂直）方向エピタキシャルＳｉ層
３５  選択化学気相成長導電膜（Ｗ）
３６  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３７  選択化学気相成長導電膜（Ｗ）
３８  ｐ型の横（水平）方向エピタキシャルＳｉ層
３９  シリコン酸化膜（ＳｉＯ２）
４０  埋め込み導電膜（Ｗ、側面接続用）
４１  ｎ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（下層半導体層、ソースドレイン領域形成部）
４２  ｎ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（下層半導体層、チャネル領域形成部）
４３  ｐ型の第１の横（水平）方向エピタキシャルＳｉＧｅ層（上層半導体層、ソースドレイン領域形成部）
４４  ｐ型の第２の横（水平）方向エピタキシャル歪みＳｉ層（上層半導体層、チャネル領域形成部）
４５  シリコン窒化膜（Ｓｉ３Ｎ４）
４６  シリコン酸化膜（ＳｉＯ２）
４７  空孔
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2014096441.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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