(57)【要約】【課題】汎用性が高く、構成が簡単な入力回路を実現する。【解決手段】第１及び第２の入力端子と、制御端子が前記第１の入力端子に接続された第１のトランジスタと、制御端子が前記第２の入力端子に接続された第２のトランジスタと、前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノードで互いに接続された第３及び第４のトランジスタと、制御端子が前記第１の入力端子に接続された第５のトランジスタと、制御端子が前記第２の入力端子に接続された第６のトランジスタと、前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノードで互いに接続された第７及び第８のトランジスタと、前記第１のノードと前記第２のノードとの間に接続されたスイッチと、を含む。【選択図】図２
2014230115.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入力端子と、
制御端子が前記第１の入力端子に接続された第１のトランジスタと、
制御端子が前記第２の入力端子に接続された第２のトランジスタと、
前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノードで互いに接続された第３及び第４のトランジスタと、
制御端子が前記第１の入力端子に接続された第５のトランジスタと、
制御端子が前記第２の入力端子に接続された第６のトランジスタと、
前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノードで互いに接続された第７及び第８のトランジスタと、
前記第１のノードと前記第２のノードとの間に接続されたスイッチと、
を含むことを特徴とする半導体装置。
【請求項２】
第１及び第２の電源を更に備え、
前記第１及び第３のトランジスタは、前記第１及び第２の電源との間に直列に接続され、前記第２及び第４のトランジスタは、前記第１及び第２の電源との間に直列に接続され、前記第５及び第７のトランジスタは、前記第１及び第２の電源との間に直列に接続され、前記第６及び第８のトランジスタは、前記第１及び第２の電源との間に直列に接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第３のトランジスタは第３のノードで互いに接続され、前記第５及び第７のトランジスタは前記第３のノードと接続された第４のノードで互いに接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２及び第３のトランジスタは、前記第１のノードと接続された第５のノードで互いに接続され、前記第６及び第８のトランジスタは、前記第２のノードと接続された第６のノードで互いに接続されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１、第２、第７、及び第８のトランジスタが第１の導電型であり、前記第３、第４、第５、及び、第６のトランジスタが前記第１の導電型と異なる第２の導電型であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第２の入力端子の電位を検知し、該電位が所定の範囲に含まれる場合に前記スイッチをオフとし、該電位が前記所定の範囲外である場合に前記スイッチをオンとする検知回路をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記所定の範囲は、前記第１および第２の電源の電圧の中間値を含むことを特徴とする請求項６に記載の半導体装置。
【請求項８】
動作モードを設定するレジスタをさらに備え、前記レジスタが所定のモードに設定されている場合に前記スイッチをオンとすることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体装置における入力回路の構成技術に係る。
【背景技術】
【０００２】
半導体装置における入力回路には、様々なものが知られている。
【０００３】
例えば、特許文献１には、半導体記憶装置等において外部から入力される信号を内部に伝達するための入力レシーバ回路が開示されている（図７参照）。この入力レシーバ回路は、ＮチャネルＭＯＳトランジスタ１１３、１１４に並列にＮチャネルＭＯＳトランジスタ１１７、１１８を設け、ＰチャネルＭＯＳトランジスタ１１５、１１６に並列にＰチャネルＭＯＳトランジスタ１１９、１２０を設ける。入力信号（ＶＩＮ）をＮチャネルＭＯＳトランジスタ１１４のみでなく、ＰチャネルＭＯＳトランジスタ１２０でも補助的に増幅することにより基準電圧（ＶＲＥＦ）が最小の場合におけるゲインを確保するとともに基準電圧自体の増幅効果を抑える。このような入力レシーバ回路は、ＱＣＲ（Ｑｕａｄ  Ｃｏｕｐｌｅ  Ｒｅｃｅｉｖｅｒ）回路として知られている。なお、ＮチャネルＭＯＳトランジスタ１１１、１１２は、活性化信号１１０がＨレベルの場合にＱＣＲ回路を活性化させる。また、インバータ回路１２１は、ＮチャネルＭＯＳトランジスタ１１４のドレインの信号を反転した信号出力ＶＯＵＴを出力する。
【０００４】
また、特許文献２において、半導体メモリ装置の相補型差動入力バッファが開示されている（図８参照）。この入力バッファは、第１外部信号Ｖｉｎ１を入力する第１ＭＯＳトランジスタ３２１及び第２外部信号Ｖｉｎ２を入力する第２ＭＯＳトランジスタ３２２を備え、前記第１及び第２外部信号Ｖｉｎ１，Ｖｉｎ２の電圧差を増幅して第１中間出力Ｖｏｕｔ１として出力する第１差動増幅部３１１と、前記第１外部信号Ｖｉｎ１を入力する第３ＭＯＳトランジスタ３３１及び前記第２外部信号を入力する第４ＭＯＳトランジスタ３３２を備え、前記第１及び第２外部信号Ｖｉｎ１，Ｖｉｎ２の電圧差を増幅して第２中間出力Ｖｏｕｔ２として出力する第２差動増幅部３１２とを具備し、前記第１差動増幅部３１１の第１中間出力Ｖｏｕｔ１と前記第２差動増幅部３１２の第２中間出力Ｖｏｕｔ２とが合わせられて一つの出力信号として出力される。なお、ＭＯＳトランジスタ３３３、３３４は、第１ＭＯＳトランジスタ３２１及び第２ＭＯＳトランジスタ３２２の負荷となるカレントミラー回路を構成する。また、ＭＯＳトランジスタ３２３、３２４は、第３ＭＯＳトランジスタ３３１及び第４ＭＯＳトランジスタ３３２の負荷となるカレントミラー回路を構成する。このような入力バッファは、ＣＭＡ（Ｃｕｒｒｅｎｔ  Ｍｉｒｒｏｒ  Ａｍｐｌｉｆｉｅｒ）回路として知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−２６６１５２号公報
【特許文献２】特開２０００−３０６３８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
ここで、特許文献１に開示されているＱＣＲ回路および特許文献２に開示されているＣＭＡ回路の特性について説明する。図５は、ＱＣＲ回路およびＣＭＡ回路における入力信号（図７のＶＩＮ、図８のＶｉｎ１）と基準電圧（図７のＶＲＥＦ、図８のＶｉｎ２）の追従性を示す図である。図５において、横軸は基準電圧Ｖｒｅｆの変化量ΔＶｒｅｆを表し、縦軸は入力信号を論理ハイレベルと認識する閾値（ＶＩＨＬ）からの変化量ｍａｒｇｉｎを表す。
【０００８】
図５に示すように、ＱＣＲ回路は、一方の入力端子に供給される基準電位が変動しても、入力回路の閾値が変動し難いという特性を備えている。一方、ＣＭＡ回路は、ＱＣＲ回路とは対照的に、一方の入力端子に供給される基準電圧が変動した場合に、入力回路の閾値が基準電圧の変動に追従するという特性を備えている。
【０００９】
図６は、図５の中心部における追従誤差を絶対値で表した図である。図６に示すとおり、基準電圧に対する追従誤差という見方をすると、ＱＣＲ回路は、ＣＭＡ回路に比べて追従誤差が大きくなる。
【００１０】
ところで、入力回路を備える半導体装置は、パーソナルコンピュータ、サーバ、携帯電話等の様々な装置に用いられており、これら最終製品を市場に供給する多数の供給者が半導体装置のユーザとして存在する。あるユーザは、基準電位の変動に対してしきい値が変化し難い特性を有する入力回路を必要とし、また、別のあるユーザは、基準電位の変動に対してしきい値が追従する特性を有する入力回路を必要とする。このように、ユーザに応じて入力回路に要求する特性が異なる場合がある。
【００１１】
この場合、ユーザ毎の異なる要求に対して、それぞれ個別のチップを設計し、製造することは、半導体装置の製造コストの大幅な増加に繋がってしまう。
【課題を解決するための手段】
【００１２】
本発明の１つのアスペクト（側面）に係る半導体装置は、第１及び第２の入力端子と、制御端子が前記第１の入力端子に接続された第１のトランジスタと、制御端子が前記第２の入力端子に接続された第２のトランジスタと、前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノードで互いに接続された第３及び第４のトランジスタと、制御端子が前記第１の入力端子に接続された第５のトランジスタと、制御端子が前記第２の入力端子に接続された第６のトランジスタと、前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノードで互いに接続された第７及び第８のトランジスタと、前記第１のノードと前記第２のノードとの間に接続されたスイッチと、を含む。
【発明の効果】
【００１３】
本発明によれば、汎用性が高く、構成が簡単な入力回路を実現することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。
【図２】本発明の第１の実施例に係る入力回路の回路図である。
【図３】基準電圧モニタ回路の構成を示すブロック図である。
【図４】本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。
【図５】ＱＣＲ回路およびＣＭＡ回路における入力信号と基準電圧の追従性を示す図である。
【図６】図５の中心部における追従誤差を絶対値で表した図である。
【図７】特許文献１に記載の入力レシーバ回路の回路図である。
【図８】特許文献２に記載の入力バッファの回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態について、概説する。なお、以下の概説に付記した図面参照符号は、専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１６】
本発明の一実施形態に係る半導体装置は、第１及び第２の入力端子（図２のＩＮ及びＶｒｅｆ）と、制御端子が前記第１の入力端子に接続された第１のトランジスタ（図２のＭＮ１）と、制御端子が前記第２の入力端子に接続された第２のトランジスタ（図２のＭＮ２）と、前記第１及び第２のトランジスタにそれぞれ接続され、且つ、制御端子が第１のノード（図２のＮ１）で互いに接続された第３及び第４のトランジスタ（図２のＭＰ３、ＭＰ４）と、制御端子が前記第１の入力端子に接続された第５のトランジスタ（図２のＭＰ１）と、制御端子が前記第２の入力端子に接続された第６のトランジスタ（図２のＭＰ２）と、前記第５及び第６のトランジスタにそれぞれ接続され、且つ、制御端子が第２のノード（図２のＮ２）で互いに接続された第７及び第８のトランジスタ（図２のＭＮ３、４）と、前記第１のノードと前記第２のノードとの間に接続されたスイッチ（図２のＭＰ５及び／またはＭＮ５）と、を含む。
【００１７】
このような半導体装置によれば、スイッチを短絡すればＱＣＲ回路となり、スイッチを開放すればＣＭＡ回路となる入力回路が構成される。したがって、汎用性が高く、構成が簡単な入力回路を実現することができる。
【００１８】
半導体装置において、第２の入力端子の電位を検知し、該電位が所定の範囲に含まれる場合にスイッチをオフとし、該電位が所定の範囲外である場合にスイッチをオンとする検知回路（図１の１５に相当）をさらに備えるようにしてもよい。
【００１９】
半導体装置において、所定の範囲は、第１および第２の電源の電圧の中間値を含むようにしてもよい。
【００２０】
半導体装置において、動作モードを設定するレジスタ（図４の１２ａ）をさらに備え、レジスタが所定のモードに設定されている場合にスイッチをオンとするようにしてもよい。
【００２１】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、本発明の第１の実施例に係る半導体装置の構成を示すブロック図である。図１において、半導体装置１０は、入出力回路１１、モードレジスタ１２、リード／ライト制御回路１３、メモリセルアレイ１４、基準電圧モニタ回路１５を備えるメモリ、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である。
【００２３】
入出力回路１１は、外部から制御信号ＣＴＬ、コマンド信号ＣＭＤ、アドレス信号ＡＤＤ、データ信号ＤＱを入力して、バッファリングして２値化し、モードレジスタ１２およびリード／ライト制御回路１３に出力する入力回路として機能する。また、入出力回路１１は、外部から基準電圧Ｖｒｅｆを入力し、入力信号の電圧レベルが基準電圧Ｖｒｅｆより高いか低いかに応じて入力信号の２値化を行う。さらに、入出力回路１１は、基準電圧モニタ回路１５から選択信号ＳＷＣＴＬを入力し、選択信号ＳＷＣＴＬに応じて入力回路の動作を切り替える。
【００２４】
また、入出力回路１１は、リード／ライト制御回路１３から出力されるデータ信号をバッファリングし、外部にデータ信号ＤＱとして出力する出力回路としても機能する。
【００２５】
モードレジスタ１２は、動作モードを設定するレジスタであり、コマンド信号ＣＭＤおよびアドレス信号ＡＤＤに基づいて生成したモード信号ＭＤをリード／ライト制御回路１３に出力する。
【００２６】
リード／ライト制御回路１３は、モード信号ＭＤが書き込みモードを示す場合には、アドレス信号ＡＤＤで指定されるメモリセルアレイ１４中のセルに対し、外部から入力したデータ信号ＤＱを書き込むように制御する。また、モード信号ＭＤが読み出しモードを示す場合には、アドレス信号ＡＤＤで指定されるメモリセルアレイ１４中のセルから読み出したデータ信号を、外部にデータ信号ＤＱとして読み出すように制御する。
【００２７】
基準電圧モニタ回路１５は、外部から基準電圧Ｖｒｅｆを入力し、基準電圧Ｖｒｅｆが所定の範囲に含まれか否かに応じた論理値を有する選択信号ＳＷＣＴＬを出力する検知回路として機能する。
【００２８】
図２は、本発明の第１の実施例に係る入力回路の回路図である。図２に示す入力回路１１ａは、図１の入出力回路１１における一つの入力回路に相当する。図２の入力回路１１ａは、ＮＭＯＳトランジスタＭＮ１〜ＭＮ５、ＰＭＯＳトランジスタＭＰ１〜ＭＰ５、インバータ回路ＩＮＶ１を備える。
【００２９】
ＮＭＯＳトランジスタＭＮ１は、ドレインをＰＭＯＳトランジスタＭＰ１のドレイン、ＮＭＯＳトランジスタＭＮ３のドレイン、ＰＭＯＳトランジスタＭＰ３のドレインのそれぞれに接続し、ゲートに入力信号ＩＮを受け、ソースを接地する。
【００３０】
ＮＭＯＳトランジスタＭＮ２は、ドレインをＰＭＯＳトランジスタＭＰ４のドレインおよびゲート並びにノードＮ１に接続し、ゲートに基準電圧Ｖｒｅｆを受け、ソースを接地する。
【００３１】
ＰＭＯＳトランジスタＭＰ１は、ドレインから出力信号ＯＵＴを出力し、ゲートに入力信号ＩＮを受け、ソースを電源ＶＤＤに接続する。
【００３２】
ＰＭＯＳトランジスタＭＰ２は、ドレインをＮＭＯＳトランジスタＭＮ４のドレインおよびゲート並びにノードＮ２に接続し、ゲートに基準電圧Ｖｒｅｆを受け、ソースを電源ＶＤＤに接続する。
【００３３】
ＮＭＯＳトランジスタＭＮ３は、ゲートをノードＮ２に接続し、ソースを接地する。
【００３４】
ＮＭＯＳトランジスタＭＮ４は、ソースを接地する。
【００３５】
ＰＭＯＳトランジスタＭＰ３は、ゲートをノードＮ１に接続し、ソースを電源ＶＤＤに接続する。
【００３６】
ＮＭＯＳトランジスタＭＮ４は、ソースを電源ＶＤＤに接続する。
【００３７】
ＮＭＯＳトランジスタＭＮ５は、ドレインおよびソースの一方をノードＮ１に接続し、ドレインおよびソースの他方をノードＮ２に接続し、選択信号ＳＷＣＴＬを論理反転するインバータ回路ＩＮＶ１の出力にゲートを接続する。
【００３８】
ＰＭＯＳトランジスタＭＰ５は、ドレインおよびソースの一方をノードＮ１に接続し、ドレインおよびソースの他方をノードＮ２に接続し、ゲートに選択信号ＳＷＣＴＬを受ける。ＰＭＯＳトランジスタＭＰ５は、ＮＭＯＳトランジスタＭＮ５と共にスイッチとして機能するトランスファゲートを構成する。
【００３９】
以上のような構成の入力回路１１ａにおいて、選択信号ＳＷＣＴＬがＬレベルである場合、ＮＭＯＳトランジスタＭＮ５、ＰＭＯＳトランジスタＭＰ５がオンとなり、ノードＮ１、Ｎ２間が短絡状態となる。したがって、図２の入力回路１１ａは、ＱＣＲ回路となる。すなわち、図２におけるＭＮ１〜ＭＮ４、ＭＰ１〜ＭＰ４がそれぞれ図７における１１４、１１３、１１８、１１７、１２０、１１９、１１６、１１５に対応する。
【００４０】
一方、選択信号ＳＷＣＴＬがＨレベルである場合、ＮＭＯＳトランジスタＭＮ５、ＰＭＯＳトランジスタＭＰ５がオフとなり、ノードＮ１、Ｎ２間が開放状態となる。したがって、図２の入力回路１１ａは、ＣＭＡ回路となる。すなわち、図２におけるＭＮ１〜ＭＮ４、ＭＰ１〜ＭＰ４がそれぞれ図８における３２１〜３２４、３３１〜３３４に対応する。
【００４１】
以上のように、入力回路１１ａは、ＣＭＡ回路に追加されたスイッチをオンとするだけでＱＣＲ回路になる。したがって、構成が簡単な入力回路が実現される。
【００４２】
次に、基準電圧モニタ回路１５について説明する。図３は、基準電圧モニタ回路１５の構成を示すブロック図である。図３において、基準電圧モニタ回路１５は、基準電圧Ｖｒｅｆ、電源ＶＤＤの電圧の０．５１倍である０．５１×ＶＤＤ、電源ＶＤＤの電圧の０．４９倍である０．４９×ＶＤＤを入力する。
【００４３】
基準電圧モニタ回路１５は、０．５１×ＶＤＤ＞Ｖｒｅｆ＞０．４９×ＶＤＤの場合、選択信号ＳＷＣＴＬとしてＨレベルを出力する。この場合、図２の入力回路１１ａは、ＣＭＡ回路として動作する。
【００４４】
また、基準電圧モニタ回路１５は、０．５１×ＶＤＤ＜ＶｒｅｆまたはＶｒｅｆ＜０．４９×ＶＤＤの場合、選択信号ＳＷＣＴＬとしてＬレベルを出力する。この場合には、図２の入力回路１１ａは、ＱＣＲ回路として動作する。
【００４５】
具体的にＶｒｅｆ＝０．７５Ｖ（ＶＤＤ＝１．５Ｖ）とし、Ｖｒｅｆが±１０％の範囲、即ち、ΔＶｒｅｆが−７５ｍＶ〜＋７５ｍＶの範囲を抜き出し、さらに、図５のΔＶｒｅｆと、ＱＣＲ回路およびＣＭＡ回路のそれぞれの理想値との差を絶対値としてプロットしたのが図６である。ここで、図６において、ユーザが破線ＳＰで示す「Ｖｒｅｆ±１０％で、しきい値のＶｒｅｆ追従誤差１０ｍＶ以内」というスペックを課した場合、ＱＣＲ回路では、しきい値のＶｒｅｆ追従誤差１０ｍＶを越えてしまいスペックアウトしてしまうことがわかる。一方、ＣＭＡ回路は、その特性がスペック内に収まっている。
【００４６】
従って、スペックを満足させるためには、Ｖｒｅｆ±１０％で入力回路をＣＭＡ回路として動作させればよい。また、Ｖｒｅｆ±１０％より外の範囲（ユーザによる規格が課されていない範囲）では、半導体装置をより安定動作させるために、入力回路をＱＣＲ回路として動作させればよい。
【００４７】
第１の実施例の半導体装置によれば、入力回路１１ａをＣＭＡ回路とするか、ＱＣＲ回路とするかを、基準電圧Ｖｒｅｆが所定の範囲に含まれるか否かに応じて設定することが可能である。なお、所定の範囲には、０．５×ＶＤＤを含むことが好ましい。また、上記で所定の範囲を、０．５１×ＶＤＤ〜０．４９×ＶＤＤとしたが、これらの数値は一例であり、限定されるものではない。
【実施例２】
【００４８】
図４は、本発明の第２の実施例に係る半導体装置の構成を示すブロック図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４の半導体装置１０ａは、図１の基準電圧モニタ回路１５を廃し、図１のモードレジスタ１２に替えてモードレジスタ１２ａを備える。
【００４９】
モードレジスタ１２ａは、図１のモードレジスタ１２の機能に加え、コマンド信号ＣＭＤおよびアドレス信号ＡＤＤに基づいて選択信号ＳＷＣＴＬをＨまたはＬレベルに設定する入力回路選択モードを有する。
【００５０】
第２の実施例の半導体装置によれば、入力回路１１ａをＱＣＲ回路とするか、ＣＭＡ回路とするかを、モードレジスタ１２ａの入力回路選択モードの設定によって選択することが可能である。
【００５１】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００５２】
１０、１０ａ  半導体装置
１１  入出力回路
１１ａ  入力回路
１２、１２ａ  モードレジスタ
１３  リード／ライト制御回路
１４  メモリセルアレイ
１５  基準電圧モニタ回路
ＩＮＶ１  インバータ回路
ＭＮ１〜ＭＮ５  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ５  ＰＭＯＳトランジスタ
【図１】
2014230115.tif 000003
【図２】
2014230115.tif 000004
【図３】
2014230115.tif 000005
【図４】
2014230115.tif 000006
【図５】
2014230115.tif 000007
【図６】
2014230115.tif 000008
【図７】
2014230115.tif 000009
【図８】
2014230115.tif 000010