(57)【要約】【課題】リソグラフィ工程において、本体チップ領域内の本体パターンにおける重ね合わせ精度を向上させる。【解決手段】被合わせ層より前に露光する加工層のマスクＭＳＫＳの本体チップ領域内に、複数のＣＭＰダミーＤＰを配置するＣＭＰダミー領域ＤＡＳを設け、被合わせ層の露光に用いるマスクＭＳＫＧの本体チップ領域内には、アライメントマークＡＭＧと複数のＣＭＰダミーＤＰが配置されたＣＭＰダミー領域ＤＡＧを設ける。アライメントマークＡＭＧは、被合わせ層より前に露光する加工層のマスクＭＳＫＳのＣＭＰダミー領域ＤＡＳと、被合わせ層のマスクＭＳＫＧのＣＭＰダミー領域ＤＡＧとから抽出される重複領域ＤＡＤに配置し、被合わせ層より前に露光する加工層のマスクＭＳＫＳには、アライメントマークＡＭＧに対応する位置にＣＭＰダミーＤＰを配置しない。【選択図】図４
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【特許請求の範囲】
【請求項１】
第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層を、前記第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層の順序で露光を行う半導体装置の製造方法であって、
被合わせ層が第ｍ加工層（１≦ｍ≦ｎ−１）で、露光層が第ｎ加工層である場合に、
前記第１加工層〜第（ｎ−１）加工層のパターンデータを露光する際に用いられる第１マスク〜第（ｎ−１）マスクは、それぞれ前記第１加工層〜第（ｎ−１）加工層の製品領域のパターンデータが描画された本体チップ領域内に第１ダミー領域〜第（ｎ−１）ダミー領域を有し、
前記第ｍマスクの前記第ｍダミー領域には、前記第１ダミー領域〜第（ｎ−１）ダミー領域から抽出されるダミー領域の重複領域にアライメントマークが配置され、
前記第ｍマスク以外の前記第１マスク〜第（ｎ−１）マスクの前記第１ダミー領域〜第（ｎ−１）ダミー領域には、前記アライメントマークと対応する位置にパターンが配置されていない、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１ダミー領域〜第（ｎ−１）ダミー領域はＣＭＰにおける加工平坦性を向上させるためのダミーパターンを配置する領域である、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
ＣＭＰにおける加工平坦性を向上させるためのダミーパターンを配置しない前記第１加工層〜第（ｎ−１）加工層においては、仮のダミーパターンを生成して前記ダミー領域の重複領域を算出する、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第ｍマスクの前記第ｍダミー領域では、
前記アライメントマークが配置された第１領域と、前記第１領域の周囲で、かつ、前記アライメントマークのパターン端から一定の幅をもつ第２領域と、からなる第ｍマーク領域に、前記アライメントマーク以外のパターンが配置されておらず、
前記第ｍマスク以外の前記第１マスク〜第（ｎ−１）マスクの前記第１ダミー領域〜第（ｎ−１）ダミー領域では、
前記第ｍマーク領域と対応する位置の第１マーク領域〜第（ｎ−１）マーク領域にパターンが配置されていない、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第２領域は前記アライメントマークのパターン端から０．３μｍ以上の幅をもつ、半導体装置の製造方法。
【請求項６】
第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層を、前記第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層の順序で露光を行う半導体装置の製造方法であって、
被合わせ層が第ｍ加工層（１≦ｍ≦ｎ−１）で、露光層が第ｎ加工層である場合に、
前記第１加工層〜第ｎ加工層のパターンデータを露光する際に用いられる第１マスク〜第ｎマスクは、それぞれ前記第１加工層〜第ｎ加工層の製品領域のパターンデータが描画された本体チップ領域内に第１ダミー領域〜第ｎダミー領域を有し、
前記第ｍマスクの前記第ｍダミー領域には、前記第１ダミー領域〜第ｎダミー領域から抽出されるダミー領域の重複領域に第１重ね合わせ検査マークが配置され、
前記第ｎマスクの前記第ｎダミー領域には、前記第１重ね合わせ検査マークと対応する位置に第２重ね合わせ検査マークが配置され、
前記第ｍマスク以外の前記第１マスク〜第（ｎ−１）マスクの前記第１ダミー領域〜第（ｎ−１）ダミー領域には、前記第１および第２重ね合わせ検査マークと対応する位置にパターンが配置されていない、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記第１ダミー領域〜第ｎダミー領域はＣＭＰにおける加工平坦性を向上させるためのダミーパターンを配置する領域である、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
ＣＭＰにおける加工平坦性を向上させるためのダミーパターンを配置しない前記第１加工層〜第ｎ加工層においては、仮のダミーパターンを生成して前記ダミー領域の重複領域を算出する、半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記第ｍマスクの前記第ｍダミー領域および前記第ｎマスクの前記第ｎダミー領域では、
重ね合わせ検査マークが配置された第１領域と、前記第１領域の周囲で、かつ、前記重ね合わせ検査マークのパターン端から一定の幅をもつ第２領域と、からなる第ｍ検査マーク領域および第ｎ検査マーク領域に、前記重ね合わせ検査マーク以外のパターンが配置されておらず、
前記第ｍマスク以外の前記第１マスク〜第（ｎ−１）マスクの前記第１ダミー領域〜第（ｎ−１）ダミー領域では、
前記第ｍ検査マーク領域および第ｎ検査マーク領域に対応する位置の第１検査マーク領域〜第（ｎ−１）検査マーク領域にパターンが配置されていない、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第２領域は前記重ね合わせ検査マークのパターン端から０．３μｍ以上の幅をもつ、半導体装置の製造方法。
【請求項１１】
第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層を、前記第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層の順序で露光を行う半導体装置の製造方法であって、
被合わせ層が第ｍ加工層（１≦ｍ≦ｎ−１）で、露光層が第ｎ加工層である場合に、
前記第１加工層〜第（ｎ−１）加工層のパターンデータを露光する際に用いられる第１マスク〜第（ｎ−１）マスクは、それぞれ前記第１加工層〜第（ｎ−１）加工層の製品領域のパターンデータが描画された本体チップ領域内に第１ダミー領域〜第（ｎ−１）ダミー領域を有し、
前記第ｍマスクの前記第ｍダミー領域には、前記第１ダミー領域〜第（ｎ−１）ダミー領域から抽出されるダミー領域の重複領域に複数のアライメントマークが配置され、
前記複数のアライメントマークを用いてダイバイダイアライメントを行う、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法において、
前記ダミー領域の重複領域に第１ピッチを有する複数の第１格子点が設けられ、前記複数の第１格子点にそれぞれ前記アライメントマークが配置されている、半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法において、
前記ダミー領域の重複領域に第１ピッチを有する複数の第１格子点、および前記第１ピッチよりも小さい第２ピッチを有する複数の第２格子点が設けられ、前記複数の第１格子点および複数の第２格子点にそれぞれ前記アライメントマークが配置されている、半導体装置の製造方法。
【請求項１４】
第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層を、前記第１加工層、第２加工層・・第（ｎ−１）加工層、第ｎ加工層の順序で露光を行う半導体装置の製造方法であって、
被合わせ層が第ｍ加工層（１≦ｍ≦ｎ−１）で、露光層が第ｎ加工層である場合に、
前記第１加工層〜第ｎ加工層のパターンデータを露光する際に用いられる第１マスク〜第ｎマスクは、それぞれ前記第１加工層〜第ｎ加工層の製品領域のパターンデータが描画された本体チップ領域内に第１ダミー領域〜第ｎダミー領域を有し、
前記第ｍマスクの前記第ｍダミー領域には、前記第１ダミー領域〜第ｎダミー領域から抽出されるダミー領域の重複領域に複数の第１重ね合わせ検査マークが配置され、
前記第ｎマスクの前記第ｎダミー領域には、前記複数の第１重ね合わせ検査マークと対応する位置に複数の第２重ね合わせ検査マークが配置され、
前記複数の第１重ね合わせ検査マークと前記複数の第２重ね合わせ検査マークとを用いて合わせずれ計測を行った結果をフィードバックして、ダイバイダイアライメントを行う、半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法において、
前記ダミー領域の重複領域に第１ピッチを有する複数の第１格子点が設けられ、前記複数の第１格子点にそれぞれ重ね合わせ検査マークが配置されている、半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法において、
前記ダミー領域の重複領域に第１ピッチを有する複数の第１格子点、および前記第１ピッチよりも小さい第２ピッチを有する複数の第２格子点が設けられ、前記複数の第１格子点および前記複数の第２格子点にそれぞれ重ね合わせ検査マークが配置されている、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造技術に関し、例えばリソグラフィ工程における露光処理方法、およびその方法を用いた半導体装置の製造に好適に利用できるものである。
【背景技術】
【０００２】
半導体製造プロセスのリソグラフィ工程において用いられる露光装置では、原版（マスク）と被転写基板（半導体基板、半導体ウエハ）とのアライメントを行う。
【０００３】
例えば特開平１１−０９７３２６号公報（特許文献１）には、電子線露光方法において、位置合わせマークの位置を検出等する際に、ウエハにおけるチップの位置合わせのために使用されている関数として、チップのウエハ上の座標系のＸおよびＹのＸ・ＸまたはＸ・ＹあるいはＹ・Ｙという２次項を含む関数を使用する技術が開示されている。
【０００４】
また、特開２０００−２０８３９２号公報（特許文献２）には、ウエハのスクライブ線または非構成部品領域に形成されるアライメントマークと、このアライメントマークの周辺に位置し、これを化学機械研磨から保護する保護ダミーパターンとを有するアライメントマーク構造が開示されている。
【０００５】
また、特開２００７−０８１２４１号公報（特許文献３）には、配線膜の表面に、溝であるアライメントマークを形成する方法が開示されている。
【０００６】
また、特開２００１−１９３２６８号公報（特許文献４）には、フォトマスクの位置合わせに用いる位置合わせ用マークの周辺領域の層間絶縁膜のディッシングを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１１−０９７３２６号公報
【特許文献２】特開２０００−２０８３９２号公報
【特許文献３】特開２００７−０８１２４１号公報
【特許文献４】特開２００１−１９３２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
原版（マスク）と被転写基板（半導体基板、半導体ウエハ）とのアライメントに使用するアライメントマークおよび重ね合わせ検査マークは、パターンレイアウトの自由度の高い、本体チップ領域の周囲に設けられたスクライブ領域に配置している。しかしながら、スクライブ領域において重ね合わせ精度が向上しても、本体チップ領域内の本体パターンにおいては重ね合わせずれが発生し、高い重ね合わせ精度が得られないという問題がある。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、被合わせ層より前の加工層の露光に用いられるマスクの本体チップ領域内にＣＭＰダミー領域を設け、被合わせ層の露光に用いられるマスクの本体チップ領域内にアライメントマークが配置されたＣＭＰダミー領域を設ける。上記アライメントマークは、被合わせ層より前に露光する加工層のマスクのＣＭＰダミー領域と、被合わせ層のマスクのＣＭＰダミー領域とから抽出される重複領域に配置し、被合わせ層より前に露光する加工層のマスクには、アライメントマークに対応する位置にＣＭＰダミーを配置しない。
【００１１】
また、一実施の形態によれば、被合わせ層より前の加工層の露光に用いられるマスクの本体チップ領域内にＣＭＰダミー領域を設け、被合わせ層の露光に用いられるマスクの本体チップ領域内に第１重ね合わせ検査マークが配置されたＣＭＰダミー領域を設け、露光層の露光に用いられるマスクの本体チップ領域内に第２重ね合わせ検査マークが配置されたＣＭＰダミー領域を設ける。上記第１および第２重ね合わせ検査マークは、被合わせ層より前に露光する加工層のマスクのＣＭＰダミー領域と、被合わせ層のマスクのＣＭＰダミー領域と、露光層のマスクのＣＭＰダミー領域とから抽出される重複領域に配置し、被合わせ層より前に露光する加工層のマスクには、第１および第２重ね合わせ検査マークに対応する位置にＣＭＰダミーを配置しない。
【発明の効果】
【００１２】
一実施の形態によれば、リソグラフィ工程において、原版（マスク）と被転写基板（半導体基板、半導体ウエハ）とのアライメントに使用するアライメントマークおよび重ね合わせ検査マークを本体チップ領域内に配置することにより、本体チップ領域内の本体パターンにおける重ね合わせ精度を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】縮小投影露光装置のアライメント方法の手順の一例を説明する工程図である。
【図２】従来のアライメントマークの配置例を説明する概略図である。
【図３】従来の露光層および被合わせ層に配置する重ね合わせ検査マークの配置例を説明する概略図である。
【図４】本実施の形態によるアライメントマークの配置方法を説明する概略図である。
【図５】本実施の形態による重ね合わせ検査マークの配置方法を説明する概略図である。
【図６】ウェハの歪の状態を説明する模式図である。
【図７】本実施の形態によるアライメントマークの配置方法を説明する概略図である。
【図８】実施の形態１によるゲート層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。
【図９】実施の形態１によるコンタクト層（露光層）のマスクおよびゲート層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【図１０】実施の形態２によるコンタクト層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。
【図１１Ａ】実施の形態２による第１の配線層（露光層）のマスクおよびコンタクト層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【図１１Ｂ】実施の形態２による第１の配線層（露光層）のマスクおよびコンタクト層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【図１２】実施の形態３による第１のビアホール層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。
【図１３】実施の形態３による第２の配線層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。
【図１４】実施の形態３による第２の配線層（露光層）のマスクおよび第１のビアホール層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【図１５】実施の形態３による第２のビアホール層（露光層）のマスクおよび第２の配線層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【図１６】実施の形態３による半導体装置（電界効果トランジスタ）の製造方法を示す半導体装置の要部断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図１９】図１８に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２０】図１９に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２１】図２０に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２２】図２１に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２３】図２２に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２４】図２３に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２５】図２４に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２６】図２５に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２７】図２６に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【図２８】図２７に続く、半導体装置の製造工程中の図１６と同じ箇所の要部断面図である。
【発明を実施するための形態】
【００１４】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１６】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１７】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。
【００１９】
本発明者らによって見いだされた露光処理方法における解決しようとする第１の課題および第２の課題と、それぞれの課題を解決するための手段について説明する。
【００２０】
まず、半導体装置の一製造工程である露光工程において行われる従来の縮小投影露光装置のアライメント方法を図１を用いて説明する。図１は、縮小投影露光装置のアライメント方法の手順の一例を説明する工程図である。露光工程では、ウェハ上にスクライブ領域を介して配列された複数の製品領域を有する加工層のレジストパターンが形成され、露光工程で用いられるマスクには、加工層の１つまたは複数の製品領域に対応する本体チップ領域のパターンデータが描画されている。
【００２１】
レジスト膜が塗布されたウェハを準備し、はじめにプリアライメントによりウェハノッチの位置合わせを行う。
【００２２】
続いて、ショットのスクライブ領域内に配置された被合わせ層のラフ用アライメントマークを用い、２ショット程度のラフ用アライメントマークを検出して、Ｘ方向、Ｙ方向、および回転方向のウェハのアライメントを行う（ラフアライメント）。
【００２３】
続いて、ショットのスクライブ領域内に配置された被合わせ層のファイン用アライメントマークを用い、１０ショット程度のファイン用アライメントマークの位置計測を行い、線形な目ズレ成分シフト（Ｓｘ，Ｓｙ）、スケーリング（Ｍｘ，Ｍｙ）、オーソゴナリティ（θｘ−θｙ）、およびローテーション（θｙ）を算出する（ファインアライメント）。
【００２４】
上記計測後、グローバル露光（ＥＧＡ（Enhanced Global Alignment））を行う。グローバル露光では、ファインアライメントで算出されたシフト、スケーリング、オーソゴナリティ、およびローテーションにより、各ショットの位置を予測して露光を行う。また、ダイバイダイ露光（ダイバイダイアライメント（Die-by-Die Alignment））を行ってもよい。スループットが低いという欠点はあるが、重ね合わせ精度を上げることができる。ダイバイダイ露光では、ファインアライメント後に、ショット毎に位置計測を行いながら露光を行う。
【００２５】
上記露光後、被合わせ層の重ね合わせ検査マークと、レジスト膜からなるパターンで形成された露光層の重ね合わせ検査マークとを用いて、被合わせ層と露光層との重ね合わせずれ量を測定する。その後、測定された重ね合わせずれ量を次のロット露光にフィードバックして、位置合わせの補正を行う。
【００２６】
＜第１の課題について＞
従来のアライメントマークの配置例について図２を用いて説明する。図２に説明する露光層は第１の配線（Ｍ１）層、被合わせ層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層より前に露光する加工層はゲート（Ｇａｔｅ）層または素子分離（ＳＴＩ（Shallow Trench Isolation））層、であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層→Ｍ１層の順序で露光される。
【００２７】
被合わせ層のマスクＭＳＫＣに形成されるアライメントマークＡＭＣは、本体チップ領域ＳＣの周囲のスクライブ領域ＳＡに配置される。被合わせ層のアライメントマークＡＭＣの近辺には、余分なパターンを配置しないようにする。また、被合わせ層より前に露光する加工層のマスクＭＳＫＧ，ＭＳＫＳに関しては、被合わせ層のアライメントマークＡＭＣと対応する場所とその近辺にはパターンを配置しないようにする。こうすることで、露光の際に、マークの誤検出を防ぐ。
【００２８】
従来の露光層および被合わせ層に配置する重ね合わせ検査マークの配置例について図３を用いて説明する。図３に説明する露光層は第１の配線（Ｍ１）層、被合わせ層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層より前に露光する加工層はゲート（Ｇａｔｅ）層または素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層→Ｍ１層の順序で露光される。
【００２９】
被合わせ層のマスクＭＳＫＣに形成される重ね合わせ検査マークＩＭＣおよび露光層のマスクＭＳＫＭ１に形成される重ね合わせ検査マークＩＭＭ１は、本体チップ領域ＳＣの周囲のスクライブ領域ＳＡに配置される。被合わせ層の重ね合わせ検査マークＩＭＣおよび露光層の重ね合わせ検査マークＩＭＭ１の近辺には、余分なパターンを配置しないようにする。また、被合わせ層より前に露光する加工層のマスクＭＳＫＧ，ＭＳＫＳに関しては、被合わせ層の重ね合わせ検査マークＩＭＣおよび露光層の重ね合わせ検査マークＩＭＭ１と対応する場所とその近辺にはパターンを配置しないようにする。こうすることで、重ね合わせ検査の際に、マークの誤検出を防ぐ。
【００３０】
上述したように、アライメントマークおよび重ね合わせ検査マークの配置には、露光層および被合わせ層のみならずそれ以前に加工を行う加工層にもその影響を考慮しつつレイアウトをする必要がある。そのため、アライメントマークおよび重ね合わせ検査マークはパターンレイアウトの自由度の高いスクライブ領域に配置される。
【００３１】
しかし、スクライブ領域にアライメントマークおよび重ね合わせ検査マークを配置すると、以下の理由（１）および（２）により、スクライブ領域での重ね合わせ精度を上げる工夫をしても、本体チップ領域内の本体パターンでは重ね合わせずれが発生する。
【００３２】
理由（１）：実際には、重ね合わせ精度が必要な本体チップ領域内の本体パターンと、アライメントマークおよび重ね合わせ検査マークとの距離が離れている。
【００３３】
理由（２）：本体チップ領域内の本体パターンとスクライブ領域とでは、パターン密度等に差があることから加工形状等が微妙に異なる。
【００３４】
重ね合わせ精度が必要な本体パターンの近辺にアライメントマークおよび重ね合わせ検査マークを配置できればよい。しかし、本体チップ領域内では、本体パターンに影響を与えないようにアライメントマークおよび重ね合わせ検査マークを配置しなければならないため、アライメントマークおよび重ね合わせ検査マークを単純に本体チップ領域内に配置することは容易ではない。
【００３５】
本実施の形態では、新規のＤＡ（Design Automation）ツール等を用いることなく、簡便に、本体チップ領域内にアライメントマークおよび重ね合わせ検査マークを配置することを可能とする。その結果、実際に重ね合わせ精度の必要な本体チップ領域内の本体パターンの近辺にアライメントマークおよび重ね合わせ検査マークを配置することが可能となり、重ね合わせ精度を向上させることができる。
【００３６】
＜第１の課題を解決するための第１の手段について＞
加工層には、本体チップ領域内のパターンのない領域にＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）ダミーと呼ばれるダミーパターンを配置することが多い。ＣＭＰダミーを用いて本体チップ領域内のパターン密度を一定に揃えることにより、ＣＭＰの加工平坦性を向上させることが可能になる。ＣＭＰダミーは、ある一定の配置ルールに従って、ツールを用いて自動で配置する。
【００３７】
第１の配線層に配置されるＣＭＰダミーの配置ルールの一例を以下に示す。
【００３８】
（ａ）パターンは０．４μｍ×０．４μｍの大きさのホールパターン
（ｂ）２．０μｍ×２．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから０．８μｍ離れた位置からＣＭＰダミーを配置
ＣＭＰダミーに用いるパターンは、プロセスマージンが広く、かつ、種々のパターンレイアウトでパターン密度を一定に調整できるようにあまり大きすぎないほうが好ましいが、形状等に大きな制約はない。よって、ＣＭＰダミーを配置する領域は、パターン密度に著しく差を発生させなければ、比較的自由にＣＭＰダミーに用いるパターンを置くことができる。
【００３９】
本実施の形態では、本体チップ領域内のＣＭＰダミーが配置される領域にアライメントマークおよび重ね合わせ検査マークを配置する。通常は、ＣＭＰダミーが存在しているところであるので、そこにアライメントマークおよび重ね合わせ検査マークを配置しても本体パターンへの影響はほとんど見られない。
【００４０】
被合わせ層の本体チップ領域内にアライメントマークを配置する方法について図４を用いて説明する。図４は、本実施の形態による被合わせ層のマスクにアライメントマークを配置する方法を説明する概略図である。図４に説明する露光層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層はゲート（Ｇａｔｅ）層、被合わせ層より前に露光する加工層は素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層の順序で露光される。
【００４１】
１．第１ステップ
まず、被合わせ層のマスクＭＳＫＧのレイアウトから、本体チップ領域内のＣＭＰダミー配置領域ＤＡＧを抽出し、被合わせ層より前に露光する加工層のマスクＭＳＫＳのレイアウトから、本体チップ領域内のＣＭＰダミー配置領域ＤＡＳを抽出する。
【００４２】
２．第２ステップ
ＣＭＰダミー配置領域ＤＡＧと、ＣＭＰダミー配置領域ＤＡＳとのＣＭＰダミー重複領域ＤＡＤを抽出する。
【００４３】
３．第３ステップ
上記ＣＭＰダミー重複領域ＤＡＤ内から、アライメントマークを配置する位置ＡＭＰを決定する。アライメントマークは、本体チップ領域内の高い重ね合わせ精度が要求される本体パターンの近くに配置するのが好ましい。
【００４４】
４．第４ステップ
被合わせ層のアライメントマークを配置する位置ＡＭＰにアライメントマークＡＭＧを配置する。
【００４５】
５．第５ステップ
被合わせ層の本体チップ領域内のＣＭＰダミー配置領域ＤＡＧに複数のＣＭＰダミーＤＰを配置する。同様に、被合わせ層より前に露光する加工層の本体チップ領域内のＣＭＰダミー配置領域ＤＡＳにＣＭＰダミーＤＰを配置する。
【００４６】
アライメントマークＡＭＧの近傍にはマークの誤検出を防ぐために、アライメントマークＡＭＧのパターン端から所定の距離はＣＭＰダミーＤＰを配置しないようにする。すなわち、アライメントマークＡＭＧが配置された第１領域と、第１領域の周囲で、かつ、アライメントマークＡＭＧのパターン端から所定の距離、例えば０．３μｍ以内の第２領域とからなるマーク領域ＡＧにはＣＭＰダミーＤＰを配置しないようにする。
【００４７】
被合わせ層より前に露光する加工層についても同様に、マークの誤検出を防ぐために、上記ＣＭＰダミーＤＰを配置しないマーク領域ＡＧに対応するマーク領域ＡＳにはＣＭＰダミーＤＰを配置しないようにする。
【００４８】
ただし、ＣＭＰダミーＤＰを配置しない領域ＡＧ，ＡＳが著しく大きくなると、パターン密度が変化してＣＭＰの加工平坦性に影響が出るため、ＣＭＰダミーＤＰを配置しないマーク領域ＡＧ，ＡＳは所定の範囲以内にする必要がある。
【００４９】
上述した本体チップ領域内にアライメントマークを配置する方法を用いることにより、本体チップ領域内の高い重ね合わせ精度が要求される本体パターンの近くにアライメントマークを配置することが可能となる。被合わせ層のアライメントマークの近傍、および被合わせ層より前に露光する加工層の同位置にＣＭＰダミーを配置しないことで、マークの誤検出を防ぐ。ＣＭＰダミーを配置していない加工層がある場合は、その加工層において仮のＣＭＰダミー配置ルールを設定し、仮のＣＭＰダミー配置領域を算出する。この仮のＣＭＰダミー配置領域も含めてＣＭＰダミー重複領域を抽出する。
【００５０】
被合わせ層に配置するアライメントマークの場所は、通常ＣＭＰダミーを配置する場所である。アライメントマークが著しく大きくなければ、ＣＭＰダミーがアライメントマークに置き換わっても、光近接効果等による本体パターンへの影響は小さい。パターン密度の大きな変化はないため、ＣＭＰの加工平坦性劣化も無い。また、被合わせ層より前に露光する加工層においては、アライメントマークに対応する位置にＣＭＰダミーが配置されないが、アライメントマークが著しく大きくなければ、光近接効果等による本体パターンへの影響は小さい。パターン密度の大きな変化はないため、ＣＭＰの加工平坦性劣化も無い。
【００５１】
被合わせ層より前に露光する加工層の同位置には、基本的にはＣＭＰダミーを配置しないが、露光層を露光する際にパターンが認識できない層に関してはＣＭＰダミーを配置してもよい。
【００５２】
次に、被合わせ層および露光層の本体チップ領域内に重ね合わせ検査マークを配置する方法について図５を用いて説明する。図５は、本実施の形態による被合わせ層のマスクおよび露光層のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。図５に説明する露光層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層はゲート（Ｇａｔｅ）層、被合わせ層より前に露光する加工層は素子分離（ＳＴＩ）層、であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層の順序で露光される。
【００５３】
１．第１ステップ
まず、露光層のマスクＭＳＫＣのレイアウトから本体チップ領域内のＣＭＰダミー領域ＤＡＣを抽出し、被合わせ層のマスクＭＳＫＧのレイアウトから本体チップ領域内のＣＭＰダミー領域ＤＡＧを抽出し、被合わせ層より前に露光する加工層のマスクＭＳＫＳのレイアウトから、本体チップ領域内のＣＭＰダミー配置領域ＤＡＳを抽出する。
【００５４】
ただし、露光層についてはＣＭＰダミーＤＰを用いない層であるため、仮のＣＭＰダミー配置ルールを設定し、仮のＣＭＰダミー配置領域ＤＡＣを抽出する。
【００５５】
２．第２ステップ
ＣＭＰダミー配置領域ＤＡＣと、ＣＭＰダミー配置領域ＤＡＧと、ＣＭＰダミー配置領域ＤＡＳとのＣＭＰダミー重複領域ＤＡＤを抽出する。
【００５６】
３．第３ステップ
上記ＣＭＰダミー重複領域ＤＡＤ内から、重ね合わせ検査マークを配置する位置ＩＭＰを決定する。重ね合わせ検査マークは、本体チップ領域内の高い重ね合わせ精度が要求される本体パターンの近くに配置するのが好ましい。
【００５７】
４．第４ステップ
露光層の重ね合わせ検査マークを配置する位置ＩＭＰに重ね合わせ検査マークＩＭＣを配置し、被合わせ層の重ね合わせ検査マークを配置する位置ＩＭＰに重ね合わせ検査マークＩＭＧを配置する。
【００５８】
５．第５ステップ
被合わせ層の本体チップ領域内のＣＭＰダミー配置領域ＤＡＧに複数のＣＭＰダミーＤＰを配置する。同様に、被合わせ層より前に露光する加工層の本体チップ領域内のＣＭＰダミー配置領域ＤＡＳにＣＭＰダミーＤＰを配置する。
【００５９】
被合わせ層においては、重ね合わせ検査マークＩＭＧの近傍にはマークの誤検出を防ぐために、重ね合わせ検査マークＩＭＧのパターン端から所定の距離はＣＭＰダミーＤＰを配置しないようにする。すなわち、重ね合わせ検査マークＩＭＧが配置された第１領域と、第１領域の周囲で、かつ、重ね合わせ検査マークＩＭＧのパターン端から所定の距離、例えば０．３μｍ以内の第２領域とからなる検査マーク領域ＢＧにはＣＭＰダミーＤＰを配置しないようにする。
【００６０】
被合わせ層より前に露光する加工層についても同様に、マークの誤検出を防ぐために、上記被合わせ層のＣＭＰダミーＤＰを配置しない検査マーク領域ＢＧに対応する検査マーク領域ＢＳにはＣＭＰダミーＤＰを配置しないようにする。
【００６１】
ただし、ＣＭＰダミーＤＰを配置しない検査マーク領域ＢＧ，ＢＳが著しく大きくなると、パターン密度が変化してＣＭＰの加工平坦性に影響が出るため、ＣＭＰダミーＤＰを配置しない検査マーク領域ＢＧ，ＢＳは所定の範囲以内にする必要がある。
【００６２】
上述した本体チップ領域内に重ね合わせ検査マークを配置する方法を用いることにより、本体チップ領域内の高い重ね合わせ精度が要求される本体パターンの近くに重ね合わせ検査マークを配置することが可能となる。被合わせ層の重ね合わせ検査マークの近傍、および被合わせ層より前に露光する加工層の同位置にＣＭＰダミーを配置しないことで、マークの誤検出を防ぐ。ＣＭＰダミーを配置していない加工層がある場合は、その加工層において仮のＣＭＰダミー配置ルールを設定し、仮のＣＭＰダミー配置領域を算出する。この仮のＣＭＰダミー配置領域も含めてＣＭＰダミー重複領域を抽出する。
【００６３】
露光層に配置する重ね合わせ検査マークおよび被合わせ層に配置する重ね合わせ検査マークの場所は、通常ＣＭＰダミーを配置する場所である。重ね合わせ検査マークが著しく大きくなければ、ＣＭＰダミーが重ね合わせ検査マークに置き換わっても、光近接効果等による本体パターンへの影響は小さい。パターン密度の大きな変化はないため、ＣＭＰの加工平坦性劣化も無い。また、被合わせ層より前に露光する加工層においては、重ね合わせ検査マークに対応する位置にＣＭＰダミーが配置されないが、重ね合わせ検査マークが著しく大きくなければ、光近接効果等による本体パターンへの影響は小さい。パターン密度の大きな変化はないため、ＣＭＰの加工平坦性劣化も無い。
【００６４】
被合わせ層より前に露光する加工層の同位置には、基本的にはＣＭＰダミーを配置しないが、露光層を露光する際にパターンが認識できない層に関してはＣＭＰダミーを配置してもよい。
【００６５】
このように、本実施の形態を用いることにより、新規のＤＡツール等を用いることなく、簡便に、本体チップ領域内の実際に重ね合わせ精度の必要なパターンの近辺にアライメントマークおよび重ね合わせ検査マークを配置することが可能となり、実際の重ね合わせ精度を向上させることができる。
【００６６】
＜第２の課題について＞
例えば、ＳＯＩ（Silicon On Insulator）ウエハを用いた場合、またはフラッシュ（ＦＬＡＳＨ）混載チップを形成する場合は、図６に示すように、熱処理を加えることによりウェハＷＡＦまたはチップが複雑に歪むという問題がある。ウェハＷＡＦの歪が複雑であるため、これをＥＧＡによって補正することは難しい。
【００６７】
しかし、ショット単位で被合わせ層のショット形状を計測し、ショット毎にショット形状を補正して露光を行うことにより、高い合わせ精度を得ることができる。
【００６８】
本実施の形態では、さらに高い重ね合わせ精度を達成するために、前述した手法により本体チップ領域内にアライメントマークおよび重ね合わせ検査マークを配置し、ラフアライメントおよびＥＧＡの後に、それらのマークを用いてチップ毎に位置計測を行い、チップ毎に形状補正して露光するダイバイダイアライメントを行う。
【００６９】
＜第２の課題を解決するための第２の手段について＞
アライメントマークの配置方法を図７を用いて説明する。図７は、本実施の形態によるアライメントマークの配置方法を説明する概略図である。ここでは、アライメントマークの配置方法について説明するが、重ね合わせ検査マークの配置方法も同様である。
【００７０】
本体チップ領域ＳＣ内に第１ピッチで格子点を設け、被合わせ層のＣＭＰダミー配置領域と、被合わせ層より前に露光する加工層のＣＭＰダミー配置領域とのＣＭＰダミー重複領域ＤＡＤ内の格子点位置に、被合わせ層のアライメントマークＡＭを配置する。本体チップ領域ＳＣ内に第１ピッチで複数のアライメントマークＡＭを配置することで、本体チップ領域ＳＣ内の位置情報を平均的に得ることが可能になる。
【００７１】
アライメントマークＡＭの計測は実際の露光と同じステージ動作で実施することが好ましい。そうすることで位置計測時と露光時の装置動作間のばらつきによる位置ずれを低減することができる。
【００７２】
ダイバイダイアライメントは処理に時間がかかるため、処理時間を短縮するためには、ダイバイダイアライメントを実施する前に行うＥＧＡの結果で残渣成分が大きいショットを抽出し、残渣成分の大きいショットのみを上記アライメントマークＡＭを用いてダイバイダイアライメントすることが好ましい。また、高い重ね合わせ精度を要求される工程にのみ本実施の形態によるダイバイダイアライメントを行い、それ以外の工程は従来のアライメント手法で露光を行うこともスループット対策として有効である。
【００７３】
上述した第２の手段では、格子点位置にアライメントマークおよび重ね合わせ検査マークを配置した。これは本体チップ領域内で万遍なく位置情報を取得するためである。万遍なく位置情報が得ることができるマーク配置になっていれば、必ずしも格子点位置にアライメントマークおよび重ね合わせ検査マークを配置しなくてもよい。
【００７４】
本体パターン内で特に重ね合わせ精度を要求されるパターンが存在する場合は、その本体パターン近辺にアライメントマークおよび重ね合わせ検査マークを多く配置すると、その本体パターンに重み付けされた位置情報を得ることが可能になる。例えば重ね合わせ精度を要求されないパターンの近辺には第１ピッチを有する複数の第１格子点を設け、重ね合わせ精度を要求されるパターンの近辺には前記第１ピッチよりも小さい第２ピッチを有する複数の第２格子点を設けてもよい。
【００７５】
また、アライメントマークおよび重ね合わせ検査マークから得られる位置情報のうち、重要度の高い本体パターン付近のアライメントマークおよび重ね合わせ検査マークから得られる位置情報について重み付けを行うと、その本体パターンをより重視した情報を得ることができる。
【００７６】
以下に、上述した第１および第２の課題を解決するための具体的な手段を実施の形態１〜４において説明する。
【００７７】
（実施の形態１）
実施の形態１による被合わせ層のパターンデータにアライメントマークを配置する方法を図８を用いて説明する。図８は、実施の形態１によるゲート層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。
【００７８】
図８に説明する露光層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層はゲート（Ｇａｔｅ）層、被合わせ層より前に露光する加工層は素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層の順序で露光される。
【００７９】
マスクＭＳＫＧに描画されるＧａｔｅ層のパターンデータおよびマスクＭＳＫＳに描画されるＳＴＩ層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置される。
【００８０】
ＳＴＩ層のＣＭＰダミー生成ルールの一例を以下に示す。
【００８１】
（ａ）パターンは１．５μｍ×０．５μｍの大きさの溝パターン
（ｂ）３．０μｍ×３．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから１．０μｍ離れた位置からＣＭＰダミーを配置
また、Ｇａｔｅ層のＣＭＰダミー生成ルールの一例を以下に示す。
【００８２】
（ａ）パターンは０．３μｍ×１．７μｍの大きさのラインパターン
（ｂ）３．０μｍ×３．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから１．０μｍ離れた位置からＣＭＰダミーを配置
１．第１ステップ
まず、マスクＭＳＫＧのパターンデータからＧａｔｅ層のＣＭＰダミー配置領域ＤＡＧを抽出し、マスクＭＳＫＳのパターンデータからＳＴＩ層のＣＭＰダミー配置領域ＤＡＳを抽出する。
【００８３】
２．第２ステップ
Ｇａｔｅ層のＣＭＰダミー配置領域ＤＡＧと、ＳＴＩ層のＣＭＰダミー配置領域ＤＡＳとのＣＭＰダミー重複領域ＤＡＤを抽出する。
【００８４】
３．第３ステップ
Ｃｏｎｔａｃｔ層とＧａｔｅ層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＧ，ＤＡＳの重複領域ＤＡＤである場所の中から、Ｇａｔｅ層のアライメントマークを配置する位置を決定する。
【００８５】
４．第４ステップ
Ｇａｔｅ層にアライメントマークＡＭＧを配置する。アライメントマークＡＭＧには、例えば１．４μｍ×１．４μｍの大きさのパターンを用いる。
【００８６】
５．第５ステップ
Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧおよびＳＴＩ層のＣＭＰダミー領域ＤＡＳにＣＭＰダミーＤＰを配置する。Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧに配置されるＣＭＰダミーＤＰには、例えば０．３μｍ×１．７μｍの大きさのラインパターンを用いる。ＳＴＩ層のＣＭＰダミー領域ＤＡＳに配置されるＣＭＰダミーＤＰには、例えば１．５μｍ×０．５μｍの大きさの溝パターンを用いる。また、Ｇａｔｅ層についてはアライメントマークＡＭＧを中心とする２．０μｍ×２．０μｍの範囲（マーク領域ＡＧ）内にはＣＭＰダミーＤＰを配置しないようにする。また、ＳＴＩ層については、Ｇａｔｅ層のマーク領域ＡＧと対応する同位置の２．０μｍ×２．０μｍの範囲（マーク領域ＡＳ）内にＣＭＰダミーＤＰを配置しないようにする。
【００８７】
次に、実施の形態１による露光層のパターンデータおよび被合わせ層のパターンデータにそれぞれ重ね合わせ検査マークを配置する方法を図９を用いて説明する。図９は、実施の形態１によるコンタクト層（露光層）のマスクおよびゲート層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【００８８】
図９に説明する露光層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層はゲート（Ｇａｔｅ）層、被合わせ層より前に露光する加工層は素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層の順序で露光される。
【００８９】
マスクＭＳＫＧに描画されるＧａｔｅ層のパターンデータおよびマスクＭＳＫＳに描画されるＳＴＩ層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置されるが、マスクＭＳＫＣに描画されるＣｏｎｔａｃｔ層のパターンデータにはＣＭＰダミーは配置されない。
【００９０】
１．第１ステップ
まず、マスクＭＳＫＧのパターンデータからＧａｔｅ層のＣＭＰダミー配置領域ＤＡＧを抽出し、マスクＭＳＫＳのパターンデータからＳＴＩ層のＣＭＰダミー配置領域ＤＡＳを抽出する。
【００９１】
次に、Ｃｏｎｔａｃｔ層に仮のＣＭＰダミー生成ルールを設定し、マスクＭＳＫＣのパターンデータに仮のＣＭＰダミー配置領域ＤＡＣを設定する。Ｃｏｎｔａｃｔ層の仮のＣＭＰダミー生成ルールの一例を以下に示す。
【００９２】
（ａ）パターンは０．４μｍ×０．４μｍの大きさのホールパターン
（ｂ）２．０μｍ×２．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから０．８μｍ離れた位置からＣＭＰダミーを配置
２．第２ステップ
Ｃｏｎｔａｃｔ層のＣＭＰダミー配置領域ＤＡＣと、Ｇａｔｅ層のＣＭＰダミー配置領域ＤＡＧと、ＳＴＩ層のＣＭＰダミー配置領域ＤＡＳとのＣＭＰダミー重複領域ＤＡＤを抽出する。
【００９３】
３．第３ステップ
Ｃｏｎｔａｃｔ層とＧａｔｅ層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＣ，ＤＡＧ，ＤＡＳのＣＭＰダミー重複領域ＤＡＤである場所の中から、Ｃｏｎｔａｃｔ層の重ね合わせ検査マークとＧａｔｅ層の重ね合わせ検査マークを配置する位置を決定する。
【００９４】
４．第４ステップ
Ｃｏｎｔａｃｔ層に重ね合わせ検査マークＩＭＣを配置し、Ｇａｔｅ層に重ね合わせ検査マークＩＭＧを配置する。Ｃｏｎｔａｃｔ層に配置される重ね合わせ検査マークＩＭＣには、例えば０．７５μｍ×０．７５μｍの大きさのパターンを用い、Ｇａｔｅ層に配置される重ね合わせ検査マークＩＭＧには、例えば１．４μｍ×１．４μｍの大きさのパターンを用いた。
【００９５】
５．第５ステップ
Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧおよびＳＴＩ層のＣＭＰダミー領域ＤＡＳにＣＭＰダミーＤＰを配置する。Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧに配置されるＣＭＰダミーＤＰには、例えば０．３μｍ×１．７μｍの大きさのラインパターンを用いる。ＳＴＩ層のＣＭＰダミー領域ＤＡＳに配置されるＣＭＰダミーＤＰには、例えば１．５μｍ×０．５μｍの大きさの溝パターンを用いる。また、Ｇａｔｅ層については、重ね合わせ検査マークＩＭＧを中心とする２．０μｍ×２．０μｍの範囲（検査マーク領域ＢＧ）内にはＣＭＰダミーＤＰを配置しないようにする。また、ＳＴＩ層については、Ｇａｔｅ層の検査マーク領域ＢＧと対応する同位置の２．０μｍ×２．０μｍの範囲（検査マーク領域ＢＳ）内にＣＭＰダミーＤＰを配置しないようにする。
【００９６】
上述したアライメントマークの情報および重ね合わせ検査マークの情報をパターンデータに盛り込み、ＳＴＩ層、Ｇａｔｅ層、およびＣｏｎｔａｃｔ層のレチクルを作製する。
【００９７】
次に、実施の形態１による上記レチクルを用いた電界効果トランジスタの製造方法の一例を説明する。
【００９８】
ｐ型のシリコン基板を準備し、シリコン基板の上に酸化シリコン膜および窒化シリコン膜を形成した後、ＳＴＩ層のレチクルを用いて窒化シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜、およびシリコン基板を順次加工して、シリコン基板に分離溝を形成する。続いて、レジストパターンを除去した後、分離溝の内部に酸化シリコン膜を埋め込むことにより素子分離部を形成する。
【００９９】
次に、シリコン基板の主面にゲート酸化膜を形成し、ゲート酸化膜上に、例えば２００ｎｍ程度の厚さの多結晶シリコン膜を堆積した後、Ｇａｔｅ層のレチクルを用いて多結晶シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして多結晶シリコン膜を加工して、ゲート電極を形成する。続いて、レジストパターンを除去した後、ゲート電極の両側のシリコン基板にｎ型不純物を導入して、ソース・ドレイン領域を形成する。その後、ゲート電極の側壁にサイドウォールを形成し、ゲート電極の上面およびシリコン基板の主面にシリサイド膜を形成する。
【０１００】
次に、ＣＶＤ（Chemical Vapor Deposition）法により、例えば８５０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、その酸化シリコン膜の上面をＣＭＰ法で平坦化して層間絶縁膜を形成する。
【０１０１】
次に、本体チップ領域内に配置したゲートアライメントマークを基準にして目合わせを行い、Ｃｏｎｔａｃｔ層のレチクルを用いて層間絶縁膜上にレジストパターンを形成する。続いて、ゲート電極を加工したときに形成された本体チップ領域内のＧａｔｅ層の重ね合わせ検査マークと、Ｃｏｎｔａｃｔ層のレジストパターニングでレジストパターンに形成されたＣｏｎｔａｃｔ層の重ね合わせ検査マークとを用いて重ね合わせずれの測定を行う。この測定の結果は、次のロット処理のＣｏｎｔａｃｔ層の露光パラメータにフィードバックされる。
【０１０２】
次に、レジストパターンをマスクとして層間絶縁膜を加工して、層間絶縁膜に接続孔を形成した後、レジストパターンを除去し、接続孔の底部に露出するシリコン基板の主面を洗浄して自然酸化膜を除去する。
【０１０３】
次に、コリメーションスパッタリング法によりチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積してバリアメタル膜を形成する。続いて、接続孔の内部を含む層間絶縁膜上に、例えば厚さ６００ｎｍ程度のタングステン（Ｗ）膜を堆積した後、接続孔の内部以外のタングステン（Ｗ）膜をＣＭＰ法により研磨して除去することにより、接続孔の内部にプラグを形成する。その後、プラグに電気的に接続する第１の配線層を形成する。以上の工程により、電界効果トランジスタが略完成する。
【０１０４】
このように、実施の形態１によれば、Ｇａｔｅ層とＣｏｎｔａｃｔ層とには、高い重ね合わせ精度が要求されるが、本体パターンの近辺にアライメントマークおよび重ね合わせ検査マークを配置することができるので、アライメントマークおよび重ね合わせ検査マークを用いて露光処理を行うことにより、重ね合わせずれを小さくすることが可能となり、高い重ね合わせ精度を実現することができる。
【０１０５】
（実施の形態２）
実施の形態２による被合わせ層のパターンデータにアライメントマークを配置する方法を図１０を用いて説明する。図１０は、実施の形態２によるコンタクト層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。
【０１０６】
図１０に説明する露光層は第１の配線（Ｍ１）層、被合わせ層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層より前に露光する加工層はゲート（Ｇａｔｅ）層と素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層→Ｍ１層の順序で露光される。
【０１０７】
マスクＭＳＫＧに描画されるＧａｔｅ層のパターンデータおよびマスクＭＳＫＳに描画されるＳＴＩ層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置されるが、マスクＭＳＫＣに描画されるＣｏｎｔａｃｔ層のパターンデータにはＣＭＰダミーは配置されない。
【０１０８】
ＳＴＩ層のＣＭＰダミー生成ルールの一例を以下に示す。
【０１０９】
（ａ）パターンは１．５μｍ×０．５μｍの大きさの溝パターン
（ｂ）３．０μｍ×３．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから１．０μｍ離れた位置からＣＭＰダミーを配置
また、Ｇａｔｅ層のＣＭＰダミー生成ルールの一例を以下に示す。
【０１１０】
（ａ）パターンは０．３μｍ×１．７μｍの大きさのラインパターン
（ｂ）３．０μｍ×３．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから１．０μｍ離れた位置からＣＭＰダミーを配置
１．第１ステップ
まず、マスクＭＳＫＧのパターンデータからＧａｔｅ層のＣＭＰダミー配置領域ＤＡＧを抽出し、マスクＭＳＫＳのパターンデータからＳＴＩ層のＣＭＰダミー配置領域ＤＡＳを抽出する。
【０１１１】
次に、Ｃｏｎｔａｃｔ層に仮のＣＭＰダミー生成ルールを設定し、マスクＭＳＫＣのパターンデータに仮のＣＭＰダミー配置領域ＤＡＣを設定する。Ｃｏｎｔａｃｔ層の仮のＣＭＰダミー生成ルールの一例を以下に示す。
【０１１２】
（ａ）パターンは０．４μｍ×０．４μｍの大きさのホールパターン
（ｂ）２．０μｍ×２．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから０．８μｍ離れた位置からＣＭＰダミーを配置
２．第２ステップ
Ｃｏｎｔａｃｔ層のＣＭＰダミー配置領域ＤＡＣと、Ｇａｔｅ層のＣＭＰダミー配置領域ＤＡＧと、ＳＴＩ層のＣＭＰダミー配置領域ＤＡＳとのＣＭＰダミー重複領域ＤＡＤを抽出する。
【０１１３】
３．第３ステップ
Ｍ１層とＣｏｎｔａｃｔ層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＣ，ＤＡＧ，ＤＡＳのＣＭＰダミー重複領域ＤＡＤである場所の中から、Ｃｏｎｔａｃｔ層のアライメントマークを配置する位置を決定する。
【０１１４】
４．第４ステップ
Ｃｏｎｔａｃｔ層にアライメントマークＡＭＣを配置する。アライメントマークＡＭＣには、例えば１．４μｍ×１．４μｍの大きさのパターンを用いた。
【０１１５】
５．第５ステップ
Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧおよびＳＴＩ層のＣＭＰダミー領域ＤＡＳにＣＭＰダミーＤＰを配置する。Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧに配置されるＣＭＰダミーＤＰには、例えば０．３μｍ×１．７μｍの大きさのラインパターンを用いる。ＳＴＩ層のＣＭＰダミー領域ＤＡＳに配置されるＣＭＰダミーＤＰには、例えば１．５μｍ×０．５μｍの大きさの溝パターンを用いる。また、Ｇａｔｅ層およびＳＴＩ層については、Ｃｏｎｔａｃｔ層のアライメントマークＡＭＣを配置する領域と対応する同位置の２．０μｍ×２．０μｍの範囲（マーク領域ＡＧ，ＡＳ）内にはＣＭＰダミーＤＰを配置しないようにする。
【０１１６】
次に、実施の形態２による露光層のパターンデータおよび被合わせ層のパターンデータにそれぞれ重ね合わせ検査マークを配置する方法を図１１Ａおよび図１１Ｂを用いて説明する。図１１Ａと１１Ｂは、実施の形態２による第１の配線層（露光層）のマスクおよびコンタクト層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【０１１７】
図１１に説明する露光層は第１の配線（Ｍ１）層、被合わせ層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層より前に露光する加工層はゲート（Ｇａｔｅ）層と素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層→Ｍ１層の順序で露光される。
【０１１８】
マスクＭＳＫＭ１に描画されるＭ１層のパターンデータ、マスクＭＳＫＧに描画されるＧａｔｅ層のパターンデータ、およびマスクＭＳＫＳに描画されるＳＴＩ層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置されるが、マスクＭＳＫＣに描画されるＣｏｎｔａｃｔ層のパターンデータにはＣＭＰダミーは配置されない。
【０１１９】
Ｍ１層のＣＭＰダミー生成ルールの一例を以下に示す。
【０１２０】
（ａ）パターンは０．４μｍ×０．４μｍの大きさのホールパターン
（ｂ）２．０μｍ×２．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから０．８μｍ離れた位置からＣＭＰダミーを配置
１．第１ステップ
まず、マスクＭＳＫＭ１のパターンデータからＭ１層のＣＭＰダミー配置領域ＤＡＭ１を抽出し、マスクＭＳＫＧのパターンデータからＧａｔｅ層のＣＭＰダミー配置領域ＤＡＧを抽出し、マスクＭＳＫＳのパターンデータからＳＴＩ層のＣＭＰダミー配置領域ＤＡＳを抽出する。
【０１２１】
次に、Ｃｏｎｔａｃｔ層に仮のＣＭＰダミー生成ルールを上述したように設定し、マスクＭＳＫＣのパターンデータに仮のＣＭＰダミー配置領域ＤＡＣを設定する。
【０１２２】
２．第２ステップ
Ｍ１層のＣＭＰダミー配置領域ＤＡＭ１と、Ｃｏｎｔａｃｔ層のＣＭＰダミー配置領域ＤＡＣと、Ｇａｔｅ層のＣＭＰダミー配置領域ＤＡＧと、ＳＴＩ層のＣＭＰダミー配置領域ＤＡＳとのＣＭＰダミー重複領域ＤＡＤを抽出する。
【０１２３】
３．第３ステップ
Ｍ１層とＧａｔｅ層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＭ１，ＤＡＣ，ＤＡＧ，ＤＡＳのＣＭＰダミー重複領域ＤＡＤである場所の中から、Ｍ１層の重ね位置合わせ検査マークとＣｏｎｔａｃｔ層の重ね合わせ検査マークを配置する位置を決定する。
【０１２４】
４．第４ステップ
Ｍ１層に重ね合わせ検査マークＩＭＭ１を配置し、Ｃｏｎｔａｃｔ層に重ね合わせ検査マークＩＭＣを配置する。Ｍ１層に配置される重ね合わせ検査マークＩＭＭ１には、例えば０．７５μｍ×０．７５μｍの大きさのパターンを用い、Ｃｏｎｔａｃｔ層に配置される重ね合わせ検査マークＩＭＣには、例えば１．４μｍ×１．４μｍの大きさのパターンを用いる。
【０１２５】
５．第５ステップ
Ｍ１層のＣＭＰダミー領域ＤＡＭ１、Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧ、およびＳＴＩ層のＣＭＰダミー領域ＤＡＳにＣＭＰダミーＤＰを配置する。Ｍ１層のＣＭＰダミー領域ＤＡＭ１に配置されるＣＭＰダミーＤＰには、０．４μｍ×０．４μｍの大きさのホールパターンを用いる。Ｇａｔｅ層のＣＭＰダミー領域ＤＡＧに配置されるＣＭＰダミーＤＰには、例えば０．３μｍ×１．７μｍの大きさのラインパターンを用いる。ＳＴＩ層のＣＭＰダミー領域ＤＡＳに配置されるＣＭＰダミーＤＰには、例えば１．５μｍ×０．５μｍの大きさの溝パターンを用いる。また、Ｍ１層については、重ね合わせ検査マークＩＭＭ１を中心とする２．０μｍ×２．０μｍの範囲（検査マーク領域ＢＭ１）内にはＣＭＰダミーＤＰを配置しないようにする。また、Ｇａｔｅ層およびＳＴＩ層については、Ｍ１層の検査マーク領域ＢＭ１と対応する同位置の２．０μｍ×２．０μｍの範囲（検査マーク領域ＢＧ，ＢＳ）内にＣＭＰダミーＤＰを配置しないようにする。
【０１２６】
上述したアライメントマークの情報および重ね合わせ検査マークの情報をパターンデータに盛り込み、ＳＴＩ層、Ｇａｔｅ層、Ｃｏｎｔａｃｔ層、およびＭ１層のレチクルを作製する。
【０１２７】
次に、実施の形態２による上記レチクルを用いた電界効果トランジスタの製造方法の一例を説明する。
【０１２８】
ｐ型のシリコン基板を準備し、シリコン基板の上に酸化シリコン膜および窒化シリコン膜を形成した後、ＳＴＩ層のレチクルを用いて窒化シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜、およびシリコン基板を順次加工して、シリコン基板に分離溝を形成する。続いて、レジストパターンを除去した後、分離溝の内部に酸化シリコン膜を埋め込むことにより素子分離部を形成する。
【０１２９】
次に、シリコン基板の主面にゲート酸化膜を形成し、ゲート酸化膜上に、例えば２００ｎｍ程度の厚さの多結晶シリコン膜を堆積した後、Ｇａｔｅ層のレチクルを用いて多結晶シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして多結晶シリコン膜を加工して、ゲート電極を形成する。続いて、レジストパターンを除去した後、ゲート電極の両側のシリコン基板にｎ型不純物を導入して、ソース・ドレイン領域を形成する。その後、ゲート電極の側壁にサイドウォールを形成し、ゲート電極の上面およびシリコン基板の主面にシリサイド膜を形成する。
【０１３０】
次に、ＣＶＤ法により、例えば８５０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、その酸化シリコン膜の上面をＣＭＰ法で平坦化して第１層間絶縁膜を形成する。
【０１３１】
次に、Ｃｏｎｔａｃｔ層のレチクルを用いて第２層間絶縁膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして第１層間絶縁膜を加工して、第１層間絶縁膜に接続孔を形成した後、レジストパターンを除去し、接続孔の底部に露出するシリコン基板の主面を洗浄して自然酸化膜を除去する。
【０１３２】
次に、コリメーションスパッタリング法によりチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積してバリアメタル膜を形成する。続いて、接続孔の内部を含む第１層間絶縁膜上に、例えば厚さ６００ｎｍ程度のタングステン（Ｗ）膜を堆積した後、接続孔の内部以外のタングステン（Ｗ）膜をＣＭＰ法により研磨して除去することにより、接続孔の内部にプラグを形成する。
【０１３３】
次に、第１層間絶縁膜上に第２層間絶縁膜を形成した後、本体チップ領域内に配置したコンタクトアライメントマークを基準にして目合わせを行い、Ｍ１層のレチクルを用いて第２層間絶縁膜上にレジストパターンを形成する。続いて、接続孔を加工したときに形成された本体チップ領域内のＣｏｎｔａｃｔ層の重ね合わせ検査マークと、Ｍ１層のレジストパターニングでレジストパターンに形成されたＭ１層の重ね合わせ検査マークとを用いて重ね合わせずれの測定を行う。この測定の結果は、次のロット処理のＭ１層の露光パラメータにフィードバックされる。
【０１３４】
次に、レジストパターンをマスクとして第２層間絶縁膜を加工して、第２層間絶縁膜に配線用の溝を形成する。続いて、レジストパターンを除去した後、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線用の溝を埋め込むように、銅（Ｃｕ）を主体とする配線用の導体膜を形成する。続いて、配線用の溝の内部以外のバリア導体膜および導体膜をＣＭＰ法により研磨して除去することにより、配線用の溝の内部に第１の配線層を形成する。以上の工程により、電界効果トランジスタが略完成する。
【０１３５】
このように、実施の形態２によれば、Ｍ１層とＣｏｎｔａｃｔ層とには、高い重ね合わせ精度が要求されるが、本体パターンの近辺にアライメントマークおよび重ね合わせ検査マークを配置することができるので、アライメントマークおよび重ね合わせ検査マークを用いて露光処理を行うことにより、重ね合わせずれを小さくすることが可能となり、高い重ね合わせ精度を実現することができる。
【０１３６】
（実施の形態３）
実施の形態３では、例えば箕箸らの特開平２−２２９４１９号公報に開示されている半導体装置の製造方法を用いて、第１のビアホール層（Ｖ１層）を層間絶縁膜に形成した後、層間絶縁膜上に不透明膜を形成する。不透明膜を形成した後は、Ｍ１層、Ｃｏｎｔａｃｔ層、Ｇａｔｅ層、およびＳＴＩ層のアライメントマークは不透明膜により見えなくなる。よって、Ｍ１層、Ｃｏｎｔａｃｔ層、Ｇａｔｅ層、およびＳＴＩ層は、Ｖ１層およびＭ１層のアライメントマーク配置に対して、パターンレイアウトを変更する必要はない。
【０１３７】
実施の形態３による被合わせ層のパターンデータにアライメントマークを配置する方法を図１２および図１３を用いて説明する。実施の形態３では、第１の配線（Ｍ１）層と第２の配線（Ｍ２）層とを接続する第１のビアホール（Ｖ１）層のパターンデータ、および第２の配線（Ｍ２）層のパターンデータにそれぞれアライメントマークを配置する。図１２は、実施の形態３による第１のビアホール層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。図１３は、実施の形態３による第２の配線層（被合わせ層）のマスクにアライメントマークを配置する方法を説明する概略図である。
【０１３８】
図１２に説明する被合わせ層は第１のビアホール（Ｖ１）層であり、図１３に説明する被合わせ層は第２の配線（Ｍ２）層、被合わせ層より前に露光する加工層は第１のビアホール（Ｖ１）層であり、Ｍ１層→Ｖ１層→Ｍ２層の順序で露光される。
【０１３９】
マスクＭＳＫＶ１に描画されるＶ１層のパターンデータ、およびマスクＭＳＫＭ２に描画されるＭ２層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置される。
【０１４０】
Ｖ１層およびＭ２層のＣＭＰダミー生成ルールの一例を以下に示す。
【０１４１】
（ａ）パターンは０．４μｍ×０．４μｍの大きさのホールパターン
（ｂ）２．０μｍ×２．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから０．８μｍ離れた位置からＣＭＰダミーを配置
まず、図１２に示すように、Ｖ１層のパターンデータにアライメントマークを配置する。
【０１４２】
１．第１ステップ
まず、マスクＭＳＫＶ１のパターンデータからＶ１層のＣＭＰダミー配置領域ＤＡＶ１を抽出する。
【０１４３】
２．第２ステップ
Ｍ２層とＶ１層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＶ１である場所の中から、Ｖ１層のアライメントマークを配置する位置を決定する。
【０１４４】
３．第３ステップ
Ｖ１層にアライメントマークＡＭＶ１を配置する。アライメントマークＡＭＶ１には１．４μｍ×１．４μｍの大きさのパターンを用いる。
【０１４５】
４．第４ステップ
Ｖ１層のＣＭＰダミー領域ＤＡＶ１にＣＭＰダミーＤＰを配置する。Ｖ１層のＣＭＰダミー領域ＤＡＶ１に配置されるＣＭＰダミーＤＰには、例えば０．４μｍ×０．４μｍの大きさのホールパターンを用いる。アライメントマークＡＭＶ１を中心とする２．０μｍ×２．０μｍの範囲内にはＣＭＰダミーＤＰを配置しないようにする。
【０１４６】
次に、図１３に示すように、Ｍ２層のパターンデータにアライメントマークを配置する。
【０１４７】
１．第１ステップ
まず、マスクＭＳＫＭ２のパターンデータからＭ２層のＣＭＰダミー配置領域ＤＡＭ２を抽出し、マスクＭＳＫＶ１のパターンデータからＶ１層のＣＭＰダミー配置領域ＤＡＶ１を抽出する。
【０１４８】
２．第２ステップ
Ｍ２層のＣＭＰダミー配置領域ＤＡＭ２と、Ｖ１層のＣＭＰダミー配置領域ＤＡＶ１とのＣＭＰダミー重複領域ＤＡＤを抽出する。
【０１４９】
３．第３ステップ
Ｖ１層とＭ２層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＭ２，ＤＡＶ１のＣＭＰダミー重複領域ＤＡＤである場所の中から、Ｍ２層のアライメントマークを配置する位置を決定する。
【０１５０】
４．第４ステップ
Ｍ２層にアライメントマークＡＭＭ２を配置する。アライメントマークＡＭＭ２には、例えば１．４μｍ×１．４μｍの大きさのパターンを用いる。
【０１５１】
５．第５ステップ
Ｍ２層のＣＭＰダミー領域ＤＡＭ２およびＶ１層のＣＭＰダミー領域ＤＡＶ１にＣＭＰダミーＤＰを配置する。Ｍ２層のＣＭＰダミー領域ＤＡＭ２に配置されるＣＭＰダミーＤＰ、およびＶ１層のＣＭＰダミー領域ＤＡＶ１に配置されるＣＭＰダミーＤＰには、例えば０．４μｍ×０．４μｍの大きさのホールパターンを用いる。Ｍ２層についてはアライメントマークＡＭＭ２を中心とする２．０μｍ×２．０μｍの範囲（検査マーク領域ＡＭ２）内にはＣＭＰダミーＤＰを配置しないようにした。また、Ｖ１層については、Ｍ２層の検査マーク領域ＡＭ２と対応する同位置の２．０μｍ×２．０μｍの範囲（検査マーク領域ＡＶ１）内にＣＭＰダミーＤＰを配置しないようにした。
【０１５２】
次に、実施の形態３による露光層のパターンデータおよび被合わせ層のパターンデータにそれぞれ重ね合わせ検査マークを配置する方法を図１４および図１５を用いて説明する。実施の形態３では、第２の配線（Ｍ２）層と第１のビアホール（Ｖ１）層との重ね合わせ検査マーク、および第２のビアホール（Ｖ２）層と第２の配線（Ｍ２）層との重ね合わせマークをそれぞれパターンデータ内に配置する。図１４は、実施の形態３による第２の配線層（露光層）のマスクおよび第１のビアホール層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。図１５は、実施の形態３による第２のビアホール層（露光層）のマスクおよび第２の配線層（被合わせ層）のマスクにそれぞれ重ね合わせ検査マークを配置する方法を説明する概略図である。
【０１５３】
図１４に説明する露光層は第２の配線（Ｍ２）層、被合わせ層は第１のビアホール（Ｖ１）層であり、図１５に説明する露光層は第２のビアホール（Ｖ２）層、被合わせ層は第２の配線（Ｍ２）層、被合わせ層より前に露光する加工層は第１のビアホール（Ｖ１）であり、Ｍ１層→Ｖ１層→Ｍ２層→Ｖ２層の順序で露光される。
【０１５４】
マスクＭＳＫＶ１に描画されるＶ１層のパターンデータ、マスクＭＳＫＭ２に描画されるＭ２層のパターンデータ、およびマスクＭＳＫＶ２に描画されるＶ２層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置される。
【０１５５】
Ｖ２層のＣＭＰダミー生成ルールの一例を以下に示す。
【０１５６】
（ａ）パターンは０．４μｍ×０．４μｍの大きさのホールパターン
（ｂ）２．０μｍ×２．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから０．８μｍ離れた位置からＣＭＰダミーを配置
まず、図１４に示すように、Ｍ２層およびＶ１層のそれぞれのパターンデータに重ね合わせ検査マークを配置する。
【０１５７】
１．第１ステップ
まず、マスクＭＳＫＭ２のパターンデータからＭ２層のＣＭＰダミー配置領域ＤＡＭ２を抽出し、マスクＭＳＫＶ１のパターンデータからＶ１層のＣＭＰダミー配置領域ＤＡＶ１を抽出する。
【０１５８】
２．第２ステップ
Ｍ２層のＣＭＰダミー配置領域ＤＡＭ２と、Ｖ１層のＣＭＰダミー配置領域ＤＡＶ１とのＣＭＰダミー重複領域ＤＡＤを抽出する。
【０１５９】
３．第３ステップ
Ｍ２層とＶ１層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＭ２，ＤＡＶ１のＣＭＰダミー重複領域ＤＡＤである場所の中から、Ｍ２層とＶ１層の重ね合わせ検査マークを配置する位置を決定する。
【０１６０】
４．第４ステップ
Ｍ２層に重ね合わせ検査マークＩＭＭ２を配置し、Ｖ１層に重ね合わせ検査マーク位置ＩＭＶ１を配置する。Ｍ２層に配置される重ね合わせ検査マークＩＭＭ２には、例えば０．７５μｍ×０．７５μｍの大きさのパターンを用い、Ｖ１層に配置される重ね合わせ検査マークＩＭＶ１には、例えば１．４μｍ×１．４μｍの大きさのパターンを用いる。
【０１６１】
５．第５ステップ
Ｍ２層のＣＭＰダミー領域ＤＡＭ２およびＶ１層のＣＭＰダミー領域ＤＡＶ１にＣＭＰダミーＤＰを配置する。Ｍ２層のＣＭＰダミー領域ＤＡＭ２に配置されるＣＭＰダミーＤＰ、およびＶ１層のＣＭＰダミー領域ＤＡＶ１に配置されるＣＭＰダミーＤＰには、例えば０．４μｍ×０．４μｍの大きさのホールパターンを用いる。また、Ｍ２層およびＶ１層については、重ね合わせ検査マークＩＭＭ２，ＩＭＶ１を中心とする２．０μｍ×２．０μｍの範囲（検査マーク領域ＢＭ２，ＢＶ１）内にはＣＭＰダミーＤＰを配置しないようにする。
【０１６２】
次に、図１５に示すように、Ｖ２層およびＭ２層のそれぞれのパターンデータに重ね合わせ検査マークを配置する。
【０１６３】
１．第１ステップ
まず、マスクＭＳＫＶ２のパターンデータからＶ２層のＣＭＰダミー配置領域ＤＡＶ２を抽出し、マスクＭＳＫＭ２のパターンデータからＭ２層のＣＭＰダミー配置領域ＤＡＭ２を抽出し、マスクＭＳＫＶ１のパターンデータからＶ１層のＣＭＰダミー配置領域ＤＡＶ１を抽出する。
【０１６４】
２．第２ステップ
Ｖ２層のＣＭＰダミー配置領域ＤＡＶ２と、Ｍ２層のＣＭＰダミー配置領域ＤＡＭ２と、Ｖ１層のＣＭＰダミー配置領域ＤＡＶ１とのＣＭＰダミー重複領域ＤＡＤを抽出する。
【０１６５】
３．第３ステップ
Ｖ２層とＭ２層とで高い重ね合わせ精度が必要な本体パターンの近傍で、かつ、ＣＭＰダミー配置領域ＤＡＶ２，ＤＡＭ２，ＤＡＶ１のＣＭＰダミー重複領域ＤＡＤである場所の中から、Ｖ２層およびＭ２層のそれぞれの重ね合わせ検査マークの位置を決定する。
【０１６６】
４．第４ステップ
Ｖ２層に重ね合わせ検査マークＩＭＶ２を配置し、Ｍ２層に重ね合わせ検査マーク位置ＩＭＭ２を配置する。Ｖ２層に配置される重ね合わせ検査マークＩＭＶ２には、例えば０．７５μｍ×０．７５μｍの大きさのパターンを用い、Ｍ２層に配置される重ね合わせ検査マークＩＭＭ２には、例えば１．４μｍ×１．４μｍの大きさのパターンを用いる。
【０１６７】
５．第５ステップ
Ｖ２層のＣＭＰダミー領域ＤＡＶ２、Ｍ２層のＣＭＰダミー領域ＤＡＭ２、およびＶ１層のＣＭＰダミー領域ＤＡＶ１にＣＭＰダミーＤＰを配置する。Ｖ２層のＣＭＰダミー領域ＤＡＶ２に配置されるＣＭＰダミーＤＰ、Ｍ２層のＣＭＰダミー領域ＤＡＭ２に配置されるＣＭＰダミーＤＰ、Ｖ１層のＣＭＰダミー領域ＤＡＶ１に配置されるＣＭＰダミーＤＰには、例えば０．４μｍ×０．４μｍの大きさのホールパターンを用いる。また、Ｖ２層およびＭ２層については、重ね合わせ検査マークＩＭＶ２，ＩＭＭ２を中心とする２．０μｍ×２．０μｍの範囲（検査マーク領域ＢＶ２，ＢＭ２）内にはＣＭＰダミーＤＰを配置しないようにする。また、Ｖ１層については、Ｖ２層およびＭ２層の検査マーク領域ＢＶ２，ＢＭ２と対応する同位置の２．０μｍ×２．０μｍの範囲（検査マーク領域ＢＶ１）内にＣＭＰダミーＤＰを配置しないようにする。
【０１６８】
上述したアライメントマークの情報および重ね合わせ検査マークの情報をパターンデータに盛り込み、Ｖ１層、Ｍ１層、およびＶ２層のレチクルを作製する。
【０１６９】
次に、実施の形態３による上記レチクルを用いた電界効果トランジスタの製造方法の一例を図１６〜図２８を用いて説明する。図１６〜図２８は、実施の形態３による半導体装置（電界効果トランジスタ）の製造方法を示す半導体装置の要部断面図である。
【０１７０】
図１６に示すように、ｐ型のシリコン基板ＳＵＢを準備し、シリコン基板ＳＵＢ上に酸化シリコン膜および窒化シリコン膜を形成した後、ＳＴＩ層のレチクルを用いて窒化シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜、およびシリコン基板ＳＵＢを順次加工して、シリコン基板ＳＵＢに分離溝を形成する。続いて、レジストパターンを除去した後、分離溝の内部に酸化シリコン膜を埋め込むことにより素子分離部ＳＴＩを形成する。その後、シリコン基板ＳＵＢ上の露出した窒化シリコン膜および酸化シリコン膜を除去する。
【０１７１】
次に、シリコン基板ＳＵＢの主面にゲート酸化膜ＧＩを形成し、ゲート酸化膜ＧＩ上に、例えば２００ｎｍ程度の厚さの多結晶シリコン膜を堆積した後、Ｇａｔｅ層のレチクルを用いて多結晶シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして多結晶シリコン膜を加工して、ゲート電極ＧＥを形成する。
【０１７２】
次に、図１７に示すように、レジストパターンを除去した後、ゲート電極ＧＥの両側のシリコン基板ＳＵＢにｎ型不純物を導入して、ソース・ドレイン領域ＳＤを形成する。続いて、ゲート電極ＧＥの側壁にサイドウォールＳＷを形成した後、サイドウォールＳＷの両側のシリコン基板ＳＵＢにｎ型不純物を導入する。
【０１７３】
次に、図１８に示すように、ゲート電極ＧＥの上面およびシリコン基板ＳＵＢの露出した主面にシリサイド膜ＳＩを形成する。
【０１７４】
次に、図１９に示すように、ＣＶＤ法により、ライナー窒化シリコン膜ＳＮを堆積する。続いて、例えば８５０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、その酸化シリコン膜の上面をＣＭＰ法で平坦化して第１層間絶縁膜ＩＳ１を形成する。
【０１７５】
次に、図２０に示すように、Ｃｏｎｔａｃｔ層のレチクルを用いて第１層間絶縁膜ＩＳ１上にレジストパターンを形成する。続いて、レジストパターンをマスクとして第１層間絶縁膜ＩＳ１およびライナー窒化シリコン膜ＳＮを加工して、第１層間絶縁膜ＩＳ１およびライナー窒化シリコン膜ＳＮに接続孔ＣＮＴ１を形成した後、レジストパターンを除去し、接続孔ＣＮＴ１の底部に露出するシリコン基板ＳＵＢの主面を洗浄して自然酸化膜を除去する。
【０１７６】
次に、コリメーションスパッタリング法によりチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積してバリアメタル膜（図示は省略）を形成する。続いて、接続孔ＣＮＴ１の内部を含む第１層間絶縁膜ＩＳ１上に、例えば厚さ６００ｎｍ程度のタングステン（Ｗ）膜を堆積した後、接続孔ＣＮＴ１の内部以外のタングステン（Ｗ）膜およびアリアメタル膜をＣＭＰ法により研磨して除去することにより、接続孔ＣＮＴ１の内部にプラグＰＬＧを形成する。
【０１７７】
次に、図２１に示すように、シングルダマシン法により第１の配線層を形成する。
【０１７８】
まず、第１層間絶縁膜ＩＳ１上に第２層間絶縁膜ＩＳ２を形成した後、Ｍ１層のレチクルを用いて第２層間絶縁膜ＩＳ２上にレジストパターンを形成する。
【０１７９】
次に、レジストパターンをマスクとして第２層間絶縁膜ＩＳ２を加工して、第２層間絶縁膜ＩＳ２に配線溝ＭＴ１を形成する。続いて、レジストパターンを除去した後、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線溝ＭＴ１を埋め込むように、銅（Ｃｕ）を主体とする配線用の導体膜を形成する。続いて、配線溝ＭＴ１の内部以外のバリア導体膜および導体膜をＣＭＰ法により研磨して除去することにより、配線溝ＭＴ１の内部に第１の配線層Ｍ１を形成する。
【０１８０】
次に、図２２〜図２６に示すように、デュアルダマシン法により第２の配線層を形成する。
【０１８１】
まず、図２２に示すように、第２層間絶縁膜ＩＳ２および第１の配線層Ｍ１上に第３層間絶縁膜ＩＳ３を形成する。
【０１８２】
次に、Ｖ１層のレチクルを用いて第３層間絶縁膜ＩＳ３上にレジストパターンを形成する。
【０１８３】
次に、図２３に示すように、レジストパターンをマスクとして第３層間絶縁膜ＩＳ３を加工して、第３層間絶縁膜ＩＳ３を貫通しないように、本体チップ領域内に第１のビアホールＶ１およびＶ１層のアライメントマークＡＭＶ１を形成する。
【０１８４】
次に、図２４に示すように、レジストパターンを除去した後、第１のビアホールＶ１およびＶ１層のアライメントマークＡＭＶ１の内壁を含む第３層間絶縁膜ＩＳ３上に不透明膜ＮＴを形成する。第１のビアホールＶ１は、Ｖ１層のアライメントマークＡＭＶ１を含めて段差があるため、その形状が検出可能であるが、第１の配線層Ｍ１より下層のパターンは不透明膜ＮＴにより見えなくなる。
【０１８５】
次に、図２５に示すように、第１のビアホールＶ１およびＶ１層のアライメントマークＡＭＶ１の内部に、例えばスピンコート法によりビアフィル材ＢＦを埋め込んだ後、本体チップ領域内に配置したＶ１層のアライメントマークＡＭＶ１を基準にして目合わせを行い、Ｍ２層のレチクルを用いて不透明膜ＮＴ上にレジストパターンＲＰを形成する。
【０１８６】
次に、第１のビアホールＶ１およびＶ１層のアライメントマークＡＭＶ１を加工したときに形成された本体チップ領域内のＶ１層の重ね合わせ検査マークと、Ｍ２層のレジストパターニングでレジストパターンＲＰに形成されたＭ２層の重ね合わせ検査マークとを用いて重ね合わせずれの測定を行う。この測定の結果は、次のロット処理のＭ２層の露光パラメータにフィードバックされる。
【０１８７】
次に、図２６に示すように、レジストパターンＲＰをマスクとして不透明膜ＮＴ、ビアフィル材ＢＦ、および第３層間絶縁膜ＩＳ３を加工して、第３層間絶縁膜ＩＳ３に配線溝ＭＴ２と接続孔ＣＮＴ２とを形成する。接続孔ＣＮＴ２は平面視において上述した第１のビアホールＶ１が形成された箇所に対応する位置に形成され、接続孔ＣＮＴ２の一端は配線溝ＭＴ２の一部と繋がり、他端は第１の配線層Ｍ１の一部と繋がる。さらに、本体チップ領域内の第３層間絶縁膜ＩＳ３にＭ２層のアライメントマークＡＭＭ２を形成する。
【０１８８】
次に、レジストパターンを除去した後、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線溝ＭＴ２および接続孔ＣＮＴ２を埋め込むように、銅（Ｃｕ）を主体とする導体膜を形成する。続いて、配線溝ＭＴ２および接続孔ＣＮＴ２の内部以外のバリア導体膜および導体膜をＣＭＰ法により研磨して除去することにより、配線溝ＭＴ２の内部に第２の配線層Ｍ２を形成し、接続孔ＣＮＴ２の内部に第２の配線層Ｍ２と一体に形成される接続部材Ｃ２を形成する。
【０１８９】
次に、図２７および図２８に示すように、デュアルダマシン法により第３の配線層を形成する。
【０１９０】
まず、図２７に示すように、不透明膜ＮＴおよび第２の配線層Ｍ２上に第４層間絶縁膜ＩＳ４を形成する。
【０１９１】
次に、本体チップ領域内に配置したＭ２層のアライメントマークＡＭＭ２を基準にして目合わせを行い、Ｖ２層のレチクルを用いて第４層間絶縁膜ＩＳ４上にレジストパターンを形成する。
【０１９２】
次に、配線溝ＭＴ２およびＭ２層のアライメントマークＡＭＭ２を加工したときに形成された本体チップ領域内のＭ２層の重ね合わせ検査マークと、Ｖ２層のレジストパターニングでレジストパターンに形成されたＶ２層の重ね合わせ検査マークとを用いて重ね合わせずれの測定を行う。この測定の結果は、次のロット処理のＶ２層の露光パラメータにフィードバックされる。
【０１９３】
次に、レジストパターンをマスクとして第４層間絶縁膜ＩＳ４を加工して、第４層間絶縁膜ＩＳ４を貫通しないように、本体チップ領域内に第２のビアホールＶ２およびＶ２層のアライメントマークＡＭＶ２を形成する。
【０１９４】
次に、レジストパターンを除去した後、本体チップ領域内に配置したＶ２層のアライメントマークＡＭＶ２を基準にして目合わせを行い、Ｍ３層のレチクルを用いて第４層間絶縁膜ＩＳ４上にレジストパターンを形成する。
【０１９５】
次に、第２のビアホールＶ２およびＶ２層のアライメントマークＡＭＶ２を加工したときに形成された本体チップ領域内のＶ２層の重ね合わせ検査マークと、Ｍ３層のレジストパターニングでレジストパターンに形成されたＭ３層の重ね合わせ検査マークとを用いて重ね合わせずれの測定を行う。この測定の結果は、次のロット処理のＭ３層の露光パラメータにフィードバックされる。
【０１９６】
次に、図２８に示すように、レジストパターンをマスクとして第４層間絶縁膜ＩＳ４を加工して、第４層間絶縁膜ＩＳ４に配線溝ＭＴ３と接続孔ＣＮＴ３とを形成する。接続孔ＣＮＴ３は平面視において上述した第２のビアホールＶ２が形成された箇所に対応する位置に形成され、接続孔ＣＮＴ３の一端は配線溝ＭＴ３の一部と繋がり、他端は第２の配線層Ｍ２の一部と繋がる。
【０１９７】
次に、レジストパターンを除去した後、タンタル（Ｔａ）膜またはチタン（Ｔｉ）膜からなるバリア導体膜をスパッタリング法により形成し、さらに、バリア導体膜を覆うように銅（Ｃｕ）を主体とする導体膜からなるシード層をスパッタリング法により形成する。その後、電解めっき法によりシード層上に配線溝ＭＴ３および接続孔ＣＮＴ３を埋め込むように、銅（Ｃｕ）を主体とする導体膜を形成する。続いて、配線溝ＭＴ３および接続孔ＣＮＴ３の内部以外のバリア導体膜および導体膜をＣＭＰ法により研磨して除去することにより、配線溝ＭＴ３の内部に第３の配線層Ｍ３を形成し、接続孔ＣＮＴ３の内部に第３の配線層Ｍ３と一体に形成される接続部材Ｃ３を形成する。以上の工程により、電界効果トランジスタが略完成する。
【０１９８】
このように、実施の形態３によれば、Ｍ２層とＶ１層、およびＶ２層とＭ２層には、高い重ね合わせ精度を要求されるが、本体パターンの近辺にアライメントマークおよび重ね合わせ検査マークを配置することができるので、アライメントマークおよび重ね合わせ検査マークを用いて露光処理を行うことにより、重ね合わせずれを小さくすることが可能となり、高い重ね合わせ精度を実現することができる。
【０１９９】
（実施の形態４）
実施の形態４による被合わせ層のパターンデータにアライメントマークを配置する方法を説明する。
【０２００】
露光層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層はゲート（Ｇａｔｅ）層、被合わせ層より前に露光する加工層は素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層の順序で露光される。
【０２０１】
Ｇａｔｅ層のマスクに描画されるＧａｔｅ層のパターンデータおよびＳＴＩ層のマスクに描画されるＳＴＩ層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置される。
【０２０２】
ＳＴＩ層のＣＭＰダミー生成ルールの一例を以下に示す。
【０２０３】
（ａ）パターンは１．５μｍ×０．５μｍの大きさの溝パターン
（ｂ）３．０μｍ×３．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから１．０μｍ離れた位置からＣＭＰダミーを配置
また、Ｇａｔｅ層のＣＭＰダミー生成ルールの一例を以下に示す。
【０２０４】
（ａ）パターンは０．３μｍ×１．７μｍの大きさのラインパターン
（ｂ）３．０μｍ×３．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから１．０μｍ離れた位置からＣＭＰダミーを配置
１．第１ステップ
まず、Ｇａｔｅ層のマスクのパターンデータからＧａｔｅ層のＣＭＰダミー配置領域を抽出し、ＳＴＩ層のマスクのパターンデータからＳＴＩ層のＣＭＰダミー配置領域を抽出する。
【０２０５】
２．第２ステップ
Ｇａｔｅ層のＣＭＰダミー配置領域と、ＳＴＩ層のＣＭＰダミー配置領域とのＣＭＰダミー重複領域を抽出する。
【０２０６】
３．第３ステップ
本体チップ領域を第１ピッチ、例えば３,０００μｍ間隔（ウェハ換算）で格子点を設ける。
【０２０７】
４．第４ステップ
ＣＭＰダミー重複領域内にある格子点位置にアライメントマークを配置する。アライメントマークには、例えば１．４μｍ×１．４μｍの大きさのパターンを用いる。
【０２０８】
５．第５ステップ
Ｇａｔｅ層のＣＭＰダミー領域およびＳＴＩ層のＣＭＰダミー領域にＣＭＰダミーを配置する。Ｇａｔｅ層のＣＭＰダミー領域に配置されるＣＭＰダミーには、例えば０．３μｍ×１．７μｍの大きさのラインパターンを用いる。ＳＴＩ層のＣＭＰダミー領域に配置されるＣＭＰダミーには、例えば１．５μｍ×０．５μｍの大きさの溝パターンを用いる。また、Ｇａｔｅ層についてはアライメントマークを中心とする２．０μｍ×２．０μｍの範囲内にはＣＭＰダミーを配置しないようにする。また、ＳＴＩ層については、Ｇａｔｅ層のＣＭＰダミーを配置しない領域と対応する同位置の２．０μｍ×２．０μｍの範囲内にＣＭＰダミーを配置しないようにする。
【０２０９】
次に、実施の形態４による露光層のパターンデータおよび被合わせ層のパターンデータにそれぞれ重ね合わせ検査マークを配置する方法を説明する。
【０２１０】
露光層はコンタクト（Ｃｏｎｔａｃｔ）層、被合わせ層はゲート（Ｇａｔｅ）層、被合わせ層より前に露光する加工層は素子分離（ＳＴＩ）層であり、ＳＴＩ層→Ｇａｔｅ層→Ｃｏｎｔａｃｔ層の順序で露光される。
【０２１１】
Ｇａｔｅ層のマスクに描画されるＧａｔｅ層のパターンデータおよびＳＴＩ層のマスクに描画されるＳＴＩ層のパターンデータには、それぞれ本体チップ領域内の本体パターンの無い領域にＣＭＰダミーが配置されるが、Ｃｏｎｔａｃｔ層のマスクに描画されるＣｏｎｔａｃｔ層のパターンデータにはＣＭＰダミーは配置されない。
【０２１２】
１．第１ステップ
まず、Ｇａｔｅ層のマスクのパターンデータからＧａｔｅ層のＣＭＰダミー配置領域を抽出し、ＳＴＩ層のマスクのパターンデータからＳＴＩ層のＣＭＰダミー配置領域を抽出する。
【０２１３】
次に、Ｃｏｎｔａｃｔ層に仮のＣＭＰダミー生成ルールを設定し、Ｃｏｎｔａｃｔ層のマスクのパターンデータに仮のＣＭＰダミー配置領域を設定する。Ｃｏｎｔａｃｔ層の仮のＣＭＰダミー生成ルールの一例を以下に示す。
【０２１４】
（ａ）パターンは０．４μｍ×０．４μｍの大きさのホールパターン
（ｂ）２．０μｍ×２．０μｍ以上の領域にＣＭＰダミーを配置
（ｃ）本体パターンから０．８μｍ離れた位置からＣＭＰダミーを配置
２．第２ステップ
次に、Ｃｏｎｔａｃｔ層のＣＭＰダミー配置領域と、Ｇａｔｅ層のＣＭＰダミー配置領域と、ＳＴＩ層のＣＭＰダミー配置領域とのＣＭＰダミー重複領域を抽出する。
【０２１５】
３．第３ステップ
本体チップ領域を第１ピッチ、例えば３,０００μｍ間隔（ウェハ換算）で格子点を設ける。
【０２１６】
４．第４ステップ
ＣＭＰダミー重複領域内にある格子点位置に重ね合わせ検査マークを配置する。Ｃｏｎｔａｃｔ層に配置される重ね合わせ検査マークには、例えば０．７５μｍ×０．７５μｍの大きさのパターンを用い、Ｇａｔｅ層に配置される重ね合わせ検査マークには、例えば１．４μｍ×１．４μｍの大きさのパターンを用いる。
【０２１７】
５．第５ステップ
Ｇａｔｅ層のＣＭＰダミー領域およびＳＴＩ層のＣＭＰダミー領域にＣＭＰダミーを配置する。Ｇａｔｅ層のＣＭＰダミー領域に配置されるＣＭＰダミーには、例えば０．３μｍ×１．７μｍの大きさのラインパターンを用いる。ＳＴＩ層のＣＭＰダミー領域に配置されるＣＭＰダミーには、例えば１．５μｍ×０．５μｍの大きさの溝パターンを用いる。また、Ｇａｔｅ層については、重ね合わせ検査マークを中心とする２．０μｍ×２．０μｍの範囲内にはＣＭＰダミーを配置しないようにする。また、ＳＴＩ層については、Ｇａｔｅ層のＣＭＰダミーを配置しない領域と対応する同位置の２．０μｍ×２．０μｍの範囲内にＣＭＰダミーを配置しないようにする。
【０２１８】
上述したアライメントマークの情報および重ね合わせ検査マークの情報をパターンデータに盛り込み、ＳＴＩ層、Ｇａｔｅ層、およびＣｏｎｔａｃｔ層のレチクルを作製する。
【０２１９】
次に、実施の形態４による上記レチクルを用いた電界効果トランジスタの製造方法の一例を説明する。
【０２２０】
ｐ型のシリコン基板を準備し、シリコン基板上に酸化シリコン膜および窒化シリコン膜を形成した後、ＳＴＩ層のレチクルを用いて窒化シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして窒化シリコン膜、酸化シリコン膜、およびシリコン基板を順次加工して、シリコン基板に分離溝を形成する。続いて、レジストパターンを除去した後、分離溝の内部に酸化シリコン膜を埋め込むことにより素子分離部を形成する。
【０２２１】
次に、シリコン基板の主面にゲート酸化膜を形成し、ゲート酸化膜上に、例えば２００ｎｍ程度の厚さの多結晶シリコン膜を堆積した後、Ｇａｔｅ層のレチクルを用いて多結晶シリコン膜上にレジストパターンを形成する。続いて、レジストパターンをマスクとして多結晶シリコン膜を加工して、ゲート電極を形成する。続いて、レジストパターンを除去した後、ゲート電極の両側のシリコン基板にｎ型不純物を導入して、ソース・ドレイン領域を形成する。その後、ゲート電極の側壁にサイドウォールを形成し、ゲート電極の上面およびシリコン基板の主面にシリサイド膜を形成する。
【０２２２】
次に、ＣＶＤ法により、例えば８５０ｎｍ程度の厚さの酸化シリコン膜を堆積した後、その酸化シリコン膜の上面をＣＭＰ法で平坦化して層間絶縁膜を形成する。
【０２２３】
次に、層間絶縁膜上にレジスト膜を塗布し、Ｃｏｎｔａｃｔ層のレチクルを用いて露光を行う。Ｃｏｎｔａｃｔ層の露光には、ラフアライメントおよびＥＧＡを行い、その後、本体チップ領域内に第１ピッチで配置したゲートアライメントマークを用いて各ショットの位置情報を取得し、そのデータをもとにダイバイダイアライメントを行う。
【０２２４】
次に、ゲート電極を加工したときに形成された本体チップ領域内のＧａｔｅ層の重ね合わせ検査マークと、Ｃｏｎｔａｃｔ層のレジストパターニングでレジストパターンに形成されたＣｏｎｔａｃｔ層の重ね合わせ検査マークとを用いて重ね合わせずれの測定を行う。この測定の結果は、次のロット処理のＣｏｎｔａｃｔ層の露光パラメータにフィードバックされる。
【０２２５】
次に、レジストパターンをマスクとして層間絶縁膜を加工して、層間絶縁膜に接続孔を形成した後、レジストパターンを除去し、接続孔の底部に露出するシリコン基板の主面を洗浄して自然酸化膜を除去する。
【０２２６】
次に、コリメーションスパッタリング法によりチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を堆積してバリアメタル膜を形成する。続いて、接続孔の内部を含む層間絶縁膜上に、例えば厚さ６００ｎｍ程度のタングステン（Ｗ）膜を堆積した後、接続孔の内部以外のタングステン（Ｗ）膜をＣＭＰ法により研磨して除去することにより、接続孔の内部にプラグを形成する。その後、プラグに電気的に接続する第１の配線層を形成する。以上の工程により、電界効果トランジスタが略完成する。
【０２２７】
このように、実施の形態４によれば、Ｇａｔｅ層とＣｏｎｔａｃｔ層とには、高い重ね合わせ精度が要求されるが、露光ショット単位で本体チップ領域内の位置情報を取得し、各ショット毎にその位置情報をもとに補正しながらダイバイダイアライメントを行うことにより、重ね合わせずれを小さくすることが可能となり、高い重ね合わせ精度を実現することができる。
【０２２８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２２９】
ＡＧ，ＡＭ２，ＡＳ，ＡＶ１  マーク領域
ＡＭ，ＡＭＣ，ＡＭＧ，ＡＭＭ２，ＡＭＶ１，ＡＭＶ２  アライメントマーク
ＡＭＰ  アライメントマークを配置する位置
ＢＦ  ビアフィル材
ＢＧ，ＢＭ１，ＢＭ２，ＢＳ，ＢＶ１，ＢＶ２  検査マーク領域
Ｃ２，Ｃ３  接続部材
ＣＮＴ１，ＣＮＴ２，ＣＮＴ３  接続孔
ＤＡＣ，ＤＡＧ，ＤＡＳ，ＤＡＭ１，ＤＡＭ２  ＣＭＰダミー配置領域
ＤＡＶ１，ＤＡＶ２  ＣＭＰダミー配置領域
ＤＡＤ  ＣＭＰダミー重複領域
ＤＰ  ＣＭＰダミー
ＧＩ  ゲート酸化膜
ＧＥ  ゲート電極
ＩＭＣ，ＩＭＧ，ＩＭＭ１，ＩＭＭ２，ＩＭＶ１，ＩＭＶ２  重ね合わせ検査マーク
ＩＭＰ  重ね合わせ検査マークを配置する位置
ＩＳ１  第１層間絶縁膜
ＩＳ２  第２層間絶縁膜
ＩＳ３  第３層間絶縁膜
ＩＳ４  第４層間絶縁膜
Ｍ１  第１の配線層
Ｍ２  第２の配線層
Ｍ３  第３の配線層
ＭＳＫＣ，ＭＳＫＧ，ＭＳＫＭ１，ＭＳＫＭ２，ＭＳＫＳ  マスク
ＭＳＫＶ１，ＭＳＫＶ２  マスク
ＭＴ１，ＭＴ２，ＭＴ３  配線溝
ＮＴ  不透明膜
ＳＡ  スクライブ領域
ＳＣ  本体チップ領域
ＳＤ  ソース・ドレイン領域
ＳＩ  シリサイド膜
ＳＮ  ライナー窒化シリコン膜
ＳＴＩ  素子分離部
ＳＵＢ  シリコン基板
ＳＷ  サイドウォール
ＰＬＧ  プラグ
ＲＰ  レジストパターン
Ｖ１  第１のビアホール
Ｖ２  第２のビアホール
ＷＡＦ  ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
2014229726.tif 000027
【図２５】
2014229726.tif 000028
【図２６】
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【図２７】
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【図２８】
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