(57)【要約】【課題】入力される信号の遷移の種類による遅延変動が小さいＩ／Ｏセル回路を提供する。【解決手段】集積回路装置１０は、複数の外部端子に接続され入力された信号を外部端子に出力する複数のＩ／Ｏセル１１１〜１１３と、複数のＩ／Ｏセルと複数の外部端子の間のそれぞれに直列接続される可変ダンピング抵抗５０〜５２とを有する。集積回路装置は、複数のＩ／Ｏセルそれぞれに入力される現在の信号と少なくとも１周期前の信号とを検出する信号検出回路２０を更に有する。集積回路装置は、信号検出回路が検出した信号に基づいて決定される信号の遷移の種類に基づいて、可変ダンピング抵抗の抵抗値をそれぞれ決定する抵抗値決定回路３０、４０〜４２を更に有する。【選択図】図５
2014143549.tif 000002
【特許請求の範囲】
【請求項１】
複数の外部端子に接続され入力された信号を前記外部端子に出力する複数のＩ／Ｏセルと、
前記複数のＩ／Ｏセルと前記複数の外部端子の間のそれぞれに直列接続される可変ダンピング抵抗と、
前記複数のＩ／Ｏセルそれぞれに入力される現在の信号と少なくとも１周期前の信号とを検出する信号検出回路と、
前記信号検出回路が検出した信号に基づいて決定される信号の遷移の種類に基づいて、前記可変ダンピング抵抗の抵抗値をそれぞれ決定する抵抗値決定回路と、
を有することを特徴とする集積回路装置。
【請求項２】
前記抵抗値決定回路は、前記複数のＩ／Ｏセルの第１のＩ／Ｏセルに入力される信号の遷移の種類と、前記第１のＩ／Ｏセルに隣接して配置される第２のＩ／Ｏセルに入力される信号の遷移の種類とを比較して、前記比較に基づいて前記第１のＩ／Ｏセルに接続された可変ダンピング抵抗の抵抗値を決定する、請求項１に記載の集積回路装置。
【請求項３】
前記抵抗値決定回路は、
前記第１のＩ／Ｏセルに入力される信号の遷移の種類と、前記第１のＩ／Ｏセルの両側に隣接して配置される双方の前記第２のＩ／Ｏセルに入力される信号の遷移の種類とが全て同相であるときの前記抵抗値が、前記第１のＩ／Ｏセルに入力される信号が遷移するときに、前記Ｉ／Ｏセルに両側に隣接して配置される前記第２のＩ／Ｏセルに入力される信号が遷移しない場合の前記抵抗値よりも小さくなるように前記抵抗値を設定し、
前記第１のＩ／Ｏセルに入力される信号の遷移の種類と、前記第１のＩ／Ｏセルに両側に隣接して配置される双方の前記第２のＩ／Ｏセルに入力される信号の遷移の種類とが逆相であるときの前記抵抗値が、前記第１のＩ／Ｏセルに入力される信号が遷移するときに、前記第１のＩ／Ｏセルの両側に隣接して配置される前記第２のＩ／Ｏセルに入力される信号が遷移しない場合の前記抵抗値よりも大きくなるように前記抵抗値を設定する、請求項２に記載の集積回路装置。
【請求項４】
前記信号検出回路は、前記Ｉ／Ｏセルが信号を出力する周期の５周期以上の周期に亘って、前記複数のＩ／Ｏセルのそれぞれに入力される信号を検出する、請求項１〜３の何れか一項に記載の集積回路装置。
【請求項５】
前記抵抗値決定回路は、前記Ｉ／Ｏセルに入力される信号がＨレベル信号又はＬレベル信号が少なくとも２周期以上連続した後に信号の遷移したときに、前記Ｉ／Ｏセルと前記外部端子の間に前記ダンピング抵抗を挿入する、請求項４に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部装置にインターフェース接続される複数のＩ／Ｏセルを有する集積回路装置に関する。
【背景技術】
【０００２】
半導体素子で形成される集積回路装置と、外部装置との間のインターフェースとして、パラレルインターフェース及びシリアルインターフェースの２つのインターフェースが知られている。パラレルインターフェースは複数の信号を並列にして同時に伝送する信号転送方式であり、シリアルインターフェースはデジタル信号を１ビットずつ順次伝送する信号転送方式である。
【０００３】
従来の集積回路装置では、信号を送受信するインターフェースとしてパラレルインターフェースが主として搭載され、シリアルインターフェースはほとんど搭載されていなかった。しかしながら、シリアルインターフェースは、パラレルインターフェースよりもＩ／Ｏセルの数を少なくすることができるため、集積回路装置が搭載される半導体チップの大きさを小さくすることができる。また、シリアルインターフェースは、クロック埋め込み式など種々の技術の発展により高速伝送が可能になってきている。例えば、ＰＣＩ−Ｅｘｐｒｅｓｓ、及びＵＳＢ３．０等では、伝送速度は数Ｇｂｐｓである。このため、集積回路装置のインターフェースとして、パラレルインターフェースの代わりにシリアルインターフェースを搭載する割合が増加してきている。
【０００４】
しかしながら、パラレルインターフェースを全く搭載しないでデータ伝送システムを構築することは容易ではない。データ伝送システムには、メモリーインターフェース、ビデオインターフェース及びフラッシュインターフェース等のインターフェースを有する汎用デバイスが含まれているためである。このため、シリアルインターフェース技術が向上してきても、パラレルインターフェースは集積回路装置に搭載され続けている。
【０００５】
このように、集積回路装置では、パラレルインターフェース及びシリアルインターフェースが混在し、且つパラレルインターフェース及びシリアルインターフェースそれぞれについて種々の規格のインターフェースが混在している。この結果、集積回路装置と外部装置とをインターフェースするＩ／Ｏセルの電源電圧として、１．２Ｖ、１．３Ｖ、１．５Ｖ、１．８Ｖ、２．５Ｖ、２．９Ｖ、３．３Ｖ及び５．０Ｖ等の種々の電圧が混在することになっている。
【０００６】
集積回路装置を製造するときに、耐圧に応じて半導体チップ上に形成されるＩ／Ｏセルの種類を増やすと、製造コストが上昇するという問題がある。このため、２．５Ｖ電源用Ｉ／Ｏセルを１．８Ｖ電源で動作するＩ／Ｏセルとして使用するなど、高耐圧Ｉ／Ｏセルを低電圧で使用することがある。これは、今のプロセス技術で作成可能なゲート酸化膜厚が数種類に限定されており、インターフェース電圧に最適なゲート酸化膜の厚さを持ったトランジスタを同一プロセスで成膜出来ない場合に生じる。プロセスやマスクに多大なコストを払えば可能性も出てくるが、プロセスが複雑になるほどゲート酸化膜形成時のプロセスバラツキは大きくなり、かえってトランジスタ性能が悪化する原因にもなる。このような場合、最適なトランジスタ性能を持たないＩ／Ｏセルとなってしまうため、駆動能力に問題が出たりして、クロストークや同時スイッチングノイズに弱い回路が出来上がることがある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１０１１８号公報
【特許文献２】特開２００５−１０７８１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
さらに、Ｉ／Ｏセルから外部装置に出力されるデータ信号はランダムに変化する。例えば、Ｈレベル信号が数ＵＩ（Unit Interval、ユニットインターバル）に亘り連続して出力される場合がある。また、Ｈレベル信号とＬレベル信号とが１ＵＩごとに交互に出力される場合がある。
【０００９】
また、パラレルインターフェースの場合、電源が共通する複数のＩ／Ｏセルの信号が同時に遷移することにより、Ｉ／Ｏセルに電源を供給する電源電圧が変動することがある。特に、隣接するＩ／Ｏセルの信号が同時に遷移するときに、電源電圧の変動の影響等により、Ｉ／Ｏセルの動作速度が変化して、Ｉ／Ｏセルの遅延値が変動するおそれがある。
【００１０】
本発明はこれらの課題を解決することを目的とする。すなわち、本発明は、入力される信号の遷移の種類による遅延変動が小さいＩ／Ｏセル回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、集積回路装置は、複数の外部端子に接続され入力された信号を外部端子に出力する複数のＩ／Ｏセルと、複数のＩ／Ｏセルと複数の外部端子の間のそれぞれに直列接続される可変ダンピング抵抗とを有する。集積回路装置は、複数のＩ／Ｏセルそれぞれに入力される現在の信号と少なくとも１周期前の信号とを検出する信号検出回路を更に有する。集積回路装置は、信号検出回路が検出した信号に基づいて決定される信号の遷移の種類に基づいて、可変ダンピング抵抗の抵抗値をそれぞれ決定する抵抗値決定回路を更に有する。
【発明の効果】
【００１２】
集積回路装置は、Ｉ／Ｏセルに入力される信号の遷移の種類に基づいて、可変ダンピング抵抗の抵抗値をそれぞれ決定するので、入力される信号の遷移の種類に応じてダンピング抵抗の抵抗値を決定できる。このため、集積回路装置のＩ／Ｏセル回路は、入力される信号の遷移の種類による遅延変動を小さくできる。
【図面の簡単な説明】
【００１３】
【図１】図１は、集積回路装置と外部負荷装置との間のパラレルインタフェースのブロック図である。
【図２】図２は、図１に示すパラレルインターフェースの応答波形を模式的に示す図である。
【図３】図３は、図１に示すパラレルインターフェースにおける応答波形とモードとの関係を示す図である。
【図４】図４は、図１に示すパラレルインターフェースのアイパターンを示す図である。
【図５】図５は、集積回路装置を示す図である。
【図６】（ａ）はＸＴＫ監視回路の内部回路を示す図であり、（ｂ）はＸＴＫ監視回路の真理値表である。
【図７】（ａ）はＩＳＩ監視回路の内部回路を示す図であり、（ｂ）はＩＳＩ監視回路の真理値表である。
【図８】（ａ）は可変ダンピング抵抗の内部回路の一例を示す図であり、（ｂ）は可変ダンピング抵抗の内部回路の他の例を示す図である。
【図９】図９は、可変ダンピング抵抗に入力される信号と、可変ダンピング抵抗の抵抗値との関係を示す図である。
【図１０】図１０は、５サイクルに亘る信号の遷移を示す図である。
【図１１】図１１は、図１０及び表１〜３に示す信号遷移のＳＴＡＴＩＣモードの伝播遅延のシミュレーション結果の一例を示す図である。
【図１２】図１２は、立ち上がり遷移及び立ち下がり遷移それぞれの場合で遅延変動値が最も大きい遷移のシミュレーション波形を示す図である。
【図１３】図１３は、サイクルごとに最も伝播遅延が小さいパターンを示す図である。
【図１４】図１４は、図１３に示すサイクルの中で最も伝播遅延が小さいパターンの伝播遅延の相関関係を示す図である。
【図１５】（ａ）はＩ／Ｏセルにそれぞれ入力される信号の一例を示す図であり、図（ｂ）は（ａ）の信号に応じた集積回路装置の内部信号を示す図である。
【図１６】図１６は、図１５（ａ）の信号に応じて付加されるダンピング抵抗の抵抗値の一例を示す図である。
【図１７】（ａ）は図１に示す集積回路装置から出力される信号の一例を示す図であり、（ｂ）は図５に示す集積回路装置から出力される信号の一例を示す図である。
【図１８】（ａ）は図１に示す集積回路装置から出力される信号のアイパターンの一例を示す図であり、（ｂ）は図５に示す集積回路装置から出力される信号のアイパターンの一例を示す図である。
【発明を実施するための形態】
【００１４】
まず、パラレルインタフェースを有する集積回路装置の遅延特性について、図１〜４を参照して説明する。
【００１５】
図１は、プリント基板に搭載された集積回路装置と外部負荷装置との間の典型的なパラレルインタフェースのブロック図である。
【００１６】
プリント基板（printed wiring board、ＰＣＢ）１００には、集積回路装置１１０と、外部負荷装置１２０とが搭載される。集積回路装置１１０と外部負荷装置１２０との間は、プリント基板上に形成される銅配線１０１、１０２及び１０３によって接続される。
【００１７】
集積回路装置１１０は、３つのＩ／Ｏセル１１１、１１２及び１１３と、パッケージ内配線１１４、１１５及び１１６と、リードフレーム１１７、１１８及び１１９とを有する。３つのＩ／Ｏセル１１１、１１２及び１１３はそれぞれ、半導体チップ上に形成される半導体素子で形成され、半導体チップ内部で生成された信号を半導体チップの外部に出力する。パッケージ内配線１１４、１１５及び１１６はそれぞれ、金属で形成されるワイヤであり、一端は不図示のＰＡＤを介してＩ／Ｏセル１１１、１１２及び１１３にそれぞれ接続され、他端はリードフレーム１１７、１１８及び１１９にそれぞれ接続される。リードフレーム１１７、１１８及び１１９は、銅で形成され、一端はパッケージ内配線１１４、１１５及び１１６にそれぞれ接続され、他端は不図示の半田部を介して銅配線１０１、１０２及び１０３にそれぞれ接続される。
【００１８】
外部負荷装置１２０は、３つのリードフレーム１２１、１２２及び１２３と、パッケージ内配線１２４、１２５及び１２６と、入力セル１２７、１２８及び１２９とを有する。リードフレーム１２１、１２２及び１２３は、銅で形成され、一端は不図示の半田部を介して銅配線１０１、１０２及び１０３にそれぞれ接続され、他端はパッケージ内配線１２４、１２５及び１２６にそれぞれ接続される。パッケージ内配線１２４、１２５及び１２６はそれぞれ、金属で形成されるワイヤであり、一端はリードフレーム１２１、１２２及び１２３にそれぞれ接続され、他端は不図示のＰＡＤを介して入力セル１２７、１２８及び１２９にそれぞれ接続される。３つの入力セル１２７、１２８及び１２９はそれぞれ、半導体チップ上に形成される半導体素子で形成され、半導体チップ内部で生成された信号を半導体チップの内部に入力する。
【００１９】
図２は、図１に示すパラレルインターフェースの応答波形を模式的に示す図である。図２に示す応答波形は、外部負荷装置１２０のリードフレーム１２１における信号の応答波形である。すなわち、図２に示す応答波形は、両側に２つの信号線が近接して配置される信号線の応答波形である。
【００２０】
図２において、実線は、Ｉ／Ｏセル１１１に入力される信号が立ち上がるときに、Ｉ／Ｏセルの両側に近接して配置されるＩ／Ｏセル１１２及び１１３に入力される信号が遷移しないときの応答波形を示す。このように、中央に位置するＩ／Ｏセルの信号が遷移するときに、そのＩ／Ｏセルの両側に近接して配置されるＩ／Ｏセルの信号が遷移しない場合を、本明細書では、ＳＴＡＴＩＣモードと称する。
【００２１】
図２において、破線は、Ｉ／Ｏセル１１１に入力される信号が立ち上がるときに、Ｉ／Ｏセル１１２及び１１３の双方に入力される信号が立ち下がるときの応答波形を示す。このように、中央に位置するＩ／Ｏセルの信号が遷移するときに、そのＩ／Ｏセルの両側に近接して配置されるＩ／Ｏセルの双方の信号が、中央に位置するＩ／Ｏセルの信号の遷移と反対方向すなわち逆相に遷移する場合を、本明細書では、ＯＤＤモードと称する。
【００２２】
図２において、一転鎖線は、Ｉ／Ｏセル１１１に入力される信号が立ち上がるときに、Ｉ／Ｏセル１１２及び１１３の双方に入力される信号が立ち上がるときの応答波形を示す。このように、中央に位置するＩ／Ｏセルの信号が遷移するときに、そのＩ／Ｏセルの両側に近接して配置されるＩ／Ｏセルの双方の信号が、中央に位置するＩ／Ｏセルの信号の遷移と同一方向すなわち同相に遷移する場合を、本明細書では、ＥＶＥＮモードと称する。
【００２３】
ＳＴＡＴＩＣモードでは、応答波形はオーバーシュート（Overshoot、ＯＳ）した後にリンキングしている。ＳＴＡＴＩＣモードでは、Ｉ／Ｏセル１１１から出力される信号は、近接するＩ／Ｏセル１１２及び１１３から出力されるの信号の影響を受けない。このため、ＳＴＡＴＩＣモードでは、Ｉ／Ｏセル１１１からみた見かけ上のインピーダンスは式（１）に示すようになる。
【００２４】
【数１】
2014143549.tif 000003
【００２５】
ここで、Ｌ0はパッケージ内配線１１４、リードフレーム１１７及び銅配線１０１等を含む伝送路の単位長さ当たりの自己インダクタンスであり、Ｃgは伝送路の対地キャパシタンスである。
【００２６】
ＯＤＤモードの応答波形は、ＳＴＡＴＩＣと比較して、オーバーシュート及びリンキングが大きくなるものの、波形なまりは小さくなる。ＯＤＤモードでは、伝送路のインダクタンスは相互インダクタンス分だけ減少する一方、伝送路の対地キャパシタンスは相互キャパシタンス分だけ増加する。このため、ＯＤＤモードでは、Ｉ／Ｏセル１１１からみた見かけ上のインピーダンスは、ＳＴＡＴＩＣモードの場合よりも小さくなる。ＯＤＤモードの見かけ上のインピーダンスは式（２）に示すようになる。
【数２】
2014143549.tif 000004
【００２７】
ここで、ＬMは近接して配置される伝送路間の単位長さ当たりの相互インダクタンスであり、ＣMは近接して配置される伝送路間伝送路の相互キャパシタンスである。
【００２８】
ＥＶＥＮモードの応答波形は、ＳＴＡＴＩＣと比較して、オーバーシュート及びリンキングが小さくなるものの、波形なまりは大きくなる。ＥＶＥＮモードでは、伝送路のインダクタンスは相互インダクタンス分だけ増加する。このため、ＥＶＥＮモードでは、Ｉ／Ｏセル１１１からみた見かけ上のインピーダンスは、ＳＴＡＴＩＣモードの場合よりも大きくなる。ＯＤＤモードの見かけ上のインピーダンスは式（３）に示すようになる。
【数３】
2014143549.tif 000005
【００２９】
ＯＤＤモードではＳＴＡＴＩＣと比較して波形なまりは小さくなり、ＥＶＥＮモードではＳＴＡＴＩＣと比較して波形なまりは大きくなる。したがって、パラレルインターフェースにおける遅延変動値は、ＯＤＤモードでの遅延値と、ＥＶＥＮモードでの遅延値との差になる。
【００３０】
図３は、図１に示すパラレルインターフェースにおける応答波形と遷移の種類との関係を示す図である。図３において、信号ＶｉｃはＩ／Ｏセル１１１に入力される信号を示し、信号Ａｇｇ１はＩ／Ｏセル１１２に入力される信号を示し、信号Ａｇｇ２はＩ／Ｏセル１１３に入力される信号を示す。
【００３１】
第１の遷移の種類であるＳＴＡＴＩＣモードは、２つのモードが示される。第１のＳＴＡＴＩＣモードは信号Ｖｉｃが立ち上がり遷移するときに、信号Ａｇｇ１及びＡｇｇ２がＬレベル信号である場合であり、第２のＳＴＡＴＩＣモードは信号Ｖｉｃが立ち下がり遷移するときに、信号Ａｇｇ１及びＡｇｇ２がＬレベル信号である場合である。さらに、ＳＴＡＴＩＣモードには、信号Ｖｉｃが立ち上がり遷移するときに、信号Ａｇｇ１及びＡｇｇ２がＨレベル信号である場合と、信号Ｖｉｃが立ち下がり遷移するときに、信号Ａｇｇ１及びＡｇｇ２がＨレベル信号である場合がある。これらのＳＴＡＴＩＣモードの遅延値はそれぞれ、第１及び第２のＳＴＡＴＩＣモードの遅延値と同等になるため、図３には記載されていない。
【００３２】
第２の遷移の種類であるＯＤＤモードは、２つのモードが示される。第１のＯＤＤモードは、信号Ｖｉｃが立ち上がり遷移するときに信号Ａｇｇ１及びＡｇｇ２が立ち下がり遷移する場合である。第２のＯＤＤモードは、信号Ｖｉｃが立ち下がり遷移するときに信号Ａｇｇ１及びＡｇｇ２が立ち上がり遷移する場合である。
【００３３】
第３の遷移の種類であるＥＶＥＮ−ＯＤＤモードは、４つのモードが示される。ＥＶＥＮ−ＯＤＤモードは、信号Ａｇｇ１又はＡｇｇ２の一方の信号遷移が信号Ｖｉｃの遷移と同相の遷移をし、信号Ａｇｇ１又はＡｇｇ２の他方の信号遷移が信号Ｖｉｃの遷移と逆相の遷移をするモードである。第１のＥＶＥＮ−ＯＤＤモードは、信号Ｖｉｃが立ち上がり遷移するときに信号Ａｇｇ１が立ち上がり遷移し且つ信号Ａｇｇ２が立ち下がり遷移する場合である。第２のＥＶＥＮ−ＯＤＤモードは、信号Ｖｉｃが立ち下がり遷移するときに信号Ａｇｇ１が立ち下がり遷移し且つ信号Ａｇｇ２が立ち上がり遷移する場合である。第３のＥＶＥＮ−ＯＤＤモードは、信号Ｖｉｃが立ち上がり遷移するときに信号Ａｇｇ１が立ち上がり遷移し且つ信号Ａｇｇ２が立ち下がり遷移する場合である。第４のＥＶＥＮ−ＯＤＤモードは、信号Ｖｉｃが立ち下がり遷移するときに信号Ａｇｇ１が立ち下がり遷移し且つ信号Ａｇｇ２が立ち上がり遷移する場合である。
【００３４】
第４の遷移の種類であるＥＶＥＮモードは、２つのモードが示される。第１のＥＶＥＮモードは、信号Ｖｉｃが立ち上がり遷移するときに信号Ａｇｇ１及びＡｇｇ２が立ち上がり遷移する場合である。第２のＥＶＥＮモードは、信号Ｖｉｃが立ち下がり遷移するときに信号Ａｇｇ１及びＡｇｇ２が立ち下がり遷移する場合である。
【００３５】
ＥＶＥＮ−ＯＤＤモードでは、信号Ａｇｇ１又はＡｇｇ２の一方がＯＤＤモードであり、信号Ａｇｇ１又はＡｇｇ２の一方がＥＶＥＮモードであるので、ＥＶＥＮ−ＯＤＤモードはＳＴせＡＴＩＣモードと等価であるとする。このため、本明細書では、ＥＶＥＮ−ＯＤＤモードはＳＴＡＴＩＣモードと等価であるとして、応答波形は、ＳＴＡＴＩＣモード、ＯＤＤモード及びＥＶＥＮモードそれぞれの立ち上がり波形及び立下り波形の６つの遷移とする。
【００３６】
図４は、図１に示すパラレルインターフェースのアイパターンを示す図である。
【００３７】
立ち上がり時の遅延変動値は、なまりが最も小さいＯＤＤモードのＬしきい値の時間となまりが最も大きいＥＶＥＮモードのＨしきい値の時間との間の時間である。立ち下がり時の遅延変動値は、なまりが最も小さいＯＤＤモードのＨしきい値の時間となまりが最も大きいＥＶＥＮモードのＬしきい値の時間との間の時間である。実効的なアイ幅は、なまりが最も大きいＥＶＥＮモードのＨしきい値の時間となまりが最も小さいＯＤＤモードのＬしきい値の時間との間の時間である。
【００３８】
次に、図５〜１４を参照して、集積回路装置の一例について説明する。
【００３９】
図５は、集積回路装置１０を示す図である。
【００４０】
集積回路装置１０は、５サイクルＦＩＦＯ２０と、ＸＴＫ監視回路３０と、第１〜第３ＩＳＩ監視回路４０〜４２と、第１〜第３可変ダンピング抵抗５０〜５２とを有することが図１に示す集積回路装置１１０と相違する。
【００４１】
ＸＴＫ監視回路３０は、５サイクルＦＩＦＯ２０が検出した現在の信号及び１周期前の信号に基づいてＩ／Ｏセル１１１〜１１３の信号の遷移の種類を決定して、Ｉ／Ｏセル１１１とＩ／Ｏセル１１２及び１１３との間のクロストークを監視する監視回路である。一方、第１〜第３ＩＳＩ監視回路４０〜４２は、５サイクルＦＩＦＯ２０が検出した５周期に亘る信号に基づいてＩ／Ｏセル１１１〜１１３それぞれの信号の遷移の種類を決定して、Ｉ／Ｏセル１１１〜１１３のシンボル間干渉を監視する監視回路である。Ｉ／Ｏセル１１１に直列接続される第１可変ダンピング抵抗５０の抵抗値は、ＸＴＫ監視回路３０及び第１ＩＳＩ監視回路４０がそれぞれ決定した信号の遷移の種類によって決定される。Ｉ／Ｏセル１１２及び１１３にそれぞれ直列接続される第２及び第３可変ダンピング抵抗５１及び５２の抵抗値は、第２及び第３ＩＳＩ監視回路４１及び４２がそれぞれ決定した信号の遷移の種類によって決定される。
【００４２】
５サイクルＦＩＦＯ２０は、第１ラッチ回路２１と、第２ラッチ回路２２と、第３ラッチ回路２３と、第４ラッチ回路２４と、第５ラッチ回路２５とを有する。第１〜第５ラッチ回路２１〜２５はそれぞれ、３つのＤフリップフロップを有する。３つのＤフリップフロップのクロック端子にはクロック信号Ｓｙｎｃ＿Ｃｌｋが入力される。３つのＤフリップフロップは、クロック信号Ｓｙｎｃ＿Ｃｌｋの立ち上がり遷移時に、データ入力端子に印加されている信号をラッチして、ラッチした信号をデータ出力端子から出力する。
【００４３】
第１ラッチ回路２１の３つのデータ出力端子はそれぞれ、第２ラッチ回路２２の３つのデータ入力端子に接続される。さらに、第１ラッチ回路２１の３つのデータ出力端子はそれぞれ、第１〜第３ＩＳＩ監視回路４０〜４２の第１入力端子に接続される。
【００４４】
第２ラッチ回路２２の３つのデータ出力端子はそれぞれ、第３ラッチ回路２３の３つのデータ入力端子に接続される。さらに、第２ラッチ回路２２の３つのデータ出力端子はそれぞれ、第１〜第３ＩＳＩ監視回路４０〜４２の第２入力端子に接続される。
【００４５】
第３ラッチ回路２３の３つのデータ出力端子はそれぞれ、第４ラッチ回路２４の３つのデータ入力端子に接続される。さらに、第３ラッチ回路２３の３つのデータ出力端子はそれぞれ、第１〜第３ＩＳＩ監視回路４０〜４２の第３入力端子に接続される。
【００４６】
第４ラッチ回路２４の３つのデータ出力端子はそれぞれ、第５ラッチ回路２５の３つのデータ入力端子に接続される。さらに、第４ラッチ回路２４の３つのデータ出力端子はそれぞれ、第１〜第３ＩＳＩ監視回路４０〜４２の第４入力端子に接続され、且つＸＴＫ監視回路の第１〜第３入力端子に接続される。
【００４７】
第５ラッチ回路２５の３つのデータ出力端子はそれぞれ、第１〜第３Ｉ／Ｏセル１１１〜１１３の入力端子に接続される。さらに、第５ラッチ回路２５の３つのデータ出力端子はそれぞれ、第１〜第３ＩＳＩ監視回路４０〜４２の第５入力端子に接続され、且つＸＴＫ監視回路の第４〜第６入力端子に接続される。
【００４８】
５サイクルＦＩＦＯ２０は、Ｉ／Ｏセル１１１〜１１３それぞれに入力される信号を検出する信号検出回路として機能する。
【００４９】
図６（ａ）はＸＴＫ監視回路３０の内部回路を示す図であり、図６（ｂ）はＸＴＫ監視回路３０の真理値表である。
【００５０】
ＸＴＫ監視回路３０は、第１〜第６の２入力論理積素子３０１〜３０３及び３１１〜３１３と、第１〜第４の６入力論理積素子３２１〜３２４と、４入力論理積素子３３１とを有する。
【００５１】
第１の２入力論理積素子３０１は、第１入力端子の入力信号ＶＣＱ４と、第４入力端子の入力信号ＶＣＱ５の反転信号との論理積を出力信号ＨＬ１として出力する。第２の２入力論理積素子３１１は、第１入力端子の入力信号ＶＣＱ４の反転信号と、第４入力端子の入力信号ＶＣＱ５との論理積を出力信号ＬＨ１として出力する。第３の２入力論理積素子３０２は、第２入力端子の入力信号Ａ１Ｑ４と、第５入力端子の入力信号Ａ１Ｑ５の反転信号との論理積を出力信号ＨＬ２として出力する。第４の２入力論理積素子３１２は、第２入力端子の入力信号Ａ１Ｑ４の反転信号と、第５入力端子の入力信号Ａ１Ｑ５との論理積を出力信号ＬＨ２として出力する。第５の２入力論理積素子３０３は、第３入力端子の入力信号Ａ２Ｑ４と、第６入力端子の入力信号Ａ２Ｑ５の反転信号との論理積を出力信号ＨＬ３として出力する。第６の２入力論理積素子３１３は、第３入力端子の入力信号Ａ２Ｑ４の反転信号と、第６入力端子の入力信号Ａ２Ｑ５との論理積を出力信号ＬＨ３として出力する。
【００５２】
第１の６入力論理積素子３２１は、信号ＨＬ１と信号ＨＬ２と信号ＨＬ３と信号ＬＨ１の反転信号と信号ＬＨ２の反転信号と信号ＬＨ３の反転信号との論理積を出力信号ＨＬ＿ＥＶＥＮとして出力する。第２の６入力論理積素子３２３は、信号ＨＬ１の反転信号と信号ＨＬ２の反転信号と信号ＨＬ３の反転信号と信号ＬＨ１と信号ＬＨ２と信号ＬＨ３との論理積を出力信号ＬＨ＿ＥＶＥＮとして出力する。第３の６入力論理積素子３２３は、信号ＨＬ１と信号ＨＬ２の反転信号と信号ＨＬ３の反転信号と信号ＬＨ１の反転信号と信号ＬＨ２と信号ＬＨ３との論理積を出力信号ＨＬ＿ＯＤＤとして出力する。第４の６入力論理積素子３２４は、信号ＨＬ１の反転信号と信号ＨＬ２と信号ＨＬ３と信号ＬＨ１と信号ＬＨ２の反転信号と信号ＬＨ３の反転信号との論理積を出力信号ＬＨ＿ＯＤＤとして出力する。
【００５３】
４入力論理積素子３３１は、信号ＨＬ＿ＥＶＥＮの反転信号と、信号ＬＨ＿ＥＶＥＮの反転信号と、信号ＨＬ＿ＯＤＤの反転信号と、信号ＬＨ＿ＯＤＤの反転信号との論理積を信号ＳＴＡＴＩＣとして出力する。
【００５４】
ＸＴＫ監視回路３０は、Ｉ／Ｏセル１１１〜１１３に入力される信号が全て立ち下がり遷移するときに、信号ＨＬ＿ＥＶＥＮをＨレベル信号として出力する。また、ＸＴＫ監視回路３０は、Ｉ／Ｏセル１１１〜１１３に入力する信号が全て立ち上がり遷移するときに、信号ＬＨ＿ＥＶＥＮをＨレベル信号として出力する。
【００５５】
ＸＴＫ監視回路３０は、Ｉ／Ｏセル１１１に入力する信号が立ち下がり遷移し、Ｉ／Ｏセル１１２及び１１３に入力する信号が立ち上がり遷移するときに、信号ＨＬ＿ＯＤＤをＨレベル信号として出力する。また、ＸＴＫ監視回路３０は、Ｉ／Ｏセル１１１に入力する信号が立ち上がり遷移し、Ｉ／Ｏセル１１２及び１１３に入力する信号が立ち下がり遷移するときに、信号ＬＨ＿ＯＤＤをＨレベル信号として出力する。
【００５６】
ＸＴＫ監視回路３０は、信号ＨＬ＿ＥＶＥＮ、ＬＨ＿ＥＶＥＮ、ＨＬ＿ＯＤＤ又はＬＨ＿ＯＤＤを出力しないときは信号ＳＴＡＴＩＣをＨレベル信号として出力する。すなわち、ＸＴＫ監視回路３０は、図３に示すＳＴＡＴＩＣモード、ＥＶＥＮ−ＯＤＤモード、及びＶｉｃ信号が遷移しないときは、信号ＳＴＡＴＩＣをＨレベル信号として出力する。
【００５７】
図７（ａ）は第１ＩＳＩ監視回路４０の内部回路を示す図であり、図７（ｂ）は第１ＩＳＩ監視回路４０の真理値表である。
【００５８】
第１ＩＳＩ監視回路４０は、第１及び第２の５入力論理積素子４０１及び４０２と、第１及び第２の４入力論理積素子４１１及び４１２と、第１〜第３の２入力論理和素子４２１〜４２３とを有する。
【００５９】
第１の５入力論理積素子４０１は、入力信号Ｑ１の反転信号と入力信号Ｑ２と入力信号Ｑ３と入力信号Ｑ４と入力信号Ｑ５の反転信号との論理積を、信号ｇ１として出力する。第２の５入力論理積素子４０２は、入力信号Ｑ１と入力信号Ｑ２の反転信号と入力信号Ｑ３の反転信号と入力信号Ｑ４の反転信号と入力信号Ｑ５の論理積を、信号ｇ３として出力する。
【００６０】
第１の４入力論理積素子４１１は、入力信号Ｑ２の反転信号と入力信号Ｑ３と入力信号Ｑ４と入力信号Ｑ５の反転信号との論理積を、信号ｇ２として出力する。第２の４入力論理積素子４１２は、入力信号Ｑ２と入力信号Ｑ３の反転信号と入力信号Ｑ４の反転信号と入力信号Ｑ５の論理積を、信号ｇ４として出力する。
【００６１】
第１の２入力論理和素子４２１は、信号ｇ１と信号ｇ２の論理和を信号ｇ５として出力する。第２の２入力論理和素子４２２は、信号ｇ３と信号ｇ４の論理和を信号ｇ６として出力する。第３の２入力論理和素子４２３は、信号ｇ５と信号ｇ６の論理和を信号Ｇｅｎ＿ＩＳＩとして出力する。
【００６２】
第１ＩＳＩ監視回路４０は、Ｉ／Ｏセル１１１に入力される信号の遷移が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」になったときに、信号Ｇｅｎ＿ＩＳＩをＨレベル信号として出力する。
【００６３】
第２及び第３ＩＳＩ監視回路４１及び４２はそれぞれ、第１ＩＳＩ監視回路４０と同一の構成及び機能を有する。
【００６４】
ＸＴＫ監視回路３０及び第１〜第３ＩＳＩ監視回路４０〜４２は、５サイクルＦＩＦＯが検出したＩ／Ｏセル１１１〜１１３に入力される信号に基づいて、第１〜第３可変ダンピング抵抗５０〜５２の抵抗値をそれぞれ決定する抵抗値決定回路である。
【００６５】
図８（ａ）は第１可変ダンピング抵抗５０の内部回路を示す図であり、図８（ｂ）は第２可変ダンピング抵抗５１の内部回路を示す図である。
【００６６】
第１可変ダンピング抵抗５０は、第１〜第４抵抗素子５０１ａ〜５０１ｄと、第１〜第５スイッチ５０２ａ〜５０２ｅと、第１〜第３インバータ素子５０４、５０６及び５０８と、第１及び第２の２入力論理和素子５０５及び５０７とを有する。第１インバータ５０３は入力信号ＩＳＩの反転信号ＸＩＳＩを出力し、第２インバータ５０４は入力信号ＳＴＡＴＩＣの反転信号ＸＳＴを出力する。第３インバータ５０６は、入力信号ＬＨ＿ＯＤＤ及びＨＬ＿ＯＤＤの論理和を出力する第２の論理和素子５０７から出力される信号ＯＤＤの反転信号ＸＯＤＤを出力する。第４インバータ５０８は、入力信号ＬＨ＿ＥＶＥＮ及びＨＬ＿ＥＶＥＮの論理和を出力する第２の論理和素子５０７から出力される信号ＥＶＥＮの反転信号ＸＥＶＥＮを出力する。
【００６７】
第１抵抗素子５０１ａは、Ｒｓ＿ＩＳＩ１の抵抗値を有し、Ｉ／Ｏセル１１１に入力される信号にシンボル間干渉がある場合に挿入される。第２抵抗素子５０１ｂは、Ｒｓ＿ＯＤＤの抵抗値を有し、ＯＤＤモードのときに挿入される。第３抵抗素子５０１ｃは、Ｒｓ＿ＳＴＡＴＩＣの抵抗値を有し、ＳＴＡＴＩＣモードのときに挿入される。第４抵抗素子５０１ｄは、Ｒｓ＿ＥＶＥＮの抵抗値を有し、ＥＶＥＮモードのときに挿入される。第１〜第４抵抗素子５０１ａ〜５０１ｄはそれぞれ、ＭＯＳ抵抗又はポリシリコン抵抗により形成される。
【００６８】
第１〜第５スイッチ５０２ａ〜５０２ｅはそれぞれ、ソース及びドレインが互いに接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタとを有する。
【００６９】
第１スイッチ５０２ａを形成するｐＭＯＳトランジスタ及び第２スイッチ５０２ｂを形成するｎＭＯＳトランジスタのゲートにはそれぞれ、信号ＩＳＩが入力される。また、第１スイッチ５０２ａを形成するｎＭＯＳトランジスタ及び第２スイッチ５０２ｂを形成するｐＭＯＳトランジスタのゲートにはそれぞれ、信号ＩＳＩの反転信号である信号ＸＩＳが入力される。したがって、信号ＩＳＩがＬレベル信号であるとき、第１スイッチ５０２ａはオンし、第２スイッチ５０２ｂはオフする。また、信号ＩＳＩがＨレベル信号であるとき、第１スイッチ５０２ａはオフし、第２スイッチ５０２ｂはオンする。
【００７０】
第３スイッチ５０２ｃのｎＭＯＳのゲートには信号ＯＤＤが入力され、第３スイッチ５０２ｃのｐＭＯＳのゲートには信号ＸＯＤＤが入力される。第３スイッチ５０２ｃは、信号ＯＤＤがＨレベル信号であるときにオンし、信号ＯＤＤがＬレベル信号であるときにオフする。
【００７１】
第４スイッチ５０２ｄのｎＭＯＳのゲートには信号ＳＴＡＴＩＣが入力され、第３スイッチ５０２ｃのｐＭＯＳのゲートには信号ＸＳＴが入力される。第４スイッチ５０２ｄは、信号ＳＴＡＴＩＣがＨレベル信号であるときにオンし、信号ＳＴＡＴＩＣがＬレベル信号であるときにオフする。
【００７２】
第５スイッチ５０２ｅのｎＭＯＳのゲートには信号ＥＶＥＮが入力され、第３スイッチ５０２ｃのｐＭＯＳのゲートには信号ＸＥＶＥＮが入力される。第３スイッチ５０２ｃは、信号ＥＶＥＮがＨレベル信号であるときにオンし、信号ＥＶＥＮがＬレベル信号であるときにオフする。
【００７３】
第２可変ダンピング抵抗５１は、抵抗素子５１１と、第１及び第２スイッチ５１２ａ及び５１２ｂと、信号ＩＳＩの反転信号ＸＩＳＩを出力するインバータ素子５１３とを有する。
【００７４】
抵抗素子５１１は、Ｒｓ＿ＩＳＩ２の抵抗値を有し、Ｉ／Ｏセル１１２に入力される信号にシンボル間干渉がある場合に挿入される。抵抗素子５１１は、ＭＯＳ抵抗又はポリシリコン抵抗により形成される。
【００７５】
第１及び第２スイッチ５１２ａ及び５１２ｂはそれぞれ、ソース及びドレインが互いに接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタとを有する。第１スイッチ５１２ａを形成するｐＭＯＳトランジスタ及び第２スイッチ５１２ｂを形成するｎＭＯＳトランジスタのゲートにはそれぞれ、信号ＩＳＩが入力される。また、第１スイッチ５１２ａを形成するｎＭＯＳトランジスタ及び第２スイッチ５１２ｂを形成するｐＭＯＳトランジスタのゲートにはそれぞれ、信号ＩＳＩの反転信号である信号ＸＩＳＩが入力される。したがって、信号ＩＳＩがＬレベル信号であるとき、第１スイッチ５１２ａはオンし、第２スイッチ５１２ｂはオフする。また、信号ＩＳＩがＨレベル信号であるとき、第１スイッチ５１２ａはオフし、第２スイッチ５１２ｂはオンする。
【００７６】
第３可変ダンピング抵抗５２はそれぞれ、第２可変ダンピング抵抗５１と同一の構成及び機能を有する。
【００７７】
図９は、第１〜第３可変ダンピング抵抗５０〜５２に入力される信号と、第１〜第３可変ダンピング抵抗５０〜５２の抵抗値との関係を示す図である。
【００７８】
図９において、信号ＶＩＣ＿ＩＳＩは第１可変ダンピング抵抗５０に入力される信号ＩＳＩに対応し、信号ＡＧ１＿ＩＳＩ及びＡＧ２＿ＩＳＩはそれぞれ、第２及び第３可変ダンピング抵抗５１及び５２に入力される信号ＩＳＩに対応する。
【００７９】
Ｉ／Ｏセル１１１に入力される信号Ｖｉｃの遷移が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」以外のときに、信号ＶＩＣ＿ＩＳＩはＬレベル信号になる。この場合、第１可変ダンピング抵抗５０の抵抗値は、隣接するＩ／Ｏセル１１２及び１１３の信号の遷移により、Ｒｓ＿ＳＴＡＴＩＣ、Ｒｓ＿ＯＤＤ、又はＲｓ＿ＥＶＥＮの何れかの値になる。Ｉ／Ｏセル１１１に入力される信号Ｖｉｃの遷移が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」のときに、信号ＶＩＣ＿ＩＳＩはＨレベル信号になる。この場合、第１可変ダンピング抵抗５０の抵抗値は、さらにＲｓ＿ＩＳＩ１を加算した値になる。
【００８０】
Ｉ／Ｏセル１１２に入力される信号Ａｇｇ１の遷移が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」以外のときに、信号ＡＧ１＿ＩＳＩはＬレベル信号になり、第２可変ダンピング抵抗５１の抵抗値はゼロになる。Ｉ／Ｏセル１１２に入力される信号Ａｇｇ１の遷移が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」のときに、信号ＡＧ１＿ＩＳＩはＨレベル信号になり、第２可変ダンピング抵抗５１の抵抗値はＲｓ＿ＩＳＩ２になる。
【００８１】
Ｉ／Ｏセル１１３に入力される信号Ａｇｇ２の遷移が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」以外のときに、信号ＡＧ２＿ＩＳＩはＬレベル信号になり、第３可変ダンピング抵抗５２の抵抗値はゼロになる。Ｉ／Ｏセル１１３に入力される信号Ａｇｇ２の遷移が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」のときに、信号ＡＧ２＿ＩＳＩはＨレベル信号になり、第３可変ダンピング抵抗５２の抵抗値はＲｓ＿ＩＳＩ２になる。
【００８２】
次に、第１〜第３ＩＳＩ監視回路４０〜４２が「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」になったときに、第１〜第３可変ダンピング抵抗５０〜５２において抵抗を付加する理由について説明する。
【００８３】
図１０は、５サイクルに亘る信号の遷移を示す図である。＃１〜＃５はパルス幅が１サイクルの場合を示し、＃９〜＃１４はパルス幅が２サイクルの場合を示し、＃１５〜＃１８はパルス幅が３サイクルの場合を示す。
【００８４】
表１〜３に、図１０に示す信号のＳＴＡＴＩＣモード、ＯＤＤモード及びＥＶＥＮモードの信号Ｖｉｃ、Ａｇｇ１及びＡｇｇ２の遷移を示す。信号ＶｉｃはＩ／Ｏセル１１１に入力される信号であり、信号Ａｇｇ１はＩ／Ｏセル１１２に入力される信号であり、信号Ａｇｇ２はＩ／Ｏセル１１３に入力される信号である。
【００８５】
表１〜３において、ＳＴＡＴＩＣモードでは、信号Ａｇｇ１及びＡｇｇ２はＬレベル信号であり、ＯＤＤモードでは、信号Ａｇｇ１及びＡｇｇ２は信号Ｖｉｃの反転信号であり、ＥＶＥＮモードでは、信号Ａｇｇ１及びＡｇｇ２は信号Ｖｉｃと同相の信号である。
【表１】
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【表２】
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【表３】
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【００８６】
図１１は、図１０及び表１〜３に示す信号遷移のＳＴＡＴＩＣモードの伝播遅延のシミュレーション結果の一例を示す図である。図１１における伝播遅延は、図１の破線矢印Ａで示されるように、Ｉ／Ｏセル１１１に入力された信号がリードフレーム１２１まで伝播するまでの時間を示す。図１１に示すシミュレーションでは、表１に示すパターンを３回繰り返して３回目の遅延値を測定している。図１１には、参考のためＩＤ０００１として１サイクルごとにＨレベル信号とＬレベル信号とが入れ替わる最高周波数のトグルパターンの伝播遅延が示される。また、図１１において、例えば「ＩＤ＿０１０１＿ＬＨＬＬＬ」は、表１の＃１のＩＤ「１０１」のＳＴＡＴＩＣモードの伝播遅延を示す。
【００８７】
図１１に示すように、ＩＤ０００１の最高周波数のトグルパターンの伝播遅延が最も大きくなり、立ち上がり遷移ではＩＤ１５０１の信号遷移の場合の伝播遅延が最も小さくなり、立ち下がり遷移ではＩＤ１７０１の信号遷移の場合の伝播遅延が最も小さくなる。
【００８８】
これから、最も伝播遅延が小さくなるＩＤ１５０１及びＩＤ１７０１のパターンである「ＬＨＨＨＬ」及び「ＨＬＬＬＨ」の場合にダンピング抵抗が挿入される。
【００８９】
図１２は、立ち上がり遷移及び立ち下がり遷移それぞれの場合で遅延変動値が最も大きい遷移のシミュレーション波形を示す図である。
【００９０】
詳細には説明しないが、４サイクルで遷移を繰り返す場合、高周波数のトグルパターンの伝播遅延が最も大きくなり、立ち上がり遷移では「ＬＨＨＬ」が伝播遅延が最も小さくなり、立ち下がり遷移では「ＨＬＬＨ」が伝播遅延が最も小さくなる。
【００９１】
このため、第１〜第３ＩＳＩ監視回路４０〜４２は、「ＬＨＨＨＬ」、「ＨＬＬＬＨ」、「ＬＨＨＬ」又は「ＨＬＬＨ」になったときに、抵抗を付加するよう構成を有する。
【００９２】
次に、シンボル間干渉を測定するために５サイクルＦＩＦＯ２０を採用する理由について説明する。
【００９３】
図１３は、サイクルごとに最も伝播遅延が小さいパターンを示す図である。
【００９４】
図１３において、ＩＤ＿ＦＡＳＴ３Ｐ＿ＬＨＬは３サイクルごとに「ＬＨＬ」を繰り返すパターンを示し、ＩＤ＿ＦＡＳＴ４Ｐ＿ＬＨＨＬは４サイクルごとに「ＬＨＨＬ」を繰り返すパターンを示す。また、ＩＤ＿ＦＡＳＴ５Ｐ＿ＬＨＨＨＬは５サイクルごとに「ＬＨＨＨＬ」を繰り返すパターンを示し、ＩＤ＿ＦＡＳＴ６Ｐ＿ＬＨＨＨＨＬは６サイクルごとに「ＬＨＨＨＨＬ」を繰り返すパターンを示す。また、ＩＤ＿ＦＡＳＴ７Ｐ＿ＬＨＨＨＨＨＬは７サイクルごとに「ＬＨＨＨＨＨＬ」を繰り返すパターンを示し、ＩＤ＿ＦＡＳＴ８Ｐ＿ＬＨＨＨＨＨＨＬは８サイクルごとに「ＬＨＨＨＨＨＨＬ」を繰り返すパターンを示す。そして、ＩＤ＿ＦＡＳＴ７Ｐ＿ＬＨＨＨＨＨＬは７サイクルごとに「ＬＨＨＨＨＨＬ」を繰り返すパターンを示し、ＩＤ＿ＦＡＳＴ９Ｐ＿ＬＨＨＨＨＨＨＨＬは８サイクルごとに「ＬＨＨＨＨＨＨＨＬ」を繰り返すパターンを示す。
【００９５】
図１４は、図１３に示すサイクルの中で最も伝播遅延が小さいパターンの伝播遅延の相関関係を示す図である。図１４において、縦軸は伝播遅延〔ｐｓ〕であり、横軸は連続するＨの数である。例えば「ＬＨＨＬ」のパターンは横軸に「２」で示される。図１４において、「＋」がシミュレーション値であり、曲線が各パターンの伝播遅延をシンク関数で近似したものである。近似されるシンク関数は、
【数４】
2014143549.tif 000009
となる。ここで
ａ  ＝  １６．３３１４      ±３．２２１    （１９．７２％）
ｂ  ＝  ０．３３６５２３    ±０．１２５７  （３７．３７％）
ｃ  ＝  ２．７２６７１      ±０．１２２４  （４．４９％）
ｄ  ＝  ５８８．５２５      ±０．３６８    （０．０６２５２％）
である。シンク関数は係数ｄの値である５８８．５２５に収束すると考えられる。このため、シンボル間干渉を測定するために５サイクルＦＩＦＯ２０を採用すればよいことになる。
【００９６】
図１５（ａ）はＩ／Ｏセル１１１〜１１３にそれぞれ入力される信号の一例を示す図であり、図１５（ｂ）は図１５（ａ）の信号に応じた集積回路装置の内部信号を示す図である。図１６は、図１５（ａ）の信号に応じて付加されるダンピング抵抗の抵抗値の一例を示す図である。
【００９７】
図１５（ａ）において、ＶｉｃはＩ／Ｏセル１１１に入力される信号であり、Ａｇｇ１はＩ／Ｏセル１１２に入力される信号であり、Ａｇｇ２はＩ／Ｏセル１１３に入力される信号である。
【００９８】
図１６において、実線は、Ｉ／Ｏセル１１１に並列に接続される第１可変ダンピング抵抗５０において挿入される抵抗値を示す。また、一点鎖線はＩ／Ｏセル１１２に並列に接続される第２可変ダンピング抵抗５１において挿入される抵抗値を示し、破線はＩ／Ｏセル１１３に並列に接続される第３可変ダンピング抵抗５２において挿入される抵抗値を示す。
【００９９】
図１７（ａ）は図１に示す集積回路装置１１０から出力される信号の一例を示す図であり、図１７（ｂ）は図５に示す集積回路装置１０から出力される信号の一例を示す図である。図１７（ａ）に示す信号の遷移と図１７（ｂ）に示す信号の遷移とでは、外部負荷の大きさ、及び動作周波数等の動作条件は同一である。また、図１７（ａ）及び図１７（ｂ）では伝送路は開放端とされている。
【０１００】
図１７（ａ）に示すように、集積回路装置１１０から出力される信号は、オーバーシュート及びアンダーシュート（Undershoot、ＵＳ）が発生し、さらにＯＳ及びＵＳの反動によりくさび型のクライテリア割れが発生している。一方、図１７（ｂ）に示すように、集積回路装置１０から出力される信号は、ＯＳ、ＵＳ及びクライテリア割れがほとんど発生していない。
【０１０１】
図１８（ａ）は図１に示す集積回路装置１１０から出力される信号のアイパターンの一例を示す図であり、図１８（ｂ）は図５に示す集積回路装置１０から出力される信号のアイパターンの一例を示す図である。
【０１０２】
図１８（ａ）及び１８（ｂ）に示すアイパターンは、外部負荷５ｐＦ、伝送路長２ｃｍで、Ｉ／Ｏセルをそれぞれインターフェース電圧３．３Ｖ、周波数４００ＭＨｚで動作させたときに開放端波形である。
【０１０３】
図１８（ａ）に示すように、集積回路装置１１０から出力される信号のアイパターンでは、しきい値電圧ＶILとＶIHとの間に波形が入ってしまいアイパターンが狭くなっている。一方、図１８（ｂ）に示すように、集積回路装置１０から出力される信号は、アイパターンでは、しきい値電圧ＶILとＶIHとの間に入る波形はなく、アイパターンが良好に開口している。このように、従来の集積回路装置１１０では良好な動作が容易ではない動作条件においても、集積回路装置１０は良好な動作が可能である。
【０１０４】
集積回路装置１０は、クロストークを監視するＸＴＫ監視回路と、シンボル間干渉を監視するＩＳＩ監視回路との双方の監視回路を有するが、ＸＴＫ監視回路又はＩＳＩ監視回路の何れか一方の監視回路を有しない構成としてもよい。
【０１０５】
また、集積回路装置１０の５サイクルＦＩＦＯ２０は５サイクルに亘る信号遷移を記憶するが、６サイクル以上の信号を記憶するＦＩＦＯとしてもよい。また、ＩＳＩ監視回路を有しない場合、２サイクルＦＩＦＯとしてもよい。
【０１０６】
また、集積回路装置１０のＸＴＫ監視回路３０は他の構成としてもよい。例えば、Ｉ／Ｏセル１１１に入力される信号が遷移するときにＩ／Ｏセル１１２または１１３の何れか一方に入力される信号が遷移しない場合、ＳＴＡＴＩＣモードのダンピング抵抗の抵抗値と異なる抵抗値を選択するようにしてもよい。
【０１０７】
また、集積回路装置１０の第１〜第３ＩＳＩ監視回路４０〜４２は他の構成としてもよい。例えば、Ｉ／Ｏセルに入力される信号の遷移が「ＬＨＨＨＬ」又は「ＨＬＬＬＨ」のときのみに、信号ＶＩＣ＿ＩＳＩがＨレベル信号になるようにしてもよい。
【符号の説明】
【０１０８】
１０    集積回路装置
２０    ５サイクルＦＩＦＯ
３０    ＸＴＫ監視回路
４０〜４２    第１〜第３ＩＳＩ監視回路
５０〜５２    第１〜第３可変ダンピング抵抗
１１１〜１１３    Ｉ／Ｏセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014143549.tif 000016
【図８】
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【図９】
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【図１０】
2014143549.tif 000019
【図１１】
2014143549.tif 000020
【図１２】
2014143549.tif 000021
【図１３】
2014143549.tif 000022
【図１４】
2014143549.tif 000023
【図１５】
2014143549.tif 000024
【図１６】
2014143549.tif 000025
【図１７】
2014143549.tif 000026
【図１８】
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