(57)【要約】【課題】伝送回路を備える駆動回路及び動作方法を提供する。【解決手段】第一の接地電位を有する第一の電位側から第二の接地電位を有する第二の電位側へと電位バリアを通じて信号を伝送する伝送回路であって、第一と第二の電位側間の容量結合を有する、容量的に動作する伝送装置を有する伝送回路を備える方法と駆動回路。伝送装置は１つのみまたは２つの分岐線を有し、これらはそれ自体、各々、第一と第二の部分的分岐線を有し、第一と第二の電位側間の容量結合は、各部分的分岐線にて、複数の第一と第二の高電圧コンデンサを含む直列回路によって形成され、高電圧トランジスタ自体は各々、第二の電位側の割り当てられたコンデンサと直列回路を形成し、それぞれの伝送分岐線内で、信号は第一の部分的分岐線では直接存在し、第二の部分的分岐線では第二のインバータを介して存在し、分岐線が２つある場合、入力の信号は、ＯＮ伝送分岐線では直接存在し、ＯＦＦ伝送分岐線では第一のインバータを介して存在する。【選択図】図２
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【特許請求の範囲】
【請求項１】
電位バリアを通じて、第一の接地電位を有する第一の電位側（Ｐｒｉ、Ｓｅｋ）から第二の接地電位を有する第二の電位側（Ｓｅｋ、Ｐｒｉ）へと信号を伝送する伝送回路を備える駆動回路であって、
前記第一と第二の電位側間の容量結合を有する、容量的に動作する伝送装置（８０、９０）を備え、
前記伝送装置（８０、９０）は１つのみ、または２つの分岐線、即ちＯＮ伝送分岐線（８２、９２）のみ、またはＯＮ伝送分岐線（８２）とＯＦＦ伝送分岐線（８３）を有し、これらは、それ自体として、各々、第一と第二の部分的分岐線を有し、前記第一と第二の電位側間の前記容量連結が、各々の部分的分岐線で複数の第一と第二の高電圧コンデンサ（Ｃ１ｘ、Ｃ３ｘ、但し、ｘ＝１．．．ｎまたはｘ＝１ｒ．．．．ｎｒ）を含む直列回路によって形成され、これら自体は各々、前記第二の電位側の割り当てられたコンデンサ（Ｃ２、Ｃ４またはＣ２ｒ、Ｃ４ｒ）と直列回路を形成し、それぞれの前記伝送分岐線（８２、８３、９２）内で、信号が第一の部分的分岐線では直接存在し、第二の部分的分岐線では第二のインバータ（ＩＮＶ２、ＩＮＶ２ｒ）を介して存在し、
分岐線が２つある場合、入力の信号（ＩＮ）は前記ＯＮ伝送分岐線（８２）では直接存在し、前記ＯＦＦ伝送分岐線（８３）では第一のインバータ（ＩＮＶ１）を介して存在する、
駆動回路。
【請求項２】
請求項１に記載の駆動回路において、第一と第二の高電圧コンデンサ（Ｃ１ｘ、Ｃ３ｘ）と同じ数の平衡コンデンサ（Ｃ５、Ｃ６）を有する別の容量電圧分割器が、１つの分岐線の前記第一と第二の高電圧コンデンサ（Ｃ１ｘ、Ｃ３ｘ）と並列に配設され、前記平衡コンデンサ（Ｃ５、Ｃ６）の中間電位（Ｙ）と割り当てられた高電圧コンデンサ（Ｃ１ｘ、Ｃ３ｘ）の中間電位（Ｘ１ｘ、Ｘ３ｘ）の各々がツェナダイオード補償回路（ＺＡ）によって接続されている駆動回路。
【請求項３】
請求項１または２に記載の駆動回路において、前記ツェナダイオード補償回路（ＺＡ）が、２つのツェナダイオード（Ｚ１ａｘ、Ｚ１ｂｘ及びＺ３ａｘ、Ｚ３ｂｘ、但し、ｘ＝２．．．ｎ）を含む２つのそれぞれの直列回路として具現化され、これらはそれ自体のアノードまたはカソードによって相互に接続され、その前記カソードまたはアノードがそれぞれ前記平衡コンデンサ（Ｃ５、Ｃ６）の中間電位（Ｙ）と割り当てられた前記高電圧コンデンサ（Ｃ１ｘ、Ｃ３ｘ）の中間電位（Ｘ１ｘ、Ｘ３ｘ）に接続されている駆動回路。
【請求項４】
請求項２に記載の駆動回路において、前記平衡コンデンサ（Ｃ５、Ｃ６）を含む前記直列回路、即ち前記別の容量電圧分割器が前記第一と第二の電位側（Ｐｒｉ、Ｓｅｋ）の電源電位（ｖｄｄ＿ｓｅｋ、ｖｄｄ＿ｐｒｉｍ）に接続されている駆動回路。
【請求項５】
請求項２に記載の駆動回路において、前記別の容量電圧分割器の各平衡コンデンサ（Ｃ５、Ｃ６）と電圧制限回路（ＳＰＢ）が並列接続されている駆動回路。
【請求項６】
請求項５に記載の駆動回路において、上側及び下側接続部を有する電圧制限回路（ＳＰＢ）が、別のツェナダイオード（Ｚ５ｙ、Ｚ６ｙ、但し、ｙ＝１．．．ｍ）及び並列接続された電圧制限トランジスタ（ＨＶ５、ＨＶ６）を含む直列回路からなり、電圧制限トランジスタのソースが電圧制限回路（ＳＰＢ）の下側接続部に接続され、電圧制限トランジスタのドレインが電圧制限回路（ＳＰＢ）の上側接続部に接続され、そのゲートが、一方で、前記直列回路の第一のツェナダイオード（Ｚ５１、Ｚ６１）のカソードに、他方で、抵抗器を介して前記直列回路の前記第一のツェナダイオードのアノードに接続されている駆動回路。
【請求項７】
請求項１〜６の何れか一項に記載の駆動回路において、それぞれの構成要素が、相互に電気的に絶縁された複数の基板（チップ１．．．チップｎ）の上にモノリシックに集積されて配設されている駆動回路。
【請求項８】
請求項７に記載の駆動回路において、ツェナダイオード補償回路（ＺＡ）の中心点が接地電位（ＨＷｘ＜但し、ｘ＝１．．．ｎ）に導電接続されている駆動回路。
【請求項９】
請求項７または８に記載の駆動回路において、それぞれの構成要素が２つの基板（チップ１、チップｎ、但し、ｎ＝２）の上に配設され、この場合、前記第一の電位側の構成要素は前記第一の基板の上に配設され、前記第二の電位側の構成要素は前記第二の基板上に配設されている駆動回路。
【請求項１０】
請求項７または８に記載の駆動回路において、それぞれの構成要素が３つ以上の基板（チップｘ、但し、ｘ＝１．．．ｎ）の上に配設され、この場合、前記第一の電位側の構成要素は第一の基板上に配設され、前記第二の電位側の構成要素は第二の基板上に配設され、高電圧コンデンサと割り当てられた電圧制限回路はそれぞれ専用の別の基板（チップ２．．．チップｎ−１）の上に配設されている駆動回路。
【請求項１１】
請求項８〜１０の何れか一項に記載の駆動回路において、それぞれの前記基板（チップ１．．．チップｎ）がマルチチップモジュール内に配設されている駆動回路。
【請求項１２】
請求項１〜１１に記載された駆動回路の動作方法であって、
第一の電位側で、前記信号伝送装置（８０、９０）の前記入力（ＩＮ）での入力信号がＯＮ伝送分岐線（８２、９２）に直接印加され、
各伝送分岐電線（８２、９２）にて、そこでの信号が第一の部分的分岐線の第一の高電圧コンデンサ（Ｃ１ｘ、Ｃ１ｘｒ）を流れる電流と、第二の部分的分岐線の第二の高電圧コンデンサ（Ｃ３ｘ、Ｃ３ｘｒ）を流れる逆電流を生成し、これらそれぞれの電流は前記二次側で検出されて、両方の部分的分岐線に共通で、前記第二の電位側（ＯＵＴ）で前記第一の電位側の前記入力信号（ＩＮ）を再構成する評価回路（８４、９４）に供給され、電圧制限回路（ＳＰＢ）はツェナダイオード補償回路（ＺＡ）とともに、それぞれの前記高電圧コンデンサ（Ｘ１ｘ、Ｘ３ｘ、Ｘ１ｘｒ、Ｘ３ｘｒ）を通じた部分的電圧低下を制限する、駆動回路の動作方法。
【請求項１３】
請求項１２に記載の駆動回路の動作方法において、前記伝送装置（８０、９０）の前記入力（ＩＮ）での入力信号がＯＮ伝送分岐線（８２、９２）には直接印加され、ＯＦＦ伝送分岐線（８３）には反転されて印加される、駆動回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明では、パワー半導体モジュールのドライバー回路に用いられるような、電位バリアを通じて信号を伝送するための信号伝送回路を備える駆動回路を開示する。
【背景技術】
【０００２】
先行技術は特に特許文献１によって構成される。同文献は、第一の接地電位を有する一次側から、それぞれ第二の接地電位を有する少なくとも１つの二次側に信号を伝送する信号伝送回路であって、一次側と二次側の間に容量結合を有する変圧器を有する信号伝送回路を備える駆動回路を開示している。この場合、変圧器は２つの分岐線、即ちＯＮ伝送分岐線とＯＦＦ伝送分岐線を有し、これらは、それ自体として、各々、第一の部分的分岐線と第二の部分的分岐線を有し、一次側と二次側の間の容量結合は、各々の部分的分岐線の中で高電圧コンデンサによって行われる。本発明の方法によれば、各々の伝送分岐線において、そこでの信号が第一の部分的分岐線の第一のＨＶコンデンサの中を流れる電流と第二の部分的分岐線の第二のＨＶコンデンサの中を流れる逆電流を発生させる。このそれぞれの電流が二次側で検出されて、両方の部分的分岐線に共通であり、二次側で一次側の入力信号を再構成する評価回路に供給される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】独国特許出願公開第１０２０１００１８９９７Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、公知の信号伝送回路を、第一の電位側と第二の電位側との電圧差が個々の高電圧コンデンサの誘電強度より大きい電位バリアを通じた信号伝送も可能となるような方法で改良し、またこのような信号伝送回路の動作方法を特定するという目的に基づいている。
【課題を解決するための手段】
【０００５】
上記の目的は、本発明によれば、特許請求の範囲の請求項１の特徴を含むパワー電子システムによって、また請求項１２の特徴を含む方法によって達成される。好ましい実施形態は、それぞれの従属項に記されている。
【０００６】
本発明は、電位バリアを通じて、第一の接地電位を有する第一の電位側から第二の接地電位を有する第二の電位側へと信号を伝送する信号伝送回路であって、第一と第二の電位側間の容量結合を有する、容量的に動作する信号伝送装置を備える信号伝送回路を有する駆動回路を含み、信号伝送装置は１つのみ、または２つの分岐線、即ちＯＮ伝送分岐線のみ、またはＯＮ伝送分岐線とＯＦＦ伝送分岐線を有し、これらは、それ自体として、各々、第一と第二の部分的分岐線を有し、第一と第二の電位側間の容量結合は、各々の部分的分岐線の中で複数の第一と第二の高電圧コンデンサを含む直列回路によって形成され、これら自体は各々、第二の電位側の割り当てられたコンデンサと直列回路を形成し、それぞれの伝送分岐線内で、信号は第一の部分的分岐線では直接存在し、第二の部分的分岐線では第二のインバータを介して存在し、分岐線が２つある場合、入力の信号はＯＮ伝送分岐線では直接存在し、ＯＦＦ伝送分岐線では第一のインバータを介して存在する。
【０００７】
第一と第二の高電圧コンデンサと同じ数の平衡コンデンサを有する別の容量電圧分割器が１つの分岐線の第一と第二の高電圧コンデンサと並列に配設され、平衡コンデンサ及び割り当てられた高電圧コンデンサの中間電位の各々がツェナダイオード補償回路によって接続されていれば有利であることがわかっている。
【０００８】
更に、ツェナダイオード補償回路が、２つのツェナダイオードを含む２つのそれぞれの直列回路として具現化され、これらはそれ自体のアノードまたはカソードによって相互に接続され、そのカソードまたはアノードが平衡コンデンサのそれぞれの中間電位と高電圧コンデンサの、割り当てられた中間電位に接続されていれば有利であることがわかっている。
【０００９】
また、平衡コンデンサを含む直列回路が第一と第二の電位側の電源電位に接続されていれば有利となりうる。
【００１０】
特に、電圧制限回路が各平衡コンデンサと並列接続されていれば有利である。
【００１１】
更に、上側及び下側接続部を有する電圧制限回路が、別のツェナダイオード及び並列接続された電圧制限トランジスタを含む直列回路からなり、そのソースが下側接続部に接続され、そのドレインが電圧制限回路の上側接続部に接続され、そのゲートが第一に直列回路の第一のツェナダイオードのカソードに、第二に抵抗器を介して直列回路の第一のツェナダイオードのアノードに接続されていれば有利でありうる。
【００１２】
原則として、特に第一の接地電位を有する第一の電位側と第二の接地電位を有する第二の電位側との総電位差が高電圧コンデンサの誘電強度より大きい場合、及びそれと同時に、またはその代わりに、この総電位差が基板に関して第二の電位側の絶縁強度より大きい場合、駆動回路にとって、それぞれの構成要素の駆動回路がそれぞれの場合で、相互に電気的に絶縁された複数の回路上にモノリシックに集積されるように配設されていれば有利であることがわかっている。この場合、ツェナダイオード補償回路の中心点が接地電位に導電接続されていれば更に有利である。
【００１３】
これは、それぞれの構成要素が２つの基板上に配設されるという点で有利に構成でき、この場合、第一の電位側の構成要素が第一の基板上に配設され、第二の電位側のそれらが第二の基板上に配設される。或いは、それぞれの構成要素を３つ以上の基板上に配設することができ、この場合、第一の電位側の構成要素を第一の基板上に配設でき、第二の電位側のそれらを第二の基板上に配設でき、高電圧コンデンサ及び割り当てられた電圧制限回路をそれぞれ専用の別の基板上に配置できる。この場合、それぞれの基板がマルチチップモジュール内に配設されていれば特に好ましい。
【００１４】
本発明による方法は、第一の電位側の入力信号を含み、この入力信号は信号伝送装置の入力において直接、ＯＮ伝送分岐線に印加され、各伝送分岐線では、そこでの信号が第一の部分的分岐線の第一の高電圧コンデンサの中を流れる電流と、第二の部分的分岐線の第二の高電圧コンデンサの中を流れる逆電流を生成し、このそれぞれの電流は二次側で検出されて、両方の部分的分岐線に共通で、第二の電位側で入力信号を再構成する評価回路に供給され、電圧制限回路はツェナダイオード補償回路とともに、それぞれの高電圧コンデンサを通じた部分的電圧低下を制限する。
【００１５】
この場合、信号伝送装置の入力での一次側入力信号が直接ＯＮ伝送分岐線に印加され、ＯＦＦ伝送分岐線には反転されて印加されれば有利となりうる。
【００１６】
言うまでもなく、改良を達成するために、本発明の異なる構成を個々に、または随意に組み合わせて実現できる。特に、上で述べ、説明した特徴は、明記された組合せだけでなく、他の組合せでも、またはそれらだけでも使用でき、これも本発明の範囲から逸脱しない。
【００１７】
本発明の有利な詳細と特徴を、図１〜７に示されている本発明によるパワー半導体回路またはその部品の例示的実施形態に関する以下の説明文の中で更に説明する。
【図面の簡単な説明】
【００１８】
【図１】モノリシックに集積された駆動回路を有するブロック図を示す。
【図２】本発明によるモノリシックに集積された駆動回路のある実施形態のブロック図を示す。
【図３】第一の電位側から第二の電位側への２つの分岐線を有する信号伝送装置の基本回路を示す。
【図４】第二の電位側から第一の電位側への１つのみの分岐線を有する信号伝送装置の基本回路を示す。
【図５】本発明による方法のシミュレーション結果を示す。
【図６】中間電位の積極的な電圧制限を行う、第一の電位側から第二の電位側への信号伝送装置の基本回路を示す。
【図７】信号伝送装置の別の実施形態を示す。
【発明を実施するための形態】
【００１９】
原則として、信号伝送装置のうち、第一の電位側から第二の電位側への１つまたは２つの分岐線のための基本的な部品はすべて同じである。従って、例示的実施形態においては、一方の電位側から第二の電位側、即ち、例えば一次側から二次側への信号伝送に適用されるすべての説明文は、それぞれの例が異なる実施形態を示していたとしても、反対方向、即ち二次側から一次側への信号伝送にも同様に同義的に当てはまる。
【００２０】
本発明を説明するために、図１は、先行技術によるモノリシックに集積された駆動回路１０と、それによって駆動可能なハーフブリッジ回路７０を有するブロック図を示す。このハーフブリッジ回路７０は、ＴＯＰパワースイッチ７２とＢＯＴパワースイッチ７４を有し、これらはこの場合、各々、ダイオードと逆並列に接続されたＩＧＢＴとして具現化されている。ＢＯＴパワースイッチ７４は、ＢＯＴ二次側の基準電位ｇｎｄ＿ｂｏｔにあり、これは、例えば配線インダクタンスが小さい応用の場合、駆動回路１０の一次側の基準電位ｇｎｄ＿ｐｒｉと実質的に等しい。
【００２１】
駆動回路１０そのものは、パルス発生回路２２を持つ駆動論理ユニット２０と、下流にＴＯＰ二次側４０を持つフォワード型変圧器３０、即ち一次側から二次側への信号伝送装置と、下流にＢＯＴ二次側６０を持つ第二のフォワード型変圧器５０と、を有し、それぞれのフォワード型変圧器は、先行技術による容量変圧器として具現化されている。
【００２２】
図２は、本発明によるモノリシックに集積された駆動回路の関連部品を有するブロック図を示し、ＯＮ伝送分岐線８２を有するフォワード型変圧器８０と、それと基本的に同じＯＦＦ伝送分岐線８３と、これらの伝送分岐線の下流に接続された共通信号評価回路８４と、を有する。伝送されるべき信号は、ＯＮ伝送分岐線８２には直接印加され、ＯＦＦ伝送分岐線８３には上流の第一のインバータＩＮＶ１によって印加される。フォワード型変圧器はそれゆえ、駆動回路内で、第一の電位ｇｎｄ＿ｐｒｉを有する一次側から第二の電位ｇｎｄ＿ｓｅｋを有する二次側に信号を伝送する。
【００２３】
この図は同様に、リバース型変圧器９０、即ち二次側から一次側への信号伝送装置を示しており、リバース型変圧器は基本的に、フォワード型変圧器に対して相補的に構成される。リバース型変圧器は例えば、二次側から一次側にセンサまたは状態信号を伝送する役割を果たす。リバース型変圧器９０は、フォワード型変圧器８０と同様にＯＮ伝送分岐線９２を有するが、ＯＦＦ伝送分岐線９３はない。同様に、リバース型変圧器９０は下流の信号評価回路９４を有し、これは構成によっては絶対的に必要なわけではない。ＴＯＰ二次側で発生された一部の信号の一次側評価に関して、この信号を完全な長さで一次側に伝送する必要はなく、ここでは短い伝送パルスまたは短い伝送パルスの反復シーケンスでも十分でありうる。そのため、ここではＯＦＦ伝送分岐線を省いた。
【００２４】
図３は、第一のインバータＩＮＶ１と、ＯＮ伝送分岐線８２と、それと同じＯＦＦ伝送分岐線８３と、また信号評価回路８４からなるフォワード型変圧器８０の基本回路を示す。どちらの伝送分岐線も同じように構成されているため、ＯＮ伝送分岐線のみが詳しく示されており、以下の一般的な説明は両方の伝送分岐線に当てはまる。
【００２５】
それぞれの伝送分岐線は、一次側回路部分と、二次側回路部分と、これら２つの回路部分を接続する、各々についてｎ個の直列接続された、ここでは高電圧コンデンサと言い、以下ではＨＶコンデンサとも称するＣ１ｘ、Ｃ３ｘ（ｘ＝１．．．ｎ）からなる。一次側回路部分は２つのブリッジ回路Ｍ１、Ｍ２とＭ３、Ｍ４を有し、各々がｎチャネル型の１つのトランジスタＭ１、Ｍ３とｐチャネル型の１つのトランジスタＭ２、Ｍ４を有する。ｎチャネルトランジスタ（Ｍ１、Ｍ３）のソース接続端子は一次側基準電位ｇｎｄ＿ｐｒｉに接続され、ｐチャネルトランジスタＭ２、Ｍ４のソース接続端子は一次側電源電圧ｖｄｄ＿ｐｒｉに接続される。第一のブリッジ回路Ｍ１、Ｍ２のトランジスタのゲート接続端子は、フォワード型変圧器８０の入力ＩＮに直接接続される。第二のブリッジ回路Ｍ３、Ｍ４のトランジスタのゲート接続端子は、第二のインバータＩＮＶ２の出力に接続され、インバータＩＮＶ２の入力はフォワード型変圧器８０の入力ＩＮに接続される。ＨＶコンデンサＣ１ｘを含む直列回路は、第一に、第一のブリッジ回路Ｍ１、Ｍ２の出力ａｌに、第二に、第一の二次側ノードａ２に接続される。第一のブリッジ回路Ｍ１、Ｍ２と、ＨＶコンデンサＣ１ｘを含む直列回路と、第一の二次側ノードａ２は、それらの接続部とともに、第一の部分的分岐線を形成する。第二の部分的分岐線は基本的に同じ構成であり、第一の部分的分離線路との相違点は、第二の二次側ノードｂ２の接続のみにある。
【００２６】
二次側ノードａ２、ｂ２の接続は以下のとおりであり、第一の比較器ＣＯＭＰ１に接続される。別のコンデンサＣ２、Ｃ４の第一の接続端子は割り当てられたノードａ２、ｂ２に接続され、その一方で第二の接続端子は二次側の電源電圧ｖｄｄ＿ｈｓに接続される。二次側ノードａ２は、第一の比較器ＣＯＭＰ１の反転入力ＩＮ−に接続される。二次側ノードｂ２は、第一の比較器ＣＯＭＰ１の非反転入力ＩＮ＋に接続される。抵抗器Ｒ１、Ｒ２とＲ３、Ｒ４はそれぞれ、二次側の電源電圧ｖｄｄ＿ｈｓと二次側の基準電位ｇｎｄ＿ｈｓの間の電圧分割器を形成し、その中心点は、割り当てられたノードａ２、ｂ２に接続される。２つのツェナダイオードＺ１、Ｚ２とＺ３、Ｚ４と抵抗器Ｒ５とＲ６を含む直列回路はそれぞれ、電圧分割器と並列接続され、このそれぞれの回路の中心点自体はノードに接続される。第一の比較器ＣＯＭＰ１の出力ＯＵＴ＿ＯＮは同時に、それに対応するＯＮ伝送分岐線８２の出力でもあり、信号評価回路８４のうちの割り当てられた入力に接続される。
【００２７】
ＨＶコンデンサＣ１ｘ、Ｃ３ｘを含む直列回路のキャパシタンスとそれぞれのノードａ２、ｂ２の二次側接続端子の、割り当てられた別のコンデンサＣ２、Ｃ４のそれとの比は、そのキャパシタンスがＣ１ｔｏｔ／Ｃ２＝Ｃ３ｔｏｔ／Ｃ４＜＜１のように挙動し、それぞれの直列回路の全静電容量Ｃ１ｔｏｔ、Ｃ３ｔｏｔが以下の結果となるように有利に選択される。
Ｃ１ｔｏｔ＝（Ｃ１１×Ｃ１２×．．．×Ｃｌｎ）／（Ｃ１１＋Ｃ１２＋．．．＋Ｃ１ｎ）、Ｃ３ｔｏｔ＝（Ｃ３１×Ｃ３２×．．．×Ｃ３ｎ）／（Ｃ３１＋Ｃ３２＋．．．＋Ｃ３ｎ）
【００２８】
本発明によれば、直列接続されたＨＶコンデンサＣ１ｘ、Ｃ３ｘの降伏電圧の合計は、二次側電源電圧ｖｄｄ＿ｓｅｋと一次側基準電位ｇｎｄ＿ｐｒｉの間で生じる最大電位差より大きい。二次側ノードａ２、ｂ２で、即ち一次側及び二次側基準電位と電源電圧の間で電圧過渡現象が起こらないかぎり、本発明による伝送方法に関して、伝送分岐線は定常状態にある。すると、二次側基準電位ｇｎｄ＿ｓｅｋに関する二次側ノードａ２、ｂ２の電位は、電圧分割器Ｒ１、Ｒ２とＲ３、Ｒ４によって、及び二次側電源電圧ｖｄｄ＿ｓｅｋの高さによって決定される。電圧分割器は、定常状態平衡にある時、第一の二次側ノードａ２の電位が第二の二次側ノードｂ２の電位より若干、例えば２００ｍＶ高くなるように設計される。これによって、第一の比較器ＣＯＭＰ１は確実に、定常状態平衡時にその出力ＯＵＴ＿ＯＮがＬＯＷ状態の「ＯＦＦ」のままであるように駆動されることになる。
【００２９】
更に、電圧分割器Ｒ１、Ｒ２とＲ３、Ｒ４は、二次側ノードａ２、ｂ２の電位が二次側電源電圧ｖｄｄ＿ｓｅｋの約半分に対応するように構成される。二次側ノードａ２、ｂ２に関連する別の構成要素Ｚ１、Ｒ５、Ｚ２とＺ３、Ｚ４、Ｒ６はそれぞれ、これらのノードａ２、ｂ２で電圧過渡現象が発生した場合に、より高い数値とより低い数値への電位のチョッピングの可能性を制限する。この場合、ツェナダイオードＺ１〜Ｚ４のツェナ電圧はそれぞれ、二次側ノードａ２、ｂ２の電位が所定の電圧範囲内の数値しかとれないように選択される。
【００３０】
パワーハーフブリッジのスイッチング動作によって一次側と二次側の基準電位間で一時的な正電圧の急変が起こる場合、電圧は、それぞれの伝送分岐線において直列接続されたコンデンサを通じて、容量電圧分割器のルールに従って分割される。ノードＸ１ｘ（ｘ＝１．．．ｎ−１）では、ｎ−１の中間電位が生成される。コンデンサＣ１ｘとＣ２及びＣ３ｘとＣ４がそれぞれ適当な寸法であるとすると、変化する電圧は、ノードＸ１ｘとａ２及びＸ３ｘとｂ２のそれぞれを通じて略均等に分割され、その結果、現時点でｖｄｄ＿ｓｅｋとｇｎｄ＿ｐｒｉの間にある電圧のｎ番目の部分に略対応する電圧だけ各コンデンサを通じて低下する。コンデンサにより分割された電圧は、時間の経過に伴って電圧変化が減少した後も維持されるが、これは、コンデンサが蓄積電荷を保持するからである。
【００３１】
伝送分岐線を介したＨＶコンデンサＣ１ｘ、Ｃ３ｘでの電荷移動による本発明の信号伝送は、二次側の基準電位ｇｎｄ＿ｓｅｋが静的に一次側基準電位ｇｎｄ＿ｐｒｉより高いか、それと同じか、またはそれより低いかに関係なく実行される。
【００３２】
本発明の方法によれば、フォワード型変圧器８２の入力ＩＮにある入力信号は、ＯＮ伝送分岐線８２の入力には直接印加され、ＯＦＦ伝送分岐線８３の入力には反転されて印加される。ＯＮ及びＯＦＦ伝送分岐線８２、８３の実施形態が同じであることから、ＯＮ伝送分岐線の機能についてのみ以下に詳しく説明する。そのための説明として、図５は、ＴＯＰ二次側ｇｎｄ＿ｓｅｋ＝６００Ｖの正の基準電位の場合の、直列接続された２つのＨＶコンデンサ、即ちｎ＝２の実施形態の、関連するシミュレーション結果を示す。この場合、一次側基準電位ｇｎｄ＿ｐｒｉは例えば接地電位（０Ｖ）である。信号波形として矩形信号を選択した。入力ＩＮの信号、ノードＸ１１、Ｘ３１とａ２、ｂ２の電位プロファイルとＯＮ伝送分岐線の出力ＯＵＴ＿ＯＮの信号の各々が図示されている。説明文は、ＯＦＦ電圧分岐線にも同様に当てはまるが、正と負の入力信号エッジが入れ替わる。
【００３３】
入力ＩＮの信号エッジが正の場合、第一のｎチャネルトランジスタＭ１がオンとなり、第一のｐチャネルトランジスタＭ２がオフとなる。従って第一の一次側ノードａ１の電位は、一次側電源電圧ｖｄｄ＿ｐｒｉに近い電圧から接地電位ｇｎｄ＿ｐｒｉに近い電圧へと過渡的に低下する。この電圧変化中に、一般的公式ＩＣ＝Ｃ×ｄＵＣ／ｄｔに対応する電流ＩＣ１は、ＨＶコンデンサＣ１１、Ｃ１２を介して二次側から一次側に流れ、二次側ノードａ２の電位を容量電圧分割器のルールに従って、例えば４００ｍＶだけ引き下げる（図５のＩの部分参照）。同時に、第二のインバータＩＮＶ２は、負の信号エッジを第二のブリッジ回路Ｍ３、Ｍ４に印加し、その結果、第二のｎチャネルトランジスタＭ３がオフとなり、第二のｐチャネルトランジスタＭ４がオンとなる。その結果、第二の一次側ノードｂ１での電位は、接地電位ｇｎｄ＿ｐｒｉに近い電圧から一次側電源電位ｖｄｄ＿ｐｒｉに近い電圧へと過渡的に上昇する。この電圧変化中、電流ＩＣ３がＨＶコンデンサＣ３１、Ｃ３２を介して一次側から二次側に流れ、二次側ノードｂ２の電位を、例えば４００ｍＶだけ引き上げる（図５のＩの部分参照）。この反対の符号の電位チョッピングの結果、二次側ノードａ２の電位は二次側ノードｂ２のそれより低くなっており、その結果、フォワード型変圧器の出力ＯＵＴ＿ＯＮはＨＩＧＨの値をとり、即ち「オン」となる。電圧過渡現象が終了した後、二次側ノードの電位は、抵抗容量ノードのインピーダンスに応じた時定数で指数関数的にその一定値に近づく（図５のＩＩの部分参照）。ＩＩの部分における指数関数的な低減プロセスの時定数Ｔａ２とＴｂ２は、それぞれ対応するノードａ２とｂ２の電荷の反転に関わるすべての抵抗及び容量性構成要素を統合している。入力ＩＮにスイッチオフにするエッジが出現しないかぎり、基本の定常状態になるまでの放電プロセスが独自に進行する（図５のＩＶの部分参照）。放電プロセスが減衰して、第一の二次側ノードａ２の電位が第二の二次側ノードｂ２より高くなるとすぐに、例えば５００ｎｓ後に、伝送分岐線の出力ＯＵＴ＿ＯＮは再びＬＯＷに切り替わる（図５のＩＩＩの部分参照）。
【００３４】
３００Ｖの中間電位が、一次側と二次側の間の電圧を確立する過程でノードＸ１１、Ｘ３１において設定されている。ノードａ１、ｂ１での切り替え信号エッジによって引き起こされる電位シフトは、このシミュレーションでは、立上りと立下りエッジのどちらについても約５Ｖである。
【００３５】
入力ＩＮの信号の負のエッジは、ＯＮ伝送分岐線８２の出力信号を立ち上がらせず（図５のＶの部分参照）、ＯＦＦ伝送分岐線８３でそれに対応する信号を発生させる（図示せず）。まだ定常状態平衡に到達していなければ、負の信号エッジは直接、第一の比較器ＣＯＭＰ１の出力ＯＵＴ＿ＯＮをＬＯＷレベルにする（図５のＶＩの部分参照）。同様に、入力ＩＮでの信号の正のエッジが、二次側ノードａ２、ｂ２で定常状態平衡がすでに確立しているか否かに関係なく、常にＯＮ伝送分岐線８２の出力ＯＵＴ＿ＯＮをＨＩＧＨレベルにすることも真実である。従って、入力ＩＮでの各エッジは常に、出力ＯＵＴ＿ＯＮでまだそれに対応する状態となっていなければ、常に前記状態とする。従って、高周波数パルスシーケンスも伝送できる。
【００３６】
別のシミュレーションは、ＨＶコンデンサでの電荷移動による信号伝送が、二次側の基準電位ｇｎｄ＿ｓｅｋが一次側の基準電位ｇｎｄ＿ｐｒｉより静的に高いか、これと同じか、これより低いかに関係なく行われることを示している。ＢＯＴスイッチのオンまたはオフへの切り替えとＴＯＰスイッチのオンまたはオフへの切り替えが同時に、または素早く連続して行われるパワースイッチの切り替え動作中、ハーフブリッジの出力での電圧は、例えば１０ｋＶ／μｓという急速な単位時間当たりの変化率で上昇または下降する（電圧過渡現象）。二次側基準電位ｇｎｄ＿ｓｅｋも同時に同程度に上昇する。これらの段階では、伝送分岐線８２、８３を介した、及びそれゆえフォワード型変圧器８０全体を介した信号伝送は不可能であり、また望ましくもない。
【００３７】
本発明によるフォワード型変圧器を介した一次側から二次側への信号の伝送は、以下のようにまとめることができる。正の入力信号エッジの場合、ＯＮ伝送分岐線８２の出力ＯＵＴ＿ＯＮには特定の長さの正のパルスが生成され、信号評価回路８４で検出される。フォワード型変圧器８０の出力ＯＵＴは、それによってスイッチオンの状態、例えばＨＩＧＨに設定され、これは、その信号が終了した後も出力ＯＵＴ＿ＯＮにある。ＯＦＦ伝送分岐線８３の出力ＯＵＴ＿ＯＦＦはＬＯＷのままである。負の入力信号エッジの場合、特定の長さの正のパルスがＯＦＦ伝送分岐線８３の出力ＯＵＴ＿ＯＦＦで生成され、同様に信号評価回路８４によって検出される。フォワード型変圧器８２の出力ＯＵＴはそれによってリセットされる。ＯＮ伝送分岐線８２の出力ＯＵＴ＿ＯＮはＬＯＷのままである。入力ＩＮでの信号は完全な長さで伝送され、ＴＯＰ二次側４０に転送される。一次側基準電位ｇｎｄ＿ｐｒｉと二次側基準電位ｇｎｄ＿ｓｅｋの間の高電圧過渡現象中には信号は伝送されない。伝送分岐線の出力ＯＵＴ＿ＯＮ、ＯＵＴ＿ＯＦＦはＬＯＷ状態のままか、またはＬＯＷ状態にリセットされる。フォワード型変圧器８０の出力ＯＵＴで保存された状態が保持される。
【００３８】
フォワード型変圧器の出力で信頼性の高い検出を行うのに十分なパルス長、例えば５００ｎｓを実現するために、ノードａ２とｂ２での放電時定数は十分に長くなければならない。これは、ノードａ２とｂ２での抵抗性及び容量性負荷によって決定される。回路の省スペースのモノリシック集積のために、ノードａ２とｂ２の必要な容量性負荷の大部分は好ましくは、低電圧コンデンサＣ２とＣ４によって実現されるべきであり、これは、その単位キャパシタンスあたりの面積要求が回路のＨＶコンデンサと比較してはるかに小さいからである。同時に、一次側と二次側の間の容量結合を最小限にすることが意図される。従って、上記の条件Ｃ１ｔｏｔ／Ｃ２＝Ｃ３ｔｏｔ／Ｃ４＜＜１を満たさなければならない。製造上の理由から、伝送分岐線の直列接続コンデンサがすべて同じキャパシタンス値を有するとは限らないため、中間電位ノードＸ１１〜Ｘ１ｎ−１とＸ３１〜Ｘ３ｎ−１での電圧分布は不可避的に不均一となる。電圧が１つまたは複数のＨＶコンデンサでの誘電強度を超えないようにするために、前記コンデンサを通る電圧を制限するための対策が必要である。
【００３９】
図４は、図３と同様に、本発明によるリバース型変圧器９０の基本回路を示しており、これはここではＯＮ伝送分岐線９２のみとして具現化されている。参照符号は図３のものに対応しているが、反対方向の伝送を示すために、各々に「ｒ」を追加した。
【００４０】
図３によるフォワード型変圧器の分岐線の基本回路は更に、図６による実施形態において、上記のような電圧制限回路ＳＰＢによって拡張されている。ここでは例えばｎ＝２とされ、即ち、各伝送分岐線内に２つのＨＶコンデンサが直列に接続されている。中間電位ノードＸ１１とＸ３１は各々について、反対の極性の直列接続された２つのツェナダイオードを介して共通ノードＹに連結され、前記共通ノード自体は、ｖｄｄ＿ｐｒｉとｖｄｄ＿ｓｅｋの間の平衡コンデンサ（Ｃ５、Ｃ６）を有する別の容量電圧分割器の中心点を形成する。更に、伝送回路は各ＨＶコンデンサを通じた電圧制限回路、例えば図６ではＣ５とＣ６を含み、ここでは、上側の電圧制限回路が二次側の動作電圧電位ｖｄｄ＿ｓｅｋとノードＹに接続され、下側の電圧制限回路がノードＹと一次側動作電圧電位ｖｄｄ＿ｐｒｉに接続される。電圧制限回路は同じように構成され、ｙ個の同じ極性のツェナダイオードＺ５ｙ，  Ｚ６ｙ（ｙ＝１．．．ｍ）を含む直列回路として具現化されたツェナダイオード補償回路からなり、電圧制限回路において、それぞれの一番上のツェナダイオードＺ５ｍ、Ｚ６ｍのカソードは上側接続部に接続され、下側のチェナダイオードＺ５１、Ｚ６１のアノードは下側接続部に接続される。同様に高電圧トランジスタとして具現化されているそれぞれの電圧制限トランジスタＨＶ５、ＨＶ６が、チェナダイオードを含む直列回路と並列接続され、それぞれの電圧制限回路において、ドレインは上側接続部に接続され、ソースは下側接続部に接続される。電圧制限回路は抵抗器Ｒ５、Ｒ６によって完成し、その第一の接続端子は電圧制限トランジスタＨＶ５、ＨＶ６のゲートと一番下のツェナダイオードＺ５１、Ｚ６１のカソードに接続され、その第二の接続端子は電圧制限回路の下側接続部に接続される。それぞれの電圧制限トランジスタＨＶ５、ＨＶ６のゲートは、第一に直列回路のそれぞれ第一のツェナダイオードＺ５１とＺ６１のカソードに接続され、第二に、それぞれ抵抗器Ｒ５とＲ６を介して直列回路のそれぞれ第一のツェナダイオードＺ５１とＺ６１のアノードに接続される。
【００４１】
図６による実施形態の回路拡張部分の動作方法は次の通りである。ＨＶコンデンサＣ５とＣ６は一次側と二次側の間の別の容量電圧分割器を形成する。ＨＶコンデンサＣ５とＣ６の寸法が同じであるとすると、一次側と二次側の基準電位間で一時的な正電圧の急変が起こると、一次側と二次側の間の電圧の半分がノードＹで確立される。伝送分岐線の容量電圧分割が、接続を拡張せずに、ノードＹの電圧との差がツェナダイオードＺ１ａ２、Ｚ１ｂ２とＺ３ａ２、Ｚ３ｂ２のツェナ電圧の絶対値より大きい電圧がそれぞれノードＸ１１とＸ３１で確立されるように行われる場合、対応するツェナダイオードであるＺ１ａ２またはＺ１ｂ２とそれぞれＺ３ａ２またはＺ３ｂ２がそのツェナ電圧を超え、補償電流がそれぞれノードＸ１１及びＸ３１とＹの間で、降伏状態のツェナダイオードとそれぞれのオン状態の他のツェナダイオードを介して流れる。この補償電流は、それぞれＸ１１及びＸ３１とＹの間の電位が相互に近付き、それぞれツェナダイオードチェーンＺ１ａ２、Ｚ１ｂ２とＺ３ａ２、Ｚ３ｂ２が再びオフになる程度まで流れる。ノードＹにおける容量性負荷がノードＸ１１とＸ３１におけるそれよりはるかに大きい場合、即ちＣ５＋Ｃ６＞＞それぞれＣ１１＋Ｃ１２とＣ３１＋Ｃ３２の場合、補償動作中にＸ１１とＸ３１の電位が大きく変化する。電圧制限回路は、ノードＹの電位をｖｄｄ＿ｐｒｉ（下側の回路）とｖｄｄ＿ｓｅｋ（上側の回路）に関して制限する。補償動作中にＨＶコンデンサＣ５またはＣ６の一方の電圧が非常に高く、ｙ個の直列接続ツェナダイオードの制限電圧Ｕｃｌａｍｐ（Ｕｃｌａｍｐ＝ｙ×Ｕｚ）を超える場合、インピーダンスが低くなっているツェナダイオードチェーンにシャント電流が流れ始め、前記シャント電流によって、過電圧が低減する。電流の一部は、それぞれ抵抗器Ｒ５とＲ６に流れる。Ｒ５とＲ６を通じた電圧低下がそれぞれＨＶ５とＨＶ６の閾値電圧を超えると、後者が開く。また別の低インピーダンスシャント電流路がそれぞれＨＶ５とＨＶ６のドレイン−ソース経路を通じてできる。それゆえ、高電流によりノードＹをより容易または急速に電荷の反転を受けるようにロックできる。ノードＹでの電圧と、Ｚ１ａ２、Ｚ１ｂ２とＺ３ａ２、Ｚ３ｂ２を介した間接的なそれぞれノードＸ１１とＸ３１での電圧も、このようにして制限される。それぞれの電圧制限回路のｙ個の直列接続ツェナダイオードの制限電圧Ｕｃｌａｍｐはこの場合、ＨＶコンデンサＣ５とＣ６、Ｃ１１とＣ１２、Ｃ３１とＣ３２及び電圧制限トランジスタＨＶ５とＨＶ６の許容電圧より低くなければならない。
【００４２】
図７は、本発明による変圧器の別の実施形態を示し、この別の実施形態により、個々のモノリシック集積回路の誘電強度より高い高電位バリアを通じて信号を伝送することが可能となる。それぞれの誘電強度は、第一に、従来のトポロジの場合は使用される高電圧構成要素（集積された高電圧トランジスタ）の降伏電圧によって決まる集積された伝送回路の降伏電圧によって、第二に、一次側と二次側の間の絶縁体の誘電強度によって決定される。絶縁体の誘電強度は、半導体技術によって決まり、回路技術で増強させることはできない。これに対して、伝送回路の誘電強度は、上述のようにマルチチップモジュール内の直列のｎ個の電圧構成要素を使用することによって、ｎ倍の数値まで増強できる。
【００４３】
殆どの場合において、絶縁体と利用可能な高電圧構成要素の降伏電圧がその大きさにおいて略等しいため、信号伝送回路全体の誘電強度をｎ倍の数値に増強できるのは、ｎ個の高電圧構成要素の各々が別の基板上に集積されている場合のみである。その結果、より高い電位差を、先行技術による６００Ｖの絶縁方法で克服できる。例えば２つのチップが使用される場合は１２００Ｖの電圧階級用、３つのチップの場合は１８００Ｖまで、及び同様にそれ以上の電圧階級用の集積回路配置を実現できる。
【００４４】
この実施形態のフォワード型変圧器の実施形態は図３によるそれと、変圧器がｎ個の個別のチップ間で分割される点で異なり、ｎ個のＨＶコンデンサＣ１１〜Ｃ１ｎとＣ３１〜Ｃ３ｎのうちの１つが各チップに集積される。ＨＶコンデンサＣ１１とＣ３１、トランジスタＭ１〜Ｍ４、インバータＩＮＶ２はチップ１に集積される。適当であれば、例えばロジックアセンブリやＢＯＴ回路用ドライバー等の別の回路をチップ１に集積することができる。第一のチップ１の裏面コンタクト型支持基板ＨＷ１は、一次側基準電位ｇｎｄ＿ｐｒｉに接続される。チップ２〜ｎ−１は各々、伝送分岐線ごとに１つずつの２つのＨＶコンデンサを含み、これらは第一と第二の実施形態と同様に、それぞれのチップの、それぞれＨＶコンデンサＣ１１〜Ｃ１ｎ及びＣ３１〜Ｃ３ｎと、それぞれツェナダイオードＺ１ａｘとＺ１ｂｘ及びＺ３ａｘとＺ３ｂｘ（ｘ＝２．．ｎ−１）に接続され、それぞれのチップにおいて、そのうちの１つの接続端子はそれぞれノードＸ１ｘ−１とＸ３ｘ−１に接続され、それぞれの他の接続端子はそれぞれのチップの裏面コンタクトＨＷｘ（ｘ＝２．．ｎ−１）に接続される。チップｎはいずれの場合も、ＨＶコンデンサＣ１ｎとＣ３ｎ、ツェナダイオードＺ１ａｎ、Ｚ１ｂｎ、Ｚ３ａｎ、Ｚ３ｂｎ、コンデンサＣ２とＣ４、抵抗器Ｒ１〜Ｒ６、ツェナダイオードＺ１〜Ｚ４、比較器ＣＯＭＰ１を含む。チップｎの裏面コンタクトＨＷｎは、それぞれツェナダイオードＺ１ａｎとＺ３ａｎの１つの接続端子に接続される。
【００４５】
図６によるフォワード型変圧器の実施形態の場合の信号伝送は、本発明による伝送方法によって、図３と５による前の実施形態の場合のそれと同様の方法で実行される。各々の場合において反対の極性で直列接続される、それぞれツェナダイオードＺ１ａｘとＺ１ｂｘ及びＺ３ａｘとＺ３ｂｘは、それぞれのチップの裏面コンタクトＨＷｘをそれぞれのチップのそれぞれの中間電位ノードＸ１ｘ−１とＸ３ｘ−１（ｘ＝２．．ｎ−１）に連結する。
【符号の説明】
【００４６】
８０  フォワード型変圧器
８２  ＯＮ伝送分岐線
８３  ＯＦＦ伝送分岐線
８４  評価回路
９０  リバース型変圧器
９２  ＯＮ伝送分岐線
９４  評価回路
Ｃ  コンデンサ
Ｃｈｉｐ  基板
ＩＮＶ  インバータ
ＳＰＢ  電圧制限回路
Ｘ  高電圧トランジスタ
Ｚ  ツェナダイオード
ＺＡ  ツェナダイオード補償回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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