(57)【要約】【課題】実装密度が向上した高容量の積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供する。【解決手段】誘電体層１１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たすセラミック本体１１０と、第１リード部を有する第１内部電極１２１と、誘電体層１１１を介して第１内部電極１２１に対向配置され、第２リード部を有する第２内部電極１２２と、第１リード部と電気的に接続され、第１リード部が露出した側面から第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極１３１と、第２リード部と電気的に接続され、第２リード部が露出した側面から第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極１３２と、第１及び第２リード部の露出した領域と第１及び第２外部電極１３１，１３２とを覆うように形成された絶縁層と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体と、
前記セラミック本体の少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極と、
前記誘電体層を介して前記第１内部電極に対向配置され、前記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極と、
前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極と、
前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極と、
前記第１及び第２リード部の露出した領域と前記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層と
を含む、積層セラミックキャパシタ。
【請求項２】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合う、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合わない、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域の幅は、第１または第２側面に形成された第１及び第２外部電極の幅より狭い、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項６】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項７】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項８】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項９】
前記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含む、請求項１に記載の積層セラミックキャパシタ。
【請求項１０】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項１に記載の積層セラミックキャパシタ。
【請求項１１】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項１２】
前記第１及び第２内部電極の厚さは１．５μｍ以下である、請求項１に記載の積層セラミックキャパシタ。
【請求項１３】
前記誘電体層の積層数は２００層以上である、請求項１に記載の積層セラミックキャパシタ。
【請求項１４】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、前記セラミック本体の少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、前記誘電体層を介して前記第１内部電極に対向配置され、前記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極、前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極及び前記第１及び第２リード部の露出した領域と前記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層を含む、積層セラミックキャパシタの実装基板。
【請求項１５】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合う、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１６】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合わない、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１７】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域の幅は、第１または第２側面に形成された第１及び第２外部電極の幅より狭い、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１８】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１９】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２０】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面と第２側面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２１】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面と第２側面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２２】
前記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含む、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２３】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２４】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たす、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２５】
前記第１及び第２内部電極の厚さは１．５μｍ以下である、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２６】
前記誘電体層の積層数は２００層以上である、請求項１４に記載の積層セラミックキャパシタの実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板に関する。
【背景技術】
【０００２】
一般に、キャパシタ、インダクタ、圧電体素子、バリスタまたはサーミスタなどのセラミック材料を用いる電子部品は、セラミック材料からなるセラミック本体、本体内部に形成された内部電極及び上記内部電極と接続されるようにセラミック本体表面に設置された外部電極を備える。
【０００３】
セラミック電子部品のうち積層セラミックキャパシタは、積層された複数の誘電体層、一誘電体層を介して対向配置される内部電極及び上記内部電極と電気的に接続された外部電極を含む。
【０００４】
積層セラミックキャパシタは、小型でありながら、高容量が保障され、実装が容易であるという長所から、コンピュータ、ＰＤＡ、携帯電話などの移動通信装置の部品として広く用いられている。
【０００５】
最近は、電子製品が小型化及び多機能化されるにつれ、チップ部品も小型化及び高機能化の傾向にあるため、積層セラミックキャパシタにもサイズが小さく容量が大きい高容量の製品が求められている。
【０００６】
また、積層セラミックキャパシタは、ＬＳＩの電源回路内に配置されるバイパス（ｂｙｐａｓｓ）キャパシタとして有効に用いられ、このようなバイパスキャパシタとして機能するためには、積層セラミックキャパシタが高周波ノイズを効果的に除去できなければならない。このようなニーズは、電子装置の高周波化の傾向に伴い、さらに増加している。バイパスキャパシタとして用いられる積層セラミックキャパシタは、回路基板上の実装パッド上にはんだ付けを通じて電気的に連結され、上記実装パッドは基板上の配線パターンや導電性ビアを通じて他の外部回路と連結されることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２８９８３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、実装密度が向上した高容量の積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体と、このセラミック本体の少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極と、上記誘電体層を介して上記第１内部電極に対向配置され、上記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極と、上記セラミック本体の側面に露出した第１リード部と電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長されて形成される第１外部電極と、上記セラミック本体の側面に露出した第２リード部と電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長されて形成される第２外部電極と、上記第１及び第２リード部の露出した領域と上記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層と、を含む積層セラミックキャパシタを提供することができる。
【００１０】
上記第１リード部及び第２リード部において、上記セラミック本体の第１または第２側面に露出した領域は、互いに重なり合うようにすることができる。
【００１１】
上記第１リード部及び第２リード部において、上記セラミック本体の第１または第２側面に露出した領域は、互いに重なり合うようにしなくてもよい。
【００１２】
上記第１リード部及び第２リード部において、上記セラミック本体の第１または第２側面に露出した領域の幅は、第１または第２側面に形成された第１及び第２外部電極の幅より狭くてもよい。
【００１３】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面のうちいずれか一面に延長されて形成されることができる。
【００１４】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面に延長されて形成されることができる。
【００１５】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面のうちいずれか一面と第２側面に延長されて形成されることができる。
【００１６】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面と第２側面に延長されて形成されることができる。
【００１７】
上記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含むことができる。
【００１８】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して水平に配置されることができる。
【００１９】
上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たすことができる。
【００２０】
上記第１及び第２内部電極の厚さは１．５μｍ以下であることができる。
【００２１】
上記誘電体層の積層数は２００層以上であることができる。
【００２２】
本発明の他の一実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、この印刷回路基板上に設置された積層セラミックキャパシタと、を含み、上記積層セラミックキャパシタは、誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、このセラミック本体の少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、上記誘電体層を介して上記第１内部電極に対向配置され、上記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、上記セラミック本体の側面に露出した第１リード部と電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極、上記セラミック本体の側面に露出した第２リード部と電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極及び上記第１及び第２リード部の露出した領域と上記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層を含む積層セラミックキャパシタの実装基板を提供することができる。
【００２３】
上記第１リード部及び第２リード部において、上記セラミック本体の第１または第２側面に露出した領域は互いに重なり合うことができる。
【００２４】
上記第１リード部及び第２リード部において、上記セラミック本体の第１または第２側面に露出した領域は互いに重なり合わなくてもよい。
【００２５】
上記第１リード部及び第２リード部において、上記セラミック本体の第１または第２側面に露出した領域の幅は、第１または第２側面に形成された第１及び第２外部電極の幅より狭くてもよい。
【００２６】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面のうちいずれか一面に延長されて形成することができる。
【００２７】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面に延長されて形成することができる。
【００２８】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面のうちいずれか一面と第２側面に延長されて形成することができる。
【００２９】
上記第１及び第２外部電極は、上記第１側面から上記第１及び第２主面と第２側面に延長されて形成することができる。
【００３０】
上記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含むことができる。
【００３１】
上記第１及び第２内部電極は、上記セラミック本体の実装面に対して水平に配置することができる。
【００３２】
上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たすことができる。
【００３３】
上記第１及び第２内部電極の厚さは、１．５μｍ以下とすることができる。
【００３４】
上記誘電体層の積層数は、２００層以上とすることができる。
【発明の効果】
【００３５】
本発明によると、内部電極の水平実装が可能で、実装密度が向上した高容量の積層セラミックキャパシタ及び積層セラミックキャパシタが実装された基板を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図である。
【図２】本発明の一実施形態による積層セラミックキャパシタのセラミック本体を概略的に示した斜視図である。
【図３】本発明の一実施形態による積層セラミックキャパシタのセラミック本体に対する分解斜視図である。
【図４ａ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｂ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図４ｃ】本発明の一実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【図５ａ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｂ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｃ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図５ｄ】本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【図６】図１のｘ−ｚ方向の断面図である。
【図７】本発明の他の一実施形態による積層セラミックキャパシタの実装基板を概略的に示した斜視図である。
【図８】図７の積層セラミックキャパシタの実装基板をＡ−Ａ’方向に切断した断面図である。
【発明を実施するための形態】
【００３７】
本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００３８】
積層セラミックキャパシタ１００
【００３９】
本発明の一実施形態は、誘電体層１１１を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面５、６、長さ方向に相対する第１及び第２端面３、４及び幅方向に相対する第１及び第２側面１、２を有するセラミック本体１１０と、このセラミック本体１１０の少なくとも一つ以上の側面に露出する第１リード部１２１ａを有する第１内部電極１２１と、上記誘電体層１１１を介して上記第１内部電極１２１に対向配置され、上記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部１２１ｂを有する第２内部電極１２２と、上記セラミック本体の側面に露出した第１リード部１２１ａと電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面５、６のうち少なくとも一面に延長形成される第１外部電極１３１と、上記セラミック本体の側面に露出した第２リード部１２２ａと電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面５、６のうち少なくとも一面に延長形成される第２外部電極１３２と、上記第１及び第２リード部の露出した領域と上記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層１４０と、を含む積層セラミックキャパシタを提供することができる。
【００４０】
以下では、添付の図面を参照し、本実施形態について詳細に説明する。
【００４１】
図１は、本発明の一実施形態による積層セラミックキャパシタを概略的に示した斜視図であり、図２は、本発明の一実施形態による積層セラミックキャパシタのセラミック本体を概略的に示した斜視図であり、図３は、本発明の一実施形態による積層セラミックキャパシタのセラミック本体に対する分解斜視図である。
【００４２】
図１を参照すると、本実施形態による積層セラミックキャパシタは、セラミック本体１１０と、第１及び第２外部電極１３１、１３２と、絶縁層１４０と、を含むことができる。
【００４３】
図２を参照すると、上記セラミック本体１１０は、厚さ方向に対向する第１主面５及び第２主面６と、幅方向に対向し、上記第１主面及び第２主面を連結する第１側面１及び第２側面２と、長さ方向に対向し、上記第１主面及び第２主面を連結する第１端面３及び第２端面４と、を有することができる。上記セラミック本体１１０の形状に特に制限はないが、図面に示されているように、上記セラミック本体１１０は、六面体状であることができる。セラミック本体１１０は、チップの焼成時にセラミック粉末の焼成収縮により、完全な直線を有する六面体状ではないが、実質的に六面体状を有することができる。
【００４４】
上記セラミック本体１１０は、図２の分解斜視図である図３に示されているように、複数の誘電体層１１１と、誘電体層１１１上に形成された第１及び第２内部電極１２１、１２２と、を含み、内部電極が形成された複数の誘電体層が積層されて形成されることができる。また、第１及び第２内部電極は、一誘電体層１１１を介して対向するようにｙ−方向に配置されることができる。
【００４５】
本発明の実施形態による積層セラミックキャパシタ１００のセラミック本体１１０は、長さをＬ、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たすことができる。
【００４６】
本発明の一実施形態によると、ｙ−方向はセラミック本体の厚さ方向で、内部電極が誘電体層を介して積層される方向を意味し、ｘ−方向はセラミック本体の長さ方向で、ｚ−方向はセラミック本体の幅方向であることができる。
【００４７】
ここで、「厚さ方向」は、誘電体層を積み上げる方向、即ち、「積層方向」と同一の概念で用いられることができる。
【００４８】
上記セラミック本体１１０は、複数の誘電体層１１１を積層してから焼成して形成されるもので、このようなセラミック本体１１０の形状、寸法及び誘電体層１１１の積層数は本実施形態に示されるものに限定されない。
【００４９】
また、上記セラミック本体１１０を形成する複数の誘電体層１１１は、焼結された状態で、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど隣接する誘電体層１１１間の境界が一体化されていることができる。
【００５０】
本発明の一実施形態によると、上記誘電体層１１１の平均厚さ（ｔｄ）は、積層セラミックキャパシタ１００の容量設計に応じて任意に変更されることができるが、焼成後に０．１〜２．０μｍであることができる。
【００５１】
上記誘電体層１１１の平均厚さ（ｔｄ）は、セラミック本体１１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００５２】
例えば、セラミック本体１１０の長さｘ方向の中央部で切断した幅及び厚さ方向ｙ−ｚの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、幅方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。
【００５３】
上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が互いに重なり合う（重畳する）領域を意味する容量形成部から測定することができる。
【００５４】
また、このような平均値測定を１０個以上の誘電体層に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。
【００５５】
上記誘電体層１１１の積層数は、特に制限されないが、例えば、２００層以上であることを特徴とする。
【００５６】
上記のように誘電体層１１１の積層数が２００層以上になるようにすることで、上記セラミック本体の厚さＴが幅Ｗより大きい高容量の積層セラミックキャパシタを具現することができる。
【００５７】
一方、上記セラミック本体１１０の長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たすことができる。
【００５８】
本発明の一実施形態による積層セラミックキャパシタ１００は、高容量を具現するために積層数を増加させた形態で、上記セラミック本体１１０の幅Ｗに比べて厚さＴがさらに大きい形態であることを特徴とする。
【００５９】
一般の積層セラミックキャパシタの場合、幅と厚さがほぼ同一サイズを有するように製作されてきた。
【００６０】
これに対し、本発明の一実施形態による積層セラミックキャパシタは、小型化を具現することができ、基板への実装時に空間を十分に確保することができる。その結果、高容量の積層セラミックキャパシタを具現するために積層数を増加させることができる。
【００６１】
上記のように積層数が増加することにより、上記セラミック本体における積層方向が厚さ方向であるため、上記セラミック本体の厚さＴと幅Ｗとの関係は、Ｔ／Ｗ＞１．１を満たすことができる。
【００６２】
上記第１及び第２内部電極１２１、１２２は、特に制限されないが、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）の合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを用いて形成されることができる。
【００６３】
一方、上記第１及び第２内部電極１２１、１２２は、異なる極性を有する一対の電極で、誘電体層１１１上に所定の厚さで導電性金属を含む導電性ペーストを印刷することで形成することができる。
【００６４】
上記第１及び第２内部電極１２１、１２２の焼成後の平均厚さは、静電容量を形成することができるならば、特に制限されないが、例えば、１．５μｍ以下とすることができる。
【００６５】
上記第１及び第２内部電極１２１、１２２の平均厚さは、セラミック本体１１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００６６】
例えば、セラミック本体１１０の長さｘ方向の中央部で切断した幅及び厚さ方向ｙ−ｚの断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、幅方向に等間隔である３０個の地点においてその厚さを測定して平均値を測定することができる。
【００６７】
上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が互いに重なり合う領域を意味する容量形成部から測定されることができる。
【００６８】
また、このような平均値測定を１０個以上の内部電極に拡大して平均値を測定すると、内部電極の平均厚さをさらに一般化することができる。
【００６９】
本発明の一実施形態によると、第１及び第２内部電極１２１、１２２は、積層セラミックキャパシタの実装面、即ち、第１主面５または第２主面６に水平に配置することができる。
【００７０】
本発明において、第１及び第２は異なる極性を意味することができる。
【００７１】
図４ａから図４ｃは本発明の実施形態による積層セラミックキャパシタの内部電極の構造を示した平面図である。
【００７２】
本発明の第１及び第２内部電極１２１、１２２は、セラミック本体の外部面に露出して第１及び第２外部電極と電気的に接続される第１及び第２リード部１２１ａ、１２２ａをそれぞれ含むことができる。
【００７３】
上記第１及び第２リード部１２１ａ、１２２ａは、セラミック本体の少なくとも一つ以上の側面に露出することができる。即ち、上記セラミック本体の第１側面１または第２側面２に露出したり、第１及び第２側面１、２に露出することができる。また、上記第１及び第２リード部１２１ａ、１２２ａのセラミック本体の側面に露出した領域は互いに重なり合う領域を有するように形成することができる。
【００７４】
また、上記第１及び第２内部電極１２１、１２２は、セラミック本体の少なくとも一つ以上の側面と第１及び第２端面に露出するように形成することができる。
【００７５】
上記の通り、第１及び第２内部電極１２１、１２２がセラミック本体の第１及び第２端面に露出し、上記セラミック本体の側面に露出した第１及び第２リード部１２１ａ、１２２ａが互いに重なり合う領域を有する場合、第１及び第２リード部の互いに重なり合う領域が容量形成に寄与するようになるため、同一面積において大容量を有する積層セラミックキャパシタを具現することができる。
【００７６】
後述するが、上記第１及び第２内部電極がセラミック本体の第１及び第２端面に露出する場合、内部電極の保護及びショット防止のために、第１及び第２端面まで絶縁層が形成することができる。
【００７７】
図４ｂを参照すると、上記第１及び第２リード部１２１ａ、１２２ａはセラミック本体の少なくとも一つ以上の側面に露出し、第１及び第２リード部の側面に露出した領域は互いに重なり合う領域を有さないように形成されることができる。
【００７８】
また、図４ｃに示されているように、上記第１及び第２リード部１２１ａ、１２２ａのセラミック本体の側面に露出する幅は、図４ｂのそれより狭く形成することができ、後で形成される外部電極の幅を考慮し、外部電極の幅より狭く形成することができる。
【００７９】
上記第１及び第２内部電極１２１、１２２は、その間に配置された誘電体層１１１によって電気的に絶縁することができる。
【００８０】
即ち、第１及び第２内部電極１２１、１２２は、セラミック本体１１０の側面から露出したリード部を通じて第１及び第２外部電極１３１、１３２とそれぞれ電気的に連結することができる。
【００８１】
これにより、第１及び第２外部電極１３１、１３２に電圧が印加されると、対向する第１及び第２内部電極１２１、１２２の間に電荷が蓄積されるようになる。このとき、積層セラミックキャパシタ１００の静電容量は、第１及び第２内部電極１２１、１２２が互いに重なり合う領域の面積に比例するようになる。
【００８２】
図５ａから図５ｄは本発明の実施形態による積層セラミックキャパシタのセラミック本体及び外部電極を示した斜視図である。
【００８３】
図５ａから図５ｄを参照すると、上記第１及び第２内部電極１２１、１２２とそれぞれ連結されるように第１及び第２外部電極１３１、１３２が形成することができる。
【００８４】
第１外部電極１３１は、上記第１内部電極と電気的に接続され、上記第１側面から上記第１、第２主面及び第２側面のうち少なくとも一面に延長されて形成され、第２外部電極１３２は、上記第２内部電極と電気的に接続され、上記第１側面から上記第１、第２主面及び第２側面のうち少なくとも一面に延長されて形成することができる。
【００８５】
具体的には、上記第１及び第２外部電極１３１、１３２は、上記第１側面から上記第１及び第２主面のうちいずれか一面に延長されて形成されるか（図５ａ）、上記第１及び第２主面に延長されて形成されるか（図５ｂ）、上記第１及び第２主面に延長されて形成することができる（図５ｃ）。
【００８６】
上記第１及び第２外部電極１３１、１３２は、上記第１側面から上記第１、第２主面及び第２側面に延長されて形成されることもできる。この場合、上記第１及び第２外部電極は、「ロ」の形状を有することができる（図５ｄ）。
【００８７】
上述した外部電極の形態は、適切に変更することができ、これに限定されるものではない。しかし、内部電極が実装面に水平に配置されるために、上記外部電極は、セラミック本体の第１及び第２主面のうち少なくとも一面に延長されて形成することができる。
【００８８】
後述するが、絶縁層１４０がセラミック本体１１０の側面と側面に形成された外部電極１３１、１３２とを全て覆うように形成されるため、外部電極が主面に延長されない場合は、内部電極が実装面に水平に配置されることができず、外部と電気的導通が難しくなる。
【００８９】
また、図面に示されてはいないが、上記外部電極１３１、１３２は必ずセラミック本体１１０の端に接するように形成される必要はなく、セラミック本体の端と一定間隔離隔されて形成することもできる。
【００９０】
上記第１及び第２外部電極１３１、１３２は、内部電極と同一材質の導電性物質で形成されることができるが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成することができる。
【００９１】
上記第１及び第２外部電極１３１、１３２は、上記金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成することができる。
【００９２】
また、本発明の一実施形態によると、図１及び図６に示されているように、セラミック本体１１０の第１、第２側面と上記第１、第２側面上に形成された第１及び第２外部電極とを覆うように絶縁層１４０が形成することができる。
【００９３】
特に、第１及び第２内部電極１２１、１２２が上記セラミック本体の第１及び第２端面に露出する場合、上記絶縁層１４０は第１及び第２端面まで覆われるように形成することができる。
【００９４】
一方、図面に示されてはいないが、図５ａから図５ｃの実施形態のように外部電極１３１、１３２がセラミック本体１１０に形成され、セラミック本体１１０の第１または第２側面と上記第１または第２側面上に形成された第１及び第２外部電極とを覆うように絶縁層１４０が形成することもできる。
【００９５】
上記絶縁層１４０は、セラミック本体の外部面に露出した第１及び第２内部電極１２１、１２２を覆うことで、内部電極間の短絡を防止し、耐湿特性の低下などの内部欠陥を防止することができる。
【００９６】
上記絶縁層１４０がセラミック本体の両側面と両側面に形成された第１及び第２外部電極１３１、１３２とを覆うように形成されるため、第１及び第２外部電極は第１及び第２主面のうち少なくとも一面に露出しなければならず、これにより、第１または第２主面が実装面になる。
【００９７】
これにより、上記第１及び第２内部電極１２１、１２２は、上記セラミック本体の実装面に対して水平に配置される。
【００９８】
一方、これに制限されないが、上記絶縁層１４０は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含むことができる。
【００９９】
上述した本発明の実施形態によると、第１及び第２内部電極が互いに重なり合う面積を最大限にすることができるため、高容量の具現が可能になり、マージンがないセラミック本体に絶縁層を形成してマージンと同一の役割を行うことで、マージン領域の厚さを容易に制御することができるようになる。これにより、積層セラミックキャパシタのサイズを減少させることができる。
【０１００】
また、外部電極がセラミック本体の同一面に形成されて実装密度を向上させることができ、内部電極の水平実装が可能になる。
【０１０１】
特に、本発明の積層セラミックキャパシタは、上記外部電極がセラミック本体の主面に露出し、側面に形成された外部電極は絶縁層によって覆われるため、セラミック本体の主面を実装面にして基板への実装時にはんだが積層セラミックキャパシタの側面及び端面を伝ってせり上がらなくなる。はんだが積層セラミックキャパシタの側面及び端面を伝ってせり上がるほど、アコースティックノイズが増加するため、本発明のようにはんだがキャパシタの側面及び端面を伝ってせり上がらない場合、アコースティックノイズを減少させることができる。
【０１０２】
また、上記セラミック本体の厚さＴと幅Ｗとの関係がＴ／Ｗ＞１．１を満たすように製作されることで、同一実装面積に対して高容量の積層セラミックキャパシタを提供することができる。
【０１０３】
積層セラミックキャパシタの実装基板２００
【０１０４】
本発明の他の一実施形態は、上部に第１及び第２電極パッド２２１、２２２を有する印刷回路基板２１０と、上記印刷回路基板上に設置された積層セラミックキャパシタ１００と、を含み、上記積層セラミックキャパシタは、誘電体層を含み、幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、上記セラミック本体の少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、上記誘電体層を介して上記第１内部電極に対向配置され、上記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、上記セラミック本体の側面に露出した第１リード部と電気的に接続され、上記第１リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第１外部電極、上記セラミック本体の側面に露出した第２リード部と電気的に接続され、上記第２リード部が露出した側面から上記第１及び第２主面のうち少なくとも一面に延長形成される第２外部電極及び上記第１及び第２リード部の露出した領域と上記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層を含む積層セラミックキャパシタの実装基板を提供することができる。
【０１０５】
図７は、本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された形状を示した斜視図であり、図８は、図７の積層セラミックキャパシタの実装基板をＡ−Ａ’方向に切断した断面図である。
【０１０６】
図７及び図８を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に離隔形成された第１及び第２電極パッド２２１、２２２と、を含む。
【０１０７】
このとき、積層セラミックキャパシタ１００の第１または第２主面に延長された第１及び第２外部電極１３１、１３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ２３０によって印刷回路基板２１０と電気的に連結することができる。
【０１０８】
本実施形態において、印刷回路基板２１０に実装される積層セラミックキャパシタ１００は、上述した積層セラミックキャパシタに関する説明と重複するため、その説明を省略する。
【０１０９】
上記のように本発明の他の実施形態による積層セラミック電子部品の実装基板は内部電極が水平に配置されることができ、第１及び第２外部電極は同一面に形成されて実装密度を向上させることができる。
【０１１０】
また、上記積層セラミックキャパシタは、セラミック本体の厚さＴと幅Ｗとの関係がＴ／Ｗ＞１．１を満たすように製作されて高容量を確保することができ、実装時にキャパシタの倒れ現象が生じる可能性があるが、セラミック本体の側面に形成された外部電極を覆う絶縁層により、積層セラミックキャパシタが倒れても、隣接する積層セラミックキャパシタとのショットが発生しなくなる。また、絶縁層の存在により、基板に複数の積層セラミックキャパシタを実装する場合、キャパシタ間の間隔を減らすことができるため、実装密度を向上させることができる。
【０１１１】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【０１１２】
１００  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２１、１２２  第１及び第２内部電極
１３１、１３２  外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２電極パッド
２３０  はんだ
【図１】
2014229893.tif 000003
【図２】
2014229893.tif 000004
【図３】
2014229893.tif 000005
【図４ａ】
2014229893.tif 000006
【図４ｂ】
2014229893.tif 000007
【図４ｃ】
2014229893.tif 000008
【図５ａ】
2014229893.tif 000009
【図５ｂ】
2014229893.tif 000010
【図５ｃ】
2014229893.tif 000011
【図５ｄ】
2014229893.tif 000012
【図６】
2014229893.tif 000013
【図７】
2014229893.tif 000014
【図８】
2014229893.tif 000015
【手続補正書】
【提出日】平成26年8月20日(2014.8.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
誘電体層を含み、前記誘電体層の積層方向を基準にしたときの幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体と、
前記セラミック本体の少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極と、
前記誘電体層を介して前記第１内部電極に対向配置され、前記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極と、
前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも第２主面に延長形成される第１外部電極と、
前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも第２主面に延長形成される第２外部電極と、
前記第１及び第２リード部の露出した領域と前記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層と
を含み、
前記第１及び第２外部電極が前記第２主面に配置された部分は外部に露出する、積層セラミックキャパシタ。
【請求項２】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合う、請求項１に記載の積層セラミックキャパシタ。
【請求項３】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合わない、請求項１に記載の積層セラミックキャパシタ。
【請求項４】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域の幅は、第１または第２側面に形成された第１及び第２外部電極の幅より狭い、請求項１に記載の積層セラミックキャパシタ。
【請求項５】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項６】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項７】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項８】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面と第２側面に延長形成される、請求項１に記載の積層セラミックキャパシタ。
【請求項９】
前記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含む、請求項１に記載の積層セラミックキャパシタ。
【請求項１０】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項１に記載の積層セラミックキャパシタ。
【請求項１１】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たす、請求項１に記載の積層セラミックキャパシタ。
【請求項１２】
前記第１及び第２内部電極の厚さは１．５μｍ以下である、請求項１に記載の積層セラミックキャパシタ。
【請求項１３】
前記誘電体層の積層数は２００層以上である、請求項１に記載の積層セラミックキャパシタ。
【請求項１４】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設置された積層セラミックキャパシタと、を含み、
前記積層セラミックキャパシタは、誘電体層を含み、前記誘電体層の積層方向を基準にしたときの幅をＷ、厚さをＴとするとき、Ｔ／Ｗ＞１．１を満たし、厚さ方向に相対する第１及び第２主面、長さ方向に相対する第１及び第２端面及び幅方向に相対する第１及び第２側面を有するセラミック本体、前記セラミック本体の少なくとも一つ以上の側面に露出する第１リード部を有する第１内部電極、前記誘電体層を介して前記第１内部電極に対向配置され、前記セラミック本体の少なくとも一つ以上の側面に露出する第２リード部を有する第２内部電極、前記セラミック本体の側面に露出した第１リード部と電気的に接続され、前記第１リード部が露出した側面から前記第１及び第２主面のうち少なくとも第２主面に延長形成される第１外部電極、前記セラミック本体の側面に露出した第２リード部と電気的に接続され、前記第２リード部が露出した側面から前記第１及び第２主面のうち少なくとも第２主面に延長形成される第２外部電極及び前記第１及び第２リード部の露出した領域と前記第１及び第２側面上に形成された第１及び第２外部電極とを覆うように形成された絶縁層を含み、前記積層セラミックキャパシタの前記第１及び第２外部電極における前記第２主面に配置されて外部に露出した部分は、前記第１及び第２電極パッドと電気的に接続される、積層セラミックキャパシタの実装基板。
【請求項１５】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合う、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１６】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域は互いに重なり合わない、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１７】
前記第１リード部及び第２リード部において、前記セラミック本体の第１または第２側面に露出した領域の幅は、第１または第２側面に形成された第１及び第２外部電極の幅より狭い、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１８】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項１９】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２０】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面のうちいずれか一面と第２側面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２１】
前記第１及び第２外部電極は、前記第１側面から前記第１及び第２主面と第２側面に延長形成される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２２】
前記絶縁層は、有機樹脂、セラミック、無機フィラー、ガラスまたはこれらの混合物を含む、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２３】
前記第１及び第２内部電極は、前記セラミック本体の実装面に対して水平に配置される、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２４】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦２．０μｍを満たす、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２５】
前記第１及び第２内部電極の厚さは１．５μｍ以下である、請求項１４に記載の積層セラミックキャパシタの実装基板。
【請求項２６】
前記誘電体層の積層数は２００層以上である、請求項１４に記載の積層セラミックキャパシタの実装基板。