(57)【要約】【課題】比較部のオフセット電圧の影響を低減できる逐次比較型Ａ／Ｄ変換器及びその駆動方法を提供する。【解決手段】逐次比較型Ａ／Ｄ変換器３０は、抵抗ラダーを含み、アナログ入力信号及び制御コードに応じた電圧を第１の出力端子Ｎ11，Ｎ12から出力するＤ／Ａ変換部１１ａ，１１ｂ，１２と、Ｄ／Ａ変換部１１ａ，１１ｂ，１２の第１の出力端子Ｎ11，Ｎ12に接続された比較部３３と、比較部３３の出力に応じて制御コードを出力する制御部３４とを有する。比較部３３には、Ｄ／Ａ変換部１１ａ，１１ｂ，１２の抵抗ラダーから比較部３３のオフセット電圧をキャンセルする電圧が供給される。【選択図】図１０
2014230012.tif 000002
【特許請求の範囲】
【請求項１】
抵抗ラダーを含み、アナログ入力信号及び制御コードに応じた電圧を第１の出力端子から出力するＤ／Ａ変換部と、
前記Ｄ／Ａ変換部の前記第１の出力端子に接続された比較部と、
前記比較部の出力に応じて前記制御コードを出力する制御部とを有し、
前記比較部には、前記抵抗ラダーから前記比較部のオフセット電圧をキャンセルする電圧が供給されることを特徴とする逐次比較型Ａ／Ｄ変換器。
【請求項２】
前記比較部は、
前記Ｄ／Ａ変換部の前記第１の出力端子からの出力が入力される前置増幅器と、
比較回路と、
前記前置増幅器の出力端子と前記比較回路の入力端子との間に配置された第１の容量と、
前記抵抗ラダーの第２の出力端子と前記比較回路の前記入力端子との間に配置されて前記制御部によりオン−オフする第１のスイッチとを有することを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換器。
【請求項３】
更に、前記比較回路の前記入力端子と前記第１のスイッチとの間に配置された第２の容量と、
前記制御部により制御されて前記比較回路の前記入力端子をコモン電圧に保持する第２のスイッチと、
前記第２の容量と接地との間に配置された第３のスイッチとを有することを特徴とする請求項２に記載の逐次比較型Ａ／Ｄ変換器。
【請求項４】
前記Ｄ／Ａ変換部は、
前記アナログ入力信号に対応するデジタル信号の上位Ｎビット（Ｎは任意の整数）を決定する第１のＤ／Ａ変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Ｍビット（Ｍは任意の整数）を決定する、前記抵抗ラダーを含む第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器と前記第２のＤ／Ａ変換器との間に接続されて前記制御部からの信号によりオン−オフする第４のスイッチとを有することを特徴とする請求項２又は３に記載の逐次比較型Ａ／Ｄ変換器。
【請求項５】
前記第１のＤ／Ａ変換器が容量Ｄ／Ａ変換器であることを特徴とする請求項４に記載の逐次比較型Ａ／Ｄ変換器。
【請求項６】
更に、前記制御部から出力される前記制御コードに応じて前記第２のＤ／Ａ変換器を駆動する駆動回路を有することを特徴とする請求項４に記載の逐次比較型Ａ／Ｄ変換器。
【請求項７】
前記制御部には、前記オフセット電圧をキャンセルする電圧に対応する制御コードが記憶されていることを特徴とする請求項１乃至６のいずれか１項に記載の逐次比較型Ａ／Ｄ変換器。
【請求項８】
前記比較回路が、ダイナミックラッチ回路であることを特徴とする請求項２乃至７のいずれか１項に記載の逐次比較型Ａ／Ｄ変換器。
【請求項９】
抵抗ラダーを含むＤ／Ａ変換部と、比較部と、制御部とを備え、サンプルフェーズとコンバージョンフェーズとを交互に実行してアナログ入力信号に対応するデジタルコードを決定する逐次比較型Ａ／Ｄ変換器の駆動方法において、
前記サンプルフェーズの間に前記Ｄ／Ａ変換部から前記比較部に当該比較部内の比較回路のオフセット電圧に対応する電圧を前記抵抗ラダーにて生成して容量に保持し、
前記コンバージョンフェーズでは前記容量に保持した電荷により前記比較回路のオフセット電圧をキャンセルする
ことを特徴とする逐次比較型Ａ／Ｄ変換器の駆動方法。
【請求項１０】
前記制御部は、前記Ｄ／Ａ変換部に制御コードを出力して前記Ｄ／Ａ変換部から出力される信号電圧を順次変更し、前記比較回路から出力される信号の極性の変化の有無を検出するとそのときの制御コードを記憶部に記憶し、
前記サンプルフェーズの間に前記記憶部に記憶した制御コードを前記Ｄ／Ａ変換部に出力して、前記Ｄ／Ａ変換部で前記比較回路のオフセット電圧に対応する電圧を生成することを特徴とする請求項９に記載の逐次比較型Ａ／Ｄ変換器の駆動方法。
【請求項１１】
前記Ｄ／Ａ変換部は、
前記アナログ入力信号に対応するデジタル信号の上位Ｎビット（Ｎは任意の整数）を決定する第１のＤ／Ａ変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Ｍビット（Ｍは任意の整数）を決定する、前記抵抗ラダーを含む第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器と前記第２のＤ／Ａ変換器との間に接続されて前記制御部からの信号によりオン−オフするスイッチ素子とを有し、
前記制御部は前記サンプルフェーズの間に前記アナログ入力信号を前記第１のＤ／Ａ変換器にサンプリングするとともに、前記第２のＤ／Ａ変換器を制御して前記比較回路のオフセット電圧に対応する電圧を生成することを特徴とすることを特徴とする
請求項９又は１０に記載の逐次比較型Ａ／Ｄ変換器の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型Ａ／Ｄ変換器及びその駆動方法に関する。
【背景技術】
【０００２】
逐次比較型Ａ／Ｄ変換器（SAR-ADC:Successive Approximation Resistor Analog-to-Digital Converter）は、比較的安価に製造できるとともに比較的高速な変換が可能であるという利点を有している。また、逐次比較型Ａ／Ｄ変換器は、例えばマイクロコントローラ（ＭＣＵ）等の半導体デバイスに内蔵され、種々の用途に広く利用されている。
【０００３】
代表的な逐次比較型Ａ／Ｄ変換器は、サンプリング回路と、Ｄ／Ａ変換器（Digital-to-Analog Converter）と、比較部と、逐次比較レジスタ等のロジック回路とを備える。ロジック回路は、サンプリング回路でサンプリングしたアナログ信号の電圧とＤ／Ａ変換器の出力電圧との差が最も小さくなるように、Ｄ／Ａ変換器の入力コード（デジタルコード）を順次変更する。そして、ロジック回路は、アナログ信号の電圧とＤ／Ａ変換器の出力電圧との差が最も小さくなったときのＤ／Ａ変換器の入力コードを解として出力する。
【０００４】
逐次比較型Ａ／Ｄ変換器では、解を求める際に、解を含む区間の中間点を求める操作を繰り返す。この手法は、二分探索と呼ばれている。この二分探索を行う際に、比較部のオフセット電圧が逐次比較型Ａ／Ｄ変換器の性能を制限する要因となっている。
【０００５】
また、逐次比較型Ａ／Ｄ変換器では、例えば１４ビット以上の高分解能を実現するために、自己補正機能を有するＤ／Ａ変換器が用いられる。しかし、比較部のオフセット電圧はＤ／Ａ変換器の自己補正にも影響を及ぼし、Ｄ／Ａ変換器の自己補正の精度を劣化させてしまう。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−７７９０２号公報
【特許文献２】特開２０１１−２０５２３０号公報
【特許文献３】特開２０１２−７４９７９号公報
【非特許文献】
【０００７】
【非特許文献１】H. Xiaozong, Z. Jing, G. Weiqi, S. Jiangang and W. Hui, "A 16-bit, 250ksps successive approximation register ADC based on the charge-redistribution technique," Electron Devices and Solid-State Circuits (EDSSC), 2011 International Conference of, pp.1-4
【発明の概要】
【発明が解決しようとする課題】
【０００８】
比較部のオフセット電圧の影響を低減できる逐次比較型Ａ／Ｄ変換器及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
開示の技術の一観点によれば、抵抗ラダーを含み、アナログ入力信号及び制御コードに応じた電圧を第１の出力端子から出力するＤ／Ａ変換部と、前記Ｄ／Ａ変換部の前記第１の出力端子に接続された比較部と、前記比較部の出力に応じて前記制御コードを出力する制御部とを有し、前記比較部には、前記抵抗ラダーから前記比較部のオフセット電圧をキャンセルする電圧が供給される逐次比較型Ａ／Ｄ変換器が提供される。
【００１０】
開示の技術の他の一観点によれば、抵抗ラダーを含むＤ／Ａ変換部と、比較部と、制御部とを備え、サンプルフェーズとコンバージョンフェーズとを交互に実行してアナログ入力信号に対応するデジタルコードを決定する逐次比較型Ａ／Ｄ変換器の駆動方法において、前記サンプルフェーズの間に前記Ｄ／Ａ変換部から前記比較部に当該比較部内の比較回路のオフセット電圧に対応する電圧を前記抵抗ラダーにて生成して容量に保持し、前記コンバージョンフェーズでは前記容量に保持した電荷により前記比較回路のオフセット電圧をキャンセルする逐次比較型Ａ／Ｄ変換器の駆動方法が提供される。
【発明の効果】
【００１１】
上記一観点に係る逐次比較型Ａ／Ｄ変換器及び駆動方法によれば、Ｄ／Ａ変換部を使用して比較部のオフセット電圧をキャンセルする電圧を生成する。これにより、逐次比較型Ａ／Ｄ変換器の構成を簡単にすることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、逐次比較型Ａ／Ｄ変換器の一例を示す回路図（その１）である。
【図２】図２は、逐次比較型Ａ／Ｄ変換器の一例を示す回路図（その２）である。
【図３】図３（ａ），（ｂ）は、図１，図２中の容量Ｄ／Ａ変換器を拡大して示す図である。
【図４】図４は、図１，図２中の抵抗Ｄ／Ａ変換器を拡大して示す図である。
【図５】図５は、図１，図２中のコンパレータを拡大して示す図である。
【図６】図６（ａ），（ｂ）は、コンバージョンフェーズにおける容量Ｄ／Ａ変換器内のスイッチの状態を示す図である。
【図７】図７は、コンバージョンフェーズにおけるコンパレータ内のスイッチの状態を示す図である。
【図８】図８は、逐次比較型Ａ／Ｄ変換器の他の例を示す回路図である。
【図９】図９は、図８中のコンパレータを拡大して示す図である。
【図１０】図１０は、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器を示す回路図（その１）である。
【図１１】図１１は、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器を示す回路図（その２）である。
【図１２】図１２は、図１０，図１１中のコンパレータを拡大して示す図である。
【図１３】図１３（ａ），（ｂ）は、前置増幅器の回路構成例を示す図である。
【図１４】図１４は、ダイナミックラッチ回路の回路構成例を示す図である。
【図１５】図１５は、通常動作時における第１のクロック信号、第２のクロック信号及び第３のクロック信号のタイミングチャートである。
【図１６】図１６は、制御コードの決定方法を示すフローチャートである。
【図１７】図１７は、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器の動作を示すフローチャートである。
【図１８】図１８は、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器を示す回路図（その１）である。
【図１９】図１９は、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器を示す回路図（その２）である。
【図２０】図２０は、図１８，図１９中のコンパレータを拡大して示す図である。
【図２１】図２１は、制御コードの決定方法を示すフローチャートである。
【発明を実施するための形態】
【００１３】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【００１４】
前述したように、比較部のオフセット電圧は、逐次比較型Ａ／Ｄ変換器の性能に影響する。
【００１５】
オートゼロ（Auto-zero）機能を有する前置増幅器とダイナミックラッチ回路とで構成された比較部を使用することで、比較部のオフセット電圧による影響を低減することができる。
【００１６】
図１，図２は、この種の比較部を使用した逐次比較型Ａ／Ｄ変換器の一例を示す回路図である。図１はサンプルフェーズの状態を示し、図２はコンバージョンフェーズの状態を示している。
【００１７】
図１，図２に例示する逐次比較型Ａ／Ｄ変換器１０は、容量Ｄ／Ａ変換器１１ａ，１１ｂと、複数の抵抗素子が直列に接続された抵抗ラダーを有する抵抗Ｄ／Ａ変換器１２と、コンパレータ１３と、ロジック回路１４と、デコーダ１５ａ，１５ｂと、スイッチＳＷ１，ＳＷ２とを有する。コンパレータ１３は比較部の一例である。
【００１８】
容量Ｄ／Ａ変換器１１ａ，１１ｂは解となるデジタルコードの上位Ｎビット（Ｎは任意の整数）を決定し、抵抗Ｄ／Ａ変換器１２は解となるデジタルコードの下位Ｍビット（Ｍは任意の整数）を決定する。
【００１９】
図３（ａ）は図１，図２中の容量Ｄ／Ａ変換器１１ａを拡大して示す図、図３（ｂ）は図１，図２中の容量Ｄ／Ａ変換器１１ｂを拡大して示す図である。
【００２０】
容量Ｄ／Ａ変換器１１ａは、図３（ａ）に示すように、複数の容量Ｃ1,0'，Ｃ1,0〜Ｃ1,N-1と、スイッチＳ1,0'，Ｓ1,0〜Ｓ1,N-1と、スイッチＳ2,0，〜Ｓ2,N-1と、スイッチＳＡ1,0〜ＳＡ1,N-1とを有する。
【００２１】
容量Ｃ1,0'，Ｃ1,0の容量値をＣとしたときに、容量Ｃ1,1の容量値は２Ｃ、…、容量Ｃ1,N-2の容量値は２N-2Ｃ、容量Ｃ1,N-1の容量値は２N-1Ｃというように設定されている。
【００２２】
スイッチＳ1,0'，Ｓ1,0〜Ｓ1,N-1は第１のクロック信号によりオン−オフ動作し、スイッチＳ2,0〜Ｓ2,N-1は第２のクロック信号によりオン−オフ動作する。また、スイッチＳＡ1,0〜ＳＡ1,N-1は、ロジック回路１４から出力される信号により切替動作する。
【００２３】
端子２３ａには正負一対のアナログ入力信号のうちのプラス側の信号Ｖinpが供給される。この端子２３ａは、スイッチＳ1,0'，Ｓ1,0〜Ｓ1,N-1の各接点ａに接続されている。また、スイッチＳ1,0'，Ｓ1,0〜Ｓ1,N-1の接点ｂは、それぞれ対応する容量Ｃ1,0'，Ｃ1,0〜Ｃ1,N-1のボトムプレートに接続されている。更に、容量Ｃ1,0'，Ｃ1,0〜Ｃ1,N-1のトッププレートは、いずれもノードＮ11に接続されている。
【００２４】
スイッチＳ2,0〜Ｓ2,N-1の接点ａはそれぞれ対応するスイッチＳＡ1,0〜ＳＡ1,N-1の共通接点ｃに接続され、接点ｂはそれぞれ対応する容量Ｃ1,0〜Ｃ1,N-1のボトムプレートに接続されている。
【００２５】
また、スイッチＳＡ1,0〜ＳＡ1,N-1の接点ａはいずれも端子２２ａに接続されており、接点ｂはいずれも端子２１ａに接続されている。端子２１ａにはプラス側参照電圧Ｖrefpが供給され、端子２２ａにはマイナス側参照電圧Ｖrefmが供給される。
【００２６】
容量Ｃ1,0'のボトムプレートは、更に容量Ｄ／Ａ変換器１１ａと抵抗Ｄ／Ａ変換器１２との間に配置されたスイッチＳＷ１の接点ｂに接続されている。
【００２７】
図３（ｂ）に示すように、容量Ｄ／Ａ変換器１１ｂも、複数の容量Ｃ2,0'，Ｃ2,0〜Ｃ2,N-1と、スイッチＳ3,0'，Ｓ3,0〜Ｓ3,N-1と、スイッチＳ4,0〜Ｓ4,N-1と、スイッチＳＢ1,0〜ＳＢ1,N-1とを有する。
【００２８】
容量Ｃ2,0'，Ｃ2,0の容量値をＣとしたときに、容量Ｃ2,1の容量値は２Ｃ、…、容量Ｃ2,N-2の容量値は２N-2Ｃ、容量Ｃ2,N-1の容量値は２N-1Ｃというように設定されている。
【００２９】
スイッチＳ3,0'，Ｓ3,0〜Ｓ3,N-1は第１のクロック信号によりオン−オフ動作し、スイッチＳ4,0〜Ｓ4,N-1は第２のクロック信号によりオン−オフ動作する。また、スイッチＳＢ1,0〜ＳＢ1,N-1は、ロジック回路１４から出力される信号により切替動作する。
【００３０】
端子２３ｂには正負一対のアナログ入力信号のうちのマイナス側の信号Ｖinmが供給される。この端子２３ｂは、スイッチＳ3,0'，Ｓ3,0，〜Ｓ3,N-1の各接点ａに接続されている。また、スイッチＳ3,0'，Ｓ3,0，〜Ｓ3,N-1の各接点ｂは、それぞれ対応する容量Ｃ2,0'，Ｃ2,0〜Ｃ2,N-1のボトムプレートに接続されている。更に、容量Ｃ2,0'，Ｃ2,0〜Ｃ2,N-1のトッププレートは、いずれもノードＮ12に接続されている。
【００３１】
スイッチＳ4,0〜Ｓ4,N-1の接点ａはそれぞれ対応するスイッチＳＢ1,0〜ＳＢ1,N-1の共通接点ｃに接続され、接点ｂはそれぞれ対応する容量Ｃ2,0〜Ｃ2,N-1のボトムプレートに接続されている。
【００３２】
スイッチＳＢ1,0〜ＳＢ1,N-1の接点ａはいずれも端子２２ｂに接続されており、接点ｂはいずれも端子２１ｂに接続されている。端子２１ｂにはプラス側参照電圧Ｖrefpが供給され、端子２２ｂにはマイナス側参照電圧Ｖrefmが供給される。
【００３３】
容量Ｃ2,0'のボトムプレートは、更に容量Ｄ／Ａ変換器１１ｂと抵抗Ｄ／Ａ変換器１２との間に配置されたスイッチＳＷ２の接点ｂに接続されている。
【００３４】
図４は、図１，図２中の抵抗Ｄ／Ａ変換器１２を拡大して示す図である。この図４に示すように、抵抗Ｄ／Ａ変換器１２は、２M個の抵抗Ｒ1〜Ｒ2Mと、スイッチＳＣ1〜ＳＣ2M-1と、スイッチＳＤ〜ＳＤ2M-1とを有する。
【００３５】
抵抗Ｒ1〜Ｒ2Mは、プラス側参照電圧Ｖrefpが供給される端子２４ａとマイナス側参照電圧Ｖrefmが供給される端子２４ｂとの間に直列接続されている。これらの抵抗Ｒ1〜Ｒ2Mの抵抗値は同一に設定されている。
【００３６】
スイッチＳＣ1〜ＳＣ2M-1は、各抵抗Ｒ1〜Ｒ2M間のノードＮＲ1〜ＮＲ2M-1とノードＮ31との間にそれぞれ接続されている。ノードＮ31は、容量Ｄ／Ａ変換器１１ａと抵抗Ｄ／Ａ変換器１２との間に配置されたスイッチＳＷ１の接点ａに接続されている。
【００３７】
また、スイッチＳＤ1〜ＳＤ2M-1は、各抵抗Ｒ1〜Ｒ2M間のノードＮＲ1〜ＮＲ2M-1とノードＮ32との間にそれぞれ接続されている。ノードＮ32は、容量Ｄ／Ａ変換器１１ｂと抵抗Ｄ／Ａ変換器１２との間に配置されたスイッチＳＷ２の接点ａに接続されている。
【００３８】
スイッチＳＣ1〜ＳＣ2M-1はデコーダ１５ａから出力される信号に応じてオン−オフ動作し、スイッチＳＤ1〜ＳＤ2M-1はデコーダ１５ｂから出力される信号に応じてオン−オフ動作する。
【００３９】
図５は、図１，図２中のコンパレータ１３を拡大して示す図である。この図５に示すように、コンパレータ１３は、複数（この例では３個）の前置増幅器Ａ１，Ａ２，Ａ３と、ダイナミックラッチ回路１６と、複数のスイッチＳＷ11〜ＳＷ18とを有する。
【００４０】
前置増幅器Ａ１の反転出力端子(−)と前置増幅器Ａ２の非反転入力端子(＋)との間には容量Ｃ31が接続され、前置増幅器Ａ１の非反転出力端子(＋)と前置増幅器Ａ２の反転入力端子(−)との間には容量Ｃ32が接続されている。
【００４１】
また、前置増幅器Ａ２の反転出力端子(−)と前置増幅器Ａ３の非反転入力端子(＋)との間には容量Ｃ33が接続され、前置増幅器Ａ２の非反転出力端子(＋)と前置増幅器Ａ３の反転入力端子(−)との間には容量Ｃ34が接続されている。
【００４２】
更に、前置増幅器Ａ３の反転出力端子(−)とダイナミックラッチ回路１６の非反転入力端子(＋)との間には容量Ｃ35が接続され、前置増幅器Ａ２の非反転出力端子(＋)とダイナミックラッチ回路１６の反転入力端子(−)との間には容量Ｃ36が接続されている。
【００４３】
前置増幅器Ａ１の非反転入力端子(＋)は、スイッチＳＷ11の接点ｂとノードＮ11とに接続されている。また、前置増幅器Ａ１の反転入力端子(−)は、スイッチＳＷ12の接点ｂとノードＮ12とに接続されている。スイッチＳＷ11，ＳＷ12の接点ａは、いずれも端子２５に接続されている。端子２５は、コモン電圧（Ｖcm）に保持される。
【００４４】
前置増幅器Ａ２の非反転入力端子(＋)と端子２５との間にはスイッチＳＷ13が接続されており、反転入力端子(−)と端子２５との間にはスイッチＳＷ14が接続されている。また、前置増幅器Ａ３の非反転入力端子(＋)と端子２５との間にはスイッチＳＷ15が接続されており、反転入力端子(−)と端子２５との間にはスイッチＳＷ16が接続されている。
【００４５】
更に、ダイナミックラッチ回路１６の非反転入力端子(＋)と端子２５との間にはスイッチＳＷ17が接続されており、反転入力端子(−)と端子２５との間にはスイッチＳＷ18が接続されている。このダイナミックラッチ回路１６の出力は、ロジック回路１４に入力される。
【００４６】
ロジック回路１４は、サンプルフェーズ及びコンバージョンフェーズの各フェーズにおいて、所定のタイミングでスイッチＳＷ１，ＳＷ２、並びに容量Ｄ／Ａ変換器１１ａ，１１ｂ、抵抗Ｄ／Ａ変換器１２及びコンパレータ１５内の各スイッチを制御する。
【００４７】
以下、上述の逐次比較型Ａ／Ｄ変換器１０の動作について説明する。
【００４８】
サンプルフェーズでは、第１のクロック信号が“Ｈ”となり、第２のクロック信号が“Ｌ”となる。そして、図１のように、スイッチＳＷ１，ＳＷ２がオフとなり、容量Ｄ／Ａ変換器１１ａ，１１ｂと抵抗Ｄ／Ａ変換器１２との間が電気的に分離される。
【００４９】
また、図３（ａ），（ｂ）に示すように、容量Ｄ／Ａ変換器１１ａ内のスイッチＳ1,0’，Ｓ1,0〜Ｓ1,N-1がオンとなり、スイッチＳ2,0〜Ｓ2,N-1がオフとなり、入力端子２３ａに供給されたプラス側差動入力信号Ｖinpが容量Ｃ1,0'，Ｃ1,0〜Ｃ1,N-1に保持される。
【００５０】
これと同様に、容量Ｄ／Ａ変換器１１ｂ内のスイッチＳ3,0'，Ｓ3,0〜Ｓ3,N-1がオンとなり、スイッチＳ4,0〜Ｓ4,N-1がオフとなり、入力端子２３ｂに供給されたマイナス側差動入力信号Ｖinmが容量Ｃ2,0'，Ｃ2,0〜Ｃ2,Nに保持される。
【００５１】
このとき、図５に示すように、コンパレータ１３のスイッチＳＷ11〜ＳＷ18はいずれもオンとなり、前置増幅器Ａ１，Ａ２，Ａ３及びダイナミックラッチ回路１６の非反転入力端子(＋)及び反転入力端子(−)はいずれもコモン電圧に保持される。
【００５２】
そして、容量Ｃ31，Ｃ32には前置増幅器Ａ１のオフセット電圧に対応する電荷が蓄積され、容量Ｃ33，Ｃ34には前置増幅器Ａ２のオフセット電圧に対応する電荷が蓄積され、容量Ｃ35，Ｃ36には前置増幅器Ａ３のオフセット電圧に対応する電荷が蓄積される。
【００５３】
次に、サンプルフェーズからコンバージョンフェーズに移行する。コンバージョンフェーズでは、第１のクロック信号が“Ｌ”となり、第２のクロック信号が“Ｈ”となる。そして、図２のように、スイッチＳＷ１，ＳＷ２がオンとなる。
【００５４】
また、図６（ａ），（ｂ）に示すように、容量Ｄ／Ａ変換器１１ａ，１１ｂ内のスイッチＳ1,0’，Ｓ1,0〜Ｓ1,N-1，Ｓ3,0’，Ｓ3,0〜Ｓ2,N-1がオフとなり、スイッチＳ2,0〜Ｓ2,N-1，Ｓ4,0〜Ｓ4、N-1がオンとなる。更に、図７に示すように、コンパレータ１３内の各スイッチＳＷ11〜ＳＷ18がいずれもオフとなる。
【００５５】
そして、ロジック回路１４は、容量Ｄ／Ａ変換器１１ａ，１１ｂのスイッチＳＡ1,0〜ＳＡ1,N-1及びスイッチＳＢ1,0〜ＳＢ1,N-1を所定の順番でオン−オフ動作させ、二分探索法により上位ビットから順に解を探索していく。
【００５６】
上位Ｎビットが確定すると、ロジック回路１４は更にデコーダ１５ａ，１５ｂを介して抵抗Ｄ／Ａ変換器１２内のスイッチＳＣ1〜ＳＣ2M-1，ＳＤ1〜ＳＤ2M-1を所定の順番でオン−オフ動作させ、下位Ｍビットを探索していく。
【００５７】
このようにして上位Ｎビット及び下位Ｍビットが確定すると、ロジック回路１４から、端子２３ａ，２３ｂに入力されたアナログ信号に対応するデジタルコードＤoutが出力される。
【００５８】
ところで、コンバージョンフェーズでは、サンプルフェーズの間に容量Ｃ31〜Ｃ36に蓄積された電荷により、前置増幅器Ａ１，Ａ２，Ａ３のオフセット電圧の影響がキャンセルされる。すなわち、図７に示すコンパレータ１３では、前置増幅器Ａ１，Ａ２，Ａ３の出力側に配置された容量Ｃ31〜Ｃ36により、前置増幅器Ａ１，Ａ２，Ａ３のオートゼロ機能が実現される。これにより、高精度のＤ／Ａ変換が可能になる。
【００５９】
上述した逐次比較型Ａ／Ｄ変換器１０では、前置増幅器Ａ１，Ａ２，Ａ３のオフセット電圧はオートゼロ機能により低減され、ダイナミックラッチ回路１６の入力換算オフセット電圧は、前置増幅器Ａ１，Ａ２，Ａ３の利得の逆数倍されることで低減される。従って、前置増幅器の数が多いほど、ダイナミックラッチ回路１６の入力換算オフセット電圧の影響が低減される。
【００６０】
しかし、上述の逐次比較型Ａ／Ｄ変換器１０では、高分解能が要求されるほど、オフセット電圧による影響を低減するために多数の前置増幅器が必要になる。そのため、半導体デバイスの小型化が阻害されるとともに、消費電力が多くなるという欠点がある。
【００６１】
図８は逐次比較型Ａ／Ｄ変換器の他の例を示す回路図、図９は図８中のコンパレータ１３ａを拡大して示す図である。なお、図８において、図１と同一物には同一符号を付して、その詳細な説明は省略する。
【００６２】
図８に例示する逐次比較型Ａ／Ｄ変換器１０ａでは、コンパレータ１３ａが、ダイナミックラッチ回路１６ａと、デコーダ２６ａ，２６ｂと、Ｄ／Ａ変換器２７ａ，２７ｂと、スイッチＳＷ21，ＳＷ22とにより構成されている。
【００６３】
図９のようにダイナミックラッチ回路１６ａの非反転入力端子(＋)はノードＮ11に接続され、反転入力端子(−)はノードＮ12に接続されている。また、ダイナミックラッチ回路１６ａの非反転入力端子(＋)と端子２５との間にはスイッチＳＷ21が接続されており、反転入力端子(−)と端子２５との間にはスイッチＳＷ22が接続されている。
【００６４】
ロジック回路１４ａは、デコーダ２６ａ，２６ｂ及びＤ／Ａ変換器２７ａ，２７ｂを使用して、オフセット電圧が最も小さくなるようにダイナミックラッチ回路１６ａを補正する。
【００６５】
しかし、図８に例示する逐次比較型Ａ／Ｄ変換器１０ａでは、高分解能が要求される場合に、分解能が高いＤ／Ａ変換器が必要となる。しかし、高分解能のＤ／Ａ変換器は小型化が困難であり、消費電力も大きい。
【００６６】
また、図８に例示する逐次比較型Ａ／Ｄ変換器１０ａでは、ダイナミックラッチ回路１６ａのオフセット電圧が温度や電源電圧に応じて変化するため、温度又は電源電圧の変動により補正エラーが発生するという問題もある。
【００６７】
以下の実施形態では、比較的簡単な構成でコンパレータのオフセット電圧の影響を低減できる逐次比較型Ａ／Ｄ変換器及びその駆動方法について説明する。
【００６８】
（第１の実施例）
図１０，図１１は、第１の実施形態に係る逐次比較型Ａ／Ｄ変換器を示す回路図である。図１０はサンプルフェーズの状態を示し、図１１はコンバージョンフェーズの状態を示している。図１０，図１１において、図１，図２と同一物には同一符号を付して、その詳細な説明は省略する。
【００６９】
図１０，図１１に示すように、本実施形態に係る逐次比較型Ａ／Ｄ変換器３０は、容量Ｄ／Ａ変換器１１ａ，１１ｂと、抵抗Ｄ／Ａ変換器１２と、コンパレータ３３と、ロジック回路３４と、デコーダ３５ａ，３５ｂと、スイッチＳＷ１，ＳＷ２とを有する。
【００７０】
Ｄ／Ａ変換部は、容量Ｄ／Ａ変換器１１ａ，１１ｂと、抵抗Ｄ／Ａ変換器１２と、スイッチＳＷ１，ＳＷ２とを含んで構成される。容量Ｄ／Ａ変換器１１ａ，１１ｂは第１のＤ／Ａ変換器の一例であり、抵抗Ｄ／Ａ変換器１２は第２のＤ／Ａ変換器の一例である。また、スイッチＳＷ１，ＳＷ２はスイッチ素子の一例である。
【００７１】
容量Ｄ／Ａ変換器１１ａ，１１ｂ及び抵抗Ｄ／Ａ変換器１２の構成は図３（ａ），（ｂ）及び図５を参照して既に説明しているので、ここではその説明は省略する。但し、本実施形態では、抵抗Ｄ／Ａ変換器１２内のノードＮ31，Ｎ32が、コンパレータ３３内のスイッチＳＷ53，ＳＷ54に接続されている。
【００７２】
ノードＮ11，Ｎ12はＤ／Ａ変換部の第１の出力端子の一例であり、ノードＮ31，Ｎ32はＤ／Ａ変換部の第２の出力端子の一例である。
【００７３】
図１２は、図１０，図１１中のコンパレータ３３を拡大して示す図である。この図１２に示すように、コンパレータ３３は、前置増幅器Ａ１１と、ダイナミックラッチ回路３９と、容量Ｃ61，Ｃ62と、スイッチＳＷ51〜ＳＷ54とを有する。
【００７４】
コンパレータ３３は比較部の一例であり、ダイナミックラッチ回路３９は比較回路の一例である。また、容量Ｃ61，Ｃ62は第１の容量の一例である。更に、スイッチＳＷ53，Ｗ54は第１のスイッチの一例である。
【００７５】
本実施形態では、容量Ｄ／Ａ変換器１１ａ，１１ｂのビット数をＮとしたときに、前置増幅器Ａ１１の利得Ａは２N以上（Ａ≧２N）であるものとする。
【００７６】
前置増幅器Ａ１１の非反転入力端子(＋)はノードＮ11及びスイッチＳＷ51の接点ｂに接続されており、反転入力端子(−)はノードＮ12及びスイッチＳＷ52の接点ｂに接続されている。また、スイッチＳＷ51の接点ａ及びスイッチＳＷ52の接点ａは、いずれも端子２５に接続されている。端子２５は、コモン電圧（Ｖcm）に保持される。
【００７７】
前置増幅器Ａ１１の反転出力端子(−)は容量Ｃ61のボトムプレートに接続されており、容量Ｃ61のトッププレートはダイナミックラッチ回路３９の非反転入力端子(＋)に接続されている。また、前置増幅器Ａ１１の非反転出力端子(＋)は容量Ｃ62のボトムプレートに接続されており、容量Ｃ62のトッププレートはダイナミックラッチ回路３９の反転入力端子(−)に接続されている。
【００７８】
スイッチＳＷ53の接点ａは抵抗Ｄ／Ａ変換器１２内のノードＮ31に接続されており、接点ｂはダイナミックラッチ回路３９の非反転入力端子(＋)に接続されている。また、スイッチＳＷ54の接点ａは抵抗Ｄ／Ａ変換器１２内のノードＮ32に接続されており、接点ｂはダイナミックラッチ回路３９の反転入力端子(−)に接続されている。
【００７９】
スイッチＳＷ51〜ＳＷ54は、いずれも第１のクロック信号によりオン−オフ動作する。
【００８０】
図１３（ａ），（ｂ）は前置増幅器Ａ１１の回路構成例を示す図である。図１３（ａ）は能動負荷の前置増幅器であり、電流源Ｉ1と４個のトランジスタＱ11〜Ｑ14とにより構成されている。図１３（ｂ）は受動負荷の前置増幅器であり、電流源Ｉ2と２個のトランジスタＱ21，Ｑ22と２個の抵抗Ｒ1，Ｒ2とにより構成されている。
【００８１】
図１４はダイナミックラッチ回路３９の回路構成例を示す図である。この図１４に示すダイナミックラッチ回路は、９個のトランジスタＱ31〜Ｑ39により構成されている。
【００８２】
ロジック回路３４は、図１０，図１１に示すように、レジスタ３４ａ及びクロックジェネレータ３４ｂを備えている。レジスタ３４ａには、後述するように、ダイナミックラッチ回路３９のオフセット電圧に対応する制御コードが記憶される。ロジック回路３４は制御部の一例であり、レジスタ３４ａは記憶部の一例である。
【００８３】
クロックジェネレータ３４ｂは、第１のクロック信号、第２のクロック信号及び第３のクロック信号を生成する。
【００８４】
図１５は、通常動作時における第１のクロック信号Clk1、第２のクロック信号Clk2及び第３のクロック信号Clk3のタイミングチャートである。
【００８５】
図１５からわかるように、第１のクロック信号Clk1が“Ｈ”のときには第２のクロック信号Clk2が“Ｌ”になり、第１のクロック信号Clk1が“Ｌ”のときには第２のクロック信号Clk2が“Ｈ”になる。
【００８６】
通常動作時には、第１のクロック信号Clk1が“Ｈ”になるとサンプルフェーズとなり、第２のクロック信号Clk2が“Ｈ”になるとコンバージョンフェーズとなる。そして、コンバージョンフェーズでは、所定の周波数の第３のクロック信号Clk3が出力される。
【００８７】
容量Ｄ／Ａ変換器１１ａ，１１ｂ内のスイッチＳ1,0'，Ｓ1,0〜Ｓ1,N-1，Ｓ3,0'，Ｓ3,0〜Ｓ3,N-1及びコンパレータ３３内のスイッチＳＷ51〜ＳＷ54は、第１のクロック信号Clk1が“Ｈ”のときにオンになり、“Ｌ”のときにオフになる。
【００８８】
また、スイッチＳＷ１，ＳＷ２及び容量Ｄ／Ａ変換器１１ａ，１１ｂ内のスイッチＳ2,0〜Ｓ2,N-1、Ｓ4,0〜Ｓ4,N-1は、第２のクロック信号Clk2が“Ｈ”のときにオンになり、“Ｌ”のときにオフとなる。
【００８９】
容量Ｄ／Ａ変換器１１ａ，１１ｂ内のスイッチＳＡ1〜ＳＡN-1，ＳＢ1,0〜ＳＢ1,N-1、及び抵抗Ｄ／Ａ変換器１２内のスイッチＳＣ1〜ＳＣ2M-1，ＳＤ1〜ＳＣ2M-1は、第３のクロック信号Clk3に同期したタイミングでオン−オフ動作する。また、ダイナミックラッチ回路３９も、第３のクロック信号Clk3に同期したタイミングで、前置増幅器Ａ１１から出力される信号をラッチする。
【００９０】
本実施形態では、ダイナミックラッチ回路３９のオフセット電圧に相当する電圧を抵抗Ｄ／Ａ変換器１２（抵抗ラダー）で生成し、その電圧を容量Ｃ61，Ｃ62に印加する。そして、容量Ｃ61，Ｃ62に蓄積された電荷により、ダイナミックラッチ回路３９のオフセット電圧の影響をキャンセルする。
【００９１】
図１６は、ダイナミックラッチ回路３９のオフセット電圧に相当する電圧を抵抗Ｄ／Ａ変換器１２で生成するための制御コードの決定方法を示すフローチャートである。
【００９２】
まず、ステップＳ１１において、ロジック回路３４は、第１のクロック信号Clk1を“Ｌ”、第２のクロック信号Clk2を“Ｈ”とする。
【００９３】
これにより、スイッチＳＷ１，ＳＷ２がオフとなり、容量Ｄ／Ａ変換器１１ａ，１１ｂと抵抗Ｄ／Ａ変換器１２との間が電気的に分離される。また、図１２に示すように、コンパレータ３３内のスイッチＳＷ51〜ＳＷ54がいずれもオンとなり、容量Ｃ61，Ｃ62に前置増幅器Ａ１１のオフセット電圧に相当する電荷が蓄積される。
【００９４】
次に、ステップＳ１２に移行し、ロジック回路３４は、デコーダ３５ａ，３５ｂ及ダイナミックラッチ回路３９に第３のクロック信号Clk3を供給するとともに、デコーダ３５ａ，３５ｂに制御信号（デジタル信号）を出力する。このとき、ロジック回路３４は、抵抗Ｄ／Ａ変換器１２のノードＮ31，Ｎ32の電圧がプラス側参照電圧Ｖrefpとマイナス側参照電圧Ｖrefmとの中間となるように制御信号を出力する。
【００９５】
次に、ステップＳ１３に移行し、ロジック回路３４は現在のダイナミックラッチ回路３９の出力に応じて、デコーダ３５ａ，３５ｂに供給する制御信号を変更する。
【００９６】
例えば、ダイナミックラッチ回路３９の出力が“Ｈ”の場合、ロジック回路３４は、デコーダ３５ａ，３５ｂに供給する制御信号を変更して、抵抗Ｄ／Ａ変換器１２の差動出力電圧を１ビット分（ＬＳＢ）だけ負側に変化させる。
【００９７】
また、ダイナミックラッチ回路３９の出力が“Ｌ”の場合、ロジック回路３４は、デコーダ３５ａ，３５ｂに供給する制御信号を変更して、抵抗Ｄ／Ａ変換器１２の差動出力電圧を１ビット分（ＬＳＢ）分だけ正側に変化させる。
【００９８】
次に、ステップＳ１４に移行し、ロジック回路３４は、ダイナミックラッチ回路３９の出力電圧の極性が変化したか否かを判定する。極性が変化していない場合（ＮＯの場合）はステップＳ１３に戻り、更に制御信号を変更する。
【００９９】
ステップＳ１３，Ｓ１４を繰り返すことにより、ダイナミックラッチ回路３９の出力電圧の極性が変化する。ダイナミックラッチ回路３９の出力電圧の極性が変化したときの抵抗Ｄ／Ａ変換器１２の出力電圧が、ダイナミックラッチ回路３９のオフセット電圧に相当する。
【０１００】
ステップＳ１４においてダイナミックラッチ回路３９の出力電圧の極性の変化を検出すると、ステップＳ１５に移行する。そして、ロジック回路３４は、このときの制御信号を、ダイナミックラッチ回路３９のオフセット電圧に対応する制御コードとして、レジスタ３４ａに記憶する。
【０１０１】
このようにして、ダイナミックラッチ回路３９のオフセット電圧に相当する電圧を抵抗Ｄ／Ａ変換器１２で生成するための制御コードが決定される。以下、図１６に示す一連のフローを、制御コード決定フローと呼ぶ。
【０１０２】
なお、本実施形態では、デコーダ３５ａ，３５ｂに供給する制御信号を順次変更して制御コードを決定しているが、制御コードの決定方法はこれに限定されない。例えば、サンプルフェーズにおいてＣ1,N-1を参照電圧Ｖrefp、残りの容量を参照電圧Ｖrefm、容量Ｃ61、Ｃ62を参照電圧Ｖrefpと参照電圧Ｖrefmとの中点に接続し、コンバージョンフェーズでは通常のＡ／Ｄ変換動作と同様の動作を行うと、ダイナミックラッチ回路３９のオフセット電圧に相当するデジタルコードがＤoutとして出力される。このデジタルコードの上位Ｍビットを制御コードとして用いてもよい。
【０１０３】
図１７は、本実施形態に係る逐次比較型Ａ／Ｄ変換器３０の動作を示すフローチャートである。
【０１０４】
まず、電源が投入されると、ステップＳ２１において、図１６に例示した制御コード決定フローを実施して、制御コードを決定する。
【０１０５】
ステップＳ２１において制御コード決定フローが終了すると、次にステップＳ２２に移行する。ステップＳ２２において、ロジック回路３４は、第１のクロック信号Clk1を“Ｈ”とし、第２のクロック信号Clk2を“Ｌ”として、サンプルフェーズを実行する。
【０１０６】
サンプルフェーズでは、容量Ｄ／Ａ変換器１１ａ，１１ｂの容量Ｃ1,0'，Ｃ1,0〜Ｃ1,N-1，Ｃ2,0’，Ｃ2,0〜Ｃ2,N-1に、差動入力信号Ｖinp，Ｖinmが保持される。
【０１０７】
また、コンパレータ３３内の前置増幅器Ａ１１の非反転入力端子(＋)及び反転入力端子(−)はいずれもコモン電圧Ｖcmに保持され、前置増幅器Ａ１１のオフセット電圧に対応する電荷が容量Ｃ61，Ｃ62に蓄積される。
【０１０８】
更に、レジスタ３４ａに記憶した制御コードがデコーダ３５ａ，３５ｂに出力され、コンパレータ３３内の容量Ｃ61，Ｃ62にはダイナミックラッチ回路３９のオフセット電圧に対応する電荷も蓄積される。
【０１０９】
次に、ステップＳ２３に移行し、ロジック回路３４は、第１のクロック信号Clk1を“Ｌ”とし、第２のクロック信号Clk2を“Ｈ”として、コンバージョンフェーズを実行する。
【０１１０】
コンバージョンフェーズでは、ロジック回路３４、容量Ｄ／Ａ変換器１１ａ，１１ｂ、抵抗Ｄ／Ａ変換器１２及びコンパレータ３３により、端子２３ａ，２３ｂに入力された差動アナログ信号Ｖinp，Ｖinmに対応するデジタル信号が、上位ビットから順に決定される。
【０１１１】
端子２３ａ，２３ｂに入力されたアナログ信号Ｖinp，Ｖinmに対応するデジタル信号の全てのビットが決定すると、ロジック回路３４から当該デジタル信号がデジタルコードＤoutとして出力される。
【０１１２】
コンバージョンフェーズでは、容量Ｃ61，Ｃ62に蓄積された電荷により、前置増幅器Ａ１１のオフセット電圧及びダイナミックラッチ回路３９のオフセット電圧がキャンセルされる。これにより、精度のよいＡ／Ｄ変換が可能になる。
【０１１３】
次いで、ステップＳ２４に移行し、Ａ／Ｄ変換を終了するか否かを判定する。Ａ／Ｄ変換を継続する場合は、ステップＳ２２に戻る。
【０１１４】
本実施形態に係る逐次比較型Ａ／Ｄ変換器３０は、抵抗Ｄ／Ａ変換器１２を使用してダイナミックラッチ回路３９のオフセット電圧を補正するので、コンパレータ３３の部品数が少なくてすむ。これにより、半導体デバイスのより一層の小型化及び省電力化が可能となる。
【０１１５】
本実施形態に係る逐次比較型Ａ／Ｄ変換器３０は、前置増幅器Ａ１１の利得Ａが２N以上のときに、ダイナミックラッチ回路３９のオフセット電圧を、当該逐次比較型Ａ／Ｄ変換器３０の分解能（Ｎ＋Ｍビット）よりも細かく補正することができる。
【０１１６】
なお、本実施形態では、電源投入時に制御コード決定フローを行うものとしている。しかし、制御コード決定フローは、最初の電源投入時のみに行うようにしてもよく、外部装置から所定の信号を受信したときに行うようにしてもよい。
【０１１７】
ところで、ダイナミックラッチ回路３９のオフセット電圧は、ダイナミックラッチ回路３９を構成する差動増幅器の差動間ミスマッチによって発生する。差動間ミスマッチにより発生するオフセット電圧をＶofstとすると、ダイナミックラッチ回路３９の入力差動信号Ｖin,latchは、電荷保存則により下記（１）式で表わされる。
【０１１８】
【数１】
2014230012.tif 000003
【０１１９】
ここで、ＶcalDACは補正電圧、すなわち抵抗Ｄ／Ａ変換器１２の出力電圧である。この（１）式からも明らかなように、抵抗Ｄ／Ａ変換器１２の出力電圧ＶcalDACをオフセット電圧Ｖofstと一致させる（Ｖofst＝−ＶcalDAC）ことで、ダイナミックラッチ回路３９のオフセット電圧の影響を排除することができる。
【０１２０】
また、本実施形態によれば、前置増幅器Ａ１１の利得をＡとしたときに、補正残差電圧（ＶcalDAC＋Ｖofst)の温度及び電源電圧依存による影響は、１／Ａ倍に低減される。
【０１２１】
（第２の実施形態）
図１８，図１９は、第２の実施形態に係る逐次比較型Ａ／Ｄ変換器を示す回路図である。図１８はサンプルフェーズの状態を示し、図１９はコンバージョンフェーズの状態を示している。図１８，図１９において、図１０，図１１と同一物には同一符号を付して、その詳細な説明は省略する。
【０１２２】
なお、第１の実施形態はコンパレータ内の前置増幅器の利得が大きい（Ａ≧２N）ときに適用し、第２の実施形態はコンパレータ内の前置増幅器の利得が小さい（Ａ＜２N）ときに適用する。
【０１２３】
図１８，図１９に示すように、本実施形態に係る逐次比較型Ａ／Ｄ変換器４０は、容量Ｄ／Ａ変換器１１ａ，１１ｂと、抵抗Ｄ／Ａ変換器１２と、コンパレータ４３と、ロジック回路４４と、デコーダ３５ａ，３５ｂと、スイッチＳＷ１，ＳＷ２とを有する。
【０１２４】
図２０は、図１８，図１９中のコンパレータ４３を拡大して示す図である。この図２０に示すように、コンパレータ４３は、前置増幅器Ａ１２と、ダイナミックラッチ回路３９と、容量Ｃ61〜Ｃ64と、スイッチＳＷ51〜ＳＷ58とを有する。
【０１２５】
容量Ｃ63，Ｃ64は第２の容量の一例である。また、スイッチＳＷ57，ＳＷ58は第２のスイッチの一例である。更に、スイッチＳＷ55，ＳＷ56は第３のスイッチの一例である。
【０１２６】
本実施形態では、容量Ｄ／Ａ変換器１１ａ，１１ｂのビット数をＮとしたときに、前置増幅器Ａ１２の利得Ａは２Nよりも小さい（Ａ＜２N）ものとする。
【０１２７】
前置増幅器Ａ１２の非反転入力端子(＋)はノードＮ11及びスイッチＳＷ51の接点ｂに接続されており、反転入力端子(−)はノードＮ12及びスイッチＳＷ52の接点ｂに接続されている。スイッチＳＷ51，ＳＷ52の接点ｂはいずれも端子２５に接続されている。端子２５は、コモン電圧（Ｖcm）に保持される。
【０１２８】
前置増幅器Ａ１２の反転出力端子(−)は容量Ｃ61のボトムプレートに接続されており、容量Ｃ61のトッププレートはダイナミックラッチ回路３９の非反転入力端子(＋)に接続されている。また、前置増幅器Ａ１２の非反転出力端子(＋)は容量Ｃ62のボトムプレートに接続されており、容量Ｃ62のトッププレートはダイナミックラッチ回路３９の反転入力端子(−)に接続されている。
【０１２９】
スイッチＳＷ53の接点ａは抵抗Ｄ／Ａ変換器１２内のノードＮ31に接続されており、接点ｂはスイッチＳＷ55の接点ｂ及び容量Ｃ63のボトムプレートに接続されている。スイッチＳＷ55の接点ａは接地されており、容量Ｃ63のトッププレートはダイナミックラッチ回路３９の非反転入力端子(＋)に接続されている。
【０１３０】
スイッチＳＷ54の接点ａは抵抗Ｄ／Ａ変換器１２内のノードＮ32に接続されており、接点ｂはスイッチＳＷ56の接点ｂ及び容量Ｃ64のボトムプレートに接続されている。スイッチＳＷ56の接点ａは接地されており、容量Ｃ64のトッププレートはダイナミックラッチ回路３９の反転入力端子(−)に接続されている。
【０１３１】
スイッチＳＷ57の接点ｂはダイナミックラッチ回路３９の非反転入力端子(＋)に接続されており、接点ａは端子２５に接続されている。また、スイッチＳＷ58の接点ｂはダイナミックラッチ回路39の反転入力端子(−)に接続されており、接点ａは端子２５に接続されている。
【０１３２】
ロジック回路４４は、図１８，図１９に示すように、レジスタ４４ａ及びクロックジェネレータ４４ｂを備えている。レジスタ４４ａにはダイナミックラッチ回路３９のオフセット電圧に対応する制御コードが記憶される。
【０１３３】
クロックジェネレータ４４ｂは、第１の実施形態と同様に、第１のクロック信号Clk1、第２のクロック信号Clk2、及び第３のクロック信号Clk3を出力する。また、クロックジェネレータ４４ｂは、後述するように制御コード決定フローにおいて、第１のクロック信号Clk1とは別のクロック信号Clk1'と、第２のクロック信号Clk2とは別のクロック信号Clk2'とを出力する。
【０１３４】
通常動作時（サンプルフェーズ及びコンバージョンフェーズ）には、スイッチＳＷ51，ＳＷ52，ＳＷ53，ＳＷ54，ＳＷ57，ＳＷ58は第１のクロック信号によりオン−オフ動作し、スイッチＳＷ55，ＳＷ56は第２のクロック信号によりオン−オフ動作する。
【０１３５】
但し、制御コード決定フロー実行時には、スイッチＳＷ53，ＳＷ54，ＳＷ57，ＳＷ58はクロック信号Clk1'によりオン−オフ動作し、スイッチＳＷ55，ＳＷ56はクロック信号Clk2'によりオン−オフ動作する。なお、スイッチＳＷ51，ＳＷ52は、制御コード決定フローにおいても、第１のクロック信号Clk1によりオンーオフする。
【０１３６】
図２１は、ダイナミックラッチ回路３９のオフセット電圧に相当する電圧を抵抗Ｄ／Ａ変換器１２で生成するための制御コードの決定方法（制御コード決定フロー）を示すフローチャートである。
【０１３７】
まず、ステップＳ３１において、ロジック回路４４は、第１のクロック信号Clk1を“Ｈ”、第２のクロック信号Clk2を“Ｌ”とする。これにより、スイッチＳＷ１，ＳＷ２がオフとなり、容量Ｄ／Ａ変換器１１ａ，１１ｂと抵抗Ｄ／Ａ変換器１２とが電気的に分離される。また、コンパレータ４３内のスイッチＳＷ51，ＳＷ52がいずれもオンとなる。
【０１３８】
次に、ステップＳ３２に移行し、ロジック回路４４は、抵抗Ｄ／Ａ変換器１２のノードＮ31，Ｎ32の電圧がプラス側参照電圧Ｖrefpとマイナス側参照電圧Ｖrefmとの中間となるように、デコーダ３５ａ，３５ｂに制御信号を出力する。
【０１３９】
次に、ステップＳ３３において、ロジック回路４４は、クロック信号Clk1'を“Ｈ”、クロック信号Clk2'を“Ｌ”とする。これにより、容量Ｃ63，Ｃ64に、それぞれプラス側参照電圧Ｖrefpとマイナス側参照電圧Ｖrefmとの中間の電圧が印加される。
【０１４０】
次に、ステップＳ３４に移行し、ロジック回路４４は、クロック信号Clk1'を“Ｌ”、クロック信号Clk2'を“Ｈ”とする。これにより、ダイナミックラッチ回路３９の非反転入力端子(＋)及び反転入力端子(−)に、容量Ｃ63，Ｃ64に保持された電圧が入力される。
【０１４１】
次に、ステップＳ３５に移行し、ロジック回路４４から出力される第３のクロック信号Clk3が“Ｈ”になると、ダイナミックラッチ回路３９は非反転入力端子(＋)及び反転入力端子(−)に入力された信号をラッチする。このとき、ダイナミックラッチ回路３９の非反転入力端子(＋)及び反転入力端子(−)には同じ電圧が入力されるが、ダイナミックラッチ回路３９のオフセット電圧の影響により、ダイナミックラッチ回路３９の出力電圧は“Ｈ”又は“Ｌ”のいずれかとなる。ロジック回路４４は、ダイナミックラッチ回路３９の出力が“Ｈ”であるのか“Ｌ”であるのかを判定する。
【０１４２】
次に、ステップＳ３６に移行し、ロジック回路４４は、ダイナミックラッチ回路３９の出力電圧の極性が変化したか否かを判定する。１回目のループで比較対象がない場合や極性が変化していない場合（ＮＯの場合）は、ステップＳ３７に移行する。
【０１４３】
ステップＳ３７において、ロジック回路４４は制御信号を変更する。例えばステップＳ３５でダイナミックラッチ回路３９の出力が“Ｈ”であると判定した場合、ロジック回路４９は、デコーダ３５ａ，３５ｂに供給する制御信号を変更して、抵抗Ｄ／Ａ変換器１２の差動出力電圧を１ビット分（ＬＳＢ）だけ負側に変化させる。
【０１４４】
また、ステップＳ３５でダイナミックラッチ回路３９の出力が“Ｌ”であると判定した場合、ロジック回路４４は、デコーダ３５ａ，３５ｂに供給する制御信号を変更して、抵抗Ｄ／Ａ変換器１２の差動出力電圧を１ビット分（ＬＳＢ）だけ正側に変化させる。
【０１４５】
ステップＳ３３〜Ｓ３７を繰り返すことにより、ダイナミックラッチ回路３９の出力電圧の極性が変化する。ダイナミックラッチ回路３９の出力電圧の極性が変化したときの抵抗Ｄ／Ａ変換器１２の出力電圧が、ダイナミックラッチ回路３９のオフセット電圧に相当する。
【０１４６】
ステップＳ３６においてダイナミックラッチ回路３９の出力電圧の極性の変化を検出すると、ステップＳ３８に移行する。そして、ロジック回路４４は、このときの制御信号を、ダイナミックラッチ回路３９のオフセット電圧に対応する制御コードとして、レジスタ４４ａに記憶する。
【０１４７】
その後のサンプルフェーズ及びコンバージョンフェーズの動作は第１の実施形態と同様であるので、ここではその説明を省略する。
【０１４８】
本実施形態においても、抵抗Ｄ／Ａ変換器１２を使用してダイナミックラッチ回路３９のオフセット電圧を補正するので、コンパレータ３３の部品数が少なくてすむ。これにより、半導体デバイスのより一層の小型化及び省電力化が可能となる。
【０１４９】
本実施形態に係る逐次比較型Ａ／Ｄ変換器４０は、前置増幅器Ａ１１の利得Ａが２Nよりも小さいときに、ダイナミックラッチ回路のオフセット電圧を当該逐次比較型Ａ／Ｄ変換器４０の分解能（Ｎ＋Ｍビット）よりも細かく補正することができる。
【０１５０】
ところで、容量Ｃ61，Ｃ62の容量値をＣ1、容量Ｃ63，Ｃ64の容量値をＣ2とし、ダイナミックラッチ回路３９の差動間ミスマッチにより発生するオフセット電圧をＶofstとすると、ダイナミックラッチ回路３９の入力差動信号Ｖin,latchは下記（２）式で表わされる。
【０１５１】
【数２】
2014230012.tif 000004
【０１５２】
この（２）式からも明らかなように、Ｖofst＝−（Ｃ2／Ｃ1）ＶcalDACとすることで、ダイナミックラッチ回路３９のオフセット電圧の影響を排除することができる。
【０１５３】
なお、上述した第１の実施形態及び第２の実施形態では、いずれもＤ／Ａ変換部が容量Ｄ／Ａ変換器と抵抗Ｄ／Ａ変換器とにより構成されている場合について説明している。しかし、Ｄ／Ａ変換部は、抵抗Ｄ／Ａ変換器のみで構成されていてもよい。
【０１５４】
また、例えば図１０等では正負一対のアナログ信号を受けてデジタル出力に変換するＡ／Ｄ変換器を例に説明したが、本発明は単相のアナログ入力を受けてデジタル出力に変換するＡ／Ｄ変換器に適用することもできる。その場合の比較部は、Ｄ／Ａ変換部の出力を所定の基準値と比較する。
【０１５５】
以上の諸実施形態に関し、更に以下の付記を開示する。
【０１５６】
（付記１）抵抗ラダーを含み、アナログ入力信号及び制御コードに応じた電圧を第１の出力端子から出力するＤ／Ａ変換部と、
前記Ｄ／Ａ変換部の前記第１の出力端子に接続された比較部と、
前記比較部の出力に応じて前記制御コードを出力する制御部とを有し、
前記比較部には、前記抵抗ラダーから前記比較部のオフセット電圧をキャンセルする電圧が供給されることを特徴とする逐次比較型Ａ／Ｄ変換器。
【０１５７】
（付記２）前記比較部は、
前記Ｄ／Ａ変換部の前記第１の出力端子からの出力が入力される前置増幅器と、
比較回路と、
前記前置増幅器の出力端子と前記比較回路の入力端子との間に配置された第１の容量と、
前記抵抗ラダーの第２の出力端子と前記比較回路の前記入力端子との間に配置されて前記制御部によりオン−オフする第１のスイッチとを有することを特徴とする付記１に記載の逐次比較型Ａ／Ｄ変換器。
【０１５８】
（付記３）更に、前記比較回路の前記入力端子と前記第１のスイッチとの間に配置された第２の容量と、
前記制御部により制御されて前記比較回路の前記入力端子をコモン電圧に保持する第２のスイッチと、
前記第２の容量と接地との間に配置された第３のスイッチとを有することを特徴とする付記２に記載の逐次比較型Ａ／Ｄ変換器。
【０１５９】
（付記４）前記Ｄ／Ａ変換部は、
前記アナログ入力信号に対応するデジタル信号の上位Ｎビット（Ｎは任意の整数）を決定する第１のＤ／Ａ変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Ｍビット（Ｍは任意の整数）を決定する、前記抵抗ラダーを含む第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器と前記第２のＤ／Ａ変換器との間に接続されて前記制御部からの信号によりオン−オフする第４のスイッチとを有することを特徴とする付記２又は３に記載の逐次比較型Ａ／Ｄ変換器。
【０１６０】
（付記５）前記第１のＤ／Ａ変換器が容量Ｄ／Ａ変換器であることを特徴とする付記４に記載の逐次比較型Ａ／Ｄ変換器。
【０１６１】
（付記６）前記アナログ入力信号は、第１アナログ入力信号と、前記第１アナログ入力信号と逆位相である第２アナログ入力信号を含み、前記容量Ｄ／Ａ変換器は、前記第１アナログ入力信号が入力されて正の信号を出力する正側容量Ｄ／Ａ変換器と、前記第２アナログ入力信号が入力されて負の信号を出力する負側容量Ｄ／Ａ変換器とを有することを特徴とする付記５に記載の逐次比較型Ａ／Ｄ変換器。
【０１６２】
（付記７）更に、前記制御部から出力される前記制御コードに応じて前記第２のＤ／Ａ変換器を駆動する駆動回路を有することを特徴とする付記４に記載の逐次比較型Ａ／Ｄ変換器。
【０１６３】
（付記８）前記制御部には、前記オフセット電圧をキャンセルする電圧に対応する制御コードが記憶されていることを特徴とする付記１乃至７のいずれか１項に記載の逐次比較型Ａ／Ｄ変換器。
【０１６４】
（付記９）前記比較回路が、ダイナミックラッチ回路であることを特徴とする付記２乃至８のいずれか１項に記載の逐次比較型Ａ／Ｄ変換器。
【０１６５】
（付記１０）前記制御部は、前記第１のＤ／Ａ変換器に前記アナログ入力信号をサンプリングするサンプルフェーズと、前記サンプルフェーズの間にサンプリングしたアナログ信号に対応するデジタルコードを探索するコンバージョンフェーズとを交互に実行し、前記サンプルフェーズの間に前記第２のＤ／Ａ変換器を制御して前記オフセット電圧をキャンセルする電圧を生成し、前記第１の容量及び前記第２の容量に伝達することを特徴とする付記４に記載の逐次比較型Ａ／Ｄ変換器。
【０１６６】
（付記１１）抵抗ラダーを含むＤ／Ａ変換部と、比較部と、制御部とを備え、サンプルフェーズとコンバージョンフェーズとを交互に実行してアナログ入力信号に対応するデジタルコードを決定する逐次比較型Ａ／Ｄ変換器の駆動方法において、
前記サンプルフェーズの間に前記Ｄ／Ａ変換部から前記比較部に当該比較部内の比較回路のオフセット電圧に対応する電圧を前記抵抗ラダーにて生成して容量に保持し、
前記コンバージョンフェーズでは前記容量に保持した電荷により前記比較回路のオフセット電圧をキャンセルする
ことを特徴とする逐次比較型Ａ／Ｄ変換器の駆動方法。
【０１６７】
（付記１２）前記制御部は、前記Ｄ／Ａ変換部に制御コードを出力して前記Ｄ／Ａ変換部から出力される信号電圧を順次変更し、前記比較回路から出力される信号の極性の変化の有無を検出するとそのときの制御コードを記憶部に記憶し、
前記サンプルフェーズの間に前記記憶部に記憶した制御コードを前記Ｄ／Ａ変換部に出力して、前記Ｄ／Ａ変換部で前記比較回路のオフセット電圧に対応する電圧を生成することを特徴とする付記１１に記載の逐次比較型Ａ／Ｄ変換器の駆動方法。
【０１６８】
（付記１３）前記Ｄ／Ａ変換部は、
前記アナログ入力信号に対応するデジタル信号の上位Ｎビット（Ｎは任意の整数）を決定する第１のＤ／Ａ変換器と、
前記アナログ入力信号に対応するデジタル信号の下位Ｍビット（Ｍは任意の整数）を決定する、前記抵抗ラダーを含む第２のＤ／Ａ変換器と、
前記第１のＤ／Ａ変換器と前記第２のＤ／Ａ変換器との間に接続されて前記制御部からの信号によりオン−オフするスイッチ素子とを有し、
前記制御部は前記サンプルフェーズの間に前記アナログ入力信号を前記第１のＤ／Ａ変換器にサンプリングするとともに、前記第２のＤ／Ａ変換器を制御して前記比較回路のオフセット電圧に対応する電圧を生成することを特徴とすることを特徴とする付記１１又は１２に記載の逐次比較型Ａ／Ｄ変換器の駆動方法。
【０１６９】
（付記１４）前記第１のＤ／Ａ変換器が容量Ｄ／Ａ変換器であり、前記第２のＤ／Ａ変換器が抵抗Ｄ／Ａ変換器であることを特徴とする付記１３に記載の逐次比較型Ａ／Ｄ変換器の駆動方法。
【０１７０】
（付記１５）前記制御部に、前記オフセット電圧をキャンセルする電圧に対応する制御コードを記憶しておくことを特徴とする付記１１乃至１４のいずれか１項に記載の逐次比較型Ａ／Ｄ変換器の駆動方法。
【符号の説明】
【０１７１】
１０，１０ａ，３０，４０…逐次比較型Ａ／Ｄ変換器、１１ａ，１１ｂ…容量Ｄ／Ａ変換器、１２…抵抗Ｄ／Ａ変換器、１３，１３ａ，３３，４３…コンパレータ、１４，１４ａ，３４，４４…ロジック回路、１５ａ，１５ｂ，２６ａ，２６ｂ，３５ａ，３５ｂ…デコーダ、１６，１６ａ，３９…ダイナミックラッチ回路、２７ａ，２７ｂ…Ｄ／Ａ変換器、３４ａ，４４ａ…レジスタ、３４ｂ，４４ｂ…クロックジェネレータ、Ａ１〜Ａ３，Ａ１１，Ａ１２…前置増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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