(57)【要約】【課題】フローティングボディ型のメモリセルへに対して複数のライトコマンドを連続して受信する場合であってもリーク電流の影響を抑制可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、第１のビット線ＬＢＬ０と第２のビット線ＧＢＬとの接続を階層スイッチにより制御する構成を備え、ライトコマンドＷＲの受信時を起点とする第１の期間Ｐ１には、選択ワード線ＷＬ０を非活性とし、階層スイッチを非接続とし、第１のビット線ＬＢＬ０をプリチャージ状態に保ち、第１の期間Ｐ１に続く第２の期間Ｐ２は、選択ワード線ＷＬ０を活性状態とし、前記プリチャージを解除する。第１の期間Ｐ１において、応答中のライトコマンドＷＲに続く他のライトコマンドＷＲ受信しないときは所定時間が経過したときに第１の期間Ｐ１を終了させ、他のライトコマンドを受信したときはその受信時を起点として更に前記所定時間が経過するまで第１の期間Ｐ１を延長する。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数のメモリセルと接続される第１のビット線と、
前記第１のビット線に対応して配置される第２のビット線と、
前記第１のビット線と前記第２のビット線との間の電気的接続を制御する階層スイッチと、
前記複数のメモリセルを選択的に前記第１のビット線に接続する複数のワード線と、
前記第１のビット線をプリチャージ電圧にプリチャージするプリチャージ回路と、
ライトコマンドに応答して、前記複数のワード線のうちの選択ワード線と前記複数のメモリセルのうちの選択メモリセルとを対象とするライト動作を制御する制御部と、
を備え、
前記制御部は、
前記ライトコマンドの受信時を起点とする第１の期間には、前記選択ワード線を非活性状態に保つとともに、前記第１のビット線を前記階層スイッチにより前記第２のビット線から切り離した状態で前記プリチャージ電圧にプリチャージした状態を保ち、
前記第１の期間の終了時を起点とする第２の期間には、前記選択ワード線を活性状態に保つとともに、前記第１のビット線を前記階層スイッチにより前記第２のビット線に接続した状態で前記プリチャージを解除した状態を保ち、
前記第１の期間において、応答中の前記ライトコマンドに続く他のライトコマンドを受信しないときは所定時間が経過したときに前記第１の期間を終了させ、前記他のライトコマンドを受信したときは当該受信時を起点として更に前記所定時間が経過するまで前記第１の期間を延長する、
ことを特徴とする半導体装置。
【請求項２】
前記複数のメモリセルの各々は、情報を電荷として蓄積するキャパシタと、フローティングボディ構造の選択トランジスタとを含んで構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ローカルビット線とグローバルビット線とにより階層化されたビット線構成を更に備え、
前記第１のビット線は前記ローカルビット線であり、前記第２のビット線は前記グローバルビット線であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記グローバルビット線の電位を増幅して保持するセンスアンプを更に備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の期間から前記第２の期間に遷移するタイミングを制御する制御信号を発生する制御信号発生回路を更に備え、
前記制御部は、前記制御信号に基づいて前記第１の期間から前記第２の期間に遷移させるように制御することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記複数のメモリセルをそれぞれ含む複数のバンクに区分されたメモリセルアレイを更に備え、
前記制御信号発生回路は、前記複数のバンク毎に設けられ、前記複数のバンクの各々に対する前記ライト動作を互いに異なる前記制御信号に応じて制御可能であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記制御信号発生回路が発生する前記制御信号には、前記第２の期間を開始する第１のタイミングを生成する第１の制御信号と、前記第１のタイミングに先行して前記選択ワード線の駆動を開始する第２のタイミングを生成する第２の制御信号とが含まれることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記階層スイッチは、ゲートに印加されるスイッチ制御信号に応じて導通制御されるトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記プリチャージ電圧は、前記複数のメモリセルのハイの情報に対応する電位と、前記複数のメモリセルのローの情報に対応する電位との中間電位に設定されることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングボディ構造の選択トランジスタを含むメモリセルを採用した半導体装置に関するものである。
【背景技術】
【０００２】
近年、ＤＲＡＭ(Dynamic Random Access Memory)等の半導体装置において、メモリセルの高集積化を実現するためのトランジスタ構造として、例えば、ＳＯＩ(Silicon on Insulator)構造を用いたフローティングボディ型のトランジスタが知られている。フローティングボディ型のトランジスタは、ＳＯＩ基板上に絶縁膜を挟んで配置したソース及びドレインの間のボディが完全空乏化し、電気的に浮いた状態（フローティング状態）で動作する（例えば、特許文献１参照）。一方、フローティングボディ型のトランジスタを用いてメモリセルを構成する場合、その構造上、ソース・ドレイン間のリーク電流が生じやすいため、リーク電流の影響によってメモリセルのキャパシタの蓄積電荷が消失することを防止するための対策が必要となる。例えば、特許文献１（図１１）には、メモリセルのリード動作時に、ビット線の電位をセンス増幅した後、センスアンプ内で増幅された状態を保ちつつ、相補ビット線をセンスアンプから切り離して所定の電位にプリチャージする制御手法が提案されている。これにより、情報を保持するメモリセルからビット線へのリーク電流の削減が可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１４６１０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、ＤＲＡＭの微細化、高集積化のために、ビット線構成を階層化したメモリセルアレイが採用される傾向にある。この種の階層化メモリセルアレイにおいてフローティングボディ型のトランジスタを用いてメモリセルを構成する場合も、上述したように、メモリセルからローカルビット線を経由するリーク電流によってデータが消失する問題がある。例えば、選択されたメモリセルに対するライト動作を想定すると、ライトコマンドに応答するのに先立って、上述のリーク対策のための所定期間を設け、この期間はワード線を非活性の状態とし、かつ、ローカルビット線をグローバルビット線から切り離してプリチャージした状態に保つことにより、リーク電流の影響によるデータの消失を回避することが可能である。この場合、上述の所定期間の経過後に、ワード線を選択状態に駆動しローカルビット線のプリチャージを解除してメモリセルのライト動作を実行することにより、メモリセルへのライト動作を確実に行うことができる。
【０００５】
しかし、１回のライトコマンドを受信するときは上述のリーク対策の制御が有効であるが、実際には同一のワード線を指定して複数のライトコマンドを連続的に受信する状況も想定される。このような状況では、先行するライトコマンドに応答してライト動作を実行する際、後続のライトコマンドを受信した場合であっても、その直後にリーク対策のための所定期間が終了する状況が考えられる。よって、複数のライトコマンドを連続して受信する間、常にワード線を選択状態に保持しつつ、ローカルビット線を経由して次々とメモリセルのデータを伝送することになるため、アクセス対象のメモリセルからのリーク電流により近傍のメモリセルのデータが消失することは避けられない。従って、フローティングボディ型のメモリセルを採用したＤＲＡＭにおいて、複数のライトコマンドを連続して受信する状況では、リーク対策のための制御が有効に機能せず、リーク電流による影響を抑制できないという課題がある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置は、複数のメモリセルと接続される第１のビット線と、前記第１のビット線に対応して配置される第２のビット線と、前記第１のビット線と前記第２のビット線との間の電気的接続を制御する階層スイッチと、前記複数のメモリセルを選択的に前記第１のビット線に接続する複数のワード線と、前記第１のビット線を所定のプリチャージ電圧にプリチャージするプリチャージ回路と、ライトコマンドに応答して、前記複数のワード線のうちの選択ワード線と前記複数のメモリセルのうちの選択メモリセルとを対象とするライト動作を制御する制御部とを備え、前記制御部は、前記ライトコマンドの受信時を起点とする第１の期間には、前記選択ワード線を非活性状態に保つとともに、前記第１のビット線を前記階層スイッチにより前記第２のビット線から切り離した状態で前記所定のプリチャージ電圧にプリチャージした状態を保ち、前記第１の期間の終了時を起点とする第２の期間には、前記選択ワード線を活性状態に保つとともに、前記第１のビット線を前記階層スイッチにより前記第２のビット線に接続した状態で前記プリチャージを解除した状態を保ち、前記第１の期間において、応答中の前記ライトコマンドに続く他のライトコマンドを受信しないときは所定時間が経過したときに前記第１の期間を終了させ、前記他のライトコマンドを受信したときは当該受信時を起点として更に前記所定時間が経過するまで前記第１の期間を延長するように制御を行う。
【０００７】
本発明の半導体装置によれば、選択されたメモリセルのライト動作を行う際、ライトコマンド受信時の第１の期間には、選択ワード線を非活性状態にしつつ第１のビット線をプリチャージ状態に保つことでメモリセルのリーク電流の影響が抑制され、その後に第２の期間に移行して対象のメモリセルへのライト動作を実行する。このとき、１回のみライトコマンドを受信する場合、第１の期間の開始から所定時間が経過したときに第２の期間に遷移するが、複数回のライトコマンドを連続して受信する場合においては、第１の期間の途中で後続のライトコマンドを受信するタイミングから更に所定期間が経過するまで第１の期間が延長される。従って、最後のライトコマンドへのライト動作が有効になり、第２の期間が長くなり過ぎることに起因するリーク電流の問題を回避することができる。
【発明の効果】
【０００８】
以上述べたように、本発明によれば、フローティングボディ型のメモリセルを有する半導体装置において、メモリセルのライト動作時に、複数のライトコマンドを連続して受信する状況であっても、リーク対策の制御を有効に機能させて、リーク電流によるデータの消失等の不具合を最小限に抑えることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態のＤＲＡＭの全体構成を示すブロック図である
【図２】図１のメモリセルアレイの部分的な回路構成の一例を示す図である。
【図３】フローティングボディ型のメモリセルの模式的な断面構造例を示す図である。
【図４】センスアンプ及びその周辺の回路部分の構成の一例を示す図である。
【図５】本実施形態と対比するため、アクティブコマンドの受信後に、１回のみライトコマンドを受信する場合の動作波形を比較例として示す図である。
【図６】本実施形態と対比するため、アクティブコマンドの受信後に、複数のライトコマンドを連続して受信する場合の動作波形を比較例として示す図である。
【図７】本実施形態のＤＲＡＭにおいて、アクティブコマンドの受信後に、複数のライトコマンドを連続して受信する場合の動作波形を示す図である。
【図８】図１のライトステート発生回路の概略の構成図である。
【図９】図８の構成のうち任意のバンク用のライトステート発生回路の論理ブロックの具体例を示す図である。
【図１０】図９のライトステート発生回路において、１回のライトコマンドを受信する状況の動作を説明するタイミングチャートを示す図である。
【図１１】図９のライトステート発生回路において、２回のライトコマンドを連続して受信する状況の動作を示すタイミングチャートを示す図である。
【図１２】本実施形態において多様なパターンでライトコマンドを受信する場合の動作について説明する図である。
【発明を実施するための形態】
【００１０】
本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した実施形態について説明する。
【００１１】
以下、本発明を適用した本実施形態のＤＲＡＭの構成及び動作について説明する。図１は、本実施形態のＤＲＡＭの全体構成を示すブロック図である。図１に示すＤＲＡＭは、メモリセルアレイ１０とその周辺の回路、Ｘデコーダ・Ｘタイミング生成回路１１、Ｙデコーダ・Ｙタイミング生成回路１２、データ制御回路１３、データラッチ回路１４、入出力インターフェース１５、内部クロック生成回路１６、制御信号生成回路１７、ＤＬＬ（Delay Locked Loop）回路１８、ライトステート発生回路３０を含んで構成される。
【００１２】
メモリセルアレイ１０は、複数のワード線ＷＬと複数のローカルビット線ＬＢＬとの交点に設けられた複数のメモリセルＭＣを含む。複数のメモリセルＭＣとしては、フローティングボディ構造の採用を前提とするが、具体的な構造については後述する。また、メモリセルアレイ１０のビット線構成は、下位階層のローカルビット線ＬＢＬと上位階層のグローバルビット線ＧＢＬ（図２）とに階層化されているものとする。メモリセルアレイ１０は、それぞれ独立に制御可能な複数のバンク（ＢＡＮＫ）に区分されている。図１の例では、ｍ＋１個（ｍは整数）のバンク（ＢＡＮＫ＿０〜ＢＡＮＫ＿ｍ）が設けられている。各々のバンクに対応して、それぞれ、Ｘ制御回路１０１、Ｙ制御回路１０２が設けられている。また、各々のバンクの周囲には、後述のセンスアンプ群や、ワード線ＷＬを駆動するサブワードドライバ群などが配置されている。また、本実施形態では、各々のバンクの制御に関連して、ライト動作における後述のライトステート期間やセルライト期間の各種タイミングを制御するライトステート発生回路３０が設けられているが、このライトステート発生回路３０の動作及び構成について詳しくは後述する。
【００１３】
メモリセルアレイ１０は、データ転送用のバスＢ３を介してデータラッチ回路１４に接続されている。データラッチ回路１４は、データ転送用のバスＢ２を介して入出力インターフェース１５に接続されている。入出力インターフェース１５は、データ転送用のバスＢ１を介して外部との間でデータ入出力（ＤＱ）を行うとともに、データストローブ信号ＤＱＳ、／ＤＱＳの入出力を行う。バスＢ１、Ｂ２、Ｂ３を経由したデータ転送は、データ制御回路１３によって制御され、入出力インターフェース１５における出力タイミングは、外部からのクロックＣＫ、／ＣＫを供給されるＤＬＬ回路１８によって制御されている。また、Ｘデコーダ・Ｘタイミング生成回路１１は各バンクのＸ制御回路１０１を制御し、Ｙデコーダ・Ｙタイミング生成回路１２は各バンクのＹ制御回路１０２を制御する。
【００１４】
内部クロック生成回路１６は、外部からのクロックＣＫ、／ＣＫ及びクロックイネーブル信号ＣＫＥに基づいて内部クロックを生成し、ＤＲＡＭの各部に供給する。制御信号生成回路１７は、外部からのチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥに基づいて制御信号を生成し、ＤＲＡＭの各部に供給する。なお、Ｘデコーダ・Ｘタイミング生成回路１１、Ｙデコーダ・Ｙタイミング生成回路１２、データ制御回路１３には、外部からのアドレスＡＤＤ及びバンクアドレスＢＡが供給される。
【００１５】
次に、本実施形態のＤＲＡＭにおいて、図１のメモリセルアレイ１０の要部の構成及び動作について説明する。図２は、図１のメモリセルアレイ１０の部分的な回路構成の一例を示している。図２の回路構成は、メモリセルアレイ１０内で２本のローカルビット線ＬＢＬ０、ＬＢＬ１と、一方のローカルビット線ＬＢＬ０に接続される隣接した２個のメモリセルＭＣ０、ＭＣ１と、他方のローカルビット線ＬＢＬ１に接続される１個のメモリセルＭＣ２と、その周辺の回路とを含む範囲に対応する。メモリセルＭＣ０は、ワード線ＷＬ０とローカルビット線ＬＢＬ０の交点に形成され、メモリセルＭＣ１は、ワード線ＷＬ０に隣接するワード線ＷＬ１とローカルビット線ＬＢＬ１の交点に形成されている。なお、図２では、ローカルビット線ＬＢＬ０に接続されたメモリセルＭＣとして２個のメモリセルＭＣ０、ＭＣ１のみを示すとともに、ローカルビット線ＬＢＬ１に接続された他のメモリセルＭＣとして1個のメモリセルＭＣ２のみを示しているが、実際には各１本のローカルビット線には所定数のメモリセルＭＣが接続されるとともに、当該メモリセルＭＣと同数のワード線ＷＬが配置されているものとする。
【００１６】
メモリセルアレイ１０内の各メモリセルＭＣ（メモリセルＭＣ０、ＭＣ１、ＭＣ２を含む）は、フローティングボディ型の選択トランジスタＱ０と、ハイ又はローの２値情報を電荷として蓄積するキャパシタＣｓとを直列接続して構成される。ここで、図３は、フローティングボディ型のメモリセルＭＣの模式的な断面構造例を示している。図３に示す構造例において、Ｐ型シリコン基板２０には基板電圧ＶＢＢが印加され、その上部に素子分離絶縁膜２１が形成されている。素子分離絶縁膜２１の上部には、選択トランジスタＱ０のトランジスタ構造として、ソースとなるＮ型不純物層２２と、ドレインとなるＮ型不純物層２３とが形成されるとともに、ソース及びドレインの間には完全空乏状態で動作するフローティングボディ２４が形成されている。一方のＮ型不純物層２２は上層のローカルビット線ＬＢＬ（例えば、ローカルビット線ＬＢＬ０、ＬＢＬ１）に接続され、他方のＮ型不純物層２３は、キャパシタＣｓの一方の電極である蓄積電極２７に接続されている。キャパシタＣｓの他方の電極であるプレート電極２８は誘電体膜を挟んで蓄積電極２７に対向し、上層のプレート電圧ＶＰＬＴの配線に接続されている。また、Ｎ型不純物層２２、２３に挟まれたフローティングボディ２４の上方には、ゲート誘電体膜２５を挟んで、ワード線ＷＬに接続されるゲート電極２６が形成されている。
【００１７】
図３に示すフローティングボディ型のメモリセルＭＣの構造上の特徴は、選択トランジスタＱ０のソース及びドレイン（Ｎ型不純物層２２、２３）とフローティングボディ２４の各形成領域が、素子分離絶縁膜２１を介してＰ型シリコン基板２０と分離されている点である。これにより、フローティングボディ２４がフローティング状態となっている。素子分離絶縁膜２１の上部のＮ型不純物層２２、２３及びフローティングボディ２４が形成されるシリコン層は、特に制限されないが例えば５０ｍｍ以下の厚さで形成される。この場合、フローティングボディ２４は完全空乏状態で動作し、Ｐ型シリコンの中性領域は存在しない。ただし、図３に示すフローティングボディ構造は、ソース・ドレイン間のリーク電流が生じやすいため、それによってメモリセルＭＣのキャパシタＣｓの蓄積電荷が消失することへの対策が必要となるが、詳細については後述する。
【００１８】
図２に戻って、トランジスタＱ１０は、ゲートに印加されるプリチャージ信号ＰＣＧに応じて、ローカルビット線ＬＢＬ０をプリチャージ電圧ＶＢＬＲにプリチャージする役割がある。プリチャージ電圧ＶＢＬＲは、例えば、電源電圧とグランド電位（メモリセルＭＣのハイの情報に対応する電位及びローの情報に対応する電位）の中間電位に設定される。プリチャージ信号ＰＣＧをハイに制御することにより、ローカルビット線ＬＢＬ０をプリチャージ電圧ＶＢＬＲにプリチャージすることができる。本実施形態では、プリチャージ動作時に加えて、アクティブ動作後における上述のリーク電流への対策のための所定期間においても、ローカルビット線ＬＢＬ０をプリチャージ電圧ＶＢＬＲにプリチャージする制御が行われる。なお、他方のローカルビット線ＬＢＬ１についても、同様にトランジスタＱ１０が設けられており、プリチャージ信号ＰＣＧによって制御されるが、簡単のため図示を省略する。
【００１９】
トランジスタＱ１１は、ゲートに印加される制御信号ＳＨＲに応じて、ローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬとの接続状態を制御する階層スイッチである。制御信号ＳＨＲがハイのときは、ローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬが電気的に接続され、制御信号ＳＨＲがローのときは、ローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬが電気的に切り離される。なお、他方のローカルビット線ＬＢＬ１と他のグローバルビット線（図示せず）との間にも同様にトランジスタＱ１１が設けられており、制御信号ＳＨＲによって制御されるが、簡単のため、図示を省略する。
【００２０】
なお、プリチャージ信号ＰＣＧ及び制御信号ＳＨＲは、図１のＸデコーダ・Ｘタイミング生成回路１１により生成される。
【００２１】
グローバルビット線ＧＢＬの一端には、センスアンプＳＡが接続されている。センスアンプＳＡは、グローバルビット線ＧＢＬと、このグローバルビット線ＧＢＬと相補対をなすグローバルビット線／ＧＢＬとに接続され、それぞれの差電圧を増幅して保持する差動型の構成を有する。なお、他のグローバルビット線（図示せず）にも、対応したセンスアンプＳＡが設けられているものとする。ここで、図４を参照して、センスアンプＳＡ及びその周辺の回路部分の構成の一例について説明する。
【００２２】
図４に示すように、各々のセンスアンプＳＡは、２個のＰＭＯＳトランジスタ及び２個のＮＭＯＳトランジスタから構成される１対のインバータの入出力を互いにクロスカップルして構成されている。センスアンプＳＡの２つの入力ノードには、１対のグローバルビット線ＧＢＬ、／ＧＢＬが接続されている。図４の上下には、センスアンプＳＡの２個のＰＭＯＳトランジスタに高電位の電源を供給する共通ソース線ＣＳＰと、センスアンプＳＡの２個のＮＭＯＳトランジスタに低電位の電源を供給する共通ソース線ＣＳＮが配置されている。それぞれの共通ソース線ＣＳＰ、ＣＳＮは、センスアンプ駆動回路ＳＡＤに接続されている。センスアンプ駆動回路ＳＡＤは、所定の制御信号に応じて、共通ソース線ＣＳＰに高電位の電源電圧を供給するとともに、共通ソース線ＣＳＮに低電位の電源電圧を供給する。
【００２３】
次に、本実施形態のＤＲＡＭのライト動作の概要について、図５〜図７を参照して説明する。最初に、本実施形態との対比のため、フローティングボディ構造のメモリセルＭＣのリーク電流への対策のための期間（以下、単に「リーク対策期間」と呼ぶ）を設けつつ、本実施形態における後述のタイミング制御を導入しない場合のライト動作に関し、図５及び図６に示す比較例を参照して説明する。図５の比較例は、アクティブコマンドＡＣＴの受信後に、１回のみライトコマンドＷＲを受信する場合の動作波形を示している。また、図６の比較例は、アクティブコマンドＡＣＴの受信後に、複数のライトコマンドＷＲを連続して受信する場合の動作波形を示している。
【００２４】
図５の動作が開始されると、アクティブコマンドＡＣＴを受信し、選択されたワード線ＷＬ０がハイに駆動される。なお、ワード線ＷＬ１（図２）は非選択のためローのままである。このとき、制御信号ＳＨＲをローからハイに制御することでローカルビット線ＬＢＬ０とグローバルビット線ＧＢＬがトランジスタＱ１１（図２）を介して接続されるとともに、プリチャージ信号ＰＣＧをハイからローに制御することでローカルビット線ＬＢＬ０のプリチャージが解除される。これにより、ハイのデータを保持するメモリセルＭＣ０からローカルビット線ＬＢＬ０に微小な電位が読み出され（タイミングｔ０）、その電位がトランジスタＱ１１を介してグローバルビット線ＧＢＬに伝送される。なお、この時点でグローバルビット線ＧＢＬのプリチャージも解除されている。次いで、センスアンプＳＡ（図４）が駆動され、ローカルビット線ＬＢＬ０及びグローバルビット線ＧＢＬがそれぞれハイの電位まで増幅される（タイミングｔ１）。
【００２５】
その後、ワード線ＷＬ０が非選択のローに戻される（タイミングｔ２）。このとき、制御信号ＳＨＲをローに戻すことによりローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切り離され、プリチャージ信号ＰＣＧをハイに戻すことによりローカルビット線ＬＢＬ０がプリチャージ電圧ＶＢＬＲにプリチャージされる。このタイミングｔ２から後述のタイミングｔ４に至るまでは、上述のリーク対策期間に相当する。すなわち、リーク対策期間においては、ローカルビット線ＬＢＬ０がプリチャージされた状態で、ワード線ＷＬ０を非選択のローを保ちつつメモリセルＭＣ０がハイを保持した状態に維持される。仮に、ワード線ＷＬ０及びローカルビット線ＬＢＬ０をタイミングｔ２以前の状態に保ち続けると、メモリセルＭＣ０と共通のローカルビット線ＬＢＬ０に接続される他のメモリセルＭＣ１がローのデータを保持する場合、このメモリセルＭＣ１のデータは、ハイを保持するメモリセルＭＣ０からのリーク電流により消失する恐れがある。しかし、リーク対策期間を設けることにより、このようなリーク電流に起因する不具合を有効に防止することができる。
【００２６】
次いで、タイミングｔ３でライトコマンドＷＲを受信すると、ライトステート期間Ｐ１に遷移する。このライトステート期間Ｐ１は、ライトコマンドＷＲに応答して実際にメモリセルＭＣ０へのライト動作が可能になるまでに必要な時間を確保するものであり、ライトステート期間Ｐ１中にはワード線ＷＬ０が非選択（ロー）、制御信号ＳＨＲがロー、プリチャージ信号ＰＣがハイの各状態はいずれも変化しない。つまり、ライトステート期間Ｐ１は、上述のリーク対策期間に含まれる。そして、タイミングｔ４でライトステート期間Ｐ１が終了してセルライト期間Ｐ２に遷移すると、ワード線ＷＬ０が再びハイに駆動される。このとき、制御信号ＳＨＲがローからハイに、プリチャージ信号ＰＣＧハイからローにそれぞれ制御され、前述のアクティブコマンドＡＣＴの受信時と同じ制御状態になる。これにより、外部から入力されたデータがセンスアンプＳＡからグローバルビット線ＧＢＬ、トランジスタＱ１１、ローカルビット線ＬＢＬ０を経由して伝送され、メモリセルＭＣ０に書き込まれる。図５の例では、メモリセルＭＣ０にローのデータが書き込まれる場合を示している。
【００２７】
その後、タイミングｔ５でセルライト期間Ｐ２が終了すると、プリチャージコマンドＰＲＥを受信する。これにより、ワード線ＷＬ０が非選択のローに戻される。このとき、制御信号ＳＨＲがハイからローに、プリチャージ信号ＰＣＧがローからハイにそれぞれ制御され、前述のリーク対策期間及びライトステート期間Ｐ１と同じ制御状態になる。この時点で、ローカルビット線ＬＢＬ０はプリチャージ電圧ＶＢＬＲにプリチャージされることになる。
【００２８】
一方、図６の動作が開始されると、初期時点から、アクティブコマンドＡＣＴの受信と、リーク対策期間と、１回目のライトコマンドＷＲの受信と、ライトステート期間Ｐ１までは、図５と同様の動作波形となる。次いで、タイミングｔ４でセルライト期間Ｐ２に遷移する際、図５とは異なり、２回目のライトコマンドＷＲを受信し、それ以降もライトコマンドＷＲを繰り返し受信し続けることがわかる。図６から明らかなように、１回目のライトコマンドＷＲに応答するセルライト期間Ｐ２に遷移する際に２回目のライトコマンドＷＲを受信するので、セルライト期間Ｐ２の状態が維持される。そして、３回目以降のライトコマンドＷＲについても同様であり、それに先行するライトコマンドＷＲに基づくライト動作の完了前に受信するので、最後のライトコマンドＷＲに基づくライト動作が完了するまで、セルライト期間Ｐ２の状態が持続する。このとき、選択ワード線ＷＬ０上のアクセス対象の各メモリセル（ＭＣ０、ＭＣ２・・・）には、それぞれのメモリセルに対して最後に受信したライトコマンドＷＲに対応するデータが書き込まれて保持されることになる。このように、図６の比較例においては、図５の比較例に対し、セルライト期間Ｐ２の時間が長くなるので、その間はリーク対策を施すことができず、リーク電流に起因するデータ消失等が顕在化する恐れがある。
【００２９】
これに対し、本実施形態の図７によれば、初期状態からタイミングｔ４に至るまでは、図６と同様の動作波形であるが、タイミングｔ４以降もライトステート期間Ｐ１が維持される点で、図６とは異なる。すなわち、図６のライトステート期間Ｐ１は、１回目のライトコマンドＷＲの受信後のタイミングｔ４においても終了することなく、最後のライトコマンドＷＲの受信後のタイミングｔ６まで延長され、タイミングｔ６においてセルライト期間Ｐ２に遷移する。その結果、複数のライトコマンドＷＲを連続して受信したとしても、セルライト期間Ｐ２の時間が長くなることはなく、リーク対策期間の状態（ワード線ＷＬ０が非選択、制御信号ＳＨＲがロー、プリチャージ信号ＰＣＧがハイ）を持続することができる。このとき、選択ワード線ＷＬ０上の各メモリセル（ＭＣ０、ＭＣ２・・・）には、それぞれのメモリセルに対して最後に受信したライトコマンドＷＲに対応するデータのみが書き込まれることになる。このように、本実施形態の図７の動作により、複数のライトコマンドＷＲを連続して受信する際、図６に示すようにセルライト期間Ｐ２の時間が長くなることで顕在化するリーク電流の影響を確実に回避することができる。
【００３０】
次に、本実施形態の図７の動作を実現するための具体的な構成及び制御について、図８〜図１１を参照して説明する。なお、図７における動作は、主に図１のライトステート発生回路３０の動作に基づいて制御される。図８は、ライトステート発生回路３０の概略の構成図を示している。図８に示すように、メモリセルアレイ１０におけるｍ＋１個のバンクに対応して個別に制御可能なｍ＋１個のライトステート発生回路３０（０）〜３０（ｍ）が設けられている。ライトコマンドＷＲはそれぞれのライトステート発生回路３０（０）〜３０（ｍ）に共通に供給されるとともに、バンク毎に設定されたｍ＋１個のバンクアドレスＢＡ（０）〜ＢＡ（ｍ）が、対応するライトステート発生回路３０（０）〜３０（ｍ）に個別に供給される。そして、それぞれのライトステート発生回路３０（０）〜３０（ｍ）は、タイミング制御に用いる後述の２通りの制御信号Ｓ１（０）〜Ｓ１（ｍ）、Ｓ２（０）〜Ｓ２（ｍ）を対応するバンクにそれぞれ出力する。
【００３１】
図９は、図８の構成のうち任意のバンク用のライトステート発生回路３０の論理ブロックの具体例を示している。また、図１０は、図９のライトステート発生回路３０において、１回のライトコマンドＷＲを受信する状況の動作を説明するタイミングチャートを示している。なお、図９の論理ブロック及び図１０の動作波形は、図８のｍ個のライトステート発生回路３０に関して基本的に共通である。図９に示すライトステート発生回路３０は、第１遅延カウンタ３１と、第２遅延カウンタ３２と、遅延調整部３３と、ＲＳフリップフロップ３４と、セルライト期間遅延カウンタ３５と、それ以外の多数の論理素子（ＮＡＮＤゲート、ＮＯＲゲート、インバータ等）から構成される。
【００３２】
図９のライトステート発生回路３０には、上述のライトコマンドＷＲ及びバンクアドレスＢＡと、クロックＣＫとがそれぞれ入力される。図１０に示すように、一定周期のクロックＣＫは、図９の第１遅延カウンタ３１、第２遅延カウンタ３２、セルライト期間遅延カウンタ３５に供給され、それぞれのカウント動作に用いられる。ライトコマンドＷＲ及びバンクアドレスＢＡが入力されると、その直後のタイミングＴａ（図９及び図１０）を起点として、第１遅延カウンタ３１のカウント動作が開始される。第１遅延カウンタ３１は、タイミングＴａから、アディティブレイテンシＡＬと、ＣＡＳライトレイテンシＣＷＬとの和（ＡＬ＋ＣＷＬ）に相当する時間だけ遅延したタイミングＴｂ（図９）をカウントする。なお、一般に、（ＡＬ＋ＣＷＬ）は、ライトコマンドＷＲの受信から実際にデータが書き込まれるまでのサイクル数（ライトレイテンシ）に相当する。また、第２遅延カウンタ３２は、第１遅延カウンタ３１により生成されたタイミングＴｂから、バースト長ＢＬの半分に相当するＢＬ／２のサイクル数だけ遅延したタイミングＴｄ（図９及び図１０）をカウントする。このとき、第２遅延カウンタ３２から出力される制御信号Ｓ１は、タイミングＴｄで立ち上がるパルスとなる。
【００３３】
第２遅延カウンタ３２は、上記タイミングＴｄに加えて、このタイミングＴｄから所定のサイクル数だけ先行するタイミングＴｃ（図９及び図１０）をカウントし、それを遅延調整部３３に伝送する。つまり、第２遅延カウンタ３２は、タイミングＴｄにおけるサイクル数（ＢＬ／２）に対し、それよりｘサイクルだけ短いサイクル数（ＢＬ／２−ｘ）をカウントする。図１０の例では、タイミングＴｃは、タイミングＴｄから１サイクルだけ先行している（ｘ＝１）ことがわかる。そして、遅延調整部３３は、第２遅延カウンタ３２によりカウントされるタイミングＴｃを所定の遅延時間Δｔだけ遅延させ、タイミングＴｃ＋Δｔを生成する。この遅延時間Δｔは、図１０に示すように、ワード線ＷＬ０の適切な駆動タイミングに応じて調整されるが、詳しくは後述する。
【００３４】
一方、セルライト期間遅延カウンタ３５は、既に説明したセルライト期間Ｐ２をカウントする。セルライト期間遅延カウンタ３５の前段に設けられた論理回路群及びＲＳフリップフロップ３４は、遅延調整部３３の出力と、タイミングＴａのパルスと、セルライト期間遅延カウンタ３５の出力とに基づいて、セルライト期間Ｐ２を含むタイミングを制御する。また、セルライト期間遅延カウンタ３５の後段に設けられた論理回路群を介して、上述の制御信号Ｓ２が出力される。この制御信号Ｓ２は、遅延制御部３３により生成されるタイミングＴｃ＋Δｔでハイに立ち上がり、後述のタイミングＴｅでローに戻る。なお、図１０に示すように、制御信号Ｓ２がハイを保つ期間は、起点がセルライト期間Ｐ２より先行し、終点がセルライト期間Ｐ２に一致することがわかる。
【００３５】
図１０には、選択されたワード線ＷＬ０と、選択されたメモリセルＭＣ０のそれぞれの動作波形を重ねて示している。ワード線ＷＬ０は、制御信号Ｓ２の立ち上がりタイミングに連動して駆動される。一方、メモリセルＭＣ０に対する書き込みは、制御信号Ｓ１の立ち上がりタイミング（セルライト期間Ｐ２の起点のタイミングＴｄ）に連動して開始される。なお、このタイミングＴｄは、外部からグローバルビット線ＧＢＬを経由してメモリセルＭＣ０への書き込み動作を行う際に活性化される選択信号ＹＳの起動タイミングに一致する。このように、選択されたメモリセルＭＣ０に書き込む際、それより先行するタイミングで、選択されたワード線ＷＬ０を起動することで、ワード線ＷＬ０の起動時の遅延による影響を補償することができ、選択信号ＹＳを用いて起動タイミングを制御する場合と同等のライトリカバリー時間ｔＷＲを保つことができる。
【００３６】
次に、図１１は、図９のライトステート発生回路３０において、図１０とは異なり、２回のライトコマンドＷＲを連続して受信する状況の動作を示すタイミングチャートを示している。以下では、図１１の動作波形のうち、主に図１０と異なる点について説明する。図１１においては、１回目のライトコマンドＷＲを受信した後、クロックＣＫの所定のサイクル数が経過した後に、２回目のライトコマンドＷＲを受信する。このとき、２回のライトコマンドＷＲの受信間隔は、図１０で説明したタイミングＴａ〜Ｔｃの間の総サイクル数である（ＡＬ＋ＣＷＬ）＋（ＢＬ／２−ｘ）よりも短い条件を満たすものとする。
【００３７】
上記条件を満たしている場合、１回目のライトコマンドＷＲに応答して第１遅延カウンタ３１及び第２遅延カウンタ３２がカウント動作を開始した後、制御信号Ｓ１がローを維持する状態にある。よって、図９において、２回目のライトコマンドＷＲに応答して、前述のカウント動作が一旦リセットされるので、２回目のライトコマンドＷＲの受信時点から同様のカウント動作が再び開始されることなる。その結果、図１１に示すように、それぞれの制御信号Ｓ１、Ｓ２が立ち上がるタイミングは、図１０に比べると遅れることになり、ライトステート期間Ｐ１が延長されることがわかる。以上のように、図１１の動作波形と同様の制御により、本実施形態における図７の制御を実現することが可能となる。
【００３８】
次に、図１２を参照して、本実施形態において多様なパターンでライトコマンドＷＲを受信する場合の動作について説明する。図１２では、アクティブコマンドＡＣＴに続いて２回以上のライトコマンドＷＲを受信する状況として、５つのケース１〜５を比較して示している。いずれのケースにおいても、図５のライトステート期間Ｐ１の時間Ｔ１に相当する部分を破線矢印にて示すとともに、図５のセルライト期間Ｐ２の時間Ｔ２に相当する部分を実線矢印にて示している。また、動作波形としては、ワード線ＷＬ０、制御信号ＳＨＲ、プリチャージ信号ＰＣＧの反転信号（図中、／ＰＣＧと表記する）は同じ変化をするので、まとめて示してる。
【００３９】
図１２のケース１は、アクティブコマンドＡＣＴに続いて、１回目のライトコマンドＷＲの受信後、十分な時間間隔をおいて２回目のライトコマンドＷＲを受信する状況を示している。この場合、各々のライトコマンドＷＲに応答して、図５と同様のパターンに従って、ライトステート期間Ｐ１とそれに続くセルライト期間Ｐ２が制御される。
【００４０】
図１２のケース２は、アクティブコマンドＡＣＴに続いて、複数回のライトコマンドＷＲが繰り返し受信される場合において、各々のセルライト期間Ｐ２の時間Ｔ２が経過した直後に後続のライトコマンドＷＲが受信される状況を示している。この場合、図７とは異なり、ライトステート期間Ｐ１が延長されることはないが、複数のライトコマンドＷＲの繰り返し周期がほぼ時間Ｔ１＋Ｔ２となる場合のワーストケースに相当する。
【００４１】
図１２のケース３は、アクティブコマンドＡＣＴに続いて、複数回のライトコマンドＷＲが繰り返し受信される場合において、各々のライトステート期間Ｐ１の時間Ｔ１が経過する前に後続のライトコマンドＷＲが受信される状況を示している。すなわち、図７に示した動作と同じ状況に相当し、最後のライトコマンドＷＲを受信するまで、ライトステート期間Ｐ１が延長されるので、その間はワード線ＷＬ等が立ち上がることはない。
【００４２】
図１２のケース４は、アクティブコマンドＡＣＴに続いて、複数回のライトコマンドＷＲが繰り返し受信される場合において、各々のライトステート期間Ｐ１からセルライト期間Ｐ２に遷移した後に、セルライト期間Ｐ２の時間Ｔ２が経過する前に後続のライトコマンドＷＲが受信される状況を示している。この場合、毎回のライトコマンドＷＲに応答して、ワード線ＷＬ等を立ち上げてライト動作が開始されるものの、その途中で次のライトステート期間Ｐ１に遷移する。よって、最後のライトコマンドＷＲを除いてライト動作は保証されないが、最後のライトコマンドＷＲのみライト動作が保証されれば問題は生じない。
【００４３】
図１２のケース５は、アクティブコマンドＡＣＴの直後に１回目のライトコマンドＷＲを受信する状況を示している。この場合、アクティブコマンドＡＣＴに応答してワード線ＷＬ等を立ち上げる必要があるので、１回目のライトコマンドＷＲの受信後から時間Ｔ１の経過前であっても、ケース１〜４のようなライトステート期間Ｐ１とは異なる制御がなされる。なお、それ以降に受信される２回目のライトコマンドＷＲに対しては正常な制御がなされる。
【００４４】
以上説明したように、本実施形態の構成及び制御を採用することにより、選択されたメモリセルＭＣに対するライト動作に際し、リーク対策のための制御を行いつつ、１回のライトコマンドＷＲを受信したときはライトステート期間Ｐ１に遷移して時間Ｔ１が経過するまでリーク対策の制御を維持するとともに、複数回のライトコマンドＷＲを連続して受信したときもライトステート期間Ｐ１を延長することで、リーク対策の制御を適切に維持することができる。その結果、多様なライト動作において、メモリセルＭＣのリーク電流がローカルビット線ＬＢＬを経由して他のメモリセルＭＣのデータを消失させる事態を有効に防止することができる。
【００４５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。例えば、本発明は、半導体装置としてのＤＲＡＭに限られることなく、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）等に対して適用することができる。
【符号の説明】
【００４６】
１０…メモリセルアレイ
１１…Ｘデコーダ・Ｘタイミング生成回路
１２…Ｙデコーダ・Ｙタイミング生成回路
１３…データ制御回路
１４…データラッチ回路
１５…入出力インターフェース
１６…内部クロック生成回路
１７…制御信号生成回路
１８…ＤＬＬ回路
２０…Ｐ型シリコン基板
２１…素子分離絶縁膜
２２、２３…Ｎ型不純物層
２４…フローティングボディ
２５…ゲート誘電体膜
２６…ゲート電極
２７…蓄積電極
２８…プレート電極
３０…ライトステート発生回路
３１…第１遅延カウンタ
３２…第２遅延カウンタ
３３…遅延調整部
３４…ＲＳフリップフロップ
３５…セルライト期間遅延カウンタ
ＭＣ、ＭＣ０、ＭＣ１、ＭＣ２…メモリセル
ＷＬ、ＷＬ０、ＷＬ１…ワード線
ＬＢＬ、ＬＢＬ０、ＬＢＬ１…ローカルビット線
ＧＢＬ、／ＧＢＬ…グローバルビット線
ＳＡ…センスアンプ
ＳＡＤ…センスアンプ駆動回路
Ｑ１０、Ｑ１１…トランジスタ
ＣＳＰ、ＣＳＮ…共通ソース線
ＳＨＲ…制御信号
ＰＣＧ…プリチャージ信号
ＶＢＬＲ…プリチャージ電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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