(57)【要約】【課題】逆接続保護機能を有するＥＳＤ保護素子を有する半導体装置を提供する。【解決手段】半導体装置は、ツェナーダイオード２１および２２のカソードとして機能する半導体基板１１の表面に形成されるＮ型拡散層１４と、ツェナーダイオード２１のアノードとして機能する、入力パッド３１とＥＳＤ保護素子１０の入力端子との接続部分において、Ｎ型拡散層１４の表面に形成されるＰ型拡散層１５ａと、ツェナーダイオード２２のアノードとして機能する、接地パッドとＥＳＤ保護素子１０の接地端子との接続部分において、Ｎ型拡散層１４の表面に形成されるＰ型拡散層１５ｂと、を備えたＥＳＤ保護素子を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型の半導体基板と、
第一のツェナーダイオードおよび第二のツェナーダイオードのカソードとして機能し、前記半導体基板の表面から内部にかけて形成されたＮ型拡散層と、
前記第一のツェナーダイオードのアノードとして機能し、入力パッドとＥＳＤ保護素子の入力端子との接続部分において、前記Ｎ型拡散層の表面に形成された第一のＰ型拡散層と、
前記第二のツェナーダイオードのアノードとして機能し、接地パッドとＥＳＤ保護素子の接地端子との接続部分において、前記Ｎ型拡散層の表面に形成された第二のＰ型拡散層と、
前記第一のＰ型拡散層の上にコンタクトが設けられる領域において、前記第一のＰ型拡散層の表面に形成された第一の高濃度Ｐ型拡散層と、
前記第二のＰ型拡散層の上にコンタクトが設けられる領域において、前記第二のＰ型拡散層の表面に形成された第二の高濃度Ｐ型拡散層と、
を備えたことを特徴とするＥＳＤ保護素子を有する半導体装置。
【請求項２】
前記Ｎ型拡散層の下に、さらに、Ｎ型のウェルを有することを特徴とする請求項１記載のＥＳＤ保護素子を有する半導体装置。
【請求項３】
前記ＥＳＤ保護素子は周囲には、さらに、Ｐ型ウェルを有し、前記Ｐ型ウェルは第三の高濃度Ｐ型拡散層を介して前記接地パッドに接続されていることを特徴とする請求項１または２に記載のＥＳＤ保護素子を有する半導体装置。
【請求項４】
前記第一のＰ型拡散層の平面形状は、正方形である、
ことを特徴とする請求項１乃至３のいずれか１項に記載のＥＳＤ保護素子を有する半導体装置。
【請求項５】
前記第一のＰ型拡散層の平面形状は、長方形である、
ことを特徴とする請求項１乃至３のいずれか１項に記載のＥＳＤ保護素子を有する半導体装置。
【請求項６】
前記第一のＰ型拡散層の平面形状は、八角形である、
ことを特徴とする請求項１乃至３のいずれか１項に記載のＥＳＤ保護素子を有する半導体装置。
【請求項７】
前記第一のＰ型拡散層の平面形状は、円形である、
ことを特徴とする請求項１乃至３のいずれか１項に記載のＥＳＤ保護素子を有する半導体装置。
【請求項８】
前記第一のＰ型拡散層の平面形状は、長方形類似の形状であり、長方形の短手方向の部分は、丸くなっている、
ことを特徴とする請求項１乃至３のいずれか１項に記載のＥＳＤ保護素子を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する、特に、半導体装置に搭載されるＥＳＤ（静電気放電）保護素子に関する。
【背景技術】
【０００２】
従来のＥＳＤ保護素子について説明する。図６は、従来のＥＳＤ保護素子を示す断面図及び等価回路図である。
【０００３】
入力パッドに印加されたサージ電圧は、入力パッドに連なるカソード電極１０６へ伝わり、ＥＳＤサージ電流が入力パッドから接地パッドにアノード電極１０７を介して流れる。この時、ＥＳＤ保護素子のツェナーダイオード１０８（ツェナー領域１０３、カソード１０４、及び、アノード１０５からなる）及びツェナーダイオード１０９（ツェナー領域１０３、カソード１０４、及び、基板１０１、ピックアップ領域１０２からなる）は、ブレイクダウン動作により、このＥＳＤサージ電流をダイオードの逆方向に流す。これにより、ＥＳＤサージ電流は内部回路に流れないので、内部回路がＥＳＤサージ電流から保護されることになる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１８９７６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１によって開示された技術では、電源電圧が接地パッドに誤って印加される逆接続の状態においては、ダイオードが順方向となり接地パッドから入力パッドへと電流が流れてしまう。そのため、半導体装置は、誤動作したり破壊されたりしてしまう可能性が高い。そこで、製品によってはこうした事態を避けるために、半導体装置に搭載されるＥＳＤ保護素子には、逆接続保護機能が要求されるようになる。本発明は、上記課題に鑑みてなされ、逆接続保護機能を有するＥＳＤ保護素子を備えた半導体装置を提供するものである。
【課題を解決するための手段】
【０００６】
本発明は、上記課題を解決するため、ＥＳＤ保護素子を有する半導体装置であって、半導体基板と、第一〜第二ツェナーダイオードのカソードとして機能し、前記半導体基板の表面に形成されるＮ型拡散層と、前記第一ツェナーダイオードのアノードとして機能し、入力パッドとＥＳＤ保護素子の入力端子との接続部分において、前記Ｎ型拡散層の表面に形成される第一Ｐ型拡散層と、前記第二ツェナーダイオードのアノードとして機能し、接地パッドとＥＳＤ保護素子の接地端子との接続部分において、前記Ｎ型拡散層の表面に形成される第二Ｐ型拡散層と、前記第一Ｐ型拡散層の上にコンタクトが設けられる領域において、前記第一Ｐ型拡散層の表面に形成される第一高濃度Ｐ型拡散層と、前記第二Ｐ型拡散層の上にコンタクトが設けられる領域において、前記第二Ｐ型拡散層の表面に形成される第二高濃度Ｐ型拡散層と、を備えることを特徴とするＥＳＤ保護素子を有す半導体装置提供する。
【発明の効果】
【０００７】
本発明では、電源電圧が接地パッドに誤って印加される逆接続の状態において、ＥＳＤ保護素子の第一ツェナーダイオードは、逆バイアスとなるので、オフしている。そのため、接地パッドに印加された電源電圧は、入力パッドに印加されないので、半導体装置は、誤動作したり破壊されたりしない。
【図面の簡単な説明】
【０００８】
【図１】ＥＳＤ保護素子を示す断面図及び等価回路図である。
【図２】ＥＳＤ保護素子を示す平面図である。
【図３】ＥＳＤ保護素子を示す平面図である。
【図４】ＥＳＤ保護素子を示す平面図である。
【図５】ＥＳＤ保護素子を示す平面図である。
【図６】従来のＥＳＤ保護素子を示す断面図及び回路図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について、図面を参照して説明する。図中のＰあるいはＮは半導体領域の導電型を表し、付属する＋、±、−は不純物濃度の相対的な大小関係を示し、Ｐ−、Ｐ±、Ｐ＋の順で濃度は高くなる。Ｎ型に関しても同様である。
【００１０】
まず、半導体装置におけるＥＳＤ（静電気放電）保護素子の構成について説明する。図１は、ＥＳＤ保護素子を示す断面図及び等価回路図である。図２は、ＥＳＤ保護素子を示す平面図である。
【００１１】
図１の（Ａ）に示すように、ＥＳＤ保護素子１０が形成されない領域において、Ｐ型半導体基板１１の表面に、Ｐ型ウェル１２が形成されている。ＥＳＤ保護素子１０が形成される領域において、Ｐ型半導体基板１１の表面に、Ｎ型ウェル１３が形成されている。Ｎ型ウェル１３の表面には、Ｎ型拡散層１４が形成されている。そして、入力パッド３１とＥＳＤ保護素子１０の入力端子との接続部分には、Ｎ型拡散層１４の表面に、第一のＰ型拡散層１５ａが形成されている。さらに、接地パッドとＥＳＤ保護素子１０の接地端子との接続部分において、Ｎ型拡散層１４の表面に、第二のＰ型拡散層１５ｂが形成されている。
【００１２】
Ｐ型ウェル１２及びＰ型拡散層１５ａ〜１５ｂの上にコンタクトをとるための高濃度Ｐ型拡散層１７ａ〜１７ｃが設けられない領域において、Ｐ型半導体基板１１の表面には、ＬＯＣＯＳ法（Local Oxidation of Silicon：シリコンを部分的に酸化する方法）による比較的膜厚の厚いＬＯＣＯＳ酸化膜１６が形成されている。Ｐ型ウェル１２の上にコンタクトが設けられる領域において、Ｐ型ウェル１２の表面に、高濃度Ｐ型拡散層１７ｃが形成される。Ｐ型拡散層１５ａの上にコンタクトが設けられる領域において、Ｐ型拡散層１５ａの表面に、第一の高濃度Ｐ型拡散層１７ａが形成される。Ｐ型拡散層１５ｂの上にコンタクトが設けられる領域において、Ｐ型拡散層１５ｂの表面に、第二の高濃度Ｐ型拡散層１７ｂが形成される。
【００１３】
Ｎ型拡散層１４は、ツェナーダイオード２１〜２２のカソードとして機能する。Ｐ型拡散層１５ａは、ツェナーダイオード２１のアノードとして機能する。Ｐ型拡散層１５ｂは、ツェナーダイオード２２のアノードとして機能する。ツェナーダイオード２１及びツェナーダイオード２２がＥＳＤ保護素子１０を構成している。
【００１４】
Ｎ型拡散層１４の不純物濃度は、Ｎ型ウェル１３の不純物濃度よりも濃い。Ｐ型拡散層１５ａ〜１５ｂの不純物濃度は、Ｐ型ウェル１２の不純物濃度よりも濃く、高濃度Ｐ型拡散層１７ａ〜１７ｃの不純物濃度よりも薄い。Ｎ型拡散層１４及びＰ型拡散層１５ａ〜１５ｂの不純物濃度は、ツェナーダイオード２１〜２２の耐圧によって適宜設計される。また、高濃度Ｐ型拡散層１７ａ〜１７ｃの不純物濃度は、高濃度Ｐ型拡散層１７ａ〜１７ｃとその上のコンタクトとの接触抵抗の値が小さくなるよう適宜設計される。
【００１５】
また、図２に示すように、Ｐ型拡散層１５ａ及び高濃度Ｐ型拡散層１７ａの平面形状は、本実施形態においては、対称性の高い正方形である。これらのＰ型拡散層１５ａ及び高濃度Ｐ型拡散層１７ａを中心として、図２の平面図で上下左右対称に、ＬＯＣＯＳ酸化膜１６及び高濃度Ｐ型拡散層１７ｂ〜１７ｃを形成する。
【００１６】
次に、ＥＳＤ保護素子１０の回路について説明する。
図１の（Ｂ）に示すように、入力パッド３１は、ツェナーダイオード２１のアノード及び半導体装置の内部回路に接続される。ツェナーダイオード２１のカソードは、ツェナーダイオード２２のカソードに接続される。ツェナーダイオード２２のアノードは、接地パッドに接続される。
【００１７】
次に、ＥＳＤ保護素子１０の動作について説明する。
通常の動作においてはＥＳＤ保護素子１０のツェナーダイオード２２は、逆バイアスとなるので、オフしている。よって、ＥＳＤ保護素子１０は、入力パッド３１に印加される電圧に影響しない。
【００１８】
次に、電源電圧が接地パッドに誤って印加される逆接続の状態においては、ＥＳＤ保護素子１０は逆接続保護動作を行う。即ち、ＥＳＤ保護素子１０のツェナーダイオード２１は、逆バイアスとなるので、オフしたままである。よって、接地パッドに印加された電源電圧は、入力パッド３１に印加されない。
【００１９】
続いて、ＥＳＤ保護素子１０のＥＳＤ保護動作について説明する。
入力パッド３１へ印加されたサージ電圧により、ＥＳＤサージ電流が入力パッド３１から接地パッドに流れる。この時、ＥＳＤ保護素子１０のツェナーダイオード２１は、このＥＳＤサージ電流を順方向に流している。また、ＥＳＤ保護素子１０のツェナーダイオード２２は、ブレイクダウン動作により、このＥＳＤサージ電流を逆方向に流している。これにより、ＥＳＤサージ電流が内部回路に流れないので、内部回路がＥＳＤサージ電流から保護される。
【００２０】
なお、Ｐ型拡散層１５ａ及び高濃度Ｐ型拡散層１７ａの平面形状は、正方形であるが、電界集中防止のため、角をカットされた八角形としても良い。この時、これらのＰ型拡散層１５ａ及び高濃度Ｐ型拡散層１７ａを中心として、平面図で上下左右対称に、ＬＯＣＯＳ酸化膜１６及び高濃度Ｐ型拡散層１７ｂ〜１７ｃを形成する。
【００２１】
また、ＬＯＣＯＳ法が使用されているが、ＳＴＩ法（Shallow Trench Isolation：浅い溝を使った分離方法）を使用しても良い。
また、図３に示すように、Ｐ型拡散層１５ａ及び高濃度Ｐ型拡散層１７ａの平面形状は、長方形としても良い。
【００２２】
また、図４に示すように、Ｐ型拡散層１５ａ及び高濃度Ｐ型拡散層１７ａの平面形状は、電界の集中を避けられるように円形としても良い。
また、図５に示すように、Ｐ型拡散層１５ａ及び高濃度Ｐ型拡散層１７ａの平面形状は、長方形類似の形状でも良く、この長方形の短手方向の部分は、丸くなっている。
また、Ｎ型ウェル１３は、無くても良い。この時、ＥＳＤ保護素子１０が形成される領域において、Ｐ型半導体基板１１の表面に、直接、Ｎ型拡散層１４が形成される。
【符号の説明】
【００２３】
１０  ＥＳＤ保護素子
１１  Ｐ型半導体基板
１２  Ｐ型ウェル
１３  Ｎ型ウェル
１４  Ｎ型拡散層（ツェナーダイオード２１〜２２のカソード）
１５ａ  Ｐ型拡散層（ツェナーダイオード２１のアノード）
１５ｂ  Ｐ型拡散層（ツェナーダイオード２２のアノード）
１６  ＬＯＣＯＳ酸化膜
１７ａ〜１７ｃ  高濃度Ｐ型拡散層
１８  Ｎ型拡散層
２１  ツェナーダイオード
２２  ツェナーダイオード
３１  入力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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