(57)【要約】【課題】電力損失を抑制すること。【解決手段】第１端子と第２端子との間を流れる第１電流Ｉ１をスイッチングする第１トランジスタＱ１と、第１端子が前記第１トランジスタと共通に接続され、制御端子が前記第１トランジスタと共通に接続され、前記第１トランジスタと同じチップ１４に形成された第２トランジスタＱ２と、前記第２トランジスタの第１端子と第２端子との間に第２電流Ｉ２を流す電流源１２と、前記第１トランジスタおよび前記第２トランジスタの前記第２端子の電圧に基づき、前記第１トランジスタのオンおよびオフを制御する制御部１０と、を具備する電源装置。【選択図】図３
2014121236.tif 000002
【特許請求の範囲】
【請求項１】
第１端子と第２端子との間を流れる第１電流をスイッチングする第１トランジスタと、
第１端子が前記第１トランジスタと共通に接続され、制御端子が前記第１トランジスタと共通に接続され、前記第１トランジスタと同じチップに形成された第２トランジスタと、
前記第２トランジスタの第１端子と第２端子との間に第２電流を流す電流源と、
前記第１トランジスタおよび前記第２トランジスタの前記第２端子の電圧に基づき、前記第１トランジスタのオンおよびオフを制御する制御部と、
を具備することを特徴とする電源装置。
【請求項２】
前記制御部は、前記第１トランジスタおよび前記第２トランジスタの第２端子の電圧の比に基づき、前記第１トランジスタをオフすることを特徴とする請求項１記載の電源装置。
【請求項３】
前記制御部が前記第１トランジスタをオフするとき、前記第１トランジスタの前記第２端子から前記制御部に入力される電圧を遮断するまたは前記第１トランジスタの前記第２端子より低い電圧にクランプする遮断回路を具備することを特徴とする請求項１または２記載の電源装置。
【請求項４】
前記第１トランジスタと電源との間にカスケード接続された第３トランジスタを具備することを特徴とする請求項１から３のいずれか一項記載の電源装置。
【請求項５】
前記第１トランジスタの前記第２端子から前記制御部に入力される電圧をピークホールドするピークホールド回路を具備することを特徴とする請求項１から４のいずれか一項記載の電源装置。
【請求項６】
前記第１トランジスタがオフする前に前記遮断回路に前記制御部に入力される電圧を遮断するまたはクランプさせ、前記第１トランジスタがオンした後に前記遮断回路に前記制御部に入力される電圧の遮断またはクランプを解除させる遅延回路を具備することを特徴とする請求項３記載の電源装置。
【請求項７】
前記第１トランジスタおよび前記第２トランジスタはＧａＮを含むことを特徴とする請求項１から６のいずれか一項記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源装置に関し、例えば電流をスイッチングするトランジスタを含む電源装置に関する。
【背景技術】
【０００２】
電圧を変換する電源装置として、非絶縁型の昇圧または降圧スイッチングレギュレータ（例えば特許文献１から４）、およびトランスを用いた絶縁型のレギュレータが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１１７８１０号公報
【特許文献２】特開２０１０−１１４９９３号公報
【特許文献３】特開２０１０−２６８５４２号公報
【特許文献４】特開２０１１−１８８６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源装置においては、電流を検出しトランジスタをオンおよびオフさせる場合がある。電流検出用に抵抗を用いると、電力損失が生じる。本電源装置は、電力損失を抑制することを目的とする。
【課題を解決するための手段】
【０００５】
第１端子と第２端子との間を流れる第１電流をスイッチングする第１トランジスタと、第１端子が前記第１トランジスタと共通に接続され、制御端子が前記第１トランジスタと共通に接続され、前記第１トランジスタと同じチップに形成された第２トランジスタと、前記第２トランジスタの第１端子と第２端子との間に第２電流を流す電流源と、前記第１トランジスタおよび前記第２トランジスタの前記第２端子の電圧に基づき、前記第１トランジスタのオンおよびオフを制御する制御部と、を具備することを特徴とする電源装置を用いる。
【発明の効果】
【０００６】
本電源装置によれば、電力損失を抑制できる。
【図面の簡単な説明】
【０００７】
【図１】図１は、比較例１に係る電源装置の回路図である。
【図２】図２は、比較例２に係る電源装置の回路図である。
【図３】図３は、実施例１に係る電源装置の回路図である。
【図４】図４は、実施例２に係る電源装置の回路図である。
【図５】図５は、遮断回路および遅延回路の一例を示す回路図である。
【図６】図６は、ピークホールド回路の一例を示す回路図である。
【図７】図７（ａ）から図７（ｃ）は、時間に対する検出量を示す図である。
【図８】図８は、実施例３に係る電源装置の回路図である。
【図９】図９は、実施例４に係る電源装置の回路図である。
【図１０】図１０は、実施例５に係る電源装置の回路図である。
【図１１】図１１は、実施例６に係る電源装置の回路図である。
【図１２】図１２は、実施例７に係る電源装置の回路図である。
【発明を実施するための形態】
【０００８】
まず、比較例に係る電源装置について説明する。比較例１は、非絶縁型の昇圧スイッチングレギュレータの例である。図１は、比較例１に係る電源装置の回路図である。図１を参照し、電源装置１１０は、整流回路２４、インダクタＬ０、ダイオードＤ５、キャパシタＣ０、トランジスタＱ０、抵抗Ｒ０からＲ４、制御部１０およびドライバ２６を備えている。整流回路２４は、ダイオードＤ１からＤ４を有するブリッジ回路である。整流回路２４は、交流電源２２から交流端子ＡＣに入力された交流電力を整流し、ノードＤＣ１およびＤＣ２に直流電力を出力する。ノードＤＣ１およびＤＣ２は、例えばそれぞれ正電源およびグランドである。インダクタＬ０は、一端がノードＤＣ１に他端がノードＮ４に接続されている。ダイオードＤ５は、アノードがノードＮ４にカソードが出力端子Ｔｏｕｔに接続されている。キャパシタＣ０は一端が出力端子Ｔｏｕｔに他端がノードＮ５に接続されている。負荷２８は、一端が出力端子Ｔｏｕｔに他端がノードＮ５に接続されている。
【０００９】
トランジスタＱ０は、ドレインがノードＮ４にソースがノードＮ５に接続されている。トランジスタＱ０は、例えばＮ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。抵抗Ｒ０は、一端がノードＮ５に他端がノードＤＣ２に接続されている。抵抗Ｒ１およびＲ２は、ノードＤＣ１とＤＣ２との間に直列に接続されている。抵抗Ｒ３およびＲ４は、出力端子ＴｏｕｔとノードＮ５との間に直列に接続されている。
【００１０】
制御部１０には、ノードＤＣ２の電圧が抵抗Ｒ１およびＲ２により抵抗分割された電圧と、出力端子Ｔｏｕｔの電圧が抵抗Ｒ３およびＲ４により抵抗分割された電圧と、が入力する。制御部１０は、抵抗Ｒ０の両端の電位差から抵抗Ｒ０を流れる電流を検出する。制御部１０は、ノードＤＣ１の電圧、出力端子Ｔｏｕｔの電圧および抵抗Ｒ０を流れる電流に基づきトランジスタＱ０をオンまたはオフさせる制御信号を出力する。制御信号は１または複数のアンプを有するドライバ２６により増幅されトランジスタＱ０のゲートに入力する。
【００１１】
トランジスタＱ０をオンすると、インダクタＬ０を電流が流れる。トランジスタＱ０をオフすると、インダクタＬ０を流れる電流によりノードＮ４および出力端子Ｔｏｕｔの電圧がノードＤＣ１の電圧より高くなる。インダクタＬ０を流れる電流が小さくなるとトランジスタＱ０がオンする。このとき、ノードＮ４の電圧は出力端子Ｔｏｕｔより低くなってもダイオードＤ５により、出力端子ＴｏｕｔからノードＮ４への電流の逆流を抑制できる。
【００１２】
このような電源装置において、制御部１０は、力率が改善するように制御信号を出力するＰＦＣ（Power Factor Correction）回路である。これにより、力率を改善させることができる。しかしながら、比較例１においては、電流を検出するため抵抗Ｒ０が設けられている。このため、抵抗Ｒ０により電力損出が生じる。
【００１３】
比較例２は、絶縁型のレギュレータの例である。図２は、比較例２に係る電源装置の回路図である。電源装置１１２は、トランス３０、ダイオードＤ６、トランジスタＱ０、抵抗Ｒ０および制御部３６を備えている。トランス３０は、１次側が入力端子Ｔｉｎに２次側が出力端子Ｔｏｕｔに接続されている。ダイオードＤ６は、アノードがトランス３０の２次側にカソードが出力端子Ｔｏｕｔに接続されている。負荷２８は、出力端子Ｔｏｕｔに接続されている。トランジスタＱ０は、ドレインがトランス３０の一次側の低圧側にソースがノードＮ６に接続されている。抵抗Ｒ０は、一端がノードＮ６に他端がグランドに接続されている。
【００１４】
制御部３６は、比較器３２および制御回路３４を備えている。比較器３２は、参照電圧ＶｒｅｆとノードＮ６の電圧とを比較する。制御回路３４は、ノードＮ６の電圧が参照電圧Ｖｒｅｆ以上となった場合、トランジスタＱ０のゲートに閾値電圧より低い電圧を印加する。これにより、トランジスタＱ０はオフする。
【００１５】
これにより、トランス３０に過電流が流れたときに、トランジスタＱ０をオフすることができる。しかしながら、比較例２においては、電流を検出するため抵抗Ｒ０が設けられている。このため、抵抗Ｒ０により電力損出が生じる。
【００１６】
以下、抵抗による電力損失を抑制する実施例について図面を参照し、説明する。
【実施例１】
【００１７】
図３は、実施例１に係る電源装置の回路図である。図３を参照し、電源装置１００は、トランジスタＱ１（第１トランジスタ）、トランジスタＱ２（第２トランジスタ）、電流源１２および制御部１０を備えている。トランジスタＱ１は、ドレインがノードＮ１にソースがグランドに接続されている。ノードＮ１は電源ＶＤＣに接続されている。ノードＮ１からグランドには電流Ｉ１（第１電流）が流れる。トランジスタＱ１は、ゲートに印加される制御信号Ｖｃによりソースとドレインとの間を流れる電流Ｉ１をスイッチングする。電源ＶＤＣは、例えば直流電源である。ノードＮ１と電源ＶＤＣとの間には、例えば比較例１のインダクタＬ０または比較例２のトランス３０が接続されている。トランジスタＱ２は、ドレインがノードＮ２にソースがグランドに接続されている。電流源１２は、電源ＶＤＤとノードＮ２との間に接続されている。電源ＶＤＤは例えば直流電源である。電源ＶＤＤの電圧は電源ＶＤＣと同じでもよいが、異なっていてもよい。電流源１２は、トランジスタＱ２のソースとドレインとの間に一定の電流Ｉ２（第２電流）を流す。電流Ｉ２の大きさは電流Ｉ１に応じ適宜設定できる。制御部１０は、ノードＮ１の電圧Ｖ１とノードＮ２の電圧Ｖ２に基づき、トランジスタＱ１およびＱ２のゲートに制御信号Ｖｃを印加することによりトランジスタＱ１およびＱ２のオンオフを制御する。
【００１８】
トランジスタＱ１およびＱ２は、例えばＧａＮを含むトランジスタであり、例えばＧａＮ層がチャネルであるトランジスタである。さらに、トランジスタＱ１およびＱ２は、例えば基板上に、窒化アルミニウムガリウム／窒化ガリウム（ＡｌＧａＮ／ＧａＮ）ヘテロ構造を形成し、ＧａＮ層を電子走行層とするものである。なお、基板としては、サファイア、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、シリコン（Ｓｉ）等により形成された基板が用いられる。トランジスタＱ１およびＱ２は、ノーマリオフでもノーマリオンでもよい。さらに、トランジスタＱ１およびＱ２は、シリコン基板に形成されたＭＯＳＦＥＴでもよい。
【００１９】
トランジスタＱ１とＱ２とは、同じチップ１４に形成されている。これにより、トランジスタＱ１とＱ２とは単位サイズ当りの特性がほぼ同じとなる。トランジスタＱ１とＱ２とのサイズ（例えばゲート幅）の比は１：Ｍ（Ｍ＞１）である。トランジスタＱ１とＱ２とはソースが共通に接続され、ゲートが共通に接続される。これにより、電流Ｉ１とＩ２との比は１：Ｍとなる。よって、Ｉ１＝Ｖ１／Ｖ２×Ｍ×Ｉ２となる。制御部１０は、電圧Ｖ１およびＶ２からトランジスタＱ１の温度特性を補償し、温度によらず、トランジスタＱ１を流れる電流Ｉ１を検出できる。
【００２０】
実施例１によれば、トランジスタＱ２のソースおよびドレインのいずれか一方（第１端子）はトランジスタＱ１のソースおよびドレインのいずれか一方（第１端子）と共通に接続されている。トランジスタＱ２のゲート（制御端子）はトランジスタＱ１のゲート(制御端子)と共通に接続さている。これにより、電圧Ｖ１およびＶ２により電流Ｉ１を検出できる。さらに、トランジスタＱ１とＱ２とが同じチップ１４に形成されているため、トランジスタの温度係数を補償できる。また、トランジスタの製造ばらつきを補償できる。
【００２１】
また、トランジスタＱ２のサイズはトランジスタＱ１より小さい。これにより、電流Ｉ２を小さくできる。トランジスタＱ１およびＱ２のソースとドレインとは逆でもよい。すなわち、ノードＮ１およびＮ２には、それぞれトランジスタＱ１およびＱ２のソースおよびドレインのいずれか一方が接続され、トランジスタＱ１およびＱ２のソースおよびドレインの他方（第２端子）が共通に接続されていてもよい。
【００２２】
トランジスタＱ１のソースとドレインとの間には数１０Ｖから数１００Ｖが印加される。高耐圧のシリコンＭＯＳＦＥＴは、ソースがチップ裏面に形成される。このため、実施例１のようにトランジスタＱ１とＱ２とを同じチップに形成することが難しくなる。よって、トランジスタＱ１およびＱ２は、ＧａＮを含むトランジスタであることが好ましい。これにより、トランジスタＱ１は高耐圧であり、かつトランジスタＱ１とＱ２とを同じチップに形成できる。
【実施例２】
【００２３】
実施例２は、電源装置が遮断回路、ピークホールド回路および遅延回路を備える例である。図４は、実施例２に係る電源装置の回路図である。図４を参照し、電源装置１０１は、遮断回路１６、ピークホールド回路１８および遅延回路２０を備えている。遮断回路１６は、制御部１０がトランジスタＱ１をオフするとき、ノードＮ１から制御部１０に入力される電圧Ｖ１を遮断するまたはクランプする回路である。ピークホールド回路１８は、ノードＮ１から制御部１０に入力される電圧をピークホールドする。遅延回路２０は、トランジスタＱ１およびＱ２のオンおよびオフのタイミングと、遮断回路１６の動作タイミングを調整する回路である。遅延回路２０は、トランジスタＱ１をオンさせた後に遮断回路１６に制御部１０に入力される電圧の遮断またはクランプを解除させる。また、遅延回路２０は、トランジスタＱ１をオフさせる前に遮断回路１６に制御部１０に入力される電圧の遮断またはクランプをさせる。その他の構成は実施例１の図３と同じであり説明を省略する。遮断回路１６、ピークホールド回路１８および遅延回路２０は少なくとも１つが設けられていればよい。
【００２４】
図５は、遮断回路および遅延回路の一例を示す回路図である。図５を参照し、遮断回路１６は、トランジスタＱ４および抵抗Ｒ５を備えている。トランジスタＱ４は、例えばＧａＮを含むトランジスタである。トランジスタＱ４は、ドレインがノードＮ１にソースがノードＮ７に接続されている。なお、トランジスタＱ４は、ドレインがノードＮ７にソースがノードＮ１に接続されていてもよい。抵抗Ｒ５は、一端がノードＮ７に他端がグランドに接続されている。トランジスタＱ４は、トランジスタＱ１およびＱ２がオフするときにオフするように、ゲートに信号が入力する。トランジスタＱ１およびＱ２がオンのとき、ノードＮ１の電圧は数Ｖである。このとき、トランジスタＱ４はオンする。これにより、ノードＮ７はノードＮ１と同じ電位となる。一方、トランジスタＱ１およびＱ２がオフのとき、ノードＮ１の電圧は数１００Ｖである。このとき、トランジスタＱ４はオフする。よって、ノードＮ７の電位は数Ｖ以下となる。
【００２５】
制御部１０は、例えばＭＯＳＦＥＴを用いて形成される。この場合、制御部１０の耐圧は数１０Ｖである。制御部１０に数１００Ｖの電圧が印加されると制御部１０が破壊することがある。実施例２によれば、遮断回路１６が、トランジスタＱ１がオフするときノードＮ１から制御部１０に入力される電圧を遮断する。これにより、制御部１０に高電圧が印加されることを抑制でき、制御部１０の破壊を抑制できる。遮断回路１６は、制御部１０に入力される電圧をノードＮ１の電圧より低い電圧にクランプしてもよい。
【００２６】
遅延回路２０はＡＮＤ回路４０、ＯＲ回路４２、回路４３および４５を備えている。制御部１０からＯＲ回路４２に入力する経路は、２つの経路に分割される。１つの経路は、直接ＯＲ回路４２に入力する。もう１つの経路は、回路４５を介してＯＲ回路４２に入力する。回路４５においては、入力と出力との間に１または複数のインバータ４６が直列に接続されている。回路４５は、入力した信号を遅延させて出力する。これにより、制御部１０の出力がハイになると、ＯＲ回路４２の出力は直ちにハイになる。制御部１０の出力がローになると、ＯＲ回路４２の出力は遅延してローになる。
【００２７】
制御部１０からＡＮＤ回路４０に入力する経路は、２つの経路に分割される。１つの経路は、直接ＡＮＤ回路４０に入力する。もう１つの経路は、回路４３を介してＡＮＤ回路４０に入力する。回路４３においては、１または複数のインバータ４４が入力と出力との間に直列に接続され、抵抗Ｒ６が入力と出力との間に直列に、キャパシタＣ１が並列に接続されている。回路４３は、ローからハイになるときの遅延が、ハイからローになるときより大きい。回路４３におけるローからハイの遅延時間は回路４５の遅延時間より小さい。これにより、トランジスタＱ１およびＱ２がオンした後にトランジスタＱ４がオンし、トランジスタＱ１およびＱ２がオフする前にトランジスタＱ４がオフする。
【００２８】
トランジスタＱ１は、ゲートにハイレベルが入力した後、数１０ｎ秒から数１００ｎ秒の時定数でオンする。トランジスタＱ１は、ゲートにローレベルが入力した後、数１０ｎ秒から数１００ｎ秒の時定数でオフする。特に、トランジスタＱ１がＧａＮを含むトランジスタの場合、電流コラプス現象により、オンおよびオフの時定数を有する。例えば、トランジスタがオンした直後はオン抵抗が高くなる。実施例２によれば、遅延回路２０は、トランジスタＱ１をオンさせた後に遮断回路１６に制御部１０に入力される電圧の遮断またはクランプを解除させる。また、トランジスタＱ１をオフさせる前に遮断回路１６に制御部１０に入力される電圧の遮断またはクランプさせる。これにより、トランジスタＱ１が完全にオンしていない状態において、トランジスタＱ４がオンして、制御部１０に高電圧が印加されること、を抑制できる。
【００２９】
図６は、ピークホールド回路の一例を示す回路図である。図６を参照し、ピークホールド回路１８は、差動増幅回路５０およびキャパシタＣ２を備えている。差動増幅回路５０の正入力には入力端子Ｔ１が接続される。差動増幅回路５０の出力は、負入力に帰還されかつ出力端子Ｔ２に接続される。キャパシタＣ２は、一端が端子Ｔ２に他端がグランドに接続される。差動増幅回路５０はシンク能力がソース能力より小さくなるように設定する。端子Ｔ１の電位が上昇した場合、端子Ｔ２への出力は直ちに追従する。一方、端子Ｔ１の電位が下降した場合、端子Ｔ２の出力への追従は遅延する。よって、ピークホールド回路１８は、端子Ｔ１に入力した信号のピークをホールドし端子Ｔ２に出力する。
【００３０】
図７（ａ）から図７（ｃ）は、時間に対する検出量を示す図である。図７（ａ）は、比較例１における抵抗Ｒ０による電流の検出量を示す図である。図７（ａ）のように、時間に対し検出量が上下する。検出量の周期はトランジスタＱ１がオンオフする周期である。図７（ｂ）は、実施例１を比較例１に用いた例（後述する実施例４）における電流の検出量を示す図である。図７（ｂ）のように、トランジスタＱ１をオフすると負荷２８からノードＤＣ２に流れる回生電流を検出できなくなる。図７（ｃ）は、実施例２のピークホールド回路を用いた場合の電流の検出量を示す図である。図７（ｃ）のように、トランジスタＱ１がオフしても、ピークホールド回路１８により、回生電流を擬似的に発生させることができる。
【実施例３】
【００３１】
図８は、実施例３に係る電源装置の回路図である。図８を参照し、電源装置１０２は、トランジスタＱ３およびピークホールド回路１８を備えている。トランジスタＱ３は、ドレインが電源ＶＤＣに、ソースがノードＮ１に、ゲートがゲート電源Ｖｇに接続されている。なお、トランジスタＱ３のドレインがノードＮ１にソースが電源ＶＤＣに接続されていてもよい。ノードＮ１の電圧は、ピークホールド回路１８を介し制御部１０に入力する。ピークホールド回路１８は、例えば図６と同じ回路である。ピークホールド回路１８は設けられていなくともよい。トランジスタＱ３は、耐圧の大きなトランジスタであり、例えばＧａＮを含むトランジスタである。トランジスタＱ１がオフした場合、トランジスタＱ３に高電圧が印加され、ノードＮ１の電圧は上昇しない。これにより、制御部１０に高電圧が印加されることを抑制できる。よって、実施例２のような遮断回路１６を設けなくてもよい。その他の構成は実施例１と同じであり説明を省略する。
【００３２】
実施例３によれば、トランジスタＱ３がトランジスタＱ１と電源ＶＤＣとの間にカスケード接続されている。これにより、トランジスタＱ１がオフした場合に制御部１０に大きな電圧が印加されることを抑制できる。
【００３３】
また、トランジスタＱ３のソース−ドレイン耐圧はトランジスタＱ１より高いことが好ましい。これにより、トランジスタＱ１を小型化できる。また、トランジスタＱ１として耐圧の低いＭＯＳＦＥＴを用いることができる。例えば、トランジスタＱ１およびＱ２と制御部１０とを同じチップに形成することもできる。
【実施例４】
【００３４】
図９は、実施例４に係る電源装置の回路図である。図９を参照し、電源装置１０３は、比較例１の図１と比べ、トランジスタＱ１およびＱ２、電流源１２、遮断回路１６、ピークホールド回路１８および制御部１０を備え、抵抗Ｒ０を備えていない。トランジスタＱ１に並列にトランジスタＱ２が接続されている。トランジスタＱ１とＱ２とのソースは共通にノードＤＣ２に接続されている。トランジスタＱ１とＱ２とのゲートには共通に制御部１０の出力が入力する。電源ＶＤＤとトランジスタＱ２のドレインとの間に電流源１２が設けられている。電流源１２とトランジスタＱ２との間のノードＮ２と、ノードＮ４とトランジスタＱ１との間のノードＮ１と、の電圧が制御部１０に入力する。ノードＮ１は遮断回路１６およびピークホールド回路１８を介し制御部１０に入力する。その他の構成は比較例１と同じであり説明を省略する。
【００３５】
実施例４のように、非絶縁型の昇圧スイッチングレギュレータに実施例１または２の電源装置を用いることができる。
【実施例５】
【００３６】
図１０は、実施例５に係る電源装置の回路図である。図１０を参照し、電源装置１０４は、トランジスタＱ３を備え、遮断回路１６を備えていない。トランジスタＱ３のソースはノードＮ１に、ドレインはノードＮ４に、ゲートはゲート電源Ｖｇに接続されている。その他の構成は実施例４の図９と同じであり説明を省略する。
【００３７】
実施例５のように、非絶縁型の昇圧スイッチングレギュレータに実施例３の電源装置を用いることができる。実施例５においては、トランジスタＱ３が設けられているため、実施例３と同様に遮断回路１６を設けなくともよい。
【００３８】
実施例４および５のように、電流検出をトランジスタＱ１を用いて行う。これにより、負荷２８から直流ノードＤＣ２への回生電流を検出できない。よって、回生電流を擬似的に発生させるピークホールド回路１８を設けることが好ましい。
【実施例６】
【００３９】
図１１は、実施例６に係る電源装置の回路図である。図１１を参照し、電源装置１０５は、トランジスタＱ１およびＱ２、電流源１２、遮断回路１６および制御部３６を備え、抵抗Ｒ０を備えていない。制御部３６は、差動増幅回路３８および制御回路３４を備えている。トランジスタＱ１に並列にトランジスタＱ２が接続されている。トランジスタＱ１とＱ２とのソースは共通にグランドに接続されている。トランジスタＱ１とＱ２とのゲートには共通に制御回路３４の出力が入力する。トランジスタＱ１のドレインはトランス３０に接続されている。電源ＶＤＤとトランジスタＱ２のドレインとの間に電流源１２が設けられている。ノードＮ１は遮断回路１６を介し差動増幅回路３８に入力する。差動増幅回路３８は、電流源１２とトランジスタＱ２との間のノードＮ２と、トランス３０とトランジスタＱ１との間のノードＮ１と、の電圧を比較する。比較器３２の出力が制御回路３４に入力する。制御回路３４は、ノードＮ１とノードＮ２との電圧差が所定値以上となった場合、トランジスタＱ１のゲートに閾値電圧より低い電圧を印加する。これにより、トランジスタＱ１はオフする。遮断回路１６には、図５のような遅延回路２０が接続されていてもよい。その他の構成は比較例２と同じであり説明を省略する。
【００４０】
実施例６のように、絶縁型のレギュレータに実施例１または２の電源装置を用いることができる。なお、実施例６において、ピークホールド回路１８は設けられていなくてもよい。
【実施例７】
【００４１】
図１２は、実施例７に係る電源装置の回路図である。図１２を参照し、電源装置１０６は、トランジスタＱ３を備え、遮断回路１６を備えていない。トランジスタＱ３のソースはノードＮ１に、ドレインはトランス３０に、ゲートはゲート電源Ｖｇに接続されている。その他の構成は実施例５の図１１と同じであり説明を省略する。
【００４２】
実施例７のように、絶縁型のレギュレータに実施例３の電源装置を用いることができる。実施例７においては、トランジスタＱ３が設けられているため、実施例５と同様に遮断回路１６を設けなくともよい。
【００４３】
実施例４および５のように、トランジスタＱ１は、昇圧型電源回路のメインスイッチである。例えば、電源の直流電圧を昇圧して直流電圧を出力するＤＣ−ＤＣコンパータである。この場合、トランジスタＱ１をオフすると制御部１０に高電圧が印加される。よって、遮断回路１６を設けることが好ましい。なお、電源装置は昇圧型電源回路以外にも降圧型電源回路（例えば降圧型ＤＣ−ＤＣコンバータ）であってもよく、反転型電源回路（例えば反転型ＤＣ−ＤＣコンバータ）であってもよい。
【００４４】
実施例４および５においては、トランジスタＱ１のソースとドレインとの他方と電源端子との間にインダクタＬ０が接続される。実施例６および７においては、トランジスタＱ１のソースとドレインとの他方と電源端子との間にトランス３０が接続される。このように、インダクタＬ０またはトランス３０が接続される場合、ノードＮ１に高電圧が印加される。よって、遮断回路１６を設けることが好ましい。
【００４５】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４６】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）第１端子と第２端子との間を流れる第１電流をスイッチングする第１トランジスタと、第１端子が前記第１トランジスタと共通に接続され、制御端子が前記第１トランジスタと共通に接続され、前記第１トランジスタと同じチップに形成された第２トランジスタと、前記第２トランジスタの第１端子と第２端子との間に第２電流を流す電流源と、前記第１トランジスタおよび前記第２トランジスタの前記第２端子の電圧に基づき、前記第１トランジスタのオンおよびオフを制御する制御部と、を具備することを特徴とする電源装置。
（付記２）前記制御部は、前記第１トランジスタおよび前記第２トランジスタの第２端子の電圧の比に基づき、前記第１トランジスタをオフすることを特徴とする付記１記載の電源装置。
（付記３）前記制御部が前記第１トランジスタをオフするとき、前記第１トランジスタの前記第２端子から前記制御部に入力される電圧を遮断するまたは前記第１トランジスタの前記第２端子より低い電圧にクランプする遮断回路を具備することを特徴とする付記１または２記載の電源装置。
（付記４）前記第１トランジスタと電源との間にカスケード接続された第３トランジスタを具備することを特徴とする付記１から３のいずれか一項記載の電源装置。
（付記５）前記第１トランジスタの前記第２端子から前記制御部に入力される電圧をピークホールドするピークホールド回路を具備することを特徴とする付記１から４のいずれか一項記載の電源装置。
（付記６）前記第１トランジスタがオフする前に前記遮断回路に前記制御部に入力される電圧を遮断するまたはクランプさせ、前記第１トランジスタがオンした後に前記遮断回路に前記制御部に入力される電圧の遮断またはクランプを解除させる遅延回路を具備することを特徴とする付記３記載の電源装置。
（付記７）前記第１トランジスタおよび前記第２トランジスタはＧａＮを含むことを特徴とする付記１から６のいずれか一項記載の電源装置。
（付記８）前記第１トランジスタは、昇圧型電源回路のメインスイッチであることを特徴とする付記１から７のいずれか一項記載の電源装置。
（付記９）前記第１トランジスタの前記第２端子と電源端子との間にインダクタが接続されることを特徴とする付記１から８のいずれか一項記載の電源装置。
（付記１０）前記第１トランジスタの前記第２端子と電源端子との間にトランスが接続されることを特徴とする付記１から８のいずれか一項記載の電源装置。
（付記１１）前記第２トランジスタのサイズは前記第１トランジスタより小さいことを特徴とする付記１から１０のいずれか一項記載の電源装置。
【符号の説明】
【００４７】
１０、３０  制御部
１２        電流源
１４        チップ
１６        遮断回路
１８        ピークホールド回路
２０        遅延回路
【図１】
2014121236.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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