(57)【要約】【課題】ＳｉＣ表面の荒れに起因する歩留まり低下を抑制しつつ、製造工程数の削減によるコスト低減および優れた信頼性を実現できる半導体装置およびその製造方法を提供すること。【解決手段】ＳｉＣ半導体層の表面に、選択的に不純物イオンを注入して不純物領域を形成する工程（Ｓ１）と、不純物領域の形成後、ＳｉＣ半導体層の表面を絶縁膜で覆った状態で、ＳｉＣ半導体層を１４００℃以上の温度で熱処理することによって、不純物イオンを活性化させる工程（Ｓ２）とを含む、半導体装置の製造方法を実施する。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＳｉＣ半導体層の表面に、選択的に不純物イオンを注入して不純物領域を形成する工程と、
前記不純物領域の形成後、前記ＳｉＣ半導体層の前記表面を絶縁膜で覆った状態で、前記ＳｉＣ半導体層を１４００℃以上の温度で熱処理することによって、前記不純物イオンを活性化させる工程とを含む、半導体装置の製造方法。
【請求項２】
前記絶縁膜は、酸化膜を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物イオンを活性化させる工程は、前記不純物イオンの活性化と並行して、前記不純物イオンの活性化のための熱処理温度を利用して前記ＳｉＣ半導体層の前記表面を熱酸化する工程を含む、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不純物イオンを活性化させる工程は、酸素原子を含むガス雰囲気の下で行われる、請求項２または３に記載の半導体装置の製造方法。
【請求項５】
前記酸素原子を含むガスは、ＮＯまたはＮ２Ｏである、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記酸素原子を含むガスは、不活性ガスとの混合ガスである、請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記不活性ガスは、ＨｅまたはＡｒである、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記半導体装置の製造方法は、前記不純物イオンを活性化させる工程後、エッチング液を用いて前記酸化膜を除去するウエットエッチング工程をさらに含む、請求項２〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記エッチング液は、ＨＦ（フッ酸）を含む液である、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体装置の製造方法は、前記不純物イオンを活性化させる工程後、ケミカルドライエッチングにより前記酸化膜を除去する工程をさらに含む、請求項２〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体装置の製造方法は、前記不純物イオンを活性化させる工程に先立って、前記ＳｉＣ半導体層の前記表面に前処理酸化膜を形成する工程をさらに含む、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記前処理酸化膜を形成する工程は、酸素原子を含むガス雰囲気の下で、前記ＳｉＣ半導体層の前記表面を熱処理する工程を含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記酸素原子を含むガスは、ＮＯまたはＮ２Ｏである、請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記酸素原子を含むガスは、不活性ガスとの混合ガスである、請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記不活性ガスは、ＨｅまたはＡｒである、請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記前処理酸化膜を形成する工程は、ＣＶＤ法により、前記ＳｉＣ半導体層の前記表面に前記前処理酸化膜を形成する工程を含む、請求項１１に記載の半導体装置の製造方法。
【請求項１７】
前記ＳｉＣ半導体層は、Ｓｉ（シリコン）およびＣ（炭素）以外の元素を含む、請求項１〜１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
ＳｉＣ半導体層と、
前記ＳｉＣ半導体層の表面に選択的に形成された不純物領域とを含み、
前記ＳｉＣ半導体層のキャリア寿命が、３０μｓｅｃ以上である、半導体装置。
【請求項１９】
前記ＳｉＣ半導体層には、前記不純物領域を利用して半導体素子が形成されている、請求項１８に記載の半導体装置。
【請求項２０】
前記半導体素子は、ＭＯＳＦＥＴを含む、請求項１９に記載の半導体装置。
【請求項２１】
前記半導体素子は、ショットキーバリアダイオードを含む、請求項１９または２０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＳｉＣに注入された不純物イオンを活性化（拡散、再結晶化）させるには、１６００℃程度の熱処理が必要である。しかしながら、この熱処理時に、ＳｉＣ表面において原子の昇華や表面原子のマイグレーションが発生するため、ＳｉＣ表面が著しく荒れるという問題がある。
このような表面荒れは、当該ＳｉＣ表面に形成されたＭＯＳＦＥＴのチャネル移動度を低下させ、ゲート酸化膜を劣化させる場合がある。また、ショットキーバリアダイオードにおいては、表面荒れが、逆方向リーク電流の増加や順方向特性のばらつき等の原因となるおそれがある。
【０００３】
この問題を解決する方法の一つとして、不純物イオンを活性化させる工程に先立って、ＳｉＣ表面にカーボン膜を形成する方法が提案されている。
特許文献１は、ＳｉＣ層としてのｎ型ドリフト層の一部に不純物イオンを注入してイオン注入層を形成する工程と、ｎ型ドリフト層およびイオン注入層上に、スパッタ法によりカーボン膜を形成する工程と、カーボン膜でｎ型ドリフト層およびイオン注入層を覆った状態で、１６００℃以上の温度の下でアニール処理を行う工程とを含むＳｉＣ半導体装置の製造方法を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３５３７７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のような方法では、熱処理炉内でのカーボンパーティクルの増加や、熱処理時にカーボン膜にピンホール（空孔）が発生するなど、半導体装置の歩留まりの低下の原因となる問題がある。
また、カーボン膜を剥離する工程ではカーボン残渣が残りやすいため、剥離工程を何度も行わなければならないという問題もある。
【０００６】
そこで、本発明は、ＳｉＣ表面の荒れに起因する歩留まり低下を抑制しつつ、製造工程数の削減によるコスト低減および優れた信頼性を実現できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１に記載の発明は、ＳｉＣ半導体層の表面に、選択的に不純物イオンを注入して不純物領域を形成する工程と、前記不純物領域の形成後、前記ＳｉＣ半導体層の前記表面を絶縁膜で覆った状態で、前記ＳｉＣ半導体層を１４００℃以上の温度で熱処理することによって、前記不純物イオンを活性化させる工程とを含む、半導体装置の製造方法である。
【０００８】
この方法によれば、ＳｉＣ半導体層に注入された不純物イオンを活性化する際に、ＳｉＣ半導体層の表面が絶縁膜で覆われているため、ＳｉＣ半導体層の表面における原子の昇華やマイグレーションの発生を抑制することができる。その結果、ＳｉＣ半導体層の表面が荒れることを抑制することができ、優れた信頼性を実現できる半導体装置を提供することができる。
【０００９】
また、この方法によれば、ＳｉＣ半導体層の表面にカーボン膜を形成する必要がないので、ＳｉＣ表面の荒れ防止にカーボン膜を採用するときに生じるカーボンパーティクルやピンホールの問題を解決することができる。そのため、これらの問題に起因する歩留まりの低下を抑制することもできる。さらに、カーボン残渣の問題も生じないので、製造工程数を削減することもできる。
【００１０】
また、前記絶縁膜は、請求項２に記載の発明のように、酸化膜を含んでいてもよい。
請求項３に記載の発明は、前記不純物イオンを活性化させる工程は、前記不純物イオンの活性化と並行して、前記不純物イオンの活性化のための熱処理温度を利用して前記ＳｉＣ半導体層の前記表面を熱酸化する工程を含む、請求項２に記載の半導体装置の製造方法である。
【００１１】
この方法によれば、不純物イオンを活性化させる工程と、ＳｉＣ半導体層の表面に酸化膜を形成する工程の２工程を１工程にまとめることができるので、製造工程数のさらなる削減を図ることができる。
請求項４に記載の発明は、前記不純物イオンを活性化させる工程は、酸素原子を含むガス雰囲気の下で行われる、請求項２または３に記載の半導体装置の製造方法である。
【００１２】
この方法によれば、ＳｉＣ半導体層の表面に酸化膜を効率的に形成できながら、形成された酸化膜の気化を抑制できるので、不純物領域が酸化膜で覆われた状態を良好に維持することができる。その結果、ＳｉＣ半導体層の表面が荒れることを効果的に抑制することができる。
請求項５に記載の発明は、前記酸素原子を含むガスは、ＮＯまたはＮ２Ｏである、請求項４に記載の半導体装置の製造方法である。
【００１３】
この方法によれば、酸素ガスだけを用いてＳｉＣ半導体層の表面に酸化膜を形成する場合よりも、ＳｉＯ２／ＳｉＣ界面構造の面方位依存性を小さくできる。そのため、酸化膜形成後のＳｉＣ半導体層の表面を、荒れが少ない良好な状態に維持することができる。
請求項６に記載の発明は、前記酸素原子を含むガスは、不活性ガスとの混合ガスである、請求項４または５に記載の半導体装置の製造方法である。
【００１４】
この方法によれば、雰囲気中の酸素原子を含むガスの濃度を低下できるので、ＳｉＣ半導体層の表面の酸化速度を遅くすることができる。これにより、ＳｉＣ半導体層の表面が過剰に酸化されることを防止しながら、不純物イオンの活性化のための熱処理を長時間に渡って行うことができるので、不純物イオンを効果的に活性化させることができる。また、熱処理炉の過剰な酸化を抑制することもできる。
【００１５】
請求項７に記載の発明は、前記不活性ガスは、ＨｅまたはＡｒである、請求項６に記載の半導体装置の製造方法である。
この方法によれば、Ｎ２とは異なり、ＳｉＣ半導体層および熱処理炉と化学反応を生じ難いＨｅまたはＡｒを不活性ガスとして用いることによって、ＳｉＣ半導体層や熱処理炉の窒化を防止しながら、ＳｉＣ半導体層の表面に酸化膜を安定して形成することができる。
【００１６】
請求項８に記載の発明は、前記半導体装置の製造方法は、前記不純物イオンを活性化させる工程後、エッチング液を用いて前記酸化膜を除去するウエットエッチング工程をさらに含む、請求項２〜７のいずれか一項に記載の半導体装置の製造方法である。
この方法によれば、エッチング液を用いて酸化膜をエッチングするので、酸化膜を除去する際に、ＳｉＣ半導体層の表面にエッチングダメージが発生することを抑制することができる。
【００１７】
請求項９に記載の発明は、前記エッチング液は、ＨＦ（フッ酸）を含む液である、請求項８に記載の半導体装置の製造方法である。
この方法によれば、酸化膜をエッチング可能な液の中でも、酸化膜に対するエッチングレートが比較的速いＨＦを用いることによって、エッチングの処理時間を短くできる。その結果、製造コストをさらに低減することができる。
【００１８】
請求項１０に記載の発明は、前記不純物イオンを活性化させる工程後、ケミカルドライエッチングにより前記酸化膜を除去する工程をさらに含む、請求項２〜７のいずれか一項に記載の半導体装置の製造方法である。
この方法によれば、化学反応を用いて酸化膜をエッチングするので、酸化膜を除去する際に、前述のウエットエッチングの場合と同様に、ＳｉＣ半導体層の表面にエッチングダメージが発生することを抑制することができる。
【００１９】
請求項１１に記載の発明は、前記半導体装置の製造方法は、前記不純物イオンを活性化させる工程に先立って、前記ＳｉＣ半導体層の前記表面に前処理酸化膜を形成する工程をさらに含む、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法である。
この方法によれば、不純物イオンを活性化させる工程の開始時に、ＳｉＣ半導体層の表面が既に酸化膜（前処理酸化膜）で覆われているので、当該活性化工程の開始直後から、ＳｉＣ半導体層の表面における原子の昇華やマイグレーションの発生を抑制することができる。
【００２０】
請求項１２に記載の発明は、前記前処理酸化膜を形成する工程は、酸素原子を含むガス雰囲気の下で、前記ＳｉＣ半導体層の前記表面を熱処理する工程を含む、請求項１１に記載の半導体装置の製造方法である。
この方法によれば、ＳｉＣ半導体層の表面に前処理酸化膜を効率的に形成できながら、形成された前処理酸化膜の気化を抑制することができる。
【００２１】
請求項１３に記載の発明は、前記酸素原子を含むガスは、ＮＯまたはＮ２Ｏである、請求項１２に記載の半導体装置の製造方法である。
この方法によれば、酸素ガスだけを用いてＳｉＣ半導体層の表面に前処理酸化膜を形成する場合よりも、ＳｉＯ２／ＳｉＣ界面構造の面方位依存性を小さくできる。そのため、前処理酸化膜形成後のＳｉＣ半導体層の表面を、荒れが少ない良好な状態に維持することができる。
【００２２】
請求項１４に記載の発明は、前記酸素原子を含むガスは、不活性ガスとの混合ガスである、請求項１２または１３に記載の半導体装置の製造方法である。
この方法によれば、雰囲気中の酸素原子を含むガスの濃度を低下できるので、装置の過剰な酸化を抑制することもできる。
請求項１５に記載の発明は、前記不活性ガスは、ＨｅまたはＡｒである、請求項１４に記載の半導体装置の製造方法である。
【００２３】
この方法によれば、Ｎ２とは異なり、ＳｉＣ半導体層および装置と化学反応を生じ難いＨｅまたはＡｒを不活性ガスとして用いることによって、ＳｉＣ半導体層や装置の窒化を防止しながら、ＳｉＣ半導体層の表面に前処理酸化膜を安定して形成することができる。
請求項１６に記載の発明は、前記前処理酸化膜を形成する工程は、ＣＶＤ法により、前記ＳｉＣ半導体層の前記表面に前記前処理酸化膜を形成する工程を含む、請求項１１に記載の半導体装置である。
【００２４】
この方法によれば、比較的厚い前処理酸化膜を形成することができる。
また、前記ＳｉＣ半導体層は、請求項１７に記載の発明のように、Ｓｉ（シリコン）およびＣ（炭素）以外の元素を含んでいてもよい。
請求項１８に記載の発明は、ＳｉＣ半導体層と、前記ＳｉＣ半導体層の表面に選択的に形成された不純物領域とを含み、前記ＳｉＣ半導体層のキャリア寿命が、３０μｓｅｃ以上である、半導体装置である。
【００２５】
このようなキャリア寿命を有するＳｉＣ半導体層（半導体装置）は、本発明の半導体装置の製造方法により製造することができる。
請求項１９に記載の発明は、前記ＳｉＣ半導体層には、前記不純物領域を利用して半導体素子が形成されている、請求項１８に記載の半導体装置である。
この構成によれば、不純物イオンが良好に活性化され、荒れの少ない表面を有するＳｉＣ半導体層に半導体素子が形成されているので、良好な特性を有する半導体装置を提供することができる。
【００２６】
請求項２０に記載の発明は、前記半導体素子は、ＭＯＳＦＥＴを含む、請求項１９に記載の半導体装置である。
この構成によれば、良好なチャネル移動度を実現できると共に、ゲート酸化膜の劣化を抑制できるＭＯＳＦＥＴを提供することができる。
請求項２１に記載の発明は、前記半導体素子は、ショットキーバリアダイオードを含む、請求項１９または２０に記載の半導体装置である。
【００２７】
この構成によれば、逆方向リーク電流を低減できると共に、順方向特性を向上させることができるショットキーバリアダイオードを提供することができる。
【図面の簡単な説明】
【００２８】
【図１】図１は、本発明の第１実施形態に係る半導体装置の模式的な断面図である。
【図２】図２は、図１の半導体装置の製造工程を説明するための工程図である。
【図３Ａ】図３Ａは、図１の半導体装置の製造工程を示す断面図である。
【図３Ｂ】図３Ｂは、図３Ａの次の製造工程を示す断面図である。
【図３Ｃ】図３Ｃは、図３Ｂの次の製造工程を示す断面図である。
【図３Ｄ】図３Ｄは、図３Ｃの次の製造工程を示す断面図である。
【図３Ｅ】図３Ｅは、図３Ｄの次の製造工程を示す断面図である。
【図３Ｆ】図３Ｆは、図３Ｅの次の製造工程を示す断面図である。
【図４】図４は、図１の半導体装置のキャリア寿命を説明するためのグラフである。
【図５】図５は、図２の製造工程の変形例を説明するための工程図である。
【図６Ａ】図６Ａは、図５の半導体装置の製造工程を説明するための断面図である。
【図６Ｂ】図６Ｂは、図６Ａの次の製造工程を示す断面図である。
【図７】図７は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。
【図８】図８は、図７の半導体装置の製造工程を説明するための工程図である。
【図９Ａ】図９Ａは、図７の半導体装置の製造工程を説明するための断面図である。
【図９Ｂ】図９Ｂは、図９Ａの次の製造工程を示す断面図である。
【図９Ｃ】図９Ｃは、図９Ｂの次の製造工程を示す断面図である。
【図９Ｄ】図９Ｄは、図９Ｃの次の製造工程を示す断面図である。
【図１０】図１０は、図８の製造工程の変形例を説明するための工程図である。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な断面図である。なお、図１は、半導体装置１に形成された半導体素子の単位セルを表した模式的な断面図である。
半導体装置１は、ｎ＋型のＳｉＣ基板２と、ＳｉＣ基板２上に形成されたｎ−型のＳｉＣエピタキシャル層３とを含む。ＳｉＣ基板２の不純物濃度は、たとえば、１．０×１０１８ｃｍ-３〜１．０×１０２０ｃｍ-３であり、ＳｉＣエピタキシャル層３の不純物濃度は、たとえば、５．０×１０１４ｃｍ-３〜５．０×１０１６ｃｍ-３である。ｎ型の不純物としては、たとえば、Ｎ（窒素），Ａｓ（砒素），Ｐ（リン）等が挙げられる。
【００３０】
半導体装置１は、半導体素子の一例としての縦型のＭＯＳＦＥＴ５（Metal-Oxide-Semiconductor Field-Effect Transistor）を含む。ＭＯＳＦＥＴ５は、ＳｉＣエピタキシャル層３の表面において、互いに間隔を空けて選択的に形成されたｎ＋型ソース領域６と、ｎ＋型ソース領域６を取り囲むように形成されたｐ型ボディ領域８と、ゲート酸化膜１１を介してＳｉＣエピタキシャル層３上に形成されたゲート電極１０とを含む。なお、図１では、一対のｎ＋型ソース領域６、一対のｐ型ボディ領域８しか示されていないが、これらの領域６，８は、たとえば、ＳｉＣエピタキシャル層３上にストライプ状、マトリクス状に多数配列されていてもよい。
【００３１】
ｎ＋型ソース領域６の不純物濃度は、たとえば、１．０×１０１７ｃｍ-３〜１．０×１０２０ｃｍ-３であり、また、ｐ型ボディ領域８の不純物濃度は、たとえば、１．０×１０１６ｃｍ-３〜１．０×１０１９ｃｍ-３である。ｐ型の不純物としては、たとえば、Ｂ（ホウ素）またはＡｌ（アルミニウム）等が挙げられる。各ｐ型ボディ領域８の周縁の領域が、ｎ＋型ソース領域６を取り囲むチャネル領域１２である。チャネル領域１２におけるチャネルの形成は、ゲート電極１０により制御される。
【００３２】
ゲート電極１０は、ゲート酸化膜１１を介して互いに隣り合うｐ型ボディ領域８に跨るようにＳｉＣエピタキシャル層３上に形成されている。ゲート酸化膜１１は、ゲート電極１０よりも幅広に形成されている。そして、ゲート電極１０を覆うように、層間絶縁膜１４がゲート酸化膜１１上に形成されている。
層間絶縁膜１４には、ｎ＋型ソース領域６およびｐ型ボディ領域８を選択的に露出させるコンタクト孔１５が形成されている。そして、コンタクト孔１５を埋め戻し、層間絶縁膜１４を覆うようにソース電極１６が形成されている。つまり、ソース電極１６は、コンタクト孔１５に入り込みｎ＋型ソース領域６と接続されている。ソース電極１６は、上部配線２９に接続されている。
【００３３】
他方、ＳｉＣ基板２の裏面には、ドレイン電極１８が形成されている。ドレイン電極１８は、裏面配線３０に接続されている。このように、縦型のＭＯＳＦＥＴ５を備えた半導体装置１が形成される。
次に、図２および図３Ａ〜図３Ｆを参照して、半導体装置１の製造方法を説明する。
図２は、図１の半導体装置１の製造工程を説明するための工程図であり、図３Ａ〜図３Ｆは、半導体装置１の製造工程を示す断面図である。
【００３４】
半導体装置１を製造するには、たとえば、図３Ａに示すように、ｎ＋型のＳｉＣ基板２が準備される。次に、図３Ｂに示すように、ｎ型の不純物イオンを注入しながらＳｉＣがエピタキシャル成長されて、ＳｉＣ基板２上にｎ−型のＳｉＣエピタキシャル層３が形成される。
次に、ＳｉＣエピタキシャル層３の表面に選択的に不純物イオンを注入する工程が行われる（Ｓ１：不純物イオン注入工程）。まず、ｐ型ボディ領域８を形成すべき領域に選択的に開口を有するイオン注入マスク（図示せず）がＳｉＣエピタキシャル層３の表面に形成される。そして、イオン注入マスク（図示せず）を介してｐ型の不純物イオンがＳｉＣエピタキシャル層３に注入される。これにより、ｐ型ボディ領域８が形成される。その後、イオン注入マスク（図示せず）は除去される。
【００３５】
次に、図３Ｃに示すように、ｎ＋型ソース領域６を形成すべき領域に選択的に開口を有するイオン注入マスク２２がＳｉＣエピタキシャル層３の表面に形成される。そして、イオン注入マスク２２を介してｎ型の不純物イオンがＳｉＣエピタキシャル層３に注入される。これにより、ｎ＋型ソース領域６が形成される。その後、イオン注入マスク２２は除去されて、図３Ｄに示すように、ＳｉＣ基板２が熱処理炉２３に載置される。
【００３６】
熱処理炉２３にＳｉＣ基板２が載置された後、１４００℃以上の温度の下、酸素原子を含むガス雰囲気中においてＳｉＣ基板２（ＳｉＣエピタキシャル層３）に熱処理が施される。この熱処理により、ＳｉＣエピタキシャル層３に注入された不純物イオンが活性化されると共に、ＳｉＣエピタキシャル層３の表面に熱酸化膜２４が形成される（Ｓ２：不純物イオン活性化工程）。
【００３７】
不純物イオン活性化工程（Ｓ２）における熱処理炉２３の温度条件は、具体的に、次のようになる。すなわち、熱処理炉２３は、５０℃／ｍｉｎ以上、好ましくは、１００℃／ｍｉｎ〜２００℃／ｍｉｎの昇温速度で１４００℃以上の温度に至るまで加熱される。このとき、熱処理炉２３の温度は、１６００℃〜１８００℃であることが好ましい。
そして、１６００℃〜１８００℃の温度の下で、１ｍｉｎ〜３０ｍｉｎの間、ＳｉＣ基板２の熱処理が継続される。その後、熱処理炉２３は、１００℃／ｍｉｎ〜２００℃／ｍｉｎの降温速度で８００℃に至るまで冷却される。
【００３８】
この不純物イオン活性化工程（Ｓ２）は、酸素原子を含むガス雰囲気の下で行われるので、ＳｉＣエピタキシャル層３の表面に酸素原子が継続的に供給される。そのため、ＳｉＣエピタキシャル層３の表面に熱酸化膜２４を確実に形成することができ、かつ、熱酸化膜２４が気化することを抑制することができる。この熱酸化膜２４は、たとえば、０．０５μｍ〜０．１μｍの膜厚に形成されることが好ましい。不純物イオン活性化工程（Ｓ２）が終了した後、ＳｉＣ基板２は、熱処理炉２３から取り出される。
【００３９】
次に、ＳｉＣエピタキシャル層３の表面に形成された熱酸化膜２４が、エッチング処理により除去される（Ｓ３：エッチング工程）。ＳｉＣエピタキシャル層３の表面に形成された熱酸化膜２４は、ウエットエッチングにより除去されてもよいし、ケミカルドライエッチングにより除去されてもよい。
ウエットエッチングが使用される場合には、ＨＦ（フッ酸）を含むエッチング液を使用することが好ましい。ＨＦは、熱酸化膜２４をエッチング可能な液の中でも、熱酸化膜２４に対するエッチングレートが比較的に速い。そのため、エッチングの処理時間を短縮しつつ、製造コストを低減することができる。
【００４０】
また、ケミカルドライエッチングを用いた場合においても、化学反応を用いて熱酸化膜２４をエッチングするので、熱酸化膜２４を除去する際に、前述のウエットエッチングの場合と同様に、ＳｉＣエピタキシャル層３の表面にエッチングダメージが発生することを抑制することができる。
次に、図３Ｅに示すように、ＳｉＣエピタキシャル層３の表面を酸化させて形成された薄い酸化膜２５上に、不純物イオンが注入されたポリシリコン層２６が形成される。そして、ゲート電極１０を形成すべき領域を覆うハードマスク（図示せず）がポリシリコン層２６上に選択的に形成されて、ポリシリコン層２６の不要な部分がエッチングされる。これにより、ゲート電極１０が形成される（Ｓ４：ゲート電極形成工程）。ゲート電極１０が形成された後、ハードマスク（図示せず）は除去される。
【００４１】
次に、ゲート電極１０を完全に覆うように層間絶縁膜１４が薄い酸化膜２５上に形成される。そして、層間絶縁膜１４上にコンタクト孔１５を形成すべき領域に選択的に開口を有するハードマスク（図示せず）が形成される。そして、ハードマスク（図示せず）を介して層間絶縁膜１４と薄い酸化膜２５とがエッチングされて、図３Ｆに示すように、ｎ＋型ソース領域６およびｐ型ボディ領域８を選択的に露出させるコンタクト孔１５が形成される。この際に、ゲート電極１０がゲート酸化膜１１（薄い酸化膜２５）を介してＳｉＣエピタキシャル層３上に形成された構成となる。コンタクト孔１５が形成された後、ハードマスク（図示せず）は除去される。
【００４２】
次に、コンタクト孔１５を埋め戻して、層間絶縁膜１４を覆うようにソース電極１６が形成される（Ｓ５：ソース電極形成工程）。次に、ＳｉＣ基板２の裏面にドレイン電極１８が形成される（Ｓ６：ドレイン電極形成工程）。
その後、ソース電極１６およびドレイン電極１８に上部配線２９および裏面配線３０がそれぞれ接続される。なお、ドレイン電極形成工程（Ｓ６）に先立って、ソース電極１６を覆うようにパッシベーション膜を形成してもよい。以上の工程を経て、図１に示した半導体装置１が得られる。
【００４３】
次に、再度図３Ｄを参照して、不純物イオン活性化工程（Ｓ２）において、熱処理炉２３に供給される酸素原子を含むガスの条件について説明する。
酸素原子を含むガスとして、具体的に、Ｏ２，ＮＯまたはＮ２Ｏを含むガスを使用することができる。酸素原子を含むガスは、これらのうち、ＮＯまたはＮ２Ｏであることが好ましい。この場合、酸素ガスだけを用いてＳｉＣエピタキシャル層３の表面に熱酸化膜２４を形成する場合よりも、熱酸化膜２４とＳｉＣエピタキシャル層３との界面（ＳｉＯ２／ＳｉＣ界面）構造の面方位依存性を小さくできる。そのため、熱酸化膜２４形成後のＳｉＣエピタキシャル層３の表面を、荒れが少ない良好な状態に維持することができる。
【００４４】
また、酸素原子を含むガスは、不活性ガスをさらに含む混合ガスであってもよい。不活性ガスとしては、Ｈｅ，ＡｒまたはＮ２を含むガスを使用することができる。不活性ガスは、これらのうち、ＨｅまたはＡｒであることが好ましい。この場合、ＨｅおよびＡｒは、Ｎ２とは異なり、ＳｉＣエピタキシャル層３および熱処理炉２３と化学反応を生じ難いので、ＳｉＣエピタキシャル層３および熱処理炉２３の窒化を防止しながら、ＳｉＣエピタキシャル層３の表面に熱酸化膜２４を安定して形成することができる。
【００４５】
なお、酸素原子を含むガスに対するＨｅまたはＡｒの含有比率は、たとえば、９９．９％〜９０％であることが好ましいが、形成すべき熱酸化膜２４の膜厚に応じて適宜変更可能である。
このように、不活性ガスを含む混合ガスを使用する場合には、雰囲気中の酸素原子を含むガスの濃度を低下できるので、ＳｉＣエピタキシャル層３の表面の酸化速度を遅くすることができる。これにより、ＳｉＣエピタキシャル層３の表面が過剰に酸化されることを防止しながら、不純物イオン活性化工程（Ｓ２）を長時間に渡って行うことができる。その結果、ＳｉＣエピタキシャル層３の表面に熱酸化膜２４を形成しながら、ＳｉＣエピタキシャル層３に注入された不純物イオンを効果的に活性化させることができる。また、熱処理炉２３の過剰な酸化を抑制することもできる。
【００４６】
以上のように、本発明の第１実施形態に係る製造方法では、ＳｉＣエピタキシャル層３に注入された不純物イオンが活性化されると共に、ＳｉＣエピタキシャル層３の表面に熱酸化膜２４が形成されるので、ＳｉＣエピタキシャル層３の表面における原子の昇華やマイグレーションの発生を抑制することができる。これにより、不純物イオンが良好に活性化されて、表面荒れの少ないＳｉＣエピタキシャル層３を形成することができる。その結果、優れた信頼性を実現できる半導体装置１を提供することができる。
【００４７】
また、ＳｉＣエピタキシャル層３の表面にカーボン膜を形成する必要がないので、ＳｉＣエピタキシャル層３の表面荒れ防止にカーボン膜を採用するときに生じるカーボンパーティクルやピンホールの問題を解決することができる。そのため、これらの問題に起因する歩留まりの低下を抑制することもできる。さらに、カーボン残渣の問題も生じないので、製造工程数を削減することもできる。
【００４８】
さらに、前述の図３Ａ〜図３Ｆの製造工程を経て形成されたＳｉＣエピタキシャル層３のキャリア寿命（以下、半導体装置１のキャリア寿命という）を調べたところ、図４に示す結果を得ることができた。なお、図４は、ＳｉＣエピタキシャル層３の表面にＳｉＯ２が形成されていない状態で、Ｏ２，ＮＯまたはＮ２Ｏを含むガス雰囲気中で不純物イオンを活性化させる工程（Ｓ２：不純物イオン活性化工程）を行った場合における、半導体装置１のキャリア寿命をグラフにより例示するものである。
【００４９】
図４は、図１の半導体装置１のキャリア寿命を説明するためのグラフである。図４において、横軸は、熱処理時間（ｈ：時間）を表し、縦軸は、キャリア寿命（μｓｅｃ：μ秒）を表している。
実線で示した各直線は、熱処理炉２３の温度を１４００℃，１５００℃，１６００℃，１７００℃と設定して、不純物イオン活性化工程（Ｓ２）を行った場合における半導体装置１のキャリア寿命と熱処理時間との関係を表したものである。他方、一点鎖線で示した直線は、カーボン膜形成工程を含む従来の製造方法により製造された半導体装置（以下、従来の半導体装置）のキャリア寿命と熱処理時間との関係を表したものである。一点鎖線で示した直線に係る熱処理炉２３の温度条件は、１５００℃である。また、キャリア寿命が３０μｓｅｃとなる位置を二点鎖線で示している。
【００５０】
図４において実線で示した各直線を参照すれば、いずれの直線も熱処理時間を長くするにつれて、キャリア寿命が増加していることが分かる。また、同じ熱処理時間においても、熱処理炉２３の温度が高いほど、キャリア寿命が増加していることが分かる。
より具体的に、１４００℃時のグラフによれば、約４８時間の熱処理時間でキャリア寿命が３０μｓｅｃとなるのに対して、１５００℃時のグラフでは、１４００℃時よりも短い熱処理時間ｔ１（ｔ１＜４８時間）で、３０μｓｅｃ以上のキャリア寿命が得られることを示している。そして、１６００℃，１７００℃時のグラフでは、１５００℃時のグラフよりもさらに短い熱処理時間ｔ２，ｔ３（ｔ３＜ｔ２＜ｔ１）で３０μｓｅｃ以上のキャリア寿命が得られることを示している。つまり、熱処理炉２３の温度を高くするほど、熱処理時間を短縮することができ、かつ良好なキャリア寿命を得ることができると言える。
【００５１】
次に、熱処理炉２３の温度が１５００℃時における半導体装置１のキャリア寿命と、従来の半導体装置のキャリア寿命とを比較する。図４において、任意の熱処理時間Ｔにおける両者のキャリア寿命を比較すると、従来の半導体装置のキャリア寿命はτ２であり、半導体装置１のキャリア寿命はτ２よりも値が大きいτ１（τ１＞τ２）であった。
半導体装置１のキャリア寿命は、次のような原理により達成される。すなわち、不純物イオン活性化工程（Ｓ２）において、ＳｉＣエピタキシャル層３の表面に熱酸化膜２４が形成されるときに（図３Ｄ参照）、ＳｉＣエピタキシャル層３に含まれるＣ（炭素）が、ＳｉＣエピタキシャル層３の表面から深さ方向に拡散する。これにより、ＳｉＣエピタキシャル層３内に生成されたＣ空孔が拡散したＣで埋まるので、ＳｉＣエピタキシャル層３の主要なキャリア寿命制限欠陥であるＺ１／２準位が減少する。その結果、半導体装置１のキャリア寿命が増加する。なお、不純物イオン活性化工程（Ｓ２）では、熱処理炉２３の温度が高いほどＣの拡散速度が速くなるので、熱処理炉２３の温度を高くすることによって、より短い熱処理時間でより優れたキャリア寿命を有する半導体装置１を得ることができる。
【００５２】
本発明の製造方法では、このような原理に基づき半導体装置１のキャリア寿命を増加させることができるので、カーボン膜形成工程を含む従来の製造方法よりも良好なキャリア寿命を得ることができる。
以上の結果から、本発明の製造方法によれば、不純物イオン活性化工程（Ｓ２）の工程時間を短縮しつつも、良好なキャリア寿命を有する半導体装置１を製造することができる。また、熱処理炉２３の温度をより高く設定（たとえば、１４００℃以上に設定する）ことによって、熱処理時間（不純物イオン活性化工程（Ｓ２）の工程時間）を大幅に削減しながらも、優れたキャリア寿命を有する半導体装置１を製造することができる。
【００５３】
したがって、半導体装置１の構成によれば、良好なチャネル移動度を実現できると共に、ゲート酸化膜１１の劣化を抑制できるＭＯＳＦＥＴ５を提供することができる。
次に、図５〜図６Ｂを参照して、前述の第１実施形態に係る半導体装置１の製造工程の変形例について説明する。
図５は、図２の製造工程の変形例を説明するための工程図である。図６Ａおよび図６Ｂは、図５の半導体装置１の製造工程を説明するための断面図である。
【００５４】
図５に係る半導体装置１の製造工程が前述の図２に係る半導体装置１の製造工程と相違する点は、不純物イオン活性化工程（Ｓ２）に先立って、前処理酸化膜形成工程（Ｓ７）が追加されている点である。その他の工程は、図２の場合と同様である。図５〜図６Ｂにおいて、前述の図１〜図３Ｆに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
【００５５】
第１実施形態の変形例に係る半導体装置１の製造工程では、図６Ａに示すように、不純物イオン活性化工程（Ｓ２）に先立って、ＳｉＣエピタキシャル層３の表面に前処理酸化膜２８が形成される（Ｓ７：前処理酸化膜形成工程）。
前処理酸化膜２８は、拡散炉１２３内においてＳｉＣエピタキシャル層３の表面に熱酸化処理を施すことにより形成される。前処理酸化膜形成工程（Ｓ７）は、たとえば、１１００℃〜１３５０℃の温度の下で、酸素原子を含むガス雰囲気中で行われる。この際に形成される前処理酸化膜２８の膜厚は、たとえば、０．０５μｍ〜０．１μｍであることが好ましいが、この数値に限定されるものではなく、適宜変更可能である。
【００５６】
このように、酸素原子を含むガス雰囲気中で前処理酸化膜形成工程（Ｓ７）を行うことにより、ＳｉＣエピタキシャル層３の表面に前処理酸化膜２８を効率的に形成できながら、形成された前処理酸化膜２８の気化を抑制することができる。
前処理酸化膜形成工程（Ｓ７）の後、図６Ｂに示すように、ＳｉＣ基板２が熱処理炉２３に載置される。熱処理炉２３にＳｉＣ基板２が載置された後、前述の第１実施形態と同様の条件の下、ＳｉＣ基板２（ＳｉＣエピタキシャル層３）に不純物イオン活性化工程（Ｓ２）が施される。
【００５７】
この不純物イオン活性化工程（Ｓ２）では、ＳｉＣエピタキシャル層３に注入された不純物イオンが活性化されると共に、ＳｉＣエピタキシャル層３の表面（前処理酸化膜２８）に継続的に酸素原子が供給されるので、ＳｉＣエピタキシャル層３の表面がさらに酸化されて熱酸化膜２４が形成される。これにより、ＳｉＣエピタキシャル層３の表面には、熱酸化膜２４と前処理酸化膜２８とを一体的に含む複合酸化膜４０が形成される。
【００５８】
不純物イオン活性化工程（Ｓ２）が終了した後は、前述の第１実施形態と同様にエッチング工程（Ｓ３）〜ドレイン電極形成工程（Ｓ６）が順に実施されて半導体装置１が製造される。
次に、再度図６Ａを参照して、前処理酸化膜形成工程（Ｓ７）において拡散炉１２３に供給される酸素原子を含むガスの条件について説明する。
【００５９】
前処理酸化膜形成工程（Ｓ７）における酸素原子を含むガスとしては、具体的に、Ｏ２，ＮＯまたはＮ２Ｏを含むガスを使用することができる。酸素原子を含むガスは、これらのうち、ＮＯまたはＮ２Ｏであることが好ましい。この場合、酸素ガスだけを用いてＳｉＣエピタキシャル層３の表面に前処理酸化膜２８を形成する場合よりも、前処理酸化膜２８とＳｉＣエピタキシャル層３との界面（ＳｉＯ２／ＳｉＣ界面）構造の面方位依存性を小さくできる。
【００６０】
また、酸素原子を含むガスは、不活性ガスをさらに含む混合ガスであってもよい。不活性ガスとしては、Ｈｅ，ＡｒまたはＮ２を含むガスを使用することができる。不活性ガスは、これらのうち、ＨｅまたはＡｒであることが好ましい。この場合、ＨｅおよびＡｒは、Ｎ２とは異なり、ＳｉＣエピタキシャル層３および拡散炉１２３と化学反応を生じ難いので、ＳｉＣエピタキシャル層３および拡散炉１２３の窒化を防止しながら、ＳｉＣエピタキシャル層３の表面に前処理酸化膜２８を安定して形成することができる。
【００６１】
このように、不活性ガスを含む混合ガスを使用する場合には、雰囲気中の酸素原子を含むガスの濃度を低下できるので、ＳｉＣエピタキシャル層３の表面の酸化速度を遅くすることができる。これにより、ＳｉＣエピタキシャル層３の表面が過剰に酸化されることを防止しながら前処理酸化膜形成工程（Ｓ７）を長時間に渡って行うことができる。また、拡散炉１２３の過剰な酸化を抑制することもできる。
【００６２】
なお、酸素原子を含むガスに対するＨｅまたはＡｒの含有比率は、たとえば、９９．９％〜９０％であることが好ましいが、形成すべき前処理酸化膜２８の膜厚に応じて適宜変更可能である。
以上のように、第１実施形態の変形例に係る製造工程によれば、不純物イオン活性化工程（Ｓ２）の開始時に、ＳｉＣエピタキシャル層３の表面が既に前処理酸化膜２８で覆われているので、不純物イオン活性化工程（Ｓ２）の開始直後から、ＳｉＣエピタキシャル層３の表面における原子の昇華やマイグレーションの発生を抑制することができる。
【００６３】
また、不純物イオン活性化工程（Ｓ２）中においては、前処理酸化膜２８の気化を抑制できるだけでなく、熱酸化膜２４と前処理酸化膜２８とを一体的に含む複合酸化膜４０が形成されるので、ＳｉＣエピタキシャル層３の表面が露出することを確実に抑制することができる。その結果、ＳｉＣエピタキシャル層３の表面における原子の昇華やマイグレーションの発生をより一層抑制することができる。
【００６４】
次に、図７を参照して、本発明の第２実施形態に係る半導体装置３１について説明する。
図７は、本発明の第２実施形態に係る半導体装置の模式的な断面図である。前述の図１〜図６Ｂに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。なお、図７は、半導体装置３１に形成された半導体素子の単位セルを表した模式的な断面図である。
【００６５】
半導体装置３１は、前述の第１実施形態と同様に、ｎ＋型のＳｉＣ基板２と、ＳｉＣ基板２上に形成されたｎ−型のＳｉＣエピタキシャル層３とを含む。半導体装置３１は、半導体素子の一例としてのショットキーバリアダイオード３２を含む。
ショットキーバリアダイオード３２は、ＳｉＣエピタキシャル層３上に形成され、選択的に開口３６を有する絶縁層３５と、開口３６を埋め戻し、絶縁層３５にオーバラップするように形成されたアノード電極３７と、ＳｉＣ基板２の裏面に形成されたカソード電極３８と、開口３６の内側と外側を跨ぐようにＳｉＣエピタキシャル層３の表面に選択的に形成されたｐ型ガードリング領域３３とを含む。ｐ型ガードリング領域３３の不純物濃度は、たとえば、１．０×１０１６ｃｍ-３〜１．０×１０１９ｃｍ-３である。
【００６６】
アノード電極３７は、絶縁層３５に形成された開口３６に入り込み、ＳｉＣエピタキシャル層３の表面とショットキー接合されている。そして、アノード電極３７は、上部配線２９に接続されている。
他方、カソード電極３８は、ＳｉＣ基板２とオーミック接合されている。そして、カソード電極３８は、裏面配線３０に接続されている。このように、第２実施形態では、ショットキーバリアダイオード３２を備えた半導体装置３１が形成されている。
【００６７】
次に、図８および図９Ａ〜図９Ｄを参照して、半導体装置３１の製造工程を説明する。図８は、図７の半導体装置の製造工程を説明するための工程図である。図９Ａ〜図９Ｄは、図８の半導体装置の製造工程を示す断面図である。前述の図１〜図６Ｂに示された各部と対応する部分には同一の参照符号を付して、説明を省略する。
半導体装置３１を製造するには、たとえば、図９Ａに示すように、前述の第１実施形態と同様の方法で、ＳｉＣ基板２上にＳｉＣエピタキシャル層３が形成される。
【００６８】
次に、図９Ｂに示すように、ｐ型ガードリング領域３３を形成すべき領域に選択的に開口を有するイオン注入マスク３９がＳｉＣエピタキシャル層３の表面に形成される。そして、ｐ型の不純物イオンがイオン注入マスク３９を介してＳｉＣエピタキシャル層３に注入される。これにより、ｐ型ガードリング領域３３が形成される（Ｓ１１：不純物イオン注入工程）。その後、イオン注入マスク３９は除去される。
【００６９】
次に、図９Ｃに示すように、ＳｉＣ基板２が熱処理炉２３に載置されて、不純物イオン活性化工程（Ｓ１２）が行われる。その後、ＳｉＣ基板２が熱処理炉２３から取り出されて、エッチング処理によりＳｉＣエピタキシャル層３の表面に形成された熱酸化膜２４が除去される（Ｓ１３：エッチング工程）。
なお、不純物イオン活性化工程（Ｓ１２）およびエッチング工程（Ｓ１３）は、前述の第１実施形態に係る不純物イオン活性化工程（Ｓ２）およびエッチング工程（Ｓ３）と同様の内容および条件であるので、説明を省略する。
【００７０】
次に、図９Ｄに示すように、ＳｉＣエピタキシャル層３の表面に絶縁層３５が形成され、ｐ型ガードリング領域３３、および、ｐ型ガードリング領域３３の間の領域を選択的に露出させる開口３６が形成される。そして、開口３６を埋め戻して絶縁層３５にオーバラップするように、アノード電極３７が形成される（Ｓ１４：アノード電極形成工程）。
次に、ＳｉＣ基板２の裏面に、カソード電極が形成される（Ｓ１５：カソード電極形成工程）。なお、カソード電極形成工程（Ｓ１５）に先立って、アノード電極３７および絶縁層３５を覆うように、パッシベーション膜を形成してもよい。その後、アノード電極３７およびカソード電極３８に、上部配線２９および裏面配線３０がそれぞれ接続される。以上の工程を経て、図７に示した半導体装置３１が得られる。
【００７１】
以上のように、第２実施形態に係る製造工程も、前述の第１実施形態に係る製造工程と同様に、不純物イオン注入工程（Ｓ１１）を経て不純物イオン活性化工程（Ｓ１２）が行われている。したがって、前述の第１実施形態に係る製造工程に関して述べた効果と同様の効果を発揮することができる。また、半導体装置３１の構成によれば、良好な漏れ電流特性と順方向特性とを有するショットキーバリアダイオード３２を提供することができる。
【００７２】
次に、図１０を参照して、前述の第２実施形態に係る半導体装置３１の製造工程の変形例について説明する。
図１０は、図８の製造工程の変形例を説明するための工程図である
図１０に係る半導体装置３１の製造工程が前述の図８に係る半導体装置３１の製造工程と相違する点は、不純物イオン活性化工程（Ｓ１２）に先立って、前処理酸化膜形成工程（Ｓ１６）が追加されている点である。
【００７３】
前処理酸化膜形成工程（Ｓ１６）は、前述の第１実施形態の変形例に係る前処理酸化膜形成工程（Ｓ７，図５参照）と同様の内容および条件であるので説明を省略する。
前処理酸化膜形成工程（Ｓ１６）の後、前述の第２実施形態と同条件の下、不純物イオン活性化工程（Ｓ１２）〜カソード電極形成工程（Ｓ１５）が順に実施されて半導体装置３１が製造される。
【００７４】
以上のように、第２実施形態に係る製造工程の変形例によれば、前述の第１実施形態に係る製造工程の変形例に関して述べた効果、および、前述の第２実施形態に関して述べた効果と同様の効果を発揮することができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の第１実施形態に係る製造方法の変形例および第２実施形態に係る製造方法の変形例では、ＳｉＣエピタキシャル層３の表面に熱酸化処理を施して前処理酸化膜２８を形成する工程（Ｓ７，Ｓ１６）について説明したが、ＣＶＤ法によって、ＳｉＣエピタキシャル層３の表面に前処理酸化膜２８を形成してもよい。この場合には、比較的に厚い膜厚を有する前処理酸化膜２８を形成することができる。
【００７５】
また、前述の第１実施形態に係る製造方法の変形例および第２実施形態に係る製造方法の変形例では、拡散炉１２３において前処理酸化膜形成工程（Ｓ７，Ｓ１６）を行う方法について説明したが、不純物イオン活性化工程（Ｓ２，Ｓ１２）における熱処理炉２３を利用して前処理酸化膜形成工程（Ｓ７，Ｓ１６）を行ってもよい。この場合には、前処理酸化膜形成工程（Ｓ７，Ｓ１６）および不純物イオン活性化工程（Ｓ２，Ｓ１２）の２工程を１工程にまとめることができるので、製造工程数を削減することができる。
【００７６】
また、前述の第１実施形態に係る製造方法の変形例および第２実施形態に係る製造方法の変形例では、酸素原子を含むガス雰囲気中で不純物イオン活性化工程（Ｓ２，Ｓ１２）を行う工程について説明したが、不純物イオン活性化工程（Ｓ２，Ｓ１２）に先立って、ＳｉＣエピタキシャル層３の表面に既に前処理酸化膜２８が形成されているので（Ｓ７，Ｓ１６）、不活性ガス雰囲気のみの条件下で不純物イオン活性化工程（Ｓ２，Ｓ１２）を行ってもよい。
【００７７】
この場合には、熱処理炉２３が酸化されることを防止できる。また、比較的に安価なカーボン製の熱処理炉を用いて、不純物イオン活性化工程（Ｓ２，Ｓ１２）を行うことができるので、製造コストを低減することができる。
また、前述の第１実施形態に係る製造方法の変形例および第２実施形態に係る製造方法の変形例では、ＳｉＣエピタキシャル層３の表面に前処理酸化膜２８が形成される製造工程（Ｓ７，Ｓ１６）について説明したが、前処理酸化膜２８に替えて、前処理酸化膜２８と異なる絶縁材料を堆積させて形成した前処理絶縁膜を採用してもよい。この前処理絶縁膜は、たとえば、ＣＶＤ法により絶縁材料をＳｉＣエピタキシャル層３の表面に堆積させることにより形成することができる。
【００７８】
前処理絶縁膜の絶縁材料は、たとえば、ＳｉＮ、Ａｌ２Ｏ３またはポリシリコンである。このように、前処理絶縁膜を形成する方法によっても、前処理酸化膜２８を形成する場合と同様の効果を発揮することができる。
また、前述の第１実施形態では、半導体素子の一例として縦型のＭＯＳＦＥＴ５が形成された構成について説明したが、横型のＭＯＳＦＥＴが形成された構成であってもよい。また、ＳｉＣエピタキシャル層３の表面を深さ方向に掘り下げたトレンチを形成し、当該トレンチにゲート酸化膜１１を介してゲート電極１０を埋め込んだトレンチタイプのＭＯＳＦＥＴが形成されてもよい。
【００７９】
また、前述の第１実施形態および第２実施形態では、半導体素子として、ＭＯＳＦＥＴ５およびショットキーバリアダイオード３２が形成された構成について説明したが、これらに限定されるものではない。すなわち、ＳｉＣエピタキシャル層３に注入された不純物領域を利用して半導体素子を形成すれば良いので、たとえば、ＢＪＴ（Bipolar Junction Transistor），ＩＧＢＴ（Insulated Gate Bipolar Transistor），ＪＦＥＴ（Junction Field Effect Transistor）等が形成された構成であってもよい。また、これらの半導体素子がＳｉＣエピタキシャル層３上に選択的に複数形成された構成であってもよい。その他、キャパシタ、レジスタ等の各種回路素子が形成されていてもよい。
【００８０】
また、ＳｉＣエピタキシャル層３上に、さらに他の半導体層を堆積させた多層積層構造の半導体装置が形成されていてもよい。また、これらの半導体素子および回路素子等の組み合わせによって、ＬＳＩ（Large Scale Integration）、ＳＳＩ（Small Scale Integration）、ＭＳＩ（Medium Scale Integration）、ＶＬＳＩ（Very Large Scale Integration）、ＵＬＳＩ（Ultra-Very Large Scale Integration）等の集積回路を構成していてもよい。
【００８１】
また、前述の第１実施形態および第２実施形態では、ｎ型のＳｉＣ基板２が形成された構成について説明したが、導電型を反転させたｐ型のＳｉＣ基板２が形成された構成であってもよい。この場合、ＳｉＣエピタキシャル層３の導電型はｐ−型となり、他の不純物領域の導電型も反転された構成となる。
また、このとき、図２、図５、図８および図１０で示した各工程と同様の工程を経て形成されたｐ型のＳｉＣ基板２およびｐ−型のＳｉＣエピタキシャル層３を有する半導体装置のキャリア寿命は、２μｓｅｃ〜３μｓｅｃである。
【００８２】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００８３】
１      半導体装置
２      ＳｉＣ基板
３      ＳｉＣエピタキシャル層
５      ＭＯＳＦＥＴ
６      ｎ＋型ソース領域
８      ｐ型ボディ領域
１０    ゲート電極
１１    ゲート酸化膜
１６    ソース電極
１８    ドレイン電極
２３    熱処理炉
２４    熱酸化膜
２８    前処理酸化膜
３１    半導体装置
３２    ショットキーバリアダイオード
３３    ｐ型ガードリング領域
３７    アノード電極
３８    カソード電極
１２３  拡散炉
τ１     キャリア寿命
τ２     キャリア寿命
Ｔ      任意の熱処理時間
【図１】
2014229708.tif 000003
【図２】
2014229708.tif 000004
【図３Ａ】
2014229708.tif 000005
【図３Ｂ】
2014229708.tif 000006
【図３Ｃ】
2014229708.tif 000007
【図３Ｄ】
2014229708.tif 000008
【図３Ｅ】
2014229708.tif 000009
【図３Ｆ】
2014229708.tif 000010
【図４】
2014229708.tif 000011
【図５】
2014229708.tif 000012
【図６Ａ】
2014229708.tif 000013
【図６Ｂ】
2014229708.tif 000014
【図７】
2014229708.tif 000015
【図８】
2014229708.tif 000016
【図９Ａ】
2014229708.tif 000017
【図９Ｂ】
2014229708.tif 000018
【図９Ｃ】
2014229708.tif 000019
【図９Ｄ】
2014229708.tif 000020
【図１０】
2014229708.tif 000021