(57)【要約】【課題】回路規模が増大してもレイアウトの面積を小さく抑えることができるプログラマブルロジックデバイス。【解決手段】複数の第１プログラマブルロジックエレメント（ＰＬＥ）と、第２ＰＬＥと、第１の期間において、コンフィギュレーションデータを含む信号が与えられ、なおかつ、第２の期間において、複数の第１ＰＬＥの出力端子にそれぞれ電気的に接続されている複数の第１配線と、第２ＰＬＥの入力端子に電気的に接続されている第２配線と、複数の第１配線にそれぞれ対応する複数の回路と、を有し、上記回路は、第１スイッチと、対応する第１配線から第１スイッチを介して信号が与えられるノードの電位により、導通状態または非導通状態が選択される第２スイッチと、対応する第１配線と第２配線の電気的な接続を第２スイッチと共に制御する第３スイッチと、を少なくとも有するプログラマブルロジックデバイス。【選択図】図１
2014143680.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１プログラマブルロジックエレメントと、
第２プログラマブルロジックエレメントと、
第１の期間において、コンフィギュレーションデータを含む信号が与えられ、なおかつ、第２の期間において、複数の前記第１プログラマブルロジックエレメントの出力端子にそれぞれ電気的に接続されている複数の第１配線と、
前記第２プログラマブルロジックエレメントの入力端子に電気的に接続されている第２配線と、
複数の前記第１配線にそれぞれ対応する複数の回路と、を有し、
前記回路は、第１スイッチと、対応する前記第１配線から前記第１スイッチを介して前記信号が与えられるノードの電位により、導通状態または非導通状態が選択される第２スイッチと、対応する前記第１配線と前記第２配線の電気的な接続を前記第２スイッチと共に制御する第３スイッチと、を少なくとも有するプログラマブルロジックデバイス。
【請求項２】
複数の第１プログラマブルロジックエレメントと、
第２プログラマブルロジックエレメントと、
第１の期間において、コンフィギュレーションデータを含む信号が与えられ、なおかつ、第２の期間において、複数の前記第１プログラマブルロジックエレメントの出力端子にそれぞれ電気的に接続されている複数の第１配線と、
前記第２プログラマブルロジックエレメントの入力端子に電気的に接続されている第２配線と、
複数の前記第１配線にそれぞれ対応する複数の回路と、を有し、
前記回路は、第１スイッチと、対応する前記第１配線から前記第１スイッチを介して前記信号が与えられるノードの電位により、導通状態または非導通状態が選択される第２スイッチと、対応する前記第１配線と前記第２配線の電気的な接続を前記第２スイッチと共に制御する第３スイッチと、を少なくとも有し、
前記第２の期間において、前記信号に従って、複数の前記回路の一において前記第２スイッチが導通状態になり、なおかつ、複数の前記回路の全てにおいて前記第３スイッチが導通状態になることで、複数の前記第１配線の一つと、前記第２配線とが電気的に接続されるプログラマブルロジックデバイス。
【請求項３】
請求項１または請求項２において、
前記第１スイッチは、酸化物半導体膜にチャネル形成領域を有するトランジスタであるプログラマブルロジックデバイス。
【請求項４】
請求項３において、
前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを含むプログラマブルロジックデバイス。
【請求項５】
請求項１乃至請求項４のいずれか１項に記載の前記プログラマブルロジックデバイスを用いた半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。本発明の一態様は、ハードウェアの構成を変更することができるプログラマブルロジックデバイスと、半導体装置に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイス（ＰＬＤ：Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ）は、適当な規模のプログラマブルロジックエレメント（基本ブロック）で論理回路が構成されており、各プログラマブルロジックエレメントの機能や、プログラマブルロジックエレメント間の接続構造を、製造後において変更できることを特徴とする。具体的に、上記ＰＬＤは、複数のプログラマブルロジックエレメントと、プログラマブルロジックエレメント間の接続を制御する配線リソースとを有する。プログラマブルロジックエレメントと配線リソースとは、それぞれレジスタを有している。そして、上記レジスタは、各プログラマブルロジックエレメントの機能と、配線リソースにより構成されるプログラマブルロジックエレメント間の接続構造とを定義するための回路情報（コンフィギュレーションデータ）が、格納される。
【０００３】
コンフィギュレーションデータを格納するためのレジスタは、コンフィギュレーションメモリと呼ばれる。コンフィギュレーションデータのコンフィギュレーションメモリへの格納は、コンフィギュレーションと呼ばれる。特に、コンフィギュレーションメモリへのコンフィギュレーションデータの新たな格納は、リコンフィギュレーション（再構成）と呼ばれる。
【０００４】
下記の特許文献１には、ＤＲＡＭから送られてきたコンフィギュレーションデータを、ＳＲＡＭで構成されるコンフィギュレーションメモリに格納することで、短時間でリコンフィギュレーションを行うプログラマブルＬＳＩについて記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２８５０１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
プログラマブルロジックデバイスの回路規模が増大すると、より大きな記憶容量を有するコンフィギュレーションメモリが必要となるため、プログラマブルロジックデバイスの面積を小さく抑えるのが難しくなる。
【０００７】
そこで、本発明の一態様は、回路規模が増大してもレイアウトの面積を小さく抑えることができるプログラマブルロジックデバイスの提供を、課題の一つとする。
【０００８】
または、本発明の一態様は、回路規模が増大しても小型化を実現することができる半導体装置などの提供を、課題の一つとする。
【０００９】
なお、本明細書においての課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【００１０】
例えば、本発明の一態様は、配線間に大量に電流が流れるのを防ぐことができる半導体装置などの提供を、課題の一つとする。または、本発明の一態様は、破損が引き起こされることを低減することができる半導体装置などの提供を、課題の一つとする。または、本発明の一態様は、貫通電流が流れることを低減することができる半導体装置などの提供を、課題の一つとする。または、本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、目に優しい表示装置などを提供することを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、新規な半導体装置などを提供することを課題とする。または、本発明の一態様は、良い半導体装置などを提供することを課題とする。
【課題を解決するための手段】
【００１１】
本発明の一態様では、配線リソースに含まれるスイッチ回路に、その導通状態または非導通状態を保持する記憶装置としての機能を付加する。具体的に、スイッチ回路は、第１の期間において、コンフィギュレーションデータを含む信号が与えられ、なおかつ、第２の期間において、複数の第１プログラマブルロジックエレメントの出力端子にそれぞれ電気的に接続されている複数の第１配線と、第２プログラマブルロジックエレメントの入力端子に電気的に接続されている第２配線と、複数の上記第１配線にそれぞれ対応する複数の回路とを有し、上記回路は、第１スイッチと、対応する上記第１配線から上記第１スイッチを介してコンフィギュレーションデータを含む信号が与えられるノードの電位により、導通状態または非導通状態が選択される第２スイッチと、対応する上記第１配線と上記第２配線の電気的な接続を上記第２スイッチと共に制御する第３スイッチとを、少なくとも有する。
【００１２】
そして、コンフィギュレーションデータに従って、複数の上記回路の一において上記第２スイッチが導通状態になり、なおかつ、上記複数の回路の全てにおいて上記第３スイッチが導通状態になることで、複数の第１配線と、上記第２配線との電気的な接続構造が定められる。
【００１３】
本発明の第一の態様では、上記構成により、複数の第１プログラマブルロジックエレメントと第２プログラマブルロジックエレメントの電気的な接続構造を、一のスイッチ回路により制御することができる。そして、スイッチ回路において第１スイッチを非導通状態にすることで、上記接続構造を保持することができるので、スイッチ回路は記憶装置としての機能を果たすことができる。よって、本発明の一態様により、配線リソースに含まれるトランジスタなどの素子数を小さく抑えることができるので、プログラマブルロジックデバイスの回路規模が増大するのを抑え、その面積を小さく抑えることができる。
【発明の効果】
【００１４】
本発明の一態様により、回路規模が増大してもレイアウトの面積を小さく抑えることができるプログラマブルロジックデバイスを提供できる。また、本発明の一態様により、小型化された半導体装置を提供できる。
【図面の簡単な説明】
【００１５】
【図１】スイッチ回路の構成例。
【図２】スイッチ回路の構成例。
【図３】スイッチ回路の構成例。
【図４】駆動回路の構成例。
【図５】プログラマブルロジックエレメントの構成例。
【図６】タイミングチャート。
【図７】ラッチの構成例。
【図８】プログラマブルロジックエレメントの構成例。
【図９】ＰＬＤの構成を示す図。
【図１０】スイッチ回路の構成を示す図。
【図１１】ＰＬＤの構成を示す図。
【図１２】ＰＬＤの上面図。
【図１３】ＬＵＴの構成を示す図。
【図１４】セルの断面図。
【図１５】電子機器の図。
【図１６】チップとモジュールの図。
【図１７】システムの図。
【発明を実施するための形態】
【００１６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
なお、本発明の一態様のプログラマブルロジックデバイスは、マイクロプロセッサ、画像処理回路、半導体表示装置用のコントローラ、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラなどの、半導体素子を用いた各種半導体集積回路をその範疇に含む。また、本発明の一態様の半導体装置は、上記半導体集積回路を用いたＲＦタグ、半導体表示装置などの各種装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ  Ｍｉｃｒｏｍｉｒｒｏｒ  Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）等や、半導体素子を駆動回路に有しているその他の半導体表示装置が、その範疇に含まれる。
【００１８】
〈スイッチ回路の構成例〉
まず、本発明の一態様に係る半導体装置が有する、スイッチ回路の構成例について説明する。
【００１９】
図１（Ａ）に、スイッチ回路１０の構成を例示する。スイッチ回路１０は、配線１４−１乃至配線１４−ｎ（ｎは複数の自然数）で表される複数の配線１４と、配線１５とを有する。さらに、スイッチ回路１０は、スイッチ１１と、スイッチ１２と、スイッチ１３とを少なくとも有する回路２０を、複数有する。図１（Ａ）では、回路２０−１乃至回路２０−ｎとして図示されている複数の回路２０を、スイッチ回路１０が有する場合を例示している。
【００２０】
複数の配線１４は、複数の回路２０にそれぞれ対応している。図１（Ａ）では、配線１４−ｉ（ｉはｎ以下の自然数）が回路２０−ｉに対応している場合を例示している。
【００２１】
そして、配線１４の一つは、対応する回路２０が有するスイッチ１１を介して、回路２０内のノードＦＤに電気的に接続されている。すなわち、スイッチ１１は、配線１４が有する電位の、ノードＦＤへの供給を制御する機能を有する。また、スイッチ１２は、ノードＦＤの電位に従って、導通状態または非導通状態が選択される。スイッチ１３は、配線１４と配線１５の間において、スイッチ１２と直列に電気的に接続されている。
【００２２】
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して電気的に接続している状態も、その範疇に含む。
【００２３】
配線１４に与えられる信号は、期間によって異なる。第１の期間では、配線１４にコンフィギュレーションデータを含む信号の電位が与えられ、それにより、スイッチ回路１０へのコンフィギュレーションデータの書き込みが行われる。また、第２の期間では、配線１４にプログラマブルロジックエレメント（ＰＬＥ）から出力される信号の電位が与えられ、それにより、複数の配線１４と配線１５の接続構造が定められる。
【００２４】
具体的に、図１（Ａ）に示す回路では、上記第１の期間において、配線１４にコンフィギュレーションデータを含む信号の電位が与えられ、なおかつ、スイッチ１１が導通状態（オン）になると、スイッチ１１を介してノードＦＤに上記電位が供給される。次いで、スイッチ１１が非導通状態（オフ）になると、ノードＦＤに与えられた電位が保持される。そして、スイッチ１２は、コンフィギュレーションデータが反映されたノードＦＤの電位に従って、導通状態または非導通状態が選択される。
【００２５】
スイッチ１３は、スイッチ１２と直列に電気的に接続されているため、スイッチ１２と共に、配線１４と配線１５の電気的な接続を制御する機能を有する。具体的には、スイッチ１２及びスイッチ１３が導通状態であるとき、配線１４と配線１５とが電気的に接続される。また、スイッチ１２及びスイッチ１３の少なくとも一つが非導通状態であるとき、配線１４と配線１５とは電気的に分離した状態となる。
【００２６】
また、図１（Ａ）に示す回路では、上記第２の期間において、配線１４にプログラマブルロジックエレメント（ＰＬＥ）から出力される信号の電位が与えられ、なおかつ、スイッチ１３が導通状態になると、スイッチ１２が導通状態か非導通状態かによって、配線１４と配線１５が電気的に接続されるか、電気的に分離されるかが定まる。すなわち、スイッチ回路１０の各回路２０に書き込まれたコンフィギュレーションデータに従って、複数の配線１４と配線１５の接続構造が定められることとなる。
【００２７】
なお、配線１５は、ＰＬＥやＩ／Ｏエレメント（ＩＯ）の入力端子に電気的に接続されている。ＩＯは、プログラマブルロジックデバイス（ＰＬＤ）の外部からＰＬＥへの信号の入力、またはＰＬＥからＰＬＤの外部への信号の出力を制御する、インターフェースとしての機能を有する。コンフィギュレーションデータに従って、複数の配線１４と配線１５の接続構造が定められるということは、複数のＰＬＥまたはＩＯの出力端子と、一のＰＬＥまたはＩＯの入力端子との接続構造が定められることを意味する。
【００２８】
なお、本明細書において入力端子とは、入力信号が与えられる配線などのノードを意味し、当該ノードを介して入力信号の電位、電圧、電流などが回路に与えられる。よって、入力端子に電気的に接続された配線も、入力端子の一部であると見なすことができる。また、本明細書において出力端子とは、出力信号が与えられる配線などのノードを意味し、当該ノードを介して出力信号の電位、電圧、電流などが回路から出力される。よって、出力端子に電気的に接続された配線も、出力端子の一部であると見なすことができる。
【００２９】
本発明の第一の態様では、複数のＰＬＥまたは複数のＩＯと、一のＰＬＥまたはＩＯとの電気的な接続構造を、上述した一のスイッチ回路１０により制御することができる。そして、スイッチ回路１０においてスイッチ１１を非導通状態にすることで、上記接続構造を保持することができるので、スイッチ回路１０はコンフィギュレーションメモリとしての機能を果たすことができる。よって、スイッチ回路１０を配線リソースに用いることで、配線リソースに含まれるトランジスタなどの素子数を小さく抑えることができるので、ＰＬＤの回路規模が増大するのを抑え、その面積を小さく抑えることができる。
【００３０】
次いで、本発明の一態様に係る半導体装置が有する、スイッチ回路の別の構成例について説明する。
【００３１】
図１（Ｂ）に、スイッチ回路１０の構成を例示する。図１（Ｂ）は、マルチコンテキスト方式を用いて動的再構成（ダイナミックリコンフィギュレーション）を実現することができるスイッチ回路１０の一例を、示している。
【００３２】
図１（Ｂ）に示すスイッチ回路１０は、配線１４−１乃至配線１４−ｎ（ｎは複数の自然数）で表される複数の配線１４と、配線１５とを有する点において、図１（Ａ）に示すスイッチ回路１０と構成が同じである。また、図１（Ｂ）に示すスイッチ回路１０は、スイッチ１１と、スイッチ１２と、スイッチ１３とを少なくとも有する回路２０を、複数有する点において、図１（Ａ）に示すスイッチ回路１０と構成が同じである。しかし、図１（Ｂ）に示すスイッチ回路１０では、任意に選ばれた一の配線１４に、２つ以上の回路２０が対応している点において、図１（Ａ）に示すスイッチ回路１０と構成が異なる。
【００３３】
具体的に、図１（Ｂ）に示すスイッチ回路１０は、ｎ×ｍ個（ｍは複数の自然数）の回路２０を有している。そして、一の配線１４には、ｍ個の回路２０が接続されている。また、ｎ×ｍ個の回路２０は、互いに異なる配線１４に接続されたｎ個の回路２０で構成される組２１が、ｍ個ある。図１（Ｂ）では、組２１−１乃至組２１−ｍで図示されるｍ個の組２１が、スイッチ回路１０に設けられている。ｎ×ｍ個の回路２０は、組２１毎に、スイッチ１３の動作が制御される。
【００３４】
図１（Ｂ）では、配線１４−ｉに接続され、組２１−ｊ（ｊはｍ以下の自然数）に含まれる回路２０を、回路２０−ｊｉとして図示する。
【００３５】
図１（Ｂ）に示すスイッチ回路１０では、組２１ごとに、回路２０へのコンフィギュレーションデータの書き込みを行う。具体的には、一の組２１に含まれる複数の回路２０において、スイッチ１１を導通状態にし、スイッチ１１を介してノードＦＤにコンフィギュレーションデータを含む信号の電位を供給する。そして、当該一の組２１に含まれる複数の回路２０において、スイッチ１１を非導通状態にし、ノードＦＤの電位を保持する。次いで、別の組２１に含まれる複数の回路２０においても、順に同様の動作を繰り返すことで、全ての回路２０への、コンフィギュレーションデータの書き込みを行うことができる。
【００３６】
また、図１（Ｂ）に示すスイッチ回路１０では、複数の組２１の一つを選択し、選択された組２１に含まれる複数の回路２０において、保持されているコンフィギュレーションデータに従って、複数の配線１４と配線１５の接続構造を定めることができる。複数の配線１４と配線１５の接続構造を変更する場合は、スイッチ回路１０において、複数の組２１の別の一つを選択し、選択された組２１に含まれる複数の回路２０において、保持されているコンフィギュレーションデータに従って、複数の配線１４と配線１５の接続構造を定めれば良い。
【００３７】
図１（Ｂ）に示すスイッチ回路１０は、図１（Ａ）に示すスイッチ回路１０と同様に、複数のＰＬＥまたは複数のＩＯと、一のＰＬＥまたはＩＯとの電気的な接続構造を制御する機能と、当該接続構造を保持するコンフィギュレーションメモリとしての機能とを有する。よって、図１（Ｂ）に示すスイッチ回路１０を配線リソースに用いることで、配線リソースに含まれるトランジスタなどの素子数を小さく抑えることができるので、ＰＬＤの回路規模が増大するのを抑え、その面積を小さく抑えることができる。
【００３８】
また、図１（Ｂ）に示すスイッチ回路１０の場合、複数のコンフィギュレーションデータが組２１ごとに保持されており、なおかつ、コンフィギュレーションデータの選択を、組２１の選択により自由に行うことができる。そのため、一のコンフィギュレーションデータにより回路構成が定められたＰＬＤを動作させている間に、他のコンフィギュレーションデータを書き換えることができる。
【００３９】
なお、上述した特許文献１の場合、マルチコンテキスト方式においてコンフィギュレーションデータを切り換えるのに、ＤＲＡＭからコンフィギュレーションデータを読み出す必要があり、当該コンフィギュレーションデータの読み出しにはセンスアンプを用いる必要がある。図１（Ｂ）に示すスイッチ回路１０を用いた本発明の一態様に係るＰＬＤの場合、回路構成を切り換える度に、ＤＲＡＭなどからセンスアンプを用いてコンフィギュレーションデータの読み出しを行う必要がない。そのため、回路構成の切り換えにかかる時間を短くでき、よって、プログラマブルロジックデバイスにおける論理回路の再構成を高速で行うことができる。
【００４０】
また、図１（Ａ）及び図１（Ｂ）に示すスイッチ回路１０では、配線１４が、コンフィギュレーションデータを含む信号の電位を回路２０に供給する機能と、ＰＬＥから出力される信号の電位を回路２０に供給する機能とを併せ持っている。よって、コンフィギュレーションデータを含む信号の電位を回路２０に供給する機能を有する配線と、ＰＬＥから出力される信号の電位を回路２０に供給する機能を有する配線とを、回路２０に接続させる構成に比べて、スイッチ回路１０に設けられる配線の数を少なく抑えることができる。よって、図１（Ａ）及び図１（Ｂ）に示すスイッチ回路１０を用いることで、配線リソースの小型化を実現し、回路規模が増大してもレイアウトの面積を小さく抑えることができるプログラマブルロジックデバイスを実現することができる。また、配線リソースの小型化を実現することで、半導体装置の小型化を実現することができる。
【００４１】
〈スイッチ回路の具体的な構成例〉
次いで、図１（Ａ）に示したスイッチ回路１０の、具体的な構成の一例について説明する。図２に示すスイッチ回路１０は、配線１４−１乃至配線１４−ｎで示す複数の配線１４と、配線１５と、配線１７と、配線１８とを有する。さらに、図２に示すスイッチ回路１０は、回路２０−１乃至回路２０−ｎで示す複数の回路２０を有する。各回路２０は、スイッチ１１としての機能を有するトランジスタ１１ｔと、スイッチ１２としての機能を有するトランジスタ１２ｔと、スイッチ１３としての機能を有するトランジスタ１３ｔと、容量素子１６とを、少なくとも有する。
【００４２】
具体的に、回路２０−ｉにおいて、トランジスタ１１ｔは、そのゲートが配線１７に電気的に接続されている。また、トランジスタ１１ｔのソース及びドレインは、一方が配線１４−ｉに電気的に接続され、他方がトランジスタ１２ｔのゲートに電気的に接続されている。トランジスタ１２ｔのソース及びドレインは、一方が配線１４−ｉに電気的に接続され、他方がトランジスタ１３ｔのソース及びドレインの一方に電気的に接続されている。トランジスタ１３ｔのソース及びドレインの他方は、配線１５に電気的に接続されている。トランジスタ１３ｔのゲートは、配線１８に電気的に接続されている。
【００４３】
なお、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に電気的に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、活性層として機能する半導体膜の一部であるドレイン領域、或いは上記半導体膜に電気的に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
【００４４】
トランジスタが有するソースとドレインは、トランジスタのチャネル型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
【００４５】
回路２０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【００４６】
さらに、図２に示すスイッチ回路１０は、配線１５に、所定の電位が与えられた配線１９との電気的な接続を制御するスイッチ２２が、設けられている場合を例示している。図２では、スイッチ２２として、一のトランジスタが用いられている場合を例示している。スイッチ２２は信号ＩＮＩＴに従って導通状態または非導通状態の選択（スイッチング）が行われる。具体的に、スイッチ２２が導通状態であるとき、配線１９の電位が配線１５に与えられ、スイッチ２２が非導通状態であるとき、配線１９の電位は配線１５に与えられない。
【００４７】
スイッチ２２を導通状態とすることで、配線１５の電位が所定の高さになるよう初期化することができる。なお、配線１５や配線１４の電位は、ＰＬＤの電源が切断された後に、不定状態となりやすい。また、ＰＬＤの電源が切断された後、コンフィギュレーションメモリが有する記憶素子の構成によっては、コンフィギュレーションデータが消失することがある。この場合、ＰＬＤに電源が投入されると、配線１５と複数の配線１４とがスイッチ回路１０を介して導通状態になり、配線１５と複数の配線１４とで電位が異なる場合、これらの配線に大量の電流が流れることがある。しかし、上述したように、配線１５の電位を初期化することで、配線１５と複数の配線１４の間に大量に電流が流れるのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
【００４８】
また、ＰＬＤに電源が投入された直後は、ＰＬＥの入力端子が、ハイレベルとローレベルの間の中間電位になってしまう場合がある。中間電位がＰＬＥの入力端子に与えられると、ＰＬＥの有するＣＭＯＳ回路において貫通電流が生じやすい。しかし、上述したように、配線１５の電位を初期化することができるので、電源が投入された直後において入力端子が中間電位になるのを防ぐことができ、よって、上記貫通電流が生じるのを防ぐことができる。
【００４９】
また、配線１５に、ラッチが電気的に接続されていても良い。図２では、初期化を行うためのスイッチ２２に加えて、ラッチ２３が配線１５に電気的に接続されている場合を例示する。ラッチ２３は、ＰＬＥの入力端子に電気的に接続された配線１５の電位を、ハイレベルかローレベルのいずれか一方に保つ機能を有する。ラッチ２３を配線１５に電気的に接続させることによって、ＰＬＤに電源が投入された後に、配線１５の電位をハイレベルかローレベルのいずれか一方に保つことができるので、中間の電位が配線１５に与えられることで、配線１５にその入力端子が接続されたＰＬＥに貫通電流が生じるのを、防ぐことができる。
【００５０】
次いで、図１（Ｂ）に示したスイッチ回路１０の、具体的な構成の一例について説明する。図３に示すスイッチ回路１０は、配線１４−１乃至配線１４−ｎで示す複数の配線１４と、配線１５と、配線１７−１乃至配線１７−ｍで示す複数の配線１７と、配線１８−１乃至配線１８−ｍで示す複数の配線１８とを有する。さらに、図３に示すスイッチ回路１０は、ｍ×ｎ個の回路２０を有する。各回路２０は、スイッチ１１としての機能を有するトランジスタ１１ｔと、スイッチ１２としての機能を有するトランジスタ１２ｔと、スイッチ１３としての機能を有するトランジスタ１３ｔと、容量素子１６とを、少なくとも有する。
【００５１】
そして、ｍ×ｎ個の回路２０は、配線１７−ｊ及び配線１８−ｊに接続されているｎ個の回路２０で構成されている組２１を、ｍ個有する。図３では、ｍ個の組２１を、組２１−１乃至組２１−ｍとして図示する。
【００５２】
具体的に、回路２０−ｊｉにおいて、トランジスタ１１ｔは、そのゲートが配線１７−ｊに電気的に接続されている。また、トランジスタ１１ｔのソース及びドレインは、一方が配線１４−ｉに電気的に接続され、他方がトランジスタ１２ｔのゲートに電気的に接続されている。トランジスタ１２ｔのソース及びドレインは、一方が配線１４−ｉに電気的に接続され、他方がトランジスタ１３ｔのソース及びドレインの一方に電気的に接続されている。トランジスタ１３ｔのソース及びドレインの他方は、配線１５に電気的に接続されている。トランジスタ１３ｔのゲートは、配線１８−ｊに電気的に接続されている。
【００５３】
回路２０は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。
【００５４】
さらに、図３に示すスイッチ回路１０は、図２に示すスイッチ回路１０と同様に、配線１５に、所定の電位が与えられた配線１９との電気的な接続を制御するスイッチ２２が、設けられている場合を例示している。また、図３では、ラッチ２３が配線１５に電気的に接続されている場合を例示している。ラッチ２３は、ＰＬＥの入力端子に電気的に接続された配線１５の電位を、ハイレベルかローレベルのいずれか一方に保つ機能を有する。
【００５５】
なお、図２及び図３に示すスイッチ回路１０において、トランジスタ１１ｔは、ノードＦＤの電位を保持する機能を有しているため、オフ電流の著しく小さいトランジスタであることが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されることを特徴とするトランジスタは、オフ電流が著しく小さいので、トランジスタ１１ｔとして用いるのに好適である。このような半導体としては、例えば、シリコンの２倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタ１１ｔを用いることで、ノードＦＤに保持されている電荷が、リークするのを防ぐことができる。
【００５６】
また、図２及び図３に示すスイッチ回路１０において、回路２０では、スイッチ１１が非導通状態にあるときノードＦＤが、他の電極や配線との間における絶縁性が極めて高い浮遊状態になることから、以下に述べるブースティング効果が期待できる。すなわち、回路２０では、ノードＦＤが浮遊状態にあると、配線１４の電位がローレベルからハイレベルに変化するのに伴い、スイッチ１２として機能するトランジスタのソースとゲートの間に形成される容量Ｃｇｓにより、ノードＦＤの電位が上昇する。そして、そのノードＦＤの電位の上昇幅は、上記トランジスタのゲートに入力されたコンフィギュレーションデータの論理レベルによって異なる。具体的に、回路２０に入力されたコンフィギュレーションデータが”０”の場合、上記トランジスタは弱反転モードにあるため、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓには、ゲート電極の電位、すなわちノードＦＤの電位に依存しない容量Ｃｏｓが含まれる。具体的に、容量Ｃｏｓには、ゲート電極とソース領域とが重畳する領域に形成されるオーバーラップ容量と、ゲート電極とソース電極の間に形成される寄生容量などが含まれる。一方、回路２０に書き込まれたコンフィギュレーションデータが”１”の場合、上記トランジスタは強反転モードにあるため、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓには、上述した容量Ｃｏｓに加えて、チャネル形成領域とゲート電極の間に形成される容量Ｃｏｘの一部が含まれる。したがって、コンフィギュレーションデータが”１”の場合、ノードＦＤの電位の上昇に寄与する容量Ｃｇｓが、コンフィギュレーションデータが”０”の場合よりも大きいこととなる。よって、回路２０では、コンフィギュレーションデータが”１”の場合の方が、コンフィギュレーションデータが”０”の場合よりも、配線１４の電位の変化に伴い、ノードＦＤの電位をより高く上昇させるというブースティング効果を得ることができる。よって、コンフィギュレーションデータが”１”の場合に、配線１４に入力されたコンフィギュレーションデータを含む信号の電位に対して、スイッチ１１が有するトランジスタの閾値電圧分、ノードＦＤの電位が降下していたとしても、ブースティング効果によりノードＦＤの電位を上昇させることができるので、スイッチ１２として機能するトランジスタの導通状態を確保することができ、回路２０のスイッチ速度を向上させることができる。また、コンフィギュレーションデータが”０”の場合には、スイッチ１２として機能する上記トランジスタの非導通状態を確保することができる。
【００５７】
〈駆動回路の構成例〉
次いで、図４に、配線１４への、コンフィギュレーションデータを含む信号の供給を制御する駆動回路３０の構成を、一例として示す。図４に示す駆動回路３０は、コンフィギュレーションデータを含む信号Ｓｉｇの、サンプリングのタイミングを制御する、シフトレジスタなどの回路３１と、回路３１で定められたタイミングに従って、上記信号のサンプリングを行う回路３２と、サンプリングされた上記信号の、配線１４−１乃至配線１４−ｎへの供給をそれぞれ制御する複数のスイッチ３３とを有する。図４では、スイッチ３３として、信号ＷＥに従ってハイインピーダンスとなるスリーステートバッファを用いる場合を例示する。
【００５８】
具体的に、図４では、信号ＷＥの電位がハイレベルのとき、スイッチ３３は、入力端子に入力された信号と同じ論理値を有する信号を、配線１４−１乃至配線１４−ｎに与える。また、信号ＷＥの電位がローレベルのとき、スイッチ３３はハイインピーダンスとなり、入力端子に入力された信号は、配線１４−１乃至配線１４−ｎに与えられない。
【００５９】
〈ＰＬＥの構成例１〉
図５に、ＰＬＥ４０の一形態を例示する。図５に示すＰＬＥ４０は、ＬＵＴ（ルックアップテーブル）３４と、フリップフロップ３５と、コンフィギュレーションメモリ３６と、を有する。コンフィギュレーションメモリ３６は、メモリエレメントから送られてきたコンフィギュレーションデータを記憶する機能を有する。ＬＵＴ３４は、コンフィギュレーションメモリ３６において記憶されているコンフィギュレーションデータによって、定められる論理演算が異なる。そして、コンフィギュレーションデータによりＬＵＴ３４にて行われる論理演算が確定すると、ＬＵＴ３４は、入力端子３７に与えられた複数の入力信号に対応する出力信号を、出力する。フリップフロップ３５は、ＬＵＴ３４から出力される信号を保持し、クロック信号ＣＫに同期して当該信号に対応した出力信号を出力する。
【００６０】
スイッチ３８は、フリップフロップ３５から出力された信号の、配線１４への供給を制御する機能を有する。図５では、スイッチ３８として、信号ＥＮに従ってハイインピーダンスとなるスリーステートバッファを用いる場合を例示する。
【００６１】
具体的に、図５では、信号ＥＮの電位がハイレベルのとき、スイッチ３８は、入力端子に入力された信号と同じ論理値を有する信号を、配線１４に与える。また、信号ＥＮの電位がローレベルのとき、スイッチ３８はハイインピーダンスとなり、入力端子に入力された信号は、配線１４に与えられない。
【００６２】
なお、ＰＬＥ４０がさらにマルチプレクサ回路を有し、当該マルチプレクサ回路によって、ＬＵＴ３４からの出力信号がフリップフロップ３５を経由するか否かを選択できるようにしても良い。
【００６３】
また、コンフィギュレーションデータによって、フリップフロップ３５の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータによって、フリップフロップ３５がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。
【００６４】
〈スイッチ回路の動作例〉
次いで、図３に示したスイッチ回路１０の動作の一例について、図６に示すタイミングチャートを用いて説明する。図６に示すタイミングチャートには、図４に示す駆動回路３０にて、スイッチ３３の動作を制御する信号ＷＥと、図５に示すＰＬＥ４０にて、フリップフロップ３５の出力信号の出力を制御するクロック信号ＣＫと、スイッチ３８の動作を制御する信号ＥＮの、タイミングチャートも併せて示す。また、図６に示すタイミングチャートでは、トランジスタ１１ｔ乃至トランジスタ１３ｔがｎチャネル型である場合を例示している。また、配線１９にはローレベルの電位ＶＳＳが与えられているものとする。
【００６５】
まず、ＰＬＤに電源を投入した後、時刻Ｔ１乃至時刻Ｔ２において行われる、配線１５の電位の初期化について説明する。
【００６６】
時刻Ｔ１乃至時刻Ｔ２において、スイッチ２２に用いられているトランジスタのゲートに、ハイレベルの電位を有する信号ＩＮＩＴが入力され、スイッチ２２は導通状態となる。よって、スイッチ２２を介して、配線１９の電位ＶＳＳが配線１５に与えられる。
【００６７】
配線１５に電位ＶＳＳを与えることで、ＰＬＤに電源を投入した直後に配線１５の電位が不定状態にあったとしても、配線１５の電位を初期化することができる。よって、配線１５に電気的に接続されたＰＬＥの入力端子の電位が不定状態にならず、当該ＰＬＥの有するＣＭＯＳ回路において、貫通電流が発生するのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを防ぐことができる。なお、ＰＬＤに電源を投入するのと同時に、信号ＩＮＩＴの電位をハイレベルとすることで、配線１５の電位が不定状態となる期間を短くすることができる。
【００６８】
また、時刻Ｔ１乃至時刻Ｔ２では、配線１８−１乃至配線１８−ｍにローレベルの電位が与えられる。上記構成により、配線１５と複数の配線１４とを電気的に分離させることができる。さらに、時刻Ｔ１乃至時刻Ｔ２では、信号ＥＮの電位がローレベルとなり、信号ＷＥの電位がハイレベルとなり、駆動回路３０から、配線１４−１乃至配線１４−ｎに、ローレベルの電位、具体的には、配線１９と同じ電位ＶＳＳが、与えられる。上記構成により、配線１５と複数の配線１４とを概略同じ高さの電位にすることができる。よって、ＰＬＤに電源を投入した後に、配線１５と複数の配線１４とに大量の電流が流れるのを防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
【００６９】
配線１５の電位の初期化が済むと、時刻Ｔ３以降、信号ＩＮＩＴの電位はローレベルを維持し、スイッチ２２は非導通状態となる。
【００７０】
次いで、時刻Ｔ３乃至時刻Ｔ５において行われる、コンフィギュレーションデータの書き込みについて説明する。上記期間では、信号ＥＮの電位がローレベルとなるため、ＰＬＥ４０から配線１４への信号の供給は停止される。また、上記期間では、信号ＷＥの電位がハイレベルとなるため、駆動回路３０から配線１４への、コンフィギュレーションデータを含む信号の供給が行われる。また、全ての配線１８には、ローレベルの電位が与えられる。
【００７１】
まず、時刻Ｔ３乃至時刻Ｔ４において、配線１７−１にはハイレベルの電位が、配線１７−ｍを含む配線１７−１以外の全ての配線１７にはローレベルの電位が与えられる。また、配線１４−１にはローレベルの電位が、配線１４−ｎにはハイレベルの電位が与えられる。上記動作により、配線１７−１と配線１４−１または配線１４−ｎとに接続された回路２０−１１及び回路２０−１ｎへの、コンフィギュレーションデータの書き込みが行われる。具体的に、回路２０−１１では、ノードＦＤにローレベルの電位が与えられることによって、”０”の論理値に対応したコンフィギュレーションデータが格納される。また、回路２０−１ｎでは、ノードＦＤにハイレベルの電位が与えられることによって、”１”の論理値に対応したコンフィギュレーションデータが格納される。
【００７２】
次いで、時刻Ｔ４乃至時刻Ｔ５において、配線１７−１を含む配線１７−ｍ以外の全ての配線１７にはローレベルの電位が、配線１７−ｍにはハイレベルの電位が、配線１４−１にはハイレベルの電位が、配線１４−ｎにはローレベルの電位が与えられる。上記動作により、配線１７−ｍと配線１４−１または配線１４−ｎとに接続された回路２０−ｍ１及び回路２０−ｍｎへの、コンフィギュレーションデータの書き込みが行われる。具体的に、回路２０−ｍ１では、ノードＦＤにハイレベルの電位が与えられることによって、”１”の論理値に対応したコンフィギュレーションデータが格納される。また、回路２０−ｍｎでは、ノードＦＤにローレベルの電位が与えられることによって、”０”の論理値に対応したコンフィギュレーションデータが格納される。
【００７３】
なお、図６に示すタイミングチャートでは、回路２０−１１、回路２０−１ｎ、回路２０−ｍ１、回路２０−ｍｎへの、コンフィギュレーションデータの書き込みについてのみ示しているが、上記以外の回路２０へのコンフィギュレーションデータの書き込みも、同様に行うことができる。ただし、複数の組２１のうち、コンフィギュレーションデータが格納される組２１は、一つのみである。
【００７４】
次いで、時刻Ｔ６乃至時刻Ｔ８において行われる、回路構成の切り換えについて説明する。上記期間では、信号ＥＮの電位がハイレベルとなるため、ＰＬＥ４０から配線１４への信号の供給が行われる。また、上記期間では、信号ＷＥの電位がローレベルとなるため、駆動回路３０から配線１４への、コンフィギュレーションデータを含む信号の供給は停止される。
【００７５】
まず、時刻Ｔ６乃至時刻Ｔ７において、全ての配線１７にはローレベルの電位が与えられる。そして、配線１８−１にはハイレベルの電位が、配線１８−ｍを含む配線１８−１以外の全ての配線１８には、ローレベルの電位が与えられる。上記動作により、配線１８−１に接続された回路２０−１１乃至回路２０−１ｎにより、配線１４−１乃至配線１４−ｎと配線１５との接続構造が定められる。具体的には、回路２０−１１乃至回路２０−１ｎのうち、回路２０−１ｎに”１”の論理値に対応したコンフィギュレーションデータが格納されているため、配線１４−ｎと配線１５とが、回路２０−１ｎを介して電気的に接続される。
【００７６】
また、時刻Ｔ７乃至時刻Ｔ８において、全ての配線１７にはローレベルの電位が与えられる。そして、配線１８−１を含む配線１８−ｍ以外の全ての配線１８には、ローレベルの電位が、配線１８−ｍにはハイレベルの電位が、与えられる。上記動作により、配線１８−ｍに接続された回路２０−ｍ１乃至回路２０−ｍｎにより、配線１４−１乃至配線１４−ｎと配線１５との接続構造が定められる。具体的には、回路２０−ｍ１乃至回路２０−ｍｎのうち、回路２０−ｍ１に”１”の論理値に対応したコンフィギュレーションデータが格納されているため、配線１４−１と配線１５とが、回路２０−ｍ１を介して電気的に接続される。
【００７７】
次いで、時刻Ｔ８乃至時刻Ｔ９において行われる、コンフィギュレーションデータの書き換えについて説明する。上記期間では、信号ＥＮの電位がローレベルとなるため、ＰＬＥ４０から配線１４への信号の供給は停止される。また、上記期間では、信号ＷＥの電位がハイレベルとなるため、駆動回路３０から配線１４への、コンフィギュレーションデータを含む信号の供給が行われる。また、全ての配線１８には、ローレベルの電位が与えられる。
【００７８】
具体的に、時刻Ｔ８乃至時刻Ｔ９では、配線１７−１にはハイレベルの電位が、配線１７−ｍを含む配線１７−１以外の全ての配線１７にはローレベルの電位が与えられる。また、配線１４−１にはハイレベルの電位が、配線１４−ｎにはローレベルの電位が与えられる。上記動作により、配線１７−１と配線１４−１または配線１４−ｎとに接続された回路２０−１１及び回路２０−１ｎへの、コンフィギュレーションデータの書き込みが行われる。具体的に、回路２０−１１では、ノードＦＤにハイレベルの電位が与えられることによって、”１”の論理値に対応したコンフィギュレーションデータが格納される。また、回路２０−１ｎでは、ノードＦＤにローレベルの電位が与えられることによって、”０”の論理値に対応したコンフィギュレーションデータが格納される。
【００７９】
なお、時刻Ｔ８乃至時刻Ｔ９では、全ての配線１８にローレベルの電位を与えているため、ラッチ２３により、時刻Ｔ８の直前に配線１５に与えられた信号の論理値が保持される。具体的には、図５に示すＰＬＥ４０において、時刻Ｔ８の直前にクロック信号ＣＫの立ち上がりエッジが出現する時刻Ａに同期してフリップフロップ３５から出力され、なおかつ、配線１４−１及び回路２０−ｍ１を介して配線１５に与えられた信号が、ラッチ２３により保持される。なお、クロック信号ＣＫの上記立ち上がりエッジが出現した後、ＰＬＥ４０の出力信号が確定し、上記出力信号の論理値をラッチ２３に格納できる程度に十分な時間を確保できるように、時刻Ｔ８を設定することが好ましい。
【００８０】
したがって、配線１５に与えられた信号の論理値は、ラッチ２３により保持されるため、回路２０−１１及び回路２０−１ｎにおけるコンフィギュレーションデータの書き換えにより、ＰＬＤの動作が妨げられることはない。
【００８１】
なお、時刻Ａからクロック信号ＣＫの２周期後にて立ち上がりエッジが出現する時刻Ｂよりも前に時刻Ｔ９を設定することで、ＰＬＤの動作を止めることなく、コンフィギュレーションデータの書き換えを行うことができる。具体的には、時刻Ｔ９の後、ＰＬＥ４０の出力信号（時刻Ｔ８の直後のクロック信号ＣＫの立ち上がりエッジに同期してＰＬＥ４０のフリップフロップ３５から出力された信号）が、配線１４−１乃至配線１４−ｎと、回路２０−１１乃至回路２０−ｍｎとを介して配線１５に与えられ、配線１５からＰＬＥに入力された上記信号が、時刻Ｂに同期してフリップフロップ３５に格納されるのに十分なセットアップ時間が確保できるように、時刻Ｔ９を設定することが好ましい。
【００８２】
なお、スイッチ回路１０へのコンフィギュレーションデータの書き込みの速度が十分高くない時は、時刻Ｔ８乃至時刻Ｔ９におけるクロック信号ＣＫの周期を、時刻Ｔ８乃至時刻Ｔ９以外の期間におけるクロック信号ＣＫの周期よりも長く設定すればよい。上記構成により、書き込みの時間を長く確保することができ、時刻Ｔ８乃至時刻Ｔ９において、コンフィギュレーションデータの書き込みを完了させることができる。また、ＰＬＤのクリティカルパスに含まれるスイッチ回路では、要求される書き込み時間が他のスイッチ回路と異なる。このような場合、クロック信号ＣＫの周期を、要求される書き込み時間に合わせて異ならせるようにしても良い。
【００８３】
なお、図６では、電源の投入後に配線１５の電位を初期化する構成について示しているが、配線１５の電位を初期化する構成に加えて、回路２０内のノードＦＤの電位の初期化を行うようにしても良い。ノードＦＤの電位の初期化は、回路２０ごとに順に行っても良いし、全ての回路２０においてノードＦＤの電位を一斉に初期化しても良い。
【００８４】
〈ラッチの構成例〉
次いで、図７に、ラッチ２３の構成を一例として示す。図７に示すラッチ２３は、インバータ２４と、ｐチャネル型のトランジスタ２５とを有する。インバータ２４の入力端子は配線１５に電気的に接続され、インバータ２４の出力端子はトランジスタ２５のゲートに電気的に接続されている。トランジスタ２５のソース及びドレインは、一方が、配線１９よりも高い電位が与えられている配線２６に電気的に接続され、他方が、配線１５に電気的に接続されている。
【００８５】
本発明の一態様では、上記構成を有するラッチ２３を配線１５に電気的に接続させることによって、ＰＬＤに電源が投入された後に、配線１５の電位をハイレベルかローレベルのいずれか一方に保つことができるので、中間の電位が配線１５に与えられることで、配線１５にその入力端子が接続されたＰＬＥに貫通電流が生じるのを、防ぐことができる。
【００８６】
〈ＰＬＥの構成例２〉
次いで、図８（Ａ）に、ＰＬＥ４０の別の一形態を例示する。図８（Ａ）に示すＰＬＥ４０は、図５に示したＰＬＥ４０に、ＡＮＤ回路４１が追加された構成を有している。ＡＮＤ回路４１には、フリップフロップ３５からの信号が、正論理の入力として与えられ、配線１５の電位を初期化するための信号ＩＮＩＴが、負論理の入力として与えられている。上記構成により、信号ＩＮＩＴに従って図７に示した配線１５の電位が初期化される際に、ＰＬＥ４０からの出力信号を、図７に示した配線１９と同じ電位にすることができる。よって、ＰＬＥ４０からの出力信号が与えられる複数の配線１４と、配線１５とに大量の電流が流れることを未然に防ぐことができる。それにより、ＰＬＤの破損が引き起こされるのを、防ぐことができる。
【００８７】
また、図８（Ｂ）に、ＰＬＥ４０の別の一形態を例示する。図８（Ｂ）に示すＰＬＥ４０は、図５に示したＰＬＥ４０に、マルチプレクサ４２と、コンフィギュレーションメモリ４３が追加された構成を有している。図８（Ｂ）において、マルチプレクサ４２は、ＬＵＴ３４からの出力信号と、フリップフロップ３５からの出力信号とが入力されている。そして、マルチプレクサ４２は、コンフィギュレーションメモリ４３に格納されているコンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ４２からの出力信号は、スイッチ３８を介して配線１４に与えられる。
【００８８】
〈半導体膜について〉
なお、電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【００８９】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、チャネル幅で規格化したトランジスタのオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【００９０】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【００９１】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【００９２】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【００９３】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【００９４】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００９５】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【００９６】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９７】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【００９８】
以下では、酸化物半導体膜の構造について説明する。
【００９９】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１００】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１０１】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１０２】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１０３】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１０４】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１０５】
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１０６】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１０７】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１０８】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１０９】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１１０】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１１１】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１１２】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１１３】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１１４】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１１５】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１１６】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１１７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１１８】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１１９】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１２０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１２１】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１２２】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０１２３】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１２４】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、ＰＬＤまたは半導体装置の信頼性を高めることができる。
【０１２５】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。
【０１２６】
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現することができる。
【０１２７】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０１２８】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１２９】
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１３０】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
【０１３１】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
【０１３２】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
【０１３３】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１３４】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ乃至１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１３５】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１３６】
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
【０１３７】
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２は、ｘ２の３倍未満であると好ましい。
【０１３８】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１３９】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０１４０】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１４１】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１４２】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０１４３】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
【０１４４】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いたＰＬＤまたは半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、ＰＬＤまたは半導体装置のさらなる高速動作を実現する上で、より好ましい。
【０１４５】
〈ＰＬＤの構成例〉
次いで、上述したスイッチ回路１０を有する、本発明の一態様に係るＰＬＤの構成の一例について説明する。図９（Ａ）に、本発明の一態様に係るＰＬＤ５０の構成の一部を、例示する。
【０１４６】
図９（Ａ）では、複数のＰＬＥ４０を有する第１の列５１−１と、複数のＰＬＥ４０を有する第２の列５１−２と、複数のＰＬＥ４０を有する第３の列５１−３とが、ＰＬＤ５０に設けられている。図９（Ａ）では、図面に向かって左側から順に、第１の列５１−１、第２の列５１−２、及び第３の列５１−３が、並列に配置されている場合を例示している。
【０１４７】
また、図９（Ａ）では、複数の配線５２と、複数の配線５３と、複数の配線５４と、複数の配線５５と、複数の配線５６と、複数の配線５７と、複数の配線５８とが、ＰＬＤ５０に設けられている。
【０１４８】
そして、第１の列５１−１が有する各ＰＬＥ４０の第１出力端子は、複数の配線５２のいずれか一つに、それぞれ電気的に接続されている。第１の列５１−１が有する各ＰＬＥ４０の第２出力端子は、複数の配線５３のいずれか一つに、それぞれ電気的に接続されている。
【０１４９】
また、第２の列５１−２が有する各ＰＬＥ４０の第１出力端子は、複数の配線５５のいずれか一つに、それぞれ電気的に接続されている。第２の列５１−２が有する各ＰＬＥ４０の第２出力端子は、複数の配線５６のいずれか一つに、それぞれ電気的に接続されている。
【０１５０】
また、第３の列５１−３が有する各ＰＬＥ４０の第１出力端子は、複数の配線５４のいずれか一つに、それぞれ電気的に接続されている。第３の列５１−３が有する各ＰＬＥ４０の第２出力端子は、複数の配線５８のいずれか一つに、それぞれ電気的に接続されている。
【０１５１】
なお、各ＰＬＥ４０が有する第１出力端子の数と、第２出力端子の数は、必ずしも一つとは限らず、いずれか一方が複数であっても良いし、両方とも複数であっても良い。ただし、第１出力端子が複数であっても、第２出力端子が複数であっても、一の配線には、必ず一の出力端子が接続されるものとする。よって、一の列が有するＰＬＥ４０の数がＹ（Ｙは自然数）であるならば、ＰＬＤ５０は、第１出力端子に接続されるＹ本の配線と、第２出力端子に接続されるＹ本の配線とを、少なくとも有する。
【０１５２】
そして、第１の列５１−１は、複数の配線５２と複数の配線５３の間に配置されている。第２の列５１−２は、複数の配線５５と複数の配線５６の間に配置されている。第３の列５１−３は、複数の配線５４と複数の配線５８の間に配置されている。
【０１５３】
さらに、第２の列５１−２が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線５５は、第１の列５１−１と第２の列５１−２の間と、第１の列５１−１と、図９（Ａ）の図面に向かって第１の列５１−１の左側に配置されるＰＬＥ４０の列（図示せず）の間とに、跨るように配置されている。第３の列５１−３が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線５４は、第１の列５１−１と第２の列５１−２の間と、第２の列５１−２と第３の列５１−３の間とに、跨るように配置されている。また、図９（Ａ）の図面に向かって第３の列５１−３の右側に配置される各ＰＬＥ４０（図示せず）の、第１出力端子に接続された複数の配線５７は、第２の列５１−２と第３の列５１−３の間と、第３の列５１−３と第３の列５１−３の右側に配置されるＰＬＥ４０の列（図示せず）の間とに、跨るように配置されている。
【０１５４】
すなわち、第Ｎの列（Ｎは３以上の自然数）に着目すると、上記列が有する各ＰＬＥ４０の第１出力端子に接続された複数の配線は、第Ｎの列と第（Ｎ−１）の列の間と、第（Ｎ−１）の列と第（Ｎ−２）の列の間とに、跨るように配置されている。なお、Ｎが２である場合、第２の列が有する各ＰＬＥ４０の第１出力端子に電気的に接続された複数の配線は、第２の列と第１の列の間と、第１の列とＩＯの間とに、跨るように配置される。上記ＩＯは、ＰＬＤ外部からＰＬＥ４０への信号の入力、またはＰＬＥ４０からＰＬＤ外部への信号の出力を制御する、インターフェースとしての機能を有する。
【０１５５】
また、本発明の一態様では、第（Ｎ−１）の列（Ｎは３以上の自然数）に着目すると、上記列が有する各ＰＬＥ４０の第１出力端子に電気的に接続された複数の配線と、第Ｎの列が有する各ＰＬＥ４０の第１出力端子に電気的に接続された複数の配線と、第（Ｎ−２）の列が有する各ＰＬＥ４０の第２出力端子に電気的に接続された複数の配線とが、複数のスイッチ回路１０を含むスイッチ回路６０を介して、第（Ｎ−１）の列が有する各ＰＬＥ４０の複数の入力端子に電気的に接続されている。
【０１５６】
具体的に、図９（Ａ）の場合、例えば、第２の列５１−２が有する各ＰＬＥ４０の第１出力端子に電気的に接続された複数の配線５５と、第３の列５１−３が有する各ＰＬＥ４０の第１出力端子に電気的に接続された複数の配線５４と、第１の列５１−１が有する各ＰＬＥ４０の第２出力端子に電気的に接続された複数の配線５３とが、スイッチ回路６０を介して、第２の列５１−２が有する各ＰＬＥ４０の複数の入力端子に電気的に接続されている。
【０１５７】
図９（Ｂ）に、図９（Ａ）に示した、複数の配線５３、複数の配線５４、及び複数の配線５５と、第２の列５１−２が有する各ＰＬＥ４０の複数の入力端子との、電気的な接続を制御するスイッチ回路６０の回路図を、抜き出して示す。図９（Ｂ）において、複数の配線５９は、第２の列５１−２が有する一のＰＬＥ４０の複数の入力端子に、それぞれ電気的に接続されている。
【０１５８】
そして、スイッチ回路６０は、図１にて例示したスイッチ回路１０を複数有する。図９（Ｃ）に、図９（Ｂ）に示したスイッチ回路６０のより具体的な構成例を示す。図９（Ｂ）に示したスイッチ回路６０は、図９（Ｃ）に示すように、スイッチ回路１０−１、スイッチ回路１０−２、スイッチ回路１０−３で示す、３つのスイッチ回路１０を有する。
【０１５９】
なお、図９（Ｃ）では、３本の配線５９に対応するスイッチ回路６０を例示しているため、スイッチ回路６０が、スイッチ回路１０−１、スイッチ回路１０−２、及びスイッチ回路１０−３の、３つのスイッチ回路１０を有する場合が図示されている。スイッチ回路６０が有するスイッチ回路１０の数は、ＰＬＥ４０が有する複数の入力端子の数に従って、定めることができる。
【０１６０】
また、図９（Ｂ）及び図９（Ｃ）では、複数の配線５３、複数の配線５４、及び複数の配線５５と、複数の配線５９との電気的な接続を制御するスイッチ回路６０を代表例として図示しているが、図９（Ａ）において複数の配線と複数の配線の電気的な接続を制御する他のスイッチ回路６０も、同様の構成を有するものとする。
【０１６１】
次いで、図９（Ｃ）に示すスイッチ回路６０の、さらに具体的な構成例を図１０に示す。図１０では、複数の配線５３、複数の配線５４、及び複数の配線５５と、スイッチ回路６０との接続関係をより詳細に示している。図１０に示すように、各スイッチ回路１０は、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、複数の配線５９の一つとの電気的な接続を制御する。
【０１６２】
具体的に、図１０では、複数の配線５３が、配線５３−１、配線５３−２、配線５３−３を有し、複数の配線５４が、配線５４−１、配線５４−２、配線５４−３を有し、複数の配線５５が、配線５５−１、配線５５−２、配線５５−３を有する場合を例示している。また、図１０では、複数の配線５９が、配線５９−１、配線５９−２、配線５９−３を有する場合を例示している。
【０１６３】
そして、図１０では、スイッチ回路１０−１が、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、配線５９−１との電気的な接続を制御する。具体的に、スイッチ回路１０−１は、複数の配線５３、複数の配線５４、及び複数の配線５５のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線５９−１とを電気的に接続する機能を有する。
【０１６４】
図１に示すスイッチ回路１０を図１０に示すスイッチ回路１０−１として用いる場合、図１０に示す複数の配線５３、複数の配線５４、及び複数の配線５５が、図１に示す配線１４−１乃至配線１４−ｎに相当し、図１０に示す配線５９−１が、図１に示す配線１５に相当する。
【０１６５】
また、スイッチ回路１０−２は、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、配線５９−２との電気的な接続を制御する。具体的には、スイッチ回路１０−２は、複数の配線５３、複数の配線５４、及び複数の配線５５のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線５９−２とを電気的に接続する機能を有する。
【０１６６】
図１に示すスイッチ回路１０を図１０に示すスイッチ回路１０−２として用いる場合、図１０に示す複数の配線５３、複数の配線５４、及び複数の配線５５が、図１に示す配線１４−１乃至配線１４−ｎに相当し、図１０に示す配線５９−２が、図１に示す配線１５に相当する。
【０１６７】
また、スイッチ回路１０−３は、複数の配線５３、複数の配線５４、及び複数の配線５５の全てと、配線５９−３との電気的な接続を制御する。具体的には、スイッチ回路１０−３は、複数の配線５３、複数の配線５４、及び複数の配線５５のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と配線５９−３とを電気的に接続する機能を有する。
【０１６８】
図１に示すスイッチ回路１０を図１０に示すスイッチ回路１０−３として用いる場合、図１０に示す複数の配線５３、複数の配線５４、及び複数の配線５５が、図１に示す配線１４−１乃至配線１４−ｎに相当し、図１０に示す配線５９−３が、図１に示す配線１５に相当する。
【０１６９】
上述したように、本発明の一態様では、ＰＬＥ４０の出力端子に電気的に接続された配線５３、配線５４、配線５５などの複数の配線のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と、ＰＬＥ４０の入力端子に電気的に接続された配線５９などの一の配線とを、上記スイッチ回路１０により電気的に接続する。そして、本発明の一態様では、上記構成を有するスイッチ回路１０を含むスイッチ回路６０と、スイッチ回路６０により電気的な接続が制御される上記各種配線とを、第１の列５１−１、第２の列５１−２、第３の列５１−３などのＰＬＥ４０を含む列間に設けることで、図９（Ａ）に示したＰＬＤ５０において、第２の列５１−２が有する一のＰＬＥ４０と、第２の列５１−２が有する別の一のＰＬＥ４０の電気的な接続を、一のスイッチ回路１０により制御することができる。また、第１の列５１−１が有する一のＰＬＥ４０と第２の列５１−２が有する一のＰＬＥ４０の電気的な接続を、一のスイッチ回路１０により制御することができる。また、第２の列５１−２が有する一のＰＬＥ４０と第３の列５１−３が有する一のＰＬＥ４０の電気的な接続を、一のスイッチ回路１０により制御することができる。よって、図９に示すＰＬＥ４０とスイッチ回路６０の配置と、図１に示す構成を有するスイッチ回路１０の組み合わせにより、本発明の一態様では、ＰＬＤ５０における設計の自由度を高めつつ、配線リソースに含まれるスイッチの数を抑えることができる。
【０１７０】
〈ＩＯとプログラマブルロジックエレメントの接続構造について〉
次いで、ＰＬＤ５０における、ＩＯとプログラマブルロジックエレメントの接続構造について説明する。図１１に、本発明の一態様に係るＰＬＤ５０の一部を、例示する。
【０１７１】
図１１では、複数のＰＬＥ４０を有する列５１と、複数のＩＯ６１を有する列６２とが、ＰＬＤ５０に設けられている。図１１では、図面に向かって左側から順に、列６２、及び列５１が、並列に配置されている場合を例示している。
【０１７２】
また、図１１では、複数の配線６３と、複数の配線６４と、複数の配線６５と、複数の配線６６と、複数の配線６７とが、ＰＬＤ５０に設けられている。
【０１７３】
そして、列５１が有する各ＰＬＥ４０の第１出力端子は、複数の配線６３及び複数の配線６７にそれぞれ接続されている。列５１が有する各ＰＬＥ４０の第２出力端子は、複数の配線６４にそれぞれ接続されている。列６２が有する各ＩＯ６１の出力端子は、複数の配線６６にそれぞれ接続されている。複数の配線６５は、図１１の図面に向かって列５１の右側に配置される複数の各ＰＬＥ４０（図示せず）が有する第１出力端子に、それぞれ接続されている。
【０１７４】
なお、各ＩＯ６１が有する出力端子の数は、必ずしも一つとは限らず、複数であっても良い。ただし、上記出力端子が複数であっても、一の配線には、必ず一の出力端子が接続されるものとする。すなわち、列６２が有するＩＯ６１の数がＹ（Ｙは自然数）であるならば、ＰＬＤ５０は、上記出力端子に電気的に接続されるＹ本の配線６４を、少なくとも有する。
【０１７５】
そして、複数の配線６３と、複数の配線６５と、複数の配線６６と、複数の配線６７とは、列６２と列５１の間に配置されている。また、列５１は、複数の配線６３と複数の配線６４の間に設けられている。
【０１７６】
また、図１１では、複数の配線６３、複数の配線６５、及び複数の配線６６が、スイッチ回路６０を介して、列５１が有する各ＰＬＥ４０の複数の入力端子に電気的に接続されている。また、図１１では、また、複数の配線６７が、スイッチ回路６８を介して、列６２が有する各ＩＯ６１の入力端子に電気的に接続されている。
【０１７７】
そして、スイッチ回路６８は、上述した構成を有するスイッチ回路１０を一つ有する。スイッチ回路１０が有するスイッチ回路６８は、複数の配線６７のうち、一の配線をコンフィギュレーションデータに従って選択し、選択された当該一の配線と各ＩＯ６１の入力端子とを接続する機能を有する。
【０１７８】
なお、図９（Ａ）及び図１１では、ＰＬＥ４０を有する列間に設けられた複数の配線を介して、同一の列に属するＰＬＥ４０どうしが接続される場合を例示している。しかし、同一の列に属するＰＬＥ４０どうしを直接接続する配線が、ＰＬＤ５０に設けられていても良い。
【０１７９】
〈ＰＬＤの上面図〉
図１２に、ＰＬＤ５０の上面図を、一例として示す。
【０１８０】
図１２では、ＰＬＤ５０が、ロジックアレイ７０と、ＩＯ６１と、ＰＬＬ（ｐｈａｓｅ  ｌｏｃｋ  ｌｏｏｐ）７２と、ＲＡＭ７３と、乗算器７４とを、有している。
【０１８１】
ロジックアレイ７０は、複数のＰＬＥ４０と、ＰＬＥ４０間の接続を制御する配線及びスイッチが含まれた配線リソース７５とを有する。ＰＬＬ７２は、クロック信号ＣＫを生成する機能を有する。ＲＡＭ７３は、論理演算に用いられるデータを格納する機能を有する。乗算器７４は、乗算専用の論理回路に相当する。ロジックアレイ７０に乗算を行う機能が含まれていれば、乗算器７４は必ずしも設ける必要はない。
【０１８２】
なお、図１２では、各ＰＬＥ４０の論理回路を定めるコンフィギュレーションデータが、ＰＬＤ５０の外部に設けられたメモリエレメントに、格納されている場合を例示している。しかし、メモリエレメントは、ＰＬＤ５０に設けられていても良い。
【０１８３】
〈ＬＵＴの構成例〉
本実施の形態では、ＰＬＥ４０が有するＬＵＴ３４の構成例について説明する。ＬＵＴ３４は複数のマルチプレクサを用いて構成することができる。そして、複数のマルチプレクサの入力端子及び制御端子のうちのいずれかにコンフィギュレーションデータが入力される構成とすることができる。
【０１８４】
図１３（Ａ）に、ＰＬＥ４０が有するＬＵＴ３４の一態様を示す。
【０１８５】
図１３（Ａ）において、ＬＵＴ３４は、２入力のマルチプレクサを７つ（マルチプレクサ８１、マルチプレクサ８２、マルチプレクサ８３、マルチプレクサ８４、マルチプレクサ８５、マルチプレクサ８６、マルチプレクサ８７）用いて構成されている。マルチプレクサ８１乃至マルチプレクサ８４の各入力端子が、ＬＵＴ３４の入力端子Ｍ１乃至Ｍ８に相当する。
【０１８６】
マルチプレクサ８１乃至マルチプレクサ８４の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ３４の入力端子ＩＮ３に相当する。マルチプレクサ８１の出力端子、及びマルチプレクサ８２の出力端子は、マルチプレクサ８５の２つの入力端子と電気的に接続され、マルチプレクサ８３の出力端子、及びマルチプレクサ８４の出力端子は、マルチプレクサ８６の２つの入力端子と電気的に接続されている。マルチプレクサ８５及びマルチプレクサ８６の各制御端子は電気的に接続されており、上記制御端子が、ＬＵＴ３４の入力端子ＩＮ２に相当する。マルチプレクサ８５の出力端子、及びマルチプレクサ８６の出力端子は、マルチプレクサ８７の２つの入力端子と電気的に接続されている。マルチプレクサ８７の制御端子は、ＬＵＴ３４の入力端子ＩＮ１に相当する。マルチプレクサ８７の出力端子がＬＵＴ３４の出力端子ＯＵＴに相当する。
【０１８７】
入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入力することによって、ＬＵＴ３４によって行われる論理演算の種類を定めることができる。
【０１８８】
例えば、図１３（Ａ）のＬＵＴ３４において、入力端子Ｍ１乃至入力端子Ｍ８に、コンフィギュレーションメモリから、論理値が”０”、”１”、”０”、”１”、”０”、”１”、”１”、”１”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図１３（Ｃ）に示す等価回路の機能を実現することができる。
【０１８９】
図１３（Ｂ）に、ＰＬＥ４０が有するＬＵＴ３４の別の一態様を示す。
【０１９０】
図１３（Ｂ）において、ＬＵＴ３４は、２入力のマルチプレクサを３つ（マルチプレクサ９１、マルチプレクサ９２、マルチプレクサ９３）と、２入力のＯＲ回路９４とを用いて構成されている。
【０１９１】
マルチプレクサ９１の出力端子、及びマルチプレクサ９２の出力端子は、マルチプレクサ９３の２つの入力端子と電気的に接続されている。ＯＲ回路９４の出力端子はマルチプレクサ９３の制御端子に電気的に接続されている。マルチプレクサ９３の出力端子がＬＵＴ３４の出力端子ＯＵＴに相当する。
【０１９２】
そして、マルチプレクサ９１の制御端子Ａ１、入力端子Ａ２及び入力端子Ａ３、マルチプレクサ９２の制御端子Ａ６、入力端子Ａ４及び入力端子Ａ５、ＯＲ回路９４の入力端子Ａ７及び入力端子Ａ８のいずれかに、コンフィギュレーションメモリから、当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号を入力することによって、ＬＵＴ３４によって行われる論理演算の種類を定めることができる。
【０１９３】
例えば、図１３（Ｂ）のＬＵＴ３４において、入力端子Ａ２、入力端子Ａ４、入力端子Ａ５、制御端子Ａ６、入力端子Ａ８に、コンフィギュレーションメモリから、論理値が”０”、”１”、”０”、”０”、”０”である当該コンフィギュレーションメモリに格納されたコンフィギュレーションデータに対応した出力信号をそれぞれ入力した場合、図１３（Ｃ）に示す等価回路の機能を実現することができる。なお、上記構成の場合、制御端子Ａ１、入力端子Ａ３、入力端子Ａ７がそれぞれ入力端子ＩＮ１、入力端子ＩＮ２、入力端子ＩＮ３に相当する。
【０１９４】
なお、図１３（Ａ）及び図１３（Ｂ）では、２入力のマルチプレクサを用いて構成したＬＵＴ３４の例を示したが、より多くの入力のマルチプレクサを用いて構成したＬＵＴ３４であっても良い。
【０１９５】
また、ＬＵＴ３４は、マルチプレクサの他に、ダイオード、抵抗素子、論理回路、スイッチのいずれかまたは全てを更に有していても良い。論理回路としては、バッファ、インバータ、ＮＡＮＤ回路、ＮＯＲ回路、スリーステートバッファ、クロックドインバータ等を用いることができる。スイッチとしては、例えばアナログスイッチ、トランジスタ等を用いることができる。
【０１９６】
また、図１３（Ａ）や図１３（Ｂ）に示したＬＵＴ３４を用いて、図１３（Ｃ）の様な３入力１出力の論理演算を行う場合について示したがこれに限定されない。ＬＵＴ３４及び入力するコンフィギュレーションデータを適宜定めることによって、より多くの入力、多くの出力の論理演算を実現することができる。
【０１９７】
〈セルの断面構造の例〉
図１４に、図２に示したスイッチ回路１０が有する、トランジスタ１１ｔ、トランジスタ１２ｔ、及び容量素子１６の断面構造を、一例として示す。なお、図１４において、トランジスタ１３ｔは図示されていないが、トランジスタ１２ｔと共通の作製工程を用いて形成することができる。
【０１９８】
また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ１１ｔと、容量素子１６とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１２ｔ上に形成されている場合を例示している。
【０１９９】
なお、トランジスタ１２ｔ、トランジスタ１３ｔは、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１２ｔ、トランジスタ１３ｔは、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１１ｔはトランジスタ１２ｔ、トランジスタ１３ｔ上に積層されていなくとも良く、トランジスタ１１ｔとトランジスタ１２ｔ、トランジスタ１３ｔとは、同一の層に形成されていても良い。
【０２００】
薄膜のシリコンを用いてトランジスタ１２ｔ、トランジスタ１３ｔを形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０２０１】
トランジスタ１２ｔが形成される半導体基板４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１４では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
【０２０２】
また、トランジスタ１２ｔは、素子分離用絶縁膜４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０２０３】
具体的に、トランジスタ１２ｔは、半導体基板４００に形成された、ソース領域またはドレイン領域として機能する不純物領域４０２及び不純物領域４０３と、ゲート電極４０４と、半導体基板４００とゲート電極４０４の間に設けられたゲート絶縁膜４０５とを有する。ゲート電極４０４は、ゲート絶縁膜４０５を間に挟んで、不純物領域４０２と不純物領域４０３の間に形成されるチャネル形成領域と重なる。
【０２０４】
トランジスタ１２ｔ上には、絶縁膜４０９が設けられている。絶縁膜４０９には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ接する配線４１０、配線４１１と、ゲート電極４０４に電気的に接続されている配線４１２とが、形成されている。
【０２０５】
そして、配線４１０は、絶縁膜４０９上に形成された配線４１５に電気的に接続されており、配線４１１は、絶縁膜４０９上に形成された配線４１６に電気的に接続されており、配線４１２は、絶縁膜４０９上に形成された配線４１７に電気的に接続されている。
【０２０６】
配線４１５乃至配線４１７上には、絶縁膜４２０及び絶縁膜４４０が順に積層するように形成されている。絶縁膜４２０及び絶縁膜４４０には開口部が形成されており、上記開口部に、配線４１７に電気的に接続された配線４２１が形成されている。
【０２０７】
そして、図１４では、絶縁膜４４０上にトランジスタ１１ｔ及び容量素子１６が形成されている。
【０２０８】
トランジスタ１１ｔは、絶縁膜４４０上に、酸化物半導体を含む半導体膜４３０と、半導体膜４３０上の、ソース電極またはドレイン電極として機能する導電膜４３２及び導電膜４３３と、半導体膜４３０、導電膜４３２及び導電膜４３３上のゲート絶縁膜４３１と、ゲート絶縁膜４３１上に位置し、導電膜４３２と導電膜４３３の間において半導体膜４３０と重なっているゲート電極４３４と、を有する。なお、導電膜４３３は、配線４２１に電気的に接続されている。
【０２０９】
また、ゲート絶縁膜４３１上において導電膜４３３と重なる位置に、導電膜４３５が設けられている。ゲート絶縁膜４３１を間に挟んで導電膜４３３及び導電膜４３５が重なっている部分が、容量素子１６として機能する。
【０２１０】
なお、図１４では、容量素子１６がトランジスタ１１ｔと共に絶縁膜４４０の上に設けられている場合を例示しているが、容量素子１６は、トランジスタ１２ｔと共に、絶縁膜４４０の下に設けられていても良い。
【０２１１】
そして、トランジスタ１１ｔ、容量素子１６上に、絶縁膜４４１及び絶縁膜４４２が順に積層するように設けられている。絶縁膜４４１及び絶縁膜４４２には開口部が設けられており、上記開口部においてゲート電極４３４に接する導電膜４４３が、絶縁膜４４１上に設けられている。
【０２１２】
なお、図１４において、トランジスタ１１ｔは、ゲート電極４３４を半導体膜４３０の片側において少なくとも有していれば良いが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０２１３】
トランジスタ１１ｔが、半導体膜４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０２１４】
また、図１４では、トランジスタ１１ｔが、一のゲート電極４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１１ｔは、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０２１５】
〈電子機器の例〉
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１５に示す。
【０２１６】
図１５（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１５（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２１７】
図１５（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２１８】
図１５（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０２１９】
図１５（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０２２０】
図１５（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２２１】
図１５（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【０２２２】
〈チップの構成〉
図１６（Ａ）に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
【０２２３】
図１６（Ａ）に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ３５１が、ワイヤボンディング法により、インターポーザ３５０上の端子３５２と接続されている。端子３５２は、インターポーザ３５０のチップ３５１がマウントされている面上に配置されている。そしてチップ３５１はモールド樹脂３５３によって封止されていても良いが、各端子３５２の一部が露出した状態で封止されるようにする。
【０２２４】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図１６（Ｂ）に示す。
【０２２５】
図１６（Ｂ）に示す携帯電話のモジュールは、プリント配線基板８０１に、パッケージ８０２と、バッテリー８０４とが実装されている。また、表示素子が設けられたパネル８００に、プリント配線基板８０１がＦＰＣ８０３によって実装されている。
【０２２６】
〈システム〉
図１７に、本発明の一態様に係る半導体装置を用いたシステムの構成を、一例として示す。図１７に示すシステム９００は、単数または複数のコンポーネント９０１と、コンポーネント９０１への電力の供給を個別に制御する指令部９０２とを有する。本発明の一態様に係る半導体装置は、指令部９０２に用いることができる。
【０２２７】
コンポーネント９０１は、電源線９０３と、電力を消費する負荷９０４と、電源線９０３と負荷９０４の電気的な接続を切り替えるスイッチ９０５とを、それぞれ有する。スイッチ９０５がオン（導通状態）であるとき、電源線９０３からスイッチ９０５を介して負荷９０４に電力が供給される。スイッチ９０５がオフ（非導通状態）であるとき、電源線９０３から負荷９０４への電力の供給は停止される。
【０２２８】
指令部９０２は、コンポーネント９０１がそれぞれ有するスイッチ９０５のオンまたはオフを個別に制御する機能を有する。そして、コンポーネント９０１のそれぞれにおける、スイッチ９０５のオンとオフの選択は、システム９００の外部から指令部９０２に入力される命令に従って行うことができる。
【０２２９】
なお、コンポーネントが有する負荷が他のコンポーネントの負荷と相互作用して動作する場合、指令部９０２によるスイッチ９０５のオンまたはオフの制御を一斉に行う構成としてもよい。従って、本実施の形態のシステムは、外部からみると、所定の目的を実現するために必要なコンポーネントに、動作に必要な期間だけ電力を供給し、それぞれのコンポーネントが時間的に逐次連動して動作しているようにシステムを駆動させることができる。
【０２３０】
或いは、システム９００が、負荷９０４における電力の消費量を監視できる電流計などを有し、負荷９０４における電力の量に応じて、負荷９０４への電力の供給が要か不要かを、指令部９０２において判断しても良い。例えば、一定の期間に渡って、負荷９０４における電力の消費量が、負荷９０４が待機状態の時に消費されるリーク電力と同程度である場合に、指令部９０２は、負荷９０４への電力の供給が不要であると、判断することができる。
【０２３１】
或いは、システム９００がセンサ回路を有し、当該センサ回路において取得される光、音、温度、磁気、圧力などの物理量を用いて負荷９０４の利用環境及び／または周囲環境を監視し、該監視による変化に応じて、負荷９０４への電力の供給が要か不要かを、指令部９０２において判断しても良い。この場合、指令部９０２は、電力の供給が要か不要かの判断結果に従って、スイッチ９０５のオンとオフの選択を行う。
【０２３２】
例えば、本発明の一態様に係るシステム９００を家屋に適用させ、家屋に設けられた照明、電気ヒーター、空気清浄機などの家電が各コンポーネントに相当するものとする。この場合、光センサを有するセンサ回路を用いて、照明が用いられている部屋の明るさを監視する。そして、窓から差し込む光の量が変化することで部屋がある規定値よりも明るくなった場合に、指令部９０２は、照明への電力の供給を停止すべく、照明のスイッチ９０５をオンからオフに変更させることができる。
【０２３３】
或いは、温度センサを有するセンサ回路を用いて、具体的には、電気ヒーターが用いられている部屋の温度を監視する。そして、外気温が変化することで部屋の温度がある規定値よりも高くなった場合に、指令部９０２は、電気ヒーターへの電力の供給を停止すべく、電気ヒーターのスイッチ９０５をオンからオフに変更させることができる。
【０２３４】
或いは、光センサを有するセンサ回路９０６を用いて、空気清浄機が用いられている部屋の使用状況を監視する。そして、一定期間、センサ回路９０６により人の動きが感知できなかった場合に、指令部９０２は、空気清浄機への電力の供給を停止すべく、空気清浄機のスイッチ９０５をオンからオフに変更させることができる。
【０２３５】
なお、上記家電がコンポーネントに相当する場合、スイッチ９０５は各家電に内蔵されている。家電の外部にスイッチ９０５が設けられている場合、家電は負荷９０４に相当し、コンポーネントは、負荷９０４である家電とスイッチ９０５とを含むものとする。
【０２３６】
また各コンポーネントが独立して備えられている場合、指令部９０２によるスイッチ９０５のオンとオフの選択は、無線信号を用いて行うようにすればよい。この場合、スイッチ９０５は不揮発性のスイッチとして、指令部９０２からのスイッチの状態を変更するための信号を保持する構成とすることが好ましい。
【０２３７】
センサ回路９０６は、センサと、センサから出力されるセンサ信号を処理するための回路群で構成されている。そして、センサとして、温度センサ、磁気センサ、光センサ、マイクロフォン、歪みゲージ、圧力センサ、ガスセンサなどを用いることができる。温度センサは測温抵抗体、サーミスタ、熱電対、ＩＣ温度センサなどの接触式であっても良いし、熱型赤外線センサ、量子型赤外線センサなどの非接触式であっても良い。
【０２３８】
なお、各コンポーネントが独立して備えられている場合、コンポーネント毎にセンサ回路を設け、センサ回路で得られたデータを無線信号により指令部９０２に送信するようにすればよい。図１７に示すように、センサ回路９０６は、各コンポーネントに設けられ、物理量に関するデータを個別に指令部９０２に送信する。指令部９０２は、各コンポーネントに設けられたセンサ回路９０６で取得する物理量を監視し、負荷９０４への電力の供給が要か不要か判断する。
【０２３９】
また、センサ回路９０６は、物理量に関するデータを指令部９０２に送信する。指令部９０２は、センサ回路９０６で取得する物理量を監視し、負荷９０４への電力の供給が要か不要か判断する。例えば、センサ回路９０６により、一のコンポーネント内の温度が規定値以上であると判断した場合に、別のコンポーネントが有する、スピーカーなどの音声を発する機器である負荷９０４に、電力の供給を開始することができる。上記構成によりシステム９００は、警報システムとしての機能を果たすこともできる。
【０２４０】
なおコンポーネントは、コンピュータ、検知器、テレビジョン等の電子機器や、コンピュータシステムを構成する機器（ＣＰＵ、メモリ、ＨＤＤ、プリンタ、モニター）や自動車に組み込まれる電気制御機器であってもよい。或いは、ＣＰＵや半導体メモリのようなＬＳＩの内部構成であってもよい。なおここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
【０２４１】
またコンポーネントの概念は、電力供給により動作する電子機器の他、システムが必要な、社会インフラ、住宅等の広い概念にも適用可能である。
【０２４２】
ここで、本発明の一態様であるシステムを社会インフラ等の広い概念に適用する場合の、具体的な適用対象を例示する。例えば、社会インフラに本発明の一態様であるシステムを適用する場合、図１７に示すコンポーネントとしては鉄道、港湾、道路等を挙げることができ、指令部としては変電所または発電所等を挙げることができる。また別の例として、図１７に示すコンポーネントとしては、建物の部屋や階層等のセクションを挙げることができ、指令部として電源管理施設や配電盤等を挙げることができる。
【符号の説明】
【０２４３】
１０    スイッチ回路
１０−１    スイッチ回路
１０−２    スイッチ回路
１０−３    スイッチ回路
１１    スイッチ
１１ｔ    トランジスタ
１２    スイッチ
１２ｔ    トランジスタ
１３    スイッチ
１３ｔ    トランジスタ
１４    配線
１４−ｉ    配線
１４−ｎ    配線
１４−１    配線
１５    配線
１６    容量素子
１７    配線
１７−ｊ    配線
１７−ｍ    配線
１７−１    配線
１８    配線
１８−ｊ    配線
１８−ｍ    配線
１８−１    配線
１９    配線
２０    回路
２０−ｉ    回路
２０−ｊｉ    回路
２０−ｍ１    回路
２０−ｍｎ    回路
２０−ｎ    回路
２０−１    回路
２０−１ｎ    回路
２０−１１    回路
２０＿ｍ１    回路
２０＿ｍｎ    回路
２０＿１１    回路
２１    組
２１−ｊ    組
２１−ｍ    組
２１−１    組
２２    スイッチ
２３    ラッチ
２４    インバータ
２５    トランジスタ
２６    配線
３０    駆動回路
３１    回路
３２    回路
３３    スイッチ
３４    ＬＵＴ
３５    フリップフロップ
３６    コンフィギュレーションメモリ
３７    入力端子
３８    スイッチ
４０    ＰＬＥ
４１    ＡＮＤ回路
４２    マルチプレクサ
４３    コンフィギュレーションメモリ
５０    ＰＬＤ
５１    列
５１−１    列
５１−２    列
５１−３    列
５２    配線
５３    配線
５３−１    配線
５３−２    配線
５３−３    配線
５４    配線
５４−１    配線
５４−２    配線
５４−３    配線
５５    配線
５５−１    配線
５５−２    配線
５５−３    配線
５６    配線
５７    配線
５８    配線
５９    配線
５９−１    配線
５９−２    配線
５９−３    配線
６０    スイッチ回路
６１    ＩＯ
６２    列
６３    配線
６４    配線
６５    配線
６６    配線
６７    配線
６８    スイッチ回路
７０    ロジックアレイ
７２    ＰＬＬ
７３    ＲＡＭ
７４    乗算器
７５    配線リソース
８１    マルチプレクサ
８２    マルチプレクサ
８３    マルチプレクサ
８４    マルチプレクサ
８５    マルチプレクサ
８６    マルチプレクサ
８７    マルチプレクサ
９１    マルチプレクサ
９２    マルチプレクサ
９３    マルチプレクサ
９４    ＯＲ回路
３５０    インターポーザ
３５１    チップ
３５２    端子
３５３    モールド樹脂
４００    半導体基板
４０１    素子分離用絶縁膜
４０２    不純物領域
４０３    不純物領域
４０４    ゲート電極
４０５    ゲート絶縁膜
４０９    絶縁膜
４１０    配線
４１１    配線
４１２    配線
４１５    配線
４１６    配線
４１７    配線
４２０    絶縁膜
４２１    配線
４３０    半導体膜
４３１    ゲート絶縁膜
４３２    導電膜
４３３    導電膜
４３４    ゲート電極
４３５    導電膜
４４０    絶縁膜
４４１    絶縁膜
４４２    絶縁膜
４４３    導電膜
８００    パネル
８０１    プリント配線基板
８０２    パッケージ
８０３    ＦＰＣ
８０４    バッテリー
９００    システム
９０１    コンポーネント
９０２    指令部
９０３    電源線
９０４    負荷
９０５    スイッチ
９０６    センサ回路
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロフォン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2014143680.tif 000003
【図２】
2014143680.tif 000004
【図３】
2014143680.tif 000005
【図４】
2014143680.tif 000006
【図５】
2014143680.tif 000007
【図６】
2014143680.tif 000008
【図７】
2014143680.tif 000009
【図８】
2014143680.tif 000010
【図９】
2014143680.tif 000011
【図１０】
2014143680.tif 000012
【図１１】
2014143680.tif 000013
【図１２】
2014143680.tif 000014
【図１３】
2014143680.tif 000015
【図１４】
2014143680.tif 000016
【図１５】
2014143680.tif 000017
【図１６】
2014143680.tif 000018
【図１７】
2014143680.tif 000019