(57)【要約】【課題】回路規模の増大を抑制しつつ高速動作することが可能な半導体記憶装置を提供すること。【解決手段】一実施の形態によれば、半導体記憶装置１は、メモリセルＭＣ００〜ＭＣ０ｎと、ワード線ＷＬ０〜ＷＬｍと、ビット線対ＢＴ０，ＢＮ０〜ＢＴｎ，ＢＮｎと、センスアンプＳＡ０〜ＳＡｎと、共通データ線対ＤＴ，ＤＮと、書き込みデータ出力回路ＷＯと、複数のカラム選択信号Ｙ０〜Ｙｎを出力するカラム選択信号出力部と、複数のカラム選択ゲートＣＳ０〜ＣＳｎと、を備え、カラム選択信号出力部は、データ書き込み時、複数のセンスアンプＳＡ０〜ＳＡｎの活性化前に、複数のカラム選択信号Ｙ０〜Ｙｎのそれぞれの電圧レベルを電源電圧レベル又は接地電圧レベルに設定することにより、複数のカラム選択ゲートＣＳ０〜ＣＳｎの何れかを選択的にオンする。【選択図】図１
2014096191.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、
前記複数のメモリセルの各行に対応して設けられた複数のワード線と、
前記複数のメモリセルの各列に対応して設けられた複数のビット線対と、
前記複数のビット線対の電位差をそれぞれ増幅する複数のセンスアンプと、
共通データ線対と、
データ書き込み時、前記共通データ線対の電圧レベルを書き込みデータに応じた値に設定する書き込みデータ出力回路と、
複数のカラム選択信号を出力するカラム選択信号出力部と、
前記複数のビット線対と前記共通データ線対との間にそれぞれ設けられ、前記複数のカラム選択信号のそれぞれに応じて選択的にオンオフが制御される複数のカラム選択ゲートと、を備え、
前記カラム選択信号出力部は、データ書き込み時、前記複数のセンスアンプの活性化前に、前記複数のカラム選択信号のそれぞれの電圧レベルを高電位側電源電圧レベル又は低電位側電源電圧レベルに設定することにより、前記複数のカラム選択ゲートの何れかを選択的にオンする、半導体記憶装置。
【請求項２】
前記複数のセンスアンプと低電位側電源電圧が供給される低電位側電源電圧端子との間にそれぞれ設けられ、前記複数のセンスアンプのそれぞれの活性・非活性を切り替える複数の第１スイッチ素子をさらに備えた請求項１に記載の半導体記憶装置。
【請求項３】
各前記カラム選択ゲートは、対応する前記ビット線対と前記共通データ線対との間に設けられた一対のＮチャネルＭＯＳトランジスタを有し、
前記書き込みデータ出力回路は、書き込みデータに基づき、前記共通データ線対の何れか一方の電圧レベルを前記高電位側電源電圧から前記ＮチャネルＭＯＳトランジスタの閾値電圧を引いた電圧レベルよりも低い値に設定し、他方の電圧レベルを少なくとも前記一方の電圧レベルよりも高い値に設定する、請求項２に記載の半導体記憶装置。
【請求項４】
前記書き込みデータ出力回路は、書き込みデータに基づき、前記共通データ線対の何れか一方の電圧レベルを前記低電位側電源電圧レベルに設定する、請求項３に記載の半導体記憶装置。
【請求項５】
前記書き込みデータ出力回路は、書き込みデータに基づき、前記共通データ線対の他方の電圧レベルを前記高電位側電源電圧と前記低電位側電源電圧との平均値である中間電圧レベルに設定する、請求項４に記載の半導体記憶装置。
【請求項６】
各前記カラム選択ゲートは、対応する前記ビット線対と前記共通データ線対との間に設けられた一対のＰチャネルＭＯＳトランジスタを有し、
前記書き込みデータ出力回路は、書き込みデータに基づき、前記共通データ線対の何れか一方の電圧レベルを前記低電位側電源電圧に前記ＰチャネルＭＯＳトランジスタの閾値電圧を加えた電圧レベルよりも高い値に設定し、他方の電圧レベルを少なくとも前記一方の電圧レベルよりも低い値に設定する、請求項２に記載の半導体記憶装置。
【請求項７】
前記書き込みデータ出力回路は、書き込みデータに基づき、前記共通データ線対の何れか一方の電圧レベルを前記高電位側電源電圧レベルに設定する、請求項６に記載の半導体記憶装置。
【請求項８】
前記書き込みデータ出力回路は、書き込みデータに基づき、前記共通データ線対の他方の電圧レベルを前記高電位側電源電圧と前記低電位側電源電圧との平均値である中間電圧レベルに設定する、請求項７に記載の半導体記憶装置。
【請求項９】
前記複数のカラム選択ゲートのうち同時にオンする複数の前記カラム選択ゲートのそれぞれに対応する複数の前記センスアンプと、前記低電位側電源電圧が供給される低電位側電源電圧端子と、の間に共通に設けられ、前記複数のセンスアンプの活性・非活性を切り替える第１スイッチ素子をさらに備えた請求項１に記載の半導体記憶装置。
【請求項１０】
前記複数のセンスアンプと前記高電位側電源電圧が供給される高電位側電源電圧端子との間に共通に設けられ、前記複数のセンスアンプの活性・非活性を切り替える第２スイッチ素子をさらに備えた請求項２に記載の半導体記憶装置。
【請求項１１】
前記複数のセンスアンプと、前記高電位側電源電圧よりも高い電圧が供給される高電圧端子と、の間に共通に設けられた第３スイッチ素子をさらに備えた請求項１０に記載の半導体記憶装置。
【請求項１２】
前記複数のワード線のそれぞれに沿って設けられた複数のメタル配線をさらに備え、
前記第２スイッチ素子は、前記複数のセンスアンプが配置される領域のうち、前記複数のワード線と前記複数のメタル配線とが電気的に接続される領域に対応する領域に配置される、請求項１０に記載の半導体記憶装置。
【請求項１３】
前記複数のセンスアンプと前記高電位側電源電圧が供給される高電位側電源電圧端子との間にそれぞれ設けられ、前記複数のセンスアンプのそれぞれの活性・非活性を切り替える複数の第２スイッチ素子をさらに備えた請求項２に記載の半導体記憶装置。
【請求項１４】
前記複数のカラム選択ゲートにそれぞれ縦積み接続され、複数のマスク信号のそれぞれに応じて選択的にオンオフが制御される複数のマスク選択ゲートをさらに備えた請求項１に記載の半導体記憶装置。
【請求項１５】
前記複数のビット線対は何れもツイスト配置されている、請求項１に記載の半導体記憶装置。
【請求項１６】
少なくとも前記複数のメモリセル、前記複数のワード線、前記複数のビット線対、前記複数のセンスアンプ、前記共通データ線対、前記書き込みデータ出力回路、前記カラム選択信号出力部及び前記複数のカラム選択ゲートによって構成されるバンクを複数備え、
前記複数のバンクはそれぞれ独立して動作する、請求項１に記載の半導体記憶装置。
【請求項１７】
前記高電位側電源電圧は１．２Ｖ以下であり、前記低電位側電源電圧は接地電圧である、請求項１に記載の半導体記憶装置。
【請求項１８】
複数のメモリセルが配置されたメモリセルアレイと、
前記複数のメモリセルに対応して設けられた複数のビット線対と、
前記複数のビット線対それぞれに設けられた複数のセンスアンプと、
前記複数のビット線対それぞれに設けられ、カラム選択信号に応じて前記メモリセルアレイのカラムを選択するカラム選択ゲートと、
前記メモリセルに書き込む書き込みデータに応じて共通データ線対の電圧レベルを設定する書き込みデータ出力回路と、を具備し、
データ書き込み時において、前記センスアンプが非活性状態のときに前記カラム選択信号が出力され前記メモリセルアレイのカラム選択が行われ、
該データ書き込み時に共通データ線対に設定される電位差は、前記センスアンプにより増幅されたときの前記ビット線対の電位差よりも小さく、前記カラム選択信号の振幅は、前記センスアンプにより増幅されたときの前記ビット線対の電位差と略同一である半導体記憶装置。
【請求項１９】
前記複数のセンスアンプのそれぞれに対応して設けられ、センスアンプ活性化信号に基づき前記複数のセンスアンプのそれぞれを活性化する複数のスイッチをさらに備えた請求項１８に記載の半導体記憶装置。
【請求項２０】
前記共通データ線対のいずれか一方の電圧レベルは、低電位側電源電圧または高電位側電源電圧に設定される請求項１８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、例えば高速動作に適した半導体記憶装置に関する。
【背景技術】
【０００２】
近年のＤＲＡＭでは、より高速な動作を実現することが求められている。特に、データ読み出し動作やリフレッシュ動作よりも長い時間を要するデータ書き込み動作の高速化が求められている。このような要求に対する解決策が特許文献１及び特許文献２に開示されている。
【０００３】
特許文献１に開示された半導体記憶装置は、ビット線対ＢＬｔ／ＢＬｃが複数配置されたメモリセルアレイと、ビット線対ＢＬｔ／ＢＬｃ各々に設けられたセンスアンプと、ビット線対ＢＬｔ／ＢＬｃ各々に設けられ、メモリセルアレイのカラムを選択するカラムゲートと、メモリセルに書き込む書き込みデータを保持する書き込みバッファ回路と、を備える。この半導体記憶装置は、書き込みカラムの選択をセンスアンプが非活性状態のときに行い、書き込みデータを選択されたカラムに属するビット線対ＢＬｔ／ＢＬｃに、センスアンプが非活性状態のときに書き込む。
【０００４】
特許文献２に開示された半導体記憶装置は、メモリセルアレイのロウを選択するロウデコーダと、メモリセルアレイのカラムを選択するカラム選択ゲートと、カラム選択ゲートにカラム選択信号を出力するカラムデコーダと、メモリセルアレイとカラム選択ゲートとの間に接続され、メモリセルアレイの１つのカラムに１つずつ設けられる複数のセンスアンプと、複数のセンスアンプを活性化させるためのセンスアンプ制御回路と、を有する。また、このセンスアンプ制御回路は、カラム選択ゲートにより選択されたカラムのセンスアンプを、他のカラムのセンスアンプとは独立して活性化させている。
【０００５】
そのほか、関連する技術が以下の特許文献に開示されている。
【０００６】
特許文献３に開示された半導体記憶装置は、データラッチとセンスアンプとの間のデータ転送を行う転送ゲートと、転送ゲートを制御する転送ゲート制御回路と、センスアンプの動作を制御するセンスアンプ制御回路と、を備える。この半導体記憶装置は、データ書き込み時に、データラッチに予めデータをラッチし、転送ゲート制御回路で転送ゲートを制御してデータラッチからビット線対にデータを供給した後、センスアンプ制御回路でセンスアンプを活性化させている。
【０００７】
特許文献４に開示されたメモリ回路は、同一ワード線上の複数のメモリセルを一つの書き込みバッファで同時にデータを書き込ませる機能を有するメモリ回路であって、データの書き込み時にセンスアンプを非活性にするセンスアンプ駆動回路を備える。
【０００８】
特許文献５に開示された半導体記憶装置は、直交して配置される複数のワード線及びビット線ならびにこれらのワード線及びビット線の交点に格子状に配置されるメモリセルを含むメモリアレイと、指定されるビット線が選択的に接続される共通データ線と、ビット線のそれぞれに対応して設けられる複数の単位増幅回路を含むセンスアンプと、を備える。この半導体記憶装置は、書き込み動作時、書き込み信号が共通データ線を介して指定されるビット線に伝達された後、対応する単位増幅回路を動作状態とする。
【０００９】
特許文献６に開示された半導体記憶装置は、複数のメインセンスアンプと、複数のサブセンスアンプ列と、各メインセンスアンプと各サブセンスアンプ列とを接続する夫々１対のメインビット線対と、サブセンスアンプ列間に配置されたメモリセルアレイと、を有する。各メインビット線対は、そのメインビット線がその配置位置を交互に変えるように複数回交差していると共に、メインセンスアンプ列から最も遠いサブセンスアンプ列からメインビット線を長さδだけ突出させており、メインセンスアンプ内のメインビット線の配線長をα、メインセンスアンプとそれに最も近いサブセンスアンプ列との間隔をβ、サブセンスアンプ列間の間隔をγとしたとき、δは、γ−α−βである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１６７８３号公報
【特許文献２】特開平１０−１６２５７７号公報
【特許文献３】特開平８−９６５７８号公報
【特許文献４】特開平４−１５３９８７号公報
【特許文献５】特開平６−１６２７６５号公報
【特許文献６】特開２０００−１２３５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ここで、特許文献１及び特許文献２に開示された半導体記憶装置は、データの書き込み時において、データ書き込み対象のメモリセルに対応して設けられたカラム選択ゲート（カラムゲート）をオンして、当該カラム選択ゲートに接続されたビット線対に電源電圧の略半分の中間電圧を中心とした小振幅の電位差を生じさせた後、センスアンプを活性化させている。
【００１２】
そのため、これら半導体記憶装置では、近年のように電源電圧が１．２Ｖ以下の低電圧になると、カラム選択ゲート（カラムゲート）のゲートに電源電圧よりも大きな電圧を供給して当該カラム選択ゲートをオンする必要がある。したがって、これら半導体記憶装置では、電源電圧を昇圧する昇圧回路が別途必要になるため、回路規模が増大してしまうという問題があった。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態によれば、半導体記憶装置は、複数のメモリセルと、複数のワード線と、複数のビット線対と、複数のセンスアンプと、共通データ線対と、書き込みデータ出力回路と、カラム選択信号出力部と、複数のカラム選択ゲートと、を備え、前記カラム選択信号出力部は、データ書き込み時、前記複数のセンスアンプの活性化前に、複数のカラム選択信号のそれぞれの電圧レベルを高電位側電源電圧レベル又は低電位側電源電圧レベルに設定することにより、前記複数のカラム選択ゲートの何れかを選択的にオンする。
【発明の効果】
【００１５】
前記一実施の形態によれば、回路規模の増大を抑制しつつ高速動作することが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】実施の形態１にかかる半導体記憶装置の構成例を示す回路図である。
【図２】実施の形態１にかかる半導体記憶装置に設けられた書き込みデータ出力回路の構成例を示す図である。
【図３】図１に示す半導体記憶装置の通常方式のデータ書き込み動作を示すタイミングチャートである。
【図４】実施の形態１にかかる半導体記憶装置のデータ書き込み動作を示すタイミングチャートである。
【図５】実施の形態に至る前の構想にかかる半導体記憶装置を示す回路図である。
【図６】実施の形態２にかかる半導体記憶装置の構成例を示す回路図である。
【図７】実施の形態３にかかる半導体記憶装置の構成例を示す回路図である。
【図８】実施の形態４にかかる半導体記憶装置の構成例を示す回路図である。
【図９】実施の形態４にかかる半導体記憶装置に設けられたカラム選択ゲートの配置例を示す図である。
【図１０】実施の形態５にかかる半導体記憶装置の構成例を示す図である。
【図１１】実施の形態６にかかる半導体記憶装置に設けられたビット線対の配置例を示す図である。
【図１２】実施の形態７にかかる半導体記憶装置の配置例を示す図である。
【図１３】実施の形態８にかかる半導体記憶装置の配置例を示す図である。
【図１４】半導体記憶装置の配置例を示す図である。
【発明を実施するための形態】
【００１７】
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
【００１８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２０】
実施の形態１
図１は、実施の形態１にかかる半導体記憶装置１の構成例を示す回路図である。本実施の形態にかかる半導体記憶装置１は、例えば、１．２Ｖ以下の電源電圧により駆動される半導体記憶装置であって、データ書き込み時、複数のセンスアンプの活性化前に、複数のカラム選択信号のそれぞれの電圧レベルを電源電圧レベル又は接地電圧レベルに設定することにより、複数のカラム選択ゲートの何れかを選択的にオンする。なお、このとき、共通データ線対ＤＴ，ＤＮの何れか一方の電圧レベルは、書き込みデータに基づき接地電圧ＧＮＤレベルに設定されている。それにより、本実施の形態にかかる半導体記憶装置１は、カラム選択ゲートをオンするための昇圧回路が不要になるため、回路規模の増大を抑制しつつ高速動作することができる。以下、具体的に説明する。
【００２１】
なお、本実施の形態では、電源電圧（高電位側電源電圧）ＶＤＤが、比較的低い電圧（例えば、１．２Ｖ以下の電圧）である場合を例に説明する。また、本実施の形態では、センスアンプの活性化前に書き込みデータを対応するビット線対に書き込む方式（アーリーライト方式）が採用されている。
【００２２】
図１に示す半導体記憶装置１は、いわゆるＤＲＡＭ装置であって、行列状に配置された複数のメモリセルＭＣ００〜ＭＣｍｎ（ｍ，ｎは自然数）と、複数のメモリセルの各行（紙面の横方向）に対応して設けられた複数のワード線ＷＬ０〜ＷＬｍと、複数のメモリセルの各列（紙面の縦方向）に対応して設けられた複数のビット線対ＢＴ０，ＢＮ０〜ＢＴｎ，ＢＮｎと、複数のプリチャージ回路ＰＣ０〜ＰＣｎと、複数のセンスアンプＳＡ０〜ＳＡｎと、センスアンプＰＭＯＳドライバ（第２スイッチ素子）ＳＤＰ０と、複数のセンスアンプＮＭＯＳドライバ（第１スイッチ素子）ＳＤＮ０〜ＳＤＮｎと、複数のカラム選択ゲートＣＳ０〜ＣＳｎと、共通データ線対ＤＴ，ＤＮと、書き込みデータ出力回路ＷＯと、カラム選択ドライバ（カラム選択信号出力回路）ＹＤ０〜ＹＤｎと、を少なくとも備える。カラム選択ドライバＹＤ０〜ＹＤｎによりカラム選択信号出力部が構成される。なお、図１には示されていないが、何れかのビット線対及びワード線を選択することによりデータの読み出し又は書き込み対象となるメモリセルを選択する選択回路等も存在する。以下では、説明の簡略化のため、ｍ＝１，ｎ＝１である場合を例に説明する。
【００２３】
各メモリセルＭＣ００〜ＭＣ１１は、１つのキャパシタ及び１つのトランジスタ（ＮチャネルＭＯＳトランジスタ）により構成される。具体的には、メモリセルＭＣ００は、キャパシタＣ００及びトランジスタＳＷ００を有する。メモリセルＭＣ１０は、キャパシタＣ１０及びトランジスタＳＷ１０を有する。メモリセルＭＣ０１は、キャパシタＣ０１及びトランジスタＳＷ０１を有する。メモリセルＭＣ１１は、キャパシタＣ１１及びトランジスタＳＷ１１を有する。
【００２４】
メモリセルＭＣ００では、キャパシタＣ００の一端は、接地電圧（低電位側電源電圧）ＧＮＤの供給される接地電圧端子（低電位側電源電圧端子；以下、接地電圧端子ＧＮＤと称す）に接続され、キャパシタＣ００の他端は、トランジスタＳＷ００の一端（ソース）に接続される。トランジスタＳＷ００の他端（ドレイン）は、ビット線ＢＴ０に接続され、トランジスタＳＷ００の制御端子（ゲート）は、ワード線ＷＬ０に接続される。メモリセルＭＣ１０では、キャパシタＣ１０の一端は、接地電圧端子ＧＮＤに接続され、キャパシタＣ１０の他端は、トランジスタＳＷ１０の一端（ソース）に接続される。トランジスタＳＷ１０の他端（ドレイン）は、ビット線ＢＮ０に接続され、トランジスタＳＷ１０の制御端子（ゲート）は、ワード線ＷＬ１に接続される。メモリセルＭＣ０１では、キャパシタＣ０１の一端は、接地電圧端子ＧＮＤに接続され、キャパシタＣ０１の他端は、トランジスタＳＷ０１の一端（ソース）に接続される。トランジスタＳＷ０１の他端（ドレイン）は、ビット線ＢＴ１に接続され、トランジスタＳＷ０１の制御端子（ゲート）は、ワード線ＷＬ０に接続される。メモリセルＭＣ１１では、キャパシタＣ１１の一端は、接地電圧端子ＧＮＤに接続され、キャパシタＣ１１の他端は、トランジスタＳＷ１１の一端（ソース）に接続される。トランジスタＳＷ１１の他端（ドレイン）は、ビット線ＢＮ１に接続され、トランジスタＳＷ１１の制御端子（ゲート）は、ワード線ＷＬ１に接続される。なお、各キャパシタの一端は、接地電圧端子ＧＮＤに接続される場合に限られず、電源電圧ＶＤＤの略半分の（電源電圧ＶＤＤと接地電圧ＧＮＤとの平均値の）中間電圧ＨＶＤＤが供給される電源端子（以下、電源電圧端子ＨＶＤＤと称す）に接続されてもよい。
【００２５】
プリチャージ回路ＰＣ０は、ビット線対ＢＴ０，ＢＮ０を所定電圧（ここでは、中間電圧ＨＶＤＤ）にプリチャージするための回路である。プリチャージ回路ＰＣ０は、トランジスタＰＣＴ０，ＰＣＮ０，ＥＱ０を有する。本実施の形態では、トランジスタＰＣＴ０，ＰＣＮ０，ＥＱ０がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＰＣＴ０は、ビット線ＢＴ０と、電源電圧端子ＨＶＤＤと、の間に設けられる。トランジスタＰＣＮ０は、ビット線ＢＮ０と電源電圧端子ＨＶＤＤとの間に設けられる。トランジスタＥＱ０は、ビット線ＢＴ０とビット線ＢＮ０との間に設けられる。また、トランジスタＰＣＴ０，ＰＣＮ０，ＥＱ０のそれぞれのゲートには、プリチャージ信号ＰＤＬが供給される。
【００２６】
プリチャージ回路ＰＣ１は、ビット線対ＢＴ１，ＢＮ１を所定電圧（ここでは、中間電圧ＨＶＤＤ）にプリチャージするための回路である。プリチャージ回路ＰＣ１は、トランジスタＰＣＴ１，ＰＣＮ１，ＥＱ１を有する。本実施の形態では、トランジスタＰＣＴ１，ＰＣＮ１，ＥＱ１がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＰＣＴ１は、ビット線ＢＴ１と電源電圧端子ＨＶＤＤとの間に設けられる。トランジスタＰＣＮ１は、ビット線ＢＮ１と電源電圧端子ＨＶＤＤとの間に設けられる。トランジスタＥＱ１は、ビット線ＢＴ１とビット線ＢＮ１との間に設けられる。また、トランジスタＰＣＴ１，ＰＣＮ１，ＥＱ１のそれぞれのゲートには、プリチャージ信号ＰＤＬが供給される。
【００２７】
例えば、プリチャージ信号ＰＤＬがＨレベルの場合、トランジスタＰＣＴ０，ＰＣＴ１，ＰＣＮ０，ＰＣＮ１，ＥＱ０，ＥＱ１の全てがオンするため、ビット線対ＢＴ０，ＢＮ０及びＢＴ１，ＢＮ１は何れも中間電圧ＨＶＤＤにプリチャージされる。一方、プリチャージ信号ＰＤＬがＬレベルの場合、トランジスタＰＣＴ０，ＰＣＴ１，ＰＣＮ０，ＰＣＮ１，ＥＱ０，ＥＱ１の全てがオフするため、ビット線対ＢＴ０，ＢＮ０及びＢＴ１，ＢＮ１のプリチャージは行われない。
【００２８】
センスアンプＳＡ０は、ビット線対ＢＴ０，ＢＮ０の電位差を増幅するための回路である。センスアンプＳＡ０は、トランジスタＴ０１〜Ｔ０４を有する。本実施の形態では、トランジスタＴ０１，Ｔ０３がＰチャネルＭＯＳトランジスタであって、トランジスタＴ０２，Ｔ０４がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＴ０１では、ソースがノードＳＡＰに接続され、ドレインがノードＮ０１に接続され、ゲートがノードＮ０２に接続される。トランジスタＴ０２では、ソースがノードＳＡＮ０に接続され、ドレインがノードＮ０１に接続され、ゲートがノードＮ０２に接続される。トランジスタＴ０３では、ソースがノードＳＡＰに接続され、ドレインがノードＮ０２に接続され、ゲートがノードＮ０１に接続される。トランジスタＴ０４では、ソースがノードＳＡＮ０に接続され、ドレインがノードＮ０２に接続され、ゲートがノードＮ０１に接続される。ノードＮ０１は、さらにビット線ＢＴ０に接続される。ノードＮ０２は、さらにビット線ＢＮ０に接続される。ここで、トランジスタＴ０１，Ｔ０２は第１インバータを構成し、トランジスタＴ０３，Ｔ０４は第２インバータを構成する。そして、第１インバータの出力（Ｎ０１）は第２インバータの入力及びビット線ＢＴ０に接続され、第２インバータの出力（Ｎ０２）は第１インバータの入力及びビット線ＢＮ０に接続される。
【００２９】
センスアンプＳＡ１は、ビット線対ＢＴ１，ＢＮ１の電位差を増幅するための回路である。センスアンプＳＡ１は、トランジスタＴ１１〜Ｔ１４を有する。本実施の形態では、トランジスタＴ１１，Ｔ１３がＰチャネルＭＯＳトランジスタであって、トランジスタＴ１２，Ｔ１４がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＴ１１では、ソースがノードＳＡＰに接続され、ドレインがノードＮ１１に接続され、ゲートがノードＮ１２に接続される。トランジスタＴ１２では、ソースがノードＳＡＮ１に接続され、ドレインがノードＮ１１に接続され、ゲートがノードＮ１２に接続される。トランジスタＴ１３では、ソースがノードＳＡＰに接続され、ドレインがノードＮ１２に接続され、ゲートがノードＮ１１に接続される。トランジスタＴ１４では、ソースがノードＳＡＮ１に接続され、ドレインがノードＮ１２に接続され、ゲートがノードＮ１１に接続される。また、ノードＮ１１は、ビット線ＢＴ１にも接続される。ノードＮ１２は、ビット線ＢＮ１にも接続される。ここで、トランジスタＴ１１，Ｔ１２は第１インバータを構成し、トランジスタＴ１３，Ｔ１４は第２インバータを構成する。そして、第１インバータの出力（Ｎ１１）は第２インバータの入力及びビット線ＢＴ１に接続され、第２インバータの出力（Ｎ１２）は第１インバータの入力及びビット線ＢＮ１に接続される。
【００３０】
センスアンプＰＭＯＳドライバＳＤＰは、ノードＳＡＰと、電源電圧ＶＤＤの供給される電源電圧端子（高電位側電源電圧端子；以下、電源電圧端子ＶＤＤと称す）と、の間に設けられ、センスアンプ制御回路（不図示）から出力されるセンスアンプ活性化信号ＳＥＰに基づいてオンオフする。本実施の形態では、センスアンプＰＭＯＳドライバＳＤＰがＰチャネルＭＯＳトランジスタである場合を例に説明する。つまり、センスアンプＳＡ０，ＳＡ１と、電源電圧端子ＶＤＤと、の間には、共通のスイッチ素子であるセンスアンプＰＭＯＳドライバＳＤＰが設けられている。
【００３１】
センスアンプＮＭＯＳドライバＳＤＮ０は、ノードＳＡＮ０と接地電圧端子ＧＮＤとの間に設けられ、センスアンプ制御回路（不図示）から出力されるセンスアンプ活性化信号ＳＥＮに基づいてオンオフする。センスアンプＮＭＯＳドライバＳＤＮ１は、ノードＳＡＮ１と接地電圧端子ＧＮＤとの間に設けられ、センスアンプ活性化信号ＳＥＮに基づいてオンオフする。本実施の形態では、センスアンプＮＭＯＳドライバＳＤＮ０，ＳＤＮ１がＮチャネルＭＯＳトランジスタである場合を例に説明する。つまり、センスアンプＳＡ０，ＳＡ１と、接地電圧端子ＧＮＤと、の間には、それぞれ個別のスイッチ素子であるセンスアンプＮＭＯＳドライバＳＤＮ０，ＳＤＮ１が設けられている。
【００３２】
例えば、センスアンプ活性化信号ＳＥＰがＬレベル、センスアンプ活性化信号ＳＥＮがＨレベルの場合、センスアンプＰＭＯＳドライバＳＤＰ，センスアンプＮＭＯＳドライバＳＤＮ０，ＳＤＮ１は何れもオンする。それにより、センスアンプＳＡ０，ＳＡ１は、何れも活性化状態となり、それぞれビット線対ＢＴ０，ＢＮ０間及びＢＴ１，ＢＮ１間の電位差を増幅する。一方、センスアンプ活性化信号ＳＥＰがＨレベル、センスアンプ活性化信号ＳＥＮがＬレベルの場合、センスアンプＰＭＯＳドライバＳＤＰ，センスアンプＮＭＯＳドライバＳＤＮ０，ＳＤＮ１は何れもオフする。それにより、センスアンプＳＡ０，ＳＡ１は、何れも非活性化状態となり、増幅動作を行わない。なお、センスアンプ活性化信号ＳＥＮ，ＳＥＰは、相補的にＨレベル、Ｌレベルが切り替わる。
【００３３】
カラム選択ゲートＣＳ０は、ビット線対ＢＴ０，ＢＮ０と、共通データ線対ＤＴ，ＤＮと、の間の接続状態を切り替える回路である。カラム選択ゲートＣＳ０は、トランジスタＹＴ０，ＹＮ０を有する。本実施の形態では、トランジスタＹＴ０，ＹＮ０がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＹＴ０では、ソースが共通データ線ＤＴに接続され、ドレインがビット線ＢＴ０に接続され、ゲートにカラム選択信号Ｙ０が供給される。トランジスタＹＮ０では、ソースが共通データ線ＤＮに接続され、ドレインがビット線ＢＮ０に接続され、ゲートにカラム選択信号Ｙ０が供給される。
【００３４】
カラム選択ゲートＣＳ１は、ビット線対ＢＴ１，ＢＮ１と、共通データ線対ＤＴ，ＤＮと、の間の接続状態を切り替える回路である。カラム選択ゲートＣＳ１は、トランジスタＹＴ１，ＹＮ１を有する。本実施の形態では、トランジスタＹＴ１，ＹＮ１がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＹＴ１では、ソースが共通データ線ＤＴに接続され、ドレインがビット線ＢＴ１に接続され、ゲートにカラム選択信号Ｙ１が供給される。トランジスタＹＮ１では、ソースが共通データ線ＤＮに接続され、ドレインがビット線ＢＮ１に接続され、ゲートにカラム選択信号Ｙ１が供給される。
【００３５】
カラム選択ドライバＹＤ０，ＹＤ１は、それぞれカラム選択信号Ｙ０，Ｙ１を出力する。ここで、カラム選択ドライバＹＤ０は、カラム選択ゲートＣＳ０をオンする場合、カラム選択信号Ｙ０の電圧レベルを電源電圧ＶＤＤレベル（以下、単にＨレベルと称す）に設定し、カラム選択ゲートＣＳ０をオフする場合、カラム選択信号Ｙ０の電圧レベルを接地電圧ＧＮＤ（以下、単にＬレベルと称す）に設定する。同様に、カラム選択ドライバＹＤ１は、カラム選択ゲートＣＳ１をオンする場合、カラム選択信号Ｙ１の電圧レベルを電源電圧ＶＤＤレベル（以下、単にＨレベルと称す）に設定し、カラム選択ゲートＣＳ１をオフする場合、カラム選択信号Ｙ１の電圧レベルを接地電圧ＧＮＤ（以下、単にＬレベルと称す）に設定する。
【００３６】
例えば、カラム選択信号Ｙ０がＨレベル、カラム選択信号Ｙ１がＬレベルの場合、カラム選択ゲートＣＳ０はオンし、カラム選択ゲートＣＳ１はオフする。より具体的には、共通データ線対ＤＴ，ＤＮのうち接地電圧ＧＮＤレベルを示す一方の共通データ線と、ビット線対ＢＴ０，ＢＮ０のうち対応するビット線と、が少なくとも導通する（詳しくは後述）。また、共通データ線対ＤＴ，ＤＮとビット線対ＢＴ１，ＢＮ１とが非導通となる。
【００３７】
書き込みデータ出力回路ＷＯは、データ書き込み時（ライト時）に、共通データ線対ＤＴ，ＤＮの電圧レベルを書き込みデータに応じた値に設定する。例えば、メモリセルＭＣ００にデータ"０"を書き込む場合、書き込みデータ出力回路ＷＯは、共通データ線ＤＴの電圧レベルを接地電圧ＧＮＤレベルに設定し、共通データ線ＤＮの電圧レベルを中間電圧ＨＶＤＤレベルに設定する。一方、メモリセルＭＣ００にデータ"１"を書き込む場合、書き込みデータ出力回路ＷＯは、共通データ線ＤＮの電圧レベルを接地電圧ＧＮＤレベルに設定し、共通データ線ＤＴの電圧レベルを中間電圧ＨＶＤＤレベルに設定する。
【００３８】
本実施の形態では、書き込みデータ出力回路ＷＯが、共通データ線対ＤＴ，ＤＮの一方の電圧レベルを接地電圧ＧＮＤレベルに設定し、他方の電圧レベルを中間電圧ＨＶＤＤレベルに設定する場合を例に説明しているが、これに限られない。書き込みデータ出力回路ＷＯは、共通データ線対ＤＴ，ＤＮの一方の電圧レベルを電源電圧ＶＤＤからＮチャネルＭＯＳトランジスタＹＴ０，ＹＮ０の閾値電圧を引いた電圧レベルより低い値に設定し、他方の電圧レベルを一方の電圧レベルよりも高いレベルに設定できれば良い。なお、共通データ線対の一方の電圧レベルが接地電圧ＧＮＤレベルに近いほど、データ書き込みの高速化及び動作マージンの拡大が可能となる。他方、共通データ線対の一方の電圧レベルが接地電圧ＧＮＤより高いほど、共通データ線対の電位差が小さくなるため、非選択ビット線対のノイズの発生が抑制される。
【００３９】
図２は、書き込みデータ出力回路ＷＯの具体的構成の一例を示す図である。図２に示す書き込みデータ出力回路ＷＯは、否定論理積回路（以下、単にＮＡＮＤ回路と称す）１１，１２と、否定回路（以下、単にＩＮＶ回路と称す）１３と、を有する。
【００４０】
書き込みデータ出力回路ＷＯには、例えば、ライトイネーブル信号ＷＥ、書き込みデータＤ、データの書き込みをマスクするデータマスク信号ＤＭＡＳＫが入力される。また、書き込みデータ出力回路ＷＯには、高電位側電源電圧ＶＢＵＳＨ及び低電位側電源電圧ＶＢＵＳＬが供給される。なお、低電位側電源電圧ＶＢＵＳＬは、接地電圧ＧＮＤ付近の比較的低い電圧を示し、好ましくは、接地電圧ＧＮＤと略同一の電圧を示す。したがって、低電位側電源電圧ＶＢＵＳＬには、接地電圧ＧＮＤが用いられても良い。この低電位側電源電圧ＶＢＵＳＬは、ＮＡＮＤ回路１１，１２のそれぞれの低電位側電源端子に供給される。また、高電位側電源電圧ＶＢＵＳＨは、少なくとも低電位側電源電圧ＶＢＵＳＬよりも高い電圧を示し、例えば、中間電圧ＨＶＤＤと略同一の電圧を示す。したがって、高電位側電源電圧ＶＢＵＳＨには、中間電圧ＨＶＤＤが用いられても良い。この高電位側電源電圧ＶＢＵＳＨは、ＮＡＮＤ回路１１，１２のそれぞれの高電位側電源端子に供給される。
【００４１】
ＮＡＮＤ回路１１は、ライトイネーブル信号ＷＥ、書き込みデータＤ、及び、データマスク信号ＤＭＡＳＫの否定論理積を共通データ線ＤＴに対して出力する。ＮＡＮＤ回路１２は、ライトイネーブル信号ＷＥ、書き込みデータＤの反転信号、及び、データマスク信号ＤＭＡＳＫの否定論理積を共通データ線ＤＮに対して出力する。ここで、ＮＡＮＤ回路１１，１２は、Ｌレベルの信号として低電位側電源電圧ＶＢＵＳＬレベルの信号を出力し、Ｈレベルの信号として高電位側電源電圧ＶＢＵＳＨレベルの信号を出力する。
【００４２】
次に、半導体記憶装置１のデータ書き込み動作（ライト動作）について説明する。半導体記憶装置１のアーリーライト方式のデータ書き込み動作について説明する前に、比較のため、まずは通常方式のデータ書き込み動作について説明する。
【００４３】
図３は、半導体記憶装置１の通常方式のデータ書き込み動作を示すタイミングチャートである。以下では、データ書き込み対象のメモリセルＭＣ００にデータ"１"を書き込む場合を例に説明する。また、以下では、メモリセルＭＣ００にデータ"０"が記憶され、メモリセルＭＣ０１にデータ"１"が記憶されている場合を例に説明する。また、便宜上、図３の例に限り、書き込みデータ出力回路ＷＯが、Ｌレベルの信号として接地電圧ＧＮＤレベルの信号を出力し、Ｈレベルの信号として電源電圧ＶＤＤレベルの信号を出力するものとする。
【００４４】
初期状態（時刻ｔ０）では、プリチャージ信号ＰＤＬがＨレベルであるため、ビット線対ＢＴ０，ＢＮ０及びＢＴ１，ＢＮ１は何れも中間電圧ＨＶＤＤにプリチャージされている。また、ワード線ＷＬ０，ＷＬ１は何れもＬレベルを示している。また、センスアンプ活性化信号ＳＥＮがＬレベル、センスアンプ活性化信号ＳＥＰがＨレベルであるため（図３にはＳＥＮのみ示している）、センスアンプＳＡ０，ＳＡ１は何れも非活性化状態となっている。したがって、ノードＳＡＮ０，ＳＡＮ１はフローティング状態となっている。また、共通データ線対ＤＴ，ＤＮの電圧レベルは何れも中間電圧ＨＶＤＤレベルを示している。また、カラム選択信号ＹＯ，Ｙ１がＬレベルであるため、カラム選択ゲートＣＳ０，ＣＳ１は何れもオフしている。つまり、共通データ線対ＤＴ，ＤＮと、ビット線対ＢＴ０，ＢＮ０及びビット線対ＢＴ１，ＢＮ１と、は何れも非導通となっている。
【００４５】
まず、書き込みデータ"１"に応じて、共通データ線ＤＴの電圧レベルが電源電圧ＶＤＤレベルを示し、共通データ線ＤＮの電圧レベルが接地電圧ＧＮＤレベルを示す。そして、プリチャージ信号ＰＤＬがＨレベルからＬレベルに遷移する（立ち下がる）（時刻ｔ１）。その後、データ書き込み対象のメモリセルＭＣ００に接続されたワード線ＷＬ０の電圧レベルがＬレベルからＨレベルに遷移する（立ち上がる）（時刻ｔ２）。それにより、トランジスタＳＷ００がオンするため、データ"０"が記憶されたキャパシタＣ００と、ビット線ＢＴ０と、のチャージシェアによって、当該ビット線ＢＴ０の電圧レベルが中間電圧ＨＶＤＤレベルからわずかに低下し始める（時刻ｔ３）。一方、データ書き込み対象でないメモリセルＭＣ０１に設けられたトランジスタＳＷ０１もオンするため、データ"１"が記憶されたキャパシタＣ０１と、ビット線ＢＴ１と、のチャージシェアによって、当該ビット線ＢＴ１の電圧レベルが中間電圧ＨＶＤＤレベルからわずかに上昇し始める（時刻ｔ３）。
【００４６】
ビット線ＢＴ０の電圧レベルがさらに低下して、ビット線対ＢＴ０，ＢＮ０の電位差が十分大きくなると、（換言すると、ビット線ＢＴ１の電圧レベルがさらに上昇して、ビット線対ＢＴ１，ＢＮ１の電位差が十分大きくなると、）センスアンプ活性化信号ＳＥＮが立ち上がり、センスアンプ活性化信号ＳＥＰが立ち下がる（時刻ｔ４）。それにより、センスアンプＳＡ０，ＳＡ１は、何れも活性化状態となり、それぞれビット線対ＢＴ０，ＢＮ０間及びＢＴ１，ＢＮ０間の電位差の増幅を開始する。なお、このとき、ノードＳＡＮ０，ＳＡＮ１の電圧レベルは、何れも接地電圧ＧＮＤレベルにまで低下する。
【００４７】
センスアンプＳＡ０は、増幅動作により、ビット線ＢＴ０の電圧レベルを接地電圧ＧＮＤレベルにまで低下させ、ビット線ＢＮ０の電圧レベルを電源電圧ＶＤＤレベルにまで上昇させる（時刻ｔ５）。また、センスアンプＳＡ１は、増幅動作により、ビット線ＢＴ１の電圧レベルを電源電圧ＶＤＤレベルにまで上昇させ、ビット線ＢＮ１の電圧レベルを接地電圧ＧＮＤレベルにまで低下させる。
【００４８】
その後、カラム選択信号Ｙ０は立ち上がり、カラム選択信号Ｙ１はＬレベルを維持する（時刻ｔ６）。それにより、カラム選択ゲートＣＳ０はオンし、カラム選択ゲートＣＳ１はオフを維持する。より具体的には、接地電圧ＧＮＤレベルを示す共通データ線ＤＮと、ビット線ＢＮ０と、が少なくとも導通する。また、共通データ線対ＤＴ，ＤＮとビット線対ＢＴ１，ＢＮ１とが非導通を維持する。
【００４９】
それにより、その後のセンスアンプＳＡ０の増幅動作でビット線対ＢＴ０，ＢＮ０の電圧レベルが反転する（時刻ｔ７）。具体的には、ビット線ＢＴ０の電圧レベルが接地電圧ＧＮＤレベルから電源電圧ＶＤＤレベルに反転し、ビット線ＢＮ０の電圧レベルが電源電圧ＶＤＤレベルから接地電圧ＧＮＤレベルに反転する。その結果、メモリセルＭＣ００には、データ"１"が書き込まれる。一方、メモリセルＭＣ０１には、読み出されたデータ"１"が再び書き込まれる。
【００５０】
その後、カラム選択信号Ｙ０が立ち下がり（時刻ｔ８）、ワード線ＷＬ０が立ち下がる（時刻ｔ９）ことにより、通常方式のデータの書き込みが完了する。
【００５１】
続いて、半導体記憶装置１のアーリーライト方式のデータ書き込み動作（ライト動作）について説明する。なお、本実施の形態にかかる半導体記憶装置１は、図３に示す通常方式ではなくアーリーライト方式のデータ書き込みを行っている。
【００５２】
図４は、半導体記憶装置１のアーリーライト方式のデータ書き込み動作を示すタイミングチャートである。以下では、データ書き込み対象のメモリセルＭＣ００にデータ"１"を書き込む場合を例に説明する。また、以下では、メモリセルＭＣ００にデータ"０"が記憶され、メモリセルＭＣ０１にデータ"１"が記憶されている場合を例に説明する。なお、書き込みデータ出力回路ＷＯは、既に説明したように、Ｌレベルの信号として接地電圧ＧＮＤ付近の信号を出力し、Ｈレベルの信号として中間電圧ＨＶＤＤレベルの信号を出力する。
【００５３】
初期状態（時刻ｔ０）では、プリチャージ信号ＰＤＬがＨレベルであるため、ビット線対ＢＴ０，ＢＮ０及びＢＴ１，ＢＮ１は何れも中間電圧ＨＶＤＤにプリチャージされている。また、ワード線ＷＬ０，ＷＬ１は何れもＬレベルを示している。また、センスアンプ活性化信号ＳＥＮがＬレベル、センスアンプ活性化信号ＳＥＰがＨレベルであるため（図４にはＳＥＮのみ示している）、センスアンプＳＡ０，ＳＡ１は何れも非活性化状態となっている。したがって、ノードＳＡＮ０，ＳＡＮ１はフローティング状態となっている。また、共通データ線対ＤＴ，ＤＮの電圧レベルは何れも中間電圧ＨＶＤＤレベルを示している。また、カラム選択信号ＹＯ，Ｙ１がＬレベルであるため、カラム選択ゲートＣＳ０，ＣＳ１は何れもオフしている。つまり、共通データ線対ＤＴ，ＤＮと、ビット線対ＢＴ０，ＢＮ０及びビット線対ＢＴ１，ＢＮ１と、は何れも非導通となっている。
【００５４】
まず、書き込みデータ"１"に応じて、共通データ線ＤＮの電圧レベルが接地電圧ＧＮＤレベルを示す。なお、共通データ線ＤＴの電圧レベルは、中間電圧ＨＶＤＤレベルを維持する。そして、プリチャージ信号ＰＤＬが立ち下がる（時刻ｔ１）。その後、センスアンプＳＡ０，ＳＡ１の活性化前に、カラム選択信号Ｙ０は立ち上がり、カラム選択信号Ｙ１はＬレベルを維持する（時刻ｔ２）。それにより、カラム選択ゲートＣＳ０はオンし、カラム選択ゲートＣＳ１はオフを維持する。より具体的には、接地電圧ＧＮＤレベルを示す共通データ線ＤＮと、ビット線ＢＮ０と、が少なくとも導通する。また、共通データ線対ＤＴ，ＤＮとビット線対ＢＴ１，ＢＮ１とが非導通を維持する。
【００５５】
それにより、ビット線ＢＮ０の電圧レベルは、中間電圧ＨＶＤＤレベルから接地電圧ＧＮＤレベルにまで低下する（時刻ｔ２〜ｔ４）。一方、ビット線ＢＴ０の電圧レベルは、中間電圧ＨＶＤＤレベルを維持する（時刻ｔ２〜ｔ３）。
【００５６】
カラム選択信号Ｙ０，Ｙ１の遷移後、データ書き込み対象のメモリセルＭＣ００に接続されたワード線ＷＬ０の電圧レベルが立ち上がる（時刻ｔ３）。それにより、トランジスタＳＷ００がオンするため、データ"０"が記憶されたキャパシタＣ００と、ビット線ＢＴ０と、のチャージシェアによって、当該ビット線ＢＴ０の電圧レベルが中間電圧ＨＶＤＤレベルからわずかに（約３００ｍＶ程度）低下する（時刻ｔ３〜ｔ４）。
【００５７】
なお、接地電圧ＧＮＤレベルを示す共通データ線ＤＮと、ビット線ＢＮ０と、の間に設けられたトランジスタＹＮ０のオン抵抗は比較的小さい。そのため、ビット線ＢＮ０の電圧レベルは、メモリセルＭＣ１０に記憶されたデータに関わらず、高速に接地電圧ＧＮＤレベルにまで低下する。一方、中間電圧ＨＶＤＤレベルを示す共通データ線ＤＴと、ビット線ＢＴ０と、の間に設けられたトランジスタＹＴ０のオン抵抗は比較的大きい。具体的には、ビット線ＢＴ０の電圧レベルが中間電圧ＨＶＤＤレベル付近の場合に、トランジスタＹＴ０はカットオフ状態になる。したがって、ビット線ＢＴ０の電圧レベルは、中間電圧ＨＶＤＤレベル程度を維持する。
【００５８】
一方、データ書き込み対象でないメモリセルＭＣ０１に設けられたトランジスタＳＷ０１もオンするため、データ"１"が記憶されたキャパシタＣ０１と、ビット線ＢＴ１と、のチャージシェアによって、当該ビット線ＢＴ１の電圧レベルが中間電圧ＨＶＤＤレベルから上昇する（時刻ｔ３〜ｔ４）。
【００５９】
その後、センスアンプ活性化信号ＳＥＮが立ち上がり、センスアンプ活性化信号ＳＥＰが立ち下がる（時刻ｔ５）。それにより、センスアンプＳＡ０，ＳＡ１は、何れも活性化状態となり、それぞれビット線対ＢＴ０，ＢＮ０間及びＢＴ１，ＢＮ１間の電位差の増幅を開始する。なお、このとき、ノードＳＡＮ０，ＳＡＮ１の電圧レベルは、何れも接地電圧ＧＮＤレベルにまで低下する。
【００６０】
センスアンプＳＡ０は、増幅動作により、ビット線ＢＴ０の電圧レベルを電源電圧ＶＤＤレベルにまで上昇させ、ビット線ＢＮ０の電圧レベルを接地電圧ＧＮＤレベルにまで低下させる（維持する）（時刻ｔ６）。また、センスアンプＳＡ１は、増幅動作により、ビット線ＢＴ１の電圧レベルを電源電圧ＶＤＤレベルにまで上昇させ、ビット線ＢＮ１の電圧レベルを接地電圧ＧＮＤレベルにまで低下させる。
【００６１】
その結果、メモリセルＭＣ００には、データ"１"が書き込まれる。一方、メモリセルＭＣ０１には、読み出されたデータ"１"が再び書き込まれる。
【００６２】
その後、カラム選択信号Ｙ０が立ち下がり（時刻ｔ７）、ワード線ＷＬ０が立ち下がる（時刻ｔ８）ことにより、本実施の形態にかかる半導体記憶装置１が採用するアーリー方式のデータの書き込みが完了する。
なお、カラム選択ゲート（図４の例ではＣＳ０）をオンするタイミングは、ビット線対のプリチャージ後であれば、ワード線活性化前であっても良い。
【００６３】
このように、アーリーライト方式のデータ書き込み動作では、通常方式のデータ書き込み動作と比較して、センスアンプの活性化前に、データ書き込み対象のメモリセルに対応して設けられたカラム選択ゲートがオンする。それにより、メモリセルに記憶されたデータのメモリセルによる増幅動作が省略されるため、より高速な動作、及び、低消費電力化、が可能となる。また、アーリーライト方式のデータ書き込み動作では、通常方式のデータ書き込み動作と比較して、データ書き込み対象のメモリセルに対応して設けられたビット線対に生じさせる電位差は小さくてよい。それにより、非選択ビット線対のノイズの発生が抑制される。
【００６４】
さらに、本実施の形態にかかる半導体記憶装置１は、従来と異なり、共通データ線対ＤＴ，ＤＮに中間電圧ＨＶＤＤを中心とした小振幅の電位差を生じさせるのではなく、書き込みデータに基づき、共通データ線対ＤＴ，ＤＮの一方を接地電圧ＧＮＤレベルにし、他方を中間電圧ＨＶＤＤに維持している。それにより、本実施の形態にかかる半導体記憶装置１は、電源電圧が１．２Ｖ以下の低電圧の場合でも、カラム選択ゲートに電源電圧ＶＤＤレベルのカラム選択信号を供給するだけで当該カラム選択ゲートをオンすることができ、小振幅入力を実現している。つまり、本実施の形態に係る半導体記憶装置１は、従来と異なり、カラム選択ゲートに電源電圧ＶＤＤよりも大きな電圧レベルのカラム選択信号を供給する必要はない。そのため、本実施の形態にかかる半導体記憶装置１は、昇圧回路を別途設ける必要が無いため、回路規模の増大を抑制することができる。また、カラム選択ゲートを構成するトランジスタは高耐圧のトランジスタである必要もない。
【００６５】
さらに、本実施の形態にかかる半導体記憶装置１は、複数のセンスアンプＳＡ０〜ＳＡｎと、接地電圧端子ＧＮＤと、の間に、それぞれ個別のスイッチ素子であるセンスアンプＮＭＯＳドライバＳＤＮ０〜ＳＤＮｎを備える。以下、その効果について具体的に説明する。
【００６６】
図５は、本実施の形態に至る前の構想にかかる半導体記憶装置１ａを示す図である。半導体記憶装置１ａは、半導体記憶装置１と比較して、センスアンプＳＡ０，ＳＡ１と、接地電圧端子ＧＮＤと、の間に、センスアンプＮＭＯＳドライバＳＤＮ０，ＳＤＮ１に代えて共通のセンスアンプＮＭＯＳドライバＳＤＮを備える。半導体記憶装置１ａのその他の回路構成については、半導体記憶装置１と同様であるため、その説明を省略する。
【００６７】
続いて、半導体記憶装置１ａの動作について説明する。なお、前提条件及び基本動作については、上記した半導体記憶装置１のアーリーライト方式の動作と同様であるため、以下では、半導体記憶装置１ａにおいて発生し得る問題点について説明する。
【００６８】
例えば、半導体記憶装置１ａでは、センスアンプＳＡ０，ＳＡ１の活性化前に、カラム選択信号Ｙ０が立ち上がり、カラム選択信号Ｙ１はＬレベルを維持しており、共通データ線ＤＮにはＬレベルとしての接地電圧ＧＮＤレベルが供給されている場合について説明する。それにより、カラム選択ゲートＣＳ０はオンし、カラム選択ゲートＣＳ１はオフを維持する。より具体的には、接地電圧ＧＮＤレベルを示す共通データ線ＤＮと、ビット線ＢＮ０と、が少なくとも導通する。また、共通データ線対ＤＴ，ＤＮとビット線対ＢＴ１，ＢＮ１とが非導通を維持する。
【００６９】
このとき、センスアンプ活性化信号ＳＥＮにはＬレベルが供給されセンスアンプＮＭＯＳドライバＳＤＮがオフしていることから、共通ノードＳＡＮは電気的にフローティングな状態である。一方、ビット線ＢＮ０が接地電圧ＧＮＤレベルを示す共通データ線ＤＮと導通しているため、ノードＮ０２（トランジスタＴ０４のソース）は接地電圧ＧＮＤレベルを示す。また、ノードＮ０１（トランジスタＴ４のゲート）は中間電圧ＨＶＤＤレベルを示す。そのため、センスアンプＳＡ０を構成するトランジスタＴ０４がオンする可能性がある。それにより、共通ノードＳＡＮの電圧レベルが引き下げられ、活性化前の非選択センスアンプＳＡ１が意図せず増幅動作を開始してしまう可能性がある。センスアンプＳＡ１は、ビット線対ＢＴ１，ＢＮ１の電位差が十分な大きさでない状態で当該電位差の増幅を開始するため、当該電位差がオフセット電圧より小さければ誤動作する可能性がある（図４参照）。
【００７０】
一方、図１に示す半導体記憶装置１は、複数のセンスアンプＳＡ０，ＳＡ１と、接地電圧端子ＧＮＤと、の間に、それぞれ個別のセンスアンプＮＭＯＳドライバＳＤＮ０，ＳＤＮ１を備える。それにより、半導体記憶装置１では、センスアンプＳＡ０からセンスアンプＳＡ１に回り込み電流は発生しないため、活性化前の非選択センスアンプＳＡ１が意図せず増幅動作を開始することはない。つまり、センスアンプＳＡ１の正常動作が保証される。
【００７１】
なお、ビット線対ＢＴ０，ＢＮ０は、センスアンプＳＡ０，ＳＡ１の活性化前に、電源電圧ＶＤＤレベルにまで上昇しない。そのため、センスアンプＳＡ０を構成するＰチャネルＭＯＳトランジスタ（Ｔ０１，Ｔ０３）が意図せずオンする可能性は低い。したがって、本実施の形態にかかる半導体記憶装置１は、センスアンプＳＡ０，ＳＡ１と、電源電圧ＶＤＤと、の間に、それぞれ個別のトランジスを備えずに、共通のセンスアンプＰＭＯＳドライバＳＤＰを備えている。
【００７２】
本実施の形態にかかる半導体記憶装置１では、複数のセンスアンプＳＡ０〜ＳＡｎは、それぞれ時間差で増幅動作を行う必要はなく一斉に増幅動作を行うことが可能である。また、本実施の形態にかかる半導体記憶装置１は、データ読み出し動作やリフレッシュ動作と同じ短い間隔のタイミング（ワード線の選択タイミング〜センスアンプの活性化タイミング）で、データ書き込み動作を実施することができる。
【００７３】
本実施の形態にかかる半導体記憶装置１では、半導体記憶装置１ａと比較して、センスアンプＳＡ０〜ＳＡｎと接地電圧端子ＧＮＤとの間に設けられたトランジスタの数が増加する。しかしながら、センスアンプＮＭＯＳドライバＳＤＮ０〜ＳＤＮｎのトータル能力（ΣＷ）は共通のセンスアンプＮＭＯＳドライバＳＤＮと同じでよいため、センスアンプＮＭＯＳドライバＳＤＮ０〜ＳＤＮｎをそれぞれセンスアンプＳＡ０〜ＳＡｎ内に埋め込むことにより、回路規模増大の影響は小さくなる。
【００７４】
本実施の形態にかかる半導体記憶装置１は、データ読み出し動作（リード動作）では、図３に示す場合と同様に、センスアンプの活性化後にカラム選択ゲートを選択的にオンする。そして、共通データ線対ＤＴ，ＤＮに生じる電位差に応じた読み出しデータが外部に出力される。なお、データ読み出し速度は、共通データ線対ＤＴ，ＤＮに生じる電位差の増加速度により決まる。一方で、データ読み出し動作の周期（サイクル）は、各ビット線対の一方が電源電圧ＶＤＤレベル、他方が接地電圧ＧＮＤレベルに戻る動作（リストア動作）により決まる。そのため、データ読み出しサイクル（リードサイクル）とデータ書き込みサイクル（ライトサイクル）とを同じにすることが可能である。
【００７５】
実施の形態２
図６は、実施の形態２にかかる半導体記憶装置２の構成例を示す回路図である。図６に示す半導体記憶装置２は、図１に示す半導体記憶装置１と比較して、センスアンプＳＡ０〜ＳＡｎと電源電圧端子ＶＤＤとの間に、共通のセンスアンプＰＭＯＳドライバＳＤＰに代えて、それぞれ個別のセンスアンプＰＭＯＳドライバ（第２スイッチ素子）ＳＤＰ０〜ＳＤＰｎを備える。半導体記憶装置２のその他の回路構成については、半導体記憶装置１と同様であるため、その説明を省略する。
【００７６】
電源電圧ＶＤＤの低電圧化に伴ってセンスアンプＳＡ０〜ＳＡｎのオンマージンは厳しくなっている。そのため、図１に示す半導体記憶装置１の構成（共通のセンスアンプＰＭＯＳドライバＳＤＰが設けられた構成）では、各ビット線対の電位差のばらつきや各センスアンプを構成するトランジスタの閾値電圧のばらつきにより、最もオンしやすいトランジスタに集中的に電流が流れる可能性がある。それにより、動きにくいセンスアンプの増幅動作がさらに遅れてしまう可能性がある。
【００７７】
このような現象を回避するため、本実施の形態にかかる半導体記憶装置２は、センスアンプＳＡ０〜ＳＡｎと電源電圧端子ＶＤＤとの間に、それぞれセンスアンプ活性化信号ＳＥＰに基づいてオンオフが制御されるセンスアンプＰＭＯＳドライバＳＤＰ０〜ＳＤＰｎを備える。それにより、本実施の形態にかかる半導体記憶装置２は、最もオンしやすいトランジスタに集中的に電流が流れるのを抑制して、動きにくいセンスアンプの増幅動作がさらに遅れるのを防止している。つまり、本実施の形態にかかる半導体記憶装置２は、電源電圧ＶＤＤが低電圧の場合でも、より安定した高速動作を実現することができる。
【００７８】
実施の形態３
図７は、実施の形態３にかかる半導体記憶装置３の構成例を示す回路図である。図７に示す半導体記憶装置３は、図１に示す半導体記憶装置１と比較して、センスアンプＳＡ０〜ＳＡｎと、電源電圧ＶＤＤよりも高い電源電圧ＶＥＸが供給される電源電圧端子（以下、電源電圧端子ＶＥＸ）と、の間に、オーバードライブ用のセンスアンプＰＭＯＳドライバ（第３スイッチ素子）ＳＤＰＥをさらに備える。半導体記憶装置３のその他の回路構成については、半導体記憶装置１と同様であるため、その説明を省略する。
【００７９】
半導体記憶装置３は、センスアンプＳＡ０〜ＳＡｎを活性化する場合、センスアンプＮＭＯＳドライバＳＤＮ０〜ＳＤＮｎをオンすると同時に、共通のセンスアンプＰＭＯＳドライバＳＤＰ，ＳＤＰＥを何れもオンし、その後、共通のセンスアンプＰＭＯＳドライバＳＤＰＥのみをオフする。それにより、半導体記憶装置３は、ノードＳＡＰの電圧レベルを一時的に高電圧ＶＥＸにまで上昇させて、各センスアンプＳＡ０〜ＳＡｎを構成するＰチャネルＭＯＳトランジスタの反応速度を高速化させることができる。つまり、本実施の形態にかかる半導体記憶装置３は、センスアンプＳＡ０〜ＳＡｎをより速やかに活性化させることができる。
【００８０】
本実施の形態にかかる半導体記憶装置３は、電源電圧ＶＤＤが低電圧の場合に、特に効果的に高速動作を実現することができる。
【００８１】
なお、図６の構成に本実施の形態を適用する場合には、センスアンプＳＡ０〜ＳＡｎと電源電圧端子ＶＥＸとの間にそれぞれ個別のセンスアンプＰＭＯＳドライバＳＤＰＥ０〜ＳＤＰＥｎが設けられる必要がある。この場合、回路規模の増大に留意する必要がある。
【００８２】
実施の形態４
図８は、実施の形態４にかかる半導体記憶装置４の構成例を示す回路図である。図８に示す半導体記憶装置４は、図１に示す半導体記憶装置１と比較して、カラム選択ゲートＣＳ０〜ＣＳｎにそれぞれ縦積みされたマスク選択ゲートＣＳＸ０〜ＣＳＸｎをさらに備える。以下、説明の簡略化のため、ｎ＝１である場合を例に説明する。
【００８３】
マスク選択ゲートＣＳＸ０は、トランジスタＹＴａ０，ＹＮａ０を有する。本実施の形態では、トランジスタＹＴａ０，ＹＮａ０がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＹＴａ０は、トランジスタＹＴ０のドレインとビット線ＢＴ０との間に設けられ、マスク選択信号Ｙａ０に基づきオンオフする。トランジスタＹＮａ０は、トランジスタＹＮ０のドレインとビット線ＢＮ０との間に設けられ、マスク選択信号Ｙａ０に基づきオンオフする。
【００８４】
マスク選択ゲートＣＳＸ１は、トランジスタＹＴａ１，ＹＮａ１を有する。本実施の形態では、トランジスタＹＴａ１，ＹＮａ１がＮチャネルＭＯＳトランジスタである場合を例に説明する。トランジスタＹＴａ１は、トランジスタＹＴ１のドレインとビット線ＢＴ１との間に設けられ、マスク選択信号Ｙａ１に基づきオンオフする。トランジスタＹＮａ１は、トランジスタＹＮ１のドレインとビット線ＢＮ１との間に設けられ、マスク選択信号Ｙａ１に基づきオンオフする。
【００８５】
ここで、半導体記憶装置４は、メモリセルへのデータの書き込みをマスクするデータマスク機能を有する。例えば、半導体記憶装置４は、複数のメモリセルのそれぞれへの複数のデータの書き込みのうち、一部のメモリセルへのデータの書き込みをマスクする。以下、具体的に説明する。
【００８６】
通常方式のデータ書き込み動作では、例えば、共通のカラム選択信号が入力される複数のカラム選択ゲートの全てがオンした場合でも、一部のカラム選択ゲートに対応する共通データ線対の電圧レベルを共にＨレベルにすることで、当該一部のカラム選択ゲートに対応するメモリセルへのデータの書き込みをマスクすることができる。
【００８７】
一方、アーリーライト方式のデータ書き込み動作では、センスアンプの活性化前に、共通のカラム選択信号が入力される複数のカラム選択ゲートの全てがオンする。そのため、一部のカラム選択ゲートに対応する共通データ線対の電圧レベルを共にＨレベルにすると、対応するビット線対の電圧レベルが、メモリセルに記憶されたデータに関わらずＨレベル付近になってしまう。そのため、アーリーライト方式のデータ書き込み動作では、通常方式と同じ手法を用いてもデータの書き込みをマスクすることはできない。
【００８８】
そこで、本実施の形態にかかる半導体記憶装置４は、カラム選択ゲートＣＳ０〜ＣＳｎに加え、データの書き込みをマスクするか否かを制御するマスク選択ゲートＣＳＸ０〜ＣＳＸｎをさらに備える。それにより、本実施の形態にかかる半導体記憶装置４は、カラム選択ゲートＣＳ０〜ＣＳｎのオンオフに関わらず、データ書き込み対象のメモリセルへのデータの書き込みを自由にマスクすることができる。
【００８９】
図９は、カラム選択ゲートＣＳ０，ＣＳ１及びマスク選択ゲートＣＳＸ０，ＣＳＸ１の配置の一例を示す図である。図９に示すように、紙面の上部において、左側から右側に向けて、順に、トランジスタＹＴａ０、ＹＴ０，ＹＴ１，ＹＴａ１が配置されている。また、紙面の下部において、左側から右側に向けて、順に、トランジスタＹＮａ０，ＹＮ０，ＹＮ１，ＹＮａ１が配置されている。
【００９０】
ここで、図９では、縦積みされたトランジスタＹＴａ０，ＹＴ０と、縦積みされたトランジスタＹＴ１，ＹＴａ１と、が連続して横方向に配置されている。また、縦積みされたトランジスタＹＮａ０，ＹＮ０と、縦積みされたトランジスタＹＮ１，ＹＮａ１と、が連続して横方向に配置されている。それにより、本実施の形態にかかる半導体記憶装置４は、回路規模を効果的に抑制することができるとともに、縦積みトランジスタ間に形成される浮遊拡散層容量によるオフセットノイズの影響を無視できる程度に抑制することができる。
【００９１】
本実施の形態では、半導体記憶装置４がマスク選択ゲートＣＳＸ０〜ＣＳＸｎを備えた場合を例に説明したが、これに限られない。半導体記憶装置４は、マスク選択ゲートＣＳＸ０〜ＣＳＸｎを備える代わりに、カラム選択信号Ｙ０〜Ｙｎとマスク選択信号Ｙａ０〜Ｙａｎとに基づくカラム選択信号Ｙ０'〜Ｙｎ'を生成しそれぞれをカラム選択ゲートＣＳ０〜ＣＳｎに供給する構成に適宜変更可能である。
【００９２】
実施の形態５
図１０は、実施の形態５にかかる半導体記憶装置５の一部の構成例を示す図である。図１０に示す半導体記憶装置５は、同時にカラム選択される複数のセンスアンプと、接地電圧端子ＧＮＤと、の間に共通のトランジスタを備える。以下、ｎ＝３９として、具体的に説明する。
【００９３】
１０個のカラム選択ゲートＣＳ０，ＣＳ４，…，ＣＳ３６（以下、第１カラム選択ゲート群と称す）は、共通のカラム選択信号Ｙ０に基づいて同時にオンオフする。つまり、第１カラム選択ゲート群は、同時にカラム選択される。１０個のカラム選択ゲートＣＳ１，ＣＳ５，…，ＣＳ３７（以下、第２カラム選択ゲート群と称す）は、共通のカラム選択信号Ｙ１に基づいて同時にオンオフする。つまり、第２カラム選択ゲート群は、同時にカラム選択される。１０個のカラム選択ゲートＣＳ２，ＣＳ６，…，ＣＳ３８（以下、第３カラム選択ゲート群と称す）は、共通のカラム選択信号Ｙ２に基づいて同時にオンオフする。つまり、第３カラム選択ゲート群は、同時にカラム選択される。１０個のカラム選択ゲートＣＳ３，ＣＳ７，…，ＣＳ３９（以下、第４カラム選択ゲートと称す）には、共通のカラム選択信号Ｙ３に基づいて同時にオンオフする。つまり、第４カラム選択ゲート群は、同時にカラム選択される。
【００９４】
また、半導体記憶装置５は、共通データ線対ＤＴ０，ＤＮ０〜ＤＴ９，ＤＮ９、及び、それらに書き込みデータに応じた電圧を供給する書き込みデータ出力回路ＷＯ０〜ＷＯ９を備える（不図示）。各書き込みデータ出力回路ＷＯ０〜ＷＯ９は、書き込みデータ出力回路ＷＯと同様の機能を有する。
【００９５】
共通データ線対ＤＴ０は４個のカラム選択ゲートＣＳ０〜ＣＳ３に接続される。共通データ線対ＤＴ１は４個のカラム選択ゲートＣＳ４〜ＣＳ７に接続される。共通データ線対ＤＴ２は４個のカラム選択ゲートＣＳ８〜ＣＳ１１に接続される。共通データ線対ＤＴ３は４個のカラム選択ゲートＣＳ１２〜ＣＳ１５に接続される。共通データ線対ＤＴ４は４個のカラム選択ゲートＣＳ１６〜ＣＳ１９に接続される。共通データ線対ＤＴ５は４個のカラム選択ゲートＣＳ２０〜ＣＳ２３に接続される。共通データ線対ＤＴ６は４個のカラム選択ゲートＣＳ２４〜ＣＳ２７に接続される。共通データ線対ＤＴ７は４個のカラム選択ゲートＣＳ２８〜ＣＳ３１に接続される。共通データ線対ＤＴ８は４個のカラム選択ゲートＣＳ３２〜ＣＳ３５に接続される。共通データ線対ＤＴ９は４個のカラム選択ゲートＣＳ３６〜ＣＳ３９に接続される。
【００９６】
また、第１カラム選択ゲート群に対応して設けられた（即ち、同時にカラム選択される）センスアンプＳＡ０，ＳＡ４，…，ＳＡ３６（以下、第１センスアンプ群と称す）と、接地電圧端子ＧＮＤと、の間には、センスアンプ活性化信号ＳＥＮに基づいてオンオフが制御される共通のセンスアンプＮＭＯＳドライバＳＤＮ０が設けられる。第２カラム選択ゲート群に対応して設けられた（即ち、同時にカラム選択される）センスアンプＳＡ１，ＳＡ５，…，ＳＡ３７（以下、第２センスアンプ群と称す）と、接地電圧端子ＧＮＤと、の間には、センスアンプ活性化信号ＳＥＮに基づいてオンオフが制御される共通のセンスアンプＮＭＯＳドライバＳＤＮ１が設けられる。第３カラム選択ゲート群に対応して設けられた（即ち、同時にカラム選択される）センスアンプＳＡ２，ＳＡ６，…，ＳＡ３８（以下、第３センスアンプ群と称す）と、接地電圧端子ＧＮＤと、の間には、センスアンプ活性化信号ＳＥＮに基づいてオンオフが制御される共通のセンスアンプＮＭＯＳドライバＳＤＮ２が設けられる。第４カラム選択ゲート群に対応して設けられた（即ち、同時にカラム選択される）センスアンプＳＡ３，ＳＡ７，…，ＳＡ３９（以下、第４センスアンプ群と称す）と、接地電圧端子ＧＮＤと、の間には、センスアンプ活性化信号ＳＥＮに基づいてオンオフが制御される共通のセンスアンプＮＭＯＳドライバＳＤＮ３が設けられる。
【００９７】
例えば、カラム選択信号Ｙ０が立ち上がると、第１カラム選択ゲート群（カラム選択ゲートＣＳ０，ＣＳ４，…，ＣＳ３６）が何れもオンする。その後、センスアンプ活性化信号ＳＥＮが立ち上がると、センスアンプＳＡ０〜ＳＡ３９が一斉に増幅動作を開始する。ここで、第１センスアンプ群（センスアンプＳＡ０，ＳＡ４，…，ＳＡ３６）は、それぞれ、共通データ線対ＤＴ０，ＤＮ０〜ＤＴ９，ＤＮ９の電位差を増幅し、対応するメモリセルに書き込む。
【００９８】
このように、本実施の形態にかかる半導体記憶装置４は、同時にカラム選択される各センスアンプ群（第１〜第４センスアンプ群）と、接地電圧端子ＧＮＤと、の間に共通のトランジスタを備える。それにより、本実施の形態にかかる半導体記憶装置４は、図１に示す半導体記憶装置１と比較してトランジスタの数を減らすことができるため、回路規模の増大をさらに抑制することができる。
【００９９】
なお、カラム選択されたセンスアンプ（例えば、センスアンプＳＡ０）と、非選択カラムのセンスアンプ（例えば、センスアンプＳＡ１）とは、それぞれ異なるセンスアンプＮＭＯＳドライバ（ＳＤＮ０，ＳＤＮ１）を介して接地電圧端子ＧＮＤに接続されている。したがって、半導体記憶装置４では、半導体記憶装置１の場合と同様に、選択カラムのセンスアンプから非選択カラムのセンスアンプに回り込み電流は発生しないため、非選択カラムのセンスアンプ（ＳＡ１）が意図せず増幅動作を開始することはない。つまり、非選択カラムのセンスアンプの正常動作が保証される。
【０１００】
本実施の形態では、センスアンプＳＡ０〜ＳＡｎを４つのセンスアンプ群に区分した場合を例に説明したが、これに限られず、任意の数のセンスアンプ群に区分することが可能である。その場合、カラム選択信号、共通データ線対、書き込みデータ出力回路、センスアンプの活性化を制御するトランジスタの数等も適宜変更される。
【０１０１】
また、本実施の形態では、半導体記憶装置５がマスク選択ゲートＣＳＸ０〜ＣＳＸｎを備えない場合を例に説明したが、これに限られない。半導体記憶装置５は、マスク選択ゲートＣＳＸ０〜ＣＳＸｎを備えた構成に適宜変更可能である。その場合、マスク選択ゲートＣＳＸ０，ＣＳＸ４，…，ＣＳＸ３６（第１マスク選択ゲート群）は、共通のマスク選択信号Ｙａ０に基づいて同時にオンオフする必要がある。マスク選択ゲートＣＳＸ１，ＣＳＸ５，…，ＣＳＸ３７（第２マスク選択ゲート群）は、共通のマスク選択信号Ｙａ１に基づいて同時にオンオフする必要がある。マスク選択ゲートＣＳＸ２，ＣＳＸ６，…，ＣＳＸ３８（第３マスク選択ゲート群）は、共通のマスク選択信号Ｙａ２に基づいて同時にオンオフする必要がある。マスク選択ゲートＣＳＸ３，ＣＳＸ７，…，ＣＳＸ３９（第４マスク選択ゲート群）は、共通のマスク選択信号Ｙａ３に基づいて同時にオンオフする必要がある。
【０１０２】
実施の形態６
本実施の形態では、図１に示す半導体記憶装置に設けられたビット線対ＢＴ０，ＢＮ０〜ＢＴｎ，ＢＮｎの具体的配置の一例について説明する。図１１は、ビット線対の具体的配置の一例を示す図である。以下、ｎ＝２として、具体的に説明する。
【０１０３】
図１１の例では、ビット線対ＢＴ０，ＢＮ０〜ＢＴ２，ＢＮ２がそれぞれツイスト配線されている。それにより、各ビット線対の一方及び他方のカップリングノイズが同等程度になる。つまり、各ビット線対の一方及び他方のカップリングノイズのアンバランスが抑制される。図１１に示すビット線対のツイスト配線は、実施の形態１〜５の構成に適用可能である。
【０１０４】
実施の形態７
本実施の形態では、図１に示す半導体記憶装置１の具体的な配置例について説明する。図１２は、半導体記憶装置１の具体的な配置例の一部を示す概念図である。以下、具体的に説明する。なお、図１２では、ワード線ＷＬ０〜ＷＬｍのうちワード線ＷＬ０のみを示し、メモリセルＭＣ００〜ＭＣｍｎのうちワード線ＷＬ０に接続されたメモリセルＭＣ００〜ＭＣ０ｎのみを示している。
【０１０５】
図１２に示すように、紙面の左側から右側に向けて、順に、メモリセルＭＣ００〜ＭＣ０ｎが配置されている。また、紙面の左側から右側に向けて、順に、メモリセルＭＣ００〜ＭＣ０ｎのそれぞれに対応して設けられたセンスアンプＳＡ０〜ＳＡｎが配置されている。また、紙面の左側から右側に向けて、順に、センスアンプＳＡ０〜ＳＡｎのそれぞれに対応して設けられたセンスアンプＮＭＯＳドライバＳＤＮ０〜ＳＤＮｎが配置されている。
【０１０６】
ワード線ドライバＷＬＤ０によって駆動されるワード線ＷＬ０は、紙面の横方向に、メモリセルＭＣ００〜ＭＣ０ｎに沿って配線されている。さらに、高抵抗のワード線ＷＬ０の上層には、当該ワード線ＷＬ０に沿って裏打ちされた低抵抗のメタル配線が設けられている。ワード線ＷＬ０とメタル配線とは、一定の間隔で電気的に接続されている。
【０１０７】
ここで、ワード線ＷＬ０とメタル配線とが電気的に接続される領域（図１２におけるワード線吊り領域）の下には、メモリセルが配置されない。したがって、このワード線吊り領域に対応するセンスアンプ配置領域には、センスアンプが配置されない。そこで、この空き領域に、センスアンプＳＡ０〜ＳＡｎと電源電圧端子ＶＤＤとの間に設けられる共通のセンスアンプＰＭＯＳドライバＳＤＰが配置される。それにより、回路規模が効果的に抑制される。
【０１０８】
なお、センスアンプＳＡ０〜ＳＡｎと電源電圧端子ＶＤＤとの間に複数のトランジスタが設けられる場合には、これら複数のトランジスタは、それぞれ複数のワード線吊り領域に対応するセンスアンプ配置領域（空き領域）に配置されれば良い。
【０１０９】
実施の形態８
図１３は、実施の形態８にかかる半導体記憶装置６の配置例を示す概念図である。図１３に示す半導体記憶装置６は、半導体記憶装置１の構成を一つのバンクとして、ビット線対ＢＴ０，ＢＮ０〜ＢＴｎ，ＢＮｎを共用する複数のバンクＢＮＫ０〜ＢＮＫｘ（ｘは自然数）を備える。以下、具体的に説明する。
【０１１０】
なお、図１３では、複数のバンクＢＮＫ０〜ＢＮＫｘは何れも同一の構成であるため、バンクＢＮＫ０の構成のみを示している。また、図１３では、ワード線ＷＬ０〜ＷＬｍのうちワード線ＷＬ０のみを示し、メモリセルＭＣ００〜ＭＣｍｎのうちワード線ＷＬ０に接続されたメモリセルＭＣ００〜ＭＣ０ｎのみを示している。
【０１１１】
図１３に示すように、紙面の左側から右側に向けて、順に、メモリセルＭＣ００〜ＭＣ０ｎが配置されている。また、紙面の左側から右側に向けて、順に、メモリセルＭＣ００〜ＭＣ０ｎのそれぞれに対応して設けられたセンスアンプＳＡ０〜ＳＡｎ及びカラム選択ゲートＣＳ０〜ＣＳｎが配置されている。
【０１１２】
ワード線ＷＬ０は、紙面の横方向に、メモリセルＭＣ００〜ＭＣ０ｎに沿って配線されている。ワード線ＷＬ０を駆動するワード線ドライバＷＬＤ０は、メモリセルの配置領域に隣接するバンクＢＮＫ０内の領域のうち、ワード線ＷＬ０の延在方向に在る領域に配置されている。換言すると、ワード線ドライバＷＬＤ０は、メモリセルＭＣ００〜ＭＣ０ｎの配置領域の左側に隣接配置されている。ワード線ドライバＷＬＤ０が配置される領域には、ワード線ＷＬ１〜ＷＬｍのそれぞれを駆動するワード線ドライバＷＬＤ１〜ＷＬＤｍも配置されている。
【０１１３】
カラム選択信号Ｙ０〜Ｙｎがそれぞれ伝搬する複数のカラム選択信号線は、紙面の横方向に、カラム選択ゲートＣＳ０〜ＣＳｎに沿って配置されている。カラム選択信号Ｙ０〜Ｙｎをそれぞれ出力するカラム選択ドライバＹＤ０〜ＹＤｎは、カラム選択ドライバの配置領域に隣接するバンクＢＮＫ０内の領域のうち、カラム選択信号線の延在方向に在る領域に配置されている。換言すると、カラム選択ドライバＹＤ０〜ＹＤｎは、カラム選択ドライバの配置領域の左側に隣接配置されている。なお、この領域には、カラム選択ドライバに加え、センスアンプ活性化信号を出力するセンスアンプドライバ、プリチャージ信号を出力するプリチャージ信号出力回路等も設けられている（何れも不図示）。
【０１１４】
ここで、カラム選択ドライバＹＤ０〜ＹＤｎは、それぞれ最大でも電源電圧ＶＤＤレベルのカラム選択信号Ｙ０〜Ｙｎを出力できればよいため、サイズの大きな高耐圧のトランジスタで構成される必要はない。そのため、本実施の形態にかかる半導体記憶装置６は、バンクＢＮＫ０の回路規模の増大を抑制することができる。これは、他のバンクＢＮＫ１〜ＢＮＫｘについても同様のことが言える。
【０１１５】
また、本実施の形態にかかる半導体記憶装置６は、バンクＢＮＫ１〜ＢＮＫｘ内にそれぞれ個別にカラム選択ドライバを備えているため、複数のバンクＢＮＫ１〜ＢＮＫｘのうち何れかのバンクのみを選択的に動作させることができる。また、本実施の形態にかかる半導体記憶装置６は、従来と異なり、電源電圧ＶＤＤよりも高い電圧レベルのカラム選択信号Ｙ０〜Ｙｎを出力する必要はない。つまり、本実施の形態にかかる半導体記憶装置６は、従来よりもカラム選択信号Ｙ０〜Ｙｎの振幅を小さくすることができる。それらの理由により、本実施の形態にかかる半導体記憶装置６は、消費電力の増大を抑制するとともに、ノイズを低減することができる。
【０１１６】
なお、電源電圧ＶＤＤよりも高い電圧レベルのカラム選択信号を出力する従来の構成では、カラム選択ドライバは、サイズの大きな高耐圧のトランジスタで構成される必要がある。そのため、従来の構成では、各バンクの回路規模が増大してしまう。この問題を回避するために、複数のバンクがカラム選択ドライバを共用する構成（図１４参照）とした場合、全てのバンクを同時に動作させる必要がある。また、カラム選択信号の振幅が大きい。それらの理由により、この構成では、消費電力が増大するとともに、ノイズが大きくなる。
【０１１７】
本実施の形態では、各バンクＢＮＫ０〜ＢＮＫｘの構成が、半導体記憶装置１と同様の構成である場合を例に説明したが、これに限られない。各バンクＢＮＫ０〜ＢＮＫｘの構成は、他の実施形態にかかる半導体記憶装置の構成であってもよい。
【０１１８】
以上のように、上記実施の形態にかかる半導体記憶装置は、１．２Ｖ以下の電源電圧ＶＤＤによって駆動される半導体記憶装置であって、データ書き込み時、複数のセンスアンプの活性化前に、複数のカラム選択信号のそれぞれの電圧レベルを電源電圧レベル又は接地電圧レベルに設定することにより、複数のカラム選択ゲートの何れかを選択的にオンする。なお、このとき、共通データ線対ＤＴ，ＤＮの何れか一方の電圧レベルは、書き込みデータに基づき接地電圧ＧＮＤレベルに設定されている。それにより、上記実施の形態にかかる半導体記憶装置は、カラム選択ゲートをオンするための昇圧回路等が不要になるため、回路規模の増大を抑制しつつ高速動作することができる。また、上記実施の形態にかかる半導体記憶装置は、カラム選択ドライバやカラム選択ゲートを高耐圧のトランジスタで構成する必要が無いため、回路規模の増大をさらに抑制することができる。さらに、上記実施の形態にかかる半導体記憶装置は、従来よりもカラム選択信号の振幅を比較的小さくすることができるため、消費電力の増大を抑制することができるとともに、ビット線対のノイズの発生を抑制することができる。
【０１１９】
上記実施の形態にかかる半導体記憶装置のデバイス構造は、基本的にはどのような構造であっても良いが、好ましくは、スタックキャパシタ構造であるＣＯＢ(Capacitor On Bit Line)又はＣＯＭ(Capacitor On Metal Layer)が良い。ＣＯＢやＣＯＭの構造では、ビット線間にセルシリンダのコンタクトが配置されるため、ビット線間の間隔が比較的長くなる。さらに、セルコンタクト自体がシールド効果を有するため、ビット線のカップリングノイズの影響が大幅に抑制される。
【０１２０】
なお、上記実施の形態では、カラム選択ゲートＣＳ０〜ＣＳｎを構成する各トランジスタがＮチャネルＭＯＳトランジスタである場合を例に説明したが、これに限られない。カラム選択ゲートＣＳ０〜ＣＳｎを構成する各トランジスタは、ＰチャネルＭＯＳトランジスタに適宜変更可能である。この場合、書き込みデータ出力回路ＷＯは、データ書き込み時、書き込みデータに応じて共通のデータ線対ＤＴ，ＤＮの何れか一方の電圧レベルを電源電圧ＶＤＤレベルに設定し、他方の電圧レベルを中間電圧ＨＶＤＤに設定する。ただし、これに限られず、書き込みデータ出力回路ＷＯは、書き込みデータに基づき、共通データ線対ＤＴ，ＤＮの何れか一方の電圧レベルを接地電圧ＧＮＤにＰチャネルＭＯＳトランジスタＹＴ０，ＹＮ０の閾値電圧を加えた電圧レベルよりも高い値に設定し、他方の電圧レベルを一方の電圧レベルよりも低いレベルに設定できればよい。
【０１２１】
また、上記実施の形態では、高電位側電源電圧が１．２Ｖ以下の電源電圧ＶＤＤ、低電位側電源電圧が０Ｖの接地電圧ＧＮＤである場合を例に説明したが、これに限られず、例えば、低電位側電源電圧は接地電圧ＧＮＤより大きくても良い。
【０１２２】
（従来技術との差異）
なお、特許文献３、特許文献４及び特許文献５の構成では、複数のセンスアンプと接地電圧端子との間に共通のトランジスタが設けられている。そのため、選択カラムのセンスアンプから非選択カラムのセンスアンプに回り込み電流が発生し、非選択カラムのセンスアンプが意図せず増幅動作を開始してしまう可能性がある。即ち、非選択カラムのセンスアンプが誤動作する可能性がある。また、特許文献６では、複数のセンスアンプと接地電圧端子との間にいくつのトランジスタがどのように設けられているのか開示も示唆もされていない。
【０１２３】
一方、上記実施の形態にかかる半導体記憶装置は、複数のセンスアンプと接地電圧端子との間にそれぞれ個別のトランジスタを備える。それにより、上記した回り込み電流が発生しないため、非選択カラムのセンスアンプが意図せず増幅動作を開始することはない。即ち、非選択カラムのセンスアンプの誤動作が抑制される。
【０１２４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１２５】
１〜６  半導体記憶装置
１１，１２  否定論理積回路
１３  否定回路
ＢＴ０，ＢＮ０〜ＢＴｎ，ＢＮｎ  ビット線対
Ｃ００，Ｃ０１，Ｃ１０，Ｃ１１  キャパシタ
ＣＳ０〜ＣＳｎ  カラム選択ゲート
ＣＳＸ０〜ＣＳＸｎ  マスク選択ゲート
ＭＣ００〜ＭＣｍｎ  メモリセル
ＰＣ０〜ＰＣｎ  プリチャージ回路
ＰＣＴ０，ＰＣＴ１，ＰＣＮ０，ＰＣＮ１，ＥＱ０，ＥＱ１  トランジスタ
ＳＡ０〜ＳＡｎ  センスアンプ
ＳＤＰ，ＳＤＰ０〜ＳＤＰｎ  センスアンプＰＭＯＳドライバ
ＳＤＮ，ＳＤＮ０〜ＳＤＮｎ  センスアンプＮＭＯＳドライバ
ＳＤＰＥ  センスアンプＰＭＯＳドライバ
ＳＷ００，ＳＷ０１，ＳＷ１０，ＳＷ１１  トランジスタ
Ｔ０１〜Ｔ０４，Ｔ１１〜Ｔ１４  トランジスタ
ＷＬＤ０〜ＷＬＤｍ  ワード線ドライバ
ＷＯ，ＷＯ０〜ＷＯ９  書き込みデータ出力回路
ＷＬ０〜ＷＬｍ  ワード線
ＹＤ０〜ＹＤｎ  カラム選択信号出力回路
ＹＴ０，ＹＴ１，ＹＮ０，ＹＮ１  トランジスタ
ＹＴａ０，ＹＴａ１，ＹＮａ０，ＹＮａ１  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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