(57)【要約】【課題】高周波帯域における高調波の発生を抑制できるようにする。【解決手段】バッファ回路は、入力信号を反転出力する第１のインバータ回路と、第１のインバータ回路の出力信号を反転出力する第２のインバータ回路と、第１のインバータ回路の出力ノードと、第２のインバータ回路の入力ノードとの間に接続されるインピーダンス素子と、入力信号が第１の閾値電圧を超えると、第２のインバータ回路の出力ノードの電位を上昇させる動作を行う第１導電型スイッチング素子と、入力信号が第２の閾値電圧未満になると、第２のインバータ回路の出力ノードの電位を低下させる動作を行う第２導電型スイッチング素子と、を備える。【選択図】図１
2014158097.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を反転出力する第１のインバータ回路と、
前記第１のインバータ回路の出力信号を反転出力する第２のインバータ回路と、
前記第１のインバータ回路の出力ノードと、前記第２のインバータ回路の入力ノードとの間に接続されるインピーダンス素子と、
前記入力信号が第１の閾値電圧を超えると、前記第２のインバータ回路の出力ノードの電位を上昇させる動作を行う第１導電型スイッチング素子と、
前記入力信号が第２の閾値電圧未満になると、前記第２のインバータ回路の出力ノードの電位を低下させる動作を行う第２導電型スイッチング素子と、を備えることを特徴とするバッファ回路。
【請求項２】
前記第１導電型スイッチング素子は、そのドレインに第１の基準電圧が印加され、そのソースに前記第２のインバータ回路の出力ノードが接続され、およびそのゲートに前記入力信号が入力される第１のＮＭＯＳトランジスタであり、
前記第２導電型スイッチング素子は、そのソースに前記第２のインバータ回路の出力ノードが接続され、そのドレインに前記第２の基準電圧が印加され、およびそのゲートに前記入力信号が入力される第１のＰＭＯＳトランジスタであることを特徴とする請求項１に記載のバッファ回路。
【請求項３】
前記第２のインバータ回路は、前記第１の基準電圧と前記第２の基準電圧との間に直列接続される第２のＰＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタとを有し、
前記第１のＰＭＯＳトランジスタのチャネル幅をチャネル長で割った値と、前記第１のＮＭＯＳトランジスタのチャネル幅をチャネル長で割った値との小さい方の値は、前記第２のＰＭＯＳトランジスタのチャネル幅をチャネル長で割った値と、前記第２のＮＭＯＳトランジスタのチャネル幅をチャネル長で割った値との小さい方の値以上であることを特徴とする請求項２に記載のバッファ回路。
【請求項４】
前記入力信号の信号パターンが配置される第１パターン層と、
前記第１パターン層の下に配置されて、前記第１パターン層上の前記入力信号の信号パターンの配置場所に沿ってグランドパターンが配置される第２パターン層と、を備えることを特徴とする請求項１乃至３のいずれかに記載のバッファ回路。
【請求項５】
前記第１パターン層および前記第２パターン層に積層され、前記第１パターン層上の前記入力信号の信号パターンの配置場所の全域に重なるようにベタのグランドパターンが配置される第３パターン層を備えることを特徴とする請求項４に記載のバッファ回路。
【請求項６】
前記第２のインバータ回路の出力ノードに接続され反転動作を行うダミーインバータ回路と、
前記ダミーインバータ回路の出力ノードと基準電圧ノードとの間に接続されるキャパシタ素子と、を備えることを特徴とする請求項１乃至５のいずれかに記載のバッファ回路。
【請求項７】
請求項１乃至６のいずれかに記載のバッファ回路内の前記第２のインバータ回路から出力されるクロック信号に同期させて、シリアルの切替制御信号をパラレルの切替制御信号に変換する直並列変換器と、
前記直並列変換器で変換されたパラレルの切替制御信号の電圧レベルを、複数の高周波信号の切替を行う高周波スイッチ回路を切替可能な電圧レベルに変換するドライバ回路と、を備え
前記直並列変換器が形成される回路形成領域と、同じ層内で前記高周波スイッチ回路が形成される回路形成領域との間にグランドパターン領域が設けられることを特徴とするスイッチ制御回路。
【請求項８】
請求項１乃至７のいずれかに記載のバッファ回路内の前記第２のインバータ回路から出力されるクロック信号に同期させて、シリアルの切替制御信号をパラレルの切替制御信号に変換する直並列変換器と、
前記直並列変換器から出力されるパラレルの切替制御信号に含まれる高調波ノイズを低減するノイズ低減回路と、
前記ノイズ低減回路の出力信号の電圧レベルを、高周波スイッチ回路にて高周波信号を切替制御するのに用いられる切替制御信号の電圧レベルに変換するドライバ回路と、を備えることを特徴とするスイッチ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、バッファ回路と、このバッファ回路を備えたスイッチ制御回路とに関する。
【背景技術】
【０００２】
携帯電話やスマートフォン等の携帯端末の高周波回路部は、送信回路と、受信回路と、高周波スイッチ回路とを備えている。送信回路と受信回路は、高周波スイッチ回路を介して共通のアンテナに接続されている。最近の携帯端末の多くはマルチモードおよびマルチバンドに対応している。それに伴い高周波スイッチ回路に必要なポート数が増える傾向にある。ポート数が増えると、必然的に、高周波スイッチ回路の接続状態を制御するのに必要な制御信号のビット数が増える。
【０００３】
高周波スイッチ回路を内蔵するＩＣには、制御信号用の端子数を減らすために、シリアルの制御信号が入力される場合がある。この場合、シリアルの制御信号をパラレルの制御信号に変換するために、ＩＣの内部に直並列変換器が設けられる。
【０００４】
直並列変換器は、クロック信号に同期させて、制御信号の直並列変換を行う。クロック信号の周波数は、例えば２６ＭＨｚ程度である。このとき、クロック信号の立ち上がり時間と立ち下がり時間は、それぞれ１ｎｓ程度になり、１ＧＨｚ程度の高調波が発生する。この高調波は、高周波スイッチ回路で切り替える高周波信号の周波数と同程度であるため、この高調波がノイズとして高周波信号に重畳してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１８８７１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態では、高周波帯域における高調波の発生を抑制可能なバッファ回路と、この種のバッファ回路を内蔵するスイッチ制御回路とを提供するものである。
【課題を解決するための手段】
【０００７】
本実施形態によれば、入力信号を反転出力する第１のインバータ回路と、
前記第１のインバータ回路の出力信号を反転出力する第２のインバータ回路と、
前記第１のインバータ回路の出力ノードと、前記第２のインバータ回路の入力ノードとの間に接続されるインピーダンス素子と、
前記入力信号が第１の閾値電圧を超えると、前記第２のインバータ回路の出力ノードの電位を上昇させる動作を行う第１導電型スイッチング素子と、
前記入力信号が第２の閾値電圧未満になると、前記第２のインバータ回路の出力ノードの電位を低下させる動作を行う第２導電型スイッチング素子と、を備えることを特徴とするバッファ回路が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るスイッチ制御回路１を内蔵した半導体装置２の概略構成を示すブロック図。
【図２】バッファ回路４と直並列変換器５の内部構成の一例を示すブロック図。
【図３】バッファ回路４内のクロック入力バッファ７の詳細構成の一例を示す回路図。
【図４】一比較例に係るクロック入力バッファ７の詳細構成を示す回路図。
【図５】図３と図４のクロック入力バッファ７の入出力特性を示すグラフ。
【図６】（ａ）は図３のクロック入力バッファ７の出力クロック信号ＣＬＫの周波数スペクトラム図、（ｂ）は図４のクロック入力バッファ７の出力クロック信号ＣＬＫの周波数スペクトラム図。
【図７】図３からＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５を削除した他の比較例に係るクロック入力バッファ７の回路図。
【図８】図７のクロック入力バッファ７の入力信号に対する出力信号の遅延時間のシミュレーション結果を示すグラフ。
【図９】（ａ）は図３のクロック入力バッファ７の最終段に接続されたＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ５だけを抽出した回路図であり、（ｂ）は（ａ）の回路のシミュレーション結果を示す図。
【図１０】第２の実施形態に係る半導体装置２内の直並列変換器５のレイアウト図。
【図１１】自動配置配線ツールにより生成したレイアウトパターンの一比較例を示す図。
【図１２】シミュレーションに利用した回路図。
【図１３】図９に示す本実施形態のレイアウト図のシミュレーション結果のグラフ。
【図１４】図１１に示す一比較例のシミュレーション結果のグラフ。
【図１５】本実施形態におけるノイズ電力の結合容量依存性を示すグラフ。
【図１６】図１０に示す直並列変換器５の一変形例に係るレイアウト図。
【図１７】本実施形態に係る直並列変換器５を備えた図１と同様の構成の半導体装置２のレイアウト構成の一例を示すレイアウト図。
【図１８】第３の実施形態に係る半導体装置２内のバッファ回路４と直並列変換器５の回路図。
【図１９】第４の実施形態に係る半導体装置２内のバッファ回路４と直並列変換器５の回路図。
【図２０】第５の実施形態に係る半導体装置２の概略構成を示すブロック図。
【図２１】シュミットトリガーバッファ部３３の内部構成の一例を示す回路図。
【発明を実施するための形態】
【０００９】
以下、図面を参照しながら、本発明の実施形態を説明する。
【００１０】
（第１の実施形態）
図１は第１の実施形態に係るスイッチ制御回路１を内蔵した半導体装置２の概略構成を示すブロック図である。図１の半導体装置２は、ワンチップ化することが可能だが、複数のチップで構成してもよいし、一部の構成部品をディスクリート部品で構成してもよい。
【００１１】
本実施形態において、図１の半導体装置２の全体はＳＯＩ基板上に形成されている。ＳＯＩ基板は、高抵抗であることから、高周波信号が基板側に漏洩する信号ロスを抑制できる。
【００１２】
図１の半導体装置２は、大きく分けて、スイッチ制御回路１と高周波スイッチ回路３とを備えている。高周波スイッチ回路３は、複数のＲＦ信号端子ＲＦ１〜ＲＦｎの中から一つを選択して、アンテナ端子RF_COMと接続する。これら複数のＲＦ信号端子ＲＦ１〜ＲＦｎは、図１では不図示の送受信回路に接続されている。送受信回路は、複数の無線方式に対応しており、各無線方式ごとに別個のＲＦ信号を生成する。通常の無線機器には、図１の半導体装置２が少なくとも一つ実装される。
【００１３】
スイッチ制御回路１は、バッファ回路４と、直並列変換器５と、ドライバ回路６とを有する。
【００１４】
バッファ回路４は、半導体装置２の外部から入力されたクロック信号ＣＬＫの波形整形を行う。バッファ回路４にて波形整形されたクロック信号は、直並列変換器５に入力される。
【００１５】
直並列変換器５は、高周波スイッチ回路３の切替を指示するシリアル切替制御信号をクロック信号に同期させてパラレル切替制御信号に変換する。
【００１６】
高周波スイッチ回路３は、直並列変換器５が変換したパラレル切替制御信号に基づいて、複数のＲＦ信号端子ＲＦ１〜ＲＦｎのうち一つを選択して出力する。
【００１７】
図２はバッファ回路４と直並列変換器５の内部構成の一例を示すブロック図である。図２に示すように、バッファ回路４は、クロック入力バッファ７と、データ入力バッファ８とを有する。クロック入力バッファ７は、半導体装置２の外部からのクロック信号ＣＬＫの波形整形を行う。データ入力バッファ８は、半導体装置２の外部からのシリアル切替制御信号Ｄａｔａをバッファリングして出力する。
【００１８】
図２に示す直並列変換器５は、縦続接続された複数のＤ型フリップフロップ（以下、ＤＦＦ）９を有する。これらＤＦＦ９の各クロック端子ＣＫには、バッファ回路４から出力されたクロック信号CK_intが入力される。初段のＤＦＦ９の入力端子Ｄには、データ入力バッファ８から出力されたシリアル切替制御信号Ｄａｔａが入力される。これにより、各ＤＦＦ９は、シリアル切替制御信号Ｄａｔａをクロック信号ＣＬＫに同期して、順に伝搬出力する。各ＤＦＦ９の出力端子Ｑからは、シリアル切替制御信号Ｄａｔａを直並列変換したパラレル切替制御信号Ｄ１，Ｄ２，Ｄ３が出力される。
【００１９】
図３はバッファ回路４内のクロック入力バッファ７の詳細構成の一例を示す回路図である。図３に示すクロック入力バッファ７は、第１のインバータ回路ＩＮＶ１と、第２のインバータ回路ＩＮＶ２と、インピーダンス素子２５と、第１導電型スイッチング素子２６と、第２導電型スイッチング素子２７とを有する。
【００２０】
第１のインバータ回路ＩＮＶ１は、ヒステリシス特性を持つシュミットトリガ型インバータ回路であり、入力信号ＩＮを反転出力する。入力信号ＩＮは半導体装置２の外部から入力されるクロック信号ＣＬＫである。
【００２１】
第１のインバータ回路ＩＮＶ１は、より詳細には、ＰＭＯＳトランジスタＰ１〜Ｐ３とＮＭＯＳトランジスタＮ１〜Ｎ３とを有する。ＰＭＯＳトランジスタＰ１，Ｐ２およびＮＭＯＳトランジスタＮ２，Ｎ１は、電源電圧Ｖddと接地電圧（第２の基準電圧）Ｖssとの間に直列接続されている。これらトランジスタＰ１，Ｐ２，Ｎ１，Ｎ２のゲートはいずれも入力ノードＩＮに接続されている。ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタＮ２のドレインは、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３のゲートに接続されている。ＰＭＯＳトランジスタＰ３のソースは、ＰＭＯＳトランジスタＰ１のドレインとＰＭＯＳトランジスタＰ２のソースに接続されている。ＰＭＯＳトランジスタＰ３のドレインは接地電圧Ｖssに設定されている。ＮＭＯＳトランジスタＮ３のドレインは電源電圧Ｖddに設定され、ＮＭＯＳトランジスタＮ３のソースはＮＭＯＳトランジスタＮ２のソースとＮＭＯＳトランジスタＮ１のドレインに接続されている。
【００２２】
第２のインバータ回路ＩＮＶ２は、第１のインバータ回路ＩＮＶ１の出力信号を反転出力する。第２のインバータ回路ＩＮＶ２は、電源電圧Ｖddと接地電圧Ｖssとの間に直列接続されたＰＭＯＳトランジスタ（第２のＰＭＯＳトランジスタ）Ｐ４およびＮＭＯＳトランジスタ（第２のＮＭＯＳトランジスタ）Ｎ４を有する。
【００２３】
インピーダンス素子２５は、第１のインバータ回路ＩＮＶ１の出力ノードと第２のインバータ回路ＩＮＶ２の入力ノードとの間に接続され、例えば抵抗素子Ｒ１で構成される。
【００２４】
第１導電型スイッチング素子２６は、入力信号が第１の閾値電圧を超えると、第２のインバータ回路ＩＮＶ２の出力ノードの電位を上昇させる動作を行う。第１導電型スイッチング素子２６の一具体例は、ドレインに電源電圧（第１の基準電圧）Ｖddが印加され、ソースに第２のインバータ回路ＩＮＶ２の出力ノードが接続され、ゲートが入力ノードＩＮに接続されるＮＭＯＳトランジスタ（第１のＮＭＯＳトランジスタ）Ｎ５である。
【００２５】
第２導電型スイッチング素子２７は、入力信号が第２の閾値電圧未満になると、第２のインバータ回路ＩＮＶ２の出力ノードの電位を低下させる動作を行う。第２導電型スイッチング素子２７の一具体例は、ソースに第２のインバータ回路ＩＮＶ２の出力ノードＯＵＴが接続され、ドレインが接地電圧Ｖssに設定され、ゲートが入力ノードＩＮに接続されるＰＭＯＳトランジスタ（第１のＰＭＯＳトランジスタ）Ｐ５である。
【００２６】
第１のインバータ回路ＩＮＶ１の出力ノードと第２のインバータ回路ＩＮＶ２の入力ノードとの間にインピーダンス素子２５を設けることにより、第１のインバータ回路ＩＮＶ１から出力されたクロック信号ＣＬＫの波形がなだらかになり、高調波成分が低減される。
【００２７】
ところが、インピーダンス素子２５を設けると、クロック信号ＣＬＫの遅延時間が増大してしまう。そこで、本実施形態では、第２のインバータ回路ＩＮＶ２の後段側にＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とが配置されている。
【００２８】
第１のインバータ回路ＩＮＶ１から出力されるクロック信号ＣＬＫの電位がロウレベルからハイレベルに遷移するときに、ＰＭＯＳトランジスタＰ５はオンからオフに遷移し、ＮＭＯＳトランジスタＮ５はオフからオンに遷移しようとするが、遷移の途中でＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５の各ドレインはハイインピーダンスになる。その理由は、両トランジスタともに、ゲート−ソース間電圧が閾値電圧以下になるためである。よって、クロック入力バッファ７の出力ノードは、第２のインバータ回路ＩＮＶ２の入力ノードの電位が変化する前に電位が変化し始めるが、その電位変化は途中までであり、その後は、第２のインバータ回路ＩＮＶ２が反転出力するタイミングに合わせて、電位変化する。これにより、クロック入力バッファ７は、シュミットトリガ型インバータ回路である第１のインバータ回路ＩＮＶ１のヒステリシス特性を大きく変化させることがないが、インピーダンス素子２５で生じた遅延時間が短縮可能となる。
【００２９】
図４は一比較例に係るクロック入力バッファ７の詳細構成を示す回路図である。図４のクロック入力バッファ７は、図３の回路構成から、インピーダンス素子２５と、第１のＰＭＯＦＥＴと、ＰＭＯＳトランジスタＰ５とを除去した回路構成を有する。
【００３０】
図５は図３と図４のクロック入力バッファ７の入出力特性を示すグラフである。図５には、これらクロック入力バッファ７に入力されるクロック信号ＣＬＫ（入力クロック信号ＣＬＫ）の波形ｗ１と、図３のクロック入力バッファ７から出力されるクロック信号ＣＬＫ（出力クロック信号ＣＬＫ）の波形ｗ２と、図４のクロック入力バッファ７から出力されるクロック信号ＣＬＫ（出力クロック信号ＣＬＫ）の波形ｗ３とが示されている。
【００３１】
図５に示すように、入力クロック信号ＣＬＫの波形ｗ１に対する出力クロック信号ＣＬＫの波形ｗ２とｗ３の遅延時間はほぼ同等であるが、波形ｗ３よりも波形ｗ２の方が立ち上がり時と立ち下がり時の波形がなだらかである。
【００３２】
図６は図５のグラフに対応する周波数スペクトラム図であり、図６（ａ）は図３のクロック入力バッファ７の出力クロック信号ＣＬＫの周波数スペクトラム図、図６（ｂ）は図４のクロック入力バッファ７の出力クロック信号ＣＬＫの周波数スペクトラム図である。
【００３３】
図６（ａ）と図６（ｂ）を比較すればわかるように、図６（ａ）の場合は、高周波スイッチ回路３で切替制御する高周波信号の周波数帯である１ＧＨｚ付近の高調波成分を良好に抑制できているのに対し、図６（ｂ）の場合は、１ＧＨｚ付近の高調波成分が多い。この結果は、本実施形態によるクロック入力バッファ７を用いれば、１ＧＨｚ帯の高周波信号を切替制御する図１の高周波スイッチ回路３に悪影響を及ぼさないことを示す。
【００３４】
なお、図５および図６は、ＳＯＩ基板上に形成されたＭＯＳトランジスタを用いて図３のクロック入力バッファ７を構成したと想定した場合のシミュレーション結果であり、ＭＯＳトランジスタのゲート長は０．２５μｍ、ゲート酸化膜厚は９ｎｍとし、クロック入力バッファ７内の第２のインバータ回路ＩＮＶ２を構成するＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４、およびＮＭＯＳトランジスタＮ５、ＰＭＯＳトランジスタＰ５の各ゲート幅Ｗｇは以下のように設定した。
ＮＭＯＳトランジスタのＷｇ＝１６μｍ、ＰＭＯＳトランジスタのＷｇ＝３２μｍ
ＮＭＯＳトランジスタＮ５のＷｇ＝３２μｍ、ＰＭＯＳトランジスタＰ５のＷｇ＝３２μｍ
【００３５】
また、インピーダンス素子２５は１０ｋΩ、クロック入力バッファ７の出力ノードの出力容量は１ｐＦとした。
【００３６】
次に、クロック入力バッファ７の回路定数について詳細に説明する。上述したように、インピーダンス素子２５を設けたことにより、ＮＭＯＳトランジスタＮ４とＰＭＯＳトランジスタＰ４からなる第２のインバータ回路ＩＮＶ２の入力波形がなだらかになり、高周波スイッチ回路３で切替制御される高周波信号と同様の周波数成分を持つ高調波ノイズが低減する。
【００３７】
ところが、インピーダンス素子２５のインピーダンスを大きくするにつれて、クロック入力バッファ７への入力信号に対する出力信号の遅延時間が増大する。
【００３８】
図７は図３からＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５を削除した他の比較例に係るクロック入力バッファ７の回路図である。図８は図７のクロック入力バッファ７の入力信号に対する出力信号の遅延時間のシミュレーション結果を示すグラフである。図８は、入力信号ＩＮの波形と、インピーダンス素子２５の抵抗値がそれぞれ異なる場合の出力信号ＯＵＴの波形とを示している。
【００３９】
図８に示すように、インピーダンス素子２５の抵抗値が大きくなるほど、出力信号ＯＵＴの遅延時間が増大する。
【００４０】
これに対して、図９（ａ）は図３のクロック入力バッファ７の最終段に接続されたＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ５だけを抽出した回路図であり、図９（ｂ）は図９（ａ）の回路のシミュレーション結果を示す図である。図９（ｂ）は、入力信号ＩＮの波形と、ＮＭＯＳトランジスタＮ５およびＰＭＯＳトランジスタＰ５のゲート幅Ｗg5がそれぞれ異なる場合の出力信号ＯＵＴの波形を示している。
【００４１】
図９（ｂ）からわかるように、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ５の各ゲート幅Ｗg5が大きいほど、出力信号ＯＵＴの立ち上がりが急峻になる。
【００４２】
ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ５の各ゲートには、入力信号が入力されることから、入力信号の電位が変化すると、迅速にＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ５は出力ノードＯＵＴの電位を変化させようとする。その際、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ５のゲート幅が大きいほど、より迅速に出力ノードＯＵＴの電位が変化することが図９（ｂ）のシミュレーション結果からわかる。
【００４３】
よって、ＮＭＯＳトランジスタＮ５とＰＭＯＳトランジスタＰ５の各ゲート幅Ｗg5は、ＮＭＯＳトランジスタＮ４およびＰＭＯＳトランジスタＰ５のゲート幅と同程度か、それ以上にするのが望ましい。
【００４４】
ゲート幅の代わりまたはゲート幅の調整とともに、ゲート長の調整が行われてもよい。したがって、クロック入力バッファ７内のＭＯＳトランジスタＮ４，Ｐ４，Ｎ５，Ｐ５は、以下の関係を満たすように、ゲート幅とゲート長の少なくとも一方を調整するのが望ましい。
【００４５】
ＭＩＮ［Ｗg（Ｎ４）／Ｌg（Ｎ４），Ｗg（Ｐ４）／Ｌg（Ｐ４）］
≦ＭＩＮ［Ｗg（Ｎ５）／Ｌg（Ｎ５），Ｗg（Ｐ５）／Ｌg（Ｐ５）］    …（１）
ここで、Ｗg（Ｎ４）はＮＭＯＳトランジスタＮ４のゲート幅、Ｌg（Ｎ４）はＮＭＯＳトランジスタＮ４のゲート長、Ｗg（Ｎ５）はＮＭＯＳトランジスタＮ５のゲート幅、Ｌg（Ｎ５）はＮＭＯＳトランジスタＮ５のゲート長である。
【００４６】
上記（１）式は、ＰＭＯＳトランジスタＰ５のチャネル幅をチャネル長で割った値と、ＮＭＯＳトランジスタＮ５のチャネル幅をチャネル長で割った値との小さい方の値は、ＰＭＯＳトランジスタＰ４のチャネル幅をチャネル長で割った値と、ＮＭＯＳトランジスタＮ４のチャネル幅をチャネル長で割った値との小さい方の値以上であることを示している。
【００４７】
このように、第１の実施形態の特徴は、クロック入力バッファ７でクロック信号ＣＬＫを生成する際、クロック信号ＣＬＫをそれほど遅延させることなく、クロック信号ＣＬＫの立ち上がり波形および立ち下がり波形をなだらかにすることである。このため、高周波スイッチ回路３が切替制御する高周波信号と同程度の周波数の高調波がクロック信号ＣＬＫから発生されなくなり、高周波スイッチ回路３が高調波ノイズの影響を受けにくくなる。
【００４８】
上述した第１の実施形態では、クロック入力バッファ７を図３のような回路で構成する例が説明されたが、図２に示すデータ入力バッファ８も図３のような回路で構成するのが望ましい。これにより、直並列変換器５に入力されるデータからも高調波ノイズが発生されなくなる。
【００４９】
（第２の実施形態）
以下に説明する第２の実施形態は、第１の実施形態よりもさらに高調波ノイズを抑制するものである。
【００５０】
第２の実施形態に係る半導体装置２は、図１と同様のブロック構成を備えている。図１０は第２の実施形態に係る半導体装置２内の直並列変換器５のレイアウト図である。半導体装置２は、例えばＳＯＩ基板上に、複数層にわたって形成されている。
【００５１】
最下層（第２パターン層）には、複数の電源電圧（Ｖdd）パターン１１が櫛状に形成され、その隙間に複数のグランド（ＧＮＤ）パターン１２が櫛状に形成されている。
【００５２】
直並列変換器５は、例えばスタンダードセル１３を用いて形成される。スタンダードセル１３は、通常は最下層に形成される。図１０では、直並列変換器５を構成するＤＦＦ１〜１３のセル配置領域が矩形のブロックでそれぞれ表されている。
【００５３】
各ＤＦＦに供給されるクロック信号ＣＫは、第２層以上の所定の層（第１パターン層）に形成されている。本実施形態では、クロック信号ＣＫのパターン１４に沿って、第１層にグランドパターン１２を配置している。これにより、クロック信号ＣＫから発生した高調波ノイズが基板側に伝搬しにくくなり、同一の基板上に形成される高周波スイッチ回路３に高調波ノイズが重畳されなくなる。すなわち、本実施形態では、クロック信号ＣＫのパターン１４の下方には、他の回路ブロックが配置されないため、クロック信号ＣＫのパターンが他の回路ブロックと容量結合するおそれを回避でき、クロック信号ＣＫにより発生した高調波ノイズが他の信号に重畳されなくなる。
【００５４】
図１１は、クロック信号ＣＫのパターン１４をグランドパターン１２に沿って意図的に配置することを行わずに、自動配置配線ツールにより生成したレイアウトパターンの一比較例を示す図である。図１１の場合は、クロック信号ＣＫのパターン１４の位置とグランドパターン１２の位置とはずれてしまう。
【００５５】
本発明者は、図１０のレイアウト図を採用した場合の高調波ノイズと図１１のレイアウト図を採用した場合の高調波ノイズとをシミュレーションにより求めた。
【００５６】
図１２はシミュレーションに利用した回路図である。図１２の回路は、クロック入力バッファ７をシュミットトリガー回路の構成にして、その出力に負荷容量１５を接続している。図１の高周波スイッチ回路３のＲＦ＿ＣＯＭラインは５０Ω系であるため、図１２の回路は両端が５０Ωで終端された配線でモデル化した。クロック信号ＣＫとＲＦ＿ＣＯＭラインとの間には結合容量１６が接続されている。クロック入力バッファ７から出力されるクロック信号ＣＫの周波数は２５ＭＨｚとした。
【００５７】
本発明者は、結合容量１６の値を求めるために、図９に示す本実施形態のレイアウト図と図１０に示す一比較例のレイアウト図の双方について電磁界解析を行った。その結果、図１１のレイアウト図では結合容量＝２．４ｆＦとなり、図１０のレイアウト図では結合容量＝０．１ｆＦとなった。
【００５８】
図１３は図９に示す本実施形態のレイアウト図のシミュレーション結果のグラフ、図１４は図１１に示す一比較例のシミュレーション結果のグラフである。
【００５９】
周波数８２５ＭＨｚにおけるノイズレベルは、図１４に示すように一比較例が−１０３．６ｄＢｍであったのに対して、図１３に示すように本実施形態は−１３１．１ｄＢｍとなり、ノイズレベルが２７．５ｄＢ改善した。
【００６０】
携帯電話では、高周波スイッチ回路３でのノイズレベルが−１３０ｄＢｍ以下が要求されるが、図１３を見ればわかるように、本実施形態によれば、その要求が満足される。
【００６１】
図１５は本実施形態におけるノイズ電力の結合容量依存性を示すグラフであり、横軸は結合容量（ｆＦ）、縦軸はスプリアス（ＭＨｚ）である。図１５によれば、ノイズレベルを−１３０ｄＢｍ以下に抑制するには、０．１２ｆＦ以下の結合容量が要求されることがわかる。
【００６２】
このように、第２の実施形態は、通常はスタンダードセル１３で構成する直並列変換器５のクロック信号ＣＫのパターン１４に沿って、別の層にグランドパターン１２を形成するため、直並列変換器５のクロック信号ＣＫのパターンに発生した高調波ノイズが半導体基板を介して他の回路ブロックと容量結合するのを抑制できる。特に、本実施形態では、直並列変換器５のクロック信号ＣＫの高調波ノイズが高周波スイッチ回路３と容量結合を起こすことが防止でき、高周波スイッチ回路３での高調波ノイズを低減できる。
【００６３】
図１６は図１０に示す直並列変換器５のレイアウト図の一変形例である。図１６のレイアウト図では、第１〜第３層は図１０と同じであり、ベタのグランド層１７が形成された第４層を新たに追加したものである。図１６では、ベタのグランド層１７からなる第４層をスポットで表示している。このベタのグランド層１７は、直並列変換器５のレイアウトブロック全体を覆うように配置されており、第１層のグランド層１２とはビアホール１８で接続されている。
【００６４】
図１６のようなベタのグランド層１７を設けることで、レイアウト基板の上面側における容量結合がより低減され、さらにノイズも低減される。
【００６５】
図１７は本実施形態に係る直並列変換器５を備えた図１と同様の構成の半導体装置２のレイアウト構成の一例を示すレイアウト図である。図１７のレイアウト図では、直並列変換器５と高周波スイッチ回路３との間に第１層に形成されたグランド層１９が配置されている。図１７の例では、直並列変換器５のレイアウト構成は図１０と同様にしてあるが、図１６と同様にしてもよい。
【００６６】
図１７に示すように、直並列変換器５にクロック信号ＣＫを供給するクロック入力バッファ７と、外部からクロック信号ＣＬＫを入力するＣＬＫパッド２０とは、直並列変換器５を挟んで、グランド層１９と反対側に配置されている。
【００６７】
これにより、ＣＬＫパッド２０から入力されるクロック信号ＣＫと、クロック入力バッファ７から出力されるクロック信号ＣＫと、直並列変換器５内を伝搬するクロック信号ＣＫとから発生される高調波が容量結合により高周波スイッチ回路３に高周波ノイズを与えるおそれが大幅に低減される。
【００６８】
上述した第２の実施形態では、クロック入力バッファ７の回路構成を第１の実施形態と同様にする例が説明されたが、高調波ノイズの発生は増えるおそれがあるものの、クロック入力バッファ７の回路構成を図４や図７のようにしてもよい。
【００６９】
（第３の実施形態）
以下に説明する第３の実施形態は、直並列変換器５に入力されるクロック信号ＣＫを差動信号にするものである。
【００７０】
第３の実施形態に係る半導体装置２は、図１と同様のブロック構成を備えている。図１８は第３の実施形態に係る半導体装置２内のバッファ回路４と直並列変換器５の回路図である。図１８の直並列変換器５内の縦続接続された複数のレジスタ回路のそれぞれは、差動のクロック入力端子ＣＫ，ＣＫ／を有する。また、クロック入力バッファ７は、外部から入力されたクロック信号ＣＫを差動で出力する複数のインバータ回路２１を有する。
【００７１】
図１８に示すように、クロック入力バッファ７から出力される差動クロック信号CK_int，CK_int/のそれぞれは、複数のインバータ回路２１を介して出力されるため、遅延が生じる。そこで、遅延時間を調整するために、データ入力バッファ８も、縦続接続された複数のインバータ回路２１で構成される。
【００７２】
クロック入力バッファ７から出力される差動クロック信号CK_int，CK_int/のそれぞれは、位相が正確に１８０度ずれていることが望ましい。そこで、インバータ回路２１内の不図示のＭＯＳトランジスタの回路定数を適切に調整することにより、差動クロック信号CK_int，CK_int/のそれぞれの位相は正確に１８０度ずらされる。
【００７３】
また、差動クロック信号CK_int，CK_int/の信号パターンは、同一の層に同一幅のメタルを用いて、できるだけ隣接させて形成するのが望ましい。
【００７４】
以上により、クロック入力バッファ７から出力される差動クロック信号CK_int，CK_int/のそれぞれに重畳する高調波ノイズは、互いに打ち消し合って、高周波スイッチ回路３に高調波ノイズが重畳されるおそれがなくなる。
【００７５】
上述した第３の実施形態は、第２の実施形態と組み合わせて実施してもよい。すなわち、差動クロック信号CK_int，CK_int/の信号パターンが配置される層とは別の層に、この信号パターンに沿ってグランド層が配置されてもよい。そして、さらに別の層に、直並列変換器５のレイアウトブロック全体を覆うようにベタのグランド層が配置されてもよい。さらに、図１７に示したように、直並列変換器５と高周波スイッチ回路３との間にグランド層が配置されてもよい。
【００７６】
また、上述した第３の実施形態は、第１の実施形態と組み合わせて実施されてもよい。すなわち、クロック入力バッファ７内の縦続接続された２個のインバータ回路２１は、図３のように構成されてもよい。
【００７７】
（第４の実施形態）
以下に説明する第４の実施形態は、図１と同様のブロック構成を備えている。図１９は第４の実施形態に係る半導体装置２内のバッファ回路４と直並列変換器５の回路図である。図１９のクロック入力バッファ７の出力ノードには、ダミーインバータ回路２２が接続されている。このダミーインバータ回路２２の出力ノードと接地ノード（基準電圧ノード）との間には対地容量Ｃ１が配置されている。この対地容量Ｃ１の容量値と対地容量Ｃ１の配置場所を調整することにより、直並列変換器５に供給されるクロック信号ＣＫから発生される高調波ノイズは抑制されることができる。
【００７８】
高調波ノイズを抑制できる理由は、クロック入力バッファ７から出力されるクロック信号ＣＫと、ダミーインバータ回路２２から出力されるクロック信号ＣＫとは、位相が１８０度異なっており、理想的には互いに高調波ノイズを打ち消し合うことが可能なためである。
【００７９】
このように、第４の実施形態では、クロック入力バッファ７の出力ノードにダミーインバータ回路２２と対地容量Ｃ１が直列接続されて、対置容量の容量値と対地容量Ｃ１の配置場所が調整される。これににより、直並列変換器５に供給されるクロック信号ＣＫから発生される高調波ノイズは抑制されることでき、高周波スイッチ回路３に重畳される高調波ノイズが低減されることができる。
【００８０】
（第５の実施形態）
図１の半導体回路では、直並列変換器５用のグランドと、それ以外の回路用のグランドとが分けられることが多い。その理由は、例えば高周波スイッチ回路３に高周波信号が印加されたり、あるいは直並列変換器５がクロック信号ＣＫに同期して動作したりするときに、接地電位レベルが大きく変動して、その影響で他の回路ブロックの接地電位レベルが変化して誤動作をするおそれがあるためである。
【００８１】
ところが、直並列変換器５用のグランドと、それ以外の回路用のグランドとが分けられると、一方のグランドのみの電位レベルが変動するおそれがある。例えば、直並列変換器５がクロック信号ＣＫに同期して直並列変換動作を行うと、直並列変換器５用のグランドの電位レベルが変動する。ところが、このとき、その他の回路ブロックのグランドの電位レベルが一定であるとすると、直並列変換器５から出力されたパラレル切替制御信号を受信する後段側の回路では、パラレル切替制御信号の電位レベルが変動しているものと認識してしまい、誤った動作が行われるおそれがある。
【００８２】
そこで、以下に説明する第５の実施形態では、この種の誤動作が起きないような対策を行うものである。
【００８３】
図２０は第５の実施形態に係る半導体装置２の概略構成を示すブロック図である。図２０は、図１と共通する構成部分に同一符号を付しており、以下では相違点を中心に説明する。図２０の半導体装置２は、直並列変換器５とドライバ回路６との間に、ノイズ除去回路３１と、デコーダ回路３２とを備えている。デコーダ回路３２は、必ずしも必須ではない。直並列変換器５用のグランドと、その他の回路ブロックのグランドとは別個に設けられている。
【００８４】
ノイズ除去回路３１は、直並列変換器５から出力されるパラレル切替制御信号のそれぞれに接続される複数のシュミットトリガーバッファ部３３を有する。
【００８５】
図２１はシュミットトリガーバッファ部３３の内部構成の一例を示す回路図である。図２１のシュミットトリガーバッファ部３３は、ＰＭＯＳトランジスタＰ６〜Ｐ９と、ＮＭＯＳトランジスタＮ５〜Ｎ９とを有する。
【００８６】
ＰＭＯＳトランジスタＰ６，Ｐ７およびＮＭＯＳトランジスタＮ５，Ｎ７と、ＰＭＯＳトランジスタは、電源電圧Ｖddと接地電圧Ｖssとの間に直列接続されており、これらトランジスタの各ゲートは入力ノードＩＮに接続されている。
【００８７】
ＰＭＯＳトランジスタＰ８のゲートはＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ５の両ドレインに接続され、ＰＭＯＳトランジスタＰ８のソースはＰＭＯＳトランジスタＰ６のドレインとＰＭＯＳトランジスタＰ７のソースに接続され、ＰＭＯＳトランジスタＰ８のドレインは接地されている。
【００８８】
ＮＭＯＳトランジスタＮ８のゲートはＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ５の両ドレインに接続され、ＮＭＯＳトランジスタのドレインは電源電圧Ｖddに設定され、ＮＭＯＳトランジスタのソースはＮＭＯＳトランジスタＮ５のソースとＮＭＯＳトランジスタＮ７のドレインに接続されている。
【００８９】
ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９は電源電圧Ｖddと接地電圧Ｖssとの間に直列接続されており、これらトランジスタのドレインは出力ノードＯＵＴに接続され、ゲートはＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ５の両ドレインに接続されている。
【００９０】
シュミットトリガーバッファ部３３は、ヒステリシス特性を有するため、シュミットトリガーバッファ部３３の入力信号が閾値電圧を超えると、出力信号の論理が反転し、その後は、入力信号の電位レベルが多少変動しても、出力信号の論理は変化しない。これにより、シュミットトリガーバッファ部３３の出力電位の変動が抑制される。
【００９１】
デコーダ回路３２には、シュミットトリガーバッファ部３３で構成されるノイズ除去回路３１の出力信号が供給されるため、デコーダ回路３２の入力信号の電位レベルはノイズの影響を受けにくくなり、図２０のように、直並列変換器５のグランドと、それ以外の回路ブロックのグランドとを分けたとしても、デコーダ回路３２が直並列変換器５のグランドの電位変動の影響を受けにくくなる。
【００９２】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【００９３】
１  スイッチ制御回路、２  半導体装置、３  高周波スイッチ回路、４  バッファ回路、５  直並列変換器、６  ドライバ回路、７  クロック入力バッファ、８  データ入力バッファ、２２  ダミーインバータ回路、２５  インピーダンス素子、２６  第１導電型スイッチング素子、２７  第２導電型スイッチング素子、
【図１】
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【図２】
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【図３】
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【図４】
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【図６】
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【図７】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図５】
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【図８】
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【図９】
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