(57)【要約】【課題】メモリ素子である抵抗変化型不揮発性半導体記憶装置（ＲｅＲＡＭ）をフォトリソグラフィー工程、 エッチング工程を用いないで製造することを目的とする。【解決手段】電圧印加により試料表面の水と試料を反応させ酸化物を形成する方法を用いるものである。要約して、絶縁基板上に設けられた金属層等の所定の箇所に電極を接触又は接近させて前記電極と前記金属層間に電圧を印加して前記金属層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層（酸化物層）を選択的に形成し、前記金属層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする。【選択図】図３
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【特許請求の範囲】
【請求項１】
絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に電圧を印加して前記金属層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法。
【請求項２】
絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に第１の電圧を印加して絶縁層を局所的に形成するとともに、前記所定の箇所以外の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に前記第１の電圧より低い電圧を印加して前記金属層又は半導体層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を前記絶縁層に隣接して選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法。
【請求項３】
前記金属層又は半導体層の構成原子は、ＴｉＮ、Ｔｉ、Ｎｉ、Ｓｉ、Ａｌ、Ｃｏ、Ｔａ、Ｃｒ、Ｓｃ、Ｖ、Ｍｎ、Ｆｅ、Ｃｕ、Ｚｎ、Ｚｒ、ＧａＡｓ、インジウム酸化スズ（ＩＴＯ）、ＧａドープＺｎＯ、ＮｂドープＴｉＯ2のいずれかである請求項１又は２に記載の抵抗変化型不揮発性半導体記憶装置の製造方法。
【請求項４】
前記金属層又は半導体層の厚さは、１０ｎｍ以下である請求項１、２又は３に記載の抵抗変化型不揮発性半導体記憶装置の製造方法。
【請求項５】
絶縁基板上に電圧の変化により抵抗状態が変化する抵抗記憶材料層となる金属酸化物層を形成し、前記金属酸化物層の所定の箇所に電子線を照射して前記金属酸化物層の当該箇所を還元することにより選択的に金属層を形成し、前記金属層と抵抗記憶材料層となる前記金属酸化物層より構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧の印加により抵抗値の変化を利用する抵抗変化型不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
次世代メモリ素子として、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と呼ばれる抵抗変化型不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を記憶し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを、例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【０００３】
このメモリ素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に狭持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られており、ＮｉＯ、ＺｎＯ、ＨｆＯ2、ＴｉＯ2等がある。
【０００４】
ＲｅＲＡＭは、従前より種々の開発がなされているが、いずれもそれらの製法はフォトリソグラフィー工程、 エッチング工程を用いている（例えば、特許文献１、２、非特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２５９１４号公報
【特許文献２】特開２０１２−１５２１１号公報
【非特許文献】
【０００６】
【非特許文献１】A. Sawa et al., Material Today, Vol.11, No.6, p.28-36 (2008).
【非特許文献２】I. G. Baek et al., Tech. Digest IEDM 2004, p.587
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述のように、ＲｅＲＡＭのメモリ素子を作成するためには、フォトリソグラフィー工程、 エッチング工程を用いている。しかし、この場合工程数も多く、高価なマスクを使用する必要があった。また露光工程の際に光学レンズ等によりパターンを結像させるため、特に光学系部分に高い精度が必要であり、光学レンズの解像限界以下の微細化が困難であった。
【０００８】
また、同一ウエハ上にメモリ素子を多数作成した場合、ウエハの中心部と周辺部に位置する素子では高抵抗値と低抵抗値の比等のメモリ特性に差異が生じることがある。このばらつきはメモリ素子の大容量化を妨げる原因となっている。
【０００９】
ＲｅＲＡＭは抵抗変化時の動作メカニズムには不明な点が多く、まだ実用化には至っていない。メカニズムが分からない要因として、ＲｅＲＡＭはメモリ層を電極でサンドイッチした構造を持つため、メモリ層での構造変化が観察しにくいことが挙げられる。
【００１０】
メカニズム解明の手法として、スイッチング中の構造変化を視覚的にとらえる、その場
観察がある。しかし、その場観察を行う場合、素子の加工が複雑になり、高額且つ大規模な装置が必要となる。また加工の際にメモリ層にダメージを与えやすいといった問題が多くある。
【課題を解決するための手段】
【００１１】
本発明請求項１に係る発明は、絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に電圧を印加して前記金属層又は半導体層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
【００１２】
ここで、前記金属層又は半導体層を構成する原子は金属単体に限らず、電圧印加により酸化される物質であればよく、化合物であるＴｉＮ、ＧａＡｓ、インジウム酸化スズ（ＩＴＯ）、ＧａドープＺｎＯ、ＮｂドープＴｉＯ2なども含む。
【００１３】
本発明請求項２に係る発明は、絶縁基板上に設けられた金属層又は半導体層の所定の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に第１の電圧を印加して絶縁層を局所的に形成するとともに、前記所定の箇所以外の箇所に電極を接触又は接近させて前記電極と前記金属層又は半導体層間に前記第１の電圧より低い電圧を印加して前記金属層又は半導体層の比抵抗を局所的に変化させることにより電圧の変化により抵抗状態が変化する抵抗記憶材料層を前記絶縁層に隣接して選択的に形成し、前記金属層又は半導体層と前記抵抗記憶材料層とより構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
【００１４】
本発明請求項３に係る発明は、前記金属層又は半導体層の構成原子は、ＴｉＮ、Ｔｉ、Ｎｉ、Ｓｉ、Ａｌ、Ｃｏ、Ｔａ、Ｃｒ、Ｓｃ、Ｖ、Ｍｎ、Ｆｅ、Ｃｕ、Ｚｎ、Ｚｒ、ＧａＡｓ、インジウム酸化スズ（ＩＴＯ）、ＧａドープＺｎＯ、ＮｂドープＴｉＯ2のいずれかである請求項１又は２に記載の抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
【００１５】
本発明請求項４に係る発明は、前記金属層又は半導体層の厚さは、１０ｎｍ以下である請求項１、２又は３に記載の抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
【００１６】
本発明請求項５に係る発明は、絶縁基板上に電圧の変化により抵抗状態が変化する抵抗記憶材料層となる金属酸化物層を形成し、前記金属酸化物層の所定の箇所に電子線を照射して前記金属酸化物層の当該箇所を還元することにより選択的に金属層を形成し、前記金属層と抵抗記憶材料層となる前記金属酸化物層より構成される抵抗変化型不揮発性半導体記憶装置を作ることを特徴とする抵抗変化型不揮発性半導体記憶装置の製造方法を提供する。
【００１７】
ここで、前記金属酸化物は、ＴｉＯX、ＮｉＯX、ＳｉＯX、ＡｌＯX、ＣｏＯX、ＴａＯX、ＣｒＯX、ＳｃＯX、ＶＯX、ＭｎＯX、ＦｅＯX、ＣｕＯX、ＺｎＯX、ＺｒＯX、ＩｎＯX、ＳｎＯX、ＭｇＯXなどを含む。
【発明の効果】
【００１８】
本発明は、前述のような構成よりなるので、フォトリソグラフィ技術を用いなくても微細素子の作製が可能である。また、プログラミング制御によって任意のパターンを形成することが可能であり、マスクの試作を重ねる必要がなく、コストの低減に繋がる。更にまた、パラメータにより酸化領域の制御が可能でフォトリソグラフィ技術によるメモリ素子
よりも体積が小さくでき低消費電力の装置が実現できる。また、局所酸化を用いるため、メモリ領域以外への影響がなく、メモリ層が暴露されているためスイッチング中のその場観察が容易でメモリ効果が十分発揮されるための最適条件の特定などに有利である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１を原理的に説明するための図である。
【図２】本発明の実施例１を原理的に説明するための図である。
【図３】本発明の実施例１を原理的に説明するための図である。
【図４】本発明の実施例１における装置の主要部を説明するための図である。
【図５】本発明の実施例１の装置のＩ−Ｖ波形を示す図である。
【図６】本発明の実施例１における装置の主要部を説明するための図である。
【図７】本発明の実施例１の装置のＩ−Ｖ波形を示す図である。
【図８】本発明の実施例１における装置の主要部を説明するための図である。
【図９】本発明の実施例１の装置のＩ−Ｖ波形を示す図である。
【図１０】本発明の実施例１の装置のＩ−Ｖ波形を示す図である。
【図１１】本発明の実施例１の装置のＩ−Ｖ波形を示す図である。
【図１２】本発明の実施例におけるメモリ層の形状の例を説明するための図である。
【図１３】本発明の実施例２を原理的に説明するための図である。
【図１４】本発明の実施例２を原理的に説明するための図である。
【図１５】本発明の実施例２を原理的に説明するための図である。
【図１６】本発明の実施例２における装置の主要部を説明するための図である。
【図１７】本発明の実施例２の装置のＩ−Ｖ波形を示す図である。
【図１８】本発明の実施例２における装置の主要部を説明するための図である。
【図１９】本発明の実施例２の装置のＩ−Ｖ波形を示す図である。
【図２０】本発明の実施例３の装置のＩ−Ｖ波形を示す図である。
【図２１】本発明の実施例３における装置の主要部を説明するための図である。
【図２２】本発明の実施例３の装置のＩ−Ｖ波形を示す図である。
【図２３】本発明の実施例４を原理的に説明するための図である。
【図２４】本発明の実施例４を原理的に説明するための図である。
【図２５】本発明の実施例４を原理的に説明するための図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施例につき、図面を参照しながら説明する。
【００２１】
基本的には、メモリ層形成のための手段としてＳＰＭ電界酸化法(局所酸化法とも云う)を用いる。この手法はＳＰＭ(Ｓｃａｎｎｉｎｇ  Ｐｒｏｂｅ  Ｍｉｃｒｏｓｃｏｐｅ）の針に電圧を印加しながら金属上を走査することにより、走査領域を酸化させるものである。
【００２２】
この手法は、各種の条件（パラメータ）、例えば、針の太さ、印加電圧、走査速度、押し付け強さ、周辺湿度等により酸化度、酸化領域を制御でき、任意の場所を酸化させることができる。それにより、フォトリソグラフィ及びエッチング工程を用いなくても微細加工が可能である。
【００２３】
（実施例１）
図１は本発明を原理的に説明するための図であり、ＳｉＯ2／Ｓｉ基板（前述の絶縁基板の一例）上にＴｉＮを反応性スパッタリング法を用いて５ｎｍ堆積させＴｉＮ層（前述の金属層の一例）を形成する。そのときの条件は、後記の表４に示すとおりである。勿論、成膜にスパッタ以外の手法を用いてもよい。
【００２４】
次に、図２に示すように、ＡＦＭ（原子間力顕微鏡）の針をＧＮＤ（接地）としてＴｉＮ側に正バイアスを印加することで局所酸化させ、ＴｉＮ／ＴｉＯX／ＴｉＮのメモリ構造を作製した。
【００２５】
以上の工程を経ることで、ＴｉＮが酸化されＴｉＯX（前述の抵抗記憶材料層の一例）を形成する。図３に示すように、メモリ素子として動作させるためにはＴｉＮの厚さ方向全体にＴｉＯXが形成される必要がある。そのためにパラメータ (使用針先端径、たわみ量、印加電圧、走査速度、湿度等)を適宜調節する。
【００２６】
実際の形状像を図４に示す。ＡＦＭのパラメータを、表１に示す値に調節し、メモリ特性を示さない絶縁層（メモリ層形成よりも高電圧を印加して形成）とメモリ層を作り分け、メモリ層の大きさを１００ｎｍ×５００ｎｍに固定した。
【００２７】
【表１】
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【００２８】
今回作製したメモリ素子のＡＦＭパラメータは、表１にもあるとおり、使用針先端径、たわみ量、印加電圧、走査速度および湿度である。酸化領域を決定するパラメータには上記の５項目があるが、今回は印加電圧と走査速度を変化させた。図５は各電圧と走査速度におけるＩ−Ｖ波形である。９．９Ｖでは１０Ｖ印加しても絶縁性を保ったままであるが、９Ｖでは高抵抗から低抵抗への変化を示した。７Ｖでは厚さ方向全体に酸化物層が形成されずリークを示した。よって、ＴｉＮ膜の場合、メモリ層を形成するには、７Ｖ＜印加電圧＜９．９Ｖを、絶縁層を形成するには、９．９Ｖ＜＝印加電圧をそれぞれ満たす必要があることが判った。
【００２９】
作製した図６に示すようなメモリ素子のＩ−Ｖ波形を図７に示す。正バイアスを印加することで高抵抗から低抵抗への変化(セット)、負バイアスを印加することで低抵抗から高抵抗への変化(リセット)を確認した。またセット、リセットが生じるバイアスの極性は最初にセットを行った方向で決定される (セットからスタートする)。即ち、最初に正でセットさせた場合には、正でセット、負でリセットする。一方、最初に負でセットさせた場合には負でセット、正でリセットする。
【００３０】
初めは大きなメモリ特性を示すが繰り返し動作をさせることで徐々にメモリ効果が低下した (図７において、最初のリセット(菱形)より２回目のリセット(三角)のヒステリシスが小さくなっている)。
【００３１】
つぎに、メモリ層を図８に示すような「く」の字に形成した素子のＩ−Ｖ波形を図９に示す。正バイアスを印加することで高抵抗から低抵抗への変化(セット)、負バイアスを印
加することで低抵抗から高抵抗への変化(リセット)を確認した。
【００３２】
メモリ層をまっすぐにした素子に比べて安定性(スイッチング回数、抵抗のばらつき)が向上した。これは図７と図９を比較して判るように、図７（対称構造）では４回目の電圧印加(２回目のリセット、三角)で２回目(１回目のリセット、菱形)よりもヒステリシスが小さくなっているが、図９（非対称構造）では顕著な差が見られないことから判る。安定性が向上する理由としては、非対称構造では構造の非対称性故にセット、リセットしやすい方向が決まっているが、対称構造ではセット、リセットが同等に生じやすいからである。
【００３３】
さらに、メモリ層をくの字に形成した素子のＩ−Ｖ波形を図１０、図１１に示す。ここで、くの字のへこみ側を接地している。セットはバイアスに依存せずに生じるが、リセットは正バイアスで生じにくいことが確認された。その他、メモリ層の形状は図１２に例示するような非対称構造のほうが望ましいといえる。
【００３４】
なお、本実施例ではＴｉＮ膜厚が５ｎｍであったが、９.５ｎｍでも動作することを確認した。
【００３５】
（実施例２）
図１３は本発明を原理的に説明するための図であり、ＳｉＯ2／Ｓｉ基板上にＡｌをスパッタリング法を用いて５ｎｍ堆積させＡｌ層（前述の金属層の一例）を形成した（条件は後記の表４に示す）。成膜にスパッタ以外の手法を用いてもよい。
【００３６】
次に、図１４に示すように、ＡＦＭの針を接地してＡｌ側に正バイアスを印加することで局所酸化させ、Ａｌ／ＡｌＯｘ／Ａｌのメモリ構造を作製した。
【００３７】
以上の工程を経ることでＡｌが酸化されＡｌＯｘ（前述の抵抗記憶材料層の一例）を形成する。図１５に示すように、メモリ素子として動作させるためにはＡｌラインの厚さ方向全体にＡｌＯｘが形成される必要がある。そのためにパラメータ（針先端径、たわみ量、印加電圧、走査速度、湿度）を調節する。
【００３８】
実際の形状像を図１６に示す。ＡＦＭのパラメータを表２に示す値に調節し、メモリ特性を示さない絶縁層とメモリ層を作り分けた。
【００３９】
絶縁層を作るにはメモリ層に比べて大きな電圧が必要である。メモリ層の大きさは１００ｎｍ×５００ｎｍに固定した。
【００４０】
【表２】
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【００４１】
今回作製したメモリ素子のＡＦＭパラメータを表２に示す。酸化領域を決定するパラメータには表２にあげた５つあるが、今回は、印加電圧、走査速度を変化させた。図１７は各電圧と走査速度におけるＩ−Ｖ特性である。９．９Ｖでは１０Ｖ印加しても絶縁性を保ったままであるが、９Ｖでは高抵抗から低抵抗への変化を示した。７Ｖでは厚さ方向全体に酸化物層が形成されずリークを示した。よって、Ａｌ膜厚５ｎｍの場合には、メモリ層を形成するには、７Ｖ＜印加電圧＜９．９Ｖを、絶縁層を形成するには、９．９Ｖ＜＝印加電圧をそれぞれ満たす必要があることが判った。
【００４２】
作製した図１８に示すようなメモリ素子のＩ−Ｖ波形を図１９に示す。負バイアスを印加することで高抵抗から低抵抗への変化（セット）、正バイアスを印加することで低抵抗から高抵抗への変化（リセット）を確認した。またセット、リセットするバイアスは最初にセットを行った方向で決定される（セットからスタートする）。
【００４３】
（実施例３）
金属をＴｉＮ、Ａｌに代えてＴｉにして試作、実験を行った。メモリ層の作製までは実施例１、２と実質的に同じ方法で行った。なお、成膜条件は後記の表４に示した。
【００４４】
【表３】
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【００４５】
今回作製したメモリ素子のＡＦＭパラメータを表３に示す。酸化領域を決定するパラメータには表３にあげた５つあるが、今回は印加電圧、走査速度を変化させた。図２０は各電圧と走査速度におけるＩ−Ｖ波形である。９．９Ｖでは２５Ｖ印加しても絶縁性を保っ
たままであるが９Ｖでは高抵抗から低抵抗への変化を示した。７Ｖでは厚さ方向全体に酸化物層が形成されずリークを示した。よって、Ｔｉ膜厚５ｎｍの場合、メモリ層を形成するには、７Ｖ＜印加電圧＜９．９Ｖを、絶縁層を形成するには、９．９Ｖ＜＝印加電圧をそれぞれ満たす必要があることが判った。
【００４６】
作製した図２１に示すようなメモリ素子のＩ−Ｖ波形を図２２に示す。正バイアスを印加することで高抵抗から低抵抗への変化（セット）、負バイアスを印加することで低抵抗から高抵抗への変化（リセット）を確認した。またセット、リセットするバイアスは最初にセットを行った方向で決定される（セットからスタートする）。
【００４７】
【表４】
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【００４８】
（実施例４）
同様の構造は電子線照射による金属酸化物の還元作用を用いても可能である。電子線には還元作用があり、金属酸化物ラインを一部分だけを除き他の部分を還元させる。それによって金属／金属酸化物／金属のメモリ構造を得ることが可能である。電界酸化の場合には金属薄膜に対して酸化領域を作製したが、電子線照射を用いる場合には金属酸化物薄膜に対して還元領域（＝金属領域）を作製する。よって、電界酸化の場合と作製手順が逆になる。
【００４９】
図２３に示すように、ＳｉＯ2／Ｓｉ基板上にＰｔ形成後、その上にＮｉＯ（前述の金属酸化物層の一例）を反応性スパッタリング法を用いて６０ｎｍ堆積させた。成膜にスパッタ以外の手法を用いてもよい。
【００５０】
次に、図２４に示すように、ＮｉＯに電子線を照射させＮｉＯ表面を還元させた。
【００５１】
図２４、図２５を参照して、電子線照射を入射した部分は初期状態よりも電流が流れやすいことが分かる。これはＮｉＯから酸素が抜けＮｉＯx-1（ｘ＞０）になったためである。このことから実施例１、２、３と同様な構造は電子線照射による金属酸化物の還元作用を用いても可能である。電子線には還元作用があり、金属酸化物ラインを一部分だけを除き他の部分を電子線照射により還元させる。それによって金属／金属酸化物／金属のメモリ構造を得ることが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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