(57)【要約】【課題】チップサイズを巨大化することなく、ＤＡＣのセットリング時間を短縮する。【解決手段】本発明にかかる駆動回路装置１００は、入力された映像信号に応じて、映像表示装置を駆動させる駆動信号を生成する駆動回路装置である。駆動回路装置１００は、映像信号に応じたｌビット（ｌは２以上の整数）のビット信号を入力し、ビット信号に基づいて生成することが所望される階調レベル以上の階調レベルを示す信号を出力するプリチャージ回路１５１と、プリチャージ回路１５１が出力した信号のアナログ変換を行い、所望の階調レベル以上の階調レベルを示す電圧値をプリチャージした後に、電圧を降下させ、所望の階調レベルを示す電圧値を有する駆動信号を出力するデジタルアナログ変換回路１７と、を備える。【選択図】図２
2014106339.tif 000002
【特許請求の範囲】
【請求項１】
入力された映像信号に応じて、映像表示装置を駆動させる駆動信号を生成する駆動回路装置であって、
前記映像信号に応じたｌビット（ｌは２以上の整数）のビット信号を入力し、前記ビット信号に基づいて生成することが所望される階調レベル以上の階調レベルを示す信号を出力するプリチャージ回路と、
前記プリチャージ回路が出力した信号のアナログ変換を行い、所望の階調レベル以上の階調レベルを示す電圧値をプリチャージした後に、電圧を降下させ、所望の階調レベルを示す電圧値を有する駆動信号を出力するデジタルアナログ変換回路と、
を備える駆動回路装置。
【請求項２】
前記プリチャージ回路は、ｌビットからなる前記ビット信号のうち、上位ｍビット（ｍはｌ未満の自然数）の階調レベルを変化させず、下位ｎビット（ｎはｌ−ｍ）の各階調レベルをＨｉに変更した信号を生成する、
請求項１に記載の駆動回路装置。
【請求項３】
前記プリチャージ回路は、外部から入力されたプリチャージ制御信号を入力し、
前記プリチャージ制御信号がＨｉの場合に、前記ビット信号の下位ｎビットの信号の各階調レベルをＨｉに変更した信号を出力し、前記プリチャージ制御信号がＬｏｗの場合に、前記下位ｎビットの信号を変更せずに出力する、
請求項２に記載の駆動回路装置。
【請求項４】
前記プリチャージ回路は、少なくとも１以上のＯＲ回路を備え、
前記ＯＲ回路の各々は、前記ビット信号の下位ｎビットの信号をビット毎に供給したものを入力の一方とし、前記プリチャージ制御信号を入力の他方とする、
請求項２又は請求項３に記載の駆動回路装置。
【請求項５】
外部から少なくとも４つの階調補正電圧を受け、アナログ基準レベルを生成して前記デジタルアナログ回路に出力するガンマ回路をさらに備え、
前記ガンマ回路から前記デジタルアナログ回路に、前記アナログ基準レベルを伝送する階調レベル配線は、
プリチャージを行う際に、プリチャージの階調レベルとして用いるアナログ基準レベルを伝送する階調レベル配線の配線抵抗が、プリチャージを行う際に用いられない階調レベル配線に比べて低い、
請求項１〜４のいずれか１項に記載の駆動回路装置。
【請求項６】
外部からのクロック信号を入力して大振幅シングルエンド信号に変換する出力する第１のコンパレータ回路と、
外部から映像信号を入力して大振幅シングルエンド信号に変換する第２のコンパレータ回路と、
前記第１および第２のコンパレータ回路からシリアル入力した信号を、パラレルデータに変換するシリアル・パラレル変換回路と、
前記第１のコンパレータ回路から入力した信号の桁を左右にシフトさせるシフトレジスタ回路と、
前記シフトレジスタ回路の出力に同期して、前記シリアル・パラレル変換回路のパラレルデータを格納し、前記ビット信号を出力するデータレジスタ回路と、
外部から入力された制御信号に基づいて、前記ビット信号をビット毎にラッチして前記プリチャージ回路に出力するラッチ回路と、
前記プリチャージ回路から信号を入力し、信号の電圧レベルを変更するレベルシフト回路と、
前記デジタルアナログ変換回路から入力した信号を、バッファリングして前記映像表示装置に出力するバッファアンプ回路と、を更に備え、
前記デジタルアナログ変換回路は、前記ガンマ回路から入力したアナログ基準レベルに基づいて、前記レベルシフト回路から入力した信号をアナログ信号に変換する、
請求項１〜５のいずれか１項に記載の駆動回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路装置に関する。
【背景技術】
【０００２】
近年、表示装置として液晶パネルを利用した液晶表示装置が用いられている。液晶表示装置等の反転駆動パネルでは、共通電圧（Ｖｃｏｍ）に対して正極側（Ｈ側）に表示画素を充電する処理と、負極側（Ｌ側）に表示画素を充電する処理とを時間的に交互に行う。そのため、表示ドライバは同じ階調入力に対して、選択的にＨ側の出力とＬ側の出力とを行う必要がある。Ｈ側出力とＬ側出力とは出力極性が異なるだけで、共通電圧に対して対称の電圧値であるため、出力回路の構成も対称になる。
【０００３】
図５は、表示駆動ドライバの概略構成ブロックの配置イメージ図である。図を簡素化するためＨ側出力に関係する構成だけを図示している。表示ドライバには、ガンマ供給電圧ＶＧＭＨ＿１〜ＶＧＭＨ＿Ｎが供給される。Ｈ側ガンマ回路は、ラダー抵抗で構成されている。Ｈ側ガンマ回路は、供給されたガンマ供給電圧ＶＧＭＨ＿１〜ＶＧＭＨ＿Ｎからラダー抵抗による分圧で階調レベルＶＨ＿００〜ＶＨ＿ＦＦを生成する。階調レベルＶＨ＿００〜ＶＨ＿ＦＦはＨ側ＤＡＣ＿１〜ＤＡＣ＿２ｎに供給される。各階調レベルは２ｎ個のＤＡＣ（Digital Analog Converter：デジタルアナログ変換）回路内に設けられた選択スイッチが接続されることになる。Ｈ側ＤＡＣは表示データに従い、ＶＨ＿００〜ＶＨ＿ＦＦのうち１つの階調を選択する。選択された階調レベルは、バッファアンプ回路によりインピーダンス変換され、出力ＳＷを経由して、出力端子Ｓ１＿ｏ〜Ｓ２ｎ＿ｏから出力される。
【０００４】
各ブロックの配置において、チップの中央部にガンマ回路が配置される。ＤＡＣ回路はガンマ回路に対して上下に配置される。なお上下に配置されるＤＡＣ回路の数は、ほぼ同数となるように配置される。ここで、ガンマ回路からＤＡＣ回路に配線される階調レベル配線は上下方向に非常に長い配線となる。
【０００５】
図６は、１４４０出力の表示ドライバにおいて、ガンマ供給電圧端子からｓ１＿Ｏのバッファアンプの入力端子までの各部の抵抗成分の一例を示す図である。図６の（１）はガンマ電圧供給端子ＶＧＭＨからＨ側ガンマ回路出力までの抵抗値、（２）はＨ側ガンマ回路出力までの抵抗からＨ側ＤＡＣ＿１の入力までの抵抗値、（３）はＨ側ＤＡＣ＿１の抵抗値、（４）はＨ側ＤＡＣ＿１の出力からバッファアンプ１の入力端子までの抵抗値である。
【０００６】
ここで、ＣＡＳＥ１は階調レベルＶＨ＿ＦＥのようにＨ側ガンマ回路内のラダー抵抗を通過して生成する階調レベルを、Ｈ側ＤＡＣ＿１が選択する場合の抵抗値である。ＣＡＳＥ２はＣＡＳＥ１の条件かつ（２）の階調レベル配線の抵抗値を下げるため抵抗幅を２倍とした場合の抵抗である。ＣＡＳＥ３は階調レベルＶＨ＿ＦＦのようにガンマ供給電圧がそのまま階調レベルとなる場合の抵抗値である。ＣＡＳＥ４はＣＡＳＥ３の条件かつ（２）の階調レベル配線の抵抗値を下げるため配線幅を２倍とした場合の抵抗である。
【０００７】
ＣＡＳＥ１をみると（１）の部分が非常に大きいことがわかる。ＣＡＳＥ３では（１）の抵抗がほとんどなくなっていることからもＨ側ガンマ回路内のラダー抵抗により生成された階調レベルの抵抗値は非常に大きいことがわかる。ＣＡＳＥ２およびＣＡＳＥ４では（２）の部分が半減している。これは階調レベルの配線幅を２倍にして配線抵抗値を削減した効果である。
【０００８】
また図７は、特許文献１にかかる関連するアナログ入力液晶駆動装置の構成図である。アンプの前段の回路は入力アナログ信号を保持するサンプルホールド回路であるが、現在主流のデジタル入力ドライバに置き換えると、この部分はＤＡＣ回路になる。ＤＡＣ回路出力とプリチャージレベルＶＤＤ２とを切り替えるプリチャージ・スイッチはＤＡＣとバッファアンプとの間に設置する。プリチャージ・スイッチはプリチャージ制御信号・ＰＲＣにより制御される。信号・ＰＲＣはＨのとき、プリチャージ・スイッチはＯＮし、バッファアンプの入力端子にプリチャージレベルＶＤＤ２を供給する。
【０００９】
図８は、関連する駆動装置の動作タイミングチャートである。駆動装置は、表示期間の冒頭に設定されたプリチャージ期間（ｔ０からｔ２）において、表示パネルを駆動する駆動アンプの入力のプリチャージフラグ・ＰＲＣをアクティブ（Ｈｉ）にし、ＤＡＣ出力電圧をプリチャージレベルＶＤＤ２にプリチャージする。プリチャージフラグ・ＰＲＣが非アクティブ（ｔ２以降）になるとＤＡＣ出力は所望の電圧（所望の階調レベル９ＡＨに相当する電圧）ＶＨ＿９Ａを出力する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２０００−２０００６９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ガンマ回路からバッファアンプ１の入力までの寄生容量をＣ、ガンマ回路からＤＡＣを通してバッファアンプ１の入力までの抵抗をＲとする時、バッファアンプ１の入力信号のセットリング時間（バッファアンプ１の入力電圧が安定する時間）は、時定数τ＝ＣＲに比例する値であり、入力容量Ｃが一定値である。つまり、バッファアンプの入力信号のセットリング時間は、抵抗成分Ｒに比例する。そのため、バッファアンプの入力信号のセットリング時間を短くするには、図６に示したＣＡＳＥ２のように階調レベル配線幅を広くして配線抵抗を小さくすることが有効である。しかし、すべての階調レベルの配線幅を広くすると、表示ドライバのチップ面積が大きくなるという弊害が生じる。
【００１２】
また、特許文献１に開示されたアナログ入力液晶駆動装置では、チップレイアウト上の素子サイズが大きな高圧素子で構成されるプリチャージ・スイッチが必要となるため、チップサイズが大きくなるという問題がある。電源電圧ＶＤＤ２にプリチャージすることにより供給配線が低抵抗になり、プリチャージのセットリング時間（時刻ｔ０からｔ１）を短くすることができるが、プリチャージレベル（ＶＤＤ２）と所望の電圧レベル（例えば９ＡＨに相当する電圧）との電圧差が大きいと、プリチャージ終了後の所望の階調レベルへの変化に要する時間（時刻ｔ２からｔ３）が、図６のＣＡＳＥ１相当の階調では長くなるため、結果としてセットリング時間が長くなってしまうという問題がある。
したがって、チップサイズを巨大化することなく、ＤＡＣのセットリング時間を短くすることが望まれていた。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本発明にかかる駆動回路装置は、入力された映像信号に応じて、映像表示装置を駆動させる駆動信号を生成する駆動回路装置であって、前記映像信号に応じたビット信号を入力し、前記ビット信号に基づいて生成することが所望される階調レベル以上の階調レベルを示す信号を出力するプリチャージ回路と、前記プリチャージ回路が出力した信号のアナログ変換を行い、所望の階調レベル以上の階調レベルを示す電圧値をプリチャージした後に、所望の階調レベルを示す電圧値を有する駆動信号を出力するデジタルアナログ変換回路と、を備える。
【発明の効果】
【００１４】
チップサイズを巨大化することなく、ＤＡＣのセットリング時間を短縮することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる駆動回路装置１００の構成を示すブロック図である。
【図２】実施の形態１にかかるラッチ回路とプリチャージ回路の１階調分の等価回路図である。
【図３】実施の形態１にかかるガンマ回路、ＤＡＣ回路、バッファアンプ回路及び正負切り替えスイッチの２出力分の等価回路図である。
【図４】実施の形態１にかかる駆動回路装置１００のタイミングチャートである。
【図５】関連する表示駆動ドライバの概略構成ブロックの配置イメージ図である。
【図６】関連する表示ドライバにおける各部の抵抗成分を示す図である。
【図７】関連するアナログ入力液晶駆動装置の主要部を示す図である。
【図８】関連する駆動回路装置のタイミングチャートである。
【発明を実施するための形態】
【００１６】
実施の形態１．
実施の形態１に係る表示装置の駆動回路について、図を参照して説明する。図１は、実施の形態１にかかる駆動回路の構成を示すブロック図である。
【００１７】
駆動回路装置１００は、コンパレータ回路１１と、シリアル・パラレル変換回路１２（S/P Converter）と、シフトレジスタ回路１３と、データレジスタ回路１４と、ラッチ回路１５と、レベルシフト回路１６と、ＤＡＣ回路１７（D/A Converter：デジタルアナログ変換回路）と、ガンマ回路１８（ＧＭ）、バッファアンプ回路１９（Buffer Amp.）を備える。
【００１８】
コンパレータ回路１１は、外部からの小振幅差動信号であるクロック信号ＣＬＫおよびデータ信号Ｄ０〜Ｄ２（ＤＡＴＡ）を受けて、大振幅シングルエンド信号に変換する。ここでデータ信号Ｄ０〜Ｄ２は、映像情報を有する映像信号である。また、クロック信号ＣＬＫを入力するコンパレータ回路を第１のコンパレータ回路１１ａ、データ信号Ｄ０〜Ｄ２を入力するコンパレータ回路を第２のコンパレータ回路１１ｂ〜１１ｄとする。第１のコンパレータ回路１１ａは、変換により生成したコンパレータ出力信号を、シリアル・パラレル変換回路１２と、シフトレジスタ回路１３に出力する。第２のコンパレータ回路１１ｂ〜１１ｄは、データ信号Ｄ０〜Ｄ２を受けて生成した信号を、シリアル・パラレル変換回路１２に出力する。なお、コンパレータ回路１１からシリアル・パラレル変換回路１２に出力する信号（コンパレータ出力信号）は、シリアルで出力する。
【００１９】
シリアル・パラレル変換回路１２は、第１のコンパレータ回路１１ａおよび第２のコンパレータ回路１１ｂ〜１１ｄから信号を入力し、データレジスタ回路１４に出力する。より具体的には、シリアル・パラレル変換回路１２は、コンパレータ回路１１ａ〜１１ｄからシリアル入力したコンパレータ出力信号を、パラレルデータに変換する。シリアル・パラレル変換回路１２は、パラレルデータに変換した信号を、データレジスタ回路１４に出力する。
【００２０】
シフトレジスタ回路１３は、第１のコンパレータ回路１１ａから信号を入力し、データレジスタ回路１４に出力する。シフトレジスタ回路１３は、第１のコンパレータ回路１１ａを介して入力される、クロックＣＬＫに基づいて動作する。
【００２１】
データレジスタ回路１４は、シリアル・パラレル変換回路１２と、シフトレジスタ回路１３から、それぞれ信号を入力する。具体的には、データレジスタ回路１４は、シフトレジスタ回路１３の出力に同期して、シリアル・パラレル変換回路１２のパラレルデータを格納する。データレジスタ回路１４は、格納したデータを階調ごとに、ラッチ回路１５に出力する。言い換えると、データレジスタ回路１４は、ビット毎に分離したビット信号をラッチ回路１５に出力する。
【００２２】
ラッチ回路１５は、プリチャージ回路１５１を備える。ラッチ回路１５およびプリチャージ回路１５１は、複数の階調をビット毎に分離して伝送する階調レベル配線を有している。ラッチ回路１５は、データレジスタ回路１４から出力されたビット信号と、外部からの制御信号ＳＴＢを、それぞれ入力する。より具体的にはラッチ回路１５は、外部から入力された制御信号ＳＴＢに同期して、データレジスタ回路１４から入力される出力数分の階調データをラッチする。ラッチ回路１５では、ラッチしたビット信号を、プリチャージ回路１５１に出力する。
【００２３】
プリチャージ回路１５１は、ラッチしたビット信号と、外部からのプリチャージ制御信号ＰＲＣを、それぞれ入力する。プリチャージ回路１５１は、プリチャージ制御信号ＰＲＣに基づいて、ラッチしたビット信号に含まれるデータの値を変換し、レベルシフト回路１６に出力する。より具体的には、プリチャージ回路１５１は、ｌビット（ｌは２以上の整数）のビット信号のうち、上位ｍビット（ｍはｌ未満の自然数）は常に変更せずに、つまりそのまま出力する。またプリチャージ回路１５１は、プリチャージ期間であってプリチャージ制御信号ＰＲＣがアクティブ（Ｈｉ）の場合は、下位ｎビット（ｎはｌ−ｍ）をＨｉレベルに固定して出力する。またプリチャージ回路１５１は、プリチャージ期間が終了してプリチャージ制御信号ＰＲＣが非アクティブ（Ｌｏｗ）の場合は、下位ｎビットを無変換で出力する。なおプリチャージ回路１５１は、ラッチ回路１５内に設けられた状態ではなく、別の箇所に設けられた状態であってもよい。
【００２４】
レベルシフト回路１６は、プリチャージ回路１５１から出力された信号を入力する。レベルシフト回路１６は、入力した信号の電圧レベルを変換し、ＤＡＣ回路１７に出力する。
【００２５】
ＤＡＣ回路１７は、レベルシフト回路１６から出力された信号を入力する。また、ＤＡＣ回路１７は、ガンマ回路１８からアナログ基準レベルを入力する。ＤＡＣ回路１７は、入力されたアナログ基準レベルに基づいて、レベルシフト回路１６から入力されたデジタルデータを、アナログ信号に変換する。より具体的には、ＤＡＣ回路１７は、プリチャージ期間中は、プリチャージ回路１５１において下位ｎビットがＨｉに固定されたビット信号に応じた階調レベルを示す電圧値をプリチャージする。またＤＡＣ回路１７は、プリチャージ期間終了後、プリチャージ回路１５１が無変換で出力したビット信号に基づく階調レベルとなるよう、ガンマ回路１８から供給されるアナログ基準レベルを利用し、プリチャージした電圧から降下させることにより、所望の階調レベルを示す電圧を有するアナログ信号を生成する。ＤＡＣ回路１７は、所望の階調レベルを示す電圧を有するアナログ信号を、バッファアンプ回路１９に出力する。
【００２６】
ガンマ回路１８は、外部から階調補正電圧ＶＧＭ＿ＩＮを入力する。ここで、ＶＧＭ＿ＩＮは、少なくとも、正極階調の最大階調と最低階調と、負極階調の最低階調と最大階調との４つの電圧をガンマ回路１８に供給する。さらにこれ以外に、ＶＧＭ＿ＩＮは、中間の階調に相当する電圧を階調補正電圧ＶＧＭとして供給する。ガンマ回路１８は、階調レベル配線を介して、ＤＡＣ回路１７にアナログ基準レベルを供給する。ここで、ガンマ回路１８は、ＤＡＣ回路１７にアナログ基準レベルを伝送する複数の階調レベル配線を有している。ここで階調レベル配線は、ＤＡＣ回路１７において、プリチャージレベルとして用いるアナログ基準レベルを伝送する階調レベル配線の配線幅が、プリチャージを行う際に用いない他の階調レベル配線に比べて広く、配線抵抗が低いことが望ましい。なお、ガンマ回路１８については、後に詳述する。
【００２７】
バッファアンプ回路１９は、ＤＡＣ回路１７からアナログ信号を入力する。なお典型的には、バッファアンプ回路１９は、複数設けられている。典型的には、バッファアンプ回路１９は、ＤＡＣ回路１７から入力されたアナログ信号を、ヴォルテージフォロア回路により、バッファリングする。バッファアンプ回路１９は、バッファリングしたアナログ信号を、駆動信号として映像表示装置（図示せず）に出力する。
【００２８】
次に、駆動回路装置１００の動作について説明する。
【００２９】
コンパレータ回路１１は、外部からの小振幅差動信号であるクロック信号ＣＬＫおよびデータ信号Ｄ０〜Ｄ２を受けて大振幅シングルエンド信号に変換する。具体的には、第１のコンパレータ回路１１ａは、クロック信号ＣＬＫを受けて生成した信号を、シリアル・パラレル変換回路１２と、シフトレジスタ回路１３に出力する。第２のコンパレータ回路１１ｂ〜１１ｄは、データ信号Ｄ０〜Ｄ２を受けて生成した信号を、シリアル・パラレル変換回路１２に出力する。
【００３０】
シリアル・パラレル変換回路１２は、第２のコンパレータ回路１１ｂ〜１１ｄからシリアル入力したコンパレータ出力信号を、パラレルデータに変換し、データレジスタ回路１４に出力する。
【００３１】
例えばシフトレジスタ回路１３は、第１のコンパレータ回路１１ａから信号を入力し、記憶しているデータの桁をシフトさせ、データレジスタ回路１４に出力する。
【００３２】
データレジスタ回路１４は、シフトレジスタ回路１３の出力に同期して、シリアル・パラレル変換回路１２のパラレルデータを格納する。データレジスタ回路１４は、ラッチ回路１５に、格納したパラレルデータに応じたビット信号を出力する。
【００３３】
ラッチ回路１５は、データレジスタ回路１４から出力されたビット信号と、外部からの制御信号ＳＴＢを、それぞれ入力する。プリチャージ回路１５１は、プリチャージ制御信号ＰＲＣに基づいて、ラッチ回路１５から入力されたビット信号の値を変更し、レベルシフト回路１６に出力する。図２は、ラッチ回路１５とプリチャージ回路１５１の、１階調分の等価回路図の一例である。ラッチ回路１５は、１データ信号のビット数である８個のラッチで構成する。またプリチャージ回路１５１は、８本の階調レベル配線と、６個のＯＲゲートを有する。ここで８本の階調レベル回線は、２本のスルー配線と、６本の固定配線から構成されている。６本の固定配線は、それぞれ対応する６個のＯＲゲートに接続している。
【００３４】
具体的にはラッチ回路１５は、前段回路であるデータレジスタ回路１４の出力データＤＲ［７：０］をＳＴＢ信号に同期してＬＴＯ［７：０］として格納し、プリチャージ回路１５１に出力する。プリチャージ回路１５１は、上位２ビットのラッチ出力ＬＤＲ［７：６］を常にそのまま階調信号ＬＤＲ［７：６］として出力する。またプリチャージ回路１５１は、下位６ビットのラッチ出力ＬＴＯ［５：０］をそれぞれのＯＲゲートの一方の入力端子に入力し、プリチャージ制御信号ＰＲＣを共通に他方の端子に入力する。プリチャージ回路１５１は、階調信号の下位６ビットＬＤＲ［５：０］として、非プリチャージ時（ＰＲＣ＝Ｌ）にはラッチ回路出力ＬＴＯ［５：０］をそのまま出力し、プリチャージ時（ＰＲＣ＝Ｈ）にはＬＤＲ［５：０］＝１１１１１１を出力する。言い換えると、プリチャージ回路１５１は、下位の６ビットについて、階調レベルをＨｉレベルの固定値にして出力する。
【００３５】
レベルシフト回路１６は、プリチャージ回路１５１から出力された信号を入力する。レベルシフト回路１６は、入力した信号の電圧レベルを変換し、ＤＡＣ回路１７に出力する。
【００３６】
ガンマ回路１８は、ＤＡＣ回路１７にアナログ基準レベルを供給する。ＤＡＣ回路１７は、プリチャージ期間中は、下位６ビットをＨｉレベルにしたビット信号に基づくアナログ電圧を出力する。ＤＡＣ回路１７は、プリチャージ期間終了後は、ガンマ回路１８から入力されたアナログ基準レベルに基づいて、レベルシフト回路１６から入力されたビット信号を、アナログデータに変換する。バッファアンプ回路１９は、ＤＡＣ回路１７から入力されたデータをバッファリングし、出力する。
【００３７】
ここで、図３は、ＤＡＣ回路１７、ガンマ回路１８、バッファアンプ回路１９、及びバッファアンプ回路１９の後段に設けられた正負切り替えスイッチの、２出力分の等価回路図である。
【００３８】
ガンマ回路１８は、正極性のガンマ電圧を生成するＨ側ガンマ回路１８ａと、負極性のガンマ電圧を生成するＬ側ガンマ回路１８ｂとで構成される。ＤＡＣ回路１７は、正極性のガンマ電圧ＶＨと階調信号ＬＤＲ（図示せず）から、１つの正極性階調電圧を出力するＨ側ＤＡＣ回路１７ａと、負極性のガンマ電圧ＶＬと階調信号ＬＤＲ（図示せず）から、１つの負極性階調電圧を出力するＬ側ＤＡＣ回路１７ｂで構成される。バッファアンプ回路１９は、正極性の階調電圧をバッファリングするＨ側バッファアンプ回路１９ａと、負極性の階調電圧をバッファリングするＬ側バッファアンプ回路１９ｂで構成される。正負切り替えスイッチは、出力端子Ｓｎの極性に応じてＨ側バッファアンプ回路１９ａの出力とＬ側バッファアンプ回路１９ｂの出力を、極性制御信号（図示せず）に応じて選択して出力する。
【００３９】
ここでＨ側ガンマ回路１８ａは、外部から供給されるＨ側階調補正電圧ＶＧＭ１１〜１を、ラダー抵抗により分圧して正極側（Ｈ側）階調レベルＶＨ＿００〜ＶＨ＿ＦＦを出力する。このとき、Ｈ側階調補正電圧ＶＧＭは、最小階調（００００００００ｂ）と最大階調（１１１１１１１１ｂ）に相当するＨ側階調補正電圧を含むが、さらに下位６ビットが１６進数の３Ｆ（１１１１１１ｂ）になる３つ（００１１１１１１ｂ、０１１１１１１１ｂ、１０１１１１１１ｂ）のＨ側階調電圧を含むことが好ましい。Ｈ側ＤＡＣ回路１７ａは、Ｈ側の２５６階調レベルＶＨ＿００〜ＶＨ＿ＦＦから階調信号ＬＤＲ（図示せず）に応じて１つの階調レベルを選択し、Ｈ側バッファアンプ回路１９ａに出力する。Ｈ側バッファアンプ回路１９ａは、Ｈ側ＤＡＣ回路１７ａの出力電圧をヴォルテージフォロア回路構成のオペアンプによりバッファリングして、正負切り替えスイッチの一方の入力端子に出力する。
【００４０】
また、Ｌ側ガンマ回路１８ｂは、外部から供給されるＬ側階調補正電圧ＶＧＭ１２〜２２を、ラダー抵抗により分圧して負極側（Ｌ側）階調レベルＶＬ＿００〜ＶＬ＿ＦＦを出力する。このとき、Ｌ側階調補正電圧ＶＧＭは、最小階調（００００００００ｂ）と最大階調（１１１１１１１１ｂ）に相当するＬ側階調補正電圧を含むが、さらに下位６ビットが１６進数の３Ｆ（１１１１１１ｂ）になる３つのＬ側階調電圧を含むことが好ましい。Ｌ側ＤＡＣ回路１７ｂは、Ｌ側の２５６階調レベルＶＬ＿００〜ＶＬ＿ＦＦから階調信号ＬＤＲ（図示せず）に応じて１つの階調レベルを選択し、Ｌ側バッファアンプ回路１９ｂに出力する。Ｌ側バッファアンプ回路１９ｂは、Ｌ側ＤＡＣ回路１７ｂの出力電圧をヴォルテージフォロア回路構成のオペアンプによりバッファリングして、正負切り替えスイッチの他方の入力端子に出力する。
【００４１】
次に、駆動回路装置１００の各構成物品の駆動タイミングについて説明する。図４は駆動回路装置１００のタイミングチャートである。
【００４２】
ｔ０〜ｔ１の期間は、ＤＡＣ回路１７のプリチャージ期間（ＰＲＣ＝Ｈ）である。この期間において、プリチャージ回路１５１は、ラッチデータＤＲ［７：０］の下位６ビットをＨとした信号を出力する。つまり、上位２ビットのＤＲ［７：６］はそのままのデータを、ＤＲ［５：０］は"１１１１１１"となる。
【００４３】
ここで、プリチャージ回路１５１が出力するプリチャージ波形の傾きは、図８に示した関連する駆動回路におけるプリチャージ電圧の傾きに比べて小さい。これは、関連する駆動回路では電源電圧ＶＤＤ２に高耐圧スイッチを使用してプリチャージ電圧を供給するが、本実施の形態にかかる駆動回路１００では、階調レベル配線を使用してプリチャージしており、電位差が小さいためである。
【００４４】
レベルシフト回路１６は、プリチャージ回路１５１が出力したビット信号について電圧レベルを変換し、ＤＡＣ回路１７に出力する。ＤＡＣ回路１７は、レベル変換された上位２ビットのＤＲ［７：６］はそのままのデータ、下位６ビットがＨｉに固定されたデータに従った階調レベルを選択して出力する。例えば図４に示すように、ＤＡＣ回路１７は、出力波形としてＶＨ＿ＢＦを出力する。なお、階調レベルＶＨ＿ＢＦは外部から供給されるガンマ電圧レベルＶＧＭ５と同電位である。
【００４５】
ｔ２において、ＤＡＣのプリチャージ期間が終了する（ＰＲＣ＝Ｌ）。このとき、ラッチ回路１５はラッチデータＤＲ［７：０］を無変換で出力し、レベルシフト回路１６は階調レベル変換して、ＤＡＣ回路１７に出力する。
【００４６】
プリチャージ終了後の時刻ｔ２〜ｔ３において、ＤＡＣ回路１７は、電圧の出力をＶＨ＿ＢＦから、ＤＲ［７：０］に対応する所望の階調レベルの電圧である階調レベル電圧ＶＨ＿９Ａに変化させる。時刻ｔ３以降において、ＤＡＣ回路１７は、階調レベル電圧ＶＨ＿９Ａを出力する。
【００４７】
なお時刻ｔ２〜ｔ３において、プリチャージ終了後の所望の階調レベルの電圧に到達する時間は、図８に示した関連する駆動回路におけるｔ２〜ｔ３に比べて短い。これは、所望の階調レベルの電圧とプリチャージ電圧との電圧差が小さいことにより、所望の階調レベルに到達するまでの時間が短縮されるためである。そのため、駆動回路装置１００では、セットリングタイム（ｔ０〜ｔ３）にかかる時間を短縮することができる。ここで、プリチャージレベルを表示データごとに適切に切り替えることで、プリチャージレベルと所望の出力電圧との電位差を小さくでき、ＤＡＣ出力電圧のセットリング時間を高速にすることができる。
【００４８】
したがって駆動回路装置１００は、階調レベル配線を使用してプリチャージすることができる。このとき駆動回路装置１００では、複数ビットのデータ信号の下位ｎビットを固定値にしてプリチャージレベルにすることにより、チップ面積を大きくする原因となる素子サイズの大きな高圧素子を追加する必要がない。そのため駆動回路装置１００は、チップ面積を大きくする原因となる素子サイズの大きな高圧素子を追加する必要がなく、サイズの小さな低圧素子（ＯＲゲート）の追加で構成することができ、チップサイズを小さくすることができる。また駆動回路装置１００は、プリチャージレベルを表示データごとに適切に切り替えることによって、所望の電圧とプリチャージレベルとの電位差を小さくし、セットリング時間を短縮できる。さらに駆動回路装置１００は、ガンマ回路１８からＤＡＣ回路１７にアナログ基準レベルを伝送する階調レベル配線において、プリチャージレベルに設定する階調レベルのみ階調レベル配線の線幅を太くして配線抵抗を低くすることにより、チップサイズを巨大化させることなく、セットリング時間を短縮できる。
【００４９】
以上、本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、駆動回路装置１００には、第２のコンパレータ回路１１ｂは、データ信号Ｄ０〜Ｄ２を受ける３つが設けられているものとして説明したが、これらの個数に限られない。また例えば、ＤＡＣ回路１７とバッファアンプ回路１９が一体の回路であってもよい。
【符号の説明】
【００５０】
１１    コンパレータ回路
１２    シリアル・パラレル変換回路
１３    シフトレジスタ回路
１４    データレジスタ回路
１５    ラッチ回路
１５１    プリチャージ回路
１６    レベルシフト回路
１７    デジタルアナログ変換回路
１８    ガンマ回路
１９    バッファアンプ回路
１００    駆動回路装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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