(57)【要約】【課題】スイッチング特性の優れたｎチャネル二重拡散ＭＯＳ型トランジスタを提供する。【解決手段】ｎチャネルＤＭＯＳ型トランジスタ４３は、ｐ型半導体基板２と、ｐ型エピタキシャル層８と、ｐ型半導体基板２とｐ型エピタキシャル層８との境界部に配置されたｎ型埋め込み層４３３と、ｐ型ボディ層４３６と、ｐ型ボディ層４３６内に形成されたｎ型ソース層４３９と、ｎ型ソース層４３９との間にチャネル領域４６０を確保するようにｐ型エピタキシャル層８の表層部に形成されたｎ型ドリフト層４３５と、ｎ型ドレイン層４３８と、ｎ型ドリフト層４３５とｎ型埋め込み層４３３との間において、ｎ型埋め込み層４３３の上面に接するようにｐ型エピタキシャル層８内に埋め込まれ、ｎ型埋め込み層４３３よりも不純物濃度の低いｐ型埋め込み層４３４とを含む。【選択図】図３Ｂ
2014143363.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体基板と、
前記ｐ型半導体基板の上にエピタキシャル成長されたｐ型エピタキシャル層と、
前記ｐ型半導体基板と前記ｐ型エピタキシャル層との境界部に配置されたｎ型埋め込み層と、
前記ｐ型エピタキシャル層の表層部に形成されたｐ型ボディ層と、
前記ｐ型ボディ層内に形成され、前記ｐ型ボディ層とともに二重拡散構造を構成するｎ型ソース層と、
前記ｎ型ソース層との間にチャネル領域を確保するように、前記ｐ型ボディ層から間隔を開けて前記ｐ型エピタキシャル層の表層部に形成されたｎ型ドリフト層と、
前記チャネル領域から間隔を開けて、前記ｎ型ドリフト層に接するように前記ｐ型エピタキシャル層の表層部に形成されたｎ型ドレイン層と、
前記ｎ型ドリフト層と前記ｎ型埋め込み層との間において、前記ｎ型埋め込み層の上面に接するように前記ｐ型エピタキシャル層内に埋め込まれ、前記ｎ型埋め込み層よりも不純物濃度の低いｐ型埋め込み層と、
前記チャネル領域において前記ｐ型エピタキシャル層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを含む、ｎチャネル二重拡散ＭＯＳ型トランジスタ。
【請求項２】
前記ｎ型埋め込み層が、少なくとも、前記ｐ型ボディ層、前記チャネル領域、前記ｎ型ドリフト層、前記ｎ型ソース層、および前記ｎ型ドレイン層の直下の領域を含む領域に渡って連続している、請求項１に記載のｎチャネル二重拡散ＭＯＳ型トランジスタ。
【請求項３】
前記ｐ型埋め込み層が、前記ｎ型ドリフト層および前記ｎ型ドレイン層の直下の領域を含む領域に形成されている、請求項１または２に記載のｎチャネル二重拡散ＭＯＳ型トランジスタ。
【請求項４】
前記ｐ型埋め込み層が、前記ｐ型ボディ層の直下の領域を回避して形成されている、請求項１〜３のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタ。
【請求項５】
前記ｐ型埋め込み層が、前記チャネル領域の直下の領域を回避して形成されている、請求項１〜４のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタ。
【請求項６】
前記ｎ型ドレイン層と前記チャネル領域との間に介在するように前記ｎ型ドリフト層内に形成され、前記ｎ型ドリフト層内の電流経路を延長する絶縁物埋め込み構造をさらに含む、請求項１〜５のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタ。
【請求項７】
前記ｐ型ボディ層、前記チャネル領域、前記ｎ型ドリフト層、前記ｎ型ソース層および前記ｎ型ドレイン層を取り囲んで活性領域を区画し、前記ｎ型埋め込み層に接するｎ型ウェルをさらに含む、請求項１〜６のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタ。
【請求項８】
請求項１〜７のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタと、
前記ｐ型半導体基板上に形成されたＣＭＯＳ型素子と、
前記ｐ型半導体基板上に形成されたバイポーラ型素子とを含む、半導体複合素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ｎチャネル二重拡散ＭＯＳ(Metal Oxide Semiconductor)型トランジスタおよびそれを備えた半導体複合素子に関する。
【背景技術】
【０００２】
特許文献１は、バイポーラ素子、ＣＭＯＳ(Complementary MOS)型トランジスタおよびＤＭＯＳ(Double diffusion MOS)型トランジスタを共通の半導体基板上に形成した半導体複合素子であるＢｉＣＤＭＯＳ(Bipolar CMOS DMOS)素子を開示している。ｎチャネルＤＭＯＳ型トランジスタは、一般にｐ型半導体基板上にｎ型埋め込み層を挟んで形成されたｎ型ウェルを有している。このｎ型ウェルの表層部に、ｐ型ボディ層およびｎ型ドリフト層が間隔を開けて形成され、それらの間がチャネル領域とされる。ｐ型ボディ層内にはｎ型ソース層が形成される。ｎ型ドリフト層に接するように、ｎ型ウェル内にｎ型ドレイン層が形成される。そして、チャネル領域にゲート絶縁膜を介してゲート電極が対向している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−６２５６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、このような構造では、ｎ型埋め込み層がｎ型ドレイン層と同ノードとなるため、ｎ型埋め込み層とｐ型半導体基板との間の大きな容量が、スルーレートに対して無視できない影響を及ぼす。したがって、優れたスイッチング特性を得難い。また、ｐ型ボディ層がｎ型ウェルで囲まれているため、横方向への空乏層の拡がりが不充分であり、オン抵抗を低くすることができない。
【０００５】
そこで、この発明の目的は、スイッチング特性の優れたｎチャネル二重拡散ＭＯＳ型トランジスタおよびそれを備えた半導体複合素子を提供することである。
【課題を解決するための手段】
【０００６】
上記の目的を達成するための請求項１記載の発明は、ｐ型半導体基板と、前記ｐ型半導体基板の上にエピタキシャル成長されたｐ型エピタキシャル層と、前記ｐ型半導体基板と前記ｐ型エピタキシャル層との境界部に配置されたｎ型埋め込み層と、前記ｐ型エピタキシャル層の表層部に形成されたｐ型ボディ層と、前記ｐ型ボディ層内に形成され、前記ｐ型ボディ層とともに二重拡散構造を構成するｎ型ソース層と、前記ｎ型ソース層との間にチャネル領域を確保するように、前記ｐ型ボディ層から間隔を開けて前記ｐ型エピタキシャル層の表層部に形成されたｎ型ドリフト層と、前記チャネル領域から間隔を開けて、前記ｎ型ドリフト層に接するように前記ｐ型エピタキシャル層の表層部に形成されたｎ型ドレイン層と、前記ｎ型ドリフト層と前記ｎ型埋め込み層との間において、前記ｎ型埋め込み層の上面に接するように前記ｐ型エピタキシャル層内に埋め込まれ、前記ｎ型埋め込み層よりも不純物濃度の低いｐ型埋め込み層と、前記チャネル領域において前記ｐ型エピタキシャル層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するように形成されたゲート電極とを含む、ｎチャネル二重拡散ＭＯＳ型トランジスタである。
【０００７】
この構成によれば、ｐ型エピタキシャル層内にｐ型ボディ層およびｎ型ドリフト層が形成されている。そして、ｐ型エピタキシャル層はｎ型埋め込み層によってｐ型半導体基板から分離されており、さらに、ｎ型埋め込み層とｎ型ドリフト層との間にはｐ型埋め込み層がｎ型埋め込み層に接するように設けられている。したがって、ｎ型ドリフト層に接するｎ型ドレイン層は、ｎ型埋め込み層から電気的に分離されているので、ｎ型埋め込み層とｐ型半導体基板との間の大きな容量がスイッチング特性に大きな影響を与えることを回避でき、スイッチング特性の優れたｎチャネル二重拡散ＭＯＳ型トランジスタを実現できる。また、ｐ型ボディ層はｐ型エピタキシャル層で囲まれているうえに、ｐ型埋め込み層がｎ型ドリフト層からｎ型埋め込み層に向かう空乏層の拡がりを抑制するので、ｎ型ドリフト層から延びる空乏層を横方向に充分に広げることができる。それによって、オン抵抗を低減できる。ｎ型埋め込み層の不純物濃度は、ｐ型埋め込み層の不純物濃度よりも高い（好ましくは１０倍以上）ので、ｎ型埋め込み層がｐ型化することがなく、ｐ型エピタキシャル層はｐ型半導体基板から確実に分離できる。
【０００８】
ｎ型ドレイン層とｎ型埋め込み層との間の耐圧は、ドレイン・ソース間と同程度に確保できる。また、ｐ型エピタキシャル層のチャネル領域に形成されるチャネルによって、ソース・ドレイン間の電流経路を確保できる。
一方、ｐ型ボディ層内に形成されるｎ型ソース層の電位は、ｎ型埋め込み層の電位から独立に決定することができる。たとえば、ｎ型埋め込み層をグランド電位とする一方で、ｎ型ソース層およびｎ型ドレイン層を高電位とすることができる。したがって、この発明のｎチャネル二重拡散ＭＯＳ型トランジスタは、たとえば、インバータ回路やＤＣ−ＤＣコンバータにおいて用いられるブリッジ回路（フルブリッジ回路またはハーフブリッジ回路）を構成するハイサイドトランジスタおよびローサイドトランジスタのいずれとしても用いることができる。すなわち、ハイサイドトランジスタおよびローサイドトランジスタに共通の素子構造を適用できる。したがって、ブリッジ回路のための素子構造を簡単にすることができる。
【０００９】
請求項２記載の発明は、前記ｎ型埋め込み層が、少なくとも、前記ｐ型ボディ層、前記チャネル領域、前記ｎ型ドリフト層、前記ｎ型ソース層、および前記ｎ型ドレイン層の直下の領域を含む領域に渡って連続している、請求項１に記載のｎチャネル二重拡散ＭＯＳ型トランジスタである。これにより、ｎチャネル二重拡散ＭＯＳ型トランジスタの活性領域をｐ型半導体基板から確実に分離できる。
【００１０】
請求項３記載の発明は、前記ｐ型埋め込み層が、前記ｎ型ドリフト層および前記ｎ型ドレイン層の直下の領域を含む領域に形成されている、請求項１または２に記載のｎチャネル二重拡散ＭＯＳ型トランジスタである。これにより、ｎ型ドリフト層からｎ型埋め込み層に向かう空乏層の拡がりを確実に抑制できる。
請求項４記載の発明は、前記ｐ型埋め込み層が、前記ｐ型ボディ層の直下の領域を回避して形成されている、請求項１〜３のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタである。これにより、ｐ型埋め込み層を小さくできるので、ｎ型ドリフト層とｐ型埋め込み層との間の容量を小さくして、スイッチング特性を一層向上できる。
【００１１】
請求項５記載の発明は、前記ｐ型埋め込み層が、前記チャネル領域の直下の領域を回避して形成されている、請求項１〜４のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタである。これにより、ｐ型埋め込み層を小さくできるので、ｎ型ドリフト層とｐ型埋め込み層との間の容量を小さくして、スイッチング特性を一層向上できる。
請求項６記載の発明は、前記ｎ型ドレイン層と前記チャネル領域との間に介在するように前記ｎ型ドリフト層内に形成され、前記ｎ型ドリフト層内の電流経路を延長する絶縁物埋め込み構造をさらに含む、請求項１〜５のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタである。この構成により、ドリフト層内の絶縁物埋め込み構造によって、チャネル領域からｎ型ドレイン層に至る電流経路が長くなっている。それによって、ドレイン・エクステンデッド構造が形成されており、ｎチャネル二重拡散ＭＯＳ型トランジスタを高耐圧素子とすることができる。
【００１２】
請求項７記載の発明は、前記ｐ型ボディ層、前記チャネル領域、前記ｎ型ドリフト層、前記ｎ型ソース層および前記ｎ型ドレイン層を取り囲んで活性領域を区画し、前記ｎ型埋め込み層に接するｎ型ウェルをさらに含む、請求項１〜６のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタである。この構成により、ｎチャネル二重拡散ＭＯＳ型トランジスタの活性領域を横方向からも分離できる。したがって、共通の半導体基板上に別の素子を形成して、複合型の半導体素子を形成することもできる。また、ｎ型ウェルはｎ型埋め込み層と同ノードになるので、ｎ型ウェルの電位を制御（たとえばグランド電位に制御）することによって、ｎ型埋め込み層の電位を制御できる。これにより、安定な素子動作を確保できる。
【００１３】
請求項８記載の発明は、請求項１〜７のいずれか一項に記載のｎチャネル二重拡散ＭＯＳ型トランジスタと、前記ｐ型半導体基板上に形成されたＣＭＯＳ型素子と、前記ｐ型半導体基板上に形成されたバイポーラ型素子とを含む、半導体複合素子である。この構成により、優れたスイッチング特性を有するｎチャネル二重拡散ＭＯＳ型トランジスタを備えたＢｉＣＤＭＯＳ素子を構成することができる。
【００１４】
半導体複合素子は、さらに、ｐチャネルＤＭＯＳ型トランジスタ、ｐチャネルＭＯＳ型トランジスタ、ｎチャネルＭＯＳ型トランジスタ、抵抗素子、キャパシタ素子、ダイオード素子に代表される機能素子（能動素子または受動素子）を少なくとも一つ備えていてもよい。
【図面の簡単な説明】
【００１５】
【図１】図１は、この発明の一実施形態に係る半導体複合素子の構成を説明するための断面図である。
【図２Ａ】図２Ａは、前記半導体複合素子のＣＭＯＳエリアの構成例を説明するための断面図である。
【図２Ｂ】図２Ｂは、前記半導体複合素子のＣＭＯＳエリアの構成例を説明するための断面図である。
【図３Ａ】図３Ａは、前記半導体複合素子のＤＭＯＳエリアの構成例を説明するための断面図である。
【図３Ｂ】図３Ｂは、前記半導体複合素子のＤＭＯＳエリアの構成例を説明するための断面図である。
【図３Ｃ】図３Ｃは、前記半導体複合素子のＤＭＯＳエリアの構成例を説明するための断面図である。
【図４Ａ】図４Ａは、前記半導体複合素子のバイポーラエリアの構成例を説明するための断面図である。
【図４Ｂ】図４Ｂは、前記半導体複合素子のバイポーラエリアの構成例を説明するための断面図である。
【図４Ｃ】図４Ｃは、前記半導体複合素子のバイポーラエリアの構成例を説明するための断面図である。
【図５Ａ】図５Ａは、前記半導体複合素子の受動素子エリアの構成例を説明するための断面図である。
【図５Ｂ】図５Ｂは、前記半導体複合素子の受動素子エリアの構成例を説明するための断面図である。
【図５Ｃ】図５Ｃは、前記半導体複合素子の受動素子エリアの構成例を説明するための断面図である。
【図６】図６は、前記半導体複合素子の製造工程を説明するための図である。
【発明を実施するための形態】
【００１６】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る半導体複合素子の構成を説明するための断面図である。この半導体複合素子１は、ＢｉＣＤＭＯＳ素子であり、共通の半導体基板２（たとえばシリコン基板）上に、ＣＭＯＳエリア３と、ＤＭＯＳエリア４と、バイポーラエリア５と、受動素子エリア６とを備えている。ＣＭＯＳエリア３には、ＣＭＯＳ型トランジスタ３０が形成されており、ＤＭＯＳエリア４にはＤＭＯＳ型トランジスタ４０が形成されており、バイポーラエリア５にはバイポーラ素子５０が形成されている。受動素子エリア６には、抵抗素子、キャパシタ等の受動素子６０が形成されている。
【００１７】
図２Ａおよび図２Ｂは、ＣＭＯＳエリア３の構成例を説明するための断面図であり、各図の下段に示すように合体してＣＭＯＳエリア３を示す断面図を構成する。ＣＭＯＳエリア３には、ＣＭＯＳ型トランジスタ３０として、たとえば、１．５Ｖ程度の耐圧の低耐圧ＣＭＯＳ型トランジスタ３１、５Ｖ程度の耐圧の中耐圧ＣＭＯＳ型トランジスタ３２、１５Ｖ程度の高耐圧ＣＭＯＳ型トランジスタ３３などが形成されている。低耐圧ＣＭＯＳ型トランジスタ３１は、低耐圧ｎチャネルＭＯＳ型トランジスタ３１ｎと、低耐圧ｐチャネルＭＯＳ型トランジスタ３１ｐとを含む。中耐圧ＣＭＯＳ型トランジスタ３２は、中耐圧ｎチャネルＭＯＳ型トランジスタ３２ｎと、中耐圧ｐチャネルＭＯＳ型トランジスタ３２ｐとを含む。高耐圧ＣＭＯＳ型トランジスタ３３は、高耐圧ｎチャネルＭＯＳ型トランジスタ３３ｎと、高耐圧ｐチャネルＭＯＳ型トランジスタ３３ｐとを含む。個々のＭＯＳ型トランジスタは、素子分離部７によって、他の素子から電気的に分離されている。素子分離部７は、この実施形態では、溝７１内に絶縁物７２（たとえば酸化シリコン）を埋め込んだＳＴＩ(Shallow Trench Isolation)構造部で構成されている。
【００１８】
ｐ型半導体基板２上にはｐ型エピタキシャル層８が成長させられている。ｐ型エピタキシャル層８の表層部には、低耐圧ＣＭＯＳ型トランジスタ３１のための深いｎ型ウェル３１１（ＤＮＷ）が形成されている。このｎ型ウェル３１１内に低耐圧ｎチャネルＭＯＳ型トランジスタ３１ｎおよび低耐圧ｐチャネルＭＯＳ型トランジスタ３１ｐが形成されている。より具体的には、ｎ型ウェル３１１の表層部に浅いｐ型ウェル３１２（ＰＷ）および浅いｎ型ウェル３１３（ＮＷ）が形成されている。それらのｐ型ウェル３１１およびｎ型ウェル３１２の間は素子分離部３４６（７）で分離されている。ｐ型ウェル３１２の表層部には、間隔を開けて一対のｎ型ＬＤＤ（Lightly Doped Drain）層３１４（ＬＶＮＬＤＤ）が間隔を開けて形成されている。それらの一対のｎ型ＬＤＤ層３１４内には、それぞれ、ｎ＋型ソース層３１５およびｎ＋型ドレイン層３１６が形成されている。一対のｎ型ＬＤＤ層３１４の間の領域は、チャネル領域３１７である。このチャネル領域３１７には、ゲート絶縁膜３１８を挟んでゲート電極３１９が対向している。こうして、低耐圧ｎチャネルＭＯＳ型トランジスタ３１ｎが構成されている。一方、ｎ型ウェル３１３の表層部には、間隔を開けて一対のｐ型ＬＤＤ層３４０（ＬＶＰＬＤＤ）が間隔を開けて形成されている。それらの一対のｐ型ＬＤＤ層３４０内には、それぞれ、ｐ＋型ソース層３４１およびｐ＋型ドレイン層３４２が形成されている。一対のｐ型ＬＤＤ層３４０の間の領域は、チャネル領域３４３である。このチャネル領域３４３には、ゲート絶縁膜３４４を挟んでゲート電極３４５が対向している。こうして、低耐圧ｐチャネルＭＯＳ型トランジスタ３１ｐが構成されている。
【００１９】
ｐ型エピタキシャル層８の表層部には、また、中耐圧ｎチャネルＭＯＳ型トランジスタ３２ｎのための深いｎ型ウェル３２１（ＨＶＮＷ）と、中耐圧ｐチャネルＭＯＳ型トランジスタ３２ｐのための深いｎ型ウェル３２２（ＨＶＮＷ）とが形成されている。これらのｎ型ウェル３２１，３２２は、素子分離部３５７（７）によって、互いに分離されている。ｎ型ウェル３２１，３２２内に、中耐圧ｎチャネルＭＯＳ型トランジスタ３２ｎおよび中耐圧ｐチャネルＭＯＳ型トランジスタ３２ｐがそれぞれ形成されている。より具体的には、ｎ型ウェル３２１の表層部に浅いｐ型ウェル３２３（ＰＷ）が形成されている。ｐ型ウェル３２３の表層部には、間隔を開けて一対のｎ型ＬＤＤ層３２４（ＭＶＮＬＤＤ）が間隔を開けて形成されている。それらの一対のｎ型ＬＤＤ層３２４内には、それぞれ、ｎ＋型ソース層３２５およびｎ＋型ドレイン層３２６が形成されている。一対のｎ型ＬＤＤ３２４層の間の領域は、チャネル領域３２７である。このチャネル領域３２７には、ゲート絶縁膜３２８を挟んでゲート電極３２９が対向している。こうして、中耐圧ｎチャネルＭＯＳ型トランジスタ３２ｎが構成されている。一方、深いｎ型ウェル３２２の表層部には、浅いｎ型ウェル３５０（ＮＷ）が形成されている。このｎ型ウェル３５０の表層部には、間隔を開けて一対のｐ型ＬＤＤ層３５１（ＭＶＰＬＤＤ）が間隔を開けて形成されている。それらの一対のｐ型ＬＤＤ層３５１内には、それぞれ、ｐ＋型ソース層３５２およびｐ＋型ドレイン層３５３が形成されている。一対のｐ型ＬＤＤ層３５１の間の領域は、チャネル領域３５４である。このチャネル領域３５４には、ゲート絶縁膜３５５を挟んでゲート電極３５６が対向している。こうして、中耐圧ｐチャネルＭＯＳ型トランジスタ３２ｐが構成されている。
【００２０】
ｐ型エピタキシャル層８の表層部には、また、高耐圧ｎチャネルＭＯＳ型トランジスタ３３ｎのための深いｎ型ウェル３３１（ＨＶＮＷ）と、高耐圧ｐチャネルＭＯＳ型トランジスタ３３ｐのための深いｎ型ウェル３３２（ＨＶＮＷ）とが形成されている。これらのｎ型ウェル３３１，３３２は、素子分離部３７３（７）によって、互いに分離されている。また、ｎ型ウェル３３１，３３２の底部には、それぞれ、ｎ型埋め込み層３３３，３３４（ＢＬ）が配置されており、ｎ型ウェル３３１，３３２をｐ型半導体基板２から電気的に分離している。
【００２１】
ｎ型ウェル３３１，３３２内に、高耐圧ｎチャネルＭＯＳ型トランジスタ３３ｎおよび高耐圧ｐチャネルＭＯＳ型トランジスタ３３ｐがそれぞれ形成されている。
具体的には、ｎ型ウェル３３１内にｐ型ドリフト層３３５（ＰＤＲＩＦＴ）が形成されている。このｐ型ドリフト層３３５の表層部には、一対の浅いｎ型ウェル３３６（ＮＷ）が間隔を開けて形成されている。それらの一対の浅いｎ型ウェル３３６内には、一対のｎ型ＬＤＤ層３３７（ＭＶＮＬＤＤ）がそれぞれ形成されている。そして、それらの一対のｎ型ＬＤＤ層３３７内には、それぞれ、ｎ＋型ソース層３３８およびｎ＋型ドレイン層３３９が形成されている。一対の浅いｎ型ウェル３３６の間の領域は、チャネル領域３６０である。このチャネル領域３６０には、ゲート絶縁膜３６１を挟んでゲート電極３６２が対向している。こうして、高耐圧ｎチャネルＭＯＳ型トランジスタ３３ｎが構成されている。ｐ型ドリフト層３３５とｎ型埋め込み層３３４との間には、ｐ型埋め込み層３６３（ＬＩ）が介在されており、このｐ型埋め込み層３６３の上下面は、ｐ型ドリフト層３３５およびｎ型埋め込み層３３４にそれぞれ接している。
【００２２】
一方、深いｎ型ウェル３３２内には、ｎ型ドリフト層３６４（ＮＤＲＩＦＴ）が形成されている。このｎ型ドリフト層３６４の表層部には、一対の浅いｐ型ウェル３６６（ＰＷ）が間隔を開けて形成されている。それらの一対の浅いｐ型ウェル３６６内には、一対のｐ型ＬＤＤ層３６７（ＭＶＰＬＤＤ）がそれぞれ形成されている。そして、それらの一対のｐ型ＬＤＤ層３６７内には、それぞれ、ｐ＋型ソース層３６８およびｐ＋型ドレイン層３６９が形成されている。一対の浅いｐ型ウェル３６６の間の領域は、チャネル領域３７０である。このチャネル領域３７０には、ゲート絶縁膜３７１を挟んでゲート電極３７２が対向している。こうして、高耐圧ｐチャネルＭＯＳ型トランジスタ３３ｐが構成されている。
【００２３】
深いｎ型ウェル３２１，３２２，３３１，３３２の周囲に配置された素子分離部７は、その底部にｐ型ドリフト層７３（ＰＤＲＩＦＴ）およびｐ型ウェル７４（ＰＷ）を伴っている。これにより、より確実な素子分離が達成されている。
図３Ａ、図３Ｂおよび図３Ｃは、ＤＭＯＳエリア４の構成例を説明するための断面図であり、各図の下段に示すように合体してＤＭＯＳエリア４を示す断面図を構成する。ＤＭＯＳエリア４には、ＤＭＯＳ型トランジスタ４０として、たとえば、７Ｖ程度の耐圧の低耐圧ｎチャネルＤＭＯＳ型トランジスタ４１、１０Ｖ程度の耐圧の中耐圧ｎチャネルＤＭＯＳ型トランジスタ４２、１５Ｖ〜２８Ｖ程度の高耐圧ｎチャネルＤＭＯＳ型トランジスタ４３、１０Ｖ〜２８Ｖ程度の高耐圧ｐチャネルＤＭＯＳ型トランジスタ４４などが形成されている。高耐圧ｎチャネルＤＭＯＳ型トランジスタ４３は、この発明の一実施形態に係るｎチャネル二重拡散ＭＯＳ型トランジスタである。個々のＤＭＯＳ型トランジスタ４１〜４４は、素子分離部７によって、他の素子から電気的に分離されている。ＤＭＯＳエリア４内の素子分離部７は、この実施形態では、溝７１内に絶縁物７２（たとえば酸化シリコン）を埋め込んだＳＴＩ構造で構成されている。素子分離部７は、その底部にｐ型ドリフト層７３（ＰＤＲＩＦＴ）およびｐ型ウェル７４（ＰＷ）を伴っている。これにより、より確実な素子分離が図られている。また、ＤＭＯＳエリア４内の素子分離部７の直下には、ｐ型埋め込み層７５（ＬＩ）が形成されている。このｐ型埋め込み層７５は、ｐ型半導体基板２とｐ型エピタキシャル層８との境界部に配置されている。
【００２４】
ｐ型半導体基板２上に成長させられたｐ型エピタキシャル層８の表層部には、低耐圧ｎチャネルＤＭＯＳ型トランジスタ４１のための深いｎ型ウェル４１１（ＨＶＮＷ）が形成されている。このｎ型ウェル４１１内に低耐圧ｎチャネルＤＭＯＳ型トランジスタ４１が形成されている。また、ｎ型ウェル４１１の底部には、ｎ型埋め込み層４１２（ＢＬ）が配置されており、ｎ型ウェル４１１をｐ型半導体基板２から電気的に分離している。
【００２５】
ｎ型ウェル４１１の表層部にｎ型ドリフト層となる浅いｎ型ウェル４１３（ＮＷ）が環状に形成されており、このｎ型ウェル４１３に取り囲まれるように、ｐ型ボディ層としての浅いｐ型ウェル４１４（ＰＷ）が形成されている。ｎ型ウェル４１３の表層部には、ｎ＋型ドレイン層４１５が形成されている。また、ｐ型ウェル４１４内には、その表層部にｎ型ＬＬＤ層４２０（ＭＶＮＬＬＤ）が形成されており、さらにその表層部にｎ＋型ソース層４１６が形成されている。ｎ＋型ドレイン層４１５およびｎ＋型ソース層４１６の間にチャネル領域４１７が設定されている。このチャネル領域４１７には、ゲート絶縁膜４１８を介して、ゲート電極４１９が対向している。ゲート電極４１９は、この実施形態では、環状のｎ型ウェル４１３の内縁に沿う環状に形成されている。こうして、ｐ型ウェル４１４内にｎ＋型ソース層４１６を形成した二重拡散構造を有する低耐圧ｎチャネルＤＭＯＳ型トランジスタ４１が構成されている。
【００２６】
ｐ型エピタキシャル層８の表層部には、また、中耐圧ｎチャネルＤＭＯＳ型トランジスタ４２のための深いｎ型ウェル４２１（ＨＶＮＷ）が形成されている。このｎ型ウェル４２１内に中耐圧ｎチャネルＤＭＯＳ型トランジスタ４２が形成されている。また、ｎ型ウェル４２１の底部には、ｎ型埋め込み層４２２（ＢＬ）が配置されており、ｎ型ウェル４２１をｐ型半導体基板２から電気的に分離している。
【００２７】
ｎ型ウェル４２１の表層部にｎ型ドリフト層となる浅いｎ型ウェル４２３（ＮＷ）が環状に形成されており、このｎ型ウェル４２３に取り囲まれるように、ｐ型ボディ層としての浅いｐ型ウェル４２４（ＰＷ）が形成されている。浅いｎ型ウェル４２３の表層部には、ｎ＋型ドレイン層４２５が形成されている。また、浅いｐ型ウェル４２４内には、その表層部にｎ型ＬＤＤ層４５３（ＭＶＮＬＤＤ）が形成されており、そのｎ型ＬＤＤ層４５３の表層部にｎ＋型ソース層４２６が形成されている。ｎ＋型ドレイン層４２５およびｎ＋型ソース層４２６の間にチャネル領域４２７が設定されている。このチャネル領域４２７には、ゲート絶縁膜４２８を介して、ゲート電極４２９が対向している。ゲート電極４２９は、この実施形態では、環状のｎ型ウェル４２３の内縁に沿う環状に形成されている。こうして、ｐ型ウェル４２４内にｎ＋型ソース層４２６を形成した二重拡散構造を有する中耐圧ｎチャネルＤＭＯＳ型トランジスタ４２が構成されている。浅いｎ型ウェル４２３の表層部には、ゲート電極４２９の外縁に沿うように、絶縁物埋め込み構造であるＳＴＩ構造部４５０が環状に設けられている。ＳＴＩ構造部４５０は、ｎ型ウェル４２３の表面から掘り込まれた溝４５１内に酸化シリコン等の絶縁物４５２を埋め込んで構成されている。このＳＴＩ構造部４５０は、ドリフト層としてのｎ型ウェル４２３内における電流経路を延長し、それによって、高耐圧化に寄与する。
【００２８】
高耐圧ｎチャネルＤＭＯＳ型トランジスタ４３は、ｐ型エピタキシャル層８（ＰＥＰＩ）の表層部に形成された環状のｎ型ウェル４３１（ＨＶＮＷ）によって取り囲まれた領域（ｐ型エピタキシャル層８）に活性領域４３２を有している。この活性領域４３２は、さらに、その底部において、ｎ型埋め込み層４３３（ＢＬ）によって区画されている。ｎ型埋め込み層４３３は、ｐ型半導体基板２とｐ型エピタキシャル層８との境界部に配置されている。ｎ型ウェル４３１は、ｐ型エピタキシャル層８の表面からｎ型埋め込み層４３３に至るように形成されており、その下部がｎ型埋め込み層４３３の上面に接している。これにより、活性領域４３２は、ｐ型半導体基板２および外部のｐ型エピタキシャル層８から電気的に分離されている。ｎ型ウェル４３１の表層部には、このｎ型ウェル４３１の電位を制御するための電極接続部としてのｎ＋型層４６６が形成されている。
【００２９】
活性領域４３２内には、ｐ型エピタキシャル層８の表層部に、ｎ型ドリフト層４３５（ＮＤＲＩＦＴ）が環状に形成されている。このｎ型ドリフト層４３５に取り囲まれるように、ｐ型ボディ層としての浅いｐ型ウェル４３６（ＰＷ）が形成されている。ｎ型ドリフト層４３５の表層部には、ｎ＋型ドレイン層４３８が形成されている。また、ｐ型ウェル４３６内にはその表層部にｎ型ＬＤＤ層４３７（ＭＶＮＬＤＤ）が形成されており、さらにその表層部にｎ＋型ソース層４３９が形成されている。ｎ型ドリフト層４３５およびｎ＋型ソース層４３９の間にチャネル領域４６０が確保されている。ｎ＋型ドレイン層４３８は、チャネル領域４６０から間隔を開けて、ｎ型ドリフト層４３５に接するように形成されている。この実施形態では、ｎ＋型ドレイン層４３８はｎ型ドリフト層４３５内に配置されているが、ｎ＋型ドレイン層４３８はｎ型ドリフト層４３５に接していればよく、その一部がｎ型ドリフト層４３５外に位置していてもよい。チャネル領域４６０には、ゲート絶縁膜４６１を介して、ゲート電極４６２が対向している。ゲート電極４６２は、この実施形態では、環状のｎ型ドリフト層４３５の内縁に沿う環状に形成されている。こうして、ｐ型ウェル４３６内にｎ＋型ソース層４３９を形成した二重拡散構造を有する高耐圧ｎチャネルＤＭＯＳ型トランジスタ４３が構成されている。
【００３０】
ｎ型ドリフト層４３５の表層部には、ゲート電極４６２の外縁に沿うように、ＳＴＩ構造部４６３からなる絶縁物埋め込み構造が環状に設けられている。ＳＴＩ構造部４６３は、ｎ型ドリフト層４３５の表面から掘り込まれた溝４６４内に酸化シリコン等の絶縁物４６５を埋め込んで構成されている。このＳＴＩ構造部４６３は、ｎ型ドリフト層４３５内における電流経路を延長し、それによって、ドレイン・エクステンデッド構造を形成している。この構造は、高耐圧化に寄与している。
【００３１】
ｎ＋型ウェル４３１とｎ型ドリフト層４３５との間には、ｐ型エピタキシャル層８の表面にＳＴＩ部４５６が配置されている。
ｎ型ドリフト層４３５とｎ型埋め込み層４３３との間には、ｐ型埋め込み層４３４（ＬＩ）が配置されている。ｐ型埋め込み層４３４は、ｎ型埋め込み層４３３の上面に接している。ｐ型埋め込み層４３４の上面はｎ型ドリフト層４３５から離れており、それらの間にはｐ型エピタキシャル層８が入り込んでいる。ｐ型埋め込み層４３４の不純物濃度は、ｎ型埋め込み層４３３の不純物濃度よりも低く、たとえばｎ型埋め込み層４３３の不純物濃度の１０分の１以下とされている。
【００３２】
ｎ型埋め込み層４３３は、ｐ型ウェル４３１、チャネル領域４６０、ｎ型ドリフト層４３５、ｎ＋型ソース層４３９およびｎ＋型ドレイン層４３８の直下の領域を含む領域に渡って連続している。また、ｐ型埋め込み層４３４は、ｎ型ドリフト層４３５およびｎ＋型ドレイン層４３８の直下の領域に形成されている。また、ｐ型埋め込み層４３４は、ｐ型ウェル４３６およびチャネル領域４６０の直下の領域を回避して形成されている。
【００３３】
このように、ｐ型エピタキシャル層８内にｐ型ボディ層としてのｐ型ウェル４３６およびｎ型ドリフト層４３５が形成されている。そして、ｐ型エピタキシャル層８はｎ型埋め込み層４３３によってｐ型半導体基板２から分離されており、さらに、ｎ型埋め込み層４３３とｎ型ドリフト層４３５との間にはｐ型埋め込み層４３４がｎ型埋め込み層４３３に接するように設けられている。したがって、ｎ型ドリフト層４３５に接するｎ＋型ドレイン層４３８は、ｎ型埋め込み層４３３から電気的に分離されているので、ｎ型埋め込み層４３５とｐ型半導体基板２との間の大きな容量がスイッチング特性に大きな影響を与えることを回避でき、優れたスイッチング特性を実現できる。また、ｐ型ウェル４３６はｐ型エピタキシャル層８で囲まれているうえに、ｐ型埋め込み層４３４がｎ型ドリフト層４３５からｎ型埋め込み層４３３に向かう空乏層の拡がりを抑制するので、ｎ型ドリフト層４３５から延びる空乏層を横方向に充分に広げることができる。それによって、オン抵抗を低減できる。ｎ型埋め込み層４３３の不純物濃度は、ｐ型埋め込み層４３４の不純物濃度よりも高い（好ましくは１０倍以上）ので、ｎ型埋め込み層４３３がｐ型化することがなく、ｐ型エピタキシャル層８はｐ型半導体基板２から確実に分離できる。
【００３４】
ｎ＋型ドレイン層４３８とｎ型埋め込み層４３３との間の耐圧は、ドレイン・ソース間と同程度に確保できる。また、ｐ型エピタキシャル層８のチャネル領域４６０に形成されるチャネルによって、ソース・ドレイン間の電流経路を確保できる。
一方、ｐ型ウェル４３６内に形成されるｎ＋型ソース層４３９の電位は、ｎ型埋め込み層４３３の電位から独立に決定することができる。たとえば、ｎ型埋め込み層４３３をグランド電位とする一方で、ｎ＋型ソース層４３９およびｎ＋型ドレイン層４３８を高電位とすることができる。したがって、高耐圧ｎチャネルＤＭＯＳ型トランジスタ４３は、たとえば、インバータ回路やＤＣ−ＤＣコンバータにおいて用いられるブリッジ回路（フルブリッジ回路またはハーフブリッジ回路）を構成するハイサイドトランジスタおよびローサイドトランジスタのいずれとしても用いることができる。すなわち、ハイサイドトランジスタおよびローサイドトランジスタに共通の素子構造を適用できる。したがって、ブリッジ回路のための素子構造を簡単にすることができる。
【００３５】
また、この実施形態では、ｎ型埋め込み層４３３が、ｐ型ウェル４３６、チャネル領域４６０、ｎ型ドリフト層４３５、ｎ＋型ソース層４３９、およびｎ＋型ドレイン層４３８の直下の領域を含む領域に渡って連続している。これにより、活性領域４３２をｐ型半導体基板２から確実に分離できる。
さらに、この実施形態では、ｐ型埋め込み層４３４が、ｎ型ドリフト層４３５およびｎ＋型ドレイン層４３８の直下の領域を含む領域に形成されている。これにより、ｎ型ドリフト層４３５からｎ型埋め込み層４３３に向かう空乏層の拡がりを確実に抑制できる。
【００３６】
また、この実施形態では、ｐ型埋め込み層４３４が、ｐ型ウェル４３１の直下の領域を回避して形成されている。さらに、ｐ型埋め込み層４３４が、チャネル領域４６０の直下の領域を回避して形成されている。これにより、ｐ型埋め込み層４３４を小さくできるので、ｎ型ドリフト層４３５とｐ型埋め込み層４３３との間の容量を小さくして、スイッチング特性を一層向上できる。
【００３７】
また、この実施形態では、ｎ型ウェル４３１は、ｐ型ウェル４３６、チャネル領域４６０、ｎ型ドリフト層４３５、ｎ＋型ソース層４３９およびｎ＋型ドレイン層４３８を取り囲んで活性領域４３２を区画し、ｎ型埋め込み層４３３に接している。これにより、活性領域４３２を横方向からも分離できる。したがって、共通のｐ型半導体基板２上に別の素子を形成して、複合型の半導体素子を形成できる。また、ｎ型ウェル４３１はｎ型埋め込み層４３３と同ノードになるので、ｎ型ウェル４３１の電位を制御（たとえばグランド電位に制御）することによって、ｎ型埋め込み層４３３の電位を制御できる。これにより、安定な素子動作を確保できる。
【００３８】
ｐ型エピタキシャル層８の表層部には、また、高耐圧ｐチャネルＤＭＯＳ型トランジスタ４４のための深いｎ型ウェル４４１（ＨＶＮＷ）が形成されている。この深いｎ型ウェル４４１内に高耐圧ｐチャネルＤＭＯＳ型トランジスタ４４が形成されている。ｎ型ウェル４４１の底部には、ｎ型埋め込み層４４２（ＢＬ）が配置されており、ｎ型ウェル４４１をｐ型半導体基板２から電気的に分離している。
【００３９】
ｎ型ウェル４４１の表層部にはｐ型ドリフト層４４３（ＰＤＲＩＦＴ）が環状に形成されており、このｐ型ドリフト層４４３に取り囲まれるように、ｎ型ボディ層としての浅いｎ型ウェル４４４（ＮＷ）が形成されている。ｐ型ドリフト層４４３内には、浅いｐ型ウェル４４５（ＰＷ）が環状に形成されている。そして、ｐ型ウェル４４５の表層部には、ｐ＋型ドレイン層４４６が環状に形成されている。また、ｎ型ウェル４４４の表層部にはｐ型ＬＤＤ層４４７（ＭＶＰＬＤＤ）が形成されており、さらにその表層部にｐ＋型ソース層４４８が形成されている。ｐ＋型ドレイン層４４６およびｐ＋型ソース層４４８の間にチャネル領域４４９が設定されている。このチャネル領域４４９には、ゲート絶縁膜４９０を介して、ゲート電極４９１が対向している。ゲート電極４９１は、この実施形態では、環状のｐ型ドリフト層４４３の内縁に沿う環状に形成されている。こうして、ｎ型ウェル４４５内にｐ＋型ソース層４４８を形成した二重拡散構造を有する高耐圧ｐチャネルＤＭＯＳ型トランジスタ４４が構成されている。
【００４０】
図４Ａ、図４Ｂおよび図４Ｃは、バイポーラエリア５の構成例を説明するための断面図であり、各図の下段に示すように合体してバイポーラエリア５を示す断面図を構成する。バイポーラエリア５には、バイポーラ素子５０として、たとえば、１０Ｖ程度の耐圧のｎｐｎトランジスタ５１、１０Ｖ程度の耐圧のｐｎｐトランジスタ５２、１０Ｖ〜１５Ｖ程度の耐圧のＥＳＤ(Electrostatic Discharge)ダイオード５３、７Ｖ程度の耐圧のツェナーダイオード５４、１６Ｖ〜３８Ｖ程度の耐圧のｐチャネルボディダイオード５５などが形成されている。各素子５１〜５５は、素子分離部７によって、他の素子から電気的に分離されている。バイポーラエリア５内の素子分離部７は、この実施形態では、溝７１内に絶縁物７２（たとえば酸化シリコン）を埋め込んだＳＴＩ構造で構成されている。素子分離部７は、その底部にｐ型ドリフト層７３（ＰＤＲＩＦＴ）およびｐ型ウェル７４（ＰＷ）を伴っている。これにより、より確実な素子分離が図られている。また、バイポーラエリア５内の素子分離部７の直下には、ｐ型埋め込み層７５（ＬＩ）が形成されている。このｐ型埋め込み層７５は、ｐ型半導体基板２とｐ型エピタキシャル層８との境界部に配置されている。
【００４１】
ｐ型エピタキシャル層８には、ｎｐｎトランジスタ５１のための深いｎ型ウェル５１１（ＨＶＮＷ）が形成されている。ｎ型ウェル５１１の底部には、ｎ型埋め込み層５１２（ＢＬ）が配置されており、ｎ型ウェル５１１をｐ型半導体基板２から電気的に分離している。
ｎ型ウェル５１１の表層部には、ｐ型ドリフト層５１３（ＰＤＲＩＦＴ）が形成されており、このｐ型ドリフト層５１３を挟んで対向するように、一対の浅いｎ型ウェル５１４（ＮＷ）が形成されている。ｐ型ドリフト層５１３の表層部には、ｐ＋型ベース層５１５が形成されている。また、一対の浅いｎ型ウェル５１４の表層部には、それぞれ、ｎ＋型コレクタ層５１６およびｎ＋型エミッタ層５１７が形成されている。
【００４２】
ｐ型エピタキシャル層８には、さらに、ｐｎｐトランジスタ５２のための深いｎ型ウェル５２１（ＨＶＮＷ）が形成されている。ｎ型ウェル５２１の底部には、ｎ型埋め込み層５２２（ＢＬ）が配置されており、ｎ型ウェル５２１をｐ型半導体基板２から電気的に分離している。
ｎ型ウェル５２１の表層部には、ｎ型ドリフト層５２３（ＮＤＲＩＦＴ）が形成されており、このｎ型ドリフト層５２３を挟んで対向するように一対の浅いｐ型ウェル５２４（ＰＷ）が形成されている。これらの一対のｐ型ウェル５２４の表層部には、それぞれ、ｐ＋型コレクタ層５２５およびｐ＋型エミッタ層５２６が形成されている。さらにｎ型ドリフト層５２３内には、浅いｎ型ウェル５２７（ＰＷ）が形成されており、このｐ型ウェル５２７の表層部にはｐ＋型ベース層５２８が形成されている。また、コレクタ・エミッタのための一対のｐ型ウェル５２４の外側には、深いｎ型ウェル５２１の内縁に沿って、このｎ型ウェル５２１内に、浅いｎ型ウェル５２９（ＮＷ）が形成されている。この浅いｎ型ウェル５２９の表層部には、深いｎ型ウェル５２１の電位を制御するためのｎ＋型層５６０が形成されている。
【００４３】
ｐ型エピタキシャル層８には、さらに、ＥＳＤダイオード５３のための深いｎ型ウェル５３１（ＨＶＮＷ）が形成されている。ｎ型ウェル５３１の底部には、ｎ型埋め込み層５３２（ＢＬ）が配置されており、ｎ型ウェル５３１をｐ型半導体基板２から電気的に分離している。
ｎ型ウェル５３１の表層部には、ｎ型ドリフト層５３３（ＮＤＲＩＦＴ）が形成されている。このｎ型ドリフト層５３３の表層部には、複数のｐ型ＬＤＤ層５３４（ＭＶＰＬＤＤ）が間隔を開けて形成されており、それらの間に複数のｎ型ＬＤＤ層５３５（ＭＶＮＬＤＤ）がそれぞれ配置されている。ｐ型ＬＤＤ層５３４とｎ型ＬＤＤ層５３５との間には、ＳＴＩ構造部５３６が配置されている。ｐ型ＬＤＤ層５３４の表層部にはｐ＋型アノード層５３７が形成されており、ｎ型ＬＤＤ層５３５の表層部にはｎ＋型カソード層５３８が形成されている。
【００４４】
ｐ型エピタキシャル層８には、さらに、ツェナーダイオード５４のための深いｎ型ウェル５４１（ＨＶＮＷ）が形成されている。ｎ型ウェル５４１の底部には、ｎ型埋め込み層５４２（ＢＬ）が配置されており、ｎ型ウェル５４１をｐ型半導体基板２から電気的に分離している。ツェナーダイオード５４は、たとえば、ｎｐｎトランジスタ５１のエミッタ−ベース間に接続される。
【００４５】
ｎ型ウェル５４１の表層部には、ｐ型ドリフト層５４３（ＰＤＲＩＦＴ）が形成されている。このｐ型ドリフト層５４３の表層部には浅いｐ型ウェル５４４（ＰＷ）が形成されている。さらに、このｐ型ウェル５４４の表層部には、複数のｐ型ＬＤＤ層５４５（ＭＶＰＬＤＤ）が間隔を開けて形成されており、それらの間に複数のｎ型ＬＤＤ層５４６（ＭＶＮＬＤＤ）がそれぞれ配置されている。ｐ型ＬＤＤ５４５層の表層部にはｐ＋型アノード層５４７が形成されており、ｎ型ＬＤＤ層５４６の表層部にはｎ＋型層５４８が形成されている。また、ｐ型ドリフト層５４５の外側には、深いｎ型ウェル５４１の表層部に、ｎ型ＬＤＤ層５４９（ＭＶＮＬＤＤ）が形成されている。このｎ型ＬＤＤ層５４９の表層部には、ｎ＋型カソード層５７０が形成されている。
【００４６】
ｐ型エピタキシャル層８の表層部には、また、ｐチャネルボディダイオード５５のための深いｎ型ウェル５５１（ＨＶＮＷ）が形成されている。このｎ型ウェル５５１内にｐチャネルボディダイオード５５が形成されている。また、ｎ型ウェル５５１の底部には、ｎ型埋め込み層５５２（ＢＬ）が配置されており、ｎ型ウェル５５１をｐ型半導体基板２から電気的に分離している。
【００４７】
ｎ型ウェル５５１の表層部にはｐ型ドリフト層５５３（ＰＤＲＩＦＴ）が環状に形成されており、このｐ型ドリフト層５５３に取り囲まれるように、ｎ型ボディ層としての浅いｎ型ウェル５５４（ＮＷ）が形成されている。ｐ型ドリフト層５５３内には、浅いｐ型ウェル５５５（ＰＷ）が環状に形成されている。そして、ｐ型ウェル５５５の表層部には、ｐ＋型ドレイン層５５６が環状に形成されている。また、ｎ型ウェル５５１の表層部にはｐ型ＬＤＤ層５５７（ＭＶＰＬＤＤ）が形成されており、さらにその表層部にｐ＋型ソース層５５８が形成されている。ｐ＋型ドレイン層５５６およびｐ＋型ソース層５５８の間にチャネル領域５５９が設定されている。このチャネル領域５５９には、ゲート絶縁膜５８０を介して、ゲート電極５８１が対向している。ゲート電極５８１は、この実施形態では、環状のｐ型ドリフト層５５３の内縁に沿う環状に形成されている。このようにして、ＭＯＳ型トランジスタ構造が形成されており、この構造には、ｐ型ドリフト層５５３とｎ型ウェル５５４との間にｐｎ接合ダイオード（ボディダイオード）が内蔵されている。
【００４８】
図５Ａ、図５Ｂおよび図５Ｃは、受動素子エリア６の構成例を説明するための断面図であり、各図の下段に示すように合体して受動素子エリア６を示す断面図を構成する。受動素子エリア６には、受動素子６０として、たとえば、高抵抗ポリシリコン抵抗素子６１、ｎ＋／ｐ＋ポリシリコン抵抗素子６２、アクティブ抵抗素子６３、ｐ型ウェル抵抗素子６４、ＭＩＭ(Metal-Insulator-Metal)キャパシタ素子６５などが形成されている。アクティブ抵抗素子６３とｐ型ウェル抵抗素子６４との間など、すなわちエピタキシャル層８内に形成した素子間には、素子分離部７が配置されている。素子分離部７は、この実施形態では、溝７１内に絶縁物７２（たとえば酸化シリコン）を埋め込んだＳＴＩ構造で構成されている。素子分離部７は、その底部にｐ型ドリフト層７３（ＰＤＲＩＦＴ）およびｐ型ウェル７４（ＰＷ）を伴っている。これにより、より確実な素子分離が図られている。素子分離部７の直下には、ｐ型埋め込み層７５（ＬＩ）が形成されている。このｐ型埋め込み層７５は、ｐ型半導体基板２とｐ型エピタキシャル層８との境界部に配置されている。
【００４９】
高抵抗ポリシリコン抵抗素子６１は、ＳＴＩ構造部６１１の表面に形成されている。すなわち、ｐ型エピタキシャル層８の表面に形成された溝６１２内に酸化シリコン等の絶縁物６１３が埋め込まれており、その絶縁物６１３の表面に高抵抗ポリシリコン抵抗素子６１が形成されている。高抵抗ポリシリコン抵抗素子６１は、ノンドープまたは低濃度に不純物を添加したポリシリコン膜６１４からなっている。ＳＴＩ構造部６１１の直下には、ｐ型ドリフト層６１５（ＰＤＲＩＦＴ）およびｐ型ウェル６１６（ＰＷ）が配置されている。さらに、ＳＴＩ構造部６１１の直下において、ｐ型半導体基板２とｐ型ウェル６１６との境界部には、ｎ型埋め込み層６１７（ＬＩ）が配置されている。
【００５０】
ｎ＋／ｐ＋ポリシリコン抵抗素子６２は、高抵抗ポリシリコン抵抗素子６１と同じく、ＳＴＩ構造部６１１の絶縁物６１３の表面に形成されている。ｎ＋／ｐ＋ポリシリコン抵抗素子６２は、ｎ型またはｐ型の不純物をドープしたポリシリコン膜６２１からなる。したがって、高抵抗ポリシリコン抵抗素子６１よりも低い比抵抗を有している。
アクティブ抵抗素子６３は、ｐ型エピタキシャル層８に形成された深いｎ型ウェル６３１（ＨＶＮＷ／ＤＮＷ）内に形成されている。ｎ型ウェル６３１の表層部にはｎ型またはｐ型のＬＤＤ層６３２（ＭＶＮＬＤＤ／ＭＶＰＬＤＤ）が形成されており、その表層部にはｎ＋型またはｐ＋型のコンタクト層６３３が形成されている。主として、ＬＤＤ層６３２が電気抵抗に寄与する。
【００５１】
ｐ型エピタキシャル層８には、また、ｐ型ウェル抵抗素子６４のための深いｎ型ウェル６４１（ＨＶＮＷ／ＤＮＷ）が形成されている。ｐ型ウェル６４１の表層部には、浅いｐ型ウェル６４２（ＰＷ）が形成されている。このｐ型ウェル６４２の表層部には、間隔を開けて、一対のｐ型ＬＤＤ層６４３（ＭＶＰＬＤＤ）が形成されており、それらの表層部にはさらに一対のｐ＋型コンタクト層６４４がそれぞれ形成されている。主として、ｐ型ウェル６４１が、一対のｐ＋型コンタクト層６４４の間の電気抵抗に寄与する。一対のｐ型ＬＤＤ層６４３の間にはＳＴＩ構造部６４５が配置されている。
【００５２】
ＭＩＭキャパシタ素子６５は、ｐ型エピタキシャル層８上に形成される多層配線構造９内に形成される。この実施形態では、ＭＩＭキャパシタ素子６５の直下には、ｐ型エピタキシャル層８の表層部にＳＴＩ構造部６５１が形成されている。ＳＴＩ構造部６５１は、ｐ型エピタキシャル層８の表面から掘り下げられた溝６５２内に酸化シリコン等の絶縁物６５３を埋め込んだ構造であり、その絶縁物６５３の表面に多層配線構造９が配置されている。ＭＩＭキャパシタ素子６５は、下部電極膜６５４および上部電極膜６５５の間に絶縁物からなる容量膜６５６（たとえば窒化シリコン膜）を挟持して構成されている。上部電極膜６５４および下部電極膜６５５は、多層配線構造９の層間膜９１を貫通するヴィア９２，９３（たとえばタングステンプラグからなる）をそれぞれ介して、配線膜９４，９５に接続されている。ＳＴＩ構造部６５１の直下には、ｐ型ドリフト層６５７（ＰＤＲＩＦＴ）およびｐ型ウェル６５８（ＰＷ）が配置されている。さらに、ＳＴＩ構造部６５１の直下において、ｐ型半導体基板２とｐ型エピタキシャル層８との境界部には、ｎ型埋め込み層６５９（ＢＬ）が配置されている。
【００５３】
図６は、前述の半導体複合素子１の製造工程を説明するための図である。ｐ型半導体基板２が準備され、その表面に対して、ｎ型埋め込み層ＢＬのためのイオン注入が行われる（Ｓ１）。たとえば、ｎ型不純物イオンとして、砒素イオンが注入される。たとえば、ドーズ量は、４Ｅ＋１５ｃｍ−２程度、加速エネルギーは７０ＫｅＶ程度とされる。その後、注入したイオンを活性化するためのドライブ処理（熱処理）が実行される（Ｓ２）。次いで、ｐ型埋め込み層ＬＩのためのイオン注入が行われる（Ｓ３）。この場合に、ｐ型不純物濃度は、ｎ型埋め込み層ＢＬのｎ型不純物濃度の１／１０以下とされる。具体的には、ｐ型不純物イオンとしてボロンが注入される。たとえば、ドーズ量は、１Ｅ＋１４ｃｍ−２程度、加速エネルギーは１５０ＫｅＶ程度とされる。
【００５４】
次いで、ｐ型半導体基板２上にｐ型エピタキシャル層８が成長させられる（Ｓ４）。具体的には、ｐ型不純物（たとえばボロン）を添加しながら、シリコン結晶がエピタキシャル成長させられる。ｐ型エピタキシャル層８の厚さは、たとえば５μｍ程度とされる。このエピタキシャル成長の際の熱によって、ｐ型半導体基板２に注入されたｎ型不純物およびｐ型不純物がｐ型半導体基板２内およびｐ型エピタキシャル層８内に拡散する。それによって、ｐ型半導体基板２とｐ型エピタキシャル層８との境界部にｎ型埋め込み層ＢＬが配置され、そのｎ型埋め込み層ＢＬの上面に接するようにｐ型埋め込み層ＬＩが配置される。
【００５５】
次に、ＳＴＩ構造部７，３４６，３５７，３７３，４５０，４６３，５３６，６１１，６４５，６５１が形成される（Ｓ５）。具体的には、それらのＳＴＩ構造部の形成位置に選択的に溝が形成される。その後、溝を埋め込むことができる厚さの絶縁膜（たとえば酸化シリコン膜）が形成され、溝外の不要な絶縁膜が除去されて表面が平坦化される。
次に、深いｎ型ウェルＨＶＮＷの形成領域にｎ型不純物イオンが注入される（Ｓ６）。たとえば、ｎ型不純物イオンとしては燐イオンが用いられ、ドーズ量３．４Ｅ＋１２ｃｍ−２程度、加速エネルギー１９０ＫｅＶ程度での注入、およびドーズ量１Ｅ＋１４ｃｍ−２程度、加速エネルギー１９０ＫｅＶ程度での注入を行い、２重注入される。さらに、ｎ型ドリフト層ＮＤＲＩＦＴ、ｎチャネルＤＭＯＳのドレイン、中耐圧ｐチャネルＭＯＳのウェルの形成領域にｎ型不純物イオンが注入される（Ｓ７）。たとえば、ｎ型不純物イオンとしては燐イオンが用いられ、ドーズ量は６Ｅ＋１２ｃｍ−２程度、加速エネルギーは２００ＫｅＶ程度とされる。さらに、ｐ型ドリフト層ＰＤＲＩＦＴの形成領域にｐ型不純物イオンが注入される（Ｓ８）。たとえば、ｐ型不純物イオンとしてはボロンイオンが用いられ、ドーズ量は６．０Ｅ＋１２ｃｍ−２程度、加速エネルギーは１８０ｋｅＶ程度とされる。その後、熱処理として高温アニール（Ｓ９）が行われ、注入されたｎ型不純物イオンおよびｐ型不純物イオンが活性化される。
【００５６】
次に、浅いｎ型ウェルＮＷの形成領域にｎ型不純物イオンが注入される（Ｓ１０）。たとえば、ｎ型不純物イオンとしては砒素イオンおよび燐イオンが用いられる。砒素イオンは、ドーズ量３．８６Ｅ＋１２ｃｍ−２程度、加速エネルギー２５ｋｅＶ程度で１回の注入が行われる。燐イオンは、各回の加速エネルギーおよびドーズ量を、２２０ｋｅＶ程度、７．５Ｅ＋１２ｃｍ−２程度の条件、および５００ｋｅＶ程度、１．０７Ｅ＋１３ｃｍ−２程度の条件として、２回のイオンが注入が行われる。さらに、浅いｐ型ウェルＰＷの形成領域にｐ型不純物イオンが注入される（Ｓ１１）。たとえば、ｐ型不純物イオンとしてはボロンイオンが用いられ、各回の加速エネルギーおよびドーズ量を、１０ｋｅＶ程度、１．３６５Ｅ＋１３ｃｍ−２程度の条件、１００ｋｅＶ程度、９．０Ｅ＋１２ｃｍ−２程度の条件、および１８０ｋｅＶ程度、１．０Ｅ＋１３ｃｍ−２程度の条件として、３回注入される。
【００５７】
その後、ＭＯＳ型トランジスタ３１〜３３，４１〜４４，５５のためのゲート絶縁膜（たとえば酸化シリコン膜）３１８，３４４，３２８，３５５，３６１，３７１，４１８，４２８，４６１，４９０，５８０が、たとえば熱酸化法によって形成される（Ｓ１２）。ゲート絶縁膜の形成時の熱によって、注入された不純物イオンが活性化される。ゲート絶縁膜は、それぞれのＭＯＳ型トランジスタの耐圧に応じた厚さに形成される。具体的には、熱酸化法による熱酸化膜の選択形成を複数回行うことによって、それぞれの厚さの異なる厚さのゲート絶縁膜が形成される。より具体的には、最初にＤＭＯＳおよび中耐圧ＭＯＳのためのゲート絶縁膜を形成した後に、低耐圧ＭＯＳのためのゲート酸化膜を形成すべき箇所をエッチングし、そこに低耐圧ＭＯＳ用の絶縁膜を形成する。そのエッチングの前に、低耐圧ＭＯＳの領域に、燐イオンを、加速エネルギー１８００ｋｅＶ程度、ドーズ量６．９２Ｅ＋１２ｃｍ−２程度の条件で注入することにより、低耐圧領域の浅いｎ型ウェルＤＮＷが形成される。
【００５８】
次に、ゲート電極３１９，３４５，３２９，３５６，３６２，３７２，４１９，４２９，４６２，４９１，５８１、高抵抗ポリシリコン抵抗素子６１、ｐ＋／ｎ＋ポリシリコン抵抗素子６２のためのポリシリコン膜が堆積させられ、不要部分が除去される（Ｓ１３）。そして、高抵抗ポリシリコン抵抗素子６１の領域のポリシリコン膜に対して、選択的にイオン注入（ＬＰＰＨ（ボロン）インプラ）が行われ、高比抵抗（たとえばシート抵抗４ＫΩ□）の高抵抗ポリシリコン抵抗素子６１が形成される（Ｓ１４）。
【００５９】
次いで、ｎ型ＬＤＤ層ＬＶＮＬＤＤの領域（耐圧１．５Ｖのトランジスタの該当領域）にｎ型不純物イオンが選択的に注入される（Ｓ１５）。たとえば、ｎ型不純物イオンとしては砒素イオンおよびＢＦ２が用いられ、砒素イオンはドーズ量４．００Ｅ＋１４ｃｍ−２程度、加速エネルギーは４ｋｅＶ程度で注入され、ＢＦ２イオンはドーズ量１．８０Ｅ＋１４ｃｍ−２程度、加速エネルギー４４ｋｅＶ程度で注入されて、２重注入が行われる。さらに、ｎ型ＬＤＤ層ＭＶＮＬＤＤの領域（耐圧５Ｖのトランジスタの該当領域）にｎ型不純物イオンが選択的に注入される（Ｓ１６）。たとえば、ｎ型不純物イオンとしては燐イオンが用いられ、ドーズ量は２．５０Ｅ＋１３ｃｍ−２程度、加速エネルギーは８０ｋｅＶ程度とされる。また、ｐ型ＬＤＤ層ＭＶＰＬＤＤの領域（耐圧５Ｖのトランジスタの該当領域）にｐ型不純物イオンが選択的に注入される（Ｓ１７）。たとえば、ｐ型不純物イオンとしてはＢＦ２イオンが用いられ、ドーズ量は３．００Ｅ＋１３ｃｍ−２程度、加速エネルギーは６０ｋｅＶ程度とされる。さらに、ｐ型ＬＤＤ層ＬＶＰＬＤＤの領域（耐圧１．５Ｖのトランジスタの該当領域）にｐ型不純物イオンが選択的に注入される（Ｓ１８）。たとえば、ｐ型不純物イオンとしてはＢＦ２イオンが用いられ、ドーズ量は１．００Ｅ＋１４ｃｍ−２程度、加速エネルギーは２ｋｅＶ程度とされる。また燐イオンが、ポケットインプラとして、４５ｋｅＶ程度、３．５０Ｅ＋１３ｃｍ−２程度の条件で注入される。
【００６０】
さらに、ｎ＋型層３１５，３１６，３２５，３２６，３３８，３３９，４１５，４１６，４２５，４２６，４３８，４３９，４５５，５１６，５１７，５６０，５３８，５４８，５７０の領域に対して、ｎ型不純物イオンが選択的に注入される（Ｓ１９）。たとえば、ｎ型不純物イオンとしては砒素イオンが用いられ、ドーズ量は３．４０Ｅ＋１５ｃｍ−２程度、加速エネルギーは７０ｋｅＶ程度とされる。また、ｐ＋型層３４１，３４２，３５２，３５３，３６８，３６９，４４６，４４８，５１５，５２５，５２６，５２８，５３７，５４７，５５６，５５８，６４４の領域にｐ型不純物イオンが選択的に注入される（Ｓ２０）。たとえば、ｐ型不純物イオンとしてはボロンイオンが用いられ、ドーズ量は１．６０Ｅ＋１５ｃｍ−２程度、加速エネルギーは３ｋｅＶ程度とされる。これらのｎ＋型層またはｐ＋型層のためのイオン注入の際に、同時に、ｐ＋／ｎ＋ポリシリコン抵抗素子６２の領域のポリシリコン膜へのイオン注入を行ってもよい。
【００６１】
そして、各素子の電極接続部を露出させるためのコンタクト孔（Ｓ２１）が形成される。具体的には、ｐ型エピタキシャル層８の表面のゲート絶縁膜に開口を形成して、ｎ＋型層３１５，３１６，３２５，３２６，３３８，３３９，４１５，４１６，４２５，４２６，４３８，４３９，４５５，５１６，５１７，５６０，５３８，５４８，５７０およびｐ＋型層３４１，３４２，３５２，３５３，３６８，３６９，４４６，４４８，５１５，５２５，５２６，５２８，５３７，５４７，５５６，５５８，６４４がそれぞれ露出させられる。
【００６２】
その後は、多層配線構造９の形成が行われる（Ｓ２２）。多層配線構造９の形成は、配線膜の形成、配線膜のパターニング、層間膜の形成、層間膜へのヴィアの形成などを含む。この多層配線構造９の形成の途中に、ＭＩＭキャパシタ素子６５が形成される（Ｓ２２）。
このような一連の工程を経ることにより、共通のｐ型半導体基板２上に、ＣＭＯＳ型トランジスタ３１〜３３、ｎチャネル二重拡散ＭＯＳ型トランジスタ４１〜４３、ｐチャネル二重拡散ＭＯＳ型トランジスタ４４、バイポーラ型素子５１〜５５、受動素子６１〜６５等を形成した半導体複合素子１が作製される。
【００６３】
以上、この発明の一実施形態について説明したが、この発明は、さらに他の形態で実施することができる。たとえば、ｎ＋型層３１５，３１６，３２５，３２６，３３８，３３９，４１５，４１６，４２５，４２６，４３８，４３９，４５５，５１６，５１７，５６０，５３８，５４８，５７０およびｐ＋型層３４１，３４２，３５２，３５３，３６８，３６９，４４６，４４８，５１５，５２５，５２６，５２８，５３７，５４７，５５６，５５８，６４４の表面にシリサイド層（図１〜図５Ｃにおいて太線で示す）を形成して、コンタクト抵抗の低減を図ってもよい。また、ポリシリコン膜からなるゲート電極の表面にシリサイド層（図１〜図５Ｃにおいて太線で示す）を形成して、ゲート電極の低抵抗化を図ってもよい。
【００６４】
また、ＢｉＣＤＭＯＳ素子は、少なくとも一つのｎチャネル二重拡散ＭＯＳ型トランジスタと、少なくとも一つのＣＭＯＳ型素子と、少なくとも一つのバイポーラ型素子を共通の半導体基板上に含めばよく、たとえば受動素子が共通の半導体基板上に形成されていなくてもよい。
さらに、この発明のｎチャネル二重拡散ＭＯＳ型トランジスタは、半導体複合素子に含まれている必要はない。
【００６５】
また、前述の不純物イオン種、ドーズ量、加速エネルギー等は、一例であり、他の条件が用いられてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６６】
１  半導体複合素子
２  ｐ型半導体基板
３  ＣＭＯＳエリア
４  ＤＭＯＳエリア
５  バイポーラエリア
６  受動素子エリア
７  素子分離部
８  ｐ型エピタキシャル層
９  多層配線構造
ＢＬ  ｎ型埋め込み層
ＬＩ  ｐ型埋め込み層
ＤＮＷ  深いｎ型ウェル
ＨＶＮＷ  深いｎ型ウェル
ＮＤＲＩＦＴ  ｎ型ドリフト層
ＰＤＲＩＦＴ  ｐ型ドリフト層
ＮＷ  浅いｎ型ウェル
ＰＷ  浅いｐ型ウェル
ＬＶＮＬＤＤ  ｎ型ＬＤＤ層
ＭＶＮＬＤＤ  ｎ型ＬＤＤ層
ＬＶＰＬＤＤ  ｐ型ＬＤＤ層
ＭＶＰＬＤＤ  ｐ型ＬＤＤ層
３０  ＣＭＯＳ型トランジスタ
４０  ＤＭＯＳ型トランジスタ
４１  低耐圧ｎチャネルＤＭＯＳ型トランジスタ
４２  中耐圧ｎチャネルＤＭＯＳ型トランジスタ
４３  高耐圧ｎチャネルＤＭＯＳ型トランジスタ
４４  高耐圧ｐチャネルＤＭＯＳ型トランジスタ
５０  バイポーラ素子
６０  受動素子
４３１  深いｎ型ウェル
４３２  活性領域
４３３  ｎ型埋め込み層
４３４  ｐ型埋め込み層
４３５  ｎ型ドリフト層
４３６  ｐ型ウェル（ｐ型ボディ層）
４３７  ｎ型ＬＤＤ層
４３８  ｎ＋型ドレイン層
４３９  ｎ＋型ソース層
４６０  チャネル領域
４６１  ゲート絶縁膜
４６２  ゲート電極
４６３  ＳＴＩ構造部
４６４  溝
４６５  絶縁物
４５５  ｎ＋型層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
2014143363.tif 000009
【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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