(57)【要約】【課題】半導体チップを搭載する前に配線体の検査を行うことができるようにする。【解決手段】第１端子ＴＥＲ１は配線体ＩＴＰの第１面ＳＦＣ１に位置しており、はんだバンプＢＭＰに接続している。第２端子ＴＥＲ２は配線体ＩＴＰの第２面ＳＦＣ２に位置しており、第１接続経路ＣＮＣ１を介して第１端子ＴＥＲ１に接続している。第１接続経路ＣＮＣ１は、配線体ＩＴＰ内に設けられている。第３端子ＴＥＲ３は配線体ＩＴＰの第１面ＳＦＣ１に位置しており、第２端子ＴＥＲ２に電気的に接続している。本図に示す例では、第３端子ＴＥＲ３は、第２接続経路ＣＮＣ２を介して第２端子ＴＥＲ２に接続している。第２接続経路ＣＮＣ２は配線体ＩＴＰ内に設けられている。第３端子ＴＥＲ３は、はんだバンプＢＭＰに接続されていない。第３端子ＴＥＲ３は、アンダーフィル樹脂ＵＦＲによって覆われている。【選択図】図２
2014096506.tif 000002
【特許請求の範囲】
【請求項１】
第１面、及び前記第１面とは逆側の面である第２面を有する配線体と、
前記第１面に搭載された半導体チップと、
前記第２面に設けられた外部電極と、
前記配線体と前記半導体チップとを電気的に接続する接続部材と、
を備え、
前記配線体は、
前記第１面及び前記第２面を有する絶縁層と、
前記第１面に位置し、前記接続部材が設けられている第１端子と、
前記第２面に位置し、前記配線体内に設けられた第１接続経路を介して前記第１端子に電気的に接続しており、かつ前記外部電極が設けられている第２端子と、
前記第１面に位置し、前記第２端子に電気的に接続しており、前記接続部材が設けられていない第３端子と、
を有し、
電気的な経路において、前記第２端子は、前記第１端子と前記第３端子の間に位置し、
さらに、前記第１面、前記半導体チップの少なくとも側面、及び前記第３端子を被覆する封止樹脂と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁層は、
前記第１面と、前記第１面とは逆側の面である第３面を有する第１絶縁層と、
前記第１絶縁層の前記第３面に積層されており、前記第２面、及び前記第３面に対向する第４面を含む第２絶縁層と、
を有し、
前記第２端子は、前記第２絶縁層の前記第２面に埋設されている半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第３端子は、前記第１絶縁層を貫通する第１開口を介して前記第１面側に前記第１絶縁層から露出している半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第３端子は、前記第２絶縁層の前記第４面に形成されている半導体装置。
【請求項５】
請求項３に記載の半導体装置において、
前記第３端子は、前記第２端子のうち前記第２面とは逆側の面であり、
前記第１開口は、平面視で前記第２端子と重なる部分に位置している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１接続経路の少なくとも一部、及び前記第２端子は、一つの第１導体パターンにより形成されており、
前記第１導体パターンは、前記第２絶縁層の前記第４面上から、前記第２絶縁層を貫通する第２開口内にわたって形成されており、
前記第２端子は、前記第１導体パターンのうち前記第２開口内に位置する部分の少なくとも一部であり、
前記第１接続経路は、前記第１導体パターンのうち前記第４面上に位置する部分である半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第３端子は、前記第１導体パターンのうち前記第４面上に位置する部分の少なくとも一部である半導体装置。
【請求項８】
請求項６に記載の半導体装置において、
前記第２開口の内壁は、前記第２面から前記第４面に向かうにつれて開口径が広がる方向に傾斜している半導体装置。
【請求項９】
請求項３に記載の半導体装置において、
前記第３端子と前記第２端子は、前記配線体内に設けられた第２接続経路を介して互いに接続しており、
前記第１接続経路、及び前記第２接続経路は、いずれも前記第２絶縁層を貫通するビアを有している半導体装置。
【請求項１０】
請求項３に記載の半導体装置において、
前記第１開口の内壁は、前記第３面から前記第１面に向かうにつれて開口径が広がる方向に傾斜している半導体装置。
【請求項１１】
請求項２に記載の半導体装置において、
前記第１絶縁層及び前記第２絶縁層は、感光性樹脂である半導体装置。
【請求項１２】
請求項１に記載の半導体装置において、
前記第２端子から前記第３端子までの配線長は、前記第１端子から前記第２端子までの配線長よりも短い半導体装置。
【請求項１３】
請求項１に記載の半導体装置において、
前記第２端子と前記第３端子の間の抵抗値は、前記第２端子と前記第１端子の間の抵抗値よりも小さい半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
平面視において、前記第３端子は、前記半導体チップと重なっている半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記半導体チップの電極パッド形成面は、前記配線体の前記第１面に対向しており、
前記封止樹脂は、
前記電極パッド形成面と前記第１面の間に充填されている第１樹脂と、
前記半導体チップの側面を封止する第２樹脂と、
を備え、
前記第３端子は前記第１樹脂によって被覆されている半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記第１樹脂は第１フィラーを有しており、前記第２樹脂は第２フィラーを有しており、
前記第１フィラーの平均粒径は、前記第２フィラーの平均粒径よりも小さい半導体装置。
【請求項１７】
請求項１に記載の半導体装置において、
前記接続部材ははんだバンプであり、
前記第１端子及び前記第３端子は、表層に、金属層を有している半導体装置。
【請求項１８】
請求項１に記載の半導体装置において、
平面視において、前記第３端子は、前記半導体チップと重ならない領域に設けられている半導体装置。
【請求項１９】
支持基板上に、
前記支持基板とは逆側の面である第１面、及び前記支持基板に接する第２面を有する絶縁層と、
前記第１面に位置し、接続部材が設けられる第１端子と、
前記第２面に位置し、前記第１端子に電気的に接続しており、かつ外部電極が設けられる第２端子と、
前記第１面に位置し、前記第２端子に電気的に接続しており、前記接続部材が設けられていない第３端子と、
を備える配線体を形成する工程と
前記第３端子と前記第１端子のそれぞれに検査用端子を接続して、前記第３端子と前記第１端子の間の導通検査を行う工程と、
前記導通検査において良品と判断された前記配線体の前記第１面に、半導体チップを搭載し、前記半導体チップと前記第１端子とを前記接続部材を介して接続する工程と、
前記配線体及び前記半導体チップを前記支持基板から外す工程と、
前記第２端子に前記外部電極を接続する工程と、
を備える半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法において、
前記配線体を形成する工程において、前記支持基板上に複数の前記配線体を互いに繋がった形で形成し、
前記導通検査を行う工程において、前記複数の配線体それぞれにおいて前記導通検査を行い、
前記配線体及び前記半導体チップを前記支持基板から外す工程の後に、前記配線体を個片化する工程を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えば半導体チップを配線体に搭載した半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置は、半導体チップを配線体に搭載し、さらに半導体チップを封止樹脂で封止することにより、形成される。配線体としては、一般的に、コア層の少なくとも一面上に配線層を形成したものが使用されている。
【０００３】
配線体の検査に関する技術としては、例えば特許文献１に記載の技術がある。この技術は、２つの配線間の静電容量を測定し、測定結果を基準値と比較することにより、配線の短絡や断線の有無を判断するものである。
【０００４】
一方、特許文献２には、半導体チップをプリント配線基板に搭載した後に、半導体装置の検査を行うための技術が記載されている。この技術において、プリント配線基板のうち半導体チップの搭載領域の外側には、検査用のパッドが設けられている。この検査用のパッドは、半導体チップを封止樹脂で封止した後にも、外部に露出している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２１８４４１号公報
【特許文献２】特開平９−１８６１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者は、配線体としてコア層を有さないものを検討している。このような配線体を有する半導体装置の製造方法としては、例えば以下の方法がある。まず、支持基板上に導体パターン及び絶縁層を形成することにより、配線体を形成する。次いで、配線体を支持基板上に位置させた状態で、配線体に半導体チップを搭載する。次いで、半導体チップを封止樹脂で封止し、その後、半導体チップ及び配線体を支持基板から取り外す。
【０００７】
一方、配線体は、一面に半導体チップに接続する第１端子を有しており、その反対側の面にハンダボールに接続する第２端子を有している。第１端子と第２端子は、配線体内に設けられた配線を介して接続している。配線体の信頼性を向上させるためには、第１端子と第２端子が互いに導通していることを検査する必要がある。
【０００８】
しかし、上記した半導体装置の製造方法において、第２端子は配線体のうち支持基板に面する側に形成される。このため、第２端子を外部に露出させるためには、配線体を支持基板から取り外す必要がある。しかし配線体が支持基板から取り外されるのは、半導体チップを搭載した後である。このため、半導体チップを搭載した後でなければ、配線体の検査を行うことができなかった。この場合、配線体が不良になると、良品の半導体チップも破棄されるため、半導体装置の製造コストが高くなってしまう。従って、上記した半導体装置の製造方法において、半導体チップを搭載する前に配線体の検査を行えるようにする必要がある。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体チップは配線体の第１面に搭載されている。配線体は、第１面とは逆側の面である第２面に、外部電極が設けられている。配線体は、第１端子、第２端子、及び第３端子を有している。第１端子は、配線体の第１面に位置しており、接続部材を介して半導体チップに接続される。第２端子は配線体の第２面に位置しており、外部電極が取り付けられている。第３端子は配線体の第１面に位置しており、第２端子に電気的に接続している。第３端子は、接続部材が取り付けられていない。また、電気的な経路において、第２端子は、第１端子と第３端子の間に位置する。
【発明の効果】
【００１０】
前記一実施の形態によれば、半導体チップを搭載する前に配線体の検査を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】実施形態に係る半導体装置の構成を示す断面図である。
【図２】図１の要部を拡大した図である。
【図３】図２の配線体のみを示した図である。
【図４】図２の変形例を示す断面図である。
【図５】半導体装置の製造方法を示す断面図である。
【図６】半導体装置の製造方法を示す断面図である。
【図７】半導体装置の製造方法を示す断面図である。
【図８】半導体装置の製造方法を示す断面図である。
【図９】半導体装置の製造方法を示す断面図である。
【図１０】半導体装置の製造方法を示す断面図である。
【図１１】変形例１に係る配線体の構成を示す断面図である。
【図１２】図１１における第１端子、第２端子、及び第３端子の相対位置の一例を示す平面図である。
【図１３】変形例２に係る配線体の構成を示す断面図である。
【図１４】変形例３に係る配線体の構成を示す断面図である。
【図１５】変形例４に係る半導体装置の製造方法の要部を示す断面図である。
【図１６】（ａ）は変形例５に係る配線体の第２面の平面図であり、（ｂ）は（ａ）の要部を拡大した図である。
【図１７】図１６に示した配線体の第１面の平面図である。
【図１８】（ａ）は第２導体パターンのレイアウトを示す平面図であり、（ｂ）は（ａ）の要部を拡大した図である。
【図１９】変形例６に係る配線体の第２面の平面図である。
【図２０】図１９に示した配線体の第１面の平面図である。
【図２１】変形例７に係る半導体装置の要部の構成を示す断面図である。
【図２２】図２１に示した配線体の製造方法を示す断面図である。
【図２３】図２１に示した配線体の製造方法を示す断面図である。
【図２４】図２１に示した配線体の製造方法を示す断面図である。
【図２５】図２１の変形例を示す断面図である。
【図２６】図２１の変形例を示す断面図である。
【図２７】変形例８に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
（実施形態）
図１は、実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、配線体ＩＴＰ、半導体チップＳＣ、外部電極ＳＬＢ、及びはんだバンプＢＭＰ（接続部材）を備えている。配線体ＩＴＰは、第１面ＳＦＣ１及び第２面ＳＦＣ２を有している。第２面ＳＦＣ２は、第１面ＳＦＣ１とは逆側の面である。半導体チップＳＣは、配線体ＩＴＰの第１面ＳＦＣ１に搭載されている。外部電極ＳＬＢは、配線体ＩＴＰの第２面ＳＦＣ２に設けられている。外部電極ＳＬＢは、例えばはんだボールである。はんだバンプＢＭＰは、配線体ＩＴＰと半導体チップＳＣとを電気的に接続している。本図に示す例では、半導体チップＳＣは、配線体ＩＴＰにフリップチップ接続されている。すなわち半導体チップＳＣの電極パッド形成面は、配線体ＩＴＰの第１面ＳＦＣ１に対向している。
【００１４】
半導体チップＳＣ及び配線体ＩＴＰの第１面ＳＦＣ１は、封止樹脂ＳＥＲによって封止されている。封止樹脂ＳＥＲは、アンダーフィル樹脂ＵＦＲ（第１樹脂）及びモールド樹脂ＭＤＲ（第２樹脂）を有している。アンダーフィル樹脂ＵＦＲは、半導体チップＳＣの電極パッド形成面と配線体ＩＴＰの第１面ＳＦＣ１の間に充填されている。本図に示す例では、アンダーフィル樹脂ＵＦＲは、第１面ＳＦＣ１の全面上に設けられている。モールド樹脂ＭＤＲは、アンダーフィル樹脂ＵＦＲ、並びに半導体チップＳＣの側面及び電極パッド形成面とは逆側の面を封止している。
【００１５】
モールド樹脂ＭＤＲ及びアンダーフィル樹脂ＵＦＲは、いずれも絶縁物からなるフィラー、例えば酸化シリコンからなるフィラーを複数含有している。アンダーフィル樹脂ＵＦＲが含有するフィラーの平均粒径は、モールド樹脂ＭＤＲが含有するフィラーの平均粒径よりも小さい。フィラーの平均粒径の大小は、例えば封止樹脂ＳＥＲを切断し、その切断面における粒径の平均値を比較することにより、判定される。
【００１６】
なお、平面視において、半導体チップＳＣの側面から配線体ＩＴＰの端面までの距離ｓは、例えば３０μｍ以上５００μｍ以下である。
【００１７】
図２は図１の要部を拡大した図である。図３は、図２の配線体ＩＴＰのみを示した図である。配線体ＩＴＰは、絶縁層ＩＮＳ、第１端子ＴＥＲ１、第２端子ＴＥＲ２、及び第３端子ＴＥＲ３を有している。絶縁層ＩＮＳの一面は配線体ＩＴＰの第１面ＳＦＣ１となっており、絶縁層ＩＮＳの反対側の面は配線体ＩＴＰの第２面ＳＦＣ２となっている。第１端子ＴＥＲ１は配線体ＩＴＰの第１面ＳＦＣ１に位置しており、はんだバンプＢＭＰに接続している。第２端子ＴＥＲ２は配線体ＩＴＰの第２面ＳＦＣ２に位置しており、第１接続経路ＣＮＣ１を介して第１端子ＴＥＲ１に接続している。第１接続経路ＣＮＣ１は、配線体ＩＴＰ内に設けられている。第３端子ＴＥＲ３は配線体ＩＴＰの第１面ＳＦＣ１に位置しており、第２端子ＴＥＲ２に電気的に接続している。本図に示す例では、第３端子ＴＥＲ３は、第２接続経路ＣＮＣ２を介して第２端子ＴＥＲ２に接続している。第２接続経路ＣＮＣ２は配線体ＩＴＰ内に設けられている。第３端子ＴＥＲ３は、はんだバンプＢＭＰに接続されていない。第３端子ＴＥＲ３は、アンダーフィル樹脂ＵＦＲによって覆われている。
【００１８】
本実施形態によれば、第２端子ＴＥＲ２は第３端子ＴＥＲ３に接続している。このため、第１端子ＴＥＲ１と第３端子ＴＥＲ３の間の抵抗を測定することにより、第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の導通の有無を確認することができる。ここで、第３端子ＴＥＲ３は、第１端子ＴＥＲ１と同様に第１面ＳＦＣ１に位置している。このため、配線体ＩＴＰの第２面ＳＦＣ２が支持基板によって覆われている状態においても、第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の導通の有無を確認することができる。また、電気的な接続経路（例えば等価回路上）において、第２端子ＴＥＲ２は、第１端子ＴＥＲ１と第３端子ＴＥＲ３の間に位置している。すなわち第２端子ＴＥＲ２の部分で断線を行うと、第１端子ＴＥＲ１と第３端子ＴＥＲ３は絶縁される。
【００１９】
第２端子ＴＥＲ２は絶縁層ＩＮＳの第２面ＳＦＣ２に埋設されている。具体的には、第２端子ＴＥＲ２は、絶縁層ＩＮＳの第２面ＳＦＣ２と同一面（さらに具体的には同一平面）を形成している。
【００２０】
本図に示す例では、絶縁層ＩＮＳは、第１絶縁層ＩＮＳ１及び第２絶縁層ＩＮＳ２を積層することにより形成されている。第１絶縁層ＩＮＳ１及び第２絶縁層ＩＮＳ２は、いずれも感光性の樹脂、例えばポリイミド樹脂、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂等によって形成されている。第１絶縁層ＩＮＳ１は、第１面ＳＦＣ１と、第１面ＳＦＣ１とは逆側の面である第３面ＳＦＣ３を有している。第２絶縁層ＩＮＳ２は、第２面ＳＦＣ２と、第２面ＳＦＣ２とは逆側の面である第４面ＳＦＣ４を有している。第１絶縁層ＩＮＳ１及び第２絶縁層ＩＮＳ２は、第３面ＳＦＣ３及び第４面ＳＦＣ４が互いに接する方向に積層されている。そして第２端子ＴＥＲ２は、第２絶縁層ＩＮＳ２の第２面ＳＦＣ２に埋設されている。
【００２１】
詳細には、第１端子ＴＥＲ１及び第３端子ＴＥＲ３は、第２絶縁層ＩＮＳ２の第４面ＳＦＣ４に形成されている。第１端子ＴＥＲ１は、第１絶縁層ＩＮＳ１を貫通する第３開口ＯＰ３を介して第１面ＳＦＣ１に露出しており、第３端子ＴＥＲ３は、第１絶縁層ＩＮＳ１を貫通する第１開口ＯＰ１を介して第１面ＳＦＣ１に露出している。第３開口ＯＰ３の内壁及び第１開口ＯＰ１内壁は、いずれも第１絶縁層ＩＮＳ１の第３面ＳＦＣ３から第１面ＳＦＣ１に向かうにつれて開口径が広がる方向に傾斜している。なお、本図に示す例では、平面視において第１開口ＯＰ１は半導体チップＳＣとは重なっていない。
【００２２】
第２端子ＴＥＲ２は、第２絶縁層ＩＮＳ２に形成された第２開口ＯＰ２内に位置している。第２開口ＯＰ２の内壁は、第２面ＳＦＣ２から第４面ＳＦＣ４に向かうにつれて開口径が広がる方向に傾斜している。すなわち本実施形態において、第１開口ＯＰ１、第２開口ＯＰ２、及び第３開口ＯＰ３は、同一の方向に傾斜している。
【００２３】
そして、第１導体パターンＣＮＰ１は、第２絶縁層ＩＮＳ２の第４面ＳＦＣ４上から第２開口ＯＰ２の内壁を経由して第２開口ＯＰ２の内側にわたって連続的に形成されている。第１端子ＴＥＲ１は、第１導体パターンＣＮＰ１のうち第４面ＳＦＣ４上に位置する部分の少なくとも一部である。第２端子ＴＥＲ２は、第１導体パターンＣＮＰ１のうち第２開口ＯＰ２内に位置する部分の一部である。そして第１接続経路ＣＮＣ１は、第１導体パターンＣＮＰ１のうち第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の部分である。第１接続経路ＣＮＣ１は、第１導体パターンＣＮＰ１のうち第４面ＳＦＣ４上に位置する部分の一部を含んでいる。
【００２４】
また第３端子ＴＥＲ３も、第１導体パターンＣＮＰ１のうち第４面ＳＦＣ４上に位置する部分の一部によって形成されている。第３端子ＴＥＲ３と第２端子ＴＥＲ２は、第２接続経路ＣＮＣ２を介して電気的に接続している。第２接続経路ＣＮＣ２は、第１導体パターンＣＮＰ１のうち第２端子ＴＥＲ２と第３端子ＴＥＲ３の間の部分である。すなわち本実施形態では、第３端子ＴＥＲ３は、平面視で第２端子ＴＥＲ２とは異なる場所に位置している。また第３端子ＴＥＲ３は、平面視で半導体チップＳＣとは重ならない場所に位置している。
【００２５】
なお、第２端子ＴＥＲ２と第３端子ＴＥＲ３の間の抵抗値すなわち第２接続経路ＣＮＣ２の抵抗値は、第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の抵抗値すなわち第１接続経路ＣＮＣ１の抵抗値よりも小さい。また、第２接続経路ＣＮＣ２の長さ（配線長）は、第１接続経路ＣＮＣ１の配線長（長さ）よりも短い。このようにすると、配線体ＩＴＰのうち第２接続経路ＣＮＣ２が占める面積を小さくすることができる。
【００２６】
図４は、図２の変形例を示す断面図である。図４に示す例において、第３端子ＴＥＲ３は平面視で半導体チップＳＣと重なる位置に配置されている。図２及び図４に示すように、第３端子ＴＥＲ３のレイアウトに制限はない。なお、本図に示す例においても、第３端子ＴＥＲ３にははんだバンプＢＭＰが接続しておらず、また、第１開口ＯＰ１はアンダーフィル樹脂ＵＦＲによって覆われている。
【００２７】
図５〜図１０は、半導体装置ＳＤの製造方法を示す断面図である。
【００２８】
まず、半導体チップＳＣを作製する。半導体チップＳＣは、例えば以下のようにして作製される。まず、半導体基板に素子分離膜を形成する。これにより、素子形成領域が分離される。半導体基板は例えばシリコン基板である。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
【００２９】
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にＭＯＳトランジスタが形成される。
【００３０】
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層を形成する。最上層の配線層には、電極パッドが形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極パッド上に位置する開口が形成される。次いで、半導体基板をダイシングし、複数の半導体チップＳＣを切り出す。
【００３１】
そして図５に示すように、支持基板ＢＳＥを準備する、支持基板ＢＳＥは、例えばシリコン基板又はガラス基板である。ただし支持基板ＢＳＥは、金属板（例えばステンレス板）や、樹脂インターポーザのコアとして使用される部材であっても良い。そして、支持基板ＢＳＥに、感光性の樹脂である第２絶縁層ＩＮＳ２を形成する。この状態において、第２絶縁層ＩＮＳ２の第２面ＳＦＣ２は支持基板ＢＳＥに接しており、第２絶縁層ＩＮＳ２の第４面ＳＦＣ４は外部に露出している。次いで、第２絶縁層ＩＮＳ２を露光及び現像する。これにより、第２絶縁層ＩＮＳ２には第２開口ＯＰ２が形成される。このように、第２絶縁層ＩＮＳ２を感光性の絶縁膜で形成すると、第２開口ＯＰ２を容易に形成することができる。なお、この工程において、第２開口ＯＰ２の内壁は、第２面ＳＦＣ２から第４面ＳＦＣ４に向かうにつれて開口径が大きくなる方向に、傾斜する。
【００３２】
次いで、第２開口ＯＰ２の内側に位置する支持基板ＢＳＥ上、第２開口ＯＰ２の内壁上、及び第２絶縁層ＩＮＳ２の第４面ＳＦＣ４上に、無電解めっき法、スパッタ法、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法により金属、例えばＣｕを析出させる。その後、レジストを除去した後に給電層を除去する。これにより第１導体パターンＣＮＰ１が形成される。第１導体パターンＣＮＰ１は、第１端子ＴＥＲ１、第２端子ＴＥＲ２、第３端子ＴＥＲ３、第１接続経路ＣＮＣ１、及び第２接続経路ＣＮＣ２を含んでいる。
【００３３】
次いで図６に示すように、絶縁層ＩＮＳ２上及び第１導体パターンＣＮＰ１上に、感光性の樹脂である第１絶縁層ＩＮＳ１を形成する。次いで、第１絶縁層ＩＮＳ１を露光及び現像する。これにより第１絶縁層ＩＮＳ１には第１開口ＯＰ１及び第３開口ＯＰ３が形成される。このように、第１絶縁層ＩＮＳ１を感光性の絶縁膜で形成すると、第１開口ＯＰ１及び第３開口ＯＰ３を容易に形成することができる。なお、この工程において、第１開口ＯＰ１の内壁は、第３面ＳＦＣ３から第１面ＳＦＣ１に向かうにつれて開口径が大きくなる方向に、傾斜する。このようにして、配線体ＩＴＰが形成される。
【００３４】
なお、上記した工程において、支持基板ＢＳＥの上には、複数の配線体ＩＴＰが互いに繋がった状態で同時に形成される。このため、配線体ＩＴＰの製造コストは低くなる。
【００３５】
次いで図７に示すように、第１端子ＴＥＲ１にプローブＰＲＢ１（検査用端子）を接触させ、かつ第３端子ＴＥＲ３にプローブＰＲＢ２（検査用端子）を接触させる。そして、プローブＰＲＢ１及びプローブＰＲＢ２の間に予め定められた電圧を印加し、プローブＰＲＢ１及びプローブＰＲＢ２の間を流れる電流を測定する。これにより、第１端子ＴＥＲ１と第３端子ＴＥＲ３の間の抵抗値が算出される。算出された抵抗値が基準値以下（又は基準値未満）の場合、検査装置は、第１端子ＴＥＲ１と第２端子ＴＥＲ２の導通は取れていると判断し、この配線体ＩＴＰを良品と判断する。一方、算出された抵抗値が基準値超（又は基準値以上）の場合、第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の導通は取れていないと判断し、この配線体ＩＴＰを不良品と判断する。
【００３６】
上記したように、第２端子ＴＥＲ２と第３端子ＴＥＲ３の間の抵抗値すなわち第２接続経路ＣＮＣ２の抵抗値は、第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の抵抗値よりも小さい。このため、第１端子ＴＥＲ１と第３端子ＴＥＲ３の間の抵抗値のうち、第２端子ＴＥＲ２と第３端子ＴＥＲ３の間の成分の割合は小さくなる。従って、第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の導通の有無を高い精度で判断できる。
【００３７】
なお、第３端子ＴＥＲ３が互いに異なる第２端子ＴＥＲ２のそれぞれに対して設けられていた場合、これら第３端子ＴＥＲ３の間の抵抗値を測定することにより、２つの第２端子ＴＥＲ２の間に短絡が生じているか否かも検査することができる。
【００３８】
図７に示した検査工程は、複数の配線体ＩＴＰのそれぞれに対して行われる。この検査工程の後、検査装置は、不良と判断された配線体ＩＴＰの位置、及び良品と判断された配線体ＩＴＰの位置の少なくとも一方を記憶する。
【００３９】
その後、図８に示すように、良品と判断された配線体ＩＴＰの上にのみ、半導体チップＳＣを搭載する。この工程において、半導体チップＳＣの電極パッドＰＡＤと配線体ＩＴＰの第１端子ＴＥＲ１は、はんだバンプＢＭＰを介して接続される。なお、本図に示す例では、右から３番目の配線体ＩＴＰは不良と判断されている。このため、半導体チップＳＣは、この配線体ＩＴＰの上には搭載されない。
【００４０】
そして、半導体チップＳＣと配線体ＩＴＰの間に、アンダーフィル樹脂ＵＦＲを充填し、さらに、アンダーフィル樹脂ＵＦＲ及び半導体チップＳＣを、モールド樹脂ＭＤＲで封止する。このようにして、封止樹脂ＳＥＲが形成される。
【００４１】
次いで図９に示すように、配線体ＩＴＰ、半導体チップＳＣ、及び封止樹脂ＳＥＲを、支持基板ＢＳＥから取り外す。
【００４２】
そして図１０に示すように、複数の配線体ＩＴＰのそれぞれに、外部電極ＳＬＢを取り付ける。あるいは、良品の配線体ＩＴＰのみに外部電極ＳＬＢを取り付けても良い。このとき、次いで、配線体ＩＴＰ、半導体チップＳＣ、及び封止樹脂ＳＥＲをダイシングし、個片化する。このようにして、半導体装置ＳＤが形成される。なお、本図に示す例では、右から３番目の配線体ＩＴＰ及び封止樹脂ＳＥＲは、半導体チップＳＣを含んでいないため、破棄される。なお、外部電極ＳＬＢは、配線体ＩＴＰ、半導体チップＳＣ、及び封止樹脂ＳＥＲをダイシングした後に、良品の配線体ＩＴＰにのみ取り付けられても良い。
【００４３】
以上、本実施形態によれば、図７に示すように、第３端子ＴＥＲ３は第２接続経路ＣＮＣ２を介して第２端子ＴＥＲ２に接続している。第１端子ＴＥＲ１及び第３端子ＴＥＲ３は、いずれも配線体ＩＴＰの第１面ＳＦＣ１側に位置している。このため、配線体ＩＴＰを支持基板ＢＳＥから取り外さなくても、第３端子ＴＥＲ３と第１端子ＴＥＲ１の間の抵抗値を測定することにより、第１端子ＴＥＲ１と第２端子ＴＥＲ２の間の導通の有無を検査することができる。従って、不良と予想される配線体ＩＴＰ上に良品の半導体チップＳＣが搭載されることを防止できる。この結果、半導体装置の製造コストを抑制できる。
【００４４】
また、第３端子ＴＥＲ３は、検査が行われた後、封止樹脂ＳＥＲによって覆われる。このため、第３端子ＴＥＲ３に起因して半導体装置ＳＤの信頼性が低下することを抑制できる。
【００４５】
また、配線体ＩＴＰは支持基板ＢＳＥ上に形成される。このため、第２端子ＴＥＲ２は絶縁層ＩＮＳの第２面ＳＦＣ２に埋設される。そして配線体ＩＴＰが支持基板ＢＳＥ上に位置した状態で、配線体ＩＴＰに半導体チップＳＣが搭載される。このため、半導体装置ＳＤの製造コストは低くなる。
【００４６】
また、配線体ＩＴＰの絶縁層ＩＮＳは、第１絶縁層ＩＮＳ１及び第２絶縁層ＩＮＳ２を積層した構成を有している。そして第１端子ＴＥＲ１は第１絶縁層ＩＮＳ１に設けられた第３開口ＯＰ３によって第１面ＳＦＣ１側に露出しており、第３端子ＴＥＲ３は第１絶縁層ＩＮＳ１に設けられた第３開口ＯＰ３によって第１面ＳＦＣ１側に露出している。言い換えると、第２絶縁層ＩＮＳ２の第４面ＳＦＣ４に設けられた第１導体パターンＣＮＰ１は、第１絶縁層ＩＮＳ１によって保護されている。このため、配線体ＩＴＰの信頼性は高くなる。
【００４７】
また、第１端子ＴＥＲ１及び第３端子ＴＥＲ３は、第２面ＳＦＣ２を基準にしたときに、ほぼ同一の高さに位置する。このため、画像処理において第１開口ＯＰ１及び第３開口ＯＰ３の良否を判断するときに、一枚の画像で第１開口ＯＰ１及び第３開口ＯＰ３の双方の良否をすることができる。
【００４８】
また、第１端子ＴＥＲ１と第２端子ＴＥＲ２は異なる層に形成されている。このため、第１端子ＴＥＲ１と第２端子ＴＥＲ２を異なるピッチで配置することができる。本実施形態では、第１端子ＴＥＲ１は第２端子ＴＥＲ２よりも狭いピッチで配置されている。
【００４９】
また、第１端子ＴＥＲ１、第２端子ＴＥＲ２、及び第１接続経路ＣＮＣ１は、一つの第１導体パターンＣＮＰ１によって形成されている。このため、配線体ＩＴＰの製造コストを低くすることができる。
【００５０】
また、第２端子ＴＥＲ２は第２絶縁層ＩＮＳ２の第２開口ＯＰ２内に位置しているが、第２開口ＯＰ２の内壁は、第２面ＳＦＣ２から第４面ＳＦＣ４に向かうにつれて開口径が広がる方向に傾斜している。このため、第１接続経路ＣＮＣ１及び第２接続経路ＣＮＣ２が第２開口ＯＰ２の内壁において断線することを抑制できる。
【００５１】
また、第３端子ＴＥＲ３も第１接続経路ＣＮＣ１の一部として形成されている。このため、配線体ＩＴＰの製造コストをさらに低くすることができる。また、第３端子ＴＥＲ３を、平面視で第２端子ＴＥＲ２とは異なる場所に位置させることができる。このため、第３端子ＴＥＲ３を、プローブＰＲＢ２が接続しやすい場所に配置することができる。
【００５２】
また、第１開口ＯＰ１の内壁は、いずれも、第３面ＳＦＣ３から第１面ＳＦＣ１に向かうにつれて開口径が広くなる方向に傾斜している。このため、プローブＰＲＢ１を第１端子ＴＥＲ１に接触させるとき、プローブＰＲＢ１が第１開口ＯＰ１の内壁に当たった場合でも、プローブＰＲＢ１は第１開口ＯＰ１の内壁に沿ってスライドし、第１端子ＴＥＲ１に接触することができる。第３開口ＯＰ３の内壁も同様であるため、プローブＰＲＢ２に関しても同様の効果を得ることができる。
【００５３】
また、封止樹脂ＳＥＲは、アンダーフィル樹脂ＵＦＲ及びモールド樹脂ＭＤＲを積層させた構成を有している。これらのうち、第３開口ＯＰ３にはアンダーフィル樹脂ＵＦＲが充填されている。アンダーフィル樹脂ＵＦＲ及びモールド樹脂ＭＤＲはフィラーを有しているが、アンダーフィル樹脂ＵＦＲのフィラーはモールド樹脂ＭＤＲのフィラーよりも平均粒径が小さい。このため、第３開口ＯＰ３内にもフィラーが充填されやすい。
【００５４】
（変形例１）
図１１は、変形例１に係る配線体ＩＴＰの構成を示す断面図である。本図に係る配線体ＩＴＰは、以下の点を除いて実施形態に係る配線体ＩＴＰと同様の構成である。なお、本変形例に係る配線体ＩＴＰを用いた半導体装置ＳＤは、配線体ＩＴＰの構成を除いて実施形態に係る半導体装置ＳＤと同様の構成である。
【００５５】
まず、第１絶縁層ＩＮＳ１は、第３絶縁層ＩＮＳ３及び第４絶縁層ＩＮＳ４をこの順に積層した構造となっている。第３絶縁層ＩＮＳ３は第３面ＳＦＣ３を有しており、第４絶縁層ＩＮＳ４は第１面ＳＦＣ１を有している。第３絶縁層ＩＮＳ３上には第２導体パターンＣＮＰ２が形成されている。第１端子ＴＥＲ１は、第２導体パターンＣＮＰ２の一部として形成されている。第２導体パターンＣＮＰ２は、第３絶縁層ＩＮＳ３に形成された開口を介して第１導体パターンＣＮＰ１に接続している。第１端子ＴＥＲ１は、第２導体パターンＣＮＰ２の一部及び第１導体パターンＣＮＰ１の一部を介して第２端子ＴＥＲ２に接続している。本変形例において第１接続経路ＣＮＣ１（第１端子ＴＥＲ１と第２端子ＴＥＲ２を接続する経路）は、第２導体パターンＣＮＰ２の一部及び第１導体パターンＣＮＰ１の一部によって形成されている。
【００５６】
また、第１開口ＯＰ１は、第４絶縁層ＩＮＳ４及び第３絶縁層ＩＮＳ３のそれぞれを貫通している。
【００５７】
図１２は、本変形例における第１端子ＴＥＲ１、第２端子ＴＥＲ２、及び第３端子ＴＥＲ３の相対位置の一例を示す平面図である。本図に示す例において、第１導体パターンＣＮＰ１のうち第１接続経路ＣＮＣ１を構成する部分と、第１導体パターンＣＮＰ１のうち第２接続経路ＣＮＣ２を構成する部分は、異なる方向の直線を構成している。そして第１導体パターンＣＮＰ１のうち第１接続経路ＣＮＣ１を構成する部分は、第１導体パターンＣＮＰ１のうち第２接続経路ＣＮＣ２を構成する部分よりも長くなっている。
【００５８】
本変形例によっても、実施形態と同様の効果を得ることができる。また、配線体ＩＴＰが有する導体パターンは２層になっているため、第１端子ＴＥＲ１と第２端子ＴＥＲ２を接続する接続経路の自由度は向上する。このため、第１端子ＴＥＲ１の配置の自由度及び第２端子ＴＥＲ２の配置の自由度は、いずれも向上する。
【００５９】
（変形例２）
図１３は、変形例２に係る配線体ＩＴＰの構成を示す断面図である。本変形例に係る配線体ＩＴＰは、以下の点を除いて変形例１に係る配線体ＩＴＰと同様の構成である。なお、本変形例に係る配線体ＩＴＰを用いた半導体装置ＳＤは、配線体ＩＴＰの構成を除いて変形例１に係る半導体装置ＳＤと同様の構成である。
【００６０】
まず、第３端子ＴＥＲ３は、第１導体パターンＣＮＰ１のうち第２端子ＴＥＲ２となっている部分の少なくとも一部である。本図に示す例では、第３端子ＴＥＲ３は、第２端子ＴＥＲ２のうち第２面ＳＦＣ２とは逆側の面の一部となっている。そして第１開口ＯＰ１は、平面視で第２開口ＯＰ２の内側に位置しており、第２端子ＴＥＲ２と重なっている。
【００６１】
また、第１開口ＯＰ１の上端の開口径は、第３開口ＯＰ３の上端の開口系よりも大きい。このため、第１端子ＴＥＲ１に対してプローブＰＲＢ１を位置あわせすると、第１開口ＯＰ１と第３開口ＯＰ３の相対位置に誤差が発生していても、プローブＰＲＢ２を第３端子ＴＥＲ３に接触させることができる。
【００６２】
本変形例によっても、変形例１と同様の効果を得ることができる。また、第２端子ＴＥＲ２を第３端子ＴＥＲ３として使用することができるため、第３端子ＴＥＲ３を設けるためのスペース、及び第２接続経路ＣＮＣ２が不要になる。従って、配線体ＩＴＰが大型化することを抑制できる。
【００６３】
（変形例３）
図１４は、変形例３に係る配線体ＩＴＰの構成を示す断面図である。本変形例に係る配線体ＩＴＰは、第４絶縁層ＩＮＳ４を備えていない点を除いて、変形例２に係る配線体ＩＴＰと同様の構成である。すなわち本変形例では、第１絶縁層ＩＮＳ１は第３絶縁層ＩＮＳ３の単層構造である。また、第２導体パターンＣＮＰ２は、第１面ＳＦＣ１に露出している。なお、本変形例に係る配線体ＩＴＰを用いた半導体装置ＳＤは、配線体ＩＴＰの構成を除いて変形例２に係る半導体装置ＳＤと同様の構成である。
【００６４】
本変形例によっても、変形例２と同様の効果を得ることができる。また第４絶縁層ＩＮＳ４を形成する必要がないため、半導体装置ＳＤの製造コストは低くなる。
【００６５】
（変形例４）
図１５は、変形例４に係る半導体装置ＳＤの製造方法の要部を示す断面図である。本変形例に係る半導体装置ＳＤの製造方法は、支持基板ＢＳＥの両面に配線体ＩＴＰを形成する点を除いて、実施形態に係る半導体装置ＳＤの製造方法と同様である。なお、本図に示す例において配線体ＩＴＰの構造は実施形態と同様であるが、変形例１〜３に示した構造を有していても良い。
【００６６】
本変形例においても、実施形態（又は各変形例）と同様の効果を得ることができる。また、支持基板ＢＳＥの両面に配線体ＩＴＰを形成するため、半導体装置ＳＤの製造効率が高くなる。
【００６７】
（変形例５）
図１６（ａ）は変形例５に係る配線体ＩＴＰの第２面ＳＦＣ２の平面レイアウトを示す模式図であり、図１６（ｂ）は図１６（ａ）の要部を拡大した図である。図１７は、本変形例に係る配線体ＩＴＰの第１面ＳＦＣ１の平面レイアウトを示す模式図である。図１８（ａ）は第２導体パターンＣＮＰ２のレイアウトを示す模式図であり、図１８（ｂ）は図１８（ａ）の要部を拡大した図である。なお、図１６においては、説明のため第１接続経路ＣＮＣ１の全体及び第３端子ＴＥＲ３も示しており、図１８においては、説明のため第２端子ＴＥＲ２も図示している。本変形例に係る配線体ＩＴＰの断面構造は、変形例２又は３と同様である。
【００６８】
詳細には、配線体ＩＴＰの平面形状は矩形である。図１６に示すように、第２端子ＴＥＲ２は、第２面ＳＦＣ２にマトリクス状に配置されている。図１８に示すように、第２端子ＴＥＲ２の少なくとも一つは、平面視で半導体チップＳＣと重なっている。このため、第３端子ＴＥＲ３の少なくとも一つも、平面視で半導体チップＳＣと重なっている。
【００６９】
そして、第２端子ＴＥＲ２と第１端子ＴＥＲ１は、第１接続経路ＣＮＣ１の一部である配線ＷＩＲ１及び接続部ＶＡ１（共に図１６に図示）、並びに第２接続経路ＣＮＣ２の一部である配線ＷＩＲ２（図１８に図示）を介して互いに接続している。すなわち本図に示す例では、第１接続経路ＣＮＣ１は、配線ＷＩＲ１、接続部ＶＡ１、及び配線ＷＩＲ２によって構成されている。
【００７０】
なお、第３端子ＴＥＲ３は第２端子ＴＥＲ２と同数設けられている。一方、本図に示す例では、少なくとも一つの第２端子ＴＥＲ２は、複数（例えば２つ）の第１端子ＴＥＲ１に接続している。このため、第２端子ＴＥＲ２の数は、第１端子ＴＥＲ１の数よりも少なくなっている。
【００７１】
本変形例によれば、配線体ＩＴＰの断面構造は、変形例２又は３と同様であるため、第３端子ＴＥＲ３を設けるためのスペース、及び第２接続経路ＣＮＣ２が不要になる。従って、配線ＷＩＲ１，ＷＩＲ２の引き回しの自由度は高くなる。
【００７２】
また、本変形例によれば、第３端子ＴＥＲ３の少なくとも一つは、平面視で半導体チップＳＣと重なっている。このようにすることで、第２端子ＴＥＲ２の少なくとも一つが、平面視で半導体チップＳＣと重なっている場合であっても、この第２端子ＴＥＲ２の近傍に、これに接続された第３端子ＴＥＲ３を位置させることができる。これにより、これらの間の抵抗値を小さくできる。
【００７３】
また、本変形例によれば、図１７に示すように、複数の第１端子ＴＥＲ１のそれぞれの中心と複数の第３端子ＴＥＲ３のそれぞれの中心との間の距離の最小値を、複数の第１端子ＴＥＲ１の中心間距離の最小値より大きくしている。このようにすることで、第１端子ＴＥＲ１に接触させるプローブＰＢＲ１と、第３端子ＴＥＲ３に接触させるプローブＰＢＲ２を、それぞれが接触する端子構造に適した構造にすることなどが可能となる。その結果、検査精度の向上や、プローブのコストの低減が可能となる。例えば、本変形例において、端子同士の配置距離が小さな第１端子ＴＥＲ１と接触するプローブＰＢＲ１は、複数のプローブＰＢＲ１を一体に形成したものにできる。この場合、コスト低減が可能となる。また、端子配置ピッチが一定になっている第２端子ＴＥＲ２と接触するプローブＰＢＲ２を、所定の格子点に複数のプローブＰＢＲ２が形成されたものとすることができる。この場合プローブＰＢＲ２の汎用性をもたせることが可能となる。
【００７４】
（変形例６）
図１９は、変形例６に係る配線体ＩＴＰの第２面ＳＦＣ２の平面図であり、図２０は本変形例に係る配線体ＩＴＰの第１面ＳＦＣ１の平面図である。本変形例に係る配線体ＩＴＰは、少なくとも一部の第３端子ＴＥＲ３が、実施形態又は変形例１と同様の構成を有している。
【００７５】
具体的には、第１端子ＴＥＲ１の配置及び第２端子ＴＥＲ２の配置は、変形例５と同様である。一方、全ての第３端子ＴＥＲ３は、平面視で半導体チップＳＣと重ならないように配置されている。具体的には、平面視において第１端子ＴＥＲ１で囲まれた領域の内側に位置する第２端子ＴＥＲ２に対応する第３端子ＴＥＲ３は、第２接続経路ＣＮＣ２を用いることにより、第１端子ＴＥＲ１で囲まれた領域の外側に引き出されている。そして全ての第３端子ＴＥＲ３は、半矩形のいずれかの辺の上に位置するように配置されている。この矩形は、例えば半導体チップＳＣの外側の位置する第２端子ＴＥＲ２の配列によって定まっている。
【００７６】
本変形例によれば、配線体ＩＴＰの断面構造は、実施形態又は変形例１と同様であるため、第３端子ＴＥＲ３を第２端子ＴＥＲ２とは異なる位置に配置することができる。このため、第３端子ＴＥＲ３を、プローブＰＲＢ２を接触させやすい位置に配置することができる。
【００７７】
また、本変形例によれば、いずれの第３端子ＴＥＲ３も、複数の第１端子ＴＥＲ１のそれぞれを結ぶことで定義される領域の外側に配置されている。これによっても、配線ＷＩＲ１，ＷＩＲ２の引き回しの自由度は高くなる。また、プローブＰＲＢ２のコストの低減や汎用性の向上が可能となる。
【００７８】
例えば、以下の方法が挙げられる。複数の第１端子ＴＥＲ１を含む領域に対応する形状の導電性シートなどの弾性体を当接させることで、該領域内の複数の第１端子ＴＥＲ１に同時に接触させた状態とする。この時、該領域内の複数の第１端子ＴＥＲ１が導電性シートにより同電位、つまり電気的に短絡した状態であっても良い。その状態で、複数の第１端子と、それぞれの第１端子ＴＥＲ１に対応する複数の第２端子ＴＥＲ２との間の抵抗値をそれぞれ測定することで、より低いコストで導通の有無を判断することができる。
【００７９】
（変形例７）
図２１は、変形例７に係る半導体装置ＳＤの要部の構成を示す断面図であり、実施形態に係る図２に対応している。本実施形態に係る半導体装置ＳＤは、配線体ＩＴＰの構成を除いて、実施形態に係る半導体装置ＳＤと同様の構成である。
【００８０】
本変形例において、第２絶縁層ＩＮＳ２の第２面ＳＦＣ２及び第４面ＳＦＣ４上には、それぞれ導体パターンが形成されている。第２面ＳＦＣ２に形成された導体パターンは第２絶縁層ＩＮＳ２に埋設されており、第４面ＳＦＣ４に形成された導体パターンは第２絶縁層ＩＮＳ２上に位置している。第２端子ＴＥＲ２は、第２面ＳＦＣ２に形成された導体パターンの少なくとも一部である。第１端子ＴＥＲ１及び第３端子ＴＥＲ３は、いずれも第４面ＳＦＣ４上に形成された導体パターンの一部である。そして第１接続経路ＣＮＣ１は、第４面ＳＦＣ４上に形成された導体パターンの一部からなる配線、及びこの配線と第２面ＳＦＣ２に形成された導体パターンとを接続するビアを含んでいる。また第２接続経路ＣＮＣ２は、４面ＳＦＣ４上に形成された導体パターンの一部からなる配線、及びこの配線と第２面ＳＦＣ２に形成された導体パターンとを接続するビアを含んでいる。これらのビアは、第２絶縁層ＩＮＳ２を貫通している。
【００８１】
また、第１開口ＯＰ１の上端の開口径は、第１開口ＯＰ１が形成されている位置における第１絶縁層ＩＮＳ１の厚さよりも大きい。第３開口ＯＰ３についても、第１開口ＯＰ１と同様である。
【００８２】
本変形例に係る半導体装置ＳＤの製造方法は、配線体ＩＴＰの製造方法を除いて実施形態に係る半導体装置ＳＤの製造方法と同様である。
【００８３】
図２２〜図２４は、本変形例に係る配線体ＩＴＰの製造方法を示す断面図である。まず図２２に示すように、支持基板ＢＳＥ上に導体膜を形成し、この導体膜を選択的に除去する。これにより、支持基板ＢＳＥ上には、第２端子ＴＥＲ２が形成される。この工程において、第２端子ＴＥＲ２の他に、必要に応じて配線も形成される。この配線は、例えば第２端子ＴＥＲ２に接続している。
【００８４】
次いで図２３に示すように、第２端子ＴＥＲ２上及び支持基板ＢＳＥ上に、第２絶縁層ＩＮＳ２を形成する。次いで、第２絶縁層ＩＮＳ２を露光及び現像する。これにより、第２絶縁層ＩＮＳ２には、ビアを形成するための開口が形成される。なお、この開口は、レーザ加工によって形成されても良い。この場合、第２絶縁層ＩＮＳ２は、感光性を有さない絶縁膜によって形成される。
【００８５】
次いで、この開口内および第２絶縁層ＩＮＳ２上に、導電膜を形成する。次いで、この導電膜を選択的に除去する。これにより、第１端子ＴＥＲ１、第３端子ＴＥＲ３、第１接続経路ＣＮＣ１を構成するビア及び配線、並びに第２接続経路ＣＮＣ２を構成するビア及び配線が形成される。
【００８６】
次いで図２４に示すように、第２絶縁層ＩＮＳ２上、第１端子ＴＥＲ１上、第３端子ＴＥＲ３上、及び第２絶縁層ＩＮＳ２上の配線の上に、第１絶縁層ＩＮＳ１を形成する。次いで、第１絶縁層ＩＮＳ１を露光及び現像する。これにより、第１絶縁層ＩＮＳ１には、第１開口ＯＰ１及び第３開口ＯＰ３が形成される。なお、第１開口ＯＰ１及び第３開口ＯＰ３は、レーザ加工によって形成されても良い。この場合、第１絶縁層ＩＮＳ１は、感光性を有さない絶縁膜によって形成される。
【００８７】
なお、図２５に示すように、第２端子ＴＥＲ２と、第１端子ＴＥＲ１及び第３端子ＴＥＲ３には、さらに少なくとも一つの配線層が形成されても良い。図２５に示す例では、第２絶縁層ＩＮＳ２は、第５絶縁層ＩＮＳ５及び第６絶縁層ＩＮＳ６を積層した構成を有している。そして第１接続経路ＣＮＣ１及び第２接続経路ＣＮＣ２は、第５絶縁層ＩＮＳ５上に形成された配線を含んでいる。
【００８８】
また図２６に示すように、第１開口ＯＰ１を第２端子ＴＥＲ２と重ねて、第２端子ＴＥＲ２に第３端子ＴＥＲ３を兼ねさせてもよい。
【００８９】
本変形例によっても、実施形態と同様の効果を得ることができる。また配線体ＩＴＰを図２６のような構成にした場合、変形例２と同様の効果を得ることができる。
【００９０】
（変形例８）
図２７は、変形例８に係る半導体装置ＳＤの構成を示す断面図であり、実施形態における図２に対応している。本変形例に係る半導体装置ＳＤは、第３端子ＴＥＲ３の上及び第１端子ＴＥＲ１の上に金属層ＭＴＬが形成されている点を除いて、変形例７に係る金属層ＭＴＬと同様の構成である。
【００９１】
金属層ＭＴＬは、はんだバンプＢＭＰと第１端子ＴＥＲ１を接続しやすくするために設けられている。金属層ＭＴＬは、例えばＮｉ層とＡｕ層をこの順に積層した膜である。金属層ＭＴＬは、Ｃｕ層、Ｓｎ層をこの順に積層した膜、Ｃｕ層、Ｎｉ層、Ｓｎ層をこの順に積層した膜でも良い。
【００９２】
なお、第１端子ＴＥＲ１上に位置する金属層ＭＴＬは、少なくとも一部がはんだバンプＢＭＰと合金化することもある。この場合、第１端子ＴＥＲ１上に位置する金属層ＭＴＬと、第３端子ＴＥＲ３上に位置する金属層ＭＴＬは、構造が異なる。例えば金属層ＭＴＬがＮｉ層とＡｕ層をこの順に積層した膜である場合、第１端子ＴＥＲ１上に位置する金属層ＭＴＬはＮｉ層となり、第３端子ＴＥＲ３上に位置する金属層ＭＴＬはＮｉ層とＡｕ層とを積層した膜になる。また、第１端子ＴＥＲ１上の金属層ＭＴＬの全てがはんだバンプＢＭＰと合金化することもある。
【００９３】
本変形例によっても変形例７と同様の効果を得ることができる。また、金属層ＭＴＬが形成されるため、第３端子ＴＥＲ３と第１端子ＴＥＲ１の間の抵抗を測定するとき、第１端子ＴＥＲ１とプローブＰＲＢ１の接触抵抗を小さくすることができ、かつ、第３端子ＴＥＲ３とプローブＰＲＢ２の接触抵抗を小さくすることができる。
【００９４】
なお、上記実施の形態によれば、以下の発明が開示されている。
（付記１）
第１面及び第２面を有する絶縁層と、
前記第１面に位置し、半導体チップと接続される第１端子と、
前記第２面に位置し、前記第１端子に電気的に接続しており、かつ外部電極と接続される第２端子と、
前記第１面に位置し、前記第２端子に電気的に接続している第３端子と、
を備える配線体。
（付記２）
第１面及び第２面を有する絶縁層と、
前記第１面に位置し、接続部材を介して半導体チップと接続される第１端子と、
前記第２面に位置し、第１接続経路を介して前記第１端子に電気的に接続しており、かつ外部電極と接続される第２端子と、
前記第１面に位置し、前記第２端子に電気的に接続しており、かつ前記接続部材が設けられない第３端子と、
を備える配線体の製造方法であって、
支持基板上に、前記絶縁層を形成する工程と、
前記絶縁層に開口を形成し、前記開口内及び前記絶縁層上に連続的に形成することにより、前記開口内に前記第２端子を形成するとともに、前記第１接続経路の少なくとも一部を形成する工程と、
前記絶縁層が前記支持基板から外される前に前記第３端子と前記第１端子のそれぞれに検査用端子を接続して、前記第３端子と前記第１端子の間の導通検査を行うことにより、前記第１端子と前記第２端子の間の導通の有無を判断する工程と、
を備える配線体の製造方法。
【００９５】
（付記３）
支持基板上に、
前記支持基板とは逆側の面である第１面、及び前記支持基板に接する第２面を有する絶縁層と、
前記第１面に位置し、接続部材が設けられる第１端子と、
前記第２面に位置し、前記第１端子に電気的に接続しており、かつ外部電極が設けられる第２端子と、
前記第１面に位置し、前記第２端子に電気的に接続しており、前記接続部材が設けられていない第３端子と、
を備える配線体を形成する工程と
前記第３端子と前記第１端子のそれぞれに検査用端子を接続して、前記第３端子と前記第１端子の間の導通検査を行う工程と、
前記導通検査において良品と判断された前記配線体の前記第１面に、半導体チップを搭載し、前記半導体チップと前記第１端子とを前記接続部材を介して接続する工程と、
前記配線体及び前記半導体チップを前記支持基板から外す工程と、
前記第２端子に前記外部電極を接続する工程と、
を備える半導体装置の製造方法。
（付記４）
付記３に記載の半導体装置の製造方法において、
前記半導体チップと前記第１端子とを接続する工程の後に、前記第１面、前記半導体チップの少なくとも側面、及び前記第３端子を被覆する封止樹脂を形成する工程を供える半導体装置の製造方法。
【００９６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９７】
ＢＭＰ はんだバンプ
ＢＳＥ 支持基板
ＣＮＰ１ 第１導体パターン
ＣＮＰ２ 第２導体パターン
ＣＮＣ１ 第１接続経路
ＣＮＣ２ 第２接続経路
ＩＮＳ 絶縁層
ＩＴＰ 配線体
ＯＰ１ 第１開口
ＯＰ２ 第２開口
ＯＰ３ 第３開口
ＭＤＲ モールド樹脂
ＭＴＬ 金属層
ＳＦＣ１ 第１面
ＳＦＣ２ 第２面
ＳＦＣ３ 第３面
ＳＦＣ４ 第４面
ＷＩＲ２ 配線
ＣＮＰ２ 第２導体パターン
ＰＡＤ 電極パッド
ＰＲＢ１ プローブ
ＰＲＢ２ プローブ
ＳＣ 半導体チップ
ＳＤ 半導体装置
ＳＥＲ 封止樹脂
ＳＬＢ 外部電極
ＴＥＲ１ 第１端子
ＴＥＲ２ 第２端子
ＴＥＲ３ 第３端子
ＵＦＲ アンダーフィル樹脂
ＶＡ１ 接続部
ＷＩＲ１ 配線
ＷＩＲ２ 配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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