(57)【要約】【課題】電極層間のチャネル抵抗の低減が可能な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体記憶装置は、下部ゲート層と、前記下部ゲート層上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体内を、最上層の前記電極層から前記下部ゲート層に向けて延びたチャネルボディと、前記電極層と前記チャネルボディとの間に設けられ、電荷蓄積膜を含むメモリ膜と、を備えている。前記電極層は、前記積層体の積層方向に段差が形成された段差部を有する。前記チャネルボディ及び前記メモリ膜は、前記段差部を貫通している。【選択図】図２
2014229740.tif 000002
【特許請求の範囲】
【請求項１】
下部ゲート層と、
前記下部ゲート層上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体内を、最上層の前記電極層から前記下部ゲート層に向けて延びたチャネルボディと、
前記電極層と前記チャネルボディとの間に設けられ、電荷蓄積膜を含むメモリ膜と、
を備え、
前記電極層は、前記積層体の積層方向に段差が形成された段差部を有し、
前記チャネルボディ及び前記メモリ膜は、前記段差部を貫通している半導体記憶装置。
【請求項２】
１層の前記電極層は、前記チャネルボディ及び前記メモリ膜を挟む下段部と上段部とを有する請求項１記載の半導体記憶装置。
【請求項３】
上層の電極層の前記下段部の下面と、前記上層の電極層の１層下の下層の電極層の前記上段部の上面との間の距離は、前記上層の電極層と前記下層の電極層の前記下段部間の距離および前記上段部間の距離よりも小さい請求項２記載の半導体記憶装置。
【請求項４】
下層側の前記電極層の前記下段部と前記上段部との間の前記第１の方向の距離は、上層側の前記電極層の前記下段部と前記上段部との間の前記第１の方向の距離よりも小さく、
下層側の前記電極層の前記下段部と前記上段部との間の段差は、上層側の前記電極層の前記下段部と前記上段部との間の段差よりも大きい請求項２記載の半導体記憶装置。
【請求項５】
前記下層側の同じ電極層において、前記下段部の膜厚方向の中央部と前記上段部の膜厚方向の中央部とを結んだ線で前記チャネルボディ及び前記メモリ膜を切断した断面は、楕円形である請求項４記載の半導体記憶装置。
【請求項６】
下部ゲート層に凹部を形成する工程と、
前記下部ゲート層の上面よりも下に上面が位置するように前記下部ゲート層の上面との間に段差を形成して、前記凹部内に犠牲膜を埋め込む工程と、
前記下部ゲート層上及び前記犠牲膜上に、絶縁層及び電極層をそれぞれ交互に複数層積層し、前記段差の上の前記電極層に段差部を形成する工程と、
前記複数層の電極層及び前記複数層の絶縁層を含む積層体に、前記段差部を貫通して前記犠牲膜に達する一対のホールを形成する工程と、
前記ホールを通じたエッチングにより前記犠牲膜を除去し、前記一対のホールと、前記一対のホールのそれぞれの下端とつながった前記凹部とを有するメモリホールを形成する工程と、
前記メモリホールの内壁に、電荷蓄積膜を含むメモリ膜を形成する工程と、
前記メモリ膜の内壁に、チャネルボディを形成する工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、電極層間絶縁層とが交互に複数層積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
【０００３】
そのような３次元構造デバイスのメモリセルトランジスタのチャネルは縦型になるため、不純物拡散層を形成するのが困難である。また、選択トランジスタのしきい値電圧の制約などから、シリコンボディの不純物濃度を上げられない制約もある。そのため、電極層に対向しない部分（電極層間）のチャネル抵抗を如何に下げるかが、セル電流向上の鍵となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【特許文献２】特開２００８−１０３４２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、電極層間のチャネル抵抗の低減が可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体記憶装置は、下部ゲート層と、前記下部ゲート層上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体内を、最上層の前記電極層から前記下部ゲート層に向けて延びたチャネルボディと、前記電極層と前記チャネルボディとの間に設けられ、電荷蓄積膜を含むメモリ膜と、を備えている。前記電極層は、前記積層体の積層方向に段差が形成された段差部を有する。前記チャネルボディ及び前記メモリ膜は、前記段差部を貫通している。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体記憶装置の模式斜視図。
【図２】実施形態の半導体記憶装置のメモリセルの拡大模式図。
【図３】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図４】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図５】実施形態の半導体記憶装置の製造方法を示す模式断面図。
【図６】実施形態の半導体記憶装置の模式断面図。
【図７】電極層間スペースと、電流−電圧特性との関係を示すグラフ。
【図８】電極層に段差がある構造とない構造における書き込み特性のシミュレーション結果を表すグラフ。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体記憶装置のメモリセルアレイ１の模式斜視図である。  
図２は、図１における１点鎖線で囲む部分の拡大模式図である。
【００１０】
なお、図１、２においては、図を見易くするために、電極層ＷＬ間の絶縁層などの図示については省略している。  
また、基板１０の主面に対して平行な方向であって相互に直交する２方向をＹ方向（第１の方向）及びＸ方向（第２の方向）とし、これらＹ方向及びＸ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。
【００１１】
実施形態のメモリセルアレイ１は、電極層ＷＬと絶縁層５５（図５（ｂ）に示す）とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、下部ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
【００１２】
バックゲートＢＧは、基板１０上に絶縁層を介して設けられている。バックゲートＢＧ及び電極層ＷＬは、導電層であり、例えば不純物が添加されたシリコン層である。
【００１３】
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
【００１４】
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の電極層ＷＬ上に絶縁層を介して設けられている。
【００１５】
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、例えば、不純物が添加されたシリコン層である。
【００１６】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、絶縁分離膜によって、Ｙ方向に分離されている。ドレイン側選択ゲートＳＧＤの下の積層体と、ソース側選択ゲートＳＧＳの下の積層体も、図５（ｂ）に示す絶縁分離膜６３によってＹ方向に分離されている。すなわち、メモリストリングＭＳの一対の柱状部ＣＬ間の積層体は、絶縁分離膜６３によってＹ方向に分離されている。
【００１７】
また、Ｙ方向で隣り合うメモリストリングＭＳ間の積層体も、絶縁分離膜によってＹ方向に分離されている。
【００１８】
ソース側選択ゲートＳＧＳ上には、絶縁層を介して、ソース線（例えば金属膜）ＳＬが設けられている。ドレイン側選択ゲートＳＧＤ上及びソース線ＳＬ上には、絶縁層を介して、複数本のビット線（例えば金属膜）ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００１９】
メモリストリングＭＳは、バックゲートＢＧ、複数層の電極層ＷＬおよび複数層の絶縁層５５を含む積層体に形成されたＵ字状のメモリホールＭＨ（図５（ａ）に示す）内に設けられたチャネルボディ２０を有する。チャネルボディ２０は、例えばシリコン膜である。チャネルボディ２０の不純物濃度は、電極層ＷＬの不純物濃度よりも低い。
【００２０】
チャネルボディ２０は、Ｕ字状のメモリホールＭＨ内に、メモリ膜３０を介して設けられている。メモリ膜３０は、メモリホールＭＨの内壁とチャネルボディ２０との間に設けられている。
【００２１】
図２に示すように、チャネルボディ２０は筒状に設けられ、そのチャネルボディ２０の外周面を囲むように筒状のメモリ膜３０が設けられている。電極層ＷＬはメモリ膜３０を介してチャネルボディ２０の周囲を囲んでいる。また、チャネルボディ２０の内側には、コア絶縁膜４０が設けられている。コア絶縁膜４０は、例えばシリコン窒化膜である。
【００２２】
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。電極層ＷＬとチャネルボディ２０との間に、電極層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２３】
チャネルボディ２０はメモリセルトランジスタ（以下、単にメモリセルという）におけるチャネルとして機能し、電極層ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００２４】
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００２５】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜、ハフニウム酸化膜（ＨｆＯ２膜）である。
【００２６】
トンネル膜３３は、例えば、シリコン酸化膜、シリコン窒化膜、それらの積層膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００２７】
ブロック膜３１は、例えば、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜（Ａｌ２Ｏ３膜）、ハフニウム酸化膜（ＨｆＯ２膜）、それらの少なくとも１つを含む積層膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００２８】
図１に示すように、一対の柱状部ＣＬの一方の上端部にはドレイン側選択トランジスタＳＴＤが設けられ、他方の上端部にはソース側選択トランジスタＳＴＳが設けられている。ドレイン側選択トランジスタＳＴＤ及びソース側選択トランジスタＳＴＳは、メモリセルと同様、縦型トランジスタである。
【００２９】
ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタＳＴＤのゲート電極として機能する。ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間には、ドレイン側選択トランジスタＳＴＤのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ドレイン側選択トランジスタＳＴＤのチャネルボディは、ドレイン側選択ゲートＳＧＤの上方で、ビット線ＢＬと接続されている。
【００３０】
ソース側選択ゲートＳＧＳは、ソース側選択トランジスタＳＴＳのゲート電極として機能する。ソース側選択ゲートＳＧＳとチャネルボディ２０との間には、ソース側選択トランジスタＳＴＳのゲート絶縁膜として機能する絶縁膜（図示せず）が設けられている。ソース側選択トランジスタＳＴＳのチャネルボディは、ソース側選択ゲートＳＧＳの上方で、ソース線ＳＬと接続されている。
【００３１】
メモリストリングＭＳの連結部ＪＰには、バックゲートトランジスタＢＧＴが設けられている。バックゲートＢＧは、バックゲートトランジスタＢＧＴのゲート電極として機能する。バックゲートＢＧ内に設けられたメモリ膜３０は、バックゲートトランジスタＢＧＴのゲート絶縁膜として機能する。
【００３２】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各層の電極層ＷＬをコントロールゲートとする複数のメモリセルが設けられている。
【００３３】
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００３４】
電極層ＷＬは、第１の方向（Ｙ方向）に複数に分離されている。第１の方向（Ｙ方向）に分離された各電極層ＷＬは、第２の方向（Ｘ方向）に延びている。第２の方向（Ｘ方向）は、基板１０の主面に対して平行な面内で第１の方向（Ｙ方向）に対して交差（例えば直交）する方向である。
【００３５】
Ｘ方向に延びる１つの電極層ＷＬを共有して、異なるメモリストリングＭＳの複数の柱状部ＣＬがＸ方向に配列されている。
【００３６】
各層の電極層ＷＬは、積層体の積層方向（Ｚ方向）に段差が形成された段差部を有する。図５（ｂ）に示すように、メモリストリングＭＳの連結部ＪＰの上の電極層ＷＬは、連結部ＪＰが設けられていない領域の上の電極層ＷＬよりも下段側（バックゲートＢＧ側）に位置している。
【００３７】
図２に示すように、１層の電極層ＷＬは、柱状部ＣＬをＹ方向に挟んで位置する下段部１０１と上段部１０２とを有する。上段部１０２と下段部１０１とは、段差部１００を介してつながっている。
【００３８】
下段部１０１の上面は、この下段部１０１と同じ層の電極層ＷＬの上段部１０２の上面よりも下側（バックゲートＢＧ側）に位置する。下段部１０１の下面は、この下段部１０１と同じ層の電極層ＷＬの上段部１０２の下面よりも下側（バックゲートＢＧ側）に位置。
【００３９】
下段部１０１の上面、下面、上段部１０２の上面および下面は、バックゲートＢＧの上面に対して、傾いておらず、平行である。
【００４０】
図５（ｂ）に示すように、異なる層の電極層ＷＬの下段部どうしが絶縁層５５を介してＺ方向に積層され、異なる層の電極層ＷＬの上段部どうしが絶縁層５５を介してＺ方向に積層されている。
【００４１】
メモリストリングＭＳの柱状部ＣＬは、電極層ＷＬの段差部１００を貫通して、積層体内を最上層の電極層ＷＬからバックゲートＢＧに向けて延びている。
【００４２】
図２に示すように、１つの柱状部ＣＬをＹ方向に挟んで、一方の側で下段部１０１が柱状部ＣＬに接し、他方の側で上段部１０２が柱状部ＣＬに接している。
【００４３】
電極層ＷＬの下段部１０１の下面と、その電極層ＷＬの１層下の電極層ＷＬの上段部１０２の上面との間の距離Ｌ２は、それら電極層ＷＬの下段部１０１間の距離Ｌ１および上段部１０２間の距離Ｌ１よりも小さい。
【００４４】
実施形態のメモリセルは、チャネルボディ２０の周囲をメモリ膜３０を介して電極層ＷＬが囲んだ構造を有する。電極層ＷＬに正の電圧を印加するとチャネルボディ２０における電極層ＷＬに対向する領域に、キャリアとなる電子によってチャネルが形成され、その領域は低抵抗となる。一方、チャネルボディ２０において、電極層ＷＬの層間領域に対向する部分には、十分な電子によるチャネルを形成できず、電極層ＷＬが対向する領域に比べて高抵抗となってしまう。
【００４５】
基板上に積層された積層体の積層方向（縦方向）にチャネルが延びる縦型トランジスタ構造では、チャネルボディ２０に不純物拡散層を形成することが困難であり、拡散層レスのチャネルボディ２０でメモリセルのトランジスタを動作させることになる。また、チャネルボディ２０の不純物濃度を高くすると、選択トランジスタのしきい値電圧の低下をまねく。
【００４６】
選択トランジスタをオフさせるために選択トランジスタのゲート電極に負電圧を印加すると、周辺回路の規模や負担が増大する。そのため、チャネルボディ２０の不純物濃度は、選択トランジスタが０Ｖでオフする程度の低い濃度に抑え、必要以上に上げられない制約がある。
【００４７】
そのような、チャネルボディ２０の不純物濃度が低い状況においては、電極層ＷＬの層間のチャネル抵抗を如何に下げるかがセル電流向上の鍵となる。
【００４８】
図７（ａ）及び（ｂ）は、電極層ＷＬの層間距離（電極層間スペースの積層方向の幅）によって、チャネルボディ２０に流れるセル電流がどのように変化するかをデバイスシミュレーションによって求めた結果を表す。
【００４９】
横軸は、電極層ＷＬに印加される電圧（Ｖ）を表す。縦軸は、チャネルボディ２０に流れる電流（Ａ）を表す。
【００５０】
図７（ｂ）は、図７（ａ）の縦軸の電流値における１×１０−６〜１×１０−５（Ａ）領域を拡大したグラフである。
【００５１】
図７（ａ）及び（ｂ）は、電極層ＷＬの層間距離（スペース幅）が、それぞれ、１５ｎｍ（実線）、２０ｎｍ（破線）、３０ｎｍ（１点鎖線）、５０ｎｍ（２点鎖線）のときの、電流−電圧特性の片対数グラフを表す。縦軸が対数目盛である。電極層ＷＬの厚さは、３０ｎｍである。
【００５２】
印加電圧が１Ｖ以上の領域では、電極層ＷＬの層間距離の違いによって、それほど電流値の変化はない。しかし、サブスレッショルド領域では、電極層ＷＬの層間距離の違いによって、１〜２桁もの電流値の差が現れている。
【００５３】
特に、電荷蓄積膜に電子が蓄積された書き込み状態のセルでは、しきい値電圧が高く、しきい値電圧からのオーバードライブ電圧が小さくなり、電極層ＷＬ間のチャネルの抵抗成分がセル電流に及ぼす影響は非常に大きくなる。
【００５４】
そこで、本実施形態によれば、電極層ＷＬに段差部を設け、その段差部を貫通させてチャネルボディ２０及びメモリ膜３０を含む柱状部ＣＬを設けている。
【００５５】
図２に示すチャネルボディ２０においてドットパターンで表される領域２０ａは、メモリ膜３０を介して電極層ＷＬに対向する領域、または電極層ＷＬの電界が強くおよぶ領域である。電極層ＷＬに正電圧が印加された状態で、領域２０ａは、電極層間スペース（電極層間絶縁層）に対向する領域２０ｂよりも低抵抗な領域となる。
【００５６】
電極層ＷＬに段差部１００を形成することで、電極層ＷＬの下段部１０１の下面と、その電極層ＷＬの１層下の電極層ＷＬの上段部１０２の上面との間の距離Ｌ２は、それら電極層ＷＬの下段部１０１間の距離Ｌ１および上段部１０２間の距離Ｌ１よりも小さくなる。
【００５７】
その結果、図２において、上層の電極層ＷＬの下段部１０１に対向する低抵抗領域２０ａと、その下の層の電極層ＷＬの上段部１０２に対向する低抵抗領域２０ａとのＺ方向の距離が近くなる。または、上層の電極層ＷＬの下段部１０１に対向する低抵抗領域２０ａと、その下の層の電極層ＷＬの上段部１０２に対向する低抵抗領域２０ａとがＺ方向にオーバーラップする。
【００５８】
これにより、電流を流す方向に沿って配置された複数層の電極層ＷＬに正電圧が印加された状態で、電極層ＷＬの層間領域に対向するチャネルボディ２０の抵抗を低くすることができ、セル電流を向上できる。
【００５９】
層間絶縁層を挟んで積層方向（Ｚ方向）で隣り合う異なる層の下段部１０１どうし及び上段部１０２どうしの間の距離（層間絶縁層の厚さ）は電極層ＷＬ間の絶縁性確保に十分な大きさとしつつ、チャネル形成に寄与する実効的な電極層ＷＬ間距離を小さくして、電極層ＷＬ間のチャネルボディ２０の低抵抗化を図れる。
【００６０】
図７（ａ）のグラフにおいて、サブスレッショルド領域で考えると、電極層ＷＬ間距離が３０ｎｍから１５ｎｍになることで、約１桁セル電流が増加している。本実施形態においてもチャネル形成に寄与する実効的な電極層ＷＬ間距離を小さくできることから、セル電流の増加を図ることができる。
【００６１】
次に、図３（ａ）〜図５（ｂ）を参照して、実施形態のメモリセルアレイ１の形成方法について説明する。
【００６２】
図１に示す基板１０上に、絶縁層を介して、下部ゲート層としてバックゲートＢＧが形成される。図３（ａ）には、バックゲートＢＧのみを示す。バックゲートＢＧは、不純物として例えばボロンが添加されたシリコン層である。
【００６３】
次に、バックゲートＢＧの上面に、マスク材５１として、例えばシリコン酸化膜がＣＶＤ（Chemical Vapor Deposition）法により形成される。さらに、マスク材５１上にレジスト膜が塗布された後、リソグラフィによりレジスト膜がパターニングされる。
【００６４】
そのパターニングされたレジスト膜をマスクにした例えばＲＩＥ（Reactive Ion Etching）法によりマスク材５１をエッチングして、マスク材５１をパターニングする。
【００６５】
そして、そのパターニングされたマスク材５１をマスクにしたエッチングにより、図３（ｂ）に示すように、バックゲートＢＧに凹部５２が形成される。
【００６６】
凹部５２内には、図３（ｃ）に示すように、犠牲膜５３として例えばシリコン窒化膜が、ＣＶＤ法により埋め込まれる。犠牲膜５３は、バックゲートＢＧ上にマスク材５１を介して堆積される。凹部５２内のすべてが犠牲膜５３で埋め込まれる。
【００６７】
次に、ＲＩＥ法によるドライエッチング、または例えばＨ３ＰＯ４を用いたウェットエッチングにより、犠牲膜５３をエッチバックする。
【００６８】
犠牲膜５３のエッチバックにより、図３（ｄ）に示すように、犠牲膜５３の上面をバックゲートＢＧの上面よりも下に（基板側に）後退させる。その後、マスク材５１として用いたシリコン酸化膜を例えばフッ酸を用いたウェットエッチングで除去する。
【００６９】
これにより、図３（ｅ）に示すように、バックゲートＢＧの上面と、犠牲膜５３の上面との間に段差が形成される。
【００７０】
犠牲膜５３が埋め込まれた凹部５２の平面形状は例えば矩形状に形成され、段差が形成された部分は、凹部５２の矩形平面の輪郭に沿って存在している。
【００７１】
次に、犠牲膜５３上及びバックゲートＢＧ上に、図４（ａ）に示すように、絶縁層５５と、電極層ＷＬとがそれぞれ交互に複数層積層される。電極層ＷＬは、不純物として例えばボロンが添加されたシリコン層である。絶縁層５５は、例えばシリコン酸化層である。
【００７２】
電極層ＷＬの層間に、絶縁層５５が設けられる。また、最下層の電極層ＷＬとバックゲートＢＧとの間に、絶縁層５５が設けられる。
【００７３】
バックゲートＢＧの上面と犠牲膜５３の上面との間に形成された段差を反映して、絶縁層５５及び電極層ＷＬに段差部が形成される。バックゲートＢＧの上面と犠牲膜５３の上面との間に形成された段差の上に、電極層ＷＬの段差部１００が形成される。
【００７４】
各層の電極層ＷＬにおいて、犠牲膜５３の上の部分が、犠牲膜５３が形成されていない領域の上（バックゲートＢＧの凸部の上）の部分よりも下側（バックゲートＢＧ側）に位置するように段差部１００が形成される。
【００７５】
電極層ＷＬにおいて、段差部１００以外の部分は、バックゲートＢＧの上面に対して、傾斜せず、平行に積層される。
【００７６】
電極層ＷＬ及び絶縁層５５を含む積層体を形成した後、図４（ｂ）に示すように、その積層体を貫通し、犠牲膜５３に達するホール６１を形成する。１つの凹部（犠牲膜５３）に対して、一対のホール６１が形成される。ホール６１は、積層体上に形成した図示しないマスクを用いたＲＩＥ法で形成される。
【００７７】
ホール６１は、電極層ＷＬの段差部１００及び絶縁層５５の段差部が形成された部分を貫通し、犠牲膜５３に達する。電極層ＷＬ及び絶縁層５５とは異種材料の犠牲膜５３が、ホール６１を形成するエッチングのエッチングストッパーとして機能する。
【００７８】
そして、ホール６１を通じたエッチングにより、犠牲膜５３を除去する。例えば、Ｈ３ＰＯ４を用いたウェットエッチングにより犠牲膜５３を除去する。
【００７９】
犠牲膜５３が除去されることで、図５（ａ）に示すように、バックゲートＢＧに形成した凹部５２が現れる。一対のホール６１のそれぞれの下端は凹部５２につながり、バックゲートＢＧ及びその上の積層体に、Ｕ字状のメモリホールＭＨが形成される。
【００８０】
メモリホールＭＨの内壁には、図５（ｂ）に示すように、前述したメモリ膜３０が形成され、さらにそのメモリ膜３０の内壁にチャネルボディ２０が形成される。さらに、チャネルボディ２０の内側に、コア絶縁膜４０が埋め込まれる。
【００８１】
そして、Ｕ字状のメモリストリングＭＳの底部である連結部ＪＰの上の積層体にスリットを形成し、そのスリット内に絶縁分離膜（例えばシリコン窒化膜）６３を埋め込む。この絶縁分離膜６３によって、積層体は第１の方向（Ｙ方向）に分離される。
【００８２】
その後、図５（ｂ）に示す積層体上に、図１に示すドレイン側選択ゲートＳＧＤ、ソース側選択ゲートＳＧＳを形成する。さらに、選択トランジスタＳＴＤ、ＳＴＳのゲート絶縁膜、チャネルボディなどが形成され、さらにソース線ＳＬ、ビット線ＢＬなどが形成される。
【００８３】
次に、図６（ａ）は、他の実施形態のメモリセルの模式断面図である。  
図６（ｂ）は、図６（ａ）におけるＡ−Ａ断面図である。  
図６（ｃ）は、図６（ａ）におけるＢ−Ｂ断面図である。  
図６（ｄ）は、図６（ａ）におけるＣ−Ｃ断面図である。  
図６（ｅ）は、図６（ａ）におけるＤ−Ｄ断面図である。
【００８４】
図６（ａ）は、図１におけるＹＺ面に平行な断面に対応し、１つの柱状部ＣＬが積層体を貫通する部分の断面を表す。また、図６（ａ）において、電極層ＷＬの層間の絶縁層の図示は省略している。
【００８５】
図６（ｂ）の断面は、図６（ａ）に示す上から１層目の電極層ＷＬの下段部１０１が柱状部ＣＬと接する面における膜厚方向の中央部と、同じ上から１層目の電極層ＷＬの上段部１０２が柱状部ＣＬと接する面における膜厚方向の中央部と、を結んだＡ−Ａ線で柱状部ＣＬを切断した断面を表す。
【００８６】
図６（ｃ）の断面は、図６（ａ）に示す上から２層目の電極層ＷＬの下段部１０１が柱状部ＣＬと接する面における膜厚方向の中央部と、同じ上から２層目の電極層ＷＬの上段部１０２が柱状部ＣＬと接する面における膜厚方向の中央部と、を結んだＢ−Ｂ線で柱状部ＣＬを切断した断面を表す。
【００８７】
図６（ｄ）の断面は、図６（ａ）に示す上から３層目の電極層ＷＬの下段部１０１が柱状部ＣＬと接する面における膜厚方向の中央部と、同じ上から３層目の電極層ＷＬの上段部１０２が柱状部ＣＬと接する面における膜厚方向の中央部と、を結んだＣ−Ｃ線で柱状部ＣＬを切断した断面を表す。
【００８８】
図６（ｅ）の断面は、図６（ａ）に示す上から４層目の電極層ＷＬの下段部１０１が柱状部ＣＬと接する面における膜厚方向の中央部と、同じ上から４層目の電極層ＷＬの上段部１０２が柱状部ＣＬと接する面における膜厚方向の中央部と、を結んだＤ−Ｄ線で柱状部ＣＬを切断した断面を表す。
【００８９】
図４（ｂ）に示すホール６１をＲＩＥ法で形成する際、ホール６１の側壁に、基板主面に対して傾斜したテーパーがついて、上層側ほどホール径が大きく、下層側ほどホール径が小さくなることが多い。
【００９０】
ホール径が大きい上層側のメモリセルでは柱状部ＣＬの曲率半径が大きいため、トンネル膜３３に電界がかかりづらく、書き込み・消去速度が下層側より遅くなる場合がある。また、ホール径の小さい下層側のメモリセルでは柱状部ＣＬの曲率半径が小さいため、トンネル膜３３に電界がかかりやすくなり、書き込み・消去速度が上層側より速くなる場合がある。
【００９１】
上層側と下層側での書き込み・消去速度の差は、書き込み分布幅の悪化につながるため、上層から下層まで均一の書き込み・消去速度であることが望ましい。
【００９２】
図６（ａ）に示す実施形態において、ホール６１を形成するプロセスに起因して、ホール６１における下部側は上部側よりもホール径が小さくなる。すなわち、柱状部ＣＬは、上層側よりも下層側で細くなる。
【００９３】
すなわち、下層側の電極層ＷＬにおける下段部１０１と上段部１０２との間のＹ方向の距離は、上層側の電極層ＷＬにおける下段部１０１と上段部１０２との間のＹ方向の距離よりも小さくなる。
【００９４】
また、複数層の電極層ＷＬが積層される下地には、図３（ｅ）に示すように段差が形成されている。その下地の上に、複数層の電極層ＷＬを積層することで、電極層ＷＬにも下地の段差を反映した段差が形成される。このときの成膜条件や電極層ＷＬの層数により、上層の電極層ＷＬほど段差が緩和され、段差の大きさを小さくすることができる。
【００９５】
すなわち、図６（ａ）に示すように、複数層の電極層ＷＬにおける下層側は上層側よりも段差部の段差が大きい構造を形成することができる。すなわち、下層側の電極層ＷＬの下段部１０１と上段部１０２との間の段差は、上層側の電極層ＷＬの下段部１０１と上段部１０２との間の段差よりも大きい。
【００９６】
下段部１０１と上段部１０２との段差が大きくなると、下段部１０１の膜厚方向の中央部と上段部１０１の膜厚方向の中央部とを結んだ線で柱状部ＣＬを切断した断面は、楕円形になる。
【００９７】
下段部１０１の膜厚方向の中央部と上段部１０１の膜厚方向の中央部とを結んだ線で柱状部ＣＬを切断した断面は、各メモリセルの柱状部ＣＬにおいて電極層ＷＬの電界が強くかかる部分である。その断面が楕円形になり、曲率が緩い（曲率が大きい）部分が形成されることで、柱状部ＣＬにかかる電界が緩和される。
【００９８】
すなわち、電極層ＷＬの段差が大きい下層ほど、トンネル膜３３の全体にかかる平均的な電界が弱くなり、ホール径が小さい下層側で書き込み・消去速度が速くなる効果を打ち消すことができる。
【００９９】
図８は、電極層ＷＬに段差がある構造とない構造における書き込み特性のシミュレーション結果を表すグラフである。
【０１００】
横軸は、書き込み時間（秒）を、縦軸は、メモリセルの閾値電圧（Ｖ）を表す。  
実線が電極層ＷＬに段差がない構造、破線が電極層ＷＬに段差がある構造であり、それぞれ、書き込み電圧が１４Ｖ、１６Ｖ、１８Ｖの結果を表す。
【０１０１】
このシミュレーションに用いた構造において、メモリホール径は５０ｎｍ、電極層ＷＬの厚さは３５ｎｍ、電極層ＷＬの層間距離は２５ｎｍ、メモリ膜３０の膜厚は１８．５ｎｍ、電極層ＷＬの段差（図６（ａ）におけるＬ３）は３０ｎｍである。
【０１０２】
このシミュレーション結果より、書き込み速度は、段差がない構造よりも段差がある構造の方が若干遅くなることが読み取れる。
【０１０３】
したがって、ホール径の違いによる上層側と下層側での書き込み・消去速度のばらつきと、電極層ＷＬの段差の大きさの違いによる上層側と下層側での書き込み・消去速度のばらつきとが打ち消し合って、結果として、上層から下層まで均一の書き込み・消去速度を実現できる。
【０１０４】
以上説明した実施形態では、下部ゲート層であるバックゲートＢＧ内で一対の柱状部の下端がつながったＵ字状のメモリストリングについて説明した。しかしながら、メモリストリングは、下部ゲート層（下部選択ゲート）、その上に積層された複数層の電極層を含む積層体、およびその積層体上に設けられた上部ゲート層（上部選択ゲート）を貫通するＩ字形状のストレート構造であってもよい。
【０１０５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１０６】
２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、５３…犠牲膜、５５…絶縁層、１００…段差部、１０１…下段部、１０２…上段部、ＷＬ…電極層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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