(57)【要約】      （修正有）【課題】処理時間、回路面積などとのトレードオフを発生させることなく、かつ、画質を劣化させずにＡＤ変換の分解能を向上させることができるようにする。【解決手段】光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧（ＤＡＣ信号Ａ）とを比較する第１のコンパレータ４１と、画素電圧と、第２の電圧値の参照電圧（ＤＡＣ信号Ｂ）とを比較する第２のコンパレータ４２と、第１のコンパレータにおける参照電圧用の入力端子と、第２のコンパレータにおける参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロア４３，４４とを備える。【選択図】図２
2014121060.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、
前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、
前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアと
を備えるアナログデジタル変換器。
【請求項２】
前記ボルテージフォロアとして、
前記第１のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、前記第２のコンパレータにおける前記参照電圧用の入力端子に出力する第１のボルテージフォロアと、
前記第２のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、前記第１のコンパレータにおける前記参照電圧用の入力端子に出力する第２のボルテージフォロアと有する
請求項１に記載のアナログデジタル変換器。
【請求項３】
前記第１のコンパレータおよび前記第２のコンパレータによる比較が複数回行われ、
前記第１の電圧値は、前記比較の都度、減少し、
前記第２の電圧値は、前記比較の都度、増加し、
前記電圧値の減少幅または増加幅が、前記コンパレータでの比較回数に応じて小さくなるように変化させられる
請求項１に記載のアナログデジタル変換器。
【請求項４】
前記第１のコンパレータおよび前記第２のコンパレータによる比較が複数回行われ、
前記第１のコンパレータおよび前記第２のコンパレータのうち、予め選択されたいずれか１つのコンパレータによる比較結果に応じて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータを１ビットずつ決定するビットデータ決定部をさらに備える
請求項１に記載のアナログデジタル変換器。
【請求項５】
前記予め選択されたコンパレータを特定する情報、および、前記ビットデータ決定部から出力されるビットデータに基づいて、次の比較の際に選択するコンパレータを特定する情報を含む制御信号と、前記ボルテージフォロアのスイッチのＯＮ／ＯＦＦを制御する制御信号とを出力する制御出力部をさらに備える
請求項４に記載のアナログデジタル変換器。
【請求項６】
第１のコンパレータが、光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較し、
ビットデータ決定回路が、前記第１のコンパレータの比較結果に基づいて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータの１ビットを決定し、
ボルテージフォロアが、前記第１のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、第２のコンパレータにおける前記参照電圧用の入力端子に出力し、
第２のコンパレータが、前記画素電圧と、第２の電圧値の参照電圧とを比較し、
ビットデータ決定回路が、前記第２のコンパレータの比較結果に基づいて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータの１ビットを決定し、
ボルテージフォロアが、前記第２のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、第２のコンパレータにおける前記参照電圧用の入力端子に出力するステップ
を含むアナログデジタル変換方法。
【請求項７】
光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、
前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、
前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアとを有するアナログデジタル変換器を備える
固体撮像装置。
【請求項８】
光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、
前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、
前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアとを有するアナログデジタル変換器を含んで構成される固体撮像装置を備える
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、アナログデジタル変換器、固体撮像装置、および電子機器に関し、特に、処理時間、回路面積などとのトレードオフを発生させることなく、かつ、画質を劣化させずにＡＤ変換の分解能を向上させることができるようにするアナログデジタル変換器、固体撮像装置、および電子機器に関する。
【背景技術】
【０００２】
従来より、固体撮像装置では、各画素から出力されるアナログ信号をデジタル信号に変換するＡＤ変換が行われている。
【０００３】
通常、固体撮像装置では、カラム毎にＡＤ変換回路が設けられており、画素アレイの所定の行に配列された画素のフォローティングデフュージョン（ＦＤ）から読み出された信号電圧（アナログ信号）が、各カラムで同時にＡＤ変換される。
【０００４】
ＡＤ変換の方式としては、いわゆるスロープ積分型あるいはランプ信号比較型といわれる方式がよく用いられている。この方式では、例えば、ランプ状の参照信号と画素からのアナログ信号との比較処理と平行してカウント処理を行い比較処理が完了した時点でのカウント値に基づいてデジタル信号が生成される（例えば、特許文献１参照）。
【０００５】
また、複数のキャパシタを用いて、画素からのアナログ信号と基準電圧との大小を比較しながらデジタル信号を生成する、逐次比較型と称されるＡＤ変換の方式も存在する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２７８１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、イメージセンサには、高性能化が期待されており、より精度の高い画素信号の生成が求められている。例えば、画素信号として出力されるデジタル信号のダイナミックレンジを拡張させたり、より微細な輝度値の変化を反映することができるようなイメージセンサが求められている。
【０００８】
このような場合、画素信号として出力されるデジタル信号のビット数を増加させ、ＡＤ変換の分解能を向上させる必要に迫られる。
【０００９】
しかしながら、例えば、特許文献１に示されるような、スロープ積分型あるいはランプ信号比較型のＡＤ変換方式において、デジタル信号のビット数を増加させる場合、ＡＤ変換に要する時間が極端に長くなってしまう。例えば、ビット数を１増加させると、ＡＤ変換の際のカウント処理に要する時間が２倍になる。参照電圧とアナログ信号とを比較する回数が２倍になるからである。
【００１０】
一方で、逐次比較型のＡＤ変換方式の場合、ビット数を１増加させると、ＡＤ変換の際のカウント処理に要する時間が２倍になることはない。ビット数を１増加させると、アナログ信号と基準電圧との比較回数が１回増加するのみなので、ビット数の増加に伴う処理時間への影響は小さい。
【００１１】
しかしながら、例えば、逐次比較型のＡＤ変換方式において、デジタル信号のビット数を増加させると、容量の大きいキャパシタを都度追加する必要があり、回路面積も増大してしまう。さらに、逐次比較型のＡＤ変換方式の場合、複数のキャパシタの容量比を高い精度で設定する必要があり、例えば、キャパシタの容量比の精度にばらつきがあると、画像の中に縦筋のようなノイズが発生してしまうという問題もある。
【００１２】
このように従来の技術では、ＡＤ変換の分解能を向上させるために、処理時間、回路面積などとのトレードオフが発生し、かつ、画質の劣化を招きやすいという問題があった。
【００１３】
本技術はこのような状況に鑑みて開示するものであり、処理時間、回路面積などとのトレードオフを発生させることなく、かつ、画質を劣化させずにＡＤ変換の分解能を向上させることができるようにするものである。
【課題を解決するための手段】
【００１４】
本技術の一側面は、光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアとを備えるアナログデジタル変換器である。
【００１５】
前記ボルテージフォロアとして、前記第１のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、前記第２のコンパレータにおける前記参照電圧用の入力端子に出力する第１のボルテージフォロアと、前記第２のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、前記第１のコンパレータにおける前記参照電圧用の入力端子に出力する第２のボルテージフォロアと有するようにすることができる。
【００１６】
前記第１のコンパレータおよび前記第２のコンパレータによる比較が複数回行われ、前記第１の電圧値は、前記比較の都度、減少し、前記第２の電圧値は、前記比較の都度、増加し、前記電圧値の減少幅または増加幅が、前記コンパレータでの比較回数に応じて小さくなるように変化させられるようにすることができる。
【００１７】
前記第１のコンパレータおよび前記第２のコンパレータによる比較が複数回行われ、前記第１のコンパレータおよび前記第２のコンパレータのうち、予め選択されたいずれか１つのコンパレータによる比較結果に応じて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータを１ビットずつ決定するビットデータ決定部をさらに備えるようにすることができる。
【００１８】
前記予め選択されたコンパレータを特定する情報、および、前記ビットデータ決定部から出力されるビットデータに基づいて、次の比較の際に選択するコンパレータを特定する情報を含む制御信号と、前記ボルテージフォロアのスイッチのＯＮ／ＯＦＦを制御する制御信号とを出力する制御出力部をさらに備えるようにすることができる。
【００１９】
本技術の第１の側面は、第１のコンパレータが、光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較し、ビットデータ決定回路が、前記第１のコンパレータの比較結果に基づいて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータの１ビットを決定し、ボルテージフォロアが、前記第１のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、第２のコンパレータにおける前記参照電圧用の入力端子に出力し、第２のコンパレータが、前記画素電圧と、第２の電圧値の参照電圧とを比較し、ビットデータ決定回路が、前記第２のコンパレータの比較結果に基づいて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータの１ビットを決定し、ボルテージフォロアが、前記第２のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、第２のコンパレータにおける前記参照電圧用の入力端子に出力するステップを含むアナログデジタル変換方法である。
【００２０】
本技術の第２の側面は、光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアとを有するアナログデジタル変換器を備える固体撮像装置である。
【００２１】
本技術の第３の側面は、光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアとを有するアナログデジタル変換器を含んで構成される固体撮像装置を備える電子機器である。
【００２２】
本技術の第１乃至第３の側面においては、光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とが第１のコンパレータにより比較され、前記画素電圧と、第２の電圧値の参照電圧とが第２のコンパレータにより比較され、前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とが、スイッチを介してボルテージフォロアにより接続される。
【発明の効果】
【００２３】
本技術によれば、処理時間、回路面積などとのトレードオフを発生させることなく、かつ、画質を劣化させずにＡＤ変換の分解能を向上させることができる。
【図面の簡単な説明】
【００２４】
【図１】本技術の一実施の形態に係る固体撮像装置の構成例を示す図である。
【図２】図１のＡＤＣ回路の詳細な構成例を示す図である。
【図３】ＤＡＣ信号ＡおよびＤＡＣ信号Ｂ、並びに、スイッチ切替信号を説明する図である。
【図４】コンパレータによる比較と、ビットデータ決定回路によるデジタルデータの生成の方式を説明する図である。
【図５】ＡＤ変換処理の例を説明するフローチャートである。
【図６】本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して、ここで開示する技術の実施の形態について説明する。
【００２６】
図１は、本技術の一実施の形態に係る固体撮像装置の構成例を示す図である。同図に示される固体撮像装置１０は、例えば、ＣＭＯＳイメージセンサとして構成される。
【００２７】
図１に示されるように、固体撮像装置１０は、画素アレイ１３、行走査回路１６、ＤＡＣ１７、カラムＡＤＣ１８、信号処理部２２、列走査回路２３、およびタイミング制御回路２４から構成されている。
【００２８】
画素アレイ１３は、単位画素１２がｎ行×ｍ列の行列状に配置されて構成される。画素アレイ１３には、水平信号線１４−１乃至水平信号線１４−ｎ、および、垂直信号線１５−１乃至垂直信号線１５−ｍが設けられている。
【００２９】
画素アレイに配置される単位画素１２のそれぞれは、光電変換素子（例えば、フォトダイオード）、転送トランジスタ、リセットトランジスタ、および増幅トランジスタを有する。転送トランジスタは、光電変換素子で得られた電荷をＦＤ(フローティングディフュージョン)に転送する。リセットトランジスタは、ＦＤの電位をリセットする。増幅トランジスタは、ＦＤの電位に応じた画素信号を出力する。
【００３０】
これらの各トランジスタの動作は、水平信号線１４−１乃至１４−ｎを介して行走査回路１６から供給される信号により制御される。なお、単位画素１２は、上述の３トランジスタによる構成のほかに、画素選択を行うための選択トランジスタが設けられている４トランジスタによる構成などを採用することもできる。
【００３１】
単位画素１２は、水平信号線１４−１乃至１４−ｎを介して、行走査回路１６からそれぞれ供給される信号に従って、光電変換素子に蓄積された電荷に応じた画素信号を、垂直信号線１５−１乃至垂直信号線１５−ｍにそれぞれ出力する。
【００３２】
タイミング制御回路２４は、所定の周波数のマスタクロックに基づいて、所定の動作に必要なクロック信号やタイミング信号を行走査回路１６および列走査回路２３に供給する。例えば、タイミング制御回路２４は、画素のシャッタ動作や読み出し動作を制御するタイミング信号を行走査回路１６および列走査回路２３に供給する。
【００３３】
行（垂直）走査回路１６は、画素アレイ１３の垂直方向に並ぶ画素に、順次、所定のタイミングで、画素信号の出力を制御する信号を供給する。
【００３４】
カラムＡＤＣ１８は、画素アレイの各列に対応してｍ個設けられている。ｍ個のカラムＡＤＣ１８には、それぞれＡＤＣ(Analog-Digital Converter)回路１９が配置され、ＡＤＣ回路１９には、垂直信号線１５−１乃至垂直信号線１５−ｍがそれぞれ接続されている。
【００３５】
ＡＤＣ回路１９は、単位画素１２から垂直信号線１５−１乃至垂直信号線１５−ｍを介して供給される信号（信号電圧）に対して、ＣＤＳ(Correlated Double Sampling：相関２重サンプリング)処理を施すともに、デジタル信号に変換するＡＤ変換処理を行う。
【００３６】
ＡＤＣ回路１９は、ＤＡＣ１７から出力されるＤＡＣ信号ＡまたはＤＡＣ信号Ｂと、信号電圧とを比較し、ＤＡＣ信号ＡまたはＤＡＣ信号Ｂと信号電圧との大小関係が判定するまで、カウントアップ、および、カウントダウンを行うことによりＣＤＳ処理およびＡＤ変換処理を行う。
【００３７】
ＤＡＣ１７は、比較の基準となる電圧値をより低く設定するためのランプ波であるＤＡＣ信号Ａ、および、比較の基準となる電圧値をより高く設定するためのランプ波であるＤＡＣ信号Ｂを出力するようになされている。
【００３８】
ＡＤＣ回路１９は、ＡＤ変換後のデータをメモリ２１に一時的に記憶し、列走査回路２３の制御に従って、信号処理部２２に出力する。
【００３９】
列（水平）走査回路２３は、メモリ２１に記憶されているデータを、順次、所定のタイミングで信号処理部２２に出力させる。
【００４０】
信号処理部２２は、メモリ２１から供給されるデータに基づいて処理の画像処理を施すなどして画素信号を生成して出力するようになされている
【００４１】
図２は、図１のＡＤＣ回路１９の詳細な構成例を示す図である。
【００４２】
同図に示されるように、ＡＤＣ回路１９には、コンパレータ４１およびコンパレータ４２が設けられている。
【００４３】
コンパレータ４１には、画素出力（単位画素１２から出力される信号電圧）とＤＡＣ信号Ａが供給される。画素出力による電位差は、容量Ｃ１により保持されてコンパレータ４１の端子４１ａに供給される。ＤＡＣ信号Ａによる電位差は、容量Ｃ２により保持されてコンパレータ４１の端子４１ｂに供給される。そして、コンパレータ４１は、画素出力とＤＡＣ信号Ａとの大小関係を比較し、比較結果を表す信号をビットデータ決定回路４７に出力する。
【００４４】
また、ＡＤＣ回路１９には、ボルテージフォロア４３およびボルテージフォロア４４が設けられている。
【００４５】
ボルテージフォロア４３は、スイッチ４５が閉じられることにより、容量Ｃ２に保持されていた電位差を、容量Ｃ３にコピーするようになされている。また、ボルテージフォロア４４は、スイッチ４６が閉じられることにより、容量Ｃ３に保持されていた電位差を、容量Ｃ２にコピーするようになされている。
【００４６】
ボルテージフォロワは、非反転増幅器の１つであり、一方の端部における電位差を、他方の端部にそのまま出力する。
【００４７】
すなわち、スイッチ４５が閉じられると、それまで端子４１ｂに印加されていた電圧と同じ値の電圧が端子４２ａに印加されることになる。また、スイッチ４６が閉じられると、それまで端子４２ａに印加されていた電圧と同じ値の電圧が端子４１ｂに印加されることになる。
【００４８】
ビットデータ決定回路４７は、制御回路４８から出力される制御信号に基づいて、コンパレータ４１から出力される比較結果、または、コンパレータ４２から出力される比較結果のうちのいずれか１つを選択し、選択した比較結果に基づいてビットデータを決定する。そして、ビットデータ決定回路４７は、決定したビットデータを、メモリ２１と制御回路４８に出力する。
【００４９】
制御回路４８は、タイミング制御回路２４から供給されるタイミング制御信号に基づいて、スイッチ切替信号を出力することで、スイッチ４５およびスイッチ４６のＯＮ／ＯＦＦを制御する。
【００５０】
図３は、ＤＡＣ信号ＡおよびＤＡＣ信号Ｂ、並びに、スイッチ切替信号を説明する図である。同図では、横軸が時間とされ、ＤＡＣ信号Ａの波形が線１０１により示され、ＤＡＣ信号Ｂの波形が線１０２により示され、スイッチ切替信号の波形が線１０３により示されている。
【００５１】
図３に示されるように、ＤＡＣ信号Ａは、比較が開始される時刻ｔ０から徐々に電圧値が減少する波形とされている。すなわち、ＤＡＣ信号Ａは、時刻ｔ０において電圧値をΔＶ／２だけ減少させており、その後、時刻ｔ１において電圧値をΔＶ／４だけ減少させており、さらに、時刻ｔ２において電圧値をΔＶ／８だけ減少させており、・・・時刻ｔｎにおいて電圧値をΔＶ／２ｎ＋１だけ減少させている。
【００５２】
また、ＤＡＣ信号Ｂは、比較が開始される時刻ｔ０から徐々に電圧値が増加する波形とされている。すなわち、ＤＡＣ信号Ｂは、時刻ｔ０において電圧値をΔＶ／２だけ増加させており、その後、時刻ｔ１において電圧値をΔＶ／４だけ増加させており、さらに、時刻ｔ２において電圧値をΔＶ／８だけ増加させており、・・・時刻ｔｎにおいて電圧値をΔＶ／２ｎ＋１だけ増加させている。
【００５３】
時刻ｔ０から時刻ｔ１までの間にスイッチ切替信号のパルスが１回形成されている。同様に、時刻ｔ１から時刻ｔ２までの間、時刻ｔ２から時刻ｔ３までの間、・・・にもそれぞれスイッチ切替信号のパルスが１回形成されている。ここで、時刻ｔ０から時刻ｔ１までの間、時刻ｔ１から時刻ｔ２までの間、時刻ｔ２から時刻ｔ３までの間、・・・をそれぞれ比較期間と称することにする。
【００５４】
比較期間においては、コンパレータ４１およびコンパレータ４２による比較が行われる。そして、比較期間が終了する前にスイッチ切替信号のパルスが入力される。これにより、スイッチ４５またはスイッチ４６が閉じられる（ＯＮにされる）。この際行われる同電位化については後述する。
【００５５】
図４は、コンパレータ４１およびコンパレータ４２による比較と、ビットデータ決定回路４７によるデジタルデータの生成の方式を説明する図である。なお、ここでは、ビットデータにおけるバイナリ値は、より小さくなる方向が正となるように定めている。すなわち、参照電圧より画素電圧が小さいと、ビットデータは“１”とされ、参照電圧より画素電圧が大きいと、ビットデータは“０”とされる。
【００５６】
図４において横軸が時間とされ、縦軸は電位差を表している。この例では、画素出力を５ビットのデジタルデータに変換する例について説明する。なお、５ビットのデジタルデータのうち、第５ビット（５ｔｈ ｂｉｔ）をＭＳＢとし、第１ビット（１ｓｔ ｂｉｔ）をＬＳＢとする。
【００５７】
最初に容量Ｃ２と容量Ｃ３には、画素出力を上回る電位差であるΔＶが保持されるようになされている。すなわち、コンパレータ４１およびコンパレータ４２による比較に先立って、容量Ｃ２と容量Ｃ３には、基準となる電位差ΔＶが保持される。
【００５８】
その後、最初の比較期間ＴＣ１となる。最初の比較期間ＴＣ１では、ＤＡＣ信号Ａにより容量Ｃ２に保持される電位差がΔＶ／２だけ減少され、コンパレータ４１により、画素出力による電圧の値（端子４１ａに印加される電圧）と、ＤＡＣ信号Ａによる電圧の値（端子４１ｂに印加される電圧）との大小関係が比較される。この場合、コンパレータ４１は、画素出力による電圧の値が、ＤＡＣ信号Ａによる電圧の値より大きいと判定する。
【００５９】
なお、画素出力による電圧を画素電圧と称することにし、ＤＡＣ信号ＡまたはＤＡＣ信号Ｂによる電圧を参照電圧と称することにする。
【００６０】
この比較結果に基づいて、ビットデータ決定回路４７は、ＭＳＢ（第５ビット）のビットデータを“０”に設定し、制御回路４８とメモリ２１に出力する。
【００６１】
制御回路４８は、ビットデータ決定回路４７からの出力に基づいて、スイッチ４５およびスイッチ４６のＯＮ／ＯＦＦの制御を行うとともに、次の比較期間ＴＣ２で利用するコンパレータを決定する。制御回路４８は、コンパレータ４１による比較の結果、画素電圧が、参照電圧より大きいと判定された場合、スイッチ４５を閉じて、次の比較期間で利用するコンパレータを、コンパレータ４２に決定する。
【００６２】
ここで、スイッチ４５が閉じられたことにより、容量Ｃ３に保持される電位差が容量Ｃ２に保持されている電位差と同じになる。これにより、容量Ｃ２と容量Ｃ３が同電位化されることになる。
【００６３】
その後、次の比較期間ＴＣ２となる。比較期間ＴＣ２では、ＤＡＣ信号Ｂにより容量Ｃ３に保持される電位差がΔＶ／４だけ増加され、コンパレータ４２により、画素出力による電圧の値（端子４２ｂに印加される電圧）と、ＤＡＣ信号Ｂによる電圧の値（端子４２ａに印加される電圧）との大小関係が比較される。この場合、コンパレータ４２は、画素電圧が、参照電圧より小さいと判定する。
【００６４】
ここで、容量Ｃ３に保持される電位差は、比較期間ＴＣ１が終了する前に容量Ｃ２の電位差と同電位化されているので、直近の比較期間（いまの場合、比較期間ＴＣ１）の参照電圧からΔＶ／４だけ大きい電圧が新たな参照電圧となっている。
【００６５】
この比較結果に基づいて、ビットデータ決定回路４７は、第４ビットのビットデータを“１”に設定し、制御回路４８とメモリ２１に出力する。
【００６６】
制御回路４８は、ビットデータ決定回路４７からの出力に基づいて、スイッチ４５およびスイッチ４６のＯＮ／ＯＦＦの制御を行うとともに、次の比較期間ＴＣ３で利用するコンパレータを決定する。制御回路４８は、コンパレータ４２による比較の結果、画素電圧が、参照電圧より小さいと判定された場合、スイッチ４６を閉じて、次の比較期間で利用するコンパレータを、コンパレータ４１に決定する。
【００６７】
ここで、スイッチ４６が閉じられたことにより、容量Ｃ２に保持される電位差が容量Ｃ３に保持されている電位差と同じになる。これにより、容量Ｃ２と容量Ｃ３が同電位化されることになる。
【００６８】
その後、次の比較期間ＴＣ３となる。比較期間ＴＣ３では、ＤＡＣ信号Ａにより容量Ｃ２に保持される電位差がΔＶ／８だけ減少され、コンパレータ４１により、画素電圧と、参照電圧との大小関係が比較される。この場合、コンパレータ４１は、画素電圧が、参照電圧より小さいと判定する。
【００６９】
ここで、容量Ｃ２に保持される電位差は、比較期間ＴＣ２が終了する前に容量Ｃ３の電位差と同電位化されているので、直近の比較期間（いまの場合、比較期間ＴＣ２）の参照電圧からΔＶ／８だけ小さい電圧が新たな参照電圧となっている。
【００７０】
この比較結果に基づいて、ビットデータ決定回路４７は、第３ビットのビットデータを“１”に設定し、制御回路４８とメモリ２１に出力する。
【００７１】
制御回路４８は、ビットデータ決定回路４７からの出力に基づいて、スイッチ４５およびスイッチ４６のＯＮ／ＯＦＦの制御を行うとともに、次の比較期間ＴＣ４で利用するコンパレータを決定する。制御回路４８は、コンパレータ４１による比較の結果、画素電圧が、参照電圧より小さいと判定された場合、次の比較期間で利用するコンパレータを、コンパレータ４１に決定する。
【００７２】
いまの場合、当該比較期間（比較期間ＴＣ３）で利用するコンパレータ４１と、次の比較期間（比較期間ＴＣ４）で利用するコンパレータ４１が同じコンパレータなので、同電位化する必要はない。
【００７３】
その後、次の比較期間ＴＣ４となる。比較期間ＴＣ４では、ＤＡＣ信号Ａにより容量Ｃ２に保持される電位差がΔＶ／１６だけ減少され、コンパレータ４１により、画素電圧と、参照電圧との大小関係が比較される。この場合、コンパレータ４１は、画素電圧が、参照電圧より大きいと判定する。
【００７４】
いまの場合、容量Ｃ２に保持される電位差は、直近の比較期間（いまの場合、比較期間ＴＣ３）のままなので、比較期間ＴＣ３の参照電圧からΔＶ／１６だけ小さい電圧が新たな参照電圧となっている。
【００７５】
この比較結果に基づいて、ビットデータ決定回路４７は、第４ビットのビットデータを“０”に設定し、制御回路４８とメモリ２１に出力する。
【００７６】
制御回路４８は、ビットデータ決定回路４７からの出力に基づいて、スイッチ４５およびスイッチ４６のＯＮ／ＯＦＦの制御を行うとともに、次の比較期間ＴＣ５で利用するコンパレータを決定する。制御回路４８は、コンパレータ４１による比較の結果、画素電圧が、参照電圧より大きいと判定された場合、スイッチ４５を閉じて、次の比較期間で利用するコンパレータを、コンパレータ４２に決定する。
【００７７】
ここで、スイッチ４５が閉じられたことにより、容量Ｃ３に保持される電位差が容量Ｃ２に保持されている電位差と同じになる。これにより、容量Ｃ２と容量Ｃ３が同電位化されることになる。
【００７８】
その後、次の比較期間ＴＣ５となる。比較期間ＴＣ５では、ＤＡＣ信号Ｂにより容量Ｃ３に保持される電位差がΔＶ／３２だけ増加され、コンパレータ４２により、画素電圧と、参照電圧との大小関係が比較される。この場合、コンパレータ４２は、画素電圧が、参照電圧より小さいと判定する。
【００７９】
ここで、容量Ｃ３に保持される電位差は、比較期間ＴＣ４が終了する前に容量Ｃ２の電位差と同電位化されているので、直近の比較期間（いまの場合、比較期間ＴＣ４）の参照電圧からΔＶ／３２だけ小さい電圧が新たな参照電圧となっている。
【００８０】
この比較結果に基づいて、ビットデータ決定回路４７は、第５ビットのビットデータを“１”に設定し、制御回路４８とメモリ２１に出力する。
【００８１】
つまり、ビットデータ決定回路４７は、画素電圧が参照電圧より大きいと判定された場合、ビットデータを“０”に設定するようになされており、画素電圧が参照電圧より小さいと判定された場合、ビットデータを“１”に設定するようになされている。
【００８２】
また、制御回路４８は、最初の比較期間においては、常にコンパレータ４１の比較結果をビットデータ決定回路４７に選択させ、その後は、比較結果に基づいて選択すべきコンパレータを決定する。
【００８３】
すなわち、コンパレータ４１を用いた比較結果によりビットデータ“０”が出力された場合、次の比較期間で利用するコンパレータが、コンパレータ４２に決定される。一方、コンパレータ４１を用いた比較結果によりビットデータ“１”が出力された場合、次の比較期間で利用するコンパレータが、コンパレータ４１に決定される。
【００８４】
また、コンパレータ４２を用いた比較結果によりビットデータ“１”が出力された場合、次の比較期間で利用するコンパレータが、コンパレータ４１に決定される。一方、コンパレータ４２を用いた比較結果によりビットデータ“０”が出力された場合、次の比較期間で利用するコンパレータが、コンパレータ４２に決定される。
【００８５】
なお、制御回路４８は、次の比較期間で利用すべきコンパレータを特定する情報を含む制御信号を、ビットデータ決定回路４７に供給するようになされており、例えば、この制御信号の初期値がコンパレータ４１を特定する情報を含むものとされる。従って、制御回路４８は、ビットデータ決定回路４７から出力されるビットデータおよび自分が出力する制御号に含まれるコンパレータを特定する情報に基づいて、次の比較期間で利用するコンパレータを決定する。
【００８６】
さらに、制御回路４８は、当該比較期間に利用されたコンパレータと次の比較期間で利用すべきコンパレータに対応して、スイッチ４５またはスイッチ４６のＯＮ／ＯＦＦを制御する。例えば、当該比較期間に利用されたコンパレータがコンパレータ４１であり、次の比較期間で利用すべきコンパレータがコンパレータ４２である場合、スイッチ４５をＯＮにし、スイッチ４６をＯＦＦにする。一方、当該比較期間に利用されたコンパレータがコンパレータ４２であり、次の比較期間で利用すべきコンパレータがコンパレータ４１である場合、スイッチ４６をＯＮにし、スイッチ４５をＯＦＦにする。制御回路４８は、例えば、スイッチ４５およびスイッチ４６に制御信号を供給することにより、ＯＮ／ＯＦＦを制御する。
【００８７】
このように、画素電圧と参照電圧との大小関係が比較されて５ビットのデジタルデータの各ビットが設定されていく。このようにすることで、ＡＤ変換に費やす時間を大幅に増やすことなく、ＡＤ変換の分解能を向上させることができる。
【００８８】
従来のＡＤ変換の方式としては、いわゆるスロープ積分型あるいはランプ信号比較型といわれる方式がよく用いられている。この方式では、例えば、ランプ状の参照信号と画素からのアナログ信号との比較処理と平行してカウント処理を行い比較処理が完了した時点でのカウント値に基づいてデジタル信号が生成される。
【００８９】
しかしながら、スロープ積分型あるいはランプ信号比較型のＡＤ変換方式において、デジタル信号のビット数を増加させる場合、ＡＤ変換に要する時間が極端に長くなってしまう。例えば、ビット数を１増加させると、ＡＤ変換の際に、少なくともＤ相期間のカウント処理に要する時間が２倍になる。
【００９０】
例えば、ビット数が５ビットのデジタルデータを６ビットにする場合、デジタルデータにより表現可能な値が０乃至３１から０乃至６３に増えることになる。つまり、５ビットのデジタルデータの場合、ランプ信号のレベル（参照電圧）を３２段階に変化させて、都度、画素電圧と比較すればＡＤ変換を行うことができる。一方、６ビットのデジタルデータの場合、ランプ信号のレベル（参照電圧）を６４段階に変化させて、都度、画素電圧と比較しなければＡＤ変換を行うことができない。
【００９１】
このように、デジタルデータのビット数の増加に伴ってＡＤ変換に要する時間が極端に長くなることを抑止できる方式として逐次比較型と称される方式がある。逐次比較型のＡＤ変換方式では、複数のキャパシタを用いて、画素からのアナログ信号と基準電圧との大小を比較しながらデジタルデータが生成されてＡＤ変換が行われる。
【００９２】
すなわち、複数のキャパシタのそれぞれを、容量比が２倍、４倍、８倍、１６倍、・・・となるように並列に配置し、これら複数のキャパシタに保持された電位差に対応する電圧を参照電圧とし、画素電圧との比較を行う。
【００９３】
逐次比較型のＡＤ変換方式では、ビット数が５ビットのデジタルデータを６ビットにする場合、容量比が３２倍のキャパシタを回路上に追加して、そのキャパシタの参照電圧と画素電圧を比較する工程を追加する必要がある。この場合、ビット数が５ビットから６ビットに増えても、比較回数が１回増えるのみなので、デジタルデータのビット数の増加に伴ってＡＤ変換に要する時間が極端に長くなることはない。
【００９４】
しかしながら、逐次比較型のＡＤ変換方式では、デジタルデータのビット数が増えると、容量の大きいキャパシタを都度追加する必要がある。回路上に構成されるキャパシタは、通常、容量が大きいほど面積も大きくなるので、ビット数が増えると、ＡＤＣの回路面積が著しく増大してしまう。
【００９５】
さらに、逐次比較型のＡＤ変換方式の場合、複数のキャパシタの容量比を高い精度で設定する必要があり、例えば、キャパシタの容量比の精度にばらつきがあると、画像の中に縦筋のようなノイズが発生してしまうという問題もある。
【００９６】
これに対して、本技術では、逐次比較型のＡＤ変換方式のように、複数のキャパシタを設ける必要がないので、ビット数が増えても、ＡＤＣの回路面積が増大することはない。また、キャパシタの容量比の精度にばらつきによるノイズも発生しない。また、本技術では、スロープ積分型あるいはランプ信号比較型のＡＤ変換方式のように、カウントによりビットデータを決定していくものではないので、ビット数が増えても、比較回数が著しく増大することはない。
【００９７】
従って、本技術によれば、処理時間、回路面積などとのトレードオフを発生させることなく、かつ、画質を劣化させずにＡＤ変換の分解能を向上させることができる。
【００９８】
次に、図５のフローチャートを参照して、本技術を適用したＡＤＣ回路１９によるＡＤ変換処理の例について説明する。
【００９９】
ステップＳ２１において、ＤＡＣ信号Ａにより容量Ｃ２に保持される電位差が減少される。これにより参照電圧が変化する。
【０１００】
ステップＳ２２において、コンパレータ４１は、画素電圧と参照電圧との大小関係を比較する。
【０１０１】
ステップＳ２３において、ビットデータ決定回路４７は、画素電圧が参照電圧より小さいか否かを判定する。
【０１０２】
ステップＳ２３において、画素電圧が参照電圧より小さいと判定された場合、処理は、ステップＳ２４に進む。
【０１０３】
ステップＳ２４において、ビットデータ決定回路４７は、当該ビットデータとして“１”を設定する。
【０１０４】
ステップＳ２５において、当該ビットが最終ビットであるか否かが判定され、当該ビットが最終ビットではないと判定された場合、処理は、ステップＳ２１に戻る。
【０１０５】
一方、ステップＳ２３において、画素電圧が参照電圧より小さくないと判定された場合、処理は、ステップＳ２６に進む。
【０１０６】
ステップＳ２６において、ビットデータ決定回路４７は、当該ビットデータとして“０”を設定する。
【０１０７】
ステップＳ２７において、制御回路４８は、スイッチ４５をＯＮにし、スイッチ４６をＯＦＦにすることで同電位化する。すなわち、容量Ｃ３に保持される電位差が容量Ｃ２に保持されている電位差と同じになる。
【０１０８】
ステップＳ２８において、当該ビットが最終ビットであるか否かが判定され、当該ビットが最終ビットではないと判定された場合、処理は、ステップＳ２９に進む。
【０１０９】
ステップＳ２９において、ＤＡＣ信号Ｂにより容量Ｃ３に保持される電位差が増加される。これにより参照電圧が変化する。
【０１１０】
ステップＳ３０において、コンパレータ４２は、画素電圧と参照電圧との大小関係が比較する。
【０１１１】
ステップＳ３１において、ビットデータ決定回路４７は、画素電圧が参照電圧より小さいか否かを判定する。
【０１１２】
ステップＳ３１において、画素電圧が参照電圧より小さくないと判定された場合、処理は、ステップＳ３２に進む。
【０１１３】
ステップＳ３２において、ビットデータ決定回路４７は、当該ビットデータとして“０”を設定する。
【０１１４】
ステップＳ３３において、当該ビットが最終ビットであるか否かが判定され、当該ビットが最終ビットではないと判定された場合、処理は、ステップＳ２９に戻る。
【０１１５】
一方、ステップＳ３１において、画素電圧が参照電圧より小さいと判定された場合、処理は、ステップＳ３４に進む。
【０１１６】
ステップＳ３４において、ビットデータ決定回路４７は、当該ビットデータとして“１”を設定する。
【０１１７】
ステップＳ３５において、制御回路４８は、スイッチ４６をＯＮにし、スイッチ４５をＯＦＦにすることで同電位化する。すなわち、容量Ｃ２に保持される電位差が容量Ｃ３に保持されている電位差と同じになる。
【０１１８】
ステップＳ３６において、当該ビットが最終ビットであるか否かが判定され、当該ビットが最終ビットではないと判定された場合、処理は、ステップＳ２１に戻る。
【０１１９】
一方、ステップＳ２５、ステップＳ２８、ステップＳ３３、または、ステップＳ３６において、当該ビットが最終ビットであると判定された場合、処理は、終了する。
【０１２０】
このようにして、ＡＤ変換処理が実行される。
【０１２１】
図６は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
【０１２２】
図６のカメラ装置６００は、レンズ群などからなる光学部６０１、固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１２３】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ（固体撮像装置１０）を用いることができる。
【０１２４】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１２５】
操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１２６】
また、本技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１２７】
なお、本明細書において上述した一連の処理は、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【０１２８】
また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２９】
なお、本技術は以下のような構成も取ることができる。
【０１３０】
（１）
光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、
前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、
前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアと
を備えるアナログデジタル変換器。
（２）
前記ボルテージフォロアとして、
前記第１のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、前記第２のコンパレータにおける前記参照電圧用の入力端子に出力する第１のボルテージフォロアと、
前記第２のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、前記第１のコンパレータにおける前記参照電圧用の入力端子に出力する第２のボルテージフォロアと有する
（１）に記載のアナログデジタル変換器。
（３）
前記第１のコンパレータおよび前記第２のコンパレータによる比較が複数回行われ、
前記第１の電圧値は、前記比較の都度、減少し、
前記第２の電圧値は、前記比較の都度、増加し、
前記電圧値の減少幅または増加幅が、前記コンパレータでの比較回数に応じて小さくなるように変化させられる
（１）または（２）に記載のアナログデジタル変換器。
（４）
前記第１のコンパレータおよび前記第２のコンパレータによる比較が複数回行われ、
前記第１のコンパレータおよび前記第２のコンパレータのうち、予め選択されたいずれか１つのコンパレータによる比較結果に応じて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータを１ビットずつ決定するビットデータ決定部をさらに備える
（１）乃至（３）のいずれかに記載のアナログデジタル変換器。
（５）
前記予め選択されたコンパレータを特定する情報、および、前記ビットデータ決定部から出力されるビットデータに基づいて、次の比較の際に選択するコンパレータを特定する情報を含む制御信号と、前記ボルテージフォロアのスイッチのＯＮ／ＯＦＦを制御する制御信号とを出力する制御出力部をさらに備える
（４）に記載のアナログデジタル変換器。
（６）
第１のコンパレータが、光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較し、
ビットデータ決定回路が、前記第１のコンパレータの比較結果に基づいて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータの１ビットを決定し、
ボルテージフォロアが、前記第１のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、第２のコンパレータにおける前記参照電圧用の入力端子に出力し、
第２のコンパレータが、前記画素電圧と、第２の電圧値の参照電圧とを比較し、
ビットデータ決定回路が、前記第２のコンパレータの比較結果に基づいて、前記画素電圧に対応するアナログ信号を変換して得られるデジタルデータのビットデータの１ビットを決定し、
ボルテージフォロアが、前記第２のコンパレータにおける前記参照電圧用の入力端子に入力されている電圧を、第２のコンパレータにおける前記参照電圧用の入力端子に出力するステップ
を含むアナログデジタル変換方法。
（７）
光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、
前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、
前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアとを有するアナログデジタル変換器を備える
固体撮像装置。
（８）
光電変換素子を有する画素から出力される信号電圧であって、光電変換により生成された電荷に応じて出力される画素電圧と、第１の電圧値の参照電圧とを比較する第１のコンパレータと、
前記画素電圧と、第２の電圧値の参照電圧とを比較する第２のコンパレータと、
前記第１のコンパレータにおける前記参照電圧用の入力端子と、前記第２のコンパレータにおける前記参照電圧用の入力端子とを、スイッチを介して接続するボルテージフォロアとを有するアナログデジタル変換器を含んで構成される固体撮像装置を備える
電子機器。
【符号の説明】
【０１３１】
１０  固体撮像装置，  １２  単位画素，  １３  画素アレイ，  １６  行走査回路，  １７  ＤＡＣ，  １８  カラムＡＤＣ，  １９  ＡＤＣ回路，  ２１  メモリ，  ２２  信号処理回路，  ２３  列走査回路，  ２４  タイミング制御回路，  ４１  コンパレータ，  ４２  コンパレータ，  ４３  ボルテージフォロア，  ４４  ボルテージフォロア，  ４５  スイッチ，  ４６  スイッチ，  ４７  ビットデータ決定回路，  ４８  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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