(57)【要約】【課題】ＬＤＭＯＳと、ＬＤＭＯＳに接続されたＥＳＤ保護素子と、が形成されたチップサイズを縮小させる。【解決手段】トランジスタＱ１は、ｐ型領域ＰＲに形成されている。保護素子ＥＳＤは、ｎ型領域ＮＲに形成されている。そしてｐ型シンカー層ＰＳＫが、平面視でｐ型領域ＰＲとｎ型領域ＮＲとを仕切ることなくｐ型領域ＰＲとｎ型領域ＮＲとを囲うように形成されている。【選択図】図１
2014229885.tif 000002
【特許請求の範囲】
【請求項１】
第１の第１導電型領域と、平面視で前記第１の第１導電型領域と異なる領域に形成された第１の第２導電型領域と、が形成された表層を有する基板と、
前記第１の第１導電型領域に形成された第１素子と、
前記第１の第２導電型領域に形成された第２素子と、
平面視で前記第１の第１導電型領域と前記第１の第２導電型領域とを仕切ることなく前記第１の第１導電型領域と前記第１の第２導電型領域とを囲うように前記基板の表層に形成され、前記第１の第１導電型領域と前記第１の第２導電型領域とを前記基板の表層の他の領域から電気的に絶縁する第１導電型分離領域と、
を備え、
前記第１素子は、
前記第１の第１導電型領域の表層に形成され、前記第１の第１導電型領域よりも高い不純物濃度を有する第１の第１導電型不純物領域と、
前記第１の第１導電型不純物領域の表層に形成された第１の第２導電型不純物領域と、
前記第１の第１導電型領域の表層に形成され、平面視で前記第１の第１導電型不純物領域を介して前記第１の第２導電型不純物領域と対向している第２の第２導電型不純物領域と、
前記第２の第２導電型不純物領域の表層に形成され、前記第２の第２導電型不純物領域よりも高い不純物濃度を有する第３の第２導電型不純物領域と、
平面視で前記第１の第２導電型不純物領域と前記第２の第２導電型不純物領域との間で前記第１の第１導電型不純物領域を覆うゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
を含み、
前記第２素子は、
上面が前記第１の第２導電型領域に接している第２導電型埋込層と、
前記第１の第２導電型領域の表層に形成され、底部が前記第２導電型埋込層と接続している第４の第２導電型不純物領域と、
前記第１の第２導電型領域の表層に形成され、底部が前記第１の第２導電型領域よりも浅い第２の第１導電型不純物領域と、
前記第１の第２導電型領域の表層に形成され、平面視で前記第１の第２導電型領域を介して前記第２の第１導電型不純物領域と対向するように形成され、底部が前記第１の第２導電型領域よりも浅い第３の第１導電型不純物領域と、
前記第３の第１導電型不純物領域の表層に形成された第５の第２導電型不純物領域と、
前記第２の第１導電型不純物領域と、前記第４の第２導電型不純物領域と、に電気的に接続された第１配線と、
前記第３の第１導電型不純物領域と、前記第５の第２導電型不純物領域と、に電気的に接続された第２配線と、
を含む半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２導電型埋込層は、前記第１の第１導電型領域と平面視で重なるように形成されるとともに、前記第１の第１導電型領域と接続しており、前記第２導電型埋込層は、平面視で前記第１の第１導電型領域と前記第１の第２導電型領域との間で仕切られていない半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第１の第１導電型領域と前記第１の第２導電型領域とは接して形成されており、
前記第４の第２導電型不純物領域は、前記第１の第１導電型領域と前記第１の第２導電型領域とを平面視で囲むように形成されている半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記第１の第１導電型不純物領域と、前記第３の第１導電型不純物領域とは、共通の領域であり、前記共通の領域は、前記第１の第１導電型領域から前記第１の第２導電型領域にかけて形成されており、
前記共通の領域の表層に形成され、底部が前記共通の領域よりも浅く、前記共通の領域よりも高い不純物濃度を有する第４の第１導電型不純物領域をさらに備え、
前記第１の第２導電型不純物領域と、前記第５の第２導電型不純物領域とは、平面視で前記第４の第１導電型不純物領域を介して対向しており、
前記第５の第２導電型不純物領域は、平面視で前記第１の第２導電型領域と重なるように形成されている半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記共通の領域は、平面視で前記第１の第１導電型領域と重なる領域と、平面視で前記第１の第２導電型領域と重なる領域とで、異なる不純物濃度を有する半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記第１の第２導電型領域に埋め込まれて形成され、前記第１の第２導電型領域よりも高い不純物濃度を有し、前記共通の領域の近傍に形成された第２導電型埋込領域をさらに備える半導体装置。
【請求項７】
請求項４に記載の半導体装置であって、
前記基板の表層において前記第１の第１導電型領域および前記第１の第２導電型領域と平面視で異なる領域に形成された第２の第２導電型領域に形成された第３素子をさらに備え、
前記第２の第２導電型領域は、前記第１導電型分離領域によって平面視で前記第１の第１導電型領域および前記第１の第２導電型領域から仕切られることなく、前記第１導電型分離領域によって平面視で前記第１の第１導電型領域および前記第１の第２導電型領域とともに囲まれており、
前記第２の第２導電型領域は、前記第４の第２導電型不純物領域によって平面視で前記第１の第１導電型領域および前記第１の第２導電型領域から仕切られて、前記第４の第２導電型不純物領域によって平面視で囲まれており、
前記第３素子は、
前記第２の第２導電型領域の表層に形成され、底部が前記第２の第２導電型領域よりも浅い第５の第１導電型不純物領域と、
前記第５の第１導電型不純物領域の表層に形成された第６の第２導電型不純物領域と、
を含み、
前記第２導電型埋込層は、前記第２の第２導電型領域と平面視で重なるように形成されるとともに、前記第２の第２導電型領域と接続しており、前記第２導電型埋込層は、平面視で前記第２の第２導電型領域と、前記第１の第１導電型領域および前記第１の第２導電型領域と、の間で仕切られていない半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ−Ｄｉｆｆｕｓｅｄ  ＭＯＳ）に適用可能な技術である。
【背景技術】
【０００２】
ＬＤＭＯＳについて種々の構造が提唱されている。特許文献１には、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を有する半導体装置が記載されている。特許文献１に記載の半導体装置では、シンカー層に形成された高濃度拡散層と、コレクタ層とが素子分離絶縁膜を介して互いに分離されている。特許文献２および３ならびに非特許文献１には、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護素子を備えたＬＤＭＯＳが記載されている。特許文献２では、ＬＤＭＯＳとＥＳＤ保護素子とが平面視でｐ型絶縁層を挟むように形成されている。特許文献３では、ＬＯＭＯＳとＥＳＤ保護素子とが素子分離膜によって区画された異なる領域に形成されている。非特許文献１では、ＬＤＭＯＳと、ＥＳＤ保護ＮＰＮバイポーラトランジスタとが同一の基板の上に形成されている。特許文献４には、ＮＰＮトランジスタとＰＮＰトランジスタとを組み合わせたＥＳＤ保護素子が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１５９８２８号公報
【特許文献２】特開２０１２−１４６９７８号公報
【特許文献３】特開２０１２−１６０５１０号公報
【特許文献４】特開２０１２−３８９７４号公報
【０００４】
【非特許文献１】Hiroki Fujii, Shinichi Komatsu, Masaharu Sato and Toshihiko Ichikawa, "A novel 80V-class HV-MOS platform technology featuring high-side capable 30V-gate-voltage drift-NMOSFET and a trigger controllable ESD protection BJT", IPSD 2009, IEEE, pp. 323-326
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＥＳＤ保護素子がＬＤＭＯＳに接続されることがある。本発明者は、ＬＤＭＯＳと、ＬＤＭＯＳに接続されたＥＳＤ保護素子と、が形成されたチップの小面積化を検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、ＬＤＭＯＳは、第１導電型領域に形成されている。ＥＳＤ保護素子は、第２導電型領域に形成されている。そして第１導電型分離領域が、平面視で第１導電型領域と第２導電型領域とを仕切ることなく第１導電型領域と第２導電型領域とを囲うように形成されている。
【発明の効果】
【０００７】
前記一実施の形態によれば、ＬＤＭＯＳと、ＬＤＭＯＳに接続されたＥＳＤ保護素子と、が形成されたチップの小面積化が実現される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の平面図である。
【図２】第１の実施形態に係る半導体装置の断面図である。
【図３】（ａ）は、回路記号を半導体装置の断面図に重ねた図であり、（ｂ）は、第１の実施形態に係る半導体装置の等価回路図であり、（ｃ）は、第１配線と第２配線との間に印加される電圧と第１配線と第２配線とを流れる電流とのＩ−Ｖ特性の概要を示す図である。
【図４】図１および図２に示される半導体装置の製造方法を示す断面図である。
【図５】図１および図２に示される半導体装置の製造方法を示す断面図である。
【図６】図１および図２に示される半導体装置の製造方法を示す断面図である。
【図７】図１および図２に示される半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置の平面図である。
【図９】第２の実施形態に係る半導体装置の断面図である。
【図１０】図８および図９に示される半導体装置の製造方法を示す断面図である。
【図１１】第３の実施形態に係る半導体装置の平面図である。
【図１２】第３の実施形態に係る半導体装置の断面図である。
【図１３】図１１および図１２に示される半導体装置の製造方法を示す断面図である。
【図１４】図１１および図１２に示される半導体装置の製造方法を示す断面図である。
【図１５】図１１および図１２に示される半導体装置の製造方法を示す断面図である。
【図１６】第４の実施形態に係る半導体装置の平面図である。
【図１７】第４の実施形態に係る半導体装置の断面図である。
【図１８】（ａ）は、回路記号を半導体装置の断面図に重ねた図であり、（ｂ）は、第４の実施形態に係る半導体装置の等価回路図である。
【図１９】図１６および図１７に示される半導体装置の動作を説明するための断面図である。
【図２０】図１６および図１７に示される半導体装置の製造方法を示す断面図である。
【図２１】図１６および図１７に示される半導体装置の製造方法を示す断面図である。
【図２２】図１６および図１７に示される半導体装置の製造方法を示す断面図である。
【図２３】第５の実施形態に係る半導体装置の断面図である。
【図２４】第６の実施形態に係る半導体装置の断面図である。
【図２５】第７の実施形態に係る半導体装置の平面図である。
【図２６】第７の実施形態に係る半導体装置の断面図である。
【図２７】（ａ）は、回路記号を半導体装置の断面図に重ねた図であり、（ｂ）は、第７の実施形態に係る半導体装置の等価回路図である。
【図２８】図２５および図２６に示される半導体装置の動作を説明するための断面図である。
【図２９】図２５および図２６に示される半導体装置の製造方法を示す断面図である。
【図３０】図２５および図２６に示される半導体装置の製造方法を示す断面図である。
【図３１】図２５および図２６に示される半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、半導体装置ＳＤ１の平面図である。図２は、半導体装置ＳＤ１の断面図である。図２は、図１のＡ−Ａ´における断面図である。本実施形態の半導体装置ＳＤ１について、図１および２を用いて説明する。
【００１１】
半導体装置ＳＤ１は、基板ＳＵＢと、トランジスタＱ１（第１素子）と、保護素子ＥＳＤ（第２素子）と、第１導電型（例えば、ｐ型）シンカー層ＰＳＫ（第１導電型分離領域）と、を備えている。基板ＳＵＢの表層には、第１導電型領域ＰＲ（第１の第１導電型領域）と、第２導電型（例えば、ｎ型）領域ＮＲ（第１の第２導電型領域）と、が形成されている。第２導電型領域ＮＲは、平面視で第１導電型領域ＰＲと異なる領域に形成されている。トランジスタＱ１は、第１導電型領域ＰＲに形成されている。保護素子ＥＳＤは、第２導電型領域ＮＲに形成されている。第１導電型シンカー層ＰＳＫは、平面視で第１導電型領域ＰＲと第２導電型領域ＮＲとを仕切ることなく第１導電型領域ＰＲと第２導電型領域ＮＲとを囲うように基板ＳＵＢの表層に形成されている。そして第１導電型シンカー層ＰＳＫは、第１導電型領域ＰＲと第２導電型領域ＮＲとを基板ＳＵＢの表層の他の領域から電気的に絶縁している。
【００１２】
トランジスタＱ１は、第１導電型ウェルＰＷＱ０（第１の第１導電型不純物領域）と、第２導電型ソース領域ＳＲ１（第１の第２導電型不純物領域）と、第２導電型ウェルＮＷＱ１（第２の第２導電型不純物領域）と、第２導電型ドレイン領域ＤＲ１（第３の第２導電型不純物領域）と、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、を含んでいる。第１導電型ウェルＰＷＱ０は、第１導電型領域ＰＲの表層に形成されている。そして第１導電型ウェルＰＷＱ０は、第１導電型領域ＰＲよりも高い不純物濃度を有している。第２導電型ソース領域ＳＲ１は、第１導電型ウェルＰＷＱ０の表層に形成されている。第２導電型ウェルＮＷＱ１は、第１導電型領域ＰＲの表層に形成されている。そして第２導電型ウェルＮＷＱ１は、平面視で第１導電型ウェルＰＷＱ０を介して第２導電型ソース領域ＳＲ１と対向している。第２導電型ドレイン領域ＤＲ１は、第２導電型ウェルＮＷＱ１の表層に形成されている。そして第２導電型ドレイン領域ＤＲ１は、第２導電型ウェルＮＷＱ１よりも高い不純物濃度を有している。ゲート絶縁膜ＧＩは、平面視で第２導電型ソース領域ＳＲ１と第２導電型ウェルＮＷＱ１との間で第１導電型ウェルＰＷＱ０を覆っている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１の上に形成されている。
【００１３】
保護素子ＥＳＤは、第２導電型埋込層ＮＢＬＥと、第２導電型シンカー層ＮＳＫＥ（第４の第２導電型不純物領域）と、第１導電型ウェルＰＷＥ１（第２の第１導電型不純物領域）と、第１導電型ウェルＰＷＥ０（第３の第１導電型不純物領域）と、第２導電型領域ＮＲＥ（第５の第２導電型不純物領域）と、第１配線ＷＲ１と、第２配線ＷＲ２と、を含んでいる。第２導電型埋込層ＮＢＬＥの上面は、第２導電型領域ＮＲに接している。第２導電型シンカー層ＮＳＫＥは、第２導電型領域ＮＲの表層に形成されている。そして第２導電型シンカー層ＮＳＫＥの底部は、第２導電型埋込層ＮＢＬＥと接続している。第１導電型ウェルＰＷＥ１は、第２導電型領域ＮＲの表層に形成されている。そして第１導電型ウェルＰＷＥ１の底部は、第２導電型領域ＮＲよりも浅い。第１導電型ウェルＰＷＥ０は、第２導電型領域ＮＲの表層に形成されている。また第１導電型ウェルＰＷＥ０は、平面視で第２導電型領域ＮＲを介して第１導電型ウェルＰＷＥ１と対向するように形成されている。そして第１導電型ウェルＰＷＥ０の底部は、第２導電型領域ＮＲよりも浅い。第２導電型領域ＮＲＥは、第１導電型ウェルＰＷＥ０の表層に形成されている。第１配線ＷＲ１は、第１導電型ウェルＰＷＥ１と、第２導電型シンカー層ＮＳＫＥと、に電気的に接続されている。第２配線ＷＲ２は、第１導電型ウェルＰＷＥ０と、第２導電型領域ＮＲＥと、に電気的に接続されている。
【００１４】
半導体装置ＳＤ１では、シンカー層ＰＳＫ（分離領域）が、平面視でトランジスタＱ１と保護素子ＥＳＤとの間に形成されていない。このため、半導体装置ＳＤ１では、トランジスタと保護素子とが分離領域によって分離されているチップと比較して、チップサイズを小さいものにすることができる。
【００１５】
半導体装置ＳＤ１について詳細に説明する。本実施形態では、第１導電型はｐ型である。一方第２導電型はｎ型である。他の例において、第１導電型はｎ型であってもよい。この場合、第２導電型はｐ型である。
【００１６】
本実施形態では、基板ＳＵＢの表層にエピタキシャル層ＮＥＰが形成されている。基板ＳＵＢは、半導体基板（例えば、シリコン基板またはＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板）である。本実施形態では、基板ＳＵＢはｐ型基板である。他の例においては、基板ＳＵＢはｎ型基板であってもよい。本実施形態では、ｎ型エピタキシャル層ＮＥＰの導電型はｎ型である。他の例においては、エピタキシャル層ＮＥＰの導電型はｐ型であってもよい。エピタキシャル層ＮＥＰの表層には、ｐ型シンカー層ＰＳＫが形成されている。ｐ型シンカー層ＰＳＫは、ｐ型シンカー層が平面視で囲む領域を他の領域から電気的に絶縁する分離領域として機能する。半導体装置ＳＤ１において、ｐ型シンカー層ＰＳＫは、図１に示されるように、平面視でエピタキシャル層ＮＥＰの表層の一領域を囲うように形成されている。このようにして、半導体装置ＳＤ１では、素子領域が規定される。素子領域には、後述のトランジスタＱ１〜Ｑ８および保護素子ＥＳＤが形成される。そして素子領域では、素子分離膜ＳＴＩがエピタキシャル層ＮＥＰの表層に形成されている。素子分離膜ＳＴＩは、ｎ型領域ＮＲＳＱの表層、ｎ型領域ＮＲＳＥの表層、ドレイン領域ＤＲ１〜ＤＲ４の各表層、ｐ型領域ＰＲＥ０およびｎ型領域ＮＲＥの表層、ｐ型領域ＰＲＥ１の表層（これらの領域の詳細については、後述する。）で開口が形成されるように形成されている。素子分離膜ＳＴＩは、絶縁膜（例えば、酸化膜）により形成されている。素子分離膜ＳＴＩは、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｃｎｃｈ  Ｉｓｏｌａｔｉｏｎ）またはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）により形成されている。
【００１７】
半導体装置ＳＤ１は、複数のトランジスタＱ１〜Ｑ８と、保護素子ＥＳＤと、を備えている。トランジスタＱ１〜Ｑ８は、ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ−Ｄｉｆｆｕｓｅｄ  ＭＯＳ）である。本実施形態では、トランジスタの総数は８である。他の例においては、トランジスタの総数は、１であってもよいし、複数（８以外）であってもよい。保護素子ＥＳＤは、トランジスタＱ１〜Ｑ８をＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）から保護するための素子である。半導体装置ＳＤ１では、トランジスタＱ１〜Ｑ８と保護素子ＥＳＤとがｐ型シンカー層ＰＳＫによって平面視で囲まれている。半導体装置ＳＤ１では、ｐ型シンカー層ＰＳＫは、トランジスタＱ１〜Ｑ８と保護素子ＥＳＤとを平面視で仕切っていない。すなわち、ｐ型シンカー層ＰＳＫは、平面視でトランジスタＱ１〜Ｑ８と保護素子ＥＳＤとの間に形成されていない。このため、半導体装置ＳＤ１では、ｐ型シンカー層ＰＳＫがトランジスタＱ１〜Ｑ８と保護素子ＥＳＤとの間に形成されている場合と比較して、チップサイズを小さいものにすることができる。
【００１８】
トランジスタＱ１〜Ｑ８について詳細に説明する。トランジスタＱ１〜Ｑ８は、ｐ型領域ＰＲに形成されている。ｐ型領域ＰＲは、図２に示されるように、基板ＳＵＢ上のｎ型エピタキシャル層ＮＥＰに形成されている。ｐ型領域ＰＲは、図１に示されるように、平面視でｎ型シンカー層ＮＳＫＱによって囲まれている。半導体装置ＳＤ１では、ｐ型領域ＰＲは、平面視でｎ型シンカー層ＮＳＫＱと接して形成されている。ｎ型シンカー層ＮＳＫＱは、ｎ型エピタキシャル層ＮＥＰの表層に形成されている。そしてｎ型シンカー層ＮＳＫＱの底部は、ｎ型埋込層ＮＢＬＱに接続されている。ｎ型埋込層ＮＢＬＱは、図２に示されるように、基板ＳＵＢの表面からｎ型エピタキシャル層ＮＥＰにかけて形成されている。ｎ型埋込層ＮＢＬＱは、図１に示されるように、平面視でｐ型領域ＰＲと重なるように形成されている。ｎ型埋込層ＮＢＬＱの上面は、ｐ型領域ＰＲと接続している。ｎ型シンカー層ＮＳＫＱおよびｎ型埋込層ＮＢＬＱの不純物濃度は、ｎ型エピタキシャル層ＮＥＰの不純物濃度よりも高い。ｎ型シンカー層ＮＳＫＱの表層には、図２に示されるように、ｎ型領域ＮＲＳＱが形成されている。ｎ型領域ＮＲＳＱの不純物濃度は、ｎ型シンカー層ＮＳＫＱの不純物濃度よりも高い。ｎ型領域ＮＲＳＱは、平面視で素子分離膜ＳＴＩによって囲まれている。ｎ型領域ＮＲＳＱの表層には、シリサイド層（不図示）が形成されている。
【００１９】
トランジスタＱ１〜Ｑ８は、ゲート電極ＧＥ１〜ＧＥ８をそれぞれ備えている。ゲート電極ＧＥ１〜ＧＥ８は、図１に示されるように、ｐ型領域ＰＲにおいて、並列に形成されている。半導体装置ＳＤ１では、ゲート電極ＧＥ１〜ＧＥ８は互いに略平行に配列されている。ゲート電極ＧＥ１〜ＧＥ８は、互いに略等しいゲート長およびゲート幅を有している。「略」とは、製造工程におけるばらつきが許容されるという意味である。半導体装置ＳＤ１において、ゲート電極ＧＥ１〜ＧＥ８は、多結晶シリコンにより形成されている。そしてｎ型不純物（例えば、リン（Ｐ）またはヒ素（Ａｓ））がゲート電極ＧＥ１〜ＧＥ８にドープされている。他の例において、ゲート電極ＧＥ１〜ＧＥ８は、金属または金属化合物（例えば、金属炭化物、金属窒化物、またはシリサイド）により形成されていてもよい。トランジスタＱ１〜Ｑ８は、サイドウォール（不図示）を含んでいてもよい。サイドウォールは、ゲート電極ＧＥ１〜ＧＥ８の各側面に形成される。そして各サイドウォールは、ゲート電極ＧＥ１〜ＧＥ８を平面視で囲うように形成される。サイドウォールは絶縁膜（例えば、酸化膜または窒化膜）により形成される。半導体装置ＳＤ１では、ゲート電極ＧＥ１とゲート電極ＧＥ２との間の距離と、ゲート電極ＧＥ３とゲート電極ＧＥ４との間の距離と、ゲート電極ＧＥ５とゲート電極ＧＥ６との間の距離と、ゲート電極ＧＥ７とゲート電極ＧＥ８との間の距離とは、互いに略等しくてもよい。同様に、ゲート電極ＧＥ２とゲート電極ＧＥ３との間の距離と、ゲート電極ＧＥ４とゲート電極ＧＥ５との間の距離と、ゲート電極ＧＥ６とゲート電極ＧＥ７との間の距離とは、互いに略等しくてもよい。「略」とは、製造工程におけるばらつきが許容されるという意味である。
【００２０】
トランジスタＱ１〜Ｑ８は、ゲート絶縁膜ＧＩ１〜ＧＩ８を備えている。ゲート絶縁膜ＧＩ１〜ＧＩ８は、ｎ型エピタキシャル層ＮＥＰとゲート電極ＧＥ１〜ＧＥ８との間にそれぞれ形成されている。ゲート絶縁膜ＧＩ１〜ＧＩ８は、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。ゲート絶縁膜ＧＩ１〜ＧＩ８の膜厚は、例えば、１ｎｍ〜５０ｎｍである。
【００２１】
トランジスタＱ１〜Ｑ８では、ｐ型ウェルＰＷＱ０、ＰＷＱ１、ＰＷＱ２、ＰＷＱ３およびＰＷＱ４がｐ型領域ＰＲの表層に形成されている。ｐ型ウェルＰＷＱ０〜ＰＷＱ４は、ｐ型領域ＰＲよりも高い不純物濃度を有している。ｐ型ウェルＰＷＱ０〜ＰＷＱ４の底部は、ｐ型領域ＰＲの底部よりも浅い。すなわち、ｐ型ウェルＰＷＱ０〜ＰＷＱ４は、ｎ型埋込層ＮＢＬＱと直接接続していない。ｐ型ウェルＰＷＱ０〜ＰＷＱ４の底部の深さは、互いに略等しくてもよい。ｐ型ウェルＰＷＱ０〜ＰＷＱ４の底部は、素子分離膜ＳＴＩの底部よりも深い。またトランジスタＱ１〜Ｑ８では、ｎ型ウェルＮＷＱ１、ＮＷＱ２、ＮＷＱ３およびＮＷＱ４がｐ型領域ＰＲの表層に形成されている。ｎ型ウェルＮＷＱ１、ＮＷＱ２、ＮＷＱ３およびＮＷＱ４は、平面視において、ｐ型ウェルＰＷＱ０とｐ型ウェルＰＷＱ１との間、ｐ型ウェルＰＷＱ１とｐ型ウェルＰＷＱ２との間、ｐ型ウェルＰＷＱ２とｐ型ウェルＰＷＱ３との間およびｐ型ウェルＰＷＱ３とｐ型ウェルＰＷＱ４との間にそれぞれ形成されている。ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部は、ｐ型領域ＰＲの底部よりも浅い。すなわち、ｎ型ウェルＮＷＱ１〜ＮＷＱ４は、ｎ型埋込層ＮＢＬＱと接続していない。ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部の深さは、互いに略等しくてもよい。ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部は、素子分離膜ＳＴＩの底部よりも深い。ｐ型ウェルＰＷＱ０〜ＰＷＱ４およびｎ型ウェルＮＷＱ１〜ＮＷＱ４は、並列に配列されている。半導体装置ＳＤ１では、ｐ型ウェルＰＷＱ０〜ＰＷＱ４およびｎ型ウェルＮＷＱ１〜ＮＷＱ４は、互いに略平行に配列されている。さらに、ｐ型ウェルＰＷＱ０〜ＰＷＱ４およびｎ型ウェルＮＷＱ１〜ＮＷＱ４は、ゲート電極ＧＥ１〜ＧＥ８の配列方向と同じ方向に配列されている。ｐ型ウェルＰＷＱ０〜ＰＷＱ４およびｎ型ウェルＮＷＱ１〜ＮＷＱ４は、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向で互いに略等しい長さを有していてもよい。ｐ型ウェルＰＷＱ０およびＰＷＱ４は、ゲート電極ＧＥ１〜ＧＥ８の配列方向において略等しい幅を有していてもよい。ｐ型ウェルＰＷＱ１〜３は、ゲート電極ＧＥ１〜ＧＥ８の配列方向において略等しい幅を有していてもよい。ｎ型ウェルＮＷＱ１〜ＮＷＱ４は、ゲート電極ＧＥ１〜ＧＥ８の配列方向において略等しい幅を有していてもよい。ｐ型ウェルＰＷＱ０〜ＰＷＱ４は、略等しい不純物濃度を有していてもよい。ｎ型ウェルＮＷＱ０〜ＮＷＱ４は、略等しい不純物濃度を有していてもよい。「略」とは、製造工程におけるばらつきが許容されるという意味である。
【００２２】
トランジスタＱ１（すなわち、トランジスタＱ１〜Ｑ８の一端に位置するトランジスタ）では、ｎ型ソース領域ＳＲ１が、ｐ型ウェルＰＷＱ０の表層に形成されている。ｎ型ソース領域ＳＲ１は、平面視でゲート電極ＧＥ１の側方に形成されている。そしてｎ型ソース領域ＳＲ１は、平面視でｐ型ウェルＰＷＱ０の内側に形成されている。ｐ型ウェルＰＷＱ０の表層には、ｎ型ソース領域ＳＲ１に加えて、ｐ型領域ＰＲＱ０が形成されている。ｐ型領域ＰＲＱ０は、平面視でｎ型ソース領域ＳＲ１を介してゲート電極ＧＥ１と対向するようにｐ型ウェルＰＷＱ０の表層に形成されている。ｐ型領域ＰＲＱ０は、平面視でｐ型ウェルＰＷＱ０の内側に形成されている。そしてｐ型領域ＰＲＱ０は、ｎ型ソース領域ＳＲ１と接して形成されている。ｐ型領域ＰＲＱ０の不純物濃度は、ｐ型ウェルＰＷＱ０の不純物濃度よりも高い。ｎ型ソース領域ＳＲ１およびｐ型領域ＰＲＱ０の底部は、ｐ型ウェルＰＷＱ０の底部よりも浅い。ｐ型領域ＰＲＱ０の側面のうちｐ型領域ＰＲＱ０がｎ型ソース領域ＳＲ１と接している側と反対側に位置する側面は、素子分離膜ＳＴＩと接していてもよい。ｐ型領域ＰＲＱ０およびｎ型ソース領域ＳＲ１の底部は、ｐ型領域ＰＲＱ０およびｎ型ソース領域ＳＲ１に接する素子分離膜ＳＴＩの底部よりも浅い。ｎ型ソース領域ＳＲ１およびｐ型領域ＰＲＱ０の表層には、シリサイド層（不図示）が形成されている。ｐ型ウェルＰＷＱ０は、平面視でｎ型ソース領域ＳＲ１とｎ型ウェルＮＷＱ１との間でゲート絶縁膜ＧＩ１に覆われている。ｐ型ウェルＰＷＱ０の表層には、平面視でゲート電極ＧＥ１と重なる領域の少なくとも一部において、素子分離膜ＳＴＩが形成されていない。すなわち、ｎ型ソース領域ＳＲ１の側面のうち平面視でゲート電極ＧＥ１と対向する側面の少なくとも一部は、ｐ型ウェルＰＷＱ０と接している。トランジスタＱ１がオン状態になる場合、ｐ型ウェルＰＷＱ０のうち平面視でゲート電極ＧＥ１と重なる領域でチャネルが形成されることになる。
【００２３】
トランジスタＱ８（すなわち、トランジスタＱ１〜Ｑ８の他端に位置するトランジスタ）では、ｎ型ソース領域ＳＲ８が、ｐ型ウェルＰＷＱ４の表層に形成されている。ｎ型ソース領域ＳＲ８は、平面視でゲート電極ＧＥ８の側方に形成されている。そしてｎ型ソース領域ＳＲ８は、平面視でｐ型ウェルＰＷＱ４の内側に形成されている。ｐ型ウェルＰＷＱ４の表層には、ｎ型ソース領域ＳＲ８に加えて、ｐ型領域ＰＲＱ４が形成されている。ｐ型領域ＰＲＱ４は、平面視でｎ型ソース領域ＳＲ８を介してゲート電極ＧＥ８と対向するようにｐ型ウェルＰＷＱ４の表層に形成されている。ｐ型領域ＰＲＱ４は、平面視でｐ型ウェルＰＷＱ４の内側に形成されている。そしてｐ型領域ＰＲＱ４は、ｎ型ソース領域ＳＲ８と接して形成されている。ｐ型領域ＰＲＱ４の不純物濃度は、ｐ型ウェルＰＷＱ４の不純物濃度よりも高い。ｎ型ソース領域ＳＲ８およびｐ型領域ＰＲＱ４の底部は、ｐ型ウェルＰＷＱ４の底部よりも浅い。ｐ型領域ＰＲＱ４の側面のうちｐ型領域ＰＲＱ４がｎ型ソース領域ＳＲ１と接している側と反対側に位置する側面は、素子分離膜ＳＴＩと接していてもよい。ｐ型領域ＰＲＱ４およびｎ型ソース領域ＳＲ８の底部は、ｐ型領域ＰＲＱ４およびｎ型ソース領域ＳＲ８に接する素子分離膜ＳＴＩの底部よりも浅い。ｎ型ソース領域ＳＲ８およびｐ型領域ＰＲＱ４の表層には、シリサイド層（不図示）が形成されている。ｐ型ウェルＰＷＱ４は、平面視でｎ型ソース領域ＳＲ８とｎ型ウェルＮＷＱ４との間でゲート絶縁膜ＧＩ８（図２において不図示）に覆われている。ｐ型ウェルＰＷＱ４の表層には、平面視でゲート電極ＧＥ８と重なる領域の少なくとも一部において、素子分離膜ＳＴＩが形成されていない。すなわち、ｎ型ソース領域ＳＲ８の側面のうち平面視でゲート電極ＧＥ８と対向する側面の少なくとも一部は、ｐ型ウェルＰＷＱ４と接している。トランジスタＱ８がオン状態になる場合、ｐ型ウェルＰＷＱ４のうち平面視でゲート電極ＧＥ８と重なる領域でチャネルが形成されることになる。
【００２４】
トランジスタＱ２およびＱ３では、ｐ型ウェルＰＷＱ１がチャネルを形成することになる。同様に、トランジスタＱ４およびＱ５では、ｐ型ウェルＰＷＱ２がチャネルを形成することになる。同様に、トランジスタＱ６およびＱ７では、ｐ型ウェルＰＷＱ３がチャネルを形成することになる。すなわち、トランジスタＱ１〜Ｑ８の両端のトランジスタＱ１およびＱ８に挟まれるトランジスタＱ２〜Ｑ７では、１つのウェルが、当該ウェルを挟んで隣接するトランジスタ双方のチャネルを形成している。
【００２５】
トランジスタＱ２およびＱ３のチャネルを形成するｐ型ウェルＰＷＱ１について説明する。ｐ型ウェルＰＷＱ１は、エピタキシャル層ＮＥＰの表層に形成されている。そしてｐ型ウェルＰＷＱ１の表層には、ｎ型ソース領域ＳＲ２が形成されている。ｎ型ソース領域ＳＲ２は、平面視でゲート電極ＧＥ２の側方に形成されている。ｎ型ソース領域ＳＲ２は、平面視でｐ型ウェルＰＷＱ１の内側に形成されている。ｎ型ソース領域ＳＲ２は、トランジスタＱ２のソースとして機能する。またｐ型ウェルＰＷＱ１の表層には、ｎ型ソース領域ＳＲ３が形成されている。ｎ型ソース領域ＳＲ３は、平面視でゲート電極ＧＥ３の側方に形成されている。ｎ型ソース領域ＳＲ３は、平面視でｎ型ソース領域ＳＲ２を介してゲート電極ＧＥ２と対向するように形成されている。ｎ型ソース領域ＳＲ３は、平面視でｐ型ウェルＰＷＱ１の内側に形成されている。ｎ型ソース領域ＳＲ３は、トランジスタＱ３のソースとして機能する。さらにｐ型ウェルＰＷＱ１の表層には、ｐ型領域ＰＲＱ１が形成されている。ｐ型領域ＰＲＱ１は、平面視でｎ型ソース領域ＳＲ２とｎ型ソース領域ＳＲ３との間に形成されている。ｐ型領域ＰＲＱ１は、ｎ型ソース領域ＳＲ２およびｎ型ソース領域ＳＲ３と接して形成されている。ｎ型ソース領域ＳＲ２、ｎ型ソース領域ＳＲ３およびｐ型領域ＰＲＱ１の底部は、ｐ型ウェルＰＷＱ１の底部よりも浅い。ｎ型ソース領域ＳＲ２、ｎ型ソース領域ＳＲ３およびｐ型領域ＰＲＱ１の底部は、ｎ型ソース領域ＳＲ２、ｎ型ソース領域ＳＲ３およびｐ型領域ＰＲＱ１に接する素子分離膜ＳＴＩの底部よりも浅い。ｎ型ソース領域ＳＲ２、ｎ型ソース領域ＳＲ３およびｐ型領域ＰＲＱ１の表層には、シリサイド層（不図示）が形成されている。ｐ型ウェルＰＷＱ１は、平面視でｎ型ソース領域ＳＲ２とｎ型ウェルＮＷＱ１との間でゲート絶縁膜ＧＩ２に覆われている。同時に、ｐ型ウェルＰＷＱ１は、平面視でｎ型ソース領域ＳＲ３とｎ型ウェルＮＷＱ２との間でゲート絶縁膜ＧＩ３に覆われている。ｐ型ウェルＰＷＱ１の表層には、平面視でゲート電極ＧＥ２と重なる領域の少なくとも一部において、素子分離膜ＳＴＩが形成されていない。すなわち、ｎ型ソース領域ＳＲ２の側面のうち平面視でゲート電極ＧＥ２と対向する側面の少なくとも一部は、ｐ型ウェルＰＷＱ１と接している。同時に、ｐ型ウェルＰＷＱ１の表層には、平面視でゲート電極ＧＥ３と重なる領域の少なくとも一部において、素子分離膜ＳＴＩが形成されていない。すなわち、ｎ型ソース領域ＳＲ３の側面のうち平面視でゲート電極ＧＥ３と対向する側面の少なくとも一部は、ｐ型ウェルＰＷＱ１と接している。トランジスタＱ２がオン状態になる場合、ｐ型ウェルＰＷＱ１のうち平面視でゲート電極ＧＥ２と重なる領域でチャネルが形成されることになる。同様に、トランジスタＱ３がオン状態になる場合、ｐ型ウェルＰＷＱ１のうち平面視でゲート電極ＧＥ３と重なる領域でチャネルが形成されることになる。ｐ型ウェルＰＷＱ２およびＰＷＱ３は、ｐ型ウェルＰＷＱ１と同様に形成され、同様に機能する。
【００２６】
ｎ型ウェルＮＷＱ１〜ＮＷＱ４について説明する。ｎ型ウェルＮＷＱ１は、トランジスタＱ１およびＱ２のドリフト層として機能する。同様に、ｎ型ウェルＮＷＱ２は、トランジスタＱ３およびＱ４のドリフト層として機能する。同様に、ｎ型ウェルＮＷＱ３は、トランジスタＱ５およびＱ６のドリフト層として機能する。同様に、ｎ型ウェルＮＷＱ４は、トランジスタＱ７およびＱ８のドリフト層として機能する。すなわち、ｎ型ウェルＮＷＱ１〜ＮＷＱ４は、当該ウェルを挟んで隣接するトランジスタ双方のドリフト層として機能する。
【００２７】
トランジスタＱ１およびＱ２のドリフト層として機能するｎ型ウェルＮＷＱ１について説明する。ｎ型ウェルＮＷＱ１は、平面視でｐ型ウェルＰＷＱ０とｐ型ウェルＰＷＱ１との間に形成されている。半導体装置ＳＤ１では、ｎ型ウェルＮＷＱ１は、ｐ型ウェルＰＷＱ０およびｐ型ウェルＰＷＱ１と接して形成されている。半導体装置ＳＤ１では、ｎ型ウェルＮＷＱ１の縁部のうちｐ型ウェルＰＷＱ０と平面視で対向する縁部の少なくとも一部が平面視でゲート電極ＧＥ１と重なっている。同様にして、ｎ型ウェルＮＷＱ１の縁部のうちｐ型ウェルＰＷＱ１と対向する縁部の少なくとも一部が平面視でゲート電極ＧＥ２と重なっている。ｎ型ウェルＮＷＱ１の表層には、ｎ型ドレイン領域ＤＲ１が形成されている。ｎ型ドレイン領域ＤＲ１は、ｎ型ウェルＮＷＱ１よりも高い不純物濃度を有している。ｎ型ドレイン領域ＤＲ１は、平面視でｎ型ウェルＮＷＱ１の内側に形成されている。ｎ型ドレイン領域ＤＲ１は、平面視で素子分離膜ＳＴＩによって囲まれている。ｎ型ドレイン領域ＤＲ１の表層には、シリサイド層（不図示）が形成されている。ｎ型ドレイン領域ＤＲ１の底部は、ｎ型ウェルＮＷＱ１の底部よりも浅い。ｎ型ドレイン領域ＤＲ１の底部は、ｎ型ドレイン領域ＤＲ１を平面視で囲う素子分離膜ＳＴＩの底部よりも浅い。ｎ型ドレイン領域ＤＲ１は、平面視でゲート電極ＧＥ１およびＧＥ２と重ならない位置に形成されている。ｎ型ドレイン領域ＤＲ１は、平面視で素子分離膜ＳＴＩを介してゲート電極ＧＥ１と対向している。同様に、ｎ型ドレイン領域ＤＲ１は、平面視で素子分離膜ＳＴＩを介してゲート電極ＧＥ２と対向している。半導体装置ＳＤ１では、ゲート電極ＧＥ１は、ｎ型ウェルＮＷＱ１と平面視で重なる領域で素子分離膜ＳＴＩと平面視で重なっていてもよい。同様に、ゲート電極ＧＥ２は、ｎ型ウェルＮＷＱ１と平面視で重なる領域で素子分離膜ＳＴＩと平面視で重なっていてもよい。この場合、ｎ型ウェルＮＷＱ１は、ｐ型ウェルＰＷＱ０と平面視で対向する縁部の近傍において素子分離膜ＳＴＩを介さずにゲート絶縁膜ＧＩ１と対向している。同様に、ｎ型ウェルＮＷＱ１は、ｐ型ウェルＰＷＱ１と平面視で対向する縁部の近傍において素子分離膜ＳＴＩを介さずにゲート絶縁膜ＧＩ２と対向している。トランジスタＱ１およびＱ２がオン状態になるとき、ｎ型ウェルＮＷＱ１に流れた電流は、ｐ型ウェルＰＷＱ０に流れる電流と、ｐ型ウェルＰＷＱ１に流れる電流と、に分かれる。ｎ型ウェルＮＷＱ２〜ＮＷＱ４は、ｎ型ウェルＮＷＱ１と同様に形成され、同様に機能する。
【００２８】
ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４およびｐ型領域ＰＲＱ０〜ＰＲＱ４は、図１に示されるように並列に形成されている。そしてｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４およびｐ型領域ＰＲＱ０〜ＰＲＱ４は、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向において、互いに略同じ長さを有していてもよい。半導体装置ＳＤ１では、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４およびｐ型領域ＰＲＱ０〜ＰＲＱ４は、ゲート電極ＧＥ１〜ＧＥ８の配列方向と同じ方向に配列されている。
【００２９】
半導体装置ＳＤ１は、第１配線ＷＲ１および第２配線ＷＲ２を備えている。第１配線ＷＲ１は、ｎ型領域ＮＲＳＱを介してｎ型シンカー層ＮＳＫＱに電気的に接続されている。同時に第１配線ＷＲ１は、ｎ型ドレイン領域ＤＲ１〜ＤＲ４に接続されている。第２配線ＷＲ２は、ｎ型ソース領域ＳＲ１〜ＳＲ８およびｐ型領域ＰＲＱ０〜ＰＲＱ４に接続されている。半導体装置ＳＤ１では、第１配線ＷＲ１は信号線となる。一方、第２配線ＷＲ２は、グラウンド線となる。このため、ゲート電極ＧＥ１〜ＧＥ８に駆動電圧が印加されると、各トランジスタにおいて電流がドレインからソースに流れる。
【００３０】
次に、保護素子ＥＳＤについて詳細に説明する。保護素子ＥＳＤは、ｎ型領域ＮＲに形成されている。ｎ型領域ＮＲは、図２に示されるように、基板ＳＵＢ上のｎ型エピタキシャル層ＮＥＰに形成されている。ｎ型領域ＮＲは、図１に示されるように、平面視でｎ型シンカー層ＮＳＫＥによって囲まれている。半導体装置ＳＤ１では、ｎ型領域ＮＲは、平面視でｎ型シンカー層ＮＳＫＥに接して形成されている。ｎ型シンカー層ＮＳＫＥは、ｎ型エピタキシャル層ＮＥＰの表層に形成されている。そしてｎ型シンカー層ＮＳＫＥの底部は、ｎ型埋込層ＮＢＬＥに接続されている。ｎ型埋込層ＮＢＬＥは、図２に示されるように、基板ＳＵＢの表面からｎ型エピタキシャル層ＮＥＰにかけて形成されている。ｎ型埋込層ＮＢＬＥは、図１に示されるように、平面視でｎ型領域ＮＲと重なるように形成されている。ｎ型埋込層ＮＢＬＥの上面は、ｎ型領域ＮＲと接続している。ｎ型領域ＮＲ、ｎ型シンカー層ＮＳＫＥおよびｎ型埋込層ＮＢＬＥの不純物濃度は、ｎ型エピタキシャル層ＮＥＰの不純物濃度よりも高い。半導体装置ＳＤ１では、ｎ型領域ＮＲＳＥがｎ型シンカー層ＮＳＫＥの表層に形成されている。ｎ型領域ＮＲＳＥの不純物濃度は、ｎ型シンカー層ＮＳＫＥの不純物濃度よりも高い。ｎ型領域ＮＲＳＥは、平面視で素子分離膜ＳＴＩによって囲まれている。ｎ型領域ＮＲＳＥの表層には、シリサイド層（不図示）が形成されている。半導体装置ＳＤ１では、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向におけるｎ型シンカー層ＮＳＫＥの長さが、図１に示されるように、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向におけるｎ型シンカー層ＮＳＫＱの長さと略同一であってもよい。
【００３１】
保護素子ＥＳＤでは、ｐ型ウェルＰＷＥ０およびＰＷＥ１がｎ型領域ＮＲの表層に形成されている。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、互いに離間して形成されている。すなわち、ｐ型ウェルＰＷＥ０およびＰＷＥ１は、互いに直接接続されていない。ｐ型ウェルＰＷＥ０およびＰＷＥ１の底部は、ｎ型領域ＮＲの底部よりも浅い。すなわち、ｐ型ウェルＰＷＥ０およびＰＷＥ１は、ｎ型埋込層ＮＢＬＥと直接接続していない。ｐ型ウェルＰＷＥ０およびＰＷＥ１の底部の深さは、互いに略等しくてもよい。ｐ型ウェルＰＷＥ０およびＰＷＥ１の底部は、素子分離膜ＳＴＩの底部よりも深い。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、並列に配列されている。半導体装置ＳＤ１では、ｐ型ウェルＰＷＥ０およびＰＷＥ１は、互いに略平行に配列されている。さらに、ｐ型ウェルＰＷＥ０およびＰＷＥ１は、ゲート電極ＧＥ１〜ＧＥ８の配列方向と同じ方向に配列されている。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向で互いに略等しい長さを有していてもよい。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、ゲート電極ＧＥ１〜ＧＥ８の配列方向において略等しい幅を有していてもよい。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、略等しい不純物濃度を有していてもよい。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、ｐ型ウェルＰＷＱ０〜ＰＷＱ４およびｎ型ウェルＮＷＱ１〜ＮＷＱ４とともに並列にされていてもよい。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向でｐ型ウェルＰＷＱ０〜ＰＷＱ４およびｎ型ウェルＮＷＱ１〜ＮＷＱ４と略等しい長さを有していてもよい。ｐ型ウェルＰＷＥ０およびＰＷＥ１は、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と略等しい不純物濃度を有していてもよい。ｐ型ウェルＰＷＥ０およびＰＷＥ１の底部は、ｐ型ウェルＰＷＱ０〜ＰＷＱ４の底部の深さと略等しくてもよい。「略」とは、製造工程におけるばらつきが許容されるという意味である。
【００３２】
保護素子ＥＳＤでは、ｐ型領域ＰＲＥ０がｐ型ウェルＰＷＥ０の表層に形成されている。ｐ型領域ＰＲＥ０は、平面視でｐ型ウェルＰＷＥ０の内側に形成されている。ｐ型領域ＰＲＥ０の底部は、ｐ型ウェルＰＷＥ０の底部よりも浅い。ｐ型領域ＰＲＥ０は、ｐ型ウェルＰＷＥ０よりも高い不純物濃度を有している。ｐ型領域ＰＲＥ０の表層には、シリサイド層（不図示）が形成されている。また保護素子ＥＳＤでは、ｎ型領域ＮＲＥがｐ型ウェルＰＷＥ０の表層に形成されている。ｎ型領域ＮＲＥは、平面視でｐ型ウェルＰＷＥ０の内側に形成されている。ｎ型領域ＮＲＥの底部は、ｐ型ウェルＰＷＥ０の底部よりも浅い。ｎ型領域ＮＲＥの表層には、シリサイド層（不図示）が形成されている。そしてｎ型領域ＮＲＥは、ｐ型領域ＰＲＥ０に接して形成されている。ｐ型領域ＰＲＥ０およびｎ型領域ＮＲＥは、平面視で素子分離膜ＳＴＩによって囲まれている。ｐ型領域ＰＲＥ０およびｎ型領域ＮＲＥの底部は、ｐ型領域ＰＲＥ０およびｎ型領域ＮＲＥを平面視で囲う素子分離膜ＳＴＩの底部よりも浅い。ｎ型領域ＮＲＥは、平面視でｐ型ウェルＰＷＥ１とｐ型領域ＰＲＥ０に挟まれるように形成されていてもよい。
【００３３】
保護素子ＥＳＤでは、ｐ型領域ＰＲＥ１がｐ型ウェルＰＷＥ１の表層に形成されている。ｐ型領域ＰＲＥ１は、平面視でｐ型ウェルＰＷＥ１の内側に形成されている。ｐ型領域ＰＲＥ１の底部は、ｐ型ウェルＰＷＥ１の底部よりも浅い。ｐ型領域ＰＲＥ１は、平面視で素子分離膜ＳＴＩによって囲まれている。ｐ型領域ＰＲＥ１の底部は、ｐ型領域ＰＲＥ１を平面視で囲う素子分離膜ＳＴＩの底部よりも浅い。ｐ型領域ＰＲＥ１の表層には、シリサイド層（不図示）が形成されている。ｐ型領域ＰＲＥ１は、ｐ型ウェルＰＷＥ１よりも高い不純物濃度を有している。
【００３４】
ｐ型領域ＰＲＥ０およびＰＲＥ１ならびにｎ型領域ＮＲＥは、図１に示されるように並列に形成されている。そしてｐ型領域ＰＲＥ０およびＰＲＥ１ならびにｎ型領域ＮＲＥは、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向において、互いに略同じ長さを有していてもよい。半導体装置ＳＤ１では、ｐ型領域ＰＲＥ０およびＰＲＥ１ならびにｎ型領域ＮＲＥは、ゲート電極ＧＥ１〜ＧＥ８の配列方向と同じ方向に配列されている。ｐ型領域ＰＲＥ０およびＰＲＥ１ならびにｎ型領域ＮＲＥは、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４およびｐ型領域ＰＲＱ０〜ＰＲＱ４とともに並列にされていてもよい。ｐ型領域ＰＲＥ０およびＰＲＥ１ならびにｎ型領域ＮＲＥは、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４およびｐ型領域ＰＲＱ０〜ＰＲＱ４と略等しい長さを有していてもよい。「略」とは、製造工程におけるばらつきが許容されるという意味である。
【００３５】
保護素子ＥＳＤでは、配線ＷＲ１がｎ型領域ＮＲＳＥを介してｎ型シンカー層ＮＳＫＥに電気的に接続されている。同時に、配線ＷＲ１は、ｐ型領域ＰＲＥ１に接続されている。配線ＷＲ２は、ｐ型領域ＰＲＥ０およびｎ型領域ＮＲＥに接続されている。
【００３６】
次に、半導体装置ＳＤ１の他の構成について説明する。半導体装置ＳＤ１は、ｐ型シンカー層ＰＳＫを含んでいる。ｐ型シンカー層ＰＳＫは、平面視でｐ型領域ＰＲとｎ型領域ＮＲとを囲うように形成されている。平面視でｐ型シンカー層ＰＳＫとｎ型シンカー層ＮＳＫＱおよびＮＳＫＥとの間には、ｎ型エピタキシャル層ＮＥＰおよび素子分離膜ＳＴＩが設けられている。すなわち、ｐ型シンカー層ＰＳＫは、ｎ型シンカー層ＮＳＫＱおよびＮＳＫＥと接していない。そしてｐ型シンカー層ＰＳＫは、ｐ型埋込層ＰＢＬに接続している。ｐ型埋込層ＰＢＬは、図２に示されるように、基板ＳＵＢの表面からｎ型エピタキシャル層ＮＥＰにかけて形成されている。ｐ型埋込層ＰＢＬは、ｐ型シンカー層ＰＳＫと同様に、平面視でｐ型領域ＰＲおよびｎ型領域ＮＲを囲うように形成されている。平面視でｐ型埋込層ＰＢＬと、ｎ型埋込層ＮＢＬＱおよびＮＢＬＥとの間には、基板ＳＵＢおよびｎ型エピタキシャル層ＮＥＰが設けられている。すなわち、ｐ型埋込層ＰＢＬは、ｎ型埋込層ＮＢＬＱおよびＮＢＬＥと接していない。半導体装置ＳＤ１では、ｐ型領域ＰＲＳがｐ型シンカー層ＰＳＫの表層に形成されている。ｐ型領域ＰＲＳの不純物濃度は、ｐ型シンカー層ＰＳＫの不純物濃度よりも高い。そして配線ＷＲ２がｐ型領域ＰＲＳを介してｐ型シンカー層ＰＳＫに電気的に接続されている。
【００３７】
半導体装置ＳＤ１では、エピタキシャル層ＮＥＰの導電型はｎ型である。他の例においてエピタキシャル層ＮＥＰの導電型がｐ型である場合、ｐ型領域がｎ型シンカー層ＮＳＫＱおよびＮＳＫＥの間に形成されることになる。この場合、ｐ型領域の不純物濃度は、ｐ型シンカー層ＰＳＫおよびｐ型埋込層ＰＢＬの不純物濃度よりも低い。
【００３８】
次に、半導体装置ＳＤ１の動作について、図３（ａ）、（ｂ）および（ｃ）を用いて説明する。図３（ａ）は、回路記号を半導体装置ＳＤ１の断面図に重ねた図である。図３（ｂ）は、半導体装置ＳＤ１の等価回路図である。図３（ｃ）は、第１配線ＷＲ１と第２配線ＷＲ２との間に印加される電圧と第１配線ＷＲ１と第２配線ＷＲ２とを流れる電流とのＩ−Ｖ特性の概要を示す図である。
【００３９】
ｐ型領域ＰＲでは、トランジスタＱ１〜Ｑ８が形成されている。このため、ｐ型領域ＰＲは、図３（ｂ）に示されるように、ドレインおよびソースがそれぞれ第１配線ＷＲ１および第２配線ＷＲ２に接続されたＭＯＳＦＥＴに表現することができる。一方、ｎ型領域ＮＲでは、ｎ型領域ＮＲＳＥをベース端子、ｐ型領域ＰＲＥ０をコレクタ端子、ｐ型領域ＰＲＥ１をエミッタ端子とするＰＮＰトランジスタが形成されている。同時に、ｎ型領域ＮＲでは、ｐ型領域ＰＲＥ０をベース端子、ｎ型領域ＮＲＳＥをコレクタ端子、ｎ型領域ＮＲＥをエミッタ端子とするＮＰＮトランジスタが形成されている。これらＰＮＰトランジスタおよびＮＰＮトランジスタは、図３（ｂ）に示されるように、サイリスタを形成することになる。保護素子ＥＳＤの機能は、このサイリスタによって実現されている。
【００４０】
保護素子ＥＳＤの機能について説明する。保護素子ＥＳＤでは、ＰＮＰトランジスタのベース（ｎ型領域ＮＲＳＥ）とエミッタ（ｐ型領域ＰＲＥ１）とは短絡している。同様に、ＮＰＮトランジスタのベース（ｐ型領域ＰＲＥ０）とエミッタ（ｎ型領域ＮＲＥ）とは短絡している。このため、通常のバイアスが第１配線ＷＲ１と第２配線ＷＲ２との間に印加されている場合は、保護素子ＥＳＤにおけるＰＮＰトランジスタおよびＮＰＮトランジスタは動作しない。これにより、通常のバイアスが第１配線ＷＲ１と第２配線ＷＲ２との間に印加されている場合は、トランジスタＱ１〜Ｑ８は、保護素子ＥＳＤの影響を受けることなく動作することができる。一方、高電圧が第１配線ＷＲ１と第２配線ＷＲ２との間に印加された場合、保護素子ＥＳＤは、図３（ｃ）に示されるように動作する。高電圧が第１配線ＷＲ１と第２配線ＷＲ２との間に印加されると、ＮＰＮトランジスタのコレクタ−ベース（ｎ型領域ＮＲ−ｐ型ウェルＰＷＥ０）間でブレークダウンが生じる。このブレークダウンが生じる電圧が、図３（ｃ）のＢＶｊである。ブレークダウンが生じると、ＮＰＮトランジスタのベースに電流が流れる。そしてこのベース電流とベース抵抗によって、ＮＰＮトランジスタのエミッタ−ベース（ｎ型領域ＮＲＥ−ｐ型ウェルＰＷＥ０）間に電位差が生じる。この電位差によってＮＰＮトランジスタが動作を開始する。ＮＰＮトランジスタの動作により、スナップバックが開始する。ＮＰＮトランジスタが動作を開始する電圧が、図３（ｃ）のＶｔ１である。このスナップバックにより、第１配線ＷＲ１と第２配線ＷＲ２との間の電圧が図３（ｃ）のホールド電圧Ｖｈｏｌｄまで下がる。そしてスナップバックが開始するとＰＮＰトランジスタが動作を開始する。ＰＮＰトランジスタの動作により、ＮＰＮトランジスタのベースに電流が安定的に供給される。このようにして、保護素子ＥＳＤは、大電流の放出を可能にしている。
【００４１】
本実施形態では、保護素子ＥＳＤのブレークダウン電圧は、トランジスタＱ１〜Ｑ８のブレークダウン電圧よりも低く設定されている。このため、高電圧が第１配線ＷＲ１と第２配線ＷＲ２との間に印加された場合、保護素子ＥＳＤがトランジスタＱ１〜Ｑ８よりも先にブレークダウンする。このため、高電圧が第１配線ＷＲ１と第２配線ＷＲ２との間に印加されても、トランジスタＱ１〜Ｑ８がブレークダウンすることを防ぐことができる。
【００４２】
次に、半導体装置ＳＤ１の製造方法について、図４から７を用いて説明する。図４から７は、半導体装置ＳＤ１の製造方法を示す断面図である。
【００４３】
まず、ｎ型不純物（例えば、アンチモン（Ｓｂ））が基板ＳＵＢに注入される。その後、基板ＳＵＢは、１２００℃程度まで加熱される。この熱処理により、ｎ型不純物の原子が基板ＳＵＢの内部に押し込まれる。これにより、ｎ＋型領域ＮＢＬＥ´およびｎ型＋領域ＮＢＬＱ´が基板ＳＵＢの表面に形成される。次いで、ｐ型不純物（例えば、ホウ素（Ｂ））が基板ＳＵＢに注入される。その後、基板ＳＵＢは、１０００℃程度まで加熱される。この熱処理により、ｐ型不純物の原子が基板ＳＵＢの内部に押し込まれる。これにより、ｐ型領域ＰＢＬ´が基板ＳＵＢの表面に形成される（図４（ａ））。本実施形態において、基板ＳＵＢはｐ型基板である。他の例において、基板ＳＵＢは、ｎ型基板であってもよい。本実施形態では、基板ＳＵＢは、半導体基板（例えば、シリコン基板またはＳＯＩ基板）である。
【００４４】
次いで、エピタキシャル層ＮＥＰが基板ＳＵＢ上に形成される。本実施形態では、エピタキシャル層ＮＥＰの導電型はｎ型である。他の例においては、エピタキシャル層ＮＥＰの導電型はｐ型であってもよい。エピタキシャル層ＮＥＰの形成では、基板ＳＵＢおよびエピタキシャル層ＮＥＰが加熱される。この加熱により、基板ＳＵＢの表面に形成されていたｐ型領域ＰＢＬ´、ｎ＋型領域ＮＢＬＥ´およびｎ型＋領域ＮＢＬＱ´の不純物が拡散する。結果、ｐ型埋込層ＰＢＬ、ｎ型埋込層ＮＢＬＥおよびＮＢＬＱが基板ＳＵＢの表層からエピタキシャル層ＮＥＰまでにかけて形成される（図４（ｂ））。
【００４５】
次いで、絶縁膜ＤＩがエピタキシャル層ＮＥＰの上に形成される。次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。この場合、低濃度不純物は、ｎ型領域ＮＲが形成される領域に注入される。これに対して、高濃度不純物は、ｎ型シンカー層ＮＳＫＥおよびＮＳＫＱが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｎ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｎ型領域ＮＲおよびｎ型シンカー層ＮＳＫＥおよびＮＳＫＱが形成される（図５（ａ））。ｎ型シンカー層ＮＳＫＥおよびＮＳＫＱの不純物濃度は、ｎ型領域ＮＲの不純物濃度よりも高い。本実施形態では、この熱処理により、ｎ型シンカー層ＮＳＫＥおよびＮＳＫＱが、ｎ型埋込層ＮＢＬＥおよびＮＢＬＱにそれぞれ達する。他の例においては、ｎ型シンカー層ＮＳＫＥおよびＮＳＫＱは、この熱処理の段階では、ｎ型埋込層ＮＢＬＥおよびＮＢＬＱにそれぞれ達していなくてもよい。
【００４６】
次いで、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。ｐ型不純物は、ｐ型領域ＰＲが形成される領域およびｐ型シンカー層ＰＳＫが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される（図５（ｂ））。ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される前においてｎ型シンカー層ＮＳＫＥおよびＮＳＫＱがｎ型埋込層ＮＢＬＥおよびＮＢＬＱにそれぞれ達していない場合は、ｎ型シンカー層ＮＳＫＥおよびＮＳＫＱは、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫを形成する熱処理によって、ｎ型埋込層ＮＢＬＥおよびＮＢＬＱにそれぞれ達してもよい。
【００４７】
次いで、素子分離膜ＳＴＩがエピタキシャル層ＮＥＰの表層に形成される（図６（ａ））。素子分離膜ＳＴＩは、絶縁膜（例えば、酸化膜）により形成されている。素子分離膜ＳＴＩは、ＳＴＩまたはＬＯＣＯＳにより形成される。
【００４８】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。これらの加熱処理により、ｎ型不純物およびｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ０〜ＰＷＱ４とが、図６（ｂ）に示されるように、ｐ型領域ＰＲの表層に形成される。同様に、保護素子ＥＳＤを構成するｐ型ウェルＰＷＥ０およびＰＷＥ１が、図６（ｂ）に示されるように、ｎ型領域ＮＲの表層に形成される。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とは、各ウェルの底部が素子分離膜ＳＴＩの底部よりも深くなるように形成される。ｎ型ウェルＮＷＱ１〜ＮＷＱ４を構成するｎ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４を形成するための熱処理は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４について同時に行ってもよい。これにより、ｎ型ウェルＮＷＱ１〜ＮＷＱ４は略等しい不純物濃度を有することになる。同時に、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とを構成するｐ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とを形成するための熱処理は、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とについて同時に行ってもよい。これにより、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とは略等しい不純物濃度を有することになる。同時に、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１との底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ０〜ＰＷＱ４の不純物濃度と、ｐ型ウェルＰＷＥ０およびＰＷＥ１の不純物濃度とが異なる場合は、ｐ型ウェルＰＷＱ０〜ＰＷＱ４を構成するｐ型不純物の注入と、ｐ型ウェルＰＷＥ０およびＰＷＥ１を構成するｐ型不純物の注入と、が異なる工程で実行されてもよい。
【００４９】
次いで、エピタキシャル層ＮＥＰの表面の絶縁膜ＤＩを除去する。次いで、ゲート絶縁膜ＧＥ１〜ＧＥ８となる絶縁膜ＧＩ（不図示）がエピタキシャル層ＮＥＰの上に形成される。絶縁膜ＧＩは、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。絶縁膜ＧＩの膜厚は、例えば、１ｎｍ〜５０ｎｍである。
【００５０】
次いで、ゲート電極ＧＥ１〜ＧＥ８を構成する導電部材（例えば、多結晶シリコン膜）が絶縁膜ＧＩの上に形成される。本実施形態では、多結晶シリコン膜（不図示）が絶縁膜ＧＩの上に形成される。次いで、ｎ型不純物が多結晶シリコン膜に注入される。その後パターニングにより、ゲート電極ＧＥ１〜ＧＥ８およびゲート絶縁膜ＧＩ１〜ＧＩ８が、図７（ａ）に示されるように形成される。
【００５１】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ０〜ＰＲＱ４とが、図７（ｂ）に示されるように、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の表層およびｐ型ウェルＰＷＱ０〜ＰＷＱ４の表層に形成される。同様に、保護素子ＥＳＤを構成するｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ０およびＰＲＥ１とが、図７（ｂ）に示されるように、ｐ型ウェルＰＷＥ０およびＰＷＥ１の表層に形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ０およびＰＲＥ１とは、各領域の底部が素子分離膜ＳＴＩの底部よりも浅くなるように形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとを構成するｎ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとを形成するための熱処理は、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとについて同時に行ってもよい。ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｐ型領域ＰＲＥ０およびＰＲＥ１とを構成するｐ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｐ型領域ＰＲＥ０およびＰＲＥ１とを形成するための熱処理は、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｐ型領域ＰＲＥ０およびＰＲＥ１とについて同時に行ってもよい。
【００５２】
次いで、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４、ｐ型領域ＰＲＱ０〜ＰＲＱ４、ｎ型領域ＮＲＥ、ｐ型領域ＰＲＥ０およびＰＲＥ１、ｐ型領域ＰＲＳならびにｎ型領域ＮＲＳＱおよびＮＲＳＥの各表面に電極（不図示）が形成される。この電極により、第１配線ＷＲ１および第２配線ＷＲ２が形成される。このようにして、半導体装置ＳＤ１が製造される。
【００５３】
本実施形態では、ｐ型シンカー層ＰＳＫが、トランジスタＱ１〜Ｑ８のｐ型領域ＰＲと、保護素子ＥＳＤのｎ型領域ＮＲと、を仕切っていない。このため、半導体装置ＳＤ１では、トランジスタと保護素子とが分離領域によって分離されているチップと比較して、チップサイズを小さいものにすることができる。
【００５４】
（第２の実施形態）
図８は、半導体装置ＳＤ２の平面図である。図９は、半導体装置ＳＤ２の断面図である。図９は、図８のＡ−Ａ´における断面図である。本実施形態の半導体装置ＳＤ２について、図８および９を用いて説明する。
【００５５】
半導体装置ＳＤ２は、ｎ型埋込層ＮＢＬがｎ型領域ＮＲおよびｐ型領域ＰＲと平面視で重なるように形成されているとともにｎ型領域ＮＲおよびｐ型領域ＰＲと接続している点を除いて、半導体装置ＳＤ１と同様の構成を有している。半導体装置ＳＤ１では、ｎ型埋込層ＮＢＬＥおよびｎ型埋込層ＮＢＬＱがｎ型領域ＮＲおよびｐ型領域ＰＲにそれぞれ形成されている。そして半導体装置ＳＤ１では、ｎ型埋込層ＮＢＬＥおよびｎ型埋込層ＮＢＬＱが基板ＳＵＢおよびエピタキシャル層ＮＥＰによって分離されている。これに対して、半導体装置ＳＤ２では、ｎ型埋込層ＮＢＬがｎ型領域ＮＲからｐ型領域ＰＲにかけて基板ＳＵＢおよびエピタキシャル層ＮＥＰによって仕切られることなく形成されている。すなわち、半導体装置ＳＤ２では、ｎ型領域ＮＲおよびｐ型領域ＰＲがｎ型埋込層ＮＢＬを共有している。
【００５６】
半導体装置ＳＤ２のｎ型埋込層ＮＢＬは、図８に示されるように、ｎ型領域ＮＲからｐ型領域ＰＲにかけて形成されている。すなわち、ｎ型埋込層ＮＢＬは、平面視でｎ型領域ＮＲとｐ型領域ＰＲとの間で、基板ＳＵＢおよびエピタキシャル層ＮＥＰによって仕切られていない。半導体装置ＳＤ２では、ｎ型領域ＮＲは、図８に示されるように、ｎ型埋込層ＮＢＬの一部と平面視で重なるように形成されている。同様に、ｐ型領域ＰＲは、図８に示されるように、ｎ型埋込層ＮＢＬの一部と平面視で重なるように形成されている。ｎ型埋込層ＮＢＬは、図９に示されるように、基板ＳＵＢの表面からｎ型エピタキシャル層ＮＥＰにかけて形成されている。ｎ型埋込層ＮＢＬの上面は、ｎ型領域ＮＲおよびｐ型領域ＰＲと接続している。ｎ型シンカー層ＮＳＫＥおよびＮＳＫＱの底部は、ｎ型埋込層ＮＢＬと接続している。
【００５７】
半導体装置ＳＤ２では、ｎ型埋込層ＮＢＬがｎ型領域ＮＲおよびｐ型領域ＰＲの間において仕切られていない。ｎ型領域ＮＢＬがｎ型領域ＮＲおよびｐ型領域ＰＲの間において仕切られていなくても、半導体装置ＳＤ２は、半導体装置ＳＤ１と同じように動作することができる。理由は、以下のとおりである。第１の実施形態の半導体装置ＳＤ１では、ｎ型埋込層ＮＢＬＥおよびＮＢＬＱは第１配線ＷＲ１を介して同電位にある。この点、ｎ型埋込層ＮＢＬＥとｎ型埋込層ＮＢＬＱとが直接接続してｎ型領域ＮＢＬが形成されても、ｎ型領域ＮＲにおけるｎ型埋込層ＮＢＬとｐ型領域ＰＲにおけるｎ型埋込層ＮＢＬの電位は、半導体装置ＳＤ１におけるｎ型埋込層ＮＢＬＥおよびＮＢＬＱと同様、同電位にある。このため、ｎ型領域ＮＢＬがｎ型領域ＮＲおよびｐ型領域ＰＲの間において仕切られていなくても、半導体装置ＳＤ２の回路動作が半導体装置ＳＤ１の回路動作から変わることはない。
【００５８】
次に、半導体装置ＳＤ２の製造方法について、図１０を用いて説明する。図１０は、半導体装置ＳＤ２の製造方法を示す断面図である。
【００５９】
まず、ｎ型不純物（例えば、アンチモン（Ｓｂ））が基板ＳＵＢに注入される。その後、基板ＳＵＢは、１２００℃程度まで加熱される。この熱処理により、ｎ型不純物の原子が基板ＳＵＢの内部に押し込まれる。これにより、ｎ＋型領域ＮＢＬ´が基板ＳＵＢの表面に形成される。次いで、ｐ型不純物（例えば、ホウ素（Ｂ））が基板ＳＵＢに注入される。その後、基板ＳＵＢは、１０００℃程度まで加熱される。この熱処理により、ｐ型不純物の原子が基板ＳＵＢの内部に押し込まれる。これにより、ｐ型領域ＰＢＬ´が基板ＳＵＢの表面に形成される（図１０（ａ））。
【００６０】
次いで、エピタキシャル層ＮＥＰが基板ＳＵＢ上に形成される。エピタキシャル層ＮＥＰの形成では、基板ＳＵＢおよびエピタキシャル層ＮＥＰが加熱される。この加熱により、基板ＳＵＢの表面に形成されていたｐ型領域ＰＢＬ´、ｎ＋型領域ＮＢＬ´の不純物が拡散する。結果、ｐ型埋込層ＰＢＬ、ｎ型埋込層ＮＢＬが基板ＳＵＢの表層からエピタキシャル層ＮＥＰまでにかけて形成される（図１０（ｂ））。その後、図５（ａ）から図７（ｂ）に示される工程を経て、半導体装置ＳＤ２が、半導体装置ＳＤ１と同様に形成される。
【００６１】
本実施形態でも、ｐ型シンカー層ＰＳＫが、第１の実施形態と同様、トランジスタＱ１〜Ｑ８のｐ型領域ＰＲと、保護素子ＥＳＤのｎ型領域ＮＲと、を仕切っていない。このため、半導体装置ＳＤ２では、トランジスタと保護素子とが分離領域によって分離されているチップと比較して、チップサイズを小さいものにすることができる。
【００６２】
（第３の実施形態）
図１１は、半導体装置ＳＤ３の平面図である。図１２は、半導体装置ＳＤ３の断面図である。図１２は、図１１のＡ−Ａ´における断面図である。本実施形態の半導体装置ＳＤ３について、図１１および１２を用いて説明する。
【００６３】
半導体装置ＳＤ３は、以下の点を除いて、半導体装置ＳＤ２と同様の構成を有している。半導体装置ＳＤ３では、ｐ型領域ＰＲとｎ型領域ＮＲとは接して形成されている。そしてｎ型シンカー層ＮＳＫがｐ型領域ＰＲとｎ型領域ＮＲとを平面視で囲むように形成されている。
【００６４】
第２の実施形態の半導体装置ＳＤ２では、ｎ型シンカー層ＮＳＫＱおよびＮＳＫＥと、エピタキシャル層ＮＥＰがｎ型領域ＮＲとｐ型領域ＰＲとの間に形成されている。一方、半導体装置ＳＤ３では、ｎ型シンカー層ＮＳＫと、エピタキシャル層ＮＥＰがｎ型領域ＮＲとｐ型領域ＰＲとの間に形成されていない。このため、半導体装置ＳＤ３では、半導体装置ＳＤ２と比較して、チップサイズをさらに小さいものにすることができる。
【００６５】
半導体装置ＳＤ３の詳細について、図１１および１２を用いて説明する。半導体装置ＳＤ３では、ｐ型領域ＰＲとｎ型領域ＮＲとが接して形成されている。この場合において、ｐ型領域ＰＲにおけるｎ型ウェルＮＷＱ１〜ＮＷＱ４およびｐ型ウェルＰＷＱ０〜ＰＷＱ４のいずれのウェルも、ｎ型領域ＮＲに接していない。同様に、ｎ型領域ＮＲにおけるｐ型ウェルＰＷＥ０およびＰＷＥ１は、ｐ型領域ＰＲに接しない。ｐ型領域ＰＲとｎ型領域ＮＲの表層には、ｐ型領域ＰＲとｎ型領域ＮＲとの界面および当該界面の周辺において、素子分離膜ＳＴＩが形成されている。
【００６６】
半導体装置ＳＤ３では、ｎ型シンカー層ＮＳＫがｐ型領域ＰＲとｎ型領域ＮＲとを平面視で囲むように形成されている。半導体装置ＳＤ３では、ｎ型シンカー層ＮＳＫは、ｐ型領域ＰＲおよびｎ型領域ＮＲと平面視で接して形成されている。第２の実施形態では、ｎ型シンカー層ＮＳＫＱおよびｎ型シンカー層ＮＳＫＥがｐ型領域ＰＲおよびｎ型領域ＮＲにそれぞれ形成されている。これに対して、半導体装置ＳＤ３では、ｎ型シンカー層ＮＳＫは、ｐ型領域ＰＲとｎ型領域ＮＲとの間で仕切られていない。すなわち、半導体装置ＳＤ３では、ｐ型領域ＰＲおよびｎ型領域ＮＲがｎ型シンカー層ＮＳＫを共有している。
【００６７】
半導体装置ＳＤ３では、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とが、図１１に示されるように並列に配列されていてもよい。この場合、ｐ型領域ＰＲのウェルのうちｎ型領域ＮＲに最隣接しているウェル（ｐ型ウェルＰＷＱ０）が、平面視でｐ型ウェルＰＷＥ０を介してｐ型ウェルＰＷＥ１と対向していてもよい。
【００６８】
半導体装置ＳＤ３では、ｐ型領域ＰＲとｎ型領域ＮＲとが接して形成されている。ｐ型領域ＰＲとｎ型領域ＮＲとが接して形成されていても、半導体装置ＳＤ３は、半導体装置ＳＤ２と同じように動作することができる。理由は、以下のとおりである。第２の実施形態の半導体装置ＳＤ２では、ｎ型シンカー層ＮＳＫＱおよびＮＳＫＥは第１配線ＷＲ１を介して同電位にある。一方、半導体装置ＳＤ３では、ｐ型領域ＰＲとｎ型領域ＮＲは接しているが、ｐ型領域ＰＲは第２配線ＷＲ２に接続されているのに対して、ｎ型領域ＮＲは第１配線ＷＲ１に接続されている。このため、ｐ型領域ＰＲとｎ型領域ＮＲには逆バイアスが印加されることになるので、ｐ型領域ＰＲ−ｎ型領域ＮＲ間に電流が流れる事は無い。よって、ｐ型領域ＰＲとｎ型領域ＮＲとが接して形成されても、半導体装置ＳＤ３の回路動作が半導体装置ＳＤ２の回路動作から変わることはない。
【００６９】
次に、半導体装置ＳＤ３の製造方法について、図１３から１５を用いて説明する。図１３から１５は、半導体装置ＳＤ３の製造方法を示す断面図である。
【００７０】
まず、図１０（ａ）および（ｂ）に示される工程と同様にして、エピタキシャル層ＮＥＰと、ｐ型埋込層ＰＢＬと、ｎ型埋込層ＮＢＬとが形成される。次いで、絶縁膜ＤＩがエピタキシャル層ＮＥＰの上に形成される。
【００７１】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。この場合、低濃度不純物は、ｎ型領域ＮＲが形成される領域に注入される。これに対して、高濃度不純物は、ｎ型シンカー層ＮＳＫが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｎ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｎ型領域ＮＲおよびｎ型シンカー層ＮＳＫが形成される（図１３（ａ））。ｎ型シンカー層ＮＳＫの不純物濃度は、ｎ型領域ＮＲの不純物濃度よりも高い。本実施形態では、この熱処理により、ｎ型シンカー層ＮＳＫが、ｎ型埋込層ＮＢＬにそれぞれ達する。他の例においては、ｎ型シンカー層ＮＳＫは、この熱処理の段階では、ｎ型埋込層ＮＢＬに達していなくてもよい。
【００７２】
次いで、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。ｐ型不純物は、ｐ型領域ＰＲが形成される領域およびｐ型シンカー層ＰＳＫが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される（図１３（ｂ））。ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される前においてｎ型シンカー層ＮＳＫがｎ型埋込層ＮＢＬに達していない場合は、ｎ型シンカー層ＮＳＫは、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫを形成する熱処理によって、ｎ型埋込層ＮＢＬに達してもよい。本実施形態では、ｐ型領域ＰＲは、平面視でｎ型領域ＮＲと接して形成される。
【００７３】
次いで、素子分離膜ＳＴＩがエピタキシャル層ＮＥＰの表層に形成される（図１４（ａ））。素子分離膜ＳＴＩは、絶縁膜（例えば、酸化膜）により形成されている。素子分離膜ＳＴＩは、ＳＴＩまたはＬＯＣＯＳにより形成される。
【００７４】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。これらの加熱処理により、ｎ型不純物およびｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ０〜ＰＷＱ４とが、図１４（ｂ）に示されるように、ｐ型領域ＰＲの表層に形成される。同様に、保護素子ＥＳＤを構成するｐ型ウェルＰＷＥ０およびＰＷＥ１が、図１４（ｂ）に示されるように、ｎ型領域ＮＲの表層に形成される。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とは、各ウェルの底部が素子分離膜ＳＴＩの底部よりも深くなるように形成される。ｎ型ウェルＮＷＱ１〜ＮＷＱ４を構成するｎ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４を形成するための熱処理は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４について同時に行ってもよい。これにより、ｎ型ウェルＮＷＱ１〜ＮＷＱ４は略等しい不純物濃度を有することになる。同時に、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とを構成するｐ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とを形成するための熱処理は、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とについて同時に行ってもよい。これにより、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１とは略等しい不純物濃度を有することになる。同時に、ｐ型ウェルＰＷＱ０〜ＰＷＱ４と、ｐ型ウェルＰＷＥ０およびＰＷＥ１との底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ０〜ＰＷＱ４の不純物濃度と、ｐ型ウェルＰＷＥ０およびＰＷＥ１の不純物濃度とが異なる場合は、ｐ型ウェルＰＷＱ０〜ＰＷＱ４を構成するｐ型不純物の注入と、ｐ型ウェルＰＷＥ０およびＰＷＥ１を構成するｐ型不純物の注入と、が異なる工程で実行されてもよい。
【００７５】
次いで、エピタキシャル層ＮＥＰの表面の絶縁膜ＤＩが除去される。次いでゲート絶縁膜ＧＩ１〜ＧＩ８となる絶縁膜ＧＩ（不図示）がエピタキシャル層ＮＥＰの上に形成される。次いで、ゲート電極ＧＥ１〜ＧＥ８を構成する導電部材（例えば、多結晶シリコン膜）が絶縁膜ＧＩの上に形成される。本実施形態では、多結晶シリコン膜（不図示）が絶縁膜ＧＩの上に形成される。次いで、ｎ型不純物が多結晶シリコン膜に注入される。その後パターニングにより、ゲート電極ＧＥ１〜ＧＥ８およびゲート絶縁膜ＧＩ１〜ＧＩ８が、図１５（ａ）に示されるように形成される。
【００７６】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ０〜ＰＲＱ４とが、図１５（ｂ）に示されるように、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の表層およびｐ型ウェルＰＷＱ０〜ＰＷＱ４の表層に形成される。同様に、保護素子ＥＳＤを構成するｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ０およびＰＲＥ１とが、図１５（ｂ）に示されるように、ｐ型ウェルＰＷＥ０およびＰＷＥ１の表層に形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ０およびＰＲＥ１とは、各領域の底部が素子分離膜ＳＴＩの底部よりも浅くなるように形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとを構成するｎ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとを形成するための熱処理は、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとについて同時に行ってもよい。ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｐ型領域ＰＲＥ０およびＰＲＥ１とを構成するｐ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｐ型領域ＰＲＥ０およびＰＲＥ１とを形成するための熱処理は、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｐ型領域ＰＲＥ０およびＰＲＥ１とについて同時に行ってもよい。
【００７７】
次いで、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４、ｐ型領域ＰＲＱ０〜ＰＲＱ４、ｎ型領域ＮＲＥ、ｐ型領域ＰＲＥ０およびＰＲＥ１、ｐ型領域ＰＲＳならびにｎ型領域ＮＲＳの各表面に電極（不図示）が形成される。この電極により、第１配線ＷＲ１および第２配線ＷＲ２が形成される。このようにして、半導体措置ＳＤ３が製造される。
【００７８】
第２の実施形態の半導体装置ＳＤ２では、ｎ型シンカー層ＮＳＫＱおよびＮＳＫＥと、エピタキシャル層ＮＥＰがｎ型領域ＮＲとｐ型領域ＰＲとの間に形成されている。一方、半導体装置ＳＤ３では、ｎ型シンカー層ＮＳＫと、エピタキシャル層ＮＥＰがｎ型領域ＮＲとｐ型領域ＰＲとの間に形成されていない。このため、半導体装置ＳＤ３では、半導体装置ＳＤ２と比較して、チップサイズをさらに小さいものにすることができる。
【００７９】
（第４の実施形態）
図１６は、半導体装置ＳＤ４の平面図である。図１７は、半導体装置ＳＤ４の断面図である。図１７は、図１６のＡ−Ａ´における断面図である。本実施形態の半導体装置ＳＤ４について、図１６および１７を用いて説明する。
【００８０】
半導体装置ＳＤ４は、以下の点を除いて、半導体装置ＳＤ３と同様の構成を有している。半導体装置ＳＤ４では、半導体装置ＳＤ３におけるｐ型ウェルＰＷＱ０と、ｐ型ウェルＰＷＥ０とが、共通のウェル（ｐ型ウェルＰＷ）となっている。そしてｐ型ウェルＰＷは、ｐ型領域ＰＲからｎ型領域ＮＲにかけて形成されている。そして半導体装置ＳＤ４は、ｐ型領域ＰＲＣ（第４の第１導電型不純物領域）を備えている。ｐ型領域ＰＲＣは、ｐ型ウェルＰＷの表層に形成されている。ｐ型領域ＰＲＣの底部は、ｐ型ウェルＰＷの底部よりも浅い。ｐ型領域ＰＲＣは、ｐ型ウェルＰＷよりも高い不純物濃度を有している。そしてｎ型ソース領域ＳＲ１と、ｎ型領域ＮＲＥとは、平面視でｐ型領域ＰＲＣを介して対向している。ｎ型領域ＮＲＥは、平面視でｎ型領域ＮＲと重なるように形成されている。
【００８１】
半導体装置ＳＤ４では、半導体装置ＳＤ３におけるｐ型ウェルＰＷＱ０と、ｐ型ウェルＰＷＥ０とが、共通化されている。この共通化されたウェルが、半導体装置ＳＤ４におけるｐ型ウェルＰＷである。そして半導体装置ＳＤ４では、半導体装置ＳＤ３におけるｐ型領域ＰＲＱ０と、ｐ型領域ＰＲＥ０とが、共通化されている。この共通化された領域が、半導体装置ＳＤ４におけるｐ型領域ＰＲＣである。半導体装置ＳＤ４では、半導体装置ＳＤ３における一部のウェルおよび領域が共通化されている。このため、半導体装置ＳＤ４では、半導体装置ＳＤ３と比較して、チップサイズをさらに小さいものにすることができる。
【００８２】
半導体装置ＳＤ４の詳細について、図１６および１７を用いて説明する。半導体装置ＳＤ４は、ｐ型ウェルＰＷを含んでいる。ｐ型ウェルＰＷは、ｐ型領域ＰＲの表層からｎ型領域ＮＲの表層にかけて形成されている。ｐ型ウェルＰＷは、ｐ型領域ＰＲよりも高い不純物濃度を有している。ｐ型ウェルＰＷの底部は、ｐ型領域ＰＲの底部およびｎ型領域ＮＲの底部よりも浅い。すなわち、ｐ型ウェルＰＷは、ｎ型埋込層ＮＢＬと直接接続していない。ｐ型ウェルＰＷは、半導体装置ＳＤ３におけるｐ型ウェルＰＷＱ０として機能する。同時にｐ型ウェルＰＷは、半導体装置ＳＤ３におけるｐ型ウェルＰＷＥ０として機能する。このため、ｐ型ウェルＰＷは、半導体装置ＳＤ３のｐ型ウェルＰＷＱ０と同様、平面視でｎ型ウェルＮＷＱ１とｎ型ソース領域ＳＲ１との間でゲート絶縁膜ＧＩによって覆われている。同時に、ｐ型ウェルＰＷは、半導体装置ＳＤ３のｐ型ウェルＰＷＥ０と同様、平面視でｎ型領域ＮＲを介してｐ型ウェルＰＷＥ１と対向するように形成されている。ｐ型ウェルＰＷは、ｐ型領域ＰＲのｐ型ウェルＰＷＱ１〜ＰＷＱ４と略等しい不純物濃度を有していてもよい。ｐ型ウェルＰＷおよびｐ型領域ＰＲのｐ型ウェルＰＷＱ１〜ＰＷＱ４の底部の深さは、互いに略等しくてもよい。
【００８３】
半導体装置ＳＤ４は、ｐ型領域ＰＲＣをさらに含んでいる。ｐ型領域ＰＲＣは、ｐ型ウェルＰＷの表層に形成されている。半導体装置ＳＤ４では、ｐ型領域ＰＲＣは、平面視でｐ型ウェルＰＷの内側に形成されている。ｐ型領域ＰＲＣの底部は、ｐ型ウェルＰＷの底部よりも浅い。ｐ型領域ＰＲＣは、ｐ型ウェルＰＷよりも高い不純物濃度を有している。ｐ型領域ＰＲＣの表層には、シリサイド層（不図示）が形成されている。ｐ型領域ＰＲＣは、平面視でｎ型ソース領域ＳＲ１とｎ型領域ＮＲＥとに挟まれている。半導体装置ＳＤ４では、ｐ型領域ＰＲＣは、ｎ型ソース領域ＳＲ１およびｎ型領域ＮＲＥと接して形成されている。ｐ型領域ＰＲＣ、ｎ型ソース領域ＳＲ１およびｎ型領域ＮＲＥの底部は、ｐ型領域ＰＲＣ、ｎ型ソース領域ＳＲ１およびｎ型領域ＮＲＥと接する素子分離膜ＳＴＩの底部よりも浅い。半導体装置ＳＤ４では、ｐ型領域ＰＲＣは、ｐ型領域ＰＲと平面視で重なるように形成されていてもよい。この場合、ｐ型領域ＰＲＣは、ｎ型領域ＮＲと平面視で重ならないように形成されていてもよい。ｐ型領域ＰＲＣは、半導体装置ＳＤ３におけるｐ型領域ＰＲＱ０として機能する。同時にｐ型領域ＰＲＣは、半導体装置ＳＤ３におけるｐ型領域ＰＲＥ０として機能する。このため、ｐ型領域ＰＲＣは、半導体装置ＳＤ３におけるｐ型領域ＰＲＱ０と同様、平面視でｎ型ソース領域ＳＲ１を介してゲート電極ＧＥ１と対向するようにｐ型ウェルＰＷの表層に形成されている。同時に、ｐ型領域ＰＲＣは、半導体装置ＳＤ３におけるｐ型領域ＰＲＥ０と同様、ｎ型領域ＮＲＥと同一のウェル（ｐ型ウェルＰＷ）に形成されている。
【００８４】
半導体装置ＳＤ４では、ｎ型領域ＮＲＥは、平面視でｎ型領域ＮＲと重なるように形成されている。この場合、ｎ型領域ＮＲＥは、ｐ型領域ＰＲと重ならないように形成されていてもよい。ｎ型領域ＮＲＥは、後述するように、保護素子ＥＳＤに形成されるＮＰＮトランジスタのエミッタ端子として機能する。このＮＰＮトランジスタでは、ｐ型領域ＰＲＣがベース端子として機能し、ｎ型領域ＮＲがコレクタとして機能する。ＮＰＮトランジスタの形成には、ｎｐｎ接合が必要になる。本実施形態の半導体装置ＳＤ４では、ｎ型領域ＮＲＥが平面視でｐ型ウェルＰＷを介してｎ型領域ＮＲと重なっている。本実施形態では、この積層によってｎｐｎ接合が形成されている。
【００８５】
次に、半導体装置ＳＤ４の動作について、図１８（ａ）および（ｂ）ならびに図１９（ａ）および（ｂ）を用いて説明する。図１８（ａ）は、回路記号を半導体装置ＳＤ４の断面図に重ねた図である。図１８（ｂ）は、半導体装置ＳＤ４の等価回路図である。図１９（ａ）は、トランジスタＱ１〜Ｑ８が動作している場合に半導体装置ＳＤ４に流れる電流を示す図である。図１９（ｂ）は、保護素子ＥＳＤがブレークダウンしている場合に半導体装置ＳＤ４に流れる電流を示す図である。図１９（ａ）および（ｂ）における太い配線矢印は、半導体装置ＳＤ４に流れる電流を示している。
【００８６】
ｐ型領域ＰＲでは、トランジスタＱ１〜Ｑ８が形成されている。このため、ｐ型領域ＰＲは、半導体装置ＳＤ１からＳＤ３と同様に、ドレインおよびソースがそれぞれ第１配線ＷＲ１および第２配線ＷＲ２に接続されたＭＯＳＦＥＴに表現することができる（図１８（ｂ））。一方、ｎ型領域ＮＲでは、ｎ型領域ＮＲＳをベース端子、ｐ型領域ＰＲＣをコレクタ端子、ｐ型領域ＰＲＥ１をエミッタ端子とするＰＮＰトランジスタが形成されている。同時に、ｎ型領域ＮＲでは、ｐ型領域ＰＲＣをベース端子、ｎ型領域ＮＲＳをコレクタ端子、ｎ型領域ＮＲＥをエミッタ端子とするＮＰＮトランジスタが形成されている。これらＰＮＰトランジスタおよびＮＰＮトランジスタは、図１８（ｂ）に示されるように、サイリスタを形成することになる。保護素子ＥＳＤの機能は、このサイリスタによって実現されている。
【００８７】
保護素子ＥＳＤでは、ＰＮＰトランジスタのベース（ｎ型領域ＮＲＳ）とエミッタ（ｐ型領域ＰＲＥ１）とは短絡している。同様に、ＮＰＮトランジスタのベース（ｐ型領域ＰＲＣ）とエミッタ（ｎ型領域ＮＲＥ）とは短絡している。このため、通常のバイアスが第１配線ＷＲ１と第２配線ＷＲ２との間に印加されている場合は、保護素子ＥＳＤにおけるＰＮＰトランジスタおよびＮＰＮトランジスタは動作しない。これにより、通常のバイアスが第１配線ＷＲ１と第２配線ＷＲ２との間に印加されている場合は、トランジスタＱ１〜Ｑ８は、保護素子ＥＳＤの影響を受けることなく動作することができる。この場合、トランジスタＱ１では、ｎ型ドレイン領域ＤＲ１からｎ型ウェルＮＷＱ１およびｐ型ウェルＰＷを介してｎ型ソース領域ＳＲ１に電流が流れる。トランジスタＱ２では、ｎ型ドレイン領域ＤＲ１からｎ型ウェルＮＷＱ１およびｐ型ウェルＰＷＱ１を介してｎ型ソース領域ＳＲ２に電流が流れる。トランジスタＱ３では、ｎ型ドレイン領域ＤＲ２からｎ型ウェルＮＷＱ２およびｐ型ウェルＰＷＱ１を介してｎ型ソース領域ＳＲ３に電流が流れる。トランジスタＱ４では、ｎ型ドレイン領域ＤＲ２からｎ型ウェルＮＷＱ２およびｐ型ウェルＰＷＱ２を介してｎ型ソース領域ＳＲ４に電流が流れる。他のトランジスタにおいても、電流が同様に流れる。
【００８８】
一方、高電圧が第１配線ＷＲ１と第２配線ＷＲ２との間に印加されると、ＮＰＮトランジスタのコレクタ−ベース（ｎ型領域ＮＲ−ｐ型ウェルＰＷ）間でブレークダウンが生じる。ブレークダウンが生じると、ＮＰＮトランジスタのベースに電流が流れる。そしてこのベース電流とベース抵抗によって、ＮＰＮトランジスタのエミッタ−ベース（ｎ型領域ＮＲＥ−ｐ型ウェルＰＷ）間に電位差が生じる。この電位差によってＮＰＮトランジスタが動作を開始する。ＮＰＮトランジスタの動作により、スナップバックが開始する。このスナップバックにより、第１配線ＷＲ１と第２配線ＷＲ２との間の電圧がホールド電圧まで下がる。そしてスナップバックが開始するとＰＮＰトランジスタが動作を開始する。ＰＮＰトランジスタの動作により、ＮＰＮトランジスタのベースに電流が安定的に供給される。この場合、ＰＮＰトランジスタでは、電流が、図１９（ｂ）に示されるように、ｐ型ウェルＰＷＥ１からｎ型領域ＮＲを経由してｐ型ウェルＰＷに流れる。そしてこの電流がｎ型領域ＮＲＥに流れる事でＮＰＮトランジスタのベース電流となる。一方、ＮＰＮトランジスタでは、電流が、図１９（ｂ）に示されるように、ｎ型シンカー層ＮＳＫ、ｎ型埋込層ＮＢＬ、ｎ型領域ＮＲおよびｐ型ウェルＰＷを経由してｎ型領域ＮＲＥに流れる。ＮＰＮトランジスタを経由して流れる電流は、ＰＮＰトランジスタを経由して流れる電流よりも大きい。半導体装置ＳＤ４では、以上のように、保護素子ＥＳＤは、大電流の放出を可能にしている。
【００８９】
本実施形態では、保護素子ＥＳＤのブレークダウン電圧は、トランジスタＱ１〜Ｑ８のブレークダウン電圧よりも低く設定されている。このため、高電圧が第１配線ＷＲ１と第２配線ＷＲ２との間に印加された場合、保護素子ＥＳＤがトランジスタＱ１〜Ｑ８よりも先にブレークダウンする。このため、高電圧が第１配線ＷＲ１と第２配線ＷＲ２との間に印加されても、トランジスタＱ１〜Ｑ８がブレークダウンすることを防ぐことができる。
一方、第１配線ＷＲ１にはｎ型領域ＮＲが接続されているとともに、第２配線ＷＲ２にはｐ型領域ＰＲが接続されている。同時に、ｎ型領域ＮＲとｐ型領域ＰＲとは互いに接している。ｎ型領域ＮＲとｐ型領域ＰＲとがこのように形成されていても、ｎ型領域ＮＲとｐ型領域ＰＲ間のブレークダウン電圧も保護素子ＥＳＤのブレークダウン電圧より高い。このため、ｎ型領域ＮＲとｐ型領域ＰＲ間でブレークダウンすることは無い。保護素子ＥＳＤのブレークダウン電圧は、次のように決定することができる。一の例において、保護素子ＥＳＤの耐圧は、ＮＰＮトランジスタのコレクタ（ｎ型領域ＮＲ）とベース（ｐ型ウェルＰＷ）の耐圧によって決定することができる。この場合、ＮＰＮトランジスタのコレクタ−ベース間の耐圧は、コレクタ（ｎ型領域ＮＲ）の不純物濃度の調整により変化させることができる。他の例において、保護素子ＥＳＤの耐圧は、ＰＮＰトランジスタのコレクタ（ｐ型ウェルＰＷＥ１）とエミッタ（ｐ型ウェルＰＷ）の耐圧によって決定することができる。この場合、ＰＮＰトランジスタのコレクタ−エミッタ耐圧は、コレクタ−エミッタ間の距離によって変化させることができる。
【００９０】
次に、半導体装置ＳＤ４の製造方法について、図２０から２２を用いて説明する。図２０から２２は、半導体装置ＳＤ４の製造方法を示す断面図である。
【００９１】
まず、図１０（ａ）および（ｂ）に示される工程と同様にして、エピタキシャル層ＮＥＰと、ｐ型埋込層ＰＢＬと、ｎ型埋込層ＮＢＬとが形成される。次いで、絶縁膜ＤＩがエピタキシャル層ＮＥＰの上に形成される。
【００９２】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。この場合、低濃度不純物は、ｎ型領域ＮＲが形成される領域に注入される。これに対して、高濃度不純物は、ｎ型シンカー層ＮＳＫが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｎ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｎ型領域ＮＲおよびｎ型シンカー層ＮＳＫが形成される（図２０（ａ））。ｎ型シンカー層ＮＳＫの不純物濃度は、ｎ型領域ＮＲの不純物濃度よりも高い。本実施形態では、この熱処理により、ｎ型シンカー層ＮＳＫが、ｎ型埋込層ＮＢＬにそれぞれ達する。他の例においては、ｎ型シンカー層ＮＳＫは、この熱処理の段階では、ｎ型埋込層ＮＢＬに達していなくてもよい。
【００９３】
次いで、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。ｐ型不純物は、ｐ型領域ＰＲが形成される領域およびｐ型シンカー層ＰＳＫが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される（図２０（ｂ））。ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される前においてｎ型シンカー層ＮＳＫがｎ型埋込層ＮＢＬに達していない場合は、ｎ型シンカー層ＮＳＫは、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫを形成する熱処理によって、ｎ型埋込層ＮＢＬに達してもよい。本実施形態では、ｐ型領域ＰＲは、平面視でｎ型領域ＮＲと接して形成される。
【００９４】
次いで、素子分離膜ＳＴＩがエピタキシャル層ＮＥＰの表層に形成される（図２１（ａ））。素子分離膜ＳＴＩは、絶縁膜（例えば、酸化膜）により形成されている。素子分離膜ＳＴＩは、ＳＴＩまたはＬＯＣＯＳにより形成される。
【００９５】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。これらの加熱処理により、ｎ型不純物およびｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ１〜ＰＷＱ４とが、図２１（ｂ）に示されるように、ｐ型領域ＰＲの表層に形成される。同様に、保護素子ＥＳＤを構成するｐ型ウェルＰＷＥ１が、図２１（ｂ）に示されるように、ｎ型領域ＮＲの表層に形成される。さらに、ｐ型ウェルＰＷが、図２１（ｂ）に示されるように、ｐ型領域ＰＲおよびｎ型領域ＮＲをまたぐように形成される。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１、ｐ型ウェルＷＬとは、各ウェルの底部が素子分離膜ＳＴＩの底部よりも深くなるように形成される。ｎ型ウェルＮＷＱ１〜ＮＷＱ４を構成するｎ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４を形成するための熱処理は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４について同時に行ってもよい。これにより、ｎ型ウェルＮＷＱ１〜ＮＷＱ４は略等しい不純物濃度を有することになる。同時に、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷとを構成するｐ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷとを形成するための熱処理は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷとについて同時に行ってもよい。これにより、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷとは略等しい不純物濃度を有することになる。同時に、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷとの底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ１〜ＰＷＱ４およびｐ型ウェルＰＷの不純物濃度と、ｐ型ウェルＰＷＥ１の不純物濃度とが異なる場合は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４およびｐ型ウェルＰＷを構成するｐ型不純物の注入と、ｐ型ウェルＰＷＥ１を構成するｐ型不純物の注入と、が異なる工程で実行されてもよい。
【００９６】
次いでゲート絶縁膜ＧＩ１〜ＧＩ８となる絶縁膜ＧＩ（不図示）がエピタキシャル層ＮＥＰの上に形成される。次いで、ゲート電極ＧＥ１〜ＧＥ８を構成する導電部材（例えば、多結晶シリコン膜）が絶縁膜ＧＩの上に形成される。本実施形態では、多結晶シリコン膜（不図示）が絶縁膜ＧＩの上に形成される。次いで、ｎ型不純物が多結晶シリコン膜に注入される。その後パターニングにより、ゲート電極ＧＥ１〜ＧＥ８およびゲート絶縁膜ＧＩ１〜ＧＩ８が、図２２（ａ）に示されるように形成される。
【００９７】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ１〜ＰＲＱ４とが、図２２（ｂ）に示されるように、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の表層、ｐ型ウェルＰＷＱ１〜ＰＷＱ４の表層およびｐ型ウェルＰＷの表層に形成される。同様に、保護素子ＥＳＤを構成するｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ１とが、図２２（ｂ）に示されるように、ｐ型ウェルＰＷＥ１の表層およびｐ型ウェルＰＷの表層に形成される。さらに、ｐ型領域ＰＲＣが、図２２（ｂ）に示されるように、ｐ型ウェルＰＷの表層に形成される。ｐ型領域ＰＲＣは、平面視でｎ型ソース領域ＳＲ１とｎ型領域ＮＲＥとによって挟まれている。そして本実施形態では、ｐ型領域ＰＲＣは、ｎ型ソース領域ＳＲ１およびｎ型領域ＮＲＥと接するように形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣとは、各領域の底部が素子分離膜ＳＴＩの底部よりも浅くなるように形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとを構成するｎ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとを形成するための熱処理は、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥとについて同時に行ってもよい。ｐ型領域ＰＲＱ１〜ＰＲＱ４と、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣとを構成するｐ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｐ型領域ＰＲＱ１〜ＰＲＱ４と、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣとを形成するための熱処理は、ｐ型領域ＰＲＱ１〜ＰＲＱ４と、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣとについて同時に行ってもよい。
【００９８】
次いで、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４、ｐ型領域ＰＲＱ１〜ＰＲＱ４、ｎ型領域ＮＲＥ、ｐ型領域ＰＲＥ１およびｐ型領域ＰＲＣ、ｐ型領域ＰＲＳならびにｎ型領域ＮＲＳの各表面に電極（不図示）が形成される。この電極により、第１配線ＷＲ１および第２配線ＷＲ２が形成される。このようにして、半導体措置ＳＤ４が製造される。
【００９９】
半導体装置ＳＤ４では、半導体装置ＳＤ３におけるｐ型ウェルＰＷＱ０と、ｐ型ウェルＰＷＥ０とが、共通化されている。この共通化されたウェルが、半導体装置ＳＤ４におけるｐ型ウェルＰＷである。そして半導体装置ＳＤ４では、半導体装置ＳＤ３におけるｐ型領域ＰＲＱ０と、ｐ型領域ＰＲＥ０とが、共通化されている。この共通化された領域が、半導体装置ＳＤ４におけるｐ型領域ＰＲＣである。半導体装置ＳＤ４では、半導体装置ＳＤ３における一部のウェルおよび領域が共通化されている。このため、半導体装置ＳＤ４では、半導体装置ＳＤ３と比較して、チップサイズをさらに小さいものにすることができる。
【０１００】
（第５の実施形態）
図２３は、半導体装置ＳＤ５の断面図である。半導体装置ＳＤ５の平面図は、図１６と同様になる。図２３は、図１６のＡ−Ａ´における断面図である。本実施形態の半導体装置ＳＤ５について、図２３を用いて説明する。
【０１０１】
半導体装置ＳＤ５は、以下の点を除いて、半導体装置ＳＤ４と同様の構成を有している。半導体装置ＳＤ５では、ｐ型ウェルＰＷは、平面視でｐ型領域ＰＲと重なる領域（ｐ型ウェルＰＷ１）と、平面視でｎ型領域ＮＲと重なる領域（ｐ型ウェルＰＷ２）とで、異なる不純物濃度を有している。
【０１０２】
半導体装置ＳＤ５では、ｐ型ウェルＰＷ１とｐ型ウェルＰＷ２とが異なる不純物濃度を有している。ｐ型ウェルＰＷ１は、トランジスタＱ１のチャネルを形成する層として機能する。一方ｐ型ウェルＰＷ２は、保護素子ＥＳＤのＮＰＮトランジスタを構成している。半導体装置ＳＤ５では、ｐ型ウェルＰＷ１の不純物濃度をトランジスタＱ１にとって最適なものにするとともに、ｐ型ウェルＰＷ２の不純物濃度を保護素子ＥＳＤにとって最適なものにすることができる。
【０１０３】
半導体装置ＳＤ５のｐ型ウェルＰＷ１およびＰＷ２は、半導体装置ＳＤ４のｐ型ウェルＰＷに相当する。半導体装置ＳＤ４では、同一のｐ型ウェルＰＷが、平面視でｐ型領域ＰＲと重なる領域と、平面視でｎ型領域ＮＲと重なる領域とに、形成されている。これに対して、半導体装置ＳＤ５では、平面視でｐ型領域ＰＲと重なる領域に形成されているｐ型ウェルＰＷ１と、平面視でｎ型領域ＮＲと重なる領域に形成されているｐ型ウェルＰＷ２とは、異なる不純物濃度を有している。半導体装置ＳＤ５では、ｐ型ウェルＰＷ１とｐ型ウェルＰＷ２とは互いに接して形成されている。本実施形態では、ｐ型ウェルＰＷ１の不純物濃度は、トランジスタＱ１にとって最適な値に設定されている。一方、ｐ型ウェルＰＷ２の不純物濃度は、保護素子ＥＳＤにとって最適な値に設定されている。一の例において、ｐ型ウェルＰＷ１の不純物濃度は、ｐ型ウェルＰＷ２の不純物濃度よりも高くてもよい。他の例において、ｐ型ウェルＰＷ２の不純物濃度は、ｐ型ウェルＰＷ１の不純物濃度よりも高くてもよい。ｐ型ウェルＰＷ１およびＰＷ２の底部は、ｐ型ウェルＰＷの底部と同様、素子分離膜ＳＴＩの底部よりも深くてもよい。このように、半導体装置ＳＤ５では、ｐ型ウェル（ｐ型ウェルＰＷ１およびＰＷ２）の不純物濃度をトランジスタＱ１と保護素子ＥＳＤとで別々に設定することができる。
【０１０４】
半導体装置ＳＤ５の製造方法は、ｐ型ウェルＰＷ１およびＰＷ２の製造方法を除いて、半導体装置ＳＤ４の製造方法と同様である。ｐ型ウェルＰＷ１およびＰＷ２は、半導体装置ＳＤ４のｐ型ウェルＰＷと同様、図２１（ｂ）に示される工程で形成される。本実施形態では、ｐ型ウェルＰＷ１とｐ型ウェルＰＷ２とは別々に形成される。一の例において、ｐ型不純物をｐ型ウェルＰＷ１が形成される領域に導入する工程と、ｐ型不純物をｐ型ウェルＰＷ２が形成される領域に導入する工程と、は別の段階で実行されてもよい。この場合、ｐ型ウェルＰＷ１が形成される領域のｐ型不純物の不純物濃度と、ｐ型ウェルＰＷ２が形成される領域のｐ型不純物の不純物濃度とは異なる。ｐ型不純物の導入後、エピタキシャル層ＮＥＰが加熱される。これにより、ｐ型ウェルＰＷ１およびＰＷ２が形成される。
【０１０５】
半導体装置ＳＤ５では、ｐ型ウェルＰＷ１とｐ型ウェルＰＷ２とが異なる不純物濃度を有している。このため、半導体装置ＳＤ５では、ｐ型ウェルＰＷ１の不純物濃度をトランジスタＱ１にとって最適なものにするとともに、ｐ型ウェルＰＷ２の不純物濃度を保護素子ＥＳＤにとって最適なものにすることができる。
【０１０６】
（第６の実施形態）
図２４は、半導体装置ＳＤ６の断面図である。半導体装置ＳＤ６の平面図は、図１６と同様になる。図２４は、図１６のＡ−Ａ´における断面図である。本実施形態の半導体装置ＳＤ６について、図２４を用いて説明する。
【０１０７】
半導体装置ＳＤ６は、以下の点を除いて、半導体装置ＳＤ４と同様の構成を有している。半導体装置ＳＤ６では、ｎ型埋込領域ＮＲ１およびＮＲ２（第２導電型埋込領域）がｐ型ウェルＰＷの近傍に形成されている。ｎ型ウェルＮＲ１およびＮＲ２は、ｎ型領域ＮＲに埋め込まれて形成されている。そしてｎ型埋込領域ＮＲ１およびＮＲ２は、ｎ型領域ＮＲよりも高い不純物濃度を有している。
【０１０８】
半導体装置ＳＤ６では、ｎ型埋込領域ＮＲ１およびＮＲ２が形成されている。そして保護素子ＥＳＤの耐圧は、ｎ型領域ＮＲ１およびＮＲ２の位置および不純物濃度によって決定される。すなわち、半導体装置ＳＤ６では、ｐ型ウェルＰＷとｐ型ウェルＰＷＥ１との間の距離またはｎ型領域ＮＲの不純物濃度を変化させることなく、ｎ型領域ＮＲ１およびＮＲ２の位置および不純物濃度を調整するだけで、保護素子ＥＳＤの耐圧を調整することができる。
【０１０９】
本実施形態において、ｎ型埋込領域ＮＲ１は、ｎ型領域ＮＲに埋め込まれて形成されている。そしてｎ型埋込領域ＮＲ１は、平面視でｐ型ウェルＰＷに隣接して形成されている。ｎ型埋込領域ＮＲ１は、ｎ型領域ＮＲよりも高い不純物濃度を有している。ｎ型埋込領域ＮＲ１は、ｐ型ウェルＰＷに接していなくてもよい。半導体装置ＳＤ６では、ｎ型埋込領域ＮＲ１は、平面視でｐ型ウェルＰＷとｐ型ウェルＰＷＥ１との間に形成されている。半導体装置ＳＤ６では、素子分離膜ＳＴＩが、平面視でｐ型ウェルＰＷとｐ型ウェルＰＷＥ１との間で、ｎ型領域ＮＲの表層に形成されている。ｎ型埋込領域ＮＲ１の上面は、平面視でｐ型ウェルＰＷとｐ型ウェルＰＷＥ１との間で、素子分離膜ＳＴＩの底部と接していてもよい。半導体装置ＳＤ６において、ｎ型埋込領域ＮＲ１は、ｐ型ウェルＰＷＥ１およびｎ型埋込層ＮＢＬとは接していない。
【０１１０】
本実施形態において、ｎ型埋込領域ＮＲ２は、ｎ型領域ＮＲに埋め込まれて形成されている。そしてｎ型埋込領域ＮＲ２は、平面視でｐ型ウェルＰＷと重なるように形成されている。ｎ型埋込領域ＮＲ２は、ｎ型領域ＮＲよりも高い不純物濃度を有している。この場合、ｎ型埋込領域ＮＲ２は、ｎ型埋込領域ＮＲ２の一部が平面視でｐ型ウェルＰＷと重ならないように形成されていてもよい。ｎ型埋込領域ＮＲ２は、ｐ型ウェルＰＷに接していなくてもよい。半導体装置ＳＤ６において、ｎ型埋込領域ＮＲ２は、ｐ型ウェルＰＷＥ１およびｎ型埋込層ＮＢＬとは接していない。
【０１１１】
本実施形態では、ｎ型埋込領域ＮＲ１およびｎ型埋込領域ＮＲ２の２つの埋込領域がｎ型領域ＮＲに形成されている。他の例において、ｎ型埋込領域ＮＲ１またはｎ型流域ＮＲ２のいずれか一方がｎ型領域ＮＲに形成されていてもよい。
【０１１２】
半導体装置ＳＤ６の製造方法は、ｎ型領域ＮＲ１およびＮＲ２の製造方法を除いて、半導体装置ＳＤ４の製造方法と同様である。一の例において、ｎ型領域ＮＲ１は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と同様、図２１（ｂ）に示される工程で形成されてもよい。この場合、ｎ型領域ＮＲ１は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と同時に形成されてもよい。具体的には、ｎ型領域ＮＲ１を構成するｎ型不純物と、ｎ型ウェルＮＷＱ１〜ＮＷＱ４を構成するｎ型不純物とは、同時に、ｎ型領域ＮＲと、ｐ型領域ＰＲとのそれぞれに導入される。次いで、エピタキシャル層ＮＥＰが加熱されて、ｎ型領域ＮＲ１とｎ型ウェルＮＷＱ１〜ＮＷＱ４とが形成される。ｎ型領域ＮＲ１がこのように形成される場合、ｎ型領域ＮＲ１の不純物濃度は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と略等しくしてもよい。またｎ型領域ＮＲ１の底部と、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部とは、略同一の深さに位置していてもよい。他方、ｎ型領域ＮＲ２は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と異なる工程で形成されてもよい。一の例において、ｎ型領域ＮＲ２は、ｐ型ウェルＰＷが形成される前に、形成されてもよい。
【０１１３】
以上のとおり、半導体装置ＳＤ６では、ｐ型ウェルＰＷとｐ型ウェルＰＷＥ１との間の距離またはｎ型領域ＮＲの不純物濃度を変化させることなく、ｎ型領域ＮＲ１およびＮＲ２の位置および不純物濃度を調整するだけで、保護素子ＥＳＤの耐圧を調整することができる。
【０１１４】
（第７の実施形態）
図２５は、半導体装置ＳＤ７の平面図である。図２５は、半導体装置ＳＤ７の断面図である。図２６は、図２６のＡ−Ａ´における断面図である。本実施形態の半導体装置ＳＤ７について、図２５および２６を用いて説明する。
【０１１５】
半導体装置ＳＤ７は、以下の点を除いて、半導体装置ＳＤ４と同様の構成を有している。半導体装置ＳＤ７は、保護素子Ｄ（第３素子）を備えている。保護素子Ｄは、ｎ型領域ＮＲＤ（第２の第２導電型領域）に形成されている。ｎ型領域ＮＲＤは、基板ＳＵＢの表層においてｐ型領域ＰＲおよびｎ型領域ＮＲと平面視で異なる領域に形成されている。ｎ型領域ＮＲＤは、ｐ型シンカー層ＰＳＫによって平面視でｐ型領域ＰＲおよびｎ型領域ＮＲから仕切られることなく、ｐ型シンカー層ＰＳＫによって平面視でｐ型領域ＰＲおよびｎ型領域ＮＲとともに囲まれている。ｎ型領域ＮＲＤは、ｎ型シンカー層ＮＳＫによって平面視でｐ型領域ＰＲおよびｎ型領域ＮＲから仕切られて、ｎ型シンカー層ＮＳＫによって平面視で囲まれている。保護素子Ｄは、ｐ型ウェルＰＷＤ１（第５の第１導電型不純物領域）と、ｎ型領域ＮＲＤ１（第６の第２導電型不純物領域）と、を含んでいる。ｐ型ウェルＰＷＤ１は、ｎ型領域ＮＲＤの表層に形成されている。ｐ型ウェルＰＷＤ１の底部は、ｎ型領域ＮＲＤよりも浅い。ｎ型領域ＮＲＤ１は、ｐ型ウェルＰＷＤ１の表層に形成されている。ｎ型埋込層ＮＢＬが、ｎ型領域ＮＲＤと平面視で重なるように形成されている。ｎ型埋込層ＮＢＬは、ｎ型領域ＮＲＤと接続している。ｎ型埋込層ＮＢＬは、ｎ型領域ＮＲＤと、ｐ型領域ＰＲおよびｎ型領域ＮＲと、の間で仕切られていない。
【０１１６】
半導体装置ＳＤ７では、後述するように、保護素子ＥＳＤと、保護素子Ｄとが、コレクタを共用した保護回路を形成している。また保護素子Ｄは、電流の逆流を防ぐダイオードとして機能することができる。さらに半導体装置ＳＤ７では、ｐ型領域ＰＲにおいてトランジスタが形成されている。このように半導体装置ＳＤ７では、ｐ型シンカー層ＰＳＫによって規定される領域の内側に、３つの素子（保護回路、ダイオードおよびトランジスタ）が１つの構造で形成されている。これにより、半導体装置ＳＤ７では、チップサイズを小さいものにすることができる。
【０１１７】
半導体装置ＳＤ７の詳細について、図２５および２６を用いて説明する。半導体装置ＳＤ７は、トランジスタＱ１〜Ｑ８および保護素子ＥＳＤに加えて、保護素子Ｄを備えている。保護素子Ｄは、ｎ型領域ＮＲＤに形成されている。ｎ型領域ＮＲＤは、図２５に示されるように、ｐ型シンカー層ＰＳＫによって平面視でｐ型領域ＰＲおよびｎ型領域ＮＲとともに囲まれている。ｎ型領域ＮＲＤは、ｐ型シンカー層ＰＳＫによって平面視でｐ型領域ＰＲおよびｎ型領域ＮＲから仕切られていない。すなわち、ｎ型領域ＮＲＤ、ｐ型領域ＰＲおよびｎ型領域ＮＲは、ｐ型シンカー層ＰＳＫが規定する同一の素子領域に形成されている。
【０１１８】
ｎ型領域ＮＲＤは、ｎ型シンカー層ＮＳＫによって平面視でｐ型領域ＰＲおよびｎ型領域ＮＲから仕切られている。同時に、ｎ型領域ＮＲＤは、ｎ型シンカー層ＮＳＫによって平面視で囲まれている。すなわち、半導体装置ＳＤ７では、ｎ型シンカー層ＮＳＫによって規定される２つの領域が形成されている。そして一方の領域にはｐ型領域ＰＲおよびｎ型領域ＮＲが形成され、他方の領域にはｎ型領域ＮＲＤが形成されている。ｎ型領域ＮＲＤは、図２６に示されるように、ｎ型シンカー層ＮＳＫに接して形成されている。ｎ型領域ＮＲＤは、図２５に示されるように、平面視でｎ型領域ＮＲを介してｐ型領域ＰＲと対向するように形成されている。そしてｎ型領域ＮＲＤは、平面視でｎ型シンカー層ＮＳＫを介してｎ型領域ＮＲと対向するように形成されている。平面視でｎ型領域ＮＲＤとｎ型領域ＮＲとの間に位置するｎ型シンカー層ＮＳＫは、ｎ型領域ＮＲＤおよびｎ型領域ＮＲの両方に接して形成されている。
【０１１９】
ｎ型領域ＮＲＤの表層には、素子分離膜ＳＴＩが形成されている。素子分離膜ＳＴＩは、ｎ型領域ＮＲＤ１およびｐ型領域ＰＲＤ１の表層ならびにｐ型領域ＰＲＤ２の表層（これらの領域の詳細については、後述する。）で開口が形成されるように形成されている。
【０１２０】
ｎ型領域ＮＲＤは、ｎ型埋込層ＮＢＬと接続している。半導体装置ＳＤ７において、ｎ型埋込層ＮＢＬは、平面視でｎ型領域ＮＲＤと重なるように形成されている。ｎ型埋込領域ＮＢＬは、ｎ型領域ＮＲＤと、ｐ型領域ＰＲおよびｎ型領域ＮＲと、の間で仕切られていない。すなわち、ｎ型埋込層ＮＢＬは、ｐ型領域ＰＲ、ｎ型領域ＮＲおよびｎ型領域ＮＲＤと平面視で重なるように連続的に形成されている。
【０１２１】
保護素子Ｄは、ｐ型ウェルＰＷＤ１と、ｐ型ウェルＰＷＤ２と、を含んでいる。ｐ型ウェルＰＷＤ１およびＰＷＤ２は、ｎ型領域ＮＲＤの表層に形成されている。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、互いに離間して形成されている。すなわち、ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、互いに直接接続されていない。ｐ型ウェルＰＷＤ１およびＰＷＤ２の底部は、ｎ型領域ＮＲＤよりも浅い。すなわち、ｐ型ウェルＰＷＤ１およびＰＷＤ２は、ｎ型埋込層ＮＢＬと直接接続していない。ｐ型ウェルＰＷＤ１およびＰＷＤ２の底部の深さは、互いに略等しくてもよい。ｐ型ウェルＰＷＤ１およびＰＷＤ２の底部は、素子分離膜ＳＴＩの底部よりも深い。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、並列に配列されている。半導体装置ＳＤ７では、ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、互いに略平行に配列されている。さらに、ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、ゲート電極ＧＥ１〜ＧＥ８の配列方向と同じ方向に配列されている。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向で互いに略等しい長さを有していてもよい。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、ゲート電極ＧＥ１〜ＧＥ８の配列方向において略等しい幅を有していてもよい。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、略等しい不純物濃度を有していてもよい。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４、ｎ型ウェルＮＷＱ１〜ＮＷＱ４、ｐ型ウェルＰＷおよびｐ型ウェルＰＷＥ１とともに並列にされていてもよい。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４、ｎ型ウェルＮＷＱ１〜ＮＷＱ４、ｐ型ウェルＰＷおよびｐ型ウェルＰＷＥ１と略等しい長さを有していてもよい。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４、ｎ型ウェルＮＷＱ１〜ＮＷＱ４、ｐ型ウェルＰＷおよびｐ型ウェルＰＷＥ１と略等しい不純物濃度を有していてもよい。ｐ型ウェルＰＷＤ１およびｐ型ウェルＰＷＤ２の底部は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４、ｐ型ウェルＰＷおよびｐ型ウェルＰＷＥ１の底部の深さと略等しくてもよい。「略」とは、製造工程におけるばらつきが許容されるという意味である。
【０１２２】
半導体装置ＳＤ７では、ｐ型領域ＰＲＤ１およびｎ型領域ＮＲＤ１がｐ型ウェルＰＷＤ１の表層に形成されている。ｐ型領域ＰＲＤ１およびｎ型領域ＮＲＤ１は、平面視でｐ型ウェルＰＷＤ１の内側に形成されている。ｐ型領域ＰＲＤ１およびｎ型領域ＮＲＤ１の底部は、ｐ型ウェルＰＷＤ１の底部よりも浅い。ｐ型領域ＰＲＤ１は、ｐ型ウェルＰＷＤ１よりも高い不純物濃度を有している。ｐ型領域ＰＲＤ１の表層には、シリサイド層（不図示）が形成されている。そしてｎ型領域ＮＲＤ１は、ｐ型領域ＰＲＤ１に接して形成されている。ｐ型領域ＰＲＤ１およびｎ型領域ＮＲＤ１は、平面視で素子分離膜ＳＴＩによって囲まれている。ｐ型領域ＰＲＤ１およびｎ型領域ＮＲＤ１の底部は、ｐ型領域ＰＲＤ１およびｎ型領域ＮＲＤ１を平面視で囲う素子分離膜ＳＴＩの底部よりも浅い。ｎ型領域ＮＲＤ１は、平面視でｐ型ウェルＰＷＤ２とｐ型領域ＰＲＤ１に挟まれるように形成されていてもよい。
【０１２３】
保護素子Ｄでは、ｐ型領域ＰＲＤ２がｐ型ウェルＰＷＤ２の表層に形成されている。ｐ型領域ＰＲＤ２は、平面視でｐ型ウェルＰＷＤ２の内側に形成されている。ｐ型領域ＰＲＤ２の底部は、ｐ型ウェルＰＷＤ２の底部よりも浅い。ｐ型領域ＰＲＤ２は、平面視で素子分離膜ＳＴＩによって囲まれている。ｐ型領域ＰＲＤ２の底部は、ｐ型領域ＰＲＤ２を平面視で囲う素子分離膜ＳＴＩの底部よりも浅い。ｐ型領域ＰＲＤ２の表層には、シリサイド層（不図示）が形成されている。ｐ型領域ＰＲＤ２は、ｐ型ウェルＰＷＤ２よりも高い不純物濃度を有している。
【０１２４】
ｐ型領域ＰＲＤ１およびＰＲＤ２ならびにｎ型領域ＮＲＤ１は、図２５に示されるように並列に形成されている。そしてｐ型領域ＰＲＤ１およびＰＲＤ２ならびにｎ型領域ＮＲＤ１は、ゲート電極ＧＥ１〜ＧＥ８が延伸する方向において、互いに略同じ長さを有していてもよい。半導体装置ＳＤ７では、ｐ型領域ＰＲＤ１およびＰＲＤ２ならびにｎ型領域ＮＲＤ１は、ゲート電極ＧＥ１〜ＧＥ８の配列方向と同じ方向に配列されている。ｐ型領域ＰＲＤ１およびＰＲＤ２ならびにｎ型領域ＮＲＤ１は、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４、ｐ型領域ＰＲＱ１〜ＰＲＱ４、ｐ型領域ＰＲＣ、ｎ型領域ＮＲＥおよびｐ型領域ＰＲＥ１とともに並列にされていてもよい。ｐ型領域ＰＲＤ１およびＰＲＤ２ならびにｎ型領域ＮＲＤ１は、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４、ｐ型領域ＰＲＱ１〜ＰＲＱ４、ｐ型領域ＰＲＣ、ｎ型領域ＮＲＥおよびｐ型領域ＰＲＥ１と略等しい長さを有していてもよい。「略」とは、製造工程におけるばらつきが許容されるという意味である。
【０１２５】
半導体装置ＳＤ７は、第３配線ＷＲ３を含んでいる。第３配線ＷＲ３は、ｐ型領域ＰＲＤ１およびｎ型領域ＮＲＤ１に電気的に接続されている。第３配線ＷＲ３は、信号線として機能する。半導体装置ＳＤ７では、第１配線ＷＲ１が、図２６に示されるように、ｐ型領域ＰＲＤ２に電気的に接続されている。第２配線（図２６において不図示）は、半導体装置ＳＤ４と同様に形成されている。
【０１２６】
次に、半導体装置ＳＤ７の動作について、図２７（ａ）および（ｂ）ならびに図２８（ａ）および（ｂ）を用いて説明する。図２７（ａ）は、回路記号を半導体装置ＳＤ７の断面図に重ねた図である。図２７（ｂ）は、半導体装置ＳＤ７の等価回路図である。図２８（ａ）は、トランジスタＱ１〜Ｑ８が動作している場合に半導体装置ＳＤ７に流れる電流を示す図である。図２８（ｂ）は、保護素子ＥＳＤがブレークダウンしている場合に半導体装置ＳＤ７に流れる電流を示す図である。図２８（ａ）および（ｂ）における太い破線矢印は、半導体装置ＳＤ７に流れる電流を示している。
【０１２７】
保護素子Ｄでは、ｐ型ウェルＰＷＤ１と、ｎ型領域ＮＲＤとがｐｎ接合を形成している。このように、ｐ型ウェルＰＷＤ１と、ｎ型領域ＮＲＤとは、図２７（ｂ）に示すダイオードを形成している。同時に保護素子Ｄでは、ｎ型領域ＮＲＤをベース端子、ｐ型ウェルＰＷＤ１をコレクタ端子、ｐ型ウェルＰＷＤ２をエミッタ端子とするＰＮＰトランジスタが形成されている。同時に保護素子Ｄでは、ｐ型ウェルＰＷＤ１をベース端子、ｎ型領域ＮＲＤをコレクタ端子、ｎ型領域ＮＲＤ１をエミッタ端子とするＮＰＮトランジスタが形成されている。一方、保護素子ＥＳＤでは、ｎ型領域ＮＲをベース端子、ｐ型ウェルＰＷをコレクタ端子、ｐ型ウェルＰＷＥ１をエミッタ端子とするＰＮＰトランジスタが形成されている。同時に保護素子ＥＳＤでは、ｐ型ウェルＰＷをベース端子、ｎ型領域ＮＲをコレクタ端子、ｎ型領域ＮＲＥをエミッタ端子とするＮＰＮトランジスタが形成されている。ｎ型領域ＮＲＤのＮＰＮトランジスタと、ｎ型領域ＮＲのＮＰＮトランジスタとでは、コレクタがｎ型埋込層ＮＢＬを介して電気的に接続されている。すなわち、ｎ型領域ＮＲＤのＮＰＮトランジスタと、ｎ型領域ＮＲのＮＰＮトランジスタとは、コレクタを共用している。そしてｐ型領域ＰＲでは、ＭＯＳＦＥＴが形成されている。以上により、半導体装置ＳＤ７は、図２７（ｂ）の等価回路図で表現することができる。ｎ型領域ＮＲＤでは、図２７（ｂ）に示されるように、第３配線ＷＲ３が、ＮＰＮトランジスタのベースとエミッタに接続されている。ｐ型領域ＰＲでは、ドレインが、第１配線ＷＲ１を介して、ｎ型領域ＮＲにおけるＮＰＮトランジスタのコレクタおよびＰＮＰトランジスタのエミッタ、およびｎ型領域ＮＲＤにおけるＮＰＮトランジスタのコレクタおよびＰＮＰトランジスタのエミッタに接続され、ソースが第２配線ＷＲ２に接続されたＭＯＳＦＥＴが形成される。ｎ型領域ＮＲでは、ｎ型領域ＮＲＤのＮＰＮトランジスタのコレクタと接続したコレクタを有するＮＰＮトランジスタが形成されている。ｎ型領域ＮＲのＮＰＮトランジスタは、ベースとエミッタが第２配線ＷＲ２に接続されている。半導体装置ＳＤ７では、２つのＮＰＮトランジスタがＢａｃｋ−ｔｏ−Ｂａｃｋで形成されている。一方、ＭＯＳＦＥＴが動作する際にはｎ型領域ＮＲＤに形成されたｐ型ウェルＰＷＤ１と、ｎ型領域ＮＲＤが順方向バイアスになる。このため図２７（ｂ）に示す様に、ｎ型領域ＮＲＤに形成されたＮＰＮトランジスタとＰＮＰトランジスタはダイオードとして動作する。
【０１２８】
半導体装置ＳＤ７の動作について説明する。保護素子Ｄでは、ｐ型領域ＰＲＤ１とｎ型領域ＮＲＤ１とが短絡している。このため、第３配線ＷＲ３を介して通常の正の電圧が印加される場合、保護素子ＤのＮＰＮトランジスタはダイオードとして動作する。このため整流作用によって保護素子Ｄのダイオードに電流が流れる。これにより、トランジスタＱ１およびＱ２がオン状態になる場合、電流が、図２８（ａ）に示されるように、ｐ型ウェルＰＷＤ１から、ｎ型領域ＮＲＤ、ｎ型埋込層ＮＢＬ、ｎ型シンカー層ＮＳＫ、第１配線ＷＲ１を介して、ドレイン領域ＤＲ１に流れる。そして保護素子Ｄのダイオードは、整流作用によって電流の逆流を防止する機能も果たしている。すなわち、半導体装置ＳＤ７において、第３配線ＷＲ３が負電位になった場合、図２７（ｂ）のｎ型領域ＮＲに形成されたトランジスタは、ｐ型ウェルＰＷとｎ型領域ＮＲが順方向バイアスになるため順方向のダイオードとして動作する。この場合、ｎ型領域ＮＲのダイオードに電流が流れる。ｎ型領域ＮＲのダイオードに電流が流れても、ｎ型領域ＮＲＤに形成されたＮＰＮトランジスタでは、コレクタ電圧が正にバイアスされるがエミッタとベースが短絡されている。このため、ｎ型領域ＮＲＤに形成されたＮＰＮトランジスタが動作することはない。この場合、ｎ型領域ＮＲＤに形成されたＰＮＰトランジスタでは、コレクタが負にバイアスされるが、エミッタとベースが短絡している。このため、ｎ型領域ＮＲＤに形成されたＰＮＰトランジスタに電流が流れる事は無い。したがってｎ型領域ＮＲのトランジスタがダイオードとして動作してもｎ型領域ＮＲＤのトランジスタが動作しない。このように半導体装置ＳＤ７では、電流の逆流が防止されている。このため、半導体装置ＳＤ７では、信号が負電位になっても、ＮＰＮトランジスタにおいて電流が漏れることが防止されている。
【０１２９】
次に半導体装置ＳＤ７において、保護素子ＥＳＤおよびＤのＮＰＮトランジスタおよびＰＮＰトランジスタが動作する場合（すなわち、正の高電圧が印加された場合）、電流は、図２８（ｂ）に示されるように流れる。正の高電圧が第３配線ＷＲ３と第２配線ＷＲ２との間に印加されると、ｎ型領域ＮＲＤに形成されたＮＰＮトランジスタとＰＮＰトランジスタはダイオードとして動作する。このため、印加された高電圧によって、ｎ型領域ＮＲに形成されたＮＰＮトランジスタのコレクタ−ベース（ｎ型領域ＮＲ−ｐ型ウェルＰＷ）間にブレークダウンが引き起こされる。ブレークダウンが生じると、ｎ型領域ＮＲに形成されたＮＰＮトランジスタのベースに電流が流れる。そしてこのベース電流とベース抵抗によって、ｎ型領域ＮＲのＮＰＮトランジスタのエミッタ−ベース（ｎ型領域ＮＲＥ−ｐ型ウェルＰＷ）間に電位差が生じる。この電位差によってｎ型領域ＮＲのＮＰＮトランジスタが動作を開始する。ｎ型領域ＮＲのＮＰＮトランジスタの動作により、スナップバックが開始する。このスナップバックにより、第３配線ＷＲ３と第２配線ＷＲ２との間の電圧がホールド電圧まで下がる。そしてスナップバックが開始するとｎ型領域ＮＲのＰＮＰトランジスタが動作を開始する。ｎ型領域ＮＲのＰＮＰトランジスタの動作により、ｎ型領域ＮＲのＮＰＮトランジスタのベースに電流が安定的に供給される。この場合、ｎ型領域ＮＲのＰＮＰトランジスタでは、電流が、図２８（ｂ）に示されるように、ｎ型シンカー層ＮＳＫを介して第１配線ＷＲ１からｎ型領域ＮＲに形成されたｐ型ウェルＰＷＥ１そしてｎ型領域ＮＲおよびｐ型ウェルＰＷに流れる。そしてこの電流がｎ型領域ＮＲＥに流れる事でＮＰＮトランジスタのベース電流となる。一方、ｎ型領域ＮＲのＮＰＮトランジスタでは、電流が、図２８（ｂ）に示されるように、ｎ型埋込層ＮＢＬ、ｎ型領域ＮＲおよびｐ型ウェルＰＷを経由してｎ型領域ＮＲＥに流れコレクタ電流となっている。
【０１３０】
次に負の高電圧が第３配線ＷＲ３と第２配線ＷＲ２との間に印加されると、ｎ型領域ＮＲに形成されたＮＰＮトランジスタとＰＮＰトランジスタがダイオードとして動作する。このため、印加された高電圧によって、ｎ型領域ＮＲＤに形成されたＮＰＮトランジスタのコレクタ−ベース（ｎ型領域ＮＲＤ−ｐ型ウェルＰＷＤ１）間に印加され、ブレークダウンが引き起こされる。ブレークダウンが生じると、ｎ型領域ＮＲＤに形成されたＮＰＮトランジスタのベースに電流が流れる。そしてこのベース電流とベース抵抗によって、ｎ型領域ＮＲＤのＮＰＮトランジスタのエミッタ−ベース（ｎ型領域ＮＲＤ１−ｐ型ウェルＰＷＤ１）間に電位差が生じる。この電位差によってｎ型領域ＮＲＤのＮＰＮトランジスタが動作を開始する。ｎ型領域ＮＲＤのＮＰＮトランジスタの動作により、スナップバックが開始する。このスナップバックにより、第３配線ＷＲ３と第２配線ＷＲ２との間の電位差がホールド電圧まで下がる。このように負の高電圧が印加された場合でも保護素子として動作する。
【０１３１】
次に、半導体装置ＳＤ７の製造方法について、図２９から３１を用いて説明する。図２９から３１は、半導体装置ＳＤ７の製造方法を示す断面図である。
【０１３２】
まず、図１０（ａ）および（ｂ）に示される工程と同様にして、エピタキシャル層ＮＥＰと、ｐ型埋込層ＰＢＬと、ｎ型埋込層ＮＢＬとが形成される。次いで、絶縁膜ＤＩがエピタキシャル層ＮＥＰの上に形成される。
【０１３３】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。この場合、低濃度不純物は、ｎ型領域ＮＲおよびｎ型領域ＮＲＤが形成される領域に注入される。これに対して、高濃度不純物は、ｎ型シンカー層ＮＳＫが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｎ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｎ型領域ＮＲ、ｎ型領域ＮＲＤおよびｎ型シンカー層ＮＳＫが形成される（図２９（ａ））。ｎ型シンカー層ＮＳＫの不純物濃度は、ｎ型領域ＮＲおよびｎ型領域ＮＲＤの不純物濃度よりも高い。本実施形態では、この熱処理により、ｎ型シンカー層ＮＳＫが、ｎ型埋込層ＮＢＬにそれぞれ達する。他の例においては、ｎ型シンカー層ＮＳＫは、この熱処理の段階では、ｎ型埋込層ＮＢＬに達していなくてもよい。
【０１３４】
次いで、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。ｐ型不純物は、ｐ型領域ＰＲが形成される領域およびｐ型シンカー層ＰＳＫが形成される領域に注入される。次いで、エピタキシャル層ＮＥＰが１２００℃程度まで加熱される。この熱処理により、ｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される（図２９（ｂ））。ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫが形成される前においてｎ型シンカー層ＮＳＫがｎ型埋込層ＮＢＬに達していない場合は、ｎ型シンカー層ＮＳＫは、ｐ型領域ＰＲおよびｐ型シンカー層ＰＳＫを形成する熱処理によって、ｎ型埋込層ＮＢＬに達してもよい。本実施形態では、ｐ型領域ＰＲは、平面視でｎ型領域ＮＲと接して形成される。
【０１３５】
次いで、素子分離膜ＳＴＩがエピタキシャル層ＮＥＰの表層に形成される（図３０（ａ））。素子分離膜ＳＴＩは、絶縁膜（例えば、酸化膜）により形成されている。素子分離膜ＳＴＩは、ＳＴＩまたはＬＯＣＯＳにより形成される。
【０１３６】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。その後、エピタキシャル層ＮＥＰが加熱される。これらの加熱処理により、ｎ型不純物およびｐ型不純物の原子がエピタキシャル層ＮＥＰの内部に押し込まれる。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ１〜ＰＷＱ４とが、図３０（ｂ）に示されるように、ｐ型領域ＰＲの表層に形成される。同様に、保護素子ＥＳＤを構成するｐ型ウェルＰＷＥ１が、図３０（ｂ）に示されるように、ｎ型領域ＮＲの表層に形成される。さらに、ｐ型ウェルＰＷが、図３０（ｂ）に示されるように、ｐ型領域ＰＲおよびｎ型領域ＮＲをまたぐように形成される。さらにｐ型ウェルＰＷＤ１およびＰＷＤ２が、図３０（ｂ）に示されるように、ｎ型領域ＮＲＤに形成される。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４と、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１、ｐ型ウェルＷＬと、ｐ型ウェルＰＷＤ１およびＰＷＤ２は、各ウェルの底部が素子分離膜ＳＴＩの底部よりも深くなるように形成される。ｎ型ウェルＮＷＱ１〜ＮＷＱ４を構成するｎ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｎ型ウェルＮＷＱ１〜ＮＷＱ４を形成するための熱処理は、ｎ型ウェルＮＷＱ１〜ＮＷＱ４について同時に行ってもよい。これにより、ｎ型ウェルＮＷＱ１〜ＮＷＱ４は略等しい不純物濃度を有することになる。同時に、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷと、ｐ型ウェルＰＷＤ１およびＰＷＤ２とを構成するｐ型不純物は、エピタキシャル層ＮＥＰに同時に注入されてもよい。この場合、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷと、ｐ型ウェルＰＷＤ１およびＰＷＤ２と、を形成するための熱処理は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷと、ｐ型ウェルＰＷＤ１およびＰＷＤ２と、について同時に行ってもよい。これにより、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷと、ｐ型ウェルＰＷＤ１およびＰＷＤ２とは略等しい不純物濃度を有することになる。同時に、ｐ型ウェルＰＷＱ１〜ＰＷＱ４と、ｐ型ウェルＰＷＥ１と、ｐ型ウェルＰＷと、ｐ型ウェルＰＷＤ１およびＰＷＤ２との底部の深さは、互いに略等しくなる。ｐ型ウェルＰＷＱ１〜ＰＷＱ４およびｐ型ウェルＰＷの不純物濃度と、ｐ型ウェルＰＷＥ１の不純物濃度と、ｐ型ウェルＰＷＤ１およびＰＷＤ２の不純物濃度とが異なる場合は、ｐ型ウェルＰＷＱ１〜ＰＷＱ４およびｐ型ウェルＰＷを構成するｐ型不純物の注入と、ｐ型ウェルＰＷＥ１を構成するｐ型不純物の注入と、ｐ型ウェルＰＷＤ１およびＰＷＤ２を構成するｐ型不純物の注入と、が異なる工程で実行されてもよい。
【０１３７】
次いで、エピタキシャル層ＮＥＰの表面の絶縁膜ＤＩが除去される。次いで、ゲート絶縁膜ＧＩ１〜ＧＩ８となる絶縁膜ＧＩ（不図示）がエピタキシャル層ＮＥＰの上に形成される。次いで、ゲート電極ＧＥ１〜ＧＥ８を構成する導電部材（例えば、多結晶シリコン膜）が絶縁膜ＧＩの上に形成される。本実施形態では、多結晶シリコン膜（不図示）が絶縁膜ＧＩの上に形成される。次いで、ｎ型不純物が多結晶シリコン膜に注入される。その後パターニングにより、ゲート電極ＧＥ１〜ＧＥ８およびゲート絶縁膜ＧＩ１〜ＧＩ８が、図３１（ａ）に示されるように形成される。
【０１３８】
次いで、ｎ型不純物（例えば、リン（Ｐ））がエピタキシャル層ＮＥＰに注入される。同様に、ｐ型不純物（例えば、ホウ素（Ｂ））がエピタキシャル層ＮＥＰに注入される。結果、トランジスタＱ１〜Ｑ８を構成するｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ１〜ＰＲＱ４とが、図３１（ｂ）に示されるように、ｎ型ウェルＮＷＱ１〜ＮＷＱ４の表層、ｐ型ウェルＰＷＱ１〜ＰＷＱ４の表層およびｐ型ウェルＰＷの表層に形成される。同様に、保護素子ＥＳＤを構成するｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ１とが、図３１（ｂ）に示されるように、ｐ型ウェルＰＷＥ１の表層およびｐ型ウェルＰＷの表層に形成される。さらに、ｐ型領域ＰＲＣが、図３１（ｂ）に示されるように、ｐ型ウェルＰＷの表層に形成される。ｐ型領域ＰＲＣは、平面視でｎ型ソース領域ＳＲ１とｎ型領域ＮＲＥとによって挟まれている。そして本実施形態では、ｐ型領域ＰＲＣは、ｎ型ソース領域ＳＲ１およびｎ型領域ＮＲＥと接するように形成される。さらに、ｐ型領域ＰＲＤ１およびＰＲＤ２が、図３１（ｂ）に示されるように、ｐ型ウェルＰＷＤ１およびＰＷＤ２にそれぞれ形成される。さらに、ｎ型領域ＮＲＤ１が、図３１（ｂ）に示されるように、ｐ型ウェルＰＷＤ１に形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｐ型領域ＰＲＱ０〜ＰＲＱ４と、ｎ型領域ＮＲＥと、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣと、ｐ型領域ＰＲＤ１およびＰＲＤ２と、ｎ型領域ＮＲＤ１とは、各領域の底部が素子分離膜ＳＴＩの底部よりも浅くなるように形成される。ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥと、ｎ型領域ＮＲＤ１とを構成するｎ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥと、ｎ型領域ＮＲＤ１とを形成するための熱処理は、ｎ型ソース領域ＳＲ１〜ＳＲ８と、ｎ型ドレイン領域ＤＲ１〜ＤＲ４と、ｎ型領域ＮＲＥと、ｎ型領域ＮＲＤ１とについて同時に行ってもよい。ｐ型領域ＰＲＱ１〜ＰＲＱ４と、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣと、ｐ型領域ＰＲＤ１およびＰＲＤ２とを構成するｐ型不純物は、各ウェルに同時に注入されてもよい。この場合、ｐ型領域ＰＲＱ１〜ＰＲＱ４と、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣと、ｐ型領域ＰＲＤ１およびＰＲＤ２とを形成するための熱処理は、ｐ型領域ＰＲＱ１〜ＰＲＱ４と、ｐ型領域ＰＲＥ１と、ｐ型領域ＰＲＣと、ｐ型領域ＰＲＤ１およびＰＲＤ２とについて同時に行ってもよい。
【０１３９】
次いで、ｎ型ソース領域ＳＲ１〜ＳＲ８、ｎ型ドレイン領域ＤＲ１〜ＤＲ４、ｐ型領域ＰＲＱ１〜ＰＲＱ４、ｎ型領域ＮＲＥ、ｐ型領域ＰＲＥ１、ｐ型領域ＰＲＣ、ｐ型領域ＰＲＤ１およびＰＲＤ２ならびにｎ型領域ＮＲＤ１、ｐ型領域ＰＲＳならびにｎ型領域ＮＲＳの各表面に電極（不図示）が形成される。この電極により、第１配線ＷＲ１、第２配線ＷＲ２および第３配線ＷＲ３が形成される。このようにして、半導体措置ＳＤ７が製造される。
【０１４０】
半導体装置ＳＤ７では、ｐ型シンカー層ＰＳＫによって規定される領域の内側に、３つの素子（保護回路、ダイオードおよびトランジスタ）が１つの構造で形成されている。これにより、半導体装置ＳＤ７では、チップサイズを小さいものにすることができる。
【０１４１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４２】
ＳＤ１        半導体装置
ＳＤ２        半導体装置
ＳＤ３        半導体装置
ＳＤ４        半導体装置
ＳＤ５        半導体装置
ＳＤ６        半導体装置
ＳＤ７        半導体装置
ＰＲ          領域
ＮＲ          領域
ＮＲＤ        領域
Ｑ１          トランジスタ
Ｑ２          トランジスタ
Ｑ３          トランジスタ
Ｑ４          トランジスタ
Ｑ５          トランジスタ
Ｑ６          トランジスタ
Ｑ７          トランジスタ
Ｑ８          トランジスタ
ＥＳＤ        保護素子
Ｄ            保護素子
ＳＵＢ        基板
ＮＥＰ        エピタキシャル層
ＰＳＫ        シンカー層
ＮＳＫ        シンカー層
ＮＳＫＱ      シンカー層
ＮＳＫＥ      シンカー層
ＰＢＬ        埋込層
ＮＢＬ        埋込層
ＮＢＬＱ      埋込層
ＮＢＬＥ      埋込層
ＮＢＬＱ´    領域
ＮＢＬＥ´    領域
ＳＴＩ        素子分離膜
ＰＷ          ウェル
ＰＷ１        ウェル
ＰＷ２        ウェル
ＰＷＱ０      ウェル
ＰＷＱ１      ウェル
ＰＷＱ２      ウェル
ＰＷＱ３      ウェル
ＰＷＱ４      ウェル
ＰＷＥ０      ウェル
ＰＷＥ１      ウェル
ＰＷＤ１      ウェル
ＰＷＤ２      ウェル
ＮＷＱ１      ウェル
ＮＷＱ２      ウェル
ＮＷＱ３      ウェル
ＮＷＱ４      ウェル
ＳＲ１        ソース領域
ＳＲ２        ソース領域
ＳＲ３        ソース領域
ＳＲ４        ソース領域
ＳＲ５        ソース領域
ＳＲ６        ソース領域
ＳＲ７        ソース領域
ＳＲ８        ソース領域
ＤＲ１        ドレイン領域
ＤＲ２        ドレイン領域
ＤＲ３        ドレイン領域
ＤＲ４        ドレイン領域
ＧＥ１        ゲート電極
ＧＥ２        ゲート電極
ＧＥ３        ゲート電極
ＧＥ４        ゲート電極
ＧＥ５        ゲート電極
ＧＥ６        ゲート電極
ＧＥ７        ゲート電極
ＧＥ８        ゲート電極
ＧＩ１        ゲート絶縁膜
ＧＩ２        ゲート絶縁膜
ＧＩ３        ゲート絶縁膜
ＧＩ４        ゲート絶縁膜
ＧＩ５        ゲート絶縁膜
ＧＩ６        ゲート絶縁膜
ＧＩ７        ゲート絶縁膜
ＧＩ８        ゲート絶縁膜
ＤＩ          絶縁膜
ＧＩ          絶縁膜
ＰＲＱ０      領域
ＰＲＱ１      領域
ＰＲＱ２      領域
ＰＲＱ３      領域
ＰＲＱ４      領域
ＰＲＣ        領域
ＰＲＥ０      領域
ＰＲＥ１      領域
ＰＲＤ１      領域
ＰＲＤ２      領域
ＮＲＥ        領域
ＮＲＤ１      領域
ＮＲＳ        領域
ＮＲＳＱ      領域
ＮＲＳＥ      領域
ＷＲ１        第１配線
ＷＲ２        第２配線
ＷＲ３        第３配線
【図１】
2014229885.tif 000003
【図２】
2014229885.tif 000004
【図３】
2014229885.tif 000005
【図４】
2014229885.tif 000006
【図５】
2014229885.tif 000007
【図６】
2014229885.tif 000008
【図７】
2014229885.tif 000009
【図８】
2014229885.tif 000010
【図９】
2014229885.tif 000011
【図１０】
2014229885.tif 000012
【図１１】
2014229885.tif 000013
【図１２】
2014229885.tif 000014
【図１３】
2014229885.tif 000015
【図１４】
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【図１５】
2014229885.tif 000017
【図１６】
2014229885.tif 000018
【図１７】
2014229885.tif 000019
【図１８】
2014229885.tif 000020
【図１９】
2014229885.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2014229885.tif 000027
【図２６】
2014229885.tif 000028
【図２７】
2014229885.tif 000029
【図２８】
2014229885.tif 000030
【図２９】
2014229885.tif 000031
【図３０】
2014229885.tif 000032
【図３１】
2014229885.tif 000033