(57)【要約】      （修正有）【課題】メモリ混載プロセスの製造コスト抑制とともに書込み電圧を低減する。【解決手段】第1方向に延在し上面と側面を有する第１凸半導体領域に離間して設けられた第１ソース領域および第１ドレイン領域と、第１凸半導体領域の上面と側面に設けられ、第1方向に直交する断面での上方角部が第１曲率半径を有する第１チャネル領域3、第１チャネル領域上の第１ゲート絶縁膜6、第１ゲート絶縁膜上の第１ゲート電極7を有する第１トランジスタ11,12と、第２方向に延在し上面と側面を有する第２凸半導体領域に離間して設けられた第２ソース領域および第２ドレイン領域、第２凸半導体領域の上面と側面に設けられ第２方向に直交する断面での上方角部が第１曲率半径よりも大きい第２曲率半径を有する第２チャネル領域3、第２チャネル領域上の第２ゲート絶縁膜6、第２ゲート絶縁膜上の第２ゲート電極7を有する第２トランジスタ12を備える。【選択図】図２
2014096479.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられ、第１方向に延在し第１上面および前記第１上面と異なる前記第１方向に沿った第１側面を有する第１凸半導体領域、第２方向に延在し第２上面および前記第２上面と異なる前記第２方向に沿った第２側面を有する第２凸半導体領域、ならびに第３方向に延在し第３上面および前記第３上面と異なる前記第３方向に沿った第３側面を有する第３凸半導体領域と、
前記第１凸半導体領域に前記第１方向に離間して設けられた第１ソース領域および第１ドレイン領域と、前記第１ソース領域および前記第１ドレイン領域間の前記第１凸半導体領域の前記第１上面および前記第１側面に設けられた第１チャネル領域であって、前記第１方向に直交する断面における上方の角部が第１曲率半径を有する第１チャネル領域と、前記第１チャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極とを有する第１トランジスタと、
前記第２凸半導体領域に前記第２方向に離間して設けられた第２ソース領域および第２ドレイン領域と、前記第２ソース領域および前記第２ドレイン領域間の前記第２凸半導体領域の前記第２上面および前記第２側面に設けられた第２チャネル領域であって、前記第２方向に直交する断面における上方の角部が第２曲率半径を有する第２チャネル領域と、前記第２チャネル領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極とを有する第２トランジスタと、
前記第３凸半導体領域に前記第３方向に離間して設けられた第３ソース領域および第３ドレイン領域と、前記第３ソース領域および前記第３ドレイン領域間の前記第３凸半導体領域の前記第３上面および前記第３側面に設けられた第３チャネル領域であって、前記第３方向に直交する断面における上方の角部が第３曲率半径を有し、前記第３曲率半径が前記第１および第２曲率半径よりも大きい第３チャネル領域と、前記第３チャネル領域上に設けられた第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に設けられた第３ゲート電極と、を有する第３トランジスタと、
前記第１ソース領域および前記第１ドレイン領域の一方に接続される第１配線と、
前記第２ソース領域および前記第２ドレイン領域の一方に接続される第２配線と、
前記第１ゲート電極および前記第２ゲート電極に接続される第３配線と、
を備え、
前記第１ソース領域および前記第１ドレイン領域の他方と前記第２ソース領域および前記第２ドレイン領域の他方とが前記第３ゲート電極に接続されることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極は前記第１チャネル領域の前記角部を覆うように設けられ、
前記第２ゲート電極は前記第２チャネル領域の前記角部を覆うように設けられ、
前記第３ゲート電極は前記第３チャネル領域の前記角部を覆うように設けられ、
前記第１ゲート絶縁膜は前記第１ゲート電極と前記第１チャネル領域の間に設けられ、
前記第２ゲート絶縁膜は前記第２ゲート電極と前記第２チャネル領域の間に設けられ、
前記第３ゲート絶縁膜は前記第３ゲート電極と前記第３チャネル領域の間に設けられ
ることを特徴とする請求項１記載の半導体装置。
【請求項３】
基板上に設けられ、第１方向に延在し第１上面および前記第１上面と異なる前記第１方向に沿った第１側面を有する第１凸半導体領域、第２方向に延在し第２上面および前記第２上面と異なる前記第２方向に沿った第２側面を有する第２凸半導体領域、第３方向に延在し第３上面および前記第３上面と異なる前記第３方向に沿った第３側面を有する第３凸半導体領域、第４方向に延在し第４上面および前記第４上面と異なる前記第４方向に沿った第４側面を有する第４凸半導体領域、および第５方向に延在し第５上面および前記第５上面と異なる前記第５方向に沿った第５側面を有する第５凸半導体領域と、
第１および第２インバータを備え、前記第１および第２インバータはそれぞれ、ドレインが共通に接続された第１および第２トランジスタを有し、前記第１インバータの前記第１および第２トランジスタのゲートが前記第２インバータの前記第１および第２トランジスタの前記ドレインに接続され、前記第２インバータの第１および第２トランジスタのゲートが前記第１インバータの前記第１および第２トランジスタの前記ドレインに接続される、ＳＲＡＭであって、前記第１インバータの前記第１トランジスタは、前記第１凸半導体領域に前記第１方向に離間して設けられた第１ソース領域および第１ドレイン領域と、前記第１ソース領域および前記第１ドレイン領域間の前記第１凸半導体領域の前記第１上面および第１側面に設けられた第１チャネル領域であって、前記第１方向に直交する断面における上方の角部が第１曲率半径を有する第１チャネル領域と、前記第１チャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有し、前記第１インバータの前記第２トランジスタは、前記第２凸半導体領域に前記第２方向に離間して設けられた第２ソース領域および第２ドレイン領域と、前記第２ソース領域および前記第２ドレイン領域間の前記第２凸半導体領域の前記第２上面および第２側面に設けられた第２チャネル領域であって、前記第２方向に直交する断面における上方の角部が第２曲率半径を有する第２チャネル領域と、前記第２チャネル領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、を有し、前記第２インバータの前記第１トランジスタは、前記第３凸半導体領域に前記第３方向に離間して設けられた第３ソース領域および第３ドレイン領域と、前記第３ソース領域および前記第３ドレイン領域間の前記第３凸半導体領域の前記第３上面および前記第３側面に設けられた第３チャネル領域であって、前記第３方向に直交する断面における上方の角部が第３曲率半径を有する第３チャネル領域と、前記第３チャネル領域上に設けられた第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に設けられた第３ゲート電極と、を有し、前記第２インバータの前記第２トランジスタは、前記第４凸半導体領域に前記第４方向に離間して設けられた第４ソース領域および第４ドレイン領域と、前記第４ソース領域および前記第４ドレイン領域間の前記第４凸半導体領域の前記第４上面および前記第４側面に設けられた第４チャネル領域であって、前記第４方向に直交する断面における上方の角部が第４曲率半径を有する第４チャネル領域と、前記第４チャネル領域上に設けられた第４ゲート絶縁膜と、前記第４ゲート絶縁膜上に設けられた第４ゲート電極と、を有する、ＳＲＡＭと、
前記第５凸半導体領域に前記第５方向に離間して設けられた第５ソース領域および第５ドレイン領域と、前記第５ソース領域および前記第５ドレイン領域間の前記第５凸半導体領域の前記第５上面および前記第５側面に設けられた第５側面を有する第５チャネル領域であって、前記第５方向に直交する断面における上方の角部が第５曲率半径を有し、前記第５曲率半径が前記第１乃至第４曲率半径のいずれよりも大きい第５チャネル領域と、前記第５チャネル領域上に設けられた第５ゲート絶縁膜と、前記第５ゲート絶縁膜上に設けられ前記第１および第２インバータのいずれかの前記第１および第２トランジスタの前記ドレインからの出力を受ける第５ゲート電極と、を有する第３トランジスタと、
を備えていることを特徴とする半導体装置。
【請求項４】
前記第１ゲート電極は前記第１チャネル領域の前記角部を覆うように設けられ、
前記第２ゲート電極は前記第２チャネル領域の前記角部を覆うように設けられ、
前記第３ゲート電極は前記第３チャネル領域の前記角部を覆うように設けられ、
前記第４ゲート電極は前記第４チャネル領域の前記角部を覆うように設けられ、
前記第５ゲート電極は前記第５チャネル領域の前記角部を覆うように設けられ、
前記第１ゲート絶縁膜は前記第１ゲート電極と前記第１チャネル領域の間に設けられ、
前記第２ゲート絶縁膜は前記第２ゲート電極と前記第２チャネル領域の間に設けられ、
前記第３ゲート絶縁膜は前記第３ゲート電極と前記第３チャネル領域の間に設けられ
前記第４ゲート絶縁膜は前記第４ゲート電極と前記第４チャネル領域の間に設けられ
前記第５ゲート絶縁膜は前記第５ゲート電極と前記第５チャネル領域の間に設けられ
ることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１および第２トランジスタの前記角部の曲率半径は９ｎｍ以下であり、前記第３トランジスタの前記角部の曲率半径は１０ｎｍ以上であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
基板上に設けられ、第１方向に延在し第１上面および前記第１上面と異なる前記第１方向に沿った第１側面を有する第１凸半導体領域、ならびに第２方向に延在し第２上面および前記第２上面と異なる前記第２方向に沿った第２側面を有する第２凸半導体領域と、
前記第１凸半導体領域に前記第１方向に離間して設けられた第１ソース領域および第１ドレイン領域と、前記第１ソース領域および前記第１ドレイン領域間の前記第１凸半導体領域の前記第１上面および前記第１側面に設けられた第１チャネル領域であって、前記第１方向に直交する断面における上方の角部が第１曲率半径を有する第１チャネル領域と、前記第１チャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、を有する第１トランジスタと、
前記第２凸半導体領域に前記第２方向に離間して設けられた第２ソース領域および第２ドレイン領域と、前記第２ソース領域および前記第２ドレイン領域間の前記第２凸半導体領域の前記第２上面および前記第２側面に設けられた第２チャネル領域であって、前記第２方向に直交する断面における上方の角部が第２曲率半径を有し前記第２曲率半径が前記第１曲率半径よりも大きい第２チャネル領域と、前記第２チャネル領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、を有する第２トランジスタと、
を備えていることを特徴とする半導体装置。
【請求項７】
前記第１ゲート電極は前記第１チャネル領域の前記角部を覆うように設けられ、
前記第２ゲート電極は前記第２チャネル領域の前記角部を覆うように設けられ、
前記第１ゲート絶縁膜は、前記第１ゲート電極と前記第１チャネル領域との間に設けられ、
前記第２ゲート絶縁膜は、前記第２ゲート電極と前記第２チャネル領域との間に設けられていることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１トランジスタの前記角部の曲率半径は９ｎｍ以下であり、前記第３トランジスタの前記角部の曲率半径は１０ｎｍ以上であることを特徴とする請求項６または７記載の半導体装置。
【請求項９】
半導体層に、第１方向に延在し第１上面および前記第１上面と異なる前記第１方向に沿った第１側面を有し前記第１上面および前記第１側面に第１チャネル領域が設けられる第１突起領域、ならびに第２方向に延在し第２上面および前記第２上面と異なる前記第２方向に沿った第２側面を有し前記第２上面および前記第２側面に第２チャネル領域が設けられる第２突起領域を形成するステップと、
前記第２チャネル領域の前記第２方向と直交する断面における上方の角部の曲率半径を、前記第１チャネル領域の前記第１方向と直交する断面における上方の角部の曲率半径よりも大きくするステップと、
前記第１突起領域の前記第１チャネル領域を覆う第１ゲート絶縁膜を形成するとともに、前記第２突起領域の前記第２チャネル領域を覆う第２ゲート絶縁膜を形成するステップと、
前記第１ゲート絶縁膜を覆うとともに前記第１チャネル領域の前記角部を覆う第１ゲート電極を形成するとともに、前記第２ゲート絶縁膜を覆うとともに前記第２チャネル領域の前記角部を覆う第２ゲート電極を形成するステップと、
を備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記第２チャネル領域の前記角部の曲率半径を、前記第１チャネル領域の前記角部の曲率半径よりも大きくするステップは、
前記第１チャネル領域に選択的に不純物を注入して前記第１チャネル領域を非晶質化するステップと、
前記第１チャネル領域および第２チャネル領域に水素アニールを行うステップと、
を備えていることを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
プログラマブルスイッチは、製造後にメモリ部に書き込んだ情報に従って、スイッチ部の論理演算機能が決定される回路である。特に、繰り返し論理機能を書き換えることのできるプログラマブルスイッチとしては、ＦＰＧＡ(Field Programmable Gate Array)が知られている。
【０００３】
ＦＰＧＡのメモリ部には、揮発性メモリであるＳＲＡＭ(Static Random Access Memory)あるいは不揮発性メモリであるフラッシュメモリが用いられる。電源を切ったときにメモリに蓄えた情報を他のメモリに保存する必要がないという観点からは、フラッシュメモリを用いたＦＰＧＡが望ましい。
【０００４】
これまでに提案されているフラッシュメモリを用いたＦＰＧＡでは、フラッシュメモリであるメモリトランジスタのゲート絶縁膜上にポリシリコンの浮遊ゲート電極あるいはシリコン窒化膜などの電荷蓄積層を形成する構造となっている。しかし、ＦＰＧＡ中には、メモリトランジスタ以外に、パストランジスタあるいはスイッチトランジスタと呼ばれる、メモリ機能を必要としないトランジスタも含まれている。これらのメモリ機能を必要としないトランジスタのゲートには電荷蓄積層が含まれない。このため、ＦＰＧＡを作製する際には、メモリ部と非メモリ部のゲートスタック構造を作り分けるメモリ混載プロセスが必要となり、高いプロセスコストが問題となる。また、フラッシュメモリの実効的なゲート絶縁膜の厚さは１０ｎｍ以上と厚いため、メモリへの書込み動作には１０Ｖ以上の高い電圧が必要であり、消費電力の点でも問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／０１７０４７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本実施形態は、メモリ混載プロセスの製造コストの増大を抑えることができるとともに書込み電圧を低減することができる不揮発性ＦＰＧＡを含む半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態の半導体装置は、基板上に設けられ、第１方向に延在し第１上面および前記第１上面と異なる前記第１方向に沿った第１側面を有する第１凸半導体領域、第２方向に延在し第２上面および前記第２上面と異なる前記第２方向に沿った第２側面を有する第２凸半導体領域、ならびに第３方向に延在し第３上面および前記第３上面と異なる前記第３方向に沿った第３側面を有する第３凸半導体領域と、前記第１凸半導体領域に前記第１方向に離間して設けられた第１ソース領域および第１ドレイン領域と、前記第１ソース領域および前記第１ドレイン領域間の前記第１凸半導体領域の前記第１上面および前記第１側面に設けられた第１チャネル領域であって、前記第１方向に直交する断面における上方の角部が第１曲率半径を有する第１チャネル領域と、前記第１チャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極とを有する第１トランジスタと、前記第２凸半導体領域に前記第２方向に離間して設けられた第２ソース領域および第２ドレイン領域と、前記第２ソース領域および前記第２ドレイン領域間の前記第２凸半導体領域の前記第２上面および前記第２側面に設けられた第２チャネル領域であって、前記第２方向に直交する断面における上方の角部が第２曲率半径を有する第２チャネル領域と、前記第２チャネル領域上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極とを有する第２トランジスタと、前記第３凸半導体領域に前記第３方向に離間して設けられた第３ソース領域および第３ドレイン領域と、前記第３ソース領域および前記第３ドレイン領域間の前記第３凸半導体領域の前記第３上面および前記第３側面に設けられた第３チャネル領域であって、前記第３方向に直交する断面における上方の角部が第３曲率半径を有し、前記第３曲率半径が前記第１および第２曲率半径よりも大きい第３チャネル領域と、前記第３チャネル領域上に設けられた第３ゲート絶縁膜と、前記第３ゲート絶縁膜上に設けられた第３ゲート電極と、を有する第３トランジスタと、前記第１ソース領域および前記第１ドレイン領域の一方に接続される第１配線と、前記第２ソース領域および前記第２ドレイン領域の一方に接続される第２配線と、前記第１ゲート電極および前記第２ゲート電極に接続される第３配線と、を備え、前記第１ソース領域および前記第１ドレイン領域の他方と前記第２ソース領域および前記第２ドレイン領域の他方とが前記第３ゲート電極に接続されることを特徴とする。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態による半導体装置の上面図。
【図２】図２（ａ）乃至図２（ｃ）はそれぞれ、第１実施形態の半導体装置のゲート幅方向の断面図。
【図３】第１実施形態の半導体装置のゲート長方向の断面図。
【図４】第１実施形態の半導体装置の等価回路図。
【図５】図５（ａ）、５（ｂ）は、ホットキャリア注入実験に用いたトランジスタの鳥瞰図およびホットキャリア注入による閾値電圧変動量の書込み時間依存性の測定結果を示す図。
【図６】ＮＢＴＩ寿命のストレス電圧依存性の測定結果。
【図７】図７（ａ）、７（ｂ）は、第１実施形態の半導体装置の製造方法の第１例を説明する上面図および断面図。
【図８】図８（ａ）、８（ｂ）は、第１実施形態による半導体装置の製造方法の第１例を説明する断面図。
【図９】第１実施形態による半導体装置の製造方法の第１例を説明する断面図。
【図１０】第１実施形態による半導体装置の製造方法の第１例を説明する平面図。
【図１１】図１１（ａ）乃至図１１（ｃ）は、第１実施形態による半導体装置の製造方法の第１例を説明する断面図。
【図１２】図１２（ａ）、１２（ｂ）はそれぞれ、ボロンおよびリンを注入したシリコンナノワイヤの水素アニール後の断面ＴＥＭ写真。
【図１３】図１３（ａ）乃至図１３（ｃ）は、第１実施形態による半導体装置の製造方法の第１例を説明する断面図。
【図１４】第１実施形態による半導体装置の製造方法の第２例を説明する平面図。
【図１５】図１５（ａ）乃至図１５（ｃ）は、第１実施形態による半導体装置の製造方法の第２例を説明する断面図。
【図１６】図１６（ａ）乃至図１６（ｃ）は、第１実施形態による半導体装置の製造方法の第２例を説明する断面図。
【図１７】第２実施形態による半導体装置の上面図。
【図１８】図１８（ａ）乃至図１８（ｃ）は第２実施形態の半導体装置のゲート幅方向の断面図。
【図１９】第２実施形態の半導体装置のゲート長方向の断面図。
【図２０】第２実施形態による半導体装置の製造方法を説明する平面図。
【図２１】図２１（ａ）乃至図２１（ｃ）は、第２実施形態による半導体装置の製造方法を説明する断面図。
【図２２】第３実施形態による半導体装置を示すブロック図。
【図２３】第３実施形態に係るＳＲＡＭ回路を示す回路図。
【図２４】図２４（ａ）、２４（ｂ）は、第３実施形態の半導体装置を構成するトランジスタのゲート幅方向の断面図。
【図２５】第３実施形態に係るＳＲＡＭ回路の不揮発化方法を説明する図。
【図２６】図２６（ａ）、２６（ｂ）は、第４実施形態による半導体装置を構成するトランジスタのゲート幅方向の断面図。
【図２７】図２７（ａ）、２７（ｂ）は、第５実施形態による半導体装置を構成するトランジスタのゲート幅方向の断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して実施形態について説明する。
【００１０】
（第１実施形態）
第１実施形態による半導体装置を図１乃至図３に示す。図１は第１実施形態の半導体装置の平面図、図２（ａ）乃至図２（ｃ）はそれぞれ図１に示す切断線Ａ１−Ａ１、Ａ２−Ａ２、Ａ３−Ａ３で切断したゲート幅方向の断面図、図３は図１に示す切断線Ｂ−Ｂで切断したゲート長方向の断面図である。
【００１１】
第１実施形態の半導体装置は不揮発性プログラマブルスイッチ（以下、スイッチともいう）１３を備えている。このスイッチ１３は、第１メモリトランジスタ１０と、第２メモリトランジスタ１１と、パストランジスタ１２とを備えている。第１メモリトランジスタ１０、第２メモリトランジスタ１１、パストランジスタ１２は、同一の半導体層、例えばシリコン半導体層１上に設けられる。なお、この半導体層１は、ＳＯＩ（Silicon On Insulator）基板のＳＯＩ層であってもよいし、バルク基板に設けられたウェルであってもよいし、バルク基板であってもよい。
【００１２】
これらのトランジスタ１０、１１、１２のそれぞれは、半導体層１上に設けられたチャネル領域３、ソース領域４、およびドレイン領域５を備えている。各トランジスタのソース領域４およびドレイン領域５は半導体層１に離間して設けられ、ソース領域４およびドレイン領域５間の半導体層１の領域がチャネル領域３となる。これらのトランジスタ１０、１１、１２は、半導体層１上に設けられた素子間絶縁膜２によって互いに分離されている。
【００１３】
ゲート幅方向におけるチャネル領域３は上面が平坦な凸形状を有し、ゲート長方向におけるチャネル領域３は上面がソース領域４およびドレイン領域５の上面とほぼ同一となる形状を有している。すなわち、図１乃至図２（ｃ）からわかるように、ゲート幅方向におけるチャネル領域３の上面と素子間絶縁膜２の上面との間には段差がある。各トランジスタにおいて、チャネル領域３、ソース領域４、およびドレイン領域５は、半導体層１上に設けられた凸領域に形成される。ソース領域４およびドレイン領域５は上記凸領域に離間して設けられ、ソース領域４とドレイン領域５との間の上記凸領域の上面および側面にチャネル領域３が設けられる。
【００１４】
このチャネル領域３の上面および側面を覆うようにゲート絶縁膜６が設けられている。このチャネル領域３の側面は図２（ａ）、２（ｂ）、２（ｃ）からわかるように、ゲート幅方向における側面、すなわちゲート幅方向に直交する方向に沿った側面であり、上面およびこの上面に接続する側面の一部を覆うようにゲート絶縁膜６が設けられ、残りの側面は素子間絶縁膜２によって覆われている。チャネル領域３の上面上には、ゲート絶縁膜６を挟んでゲート電極７が設けられている。ゲート電極７のゲート長方向における側面、すなわちゲート長方向に直交する方向に沿った側面には、絶縁体からなるゲート側壁８が設けられている。
【００１５】
図２（ａ）乃至２（ｃ）からわかるように、本実施形態においては、第１メモリトランジスタ１０と第２メモリトランジスタ１１のチャネル領域３の上面の角部の曲率半径が、パストランジスタ１２のチャネル領域３の上面の角部の曲率半径よりも小さい。
【００１６】
ゲート電極７のゲート長方向の長さ（ゲート長）は典型的には１０ｎｍ〜１μｍ程度、チャネル領域３のゲート幅方向の長さ（ゲート幅）は５ｎｍ〜１μｍ程度、ゲート絶縁膜６の等価酸化膜厚は０．５ｎｍ〜１０ｎｍ程度、チャネル領域３の上面と素子間絶縁膜２の上面との距離（段差）は５ｎｍ〜１００ｎｍ程度である。以下では、ゲート電極７の長さが１００ｎｍ程度、チャネル領域３の幅が５０ｎｍ程度、ゲート絶縁膜６が２ｎｍ程度、チャネル領域３の上面と素子間絶縁膜２の上面の段差が２０ｎｍ程度であるとして説明する。
【００１７】
図４に、第１実施形態の半導体装置に含まれるスイッチ１３の等価回路を示す。このスイッチ１３においては、第１メモリトランジスタ１０のソース／ドレインの一方と、第２メモリトランジスタ１１のソース／ドレインの一方とがノードＱにおいて接続されている。第１メモリトランジスタ１０のソース／ドレインの他方がビット線ＢＬ１に接続され、第２メモリトランジスタ１１のソース／ドレインの他方がビット線ＢＬ２に接続される。第１および第２メモリトランジスタ１０、１１のゲートはワード線ＷＬに接続される。ノードＱはパストランジスタ１２のゲートに接続される。
【００１８】
このスイッチ１３の通常動作時には、ビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に電源電圧、ワード線ＷＬに読出し電圧、半導体層（またはウェル）１に０Ｖが印加され、第１メモリトランジスタ１０と第２メモリトランジスタ１１の記憶状態（すなわち、閾値電圧が読出し電圧に比べて高いか低いか）に応じて、パストランジスタ１２のゲート電極、すなわちノードＱには０Ｖあるいは電源電圧が印加され、パストランジスタ１２のオンオフが決定される。
【００１９】
次に、第１および第２メモリトランジスタ１０、１１の書込み動作について説明する。例えば、第２メモリトランジスタ１１に書込みを行い（すなわち、閾値電圧を増加させ）、第１メモリトランジスタ１１には書込みを行わない場合には、ビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に第１書込み電圧（例えば３．３Ｖ）を印加する。ワード線ＷＬには第２書込み電圧（例えば１．２Ｖ）を印加する。半導体層（またはウェル）１には第３書込み電圧（例えば−３．３Ｖ）を印加する。このとき、第２メモリトランジスタ１１におけるゲート絶縁膜のビット線ＢＬ２側の端部においてホットキャリアの注入が生じ、書込みが行われる。これに対して第１メモリトランジスタ１０においては、ビット線ＢＬ１と半導体層（ウェル）１との間に、ホットキャリアの注入が起きるのに十分な電位差が生じていないため、書込みは行われない。
【００２０】
本実施形態では、メモリトランジスタ１０、１１およびパストランジスタ１２のチャネル領域３の上面が、隣接する素子間絶縁膜２の上面よりも２０ｎｍ程度高い位置にある。このため、図３（ａ）乃至図３（ｃ）に示すように、ゲート電極７がチャネル領域３の上面の角部を取り囲む形状となっている。このような形状になっている場合、チャネル領域３の角部にゲート電界が集中し、ホットキャリアの注入が促進されることが予想される。
【００２１】
実際に、支持基板、埋込絶縁膜、およびＳＯＩ層を有するＳＯＩ基板を用いて、ＳＯＩ層に形成されたチャネル領域の上面の角部がゲート電極に取り囲まれたトランジスタを作製する。作製されたトランジスタはチャネル領域の幅Ｗを変えたものを３種類用意した。そして、これらのトランジスタにおいてホットキャリアの注入による閾値電圧の変動量を測定した。図５（ａ）に、作製したトランジスタの斜視図を示し、図５（ｂ）に、チャネル領域の幅Ｗをパラメータとして、トランジスタの閾値電圧変動量（すなわちホットキャリアの劣化量）の書込み時間依存性を示す。チャネル領域の幅Ｗは、１０００ｎｍ、５０ｎｍ、２０ｎｍの３種類を用いて測定した。それぞれの閾値電圧変動量の測定結果を黒丸、黒三角、黒四角で表示している。このトランジスタのＳＯＩ層の厚さ、すなわちトランジスタのチャネル領域と素子間絶縁膜との段差に対応する厚さは２０ｎｍ、ゲート長は９０ｎｍである。
【００２２】
ホットキャリアの注入は、トランジスタのゲートとドレインに共に２．５Ｖを印加して行う。図５（ｂ）からわかるように、書込み時間を長くするほどホットキャリアの劣化による閾値電圧の変化は大きくなる。しかし、チャネル幅を細くするほどその変化量は大きくなる。これは、チャネル幅が細いトランジスタでは、チャネル領域の角部の影響が強くなるため、この角部での電界集中によって促進されたホットキャリアの劣化がチャネル領域全体の閾値電圧を大きく増加させるからである。
【００２３】
本実施形態では第１および第２メモリトランジスタ１０、１１のチャネル幅を５０ｎｍ以下に細くすることで、効率的なホットキャリア書込みが実現でき、同じ閾値電圧変動量を得るための書込み時間を短縮することができる。書込み時間が短縮できれば、書込みに要する電力を低減することが可能である。
【００２４】
次に、第１および第２メモリトランジスタ１０、１１の消去動作について説明する。例えば、第２メモリトランジスタ１１の消去を行う（すなわち、閾値電圧を低下させる）場合には、ビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に第２消去電圧（例えば−３．３Ｖ）を印加する。ワード線ＷＬには０Ｖを印加し、ウェルには０Ｖを印加する。このとき、第２メモリトランジスタ１１のビット線ＢＬ２に接続された端子とウェル間に負の電位差が生じる。このため、第２メモリトランジスタ１１におけるゲート絶縁膜のビット線ＢＬ２側の端部において、ホットホールの注入が生じ、消去が行われる。第１メモリトランジスタ１０のビット線ＢＬ１に接続された端子とウェル間には電位差が生じないため、消去は行われない。なお、上記説明では、ウェルに０Ｖを印加したが、この代わりにウェルに第３消去電圧として正電圧（例えば３．３Ｖ）を印加し、ビット線ＢＬ１に第１消去電圧として正電圧（例えば３．３Ｖ）、ビット線ＢＬ２に第２消去電圧として正電圧（例えば１Ｖ）を印加する方式でもよい。
【００２５】
従来の不揮発性プログラマブルスイッチでは、メモリトランジスタとしてゲート絶縁膜上にポリシリコンの浮遊ゲートまたはシリコン窒化膜を含む電荷蓄積層を設けた素子を用いており、ゲート絶縁膜および電荷蓄積層の合計の厚さは典型的に１０ｎｍ以上であった。このため、書込時にはワード線ＷＬに１０Ｖ以上の電圧を印加する必要があった。
【００２６】
これに対して、本実施形態では、メモリトランジスタのゲート絶縁膜上に電荷蓄積層は設けられず、ゲート絶縁膜（例えば熱酸化膜）そのものにホットキャリア書込む方式を採用している。このため、ゲート絶縁膜は典型的には１ｎｍ程度まで薄くすることができ、書込時にワード線ＷＬに印加すべき電圧を１．２Ｖ程度まで低減することができる。この結果、従来の不揮発プログラマブルスイッチに比べて書込みに要する電力を大幅に低減することが可能となり、かつ１０Ｖ程度の高い電圧を生み出す昇圧回路を省くことが可能となるため、回路面積を低減することができるとともに電力を低減することができる。
【００２７】
メモリトランジスタ１０、１１については、チャネル領域３の上面が素子間絶縁膜２の上面よりも高い位置にあってゲート電極７がチャネル領域３の角部を取り囲む構造にすることで、ホットキャリア書込を効率化することができる。しかし、その反面、書込みを必要としないパストランジスタ１２については、このようなトランジスタ構造にすることで、信頼性劣化が懸念される。
【００２８】
実際、ホットキャリアの注入実験に用いたのと同じＳＯＩトランジスタを用いて、トランジスタの信頼性として特に懸念されるＮＢＴＩ(negative bias temperature instability)の評価を行った。図６は、ＮＢＴＩによって決定される寿命のストレス電圧依存性の評価結果を異なるチャネル幅に対して示した図である。この評価では、温度８５℃において、トランジスタのゲートにストレス電圧を印加し続けたときの閾値電圧を測定し、その閾値電圧の変化量が０．１Ｖを超えるときのストレス時間を寿命と定義している。図６からわかるように、チャネル幅が細くなるほど寿命が短くなっている。これはホットキャリア注入のときと同じ理由で、チャネル領域の角部での電界集中によってＮＢＴＩストレス印加による界面準位の電荷捕獲および固定電荷生成が促進されるためである。
【００２９】
チャネル幅の細いパストランジスタ１２での信頼性としての寿命の劣化を防ぐためには、チャネル領域３の角部の電界集中を抑制する必要がある。本実施形態では、図１に示すようにパストランジスタ１２のチャネル領域３の上面の角部をメモリトランジスタ１０、１１に比べて丸まらせる（曲率半径を大きくする）ことにより、上記角部での電界集中を抑制し、パストランジスタ１２の信頼性寿命を向上させることができる。パストランジスタ１２の曲率半径を例えば１０ｎｍ以上にすることにより、上記角部の電界を曲率半径がゼロの場合に比べて１０分の１以下に低減することができ、信頼性としての寿命を十分に伸ばすことができる。一方、メモリトランジスタ１０、１１の曲率半径を例えば９ｎｍ以下にすることにより、角部の電界を平面部に比べて１０倍以上に増加でき、十分効率的なホットキャリア書込みが実現することができる。
【００３０】
（製造方法）
次に、第１実施形態による半導体装置の製造方法の第１例について、図７（ａ）乃至図１３（ｃ）を参照して説明する。
【００３１】
まず、図７（ａ）、７（ｂ）に示すように、シリコン半導体層１上にチャネル領域３となるシリコンの突起領域１４を、メモリトランジスタ１０、１１およびパストランジスタ１２の形成領域にそれぞれ形成する。図７（ａ）は上面図、図７（ｂ）は図７（ａ）に示す切断線Ｃ−Ｃで切断した断面図である。この突起領域１４の形成は、リソグラフィとシリコンの反応性イオンエッチング（ＲＩＥ(Reactive Ion Etching)）を用いて行う。この突起領域１４の形成には、例えば窒化シリコンのハードマスク（図示せず）が用いられる。このハードマスクは突起領域１４の形成後に除去される。
【００３２】
続いて、図８（ａ）、図８（ｂ）に示すように、シリコン突起領域１４間に酸化シリコンの素子間絶縁膜２を形成する。図８（ａ）は上面図、図８（ｂ）は図８（ａ）に示す切断線Ｄ−Ｄで切断した断面図である。この素子間絶縁膜２の形成は、シリコン酸化膜の堆積とＣＭＰ(Chemical Mechanical Polishing)によって行う。
【００３３】
続いて、図９に示すように、素子間絶縁膜２をフッ酸によって掘り込み、シリコン突起領域１４と素子間絶縁膜２の間に２０ｎｍ程度の段差１５を形成する。
【００３４】
続いて、図１０、図１１（ａ）乃至図１１（ｃ）に示すように、パストランジスタ１２の上部をレジスト２０で覆った状態で、シリコン表面を非晶質化させるためのイオン注入を行う。図１０は上面図、図１１（ａ）、図１１（ｂ）、図１１（ｃ）はそれぞれ、図１０に示す切断線Ｅ１−Ｅ１、Ｅ２−Ｅ２、Ｅ３−Ｅ３で切断した断面図である。イオン種の例としては、ゲルマニウム、シリコンなどが用いられる。効率的な非晶質化を行うためには、イオン注入量は１×１０１７ｃｍ−３以上であることが望ましい。これにより、第１メモリトランジスタ１０および第２メモリトランジスタ１１のチャネル領域３が選択的に非晶質化する。この後、水素雰囲気下での熱処理を行う。
【００３５】
ここで、シリコンを非晶質化した状態での水素雰囲気下中での熱処理の効果に関する実験結果について説明する。図１２（ａ）、１２（ｂ）は、高さ２７ｎｍ、幅１５ｎｍ程度のシリコンナノワイヤにおいて、ボロンおよびリンをそれぞれ注入した後に水素アニールを行った後の断面ＴＥＭ写真である。ボロンおよびリンの注入量はそれぞれ２×１０１７ｃｍ−３および１×１０１７ｃｍ−３、水素アニールの温度は８００℃、アニール時間は６０秒である。この実験に用いられたシリコンナノワイヤの試料においては、シリコンナノワイヤ上にシリコン窒化膜、シリコンナノワイヤ下にシリコン酸化膜が形成されている。このため、水素は主にシリコンナノワイヤの側面で反応を起こす。一般に、水素雰囲気中では表面のシリコン原子が流動化し、エネルギー的に安定な原子面が現れる。ボロンを注入したシリコンナノワイヤを見ると、ナノワイヤの側面に平坦な面が形成されており、水素アニールによる原子流動が生じたことがわかる（図１２（ａ））。しかし、リンを注入したシリコンナノワイヤでは、ナノワイヤの側面に揺らぎが見られ、水素アニールによる原子流動が十分に生じていないことがわかる（図１２（ｂ））。これは、リンの注入はボロンの注入に比べてシリコンを非晶質化させる効果が強いため、シリコンの非晶質化によって水素アニールによる原子流動の効果が弱まると考えられる。
【００３６】
この実験結果を踏まえると、第１メモリトランジスタ１０および第２メモリトランジスタ１１のチャネル領域３だけを選択的に非晶質化してから水素アニールを行うことで、図１３（ａ）、図１３（ｂ）、図１３（ｃ）に示すように、非晶質化していないパストランジスタ１２のチャネル領域３の角部は丸みを帯びる。すなわち、パストランジスタ１２のチャネル領域３の角部は、原子が流動してエネルギー的に安定化する。しかし、非晶質化した第１メモリトランジスタ１０および第２メモリトランジスタ１１のチャネル領域３の角部は丸みを帯びない。すなわち、第１および第２メモリトランジスタ１０、１１のチャネル領域３の角部は原子が流動しない。これにより、図１に示すように、パストランジスタ１２と、第１および第２メモリトランジスタ１０、１１でチャネル領域の角部の形状を作り分けることができる。なお、図１３（ａ）、図１３（ｂ）、図１３（ｃ）は、水素アニール処理後における、図１０に示す切断線Ｅ１−Ｅ１、Ｅ２−Ｅ２、Ｅ３−Ｅ３で切断した断面図である。
【００３７】
水素アニールに続いて、全てのトランジスタのチャネル領域３上にゲート絶縁膜６を形成し、その上にゲート電極７を形成する。リソグラフィおよび反応性イオンエッチングによりゲート電極７を加工した後、ゲート電極７を挟むようにゲート側壁８を形成する。ゲート側壁８の両側にイオン注入を行って、ソース領域４、ドレイン領域５を形成する。その後は、通常のＭＯＳトランジスタと同様のプロセスを行って、図１乃至図３に示す半導体装置が完成する。
【００３８】
ゲート電極７としては、ポリシリコン単体膜、金属シリサイドなどの金属半導体化合物の単体膜、ＴｉＮ、Ｗ、ＴａＣ等の金属膜、金属半導体化合物膜とポリシリコン膜等の半導体との積層膜、あるいは金属膜とポリシリコン膜等の半導体との積層膜等を用いることが可能である。
【００３９】
ゲート絶縁膜６としては、シリコン酸化膜、シリコン酸窒化膜、ハフニウム酸化膜やジルコニウム酸化膜等の高誘電率膜（ｈｉｇｈ−ｋ膜）、あるいはシリコン酸化膜と高誘電率膜の積層膜等を用いることが可能である。
【００４０】
本実施形態の半導体装置では、メモリトランジスタとパストランジスタが共に標準的なＭＯＳトランジスタでありゲートスタック構造が共通である。このため、従来のフラッシュメモリを用いたＦＰＧＡのように、メモリトランジスタとパストランジスタのゲートスタック構造を作り分ける高コストなプロセスが必要ではない。本実施形態の半導体装置の製造プロセスにおいても、メモリトランジスタとパストランジスタのチャネル角部の曲率半径を作り分けるために選択的な非晶質化イオン注入を行う必要があるが、ゲートスタック構造を作り分けるプロセスと比べるとコスト増加は小さい。
【００４１】
本実施形態の半導体装置では、トランジスタのチャネル領域３の幅（チャネル幅）が典型的に５０ｎｍ以下であるが、チャネル領域３は幅方向に２０ｎｍ程度の段差部分を有するため、実効的なチャネル幅は例えば９０ｎｍ、すなわち幅５０ｎｍに段差２０ｎｍの２倍を加えた値である。このため、従来のＦＰＧＡのように、平面的な、すなわち段差の無いトランジスタを用いる場合に比べて、同じレイアウト面積あたりの電流量を増やすことができ、チップの小面積化が可能である。
【００４２】
本実施形態の半導体装置では、トランジスタとして幅方向にチャネル領域の段差を有する立体構造を採用している。しかし、本実施形態においては、従来の立体構造トランジスタのようにＳＯＩ基板を用いずバルク基板を用いているため、プロセスコストの低減が可能である。
【００４３】
なお、本実施形態の半導体装置は、チャネル領域３の上面と側面の両方に電流を流すトライゲートトランジスタ構造である。しかし、チャネル領域３の上面に厚い絶縁膜を有しチャネル領域３の上面に電流を流さないＦｉｎＦＥＴ構造においては、チャネル領域の角部が露出せず電界集中の効果が弱まる。このため、ＦｉｎＦＥＴ構造においては、本実施形態のようなメモリ特性改善（ホットキャリア書込効率向上）は得られない。
【００４４】
次に、第１実施形態による半導体装置の製造方法の第２例について述べる。図７（ａ）、図７（ｂ）で説明した第１例の製造方法と同様に、シリコン半導体層１上にシリコンの突起領域１４を形成する。この突起領域１４の形成には、窒化シリコンのハードマスクが用いられる。この第２例においては、突起領域１４の形成に用いたハードマスク２１は、第１および第２メモリトランジスタ上には残置する。しかしパストランジスタ１２上のハードマスク２１は選択的に除去する（図１４、図１５（ａ）、１５（ｂ）、１５（ｃ））。この選択除去は、リソグラフィとシリコン窒化膜の反応性イオンエッチングあるいはウェットエッチングによって行う。図１４は上面図、図１５（ａ）、１５（ｂ）、１５（ｃ）は、図１４に示す切断線Ｃ１−Ｃ１、Ｃ２−Ｃ２、Ｃ３−Ｃ３で切断した断面図である。
【００４５】
この後、第１例の製造方法と同様に、素子間絶縁膜２を堆積し、ＣＭＰを用いて素子間絶縁膜２を平坦化し、素子間絶縁膜のフッ酸による掘り込み、水素雰囲気下での熱処理を行う。すると、図１６（ａ）、１６（ｂ）、１６（ｃ）に示すように、パストランジスタ１２のチャネル領域３の角部が丸みを帯び、ハードマスク２１によって上面を覆われている第１メモリトランジスタ１０と第２メモリトランジスタ１１の角部は丸みを帯びない。この後、ハードマスク２１を例えば熱リン酸エッチングによって除去する。その後のプロセスは第１例の製造方法と同様にして行う。
【００４６】
以上説明したように、第１実施形態によれば、第１メモリトランジスタ１０、第２メモリトランジスタ１１、およびパストランジスタ１２のゲート絶縁膜は、同一の構造を有し、ゲート絶縁膜に電荷を蓄積するので、メモリ混載プロセスの製造コストの増大を抑えることができるとともに書込み電圧を低減することができる。また、ゲート電極がチャネル領域の角部を取り囲んでいるので、第１メモリトランジスタ１０および第２メモリトランジスタ１１のゲート絶縁膜にホットキャリアを注入することにより、第１および第２メモリトランジスタにおけるホットキャリアの書き込みを効率よく行うことができる。しかし、パストランジスタ１２のチャネル領域の角部が丸みを帯びているので、パストランジスタ１２のゲート絶縁膜にホットキャリアを注入しても、パストランジスタ１２の信頼性寿命が低下するのを防止することができる。
【００４７】
（第２実施形態）
第２実施形態による半導体装置を図１７乃至図１９に示す。図１７は第２実施形態の半導体装置の平面図、図１８（ａ）乃至図１８（ｃ）はそれぞれ図１７に示す切断線Ｆ１−Ｆ１、Ｆ２−Ｆ２、Ｆ３−Ｆ３で切断したゲート幅方向の断面図、図１９は図１７に示す切断線Ｇ−Ｇで切断したゲート長方向の断面図である。
【００４８】
この第２実施形態の半導体装置は、スイッチ１３Ａを備えている。スイッチ１３Ａは、第１実施形態におけるスイッチ１３において、パストランジスタ１２をパストランジスタ１２Ａに置き換えた構成となっている。このパストランジスタ１２Ａにおいては、素子間絶縁膜２の上面がチャネル領域３の上面と同じ高さか、チャネル領域３の上面より高くなるように構成されている。チャネル領域３の上面にはゲート絶縁膜６が形成され、ゲート絶縁膜６の上にゲート電極７が形成されている。ゲート電極７の側部にはゲート側壁８が形成され、ゲート側壁８を挟むようにソース領域４およびドレイン領域５が形成されている。
【００４９】
一方、第１および第２メモリトランジスタ１０、１１においては、第１実施形態と同様に、素子間絶縁膜２の上面はチャネル領域３の上面より低くなるように構成されている。結果として、第１および第２メモリトランジスタ１０、１１においては、素子間絶縁膜２の上面位置は、パストランジスタ１２Ａの素子間絶縁膜２の上面位置より低い（図１８（ａ）、１８（ｂ）、１８（ｃ））。
【００５０】
ゲート電極７の長さ（ゲート長）は典型的には１０ｎｍ〜１μｍ程度、チャネル領域３の幅は５ｎｍ〜１μｍ程度、ゲート絶縁膜６の等価酸化膜厚は０．５ｎｍ〜１０ｎｍ程度、第１メモリトランジスタ１０と第２メモリトランジスタ１１のチャネル領域３の上面と素子間絶縁膜２の上面の段差は５ｎｍ〜１００ｎｍ程度である。
【００５１】
第２実施形態のスイッチ１３Ａの等価回路は第１実施形態のスイッチ１３と同一であり、書込方法および消去方式も同一である。
【００５２】
第１実施形態と同様、メモリトランジスタ１０、１１については、チャネル領域３の上面が素子間絶縁膜２の上面よりも高い位置にあってゲート電極がチャネル領域の上面の角部を取り囲む構造になっている。これにより、チャネル領域３の角部に電界が集中し、ホットキャリアの書込を効率よく行うことができる。一方、第２実施形態のパストランジスタ１２Ａは、チャネル幅方向においてチャネル領域３の上面が素子間絶縁膜２の上面とほぼ同じ位置にあって、いわゆる平面型トランジスタ構造となっているので、チャネル領域の角部での電界集中を抑制することができ、信頼性劣化を防止することができる。
【００５３】
第１実施形態と同様、第２実施形態でも、メモリトランジスタ１０、１１のゲート絶縁膜上に電荷蓄積層は設けられず、ゲート絶縁膜（例えば熱酸化膜）そのものにホットキャリアを書込む方式を採用している。このため、ゲート絶縁膜は典型的には１ｎｍ程度まで薄くすることができ、書込時にワード線ＷＬに印加すべき電圧を１．２Ｖ程度まで低減することができる。この結果、従来に比べて書込みに要する電力を大幅に低減することが可能となり、かつ１０Ｖ程度の高い電圧を生み出す昇圧回路を省くことが可能となるため、回路面積を低減することができるとともに、消費する電力を低減することができる。
【００５４】
次に、第２実施形態による半導体装置の製造方法について説明する。
【００５５】
シリコン層１上にシリコンの突起領域１４および突起領域１４間の素子間絶縁膜２を形成する工程までは、第１実施形態と同様に行う。
【００５６】
続いて、図２０、図２１（ａ）乃至２１（ｃ）に示すように、パストランジスタ１２Ａの上部をレジスト２０で覆った状態で、バッファードフッ酸処理を行う。これにより、パストランジスタ１２Ａのチャネル領域３を挟む素子間絶縁膜２は掘り込まれないが、第１メモリトランジスタ１０および第２メモリトランジスタ１１のチャネル領域３を挟む素子間絶縁膜２は掘り込まれ、図９に示す場合と同様に、チャネル領域３と素子間絶縁膜２の間に２０ｎｍ程度の段差１５が形成される。
【００５７】
続いて、全てのトランジスタのチャネル領域３上にゲート絶縁膜６を形成し、その上にゲート電極７を形成する。リソグラフィおよび反応性イオンエッチングによりゲート電極７を加工した後、ゲート電極７を挟むようにゲート側壁８を形成する。ゲート側壁８の両側にイオン注入を行って、ソース領域４、ドレイン領域５を形成する。その後は、通常のＭＯＳトランジスタと同様のプロセスを行って、図１７乃至図１９に示す半導体装置が完成する。
【００５８】
第１実施形態と同様、第２実施形態の半導体装置では、メモリトランジスタ１０、１１とパストランジスタ１２が共に標準的なＭＯＳトランジスタであって、ゲートスタック構造がほぼ同じ構造となっている。このため、従来のフラッシュメモリを用いたＦＰＧＡのように、メモリトランジスタ１０、１１とパストランジスタ１２のゲートスタック構造を作り分ける高コストなプロセスが必要ではない。本実施形態の半導体装置の製造プロセスにおいても、メモリトランジスタ１０、１１とパストランジスタ１２のチャネル領域３と素子間絶縁膜２の段差を作り分けるために選択的な絶縁膜のエッチングを行う必要があるが、ゲートスタック構造を作り分けるプロセスと比べるとコストの増加は小さい。
【００５９】
以上説明したように、第２実施形態によれば、第１メモリトランジスタ１０、第２メモリトランジスタ１１、およびパストランジスタ１２のゲート絶縁膜は、同一の構造を有し、ゲート絶縁膜に電荷を蓄積するので、メモリ混載プロセスの製造コストの増大を抑えることができるとともに書込み電圧を低減することができる。また、ゲート電極がチャネル領域の角部を取り囲んでいるので、第１メモリトランジスタ１０および第２メモリトランジスタ１１のゲート絶縁膜にホットキャリアを注入することにより、第１および第２メモリトランジスタにおけるホットキャリアの書き込みを効率よく行うことができる。しかし、パストランジスタ１２は、平面型トランジスタ構造であるので、チャネル領域の角部での電界集中を抑制することができ、信頼性劣化を防止することができる。
【００６０】
（第３実施形態）
第３実施形態による半導体装置を図２２に示す。この第３実施形態の半導体装置は、パストランジスタ１２と、コンフィグレーションＳＲＡＭ回路１６とを備えたプログラマブルスイッチ１７である。
【００６１】
コンフィグレーションＳＲＡＭ回路１６の一具体例を図２３に示す。ＳＲＡＭ回路１６は標準的には４つのｎ型ＭＯＳトランジスタＰＤ１、ＰＤ２、ＰＧ１、ＰＧ２と２つのｐ型ＭＯＳトランジスタＰＵ１、ＰＵ２とを備えている。但し、ＳＲＡＭ回路を構成するトランジスタの数が６より少ない場合、あるいは６より多い場合もある。図２３に示すＳＲＡＭ回路１６は、ｐ型ＭＯＳトランジスタＰＵ１とｎ型ＭＯＳトランジスタＰＤ１とが第１インバータを構成し、ｐ型ＭＯＳトランジスタＰＵ２とｎ型ＭＯＳトランジスタＰＤ２とが第２インバータを構成する。第１インバータと第２インバータは交差接続される。第１および第２インバータを構成する、ｐ型ＭＯＳトランジスタＰＵ１、ＰＵ２のそれぞれのソースは電源Ｖｄｄに接続され、ｎ型ＭＯＳトランジスタＰＤ１、ＰＤ２のそれぞれのソースは接地される。
【００６２】
ｐ型ＭＯＳトランジスタＰＵ１およびｎ型ＭＯＳトランジスタＰＤ１のそれぞれのドレインがノードＰに接続され、このノードＰがｎ型ＭＯＳトランジスタＰＧ１のソース／ドレインの一方に接続される。ｎ型ＭＯＳトランジスタＰＧ１のソース／ドレインの他方がビット線ＢＬ１に接続される。ｎ型ＭＯＳトランジスタＰＧ１のゲートがワード線ＷＬに接続される。
【００６３】
ｐ型ＭＯＳトランジスタＰＵ２およびｎ型ＭＯＳトランジスタＰＤ２のそれぞれのドレインがノードＱに接続され、このノードＱがｎ型ＭＯＳトランジスタＰＧ２のソース／ドレインの一方に接続される。ｎ型ＭＯＳトランジスタＰＧ２のソース／ドレインの他方がビット線ＢＬ２に接続される。ｎ型ＭＯＳトランジスタＰＧ２のゲートがワード線ＷＬに接続される。ＳＲＡＭ回路１６中のノードＱが、パストランジスタ１２のゲート電極７に接続される。
【００６４】
第３実施形態の半導体装置のＳＲＡＭ回路１６を構成するトランジスタと、パストランジスタのゲート幅方向の断面をそれぞれ図２４（ａ）、２４（ｂ）に示す。この図２４（ａ）、２４（ｂ）においては、パストランジスタ１２とＳＲＡＭ回路１６を構成するトランジスタ１８が同一断面上にあるように表示されているが、実際には両者が同一断面上に作製されている必要はない。ＳＲＡＭ回路１６が図２３に示す構成である場合には、トランジスタ１８は、６個のトランジスタＰＤ１、ＰＤ２、ＰＵ１、ＰＵ２、ＰＧ１、ＰＧ２をそれぞれ示している。
【００６５】
同一の基板上に、パストランジスタ１２とＳＲＡＭ回路１６を構成するトランジスタ１８が作製される。ｎ型ＭＯＳトランジスタおよびパストランジスタ１２は、上記基板のｐウェルに形成され、ｐ型ＭＯＳトランジスタは上記基板のｎウェルに形成される。どのトランジスタ１８についても、素子間絶縁膜２、チャネル領域３、ソース領域４、ドレイン領域５が形成され、チャネル領域３の上面は素子間絶縁膜２の上面より高い。チャネル領域３の上面と側面にはゲート絶縁膜６が形成され、その上にゲート電極７が形成されている。ゲート電極７を挟むようにゲート側壁８が形成され、ゲート側壁８を挟むようにソース領域４、ドレイン領域５が形成されている。パストランジスタ１２およびＳＲＡＭ回路１６を構成するトランジスタ１８はそれぞれ、異なる凸半導体領域に形成される。そして、各凸半導体領域に、対応するトランジスタのチャネル領域３、ソース領域４、およびドレイン領域５が形成される。なお、チャネル領域３は、上記凸半導体領域の上面および側面に設けられる。また、ＳＲＡＭ回路１６を構成するトランジスタのうち、同じ導電型のトランジスタは同一の凸半導体領域に形成してもよい。
【００６６】
ＳＲＡＭ回路１６を構成するトランジスタ１８のチャネル領域３の角部の曲率半径は、パストランジスタ１２のチャネル領域３の角部の曲率半径よりも小さい。
【００６７】
ゲート電極７のゲート長は典型的には１０ｎｍ〜１μｍ程度、チャネル領域３のチャネル幅は５ｎｍ〜１μｍ程度、ゲート絶縁膜６の等価酸化膜厚は０．５ｎｍ〜１０ｎｍ程度、チャネル領域３の上面と素子間絶縁膜領域２の上面の段差は５ｎｍ〜１００ｎｍ程度である。
【００６８】
第３実施形態の半導体装置の動作について説明する。この半導体装置は初期段階においては通常の揮発性ＦＰＧＡとして使用し、その後、ＦＰＧＡの論理機能が確定した段階においては、不揮発性ＦＰＧＡとして使用する。それぞれの使用方法について順を追って説明する。
【００６９】
まず、初期段階においては、コンフィグレーションＳＲＡＭ回路１６の記憶状態（すなわちノードＱの電圧値でありパストランジスタ１２のゲート電圧値）を適宜変更しながら、ＦＰＧＡの論理機能の設計を行う。
【００７０】
設計が終了してＦＰＧＡの論理機能が確定したら、コンフィグレーションＳＲＡＭ回路１６の記憶状態を不揮発化する。第３実施形態におけるコンフィグレーションＳＲＡＭ回路１６の不揮発化方法を説明するための回路を図２５に示す。設計終了後に確定した記憶状態が、ノードＰがＬｏｗレベル、ノードＱがＨｉｇｈレベルだと仮定する。ここで、ＳＲＡＭ回路１６に書込を行い、確定状態と逆の状態にする。すなわちノードＰがＨｉｇｈレベル、ノードＱがＬｏｗレベルである。この状態で、ワード線ＷＬに０Ｖを印加することによりｎ型ＭＯＳトランジスタＰＧ１とｎ型ＭＯＳトランジスタＰＧ２をオフにし、電源電圧Ｖｄｄを通常の動作電圧、例えば１Ｖよりも高い電圧、例えば３．３Ｖまで引き上げる。すると、ｐ型ＭＯＳトランジスタＰＵ１はオン状態を保つのでノードＰは電源電圧に追随して３．３Ｖ程度まで増加し、ｐ型ＭＯＳトランジスタＰＵ２はオフ状態を保つのでノードＱのレベルは電圧ゼロのままである。このとき、ｐ型ＭＯＳトランジスタＰＵ１のゲートに電圧ゼロ、ドレインとソースに３．３Ｖが印加されているので、ｐ型ＭＯＳトランジスタＰＵ１のゲート絶縁膜に高い電界が生じる。これにより、ＦＮ（Fowler-Nordheim）ストレスあるいはＮＢＴＩストレスによってｐ型ＭＯＳトランジスタＰＵ１のゲート絶縁膜に正電荷が注入され、閾値電圧が負方向に増加する。この結果、ｐ型ＭＯＳトランジスタＰＵ１の閾値電圧がｐ型ＭＯＳトランジスタＰＵ２の閾値電圧より十分に高くなるので、電源電圧Ｖｄｄを一旦ゼロに落としてから再び通常の動作電圧まで引き上げたときには、ノードＰはＬｏｗレベルとなり、ノードＱは必ずＨｉｇｈレベルとなる。
【００７１】
上記の説明では、ＦＮストレスあるいはＮＢＴＩストレスによる書込を例にとったが、別の方法として、ホットキャリアストレスによる書込を用いることも考えられる。
【００７２】
第１実施形態のメモリトランジスタと同様、ＳＲＡＭ回路１６を構成するトランジスタは、チャネル領域３の上面が素子間絶縁膜２の上面よりも高い位置にあってゲート電極がチャネル角部を取り囲む構造になっている。このため、チャネル領域３の角部で電界集中が生じ、電圧ストレスによるゲート絶縁膜６への書込（閾値電圧の変更）を効率よく行うことが可能となり、同じ閾値電圧変動量を得るための書込み時間を短縮することができる。書込み時間が短縮できれば、書込みに要する電力を低減することが可能である。
【００７３】
一方、書込みを必要としないパストランジスタ１２についても、第１実施形態と同様に、曲率半径がＳＲＡＭ回路１６を構成するトランジスタに比べて大きいので、チャネル領域３の角部での電界集中を抑制し、パストランジスタの信頼性寿命を向上させることができる。
【００７４】
第３実施形態の半導体装置においては、トランジスタのチャネル幅が５０ｎｍの場合で、チャネル領域３に幅方向に２０ｎｍ程度の段差を有する場合、実効的なチャネル幅は９０ｎｍである（幅５０ｎｍに段差２０ｎｍの２倍を加えた値）。このため、従来のＦＰＧＡのように、平面的な（段差の無い）トランジスタを用いる場合に比べて、同じレイアウト面積あたりの電流量を増やすことができチップの小面積化が可能であるだけでなく、同じレイアウト面積あたりの実効的なチャネル幅が広いために閾値電圧ばらつきが小さくなる。これにより、ＳＲＡＭ回路１６の動作安定性を向上させることができるとともに最低動作電圧を低減することができる。
【００７５】
第３実施形態の半導体装置の製造方法は、第１実施形態の半導体装置の製造方法と、トランジスタ同士の配線方法（回路構成）が異なる点を除いて同一である。
【００７６】
以上説明したように、第３実施形態によれば、ＳＲＡＭ回路１６のトランジスタ１８およびパストランジスタ１２のゲート絶縁膜は、同一の構造を有し、ゲート絶縁膜に電荷を蓄積するので、メモリ混載プロセスの製造コストの増大を抑えることができるとともに書込み電圧を低減することができる。
【００７７】
また、ゲート電極がチャネル領域の角部を取り囲んでいるので、ＳＲＡＭ回路１６のトランジスタのゲート絶縁膜にホットキャリアを注入することにより、トランジスタにおけるホットキャリアの書き込みを効率よく行うことができる。しかし、パストランジスタ１２のチャネル領域の角部が丸みを帯びているので、パストランジスタ１２のゲート絶縁膜にホットキャリアを導入しても、パストランジスタ１２の信頼性寿命は低下しない。
【００７８】
（第４実施形態）
第４実施形態の半導体装置について図２６（ａ）、２６（ｂ）を参照して説明する。この第４実施形態の半導体装置は、第３実施形態のプログラマブルスイッチ１７において、パストランジスタ１２をパストランジスタ１２Ａに置き換えた構成となっている。すなわち、第４実施形態の半導体装置は、パストランジスタ１２Ａと、コンフィグレーションＳＲＡＭ回路１６から構成されるプログラマブルスイッチ１７Ａである。
【００７９】
第４実施形態の半導体装置のＳＲＡＭ回路１６を構成するトランジスタと、パストランジスタのゲート幅方向の断面をそれぞれ図２６（ａ）、２６（ｂ）に示す。この図２６（ａ）、２６（ｂ）においては、パストランジスタ１２ＡとＳＲＡＭ回路１６を構成するトランジスタ１８が同一断面上に描かれているが、実際には両者が同一断面上に作製されている必要はない。ＳＲＡＭ回路１６が例えば図２３に示す構成である場合には、トランジスタ１８は、６個のトランジスタＰＤ１、ＰＤ２、ＰＵ１、ＰＵ２、ＰＧ１、ＰＧ２をそれぞれ示している。
【００８０】
ＳＲＡＭ回路を構成するトランジスタ１８は、例えばシリコン半導体層１上に素子間絶縁膜２、チャネル領域３、ソース領域４、ドレイン領域５が形成され、素子間絶縁膜２の上面はチャネル領域３の上面より低い。チャネル領域３の上面と側面にはゲート絶縁膜６が形成され、その上にゲート電極７が形成されている。ゲート電極７を挟むようにゲート側壁８が形成され、ゲート側壁８を挟むようにソース領域４、ドレイン領域５が形成されている（図２６（ａ））。
【００８１】
パストランジスタ１２Ａは、図１８（ｃ）に示す第２実施形態で説明したパストランジスタ１２Ａと同じ構成を有している。パストランジスタ１２Ａは、例えばシリコン半導体層１上に、素子間絶縁膜２、チャネル領域３、ソース領域４、ドレイン領域５が形成され、素子間絶縁膜２の上面はチャネル領域３の上面と同じ高さか、チャネル領域３の上面より高い。チャネル領域３の上面にはゲート絶縁膜６が形成され、その上にゲート電極７が形成されている。ゲート電極７を挟むようにゲート側壁８が形成され、ゲート側壁８を挟むようにソース領域４、ドレイン領域５が形成されている（図２６（ｂ））。結果として、ＳＲＡＭ回路１６を構成するトランジスタ１８の素子間絶縁膜２の上面位置は、パストランジスタ１２Ａの素子間絶縁膜２の上面位置より低い。
【００８２】
第４実施形態のプログラマブルスイッチ１７Ａの等価回路は第３実施形態のプログラマブルスイッチ１７と同一であり、動作方法も同一である。
【００８３】
第３実施形態と同様、ＳＲＡＭ回路を構成するトランジスタ１８については、チャネル領域３の上面が素子間絶縁膜２の上面よりも高い位置にあってゲート電極７がチャネル領域３の角部を取り囲む構造にすることでチャネル領域３の角部に電界が集中し、電圧ストレスによる書込（閾値電圧の変更）を効率よく行うことができる。一方、パストランジスタ１２Ａは、トラック幅方向においてチャネル領域３の上面が素子間絶縁膜２の上面とほぼ同じ位置にあって、いわゆる平面型トランジスタ構造となっているので、チャネル領域３の角部での電界集中が抑制でき、信頼性の劣化が生じるのを防止することができる。
【００８４】
第４実施形態の製造方法は、第２実施形態の半導体装置の製造方法と、トランジスタ同士の配線方法（回路構成）が異なる点を除いて同一である。
【００８５】
以上説明したように、第４実施形態によれば、ＳＲＡＭ回路１６のトランジスタ１８およびパストランジスタ１２Ａのゲート絶縁膜は、同一の構造を有し、ゲート絶縁膜に電荷を蓄積するので、メモリ混載プロセスの製造コストの増大を抑えることができるとともに書込み電圧を低減することができる。
【００８６】
（第５実施形態）
第５実施形態の半導体装置について図２７（ａ）、２７（ｂ）を参照して説明する。この第５実施形態の半導体装置は、ｎ型ＭＯＳトランジスタ１９Ａとｐ型ＭＯＳトランジスタ１９Ｂとを備えたＣＭＯＳ回路であり、図２７（ａ）、２７（ｂ）はそれぞれ、ｎ型ＭＯＳトランジスタ１９Ａおよびｐ型ＭＯＳトランジスタ１９Ｂのゲート幅方向の断面である。図２７（ａ）、２７（ｂ）においては、ｎ型ＭＯＳトランジスタ１９Ａとｐ型ＭＯＳトランジスタ１９Ｂが同一断面上にあるように表示されているが、実際には両者が同一断面上に位置するように作製される必要はない。
【００８７】
ｎ型ＭＯＳトランジスタ１９Ａは、第１実施形態で説明した第１および第２メモリトランジスタ１０、１１と同じ構造を有し、チャネル領域３がｐ型半導体層で、ソース領域４およびドレイン領域５がｎ型不純物層となっている。ｐ型ＭＯＳトランジスタ１９Ｂは、第１実施形態で説明したパストランジスタ１２と同じ構造を有し、チャネル領域３がｎ型半導体層で、ソース領域４およびドレイン領域５がｐ型不純物層となっている。
【００８８】
どちらのトランジスタについても、素子間絶縁膜領域２、チャネル領域３、ソース領域４、ドレイン領域５が形成され、チャネル領域３の上面は素子間絶縁膜２の上面より高い。チャネル領域３の上面と側面にはゲート絶縁膜６が形成され、その上にゲート電極７が形成されている。ゲート電極７を挟むようにゲート側壁８が形成され、ゲート側壁８を挟むようにソース領域４、ドレイン領域５が形成されている。ｎ型ＭＯＳトランジスタ１９Ａのチャネル領域３の角部の曲率半径は、ｐ型ＭＯＳトランジスタ１９Ｂのチャネル領域３の角部の曲率半径よりも小さい。
【００８９】
ｎ型ＭＯＳトランジスタ１９Ａは、チャネル領域３と素子間絶縁膜２の間に段差が存在しているため、同一レイアウト面積に作製された平面型トランジスタと比べ、実効的なチャネル幅が段差の分だけ大きい。このため、同じレイアウト面積あたりの電流量を増やすことができチップの小面積化が可能であるだけでなく、同じレイアウト面積あたりの実効的なチャネル幅が広いために閾値電圧のばらつきが小さく、最低動作電圧の低減が可能である。一方、ｐ型ＭＯＳトランジスタ１９Ｂは、チャネル領域３の角部の曲率半径がｎ型トランジスタに比べて大きく丸みを帯びているので、電界集中を抑制することが可能となり、ＮＢＴＩストレスによる信頼性の劣化が生じるのを防止することができる。
【００９０】
以上説明したように、各実施形態によれば、メモリ混載プロセスのコストの増大を抑えることができるとともに書込み電圧を低減することができる不揮発性ＦＰＧＡを提供することができる。
【００９１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００９２】
１…シリコン半導体層
２…素子間絶縁膜
３…チャネル領域
４…ソース領域
５…ドレイン領域
６…ゲート絶縁膜
７…ゲート電極
８…ゲート側壁
１０…第１メモリトランジスタ
１１…第２メモリトランジスタ
１２…パストランジスタ
１３…不揮発プログラマブルスイッチ
１４…突起領域
１５…段差
１６…コンフィグレーションＳＲＡＭ回路
１７…プログラマブルスイッチ
１８…ＳＲＡＭ回路を構成するトランジスタ
１９Ａ…ｎ型トランジスタ
１９Ｂ…ｐ型トランジスタ
２０…レジスト
２１…ハードマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図１２】
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