(57)【要約】【課題】静電気放電によって、半導体装置内の電界効果トランジスタのゲート絶縁膜が破壊されてしまうことを防止する。【解決手段】半導体基板の表面に、ｐ型であるウエルＷ１と、ウエルＷ１内に配置され、かつそれぞれｎ型である拡散層Ｄ１，Ｄ２と、少なくとも一部分がウエルＷ１内に配置され、かつｎ型である拡散層Ｄ３と、ｎ型である拡散層Ｄ４とが設けられ、電源配線ＶＤＤＱは拡散層Ｄ１，Ｄ４と電気的に接続され、トランジスタＴ１のソース／ドレインはそれぞれ拡散層Ｄ１，Ｄ２によって構成され、トランジスタＴ２のソース／ドレインはそれぞれ拡散層Ｄ２及び拡散層Ｄ３の上記一部分によって構成され、拡散層Ｄ４，Ｄ３はｐ型の領域を挟んで互いに隣接して配置されることを特徴とする。【選択図】図７
2014143257.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
第１及び第２の電界効果トランジスタと、
第１の電源電圧が供給される第１の電源配線とを備え、
前記半導体基板の表面には、
第１の導電型である第１のウエルと、
前記第１のウエル内に配置され、かつそれぞれ前記第１の導電型とは異なる第２の導電型である第１及び第２の拡散層と、
少なくとも一部分が前記第１のウエル内に配置され、かつ前記第２の導電型である第３の拡散層と、
前記第２の導電型である第４の拡散層とが設けられ、
前記第１の電源配線は前記第１及び第４の拡散層と電気的に接続され、
前記第１の電界効果トランジスタのソースは前記第１の拡散層によって構成され、
前記第１の電界効果トランジスタのドレインは前記第２の拡散層によって構成され、
前記第２の電界効果トランジスタのソースは前記第２の拡散層によって構成され、
前記第２の電界効果トランジスタのドレインは前記第３の拡散層の前記一部分によって構成され、
前記第４及び第３の拡散層は、前記第１の導電型の領域を挟んで互いに隣接して配置される
ことを特徴とする半導体装置。
【請求項２】
電界効果トランジスタである第１の保護素子をさらに備え、
前記第１の保護素子のソースは前記第４の拡散層によって構成され、
前記第１の保護素子のドレインは前記第３の拡散層によって構成され、
前記第１の保護素子のゲート電極は前記第１の電源配線と電気的に接続される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第３の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、
前記第２の導電型である第２のウエルと、
前記第２のウエル内に配置され、かつそれぞれ前記第１の導電型である第５及び第６の拡散層とがさらに設けられ、
前記第３の電界効果トランジスタのソースは前記第５の拡散層によって構成され、
前記第３の電界効果トランジスタのドレインは前記第６の拡散層によって構成され、
前記第６の拡散層は、前記第３の拡散層と電気的に接続される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１の電界効果トランジスタのゲート電極と、前記第３の電界効果トランジスタのゲート電極とは互いに電気的に接続される
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
第４の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、前記第２のウエル内に配置され、かつ前記第１の導電型である第７の拡散層がさらに設けられ、
前記第４の電界効果トランジスタのソースは前記第７の拡散層によって構成され、
前記第４の電界効果トランジスタのドレインは前記第６の拡散層によって構成される
ことを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記第２の電界効果トランジスタのゲート電極と、前記第４の電界効果トランジスタのゲート電極とは互いに電気的に接続される
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
第５の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、
前記第１の導電型である第３のウエルと、
前記第３のウエル内に配置され、かつそれぞれ前記第２の導電型である第８及び第９の拡散層とがさらに設けられ、
前記第１の電源配線は前記第８の拡散層と電気的に接続され、
前記第５の電界効果トランジスタのソースは前記第８の拡散層によって構成され、
前記第５の電界効果トランジスタのドレインは前記第９の拡散層によって構成され、
前記第９の拡散層は前記第３の電界効果トランジスタのゲート電極と電気的に接続される
ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
第６の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、
前記第２の導電型である第４のウエルと、
前記第４のウエル内に配置され、かつそれぞれ前記第１の導電型である第１０及び第１１の拡散層とがさらに設けられ、
前記第６の電界効果トランジスタのソースは前記第１０の拡散層によって構成され、
前記第６の電界効果トランジスタのドレインは前記第１１の拡散層によって構成され、
前記第１１の拡散層は前記第３の電界効果トランジスタのゲート電極と電気的に接続され、
前記第５の電界効果トランジスタのゲート電極と、前記第６の電界効果トランジスタのゲート電極とは互いに電気的に接続される
ことを特徴とする請求項７に記載の半導体装置
【請求項９】
第７及び第８の電界効果トランジスタと、
前記第１の電源電圧とは異なる第２の電源電圧が供給される第２の電源配線とをさらに備え、
前記半導体基板の表面には、
前記第２の導電型である第５のウエルと、
前記第５のウエル内に配置され、かつそれぞれ前記第１の導電型である第１２及び第１３の拡散層と、
少なくとも一部分が前記第５のウエル内に配置され、かつ前記第１の導電型である第１４の拡散層と、
前記第１の導電型である第１５の拡散層とが設けられ、
前記第２の電源配線は前記第１２及び第１５の拡散層と電気的に接続され、
前記第７の電界効果トランジスタのソースは前記第１２の拡散層によって構成され、
前記第７の電界効果トランジスタのドレインは前記第１３の拡散層によって構成され、
前記第８の電界効果トランジスタのソースは前記第１３の拡散層によって構成され、
前記第８の電界効果トランジスタのドレインは前記第１４の拡散層の前記一部分によって構成され、
前記第１５及び第１４の拡散層は、前記第２の導電型の領域を挟んで互いに隣接して配置される
ことを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
電界効果トランジスタである第２の保護素子をさらに備え、
前記第２の保護素子のソースは前記第１５の拡散層によって構成され、
前記第２の保護素子のドレインは前記第１４の拡散層によって構成され、
前記第２の保護素子のゲート電極は前記第２の電源配線と電気的に接続される
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第９の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、
前記第１の導電型である第６のウエルと、
前記第６のウエル内に配置され、かつそれぞれ前記第２の導電型である第１６及び第１７の拡散層とがさらに設けられ、
前記第９の電界効果トランジスタのソースは前記第１６の拡散層によって構成され、
前記第９の電界効果トランジスタのドレインは前記第１７の拡散層によって構成され、
前記第１７の拡散層は、前記第８の拡散層と電気的に接続される
ことを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記第７の電界効果トランジスタのゲート電極と、前記第９の電界効果トランジスタのゲート電極とは互いに電気的に接続される
ことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
第１０の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、前記第６のウエル内に配置され、かつ前記第２の導電型である第１８の拡散層がさらに設けられ、
前記第１０の電界効果トランジスタのソースは前記第１８の拡散層によって構成され、
前記第１０の電界効果トランジスタのドレインは前記第１７の拡散層によって構成される
ことを特徴とする請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記第８の電界効果トランジスタのゲート電極と、前記第１０の電界効果トランジスタのゲート電極とは互いに電気的に接続される
ことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
第１１の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、
前記第２の導電型である第７のウエルと、
前記第７のウエル内に配置され、かつそれぞれ前記第１の導電型である第１９及び第２０の拡散層とがさらに設けられ、
前記第２の電源配線は前記第１９の拡散層と電気的に接続され、
前記第１１の電界効果トランジスタのソースは前記第１９の拡散層によって構成され、
前記第１１の電界効果トランジスタのドレインは前記第２０の拡散層によって構成され、
前記第２０の拡散層は前記第９の電界効果トランジスタのゲート電極と電気的に接続される
ことを特徴とする請求項９乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
第１２の電界効果トランジスタをさらに備え、
前記半導体基板の表面には、
前記第１の導電型である第８のウエルと、
前記第８のウエル内に配置され、かつそれぞれ前記第２の導電型である第２１及び第２２の拡散層とがさらに設けられ、
前記第１２の電界効果トランジスタのソースは前記第２１の拡散層によって構成され、
前記第１２の電界効果トランジスタのドレインは前記第２２の拡散層によって構成され、
前記第２２の拡散層は前記第９の電界効果トランジスタのゲート電極と電気的に接続され、
前記第１１の電界効果トランジスタのゲート電極と、前記第１２の電界効果トランジスタのゲート電極とは互いに電気的に接続される
ことを特徴とする請求項７に記載の半導体装置。
【請求項１７】
前記第４の拡散層は前記第１のウエル内に配置され、かつ前記第１のウエル内で前記第３の拡散層と隣接して配置される
ことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記半導体基板の表面には、前記第１の導電型である第９のウエルがさらに設けられ、
前記第３の拡散層は前記第９のウエル内にも配置され、
前記第３の拡散層のうち前記第１のウエル内に形成された部分と前記第９のウエル内に形成された部分とは電気的に一体化しており、
前記第４の拡散層は前記第９のウエル内に配置され、
前記第４の拡散層と前記前記第３の拡散層のうち前記第９のウエル内に形成された部分とは、前記第１の導電型の領域を挟んで互いに隣接して配置される
ことを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１９】
第１３及び第１４の電界効果トランジスタと、
前記第１の電源電圧とは異なる第２の電源電圧が供給される第２の電源配線とをさらに備え、
前記半導体基板の表面には、
前記第２の導電型である第２のウエルと、
前記第２のウエル内に配置され、かつそれぞれ前記第１の導電型である第２３及び第２４の拡散層と、
少なくとも一部分が前記第２のウエル内に配置され、かつ前記第１の導電型である第２５の拡散層と、
前記第１の導電型である第２６の拡散層とが設けられ、
前記第２の電源配線は前記第２３及び第２６の拡散層と電気的に接続され、
前記第１３の電界効果トランジスタのソースは前記第２３の拡散層によって構成され、
前記第１３の電界効果トランジスタのドレインは前記第２４の拡散層によって構成され、
前記第１４の電界効果トランジスタのソースは前記第２４の拡散層によって構成され、
前記第１４の電界効果トランジスタのドレインは前記第２５の拡散層の前記一部分によって構成され、
前記第２６及び第２５の拡散層は、前記第２の導電型の領域を挟んで互いに隣接して配置される
ことを特徴とする請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に静電気放電(Electro-Static Discharge)による破壊から内部素子を保護するための機構を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置においては、静電気放電等に伴って端子間に異常電位差が発生した場合に備え、この異常電位差から内部素子を護るための保護素子が設けられる。特許文献１には、そのような保護素子の例が開示されている。
【０００３】
保護素子は、半導体装置に設けられる複数の端子の間に設置される。ＤＲＡＭを例に取って説明すると、低位側の電源端子（ＶＳＳ電位が供給されるＶＳＳ端子）からデータ入出力端子（ＤＱ端子）に向かって、順方向にダイオードが設けられる。このダイオードは、ＶＳＳ端子の電位とＤＱ端子の電位が逆転した場合（通常、ＶＳＳ端子の電位はＤＱ端子の電位以下となっているが、異常電位差の発生により、ＶＳＳ端子の電位がＤＱ端子の電位を超えた場合）に、ＶＳＳ端子からＤＱ端子に向かって順方向電流を流すことによって、内部素子を異常電位差から護る役割を担う。
【０００４】
また、高位側の電源端子（ＶＤＤ電位が供給されるＶＤＤ端子）からＤＱ端子に向かって、逆方向にダイオードが設けられる。このダイオードは、ＶＤＤ端子の電位とＤＱ端子の電位が逆転した場合（通常、ＶＤＤ端子の電位はＤＱ端子の電位以上となっているが、異常電位差の発生により、ＶＤＤ端子の電位がＤＱ端子の電位を下回った場合）に、ＤＱ端子からＶＤＤ端子に向かって順方向電流を流すことによって、内部素子を異常電位差から護る役割を担う。
【０００５】
さらに、ＶＤＤ端子からＶＳＳ端子に向かって、逆方向にダイオードが設けられる。このダイオードは、ＶＤＤ端子の電位がＶＳＳ端子の電位に比べて異常に高くなる場合に流れる降伏電流によって、内部素子を異常電位差から護る役割を担う。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−３０９１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、上記のような保護素子を設けたとしても、半導体装置の内部回路に異常電位差が入力されることを完全に防ぐのは困難である。しかしながら、こうして入力される異常電位差によって内部素子が破壊される可能性は、多くの場合、あまり問題とはならない。これは、内部素子としての電界効果トランジスタに、いわゆる「スナップバック現象」が発生するためである。以下、詳しく説明する。
【０００８】
電界効果トランジスタの内部には、ソース／ドレインの一方をコレクタ、他方をエミッタとする寄生バイポーラトランジスタが存在している。ソース／ドレイン間に通常より大幅に大きい電位差を印加すると、この寄生バイポーラトランジスタがオン状態となり、ゲート電極の電位によらずソース／ドレイン間に電流が流れ出す。これが「スナップバック現象」である。静電気放電等に伴って内部回路に大電位差が入力されたとしても、内部回路内の複数の電界効果トランジスタの間でスナップバック現象の連鎖反応が起き、これによって放電が行われるため、通常、電界効果トランジスタの破壊までには至らない。
【０００９】
しかしながら、内部回路の回路構成によっては、スナップバック現象の連鎖反応が途中で止まってしまうことがある。スナップバック現象の連鎖反応が止まると、その後段に位置する電界効果トランジスタでは、ゲート絶縁膜の両端に大きな電位差が生じ、その結果としてゲート絶縁膜が破壊されてしまう可能性が出てくる。これは、ソース／ドレインのいずれにも異常電圧が伝達されず、かつ、ゲート電極に異常電圧が伝達されるためである。以下、詳しく説明する。
【００１０】
まず被破壊トランジスタのドレインに異常電圧が伝達されない理由としては、前段にＮＯＲ回路やクロックドインバータが配置されていることが挙げられる。これらの回路はいずれも、同一ウエル内に３つの拡散層（第１乃至第３の拡散層）が配置され、第１及び第２の拡散層によって第１の電界効果トランジスタが構成され、第２及び第３の拡散層によって第２の電界効果トランジスタが構成される、といった構造を有している。第１の拡散層は第１の電界効果トランジスタのソースであり、第１の電源電位（例えば上述したＶＤＤ電位又はＶＳＳ電位）が供給される第１の電源配線に接続される。第２の拡散層は第１の電界効果トランジスタのドレインと第２の電界効果トランジスタのソースとを兼ねており、いずれの配線にも接続されていない状態（フローティング状態）とされる。第３の拡散層は、第２の電界効果トランジスタのドレインである。第２の電界効果トランジスタの後段にある被破壊トランジスタのドレインは、この第３の拡散層と電気的に接続される。
【００１１】
第１の電源配線に異常電圧が供給された場合、その異常電圧はまず第１の拡散層に到達する。これを受け、もし第１及び第２の電界効果トランジスタスナップバック現象が起きるとするならば、まず第１の電界効果トランジスタでスナップバック現象が起きて第２の拡散層に異常電圧が伝達されることになる。そして、これを受けて第２の電界効果トランジスタでもスナップバック現象が起き、第３の拡散層に異常電圧が伝達され、さらには被破壊トランジスタの一方の拡散層にも異常電圧が伝達されることになる。しかしながら、本願の発明者は、実際にはこのようなスナップバック現象は発生しにくいということを発見した。これは、第２の拡散層がフローティング状態にあるためであると考えられる。したがって、第１の電源配線に供給された異常電圧は、被破壊トランジスタの一方の拡散層まで伝達されないことになる。
【００１２】
一方、被破壊トランジスタのソースに異常電圧が伝達されない理由としては、このソースが第１の電源配線に接続されていないことが挙げられる。一般に、上記のような構成の前段回路を有する被破壊トランジスタの導電型は、前段回路の導電型と異なっている。したがって、前段回路を構成する電界効果トランジスタのソースが第１の電源配線に接続されていても、被破壊トランジスタのソースは第１の電源配線に接続されていないことになるので、第１の電源配線のみに異常電圧が供給された場合には、被破壊トランジスタのソースには異常電圧は供給されないことになる。
【００１３】
次に、被破壊トランジスタのゲート電圧に異常電圧が伝達される理由としては、被破壊トランジスタのゲート電圧が、他の電界効果トランジスタのドレインに接続されていることが挙げられる。ここでいう「他の電界効果トランジスタ」の典型的な例としては、インバータ回路を構成する電界効果トランジスタが挙げられる。このような接続がなされている場合、第１の電源配線に異常電圧が印加されたことによって前段トランジスタにおいてスナップバック現象が発生し、そのドレインが異常電圧状態になったとすると、第２の後段トランジスタのゲート電極も異常電圧状態となることになる。
【００１４】
以上のような理由により、被破壊トランジスタでは、ゲート絶縁膜の両端に大きな電位差が生じ、その結果としてゲート絶縁膜が破壊されてしまうおそれがある。したがって、この破壊を防止できる技術が求められている。
【課題を解決するための手段】
【００１５】
本発明による半導体装置は、半導体基板と、第１及び第２の電界効果トランジスタと、第１の電源電圧が供給される第１の電源配線とを備え、前記半導体基板の表面には、第１の導電型である第１のウエルと、前記第１のウエル内に配置され、かつそれぞれ前記第１の導電型とは異なる第２の導電型である第１及び第２の拡散層と、少なくとも一部分が前記第１のウエル内に配置され、かつ前記第２の導電型である第３の拡散層と、前記第２の導電型である第４の拡散層とが設けられ、前記第１の電源配線は前記第１及び第４の拡散層と電気的に接続され、前記第１の電界効果トランジスタのソースは前記第１の拡散層によって構成され、前記第１の電界効果トランジスタのドレインは前記第２の拡散層によって構成され、前記第２の電界効果トランジスタのソースは前記第２の拡散層によって構成され、前記第２の電界効果トランジスタのドレインは前記第３の拡散層の前記一部分によって構成され、前記第４の拡散層は前記第３の拡散層と隣接して配置されることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、静電気放電に伴う異常電圧が第１の電源配線に供給された場合に、第４の拡散層を介して第３の拡散層に異常電圧を伝達することが可能になる。したがって、上述した被破壊トランジスタにおいて、ゲート絶縁膜の破壊が発生することを防止できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の好ましい第１の実施の形態による半導体装置１の全体構成を示すブロック図である。
【図２】図１に示した入出力回路４２のうちリード動作に関わる部分（出力部分）の内部構成を示す図である。
【図３】図２に示したプリバッファ４２ａＡ及び出力バッファ４２ｂの詳しい回路構成を示す図である。
【図４】図１に示した半導体装置１の平面図である。
【図５】図４に示した領域Ａの拡大図である。
【図６】図３に示したプリバッファ４２ａＡ及び出力バッファ４２ｂＡの回路構成を、より詳しく示す図である。
【図７】図６に示した各回路要素のうち、プリバッファ４２ａＡ内のインバータ回路６０＿ｍ及びＮＯＲ回路６１＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。
【図８】図７に示した各構成要素の断面構造を模式的に示す図である。
【図９】本発明の比較例にかかる半導体装置に関して、図７と同様に、インバータ回路６０＿ｍ、ＮＯＲ回路６１＿ｍ、及び、トランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。
【図１０】本発明の比較例にかかる半導体装置に関して、図８と同様に、図９に示した各構成要素の断面構造を模式的に示す図である。
【図１１】図６に示した各回路要素のうち、プリバッファ４２ａＡ内のインバータ回路６３＿ｍ及びＮＡＮＤ回路６４＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。
【図１２】第１の実施の形態の第１の変形例による半導体装置１に関して、プリバッファ４２ａＡ内のインバータ回路６３＿ｍ及びＮＡＮＤ回路６４＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。
【図１３】第１の実施の形態の第２の変形例による半導体装置１に関して、プリバッファ４２ａＡ内のインバータ回路６３＿ｍ及びＮＡＮＤ回路６４＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。
【図１４】本発明の第２の実施の形態による半導体装置の回路構成を示す図である。
【図１５】図１４に示した各回路要素のうち、インバータ回路１００、クロックドインバータ１０１、及び、出力バッファ１０２の平面構造を示す図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１９】
図１は、本発明の好ましい第１の実施の形態による半導体装置１の全体構成を示すブロック図である。半導体装置１はシンクロナスＤＲＡＭであり、同図に示すように、外部端子として、クロック端子１０，１１、コマンド端子１２、アドレス端子１３、データ入出力端子１４、キャリブレーション端子１５、及び電源端子１６ａ，１６ｂ，１７ａ，１７ｂを備えている。
【００２０】
クロック端子１０，１１はそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子である。供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１の出力である内部クロック信号は、タイミングジェネレータ２２及びＦＩＦＯ回路４０に供給される。タイミングジェネレータ２２は、クロック入力回路２１から供給された内部クロック信号に基づいて内部クロック信号ＴＺＱを生成し、これをキャリブレーション回路４４に供給する役割を果たす。
【００２１】
コマンド端子１２は、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥなどが供給される複数の端子によって構成される。これらのコマンド信号は、コマンド入力回路２３を介して、コマンドデコーダ２４に供給される。コマンドデコーダ２４は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドを生成する回路である。コマンドデコーダ２４で生成される内部コマンドには、オンダイターミネーション信号ＯＤＴ、パワーダウン信号ＰＷＤＮＢ、及びキャリブレーション制御信号ＺＱＣＯＭが含まれる。これらはそれぞれ、前段回路４１、入出力回路４２、キャリブレーション回路４４に供給される。
【００２２】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子である。アドレス端子１３に供給されたアドレス信号ＡＤＤは、アドレス入力回路２５を介して、アドレスラッチ回路２６に供給される。アドレスラッチ回路２６は、アドレス信号ＡＤＤをラッチする回路である。
【００２３】
アドレス信号ＡＤＤは、通常、メモリセルアレイ３４内の１又は複数のメモリセルを特定する信号である。図示していないが、メモリセルアレイ３４においては、複数のワード線と複数のビット線が交差しており、その交点にはメモリセルが配置されている。アドレス信号ＡＤＤは、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスとを含んで構成される。アドレスラッチ回路２６にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウデコーダ３３に供給され、カラムアドレスについてはカラムデコーダ３２に供給される。
【００２４】
一方、モードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合、アドレスラッチ回路２６にラッチされたアドレス信号ＡＤＤは、モードレジスタ３０に供給される。モードレジスタ３０に設定される情報には、入出力回路４２のインピーダンスを示す情報と、入出力回路４２のスルーレートを示す情報とが含まれる。前者は、モード信号ＭＯＤＥとして前段回路４１に供給される。後者は、スルーレート制御信号ＳＲＰｃｏｎｔ，ＳＲＮｃｏｎｔとして入出力回路４２に供給される。
【００２５】
ロウデコーダ３３は、メモリセルアレイ３４に含まれる複数のワード線のうち、ロウアドレスに対応するワード線を選択する回路である。一方、カラムデコーダ３２は、メモリセルアレイ３４に含まれる複数のビット線のうち、カラムアドレスに対応するビット線を選択する回路である。カラムデコーダ３２によって選択されたビット線は、図示しないセンスアンプ及びデータアンプを介して、ＦＩＦＯ回路４０に接続される。
【００２６】
データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、入出力回路４２に接続されている。入出力回路４２は、前段回路４１及びＦＩＦＯ回路４０を介してメモリセルアレイ３４に接続される。ＦＩＦＯ回路４０の動作は、クロック入力回路２１から供給される内部クロック信号に応じたタイミングで行われる。
【００２７】
リード動作時には、メモリセルアレイ３４からＦＩＦＯ回路４０にプリフェッチされた複数のリードデータＤＱがデータ信号ＤＡＴＡとして前段回路４１に供給され、前段回路４１及び入出力回路４２を介して、データ入出力端子１４からバースト出力される。
【００２８】
詳しくは後述するが、入出力回路４２は複数の出力バッファ（単位バッファ）を有して構成される。ここでは、その数が３個であると仮定すると、前段回路４１は、ＦＩＦＯ回路４０から供給されるデータ信号ＤＡＴＡを、３個のデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃとして出力する機能を有する。前段回路４１は、モードレジスタ３０から供給されるモード信号ＭＯＤＥに応じて、これらデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃのうちの１つ以上を活性化するように構成される。入出力回路４２に含まれる複数の出力バッファはそれぞれ、対応するデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃが活性化されている場合にのみリードデータＤＱを出力することになる。したがって、以上の構成によれば、モード信号ＭＯＤＥによって出力インピーダンスを変更することが可能になる。
【００２９】
ライト動作時には、データ入出力端子１４にバースト入力された複数のライトデータＤＱが、入出力回路４２及び前段回路４１を介してＦＩＦＯ回路４０にプリフェッチされ、メモリセルアレイ３４に同時に書き込まれる。
【００３０】
キャリブレーション端子１５は、キャリブレーション用の外部抵抗（不図示）が接続される端子であり、キャリブレーション回路４４に接続されている。キャリブレーション回路４４は、上述した入出力回路４２内の出力バッファと同じ回路構成を有するレプリカバッファを有している。出力バッファ１個当たりのインピーダンスは例えば２４０Ωと決められているが、チップ温度や電源電圧の変化等により若干変動する場合がある。キャリブレーション回路４４は、この変動をキャンセルするためのプルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥを生成し、入出力回路４２に供給する機能を有する。プルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥを受けた入出力回路４２の動作については、後述する。
【００３１】
キャリブレーション端子１５に接続される図示しない外部抵抗は、単位バッファのインピーダンスの設計値（例えば２４０Ω）と同じインピーダンスをもった抵抗である。キャリブレーション回路４４は、キャリブレーション制御信号ＺＱＣＯＭが活性化されている場合に、この外部抵抗の抵抗値とレプリカバッファのインピーダンスとを一致させる動作（キャリブレーション動作）を行うことによって、プルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥを生成する。
【００３２】
電源端子１６ａ，１６ｂは、それぞれ外部電圧ＶＤＤ（第１の電源電圧）及び外部電圧ＶＳＳ（第２の電源電圧）が供給される端子であり、いずれも内部電源発生回路４３に接続されている。内部電源発生回路４３は、外部電圧ＶＤＤ，ＶＳＳから内部電圧ＶＰＰ，ＶＯＤ，ＶＡＲＹその他の各種内部電圧を生成する回路である。これらの内部電圧は、半導体装置１内の各回路へ供給され、動作電源として用いられる。また、内部電源発生回路４３は、外部電圧ＶＤＤ，ＶＳＳからキャリブレーション用の基準電圧ＺＱＶＲＥＦを生成する機能も有している。基準電圧ＺＱＶＲＥＦは、キャリブレーション回路４４に供給され、キャリブレーション動作の際の電圧比較用に用いられる。
【００３３】
電源端子１７ａ，１７ｂは、それぞれ外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱが供給される端子であり、入出力回路４２に接続されている。外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱの各電位は、それぞれ外部電圧ＶＤＤ及び外部電圧ＶＳＳの各電位と等しい。外部電圧ＶＤＤ及び外部電圧ＶＳＳとは別に外部電圧ＶＤＤＱ及び外部電圧ＶＳＳＱを供給しているのは、入出力回路４２の動作によって生じた電源ノイズが他の回路に伝搬するのを防止するためである。
【００３４】
図２は、入出力回路４２のうちリード動作に関わる部分（出力部分）の内部構成を示す図である。同図には、静電気放電等に伴って端子間に発生する異常電位差から半導体装置１の内部回路を護るための保護素子ＨＧ，ＨＧｖ１，ＨＧｖ２についても図示している。
【００３５】
図２に示すように、入出力回路４２は、プリバッファ４２ａ及び出力バッファ４２ｂを有して構成される。出力バッファ４２ｂは、上述したデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃにそれぞれ対応する３個の出力バッファ４２ｂＡ，４２ｂＢ，４２ｂＣを含んで構成される。また、プリバッファ４２ａは、それぞれ出力バッファ４２ｂＡ，４２ｂＢ，４２ｂＣに対応するプリバッファ４２ａＡ，４２ａＢ，４２ａＣを含んで構成される。
【００３６】
図２に示すデータ信号ＯＵＴＰ＿Ａ，Ｂ，Ｃは、それぞれデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃのプルアップ成分である。また、データ信号ＯＵＴＮ＿Ａ，Ｂ，Ｃは、それぞれデータ信号ＯＵＴ＿Ａ，Ｂ，Ｃのプルダウン成分である。データ信号ＯＵＴＰ＿Ａ，ＯＵＴＮ＿Ａはプリバッファ４２ａＡに供給される。同様に、データ信号ＯＵＴＰ＿Ｂ，ＯＵＴＮ＿Ｂはプリバッファ４２ａＢに供給され、データ信号ＯＵＴＰ＿Ｃ，ＯＵＴＮ＿Ｃはプリバッファ４２ａＣに供給される。また、プリバッファ４２ａＡ，４２ａＢ，４２ａＣのそれぞれには、キャリブレーション回路４４から、上述したプルアップインピーダンス調整コードＰＣＯＤＥ及びプルダウンインピーダンス調整コードＮＣＯＤＥが供給される。なお、図２ではＰＣＯＤＥ＜０：ｍ＞，ＮＣＯＤＥ＜０：ｍ＞という表記を用いているが、これはそれぞれが０番目からｍ番目までのｍ＋１ビットからなるコードであることを示している。後掲する他のコード（信号）についても同様である。
【００３７】
プリバッファ４２ａＡは、上記各信号を受けて、それぞれプルアップインピーダンス調整コードＰＣＯＤＥ＜０：ｍ＞に対応するｍ＋１ビットのプルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞と、それぞれプルダウンインピーダンス調整コードＮＣＯＤＥ＜０：ｍ＞に対応するｍ＋１ビットのプルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞を生成するよう構成される。詳しい説明は省略するが、プリバッファ４２ａＢ，４２ａＣについても同様である。
【００３８】
図３は、プリバッファ４２ａＡ及び出力バッファ４２ｂの詳しい回路構成を示す図である。同図に示すように、まずプルアップ側に関して、プリバッファ４２ａＡは、インバータ回路６０＿０〜６０＿ｍ，６２＿０〜６２＿ｍ、ＮＯＲ回路６１＿０〜６１＿ｍを有して構成される。
【００３９】
プルアップインピーダンス調整コードＰＣＯＤＥ＜０：ｍ＞はそれぞれ、インバータ回路６０＿０〜６０＿ｍによって反転されたうえで、対応するＮＯＲ回路６１＿０〜６１＿ｍの一方入力端に入力される。ＮＯＲ回路６１＿０〜６１＿ｍの他方入力端には、データ信号ＯＵＴＰ＿Ａが共通に入力される。また、ＮＯＲ回路６１＿０〜６１＿ｍの出力は、それぞれインバータ回路６２＿０〜６２＿ｍを介し、プルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞（ＥＮＰ＿Ａ＿０〜ＥＮＰ＿Ａ＿ｍ）として出力バッファ４２ｂＡに供給される。以上の構成により、プルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞はそれぞれ、対応するプルアップインピーダンス調整コードＰＣＯＤＥがハイである場合にデータ信号ＯＵＴＰ＿Ａとなり、ローである場合にハイに固定される。
【００４０】
なお、インバータ回路６２＿０〜６２＿ｍのそれぞれには、図１に示したコマンドデコーダ２４から、パワーダウン信号ＰＷＤＮＢが共通に供給される。パワーダウン信号ＰＷＤＮＢは、半導体装置１の電源がパワーダウンモードにエントリしている場合に活性化される信号であり、インバータ回路６２＿０〜６２＿ｍはそれぞれ、パワーダウン信号ＰＷＤＮＢが活性化されている場合に出力がローに変化しないよう構成される。
【００４１】
また、インバータ回路６２＿０には、図１に示したモードレジスタ３０からスルーレート制御信号ＳＲＰｃｏｎｔが供給される。スルーレート制御信号ＳＲＰｃｏｎｔは、出力バッファ４２ｂの出力信号であるデータＲＤＡＴＡ（図２）のライジングエッジのスルーレートを高める必要がある場合に活性化される信号である。インバータ回路６２＿０は、スルーレート制御信号ＳＲＰｃｏｎｔが活性化されている場合に、活性化されていない場合に比べて動作電流が大きくなるように構成される。これにより、プルアップイネーブル信号号ＥＮＰ＿Ａ＿０のフォールエッジのスルーレートが高くなることから、データＲＤＡＴＡのライジングエッジのスルーレートを高めることが可能になる。
【００４２】
次にプルダウン側に関して、プリバッファ４２ａＡは、インバータ回路６３＿０〜６３＿ｍ，６５＿０〜６５＿ｍ、ＮＡＮＤ回路６４＿０〜６４＿ｍを有して構成される。
【００４３】
プルダウンインピーダンス調整コードＮＣＯＤＥ＜０：ｍ＞はそれぞれ、インバータ回路６３＿０〜６３＿ｍによって反転されたうえで、対応するＮＡＮＤ回路６４＿０〜６４＿ｍの一方入力端に入力される。ＮＡＮＤ回路６４＿０〜６４＿ｍの他方入力端には、データ信号ＯＵＴＮ＿Ａが共通に入力される。また、ＮＡＮＤ回路６４＿０〜６４＿ｍの出力は、それぞれインバータ回路６５＿０〜６５＿ｍを介し、プルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞（ＥＮＮ＿Ａ＿０〜ＥＮＮ＿Ａ＿ｍ）として出力バッファ４２ｂＡに供給される。以上の構成により、プルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞はそれぞれ、対応するプルダウンインピーダンス調整コードＮＣＯＤＥがローである場合にデータ信号ＯＵＴＮ＿Ａとなり、ハイである場合にローに固定される。
【００４４】
なお、インバータ回路６５＿０〜６５＿ｍはそれぞれ、パワーダウン信号ＰＷＤＮＢの反転信号の供給を受け、供給されたパワーダウン信号ＰＷＤＮＢが活性化されている場合に出力がハイに変化しないよう構成される。
【００４５】
また、インバータ回路６５＿０には、図１に示したモードレジスタ３０からスルーレート制御信号ＳＲＮｃｏｎｔが供給される。スルーレート制御信号ＳＲＮｃｏｎｔは、出力バッファ４２ｂの出力信号であるデータＲＤＡＴＡ（図２）のフォールエッジのスルーレートを高める必要がある場合に活性化される信号である。インバータ回路６５＿０は、スルーレート制御信号ＳＲＮｃｏｎｔが活性化されている場合に、活性化されていない場合に比べて動作電流が大きくなるように構成される。これにより、プルダウンイネーブル信号号ＥＮＮ＿Ａ＿０のライジングエッジのスルーレートが高くなることから、データＲＤＡＴＡのフォールエッジのスルーレートを高めることが可能になる。
【００４６】
図２に戻る。出力バッファ４２ｂＡは、プリバッファ４２ａＡから出力されるプルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞及びプルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞を受けて、リードデータＲＤＡＴＡ＿Ａを生成するよう構成される。なお、出力バッファ４２ｂＡの出力端には、抵抗ＲＡが設けられる。詳しい説明は省略するが、プリバッファ４２ａＢ，４２ａＣについても同様である。出力バッファ４２ｂＡ，４２ｂＢ，４２ｂＣのそれぞれから出力されるリードデータＲＤＡＴＡ＿Ａ，ＲＤＡＴＡ＿Ｂ，ＲＤＡＴＡ＿Ｃはワイヤードオアされ、リードデータＲＤＡＴＡとしてデータ入出力端子１４から出力される。
【００４７】
再度図３を参照すると、出力バッファ４２ｂＡは、外部電圧ＶＤＤＱが供給される電源配線と出力端の間に並列に接続されたｍ＋１個のｐチャンネル型電界効果トランジスタ６６＿０〜６６＿ｍと、外部電圧ＶＳＳＱが供給される電源配線と出力端の間に並列に接続されたｍ＋１個のｎチャンネル型電界効果トランジスタ６７＿０〜６７＿ｍとを有して構成される。これにより、出力バッファ４２ｂＡのインピーダンスは、プルアップデータの出力時には、トランジスタ６６＿０〜６６＿ｍのうちオンになっているもののオン抵抗の合成抵抗に、図２に示した抵抗ＲＡの抵抗値を加算した値となる。また、プルダウンデータの出力時には、トランジスタ６７＿０〜６７＿ｍのうちオンになっているもののオン抵抗の合成抵抗に、図２に示した抵抗ＲＡの抵抗値を加算した値となる。
【００４８】
トランジスタ６６＿０〜６６＿ｍのオンオフは、それぞれのゲート電極に供給されるプルアップイネーブル信号ＥＮＰ＿Ａ＜０：ｍ＞によって制御可能とされている。したがって、プルアップインピーダンス調整コードＰＣＯＤＥにより、プルアップデータの出力時の出力バッファ４２ｂＡのインピーダンスを調整することが可能になる。同様に、トランジスタ６７＿０〜６７＿ｍのオンオフは、それぞれのゲート電極に供給されるプルダウンイネーブル信号ＥＮＮ＿Ａ＜０：ｍ＞によって制御可能とされている。したがって、プルダウンインピーダンス調整コードＮＣＯＤＥにより、プルダウンデータの出力時の出力バッファ４２ｂＡのインピーダンスを調整することが可能になる。
【００４９】
再度図２に戻り、保護素子ＨＧ，ＨＧｖ１，ＨＧｖ２について説明する。同図に示すように、保護素子ＨＧｖ１は、外部電圧ＶＤＤＱが供給される電源端子１７ａと、メイン電源配線ＶＳＳＱ＿ｍａｉｎとの間に設置されるｎチャンネル型の電界効果トランジスタである。保護素子ＨＧｖ１は、メイン電源配線ＶＳＳＱ＿ｍａｉｎから電源端子１７ａに向かう方向を順方向としてダイオード接続される。同様に、保護素子ＨＧｖ２は、外部電圧ＶＳＳＱが供給される電源端子１７ｂと、メイン電源配線ＶＤＤＱ＿ｍａｉｎとの間に設置されるｎチャンネル型の電界効果トランジスタである。保護素子ＨＧｖ２は、電源端子１７ｂからメイン電源配線ＶＤＤＱ＿ｍａｉｎに向かう方向を順方向としてダイオード接続される。
【００５０】
静電気放電等に伴う異常電位差が入力されていない状態（以下、「通常状態」という）では、メイン電源配線ＶＤＤＱ＿ｍａｉｎ及び電源端子１７ａの電位（＝ＶＤＤＱ）は、メイン電源配線ＶＳＳＱ＿ｍａｉｎ及び電源端子１７ｂの電位（＝ＶＳＳＱ）の電位に比べて高くなっている。したがって、保護素子ＨＧｖ１，ＨＧｖ２に電流が流れることはない。一方、例えば図２に示すように、電源端子１７ａとデータ入出力端子１４の間に異常電位差Ｅが発生したような場合には、電源端子１７ａの電位がメイン電源配線ＶＳＳＱ＿ｍａｉｎの電位に比べて異常に高くなるため、保護素子ＨＧｖ１に降伏電流（図２に示す電流ｒ０１）が流れる。この降伏電流が流れることにより、メイン電源配線ＶＤＤＱ＿ｍａｉｎの電位上昇が緩和されるので、内部素子を破壊から護ることが可能になる。
【００５１】
保護素子ＨＧは、図２に示すように、データ入出力端子１４からメイン電源配線ＶＤＤＱ＿ｍａｉｎに向かう方向を順方向としてこれらの間に接続されるダイオードＨＧ１と、メイン電源配線ＶＳＳＱ＿ｍａｉｎからデータ入出力端子１４に向かう方向を順方向としてこれらの間に接続されるダイオードＨＧ２とによって構成される。
【００５２】
通常状態では、データ入出力端子１４の電位がメイン電源配線ＶＤＤＱ＿ｍａｉｎの電位（＝ＶＤＤＱ）を上回ることはなく、また、データ入出力端子１４の電位がメイン電源配線ＶＳＳＱ＿ｍａｉｎの電位（＝ＶＳＳＱ）を下回ることはない。したがって、ダイオードＨＧ１，ＨＧ２に電流が流れることはない。一方、上述した例のように電源端子１７ａとデータ入出力端子１４の間に異常電位差Ｅが発生したような場合には、電源端子１７ａから保護素子ＨＧｖ１を介して流れ込んだ電流によってメイン電源配線ＶＳＳＱ＿ｍａｉｎの電位が外部電圧ＶＤＤＱを上回ることがある。このような場合、ダイオードＨＧ２に順方向電流（図２に示す電流ｒ０１１）が流れるので、電源端子１７ａとデータ入出力端子１４の間に放電経路を確立することが可能になる。
【００５３】
ただし、上述した電流ｒ０１や電流ｒ０１１が流れるとはいえ、異常電位差Ｅが発生した場合に、電源端子１７ａから半導体装置１内に流れ込む電流（図２に示す電流ｒ０）が、出力バッファ４２ｂ等の内部回路に流れ込むことを完全に防止することは困難である。図２では、こうして出力バッファ４２ｂに流れ込む電流を電流ｒ０１２、ｒ０２（ｒ０２１、ｒ０２２）として図示している。これらの電流による内部素子の破壊は、上述したように、多くの場合、内部素子としての電界効果トランジスタで生ずるスナップバック現象の連鎖反応によって防止される。しかし一方で、内部回路内の回路構成によっては、スナップバック現象の連鎖反応が止まってしまい、その結果として電界効果トランジスタのゲート絶縁膜が破壊されてしまう場合がある。半導体装置１は、この破壊を防止できる構成を有する点に特徴を有している。詳しくは、後ほどまとめて説明する。
【００５４】
次に、半導体装置１の平面構造について説明する。
【００５５】
図４は、半導体装置１の平面図である。同図に示すように、半導体装置１は、Ｙ方向の両端にそれぞれパッド列が設けられ、その間に内部回路が配置された平面構造を有している。各パッド列は、Ｘ方向の一端側（図面左側）に、外部電圧ＶＤＤが供給されるパッド（電源端子１６ａ）、及び、外部電圧ＶＳＳが供給されるパッド（電源端子１６ｂ）を有して構成される。また、Ｙ方向の一端側（図面上側）に設けられるパッド列は、それぞれ外部電圧ＶＤＤＱが供給される複数のパッド（電源端子１７ａ）、それぞれ外部電圧ＶＳＳＱが供給される複数のパッド（電源端子１７ｂ）、及び、リードデータＤＱ又はライトデータＤＱの各ビット（ＤＱ０〜ＤＱｎ）を入出力するためのｎ＋１個のパッド（データ入出力端子１４）をさらに有して構成される。一方、Ｙ方向の他端側（図面下側）に設けられるパッド列は、それぞれアドレス信号ＡＤＤの各ビット（Ａ０〜）が供給される複数のパッド（アドレス端子１３）、それぞれ上述した各種コマンド信号のうちのひとつが供給される複数のパッド（コマンド端子１２）、外部クロック信号ＣＫが供給されるパッド（クロック端子１０）、外部クロック信号／ＣＫが供給されるパッド（クロック端子１１）、及びキャリブレーション用の外部抵抗（不図示）が接続されるパッド（キャリブレーション端子１５）をさらに有して構成される。
【００５６】
Ｙ方向の一端側（図面上側）に設けられるパッド列のうち、電源端子１７ａ，１７ｂ及びデータ入出力端子１４に対応する各パッドと内部回路との間には、それぞれ外部電圧ＶＤＤＱ，ＶＳＳＱを内部回路に供給するためのメイン電源配線ＶＤＤＱ＿ｍａｉｎ，ＶＳＳＱ＿ｍａｉｎが設けられる。メイン電源配線ＶＤＤＱ＿ｍａｉｎ，ＶＳＳＱ＿ｍａｉｎはいずれもＸ方向に延設されており、それぞれ電源端子１７ａ，１７ｂを通じて外部から電源電圧ＶＤＤＱ，ＶＳＳＱの供給を受けるよう構成される。これらメイン電源配線ＶＤＤＱ＿ｍａｉｎ，ＶＳＳＱ＿ｍａｉｎには、上述したように、保護素子ＨＧ，ＨＧｖ１，ＨＧｖ２が設けられる。
【００５７】
また、Ｙ方向の他端側（図面下側）に設けられるパッド列と内部回路との間には、それぞれ外部電圧ＶＤＤ，ＶＳＳを内部回路に供給するためのメイン電源配線ＶＤＤ＿ｍａｉｎ，ＶＳＳ＿ｍａｉｎが設けられる。メイン電源配線ＶＤＤ＿ｍａｉｎ，ＶＳＳ＿ｍａｉｎはいずれもＸ方向に延設されており、それぞれ電源端子１６ａ，１６ｂを通じて外部から電源電圧ＶＤＤ，ＶＳＳの供給を受けるよう構成される。これらメイン電源配線ＶＤＤ＿ｍａｉｎ，ＶＳＳ＿ｍａｉｎにも、電源端子１６ａ，１６ｂを除く端子ごとに、上述した保護素子ＨＧが設けられる。
【００５８】
電源端子１６ａ，１６ｂ間には、保護素子ＨＧｖが設けられる。保護素子ＨＧｖは上述した保護素子ＨＧｖ１，ＨＧｖ２と同様の構成を有しており、電源端子１６ａ，１６ｂに入力される異常電圧から内部回路を護る役割を果たしている。
【００５９】
図５は、図４に示した領域Ａの拡大図である。同図に示すように、半導体装置１は半導体基板２を有しており、この半導体基板２の辺に沿って各パッドが配置される。半導体基板２の表面には、各パッドから半導体基板２の内側に向かって順に、領域Ａ１，Ａ２、領域Ｂ１，Ｂ２、領域Ｃ、領域Ｄが配置される。領域Ａ１は、上述した保護素子ＨＧの設置領域である。領域Ａ２は、上述した保護素子ＨＧｖ１，ＨＧｖ２の設置領域である。領域Ｂ１には、図２に示した出力バッファ４２ｂのうち、プルダウン側の構成（図３に示したトランジスタ６７＿０〜６７＿ｍなど）が配置される。領域Ｂ２には、図２に示した出力バッファ４２ｂのうち、プルアップ側の構成（図３に示したトランジスタ６６＿０〜６６＿ｍなど）が配置される。領域Ｃには、図２に示したプリバッファ４２ａが配置される。領域Ｄは、図１に示した前段回路４１の設置領域である。
【００６０】
上述したメイン電源配線ＶＤＤＱ＿ｍａｉｎ，ＶＳＳＱ＿ｍａｉｎは、領域Ａ１，Ａ２の上方をＸ方向に延設される。また、半導体装置１は、第１のサブ電源配線ＶＤＤＱ＿ｓｕｂ１，ＶＳＳＱ＿ｓｕｂ１、第２のサブ電源配線ＶＤＤＱ＿ｓｕｂ２，ＶＳＳＱ＿ｓｕｂ２、第３のサブ電源配線ＶＤＤＱ＿ｓｕｂ３，ＶＳＳＱ＿ｓｕｂ３、第４のサブ電源配線ＶＤＤＱ＿ｓｕｂ４，ＶＳＳＱ＿ｓｕｂ４、第５のサブ電源配線ＶＤＤＱ＿ｓｕｂ５，ＶＳＳＱ＿ｓｕｂ５を有している。このうち、第１のサブ電源配線ＶＤＤＱ＿ｓｕｂ１，ＶＳＳＱ＿ｓｕｂ１は、領域Ｂ１，Ｂ２の上方をＸ方向に延設される。また、第２のサブ電源配線ＶＤＤＱ＿ｓｕｂ２，ＶＳＳＱ＿ｓｕｂ２は、領域Ｃの上方をＸ方向に延設される。一方、第３のサブ電源配線ＶＤＤＱ＿ｓｕｂ３，ＶＳＳＱ＿ｓｕｂ３は、それぞれ端子１７ａ，１７ｂから半導体基板２の内側に向かってＹ方向に延設される。第３のサブ電源配線ＶＤＤＱ＿ｓｕｂ３は、メイン電源配線ＶＤＤＱ＿ｍａｉｎ、第１のサブ電源配線ＶＤＤＱ＿ｓｕｂ１、及び第２のサブ電源配線ＶＤＤＱ＿ｓｕｂ２それぞれとの交差点において、スルーホール導体Ｈによりこれらと接続される。同様に、第３のサブ電源配線ＶＳＳＱ＿ｓｕｂ３は、メイン電源配線ＶＳＳＱ＿ｍａｉｎ、第１のサブ電源配線ＶＳＳＱ＿ｓｕｂ１、及び第２のサブ電源配線ＶＳＳＱ＿ｓｕｂ２それぞれとの交差点において、スルーホール導体Ｈによりこれらと接続される。第４のサブ電源配線ＶＤＤＱ＿ｓｕｂ４，ＶＳＳＱ＿ｓｕｂ４はいずれも領域Ｃ内をＹ方向に延設され、それぞれ第２のサブ電源配線ＶＤＤＱ＿ｓｕｂ２，ＶＳＳＱ＿ｓｕｂ２との交差点において、これらと接続される。第５のサブ電源配線ＶＤＤＱ＿ｓｕｂ５は領域Ｂ２内をＹ方向に延設され、第１のサブ電源配線ＶＤＤＱ＿ｓｕｂ１との交差点において、これと接続される。第５のサブ電源配線ＶＳＳＱ＿ｓｕｂ５は領域Ｂ１内をＹ方向に延設され、第１のサブ電源配線ＶＳＳＱ＿ｓｕｂ１との交差点において、これと接続される。
【００６１】
なお、以下の説明では、外部電圧ＶＤＤＱにかかる電源配線（メイン電源配線ＶＤＤＱ＿ｍａｉｎ、第１のサブ電源配線ＶＤＤＱ＿ｓｕｂ１など）をまとめて電源配線ＶＤＤＱと称し、外部電圧ＶＳＳＱにかかる電源配線（メイン電源配線ＶＳＳＱ＿ｍａｉｎ、第１のサブ電源配線ＶＳＳＱ＿ｓｕｂ１など）をまとめて電源配線ＶＳＳＱと称する場合がある。
【００６２】
ここから、半導体装置１の構成のうち本発明の特徴に直接関わる部分について、詳しく説明する。以下では、まず初めにプルアップ側の構成に着目して詳しく説明し、その後、プルダウン側についても言及する。
【００６３】
図６は、図３に示したプリバッファ４２ａＡ及び出力バッファ４２ｂＡの回路構成を、より詳しく示す図である。また、図７は、図６に示した各回路要素のうち、プリバッファ４２ａＡ内のインバータ回路６０＿ｍ及びＮＯＲ回路６１＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。また、図８は、図７に示した各構成要素の断面構造を模式的に示す図である。同図には、図２及び図４に示した保護素子ＨＧ，ＨＧｖ１についても図示している。ただし、これらの図では、図３に示したインバータ回路６２＿０〜６２＿ｍ，６５＿０〜６５＿ｍに関わる構成の図示を省略している。また、以下では、プルアップ側の構成のうちｍ番目のプルアップインピーダンス調整コードＰＣＯＤＥ＿ｍに対応するインバータ回路６０＿ｍ、ＮＯＲ回路６１＿ｍ、及びトランジスタ６６＿ｍに着目して説明するが、１〜ｍ−１番目のプルアップインピーダンス調整コードＰＣＯＤＥ＿ｍに対応する各回路も同様である。
【００６４】
図６に示すように、ＮＯＲ回路６１＿ｍは、ｐチャンネル型の電界効果トランジスタＴ１，Ｔ２，Ｅ１と、ｎチャンネル型の電界効果トランジスタＴ３，Ｔ４とを含んで構成される。このうち、ＮＯＲ論理を実現するのはトランジスタＴ１〜Ｔ４であり、トランジスタＥ１は、静電気放電に伴う異常電位差の入力によってトランジスタＴ３，Ｔ４等のゲート絶縁膜が破壊されることを防止するための保護素子である。
【００６５】
トランジスタＴ１，Ｔ２，Ｔ４は、電源配線ＶＤＤＱと電源配線ＶＳＳＱとの間に、この順で直列に接続される。また、トランジスタＴ３は、トランジスタＴ４と並列に接続される。トランジスタＴ１，Ｔ３のゲート電極には、インバータ回路６０＿ｍを介して、ｍ番目のプルアップインピーダンス調整コードＰＣＯＤＥ＿ｍが共通に供給される。また、トランジスタＴ２，Ｔ４のゲート電極には、データ信号ＯＵＴＰ＿Ａが共通に供給される。ＮＯＲ回路６１＿ｍの出力信号であるプルアップイネーブル信号ＥＮＰ＿Ａ＿ｍは、トランジスタＴ２のドレインから取り出される。
【００６６】
インバータ回路６０＿ｍは、ｐチャンネル型の電界効果トランジスタＴ５と、ｎチャンネル型の電界効果トランジスタＴ６とを含んで構成される。これらは、電源配線ＶＤＤＱと電源配線ＶＳＳＱとの間に直列に接続される。トランジスタＴ５，Ｔ６のゲート電極には、ｍ番目のプルアップインピーダンス調整コードＰＣＯＤＥ＿ｍが共通に供給される。インバータ回路６０＿ｍの出力は、トランジスタＴ５のドレインから取り出される。
【００６７】
図７及び図８に示すように、半導体基板２の表面には、それぞれｎ型であるウエル（ＮＷＥＬＬ）Ｗ１，Ｗ３と、それぞれｐ型であるウエル（ＰＷＥＬＬ）Ｗ２，Ｗ４とが設けられる。そして、ウエルＷ１内にはそれぞれｐ型である拡散層Ｄ１〜Ｄ４が、ウエルＷ２内にはそれぞれｎ型である拡散層Ｄ５〜Ｄ７が、ウエルＷ３内にはそれぞれｐ型である拡散層Ｄ８，Ｄ９が、ウエルＷ４内にはそれぞれｎ型である拡散層Ｄ１０，Ｄ１１が、それぞれ配置される。拡散層Ｄ１と拡散層Ｄ２は、ｎ型の領域（ウエルＷ１）を挟んで、互いに隣接して配置される。拡散層Ｄ２と拡散層Ｄ３（ウエルＷ１）、拡散層Ｄ４と拡散層Ｄ３（ウエルＷ１）、拡散層Ｄ８と拡散層Ｄ９（ウエルＷ３）も同様である。一方、拡散層Ｄ５と拡散層Ｄ６は、ｐ型の領域（ウエルＷ２）を挟んで、互いに隣接して配置される。拡散層Ｄ７と拡散層Ｄ６（ウエルＷ２）、拡散層Ｄ１０と拡散層Ｄ１１（ウエルＷ４）も同様である。
【００６８】
ここで、半導体基板２の表面には、表面に近い側から順に、図７に右上がりの斜線で示した各トランジスタのゲート電極と、太線で囲まれた白抜きの領域で示した配線（以下、「中層配線」という）と、各種の電源配線とがレイヤ構造で配置される。拡散層と中層配線とは、図７に示したスルーホール導体Ｈ１によって接続される。ゲート電極と中層配線とは、図７に示したスルーホール導体Ｈ２によって接続される。中層配線と電源配線とは、図７に示したスルーホール導体Ｈ３によって接続される。
【００６９】
トランジスタＴ１のソース及びドレインは、それぞれ拡散層Ｄ１，Ｄ２によって構成される。また、トランジスタＴ２のソース及びドレインは、それぞれ拡散層Ｄ２，Ｄ３によって構成される。拡散層Ｄ１は中層配線を介して第４のサブ電源配線ＶＤＤＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＴ１のソースには外部電圧ＶＤＤＱが供給される。また、拡散層Ｄ３は、中層配線を介して拡散層Ｄ６及びトランジスタ６６＿ｍのゲート電極に接続される。この中層配線によって送受信される信号は、上述したプルアップイネーブル信号ＥＮＰ＿Ａ＿ｍである。拡散層Ｄ２は、いずれの配線にも接続されないフローティング状態とされている。
【００７０】
トランジスタＴ３のソース及びドレインは、それぞれ拡散層Ｄ５，Ｄ６によって構成される。また、トランジスタＴ４のソース及びドレインは、それぞれ拡散層Ｄ７，Ｄ６によって構成される。拡散層Ｄ５，Ｄ７はそれぞれ中層配線を介して第４のサブ電源配線ＶＳＳＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＴ３，Ｔ４のソースには外部電圧ＶＳＳＱが供給される。拡散層Ｄ６は、上述したように、拡散層Ｄ３及びトランジスタ６６＿ｍのゲート電極に接続される。
【００７１】
トランジスタＴ５のソース及びドレインは、それぞれ拡散層Ｄ８，Ｄ９によって構成される。拡散層Ｄ８は中層配線を介して第４のサブ電源配線ＶＤＤＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＴ５のソースには外部電圧ＶＤＤＱが供給される。一方、トランジスタＴ６のソース及びドレインは、それぞれ拡散層Ｄ１０，Ｄ１１によって構成される。拡散層Ｄ１０は、中層配線を介して第４のサブ電源配線ＶＳＳＱ＿ｓｕｂ４と接続されおり、したがって、トランジスタＴ６のソースには外部電圧ＶＳＳＱが供給される。拡散層Ｄ９，Ｄ１１は中層配線を介して互いに接続され、さらに、トランジスタＴ１，Ｔ３のゲート電極に共通に接続される。
【００７２】
トランジスタＥ１のソース及びドレインは、それぞれ拡散層Ｄ４，Ｄ３によって構成される。拡散層Ｄ４は中層配線を介して第４のサブ電源配線ＶＤＤＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＥ１のソースには外部電圧ＶＤＤＱが供給される。トランジスタＥ１のゲート電極は、中層配線を介して拡散層Ｄ４と接続される。つまり、トランジスタＥ１はダイオード接続されている。
【００７３】
トランジスタ６６＿ｍは、図６に示すように、実際には並列に接続された複数のｐチャンネル型電界効果トランジスタによって構成される。図７には、これら複数のｐチャンネル型電界効果トランジスタの平面構造も示している。同図に示すように、各ｐチャンネル型電界効果トランジスタのソースは、中層配線を介して第５のサブ電源配線ＶＤＤＱ＿ｓｕｂ５と接続される。また、各ｐチャンネル型電界効果トランジスタのドレインからは、リードデータＲＤＡＴＡ＿Ａが取り出される。
【００７４】
以上の構成により、半導体装置１では、電源端子１７ａとデータ入出力端子１４の間に静電気放電に伴う異常電位差が発生した場合に、フローティング状態の拡散層Ｄ２を含むトランジスタＴ１，Ｔ２でスナップバック現象が起きず、その結果として拡散層Ｄ１経由では拡散層Ｄ３に異常電圧が伝達されなかったとしても、拡散層Ｄ４を介して拡散層Ｄ３に異常電圧を伝達することが可能になる。以下、詳しく説明する。
【００７５】
まず初めに、拡散層Ｄ４を有しない比較例を挙げて説明する。図９は、本比較例にかかる半導体装置に関して、図７と同様に、インバータ回路６０＿ｍ、ＮＯＲ回路６１＿ｍ、及び、トランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。また、図１０は、本比較例にかかる半導体装置に関して、図８と同様に、図９に示した各構成要素の断面構造を模式的に示す図である。
【００７６】
図１０には、図２に示した異常電位差Ｅが発生した場合に流れる電流ｒ０，ｒ０１，ｒ０１１、ｒ０１２、ｒ０２、ｒ０２１、ｒ０２２、ｒ０２２１、ｒ０２２１、ｒ０２２２、ｒ０２２２１、ｒ０２２２２を、矢印付の破線で示している。このうち電流ｒ０，ｒ０１，ｒ０１１、ｒ０１２、ｒ０２、ｒ０２１、ｒ０２２は、図２に示したものと同じものである。
【００７７】
電流ｒ０１２は、図１０に示すように、保護素子ＨＧｖ１を通じて電源配線ＶＳＳＱに供給される電流ｒ０１の一部である。この電流ｒ０１２は、出力バッファ４２ｂ内のトランジスタ６７＿ｍのソースに流れ込む。これを受けてトランジスタ６７＿ｍではスナップバック現象が発生するので、電流ｒ０１２はデータ入出力端子１４に流れ出る。このように、電流ｒ０１２に関しては、スナップバック現象の連鎖反応の停止は発生しない。
【００７８】
電流ｒ０２１は、電源配線ＶＤＤＱを流れる電流ｒ０２の一部である。この電流ｒ０２１は、出力バッファ４２ｂ内のトランジスタ６６＿ｍのソースに流れ込む。これを受けてトランジスタ６６＿ｍでもスナップバック現象が発生するので、電流ｒ０２１はデータ入出力端子１４に流れ出る。このように、電流ｒ０２１に関しても、スナップバック現象の連鎖反応の停止は発生しない。
【００７９】
電流ｒ０２２１は、電源配線ＶＤＤＱを流れる電流ｒ０２の一部である電流ｒ０２２のさらに一部である。この電流ｒ０２２１は、プリバッファ４２ａ内のトランジスタＴ１のソース（拡散層Ｄ１）に流れ込む。しかしながら、トランジスタＴ１のドレインはフローティング状態にある拡散層Ｄ２であるため、トランジスタＴ１、及び、トランジスタＴ１と拡散層Ｄ２を共有するトランジスタＴ２では、スナップバック現象が発生しにくくなっている。つまり、電流ｒ０２２１に関してはスナップバック現象の連鎖反応の停止が発生することがあり、その場合、トランジスタＴ２のドレインである拡散層Ｄ３の電位は、通常電位のままとなる。その結果、電源配線ＶＳＳＱを通じて異常電位差が供給されない限り、トランジスタＴ３，Ｔ４のソース及びドレイン（拡散層Ｄ５〜Ｄ７）の電位も通常電位のままとなる。
【００８０】
なお、図２に示した異常電位差Ｅは電源端子１７ａとデータ入出力端子１４との間に発生したものであり、電源配線ＶＳＳＱに供給される異常電位は、保護素子ＨＧｖ１を通じて間接的に供給されるものに過ぎない。したがって、図２にも示したように、電源配線ＶＤＤＱを通じて供給される異常電位がプリバッファ４２ａまで到達するとしても、電源配線ＶＳＳＱに供給される異常電位はプリバッファ４２ａまで到達しない場合が多いと考えられる。したがって、上記のように、拡散層Ｄ５〜Ｄ７の電位が通常電位のままという事態が発生し得る。
【００８１】
電流ｒ０２２２は、電流ｒ０２２の他の一部である。この電流ｒ０２２２は、プリバッファ４２ａ内のトランジスタＴ５のソース（拡散層Ｄ８）に流れ込む。これを受けてトランジスタＴ５でもスナップバック現象が発生し、電流ｒ０２２２は、それぞれ電流ｒ０２２２１，ｒ０２２２２としてトランジスタＴ３，Ｔ１のゲート電極に流れ出る。
【００８２】
こうして電流ｒ０２２２１が流れ込む結果、トランジスタＴ３のゲート電極の電位は異常電位となる。一方で、上述したように、トランジスタＴ３のソース及びドレイン（拡散層Ｄ５，Ｄ６）の電位は通常電位のままである。したがって、トランジスタＴ３のゲート絶縁膜の両端には大きな電位差が印加され、これによってトランジスタＴ３のゲート絶縁膜が破壊されてしまう。
【００８３】
同様の理由により、トランジスタＴ４のゲート電極にも異常電位が供給され、その結果としてトランジスタＴ４のゲート絶縁膜も破壊されてしまう可能性がある。
【００８４】
本発明によれば、このようなトランジスタＴ３，Ｔ４のゲート絶縁膜の破壊を防止できる。以下、図８に戻って詳しく説明する。
【００８５】
電流ｒ０２２１以外の各電流については、図１０に示した比較例と同様である。一方、電流ｒ０２２１については、拡散層Ｄ１に流れ込む電流ｒ０２２１１の他に、拡散層Ｄ４に流れ込む電流ｒ０２２１２が生ずることになる。これを受け、拡散層Ｄ４と拡散層Ｄ３との間でスナップバック現象が発生する。その結果、トランジスタＴ２のドレインである拡散層Ｄ３の電位が異常電位となるので、トランジスタＴ３，Ｔ４のソース及びドレイン（拡散層Ｄ５〜Ｄ７）の電位も異常電位となる。したがって、トランジスタＴ３，Ｔ４のゲート絶縁膜の両端には、図１０に示した比較例のような大きな電位差は発生しないことになるので、トランジスタＴ３，Ｔ４のゲート絶縁膜の破壊が防止される。
【００８６】
以上説明したように、本実施の形態による半導体装置１によれば、静電気放電に伴う異常電圧が電源配線ＶＤＤＱに供給された場合に、拡散層Ｄ４を介して拡散層Ｄ３に異常電圧を伝達することが可能になる。したがって、被破壊トランジスタとしてのトランジスタＴ３，Ｔ４において、ゲート絶縁膜の破壊が発生することを防止できる。
【００８７】
次に、プルダウン側の構成に着目して説明する。
【００８８】
図１１は、図６に示した各回路要素のうち、プリバッファ４２ａＡ内のインバータ回路６３＿ｍ及びＮＡＮＤ回路６４＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。以下では、ｍ番目のプルダウンインピーダンス調整コードＮＣＯＤＥ＿ｍに対応するインバータ回路６３＿ｍ、ＮＡＮＤ回路６３＿ｍ、及びトランジスタ６７＿ｍに着目して説明するが、１〜ｍ−１番目のプルダウンインピーダンス調整コードＮＣＯＤＥ＿ｍに対応する各回路も同様である。
【００８９】
図６に示したように、ＮＡＮＤ回路６４＿ｍは、ｎチャンネル型の電界効果トランジスタＴ７，Ｔ８，Ｅ２と、ｐチャンネル型の電界効果トランジスタＴ９，Ｔ１０とを含んで構成される。このうち、ＮＡＮＤ論理を実現するのはトランジスタＴ７〜Ｔ１０であり、トランジスタＥ２は、静電気放電に伴う異常電位差の入力によってトランジスタＴ９，Ｔ１０等のゲート絶縁膜が破壊されることを防止するための保護素子である。
【００９０】
トランジスタＴ１０，Ｔ８，Ｔ７は、電源配線ＶＤＤＱと電源配線ＶＳＳＱとの間に、この順で直列に接続される。また、トランジスタＴ９は、トランジスタＴ１０と並列に接続される。トランジスタＴ７，Ｔ９のゲート電極には、インバータ回路６３＿ｍを介して、ｍ番目のプルダウンインピーダンス調整コードＮＣＯＤＥ＿ｍが共通に供給される。また、トランジスタＴ８，Ｔ１０のゲート電極には、データ信号ＯＵＴＮ＿Ａが共通に供給される。ＮＡＮＤ回路６４＿ｍの出力信号であるプルダウンイネーブル信号ＥＮＮ＿Ａ＿ｍは、トランジスタＴ８のドレインから取り出される。
【００９１】
インバータ回路６３＿ｍは、ｎチャンネル型の電界効果トランジスタＴ１１と、ｐチャンネル型の電界効果トランジスタＴ１２とを含んで構成される。これらは、電源配線ＶＤＤＱと電源配線ＶＳＳＱとの間に直列に接続される。トランジスタＴ１１，Ｔ１２のゲート電極には、ｍ番目のプルダウンインピーダンス調整コードＮＣＯＤＥ＿ｍが共通に供給される。インバータ回路６３＿ｍの出力は、トランジスタＴ１１のドレインから取り出される。
【００９２】
図１１に示すように、半導体基板２の表面には、それぞれｐ型であるウエル（ＰＷＥＬＬ）Ｗ５，Ｗ７と、それぞれｎ型であるウエル（ＮＷＥＬＬ）Ｗ６，Ｗ８とが設けられる。そして、ウエルＷ５内にはそれぞれｐ型である拡散層Ｄ１２〜Ｄ１５が、ウエルＷ３内にはそれぞれｎ型である拡散層Ｄ１６〜Ｄ１８が、ウエルＷ７内にはそれぞれｐ型である拡散層Ｄ１９，Ｄ２０が、ウエルＷ８内にはそれぞれｎ型である拡散層Ｄ２１，Ｄ２が、それぞれ配置される。拡散層Ｄ１２と拡散層Ｄ１３は、ｐ型の領域（ウエルＷ５）を挟んで、互いに隣接して配置される。拡散層Ｄ１３と拡散層Ｄ１４（ウエルＷ５）、拡散層Ｄ１５と拡散層Ｄ１４（ウエルＷ５）、拡散層Ｄ１９と拡散層Ｄ２０（ウエルＷ７）も同様である。一方、拡散層Ｄ１６と拡散層Ｄ１７は、ｎ型の領域（ウエルＷ６）を挟んで、互いに隣接して配置される。拡散層Ｄ１８と拡散層Ｄ１７（ウエルＷ６）、拡散層Ｄ２１と拡散層Ｄ２２（ウエルＷ８）も同様である。
【００９３】
トランジスタＴ７のソース及びドレインは、それぞれ拡散層Ｄ１２，Ｄ１３によって構成される。また、トランジスタＴ８のソース及びドレインは、それぞれ拡散層Ｄ１３，Ｄ１４によって構成される。拡散層Ｄ１２は中層配線を介して第４のサブ電源配線ＶＳＳＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＴ７のソースには外部電圧ＶＳＳＱが供給される。また、拡散層Ｄ１４は、中層配線を介して拡散層Ｄ１７及びトランジスタ６７＿ｍのゲート電極に接続される。この中層配線によって送受信される信号は、上述したプルダウンイネーブル信号ＥＮＮ＿Ａ＿ｍである。拡散層Ｄ１３は、いずれの配線にも接続されないフローティング状態とされている。
【００９４】
トランジスタＴ９のソース及びドレインは、それぞれ拡散層Ｄ１６，Ｄ１７によって構成される。また、トランジスタＴ１０のソース及びドレインは、それぞれ拡散層Ｄ１８，Ｄ１７によって構成される。拡散層Ｄ１６，Ｄ１８はそれぞれ中層配線を介して第４のサブ電源配線ＶＤＤＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＴ９，Ｔ１０のソースには外部電圧ＶＤＤＱが供給される。拡散層Ｄ１７は、上述したように、拡散層Ｄ１４及びトランジスタ６７＿ｍのゲート電極に接続される。
【００９５】
トランジスタＴ１１のソース及びドレインは、それぞれ拡散層Ｄ１９，Ｄ２０によって構成される。拡散層Ｄ１９は中層配線を介して第４のサブ電源配線ＶＳＳＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＴ１１のソースには外部電圧ＶＳＳＱが供給される。一方、トランジスタＴ１２のソース及びドレインは、それぞれ拡散層Ｄ２１，Ｄ２２によって構成される。拡散層Ｄ２１は中層配線を介して第４のサブ電源配線ＶＤＤＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＴ６のソースには外部電圧ＶＤＤＱが供給される。拡散層Ｄ２０，Ｄ２２は中層配線を介して互いに接続され、さらに、トランジスタＴ７，Ｔ９のゲート電極に共通に接続される。
【００９６】
トランジスタＥ２のソース及びドレインは、それぞれ拡散層Ｄ１５，Ｄ１４によって構成される。拡散層Ｄ１５は中層配線を介して第４のサブ電源配線ＶＳＳＱ＿ｓｕｂ４と接続されており、したがって、トランジスタＥ２のソースには外部電圧ＶＳＳＱが供給される。トランジスタＥ２のゲート電極は、中層配線を介して拡散層Ｄ１５と接続される。つまり、トランジスタＥ２はダイオード接続されている。
【００９７】
トランジスタ６７＿ｍは、図６に示すように、実際には並列に接続された複数のｎチャンネル型電界効果トランジスタによって構成される。図１１には、これら複数のｎチャンネル型電界効果トランジスタの平面構造も示している。同図に示すように、各ｎチャンネル型電界効果トランジスタのソースは、中層配線を介して第５のサブ電源配線ＶＳＳＱ＿ｓｕｂ５と接続される。また、各ｎチャンネル型電界効果トランジスタのドレインからは、リードデータＲＤＡＴＡ＿Ａが取り出される。
【００９８】
以上の構成により、半導体装置１では、電源端子１７ｂとデータ入出力端子１４の間に静電気放電に伴う異常電位差が発生した場合に、フローティング状態の拡散層Ｄ１３を含むトランジスタＴ７，Ｔ８でスナップバック現象が起きず、その結果として拡散層Ｄ１２経由では拡散層Ｄ１４に異常電圧が伝達されなかったとしても、拡散層Ｄ１５を介して拡散層Ｄ１４に異常電圧を伝達することが可能になる。その結果、プルアップ側と同様の理由により、トランジスタＴ９，Ｔ１０において、ゲート絶縁膜の破壊が発生することを防止できるようになる。
【００９９】
以下、第１の実施の形態による半導体装置１の変形例について、説明する。以下ではプルアップ側に着目して説明するが、プルダウン側についても同様の変形が可能である。
【０１００】
図１２は、第１の変形例による半導体装置１に関して、プリバッファ４２ａＡ内のインバータ回路６３＿ｍ及びＮＡＮＤ回路６４＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍ，６７＿ｍの平面構造を示す図である。
【０１０１】
本変形例では、トランジスタＥ１に代えて保護素子Ｅ３を用いる。保護素子Ｅ３は、トランジスタＥ１からゲート電極を取り除いた構成を有する素子である。拡散層Ｄ４から拡散層Ｄ３への異常電圧の伝達は、拡散層Ｄ４と拡散層Ｄ３の間で発生するスナップバック現象を利用して行われるので、トランジスタＥ１のゲート電極は特に必要とされない。したがって、図１２に示すように、ゲート電極を有しない保護素子Ｅ３を用いても、第１の実施の形態と同様の効果を得ることが可能になる。
【０１０２】
図１３は、第２の変形例による半導体装置１に関して、プリバッファ４２ａＡ内のインバータ回路６３＿ｍ及びＮＡＮＤ回路６４＿ｍ、並びに、出力バッファ４２ｂＡ内のトランジスタ６６＿ｍの平面構造を示す図である。
【０１０３】
本変形例では、半導体基板２の表面に、上述したウエルＷ１〜Ｗ４に加え、ｎ型のウエル（ＮＷＥＬＬ）Ｗ９が設けられる。拡散層Ｄ４は、このウエルＷ９の内側に設けられる。また、拡散層Ｄ３は、ウエルＷ１内だけでなくウエルＷ９内にも配置される。図１３では、拡散層Ｄ３のうちウエルＷ９内に配置される部分を拡散層Ｄ３ａと表記している。拡散層Ｄ３のうちウエルＷ１内に形成された部分と、ウエルＷ９内に形成された部分（拡散層Ｄ３ａ）とは、中層配線を介して電気的に一体化している。また、拡散層Ｄ４，Ｄ３ａは、ｎ型の領域（ウエルＷ９）を挟んで、互いに隣接して配置される。
【０１０４】
本変形例では、トランジスタＥ１に代えてトランジスタＥ４を保護素子として用いる。トランジスタＥ４のソース及びドレインは、それぞれ拡散層Ｄ４，Ｄ３ａによって構成される。拡散層Ｄ４に外部電圧ＶＤＤＱが供給される点、及びトランジスタＥ４のゲート電極の構成は、トランジスタＥ１におけるものと同様である。
【０１０５】
以上の構成によれば、トランジスタＥ４は、静電気放電に伴う異常電圧が電源端子１７ａ（図８）に供給された場合に、トランジスタＥ１と同様にスナップバック現象を起こすことができる。したがって、拡散層Ｄ３ａはもちろん、拡散層Ｄ３のうちウエルＷ１に形成されている部分にまで、拡散層Ｄ４を介して異常電圧を伝達することができるので、本変形例によっても、第１の実施の形態と同様の効果を得ることが可能になる。
【０１０６】
図１４は、本発明の第２の実施の形態による半導体装置の回路構成を示す図である。同図に示すように、本実施の形態による半導体装置は、インバータ回路１００，１０３、クロックドインバータ１０１，１０４、及び出力バッファ１０２，１０５を有して構成される。また、図１５は、このうちインバータ回路１００、クロックドインバータ１０１、及び、出力バッファ１０２の平面構造を示す図である。以下、これらの図を参照しながら説明する。
【０１０７】
図１４と図６とを比較すると理解されるように、本実施の形態による半導体装置は、第１の実施の形態による半導体装置１のプリバッファ４２ａＡにおいて、ｍ番目のプルアップインピーダンス調整コードＰＣＯＤＥ＿ｍに対応するインバータ回路６０＿ｍ、ＮＯＲ回路６１＿ｍ、及びトランジスタ６６＿ｍをそれぞれインバータ回路１００、クロックドインバータ１０１、及び出力バッファ１０２で置き換えるとともに、ｍ番目のプルダウンインピーダンス調整コードＮＣＯＤＥ＿ｍに対応するインバータ回路６３＿ｍ、ＮＡＮＤ回路６４＿ｍ、及びトランジスタ６７＿ｍをそれぞれインバータ回路１０３、クロックドインバータ１０４、及び出力バッファ１０５で置き換え、さらに、プルアップインピーダンス調整コードＰＣＯＤＥ＿０〜ＰＣＯＤＥ＿ｍ−１にかかる構成、及び、プルダウンインピーダンス調整コードＮＣＯＤＥ＿０〜ＮＣＯＤＥ＿ｍ−１にかかる構成を削除したものとなっている。また、プルアップインピーダンス調整コードＰＣＯＤＥ＿ｍ及びプルダウンインピーダンス調整コードＮＣＯＤＥ＿ｍに代えてクロック信号ＣＬＫが供給され、データ信号ＯＵＴＰ＿Ａ，ＯＵＴＮ＿Ａに代えてそれぞれデータ信号ＡＰ，ＡＮが供給される点でも、第１の実施の形態による半導体装置１と異なっている。その他の点、すなわち図１〜図５に示した半導体装置の基本的な構成は第１の実施の形態による半導体装置１と同一であるので、第１の実施の形態と同一である構成には同一の符号を付し、重複した説明は省略する。また、以下ではプルアップ側の構成、すなわち、インバータ回路１００、クロックドインバータ１０１、及び出力バッファ１０２に着目して説明するが、プルダウン側の構成、すなわち、インバータ回路１０３、クロックドインバータ１０４、及び出力バッファ１０５についても同様である。
【０１０８】
図１４に示すように、クロックドインバータ１０１は、ｐチャンネル型の電界効果トランジスタＴ１，Ｔ２，Ｅ１と、ｎチャンネル型の電界効果トランジスタＴ１３，Ｔ１４，Ｅ５とを含んで構成される。このうち、クロックドインバータとしての機能を実現するのはトランジスタＴ１，Ｔ２，Ｔ１３，Ｔ１４であり、トランジスタＥ１，Ｅ５は、静電気放電に伴う異常電位差の入力によってトランジスタＴ１，Ｔ１３等のゲート絶縁膜が破壊されることを防止するための保護素子である。
【０１０９】
トランジスタＴ１，Ｔ２，Ｔ１４，Ｔ１３は、電源配線ＶＤＤＱと電源配線ＶＳＳＱとの間に、この順で直列に接続される。トランジスタＴ１，Ｔ１４のゲート電極には、インバータ回路１００を介して、クロック信号ＣＬＫが共通に供給される。また、トランジスタＴ２，Ｔ１４のゲート電極には、データ信号ＡＰが共通に供給される。クロックドインバータ１０１の出力信号である信号ＢＰは、トランジスタＴ２のドレインから取り出される。
【０１１０】
インバータ回路１００は、第１の実施の形態で説明したインバータ回路６０＿ｍ（図６，図７参照）と同一の構成を有している。また、出力バッファ１０２は、第１の実施の形態で説明したトランジスタ６６＿ｍ（図６，図７参照）と同一の構成を有している。
【０１１１】
半導体基板２の表面にウエルＷ１〜Ｗ４が設けられる点は第１の実施の形態と同一である。また、ウエルＷ１，Ｗ３，Ｗ４については、その内部の構成も第１の実施の形態と同一である。したがって、クロックドインバータ１０１内のトランジスタＴ１，Ｔ２，Ｅ１、及び、インバータ回路１００内のトランジスタＴ５，Ｔ６の構成も、第１の実施の形態と同一である。
【０１１２】
一方、ウエルＷ２の内部の構成は、第１の実施の形態によるものと異なっている。具体的には、ウエルＷ２内には、それぞれｎ型である拡散層Ｄ２３〜Ｄ２６が配置される。拡散層Ｄ２３と拡散層Ｄ２４は、ｐ型の領域（ウエルＷ２）を挟んで、互いに隣接して配置される。拡散層Ｄ２４と拡散層Ｄ２５、拡散層Ｄ２６と拡散層Ｄ２５も同様である。
【０１１３】
トランジスタＴ１３のソース及びドレインはそれぞれ拡散層Ｄ２３，Ｄ２４によって構成され、トランジスタＴ１４のソース及びドレインはそれぞれ拡散層Ｄ２４，Ｄ２５によって構成される。また、トランジスタＥ５のソース及びドレインは、それぞれ拡散層Ｄ２６，Ｄ２５によって構成される。
【０１１４】
拡散層Ｄ２３，２６はそれぞれ、中層配線を介して第４のサブ電源配線ＶＳＳＱ＿ｓｕｂ４と接続される。したがって、トランジスタＴ１３，Ｅ５のソースには外部電圧ＶＳＳＱが供給される。また、拡散層Ｄ２５は、中層配線を介して、拡散層Ｄ３及び出力バッファ１０２を構成するトランジスタのゲート電極に接続される。この中層配線によって送受信される信号は、上述した信号ＢＰである。拡散層Ｄ２４は、いずれの配線にも接続されないフローティング状態とされている。
【０１１５】
以上の構成により、もし仮に拡散層Ｄ４，Ｄ２６がないとすると、トランジスタＴ１，Ｔ２，Ｔ１３，Ｔ１４では、第１の実施の形態で説明したトランジスタＴ３と同様の理由により、静電気放電に伴う異常電位差が入力された場合にゲート絶縁膜の破壊が発生するおそれがある。すなわち、まずトランジスタＴ１３，Ｔ１４については、静電気放電に伴う異常電圧が電源配線ＶＤＤＱに供給された場合に、フローティング状態の拡散層Ｄ２を含むトランジスタＴ１，Ｔ２でスナップバック現象が起きず、その結果として拡散層Ｄ１経由で拡散層Ｄ３に異常電圧が伝達されないために拡散層Ｄ２３〜Ｄ２５の電位が異常電圧とならず、一方でトランジスタＴ１３，Ｔ１４のゲート電極にインバータ回路１００等から異常電圧が供給されると、ゲート絶縁膜に大きな電位差が加わり、それによってゲート絶縁膜が破壊されてしまうおそれがある。また、トランジスタＴ１，Ｔ２については、静電気放電に伴う異常電圧が電源配線ＶＳＳＱに供給された場合に、フローティング状態の拡散層Ｄ２４を含むトランジスタＴ１３，Ｔ１４でスナップバック現象が起きず、その結果として拡散層Ｄ２３経由で拡散層Ｄ２５に異常電圧が伝達されないために拡散層Ｄ１〜Ｄ３の電位が異常電圧とならず、一方でトランジスタＴ１，Ｔ２のゲート電極にはインバータ回路１００等から異常電圧が供給されると、ゲート絶縁膜に大きな電位差が加わり、それによってゲート絶縁膜が破壊されてしまうおそれがある。
【０１１６】
本実施の形態によれば、拡散層Ｄ４，Ｄ２６を設けているので、静電気放電に伴う異常電圧が電源配線ＶＤＤＱに供給された場合には、拡散層Ｄ４経由で拡散層Ｄ２３，Ｄ２４に異常電圧を供給することができ、静電気放電に伴う異常電圧が電源配線ＶＳＳＱに供給された場合には、拡散層Ｄ２６経由で拡散層Ｄ１，Ｄ２に異常電圧を供給することができる。したがって、少なくともトランジスタＴ２，Ｔ１４については、ゲート絶縁膜の破壊を防止することが可能になる。
【０１１７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１８】
例えば、上記第１の実施の形態ではＮＯＲ回路及びＮＡＮＤ回路の例を取り上げ、上記第２の実施の形態ではクロックドインバータの例を取り上げたが、フローティング状態の拡散層が存在する場合、これらの回路に限らずとも上記のような問題は発生しうる。本発明は、そのような場合にも好適に適用できる。
【０１１９】
また、上記各実施の形態では、被破壊トランジスタのゲート電極にインバータ回路から異常電圧を供給されるとしたが、被破壊トランジスタのゲート電極に異常電圧を供給する可能性のある回路は、インバータ回路に限られるものではない。被破壊トランジスタのゲート電極にインバータ回路以外の回路から異常電圧が供給される場合であっても、本発明は好適に適用可能である。
【０１２０】
なお、各図面においては同電位の互いに隣接するＰＷＥＬＬ同士、ＮＷＥＬＬ同士が分離されるように描いているが、１つのＷＥＬＬとして纏められていてもよい。
【符号の説明】
【０１２１】
Ｄ１〜Ｄ２６，Ｄ３ａ  拡散層
Ｅ１〜Ｅ５            保護素子
Ｈ，Ｈ１〜Ｈ３        スルーホール導体
ＨＧ，ＨＧｖ，ＨＧｖ１，ＨＧｖ２  保護素子
ＨＧ１，ＨＧ２        ダイオード
Ｔ１〜Ｔ１４，６６＿０〜６６＿ｍ，６７＿０〜６７＿ｍ  トランジスタ
ＶＤＤ＿ｍａｉｎ，ＶＳＳ＿ｍａｉｎ，ＶＤＤＱ＿ｍａｉｎ，ＶＳＳＱ＿ｍａｉｎ  メイン電源配線
ＶＤＤＱ＿ｓｕｂ１，ＶＳＳＱ＿ｓｕｂ１，ＶＤＤＱ＿ｓｕｂ２，ＶＳＳＱ＿ｓｕｂ２，ＶＤＤＱ＿ｓｕｂ３，ＶＳＳＱ＿ｓｕｂ３，ＶＤＤＱ＿ｓｕｂ４，ＶＳＳＱ＿ｓｕｂ４，ＶＤＤＱ＿ｓｕｂ５，ＶＳＳＱ＿ｓｕｂ５  サブ電源配線
Ｗ１〜Ｗ９            ウエル
１０，１１            クロック端子
１２                  コマンド端子
１３                  アドレス端子
１４                  データ入出力端子
１５                  キャリブレーション端子
１６ａ，１６ｂ，１７ａ，１７ｂ  電源端子
２１                  クロック入力回路
２２                  タイミングジェネレータ
２３                  コマンド入力回路
２４                  コマンドデコーダ
２５                  アドレス入力回路
２６                  アドレスラッチ回路
３０                  モードレジスタ
３２                  カラムデコーダ
３３                  ロウデコーダ
３４                  メモリセルアレイ
４０                  ＦＩＦＯ回路
４１                  前段回路
４２                  入出力回路
４２ａ，４２ａＡ，４２ａＢ，４２ａＣ  プリバッファ
４２ｂ，４２ｂＡ，４２ｂＢ，４２ｂＣ，１０２，１０５  出力バッファ
４３                  内部電源発生回路
４４                  キャリブレーション回路
６０＿０〜６０＿ｍ，６２＿０〜６２＿ｍ，６３＿０〜６３＿ｍ，６５＿０〜６５＿ｍ，１００，１０３  インバータ回路
６１＿０〜６１＿ｍ    ＮＯＲ回路
６４＿０〜６４＿ｍ    ＮＡＮＤ回路
１０１，１０４        クロックドインバータ
【図１】
2014143257.tif 000003
【図２】
2014143257.tif 000004
【図３】
2014143257.tif 000005
【図４】
2014143257.tif 000006
【図５】
2014143257.tif 000007
【図６】
2014143257.tif 000008
【図７】
2014143257.tif 000009
【図８】
2014143257.tif 000010
【図９】
2014143257.tif 000011
【図１０】
2014143257.tif 000012
【図１１】
2014143257.tif 000013
【図１２】
2014143257.tif 000014
【図１３】
2014143257.tif 000015
【図１４】
2014143257.tif 000016
【図１５】
2014143257.tif 000017