(57)【要約】【課題】ＳＯＩ基板上のＭＩＳＦＥＴの高抵抗化を防ぎ、半導体装置の性能を向上させる。【解決手段】ＳＯＩ基板上部のＳＯＩ層ＳＬの上面から半導体基板ＳＢの途中深さまで達する素子分離領域ＳＴＩと、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなる積層膜との間に保護膜ＰＦを介在させることにより、素子分離領域ＳＴＩの密度を高める。これにより、素子分離領域ＳＴＩ形成後のエッチング工程によりＳＯＩ層ＳＬの側壁が素子分離領域ＳＴＩから露出することに起因して、ＳＯＩ層ＳＬの幅が小さくなることを防ぐ。【選択図】図１０
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【特許請求の範囲】
【請求項１】
（ａ１）半導体基板、前記半導体基板上の第１絶縁膜、および前記第１絶縁膜上の半導体層を有するＳＯＩ基板を用意する工程、
（ｂ１）前記半導体層および前記第１絶縁膜を開口し、前記半導体基板の上面を露出する第１の溝を形成する工程、
（ｃ１）前記第１の溝の側壁を第２絶縁膜により覆う工程、
（ｄ１）前記第１の溝の底部の前記半導体基板を除去することで、前記半導体層の上面から前記半導体基板の途中深さまで達する第２の溝を形成する工程、
（ｅ１）前記第２の溝内に第３絶縁膜を埋め込むことで、前記第３絶縁膜を含む素子分離領域を形成する工程、
（ｆ１）前記半導体層上に、前記素子分離領域により他の領域と分離された半導体素子を形成する工程、
を有し、
前記第１絶縁膜と前記第３絶縁膜との間には、前記第２絶縁膜が介在する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体層と前記第３絶縁膜との間に前記第２絶縁膜が介在する、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記（ｂ１）工程では、前記第１の溝内の側壁において、前記第２絶縁膜の側壁が前記半導体層の側壁よりも後退することで、前記第１絶縁膜の側壁の近傍であって、前記半導体層と前記半導体基板との間に窪みが形成され、
前記第２絶縁膜は前記窪みを埋め込んでいる、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記（ｃ１）工程では、前記（ｂ１）工程で前記半導体層の側壁に対して前記第２絶縁膜が後退した長さ以上の膜厚を有する前記第２絶縁膜を形成する、半導体装置の製造方法。
【請求項５】
請求項３記載の半導体装置の製造方法において、
前記（ｂ１）工程は、
（ｂ２）前記半導体層および前記第１絶縁膜を開口し、前記半導体基板の上面を露出する前記第１の溝を形成する工程、
（ｂ３）前記ＳＯＩ基板を洗浄する工程、
を含み、
前記（ｂ３）工程により、前記第１絶縁膜の側壁が後退して前記窪みが形成される、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜は窒化シリコンまたは酸化シリコンを含む、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
（ｄ２）前記（ｄ１）工程の後、前記（ｅ１）工程の前に熱処理を行い、前記第２の溝内に露出する前記半導体基板の表面に第４絶縁膜を形成する工程をさらに有する、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法において、
前記（ｆ１）工程では、前記素子分離領域の表面の一部がエッチングにより除去される、半導体装置の製造方法。
【請求項９】
（ａ１）半導体基板、前記半導体基板上の第１絶縁膜、および前記第１絶縁膜上の第１半導体層を有するＳＯＩ基板を用意する工程、
（ｂ１）前記第１半導体層および前記第１絶縁膜を開口し、前記半導体基板の上面を露出する第１の溝を形成する工程、
（ｃ１）前記第１の溝の側壁を第２半導体層により覆う工程、
（ｄ１）前記第１の溝の底部の前記半導体基板を除去することで、前記第１半導体層の上面から前記半導体基板の途中深さまで達する第２の溝を形成する工程、
（ｄ２）熱処理を行い、前記第２半導体層の全膜厚を酸化して第２絶縁膜を形成する工程、
（ｅ１）前記第２の溝内に第３絶縁膜を埋め込むことで、前記第３絶縁膜を含む素子分離領域を形成する工程、
（ｆ１）前記第１半導体層上に半導体素子を形成する工程、
を有し、
前記第１絶縁膜と前記第３絶縁膜との間には、前記第２絶縁膜が介在する、半導体装置の製造方法。
【請求項１０】
半導体基板、前記半導体基板上の第１絶縁膜、および前記第１絶縁膜上の半導体層を有するＳＯＩ基板と、
前記半導体層の上面から前記半導体基板の途中深さまで達する溝内に埋め込まれた素子分離領域と、
前記素子分離領域および前記第１絶縁膜との間に形成された第２絶縁膜と、
前記半導体層上に形成された半導体素子と、
を有する、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記素子分離領域および前記半導体層との間に前記第２絶縁膜が介在する、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記第１絶縁膜の側壁の近傍であって、前記半導体層と前記半導体基板との間に、前記半導体層の側壁に対して凹んでいる窪みが形成されており、
前記第２絶縁膜は前記窪みを埋め込んでいる、半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記窪み内の前記第２絶縁膜の膜厚は、前記溝内の一方の側壁において、前記半導体層の側壁と前記第１絶縁膜の側壁間との間の距離以上の大きさを有している、半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、
前記第２絶縁膜は窒化シリコンまたは酸化シリコンを含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
寄生容量の発生を抑えることのできる半導体装置として、現在、ＳＯＩ基板を用いた半導体装置が使用されている。ＳＯＩ基板は、高抵抗なＳｉ（シリコン）などからなる支持基板上にＢＯＸ（Buried Oxide）膜（埋め込み酸化膜）が形成され、ＢＯＸ膜上にＳｉ（シリコン）を主に含む薄い層（シリコン層、ＳＯＩ層）が形成された基板である。ＳＯＩ基板上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）を形成した場合、シリコン層に形成された拡散領域に発生する寄生容量を低減することができる。このため、ＳＯＩ基板を用いて半導体装置を製造することで、半導体装置の集積密度および動作速度の向上、ラッチアップフリー化などが期待できる。
【０００３】
特許文献１（特開２０１０−２５１３６６号公報）には、ＳＯＩ基板の支持基板と、素子分離領域との境界に対し、ＳＯＩ層の端部を後退させ、また、支持基板の上面の端部のエッジを丸めることが記載されている。
【０００４】
特許文献２（特開２００３−３３２４１６号公報）には、ＳＯＩ基板のＳＯＩ層の上面に、ＢＯＸ膜まで達しない溝を形成し、続いて当該溝の内側の側壁を熱処理により酸化させた後、当該溝の底部をエッチングすることで、ＳＯＩ層を貫通し、ＢＯＸ膜の上面に達する溝を形成し、その後当該溝内に絶縁膜を埋め込むことが記載されている。
【０００５】
特許文献３（特開２００５−２９４７５９号公報）には、シリコン基板の上面に溝を形成し、続いて当該溝の内側の側壁に絶縁膜を形成した後、当該溝の底部をさらにエッチングし、これにより形成された溝内に絶縁膜を埋め込むことが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２５１３６６号公報
【特許文献２】特開２００３−３３２４１６号公報
【特許文献３】特開２００５−２９４７５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＳＯＩ基板上に複数種類の素子を用形成する場合、支持基板に打ち込む不純物などを素子間で分離するために、ＳＯＩ層およびＢＯＸ膜を貫通して支持基板の途中深さまで達する溝に絶縁膜を埋め込むことで素子分離領域を形成する。この場合、当該溝を形成する過程で、溝の側壁に露出するＢＯＸ膜の側壁が、支持基板およびＳＯＩ層の側壁よりも後退して窪みが形成されることが考えられる。
【０００８】
その後の工程で当該後退部分、つまり窪みに埋め込まれた絶縁膜はエッチングなどにより除去されやすいため、当該絶縁膜が除去されてＳＯＩ層の側壁が当該絶縁膜から露出すると、ＳＯＩ層の側壁が除去され、ＳＯＩ層の幅が小さくなる虞がある。ＳＯＩ層の幅が狭まると、ＳＯＩ基板上に形成する素子の抵抗が高くなり、素子の所望の特性が得られず、半導体装置の性能が低下する問題が生じる。
【０００９】
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
一実施の形態である半導体装置の製造方法は、支持基板上のＢＯＸ膜およびＳＯＩ層を開口する溝の側壁を保護膜により覆った後、ＳＯＩ層の上面から半導体基板の途中深さまで達する溝を形成し、当該溝内に素子分離領域を形成するものである。
【００１２】
また、一実施の形態である半導体装置は、ＳＯＩ基板上部のＳＯＩ層の上面から半導体基板の途中深さまで達する素子分離領域を有し、当該素子分離領域と、ＢＯＸ膜およびＳＯＩ層からなる積層膜との間に介在する保護膜を有するものである。
【発明の効果】
【００１３】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。特に、半導体装置の抵抗を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す断面図である。
【図２】図１に続く半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１２に続く半導体装置の製造方法を示す断面図である。
【図１５】図１３に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】図２０に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】本発明の一実施の形態である半導体装置の製造方法を示す断面図である。
【図３０】比較例である半導体装置の製造方法を示す断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１６】
本実施の形態では、ＳＯＩ基板に対し素子分離領域を形成する際に、ＢＯＸ膜上のＳＯＩ層の幅が小さくなり、ＳＯＩ基板上の素子の抵抗が上昇することを防ぐことについて、以下に説明する。
【００１７】
まず、本実施の形態による、ＳＯＩ基板上の素子分離領域およびＭＩＳ型電界効果トランジスタ（以下単にＭＩＳＦＥＴと呼ぶ）の製造工程を、図面を参照して説明する。図１〜図２８は、本実施の形態である半導体装置、つまりＳＯＩ基板上およびバルクシリコン基板上のそれぞれに形成する、ｎチャネル型およびｐチャネル型のＭＩＳＦＥＴの製造工程中の断面図である。特に、図１〜図１０では、本実施の形態の特徴である素子分離領域の形成工程について説明する。
【００１８】
まず、図１に示すように、上方にＢＯＸ膜ＢＸおよびＳＯＩ層（シリコン層）ＳＬが積層された半導体基板ＳＢを用意する。半導体基板ＳＢはＳｉ（シリコン）からなる支持基板であり、半導体基板ＳＢ上のＢＯＸ膜ＢＸ、つまり第１絶縁膜は酸化シリコン膜であり、ＢＯＸ膜ＢＸ上の第１半導体層であるＳＯＩ層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる層である。
【００１９】
本願では、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上の埋め込み酸化膜であるＢＯＸ膜ＢＸと、ＢＯＸ膜ＢＸ上のＳＯＩ層ＳＬとをまとめてＳＯＩ基板と呼ぶ。また、後述する工程でＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬから露出する半導体基板ＳＢをバルクシリコン基板と呼ぶことがある。また、半導体基板ＳＢの上面がＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬにより覆われた領域をＳＯＩ領域と呼び、半導体基板ＳＢの上面がＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬから露出している領域であって、半導体素子を形成する領域をバルク領域と呼ぶ。
【００２０】
半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなるＳＯＩ基板は、以下の手順により形成することができる。つまり、まず、Ｓｉ（シリコン）からなる半導体基板ＳＢの主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋め込み酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で形成することができる。
【００２１】
また、ＳＯＩ基板は、表面に酸化膜を形成した半導体基板ＳＢと、もう１枚のＳｉ（シリコン）からなる半導体基板とを高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層を研磨して薄膜化することで形成することもできる。
【００２２】
次に、ＳＯＩ層ＳＬ上に、例えば高密度プラズマ（HDP：High Density Plasma）ＣＶＤ（Chemical Vapor Deposition）法を用いて、酸化シリコン膜からなる絶縁膜ＨＭ１を形成する。その後、絶縁膜ＨＭ１上に、例えばＣＶＤ法を用いて窒化シリコン膜からなる絶縁膜ＨＭ２を形成する。
【００２３】
次に、図２に示すように、フォトリソグラフィ技術およびエッチング法を用いて、絶縁膜ＨＭ２、ＨＭ１を一部除去して開口し、ＳＯＩ層ＳＬの上面を一部露出させる。
【００２４】
次に、図３に示すように、絶縁膜ＨＭ１、ＨＭ２をハードマスクとしてドライエッチングを行うことにより、上記開口の直下のＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸを除去することで、半導体基板ＳＢの上面を露出させる。これにより、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸを開口し、第１の溝である溝Ｗ１を形成する。
【００２５】
その後、アンモニア過酸化水素水およびフッ酸（ＨＦ）などの溶液を用いて半導体基板ＳＢの上面を洗浄することで、上記エッチング工程により生じたエッチング残渣などを除去する。ここで、Ｓｉ（シリコン）からなるＳＯＩ層ＳＬおよび窒化シリコン（ＳｉＮ）からなる絶縁膜ＨＭ２に比べて、酸化シリコン（ＳｉＯ２）からなる絶縁膜ＨＭ１およびＢＯＸ膜ＢＸは、上記溶液に対し溶けやすい。このため、図３に示すように、溝Ｗ１の側壁およびその上部において、絶縁膜ＨＭ１およびＢＯＸ膜ＢＸの側壁は、絶縁膜ＨＭ２の側壁およびＳＯＩ層ＳＬの側壁よりも後退する。
【００２６】
つまり、上記洗浄により後退した絶縁膜ＨＭ１およびＢＯＸ膜ＢＸの側壁は、溝Ｗ１の中央部に対し、ＳＯＩ層ＳＬの側壁よりも外側に位置している。これにより、溝Ｗ１の側壁において、絶縁膜ＨＭ２およびＳＯＩ層ＳＬの間、並びに、ＳＯＩ層ＳＬおよび半導体基板ＳＢの間のそれぞれに窪みが形成される。よって、ＢＯＸ膜ＢＸの側壁近傍の窪みの上には、ＳＯＩ層ＳＬの端部が庇状に張り出して形成される。ＢＯＸ膜ＢＸの側壁の、ＳＯＩ層ＳＬの側壁に対する後退量、つまり後退した距離は、例えば５ｎｍである。ここでいう後退量とは、半導体基板ＳＢの主面に沿う方向において、溝Ｗ１内の一方の側壁の、ＳＯＩ層ＳＬの側壁からＢＯＸ膜ＢＸの側壁までの距離である。
【００２７】
ＢＯＸ膜ＢＸの側壁近傍の窪みは、その内側にＢＯＸ膜ＢＸの側壁、半導体基板ＳＢの上面、およびＳＯＩ層ＳＬの底面を露出している。また、絶縁膜ＨＭ１の側壁近傍の窪みは、その内側に絶縁膜ＨＭ１の側壁、ＳＯＩ層ＳＬの上面、および絶縁膜ＨＭ２の底面を露出している。
【００２８】
次に、図４に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢ上に、例えば窒化シリコン膜からなる保護膜ＰＦを形成する。第２絶縁膜である保護膜ＰＦは、絶縁膜ＨＭ１、ＨＭ２からなる積層膜の上面および側壁と、溝Ｗ１の側壁および底面とを覆う膜である。ここで、保護膜ＰＦは、上記窪みを完全に埋め込むように形成し、また、溝Ｗ１を完全に埋め込まない膜厚で形成する。
【００２９】
つまり、溝Ｗ１内でＢＯＸ膜ＢＸの側壁に接する領域の保護膜ＰＦの表面であって、溝Ｗ１内に露出している表面が、溝Ｗ１の中央に向かって庇状に突出したＳＯＩ層ＳＬの側壁よりも、溝Ｗ１の中央に近くなる膜厚で保護膜ＰＦを形成する。ここで保護膜ＰＦの膜厚は、例えば５ｎｍとする。これにより、上記窪み内の同方向における保護膜ＰＦの膜厚は、同方向における上記後退量以上の大きさとなっている。保護膜ＰＦの膜厚をこのような大きさにすることにより、上記窪みを完全に埋め込む。
【００３０】
保護膜ＰＦの膜厚は、半導体基板ＳＢの主面に沿う方向における、溝Ｗ１の一方の側壁側における、ＳＯＩ層ＳＬの側壁とＢＯＸ膜ＢＸの側壁との間の距離、つまりＢＯＸ膜ＢＸの後退量以上の厚さである。
【００３１】
次に、図５に示すように、絶縁膜ＨＭ１、ＨＭ２からなる積層膜をハードマスクとしてドライエッチングを行うことにより、絶縁膜ＨＭ２上の保護膜ＰＦ、溝Ｗ１の底面を覆う保護膜ＰＦ、および溝Ｗ１の底部の半導体基板ＳＢの表面の一部を除去する。この工程により、半導体基板ＳＢの表面は半導体基板ＳＢの途中深さまで除去される。これにより、半導体基板ＳＢ、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬからなるＳＯＩ基板を、ＳＯＩ層ＳＬの上面から半導体基板ＳＢの途中深さまで達する第２の溝である溝Ｗ２を形成する。半導体基板ＳＢの上面から溝Ｗ２の底面までの深さは、例えば２６０ｎｍ程度である。
【００３２】
ここで、溝Ｗ１（図４参照）の側壁を覆う保護膜ＰＦは、半導体基板ＳＢ上にサイドウォール状に残り、ＢＯＸ膜ＢＸ、ＳＯＩ層ＳＬ、絶縁膜ＨＭ１およびＨＭ２のそれぞれの側壁を覆っている。つまり、絶縁膜ＨＭ２およびＳＯＩ層ＳＬの間、並びに、ＳＯＩ層ＳＬおよび半導体基板ＳＢの間のそれぞれに形成された窪みには、保護膜ＰＦが埋め込まれたままとなっている。また、半導体基板ＳＢおよびＳＯＩ層ＳＬ間の領域と同じ高さにおいて、ＢＯＸ膜ＢＸの側壁に隣接する保護膜ＰＦの表面には、窪みが形成されていない。したがって溝Ｗ２の側壁は、絶縁膜ＨＭ２の上面の端部近傍から、半導体基板ＳＢの底面に亘ってなだらかな形状で形成されている。
【００３３】
具体的にいえば、溝Ｗ２はＳＯＩ層およびＢＯＸ膜からなる積層膜の側壁を覆う保護膜ＰＦと、当該保護膜ＰＦの下の半導体基板ＳＢとを開口している。つまり、溝Ｗ２は保護膜ＰＦの上面から、半導体基板ＳＢの途中深さまで達している。したがって、溝Ｗ２の内側の側壁に露出している面は、半導体基板ＳＢの側面と、保護膜ＰＦの側面のみである。
【００３４】
次に、溝Ｗ２を形成する上記エッチングの後、洗浄工程を行うことでエッチング残渣などを除去する。図３を用いて説明した洗浄工程では、互いに材料が異なるＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸからなる積層膜の側壁が溝Ｗ１内に露出していたため、洗浄用の溶液に対する耐性の違いにより、ＢＯＸ膜ＢＸの側壁近傍に窪みが形成された。これに対し、ここではＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬのそれぞれの側壁が保護膜ＰＦにより覆われているため、洗浄を行っても溝Ｗ２の側壁に上記窪みのような凹凸は形成されない。
【００３５】
次に、図６に示すように、ＳＯＩ基板に対し熱処理を施すことにより、溝Ｗ２の底部に露出している半導体基板ＳＢの表面に、ライナー酸化膜である絶縁膜ＬＸを形成する。第４絶縁膜である絶縁膜ＬＸは、溝Ｗ２の底面に露出する半導体基板ＳＢの上面を覆い、さらに、溝Ｗ２の側壁に露出する半導体基板ＳＢの側壁を覆うように形成される。絶縁膜ＬＸの膜厚は例えば５ｎｍである。
【００３６】
保護膜ＰＦは、上記のように窒化シリコン膜により形成してもよいが、その他に、酸化シリコン膜またはポリシリコン膜を用いて形成しても構わない。ここで、上記保護膜ＰＦを第２半導体層であるポリシリコン膜により形成した場合は、絶縁膜ＬＸを形成する熱処理の際に、保護膜ＰＦの膜厚が全て酸化するように熱処理を行う。これにより、保護膜ＰＦがポリシリコン膜により構成されたまま残ることに起因して、ＳＯＩ層ＳＬおよび半導体基板ＳＢが保護膜ＰＦを介して導通してしまうことを防ぐことができる。
【００３７】
保護膜ＰＦの材料に窒化シリコン膜を用いた場合、絶縁膜ＨＭ１（ＨＤＰ膜）および絶縁膜ＣＳの一部を除去する場合など、ＳＯＩ層ＳＬ上の酸化シリコン膜を除去する工程を行なっても、保護膜ＰＦは酸化シリコンとは異なる材料であるから除去されず、ＳＯＩ層ＳＬを保護できる。
【００３８】
また、保護膜ＰＦの材料に酸化シリコン膜を用いた場合、ＢＯＸ膜ＢＸと同種の膜であるため、分離端部の電気的な性質を同じにでき、活性幅変動に伴うトランジスタ特性変動を抑制することができる。また、上記のようにポリシリコン膜を酸化させて形成した酸化シリコン膜により保護膜ＰＦを形成すると、上記効果に加え、保護膜ＰＦのウェットエッチング耐性を向上させることができる。
【００３９】
次に、図７に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法を用いて酸化シリコン膜からなる第３絶縁膜である絶縁膜ＣＳを形成し、溝Ｗ２内を完全に埋め込む。つまり、絶縁膜ＣＳの上面の高さは、いずれの領域においてもＳＯＩ層ＳＬの上面より高くなるように、絶縁膜ＣＳの膜厚を調整する。
【００４０】
次に、図８に示すように、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて絶縁膜ＣＳの上面を研磨し、絶縁膜ＨＭ２の上面を露出させる。
【００４１】
次に、図９に示すように、フッ酸（ＨＦ）を用いて絶縁膜ＣＳの上部を一部除去することで、絶縁膜ＣＳの高さを調整する。なお、絶縁膜ＣＳの上面の高さはＳＯＩ層ＳＬの上面の高さよりも高くする。ここでは例えば、絶縁膜ＣＳの上面の高さを、絶縁膜ＣＳと同様に酸化シリコン膜からなる絶縁膜ＨＭ１の上面と同等の高さにする。
【００４２】
次に、図１０に示すように、リン酸（Ｈ３ＰＯ４）を用いてウェットエッチングを行い、絶縁膜ＨＭ２を除去することで絶縁膜ＨＭ１の上面を露出させる。ここでは絶縁膜ＨＭ１が存在することで、絶縁膜ＨＭ２を除去する際にリン酸（Ｈ３ＰＯ４）によりＳＯＩ層ＳＬがダメージを受けることを防ぐことができる。
【００４３】
続いて、ウェットエッチングを行うことで絶縁膜ＨＭ１を除去し、ＳＯＩ層ＳＬの上面を露出させる。このとき、絶縁膜ＨＭ１と同様に酸化シリコン膜からなる絶縁膜ＣＳも一部が除去され、上面が低くなる。これにより、ＳＯＩ層ＳＬの上面から半導体基板ＳＢの途中深さに達し、絶縁膜ＣＳおよびＬＸを含む素子分離領域ＳＴＩを複数形成する。素子分離領域ＳＴＩは、ＳＴＩ（Shallow Trench Isolation）構造を有しており、主に絶縁膜ＣＳにより構成されている。
【００４４】
絶縁膜ＨＭ１、ＨＭ２の側壁を覆うように形成された保護膜ＰＦは、図８を用いて説明した研磨工程、図９を用いて説明した絶縁膜ＣＳの除去工程、および絶縁膜ＨＭ１、ＨＭ２の除去工程において、隣接する絶縁膜ＣＳ、ＨＭ１、ＨＭ２と共に除去される。なお、素子分離領域ＳＴＩの上面の中央部は、素子分離領域ＳＴＩの上面の端部に比べ、高く盛り上がった形状を有している。
【００４５】
ここで、絶縁膜ＨＭ１を除去する際、絶縁膜ＣＳの上面の端部が過剰に除去され、当該端部の上面の高さがＳＯＩ層の上面よりも低い位置まで後退したとしても、ＳＯＩ層ＳＬの側壁は保護膜ＰＦにより覆われているため、ＳＯＩ層ＳＬの側壁は露出しない。したがって、ＳＯＩ層ＳＬの側壁がエッチング液に晒されて除去されることを防ぐことができる。つまり、ＳＯＩ層ＳＬの側壁が後退し、ＳＯＩ基板の主面に沿う方向において、ＳＯＩ層ＳＬの幅が小さくなることを防ぐことができる。
【００４６】
図１０に示すように、素子分離領域ＳＴＩを構成する絶縁膜ＣＳと、ＢＯＸ膜ＢＸとの間には保護膜ＰＦが形成されており、ＢＯＸ膜ＢＸの当該側壁近傍の窪みは、保護膜ＰＦにより完全に埋め込まれている。保護膜ＰＦが、ＢＯＸ膜ＢＸおよびＳＯＩ層ＳＬのそれぞれの側壁を覆うように、サイドウォール状の形状で形成されているため、絶縁膜ＣＳは上記窪みのように凹んだ領域を埋め込むように形成されていない。このため、絶縁膜ＣＳを、保護膜ＰＦの近傍も含め、全体的に高い密度で形成することができる。
【００４７】
溝Ｗ２の内側の側壁に凹部を形成しないために、上述のように、ＢＯＸ膜ＢＸの側壁近傍の窪みは保護膜ＰＦにより完全に埋め込まれている。つまり、ＢＯＸ膜ＢＸの当該側壁に対して垂直な方向において、当該窪み内に形成された保護膜ＰＦの膜厚は、前記方向におけるＳＯＩ層ＳＬの側壁とＢＯＸ膜ＢＸの側壁との間の距離以上の大きさを有している。
【００４８】
以上に、半導体基板ＳＢ上に形成する各素子を分離する素子分離領域ＳＴＩの形成工程について説明した。以下では、図１１〜図２８を用い、半導体基板ＳＢ上にＳＯＩ領域およびバルク領域を設け、それぞれの領域にｐ型およびｎ型のＭＩＳＦＥＴを形成する工程について説明する。図１１〜図１３、図１５〜図２８では、図の左側にＳＯＩ領域１Ａを示し、図の右側にバルク領域１Ｂを示している。なお、図１１〜図２８では図を簡略化するため、図１０に示す絶縁膜ＬＸおよび絶縁膜ＣＳをまとめて素子分離領域ＳＴＩと呼び、一つの構造体として示す。ここで、保護膜ＰＦは素子分離領域ＳＴＩには含まれない。図１４は、製造工程中の半導体装置の断面図であり、バックゲートコンタクト領域１Ｃを示している。
【００４９】
以下では、ＳＯＩ領域に形成するＭＩＳＦＥＴをＳＯＩ−ＭＩＳＦＥＴと呼び、バルク領域に形成するＭＩＳＦＥＴをバルク−ＭＩＳＦＥＴと呼ぶ。また、ＳＯＩ領域１Ａ、バルク領域１Ｂおよびバックゲートコンタクト領域１Ｃの各領域間を分離するように、複数の素子分離領域ＳＴＩが形成されている。また、ＳＯＩ領域１Ａおよびバルク領域１Ｂのそれぞれにおいて、素子を形成する領域を分離するように複数の素子分離領域ＳＴＩが形成されている。
【００５０】
次に、図１１に示すように、熱酸化法を用いて、ＳＯＩ層の上面に酸化シリコン膜からなる絶縁膜ＯＸを形成する。なお、図１０を用いて説明した工程において、絶縁膜ＨＭ１を残すことにより、ＳＯＩ層ＳＬの上面を覆う絶縁膜ＨＭ１からなる絶縁膜ＯＸを形成しても構わない。
【００５１】
その後、絶縁膜ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１Ａに、リソグラフィ技術を用いて、薄い絶縁膜ＯＸ、薄いＳＯＩ層ＳＬおよび薄いＢＯＸ膜ＢＸを介したイオン注入により、半導体基板ＳＢの所望領域に選択的にｐ型ウエルＰ１としきい電圧制御拡散領域Ｅ１を形成する。続いて同様に、半導体基板ＳＢの所望領域に選択的にｎ型ウエルＮ１としきい電圧制御拡散領域Ｅ２を形成する。
【００５２】
続いて、図１２に示すように、ＳＯＩ−ＭＩＳＦＥＴを形成するＳＯＩ領域１Ａに、フォトレジストパターンＰＲ１を形成する。具体的には、ＳＯＩ基板上に、フォトレジスト膜を塗布し、リソグラフィ技術によりバルク−ＭＩＳＦＥＴを形成するバルク領域１Ｂと、バックゲートコンタクトを形成するバックゲートコンタクト領域１Ｃ（図１４参照）を開口するようなフォトレジストパターンＰＲ１を形成する。
【００５３】
なお、バックゲートコンタクトとは、ＳＯＩ領域１Ａに素子を形成した場合に、半導体基板ＳＢに給電し、ＢＯＸ膜ＢＸを介して当該素子の下部のＳＯＩ層ＳＬのチャネルの変調を行うために、半導体基板ＳＢに対して電気的に接続された導体膜を形成することをいう。このとき、ＳＯＩ領域１Ａとバルク領域１Ｂとの境界の素子分離領域ＳＴＩ、およびＳＯＩ領域１Ａとバックゲートコンタクト領域１Ｃ（図１４参照）の境界の素子分離領域ＳＴＩとにかかるようにフォトレジストパターンＰＲ１を形成する。これにより、ＳＯＩ領域１ＡをフォトレジストパターンＰＲ１で覆う。
【００５４】
続いて、図１３および図１４に示すように、開口されたバルク領域１Ｂ、バックゲートコンタクト領域１Ｃの絶縁膜ＯＸを、例えばフッ酸洗浄により除去する。このとき、酸化シリコン膜からなるバルク領域１Ｂの素子分離領域ＳＴＩ上部の一部も削れ、バルク領域１Ｂにおいて、半導体基板ＳＢと素子分離領域ＳＴＩとの段差を調整することが可能であり、かつ、フォトレジストパターンＰＲ１の境界部に発生するＳＴＩ上の段差をなだらかにすることが可能である。次いで、例えばドライエッチング技術によりＢＯＸ膜ＢＸをストッパーとしてＳＯＩ層ＳＬを選択的に除去した後、フォトレジストパターンＰＲ１を除去する。
【００５５】
この後、必要があれば、例えばフッ酸洗浄によりバルク領域１Ｂの半導体基板ＳＢ上のＢＯＸ膜ＢＸを除去した後、熱酸化法により半導体基板ＳＢの表面を１０ｎｍ程度酸化し、その形成された酸化シリコン膜を除去する犠牲酸化法を用い、ＳＯＩ層ＳＬを除去したドライエッチングによって半導体基板ＳＢに導入されたダメージ層を除去してもよい。その後、例えば熱酸化法により半導体基板ＳＢ上に１０ｎｍ程度の薄い酸化シリコン膜を形成しなおすことで、図１３および図１４と同じ状態が再現される。
【００５６】
以上の工程を経て形成されたバルク領域１Ｂおよびバックゲートコンタクト領域１Ｃにおいては、半導体基板ＳＢ表面とＳＯＩ領域１ＡのＳＯＩ層ＳＬ表面との段差が２０ｎｍ程度と小さい。これは、後のゲートとなるポリシリコン膜の堆積と加工において、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴを同一の工程で形成することを可能にし、段差部の加工残りまたはゲート断線の防止などに対して有効となる。
【００５７】
続いて、図１５に示すように、バルク領域１Ｂでは、リソグラフィ技術と薄いＢＯＸ膜ＢＸを介したイオン注入により、半導体基板ＳＢの所望領域に選択的にｐ型ウエルＰ２およびしきい電圧制御拡散領域Ｅ３を形成する。続いて同様に、半導体基板ＳＢの所望領域に選択的にｎ型ウエルＮ２およびしきい電圧制御拡散領域Ｅ４を形成する。
【００５８】
続いて、図１６に示すように、ＳＯＩ領域１ＡでＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜Ｆ１、バルク領域１Ｂでバルク−ＭＩＳＦＥＴのゲート絶縁膜Ｆ２を形成する。その後、例えばＣＶＤ法により４０ｎｍ厚のポリシリコン膜Ｇ１、５０ｎｍ厚の酸化シリコン膜Ｄ１、３０ｎｍ厚の窒化シリコン膜Ｄ２を順に積層し、リソグラフィ技術と異方性ドライエッチングにより、ポリシリコン膜Ｇ１からなるゲート電極と、酸化シリコン膜Ｄ１および窒化シリコン膜Ｄ２からなるゲート保護膜を形成する。
【００５９】
ここで、ＳＯＩ領域１ＡでのＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜Ｆ１、およびバルク領域１Ｂでバルク−ＭＩＳＦＥＴのゲート絶縁膜Ｆ２は、具体的には以下のようにして形成する。まず、バルク領域１Ｂの表面に露出しているＢＯＸ膜ＢＸを、例えばフッ酸洗浄により除去して半導体基板ＳＢ表面を露出させる。続いて、例えば熱酸化法により半導体基板ＳＢ上に７．５ｎｍの熱酸化膜を形成する。
【００６０】
このとき、ＳＯＩ領域１Ａも同様に、表面に露出していた絶縁膜ＯＸが除去され、ＳＯＩ層ＳＬ上に厚さ７．５ｎｍの熱酸化膜が形成されている。これを例えばリソグラフィ技術とフッ酸洗浄により選択的に除去した後、エッチング残渣およびエッチング液などを除去するために洗浄を行った後、例えば熱酸化法によりＳＯＩ層ＳＬ上に厚さ１．９ｎｍの熱酸化膜を形成する。
【００６１】
これら７．５ｎｍ厚の熱酸化膜および１．９ｎｍ厚の熱酸化膜の表面をＮＯガスにより窒化することにより０．２ｎｍの窒化膜を主表面に積層形成し、それぞれＳＯＩ層ＳＬ上に形成された絶縁膜をゲート絶縁膜Ｆ１、半導体基板ＳＢ上に形成された絶縁膜をゲート絶縁膜Ｆ２とする。その後、上述したようにポリシリコン膜Ｇ１、酸化シリコン膜Ｄ１およびＤ２を形成する。
【００６２】
このようにして、ＳＯＩ−ＭＩＳＦＥＴのゲート絶縁膜Ｆ１より、バルク−ＭＩＳＦＥＴのゲート絶縁膜Ｆ２を厚く形成することができる。これにより、バルク−ＭＩＳＦＥＴの耐圧を高くし、高電圧動作が可能となる。
【００６３】
また、本実施の形態では、前述したようにＳＯＩ領域１Ａとバルク領域１Ｂとの段差が２０ｎｍ程度と低いため、リソグラフィ時において焦点深度の許容範囲内であり、両領域を同時に形成できる。
【００６４】
次に、図１７に示すように、リソグラフィ技術によりｎ型のバルク−ＭＩＳＦＥＴには、例えばＡｓ（ヒ素）イオンを、ｐ型のバルク−ＭＩＳＦＥＴには、例えばＢＦ２イオンを、４５ｋｅＶの加速エネルギーにより、それぞれ注入量３×１０１３／ｃｍ２、５×１０１３／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっている窒化シリコン膜Ｄ２および酸化シリコン膜Ｄ１によって、ゲート電極となるポリシリコン膜Ｇ１およびゲート下のチャネル領域には不純物が注入されず、自己整合的に半導体基板ＳＢの表面領域に浅いｎ型拡散層（以下、エクステンション層という）Ｘ３と、浅いｐ型拡散層（同じく、エクステンション層という）Ｘ４が形成される。なお、このイオン注入において、ＳＯＩ領域１Ａはフォトレジスト膜（図示しない）により保護されており、不純物は注入されない。
【００６５】
続いて、図１８に示すように、１０ｎｍ厚の酸化シリコン膜Ｏ１、４０ｎｍ厚の窒化シリコン膜を、例えばＣＶＤ法により順に堆積し、酸化シリコン膜Ｏ１をストッパーとして窒化シリコン膜を選択的に異方性エッチングすることで、窒化シリコン膜からなるサイドウォールＳ１を形成する。本手法では、薄いＳＯＩ層ＳＬは酸化シリコン膜Ｏ１によって保護されているため、ドライエッチングによる膜厚の減少やダメージの導入を防ぐことが可能である。
【００６６】
続いて、図１９に示すように、例えばフッ酸洗浄により、露出している酸化シリコン膜Ｏ１を除去し、ソース・ドレイン領域となるＳＯＩ−ＭＩＳＦＥＴのＳＯＩ層ＳＬおよびバルク−ＭＩＳＦＥＴの半導体基板ＳＢを露出する。このとき必要であれば、イオン注入またはドライエッチング等により導入されたＳＯＩ層ＳＬおよび半導体基板ＳＢ表面のダメージ層を除去するため、ＣＤＥ（Chemical Dry Etching）を行っても良い。その後、エッチング残渣などを除去するため、半導体基板ＳＢを洗浄する。
【００６７】
次に、図２０に示すように、選択エピタキシャル成長法を用いて、露出した単結晶シリコン（ＳＯＩ層ＳＬ、半導体基板ＳＢ）上にシリコンあるいはシリコンゲルマニウムからなる積上げ単結晶層を選択的に形成する。つまり、選択エピタキシャル成長法を用いて、ＳＯＩ領域１Ａにおいて露出するＳＯＩ層ＳＬ上にエピタキシャル層（積上げ層）Ｔ１を形成し、バルク領域１Ｂにおいて露出する半導体基板ＳＢ上にエピタキシャル層（積上げ層）Ｔ２を形成する。
【００６８】
ここでは、選択エピタキシャル成長法において、下地となる単結晶シリコンに含まれる不純物の濃度により、成長される単結晶半導体層の膜厚が異なる特性を利用し、ＳＯＩ領域１Ａとバルク領域１Ｂとでエピタキシャル層Ｔ１、Ｔ２のそれぞれの膜厚に差を設けている。つまり、下地となるシリコン層に含まれる不純物濃度が濃くなるほど、成長されるエピタキシャル膜の膜厚が薄くなる性質を利用する。
【００６９】
バルク−ＭＩＳＦＥＴにおいて下地となる半導体基板ＳＢにはエクステンション層Ｘ３およびＸ４が形成されているため、バルク領域１Ｂに比べ、ＳＯＩ領域１Ａにおいて下地となるＳＯＩ層ＳＬの不純物濃度は低くなっている。したがって、図２０に示すように、前述の下地となる単結晶シリコン層の不純物濃度に対するエピタキシャル膜厚の依存性により、一度のエピタキシャル成長によって、バルク−ＭＩＳＦＥＴのエピタキシャル層Ｔ２の膜厚よりも、ＳＯＩ−ＭＩＳＦＥＴのエピタキシャル層Ｔ１の膜厚を厚く形成できる。
【００７０】
例えば、ＳＯＩ−ＭＩＳＦＥＴに対しては、膜厚５０ｎｍのエピタキシャル層Ｔ１を形成し、バルク−ＭＩＳＦＥＴに対しては、膜厚３０ｎｍのエピタキシャル層Ｔ２を形成する。
【００７１】
次に、図２１に示すように、リソグラフィ技術を用いて、ｎ型のＳＯＩ−ＭＩＳＦＥＴとｎ型のバルク−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー１１ｋｅＶ、注入量４×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっている窒化シリコン膜Ｄ２および酸化シリコン膜Ｄ１によって、ゲート電極となるポリシリコン膜Ｇ１およびゲート下のチャネル領域には不純物が注入されず、自己整合的にＳＯＩ−ＭＩＳＦＥＴのｎ型拡散層ＳＤ１およびバルク−ＭＩＳＦＥＴのｎ型拡散層ＳＤ３が形成される。
【００７２】
すなわち、ｎ型のＳＯＩ−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ１およびその下のＳＯＩ層ＳＬに不純物が注入されて、ソース・ドレイン領域を構成するｎ型拡散層ＳＤ１が形成される。この際、ｎ型拡散層ＳＤ１を構成するＳＯＩ層ＳＬの領域が半導体領域Ｙ１として形成される。同様に、ｎ型のバルク−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ２およびその下の半導体基板ＳＢに不純物が注入されて、ソース・ドレイン領域を構成するｎ型拡散層ＳＤ３が形成される。この際、ｎ型拡散層ＳＤ３を構成する半導体基板ＳＢの領域が半導体領域Ｙ３として形成される。
【００７３】
また、図示は省略するが、追加で例えばＰ（リン）イオンを、加速エネルギー１２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入することによって、ＳＯＩ−ＭＩＳＦＥＴにおけるＢＯＸ膜ＢＸ下の半導体基板ＳＢ中にもＳＯＩ−ＭＩＳＦＥＴの拡散層不純物補償領域を形成してもよい。これは、ソース・ドレイン領域を構成する拡散層の接合容量低減を目的とするものであり、先に注入されたしきい電圧制御拡散領域Ｅ１を、反対導電型のイオンを注入することで補償し、真性不純物領域に近づける不純物補償領域を形成するためのものである。
【００７４】
以上のイオン注入においては、プロセス簡略化のため、注入条件を調整し、ＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対して共通の工程で行うことが可能である。
【００７５】
続いて、ｐ型のＳＯＩ−ＭＩＳＦＥＴとバルク−ＭＩＳＦＥＴに対しても、前記と同様に、ＳＯＩ−ＭＩＳＦＥＴのｐ型拡散層ＳＤ２およびバルク−ＭＩＳＦＥＴのｐ型拡散層ＳＤ４を形成する。すなわち、ｐ型のＳＯＩ−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ１およびその下のＳＯＩ層ＳＬに不純物が注入されて、ソース・ドレイン領域を構成するｐ型拡散層ＳＤ２が形成される。この際、ｐ型拡散層ＳＤ２を構成するＳＯＩ層ＳＬの領域が半導体領域Ｙ２として形成される。同様に、ｐ型のバルク−ＭＩＳＦＥＴでは、エピタキシャル層Ｔ２およびその下の半導体基板ＳＢに不純物が注入されて、ソース・ドレイン領域を構成するｐ型拡散層ＳＤ４が形成される。この際、ｐ型拡散層ＳＤ４を構成する半導体基板ＳＢの領域が半導体領域Ｙ４として形成される。
【００７６】
また、ｐ型のＳＯＩ−ＭＩＳＦＥＴの半導体基板ＳＢの上面に、拡散層不純物補償領域（図示しない）を形成してもよい。
【００７７】
次に、図２２に示すように、例えば熱燐酸による洗浄により、窒化シリコン膜からなるサイドウォールＳ１と、ゲート保護膜の窒化シリコン膜Ｄ２を選択的に除去する。
【００７８】
次に、図２３に示すように、リソグラフィ技術を用いて、ｎ型のＳＯＩ−ＭＩＳＦＥＴに、例えばＡｓイオンを、加速エネルギー４ｋｅＶ、注入量５×１０１５／ｃｍ２の条件でイオン注入する。このとき、ゲート保護膜となっている酸化シリコン膜Ｄ１によって、ゲート電極となるポリシリコン膜Ｇ１およびゲート下のチャネル領域には不純物が注入されず、自己整合的にｎ型のエクステンション層Ｘ１が形成される。
【００７９】
同様に、ｐ型のＳＯＩ−ＭＩＳＦＥＴに、例えばＢ（ホウ素）イオンを、加速エネルギー２ｋｅＶ、注入量５×１０１４／ｃｍ２の条件でイオン注入し、ｐ型のエクステンション層Ｘ２が形成される。
【００８０】
続いて、例えば窒素雰囲気中の１０５０℃のＲＴＡ（Rapid Thermal Anneal）により、注入された不純物を活性化し、かつ拡散させ、エクステンション層Ｘ１およびＸ２とゲートとの距離を制御する。
【００８１】
このとき、あらかじめ堆積してあったゲート側壁の酸化シリコン膜Ｏ１がオフセットスペーサとして、イオン注入時におけるエクステンション層Ｘ１およびＸ２とゲートとの距離を制御する役割を果たすことが可能である。
【００８２】
また、本実施の形態では、エクステンション層Ｘ１およびＸ２を形成した後の熱負荷を減らすことが可能であるため、熱拡散によるエクステンション層の拡大を防ぎ、制御性良く形成することが可能となる。
【００８３】
さらには、高濃度のイオン注入によりエクステンション層Ｘ１およびＸ２が非晶質化してしまったとしても、両脇のゲート直下のチャネル領域および半導体領域Ｙ１またはＹ２は本工程の注入イオンが到達せず単結晶層であるため、これをシード層としてエクステンション層は単結晶化させることができ、外部抵抗の増大を防ぐことが可能である。
【００８４】
次に、図２４に示すように、ＳＯＩ基板の全面に４０ｎｍ厚の窒化シリコン膜を堆積し、異方性エッチングを行うことで、ゲート脇に窒化シリコン膜からなるサイドウォールＳ２を形成する。このとき、エピタキシャル層Ｔ１およびＴ２と素子分離領域ＳＴＩとの間にもサイドウォール（図示しない）が形成される。これは、後のシリサイド工程において、ＳＴＩ上に堆積されたＮｉ（ニッケル）が積上げ層にまで拡散し、過剰にシリサイド層を形成することを防ぐ役割を果たす。
【００８５】
次に、図２５に示すように、ゲート保護膜の酸化シリコン膜Ｄ１を、例えばフッ酸洗浄により選択的に除去し、ゲートとなるポリシリコン膜Ｇ１を露出させる。
【００８６】
次に、図２６に示すように、例えばスパッタ法により金属膜、例えば２０ｎｍ厚のＮｉ膜をＳＯＩ基板の全面に被着（堆積）させ、３２０℃の熱処理によりシリコンと反応させシリサイド層を形成する。続いて、未反応のＮｉ膜を、例えば塩酸と過酸化水素水の混合水溶液により除去した後、５５０℃の熱処理を加えシリサイド層の位相を制御する。
【００８７】
これにより、露出されていたポリシリコン膜Ｇ１からなるゲート電極の全領域をフルシリサイド化されたゲート電極ＧＳを形成する。また、これにより、ｎ型およびｐ型の高濃度拡散層であるｎ型拡散層ＳＤ１、ＳＤ３、ｐ型拡散層ＳＤ２およびＳＤ４のそれぞれの少なくとも上部領域にシリサイド層ＳＣを形成する。
【００８８】
前記シリサイド処理において、不純物未添加のポリシリコン膜Ｇ１は、ゲート絶縁膜Ｆ１およびＦ２に接する領域まですべてシリサイド層に変換され、ゲート電極ＧＳが形成される。これにより、ゲート配線の低抵抗化と、そのシリサイド層の仕事関数によりＭＩＳＦＥＴの所望のしきい電圧値が実現される。また、ポリシリコンゲート電極において問題となるゲート空乏化を抑制することが可能となる。
【００８９】
上記の工程により、ＳＯＩ領域１Ａには、ソース・ドレイン領域とゲート電極ＧＳとを有するｎ型およびｐ型のＳＯＩ−ＭＩＳＦＥＴが形成される。また、バルク領域１Ｂには、ソース・ドレイン領域とゲート電極ＧＳとを有するｎ型およびｐ型のバルク−ＭＩＳＦＥＴが形成される。
【００９０】
次に、図２７に示すように、窒化シリコン膜からなりエッチングストッパ膜として利用される絶縁膜ＥＳ、および酸化シリコン膜からなる層間絶縁膜ＩＬの堆積と平坦化を行う。
【００９１】
次に、図２８に示すように、ゲート、バックゲート、ソース・ドレイン領域に至るコンタクトプラグＣＰを形成することにより、本実施の形態の半導体装置構造が完成する。その後、図示は省略するが、金属膜の堆積とパターニングおよび配線間絶縁膜の堆積と平坦化研磨等を含む配線工程を経て、半導体装置が略完成する。
【００９２】
上述したように、半導体基板ＳＢの上面には、ｐ型ウエルＰ１、Ｐ２、ｎ型ウエルＮ１、Ｎ２、および電圧制御拡散領域Ｅ１〜Ｅ４が形成されている。これらの半導体領域を形成するために打ち込まれた不純物が、他の素子が形成された領域に移動することを防ぐために、素子分離領域ＳＴＩはＳＯＩ層ＳＬを貫通するのみでなく、半導体基板ＳＢの上面から半導体基板ＳＢの途中深さまで達している必要がある。このような素子分離領域ＳＴＩを形成することにより、各素子を分離することができる。
【００９３】
また、半導体基板ＳＢ上に、ＳＯＩ領域１Ａのみでなくバルク領域１Ｂを設けてバルク−ＭＩＳＦＥＴなどを形成する場合、バルク領域１Ｂの半導体基板ＳＢの上面には、当該バルク−ＭＩＳＦＥＴのソースドレイン領域、またはウエルなどを形成するために不純物が導入される。したがって、半導体基板ＳＢ上にＳＯＩ領域１Ａおよびバルク領域１Ｂを有する場合、ＳＯＩ領域１Ａの素子とバルク領域１Ｂの素子とを分離するためにも、素子分離領域ＳＴＩはＳＯＩ層ＳＬを貫通するのみでなく、半導体基板ＳＢの途中深さまで達する必要がある。
【００９４】
本実施の形態の半導体装置の製造工程は、図１６を用いて説明したように、ＳＯＩ領域１Ａの素子分離領域ＳＴＩ上に形成した絶縁膜ＯＸ（図１５参照）などの膜を除去する工程を有している。また、図１９を用いて説明したように、ゲート絶縁膜Ｆ１を形成する過程では、ＳＯＩ領域１Ａの絶縁膜ＯＸが除去され、その後、ＳＯＩ層ＳＬ上に厚さ７．５ｎｍの熱酸化膜が除去される工程が行われる。
【００９５】
このとき、素子分離領域ＳＴＩの上面がエッチング溶液または洗浄液などに晒されるため、図２９に示すように、素子分離領域ＳＴＩの上面が一部除去されることが考えられる。この場合、ＳＯＩ層ＳＬの側壁に隣接する保護膜ＰＦの側壁であって、素子分離領域ＳＴＩ側の側壁が露出する。なお、図２９は本実施の形態における半導体装置の製造工程を説明する断面図であり、素子分離領域ＳＴＩの上面が一部除去された場合の構造を示すものである。
【００９６】
素子分離領域ＳＴＩの上面は、その中央部が端部よりも高く盛り上がる形状となる。このため、上記エッチング工程および洗浄工程において、素子分離領域ＳＴＩの上面の端部は特に下方に後退しやすい傾向があり、図２９に示すように、保護膜ＰＦの一方の側壁は露出しやすい。
【００９７】
上記エッチング工程などでは、ＳＯＩ層ＳＬもその露出する表面が一部除去されることが考えられるが、ＳＯＩ層ＳＬの側壁は保護膜ＰＦにより覆われているため、上記のように素子分離領域ＳＴＩの上面が後退し、ＳＯＩ層ＳＬの上面よりも低くなったとしても、ＳＯＩ層ＳＬがその側壁から除去されることを防ぐことができる。このように、保護膜ＰＦは、ＳＯＩ層ＳＬがその側壁が後退することを防ぎ、半導体基板ＳＢの主面に沿う方向において、ＳＯＩ層ＳＬの幅が小さくなることを防ぐ役割を有している。
【００９８】
次に、本実施の形態の半導体装置の効果について、図３０〜図３５に示す比較例の半導体装置の製造工程を用いて説明する。図３０〜図３５は、比較例の半導体装置の製造工程を説明する断面図である。
【００９９】
比較例の半導体装置の製造工程では、まず図１および図２を用いた工程と同様の工程を行うことで、ＳＯＩ基板上にハードマスクとして用いられる絶縁膜のパターンを形成する。
【０１００】
次に、図３０に示すように、絶縁膜ＨＭ１、ＨＭ２をハードマスクとするドライエッチングを行うことで、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸを貫通し、半導体基板ＳＢの途中深さまで達する溝Ｗ３を形成する。ここでは、溝Ｗ３はＳＯＩ層ＳＬの上面から半導体基板ＳＢの途中深さまで一度のエッチング工程により一括で形成される。
【０１０１】
その後、アンモニア過酸化水素水およびフッ酸などを用いる洗浄を行うことでエッチング残渣などを除去する。ＳｉＯ２（酸化シリコン）はＳｉ（シリコン）および窒化シリコン（ＳｉＮ３）に比べてエッチング液などにより除去されやすいため、上記洗浄工程では絶縁膜ＨＭ１およびＢＯＸ膜ＢＸが絶縁膜ＨＭ２、ＳＯＩ層ＳＬまたは半導体基板ＳＢなどより大きく除去される。その結果、絶縁膜ＨＭ１の側壁およびＢＯＸ膜ＢＸの側壁は後退し、それらの側壁の近傍には、ＳＯＩ層ＳＬの側壁および半導体基板ＳＢの側壁に対して凹んだ窪みが形成される。
【０１０２】
次に、図３１に示すように、ＣＶＤ法などを用いて、例えば酸化シリコン膜絶縁膜からなる絶縁膜ＣＳを溝Ｗ３内に埋め込む。
【０１０３】
次に、図３２に示すように、図８〜図１０を用いて説明した工程と同様の工程を行うことで、素子分離領域ＳＴＩを形成する。すなわち、ＣＭＰ法を用いた研磨工程（図８参照）を行った後、溶液を用いた絶縁膜ＣＳの高さ調整の工程（図９参照）を行い、続いて絶縁膜ＨＭ１、ＨＭ２を除去する工程（図１０参照）を行う。これにより、溝Ｗ３を埋め込む絶縁膜ＣＳを主に含む素子分離領域ＳＴＩを形成する。
【０１０４】
なお、ここでは図示していないが、図３０を用いて説明した工程および図３１を用いて説明した工程の間に熱処理工程を行うことで、溝Ｗ３内に露出するＳｉ（シリコン）を酸化して、ライナー酸化膜を形成してもよい。この場合、上記工程で形成する素子分離領域ＳＴＩは、上記ライナー酸化膜も含む。ただし、この場合溝Ｗ３内に露出するＳＯＩ層ＳＬの側壁も酸化されてしまうため、ＳＯＩ層ＳＬの幅が狭くなる。
【０１０５】
上述した本実施の形態は、半導体基板ＳＢの途中深さまで達する溝を形成する前に保護膜ＰＦ（図４参照）を形成し、当該溝の側壁に露出する側壁に露出する窪みを埋め込み、また、ＳＯＩ層ＳＬの側壁を覆う工程を有しているが、比較例ではそのような工程を行わない。したがって、比較例ではＳＴＩを主に構成する絶縁膜ＣＳが上記窪みを埋め込み、また、ＳＯＩ層ＳＬの側壁を覆う。
【０１０６】
ただし、図３１に示すように、絶縁膜ＨＭ１の側壁およびＢＯＸ膜ＢＸの側壁が後退することで形成された窪みは埋め込み性が悪いため、溝Ｗ３に例えば酸化シリコン膜からなる絶縁膜ＣＳが埋め込まれた場合、当該窪みの近傍の絶縁膜ＣＳの密度は低くなり、エッチング液などに対する耐性が低下する。したがって、ＳＯＩ層ＳＬを挟むように形成された絶縁膜ＨＭ１およびＢＯＸ膜ＢＸのそれぞれの側壁近傍の絶縁膜ＣＳの密度が低くなることで、絶縁膜ＨＭ１、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸからなる積層膜の側壁に隣接する絶縁膜ＣＳはエッチングなどにより除去されやすくなる。
【０１０７】
図３２に示すように、素子分離領域ＳＴＩの上面のうち、中央部に比べて端部の方が凹むような形状となっている理由の一つは、上記のように、絶縁膜ＨＭ１の側壁近傍の絶縁膜ＣＳが、絶縁膜ＣＳの上面の中央部に比べて密度が低いことに起因して、絶縁膜ＨＭ１の除去工程において大きく除去されることにある。
【０１０８】
図３２に示す工程を行うことで素子分離領域ＳＴＩを形成した後は、図１１〜図２８を用いて説明した工程と同様の工程を行うことで、比較例の半導体装置が略完成する。ここで、比較例の半導体装置の製造工程において、図１６または図１９などにおいて説明した、ＳＯＩ層ＳＬの上面に接する絶縁膜の除去工程を行う場合の、素子分離領域ＳＴＩ近傍の断面図を図３３〜図３５に示す。
【０１０９】
例えば、図１６を用いて説明した工程では、ＳＯＩ層の上面を熱酸化することにより形成した絶縁膜ＯＸ（図３３参照）を、ドライエッチングにより除去している（図３４参照）。図３４に示すように、ＳＯＩ層ＳＬの端部に接する素子分離領域ＳＴＩの上面は、当該ドライエッチングにより除去される。したがって、素子分離領域ＳＴＩの上面は全体的に下方に後退する。ここで、上述したように絶縁膜ＨＭ１、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸからなる積層膜の側壁に隣接する絶縁膜ＣＳはエッチングなどにより除去されやすくなっているため、素子分離領域ＳＴＩの上面がエッチングされることで、ＳＯＩ層ＳＬの側壁が露出する虞がある。
【０１１０】
この場合、ＳＯＩ層ＳＬの側壁が露出した後、図３５に示すように、当該側壁がさらにエッチング液などに晒されることにより、ＳＯＩ層ＳＬの側壁が除去されて後退する。つまり、半導体基板ＳＢの主面に沿う方向におけるＳＯＩ層ＳＬの幅が小さくなる。このように、素子分離領域ＳＴＩの端部がエッチング工程により除去されることで、ＳＯＩ層ＳＬの側壁が露出する虞があるのは図１９を用いて説明した工程でも同様である。また、当該エッチング工程がウェットエッチングであってもドライエッチングであっても同様に、ＳＯＩ層ＳＬの側壁が露出する虞がある。また、ウェットエッチングではＳＯＩ層ＳＬがその側壁側から除去されるため、ＳＯＩ層ＳＬの幅の縮小が顕著となる。
【０１１１】
ＳＯＩ領域に形成するＳＯＩ−ＭＩＳＦＥＴはバルク−ＭＩＳＦＥＴと異なり、半導体基板ＳＢに比べて極薄い層であるＳＯＩ層ＳＬをソース・ドレイン領域およびチャネル領域として用いる素子である。バルク−ＭＩＳＦＥＴが形成されるバルクシリコン基板はＳｉ（シリコン）の膜厚が厚いため、その上面の幅が縮小してもバルク−ＭＩＳＦＥＴのソース・ドレイン領域およびチャネル領域の抵抗値はあまり上昇しない。しかし、膜厚が薄いＳＯＩ層ＳＬの幅が縮小すると、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン領域およびチャネル領域の抵抗値が大きく上昇するため、ＳＯＩ−ＭＩＳＦＥＴに大きな電流を流すことが困難となる。したがって、ＳＯＩ−ＭＩＳＦＥＴの所望の特性が得られず、半導体装置の性能が低下する問題が生じる。
【０１１２】
なお、図２０に示すように、ＳＯＩ層ＳＬの上部にエピタキシャル層をＴ１を形成することで、ソース・ドレイン領域の膜厚を大きくすることが考えられる。しかし、エピタキシャル層Ｔ１を形成するのは、シリサイド層の形成によりソース・ドレイン領域が全てシリサイド化してしまうことを防ぐためである。したがって、エピタキシャル層Ｔ１を形成しても、エピタキシャル層Ｔ１の大部分はシリサイド化するため、ＳＯＩ−ＭＩＳＦＥＴのソース・ドレイン領域の膜厚が薄いことに変わりはない。また、上記のようにＳＯＩ層ＳＬの幅が縮小すれば、その上に形成するエピタキシャル層Ｔ１の幅も縮小する。
【０１１３】
上記の問題が生じる第１の原因は、図３１に示す絶縁膜ＨＭ１およびＢＯＸ膜ＢＸのそれぞれの側壁近傍の窪みに絶縁膜ＣＳを形成することで、埋め込み性の悪い当該窪み内およびその近傍に形成された絶縁膜ＣＳの密度が低くなり、エッチングに対する耐性が低くなることにある。また、上記の問題が生じる第２の原因は、素子分離領域ＳＴＩを構成する絶縁膜ＣＳ（図３４参照）の端部の高さが過剰に低くなった場合に、ＳＯＩ層ＳＬの側壁が露出することにある。
【０１１４】
上記第１の原因を除去できれば、絶縁膜ＣＳの端部の高さが過剰に低くなってＳＯＩ層ＳＬの側壁が露出することを防ぐことができるため、上記第２の原因が発生することがない。したがって、上記問題が生じることを防ぐことができる。また、上記第１の原因が除去できず、絶縁膜ＣＳの端部の高さが過剰に低くなったとしても、ＳＯＩ層ＳＬの側壁を絶縁膜ＣＳとは異なる膜で覆うことで上記第２の原因が除去できれば、上記問題が生じることを防ぐことができる。つまり、素子分離領域ＳＴＩの密度を高めてエッチング耐性を高めるか、ＳＯＩ層の側壁を絶縁膜ＣＳとは別の膜で保護できれば、上記問題の発生を防ぐことができる。
【０１１５】
また、図示はしていないが、図３０に示す溝Ｗ３を形成した後に熱処理を行いライナー酸化膜を形成すると、溝Ｗ３内に露出するＳＯＩ層ＳＬの側壁が酸化され、ＳＯＩ層ＳＬの幅が小さくなることで、上記問題と同様の問題が生じる。
【０１１６】
そこで、本実施の形態では、図３に示すようにＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸを貫通し、かつ半導体基板ＳＢの上面を掘り下げない溝Ｗ１を形成した後、図４に示すように保護膜ＰＦを形成することで絶縁膜ＨＭ１およびＢＯＸ膜ＢＸのそれぞれの側壁近傍の窪みを埋め込む工程を設けている。その後、図５に示すように保護膜ＰＦの一部を除去することで、上記窪みを埋め込み、かつＳＯＩ層ＳＬの側壁を覆うサイドウォール状の保護膜ＰＦを形成する。また、このエッチング工程により、半導体基板ＳＢの途中深さまで達する溝Ｗ２を形成する。
【０１１７】
上記のように、本実施の形態の半導体装置は、製造工程において、素子分離領域ＳＴＩを埋め込む溝を、ＳＯＩ層ＳＬの上面から１回のエッチング工程により一括で形成するのではなく、２回のエッチング工程に分けて形成する特徴を有している。また、本実施の形態の半導体装置は、製造工程において、素子分離領域ＳＴＩを埋め込む溝を形成する上記２回のエッチング工程のそれぞれの間に、ＳＯＩ層ＳＬの側壁を覆う保護膜ＰＦを形成し、また、ＢＯＸ膜ＢＸの側壁近傍の窪みを保護膜ＰＦにより埋め込む工程を行う特徴を有している。
【０１１８】
上記窪みは保護膜ＰＦの膜厚を調整することで完全に埋め込むことができるため、上記のようにして形成した溝Ｗ２の内側の側壁は窪みがなく、なだらかな壁面となっている。したがって、図７を用いて説明した絶縁膜ＣＳの埋め込み工程では、絶縁膜ＣＳを溝Ｗ２内のいずれの領域においても埋め込み性よく形成することができる。つまり、絶縁膜ＨＭ１、ＳＯＩ層ＳＬおよびＢＯＸ膜ＢＸからなる積層膜の側壁に隣接する領域の絶縁膜ＣＳは高い密度で形成され、上記比較例に対してエッチング耐性の高い膜となる。
【０１１９】
このため、素子分離領域ＳＴＩを構成する絶縁膜ＣＳ（図１０参照）の上面の端部が、図１６または図１９を用いて説明した工程においてエッチング液などに晒された際に、絶縁膜ＣＳを含む素子分離領域ＳＴＩの表面の一部が除去されたとしても、素子分離領域ＳＴＩの表面が過度に大きく除去されることを防ぐことができる。このため、絶縁膜ＣＳの上面の端部の高さが、ＳＯＩ層ＳＬの側壁の高さより低くなることを防ぐことができるため、ＳＯＩ層ＳＬの側壁が除去されて、ＳＯＩ層ＳＬの幅が小さくなることを防ぐことができる。したがって、ＳＯＩ領域に形成するＳＯＩ−ＭＩＳＦＥＴを低抵抗化し、より大きな電流を流すことが容易となるため、半導体装置の性能を向上させることができる。
【０１２０】
また、図２９に示すように、素子分離領域ＳＴＩの上面の端部が除去され、素子分離領域ＳＴＩの上面の高さがＳＯＩ層ＳＬの上面より低くなることにより、素子分離領域ＳＴＩからＳＯＩ層ＳＬの側壁が露出したとしても、ＳＯＩ層ＳＬの側壁は保護膜ＰＦにより覆われているため、ＳＯＩ層ＳＬの側壁がエッチング液などに晒されて後退することを防ぐことができる。
【０１２１】
つまり、図１０に示すように、素子分離領域ＳＴＩとＳＯＩ層ＳＬとの間に保護膜ＰＦを形成することで、ＳＯＩ層ＳＬの側壁は保護膜ＰＦにより覆われるため、図２９に示すように素子分離領域ＳＴＩの上面が過度に除去されたとしても、ＳＯＩ層ＳＬの幅が縮小することを防ぐことができる。したがって、ＳＯＩ領域に形成するＳＯＩ−ＭＩＳＦＥＴを低抵抗化し、より大きな電流を流すことが容易となるため、半導体装置の性能を向上させることができる。
【０１２２】
また、図６を用いて説明したように、熱処理により絶縁膜ＬＸを形成したとしても、当該熱処理を行う際、ＳＯＩ層ＳＬの側壁は保護膜ＰＦにより覆われているため、ＳＯＩ層ＳＬの側壁に酸化膜が形成されることに起因して、当該側壁が後退することを防ぐことができる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２４】
１Ａ    ＳＯＩ領域
１Ｂ    バルク領域
１Ｃ    バックゲートコンタクト領域
ＢＸ    ＢＯＸ膜
ＣＳ    絶縁膜
ＣＰ    コンタクトプラグ
Ｄ１    酸化シリコン膜
Ｄ２    窒化シリコン膜
Ｅ１〜Ｅ４    電圧制御拡散領域
ＥＳ    絶縁膜
Ｆ１、Ｆ２    ゲート絶縁膜
Ｇ１    ポリシリコン膜
ＧＳ    ゲート電極
ＨＭ１、ＨＭ２    絶縁膜
ＩＬ    層間絶縁膜
ＬＸ    絶縁膜
Ｎ１、Ｎ２    ｎ型ウエル
Ｏ１    酸化シリコン膜
ＯＸ    絶縁膜
Ｐ１、Ｐ２    ｐ型ウエル
ＰＦ    保護膜
ＰＲ１    フォトレジストパターン
Ｓ１、Ｓ２    サイドウォール
ＳＢ    半導体基板
ＳＣ    シリサイド層
ＳＤ１、ＳＤ３    ｎ型拡散層
ＳＤ２、ＳＤ４    ｐ型拡散層
ＳＬ    ＳＯＩ層（シリコン層）
ＳＴＩ    素子分離領域
Ｔ１、Ｔ２    エピタキシャル層（積上げ層）
Ｗ１〜Ｗ３    溝
Ｘ１〜Ｘ４    エクステンション層
Ｙ１〜Ｙ４    半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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