(57)【要約】【課題】  積層されたフローティングゲート間の干渉を低減するのに適する半導体装置及びその製造方法を提供する。【解決手段】  基板ＳＵＢから突出されて側壁に突出部Ｐを有するチャンネル膜ＣＨと、該チャンネル膜ＣＨを取り囲みながら突出部Ｐの間に形成されたフローティングゲートＦＧと、該フローティングゲートＦＧを取り囲みながらチャンネル膜ＣＨに沿って積層されたコントロールゲートＣＧと、積層されたコントロールゲートＣＧの間に介在された層間絶縁膜１３とを含み、フローティングゲートＦＧの側面と前記突出部Ｐの側面は段差ｋを有する。【選択図】      図１
2014096466.tif 000002
【特許請求の範囲】
【請求項１】
基板から突出されて側壁に突出部を有するチャンネル膜と、
前記チャンネル膜を取り囲みながら前記突出部の間に形成されたフローティングゲートと、
前記フローティングゲートを取り囲みながら前記チャンネル膜に沿って積層されたコントロールゲートと、
前記積層されたコントロールゲートの間に介在された層間絶縁膜と、
を含み、
前記フローティングゲートの側面と前記突出部の側面とは段差を有することを特徴とする半導体装置。
【請求項２】
前記フローティングゲートの側面は、前記突出部の側面よりも更に突出したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記フローティングゲートは、前記コントロールゲートと同一または異なる厚さを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記チャンネル膜は、単結晶シリコン膜、多結晶ポリシリコン膜、非晶質シリコン膜、単結晶ゲルマニウム膜、多結晶ポリゲルマニウム膜、非晶質ゲルマニウム膜、単結晶シリコンゲルマニウム膜、多結晶ポリシリコンゲルマニウム膜、非晶質シリコンゲルマニウム膜、金属膜、シリサイド膜、カーボンナノチューブ及びグラフィンのうちの少なくとも何れか一つを含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記フローティングゲート及び前記コントロールゲートは、多結晶ポリシリコン膜、金属膜、シリサイド膜、カーボンナノチューブ及びグラフィンのうちの少なくとも何れか一つを含むことを特徴とする請求項１に記載の半導体装置。
【請求項６】
積層された前記フローティングゲートの間に形成されたボイドを更に含むことを特徴とする請求項１に記載の半導体装置。
【請求項７】
積層された前記フローティングゲートの間に形成されて前記コントロールゲートの間まで拡張されたボイドを更に含むことを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記突出部は、金属膜または不純物がドープされたポリシリコン膜で形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記コントロールゲートと前記フローティングゲートとの間に介在され、前記コントロールゲートの上部面及び下部面を取り囲む電荷遮断膜を更に含むことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記チャンネル膜を取り囲むトンネル絶縁膜を更に含むことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記フローティングゲートと重畳された前記突出部の長さは、前記フローティングゲートの長さの２０％〜９０％であることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
前記フローティングゲートのコーナー部の曲率半径は０．００２μｍ〜０．００９μｍであることを特徴とする請求項１に記載の半導体装置。
【請求項１３】
前記フローティングゲートの長さは、３０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項１４】
第１物質膜及び第２物質膜を交互に形成する段階と、
前記第１物質膜及び前記第２物質膜をエッチングしてチャンネルホールを形成する段階と、
前記チャンネルホールの内壁に露出した前記第１物質膜を第１の厚さエッチングして第１リセス領域を形成する段階と、
前記第１リセス領域内にフローティングゲートを形成する段階と、
前記チャンネルホールの内壁に露出した前記第２物質膜を第２の厚さエッチングして第２リセス領域を形成する段階と、
前記第２リセス領域が形成された前記チャンネルホール内に突出部を有するチャンネル膜を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
前記第１の厚さは、前記第２の厚さよりも大きい値を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記チャンネル膜を形成する段階は、
単結晶シリコン膜、多結晶ポリシリコン膜、非晶質シリコン膜、単結晶ゲルマニウム膜、多結晶ポリゲルマニウム膜、非晶質ゲルマニウム膜、単結晶シリコンゲルマニウム膜、多結晶ポリシリコンゲルマニウム膜、非晶質シリコンゲルマニウム膜、金属膜、シリサイド膜、カーボンナノチューブ及びグラフィンのうちの少なくとも何れか一つを含む前記チャンネル膜を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１７】
前記フローティングゲートは、多結晶ポリシリコン膜、金属膜、シリサイド膜、カーボンナノチューブ及びグラフィンのうちの少なくとも何れか一つを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１８】
前記チャンネル膜を形成する段階は、
ステップカバレッジの低い蒸着方式を利用し、前記第２リセス領域内にボイドを形成しながら前記チャンネル膜を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１９】
前記チャンネル膜を形成する段階は、
前記第２リセス領域内に金属膜または不純物がドープされたポリシリコン膜を埋め込んで前記突出部を形成する段階と、
前記突出部が形成された前記チャンネルホール内に不純物がドープされていないポリシリコン膜を形成する段階と、
を含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項２０】
前記チャンネル膜を形成する前に、前記第２リセス領域が形成された前記チャンネルホールの内面にトンネル絶縁膜を形成する段階を更に含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項２１】
前記第１物質膜を除去して第３リセス領域を形成する段階と、
前記第３リセス領域の内面に電荷遮断膜を形成する段階と、
前記電荷遮断膜が形成された前記第３リセス領域内にコントロールゲートを形成するための段階と、
を更に含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項２２】
前記コントロールゲートは、多結晶ポリシリコン膜、金属膜、シリサイド膜、カーボンナノチューブ及びグラフィンのうちの少なくとも何れか一つを含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２３】
前記第３リセス領域を形成した後、等方性エッチング工程を利用して前記第３リセス領域を拡張させる段階を更に含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【請求項２４】
前記コントロールゲートを形成した後、前記第２物質膜を除去して積層された前記コントロールゲートの間にボイドを形成する段階を更に含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、３次元不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、電源供給が遮断されても格納されたデータがそのまま保持されるメモリ素子である。
【０００３】
近年、シリコン基板上に単層でメモリ素子を製造する２次元構造のメモリ素子の集積度の向上が限界に達したことにより、シリコン基板から垂直にメモリセルを積層する３次元不揮発性メモリ素子が提案された。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、フローティングゲートを積層した３次元不揮発性メモリ素子の場合、積層されたフローティングゲート間の干渉によりメモリ素子の特性が低下するといった問題がある。
【０００５】
従って、本発明は上記問題に鑑みてなされたものであって、その目的は、積層されたフローティングゲート間の干渉を低減するのに適する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の代表的な構成は、基板から突出されて側壁に突出部を有するチャンネル膜と、前記チャンネル膜を取り囲みながら前記突出部の間に形成されたフローティングゲートと、前記フローティングゲートを取り囲みながら前記チャンネル膜に沿って積層されたコントロールゲートと、前記積層されたコントロールゲートの間に介在された層間絶縁膜とを含み、前記フローティングゲートの側面と前記突出部の側面とは段差を有することを特徴とする半導体装置を提供する。
【０００７】
また、本発明の他の代表的な構成は、第１物質膜及び第２物質膜を交互に形成する段階と、前記第１物質膜及び前記第２物質膜をエッチングしてチャンネルホールを形成する段階と、前記チャンネルホールの内壁に露出した前記第１物質膜を第１の厚さエッチングして第１リセス領域を形成する段階と、前記第１リセス領域内にフローティングゲートを形成する段階と、前記チャンネルホールの内壁に露出した前記第２物質膜を第２の厚さエッチングして第２リセス領域を形成する段階と、前記第２リセス領域が形成された前記チャンネルホール内に突出部を有するチャンネル膜を形成する段階と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
以上のように本発明による半導体装置は、基板から突出されて側壁に突出部を有するチャンネル膜と、チャンネル膜を取り囲みながら突出部の間に形成されたフローティングゲートを含む。特に、フローティングゲートの側面と突出部の側面は段差を有する。従って、突出部によって積層されたフローティングゲート間の干渉を低減させることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る半導体装置の構造を説明するための図である。
【図２】本発明に係る半導体装置の構造を説明するための図である。
【図３】本発明に係る半導体装置のセル構造を示す断面図である。
【図４】本発明に係る半導体装置のセル構造を示す断面図である。
【図５】本発明に係る半導体装置のセル構造を示す断面図である。
【図６】本発明に係る半導体装置の特性を説明するためのグラフである。
【図７】本発明に係る半導体装置の特性を説明するためのグラフである。
【図８】本発明に係る半導体装置を説明するための断面図である。
【図９】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】本発明に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】（ａ）はメモリシステムの構成を示した構成図である。（ｂ）はコンピュータシステムの構成を示す構成図である。
【発明を実施するための形態】
【００１０】
以下、本発明の最も好ましい実施形態を説明する。図面において、厚さと間隔は、説明の便宜のために表現されたものであり、実際の物理的な厚さに比べて誇張されて図示され得る。本発明を説明するにあたり、本発明の要旨と関係のない公知の構成は省略することができる。各図面の構成要素に参照番号を付するにあたり、同じ構成要素に限ってはたとえ他の図面上に表示されても可能な限り同一の番号を有するようにした。
【００１１】
図１及び図２は、本発明に係る半導体装置の構造を説明するための図面で、特に、フローティングゲートを含む３次元不揮発性メモリ素子の構造を示す。
【００１２】
図１は、本発明に係る半導体装置の断面図で、説明の便宜のために絶縁膜は省略して図示した。図１に示されたように、半導体装置は、チャンネル膜ＣＨ、チャンネル膜ＣＨを取り囲んで積層されたフローティングゲートＦＧ、フローティングゲートＦＧを取り囲んで積層されたコントロールゲートＣＧを含む。
【００１３】
チャンネル膜ＣＨは、基板ＳＵＢから突出されたピラー（柱状体）及びピラーの側壁から突出された突出部Ｐを含む。半導体装置は、プログラム、読込み、または消去動作の際、チャンネル膜ＣＨに所定のバイアスを印加するが、印加されたバイアスは、ピラーを介して突出部Ｐに伝達される。従って、突出部Ｐは、ピラーと同じ電位を有することになり、それによって積層されたフローティングゲートＦＧの間の干渉を低減させることができる。つまり、フローティングゲートＦＧの間に突出された突出部ＰがフローティングゲートＦＧ間の干渉を遮断するバリアとしての役目を果たすことになる。
【００１４】
ここで、突出部Ｐはピラーの側壁を全面取り囲みながら突出されたリング状を有することができる。また、チャンネル膜ＣＨは、中心領域まで完全に埋め込まれた形態を有するか、またはオープンされた中心領域に絶縁膜が埋め込まれた形態を有することができる。また、突出部Ｐは、中心領域まで完全に埋め込まれた形態を有し、ピラーはオープンされた中心領域に絶縁膜が埋め込まれた形態を有することができる。
【００１５】
フローティングゲートＦＧは、トンネル絶縁膜１１を間に置いてチャンネル膜ＣＨを取り囲みながら突出部Ｐの間に形成される。従って、上下に積層されたフローティングゲートＦＧの間ごとに突出部Ｐが介在される。例えば、フローティングゲートＦＧは、不純物がドープされたポリシリコン膜で形成することができる。また、フローティングゲートＦＧは、チャンネルキャパシタンスを減少させるように３０ｎｍ以下の長さＬ１（図２（ｂ）参照）で形成することができる。
【００１６】
また、フローティングゲートＦＧは、コーナー部Ｃが角形状、または、所定の曲率半径を有して湾曲したラウンド形状を有するように形成することができる。フローティングゲートＦＧのコーナー部Ｃがラウンド形状を有する場合、コーナー部Ｃの曲率半径は０．００１μｍ以上の場合もある。
【００１７】
コントロールゲートＣＧは、電荷遮断膜１２を間に置いてフローティングゲートＦＧを取り囲みながらチャンネル膜ＣＨに沿って積層される。例えば、コントロールゲートＣＧは、タングステン等の金属膜で形成することができる。
【００１８】
半導体装置は、図１に示す最下段のフローティングゲートＦＧ及びコントロールゲートＣＧと基板ＳＵＢとの間に形成された少なくとも一層の下部選択ゲートＬＳＧ、最上段のブログのフローティングゲートＦＧ及びコントロールゲートＣＧの上部に形成された少なくとも一層の上部選択ゲートＵＳＧ及びチャンネル膜ＣＨに連結されたビットラインＢＬを更に含むことができる。また、本図面には図示されていないが、半導体装置は基板ＳＵＢ内に、または基板ＳＵＢ上に形成されてチャンネル膜ＣＨと連結されたソース領域を更に含むことができる。このような構造によれば、基板ＳＵＢから垂直にストリングが配列される。
【００１９】
一方、基板ＳＵＢ上にＵ字形状でストリングを配列することも可能である。このような場合には、最上段のコントロールゲートＣＧの上部に少なくとも一層のドレイン選択ライン及び少なくとも一層のソース選択ラインが形成され、基板ＳＵＢ上にはドレインサイドメモリセルとソースサイドメモリセルとを連結するためのパイプゲートが形成される。
【００２０】
図２（ａ）は、本発明に係る半導体装置のセル構造を示す斜視図であり、図１に示す領域Ａを拡大して示した。図２（ａ）に示されたように、チャンネル膜ＣＨは、側壁に所定の間隔で形成された複数の突出部Ｐを含む。突出部Ｐは、チャンネル膜ＣＨの側壁から突出されてチャンネル膜ＣＨの全面を取り囲むリング状で形成される。突出部Ｐは、チャンネル膜ＣＨと一体に連結された構造で形成され、チャンネル膜ＣＨと同じ物質で形成することができる。また、突出部Ｐは、チャンネル膜ＣＨとは異なる物質で形成することができる。
【００２１】
フローティングゲートＦＧは、突出部Ｐの間にチャンネル膜ＣＨを取り囲むリング状に形成される。ここで、チャンネル膜ＣＨとフローティングゲートＦＧとの間にはトンネル絶縁膜１１が介在される。トンネル絶縁膜１１は、突出部Ｐを含むチャンネル膜ＣＨの側壁を取り囲む形状で形成される。
【００２２】
コントロールゲートＣＧは、フローティングゲートＦＧを取り囲むリング状で形成される。ここで、フローティングゲートＦＧとコントロールゲートＣＧとの間には電荷遮断膜１２が介在される。電荷遮断膜１２は、コントロールゲートＣＧの上部面及び下部面を更に取り囲むように断面「コ」字形状の形態で形成することができる。また、積層されたコントロールゲートＣＧの間には層間絶縁膜１３が介在される。従って、積層されたメモリセルのコントロールゲートＣＧは、層間絶縁膜１３によって電気的に分離される。ここで、フローティングゲートＦＧとコントロールゲートＣＧは、多結晶ポリシリコン膜、金属膜、シリサイド膜、カーボンナノチューブ（炭素ナノチューブ）及びグラフィン（Graphene）のうちの少なくとも何れか一つを含むように形成することができる。
【００２３】
図２（ｂ）は、本発明に係る半導体装置のセル構造を示す断面図であり、図１の領域Ｂを拡大して示した。図２（ｂ）に示されたように、フローティングゲートＦＧの側面と突出部Ｐの側面は段差ｋを有する。フローティングゲートＦＧの側面は、突出部Ｐの側面よりも更に突出することができ、フローティングゲートＦＧと重畳された突出部Ｐの長さＬ２は、フローティングゲートＦＧの長さＬ１の２０％〜９０％になる。以下、フローティングゲートＦＧと重畳された突出部Ｐの長さを突出部Ｐの長さＬ２とする。
【００２４】
フローティングゲートＦＧの厚さＷ１とコントロールゲートＣＧの厚さＷ２とは、同じ厚さ（Ｗ１＝Ｗ２）で形成されるか、或いは、異なる厚さで形成され得る。例えば、フローティングゲートＦＧの厚さＷ１がコントロールゲートＣＧの厚さＷ２よりも更に厚く（Ｗ１＞Ｗ２）形成されるか、或いは、コントロールゲートＣＧの厚さＷ２がフローティングゲートＦＧの厚さＷ１よりも更に厚く（Ｗ１＜Ｗ２）形成され得る。
【００２５】
図３（ａ）及び図３（ｂ）は、本発明に係る半導体装置のセル構造を示す断面図である。図３（ａ）に示されたように、フローティングゲートＦＧの厚さＷ１は、コントロールゲートＣＧの厚さＷ２よりも厚く形成され得る（Ｗ１＞Ｗ２）。このような場合、チャンネル膜ＣＨの突出部ＰとコントロールゲートＣＧとの間の離間距離Ｌ３が増加する。従って、ブレーキダウン電圧を増加させ、メモリ素子の特性を向上させることができる。
【００２６】
図３（ｂ）に示されたように、コントロールゲートＣＧの厚さＷ２は、フローティングゲートＦＧの厚さＷ１よりも厚く形成され得る（Ｗ１＜Ｗ２）。このような場合、コントロールゲートＣＧのカップリング比を増加させ、メモリ素子のプログラム速度及び消去速度を増加させることができる。
【００２７】
図４（ａ）は、本発明に係る半導体装置のセル構造を示す断面図である。図４（ａ）に示されたように、突出部Ｐは、チャンネル膜ＣＨのピラーと同じ物質で形成されるか、或いは異なる物質で形成することができる。また、突出部Ｐとチャンネル膜ＣＨが同じ物質で形成されるが、突出部Ｐのみに不純物がドープされ得る。一例として、突出部Ｐは、金属膜等の導電膜で形成され、チャンネル膜ＣＨはポリシリコン膜等の半導体膜で形成され得る。このような場合、消去動作の際、突出部Ｐとピラーの連結部位のショットキー障壁を利用して突出部Ｐを遮断することで、消去動作の効率を向上させることができる。また、プログラム、または読込み動作の際、突出部Ｐとピラーの連結部位にオミックコンタクト（Ohmic Contact）が形成され、抵抗を改善することができる。また、突出部Ｐで窮乏領域が減少され、シールド（Shielding）効果が増加されるので、隣接するメモリの間の干渉問題を改善することができる。
【００２８】
また、他の例として、突出部Ｐは、不純物がドープされたポリシリコン膜で形成され、チャンネル膜ＣＨは、不純物がドープされていないポリシリコン膜で形成され得る。このような場合、不純物がドープされた突出部Ｐは、メモリセルのジャンクション（Junction）として利用される。例えば、突出部ＰにＰタイプの不純物をドープする場合、消去動作の際に、逆ジャンクション（Reverse Junction）構造が形成され、消去動作の効率を向上させることができる。また、突出部ＰにＮタイプの不純物をドープする場合、読込み動作の際に抵抗を改善することができる。
【００２９】
その他にもチャンネル膜ＣＨは、単結晶シリコン膜、多結晶ポリシリコン膜、非晶質シリコン膜、単結晶ゲルマニウム膜、多結晶ポリゲルマニウム膜、非晶質ゲルマニウム膜、単結晶シリコンゲルマニウム膜、多結晶ポリシリコンゲルマニウム膜、非晶質シリコンゲルマニウム膜、金属膜、シリサイド膜、カーボンナノチューブ及びグラフィンのうちの少なくとも何れか一つを含んで形成することができる。また、チャンネル膜ＣＨは、エピタキシャル成長方式で形成することができる。
【００３０】
図４（ｂ） は、本発明に係る半導体装置のセル構造を示す断面図である。図４（ｂ）に示されたように、半導体装置は、積層されたフローティングゲートＦＧの間に形成されたボイドＶを含むことができる。ここで、ボイドＶは、空気で満たされた空間であり、絶縁膜に比べて誘電率が小さい。従って、積層されたフローティングゲートＦＧの間にボイドＶを備えることにより、フローティングゲートＦＧ間の干渉を低減させることができる。
【００３１】
図５は、本発明に係る半導体装置のセル構造を示す断面図である。図５に示されたように、半導体装置は、積層されたフローティングゲートＦＧの間に形成されて積層されたコントロールゲートＣＧの間まで拡張されたボイドＶを含むことができる。このように、ボイドＶをコントロールゲートＣＧの間まで拡張させる場合、フローティングゲートＦＧ間の干渉だけでなく、コントロールゲートＣＧ間の干渉をも減少させることができる。
【００３２】
図６〜図7bは、本発明に係る半導体装置の特性を説明するためのグラフである。図 8は、本発明に係る半導体装置の特性を説明するための断面図である。図６（ａ）は、フローティングゲートＦＧの長さＬ１と、該フローティングゲートＦＧと重畳する突出部Ｐの長さＬ２との割合（Ｌ２／Ｌ１）に応じた干渉（Interference）と 読込み電流Ｉreadの変化を示すグラフである。ここで、リード電流（Ｉread）は、μＡ単位で示しており、干渉（Interference）は、ｍＶ単位で示した。ちなみに、干渉は隣接したメモリせるのしきい値電圧（Ｖth）の変化による選択されたメモリセルのしきい値電圧（Ｖth）の変化量を意味する。したがって、このグラフではメモリセルのしきい値電圧（Ｖth）が１Ｖ変化するとき、選択されたメモリセルのしきい値電圧（Ｖth）が変化する値で干渉を示した。
【００３３】
チャンネル膜ＣＨの突出部Ｐが隣接したメモリセル間の干渉を低減させるためには、突出部Ｐの長さＬ２、すなわち、突出部ＰとフローティングゲートＦＧが重畳される長さＬ２を適切に決定しなければならない。バリアとしての役目を十分に果たすためには、突出部Ｐの長さＬ２を増加させなければならないが、チャンネル膜ＣＨの構造上、突出部Ｐの長さＬ２が増加すればするほど、突出部Ｐの電位をピラーと同一に維持することが難しい。従って、フローティングゲートＦＧの長さＬ１と突出部Ｐの長さＬ２との割合（Ｌ２／Ｌ１）が増加すればするほど、フローティングゲートＦＧと突出部Ｐとの間のダイレクトカップリングによる図８に示す干渉Ｉ１が増加することになる。また、突出部Ｐの抵抗の増加により、読込み電流Ｉreadが減少することになる。
【００３４】
一方、フローティングゲートＦＧの長さＬ１と突出部Ｐの長さＬ２との割合（Ｌ２／Ｌ１）が減少すればするほど積層されたフローティングゲートＦＧ間のインダイレクトカップリングによる図８に示す干渉Ｉ２が増加することになる。従って、フローティングゲートＦＧの長さＬ１と突出部Ｐの長さＬ２との割合（Ｌ２／Ｌ１）は、０．２〜０．９、特に０．４〜０．８に調整することで、隣接するメモリセル間の干渉を最小化し、読込み電流Ｉreadを向上させることができる。
【００３５】
図６（ｂ）は、突出部Ｐの厚さＷ３に応じた干渉及び読込み電流Ｉreadの変化を示すグラフである。突出部Ｐの厚さＷ３が減少すればするほど、隣接したフローティングゲートＦＧ間のカップリング効果により、干渉が増加することになる。逆に、読込み電流Ｉreadの特性は、突出部Ｐの厚さＷ３に比例して劣化する。つまり、突出部Ｐの厚さＷ３が増加すればするほど抵抗が増加し、読込み電流Ｉreadは少なからず減少する。従って、突出部Ｐの厚さＷ３を一定の水準に維持することにより、読込み電流Ｉreadの大きな損失なしに隣接したメモリセル間の干渉効果を減少させることができる。
【００３６】
図７（ａ）は、フローティングゲートＦＧのコーナー部Ｃの曲率による干渉や読込み電流Ｉreadの変化を示すグラフである。フローティングゲートＦＧのコーナー部Ｃの曲率半径が低下すると、電気場が分散されてチャンネル膜ＣＨの電位及び電荷密度を低減させるため、読込み電流Ｉreadが減少する。従って、フローティングゲートＦＧのコーナー部Ｃの曲率半径を０．００２μｍ〜０．００９μｍに調節することにより、読込み電流Ｉreadの分布を改善することができる。特に、フローティングゲートＦＧのコーナー部Ｃの曲率半径が０．００４μｍの場合、最適の読込み電流Ｉreadを確保することができる。
【００３７】
図７（ｂ）は、フローティングゲートＦＧの長さＬ１に応じた干渉及び読込み電流Ｉreadの変化を示すグラフである。フローティングゲートＦＧの長さＬ１を減少させると、隣接するフローティングゲートＦＧ間のカップリングキャパシタンスが抑制されて干渉効果が大幅に改善される。また、コントロールゲートＣＧのダイレクト調節（Direct Controllability）によって、ソース及びドレイン領域の電荷密度が高くなるので、読込み電流Ｉreadの特性も改善される。例えば、フローティングゲートＦＧの長さＬ１を３０ｎｍ以下、特に、１５ｎｍ以下に調節することにより、隣接するメモリセル間の干渉を最小化し、読込み電流Ｉreadを改善することができる。
【００３８】
図９及び図10は、本発明に係る半導体装置の製造方法を説明するための工程断面図である。説明の便宜のために、一つのメモリセルが形成される領域を拡大して示した。図９（ａ）に図示されたように、要求される下部構造物が形成された基板ＳＵＢ（図示せず）上に第１物質膜６１及び第２物質膜６２を交互に形成する。ここで、第１物質膜６１と第２物質膜６２は、同じ厚さで形成することができる。また、第１物質膜６１は、図10（ｃ）に示すフローティングゲート６３及びコントロールゲート６７を形成するためのものであり、第２物質膜６２は、積層されたフローティングゲート６３及びコントロールゲート６７を相互に分離する層間絶縁膜を形成するためのものである。
【００３９】
第１物質膜６１と第２物質膜６２は、エッチング選択比の大きい物質で形成される。一例として、第１物質膜６１は、ポリシリコン膜等の導電膜で形成され、第２物質膜６２は、酸化膜等の絶縁膜で形成することができる。また他の例として、第１物質膜６１はドープドポリシリコン膜、ドープド非晶質シリコン膜等の導電膜で形成され、第２物質膜６２は、アンドープドポリシリコン膜、アンドープド非晶質シリコン膜等の犠牲膜で形成することができる。更に他の例として、第１物質膜６１は、窒化膜等の犠牲膜で形成され、第２物質膜６２は、酸化膜等の絶縁膜で形成することができる。
【００４０】
本実施形態では、第１物質膜６１が犠牲膜で形成され、第２物質膜６２が層間絶縁膜で形成された場合について説明する。
【００４１】
次に、 図９（ａ）に示すように、第１物質膜６１及び第２物質膜６２を図９（ａ）の上下方向にエッチングしてチャンネルホール１を形成する。例えば、異方性エッチング工程を利用してチャンネルホール１を形成する。
【００４２】
次に、図９（ａ）に示すように、第１物質膜６１を図９（ａ）の左右方向に第１の厚さｔ１だけエッチングして第１リセス領域Ｒ１を形成する。第１リセス領域Ｒ１は、図９（ｂ）に示すフローティングゲート６３を形成するためのもので、フローティングゲート６３の長さＬ１を考慮して第１リセス領域Ｒ１を形成する。例えば、等方性エッチング工程を利用して第１物質膜６１と第２物質膜６２のエッチング選択比の大きい条件で、第１物質膜６１を選択的にエッチングする。
【００４３】
次に、図９（ｂ）に示されたように、第１リセス領域Ｒ１ごとにフローティングゲート６３を形成する。例えば、第１リセス領域Ｒ１が埋め込まれるように、チャンネルホール１内にポリシリコン膜を蒸着した後、異方性エッチング工程によってチャンネルホール１の内壁に形成されたポリシリコン膜をエッチングしてフローティングゲート６３をそれぞれ分離させる。
【００４４】
次に、図９（ｃ）に示されたように、第２物質膜６２を図９（ｃ）の左右方向に第２の厚さｔ２だけエッチングして第２リセス領域Ｒ２を形成する。第２リセス領域Ｒ２は、図10（ａ）に示すチャンネル膜６５の突出部６５ａを形成するためのもので、突出部６５ａの厚さＷ３を考慮して第２リセス領域Ｒ２を形成する。例えば、等方性エッチング工程を利用してフローティングゲート６３と第２物質膜６２のエッチング選択比の大きい条件で、第２物質膜６２を選択的にエッチングする。ここで、第１リセス領域Ｒ１の第１の厚さｔ１と、第２リセス領域Ｒ２の第２の厚さｔ２とは、同一または異なる厚さを有することができ、第１リセス領域Ｒ１の第１の厚さｔ１が第２リセス領域Ｒ２の第２の厚さｔ２よりも大きい厚さを有することができる。このとき、フローティングゲート６３の間にボイドＶを形成しようとする場合には（図４（ｂ）参照）、突出部６５ａの長さ及びボイドＶの大きさを考慮して第２リセス領域Ｒ２の第２の厚さｔ２を決定する。
【００４５】
次に、図10（ａ）に示されたように、第２リセス領域Ｒ２が形成されたチャンネルホール１の内面に沿ってトンネル絶縁膜６４を形成する。次に、トンネル絶縁膜６４上にチャンネル膜６５を形成する。これにより、図１に示すと同様に、基板ＳＵＢから突出したピラー（柱状体）及びピラーの側面から突出した突出部６５ａを含むチャンネル膜６５が形成される。このとき、チャンネル膜６５の蒸着条件を調節して第２リセス領域Ｒ２内にボイドＶを形成することができる（図４（ｂ）参照）。例えば、ステップカバレッジの低い蒸着工程（蒸着方式）を利用してチャンネル膜６５を形成する場合、第２リセス領域Ｒ２の深い領域側よりも開口部側にチャンネル膜６５が先に蒸着されて深い領域側は、チャンネル膜６５が蒸着されていない空き空間が残ることになる。これにより、図１に示すと同様に、図10の上下方向に積層されたフローティングゲート６３の間にボイドＶが形成される。
【００４６】
次に、図10（ｂ）に示されたように、第１物質膜６１及び第２物質膜６２ を エッチングし、隣接したチャンネルホールの間にスリット（図示せず）を形成する。ここで、スリットは、第１物質膜６１を除去するために形成するものであり、第１物質膜６１をすべて露出させる深さで形成される。 次に、スリットによって露出された第１物質膜６１を除去して第３リセス領域Ｒ３を形成する。第３リセス領域Ｒ３は、図10（ｃ）に示す電荷遮断膜６６及びコントロールゲート６７を形成するためのものである。
【００４７】
次に、第３リセス領域Ｒ３を拡張するためのエッチング工程を追加的に進めることができる。例えば、等方性エッチング工程を利用して第２物質膜６２を一部の厚さｔ３だけエッチングすることができる。このとき、後続工程によって形成される電荷遮断膜６６の厚さ程度に第２物質膜６２をエッチングしてフローティングゲート６３とコントロールゲート６７とが同じ厚さを有するようにすることができる。また、電荷遮断膜６６の厚さ以上に第２物質膜６２の一部をエッチングしてフローティングゲート６３の厚さＷ１よりも厚い厚さを有するコントロールゲート６７を形成することができる。
【００４８】
次に、図10（ｃ）に示すように、第３リセス領域Ｒ３の内面に沿って電荷遮断膜６６を形成した後、電荷遮断膜６６が形成された第３リセス領域Ｒ３内にコントロールゲート６７を形成する。例えば、コントロールゲート６７は、タングステン膜で形成することができる。
【００４９】
次に、本図面には、図示されていないが、第２物質膜６２を除去して図５に示すと同様に、図10（ｃ）の上下方向に積層されたコントロールゲート６７の間にボイドＶを形成することができる。
【００５０】
前述したような製造方法によれば、突出部６５ａを有するチャンネル膜６５を容易に形成することができる。従って、積層されたメモリセルの間の干渉が減少した半導体装置を提供することができる。
【００５１】
一方、第１物質膜６１及び第２物質膜６２の種類に応じて、前述の製造方法は、一部変更され得る。一例として、第１物質膜６１が導電膜で形成され、第２物質膜６２が層間絶縁膜で形成された場合、フローティングゲート６３を形成する前に、第２リセス領域Ｒ２の内面に沿って電荷遮断膜を形成する。また、隣接したチャンネルホールの間にスリットを形成した後、第１物質膜６１をシリサイド化することができる。このような場合、第１物質膜６１を除去し、電荷遮断膜６６及びコントロールゲート６７を形成するような工程は行わない。
【００５２】
また、他の例として、第１物質膜６１が導電膜で形成され、第２物質膜６２が犠牲膜で形成された場合、フローティングゲート６３を形成する前に、第２リセス領域Ｒ２の内面に沿って電荷遮断膜を形成する。また、隣接したチャンネルホールの間にスリットを形成した後、第１物質膜６１をシリサイド化し、第２物質膜６２を除去した後、層間絶縁膜を埋め込む。このとき、第２物質膜６２を除去した領域に層間絶縁膜を埋め込むことなくボイドＶに残留させることも可能である。このような場合、第１物質膜６１を除去し、電荷遮断膜６６及びコントロールゲート６７を形成するような工程は行わない。
【００５３】
図11（ａ）は、メモリシステムの構成を示した構成図である。図11（ａ）に示されたように、メモリシステム１００は、不揮発性メモリ素子１２０とメモリコントローラ１１０とを含む。
【００５４】
不揮発性メモリ素子１２０は、図１〜図10を参照して説明されたメモリセルアレイを有するように構成される。また、不揮発性メモリ素子１２０は、複数のフラッシュメモリチップで構成されたマルチチップパッケージである場合もある。
【００５５】
メモリコントローラ１１０は、不揮発性メモリ素子１２０を制御するように構成され、ＳＲＡＭ（Static Random Access Memory）１１１、ＣＰＵ（Central Processing Unit；中央演算装置）１１２、ホストＩ／Ｆ（インターフェース）１１３、ＥＣＣ（Error  Correcting  Code）１１４、メモリＩ／Ｆ（インタフェース）１１５を含むことができる。ＳＲＡＭ１１１は、ＣＰＵ１１２の動作メモリとして使用され、ＣＰＵ１１２は、メモリコントローラ１１０のデータ交換のための各制御動作を実行し、ホストＩ／Ｆ（インターフェース）１１３は、メモリシステム１００と連結されるホストのデータ交換プロトコルを備える。また、ＥＣＣ１１４は、不揮発性メモリ素子１２０から読み込まれたデータに含まれたエラーを検出及び訂正し、メモリＩ／Ｆ（インタフェース）１１５は、不揮発性メモリ素子１２０とのインタフェーシングを行う。その他にもメモリコントローラ１１０は、ホストとのインタフェーシングのためのコードデータを格納するＲOＭ（Read Only Memory ）等を更に含むことができる。
【００５６】
このような構成を有するメモリシステム１００は、不揮発性メモリ素子１２０とメモリコントローラ１１０が結合されたメモリカードやＳＳＤ（Solid State Disk）である場合もある。例えば、メモリシステム１００がＳＳＤである場合、メモリコントローラ１１０は、ＵＳＢ（Universal Serial Bus）、ＭＭＣ（Multi Media Card）、ＰＣＩ−Ｅ（ピーシーアイエクスプレス）、ＳＡＴＡ（Serial ATA；シリアルATA）、ＰＡＴＡ（Parallel ATA；パラレルATA）、ＳＣＳＩ（Small Computer System Interface）、ＥＳＤＩ（Enhanced Small Device Interface）、ＩＤＥ(Integrated Drive Electronics)等のような多様なインターフェイスプロトコルのうちの何れかを介して外部（例えば、ホストコンピュータ等）と通信することができる。
【００５７】
図11（ｂ）は、コンピュータシステムの構成を示す構成図である。図11（ｂ）に示されたように、コンピューティングシステム２００は、システムバス２６０に電気的に連結されたＣＰＵ２２０、ＲＡＭ（Random Access Memory）２３０、ユーザインタフェース２４０、モデム２５０、メモリシステム２１０を含むことができる。また、コンピューティングシステム２００が、モバイルデバイスである場合、コンピューティングシステム２００に動作電圧を供給するためのバッテリーが更に含まれることができ、応用チップセット、カメライメージプロセッサＣＩＳ（CMOS Image Sensor）、モバイルＤＲＡＭ（Dynamic Random Access Memory）等が更に含まれることができる。
【００５８】
メモリシステム２１０は、図11（ａ）を参照して説明したように、不揮発性メモリ素子２１２、メモリコントローラ２１１で構成され得る。
【００５９】
以上説明したように、本発明の最も好ましい実施の形態について説明したが、本発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、または明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本発明の範囲に含まれることは言うまでもない。
【符号の説明】
【００６０】
Ａ，Ｂ    …領域
ＢＬ  …ビットライン
Ｃ    …コーナー部
ＣＧ  …コントロールゲート
ＣＨ  …チャンネル膜
ＦＧ  …フローティングゲート
Ｉread …読込み電流
Ｉ１，Ｉ２  …干渉
Ｌ１…フローティングゲート長さ
Ｌ２…フローティングゲートと重畳する突出部長さ
Ｌ３  …離間距離
ＬＳＧ …下部選択ゲート
Ｐ    …突出部
Ｒ１  …第１リセス領域
Ｒ２  …第２リセス領域
Ｒ３  …第３リセス領域
ＳＵＢ …基板
ｔ１…第１リセス領域の厚さ（第１の厚さ）
ｔ２…第２リセス領域の厚さ（第２の厚さ）
ｔ３…第３リセス領域の第２物質膜の一部のエッチング厚さ
ＵＳＧ …上部選択ゲート
Ｖ    …ボイド
ｋ    …段差
Ｗ１…フローティングゲート厚さ
Ｗ２…コントロールゲート厚さ
Ｗ３…突出部厚さ
１    …チャンネルホール
１１  …トンネル絶縁膜
１２  …電荷遮断膜
１３  …層間絶縁膜
６１  …第１物質膜
６２  …第２物質膜
６３  …フローティングゲート
６４  …トンネル絶縁膜
６５  …チャンネル膜
６５ａ …突出部
６６  …電荷遮断膜
６７  …コントロールゲート
１００ …メモリシステム
１１０ …メモリコントローラ
１１１…ＳＲＡＭ
１１２…ＣＰＵ
１１３…ホストＩ／Ｆ（インターフェース）
１１４…ＥＣＣ
１１５…メモリＩ／Ｆ（インタフェース）
１２０ …不揮発性メモリ素子
２００ …コンピューティングシステム
２１０…メモリシステム
２１１ …メモリコントローラ
２１２ …不揮発性メモリ素子
２２０ …ＣＰＵ
２３０…ＲＡＭ
２４０…ユーザインタフェース
２５０…モデム
２６０ …システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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