(57)【要約】【課題】Ｉ／Ｏトランジスタにおけるインパクトイオン化およびそれに起因するオン耐圧の低下が抑制される、半導体装置およびその製造方法を提供する。【解決手段】入出力回路を構成するｎ型チャネルの第１のトランジスタＩＴＲと、主表面上に形成された、論理回路を構成するｎ型チャネルの第２のトランジスタＣＴＲとを備える。第１のトランジスタＩＴＲのソース領域またはドレイン領域について、第１のｎ型不純物領域ＮＲ２１の最大不純物濃度は第２のｎ型不純物領域ＮＲ２２の最大不純物濃度よりも高い。第２のトランジスタＣＴＲのソース領域またはドレイン領域について、第３のｎ型不純物領域ＮＲ１Ｏの最大不純物濃度は第４のｎ型不純物領域ＮＲ１Ｘの最大不純物濃度よりも高い。第１のｎ型不純物領域ＮＲ２１の最大不純物濃度は第３のｎ型不純物領域ＮＲ１Ｏの最大不純物濃度よりも低い。【選択図】図１７
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された、入出力回路を構成するｎ型チャネルの第１のトランジスタと、
前記主表面上に形成された、論理回路を構成するｎ型チャネルの第２のトランジスタとを備える半導体装置であって、
前記第１のトランジスタのソース領域またはドレイン領域は、第１のｎ型不純物領域および前記第１のｎ型不純物領域を取り囲むように形成された第２のｎ型不純物領域を有し、
前記第２のトランジスタのソース領域またはドレイン領域は、第３のｎ型不純物領域を有し、
前記第１のｎ型不純物領域の最大不純物濃度は前記第２のｎ型不純物領域の最大不純物濃度よりも高く、
前記第１のｎ型不純物領域の最大不純物濃度は前記第３のｎ型不純物領域の最大不純物濃度よりも低い、半導体装置。
【請求項２】
前記第１のｎ型不純物領域と前記第２のｎ型不純物領域との境界部においては、不純物濃度の傾きが不連続になる、請求項１に記載の半導体装置。
【請求項３】
前記第２のトランジスタの、ソース領域またはドレイン領域は、前記第３のｎ型不純物領域を取り囲むように形成された第４のｎ型不純物領域をさらに有し、
前記第３のｎ型不純物領域の最大不純物濃度は前記第４のｎ型不純物領域の最大不純物濃度よりも高い、請求項１に記載の半導体装置。
【請求項４】
前記第２のｎ型不純物領域は、前記第４のｎ型不純物領域より深い、請求項３に記載の半導体装置。
【請求項５】
前記第２のｎ型不純物領域に含まれるリンの最大不純物濃度は、前記第４のｎ型不純物領域に含まれるリンの最大不純物濃度に等しい、請求項３に記載の半導体装置。
【請求項６】
前記第１のｎ型不純物領域と前記第２のｎ型不純物領域との境界部、および前記第３のｎ型不純物領域と前記第４のｎ型不純物領域との境界部の少なくとも一方において、不純物濃度の傾きが不連続になる、請求項３に記載の半導体装置。
【請求項７】
前記第１および第３のｎ型不純物領域は、砒素およびリンの不純物を含み、
前記第１のｎ型不純物領域における砒素の最大不純物濃度は前記第３のｎ型不純物領域における砒素の最大不純物濃度よりも低い、請求項３に記載の半導体装置。
【請求項８】
前記第３のｎ型不純物領域における砒素の最大不純物濃度は１×１０20ｃｍ-3より高く、前記第１のｎ型不純物領域における砒素の最大不純物濃度は１×１０20ｃｍ-3以下である、請求項６に記載の半導体装置。
【請求項９】
前記第３のｎ型不純物領域は、砒素およびリンの不純物を含み、
前記第１のｎ型不純物領域は、リンの不純物のみを含み、
前記第１のｎ型不純物領域におけるリンの最大不純物濃度は前記第３のｎ型不純物領域における砒素の最大不純物濃度よりも低い、請求項３に記載の半導体装置。
【請求項１０】
前記第３のｎ型不純物領域における砒素の最大不純物濃度は１×１０20ｃｍ-3より高く、前記第１のｎ型不純物領域におけるリンの最大不純物濃度は１×１０20ｃｍ-3以下である、請求項９に記載の半導体装置。
【請求項１１】
前記第１および第３のｎ型不純物領域は、砒素およびリンの不純物を含み、、
前記第１のｎ型不純物領域における砒素とリンとを合計した最大不純物濃度は前記第３のｎ型不純物領域における砒素とリンとを合計した最大不純物濃度よりも低い、請求項５に記載の半導体装置。
【請求項１２】
前記第３のｎ型不純物領域における砒素とリンとを合計した最大不純物濃度は１×１０20ｃｍ-3より高く、前記第１のｎ型不純物領域における砒素とリンとを合計した最大不純物濃度は１×１０20ｃｍ-3以下である、請求項１１に記載の半導体装置。
【請求項１３】
前記第３のｎ型不純物領域は、砒素およびリンの不純物を含み、
前記第１のｎ型不純物領域は、リンの不純物のみを含み、
前記第１のｎ型不純物領域におけるリンの最大不純物濃度は前記第３のｎ型不純物領域における砒素とリンとを合計した最大不純物濃度よりも低い、請求項５に記載の半導体装置。
【請求項１４】
前記第３のｎ型不純物領域における砒素とリンとを合計した最大不純物濃度は１×１０20ｃｍ-3より高く、前記第１のｎ型不純物領域におけるリンの最大不純物濃度は１×１０20ｃｍ-3以下である、請求項１３に記載の半導体装置。
【請求項１５】
主表面を有する半導体基板を準備する工程と、
前記主表面上に、入出力回路を構成するｎ型チャネルの第１のトランジスタを形成する工程と、
前記主表面上に、論理回路を構成するｎ型チャネルの第２のトランジスタを形成する工程とを備える半導体装置の製造方法であって、
前記第１のトランジスタを形成する工程には、ソース領域またはドレイン領域に、第１のｎ型不純物領域および前記第１のｎ型不純物領域を取り囲むように形成された第２のｎ型不純物領域を形成する工程を含み、
前記第２のトランジスタを形成する工程には、ソース領域またはドレイン領域に、第３のｎ型不純物領域を形成する工程を含み、
前記第１のｎ型不純物領域の最大不純物濃度は前記第２のｎ型不純物領域の最大不純物濃度よりも高く、
前記第１のｎ型不純物領域の最大不純物濃度は前記第３のｎ型不純物領域の最大不純物濃度よりも低い、半導体装置の製造方法。
【請求項１６】
前記第１のｎ型不純物領域と前記第２のｎ型不純物領域との境界部においては、不純物濃度の傾きが不連続になる、請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２のトランジスタの、ソース領域またはドレイン領域は、前記第３のｎ型不純物領域を取り囲むように形成された第４のｎ型不純物領域をさらに有し、
前記第３のｎ型不純物領域の最大不純物濃度は前記第４のｎ型不純物領域の最大不純物濃度よりも高い、請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第２のｎ型不純物領域は、前記第４のｎ型不純物領域より深い、請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記第２のｎ型不純物領域に含まれるリンの最大不純物濃度は、前記第４のｎ型不純物領域に含まれるリンの最大不純物濃度に等しい、請求項１７に記載の半導体装置の製造方法。
【請求項２０】
前記第１のｎ型不純物領域と前記第２のｎ型不純物領域との境界部、および前記第３のｎ型不純物領域と前記第４のｎ型不純物領域との境界部の少なくとも一方において、不純物濃度の傾きが不連続になる、請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に入出力回路を構成する半導体素子を備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
フラッシュメモリやＣＰＵ（Central Processing Unit）を内蔵する半導体装置として、たとえばマイクロコンピュータ（Microcomputer）が考えられる。このマイクロコンピュータは、一般に半導体基板上に、多数のＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成された構成を有している。
【０００３】
マイクロコンピュータの半導体基板上に形成されるＭＯＳトランジスタとして、たとえばＣＰＵやメモリなどの論理回路に用いられるコアトランジスタと、他の半導体装置と電気的に接続される入出力回路に用いられるＩ／Ｏトランジスタとが形成される。このコアトランジスタとＩ／Ｏトランジスタとのように、複数種類のトランジスタが同一の半導体基板上に形成された半導体装置は、たとえば特開平１１−１６３１５６号公報（特許文献１）および特開２００６−１８６１８０号公報（特許文献２）に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−１６３１５６号公報
【特許文献２】特開２００６−１８６１８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＯＳトランジスタの微細化により、ＭＯＳトランジスタのドレイン領域の端部における電界強度が過剰に高くなり、いわゆるショートチャネル効果が発生する可能性がある。これを抑制するために、コアトランジスタのみならずＩ／Ｏトランジスタにもドレイン領域の端部に、正規のドレイン領域よりも不純物濃度の低いいわゆるＬＤＤ（Lightly Doped Drain）領域を形成することがある。
【０００６】
しかし、Ｉ／ＯトランジスタにＬＤＤ領域を形成した場合に以下に示す課題があることを発明者は見出した。Ｉ／Ｏトランジスタには、コアトランジスタよりも高いドレイン電圧が印加されるため、ゲート長が短くなると、不純物濃度の高いドレイン領域と不純物濃度の低いＬＤＤ領域との間に高電界領域が形成され、オン耐圧が低下するという課題が発生する。たとえば、電源電圧が５Ｖ系のｎ型Ｉ／Ｏトランジスタの微細化が進みゲート長が１μｍ以下になれば、ｎ型Ｉ／Ｏトランジスタのドレイン領域の端部における電界強度が高くなり、正規のドレイン領域（Ｓ／Ｄ領域）とこれの周囲のＬＤＤ領域との境界部における電界強度が高くなる。するといわゆるインパクトイオン化により当該ｎ型Ｉ／Ｏトランジスタのオン耐圧が低下してしまう。
【０００７】
特開２００６−１８６１８０号公報の半導体装置においては、ＬＤＤ領域を有するｎ型Ｉ／Ｏトランジスタが開示されるが、上記の問題および解決手段について何ら開示されていない。また特開平１１−１６３１５６号公報の半導体装置は、Ｉ／Ｏトランジスタに相当する静電気保護素子にはＬＤＤ領域が形成されていない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、入出力回路を構成するｎ型チャネルの第１のトランジスタと、論理回路を構成するｎ型チャネルの第２のトランジスタとを備える。第１のトランジスタのソース領域またはドレイン領域は、第１のｎ型不純物領域と第１のｎ型不純物領域を取り囲むように形成された第２のｎ型不純物領域とを有する。第２のトランジスタのソース領域またはドレイン領域は、第３のｎ型不純物領域を有する。第１のｎ型不純物領域の最大不純物濃度は第２のｎ型不純物領域の最大不純物濃度よりも高く、第１のｎ型不純物領域の最大不純物濃度は第３のｎ型不純物領域の最大不純物濃度よりも低い。
【００１０】
他の実施の形態によれば、半導体装置の製造方法は、入出力回路を構成するｎ型チャネルの第１のトランジスタと、論理回路を構成するｎ型チャネルの第２のトランジスタとが形成される。第１のトランジスタを形成する工程には、ソース領域またはドレイン領域に、第１のｎ型不純物領域および第１のｎ型不純物領域を取り囲むように形成された第２のｎ型不純物領域を形成する工程を含む。第２のトランジスタを形成する工程には、ソース領域またはドレイン領域に、第３のｎ型不純物領域を形成する工程を含む。第１のｎ型不純物領域の最大不純物濃度は第２のｎ型不純物領域の最大不純物濃度よりも高く、第１のｎ型不純物領域の最大不純物濃度は第３のｎ型不純物領域の最大不純物濃度よりも低い。
【発明の効果】
【００１１】
一実施の形態によれば、Ｉ／Ｏトランジスタにおけるオン耐圧を改善することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施の形態１に係る半導体装置であってウェハの状態を示す概略平面図である。
【図２】本実施の形態１の半導体装置を構成するｎ型コアトランジスタおよびｎ型Ｉ／Ｏトランジスタの構成を示す概略断面図である。
【図３】図２のコアトランジスタＣＴＲのドレイン領域Ｄに施された点線部Ａにおける不純物濃度分布を示すグラフ（Ａ）と、図２のＩ／ＯトランジスタＩＴＲのドレイン領域Ｄに施された点線部Ｂにおける不純物濃度分布を示すグラフ（Ｂ）とである。
【図４】本実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】本実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６】本実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７】本実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８】本実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図９】本実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１０】本実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１１】本実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１２】本実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１３】本実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１４】本実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１５】本実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１６】本実施の形態２の半導体装置を構成するｎ型コアトランジスタおよびｎ型Ｉ／Ｏトランジスタの構成を示す概略断面図である。
【図１７】図１６のｎ型コアトランジスタの、砒素とリンとの双方を含む不純物領域を一まとめに示した概略断面図である。
【図１８】本実施の形態２の第１例として、図１６のコアトランジスタＣＴＲのドレイン領域Ｄに施された点線部Ａにおける不純物濃度分布を示すグラフ（Ａ）と、図１６のＩ／ＯトランジスタＩＴＲのドレイン領域Ｄに施された点線部Ｂにおける不純物濃度分布を示す（図３（Ｂ）と同一の）グラフ（Ｂ）と、図１６の点線部Ｃにおける不純物濃度分布を示すグラフ（Ｃ）とである。
【図１９】本実施の形態２の第２例として、図１６のコアトランジスタＣＴＲのドレイン領域Ｄに施された点線部Ａにおける不純物濃度分布を、砒素についてはその濃度の総和で示すグラフ（Ａ）と、図１８（Ｂ）と同一のグラフ（Ｂ）と、図１６の点線部Ｃにおける不純物濃度分布を、砒素についてはその濃度の総和で示すグラフ（Ｃ）とである。
【図２０】本実施の形態２における半導体装置の製造方法の、図１２に示す工程に続く工程を示す概略断面図である。
【図２１】本実施の形態２における半導体装置の製造方法の、図２０に示す工程に続く工程を示す概略断面図である。
【図２２】本実施の形態２における半導体装置の製造方法の、図２１に示す工程に続く工程を示す概略断面図である。
【図２３】本実施の形態２における半導体装置の製造方法の、図２２に示す工程に続く工程を示す概略断面図である。
【図２４】本実施の形態３の第１例として、図１９（Ａ）に不純物濃度１×１０20ｃｍ-3の目盛を加えたグラフ（Ａ）と、図１９（Ｂ）に不純物濃度１×１０20ｃｍ-3の目盛を加えたグラフ（Ｂ）とである。
【図２５】本実施の形態３の第２例として、図３（Ａ）に不純物濃度１×１０20ｃｍ-3の目盛を加えたグラフ（Ａ）と、図３（Ｂ）に不純物濃度１×１０20ｃｍ-3の目盛を加えたグラフ（Ｂ）とである。
【図２６】最大不純物濃度が１×１０20ｃｍ-3より高いＩ／ＯトランジスタＩＴＲのゲート長とオン耐圧との関係、および最大不純物濃度が１×１０20ｃｍ-3以下のＩ／ＯトランジスタＩＴＲのゲート長とオン耐圧との関係を示すグラフである。
【図２７】本実施の形態４の半導体装置を構成するｎ型コアトランジスタおよびｎ型Ｉ／Ｏトランジスタの構成を示す概略断面図である。
【図２８】図２７のｎ型コアトランジスタの、砒素とリンとの双方を含む不純物領域を一まとめに示した概略断面図である。
【図２９】本実施の形態４として、図２７のコアトランジスタＣＴＲのドレイン領域Ｄに施された点線部Ａにおける不純物濃度分布を示すグラフ（Ａ）と、図２７のＩ／ＯトランジスタＩＴＲのドレイン領域Ｄに施された点線部Ｂにおける不純物濃度分布を示すグラフ（Ｂ）と、図２７の点線部Ｃにおける不純物濃度分布を示すグラフ（Ｃ）とである。
【図３０】本実施の形態４における半導体装置の製造方法の、図１３および図２１に示す工程に相当する工程を示す概略断面図である。
【図３１】本実施の形態５の第１例として、図３（Ａ）の点線部Ａにおける不純物濃度分布を、砒素とリンとの濃度の総和で示すグラフ（Ａ）と、図３（Ｂ）のＩ／ＯトランジスタＩＴＲの不純物濃度分布を、砒素とリンとの濃度の総和で示すグラフ（Ｂ）とである。
【図３２】本実施の形態５の第２例として、図２４（Ａ）の不純物濃度分布を、砒素とリンとの濃度の総和で示したグラフ（Ａ）と、図２４（Ｂ）の不純物濃度分布を、砒素とリンとの濃度の総和で示したグラフ（Ｂ）と、図２４と同様に目盛を加え、図１９（Ｃ）を砒素とリンとの濃度の総和で示したグラフ（Ｃ）とである。
【図３３】本実施の形態５の第３例として、図２９（Ａ）の不純物濃度分布を、砒素とリンとの濃度の総和で示したグラフ（Ａ）と、図２９（Ｂ）の不純物濃度分布を、砒素とリンとの濃度の総和で示したグラフ（Ｂ）と、図２９（Ｃ）の不純物濃度分布を、砒素とリンとの濃度の総和で示したグラフ（Ｃ）とである。
【発明を実施するための形態】
【００１３】
以下、本実施の形態について図に基づいて説明する。
（実施の形態１）
まず、本実施の形態としてウェハ状態の半導体装置について説明する。
【００１４】
図１を参照して、本実施の形態の半導体装置ＤＥＶは、たとえば半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＥＶを構成する回路として、信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、ＣＰＵ、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static Random Access Memory）が挙げられる。
【００１５】
半導体装置ＤＥＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＥＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＥＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。なおＳＲＡＭの代わりにＤＲＡＭ（Dynamic Random Access Memory）が用いられてもよい。
【００１６】
これらの各回路は、主にＭＯＳトランジスタなどのスイッチング素子から構成される。ＣＰＵやＳＲＡＭなどは、論理回路用に用いられるコアトランジスタで構成される。また、信号入出力回路、ＤＡ−ＡＤコンバータ、電源回路、Ｆｌａｓｈメモリなどは、入出力回路用に用いられるＩ／Ｏトランジスタで構成される。
【００１７】
論理回路は０．５Ｖから２Ｖ未満の電源電圧で動作し、入出力回路は、論理回路よりも高い例えば３Ｖから５Ｖ以下の電源電圧で動作する。そのため、Ｉ／Ｏトランジスタのソース・ドレイン間の印加最大電圧は、コアトランジスタのソース・ドレイン間の印加最大電圧よりも高い。そのため、コアトランジスタのソース・ドレイン間耐圧よりも、Ｉ／Ｏトランジスタのソース・ドレイン間耐圧の方が高い。また、高速動作させるために、コアトランジスタのゲート長は、Ｉ／Ｏトランジスタのゲート長よりも短い。例えば、コアトランジスタのゲート長は０．０５μｍ以上０．５μｍ以下であり、Ｉ／Ｏトランジスタのゲート長は０．５μｍより大きく２μｍ以下である。
【００１８】
図２は図１のＩＩ−ＩＩ線に沿う部分における概略断面図を示す。これは、信号入出力回路を構成するＩ／Ｏトランジスタと、ＣＰＵを構成するコアトランジスタとを跨ぐ。このため図２においてはＩ／Ｏトランジスタとコアトランジスタとが並列する。たとえば半導体基板ＳＵＢ上の主表面の表層に形成されるコアトランジスタとＩ／Ｏトランジスタとは、素子分離膜ＩＩにより区画される。つまり半導体基板ＳＵＢ上の表層においてコアトランジスタが形成される領域と、Ｉ／Ｏトランジスタが形成される領域とは、素子分離膜ＩＩにより区画されることが好ましい。また素子分離膜ＩＩは、たとえばシリコン酸化膜（ＳｉＯ2）からなることが好ましい。
【００１９】
半導体基板ＳＵＢは、たとえばシリコンの単結晶からなるものであることが好ましい。また半導体基板ＳＳはｎ型、ｐ型いずれであってもよい。ただし図２においては半導体基板ＳＳはｎ型半導体とする。
【００２０】
なおコアトランジスタ、Ｉ／Ｏトランジスタともに実際にはｎ型トランジスタおよびｐ型トランジスタの双方が配置されるが、本実施の形態においてはｐ型トランジスタの図示は省略し、ｎ型トランジスタのみについて図示する。すなわち図２を参照して、半導体装置ＤＥＶはｎ型コアトランジスタ領域とｎ型Ｉ／Ｏトランジスタ領域とを有し、ｎ型コアトランジスタ領域にはコアトランジスタＣＴＲ（ｎ型チャネルの第１のトランジスタ）が、ｎ型Ｉ／Ｏトランジスタ領域にはＩ／ＯトランジスタＩＴＲ（ｎ型チャネルの第２のトランジスタ）が、それぞれ配置されている。ここでｎ型チャネルとは、ゲート電圧を印加してゲート下に反転層が形成された時のキャリアが電子であることを示す。
【００２１】
ｎ型チャネルのコアトランジスタＣＴＲおよびＩ／ＯトランジスタＩＴＲは、半導体基板ＳＵＢの表層に形成されたｐ型ウェル領域ＰＷＲに形成されている。ｐ型ウェル領域ＰＷＲはたとえばホウ素（Ｂ）がイオン注入されることにより形成される。
【００２２】
コアトランジスタＣＴＲは、ｎ型不純物領域ＮＲ１１（第３のｎ型不純物領域）からなるソース領域Ｓと、ｎ型不純物領域ＮＲ１１（第３のｎ型不純物領域）からなるドレイン領域Ｄと、ゲート絶縁膜ＧＩと、ゲート導電膜ＧＥおよび側壁絶縁膜ＳＷからなるゲート構造Ｇとを有している。ｎ型不純物領域ＮＲ１１は、たとえば砒素がイオン注入されて形成される。ゲート構造Ｇは当該トランジスタのオン／オフ制御に用いる電圧を印加するゲート（ゲート導電膜ＧＥ）を含む。ソース領域Ｓとドレイン領域Ｄとは半導体基板ＳＵＢの表層に互いに間隔をおいて配置されている。１対のソース領域Ｓとドレイン領域Ｄとに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを介してゲート導電膜ＧＥが形成されている。
【００２３】
Ｉ／ＯトランジスタＩＴＲのソース領域Ｓおよびドレイン領域Ｄは、ｎ型不純物領域ＮＲ２１（第１のｎ型不純物領域）およびこれを取り囲むように形成された低濃度ｎ型不純物領域ＮＲ２２（第２のｎ型不純物領域）からなる。低濃度ｎ型不純物領域ＮＲ２２とｎ型不純物領域ＮＲ２１とにまずリン（Ｐ）がイオン注入された後、ｎ型不純物領域ＮＲ２１のみに砒素（Ａｓ）がイオン注入されることにより、ソース領域Ｓおよびドレイン領域Ｄが形成される。したがってｎ型不純物領域ＮＲ２１には砒素とリンとがドーピングされる。
【００２４】
低濃度ｎ型不純物領域ＮＲ２２におけるリンの最大不純物濃度は、ｎ型不純物領域ＮＲ２１における砒素の最大不純物濃度よりも低いことが好ましい。ここで、低濃度ｎ型不純物領域ＮＲ２２はいわゆるＬＤＤ領域を形成している。
【００２５】
またコアトランジスタＣＴＲ、Ｉ／ＯトランジスタＩＴＲともに、ゲート構造Ｇは、ゲート絶縁膜ＧＩ上を覆うように形成されたゲート導電膜ＧＥと、ゲート絶縁膜ＧＩおよびゲート導電膜ＧＥの側壁を覆う側壁絶縁膜ＳＷとからなる。ゲート絶縁膜ＧＩはたとえばシリコン酸化膜からなり、ゲート導電膜ＧＥはたとえば多結晶シリコンからなる。側壁絶縁膜ＳＷはたとえばシリコン酸化膜からなるが、シリコン酸化膜とシリコン窒化膜との組み合わせにより構成されてもよい。
【００２６】
Ｉ／ＯトランジスタＩＴＲのゲート絶縁膜ＧＩの膜厚は、コアトランジスタＣＴＲのゲート絶縁膜ＧＩと同じであってもよいが、ゲート耐圧の観点から、Ｉ／ＯトランジスタＩＴＲのゲート絶縁膜ＧＩの膜厚はコアトランジスタＣＴＲのゲート絶縁膜ＧＩの膜厚よりも大きい方が好ましい。
【００２７】
駆動時には、たとえばコアトランジスタのゲート（ゲート導電膜ＧＥ）には１．０Ｖ以上１．８Ｖ以下の範囲の電圧が印加され、Ｉ／Ｏトランジスタのゲート（ゲート導電膜ＧＥ）には最大で５Ｖの電圧が印加される。なおバーンイン動作時には、Ｉ／Ｏトランジスタには７Ｖの電圧が印加されることもある。
【００２８】
さらにコアトランジスタＣＴＲ、Ｉ／ＯトランジスタＩＴＲともに、ｎ型不純物領域ＮＲ１１，ＮＲ２１およびゲート導電膜ＧＥの上には、シリサイドＳＣが形成されている。シリサイドＳＣは、ｎ型不純物領域ＮＲ１１，２１やゲート導電膜ＧＥの表面など、シリコンまたは多結晶シリコンと、コバルト（Ｃｏ）またはニッケル（Ｎｉ）とが反応して形成された金属含有層である。
【００２９】
本実施の形態においては、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１における最大不純物濃度は、コアトランジスタＣＴＲのｎ型不純物領域ＮＲ１１における最大不純物濃度よりも低い。このことについて以下に説明する。
【００３０】
図３（Ａ）、（Ｂ）を参照して、図３（Ａ）の横軸は図２のコアトランジスタＣＴＲのドレイン領域Ｄに施された、砒素の濃度が最大となる箇所を通る点線部Ａ上の位置を示しており、当該横軸の左右方向の位置は図２の上記点線部Ａ上の左右方向の位置（図中Ｘ位置と表現）に対応する。図３（Ａ）の縦軸は上記各位置における不純物の種類とその濃度（シリサイドＳＣは考慮しない）を対数目盛で示している。上記と同様に図３（Ｂ）の横軸は図２のＩ／ＯトランジスタＩＴＲのドレイン領域Ｄに施された、砒素またはリンの濃度が最大となる箇所を通る点線部Ｂ上の位置（Ｘ位置）を示しており、図３（Ｂ）の縦軸は上記各位置における不純物の種類とその濃度を対数目盛で示している。
【００３１】
図３（Ａ）、（Ｂ）を参照して、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ２１における砒素（Ａｓ）の最大不純物濃度ｂは、コアトランジスタＣＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ１１における砒素の最大不純物濃度ａよりも低い。たとえば上記濃度ｂは１×１０20ｃｍ-3以下であり、上記濃度ａは１×１０20ｃｍ-3より高いことが好ましい。このように、ｎ型コアトランジスタＣＴＲのｎ型不純物領域ＮＲ１１の最大不純物濃度よりも、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１の最大不純物濃度が低くなっているため、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１近傍での電界強度を抑制することができる。
【００３２】
ここで、本実施の形態では、ｎ型不純物領域ＮＲ２１の最大不純物濃度（最大濃度）とは、ｎ型不純物領域ＮＲ２１の砒素の最大不純物濃度を指すものとする。
【００３３】
また上記のように、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ２１における砒素の最大不純物濃度ｂは、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成する低濃度ｎ型不純物領域ＮＲ２２におけるリン（Ｐで示す）の最大不純物濃度ｃ１よりも高い。たとえば上記濃度ｂは１×１０19ｃｍ-3より大きく１×１０20ｃｍ-3より小さくすることができ、上記濃度ｃ１は１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下にすることができる。このように、ｎ型不純物領域ＮＲ２１より最大不純物濃度の低い低濃度ｎ型不純物領域ＮＲ２２が設けられているので、ドレイン領域Ｄの端部における電界強度を緩和し、Ｉ／ＯトランジスタＩＴＲのインパクトイオン化およびオン耐圧低下を抑制することができる。
【００３４】
特に本実施の形態では、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１の最大不純物濃度を、コアトランジスタＣＴＲのｎ型不純物領域ＮＲ１１の最大不純物濃度よりも低くし、かつ、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２２の最大不純物濃度をｎ型不純物領域ＮＲ２１の最大不純物濃度より低くしている。そのため、低濃度のｎ型不純物領域ＮＲ２２を形成しつつ、ｎ型不純物領域ＮＲ２１の不純物濃度とｎ型不純物領域ＮＲ２２の不純物濃度との差を小さくすることができる。その結果、低濃度のｎ型不純物領域ＮＲ２２によりドレイン領域の端部における電界を抑制しつつ、ｎ型不純物領域ＮＲ２１とｎ型不純物領域ＮＲ２２との界面での電界強度を緩和することができ、オン耐圧を改善することが出来る。
【００３５】
なお本実施の形態では、ｎ型チャネルのＩ／ＯトランジスタＩＴＲと、ｎ型チャネルのコアトランジスタＣＴＲとについて、上記のようにｎ型不純物領域ＮＲ１１，ＮＲ２１，ＮＲ２２が形成される。ｐ型チャネルのトランジスタにおいては、ホール移動度が低いため、ｎ型チャネルのトランジスタにおいてみられる上記のようなオン耐圧の問題は発生しない。
【００３６】
なお低濃度ｎ型不純物領域ＮＲ２２を構成するリンの、ｎ型不純物領域ＮＲ２１における最大不純物濃度ｃは、低濃度ｎ型不純物領域ＮＲ２２における当該最大不純物濃度ｃ１よりも高くなっているが、濃度ｂよりは低い。
【００３７】
またｎ型不純物領域ＮＲ２１と低濃度ｎ型不純物領域ＮＲ２２との２つの領域の境界部においては、図３（Ｂ）より曲線２１の示す濃度が０になり、ｎ型不純物領域ＮＲ２１には砒素がドーピングされ、低濃度ｎ型不純物領域ＮＲ２２には砒素がドーピングされないことが分かる。このように２つの領域の境界部においては不純物濃度の傾きが不連続になることから、２つの領域を有することが判別できる。ここで傾きとは図３に示す不純物濃度のグラフにおける、横軸（位置）の変化に対する縦軸（濃度）の変化の傾きである。また不純物濃度の傾きが不連続になるとは、具体的には、ＮＲ２１とＮＲ２２との境界部の近傍において境界部に交差する方向に関する不純物濃度の変化量（変化率）が他の領域と比較して急激に変化することを意味する。
【００３８】
次に、図４〜図１５を参照しながら、本実施の形態の半導体装置ＤＥＶの製造方法について説明する。なお図４〜図１５では、ｎ型コアトランジスタ領域とｎ型Ｉ／Ｏトランジスタ領域とに、それぞれ１つずつトランジスタを配置した場合の製造方法を記載したが、それぞれ複数のトランジスタが配置されていてもよい。
【００３９】
図４を参照して、まず半導体基板ＳＵＢが準備される。半導体基板ＳＵＢはたとえばｎ型シリコンの単結晶基板が用いられることが好ましい。半導体基板ＳＵＢの一方（上側）の主表面上に、パッド酸化膜ＰＩ、窒化珪素膜ＳＮが順に、たとえばＣＶＤ（Chemical Vapor Deposition）法を用いて形成される。
【００４０】
パッド酸化膜ＰＩはたとえばシリコン酸化膜からなる。またその厚みは５ｎｍ以上２０ｎｍ以下とする。また窒化珪素膜ＳＮはたとえば窒化珪素（ＳｉＮ）からなる。またその厚みは１００ｎｍ程度であり、たとえば７０ｎｍ以上１５０ｎｍ以下とすることが好ましい。
【００４１】
次に、フォトレジストＰＨＲが形成された後、写真製版技術を用いて、フォトレジストＰＨＲがパターニングされる。パターニングされたフォトレジストＰＨＲをマスクとして、パッド酸化膜ＰＩおよび窒化珪素膜ＳＮがエッチングされる。ここではｎ型コアトランジスタ領域とｎ型Ｉ／Ｏトランジスタ領域との境界部など、異なる２つの隣接する領域同士を区画したい領域の真上のパッド酸化膜ＰＩおよび窒化珪素膜ＳＮが除去されるように、パッド酸化膜ＰＩおよび窒化珪素膜ＳＮがエッチングされる。
【００４２】
図５に示すように、さらに半導体基板ＳＵＢにトレンチＴＲが形成される。トレンチＴＲの深さは、例えば２００ｎｍ以上３００ｎｍ以下とする。次に、フォトレジストＰＨＲが除去され、トレンチＴＲが埋設され、窒化珪素膜ＳＮを覆うシリコン酸化膜ＩＩがＣＶＤ法などにより形成される。シリコン酸化膜ＩＩの厚みは５００ｎｍ程度であり、４００ｎｍ以上６００ｎｍ以下であることが好ましい。
【００４３】
図６を参照して、次に、窒化珪素膜ＳＮをストッパとして、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン酸化膜ＩＩが研削される。このようにして、隣接するトランジスタ領域間を電気的に分離する素子分離膜ＩＩが形成される。
【００４４】
図７を参照して、まずたとえばウェットエッチングにより、窒化珪素膜ＳＮが除去される。次に通常の写真製版技術を用いたパターニングがなされる。具体的には、まずｎ型コアトランジスタ領域およびｎ型Ｉ／Ｏトランジスタ領域においてｐ型ウェル領域ＰＷＲを形成したい領域に開口を有するフォトレジストＰＨＲのパターンが形成される。次にこのフォトレジストＰＨＲのパターンをフォトマスクとしてパッド酸化膜ＰＩの真上からボロンなどのｐ型不純物が半導体基板ＳＵＢの表面にほぼ垂直な方向（図の上下方向）からイオン注入（ウェル注入）される。これにより、ボロンからなるｐ型ウェル領域ＰＷＲが形成される。
【００４５】
上記のイオン注入技術において、注入されるボロンの持つエネルギは以下の通りであることが好ましい。第１段階として、数百ｋｅＶ、たとえば１００ｋｅＶ以上５００ｋｅＶ以下のエネルギを印加しながらボロンがイオン注入される。このときボロンはたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下のドーズ量（面密度）でイオン注入されることが好ましい。次に第２段階として、数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながらボロンがイオン注入される。このときボロンはたとえば平面視において１×１０11ｃｍ-2以上５×１０12ｃｍ-2以下のドーズ量で注入されることが好ましい。
【００４６】
なお図示しないが、ｐ型のコアトランジスタおよびＩ／Ｏトランジスタを形成したい領域については、上記と同様に当該領域に開口を有するフォトレジストＰＨＲが形成された後、当該領域の真上からリンおよび砒素が同様にイオン注入される。具体的には第１段階として、数百ｋｅＶ、たとえば１００ｋｅＶ以上５００ｋｅＶ以下のエネルギを印加しながらリンがイオン注入される。このときリンはたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下のドーズ量でイオン注入されることが好ましい。次に第２段階として、数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギを印加しながら砒素がイオン注入される。このとき砒素はたとえば平面視において１×１０11ｃｍ-2以上５×１０12ｃｍ-2以下のドーズ量でイオン注入されることが好ましい。
【００４７】
図８を参照して、ｎ型コアトランジスタ領域のみ、追加でイオン注入がなされる。具体的にはｎ型コアトランジスタ領域のｐ型ウェル領域ＰＷＲを開口部としたフォトレジストＰＨＲを用いて、図７の工程と同様にボロンなどのｐ型不純物が、ｎ型コアトランジスタ領域のｐ型ウェル領域ＰＷＲ内に注入される（チャネル注入）。このときイオン注入されるボロンの持つエネルギは十数ｋｅＶ、たとえば１０ｋｅＶ以上２０ｋｅＶ以下であることが好ましく、ボロンはたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下のドーズ量でイオン注入されることが好ましい。
【００４８】
なお図示しないが、ｐ型のコアトランジスタ領域についても同様に、追加でイオン注入がなされる。具体的には図７の工程と同様に砒素などのｎ型不純物がチャネル注入される。このとき注入される砒素の持つエネルギは数十ｋｅＶ、たとえば１０ｋｅＶ以上５０ｋｅＶ以下であることが好ましく、砒素はたとえば平面視において１×１０12ｃｍ-2以上５×１０13ｃｍ-2以下のドーズ量で注入されることが好ましい。
【００４９】
図９を参照して、まずたとえばウェットエッチングにより、パッド酸化膜ＰＩが除去される。パッド酸化膜ＰＩを除去した後、たとえば熱酸化法を用いて、ゲート絶縁膜ＧＩが半導体基板ＳＵＢの表面上の全面に成膜される。ゲート絶縁膜ＧＩは数十ｎｍ、たとえば５ｎｍ以上２０ｎｍ以下の厚みとなるように成膜されることが好ましい。またゲート絶縁膜ＧＩはたとえばシリコン酸化膜からなるものであることが好ましい。ゲート絶縁膜ＧＩの形成後、ｎ型コアトランジスタ領域のゲート絶縁膜ＧＩのみウェットエッチングにより除去され、ｎ型Ｉ／Ｏトランジスタ領域のゲート絶縁膜ＧＩより薄いゲート絶縁膜ＧＩが形成される。ｎ型コアトランジスタ領域のゲート絶縁膜ＧＩは数ｎｍ、たとえば１ｎｍ以上３ｎｍ以下の厚みとなるように形成されることが好ましい。ｐ型トランジスタ領域についても同様の処理がなされる。
【００５０】
図１０を参照して、ゲート絶縁膜ＧＩの表面上の全面を覆うように、たとえばＣＶＤ法により、多結晶シリコンの薄膜が成膜される。次に当該多結晶シリコンの薄膜にイオン注入がなされる。具体的にはｎ型コアトランジスタ領域およびｎ型Ｉ／Ｏトランジスタ領域においては、リンなどのｎ型不純物が数ｋｅＶ以上数十ｋｅＶ以下（たとえば１ｋｅＶ以上５０ｋｅＶ以下）のエネルギで、平面視において１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下のドーズ量でイオン注入される。また図示されないｐ型トランジスタ領域においては、ホウ素などのｐ型不純物が数ｋｅＶ（１ｋｅＶ以上５ｋｅＶ以下）のエネルギで、平面視において１×１０15ｃｍ-2以上５×１０15ｃｍ-2以下のドーズ量でイオン注入される。その後この多結晶シリコンの薄膜に対して通常の写真製版技術およびエッチングを行なうことによりゲート導電膜ＧＥのパターンが形成される。
【００５１】
図１１を参照して、ｎ型コアトランジスタ領域のソース領域およびドレイン領域となるｎ型不純物領域ＮＲ１１を形成するための不純物がイオン注入される。ここでは例えば１ｋｅＶ以上２０ｋｅＶ以下のエネルギで、平面視において５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下のドーズ量で、砒素がイオン注入されることが好ましい。
【００５２】
また図示されないが、ｐ型のコアトランジスタ領域のソース領域およびドレイン領域となるｐ型不純物領域（Ｓ／ＤまたはＬＤＤ）を形成するためのイオン注入がなされる。具体的には、フッ化ホウ素（ＢＦ2）などが、たとえば１ｋｅＶ以上２０ｋｅＶ以下のエネルギで、平面視において５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下のドーズ量でイオン注入される。さらにｐ型のＩ／Ｏトランジスタ領域のｐ型不純物領域（Ｓ／ＤまたはＬＤＤ）を形成するためのイオン注入がなされる。具体的には、ホウ素などが、たとえば１ｋｅＶ以上２０ｋｅＶ以下のエネルギで、平面視において５×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量でイオン注入される。
【００５３】
図１２を参照して、ゲート導電膜ＧＥをフォトマスクとしてゲート絶縁膜ＧＩが、たとえばゲート導電膜ＧＥの真下のみに残るようにパターニングされる。なお図１０の工程の後にゲート導電膜ＧＥをパターニングした直後に、当該ゲート導電膜ＧＥをフォトマスクとしてゲート絶縁膜ＧＩをパターニングしてもよい。
【００５４】
次にｎ型コアトランジスタ領域、ｎ型Ｉ／Ｏトランジスタ領域、ｐ型トランジスタ領域ともに、ゲート導電膜ＧＥの上側面およびゲート絶縁膜ＧＩの側面を覆うように側壁絶縁膜ＳＷが形成され、ゲート構造Ｇが形成される。
【００５５】
次に図示されないｐ型のＩ／Ｏトランジスタ領域のソース領域およびドレイン領域となるｐ型不純物領域（Ｓ／Ｄ領域）を形成するための不純物がイオン注入される。具体的には、フッ化ホウ素（ＢＦ2）などが、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下のドーズ量でイオン注入された後、ホウ素などが、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において１×１０13ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量でイオン注入される。
【００５６】
図１３を参照して、ｎ型Ｉ／Ｏトランジスタ領域のソース領域およびドレイン領域となるｎ型不純物領域（ＬＤＤ領域およびＳ／Ｄ領域）を形成するためのイオン注入がなされる。具体的には、まずＳ／Ｄ領域（ｎ型不純物領域ＮＲ２１）を形成するために、砒素などが、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下のドーズ量でイオン注入される。このときのイオン注入は、半導体基板ＳＵＢの表面に垂直な方向（図１３の上下方向）に対して０度以上７度以下の方向から照射されることによりなされることが好ましい。次にＬＤＤ領域（低濃度ｎ型不純物領域ＮＲ２２）を形成するために、リンなどが、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において１×１０13ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量でイオン注入される。このときのイオン注入は、半導体基板ＳＵＢの表面に垂直な方向に対して３０度以上６０度以下の方向から照射されることによりなされることが好ましい。このようにすれば、図１３に示すように、側壁絶縁膜ＳＷの真下の領域など、ｎ型不純物領域ＮＲ２１よりもゲート構造Ｇに近い（内側の）領域に到達するように低濃度ｎ型不純物領域ＮＲ２２を形成することができる。
【００５７】
図１３の工程により、ｎ型不純物領域ＮＲ２１の最大不純物濃度が低濃度ｎ型不純物領域ＮＲ２２の最大不純物濃度よりも高くなるように、かつｎ型不純物領域ＮＲ２１の最大不純物濃度がｎ型不純物領域ＮＲ１１の最大不純物濃度よりも低くなるように、ｎ型不純物領域ＮＲ２１，ＮＲ２２が形成できる。
【００５８】
図１４を参照して、上記の各工程で形成された半導体基板ＳＵＢの全体が約１０００℃で熱処理されることにより、形成したｎ型不純物領域ＮＲ１１，ＮＲ２１，ＮＲ２２を活性化させ、所望の形状を有する安定な領域とする。
【００５９】
図１５を参照して、上記の各不純物領域ＮＲ１１，ＮＲ２１，ＮＲ２２の上面およびゲート構造Ｇ（ゲート導電膜ＧＥ）の上側面を覆うように、金属薄膜ＭＬＬが、たとえば通常のスパッタリング法により形成される。ここではたとえばコバルト（Ｃｏ）が数ｎｍ以上数十ｎｍ以下で堆積されることにより形成される。また上記コバルトの代わりに、たとえばニッケル（Ｎｉ）が形成されてもよい。
【００６０】
その後、上記の各工程で形成された半導体基板ＳＵＢの全体が数百℃で熱処理される。この処理により、不純物領域ＮＲ１１，ＮＲ２１，ＮＲ２２およびゲート導電膜ＧＥを構成するシリコンの原子と、その上の金属薄膜ＭＬＬのコバルトまたはニッケルの原子とが反応してシリサイドＳＣが形成される。ソース領域Ｓ、ドレイン領域Ｄ、ゲート導電膜ＧＥ上以外の領域に形成された金属薄膜ＭＬＬは通常のウェットエッチングにより除去される。以上の各工程により図２に示すコアトランジスタＣＴＲとＩ／ＯトランジスタＩＴＲとを有する半導体装置ＤＥＶが形成される。
【００６１】
次に、本実施の形態の作用効果を説明する。
たとえば不純物領域の最大不純物濃度が分かれば、その不純物領域全体の不純物濃度の分布は概ね一般化される。具体的には、たとえば最大不純物濃度の大きい不純物領域Ａと最大不純物濃度が不純物領域Ａより小さい不純物領域Ｂとを比較すれば、一般的に全体的に不純物領域Ａの方が不純物領域Ｂよりも不純物濃度が高くなるといえる。このため上記のように各不純物領域の最大不純物濃度の大小を比較すれば、当該各不純物領域全体の不純物濃度の大小比較ができる。以下においてはこのことを前提に、本実施の形態の作用効果を説明する。
【００６２】
したがって本実施の形態のように、図３の濃度ｂを濃度ａよりも低く、濃度ｃ，ｃ１より高くすれば、たとえば濃度ａ，ｃ，ｃ１が図３と同様だが濃度ｂが濃度ａと等しい場合に比べて、ｎ型不純物領域ＮＲ２１とＮＲ２２との境界部（図２の曲線２１部）における電界強度を下げることができる。これはｎ型不純物領域ＮＲ２１の最大不純物濃度ｂを小さくすることにより、ｎ型不純物領域ＮＲ２１全体の不純物濃度が下がり、ｎ型不純物領域ＮＲ２１と低濃度ｎ型不純物領域ＮＲ２２との全体的な不純物濃度の差が小さくなるためである。
【００６３】
コアトランジスタＣＴＲは当該半導体装置の内部において中心的な役割を有するトランジスタである。したがってコアトランジスタＣＴＲのｎ型不純物領域ＮＲ１１の不純物濃度を下げるとコアトランジスタＣＴＲの駆動時の電流が低下し、当該トランジスタの性能が低下する可能性がある。具体的にはｎ型不純物領域ＮＲ１１の最大不純物濃度ａ（図３（Ａ）参照）は１×１０20ｃｍ-3より高いことが好ましい。しかしＩ／ＯトランジスタＩＴＲは入出力回路用のトランジスタであるため、Ｓ／Ｄ領域であるｎ型不純物領域ＮＲ２１の不純物濃度を多少下げても半導体装置ＤＥＶの性能に大きな影響を与えない。このためＩ／ＯトランジスタＩＴＲは、その性能を低下させない程度にｎ型不純物濃度の濃度を下げることができる。
【００６４】
そこで上記のようにｎ型不純物領域ＮＲ２１の不純物濃度を変化させる（ｎ型不純物領域ＮＲ１１の不純物濃度よりも低くする）。すると、上記のようにコアトランジスタよりも電源電圧の高いＩ／Ｏトランジスタのドレイン領域Ｄの端部に、当該トランジスタの微細化により特に高い電界強度が発生したとしても、上記境界部２１における電界強度を低下させることができる。このためキャリアとしての電子が電子または正孔を発生させるインパクトイオン化を抑制することができ、その結果オン耐圧の低下の抑制、およびホットキャリア寿命の向上が可能になる。したがって当該トランジスタの微細化を問題なく進めることができ、ｎ型Ｉ／Ｏトランジスタ領域の回路面積を縮小することができる。
【００６５】
なお上記のオン耐圧の低下の問題は、電子をキャリアとするｎ型ＭＯＳトランジスタにおいて発生し、正孔をキャリアとするｐ型ＭＯＳトランジスタでは生じにくい。これは、電子と比較し正孔の移動度がかなり小さいためである。したがってｎ型Ｉ／ＯトランジスタＩＴＲに対して上記の対策を施す必要がある。
【００６６】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、コアトランジスタＣＴＲの構成において異なっている。以下、図１６を参照して、本実施の形態の半導体装置の構成について説明する。
【００６７】
図１６は実施の形態２における、実施の形態１の図２に示す概略断面図に相当するものである。図１６と図２とを参照して、本実施の形態においてはコアトランジスタＣＴＲのソース領域Ｓおよびドレイン領域Ｄは、ｎ型不純物領域ＮＲ１２，ＮＲ１３，ＮＲ１４（第３のｎ型不純物領域）および低濃度ｎ型不純物領域ＮＲ１１，ＮＲ１５（第４のｎ型不純物領域）からなる。
【００６８】
図１６を参照して、低濃度ｎ型不純物領域ＮＲ１１は曲線１１を境界部としてたとえば砒素がイオン注入されることにより形成され、ｎ型不純物領域ＮＲ１２は曲線１２を境界部としてたとえばリンがイオン注入されることにより形成される。ｎ型不純物領域ＮＲ１３は曲線１３を境界部としてたとえば砒素がイオン注入されることにより形成される。ｎ型不純物領域ＮＲ１４は概ね曲線１１と曲線１３とに挟まれた領域であり、低濃度ｎ型不純物領域ＮＲ１５は概ね曲線１２と曲線１３とに挟まれた領域である。したがってこの場合、低濃度ｎ型不純物領域ＮＲ１１は砒素のみがドーピングされ、ｎ型不純物領域ＮＲ１２，１３，１４は砒素とリンとの双方がドーピングされ、低濃度ｎ型不純物領域ＮＲ１５はリンのみがドーピングされることになる。
【００６９】
図１６および図１７を参照して、ｎ型不純物領域ＮＲ１２，ＮＲ１３，ＮＲ１４にはいずれも砒素とリンとの双方がドーピングされるため、これらをまとめて、図１７の曲線１３（１Ｏ）を境界部とするｎ型不純物領域ＮＲ１Ｏ（第３のｎ型不純物領域）と考えることができる。一方、ｎ型不純物領域ＮＲ１１はここでは曲線１１を境界部とする領域からｎ型不純物領域ＮＲ１３を除いた領域となり、砒素のみがドーピングされ、低濃度ｎ型不純物領域ＮＲ１５はリンのみがドーピングされる。このためこれらの領域ＮＲ１１，ＮＲ１５をまとめて、砒素とリンとのいずれかのみがドーピングされ、ｎ型不純物領域ＮＲ１Ｏよりも不純物濃度の低い低濃度ｎ型不純物領域ＮＲ１Ｘ（第４のｎ型不純物領域）と考えることができる。低濃度ｎ型不純物領域ＮＲ１Ｘは図１７の曲線１２（１Ｘ）を境界部とする。
【００７０】
低濃度ｎ型不純物領域ＮＲ２２は、低濃度ｎ型不純物領域ＮＲ１Ｘ（低濃度ｎ型不純物領域ＮＲ１５）よりも深く形成されている。
【００７１】
低濃度ｎ型不純物領域ＮＲ１Ｘは、概ねｎ型不純物領域ＮＲ１Ｏを下方から取り囲むように形成される。ｎ型不純物領域ＮＲ１Ｏにおけるたとえば砒素の最大不純物濃度は、低濃度ｎ型不純物領域ＮＲ１Ｘにおけるたとえば砒素（リン）の最大不純物濃度よりも高いことが好ましい。ｎ型不純物領域ＮＲ１ＯはいわゆるＳ／Ｄ領域として、低濃度ｎ型不純物領域ＮＲ１５はいわゆるＬＤＤ領域として形成される。
【００７２】
本実施の形態においては、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１における最大不純物濃度は、コアトランジスタＣＴＲのｎ型不純物領域ＮＲ１Ｏにおける最大不純物濃度よりも低い。このことについて以下に説明する。
【００７３】
図１８（Ａ）、（Ｂ）および図１９（Ａ）、（Ｂ）の横軸、縦軸は図３（Ａ）、（Ｂ）と同様の座標であり、横軸は図１６，１７における点線部Ａ，Ｂ上の位置（Ｘ位置）を示す。これに対して図１８（Ｃ）、図１９（Ｃ）は、縦軸は図３（Ａ），（Ｂ）と同様の座標であるが、横軸は図１６，１７における点線部Ｃ上の上下方向の位置に対応する位置（図中Ｙ位置と表現）を示す。なおここでは図１６，１７の点線部Ａ，Ｂ，Ｃは砒素またはリンの濃度が最大となる点を通るものとする。
【００７４】
図１８（Ａ）〜（Ｃ）を参照して、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ２１における砒素の最大不純物濃度ｂは、コアトランジスタＣＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ１３（ｎ型不純物領域ＮＲ１Ｏ）における砒素の最大不純物濃度ｅ，ａよりも低い。
【００７５】
濃度ｅは図１６の曲線１３（図１７の曲線１３（１Ｏ））を境界部とする砒素の不純物領域を形成するための最大不純物濃度であり、濃度ａは図１６の曲線１１を境界部とする砒素の不純物領域を形成するための最大不純物濃度である。図１８（Ａ）に示すように、曲線１３（曲線１０）を境界部とするｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ｅの方が、曲線１１を境界部とするｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ａより高い。図１８（Ａ）、（Ｂ）は、曲線２１を境界部とするｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ｂは、上記ｅ，ａのいずれよりも低いことを示す。たとえば上記濃度ｂは１×１０20ｃｍ-3以下にすることができ、上記濃度ｅ，ａは１×１０20ｃｍ-3より高くすることができる。
【００７６】
なお本実施の形態においては、コアトランジスタＣＴＲの低濃度ｎ型不純物領域ＮＲ１５（ＮＲ１Ｘ）とＩ／ＯトランジスタＩＴＲの低濃度ｎ型不純物領域ＮＲ２２とのリンの最大不純物濃度はいずれもｃ１（図１８，１９参照）でほぼ等しい（ｃ１は領域ＮＲ１Ｏ，２１における最大不純物濃度（いずれもｃでほぼ等しい）よりも低い）。またコアトランジスタＣＴＲの低濃度ｎ型不純物領域ＮＲ１１（ＮＲ１Ｘ）の砒素の最大不純物濃度はａ１であり、これはｎ型不純物領域ＮＲ１３（ＮＲ１Ｏ）の砒素の最大不純物濃度ａより低い。
【００７７】
図１９（Ａ）〜（Ｃ）を参照して、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ２１における砒素の最大不純物濃度ｂは、コアトランジスタＣＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ１３（ｎ型不純物領域ＮＲ１Ｏ）における砒素の最大不純物濃度ｆよりも低い。上記ｆ（Ａｓ−Ｔで示す）は、曲線１３を境界部とするｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ｅと、曲線１１を境界部とするｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ａとの合計である。すなわち図１９（Ａ）の曲線Ａｓ−Ｔは、曲線１３Ａｓ（曲線１３を境界部とする砒素の濃度分布）と曲線１１Ａｓ（曲線１３を境界部とする砒素の濃度分布）との合計を表す。このため、たとえば領域ＮＲ１４など、曲線１３の砒素のみが存在する領域については曲線１３Ａｓと重なり、たとえば領域ＮＲ１５など、曲線１３の砒素と曲線１１の砒素とが存在する領域については曲線１３Ａｓと曲線１１Ａｓとの示す値の総和になる。
【００７８】
完成品を検証した場合には図１９に示す不純物の合計量ｆが分析できるため、この値がｂよりも高いことが好ましい。たとえば上記濃度ｂは１×１０20ｃｍ-3以下にすることができ、上記濃度ｆは１×１０20ｃｍ-3より高くすることができる。
【００７９】
なお図１９（Ａ）、（Ｂ）においては、濃度ｅ，ａのそれぞれが濃度ｂよりも高く、その結果濃度ｆが濃度ｂよりも高くなっている。しかし濃度ｅ，ａのそれぞれ（あるいはいずれか一方）は濃度ｂよりも低く、これらを合計した濃度ｆが濃度ｂよりも高くなっていてもよい。
【００８０】
以上のように本実施の形態においては、ｎ型不純物領域ＮＲ１Ｏ，ＮＲ２１の最大不純物濃度（最大濃度）とは、ｎ型不純物領域ＮＲ１Ｏ，ＮＲ２１の砒素の最大不純物濃度を指すものとする。また低濃度ｎ型不純物領域ＮＲ１Ｘの最大不純物濃度（最大濃度）とは、低濃度ｎ型不純物領域ＮＲ１Ｘを構成する低濃度ｎ型不純物領域ＮＲ１１の砒素の最大不純物濃度ａ１または低濃度ｎ型不純物領域ＮＲ１５のリンの最大不純物濃度ｃ１を表すものとする。
【００８１】
またｎ型不純物領域１Ｏと低濃度ｎ型不純物領域１Ｘとの２つの領域の境界部においては、図１９（Ａ）より曲線１２の示す濃度が、図１９（Ｃ）より曲線１３の示す濃度が、それぞれ０になる。図１９（Ａ）においてはｎ型不純物領域１Ｏにはリンがドーピングされ、低濃度ｎ型不純物領域１Ｘにおいてはリンがドーピングされない。図１９（Ｂ）においてはｎ型不純物領域ＮＲ２１においては砒素がドーピングされ、低濃度ｎ型不純物領域ＮＲ２２においては砒素がドーピングされない。図１９（Ｃ）においてはｎ型不純物領域１Ｏには砒素がドーピングされ、低濃度ｎ型不純物領域１Ｘにおいては砒素がドーピングされない。このように図１９（Ａ）、（Ｂ）、（Ｃ）に示すそれぞれの２つの領域の境界部の少なくとも一方においては不純物濃度の傾きが不連続になることから、２つの領域を有することが判別できる。
【００８２】
次に、図２０〜図２３を参照しながら、本実施の形態の半導体装置ＤＥＶの製造方法について説明する。
【００８３】
図２０を参照して、実施の形態１の図４〜図１２と同様の処理がなされた後、ｎ型コアトランジスタ領域のｎ型不純物領域ＮＲ１２〜ＮＲ１５を形成するためのイオン注入がなされる。具体的には、まず砒素などのｎ型不純物が、数ｋｅＶ以上数十ｋｅＶ以下（たとえば１ｋｅＶ以上５０ｋｅＶ以下）のエネルギで、平面視において３×１０14ｃｍ-2以上３×１０15ｃｍ-2以下のドーズ量でイオン注入されることが好ましい。これにより曲線１３を境界部とする不純物領域（Ｓ／Ｄ領域）が形成される。次にリンなどのｎ型不純物が、数ｋｅＶ以上数十ｋｅＶ以下（たとえば１ｋｅＶ以上５０ｋｅＶ以下）のエネルギで、平面視において５×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量でイオン注入されることが好ましい。これにより曲線１２を境界部とするリンのＬＤＤ領域（低濃度不純物領域ＮＲ１５など）が形成される。
【００８４】
なお図１２の工程において側壁絶縁膜ＳＷが形成されているため、ｎ型不純物領域ＮＲ１２などは、ｎ型不純物領域ＮＲ１１に比べて内側（図のゲート構造Ｇに近い側）への進入が少ない。
【００８５】
次に図示されないｐ型のコアトランジスタ領域およびＩ／Ｏトランジスタ領域のｐ型不純物領域（Ｓ／ＤまたはＬＤＤ）を形成するためのイオン注入が同時になされる。具体的には、まずフッ化ホウ素などのｐ型不純物が、たとえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において３×１０14ｃｍ-2以上３×１０15ｃｍ-2以下のドーズ量でイオン注入された後、ホウ素などのｐ型不純物が、とえば１ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において５×１０12ｃｍ-2以上１×１０14ｃｍ-2以下のドーズ量でイオン注入される。
【００８６】
図２１〜図２３を参照して、図２０の工程の後、図１３〜図１５と同様の処理がなされる。なお低濃度ｎ型不純物領域ＮＲ２２は、低濃度ｎ型不純物領域ＮＲ１５（ＮＲ１Ｘ）よりも深くなるように形成される。
【００８７】
図２０〜図２３の工程により、ｎ型不純物領域ＮＲ２１における砒素の最大不純物濃度がｎ型不純物領域ＮＲ１Ｏにおける砒素の最大不純物濃度よりも低くなるように、かつｎ型不純物領域ＮＲ１Ｏの最大不純物濃度が低濃度ｎ型不純物領域１Ｘの最大不純物濃度よりも高くなるように、ｎ型不純物領域ＮＲ１Ｏ、ＮＲ１Ｘが形成される。さらに、低濃度ｎ型不純物領域ＮＲ２２と低濃度ｎ型不純物領域ＮＲ１５（ＮＲ１Ｘ）とのリンの最大不純物濃度がほぼほぼ等しくなるように、両者が形成される。
【００８８】
次に、本実施の形態の作用効果を説明する。
本実施の形態のように濃度ｂを濃度ｅ，ａより低くすれば、たとえば濃度ａ，ｅ，ｃが本実施の形態と同様だが濃度ｂが濃度ｅ，ａより低くなっていない（濃度ｂが濃度ｅ，ａと等しい）場合に比べて、ｎ型不純物領域ＮＲ２１とＮＲ２２との境界部における電界強度を下げることができ、実施の形態１と同様の効果を奏する。
【００８９】
また特に、トランジスタＣＴＲ，ＩＴＲともにＬＤＤ領域のリンの最大不純物濃度ｃ１が等しい場合には、ｎ型不純物領域ＮＲ２１と低濃度ｎ型不純物領域ＮＲ２２との全体的な不純物濃度の差が、ｎ型不純物領域ＮＲ１Ｏと低濃度ｎ型不純物領域ＮＲ１５との全体的な不純物濃度の差よりも小さくなる。このようにすれば、ｎ型不純物領域ＮＲ２１とＮＲ２２との境界部における電界強度をより確実に低下させる効果を奏する。
【００９０】
ただし本実施の形態においては、濃度ｃ１（低濃度ｎ型不純物領域ＮＲ２２，ＮＲ１５のリンの最大濃度：１×１０18ｃｍ-3以上１×１０19ｃｍ-3以下程度）は、砒素を含む各不純物領域ＮＲ１Ｏ，ＮＲ２１の砒素の濃度（１×１０20ｃｍ-3より少し低い程度）に比べて無視できるほど十分に小さい。このため仮に低濃度ｎ型不純物領域ＮＲ２２と低濃度ｎ型不純物領域ＮＲ１５とのリンの不純物濃度が等しくなくても、砒素の濃度の大小関係を上記のようにすれば、通常は上記の効果を奏する。
【００９１】
さらに上記のように、低濃度ｎ型不純物領域ＮＲ２２が、低濃度ｎ型不純物領域ＮＲ１Ｘ（低濃度ｎ型不純物領域ＮＲ１５）よりも深く形成される。このため、Ｉ／ＯトランジスタＩＴＲに高いソース・ドレイン電圧が印加されても、低濃度ｎ型不純物領域ＮＲ２２の表面に形成されるシリサイドＳＣと、たとえば低濃度ｎ型不純物領域ＮＲ２２の下に形成される空乏層との距離が長くなる。したがってシリサイドＳＣと空乏層との接触が抑制される。すなわちリーク電流の発生が抑制され、半導体装置を構成する各回路の信頼性が向上される。
【００９２】
本実施の形態は、以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に準ずる。
【００９３】
（実施の形態３）
図２４（Ａ）、（Ｂ）を参照して、上記のように、たとえば図１９（Ａ）、（Ｂ）のグラフにおいて、最大不純物濃度ｂは１×１０20ｃｍ-3以下にすることができ、最大不純物濃度ｆは１×１０20ｃｍ-3越えにすることができる。ここでコアトランジスタＣＴＲのＳ／Ｄ領域用に複数回イオン注入される砒素の不純物領域それぞれの最大濃度ｅ，ａが１×１０20ｃｍ-3より高くてもよい。
【００９４】
なお図２４（Ａ）においては、濃度ｅ，ａのそれぞれは１×１０20ｃｍ-3以下であり、これらを合計した濃度ｆが１×１０20ｃｍ-3より高くなっている。しかし、濃度ｅ，ａのそれぞれ（あるいはいずれか一方）が１×１０20ｃｍ-3より高くし、これらを合計した濃度ｆが１×１０20ｃｍ-3より高くしてもよい。
【００９５】
図２５（Ａ）、（Ｂ）を参照して、たとえば図３（Ａ）、（Ｂ）のグラフにおいても図２４（Ａ）、（Ｂ）と同様のことがいえ、最大不純物濃度ｂは１×１０20ｃｍ-3以下であり、最大不純物濃度ａは１×１０20ｃｍ-3より高くなることが好ましい。
【００９６】
以上のように本実施の形態においては、図２４および図２５が示す各ｎ型不純物領域ＮＲ１３，ＮＲ２１の最大不純物領域（最大濃度）とは、当該ｎ型不純物領域ＮＲ１３，ＮＲ２１における砒素の最大不純物濃度を指すものとする。
【００９７】
次に、本実施の形態の作用効果について、図２６の実測データを参照しながら説明する。
【００９８】
図２６のグラフの横軸は図１７の半導体装置におけるｎ型Ｉ／ＯトランジスタＩＴＲのゲート長を相対値で示し、縦軸は当該ｎ型Ｉ／ＯトランジスタＩＴＲのオン耐圧を相対値で示す。なお図２６中に三角形で示すマークは、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１（図１７参照）の砒素の最大不純物濃度を１×１０20ｃｍ-３以下とし、コアトランジスタＣＴＲのｎ型不純物領域ＮＲ１Ｏ（図１７参照）の砒素の最大不純物濃度を１×１０20ｃｍ-3越えとしたサンプルのデータを示す。同様に図２６中に四角形で示すマークは、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１およびコアトランジスタＣＴＲのｎ型不純物領域ＮＲ２１の砒素の最大不純物濃度をともに１×１０20ｃｍ-３より高くした本実施の形態の比較例のデータを示す。
【００９９】
図２６に示すように、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１の最大不純物濃度を１×１０20ｃｍ-3以下とすることにより、オン耐圧を大幅に向上することができる（約１．５倍に向上することができる）。またコアトランジスタＣＴＲのｎ型不純物領域ＮＲ１Ｏの最大不純物濃度を１×１０20ｃｍ-3より高くすることにより、コアトランジスタＣＴＲを駆動するときに流れる電流量の低下を抑制し、コアトランジスタＣＴＲの出力する電力の低下を抑制することができる。
【０１００】
（実施の形態４）
本実施の形態は、実施の形態２と比較して、ｎ型Ｉ／ＯトランジスタＩＴＲの構成において異なっている。以下、図２７，２８を参照して、本実施の形態の半導体装置の構成について説明する。
【０１０１】
図２７は実施の形態４における、実施の形態１の図２（実施の形態２の図１６）に示す概略断面図に相当するものであり、図２８は実施の形態４における、実施の形態２の図１７に示す概略断面図に相当するものである。図２７と図１６とを参照して、本実施の形態においてはＩ／ＯトランジスタＩＴＲのソース領域Ｓおよびドレイン領域Ｄは、ｎ型不純物領域ＮＲ３１（第１のｎ型不純物領域）および低濃度ｎ型不純物領域ＮＲ２２（第２のｎ型不純物領域）からなる。そしてｎ型不純物領域ＮＲ３１は曲線３１を境界部としてたとえばリンがイオン注入されることにより形成される。上記と同様に低濃度ｎ型不純物領域ＮＲ２２は曲線２２を境界部としてたとえばリンがイオン注入されることにより形成される。したがってこの場合、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ３１（Ｓ／Ｄ領域）、ＮＲ２２（ＬＤＤ領域）はともにリンのみがドーピングされる。
【０１０２】
以上のように本実施の形態は実施の形態２に対して、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ２１（砒素とリンを含む）の代わりにｎ型不純物領域ＮＲ３１（リンのみを含む）が形成される点において異なっている。
【０１０３】
本実施の形態においては、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ３１における最大不純物濃度は、コアトランジスタＣＴＲのｎ型不純物領域ＮＲ１Ｏにおける最大不純物濃度よりも低い。このことについて以下に説明する。
【０１０４】
図２９（Ａ）、（Ｂ）を参照して、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ３１におけるリンの最大不純物濃度ｄは、コアトランジスタＣＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ１３（ｎ型不純物領域ＮＲ１Ｏ）における砒素の最大不純物濃度ｆよりも低い。上記ｄ（Ｐ−Ｔで示す）は、曲線３１を境界部とするｎ型不純物領域を形成するためにドーピングされるリンの最大不純物濃度ｂと、曲線２２を境界部とするｎ型不純物領域を形成するためにドーピングされるリンの最大不純物濃度ｃ１との合計である。
【０１０５】
濃度ｂ，ｃ１はともに１×１０20ｃｍ-3以下（未満）にすることができ、その結果として、これらを合計した濃度ｄも１×１０20ｃｍ-3以下にすることができる。このようにすれば実施の形態３と同様の効果を奏する。
【０１０６】
なおコアトランジスタＣＴＲについては、図２４（Ａ）に示すグラフと同一である。つまり図２９（Ａ）においては、図２４（Ａ）と同様に、濃度ｅ，ａのそれぞれは１×１０20ｃｍ-3以下にすることができ、これらを合計した濃度ｆは１×１０20ｃｍ-3より高くすることができる。しかし、濃度ｅ，ａのそれぞれ（あるいはいずれか一方）を１×１０20ｃｍ-3より高くし、これらを合計した濃度ｆを１×１０20ｃｍ-3より高くすることもできる。
【０１０７】
以上のように本実施の形態においては、ｎ型不純物領域ＮＲ１Ｏ，３１の最大不純物濃度（最大濃度）とは、ｎ型不純物領域ＮＲ１Ｏにおける砒素の最大不純物濃度、およびｎ型不純物領域ＮＲ３１のリンの最大不純物濃度を指すものとする。
【０１０８】
次に、図３０を参照しながら、本実施の形態の半導体装置ＤＥＶの製造方法について説明する。
【０１０９】
図３０を参照して、本実施の形態の製造方法は、基本的に実施の形態２の製造方法と同様であるが、実施の形態２の図２１（図１３）に示す工程においてｎ型不純物領域ＮＲ２１を形成するための砒素が注入される代わりに、ｎ型不純物領域ＮＲ３１を形成するためのリンが注入される点において、実施の形態２の製造方法と異なっている。具体的には、リンなどが、たとえば１０ｋｅＶ以上５０ｋｅＶ以下のエネルギで、平面視において５×１０13ｃｍ-2以上１×１０15ｃｍ-2以下のドーズ量でイオン注入される。注入される方向など他の条件は、図１３の工程と同様である。
【０１１０】
図３０の工程により、ｎ型不純物領域ＮＲ３１におけるリンの最大不純物濃度がｎ型不純物領域ＮＲ１Ｏにおける砒素の最大不純物濃度よりも低くなるように、ｎ型不純物領域ＮＲ１Ｏ，ＮＲ３１が形成できる。
【０１１１】
次に、本実施の形態の作用効果を説明する。
本実施の形態についても、基本的に他の実施の形態と同様に、Ｉ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ３１のリンの最大不純物濃度をコアトランジスタＣＴＲの砒素の最大不純物濃度よりも低くする。このことにより、たとえばＩ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ３１のリンの最大不純物濃度をコアトランジスタＣＴＲの砒素の最大不純物濃度に対して低くしない（ほぼ同じにする）場合に比べて、Ｉ／ＯトランジスタＩＴＲのドレイン領域における電界強度を下げ、不具合を抑制することができる。
【０１１２】
その他、本実施の形態においてはＩ／ＯトランジスタＩＴＲのｎ型不純物領域ＮＲ３１，ＮＲ２２がリンのみで形成されるため、これが砒素で形成される場合に比べて、なだらかな不純物濃度プロファイルを作ることができる。このことはたとえば図２９（Ｂ）のグラフ３１Ｐの形状を図１８（Ｂ）のグラフ２１Ａｓの形状と比較すればわかる。このため、本実施の形態においては、ｎ型不純物領域ＮＲ３１，ＮＲ２２のドレイン電圧に起因する電界強度をより緩和させることができ、その結果、オン耐圧およびオフ耐圧の改善、インパクトイオン化の抑制および素子の微細化ができる。
【０１１３】
本実施の形態は、以上に述べた各点についてのみ、実施の形態２と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て実施の形態２に準ずる。
【０１１４】
（実施の形態５）
上記の各実施の形態においては、ＬＤＤ領域に含まれるリンの濃度は砒素の濃度に比べて無視できる程度に小さいと考え、これを考慮せず、基本的にコアトランジスタＣＴＲとＩ／ＯトランジスタＩＴＲとのＳ／Ｄ領域（図１６のｎ型不純物領域ＮＲ２１など）の砒素の濃度同士を比較している。しかし半導体装置ＤＥＶを形成する際には、コアトランジスタＣＴＲのＬＤＤ領域のリンを、比較的高濃度となるように形成する場合がある。このようにすれば、コアトランジスタＣＴＲのゲート構造Ｇの直下に空乏層が広がることを抑制したり、ソース領域Ｓおよびドレイン領域Ｄにおける低抵抗化を図ることができる。
【０１１５】
この場合、たとえばＳ／Ｄ領域に含まれるリンの濃度がドレイン領域Ｄの電界強度に与える影響が無視できなくなる。したがってこのような場合は、コアトランジスタＣＴＲとＩ／ＯトランジスタＩＴＲとのＳ／Ｄ領域の不純物濃度を比較するにあたり、Ｓ／Ｄ領域のＬＤＤ領域を形成するためにＳ／Ｄ領域にドーピングされた不純物の濃度を加味する（Ｓ／Ｄ領域とＬＤＤ領域との砒素とリンとの濃度の総和を考える）ことが好ましい。ただしＬＤＤ領域のリンの濃度が無視できる程度に小さい場合であっても、本実施の形態のようにこれを含めて考えてもよい。
【０１１６】
図３１は、実施の形態１の図２の構成における不純物濃度分布を、すべて各不純物領域に含まれる砒素とリンとの濃度の総和で表したグラフである。図３１（Ａ）、（Ｂ）を参照して、本実施の形態においては、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ２１における砒素とリンとを合計した最大不純物濃度ｄは、コアトランジスタＣＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ１１における砒素の最大不純物濃度ａよりも低い。上記ｄ（ＴＴＬで示す）は、曲線２１を境界部とする砒素のｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ｂと、曲線２２を境界部とするリンのｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ｃ１との合計である。そして上記濃度ａは１×１０20ｃｍ-3より高くすることができ、上記濃度ｄは１×１０20ｃｍ-3以下にすることができる。
【０１１７】
図３２は、実施の形態２の図１６の構成における不純物濃度分布を、すべて各不純物領域に含まれる砒素とリンとの濃度の総和で表したグラフである。図３２（Ａ）〜（Ｃ）を参照して、本実施の形態においては、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ２１における砒素とリンとを合計した最大不純物濃度ｄは、コアトランジスタＣＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ１３（ｎ型不純物領域ＮＲ１Ｏ）における砒素とリンとを合計した最大不純物濃度ｇよりも低い。上記ｇ（ＴＴＬで示す）は、曲線１３を境界部とする砒素のｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ｅと、曲線１１を境界部とする砒素のｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ａと、曲線１２を境界部とするリンのｎ型不純物領域を形成するためにドーピングされる最大不純物濃度ｃとの合計である。そして上記濃度ｇは１×１０20ｃｍ-3より高く、上記濃度ｄは１×１０20ｃｍ-3以下であることが好ましい。なお図３２（Ａ）においては上記の他の実施の形態と同様に、濃度ｅ，ａのそれぞれは１×１０20ｃｍ-3以下であり、これらを合計した濃度ｆが１×１０20ｃｍ-3より高くなっているが、濃度ｅ，ａのそれぞれ（あるいはいずれか一方）が１×１０20ｃｍ-3より高く、これらを合計した濃度ｆが１×１０20ｃｍ-3より高くなっていてもよい。
【０１１８】
図３３は、実施の形態３の図２７の構成における不純物濃度分布を、すべて各不純物領域に含まれる砒素とリンとの濃度の総和で表したグラフである。図３３（Ａ）、（Ｂ）を参照して、本実施の形態においては、Ｉ／ＯトランジスタＩＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ３１におけるリンの最大不純物濃度ｄ（ＴＴＬで表す、濃度ｂと濃度ｃ１との和）は、コアトランジスタＣＴＲのドレイン領域Ｄを構成するｎ型不純物領域ＮＲ１３（ｎ型不純物領域ＮＲ１Ｏ）における砒素とリンとを合計した最大不純物濃度ｇよりも低い。図３３（Ａ）は図３２（Ａ）と同一のグラフであり、上記ｇ（ＴＴＬで示す）は、図３２（Ａ）の濃度ｇと同様である。図３３（Ｂ）は図３２（Ｂ）の曲線２１（濃度ｂの砒素）が曲線３１（濃度ｂのリン）に置き換わったものである。そして上記濃度ｇは１×１０20ｃｍ-3より高く、上記濃度ｄは１×１０20ｃｍ-3以下であることが好ましい。
【０１１９】
以上のように本実施の形態においては、ｎ型不純物領域ＮＲ１Ｏ，２１，３１の最大不純物濃度（最大濃度）とは、ｎ型不純物領域ＮＲ１Ｏ，２１，３１における砒素とリンとを合計した最大不純物濃度（砒素の最大不純物濃度とリンの最大不純物濃度との和）を指すものとする。
【０１２０】
以上のように、特にコアトランジスタＣＴＲのＬＤＤ領域のリンの最大不純物濃度ｃ１が高くてこれを無視できない場合には、コアトランジスタＣＴＲおよびＩ／ＯトランジスタＩＴＲの、Ｓ／Ｄ領域における砒素（リン）の濃度と、ＬＤＤ領域を形成するためにドーピングされるリンのＳ／Ｄ領域における濃度との合計を比較することが好ましい。具体的には、コアトランジスタＣＴＲの最大不純物濃度（ｇ）よりもＩ／ＯトランジスタＩＴＲの最大不純物濃度（ｄ）が低いことが好ましい。このようにすれば、上記の他の実施の形態と同様に、Ｉ／ＯトランジスタＩＴＲのドレイン電圧に起因する電界強度を緩和させることができ、その結果、オン耐圧およびオフ耐圧の改善、インパクトイオン化の抑制および素子の微細化ができる。
【０１２１】
また上記の図１３、図２０〜図２３、図３０に示す工程における砒素および／またはリンのイオン注入量を適宜調整すれば、本実施の形態の上記各例に示す不純物濃度の大小関係を有する半導体装置が形成できる。
【０１２２】
本実施の形態は、以上に述べた各点についてのみ、実施の形態１〜４と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１〜４に準ずる。
【０１２３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１２４】
ＣＴＲ  コアトランジスタ、Ｄ  ドレイン領域、ＤＥＶ  半導体装置、Ｇ  ゲート構造、ＧＥ  ゲート導電膜、ＧＩ  ゲート絶縁膜、ＩＩ  素子分離膜、ＩＴＲ  Ｉ／Ｏトランジスタ、ＭＬＬ  金属薄膜、ＮＲ１Ｏ，ＮＲ１２，ＮＲ１３，ＮＲ１４，ＮＲ２１，ＮＲ３１  ｎ型不純物領域、ＮＲ２２，ＮＲ１１，ＮＲ１５，ＮＲ１Ｘ  低濃度ｎ型不純物領域、ＰＨＲ  フォトレジスト、ＰＩ  パッド酸化膜、ＰＷＲ  ｐ型ウェル領域、Ｓ  ソース領域、ＳＣ  シリサイド、ＳＮ  窒化珪素膜、ＳＳ，ＳＵＢ  半導体基板、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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