(57)【要約】      （修正有）【課題】待機時および動作時における消費電力を低減することのできる不揮発性メモリを提供する。【解決手段】各メモリセル１は、第１および第２トランジスタと第１不揮発性素子１０とは直列接続され、第３および第４トランジスタと第２不揮発性素子２０とは直列接続され、第１ノードは第１トランジスタと第２トランジスタとの間に設けられ、第２ノードは第３トランジスタと第４トランジスタとの間に設けられ、第１および第３トランジスタのそれぞれのゲートが第１配線に接続され、第２トランジスタのゲートが第２ノードに接続され、第４トランジスタのゲートが第１ノードに接続され、第１トランジスタは第２配線と第１ノードとの間に接続され、第２トランジスタは第１ノードと第４配線との間に接続され、第３トランジスタは第３配線と第２ノードとの間に接続され、第４トランジスタは第２ノードと第４配線との間に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
マトリクス状に配列された複数のメモリセルと、
同一行のメモリセルに対応して設けられた複数の第１配線と、
同一列のメモリセルに対応して設けられた複数の第２および第３配線と、
同一行のメモリセルおよび同一列のメモリセルの一方に対応して設けられた複数の第４配線と、
を備え、
各メモリセルは、複数のトランジスタと、第１および第２不揮発性素子と、第１および第２ノードと、を備え、前記複数のトランジスタは第１乃至第４トランジスタからなり、前記第１および第２トランジスタと前記第１不揮発性素子とは直列接続され、前記第３および第４トランジスタと前記第２不揮発性素子とは直列接続され、前記第１ノードは前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第２ノードは前記第３トランジスタと前記第４トランジスタとの間に設けられ、前記第１および第３トランジスタのそれぞれのゲートが前記第１配線に接続され、前記第２トランジスタのゲートが前記第２ノードに接続され、前記第４トランジスタのゲートが前記第１ノードに接続され、前記第１トランジスタは前記第２配線と前記第１ノードとの間に接続され、前記第２トランジスタは前記第１ノードと前記第４配線との間に接続され、前記第３トランジスタは前記第３配線と前記第２ノードとの間に接続され、前記第４トランジスタは前記第２ノードと前記第４配線との間に接続され、前記第１不揮発性素子は前記第２配線と前記第１トランジスタとの間、前記第１トランジスタと前記第１ノードとの間、前記第１ノードと前記第２トランジスタとの間、および前記第２トランジスタと前記第４配線との間のいずれか１つに設けられ、前記第２不揮発性素子は前記第３配線と前記第３トランジスタとの間、前記第３トランジスタと前記第２ノードとの間、前記第２ノードと前記第４トランジスタとの間、および前記第４トランジスタと前記第４配線との間のいずれか１つでかつ前記第１不揮発性素子が設けられた箇所に対応する箇所に設けられる、不揮発性メモリ。
【請求項２】
各メモリセルにおいて、前記第１不揮発性素子は、前記第２配線と前記第１トランジスタとの間に設けられ、前記第２不揮発性素子は、前記第３配線と前記第３トランジスタとの間に設けられる、請求項１記載の不揮発性メモリ。
【請求項３】
各メモリセルにおいて、前記第１不揮発性素子は、前記第１トランジスタと前記第１ノードとの間に設けられ、前記第２不揮発性素子は、前記第３トランジスタと前記第２ノードとの間に設けられる、請求項１記載の不揮発性メモリ。
【請求項４】
各メモリセルにおいて、前記第１不揮発性素子は、前記第１ノードと前記第２トランジスタとの間に設けられ、前記第２不揮発性素子は、前記第２ノードと前記第４トランジスタとの間に設けられる、請求項１記載の不揮発性メモリ。
【請求項５】
各メモリセルにおいて、前記第１不揮発性素子は、前記第２トランジスタと前記第４配線との間に設けられ、前記第２不揮発性素子は、前記第４トランジスタと前記第４配線との間に設けられる、請求項１記載の不揮発性メモリ。
【請求項６】
マトリクス状に配列された複数のメモリセルと、
同一行のメモリセルに対応して設けられた複数の第１配線と、
同一列のメモリセルに対応して設けられた複数の第２および第３配線と、
同一行のメモリセルおよび同一列のメモリセルの一方に対応して設けられた複数の第４配線と、
を備え、
各メモリセルは、複数のトランジスタと、第１および第２不揮発性素子と、第１および第２ノードと、を備え、前記複数のトランジスタは第１乃至第４トランジスタからなり、前記第１および第２トランジスタは直列接続され、前記第３および第４トランジスタは直列接続され、前記第１ノードは前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第２ノードは前記第３トランジスタと前記第４トランジスタとの間に設けられ、前記第１および第３トランジスタのそれぞれのゲートが前記第１配線に接続され、前記第２トランジスタのゲートが前記第２ノードに接続され、前記第４トランジスタのゲートが前記第１ノードに接続され、前記第１トランジスタは前記第２配線と前記第１ノードとの間に接続され、前記第２トランジスタは前記第１ノードと前記第４配線との間に接続され、前記第３トランジスタは前記第３配線と前記第２ノードとの間に接続され、前記第４トランジスタは前記第２ノードと前記第４配線との間に接続され、前記第１不揮発性素子は前記第１ノードと前記第４トランジスタのゲートとの間に設けられ、前記第２不揮発性素子は前記第２ノードと前記第２トランジスタのゲートとの間に設けられる、不揮発性メモリ。
【請求項７】
複数の前記４配線は、前記第１配線に沿って配置される請求項１乃至６のいずれかに記載の不揮発性メモリ。
【請求項８】
複数の前記第４配線はそれぞれ第５および第６配線を有し、前記第５配線は前記２トランジスタに接続され、前記第６配線は前記第４トランジスタに接続され、前記第５および第６配線は前記第１配線に沿って配置される請求項１乃至６のいずれかに記載の不揮発性メモリ。
【請求項９】
複数の前記第４配線はそれぞれ第５および第６配線を有し、前記第５配線は前記２トランジスタに接続され、前記第６配線は前記第４トランジスタに接続され、前記第５配線は前記第２配線に沿って配置され、前記第６配線は前記第３配線に沿って配置される請求項１乃至６のいずれかに記載の不揮発性メモリ。
【請求項１０】
請求項１乃至５のいずれかに記載の不揮発性メモリの書き込み方法であって、
選択するメモリセルにおいて、対応する前記第２配線に第１電圧を印加し、対応する前記第３配線に前記第１電圧と異なる第２電圧を印加し、対応する前記第４配線に前記第１電圧と前記第２電圧との間の第３電圧を印加するステップと、
前記選択するメモリセルに対応する前記第１配線に第４電圧を印加するステップと、
を備えている不揮発性メモリの書き込み方法。
【請求項１１】
請求項１乃至５のいずれかに記載の不揮発性メモリの読み出し方法であって、
選択するメモリセルにおいて、対応する前記第１配線に第１電圧を印加し、前記第２及び第３配線に第２電圧を印加し、対応する前記第４配線に前記第２電圧と異なる第３電圧を印加するステップと、
を備えている不揮発性メモリの読み出し方法。
【請求項１２】
請求項８または９のいずれかに記載の不揮発性メモリの書き込み方法であって、
選択するメモリセルにおいて、前記第１配線に電圧を印加し、メモリセルを選択するステップと、
選択するメモリセルにおいて、前記第２トランジスタがオン状態となるように前記第２および第３配線と、前記第５および第６配線とにそれぞれ電圧を印加し、前記第１不揮発性素子にデータを書き込むステップと、
前記選択するメモリセルにおいて、前記第４トランジスタがオン状態となるように前記第２および第３配線と、前記第５および第６配線とにそれぞれ電圧を印加し、前記第１不揮発性素子に書き込まれたデータと異なるデータを前記第２不揮発性素子に書き込むステップと、
を備えている不揮発性メモリの書き込み方法。
【請求項１３】
マトリクス状に配列された複数のメモリセルと、
同一行のメモリセルに対応して設けられた複数の第１グローバル配線と、
複数の第２および第３グローバル配線と、
同一列のメモリセルに対応して設けられた複数の第４グローバル配線と、
同一行のメモリセルに対応して設けられた複数の第５および第６グローバル配線と、
を備え、
各メモリセルは、複数の記憶部と、第１乃至第３選択部と、第１乃至第３ローカル配線と、を備え、
前記第２および第３グローバル配線は同一列のメモリセルの前記複数の記憶部に対応して設けられ、
各メモリセル内において、各記憶部は、複数のトランジスタと、第１および第２不揮発性素子と、第１および第２ノードと、を備え、前記複数のトランジスタは第１乃至第４トランジスタからなり、前記第１および第２トランジスタと前記第１不揮発性素子とは直列接続され、前記第３および第４トランジスタと前記第２不揮発性素子とは直列接続され、前記第１ノードは前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第２ノードは前記第３トランジスタと前記第４トランジスタとの間に設けられ、前記第１および第３トランジスタのそれぞれのゲートが前記第１ローカル配線に接続され、前記第２トランジスタのゲートが前記第２ノードに接続され、前記第４トランジスタのゲートが前記第１ノードに接続され、前記第１トランジスタは対応する前記第２グローバル配線と前記第１ノードとの間に接続され、前記第２トランジスタは前記第１ノードと前記第２ローカル配線との間に接続され、前記第３トランジスタは対応する前記第３グローバル配線と前記第２ノードとの間に接続され、前記第４トランジスタは前記第２ノードと前記第３ローカル配線との間に接続され、前記第１不揮発性素子は対応する前記第２グローバル配線と前記第１トランジスタとの間、前記第１トランジスタと前記第１ノードとの間、前記第１ノードと前記第２トランジスタとの間、および前記第２トランジスタと前記第２ローカル配線との間のいずれか１つに設けられ、前記第２不揮発性素子は対応する前記第３グローバル配線と前記第３トランジスタとの間、前記第３トランジスタと前記第２ノードとの間、前記第２ノードと前記第４トランジスタとの間、および前記第４トランジスタと前記第３ローカル配線との間のいずれか１つでかつ前記第１不揮発性素子が設けられた箇所に対応する箇所に設けられ、前記第１選択部は対応する前記第１グローバル配線からの信号および対応する前記第４グローバル配線からの信号に基づいて、前記第１ローカル配線を選択し、前記第２選択部は対応する前記第４グローバル配線からの信号および前記第５グローバル配線からの信号に基づいて前記第２ローカル配線を選択し、前記第３選択部は対応する前記第４グローバル配線からの信号および前記第６グローバル配線からの信号に基づいて前記第３ローカル配線を選択する、不揮発性メモリ。
【請求項１４】
マトリクス状に配列された複数のメモリセルと、
同一行のメモリセルに対応して設けられた複数の第１グローバル配線と、
複数の第２および第３グローバル配線と、
同一列のメモリセルに対応して設けられた複数の第４グローバル配線と、
同一行のメモリセルに対応して設けられた複数の第５グローバル配線と、
を備え、
各メモリセルは、複数の記憶部と、第１および第２選択部と、第１および第２ローカル配線と、を備え、
前記第２および第３グローバル配線は同一列のメモリセルの前記複数の記憶部に対応して設けられ、
各メモリセル内において、各記憶部は、複数のトランジスタと、第１および第２不揮発性素子と、第１および第２ノードと、を備え、前記複数のトランジスタは第１乃至第４トランジスタからなり、前記第１および第２トランジスタと前記第１不揮発性素子とは直列接続され、前記第３および第４トランジスタと前記第２不揮発性素子とは直列接続され、前記第１ノードは前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第２ノードは前記第３トランジスタと前記第４トランジスタとの間に設けられ、前記第１および第３トランジスタのそれぞれのゲートが前記第１ローカル配線に接続され、前記第２トランジスタのゲートが前記第２ノードに接続され、前記第４トランジスタのゲートが前記第１ノードに接続され、前記第１トランジスタは対応する前記第２グローバル配線と前記第１ノードとの間に接続され、前記第２トランジスタは前記第１ノードと前記第２ローカル配線との間に接続され、前記第３トランジスタは対応する前記第３グローバル配線と前記第２ノードとの間に接続され、前記第４トランジスタは前記第２ノードと前記第２ローカル配線との間に接続され、前記第１不揮発性素子は対応する前記第２グローバル配線と前記第１トランジスタとの間、前記第１トランジスタと前記第１ノードとの間、前記第１ノードと前記第２トランジスタとの間、および前記第２トランジスタと前記第２ローカル配線との間のいずれか１つに設けられ、前記第２不揮発性素子は対応する前記第３グローバル配線と前記第３トランジスタとの間、前記第３トランジスタと前記第２ノードとの間、前記第２ノードと前記第４トランジスタとの間、および前記第４トランジスタと前記第２ローカル配線との間のいずれか１つでかつ前記第１不揮発性素子が設けられた箇所に対応する箇所に設けられ、前記第１選択部は対応する前記第１グローバル配線からの信号および対応する前記第４グローバル配線からの信号に基づいて、前記第１ローカル配線を選択し、前記第２選択部は対応する前記第４グローバル配線からの信号および前記第５グローバル配線からの信号に基づいて前記第２ローカル配線を選択する、不揮発性メモリ。
【請求項１５】
マトリクス状に配列された複数のメモリセルと、
同一行のメモリセルに対応して設けられた複数の第１グローバル配線と、
複数の第２および第３グローバル配線と、
同一列のメモリセルに対応して設けられた複数の第４グローバル配線と、
同一列のメモリセルに対応して設けられた複数の第５および第６グローバル配線と、
を備え、
各メモリセルは、複数の記憶部と、第１乃至第３選択部と、第１乃至第３ローカル配線と、を備え、
前記第２および第３グローバル配線は同一列のメモリセルの前記複数の記憶部に対応して設けられ、
各メモリセル内において、各記憶部は、複数のトランジスタと、第１および第２不揮発性素子と、第１および第２ノードと、を備え、前記複数のトランジスタは第１乃至第４トランジスタからなり、前記第１および第２トランジスタと前記第１不揮発性素子とは直列接続され、前記第３および第４トランジスタと前記第２不揮発性素子とは直列接続され、前記第１ノードは前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第２ノードは前記第３トランジスタと前記第４トランジスタとの間に設けられ、前記第１および第３トランジスタのそれぞれのゲートが前記第１ローカル配線に接続され、前記第２トランジスタのゲートが前記第２ノードに接続され、前記第４トランジスタのゲートが前記第１ノードに接続され、前記第１トランジスタは対応する前記第２グローバル配線と前記第１ノードとの間に接続され、前記第２トランジスタは前記第１ノードと前記第２ローカル配線との間に接続され、前記第３トランジスタは対応する前記第３グローバル配線と前記第２ノードとの間に接続され、前記第４トランジスタは前記第２ノードと前記第３ローカル配線との間に接続され、前記第１不揮発性素子は対応する前記第２グローバル配線と前記第１トランジスタとの間、前記第１トランジスタと前記第１ノードとの間、前記第１ノードと前記第２トランジスタとの間、および前記第２トランジスタと前記第２ローカル配線との間のいずれか１つに設けられ、前記第２不揮発性素子は対応する前記第３グローバル配線と前記第３トランジスタとの間、前記第３トランジスタと前記第２ノードとの間、前記第２ノードと前記第４トランジスタとの間、および前記第４トランジスタと前記第３ローカル配線との間のいずれか１つでかつ前記第１不揮発性素子が設けられた箇所に対応する箇所に設けられ、前記第１選択部は対応する前記第１グローバル配線からの信号および対応する前記第４グローバル配線からの信号に基づいて、前記第１ローカル配線を選択し、前記第２選択部は対応する前記第１選択部からの信号および前記第５グローバル配線からの信号に基づいて前記第２ローカル配線を選択し、前記第３選択部は前記第１選択部からの信号および前記第６グローバル配線からの信号に基づいて前記第３ローカル配線を選択する、不揮発性メモリ。
【請求項１６】
マトリクス状に配列された複数のメモリセルと、
同一行のメモリセルに対応して設けられた複数の第１グローバル配線と、
複数の第２および第３グローバル配線と、
同一列のメモリセルに対応して設けられた複数の第４グローバル配線と、
同一列のメモリセルに対応して設けられた複数の第５グローバル配線と、
を備え、
各メモリセルは、複数の記憶部と、第１および第２選択部と、第１および第２ローカル配線と、を備え、
前記第２および第３グローバル配線は同一列のメモリセルの前記複数の記憶部に対応して設けられ、
各メモリセル内において、各記憶部は、複数のトランジスタと、第１および第２不揮発性素子と、第１および第２ノードと、を備え、前記複数のトランジスタは第１乃至第４トランジスタからなり、前記第１および第２トランジスタと前記第１不揮発性素子とは直列接続され、前記第３および第４トランジスタと前記第２不揮発性素子とは直列接続され、前記第１ノードは前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第２ノードは前記第３トランジスタと前記第４トランジスタとの間に設けられ、前記第１および第３トランジスタのそれぞれのゲートが前記第１ローカル配線に接続され、前記第２トランジスタのゲートが前記第２ノードに接続され、前記第４トランジスタのゲートが前記第１ノードに接続され、前記第１トランジスタは対応する前記第２グローバル配線と前記第１ノードとの間に接続され、前記第２トランジスタは前記第１ノードと前記第２ローカル配線との間に接続され、前記第３トランジスタは対応する前記第３グローバル配線と前記第２ノードとの間に接続され、前記第４トランジスタは前記第２ノードと前記第２ローカル配線との間に接続され、前記第１不揮発性素子は対応する前記第２グローバル配線と前記第１トランジスタとの間、前記第１トランジスタと前記第１ノードとの間、前記第１ノードと前記第２トランジスタとの間、および前記第２トランジスタと前記第２ローカル配線との間のいずれか１つに設けられ、前記第２不揮発性素子は対応する前記第３グローバル配線と前記第３トランジスタとの間、前記第３トランジスタと前記第２ノードとの間、前記第２ノードと前記第４トランジスタとの間、および前記第４トランジスタと前記第２ローカル配線との間のいずれか１つでかつ前記第１不揮発性素子が設けられた箇所に対応する箇所に設けられ、前記第１選択部は対応する前記第１グローバル配線からの信号および対応する前記第４グローバル配線からの信号に基づいて、前記第１ローカル配線を選択し、前記第２選択部は前記第１選択部からの信号および前記第５グローバル配線からの信号に基づいて前記第２ローカル配線を選択する、不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性メモリ、その書き込み方法および読み出し方法に関する。
【背景技術】
【０００２】
携帯情報端末に用いられるプロセッサは低消費電力であることが求められる。プロセッサの低消費電力化の方法の１つとして、待機電力の大きいＳＲＡＭベースのキャッシュメモリを、不揮発性素子を用いたＳＲＡＭ（Static Random Access Memory）で置き換える方法がある。ＳＲＡＭはトランジスタの微細化に伴い、動作時、待機時共にリーク電力が大きくなっている。このため、キャッシュメモリを不揮発性ＳＲＡＭで置き換えることにより不要時に電源遮断が可能となり、待機時消費電力を削減することができる。
【０００３】
これまでに、高速なＳＲＡＭ動作を損なわず不揮発性のメモリセルとして従来の例えば６個のＭＯＳトランジスタからなるＳＲＡＭセルをベースとした不揮発性ＳＲＡＭが提案されている。例えば、６個のトランジスタのＳＲＡＭセルに２つの磁気抵抗変化型メモリ素子（ＭＴＪ（Magnetic Tunnel Junction）素子）を組み込んだ不揮発性ＳＲＡＭがある。この不揮発性ＳＲＡＭは、電源からＧＮＤへのリーク電流パスが存在するＳＲＡＭセル構成をベースとしている。このため、不揮発性であることから待機時の消費電力を低減することはできる。しかし、動作時の電力を低減することはできない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開２０１２／０１８２０６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施形態は、待機時および動作時における消費電力を低減することのできる不揮発性メモリ、その書き込み方法および読み出し方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態の不揮発性メモリは、マトリクス状に配列された複数のメモリセルと、同一行のメモリセルに対応して設けられた複数の第１配線と、同一列のメモリセルに対応して設けられた複数の第２および第３配線と、同一行のメモリセルおよび同一列のメモリセルの一方に対応して設けられた複数の第４配線と、を備え、各メモリセルは、複数のトランジスタと、第１および第２不揮発性素子と、第１および第２ノードと、を備え、前記複数のトランジスタは第１乃至第４トランジスタからなり、前記第１および第２トランジスタと前記第１不揮発性素子とは直列接続され、前記第３および第４トランジスタと前記第２不揮発性素子とは直列接続され、前記第１ノードは前記第１トランジスタと前記第２トランジスタとの間に設けられ、前記第２ノードは前記第３トランジスタと前記第４トランジスタとの間に設けられ、前記第１および第３トランジスタのそれぞれのゲートが前記第１配線に接続され、前記第２トランジスタのゲートが前記第２ノードに接続され、前記第４トランジスタのゲートが前記第１ノードに接続され、前記第１トランジスタは前記第２配線と前記第１ノードとの間に接続され、前記第２トランジスタは前記第１ノードと前記第４配線との間に接続され、前記第３トランジスタは前記第３配線と前記第２ノードとの間に接続され、前記第４トランジスタは前記第２ノードと前記第４配線との間に接続され、前記第１不揮発性素子は前記第２配線と前記第１トランジスタとの間、前記第１トランジスタと前記第１ノードとの間、前記第１ノードと前記第２トランジスタとの間、および前記第２トランジスタと前記第４配線との間のいずれか１つに設けられ、前記第２不揮発性素子は前記第３配線と前記第３トランジスタとの間、前記第３トランジスタと前記第２ノードとの間、前記第２ノードと前記第４トランジスタとの間、および前記第４トランジスタと前記第４配線との間のいずれか１つでかつ前記第１不揮発性素子が設けられた箇所に対応する箇所に設けられる。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係るメモリセルを示す回路図。
【図２】第１実施形態に係るメモリセルのレイアウトを示す図。
【図３】第１実施形態に係るメモリセルのＳＲＡＭデータの読み出しを説明する図。
【図４】第１実施形態に係るメモリセルへの不揮発性データの書き込みを説明する図。
【図５】図５（ａ）乃至５（ｃ）は、第１実施形態に係るメモリセルの不揮発性データの読み出しを説明する図。
【図６】第２実施形態に係るメモリセルを示す回路図。
【図７】第２実施形態に係るメモリセルのレイアウトを示す図。
【図８】第３実施形態に係るメモリセルを示す回路図。
【図９】第３実施形態に係るメモリセルのレイアウトを示す図。
【図１０】第３実施形態に係るメモリセルのＳＲＡＭデータの読み出しを説明する図。
【図１１】第３実施形態に係るメモリセルへの不揮発性データの書き込みを説明する図。
【図１２】図１２（ａ）乃至１２（ｃ）は、第３実施形態に係るメモリセルの不揮発性データの読み出しを説明する図。
【図１３】第４実施形態に係るメモリセルを示す回路図。
【図１４】第５実施形態に係るメモリセルを示す回路図。
【図１５】第６実施形態による不揮発性メモリを示す回路図。
【図１６】図１６（ａ）、１６（ｂ）は、第６実施形態の不揮発性メモリのＳＲＡＭ動作およびＭＲＡＭ動作における印加電圧を示す図。
【図１７】第７実施形態による不揮発性メモリを示す回路図。
【図１８】図１８（ａ）、１８（ｂ）は、第７実施形態の不揮発性メモリのＳＲＡＭ動作およびＭＲＡＭ動作における印加電圧を示す図。
【図１９】第６実施形態の不揮発性メモリにおいて、半選択状態を説明する回路図。
【図２０】第７実施形態の不揮発性メモリにおいて、半選択状態を説明する回路図。
【図２１】第６実施形態の不揮発性メモリにおいて、半選択が生じる場合のブロック図。
【図２２】第７実施形態の不揮発性メモリにおいて、半選択が生じる場合のブロック図。
【図２３】第８実施形態による不揮発性メモリを示すブロック図。
【図２４】第８実施形態の不揮発性メモリに係るメモリセルアレイを示す回路図。
【図２５】第８実施形態の変形例による不揮発性メモリに係るメモリセルアレイを示す回路図。
【図２６】第９実施形態による不揮発性メモリを示すブロック図。
【図２７】第９実施形態の不揮発性メモリに係るメモリセルアレイを示す回路図。
【図２８】第９実施形態の変形例による不揮発性メモリに係るメモリセルアレイを示す回路図。
【図２９】第６、７実施形態の不揮発性メモリのＳＲＡＭ動作およびＭＲＡＭ動作における印加電圧を示す図。
【発明を実施するための形態】
【０００８】
以下に図面を参照して実施形態について詳細に説明する。
【０００９】
（第１実施形態）
第１実施形態による不揮発性メモリを図１乃至図２を参照して説明する。この第１実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、１つのメモリセルを図１に示す。このメモリセル１は、４個のＭＯＳトランジスタＭ１〜Ｍ４と、２個のＭＴＪ素子１０、２０とを備えている。
【００１０】
トランジスタＭ１およびトランジスタＭ２は直列に接続され、トランジスタＭ３およびトランジスタＭ４は直列に接続される。トランジスタＭ１、Ｍ３はそれぞれのゲートがワード線ＷＬに接続される。トランジスタＭ１のソースおよびドレインの一方がＭＴＪ素子１０を介してビット線ＢＬに接続され、トランジスタＭ３のソースおよびドレインの一方がＭＴＪ素子２０を介してビット線／ＢＬに接続される。すなわち、トランジスタＭ１のソースおよびドレインの一方がＭＴＪ素子１０の一端に接続され、ＭＴＪ素子１０の他端がビット線ＢＬに接続され、トランジスタＭ３のソースおよびドレインの一方がＭＴＪ素子２０の一端に接続され、ＭＴＪ素子２０の他端がビット線／ＢＬに接続される。トランジスタＭ１のソースおよびドレインの他方がノードＮ１を介してトランジスタＭ２のソースおよびドレインの一方に接続され、トランジスタＭ３のソースおよびドレインの他方がノードＮ２を介してトランジスタＭ４のソースおよびドレインの一方に接続される。そして、トランジスタＭ２、Ｍ４はそれぞれのソースおよびドレインの他方がソース線ＳＬに接続される。また、トランジスタＭ２のゲートがノードＮ２に接続され、トランジスタＭ４のゲートがノードＮ１に接続される。
【００１１】
ＭＴＪ素子は、第１および第２磁性層と、第１および第２磁性層間に挟まれたトンネルバリア層とを備え、第１および第２磁性層の磁化方向が平行（同じ向き）か、または反平行（逆の向き）であるかによって情報“０”または情報“１”を記憶する。なお、情報“０”を第１および第２磁性層の磁化方向が反平行である状態に対応させ、情報“１”を第１および第２磁性層の磁化方向が平行である状態に対応させてもよい。１つのメモリセルにおいては、ＭＴＪ素子１０、２０にそれぞれ記憶される情報は、互いに相補的となるように設定される。例えば、ＭＴＪ素子１０に記憶される情報は“０”であり、ＭＴＪ素子２０に記憶される情報は“１”である。このとき、ＭＴＪ素子１０、２０は、第１磁性層、トンネルバリア層、第２磁性層の積層順序が同じとなるように構成される。
【００１２】
このように構成されたメモリセル１のレイアウトの一例を図２に示す。この例のレイアウトにおいては、ワード線ＷＬとソース線とが平行となるように配置され、ビット線ＢＬ、／ＢＬとワード線ＷＬおよびソース線ＳＬとが交差する、例えば直交するように配置される。なお、図２において、Ｍ１ｇ、Ｍ２ｇ、Ｍ３ｇ、Ｍ４ｇは、それぞれトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲートを示す。この図２に示すレイアウトでは、ＭＴＪ素子１０、２０が全てのトランジスタＭ１〜Ｍ４の配置位置よりも外側に位置するため、トランジスタＭ１〜Ｍ４の特性に悪い影響を与えない。
【００１３】
次に、第１実施形態に係るメモリセルの回路動作について図３乃至図５（ｃ）を参照して説明する。
【００１４】
（ＳＲＡＭデータの書き込み／読み出し）
図１に示すメモリセル１をＳＲＡＭとして動作させる場合は、ソース線ＳＬは接地電源ＧＮＤに接続して０Ｖに保持し、ワード線ＷＬ、ビット線ＢＬ、／ＢＬには通常のＳＲＡＭの読み出し動作または書き込み動作と同様の電気信号を与えて動作させる。書き込み動作は、ビット線ＢＬ、／ＢＬにそれぞれＶ、０（または０、Ｖ）の電圧を印加し、ワード線ＷＬを選択してメモリセル１のノードＮ１、Ｎ２にＳＲＡＭデータ“０”、“１”（または“１”、“０”）を書き込む。
【００１５】
読み出し動作は、図３に示すように、ビット線ＢＬ、／ＢＬをプリチャージ電位Ｖｐｃに保持するとともに、ソース線ＳＬを接地電源ＧＮＤに接続し、ワード線ＷＬに電源電圧Ｖを印加する。すると、メモリセル１が選択され、ＳＲＡＭデータ“１”が保持されたノードＮ２（またはノードＮ１）にゲートが接続されているトランジスタＭ２（またはトランジスタＭ４）がオン状態となる。これにより、ＳＲＡＭデータ“０”が保持されたノードＮ１（またはノードＮ２）がトランジスタＭ２（またはトランジスタＭ４）およびソース線ＳＬを介して接地電源ＧＮＤに接続され、ビット線ＢＬ（またはビット線／ＢＬ）にＳＲＡＭデータの読み出し電流Ｉｓｒが流れる。これにより、ノードＮ１（またはノードＮ２）に保持されたＳＲＡＭデータが読み出される。
【００１６】
（不揮発性データの書き込み）
メモリセル１に不揮発性データを書き込む場合は、図３に示すように、第１のステップとして、対象のメモリセル１に保持されているＳＲＡＭデータを読み出す。続いて、第２のステップとして、第１のステップで読み出したＳＲＡＭデータに対応するデータをＭＴＪ素子に書き込む。例えば第１のステップの読み出しの結果、ノードＮ１に保持されているＳＲＡＭデータが“０”であり、ノードＮ２に保持されているＳＲＡＭデータが“１”である場合を例にとって説明する。この場合、図４に示すように、ソース線ＳＬに電圧Ｖｍを印加し、ビット線ＢＬに電圧Ｖｍより大きい電圧Ｖｍｈを印加し、ビット線／ＢＬに電圧Ｖｍより小さい電圧Ｖｍｌを印加する。すなわち、Ｖｍｈ＞Ｖｍ＞Ｖｍｌとする。この状態でワード線ＷＬが選択されると、ビット線ＢＬからソース線ＳＬへ書き込み電流Ｉｍｗ１が流れるとともに、ソース線ＳＬからビット線／ＢＬへ電流Ｉｍｗ２が流れる。書き込み電流Ｉｍｗ１はＭＴＪ素子１０の磁化方向が平行状態（Ｐ状態）から反平行状態（ＡＰ状態）にする書き込み電流であり、書き込み電流Ｉｍｗ２はＭＴＪ素子２０の磁化方向が反平行状態（ＡＰ状態）から平行状態（Ｐ状態）にする書き込み電流である。これにより、ＭＴＪ素子１０、ＭＴＪ素子２０はそれぞれ高抵抗状態（反平行状態ＡＰ）、低抵抗状態（平行状態Ｐ）へと書き込まれる。
【００１７】
また、第１のステップの読み出しの結果、ノードＮ１に保持されているＳＲＡＭデータが“１”であり、ノードＮ２に保持されているＳＲＡＭデータが“０”である場合は、ソース線ＳＬに電圧Ｖｍを印加し、ビット線／ＢＬに電圧Ｖｍより大きい電圧のＶｍｈを印加し、ビット線ＢＬに電圧Ｖｍより小さい電圧Ｖｍｌを印加する。この状態でワード線ＷＬが選択されると、図４に示す場合と異なり、ビット線／ＢＬからソース線ＳＬへ書き込み電流Ｉｍｗ１が流れるとともに、ソース線ＳＬからビット線ＢＬへ電流Ｉｍｗ２が流れる。書き込み電流Ｉｍｗ１はＭＴＪ素子２０の磁化方向が平行状態（Ｐ状態）から反平行状態（ＡＰ状態）になる電流であり、書き込み電流Ｉｍｗ２はＭＴＪ素子１０の磁化方向が反平行状態（ＡＰ状態）から平行状態（Ｐ状態）になる電流である。
【００１８】
メモリセル１に不揮発性データを書き込む場合のソース線ＳＬ、ビット線ＢＬ、／ＢＬに用いる電圧レベルの選択について、ＭＴＪ素子１０、２０に双方向の電流を流して相補データを書き込むことができれば良い。そのため、トランジスタＭ１〜Ｍ４の基板バイアスも利用して、ビット線ＢＬ、／ＢＬに負電圧を利用して双方向電流を流すようにしても良い。
【００１９】
（不揮発性データの読み出し）
メモリセル１から不揮発性データを読み出す場合は、メモリセルアレイの電源がオフ状態で、メモリセルの各ノードＮ１、Ｎ２は放電された状態にある。図５（ａ）に示すように、初期状態の電圧レベルは、ソース線ＳＬは０Ｖ、ワード線ＷＬは０Ｖ、ビット線ＢＬ、／ＢＬはそれぞれ０Ｖであり、ノードＮ１、Ｎ２は０Ｖである。そして、図５（ｂ）に示すように、ＭＴＪ素子１０は高抵抗状態ＡＰ、ＭＴＪ素子２０は低抵抗状態Ｐと仮定する。ソース線ＳＬに０Ｖを印加し、ビット線ＢＬ、／ＢＬに電源電圧Ｖまたはプリチャージ電圧Ｖｐｃを印加し、ワード線ＷＬに印加する電圧を０ＶからＶにする。ここで、ビット線ＢＬ、／ＢＬは互いに同じ電圧とするが、ワード線ＷＬとビット線ＢＬ、／ＢＬとは互いに異なる電圧としてもよい。すると、ソース線ＳＬとビット線ＢＬとの間、およびソース線ＳＬとビット線／ＢＬとの間にそれぞれ直列に存在するＭＴＪ素子１０、２０の抵抗値に応じて電圧が分配され、ノードＮ１、Ｎ２の電位はＮ１＝Ｖ１、Ｎ２＝Ｖ２となる（図５（ｂ））。ＭＴＪ素子１０、２０が高抵抗状態のときの抵抗値Ｒａｐ＞低抵抗状態の抵抗値Ｒｐであることから、Ｖ２＞Ｖ１となり、クロスカップルで増幅される。その後、図５（ｃ）に示すように、ワード線ＷＬを０Ｖ、ビット線ＢＬ、／ＢＬをそれぞれ０Ｖの状態に戻す。すると、ノードＮ１にＳＲＡＭデータ“０”、ノードＮ２にＳＲＡＭデータ“１”がそれぞれ保持されて、読み出し動作が完了する。
【００２０】
上述したように、動作に応じてソース線ＳＬに異なる電圧が印加される。すなわち、ソース線ＳＬは動作に応じて異なる電源に接続される。
【００２１】
なお、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４はメモリセル１をＳＲＡＭとして動作させる場合に安定して読み出し動作、書き込み動作が行われるように、ゲート長、ゲート幅が選択される。それに加え、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４はメモリセルセル１を不揮発性メモリとして動作させる、つまりＭＴＪ素子１０、２０へデータを記録する場合にＭＴＪ素子１０、２０へ書き込み電流を流せるようゲート長、ゲート幅を選択する必要がある。トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４のゲート長、ゲート幅の選択はワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬに使用する電圧レベルにも関係しており、ＭＴＪ素子１０、２０の特性と合わせて最適な組み合わせについて回路シミュレーションを用いて選択する。これらのことは、後述する第２および第３実施形態においても同様である。
【００２２】
以上説明したように、第１実施形態においては、メモリセル１は、４個のトランジスタＭ１〜Ｍ４を有する無負荷型ＳＲＡＭセルと、ビット線ＢＬ、／ＢＬとの間に、ＭＴＪ素子１０、２０を組み込んだ構成となっている。このため、電源からＧＮＤへのリーク電流のパスが無く、かつＳＲＡＭデータを保持するノードＮ１、Ｎ２が、他のメモリセルと共有する配線と接続されておらず独立している。これにより、ＳＲＡＭデータが消失するパスが存在しない。したがって、第１実施形態によれば、待機時および動作時における消費電力を低減することのできるとともに、ＳＲＡＭデータが消失するのを防止することができる。
【００２３】
また、ソース線ＳＬを利用してＭＴＪ素子へ双方向電流を流すことによりＭＴＪ素子への不揮発性データの書き込みを可能としており、そのソース線ＳＬはロウ（左右）方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのＳＲＡＭデータを喪失しない不揮発性ＳＲＡＭセルを実現することができる。
【００２４】
（第２実施形態）
第２実施形態による不揮発性メモリを図６乃至図７を参照して説明する。この第２実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、１つのメモリセルを図６に示す。この第２実施形態のメモリセル１Ａは、図１に示す第１実施形態のメモリセル１において、ビット線ＢＬとトランジスタＭ１のソースおよびドレインの一方との間に配置されたＭＴＪ素子１０を、トランジスタＭ１のソースおよびドレインの一方とノードＮ１との間に配置するとともに、ビット線／ＢＬとトランジスタＭ３のソースおよびドレインの一方との間に配置されたＭＴＪ素子２０を、トランジスタＭ３のソースおよびドレインの一方とノードＮ２との間に配置した構成となっている。
【００２５】
このように構成された第２実施形態のメモリセル１Ａのレイアウトの一例を図７に示す。この例のレイアウトにおいては、ワード線ＷＬとソース線とが平行となるように配置され、ビット線ＢＬ、／ＢＬとワード線ＷＬおよびソース線ＳＬとが交差する、例えば直交するように配置される。
【００２６】
この第２実施形態においては、ＭＴＪ素子１０、２０を抵抗としてみたとき、ＭＴＪ素子１０、２０はそれぞれトランジスタＭ１、Ｍ３に寄生抵抗として影響し、読み出し特性は第１実施形態に比べて良好となる。
【００２７】
この第２実施形態に係るメモリセルの回路動作は、上述した第１実施形態に係るメモリセルの回路動作と同様となる。
【００２８】
この第２実施形態も第１実施形態と同様に、メモリセル１Ａは、４個のトランジスタＭ１〜Ｍ４を有する無負荷型ＳＲＡＭセル内のトランジスタＭ１、Ｍ３と、ノードＮ１、Ｎ２との間に、ＭＴＪ素子１０、２０を組み込んだ構成となっている。このため、電源からＧＮＤへのリーク電流のパスが無く、かつＳＲＡＭデータを保持するノードＮ１、Ｎ２が他のメモリセルと共有する配線と接続されておらず独立している。すなわち、ＳＲＡＭデータが消失するパスが存在しない。したがって、第２実施形態によれば、待機時および動作時における消費電力を低減することができるとともに、ＳＲＡＭデータが消失するのを防止することができる。
【００２９】
また、ソース線ＳＬを利用してＭＴＪ素子へ双方向電流を流すことによりＭＴＪ素子への不揮発性データの書き込みを可能としており、そのソース線ＳＬはロウ（左右）方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのＳＲＡＭデータを喪失しない不揮発性ＳＲＡＭセルを実現することができる。
【００３０】
（第３実施形態）
第３実施形態による不揮発性メモリを図８乃至図９を参照して説明する。この第３実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、１つのメモリセルを図８に示す。この第３実施形態のメモリセル１Ｂは、図１に示す第１実施形態のメモリセル１において、ビット線ＢＬとトランジスタＭ１のソースおよびドレインの一方との間に配置されたＭＴＪ素子１０を、ノードＮ１とトランジスタＭ２のソースおよびドレインの一方との間に配置するとともに、ビット線／ＢＬとトランジスタＭ３のソースおよびドレインの一方との間に配置されたＭＴＪ素子２０を、ノードＮ２とトランジスタＭ４のソースおよびドレインの一方との間に配置した構成となっている。
【００３１】
このように構成された第３実施形態のメモリセル１Ｂのレイアウトの一例を図９に示す。この例のレイアウトにおいては、ワード線ＷＬとソース線とが平行となるように配置され、ビット線ＢＬ、／ＢＬとワード線ＷＬおよびソース線ＳＬとが交差する、例えば直交するように配置される。
【００３２】
この第３実施形態においては、ＭＴＪ素子１０、２０を抵抗としてみたとき、ＭＴＪ素子１０、２０はそれぞれトランジスタＭ２、Ｍ４に寄生抵抗として影響し、書き込み特性は第１実施形態に比べて良好となる。
【００３３】
この第３実施形態に係るメモリセルの回路動作について図１０乃至図１２（ｃ）を参照して説明する。
【００３４】
（ＳＲＡＭデータの書き込み／読み出し）
この第３実施形態に係るメモリセル１ＢをＳＲＡＭとして動作させる場合は、第１および第２実施形態に係るメモリセル１の場合と同様に行う。すなわち、ソース線ＳＬは接地電源ＧＮＤに接続して０Ｖに保持し、ワード線ＷＬ、ビット線ＢＬ、／ＢＬには通常のＳＲＡＭの読み出し動作または書き込み動作と同様の電気信号を与えて動作させる。書き込み動作は、ビット線ＢＬ、／ＢＬにそれぞれＶ、０（または０、Ｖ）の電圧を印加し、ワード線ＷＬを選択してメモリセル１のノードＮ１、Ｎ２にＳＲＡＭデータ“０”、“１”（または“１”、“０”）を書き込む。読み出し動作は、図１０に示すように、ビット線ＢＬ、／ＢＬをプリチャージ電位Ｖｐｃに保持するとともに、ソース線ＳＬを接地電源ＧＮＤに接続し、ワード線ＷＬに電源電圧Ｖを印加する。すると、メモリセル１が選択され、ＳＲＡＭデータ“１”が保持されたノードＮ２（またはノードＮ１）にゲートが接続されているトランジスタＭ２（またはトランジスタＭ４）がオン状態となる。これにより、ＳＲＡＭデータ“０”が保持されたノードＮ１（またはノードＮ２）がトランジスタＭ２（またはトランジスタＭ４）およびソース線ＳＬを介して接地電源ＧＮＤに接続され、ビット線ＢＬ（またはビット線／ＢＬ）にＳＲＡＭデータの読み出し電流Ｉｓｒが流れる。これにより、ノードＮ１（またはノードＮ２）に保持されたＳＲＡＭデータが読み出される。
【００３５】
（不揮発性データの書き込み）
しかし、メモリセル１Ｂに不揮発性データを書き込む場合は、第１および第２実施形態に係るメモリセル１、１Ａの場合と、異なっている。まず、第１のステップとして、図１０に示すように、第１および第２実施形態の場合と同様に、ＳＲＡＭデータの読み出しを行う。
【００３６】
続いて、図１１に示すように、第２のステップとして、ＭＴＪ素子１０、２０に不揮発性データを書き込む動作を行う。このとき、ビット線ＢＬ、／ＢＬにそれぞれ与える信号、およびソース線ＳＬに与える信号が第１および第２実施形態の場合と異なる。この理由は、不揮発性データの読み出しデータとＳＲＡＭデータとの対応が逆になるからである。例えば、第１のステップの読み出しの結果、ノードＮ１に保持されているＳＲＡＭデータが“０”であり、ノードＮ２の保持されているＳＲＡＭデータが“１”である場合を例にとって説明する。この場合、図１１に示すように、ソース線ＳＬに電圧Ｖｍを印加し、ビット線ＢＬに電圧Ｖｍｌを印加し、ビット線／ＢＬに電圧Ｖｍｈを印加する。ここで、Ｖｍｈ＞Ｖｍ＞Ｖｍｌである。この状態で、ワード線ＷＬが選択されると、ビット線ＢＬからソース線ＳＬへ書き込み電流Ｉｍｗ２が流れるとともに、ソース線ＳＬからビット線／ＢＬへ書き込み電流Ｉｍｗ１が流れる。書き込み電流Ｉｍｗ２はＭＴＪ素子１０の磁化方向が反平行状態（ＡＰ状態）から平行状態（Ｐ状態）になる電流であり、電流Ｉｍｗ１はＭＴＪ素子２０の磁化方向がＰ状態からＡＰ状態になる電流である。これにより、ＭＴＪ素子１０、ＭＴＪ素子２０はそれぞれ低抵抗状態（平行状態Ｐ）、高抵抗状態（反平行状態ＡＰ）へと書き込まれる。
【００３７】
また、第１のステップの読み出しの結果、ノードＮ１に保持されているＳＲＡＭデータが“１”であり、ノードＮ２に保持されているＳＲＡＭデータが“０”である場合は、ソース線ＳＬに電圧Ｖｍを印加し、ビット線ＢＬに電圧Ｖｍｈを印加し、ビット線／ＢＬに電圧Ｖｍｌを印加する。すなわち、Ｖｍｈ＞Ｖｍ＞Ｖｍｌとする。この状態でワード線ＷＬが選択されると、ビット線ＢＬからソース線ＳＬへ書き込み電流Ｉｍｗ１が流れるとともに、ソース線ＳＬからビット線／ＢＬへ電流Ｉｍｗ２が流れる。書き込み電流Ｉｍｗ１はＭＴＪ素子１０の磁化方向が平行状態（Ｐ状態）から反平行状態（ＡＰ状態）にする書き込み電流であり、書き込み電流Ｉｍｗ２はＭＴＪ素子２０の磁化方向が反平行状態（ＡＰ状態）から平行状態（Ｐ状態）にする書き込み電流である。これにより、ＭＴＪ素子１０、ＭＴＪ素子２０はそれぞれ高抵抗状態（反平行状態ＡＰ）、低抵抗状態（平行状態Ｐ）へと書き込まれる。
【００３８】
（不揮発性データの読み出し）
メモリセル１Ｂから不揮発性データを読み出す場合は、第１および第２実施形態の場合と同様に行う。図１２（ａ）に示すように、初期状態の電圧レベルは、ソース線ＳＬは０Ｖ、ワード線ＷＬは０Ｖ、ビット線ＢＬ、／ＢＬはそれぞれ０Ｖであり、ノードＮ１、Ｎ２は０Ｖである。そして、図１２（ｂ）に示すように、ＭＴＪ素子１０は低抵抗状態Ｐ、ＭＴＪ素子２０は高抵抗状態ＡＰと仮定する。この場合、ソース線ＳＬに０Ｖを印加し、ビット線ＢＬ、／ＢＬに電源電圧Ｖまたはプリチャージ電圧Ｖｐｃを印加し、ワード線ＷＬに０Ｖから電圧Ｖへと電圧印加する。すると、ソース線ＳＬとビット線ＢＬとの間、およびソース線ＳＬとビット線／ＢＬとの間にそれぞれ直列に存在するＭＴＪ素子１０、２０の抵抗値に応じて電圧が分配され、ノードＮ１、Ｎ２の電位はＮ１＝Ｖ１、Ｎ２＝Ｖ２となる（図１２（ｂ））。ＭＴＪ素子１０、２０が高抵抗状態のときの抵抗値Ｒａｐ＞低抵抗状態の抵抗値Ｒｐであることから、Ｖ２＞Ｖ１となり、クロスカップルで増幅される。その後、図１２（ｃ）に示すように、ワード線ＷＬを０Ｖ、ビット線ＢＬ、／ＢＬをそれぞれ０Ｖの状態に戻す。すると、ノードＮ１にＳＲＡＭデータ“０”、ノードＮ２にＳＲＡＭデータ“１”がそれぞれ保持されて、読み出し動作が完了する。
【００３９】
この第３実施形態においても、動作に応じてソース線ＳＬに異なる電圧が印加される。すなわち、ソース線ＳＬは動作に応じて異なる電源に接続される。
【００４０】
以上説明したように、第３実施形態においては、メモリセル１Ｂは、４個のトランジスタＭ１〜Ｍ４を有する無負荷型ＳＲＡＭセルのノードＮ１、Ｎ２と、トランジスタＭ２、Ｍ４との間に、ＭＴＪ素子１０、２０を組み込んだ構成となっている。このため、電源からＧＮＤへのリーク電流のパスが無く、かつＳＲＡＭデータの保持ノードＮ１、Ｎ２が他のメモリセルと共有する配線と接続されておらず独立している。これにより、ＳＲＡＭデータが消失するパスが存在しない。したがって、第３実施形態によれば、待機時および動作時における消費電力を低減することのできるとともに、ＳＲＡＭデータが消失するのを防止することができる。
【００４１】
また、ソース線ＳＬを利用してＭＴＪ素子へ双方向電流を流すことによりＭＴＪ素子への不揮発性データの書き込みを可能としており、そのソース線ＳＬはロウ（左右）方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのＳＲＡＭデータを喪失しない不揮発性ＳＲＡＭセルを実現することができる。
【００４２】
（第４実施形態）
第４実施形態による不揮発性メモリについて図１３を参照して説明する。この第４実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、１つのメモリセルを図１３に示す。この第４実施形態のメモリセル１Ｃは、図１に示す第１実施形態のメモリセル１において、ビット線ＢＬとトランジスタＭ１のソースおよびドレインの一方との間に配置されたＭＴＪ素子１０を、トランジスタＭ２のソースおよびドレインの他方とソース線ＳＬとの間に配置するとともに、ビット線／ＢＬとトランジスタＭ３のソースおよびドレインの一方との間に配置されたＭＴＪ素子２０を、トランジスタＭ４のソースおよびドレインの他方とソース線ＳＬとの間に配置した構成となっている。
【００４３】
このように構成された不揮発性メモリも第１実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、ＳＲＡＭデータが消失するのを防止することができる。
【００４４】
また、ソース線ＳＬを利用してＭＴＪ素子へ双方向電流を流すことによりＭＴＪ素子への不揮発性データの書き込みを可能としており、そのソース線ＳＬはロウ（左右）方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのＳＲＡＭデータを喪失しない不揮発性ＳＲＡＭセルを実現することができる。
【００４５】
（第５実施形態）
第５実施形態による不揮発性メモリについて図１４を参照して説明する。この第５実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、１つのメモリセルを図１４に示す。この第５実施形態のメモリセル１Ｄは、図１に示す第１実施形態のメモリセル１において、ビット線ＢＬとトランジスタＭ１のソースおよびドレインの一方との間に配置されたＭＴＪ素子１０を、ノード１とトランジスタＭ４のゲートとの間に配置するとともに、ビット線／ＢＬとトランジスタＭ３のソースおよびドレインの一方との間に配置されたＭＴＪ素子２０を、ノードＮ２とトランジスタＭ２のゲートとの間に配置した構成となっている。
【００４６】
この第５実施形態においては、ＳＲＡＭモードでの動作は、第１実施形態と同様に行う。また、不揮発性モードでは、メモリセル１Ｄに不揮発性データを書き込む場合は、第１実施形態と同様であるが、ビット線ＢＬとソース線ＳＬとの間、ビット線／ＢＬとソースＳＬとの間に電流が流れる際の、ビット線ＢＬとトランジスタＭ４のゲートとの間、ビット線／ＢＬとトランジスタＭ２のゲートとの間に流れるゲート容量の充放電電流を利用してＭＴＪ素子１０、２０への書き込みを行う。
【００４７】
また、メモリセル１Ｄから不揮発性データを読み出す場合は、以下のようにして行う。すなわち、メモリセル１Ｄから不揮発性データを読み出す場合は、メモリセルアレイの電源がオフ状態で、メモリセルの各ノードＮ１、Ｎ２は放電された状態にある。初期状態の電圧レベルは、ソース線ＳＬは０Ｖ、ワード線ＷＬは０Ｖ、ビット線ＢＬ、／ＢＬはそれぞれ０Ｖであり、ノードＮ１、Ｎ２は０Ｖである。そして、図１４に示すように、ＭＴＪ素子１０は高抵抗状態ＡＰ、ＭＴＪ素子２０は低抵抗状態Ｐと仮定する。ソース線ＳＬに０Ｖを印加し、ビット線ＢＬ、／ＢＬに電源電圧Ｖまたはプリチャージ電圧Ｖｐｃを印加し、ワード線ＷＬに印加する電圧を０ＶからＶにする。ここで、ビット線ＢＬ、／ＢＬは互いに同じ電圧とするが、ワード線ＷＬとビット線ＢＬ、／ＢＬとは互いに異なる電圧としてもよい。すると、ＭＴＪ素子１０、２０の抵抗の相違により、ＭＴＪ素子１０にゲートが接続されたトランジスタＭ４のゲート電圧は、ＭＴＪ素子２０にゲートが接続されたトランジスタＭ２のゲート電圧よりも小さくなる。ノードＮ１の電位はノードＮ２の電位よりも小さくなり、これらの電位差はクロスカップルで増幅される。その後、ワード線ＷＬを０Ｖ、ビット線ＢＬ、／ＢＬをそれぞれ０Ｖの状態に戻す。すると、ノードＮ１にＳＲＡＭデータ“０”、ノードＮ２にＳＲＡＭデータ“１”がそれぞれ保持されて、読み出し動作が完了する。
【００４８】
この第５実施形態においても、動作に応じてソース線ＳＬに異なる電圧が印加される。すなわち、ソース線ＳＬは動作に応じて異なる電源に接続される。
【００４９】
この第５実施形態の不揮発性メモリは、ゲート容量充放電電流を利用してＭＴＪ素子１０、２０への書き込みを行うため、メモリセルを構成するトランジスタの特性によっては、十分な書込み電流を流すことができない場合がある。しかし、その場合でも磁場を印加することでＭＴＪ素子１０、２０に書き込みを行うために必要な電流値を小さくすることができるため、ＭＴＪ素子１０、２０に書き込みを行うことができる。この第５実施形態の不揮発性メモリは、トランジスタＭ２、Ｍ４のそれぞれのゲートにＭＴＪ素子を接続するため、ゲートコンタクトにＭＴＪ素子を接続することができ、メモリセルのレイアウトを複雑にする必要がない。また、トランジスタＭ２、Ｍ４のそれぞれのゲートにＭＴＪ素子を直接接続するため、ＭＴＪ素子の抵抗値に応じてトランジスタＭ２、Ｍ４に流す電流の駆動能力を変化させることができるため、ＭＴＪ素子が保持している値をノードＮ１とノードＮ２に簡単に読み出すことができる特徴を持つ。そのため、頻繁に書き換わるデータではなく、一度書き換えられた後、頻繁に読出し動作を行うようなＲＯＭ(Read Only Memory)として機能するデータにおいて効果を発揮する。
【００５０】
このように構成された不揮発性メモリも第１実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、ＳＲＡＭデータが消失するのを防止することができる。
【００５１】
（第６実施形態）
第６実施形態による不揮発性メモリを図１５乃至図１６（ｂ）を参照して説明する。第１乃至第６実施形態の不揮発性メモリはそれぞれ、ワード線ＷＬに平行でかつ各メモリセル行に対して１本のソース線が設けられていた。この第６実施形態の不揮発性メモリは、ソース線以外は、第１乃至第５実施形態と同じ構成となっている。この第６実施形態においては、ワード線ＷＬに平行でかつ各メモリセル行に対して１対のソース線ＳＬ、／ＳＬが設けられている。説明を簡単にするために、この第６実施形態においては、各メモリセルは、図１に示す第１実施形態に係るメモリセルと同じ構成を有しているものとする。なお、各メモリセルは、図６に示す第２実施形態に係るメモリセル１Ａ、図８に示す第３実施形態に係るメモリセル１Ｂ、図１３に示す第４実施形態のメモリセル１Ｃで、または図１４に示す第５実施形態のメモリセル１Ｄであってもよい。
【００５２】
この第６実施形態における１行分、例えば第１行のｎ個のメモリセル１１１〜１１ｎを図１５に示す。メモリセル１１ｉ（ｉ＝１，・・・ｎ）においては、ＭＴＪ素子１０の他端がビット線ＢＬｉに接続され、ＭＴＪ素子２０の他端がビット線／ＢＬｉに接続される。また、各メモリセルのトランジスタＭ２のソースおよびドレインの他方がソース線ＳＬに接続され、トランジスタＭ４のソースおよびドレインの他方がソース線／ＳＬに接続される。
【００５３】
このように構成された第６実施形態の不揮発性メモリのＳＲＡＭ動作モードおよび不揮発性動作モード（ＭＲＡＭ動作モード）において、選択されたメモリセルに関するビット線ＢＬ、／ＢＬ、およびソース線ＳＬ、／ＳＬに印加する電圧を図１６（ａ）、１６（ｂ）に示す。図１６（ａ）はソース線ＳＬ、／ＳＬを共通に制御する場合を示し、図１６（ｂ）はソース線ＳＬ、／ＳＬを個別に制御する場合を示す。ＳＲＡＭ動作モードおよびＭＲＡＭ動作モードのそれぞれは、データ“０”またはデータ“１”の読み出し動作、データ“０”またはデータ“１”の書き込み動作がある。なお、図１６（ａ）、１６（ｂ）に示すＳＲＡＭ動作において、「Ｋｅｅｐ」とあるのは、プリチャージ電圧を保持することを意味する。また、ＭＲＡＭ動作の読み出し、およびＭＲＡＭ動作のソース線ＳＬ、／ＳＬを共通に制御する場合は、第１実施形態と同様に行う（図１６（ａ）参照）。
【００５４】
ＭＲＡＭ動作モードにおいて、この第６実施形態ではソース線がＳＬと／ＳＬとに分割されているため、ＭＴＪ素子１０とＭＴＪ素子２０とに、それぞれ独立して書き込みを行ってもよい（図１６（ｂ）参照）。すなわち、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“０”を書き込む時には、ソース線ＳＬに印加する電圧を０Ｖにするとともに、ビット線ＢＬ、／ＢＬおよびソース線／ＳＬに印加する電圧をＶＤＤに上げてトランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ビット線／ＢＬに印加する電圧を０Ｖにするとともに、ソース線ＳＬ、／ＳＬおよびビット線ＢＬに印加する電圧をＶＤＤに上げてトランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。また、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“１”を書き込む時には、ビット線ＢＬに印加する電圧を０Ｖにするとともに、ソース線ＳＬ、／ＳＬおよびビット線ＢＬに印加する電圧をＶＤＤに上げてトランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ソース線／ＳＬに印加する電圧を０Ｖにするとともに、ビット線ＢＬ、／ＢＬおよびソース線ＳＬをＶＤＤに上げてトランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。すなわち、電圧ＶＤＤは、電圧Ｖｍｈ、Ｖｍｌよりも高い電圧である。なお、ＭＴＪ素子１０とＭＴＪ素子２０とに、それぞれ独立して書き込みを行う場合、図２９に示すように、印加する電圧を０Ｖではなく、電圧Ｖｍ、Ｖｍｈ、Ｖｍｌを用いてもよい。すなわち、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“０”を書き込む時には、ソース線ＳＬに印加する電圧をＶｍに、ビット線ＢＬに印加する電圧をＶｍｈに、ビット線／ＢＬおよびソース線／ＳＬに印加する電圧をＶｄｄに上げ、トランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ビット線／ＢＬに印加する電圧をＶｍｌに、ソース線／ＳＬに印加する電圧をＶｍに、ソース線ＳＬ、およびビット線ＢＬに印加する電圧をＶｄｄに上げ、トランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。また、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“１”を書き込む時には、ビット線ＢＬに印加する電圧をＶｍｌに、ソース線ＳＬに印加する電圧Ｖｍに、ソース線／ＳＬおよびビット線／ＢＬに印加する電圧をＶｄｄに上げ、トランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ソース線／ＳＬに印加する電圧をＶｍに、ビット線／ＢＬに印加する電圧をＶｍｈに、ビット線ＢＬおよびソース線ＳＬに印加する電圧をＶｄｄに上げ、トランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。
【００５５】
この第６実施形態のように、各行に対して一対のソース線ＳＬ、／ＳＬを設けることにより、不揮発性データの書き込みを容易に行うことができる。この第６実施形態においても、動作に応じてソース線ＳＬ、／ＳＬに異なる電圧が印加される。すなわち、ソース線ＳＬ、／ＳＬは動作に応じて異なる電源に接続される。
【００５６】
なお、図１５は、メモリセル１１１が選択されて、このメモリセル１１１に不揮発性データを書き込む場合を示している。この場合、メモリセル１１１以外のメモリセル１１２〜１１ｎは半選択状態となる。
【００５７】
この第６実施形態も第１実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、ＳＲＡＭデータが消失するのを防止することができる。
【００５８】
（第７実施形態）
第７実施形態による不揮発性メモリを図１７および図１８を参照して説明する。第１乃至第５実施形態の不揮発性メモリはそれぞれ、ワード線ＷＬに平行でかつ各メモリセル行に対して１本のソース線が設けられていた。この第７実施形態の不揮発性メモリは、ソース線以外は、第１乃至第５実施形態と同じ構成をとなっている。この第７実施形態においては、一対のビット線Ｂ、／ＢＬに平行でかつ各メモリセル列に対して１対のソース線ＳＬ、／ＳＬが設けられている。説明を簡単にするために、この第７実施形態においては、各メモリセルは、図１に示す第１実施形態に係るメモリセルと同じ構成を有しているものとする。なお、各メモリセルは、図６に示す第２実施形態に係るメモリセル１Ａ、図８に示す第３実施形態に係るメモリセル１Ｂ、図１３に示す第４実施形態のメモリセル１Ｃで、または図１４に示す第５実施形態のメモリセル１Ｄであってもよい。
【００５９】
この第７実施形態における１列分、例えば第１列のｍ個のメモリセル１１１〜１ｍ１を図１７に示す。メモリセル１ｉ１（ｉ＝１，・・・ｍ）においては、ＭＴＪ素子１０の他端がビット線ＢＬｉに接続され、ＭＴＪ素子２０の他端がビット線／ＢＬｉに接続される。また、各メモリセルのトランジスタＭ２のソースおよびドレインの他方がソース線ＳＬに接続され、トランジスタＭ４のソースおよびドレインの他方がソース線／ＳＬに接続される。
【００６０】
このように構成された第７実施形態の不揮発性メモリのＳＲＡＭ動作モードおよび不揮発性動作モード（ＭＲＡＭ動作モード）において、選択されたメモリセルに関するビット線ＢＬ、／ＢＬ、およびソース線ＳＬ、／ＳＬに印加する電圧を図１８（ａ）、１８（ｂ）に示す。図１８（ａ）はソース線ＳＬ、／ＳＬを共通に制御する場合を示し、図１８（ｂ）はソース線ＳＬ、／ＳＬを個別に制御する場合を示す。ＳＲＡＭ動作モードおよびＭＲＡＭ動作モードのそれぞれは、データ“０”またはデータ“１”の読み出し動作、データ“０”またはデータ“１”の書き込み動作がある。なお、図１８（ａ）、１８（ｂ）に示すＳＲＡＭ動作において、「Ｋｅｅｐ」とあるのは、プリチャージ電圧を保持することを意味する。また、ＭＲＡＭ動作の読み出し、およびＭＲＡＭ動作のソース線ＳＬ、／ＳＬを共通に制御する場合は、第１実施形態と同様に行う（図１８（ａ）参照）。
【００６１】
ＭＲＡＭ動作モードにおいて、この第７実施形態ではソース線がＳＬと／ＳＬとに分割されているため、ＭＴＪ素子１０とＭＴＪ素子２０とに、それぞれ独立して書き込みを行ってもよい（図１８（ｂ）参照）。すなわち、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“０”を書き込む時には、ソース線ＳＬに印加する電圧を０Ｖにするとともに、ビット線ＢＬ、／ＢＬおよびソース線／ＳＬに印加する電圧をＶＤＤに上げてトランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ビット線／ＢＬに印加する電圧を０Ｖにするとともに、ソース線ＳＬ、／ＳＬおよびビット線ＢＬに印加する電圧をＶＤＤに上げてトランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。また、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“１”を書き込む時には、ビット線ＢＬに印加する電圧を０Ｖにするとともに、ソース線ＳＬ、／ＳＬおよびビット線ＢＬに印加する電圧をＶＤＤに上げてトランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ソース線／ＳＬに印加する電圧を０Ｖにするとともに、ビット線ＢＬ、／ＢＬおよびソース線ＳＬをＶＤＤに上げてトランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。すなわち、電圧ＶＤＤは、電圧Ｖｍｈ、Ｖｍｌよりも高い電圧である。なお、ＭＴＪ素子１０とＭＴＪ素子２０とに、それぞれ独立して書き込みを行う場合、図２９に示すように、印加する電圧を０Ｖではなく、電圧Ｖｍ、Ｖｍｈ、Ｖｍｌを用いてもよい。すなわち、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルに選択されたメモリセルにデータ“０”を書き込む時には、ソース線ＳＬに印加する電圧をＶｍに、ビット線ＢＬに印加する電圧をＶｍｈに、ビット線／ＢＬおよびソース線／ＳＬに印加する電圧をＶｄｄに上げ、トランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ビット線／ＢＬに印加する電圧をＶｍｌに、ソース線／ＳＬに印加する電圧をＶｍに、ソース線ＳＬ、およびビット線ＢＬに印加する電圧をＶｄｄに上げ、トランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。また、ワード線ＷＬに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“１”を書き込む時には、ビット線ＢＬに印加する電圧をＶｍｌに、ソース線ＳＬに印加する電圧Ｖｍに、ソース線／ＳＬおよびビット線／ＢＬに印加する電圧をＶｄｄに上げ、トランジスタＭ２を強制的にオンし、ビット線ＢＬとソース線ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子１０に書き込みを行う。その後、ソース線／ＳＬに印加する電圧をＶｍに、ビット線／ＢＬに印加する電圧をＶｍｈに、ビット線ＢＬおよびソース線ＳＬに印加する電圧をＶｄｄに上げ、トランジスタＭ４を強制的にオンし、ビット線／ＢＬとソース線／ＳＬとの間に書き込み電流を流すことによってＭＴＪ素子２０に書き込みを行う。
【００６２】
この第７実施形態のように、各行に対して一対のソース線ＳＬ、／ＳＬを設けることにより、不揮発性データの書き込みを容易に行うことができる。この第７実施形態においても、動作に応じてソース線ＳＬ、／ＳＬに異なる電圧が印加される。すなわち、ソース線ＳＬ、／ＳＬは動作に応じて異なる電源に接続される。
【００６３】
なお、図１７は、メモリセル１１１が選択されて、このメモリセル１１１に不揮発性データを書き込む場合を示している。この場合、メモリセル１１１以外のメモリセル１２１〜１ｍ１は半選択状態となる。
【００６４】
この第７実施形態も第１実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、ＳＲＡＭデータが消失するのを防止することができる。
【００６５】
第１乃至第７実施形態においては、不揮発性素子としてＭＴＪ素子を例にとって説明したが、他の不揮発性素子、例えば、磁性体を用いない抵抗変化型不揮発性素子（ＲｅＲＡＭの記憶素子）、相変化型不揮発性素子（ＰＲＡＭの記憶素子）等を用いることができる。
【００６６】
また、上記第１乃至第７実施形態においては、１つのワード線ＷＬに接続されたメモリセルの全てに対して同時にアクセス、すなわち読み出しまたは書き込みを行えば、半選択状態のメモリセルは存在しない。
【００６７】
（第８実施形態）
次に、ワード線に接続されたメモリセルの個数と同時にアクセスを行うメモリセルの個数が一致しない場合を第８実施形態として説明する。
【００６８】
（半選択の原理）
まず、半選択の原理について説明する、
第１乃至第７実施形態に示すような不揮発性素子を用いたメモリセルでは、６個のトランジスタを備えた従来のＳＲＡＭに比べ、１メモリセルあたりの面積を小さくすることができる。そのため、ワード線に接続されるメモリセルの個数は１０２４個（１０２４ビット）以上になることが多く、コンピュータシステムによって決定されるメモリモジュールのＩ／Ｏのビット幅と差が生じる。ＣＰＵバスやメモリコントローラから書込み要求や読出し要求が発行されるビット幅はシステムによって決まっており、一般に３２ビットから５１２ビット程度である。例えば、１つのワード線に接続されるメモリセルのビット数が１０２４であるメモリ回路において、３２ビットのメモリセルに対して書込みアクセスや読出しアクセスを行う場合、アクセスを行う３２ビット以外のメモリセルに対してもワード線を選択してしまう。アクセスをしないメモリセルに対し、意図せずワード線を立ち上げてしまうことを半選択と呼ぶ。半選択されたメモリセルは、書込みアクセスや読出しアクセスを意図していなかったとしても、ワード線が選択されたことにより、内部保持データに影響を与える可能性がある。このため、内部データが書き換えられてしまったりしてしまい、誤動作の原因となる。そこで、メモリコントローラによって、ＣＰＵバスや外部Ｉ／Ｏからのアクセス要求を１つのワード線に接続されるメモリセルを１０２４ビットに拡張して、必ず１０２４ビットでアクセスするようにメモリコントローラで制御してもよい。第１乃至第７実施形態においても、ＣＰＵバスおよびＩ／Ｏに接続されるメモリセルの個数と、ワード線に接続されるメモリセルの個数との間に差があった場合、半選択状態となるメモリセルが発生し、内部保持データが破壊されてしまう可能性がある。
【００６９】
特に、第１乃至第７実施形態の不揮発性メモリでは、書込み動作時にメモリセルに読出し動作時よりも大きな電流を流すため、従来の６個のトランジスタからなるメモリセルを備えた従来のＳＲＡＭでは生じない新たな半選択により内部保持データが破壊されてしまうケースが存在する。このケースを第６および第７実施形態の不揮発性メモリを例にとって説明する。
【００７０】
（第６実施形態における半選択）
第６実施形態による不揮発性メモリにおいて、半選択によって内部データが破壊される可能性のある例を図１９に示す。図１９は、ソース線ＳＬ、／ＳＬはワード線ＷＬと平行に配置されている。図１９では、ワード線ＷＬが選択され、そのワード線ＷＬに接続されているメモリセルの内の一部のメモリセル１１１に対してＭＲＡＭモードでの不揮発性書込みを実行している状態を示している。不揮発性素子１０、２０に書込みを行うため、ソース線ＳＬ、／ＳＬと、ビット線ＢＬ、／ＢＬとの間に不揮発性素子１０、２０の抵抗状態を反転させるのに必要な書込み電流を流すための電位差を書込みドライバ回路によって発生させる必要がある。この時、ソース線ＳＬ、／ＳＬの電位はＧＮＤレベルから書き込み電位ＶＭに充電される。このとき、半選択状態のメモリセルにも同一のソース線ＳＬ、／ＳＬが接続されている。このため、ビット線ＢＬ、／ＢＬの電位がプリチャージされたままの状態であっても、またフローティング状態に設定されていたとしても、ソース線ＳＬ、／ＳＬの電位が書き込み電位ＶＭに充電されたことにより、ソース線ＳＬ、／ＳＬと、ビット線ＢＬ、／ＢＬとの間に電位差が生じ、不揮発性素子１０、２０に電流が流れてしまう。この場合、図１９に示すように、メモリセル中のトランジスタＭ２、Ｍ４がパスゲートの役割を果たすため、データ“０”を保持している側の不揮発性素子に多くの電流が流れることになる。この時、ビット線ＢＬ、／ＢＬの電位とソース線ＳＬ、／ＳＬの電位ＶＭとの関係により電流の流れる向きが確定し、不揮発性素子１０、２０の保持する抵抗状態を反転する電流が流れてしまう可能性がある。
【００７１】
（第７実施形態における半選択）
図２０に第７実施形態における半選択状態の例を示す。図２０に示す場合も、図１９の場合と同様に、ワード線が選択され、このワード線に接続されたメモリセルの一部のメモリセル、例えばメモリセル１１１に対してＭＲＡＭモードでの不揮発性書込みを実行している状態を示している。図２０においてソース線ＳＬ、／ＳＬはワード線ＷＬ１〜ＷＬｍと交差、例えば直交しており、ビット線ＢＬ、／ＢＬと平行に配線されている。この場合、選択されていないワード線ＷＬ２〜ＷＬｍに接続されているメモリセル１２１〜１ｍ１に対しても、ソース線ＳＬ、／ＳＬの電位がＧＮＤレベルから書き込み電位ＶＭまで充電されてしまう半選択状態となるメモリセル１２１〜１ｍ１が存在する。図２０に示すように、ソース線ＳＬ、／ＳＬがワード線ＷＬ１〜ＷＬｍと交差、例えば直交しているので、半選択状態のメモリセル１２１〜１２ｍはワード線ＷＬ２〜ＷＬｍが選択されていないため、トランジスタＭ１とトランジスタＭ３がカットオフしている状態となっている。このため、ビット線ＢＬ、／ＢＬと、ソース線ＳＬ、／ＳＬ間で電流が流れることはない。しかし、揮発性のＳＲＡＭデータがトランジスタＭ２、Ｍ４を通じてソース線ＳＬ、／ＳＬと接続されてしまう。このため、ノードＮ１、Ｎ２で維持しているＳＲＡＭデータである電荷が失われる可能性がある。メモリセル中のトランジスタＭ２、Ｍ４はパスゲートの役割を果たしており、ＳＲＡＭデータ“０”を保持している側のノードとソース線とが接続される。これにより、ＳＲＡＭデータ“０”を保持しているノードの電位が上昇し、最悪のケースでは、ＳＲＡＭデータ“１”を保持している側のトランジスタも次第に電流を流すようになる。ソース線ＳＬ、／ＳＬに電位が印加されている時間が十分長ければ、トランジスタＭ２、Ｍ４は両方ともＯＮし、ノードＮ１、Ｎ２が両方とも電位ＶＭに収束してしまう。この結果、ワード線ＷＬ２〜ＷＬｍが選択されていなくても、ソース線ＳＬ、／ＳＬが選択されると、ＳＲＡＭデータは失われてしまう。
【００７２】
このように、第１乃至第７実施形態による不揮発性メモリのメモリセルでは、ワード線ＷＬおよびビット線ＢＬ、／ＢＬの他に、ソース線ＳＬ、／ＳＬがメモリセルに接続されるため、上述のような特有の半選択状態による内部保持データ破壊のメカニズムが存在する。
【００７３】
第６実施形態の不揮発性メモリの全体の構成を図２１に示す。この不揮発性メモリは、図１５に示すメモリセル行が複数個行方向に配列されたメモリセルアレイ３０と、ワード線ＷＬおよびソース線ＳＬ、／ＳＬを選択し、電圧を印加するＸデコーダ４０と、全てのビット線対ＢＬ、／ＢＬを選択するＹデコーダ５０と、Ｙデコーダ５０を介してメモリセルアレイ３０からデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ３０にＹデコーダを介して書き込みを行う、読み出し／書き込み回路６０と、書き込み信号ＷＥおよびアドレス信号を受け、Ｘデコーダ４０、Ｙデコーダ５０、読み出し／書き込み回路６０に送出するアドレスバッファ７０と、を備えている。なお、読み出し／書き込み回路６０には、ＩＯの個数に相当するデータが入出される。
【００７４】
図２１では、ワード線ＷＬとソース線ＳＬ、／ＳＬが平行に配置されており、アクセスを行うメモリセルに不揮発性書込みを行ったときに、非アクセス状態であるがワード線ＷＬおよびソース線ＳＬ、／ＳＬが選択された半選択状態のメモリセルにおいて不揮発性素子に誤書込みをしてしまうか、もしくはＳＲＡＭデータが失われてしまう。
【００７５】
第７実施形態の不揮発性メモリの全体の構成を図２２に示す。この不揮発性メモリは、図１７に示すメモリセル列が複数個列方向に配列されたメモリセルアレイ３０Ａと、ワード線ＷＬを選択し、電圧を印加するＸデコーダ４０Ａと、全てのビット線対ＢＬ、／ＢＬおよびソース線ＳＬ、／ＳＬを選択するＹデコーダ５０Ａと、Ｙデコーダ５０Ａを介してメモリセルアレイ３０Ａからデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ３０ＡにＹデコーダを介して書き込みを行う、読み出し／書き込み回路６０Ａと、書き込み信号ＷＥおよびアドレス信号を受け、Ｘデコーダ４０Ａ、Ｙデコーダ５０Ａ、読み出し／書き込み回路６０Ａに送出するアドレスバッファ７０Ａと、を備えている。なお、読み出し／書き込み回路６０Ａには、ＩＯの個数に相当するデータが入出される。
【００７６】
図２２では、ワード線ＷＬとソース線ＳＬ、／ＳＬとが交差、例えば直交するように配置されており、ワード線ＷＬが選択されていないメモリセルに対しても、ソース線ＳＬ、／ＳＬの電位が充電されてしまうことにより、ＳＲＡＭデータが非選択のメモリセルで失われてしまう。
【００７７】
このように、ワード線に接続されたメモリセルの個数と同時にアクセスを行うメモリセルの個数が一致しない場合に、半選択状態のメモリセルに保持されたデータの破壊を防止することのできる不揮発性メモリを第８実施形態として説明する。
【００７８】
この第８実施形態による不揮発性メモリについて図２３および図２４を参照して説明する。この第８実施形態の不揮発性メモリは、半選択による保持データの破壊を防ぐために、ワード線およびソース線をグローバルとローカルの２階層に階層化するとともに列（カラム）を選択するカラム線ＣＬを新たに設けた構成を有している。
【００７９】
図２３は第８実施形態に不揮発性メモリを示すブロック図である。この第８実施形態の不揮発性メモリは、複数のメモリセルがマトリクス状に配列されたメモリセルアレイ３５と、グローバルワード線ＧＷＬおよびグローバルソース線ＧＳＬ、／ＧＳＬを選択し、電圧を印加するＸデコーダ４５と、全てのビット線対ＢＬ、／ＢＬおよびカラム線ＣＬを選択するＹデコーダ５５と、Ｙデコーダ５５を介してメモリセルアレイ３５からデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ３５にＹデコーダ５５を介して書き込みを行う、読み出し／書き込み回路６５と、書き込み信号ＷＥおよびアドレス信号を受け、Ｘデコーダ４５、Ｙデコーダ５５、読み出し／書き込み回路６５に送出するアドレスバッファ７５と、を備えている。なお、読み出し／書き込み回路６５には、ＩＯの個数に相当するデータが入出される。図２３では、グローバルワード線ＧＷＬとグローバルソース線ＧＳＬ、／ＧＳＬが平行に配置されている。
【００８０】
この第８実施形態に係るメモリセルアレイ３５を図２４に示す。このメモリセルアレイ３５は、マトリクス状に配列された複数のグローバルメモリセル１００ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）を有している。ここで、ｍ、ｎは１以上の整数を表す。すなわち、グローバルメモリセルの個数はｍ×ｎである。各グローバルメモリセル１００ｉｊ（ｉ＝１．・・・，ｍ、ｊ＝１，・・・，ｎ）は、３個のＡＮＤゲート１１０ａ、１１０ｂ、１１０ｃと、３２個の記憶部ＭＣと、を備えている。各記憶部ＭＣは、図１５に示す第６実施形態に係る各メモリセルと同じ構成を有している。すなわち、各記憶部ＭＣは、図１５に示すように、直列に接続されて第１直列回路を形成する２個のトランジスタＭ１、Ｍ２と、直列に接続されて第２直列回路を形成する２個のトランジスタＭ３、Ｍ４と、第１直列回路に設けられた不揮発性素子１０と、不揮発性素子１０が第１直列回路に設けられた箇所に対応する第２直列回路の箇所に設けられる不揮発性素子２０と、を備えている。なお、図１５においては、不揮発性素子１０、２０は、図１に示す第１実施形態に係るメモリセルと同様に配置されている。図６に示す第２実施形態に係るメモリセル、図８に示す第３実施形態のメモリセル、図１３に示す第４実施形態のメモリセル、図１４に示す第５実施形態のメモリセルと同様な配置であってもよい。
【００８１】
この第８実施形態においては、各グローバルメモリセルは３２ビットのデータを記憶し、全体ではｍ×３２ｎビットのデータを記憶する不揮発性メモリである。
【００８２】
各グローバルメモリセル１００ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、ＡＮＤゲート１１０ａは、グローバルワード線ＧＷＬｉからの信号と、カラム線ＣＬｊからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルワード線ＬＷＬを選択する選択部である。ＡＮＤゲート１１０ｂは、グローバルソース線ＧＳＬｉからの信号と、カラム信号線ＣＬｊからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線ＬＳＬを選択する選択部である。ＡＮＤゲート１１０ｃは、グローバルソース線／ＧＳＬｉからの信号と、カラム信号線ＣＬｊからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線／ＬＳＬを選択する選択部である。そして、各グローバルメモリセル１００ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、各記憶部ＭＣのトランジスタＭ１、Ｍ２のゲートがローカルワード線ＬＷＬに接続され、トランジスタＭ２のソースおよびドレインの他方がローカルソース線ＬＳＬに接続され、トランジスタＭ４のソースおよびドレインの他方がローカルソース線／ＬＳＬに接続される。したがって、各グローバルメモリセル１００ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、３２個の記憶部ＭＣは同時にアクセスされる。なお、本実施形態においては、各記憶部ＭＣに対して一対のビット線ＢＬ、／ＢＬが設けられるが、図２４において、図を簡略化するために図示せず省略している。
【００８３】
このように構成された第８実施形態においては、グローバルワード線と、グローバルソース線が選択され、かつカラム線ＣＬ線によって選択されたカラムのメモリセルが選択されるため、アクセスを行わないメモリセルに対してはローカルワード線ＬＷＬとローカルソース線ＬＳＬ、／ＬＳＬは選択されず、半選択による保持データの破壊は発生しない。
【００８４】
なお、各グローバルメモリセル１００ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、選択部としてのＡＮＤゲート１１０ａは、カラム線ＣＬｊからの信号に基づいて、グローバルワード線ＧＷＬとローカルワード線ＬＷＬとを接続するトランスファーゲートであってもよい。選択部としてのＡＮＤゲート１１０ｂは、カラム線ＣＬｊからの信号に基づいて、グローバルソース線ＧＳＬとローカルソース線ＬＳＬとを接続するトランスファーゲートであってもよい。選択部としてのＡＮＤゲート１１０ｃは、カラム線ＣＬｊからの信号に基づいて、グローバルソース線／ＧＳＬとローカルソース線／ＬＳＬとを接続するトランスファーゲートであってもよい。
【００８５】
この第８実施形態においても、動作に応じてグローバルソース線ＧＳＬ、／ＧＳＬに異なる電圧が印加される。すなわち、グローバルソース線ＧＳＬ、／ＧＳＬは動作に応じて異なる電源に接続される。
【００８６】
（変形例）
第８実施形態の変形例による不揮発性メモリについて図２５を参照して説明する。この変形例の不揮発性メモリは、第８実施形態の不揮発性メモリのメモリセルアレイ３５を図２５に示すメモリセルアレイ３５ａに置き換えた構成を有している。このメモリセルアレイ３５ａは、図２４に示すメモリセルアレイ３５からグローバルソース線／ＧＳＬおよびＡＮＤゲート１１０ｃを削除した構成を有しており、各記憶部ＭＣは、図１に示す第１実施形態に係るメモリセル、図６に示す第２実施形態に係るメモリセル、図８に示す第３実施形態のメモリセル、図１３に示す第４実施形態のメモリセル、または図１４に示す第５実施形態のメモリセルと同じ構成を有している。すなわち、各行に対して１本のグローバルソース線ＧＳＬおよび各グローバルメモリセルに対して１本のローカルソース線ＬＳＬが設けられた構成を有している。各グローバルメモリセルにおいて、ローカルソースＬＳＬに各記憶部ＭＣのトランジスタＭ２、Ｍ４のそれぞれのソースおよびドレインの他方が接続される。
【００８７】
この変形例の不揮発性メモリも、第８実施形態と同様に、グローバルワード線と、グローバルソース線が選択され、かつカラム線ＣＬ線によって選択されたカラムのメモリセルが選択されるため、アクセスを行わないメモリセルに対してはローカルワード線ＬＷＬとローカルソース線ＬＳＬは選択されず、半選択による保持データの破壊は発生しない。
【００８８】
この第８実施形態の変形例においても、動作に応じてグローバルソース線ＧＳＬに異なる電圧が印加される。すなわち、グローバルソース線ＧＳＬは動作に応じて異なる電源に接続される。
【００８９】
（第９実施形態）
第９実施形態による不揮発性メモリについて図２６および図２７を参照して説明する。この第９実施形態の不揮発性メモリは、第８実施形態と同様に、半選択による保持データの破壊を防ぐために、ワード線およびソース線をグローバルとローカルの２階層に階層化するとともに列（カラム）を選択するカラム線ＣＬを新たに設けた構成を有している。
【００９０】
図２６は第９実施形態に不揮発性メモリを示すブロック図である。この第９実施形態の不揮発性メモリは、複数のメモリセルがマトリクス状に配列されたメモリセルアレイ３５Ａと、グローバルワード線ＧＷＬを選択し、電圧を印加するＸデコーダ４５Ａと、全てのビット線対ＢＬ、／ＢＬ、グローバルソース線ＧＳＬ、／ＧＳＬ、およびカラム線ＣＬを選択するＹデコーダ５５Ａと、Ｙデコーダ５５Ａを介してメモリセルアレイ３５Ａからデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ３５ＡにＹデコーダ５５Ａを介して書き込みを行う、読み出し／書き込み回路６５Ａと、書き込み信号ＷＥおよびアドレス信号を受け、Ｘデコーダ４５Ａ、Ｙデコーダ５５Ａ、読み出し／書き込み回路６５Ａに送出するアドレスバッファ７５Ａと、を備えている。なお、読み出し／書き込み回路６５Ａには、ＩＯの個数に相当するデータが入出される。図２６では、グローバルワード線ＧＷＬとグローバルソース線ＧＳＬ、／ＧＳＬが交差、例えば直交するように配置されている。
【００９１】
この第９実施形態に係るメモリセルアレイ３５Ａを図２７に示す。このメモリセルアレイ３５Ａは、マトリクス状に配列された複数のグローバルメモリセル１００Ａｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）を有している。ここで、ｍ、ｎは１以上の整数を表す。すなわち、グローバルメモリセルの個数はｍ×ｎである。各グローバルメモリセル１００Ａｉｊ（ｉ＝１．・・・，ｍ、ｊ＝１，・・・，ｎ）は、３個のＡＮＤゲート１１５ａ、１１５ｂ、１１５ｃと、３２個の記憶部ＭＣと、を備えている。各記憶部ＭＣは、図１７に示す第７実施形態に係る各メモリセルと同じ構成を有している。すなわち、各記憶部ＭＣは、図１７に示すように、直列に接続されて第１直列回路を形成する２個のトランジスタＭ１、Ｍ２と、直列に接続されて第２直列回路を形成する２個のトランジスタＭ３、Ｍ４と、第１直列回路に設けられた不揮発性素子１０と、不揮発性素子１０が第１直列回路に設けられた箇所に対応する第２直列回路の箇所に設けられる不揮発性素子２０と、を備えている。なお、図１７においては、不揮発性素子１０、２０は、図１に示す第１実施形態に係るメモリセルと同様に配置されている。図６に示す第２実施形態に係るメモリセル、図８に示す第３実施形態のメモリセル、図１３に示す第４実施形態のメモリセル、図１４に示す第５実施形態のメモリセルと同様な配置であってもよい。
【００９２】
この第９実施形態においては、各グローバルメモリセルは３２ビットのデータを記憶し、全体ではｍ×３２ｎビットのデータを記憶する不揮発性メモリである。
【００９３】
各グローバルメモリセル１００Ａｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、ＡＮＤゲート１１５ａは、グローバルワード線ＧＷＬｉからの信号と、カラム線ＣＬｊからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルワード線ＬＷＬを選択部である。ＡＮＤゲート１１５ｂは、ローカルワード線ＬＷＬからの信号と、グローバルソース線ＧＳＬｉからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線ＬＳＬを選択する選択部である。ＡＮＤゲート１１５ｃは、ローカルワード線ＬＷＬと、グローバルソース線／ＧＳＬｉからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線／ＬＳＬを選択する選択部である。そして、各グローバルメモリセル１００Ａｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、各記憶部ＭＣのトランジスタＭ１、Ｍ２のゲートがローカルワード線ＬＷＬに接続され、トランジスタＭ２のソースおよびドレインの他方がローカルソース線ＬＳＬに接続され、トランジスタＭ４のソースおよびドレインの他方がローカルソース線／ＬＳＬに接続される。したがって、各グローバルメモリセル１００Ａｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、３２個の記憶部ＭＣは同時にアクセスされる。なお、本実施形態においては、各記憶部ＭＣに対して一対のビット線ＢＬ、／ＢＬが設けられるが、図２７において、図を簡略化するために図示せず省略している。
【００９４】
このように構成された第９実施形態においては、グローバルワード線と、グローバルソース線が選択され、かつカラム線ＣＬ線によって選択されたカラムのみ選択されるため、アクセスを行わないメモリセルに対してはローカルワード線ＬＷＬとローカルソース線ＬＳＬ、／ＬＳＬは選択されず、半選択による保持データの破壊は発生しない。
【００９５】
なお、各グローバルメモリセル１００Ａｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・，ｎ）において、選択部としてのＡＮＤゲート１１０ａは、カラム線ＣＬｊからの信号に基づいて、グローバルワード線ＧＷＬとローカルワード線ＬＷＬとを接続するトランスファーゲートであってもよい。選択部としてのＡＮＤゲート１１０ｂは、ローカルワード線ＬＷＬからの信号に基づいて、グローバルソース線ＧＳＬとローカルソース線ＬＳＬとを接続するトランスファーゲートであってもよい。選択部としてのＡＮＤゲート１１０ｃは、ローカルワード線ＬＷＬからの信号に基づいて、グローバルソース線／ＧＳＬとローカルソース線／ＬＳＬとを接続するトランスファーゲートであってもよい。
【００９６】
この第９実施形態においても、動作に応じてグローバルソース線ＧＳＬ、／ＧＳＬに異なる電圧が印加される。すなわち、グローバルソース線ＧＳＬ、／ＧＳＬは動作に応じて異なる電源に接続される。
【００９７】
（変形例）
第９実施形態の変形例による不揮発性メモリについて図２８を参照して説明する。この変形例の不揮発性メモリは、第９実施形態の不揮発性メモリのメモリセルアレイ３５Ａを図２８に示すメモリセルアレイ３５Ａａに置き換えた構成を有している。このメモリセルアレイ３５Ａａは、図２４に示すメモリセルアレイ３５Ａからグローバルソース線／ＧＳＬおよびＡＮＤゲート１１０ｃを削除した構成を有しており、各記憶部ＭＣは、図１に示す第１実施形態に係るメモリセル、図６に示す第２実施形態に係るメモリセル、図８に示す第３実施形態のメモリセル、図１３に示す第４実施形態のメモリセル、または図１４に示す第５実施形態のメモリセルと同じ構成を有している。すなわち、各行に対して１本のグローバルソース線ＧＳＬおよび各グローバルメモリセルに対して１本のローカルソース線ＬＳＬが設けられた構成を有している。
【００９８】
この変形例の不揮発性メモリも、第９実施形態と同様に、グローバルワード線と、グローバルソース線が選択され、かつカラム線ＣＬ線によって選択されたカラムのメモリセルが選択されるため、アクセスを行わないメモリセルに対してはローカルワード線ＬＷＬとローカルソース線ＬＳＬは選択されず、半選択による保持データの破壊は発生しない。
【００９９】
この第９実施形態の変形例においても、動作に応じてグローバルソース線ＧＳＬに異なる電圧が印加される。すなわち、グローバルソース線ＧＳＬは動作に応じて異なる電源に接続される。
【０１００】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０１】
１  メモリセル
１０  ＭＴＪ素子
２０  ＭＴＪ素子
１００ｉｊ（ｉ＝１，・・・，ｍ、ｊ＝１，・・・．ｎ）  グローバルメモリセル
Ｎ１  ノード
Ｎ２  ノード
ＢＬ  ビット線
／ＢＬ  ビット線
ＳＬ  ソース線
ＷＬ  ワード線
ＭＣ  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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