(57)【要約】【課題】保護素子及び周辺の配線を含めた電流分布をより正確に表現可能としＥＳＤ解析の精度を高め、レイアウト検証の品質を向上させる方法、装置の提供。【解決手段】ＥＳＤ電流の放電経路上のＥＳＤ保護素子のチャネル部の抵抗を表現する仮想メタルとして、各々がチャネル長方向に延在され、チャネル幅方向に沿って互いに離間して配設される複数の仮想メタル（１５ｃ）からなる仮想メタル群を抽出し、仮想メタル群をレイアウトにマージした放電経路の抵抗網に対して回路シミュレーションを行う。【選択図】図３
2014052760.tif 000002
【特許請求の範囲】
【請求項１】
データ処理装置による半導体装置の検証方法であって、
前記半導体装置のレイアウトデータを記憶装置から読み出し、ＥＳＤ（静電気放電）電流の放電経路上の保護素子のチャネル部の抵抗を表現する仮想メタルを抽出するにあたり、各々がチャネル長方向に延在され、チャネル幅方向に沿って互いに離間して配設される複数の仮想メタルからなる仮想メタル群を抽出し、
前記抽出された前記仮想メタル群を前記レイアウトデータにマージして記憶装置に格納し、
前記記憶装置から前記仮想メタル群をマージしたレイアウトデータを読み出し、前記放電経路の抵抗網を抽出し、
抽出された前記放電経路の抵抗網に対して、ＥＳＤ電流放電時の回路シミュレーションを行い、前記放電経路の各部の電気特性を取得し、
前記取得した電気特性を予め定められた閾値と比較する、
上記各ステップを含む、半導体装置の検証方法。
【請求項２】
前記データ処理装置では、前記保護素子を構成するＭＯＳトランジスタのソース拡散層、ドレイン拡散層をそれぞれ第１、第２の仮想メタルで表現し、
前記第１、第２の仮想メタルは、それぞれコンタクトを介して配線に接続する面と反対側の面において、相対する辺側で、仮想ヴィアを介して、第３、第４の仮想メタルに接続し、
前記第３、第４の仮想メタルは互いに並行にチャネル幅方向に沿って延在され、
前記第３、第４の仮想メタルの相対向する辺同士を、チャネル幅方向に互いに離間して並列に接続される、前記仮想メタル群で接続する、請求項１記載の半導体装置の検証方法。
【請求項３】
前記データ処理装置では、前記保護素子の電気的特性評価の実測値から、前記保護素子のチャネル部の抵抗を仮想メタルで表現した場合の抵抗率を算出し、さらに、前記放電経路の配線、ヴィア、コンタクトの少なくとも１つの電流密度の閾値と、前記保護素子及び／又は被保護素子の電位差の閾値を算出して、前記記憶装置に記憶し、
前記回路シミュレーションから導出される前記電気的特性である、前記放電経路の各部の電流密度及び／又は電位差を、対応する閾値と比較する、請求項１記載の半導体装置の検証方法。
【請求項４】
異なる抵抗率の他の保護素子の仮想メタルを流用し前記仮想メタル分割して、前記仮想メタル群として用いる、請求項３記載の半導体装置の検証方法。
【請求項５】
半導体装置のレイアウトデータを記憶装置から読み出し、ＥＳＤ（静電気放電）電流の放電経路上の保護素子のチャネル部の抵抗を表現する仮想メタルを抽出するにあたり、各々がチャネル長方向に延在され、チャネル幅方向に沿って互いに離間して配設される複数の仮想メタルからなる仮想メタル群を抽出する仮想メタル抽出部と、
前記抽出された前記仮想メタル群を、前記レイアウトデータにマージして前記記憶装置に格納するマージ部と、
前記記憶装置から、前記仮想メタル群をマージしたレイアウトデータを読み出し、前記放電経路の抵抗網を抽出する抵抗網抽出部と、
前記放電経路の抵抗網に対して、ＥＳＤ電流放電時の回路シミュレーションを行い、前記放電経路の各部の電気特性を取得するシミュレーション部と、
前記取得した電気特性を、予め定められた閾値と比較する検証部と、
を備えた検証装置。
【請求項６】
前記仮想メタル抽出部は、
前記保護素子を構成するＭＯＳトランジスタのソース拡散層、ドレイン拡散層をそれぞれ第１、第２の仮想メタルで表現し、
前記第１、第２の仮想メタルは、それぞれコンタクトを介して配線に接続する面と反対側の面において、相対する辺側で、仮想ヴィアを介して、第３、第４の仮想メタルに接続し、
前記第３、第４の仮想メタルは互いに並行にチャネル幅方向に沿って延在され、
前記第３、第４の仮想メタルの相対向する辺同士を、チャネル幅方向に互いに離間して並列に接続される、前記仮想メタル群で接続する、請求項５記載の検証装置。
【請求項７】
前記保護素子の電気的特性評価の実測値から、前記保護素子の電気的特性評価の実測値から、前記保護素子のチャネル部の抵抗を仮想メタルで表現した場合の抵抗率を算出し、さらに、前記放電経路の配線、ヴィア、コンタクトの少なくとも１つの電流密度の閾値と、前記保護素子及び／又は被保護素子の電位差の閾値を算出して、前記記憶装置に記憶する抵抗率・閾値算出部をさらに備え、
前記検証部は、前記回路シミュレーションから導出される前記電気的特性である、前記放電経路の各部の電流密度及び／又は電位差を、対応する閾値と比較する、請求項５記載の検証装置。
【請求項８】
前記仮想メタル抽出部は、異なる抵抗率の他の保護素子の仮想メタルを流用し前記仮想メタル分割して、前記仮想メタル群として用いる、請求項５記載の検証装置。
【請求項９】
データ処理装置に、
半導体装置のレイアウトデータを記憶装置から読み出し、ＥＳＤ（静電気放電）電流の放電経路上の保護素子のチャネル部の抵抗を表現する仮想メタルを抽出するにあたり、各々がチャネル長方向に延在され、チャネル幅方向に沿って互いに離間して配設される複数の仮想メタルからなる仮想メタル群を抽出する処理と、
前記抽出された前記仮想メタル群を、前記レイアウトデータにマージして前記記憶装置に格納する処理と、
前記記憶装置から、前記仮想メタル群をマージしたレイアウトデータを読み出し、前記放電経路の抵抗網を抽出する処理と、
前記放電経路の抵抗網に対して、ＥＳＤ電流放電時の回路シミュレーションを行い、前記放電経路の各部の電気特性を取得する処理と、
前記取得した電気特性を、予め定められた閾値と比較する処理と、
を実行させるプログラム。
【請求項１０】
前記仮想メタル群を抽出する処理は、
前記保護素子を構成するＭＯＳトランジスタのソース拡散層、ドレイン拡散層をそれぞれ第１、第２の仮想メタルで表現し、
前記第１、第２の仮想メタルは、それぞれコンタクトを介して配線に接続する面と反対側の面において、相対する辺側で、仮想ヴィアを介して、第３、第４の仮想メタルに接続し、
前記第３、第４の仮想メタルは互いに並行にチャネル幅方向に沿って延在され、
前記第３、第４の仮想メタルの相対向する辺同士を、チャネル幅方向に互いに離間して並列に接続される、前記仮想メタル群で接続する、請求項９記載のプログラム。
【請求項１１】
前記保護素子の電気的特性評価の実測値から、前記保護素子の電気的特性評価の実測値から、前記保護素子のチャネル部の抵抗を仮想メタルで表現した場合の抵抗率を算出し、さらに、前記放電経路の配線、ヴィア、コンタクトの少なくとも１つの電流密度の閾値と、前記保護素子及び／又は被保護素子の電位差の閾値を算出して、前記記憶装置に記憶する処理をさらに含み、
前記閾値と比較する処理は、前記回路シミュレーションから導出される前記電気的特性である、前記放電経路の各部の電流密度及び／又は電位差を、対応する閾値と比較する、請求項９記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置を検証する検証方法と装置並びにプログラムに関する。
【背景技術】
【０００２】
半導体デバイスのプロセス世代が進むことにより、配線層の増加や太幅配線の制限、ヴィア（Via）配置の制限等、設計制約が増大し、レイアウト設計の難度が上がっている。一方、デバイス性能の向上と、微細化（縮小）により、半導体デバイスのＥＳＤ（Electrostatic Discharge：静電気放電）耐性（immunity）が低下している。
【０００３】
このため、半導体デバイスのレイアウト検証においては、ＥＳＤ耐性の検証等が重要となる。例えば、静電気放電電流（ＥＳＤ電流）の放電時に大電流を流す放電経路に配設されるＥＳＤ保護素子の周辺の配線の検証等が重要となる。これは、ＥＳＤの検証が不十分であると、ＥＳＤ電流の放電時の大電流により当該配線の溶断等を引き起こし、不良の原因となるためである。
【０００４】
なお、特許文献１には、配線幅やビアの個数がＥＳＤサージが印加されたときに流れる電流に対して充分であるかを検証する際に、ＥＳＤサージが印加されたときの電流の振舞いを簡便に再現するために、回路図に電流源や電流制限用の抵抗を付加して電流経路の配線、ヴィアを検証する方法と装置が開示されている。特許文献１の図３乃至図４等に開示されているように、信号パッドから信号線、ＮＭＯＳトランジスタのドレイン、ソース、接地線を介してＧＮＤパッドを検証対象の電流経路として指定し、回路図にＥＳＤサージが印加されたときに電流が流れる電流経路上に電流源を追加すると共に、前記電流経路上の素子の端子のうち前記電流経路から外れる端子に接続された抵抗素子（抵抗値が充分に大きな抵抗素子）を追加することにより、前記回路図データから前記変更回路図データを生成する。変更回路図の例として、特許文献１の図４Ａ（ＥＳＤサージ印加時のＧＮＤパッド側から信号パッドへの電流経路）には、ＮＭＯＳトランジスタのドレインから信号線に電流を流す電流源を追加し、ゲートと抵抗素子間、ソースと接地線間にそれぞれ抵抗素子を追加し、図４Ｂ（ＥＳＤサージ印加時の信号パッド側からＧＮＤパッドへの電流経路）には、信号線からＮＭＯＳトランジスタのドレインに電流を流す電流源を追加し、ゲートと抵抗素子間、バックゲートと接地線間にそれぞれ抵抗素子を追加する例が開示されている。
【０００５】
特許文献２には、複数の電源系を有する半導体装置のＥＳＤ解析において、ＥＳＤ保護素子を抵抗素子に変換する例が開示されている。
【０００６】
図５は、特許文献２の図８（ｂ）、（ｃ）に基づき、本願で新たに作成した図である（特許文献２の図８（ｂ）では第１配線層は図示されない）。ＥＳＤ保護素子としてＭＯＳトランジスタが用いられる。図５（Ａ）は、このＭＯＳトランジスタを抵抗素子に変換した場合のレイアウト図（平面図）であり、第１配線層Ｍ１で接続されたＭＯＳトランジスタ（ＥＳＤ保護素子）が経路Ａ−Ｂ間に接続されている。図５（Ｂ）は、図５（Ａ）の断面を模式的に示している。
【０００７】
図５（Ｂ）において、レイヤ５５は第１配線層Ｍ１の配線に対応している。レイヤ５２はコンタクトを示している。レイヤ５１は拡散層を示している。すなわち、レイヤ５１ｓはソース拡散層に対応し、レイヤ５１ｄはドレイン拡散層に対応している。拡散層は、デバイスの種類によらず同じレイヤであり、０オーム（Ω）である。レイヤ５４は、ＭＯＳトランジスタのゲートに対応している。すなわち、ＭＯＳトランジスタのチャネル抵抗部分を示している。抵抗素子は、デバイスの種類により異なるレイヤに設けられ、このＭＯＳトランジスタから変換した抵抗素子の場合にはレイヤ５４である。レイヤ５３は、０オームのダミーコンタクトであり、レイヤ５４の導入に伴い、仮想的に設けられている。レイヤ５１、５４を、本明細書では「仮想メタル」という。また、レイヤ５３を「仮想ヴィア」という。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−２７６９０５号公報
【特許文献２】特許第４３１２７８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下に関連技術の分析を与える。
【００１０】
特許文献１の手法の場合、回路図に手を加える必要がある。また、特許文献１の手法では、保護素子（ＮＭＯＳトランジスタ）のゲート、ソース、バックゲート等に抵抗素子を付加した変更回路図に対して、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等による回路シミュレーションを行っている。この場合、例えばＭＯＳトランジスタモデルの設定等（MODEL文での設定等）が必要とされるため、レイアウト情報のみでレイアウト検証を行うことはできない。
【００１１】
特許文献２の手法では、ＥＳＤの放電経路の抵抗網を抽出するツールのアルゴリズムによっては、例えばＭＯＳトランジスタのチャネル部分の抵抗成分が、図６に符号６３で示すように、縮退して抽出され、ＥＳＤ保護素子上の配線に対して、意図しない解析となる可能性がある。図６の抵抗網では、例えばＥＳＤ保護素子付近の電流集中等を正しく表現することはできない。
【００１２】
また、特許文献２の手法では、同一マクロ内に複数種類のＥＳＤ保護素子が存在する場合、種類毎に、オン抵抗を表現する仮想メタル層を用意する必要がある（例えば図５（Ｂ）のレイヤ５１、５３、５４を１セットとして、複数種類用意する）。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
一実施形態によれば、静電気放電（ＥＳＤ）電流の放電経路上の保護素子のチャネル部の抵抗を表現する仮想メタルとして、各々がチャネル方向に沿って延在され、チャネルの幅方向に互いに離間して接続される複数の仮想メタル（「微小仮想メタル」ともいう）群を用い、仮想メタル群をレイアウトにマージした放電経路の抵抗網に対して回路シミュレーションを行う。
【発明の効果】
【００１４】
前記実施形態によれば、保護素子及び周辺の配線を含めた電流分布（集中）を、より正確に表現可能とし、ＥＳＤ解析の精度を高め、レイアウト検証の品質を向上する。
【図面の簡単な説明】
【００１５】
【図１】実施形態の手順を説明する図である。
【図２】（Ａ）はＭＯＳトランジスタのレイアウト、（Ｂ）は断面を模式的に示す図である。
【図３】実施形態によるＭＯＳトランジスタの抵抗素子への変換を説明する図である（（Ａ）はレイアウト、（Ｂ）は断面を模式的に示す）。
【図４】実施形態を説明する図である。
【図５】関連技術によるＭＯＳトランジスタの抵抗素子への変換を説明する図である（（Ａ）はレイアウト、（Ｂ）は断面を模式的に示す）。
【図６】関連技術により抽出された抵抗網を示す図である。
【図７】（Ａ）はレイアウトの一例、（Ｂ）は関連技術（比較例）によるトランジスタの抵抗網への変換、（Ｃ）は実施形態によるトランジスタの抵抗網への変換を示す図である。
【図８】（Ａ）はマクロの例、（Ｂ）、（Ｃ）はダイオード及び保護素子の電圧・電流特性を示す図である。
【図９】実施形態を説明する図であり、（Ａ）はダイオード、（Ｂ）は保護素子のレイアウトの例を示す図である。
【図１０】（Ａ）は、保護ダイオードと保護素子を抵抗素子に変換した例を示す図、（Ｂ）、（Ｃ）はダイオード及び保護素子の電圧・電流特性を示す図である。
【図１１】実施形態の装置構成を例示する図である。
【発明を実施するための形態】
【００１６】
実施形態について以下に説明する。一実施形態の方法によれば、半導体装置のレイアウトデータを記憶装置から読み出し、ＥＳＤ（静電気放電）電流の放電経路上の保護素子のチャネル部の抵抗を表現する仮想メタルを抽出するにあたり、各々がチャネル長方向に延在され、チャネル幅方向に沿って互いに離間して配設される複数の仮想メタルからなる仮想メタル群（微小幅の仮想メタル：本明細書では、「微小仮想メタル」という、例えば図３の１５ｃ）を抽出し、前記抽出された前記仮想メタル群を前記レイアウトデータにマージして記憶装置に格納し、前記記憶装置から前記仮想メタル群をマージしたレイアウトデータを読み出し、前記放電経路の抵抗網（例えば図４参照）を抽出し、抽出された前記放電経路の抵抗網に対して、ＥＳＤ電流放電時の回路シミュレーションを行い、前記放電経路の各部の電気特性を取得し、前記取得した電気特性を予め定められた閾値と比較する。
【００１７】
一実施形態によれば、前記保護素子を構成するＭＯＳトランジスタのソース拡散層、ドレイン拡散層をそれぞれ第１、第２の仮想メタル（例えば図３（Ｂ）の１５ｓ、１５ｄ）で表現する。前記第１、第２の仮想メタル（例えば図３（Ｂ）の１５ｓ、１５ｄ）は、それぞれコンタクト（例えば図３（Ｂ）の１２ｓ、１２ｄ）を介して配線（例えば図３（Ｂ）の１１）に接続する面と反対側の面において、相対する辺側で、仮想ヴィア（１６）を介して、第３、第４の仮想メタル（例えば図３（Ｂ）の１５ａ、１５ｂ）に接続する。前記第３、第４の仮想メタル（１５ａ、１５ｂ）は互いに並行にチャネル幅方向に沿って延在され、前記第３、第４の仮想メタル（１５ａ、１５ｂ）の相対向する辺同士を、各々チャネル方向に延在され、チャネル幅方向に互いに離間して並列に接続される、前記仮想メタル群（例えば図３（Ｂ）の１５ｃ）で接続する。
【００１８】
一実施形態によれば、保護素子の電気的特性評価の実測値から、前記保護素子のチャネル部の抵抗を仮想メタルで表現した場合の抵抗率を算出する。さらに、前記放電経路の配線、ヴィア、コンタクトの少なくとも１つの電流密度の閾値と、前記保護素子及び／又は被保護素子の電位差の閾値を算出して、前記記憶装置に記憶するようにしてもよい。回路シミュレーションから導出される前記電気的特性である、前記放電経路の各部の電流密度及び／又は電位差を、対応する閾値と比較する。
【００１９】
この実施形態によれば、ＥＳＤ電流の放電経路上の保護素子及び周辺の配線を含めた電流分布（集中）を、より正確に表現可能としている。この結果、この実施形態によれば、ＥＳＤ解析の解析精度を高め、ＥＳＤ電流の放電経路の配線を含むレイアウト検証の品質を向上する。このため例えば、半導体微細プロセスのマクロ設計において、レイアウト検証の精度・品質を向上させ、例えばＥＳＤ耐量の低下等の不具合防止や不具合箇所の解析に活用することができる。
【００２０】
＜実施形態１＞
図１は、実施形態の検証フローの一例を示す図である。以下の検証フローはデータ処理装置（演算装置、記憶装置、出力装置、入力装置を備えた）上で実行される半導体レイアウト検証ツールとして実装される。
【００２１】
＜ステップＳ１＞：
ＥＳＤ保護素子のオン抵抗を表現するための仮想メタルの抵抗率を、ＥＳＤ保護素子のオン抵抗の実測結果から算出する。すなわち、ＥＳＤ保護素子の電気的特性を特性評価用素子（TEG: Test Element Group）を用いて、測定装置で該素子のオン抵抗を実測する。そして、この実測値を、データ処理装置で取得し、該実測値に基づいて、ＥＳＤ保護素子を抵抗としてモデル化する場合においてオン抵抗を表現するための仮想メタルの抵抗率（シート抵抗）を算出する。さらに、配線、ヴィア、コンタクトの電流密度の閾値（これ以上高くなると溶断を起こす値）、及び、被保護素子（ＥＳＤ保護素子で保護される素子）やＥＳＤ保護素子自体の電位の閾値（これ以上高くなると、電圧による破壊を起こす値）を算出し、記憶装置に格納する。なお、抵抗率（シート抵抗）をρとすると、幅：w、厚さ：t、長さ：lの抵抗Rは、R＝ρl/(wt)で与えられる（幅wがn倍で抵抗Rは１/nとなる）。
【００２２】
＜ステップＳ２＞：
半導体集積回路のレイアウトデータを記憶装置から読み出し、ＥＳＤ電流の放電経路上のＥＳＤ保護素子のオン抵抗を表現するための微小仮想メタル（後述される図３の仮想メタル１５ｃ）を抽出する。その際、ＥＳＤ保護素子のオン抵抗の抵抗率（シート抵抗）、及び、ＥＳＤ保護素子のチャネル幅等に対応した、本数、線幅／線間隔の微小仮想メタル群が抽出される。
【００２３】
＜ステップＳ３＞：
半導体集積回路のレイアウトデータに、ステップＳ２で抽出した微小仮想メタルをマージし、マージした結果（レイアウトデータ）を記憶装置に記憶する。
【００２４】
＜ステップＳ４＞：
ステップＳ３で微小仮想メタルをマージしたレイアウトデータから、ＥＳＤ電流の放電経路の抵抗網を抽出する。
【００２５】
＜ステップＳ５＞：
ステップＳ４で抽出した前記抵抗網に対して、ＥＳＤ電流の電流波形を模した電流源、接地点を付加して、回路シミュレーションを行い、各部の電流密度、電位差の結果を得る。
【００２６】
＜ステップＳ６＞：
ステップＳ１で算出した、電流密度、電位差の閾値と、ステップＳ５で得られた電流密度、電位差と、を比較し、閾値以下であれば、検証フローを完了する。一方、閾値より大であれば、設計者（ユーザ）は、配線レイアウト等を変更し、変更したレイアウトに対して、データ処理装置において、ステップＳ２からステップＳ６の処理を、完了するまで再度繰り返す。
【００２７】
なお、ステップＳ１の抵抗率の算出、電流密度、電位の閾値の算出は、ステップＳ２〜Ｓ６の一連の処理とは、別に、事前に行っておき、記憶装置に、保護素子のチャネル抵抗（オン抵抗）を表す仮想メタルの抵抗率や、電流密度・電位の閾値を記憶しておき、検証手順のステップＳ２〜Ｓ６等においては、予め記憶された値（抵抗率、電流密度、電位の各閾値）を参照するようにしてもよい。
【００２８】
実施形態における微小仮想メタルの抽出、マージについて説明する。図２は、ＥＳＤ保護素子としてＭＯＳトランジスタを用いた場合の抵抗素子への変換を説明する図である。図２（Ａ）は、経路Ａ、Ｂ間に接続されたＭＯＳトランジスタのレイアウトを示す図（平面図）である。図２（Ｂ）は図２（Ａ）の断面を模式的に示す図である。経路Ａ−Ｂの第１配線層Ｍ１にＭＯＳトランジスタが接続されている。１１は第１配線層Ｍ１の配線、１２ｓ、１２ｄはコンタクト（ＣＴ）、１３はゲート電極（ゲートポリシリコン（Gate Poly））、１４ｓ、１４ｄは拡散層（ソース拡散層、ドレイン拡散層）である。図２（Ａ）のＷは、チャネル幅（ゲート幅）、図２（Ｂ）のＬはチャネル長（ゲート長）である。
【００２９】
実施形態では、ＭＯＳトランジスタの抵抗素子への変換において、ゲート電極１３で分離されているチャネル部と拡散層１４ｓ、１４ｄを、仮想メタル、仮想ヴィア、及び、微小仮想メタルで表現する。図３（Ａ）は、図２（Ａ）のレイアウトのＭＯＳトランジスタを、実施形態により、抵抗素子（抵抗網）へ変換したレイアウトを示す図（平面図）である。図３（Ｂ）は、図３（Ａ）の断面を模式的に示している。第１配線層（Ｍ１）１１は、ソース、ドレイン拡散層に対応する仮想メタル１５ｓ、１５ｄの一側にコンタクト１２ｓ、１２ｄを介して接続されている。仮想メタル１５ｓ、１５ｄの他側は、複数の仮想ヴィア１６を介して、仮想メタル１５ａ、１５ｂとそれぞれ接続されている。図３（Ａ）及び（Ｂ）に示すように、仮想メタル１５ａ、１５ｂの長手方向の相対向する辺同士は、該長手方向に直交する向き（チャネル長方向：図２（Ｂ）のＬ方向）に延在され、該長手方向（チャネル幅方向：図２（Ａ）のＷの方向）に、互いに所定間隔離間して配置された、所定線幅の複数本の仮想メタル１５ｃ（微小仮想メタル）で接続されている。仮想ヴィア１６、仮想メタル１５ａ、１５ｂ、１５ｃは、ソース、ドレイン拡散層（仮想メタル１５ｓ、１５ｄ）間のチャネル部の抵抗（オン抵抗）の表現に対応している。
【００３０】
図３（Ａ）のレイアウトから抵抗成分を抽出すると、図４に示すような抵抗網として抽出される。一端Ａ、Ｂから平行に延在される２本の抵抗網４１、４２の間を、その長手方向に直交する方向に、所定間隔離間して、複数本の抵抗４３１〜４３ｎ（ｎは２以上の正整数、特に制限されないが、図４ではｎ＝１０）が並行に接続されている。複数本の抵抗４３は、複数本の仮想メタル１５ｃ、及び、仮想メタル１５ｃで接続される仮想メタル１５ａ、１５ｂに対応する。
【００３１】
図４の抵抗網の一端Ａに、ＥＳＤ電流を模した電流源を接続し、Ｂに接地点を設けて、回路シミュレーションを行うことで、レイアウトの仮想メタルや配線（例えば第１配線層Ｍ１）の各部の電流密度や電位を得ることができる。静電気放電電流のシミュレーション（ＥＳＤシミュレーション）には、任意の回路シミュレータを用いることができる（レイアウトに対応した抵抗網の放電経路に対する回路シミュレーションであるため、トランジスタモデルの設定等は不要である）。
【００３２】
ここで、比較例として、特許文献１の手法を用いて仮想メタルをマージしたレイアウトは、前述したように、図５（Ａ）のようになる。レイヤ（仮想メタル）５４は、ソース、ドレイン拡散層５１ｓ、５１ｄにそれぞれ一端が接続する複数のレイヤ（仮想ヴィア）５３の他端に接続した、一体の平板として構成されている。この場合、抽出ツールのアルゴリズムによっては、図６の符号６３のように、チャネル部分や拡散層の抵抗成分が縮退して抽出される可能性がある。このため、トランジスタにおける電流集中を表現することができず、意図しない解析となる場合がある。
【００３３】
図７（Ｂ）は、図７（Ａ）のレイアウトから、前記比較例によって抽出された抵抗網（図６）に対して、回路シミュレーションを行って得られた電流分布を示す。図７（Ｃ）は、実施形態により、微小仮想メタルをマージしたレイアウトから抽出された抵抗網に対して回路シミュレーションを行って得られた電流分布を表している。図７（Ｂ）では、チャネル部の抵抗が縮退された抵抗網として抽出されているため、チャネル部分を示す抵抗、放電電流Ｉがそのまま流れる。これに対して、本実施形態によれば、図７（Ｃ）に示すように、インピーダンスに応じて、放電電流Ｉ１〜Ｉ１０までの電流が、チャネル部分に分散して流れる（Ｉ１〜Ｉ１０は、図４において、ｎ＝１０とした抵抗網４３１〜４３１０に流れる電流に対応する）。レイアウトデータとして、微小トランジスタ（保護素子のトランジスタの拡散層を分割した微小拡散層、チャネル部を分割した微小チャネル部、ゲートを分割した微小ゲートのセットであり）を表すように、微小仮想メタルをマージすることで、抽出ツール等のアルゴリズムによらずに、保護素子周辺の電流集中を解析することが可能となる。
【００３４】
＜実施形態２＞
図８（Ａ）は、複数種類の保護素子（入力保護ダイオードＤ１、電源間のＥＳＤ保護素子である電源保護素子ＮＭ１）を備えた構成の一例を示す図である。図８（Ａ）に示すように、例えばマクロ内に、ＩＯパッド（信号の入出力用のパッド）と、ＧＮＤパッド（ＧＮＤ線に接続されるパッド）に接続された保護ダイオードＤ１（Ｄｏｗｎ  Ｄｉｏｄｅ）と、電源パッドＶＤＤにドレインが接続され、ゲートとソース及びバックケーとがＧＮＤ線に接続されたＮＭＯＳトランジスタ（電源保護素子）ＮＭ１が配設されている。なお、図８（Ａ）では、ＩＯパッドと電源パッドＶＤＤ間に挿入される保護ダイオード（Ｕｐ    Ｄｉｏｄｅ）は省略されている。図８（Ｂ）は保護ダイオードＤ１の電圧−電流特性、図８（Ｃ）はＮＭＯＳ電源保護素子ＮＭ１の電圧−電流特性（スナップバック特性）である。なお、スナップバック特性は、電源−ＧＮＤ間に繋がる配線抵抗に依存する。図８（Ａ）の回路において、ＶＤＤパッド−ＩＯパッド間の配線レイアウトを検証しようとする場合、ＥＳＤ電流Ｉ（サージの印加により電源パッドＶＤＤから電源保護素子ＮＭ１、ＧＮＤ線、保護ダイオードＤ１、ＩＯパッドの放電経路でＥＳＤ電流が流れる）に対して、保護ダイオードＤ１と電源保護素子ＮＭ１とはそれぞれのサイズ等に応じた抵抗値をとる。
【００３５】
図５及び図６を参照して説明した関連技術のように、抵抗を表現するための仮想メタルを分割しない場合、保護ダイオードＤ１の抵抗成分を表現するための抵抗率をもつ仮想メタルと、電源保護素子ＮＭ１の抵抗（チャネル部のオン抵抗）を表現するための抵抗率を持つ仮想メタルとをそれぞれ用意する必要がある。例えば、図９（Ａ）の保護ダイオード（図８（Ａ）のＤ１に対応）の抵抗を表現するための仮想メタル、仮想ヴィア（所定の抵抗率）を用意しておく。
【００３６】
なお、図９（Ａ）において、内側の仮想メタルは、Ｐ＋拡散層又はＮ＋拡散層の一方（例えばＮ＋拡散層：カソード）、内側の仮想メタルを取り囲む外側の仮想メタルはＰ＋拡散層又はＮ＋拡散層の他方（例えばＰ＋拡散層：アノード）であり、コンタクトＣＴを介してそれぞれ図９のＩＯパッド、ＧＮＤパッド（ＧＮＤ配線）に接続される。内側と外側の仮想メタルは同一レイヤとされる。
【００３７】
本実施形態において、図８（Ａ）の電源保護素子ＮＭ１のチャネル部の抵抗を表現する仮想メタルとして、図９（Ｂ）に示すように、チャネル幅方向に沿って互いに離間して配設された複数本の仮想メタル（微小仮想メタル）を用いる。微小仮想メタルの幅や本数を調整することで、複数種類の保護素子に対応させて、仮想メタルを複数種類用意することなく、例えば保護ダイオードＤ１と電源保護素子ＮＭ１をそれぞれ抵抗素子へ変換することができる。
【００３８】
例えば保護ダイオードの仮想メタルの抵抗率（シート抵抗）が電源保護素子のオン抵抗を表現するために用いられる仮想メタルの抵抗率（シート抵抗）の例えばｎ／ｍ倍（ｎ、ｍ：整数）である場合、電源保護素子のチャネル抵抗（オン抵抗）を表現するために用いられる仮想メタル（微小仮想メタル）の厚さ、長さが一定であるという条件のもとで、例えば微小仮想メタルの幅をｎ／ｍ倍とする（あるいは、微小仮想メタルの総本数を、ｎ／ｍ倍とするか、あるいは、微小仮想メタルの幅をｎ倍とし、本数を１／ｍ倍としてもよい）。こうすることで、電源保護素子のオン抵抗を表現する仮想メタルとして用いることができる。
【００３９】
本実施形態によれば、図８（Ａ）の回路は、例えば図１０（Ａ）に示すような抵抗網として表現できる。図１０（Ａ）のレイアウト（マクロのレイアウト）に対して電流源を例えばＶＤＤパッドに付加し、電流密度や、電位分布を計算し結果をデータ処理装置のＧＵＩ（Graphical User Interface）上で確認する。
【００４０】
本実施形態によれば、図８（Ａ）のマクロ回路図等を用いずに、図１０（Ａ）のレイアウトデータ（抵抗網）のみを用いて、ＥＳＤ耐性等の検証（ＥＳＤ検証）を簡便に行うことができる。このため、本実施形態によれば、不具合箇所の特定や、レイアウト設計時の指針として活用することで、レイアウト効率向上や、品質向上に貢献することが可能となる。
【００４１】
＜実施形態３＞
図１１は、上記したレイアウト検証を行うデータ処理装置（検証装置）の構成を例示する図である。図１１を参照すると、この装置は、処理装置１００と記憶装置１１０を備えている（入力装置、出力装置は図示されない）。処理装置１００は、抵抗率・閾値算出部１０１と、仮想メタル抽出部１０２と、マージ部１０３と、放電経路抵抗網抽出部１０４と、シミュレーション部１０５と、電流密度・電位検証部１０６を備えている。記憶装置１１０は、実測値・閾値を記憶する記憶部１１１、レイアウトデータを記憶する記憶部１１２、抵抗網及びネットリストを格納する記憶部１１３、電流密度、電位差を記憶する記憶部１１４を備えている。記憶部１１１から１１４は１つの記憶装置に含まれていてもよいし、別の記憶装置で構成してもよい。また記憶装置１１０はネットワーク等を介して処理装置１００に接続する構成としてもよい。
【００４２】
抵抗率・閾値算出部１０１は、ＥＳＤ保護素子の電気的特性を特性評価用素を用いて測定した実測値を記憶装置１１０の記憶部１１１から読み出し、ＥＳＤ保護素子の抵抗としてモデル化し、抵抗率を算出し、配線、ヴィア、コンタクトの電流密度の閾値やＥＳＤ保護素子自体の電位の閾値を算出し、記憶装置１１０の記憶部１１１に格納する（図１のステップＳ１）。仮想メタル抽出部１０２は、レイアウト情報を記憶装置１１０の記憶部１１２から読み出し、放電経路上のＥＳＤ保護素子のオン抵抗を表現するための微小仮想メタル（図３（Ａ）、（Ｂ）の仮想メタル１５ｃに対応）を抽出する（図１のステップＳ２）。マージ部１０３は、レイアウト情報に、抽出した微小仮想メタルを、マージし、マージしたレイアウト情報を記憶装置１１０の記憶部１１２に記憶する。放電経路抵抗網抽出部１０４は、マージ部１０３によって微小仮想メタルをマージしたレイアウト情報から、放電経路の抵抗網を抽出し、記憶装置１１０の記憶部１１３に記憶する（図１のステップＳ４）。シミュレーション部１０５は、記憶装置１１０の記憶部１１３から抵抗網を読み出し、抵抗網に、ＥＳＤ放電波形を模した電流源、接地点を付加したネットリストを作成して、回路シミュレーションを行い、各部の電流密度、電位差を取得し、電流密度、電位差を記憶装置１１０の記憶部１１４に格納する（図１のステップＳ５）。電流密度・電位検証部１０６は、抵抗率・閾値算出部１０１が算出した電流密度、電位差の閾値と、シミュレーション部１０５で取得した電流密度、電位差（シミュレーション結果）を比較し、シミュレーション結果が、閾値以下であるか否かチェックする（図１のステップＳ６）。なお、処理装置１００における各部は、処理装置１００で実行されるプログラムで実現するようにしてもよい。実施形態によれば、該プログラムを記録したコンピュータで読み出し可能な記録媒体（半導体メモリデバイス、磁気／光ディスク等）が提供される。
【００４３】
本実施形態によれば、前記実施形態と同様、ＥＳＤ保護素子及び周辺の配線を含めた電流分布（集中）を、より正確に表現可能としている。この結果、この実施形態によれば、ＥＳＤ解析の解析精度を高め、ＥＳＤ電流の放電経路の配線を含むレイアウト検証の品質を向上する。このため例えば、半導体微細プロセスのマクロ設計において、レイアウト検証の精度・品質を向上させ、例えばＥＳＤ耐量の低下等の不具合防止や不具合箇所の解析に活用することができる。
【００４４】
本実施形態の装置においても、前記実施形態２が適用可能である。すなわち、複数種類の保護素子に対応させて仮想メタルを複数種類用意することなく、例えば保護ダイオードと、電源保護素子をそれぞれ抵抗素子へ変換することができる。
【００４５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記の特許文献各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４６】
１１  第１配線層（Ｍ１）
１２ｓ、１２ｄ  コンタクト
１３  ゲート電極
１４ｓ、１４ｄ  拡散層
１５ａ、１５ｂ、１５ｃ、１５ｓ、１５ｄ  仮想メタル
１６  仮想ヴィア
４１、４２、４３１〜４３ｎ、６１、６２、６３  抵抗網
５１ｓ、５１ｄ  拡散層
５２ｓ、５２ｄ  コンタクト
５３  レイヤ（仮想ヴィア）
５４  レイヤ（仮想メタル）
５５  第１配線層
１００  処理装置
１０１  抵抗率・閾値算出部
１０２  仮想メタル抽出部
１０３  マージ部
１０４  放電経路抵抗網抽出部
１０５  シミュレーション部
１０６  電流密度・電位検証部
１１０  記憶装置
１１１  記憶部（実測値、閾値）
１１２  記憶部（レイアウトデータ）
１１３  記憶部（抵抗網、ネットリスト）
１１４  記憶部（電流密度、電位差）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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