(57)【要約】【課題】半導体装置の信頼性を向上させること。【解決手段】ＦＥＴチップ１０と、ＦＥＴチップ１０の上面１１に設けられた複数のパッド１２〜１６と、複数のパッド１２〜１６の少なくとも１つのパッド上に複数設けられたバンプ４０と、バンプ４０によってＦＥＴチップ１０が接続され、ＦＥＴチップ１０の上面１１に沿って延在する第１部分４４と、第１部分４４のＦＥＴチップ１０の上面１１に沿った面４１に接し、ＦＥＴチップ１０の側面１３に沿って延在する第２部分４６と、を有し、プレス加工又は切削加工により形成されたリード４２ａ〜４２ｃと、ＦＥＴチップ１０とリード４２ａ〜４２ｃとを封止すると共に、ＦＥＴチップ１０の下面１５側からリード４２ａ〜４２ｃの第２部分４６が露出する封止部４８と、を備える半導体装置。【選択図】図３
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【特許請求の範囲】
【請求項１】
電界効果トランジスタチップと、
前記電界効果トランジスタチップの上面に設けられた複数のパッドと、
前記複数のパッドの少なくとも１つのパッド上に複数設けられたバンプと、
前記バンプによって前記電界効果トランジスタチップが接続され、前記電界効果トランジスタチップの前記上面に沿って延在する第１部分と、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第２部分と、を有し、プレス加工又は切削加工により形成されたリードと、
前記電界効果トランジスタチップと前記リードとを封止すると共に、前記電界効果トランジスタチップの下面側から前記リードの前記第２部分が露出する封止部と、を備えることを特徴とする半導体装置。
【請求項２】
前記リードは、前記第１部分の厚さと前記第２部分の幅とが異なる大きさであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記電界効果トランジスタチップの前記複数のパッドのうちのソースパッドに接続される前記リードの前記第２部分と、ドレインパッドに接続される前記リードの前記第２部分とは、前記電界効果トランジスタチップを挟む位置で前記封止部から露出することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記電界効果トランジスタチップは、ＧａＮ系半導体を用いた高電子移動度トランジスタチップであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記リードは、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面と反対の面に接し、前記反対の面から離れる方向に向かって延在する第３部分を有し、前記第３部分は、前記封止部から露出していることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記封止部から露出する前記リードの前記第３部分に突起電極が設けられていることを特徴とする請求項５記載の半導体装置。
【請求項７】
請求項５または６記載の半導体装置である第１半導体装置と第２半導体装置とを具備し、前記第１半導体装置の前記リードの前記第３部分又は前記突起電極が、前記第２半導体装置の前記リードの前記第２部分と接続されて、前記第１半導体装置と前記第２半導体装置とが積層されていることを特徴とする半導体装置。
【請求項８】
ストライプ状の凹部と凸部が形成された金属板を準備する工程と、
前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、
前記抜きパターンで画定された前記リードの前記凹部に、電界効果トランジスタチップ上面の複数のパッドに設けられると共に、前記複数のパッドの少なくとも１つのパッド上に複数設けられたバンプを接続する工程と、
前記金属板を切断して前記電界効果トランジスタチップを個片化する工程と、
個片化した後、前記リードの前記電界効果トランジスタチップの下面に沿った面を露出させるように、前記電界効果トランジスタチップと前記リードとを封止する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記金属板に縦横に整列した複数の前記抜きパターンを形成し、
前記複数の抜きパターンそれぞれで画定された前記リードの凹部に、前記電界効果トランジスタチップ上面の前記パッド上に設けられた前記バンプを接続させ、
前記金属板を切断することで、複数の前記電界効果トランジスタチップを一括して個片化することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
ストライプ状の凹部と凸部が形成された金属板を準備する工程と、
前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、
前記抜きパターンを形成した後、前記金属板を切断する工程と、を備えることを特徴とするリードの製造方法。
【請求項１１】
電界効果トランジスタ上面のパッド上に設けられたバンプが接続される部分であって、前記電界効果トランジスタチップの前記上面に沿って延在する第１部分と、
前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第２部分と、
前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面とは反対の面に接し、前記反対の面から離れる方向に向かって延在する第３部分と、を備えることを特徴とするリード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、リード、及びリードの製造方法に関する。
【背景技術】
【０００２】
近年、半導体チップをバンプによってリードにフリップチップ接続することが行われている。例えば、折り曲げられたリードに、半導体チップをフリップチップ接続させる構成が知られている（例えば、特許文献１参照）。また、その他にも、様々な形状をしたリードに、半導体チップをフリップチップ接続させることが知られている（例えば、特許文献２から５参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−３４０３７３号公報
【特許文献２】特開平７−１３０９１８号公報
【特許文献３】特開２００３−２５８１８７号公報
【特許文献４】特開２００５−２５２０１８号公報
【特許文献５】特開２００５−３１１０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＦＥＴチップ（電界効果トランジスタチップ）は、上面にソース、ドレイン、及びゲートそれぞれに電気的に接続されるパッドがある。このため、ＦＥＴチップをリードにフリップチップ接続させる場合、端子間距離が短くなり、半導体装置に故障が生じてしまう場合がある。端子間距離を広げるために、例えば曲げ加工を施したリードを用いることが考えられる。しかしながら、この場合、高電流に耐えられなくなる場合があり、半導体装置の信頼性が低下してしまう。
【０００５】
また、ＦＥＴチップをリードにフリップチップ接続させる場合、接続部分にボイドが発生する等の接合不良が生じる場合があり、半導体装置の信頼性が低下してしまう。
【０００６】
本半導体装置、半導体装置の製造方法、リード、及びリードの製造方法は、半導体装置の信頼性を向上させることを目的とする。
【課題を解決するための手段】
【０００７】
本明細書に記載の半導体装置は、電界効果トランジスタチップと、前記電界効果トランジスタチップの上面に設けられた複数のパッドと、前記複数のパッドの少なくとも１つのパッド上に複数設けられたバンプと、前記バンプによって前記電界効果トランジスタが接続され、前記電界効果トランジスタチップの前記上面に沿って延在する第１部分と、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第２部分と、を有し、プレス加工又は切削加工により形成されたリードと、前記電界効果トランジスタチップと前記リードとを封止すると共に、前記電界効果トランジスタチップの下面側から前記リードの前記第２部分が露出する封止部と、を備えている。
【０００８】
本明細書に記載の半導体装置の製造方法は、ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンで画定された前記リードの前記凹部に、電界効果トランジスタチップ上面の複数のパッドに設けられると共に、前記複数のパッドの少なくとも１つのパッド上に複数設けられたバンプを接続する工程と、前記金属板を切断して前記電界効果トランジスタチップを個片化する工程と、個片化した後、前記リードの前記電界効果トランジスタチップの下面に沿った面を露出させるように、前記電界効果トランジスタチップと前記リードとを封止する工程と、を備えている。
【０００９】
本明細書に記載のリードの製造方法は、ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンを形成した後、前記金属板を切断する工程と、を備えている。
【００１０】
本明細書に記載のリードは、電界効果トランジスタ上面のパッド上に設けられたバンプが接続される部分であって、前記電界効果トランジスタチップの前記上面に沿って延在する第１部分と、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第２部分と、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面とは反対の面に接し、前記反対の面から離れる方向に向かって延在する第３部分と、を備えている。
【発明の効果】
【００１１】
本明細書に記載の半導体装置、半導体装置の製造方法、リード、及びリードの製造方法によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）から図１（ｄ）は、比較例１から比較例４に係る半導体装置の断面図である。
【図２】図２は、比較例５に係る半導体装置の上面透視図である。
【図３】図３（ａ）は、実施例１に係る半導体装置の上面透視図、図３（ｂ）は、図３（ａ）のＡ−Ａ間の断面図である。
【図４】図４（ａ）は、ＦＥＴチップの上面図、図４（ｂ）は、図４（ａ）の点線で囲まれた領域の一部を拡大した上面図である。
【図５】図５（ａ）及び図５（ｂ）は、リードフレームの製造方法を示す断面図、図５（ｃ）及び図５（ｄ）は、リードフレームの製造方法を示す上面図（その１）である。
【図６】図６は、リードフレームの製造方法を示す上面図（その２）である。
【図７】図７（ａ）から図７（ｄ）は、半導体装置の製造方法を示す断面図である。
【図８】図８は、比較例６に係る半導体装置の断面図である。
【図９】図９（ａ）は、実施例１の変形例１に係る半導体装置の上面透視図、図９（ｂ）は、図９（ａ）のＡ−Ａ間の断面図である。
【図１０】図１０（ａ）は、実施例２に係る半導体装置の上面図、図１０（ｂ）は、実施例２に係る半導体装置の下面図、図１０（ｃ）は、図１０（ｂ）のＡ−Ａ間の断面図である。
【図１１】図１１は、リードフレームの製造方法を示す断面図である。
【図１２】図１２（ａ）から図１２（ｄ）は、半導体装置の製造方法を示す断面図である。
【図１３】図１３は、実施例２に係る半導体装置を積層させた場合の断面図である。
【図１４】図１４（ａ）は、実施例２の変形例１に係る半導体装置の上面図、図１４（ｂ）は、実施例２の変形例１に係る半導体装置の下面図、図１４（ｃ）は、図１４（ｂ）のＡ−Ａ間の断面図である。
【図１５】図１５は、実施例２の変形例１に係る半導体装置を積層させた場合の断面図である。
【図１６】図１６（ａ）は、実施例２の変形例２に係る半導体装置の上面図、図１６（ｂ）は、図１６（ａ）のＡ−Ａ間の断面図である。
【発明を実施するための形態】
【００１３】
まず、比較例について説明する。図１（ａ）は、比較例１に係る半導体装置の断面図である。図１（ｂ）は、比較例２に係る半導体装置の断面図である。図１（ａ）及び図１（ｂ）のように、金属製の放熱板１０１上に搭載されたＦＥＴチップ（電界効果トランジスタチップ）１０２が、ワイヤ１０４によって、リード１０６に電気的に接続されている。ＦＥＴチップ１０２及びワイヤ１０４は、封止部１０８によって封止されている。
【００１４】
比較例１及び比較例２のように、ＦＥＴチップ１０２をリード１０６にワイヤボンディング接続させる場合、ワイヤ１０４のインダクタンスが大きいことから、ＦＥＴチップ１０２の高速動作に悪影響を及ぼす。例えば、ＦＥＴチップ１０２が、ＨＥＭＴ（高電子移動度トランジスタ）チップのような高速動作デバイスの場合には、この悪影響が大きい。そこで、ワイヤを用いずに、ＦＥＴチップ１０２をリード１０６にフリップチップ接続させることが考えられる。
【００１５】
図１（ｃ）は、比較例３に係る半導体装置の断面図である。図１（ｃ）のように、ＦＥＴチップ１０２が、バンプ１１０によって、リード１０６にフリップチップ接続されている。比較例３では、ＦＥＴチップ１０２を、ワイヤを用いず、バンプ１１０によってリード１０６に接続させているため、インダクタンスの増大は抑えられる。しかしながら、ＦＥＴチップ１０２は、ソース電極、ドレイン電極、及びゲート電極それぞれに電気的に接続されるソースパッド、ドレインパッド、及びゲートパッドが同一面（例えば上面）にある。このため、ソースパッド及びドレインパッドに接続されるリード１０６の端子間距離Ｘが狭くなってしまう。例えば、端子間距離Ｘは、１〜２ｍｍ程度となってしまう。このため、ＦＥＴチップ１０２に故障が発生する場合がある。例えば、ＦＥＴチップ１０２が、ＧａＮ系半導体を用いたＨＥＭＴチップのような高電圧動作デバイスの場合には、故障が発生し易い。なお、ＧａＮ系半導体とは、ＧａＮを含む半導体をいう。
【００１６】
図１（ｄ）は、比較例４に係る半導体装置の断面図である。図１（ｄ）のように、リード１０６に曲げ加工が施されており、これにより、リード１０６の端子間距離Ｘを広くすることができる。しかしながら、このようなリード１０６では、断面積が小さくなり、電流密度が高くなってしまう。その結果、高電流に耐えられなくなり、半導体装置の信頼性が低下してしまう。
【００１７】
また、ＦＥＴチップ１０２は、ソースパッド、ドレインパッド、及びゲートパッドの面積が大きいため、フリップチップ接続の際に接合不良が生じる場合がある。図２は、比較例５に係る半導体装置の上面透視図である。図２のように、ＦＥＴチップ１０２のソースパッド全体を、半田１１２によってソース用のリード１０６ａに接続させる場合、ソースパッドの面積が大きいため、接続部分にボイド１１４が発生する場合がある。同様に、ＦＥＴチップ１０２のドレインパッド全体を、半田１１２によってドレイン用のリード１０６ｂに接続させる場合、ドレインパッドの面積が大きいため、接続部分にボイド１１４が発生する場合がある。なお、ＦＥＴチップ１０２のゲートパッドの面積が小さい場合には、ゲート用のリード１０６ｃとの接続部分にボイドが発生することが抑えられる。このように、ＦＥＴチップ１０２のパッドとリードとの接続部分にボイドが発生する等の接合不良が生じてしまうと、半導体装置の信頼性が低下してしまう。
【００１８】
そこで、以下において、半導体装置の信頼性を向上させることができる実施例について説明する。
【実施例１】
【００１９】
図３（ａ）は、実施例１に係る半導体装置の上面透視図、図３（ｂ）は、図３（ａ）のＡ−Ａ間の断面図である。図３（ａ）及び図３（ｂ）のように、実施例１の半導体装置２００は、ＦＥＴチップ１０が、バンプ４０によって、リード４２ａ〜４２ｃにフリップチップ接続されている。ＦＥＴチップ１０は、例えばＧａＮ系半導体を用いたＨＥＭＴチップである。バンプ４０は、例えば半田バンプである。リード４２ａ〜４２ｃは、例えば銅等の金属で形成されている。
【００２０】
ここで、ＦＥＴチップ１０について説明する。図４（ａ）は、ＦＥＴチップ１０の上面図、図４（ｂ）は、図４（ａ）の点線で囲まれた領域１８の一部を拡大した上面図である。図４（ａ）及び図４（ｂ）のように、ＦＥＴチップ１０は、上面１１にソースパッド１２、ドレインパッド１４、及びゲートパッド１６を有する。ソースパッド１２とドレインパッド１４との間の点線で囲まれた領域１８は、ＦＥＴチップ１０のトランジスタ部分である。ＦＥＴチップ１０のトランジスタ部分は、ソース電極２０とドレイン電極２２との間にゲート電極２４が設けられた櫛歯構造の集合体となっている。複数のソース電極２０が接続されるソース配線２６はソースパッド１２に電気的に接続されている。同様に、複数のドレイン電極２２が接続されるドレイン配線２８はドレインパッド１４に電気的に接続され、複数のゲート電極２４が接続されるゲート配線３０はゲートパッド１６に電気的に接続されている。このように、ＦＥＴチップ１０は、１つのトランジスタ部分を有し、ＦＥＴチップ１０の上面１１のパッドは、このトランジスタ部分に電気的に接続されている。ゲート配線３０とドレイン電極２２とが交差する部分は、ゲート配線３０とドレイン電極２２との間に絶縁体（不図示）が設けられた立体配線構造となっており、ゲート配線３０とドレイン電極２２とは電気的に分離している。
【００２１】
図３（ａ）及び図３（ｂ）のように、ＦＥＴチップ１０の上面１１のソースパッド１２は、複数のバンプ４０によって、リード４２ａに接続されている。ＦＥＴチップ１０の上面１１のドレインパッド１４及びゲートパッド１６はそれぞれ、複数のバンプ４０によって、リード４２ｂ及び４２ｃに接続されている。このように、バンプ４０は、ＦＥＴチップ１０の上面１１のソースパッド１２、ドレインパッド１４、及びゲートパッド１６それぞれに対して複数設けられている。複数のバンプ４０は、例えば縦横に整列して設けられ、等間隔に配置されている。
【００２２】
リード４２ａ〜４２ｃは、ＦＥＴチップ１０の上面１１に沿って延在する第１部分４４と、第１部分４４のＦＥＴチップ１０の上面１１に沿った面４１に接し、ＦＥＴチップ１０の側面１３に沿って延在する第２部分４６と、を有する。つまり、リード４２ａ〜４２ｃは、断面がＬ字型形状となっている。バンプ４０は、第１部分４４に接続されている。第１部分４４の側面４４ａと第２部分４６の側面４６ａとは、例えば同一面を形成している。第１部分４４と第２部分４６とは、例えば直方体である。このため、リード４２ａ〜４２ｃの各角は直角になっている。第１部分４４の厚さＴは、例えば０．２５ｍｍであり、第２部分４６の幅Ｗ１は、例えば０．５ｍｍである。このように、第１部分４４の厚さＴと第２部分４６の幅Ｗ１とは異なる大きさになっており、第２部分４６の幅Ｗ１は、第１部分４４の厚さＴに比べて大きくなっている。ＦＥＴチップ１０は、リード４２ａとリード４２ｂ、４２ｃとの間に、リード４２ａ〜４２ｃに囲まれるように配置されている。
【００２３】
ＦＥＴチップ１０及びリード４２ａ〜４２ｃは、封止部４８によって封止されている。封止部４８は、例えばエポキシ等の樹脂からなる。ＦＥＴチップ１０の下面１５は、放熱性を向上させるために、封止部４８から露出している。リード４２ａ〜４２ｃの第２部分４６は、ＦＥＴチップ１０と外部とを電気的に接続させる端子として機能するように、ＦＥＴチップ１０の下面１５側で封止部４８から露出している。ＦＥＴチップ１０の下面１５とリード４２ａ〜４２ｃの第２部分４６の封止部４８から露出する面４３とは、同一面を形成している。ＦＥＴチップ１０のソースパッド１２に電気的に接続されるリード４２ａの第２部分４６と、ドレインパッド１４に電気的に接続されるリード４２ｂの第２部分４６とは、ＦＥＴチップ１０を挟む位置で封止部４８から露出している。リード４２ａと４２ｂとの端子間距離Ｘ１は、例えば６ｍｍである。
【００２４】
次に、図５（ａ）から図７（ｄ）を用いて、実施例１に係る半導体装置の製造方法について説明する。まず、図５（ａ）から図６を用いて、リードフレームの製造方法を説明する。図５（ａ）及び図５（ｂ）は、リードフレームの製造方法を示す断面図、図５（ｃ）から図６は、リードフレームの製造方法を示す上面図である。なお、図５（ａ）は、図５（ｃ）のＡ−Ａ間の断面図、図５（ｂ）は、図５（ｄ）のＡ−Ａ間の断面図である。
【００２５】
図５（ａ）及び図５（ｃ）のように、凹部５２と凸部５４とがストライプ状に複数繰り返された、例えば銅板である金属板５０を準備する。凹部５２と凸部５４とを有する金属板５０は、例えば平坦な金属板にプレス加工又は切削加工を施すことで得られる。凹部５２での金属板５０の厚さは、例えば０．２５ｍｍである。凸部５４での金属板５０の厚さは、例えば０．５ｍｍである。その後、金属板５０に対して、めっき処理を施す。めっき処理は、金属板５０全面に対して行ってもよいし、例えばストライプ状の凸部５４等、めっき処理が必要な部分に対してのみ行ってもよい。
【００２６】
図５（ｂ）及び図５（ｄ）のように、例えば金型を用いたプレス加工を金属板５０に施すことによって、リード４２ａ〜４２ｃを画定し、金属板５０が除去された抜きパターン５６を複数形成する。具体的には、矩形からリード４２ａ〜４２ｃそれぞれの第１部分４４（図３（ａ）及び図３（ｂ）参照）の形を取り除いたパターンを有する金型を用いて、金属板５０にプレス加工を施して複数の抜きパターン５６を形成する。例えば、複数の抜きパターン５６を、金属板５０に縦横に整列して形成する。この際、矩形から取り除かれた部分（即ち、リード４２ａ〜４２ｃに相当する部分）が、凹部５２と凸部５４とに跨るように金型をプレスする。これにより、抜きパターン５６によって、凹部５２から凸部５４に延在するリード４２ａ〜４２ｃが画定される。抜きパターン５６によって画定されたリード４２ａ〜４２ｃは、凹部５２と凸部５４との段差によって、平坦状の第１部分４４と、第１部分４４に接し、第１部分４４に交差する方向に延在する第２部分４６と、を有する。なお、抜きパターン５６は、切削加工によって形成してもよい。
【００２７】
図６のように、金属板５０を所定の位置で切断する。これにより、複数のリード４２ａ〜４２ｃが設けられた複数の領域に分割されて、リードフレーム５８が形成される。したがって、リードフレーム５８には、ＦＥＴチップ１０を搭載する領域が複数設けられている。
【００２８】
次に、図７（ａ）から図７（ｄ）を用いて、図５（ａ）から図６によって製造されたリードフレーム５８を用いた半導体装置の製造方法について説明する。図７（ａ）から図７（ｄ）は、半導体装置の製造方法を示す断面図である。なお、図７（ａ）から図７（ｄ）では１つの半導体装置について図示をしている。図７（ａ）のように、ＦＥＴチップ１０の上面１１のソースパッド１２、ドレインパッド１４、及びゲートパッド１６（不図示）それぞれに、複数のバンプ４０を形成する。バンプ４０は、例えば半田バンプである。
【００２９】
図７（ｂ）のように、複数の抜きパターン５６それぞれで画定されたリード４２ａ〜４２ｃ（リード４２ｃは不図示）に、ＦＥＴチップ１０の上面１１のパッドに設けられたバンプ４０を接続する。この際、リード４２ａ〜４２ｃの第１部分４４（即ち、凹部５２）にバンプ４０を接続する。これにより、ＦＥＴチップ１０は、リード４２ａとリード４２ｂ、４２ｃとの間に、リード４２ａ〜４２ｃに囲まれるように配置される。また、ＦＥＴチップ１０の下面１５と凸部５４とが同一面を形成するように、凹部５２と凸部５４との高さを予め調整しておくことが望ましい。
【００３０】
図７（ｃ）のように、金属板５０を切断して、ＦＥＴチップ１０を個片化する。この際、抜きパターン５６が縦横に整列して形成されているため、金属板５０を切断することで、複数のＦＥＴチップ１０を一括して個片化することができる。個片化した後、ＦＥＴチップ１０の下面１５及びリード４２ａ〜４２ｃのＦＥＴチップ１０の下面１５側の面４３にリリースフィルム６０を設けて、ＦＥＴチップ１０及びリード４２ａ〜４２ｃをモールドする。これにより、ＦＥＴチップ１０及びリード４２ａ〜４２ｃを封止する封止部４８が形成される。封止部４８は、例えばエポキシ等の樹脂からなる。
【００３１】
図７（ｄ）のように、リリースフィルム６０を取り除く。リリースフィルム６０で覆われていたＦＥＴチップ１０の下面１５及びリード４２ａ〜４２ｃのＦＥＴチップ１０の下面１５側の面４３は、封止部４８が形成されずに、封止部４８から露出する。その後、パッケージに個片化して、実施例１に係る半導体装置２００が完成する。
【００３２】
実施例１によれば、図３（ｂ）のように、リード４２ａ〜４２ｃは、ＦＥＴチップ１０の上面１１に沿って延在する第１部分４４と、第１部分４４のＦＥＴチップ１０の上面１１に沿った面４１に接し、ＦＥＴチップ１０の側面１３に沿って延在する第２部分４６と、を有する。そして、リード４２ａ〜４２ｃは、封止部４８によって封止されると共に、リード４２ａ〜４２ｃの第２部分４６は、外部端子として機能するように、ＦＥＴチップ１０の下面１５側で封止部４８から露出している。これにより、例えば、ソースパッド１２に電気的に接続されるリード４２ａの第２部分４６と、ドレインパッド１４に電気的に接続されるリード４２ｂの第２部分４６とを、ＦＥＴチップ１０を挟む位置で封止部４８から露出させることができる。よって、リード４２ａと４２ｂとの端子間距離Ｘ１を広くすることができ、半導体装置の信頼性を向上させることができる。
【００３３】
図３（ａ）及び図３（ｂ）のように、ＦＥＴチップ１０のソースパッド１２、ドレインパッド１４、及びゲートパッド１６それぞれに複数のバンプ４０が設けられている。そして、ＦＥＴチップ１０は、複数のバンプ４０によって、リード４２ａ〜４２ｃに接続されている。これにより、１つのバンプ４０の面積が小さいために、図２で説明したようなボイドの発生を抑制することができる。また、複数のバンプ４０が設けられていることで、１つのバンプ４０にかかる応力を緩和することができる。よって、ＦＥＴチップ１０とリード４２ａ〜４２ｃとの接合不良を抑制でき、半導体装置の信頼性を向上させることができる。
【００３４】
また、実施例１の製造方法によれば、図５（ａ）及び図５（ｃ）のように、ストライプ状の凹部５２と凸部５４が形成された金属板５０を準備する。図５（ｂ）及び図５（ｄ）のように、凹部５２から凸部５４に延在するリード４２ａ〜４２ｃを画定する抜きパターン５６を、プレス加工又は切削加工によって金属板５０に形成する。図７（ｂ）のように、抜きパターン５６で画定されたリード４２ａ〜４２ｃの凹部５２に、ＦＥＴチップ１０の上面１１のソースパッド１２、ドレインパッド１４、及びゲートパッド１６上に複数設けられたバンプ４０を接続する。図７（ｃ）及び図７（ｄ）のように、金属板５０を切断してＦＥＴチップ１０を個片化し、その後、リード４２ａ〜４２ｃのＦＥＴチップ１０の下面１５に沿った面４３を露出させるように、ＦＥＴチップ１０とリード４２ａ〜４２ｃとを封止する。
【００３５】
これにより、ＦＥＴチップ１０の上面１１に沿う第１部分４４と側面１３に沿う第２部分４６とを有するリード４２ａ〜４２ｃに、ＦＥＴチップ１０が複数のバンプ４０によって接続された半導体装置を容易に形成することができる。また、この製造方法によれば、リード４２ａ〜４２ｃは、プレス加工又は切削加工によって形成される。即ち、ストライプ状の凹部５２と凸部５４を有する金属板５０に、凹部５２から凸部５４に延在するリード４２ａ〜４２ｃを画定する抜きパターン５６をプレス加工又は切削加工によって形成した後、金属板５０を切断する。これにより、リード４２ａ〜４２ｃが形成される。
【００３６】
図８は、比較例６に係る半導体装置の断面図である。図８のように、ＦＥＴチップ１０２の上面１０３と側面１０５に沿うリード１０６を曲げ加工で形成すると、リード１０６の断面積を大きくするために、厚いリードを用いる場合、角部１２０での曲率半径が大きくなり、半導体装置が大型化してしまう。一方、角部１２０での曲率半径を小さくするために、薄いリードを用いると、断面積が小さくなり、電流密度が高くなってしまう。なお、リード１０６を曲げ加工で形成する場合、ＦＥＴチップ１０２の上面１０３に沿う第１部分１１６の厚さと側面１０５に沿う第２部分１１８の幅とは、同じ大きさになる。
【００３７】
これに対し、実施例１によれば、リード４２ａ〜４２ｃは、プレス加工又は切削加工によって形成される。このため、角部での曲率半径が小さく且つ断面積が大きいリード４２ａ〜４２ｃを得ることができる。よって、半導体装置の大型化を抑制しつつ、電流密度を緩和することができ、半導体装置の信頼性を向上させることができる。また、リード４２ａ〜４２ｃをプレス加工又は切削加工で形成することで、第１部分４４の厚さＴと第２部分４６の幅Ｗ１とを自由に設定することができ、第１部分４４の厚さＴと第２部分４６の幅Ｗ１を異なる大きさにすることができる。これにより、リード４２ａ〜４２ｃの設計自由度を向上させることができる。
【００３８】
また、実施例１の製造方法によれば、ソースパッド１２、ドレインパッド１４、及びゲートパッド１６それぞれに接続する、互いに電気的に分離されたリード４２ａ〜４２ｃを容易に形成することができる。
【００３９】
抜きパターン５６は、金属板５０に縦横に整列して複数形成されることが好ましい。ＦＥＴチップ１０は、複数の抜きパターン５６それぞれで画定されたリード４２ａ〜４２ｃの凹部５２に、バンプ４０によって接続されることが好ましい。そして、抜きパターン５６の外周部分で金属板５０を切断することで、複数のＦＥＴチップ１０を一括して個片化することが好ましい。これにより、半導体装置の製造を簡略化でき、製造コストを削減できる。
【００４０】
実施例１では、第１部分４４の厚さＴと第２部分４６の幅Ｗ１とが異なる大きさである場合を例に示したが、第１部分４４の厚さＴと第２部分４６の幅Ｗ１とが同じ大きさの場合でもよい。また、バンプ４０にかかる応力の緩和の観点から、複数のバンプ４０は、縦横に整列して設けられていることが好ましく、等間隔に配置されていることが好ましい。
【００４１】
図９（ａ）は、実施例１の変形例１に係る半導体装置の上面透視図、図９（ｂ）は、図９（ａ）のＡ−Ａ間の断面図である。図９（ａ）及び図９（ｂ）の実施例１の変形例１の半導体装置２５０のように、ソースパッド１２及びドレインパッド１４上の複数のバンプ４０として、分割された複数の半田層を用いてもよい。このようなバンプ４０は、ソースパッド１２及びドレインパッド１４の全面に半田を形成した後、例えばエッチングによって半田を分割することで形成できる。なお、ゲートパッド１６は面積が小さいことから、ゲートパッド１６上には１つのバンプ４０が設けられているが、複数のバンプ４０が設けられていてもよい。その他の構成については、実施例１の半導体装置２００と同じであるため説明を省略する。
【００４２】
実施例１の変形例１の場合でも、ＦＥＴチップ１０とパッドとの接続部分でのボイドの発生の抑制でき、１つのバンプ４０にかかる応力を緩和させることができる。このため、半導体装置の信頼性を向上させることができる。
【実施例２】
【００４３】
図１０（ａ）は、実施例２に係る半導体装置の上面図、図１０（ｂ）は、実施例２に係る半導体装置の下面図、図１０（ｃ）は、図１０（ｂ）のＡ−Ａ間の断面図である。図１０（ａ）から図１０（ｃ）のように、実施例２の半導体装置３００は、リード７２ａ〜７２ｃの形状が、実施例１の半導体装置２００のリード４２ａ〜４２ｃの形状と異なる。即ち、リード７２ａ〜７２ｃは、ＦＥＴチップ１０の上面１１に沿って延在する第１部分７４と、第１部分７４のＦＥＴチップ１０の上面１１に沿った面７１に接し、ＦＥＴチップ１０の側面１３に沿って延在する第２部分７６とに加えて、第３部分７８を有する。第３部分７８は、第１部分７４のＦＥＴチップ１０の上面１１に沿った面７１と反対の面７３に接し、反対の面７３から離れる方向（上側）に向かって延在している。第２部分７６と第３部分７８とは、第１部分７４を挟んで相対する位置に設けられている。第３部分７８の幅Ｗ２と第１部分７４の厚さＴとは異なる大きさになっており、第３部分７８の幅Ｗ２は、第１部分７４の厚さＴに比べて大きくなっている。第２部分７６の幅Ｗ１に関しては、実施例１と同様に、第１部分７４の厚さＴと異なる大きさになっており、第１部分７４の厚さＴに比べて大きくなっている。第２部分７６及び第３部分７８は、封止部４８から露出している。即ち、リード７２ａ〜７２ｃは、封止部４８を貫通している。その他の構成については、実施例１の半導体装置２００と同じであるため説明を省略する。
【００４４】
次に、図１１から図１２（ｄ）を用いて、実施例２に係る半導体装置の製造方法について説明する。まず、図１１を用いて、リードフレームの製造方法を説明する。図１１は、リードフレームの製造方法を示す断面図である。図１１のように、一方の面に凹部５２と凸部５４がストライプ状に複数繰り返され、凹部５２と凸部５４が形成された面とは反対の他方の面であって、凸部５４の側端部に相対する部分に突起部６６が形成された金属板７０を準備する。一方の面に凹部５２と凸部５４を有し、他方の面に突起部６６を有する金属板７０は、例えば平坦な金属板にプレス加工又は切削加工を施すことで得られる。その後、実施例１の図５（ａ）から図６で説明した製造工程と同様の工程を実施する。これにより、複数のリード７２ａ〜７２ｃが設けられた複数の領域に分割されたリードフレームが形成される。
【００４５】
次に、図１２（ａ）から図１２（ｄ）を用いて、リードフレームを用いた半導体装置の製造方法について説明する。図１２（ａ）から図１２（ｄ）は、半導体装置の製造方法を示す断面図である。なお、図１２（ａ）から図１２（ｄ）では１つの半導体装置について図示をしている。図１２（ａ）のように、ＦＥＴチップ１０の上面１１のソースパッド１２、ドレインパッド１４、及びゲートパッド１６（不図示）それぞれに、複数のバンプ４０を形成する。
【００４６】
図１２（ｂ）のように、複数の抜きパターンそれぞれで画定されたリード７２ａ〜７２ｃ（リード７２ｃは不図示）に、ＦＥＴチップ１０の上面１１のパッドに設けられたバンプ４０を接続する。この際、リード７２ａ〜７２ｃの第１部分７４（即ち、凹部５２）にバンプ４０を接続する。これにより、ＦＥＴチップ１０は、リード７２ａとリード７２ｂ、７２ｃとの間に、リード７２ａ〜７２ｃに囲まれるように配置される。
【００４７】
図１２（ｃ）のように、金属板７０を切断して、複数のＦＥＴチップ１０を一括して個片化する。個片化した後、ＦＥＴチップ１０の下面１５及びリード７２ａ〜７２ｃのＦＥＴチップ１０の下面１５側の面７５とそれに反対側の面７７にリリーフフィルム６０を設ける。その後、ＦＥＴチップ１０及びリード７２ａ〜７２ｃをモールドする。これにより、ＦＥＴチップ１０及びリード７２ａ〜７２ｃを封止する封止部４８が形成される。
【００４８】
図１２（ｄ）のように、リリースフィルム６０を取り除く。リリースフィルム６０で覆われていたＦＥＴチップ１０の下面１５及びリード７２ａ〜７２ｃのＦＥＴチップ１０の下面１５側の面７５とそれに反対側の面７７は、封止部４８が形成されずに、封止部４８から露出する。その後、パッケージに個片化して、実施例２に係る半導体装置３００が完成する。
【００４９】
実施例２の半導体装置３００では、リード７２ａ〜７２ｃが、封止部４８を貫通し、封止部４８のＦＥＴチップ１０の下面１５側の面とそれに反対側の面から露出している。したがって、複数の半導体装置３００を、互いに電気的に接続させつつ、積み重ねることができる。図１３は、実施例２に係る半導体装置を積層させた場合の断面図である。図１３のように、下側の半導体装置３００ａのリード７２ａ〜７２ｃの第３部分７８が、上側の半導体装置３００ｂのリード７２ａ〜７２ｃの第２部分７６に、半田６４によって接続されている。これにより、半導体装置３００ａと半導体装置３００ｂとは、電気的に接続して積層されている。なお、図１３では、２つの半導体装置が積層されている場合を例に示したが、３つ以上の複数の半導体装置が積層されている場合でもよい。
【００５０】
実施例２によれば、図１０（ｃ）のように、リード７２ａ〜７２ｃは、第１部分７４と第２部分７６と第３部分７８とを有する。第１部分７４は、ＦＥＴチップ１０の上面１１のパッド上に設けられたバンプ４０が接続される部分であって、ＦＥＴチップ１０の上面１１に沿って延在する。第２部分７６は、第１部分７４のＦＥＴチップ１０の上面１１に沿った面７１に接し、ＦＥＴチップ１０の側面１３に沿って延在する。第３部分７８は、第１部分７４のＦＥＴチップ１０の上面１１に沿った面７１と反対の面７３に接し、反対の面７３から離れる方向に向かって延在する。これにより、リード７２ａ〜７２ｃを、封止部４８を貫通させて、封止部４８のＦＥＴチップ１０の下面１５側の面とそれに反対側の面から露出させることができる。このため、図１３のように、半導体装置３００ａのリード７２ａ〜７２ｃの第３部分７８が、半導体装置３００ｂのリード７２ａ〜７２ｃの第２部分７６に接続して積層された半導体装置を得ることができる。このことから、実施例２のように、リード７２ａ〜７２ｃが、封止部４８を貫通して露出することで、半導体装置のオン抵抗を低減させることができる。その結果、半導体装置の発熱を抑えることができ、半導体装置の信頼性をより向上させることができる。
【００５１】
図１０（ｃ）のように、第３部分７８は、第１部分７４を挟んで第２部分７６に相対する位置に設けられ、第２部分７６の延長戦上を延在している場合が好ましい。これにより、リード７２ａの第３部分７８とリード７２ｂの第３部分７８との間の端子間距離Ｘ２を広くすることができ、半導体装置の信頼性を向上させることができる。
【００５２】
図１４（ａ）は、実施例２の変形例１に係る半導体装置の上面図、図１４（ｂ）は、実施例２の変形例１に係る半導体装置の下面図、図１４（ｃ）は、図１４（ｂ）のＡ−Ａ間の断面図である。図１４（ａ）から図１４（ｃ）のように、実施例２の変形例１の半導体装置４００は、リード７２ａ〜７２ｃそれぞれの第３部分７８に、封止部４８から突出した突起電極６８が設けられている。図１４（ａ）の左側の突起電極６８は、リード７２ａの第３部分７８に設けられ、右下の突起電極６８は、リード７２ｂの第３部分７８に設けられ、右上の突起電極６８は、リード７２ｃの第３部分７８に設けられている。その他の構成については、実施例２の半導体装置３００と同じであるため説明を省略する。
【００５３】
図１５は、実施例２の変形例１に係る半導体装置を積層させた場合の断面図である。図１５のように、下側の半導体装置４００ａのリード７２ａ〜７２ｃの第３部分７８に設けられた突起電極６８が、上側の半導体装置４００ｂのリード７２ａ〜７２ｃの第２部分７６に、半田６４によって接続されている。突起電極６８によって、半導体装置４００ａと半導体装置４００ｂとの間隔が、図１３の半導体装置３００ａと半導体装置３００ｂとの間隔に比べて、広がっている。なお、図１５では、２つの半導体装置が積層されている場合を例に示したが、３つ以上の複数の半導体装置が積層されている場合でもよい。
【００５４】
実施例２の変形例１によれば、図１４（ｃ）のように、リード７２ａ〜７２ｃの第３部分７８に、突起電極６８が設けられている。これにより、半導体装置を積層させた場合に、図１５のように、半導体装置４００ａと半導体装置４００ｂとの間隔を、図１３の半導体装置３００ａと半導体装置３００ｂとの間隔に比べて、広くすることができる。よって、半導体装置４００ａと半導体装置４００ｂとを接続させる際に用いる半田６４の量が多くなることでセルフアライメント効果が得やすく、半導体装置４００ａと半導体装置４００ｂとの位置決めが容易にできる。
【００５５】
積層された半導体装置の小型化の観点から、積層した半導体装置同士の位置決めが容易となるには、突起電極６８の高さは、１５０μｍ以上の場合が好ましく、１７５μｍ以上の場合がより好ましく、２００μｍ以上の場合がさらに好ましい。セルフアライメント効果が得られるには、突起電極６８の高さは、３００μｍ以下の場合が好ましく、２５０μｍ以下の場合がより好ましく、２００μｍ以下の場合がさらに好ましい。
【００５６】
突起電極６８は、リード７２ａ〜７２ｃの製造の際にリード７２ａ〜７２ｃと一体成型で形成してもよいし、リード７２ａ〜７２ｃの第３部分７８に半田を形成することによって形成してもよい。突起電極６８を半田で形成する場合、リード７２ａ〜７２ｃの第３部分７８が封止部４８から１つの矩形状で露出していることから、例えば半田印刷を用いることで、突起電極６８を容易に形成することができる。
【００５７】
図１６（ａ）は、実施例２の変形例２に係る半導体装置の上面図、図１６（ｂ）は、図１６（ａ）のＡ−Ａ間の断面図である。図１６（ａ）及び図１６（ｂ）のように、実施例２の変形例２の半導体装置５００は、リード８２ａ〜８２ｃの封止部４８から露出した部分が円形状であり、各円形状部分に突起電極６８が設けられている。図１６（ａ）の左側の４つの突起電極６８は、リード８２ａに設けられ、右下の３つの突起電極６８は、リード８２ｂに設けられ、右上の１つの突起電極６８は、リード８２ｃに設けられている。その他の構成については、実施例２の変形例１の半導体装置４００と同じであるため説明を省略する。
【００５８】
実施例２の変形例２によれば、リード８２ａ〜８２ｃは、封止部４８から円形状で露出し、各円形状部分に突起電極６８が設けられている。突起電極６８を半田で形成する場合、リード８２ａ〜８２ｃが封止部４８から円形状で露出していることで、例えば半田ボールを搭載することによって、所望の位置に突起電極６８を容易に形成することができる。
【００５９】
実施例１及び実施例２では、ソースパッド１２、ドレインパッド１４、及びゲートパッド１６それぞれに複数のバンプ４０が設けられる場合を例に示したが、この場合に限られない。パッドの大きさを考慮しながら、複数のパッドのうちの少なくとも１つのパッド上に複数のバンプが設けられている場合でもよい。例えば、ソースパッド、ドレインパッド、及びゲートパッドを有する場合には、ソースパッド及びドレインパッドの少なくとも一方に複数のバンプが設けられていることが好ましい。
【００６０】
また、ＦＥＴチップ１０として、ＧａＮ系半導体を用いたＨＥＭＴチップの場合を例に説明したが、これに限られる訳ではない。例えばＧａＡｓ系半導体を用いたＨＥＭＴチップや、ＭＥＳＦＥＴ、ＭＯＳＦＥＴ等のＨＥＭＴ以外のＦＥＴチップの場合でもよい。しかしながら、ＧａＮ系半導体を用いたＨＥＭＴチップは、高電圧動作デバイスであり、高耐圧が求められることから、ＦＥＴチップ１０がＧａＮ系半導体を用いたＨＥＭＴチップである場合に本発明の効果が大きい。なお、ＧａＡｓ系半導体とは、ＧａＡｓを含む半導体をいう。また、バンプ４０は、半田バンプの場合に限られず、例えばＡｕバンプ、Ｃｕバンプ等、その他の材料からなるバンプの場合でもよい。
【００６１】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００６２】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）電界効果トランジスタチップと、前記電界効果トランジスタチップの上面に設けられた複数のパッドと、前記複数のパッドの少なくとも１つのパッド上に複数設けられたバンプと、前記バンプによって前記電界効果トランジスタチップが接続され、前記電界効果トランジスタチップの前記上面に沿って延在する第１部分と、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第２部分と、を有し、プレス加工又は切削加工により形成されたリードと、前記電界効果トランジスタチップと前記リードとを封止すると共に、前記電界効果トランジスタチップの下面側から前記リードの前記第２部分が露出する封止部と、を備えることを特徴とする半導体装置。
（付記２）前記リードは、前記第１部分の厚さと前記第２部分の幅とが異なる大きさであることを特徴とする付記１記載の半導体装置。
（付記３）前記電界効果トランジスタチップの前記複数のパッドのうちのソースパッドに接続される前記リードの前記第２部分と、ドレインパッドに接続される前記リードの前記第２部分とは、前記電界効果トランジスタチップを挟む位置で前記封止部から露出することを特徴とする付記１または２記載の半導体装置。
（付記４）前記電界効果トランジスタチップは、高電子移動度トランジスタチップであることを特徴とする付記１から３のいずれか一項記載の半導体装置。
（付記５）前記電界効果トランジスタチップは、ＧａＮ系半導体を用いた高電子移動度トランジスタチップであることを特徴とする付記１から４のいずれか一項記載の半導体装置。
（付記６）前記少なくとも１つのパッドに設けられた複数の前記バンプは、前記パッド上で縦横に整列して設けられ、等間隔に配置されていることを特徴とする付記１から５のいずれか一項記載の半導体装置。
（付記７）前記リードは、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面と反対の面に接し、前記反対の面から離れる方向に向かって延在する第３部分を有し、前記第３部分は前記封止部から露出していることを特徴とする付記１から６のいずれか一項記載の半導体装置。
（付記８）前記第３部分は、前記第２部分に相対する位置の前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面と反対の面に接し、前記第２部分の延長線上を延在していることを特徴とする付記７記載の半導体装置。
（付記９）前記第３部分の幅と前記第１部分の厚さとは異なる大きさであることを特徴とする請求項７または８記載の半導体装置。
（付記１０）前記封止部から露出する前記リードの前記第３部分に突起電極が設けられていることを特徴とする付記７から９のいずれか一項記載の半導体装置。
（付記１１）前記突起電極の高さは１５０μｍ以上であることを特徴とする付記１０記載の半導体装置。
（付記１２）前記リードの前記第３部分の前記封止部から露出する部分の形状は、矩形状であることを特徴とする付記７から１１のいずれか一項記載の半導体装置。
（付記１３）前記リードの前記第３部分の前記封止部から露出する部分の形状は、円形状であることを特徴とする付記７から１１のいずれか一項記載の半導体装置。
（付記１４）付記７から１３のいずれか一項記載の半導体装置である第１半導体装置と第２半導体装置とを具備し、前記第１半導体装置の前記リードの前記第３部分又は前記突起電極が、前記第２半導体装置の前記リードの前記第２部分と接続されて、前記第１半導体装置と前記第２半導体装置とが積層されていることを特徴とする半導体装置。
（付記１５）ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンで画定された前記リードの前記凹部に、電界効果トランジスタチップ上面の複数のパッドに設けられると共に、前記複数のパッドのうちの少なくとも１つのパッド上に複数設けられたバンプを接続する工程と、前記金属板を切断して前記電界効果トランジスタチップを個片化する工程と、個片化した後、前記リードの前記電界効果トランジスタチップ下面に沿った面を露出させるように、前記電界効果トランジスタチップと前記リードとを封止する工程と、を備えることを特徴とする半導体装置の製造方法。
（付記１６）前記金属板に縦横に整列した複数の前記抜きパターンを形成し、前記複数の抜きパターンそれぞれで画定された前記リードの凹部に、前記電界効果トランジスタチップ上面の前記パッド上に設けられた前記バンプを接続させ、前記金属板を切断することで、複数の前記電界効果トランジスタチップを一括して個片化することを特徴とする付記１５記載の半導体装置の製造方法。
（付記１７）前記凹部と前記凸部とが形成された面とは反対の面であって、前記凸部の側端部に相対する部分に突起部が形成された前記金属板を準備することを特徴とする付記１５または１６記載の半導体装置の製造方法。
（付記１８）ストライプ状の凹部と凸部が形成された金属板を準備する工程と、前記凹部から前記凸部に延在するリードを画定する抜きパターンを、プレス加工又は切削加工によって前記金属板に形成する工程と、前記抜きパターンを形成した後、前記金属板を切断する工程と、を供えることを特徴とするリードの製造方法。
（付記１９）電界効果トランジスタチップ上面のパッド上に設けられたバンプが接続される部分であって、前記電界効果トランジスタチップの前記上面に沿って延在する第１部分と、前記第１部分の前記電界効果トランジスタチップの前記上面に沿った面に接し、前記電界効果トランジスタチップの側面に沿って延在する第２部分と、前記第１部分の電界効果トランジスタチップの前記上面に沿った面とは反対の面に接し、前記反対の面から離れる方向に向かって延在する第３部分と、を備えることを特徴とするリード。
【符号の説明】
【００６３】
１０  ＦＥＴチップ
１２  ソースパッド
１４  ドレインパッド
１６  ゲートパッド
１８  領域
２０  ソース電極
２２  ドレイン電極
２４  ゲート電極
２６  ソース配線
２８  ドレイン配線
３０  ゲート配線
４０  バンプ
４２ａ〜４２ｃ、７２ａ〜７２ｃ、８２ａ〜８２ｃ  リード
４４、７４  第１部分
４６、７６  第２部分
４８  封止部
５０、７０  金属板
５２  凹部
５４  凸部
５６  抜きパターン
５８  リードフレーム
６０  リリースフィルム
６４  半田
６６  突起部
６８  突起電極
７８  第３部分
１００、２００、２５０、３００、４００、５００  半導体装置
【図１】
2014143326.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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