(57)【要約】【課題】コンデンサを有する入力回路を介して交流電源に接続される電源用集積回路装置であって、交流電源の供給停止時に前記コンデンサに蓄積された電荷を確実に放電させる機能を備えた電源用集積回路装置を提供する。【解決手段】内部電源電圧を受けて動作し、コンデンサを有する入力回路を介して与えられる入力電圧が設定電圧を下回るときにオン駆動される第１のスイッチ素子を介して前記コンデンサに蓄積された電荷を放電する第１の放電回路と、前記内部電源電圧を受けているときにはオフ駆動され、前記内部電源電圧の供給が停止したときには前記入力電圧を受けてオン駆動される第２のスイッチ素子を有し、この第２のスイッチ素子を介して前記コンデンサに蓄積された電荷を放電する第２の放電回路とを備える。【選択図】      図２
2014158359.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサを有する入力回路を介して交流電源に接続される電源用集積回路装置であって、
内部電源電圧を受けて動作し、前記入力回路を介して与えられる入力電圧が設定電圧を下回るときにオン駆動されて前記コンデンサに蓄積された電荷を放電する第１の放電回路と、
前記内部電源電圧を受けているときにはオフ駆動され、前記内部電源電圧の供給が停止したときには前記入力電圧を受けてオン駆動されて前記コンデンサに蓄積された電荷を放電する第２の放電回路と
を具備したことを特徴とする電源用集積回路装置。
【請求項２】
前記第１の放電回路は、抵抗を介して入力電源ラインに接続された第１のスイッチ素子と、前記入力電源ラインに印加される入力電圧を分圧して出力する分圧回路と、前記内部電源電圧を受けて動作して前記分圧回路の出力電圧が予め設定した第１の閾値電圧を下回るときに前記第１のスイッチ素子をオン駆動するスイッチ駆動回路とを含む請求項１に記載の電源用集積回路装置。
【請求項３】
前記第２の放電回路は、抵抗を介して入力電源ラインに接続された第２のスイッチ素子と、前記内部電源電圧を受けて駆動されて前記第２のスイッチ素子をオフ動作させると共に、前記内部電源電圧の供給が停止したときには前記入力電圧を前記第２のスイッチ素子に加えて該第２のスイッチ素子をオン駆動するスイッチ制御回路とを備える請求項１に記載の電源用集積回路装置。
【請求項４】
前記第１の放電回路は、抵抗を介して入力電源ラインに接続された第１のスイッチ素子と、前記入力電源ラインに印加される入力電圧を分圧して出力する分圧回路と、前記内部電源電圧を受けて駆動されて前記分圧回路の分圧比を変更して該分圧回路の出力電圧を低く設定すると共に、前記内部電源電圧の供給が停止したときには前記分圧回路の出力電圧を高く設定する分圧制御回路と、前記内部電源電圧を受けて駆動されて前記分圧回路の出力電圧が予め設定した第１の閾値電圧を下回るときに前記第１のスイッチ素子をオン駆動するスイッチ駆動回路とを備え、
前記第２の放電回路は、抵抗を介して入力電源ラインに接続された第２のスイッチ素子と、前記内部電源電圧を受けて動作して前記分圧回路の出力電圧が前記第１の閾値電圧より高く設定された第２の閾値電圧を下回るときに前記第２のスイッチ素子をオフ動作させると共に、前記内部電源電圧の供給が停止したとき、前記分圧回路の出力電圧を前記第２のスイッチ素子に加えて該第２のスイッチ素子をオン駆動するスイッチ制御回路とを備える請求項１に記載の電源用集積回路装置。
【請求項５】
前記分圧回路は、直列接続されて入力電源ラインと接地ラインとの間に介装された第１および第２の抵抗からなり、
前記分圧制御回路は、前記内部電源電圧を受けてオン駆動されて、前記分圧回路における接地ライン側の第２の抵抗に第３の抵抗を並列接続する第３のスイッチ素子からなる請求項４に記載の電源用集積回路装置。
【請求項６】
前記スイッチ制御回路は、前記内部電源電圧を受けて動作して前記分圧回路の出力電圧が前記第１の閾値電圧より高く設定された第２の閾値電圧を下回るときに前記第２のスイッチ素子をオフ動作させるスイッチ動作禁止回路と、前記内部電源電圧の消失に伴って前記スイッチ動作禁止回路が動作停止したとき、前記分圧回路の出力電圧を前記第２のスイッチ素子に加えて該第２のスイッチ素子をオン駆動するダイオードとからなる請求項３または４に記載の電源用集積回路装置。
【請求項７】
前記スイッチ駆動回路は、前記分圧回路の出力電圧が前記第１の閾値電圧を下回ったとき、一定時間に亘って前記第１のスイッチ素子をオン駆動する放電用タイマ回路を備える請求項２または４に記載の電源用集積回路装置。
【請求項８】
前記スイッチ動作禁止回路は、前記出力電圧が前記第２の閾値電圧に満たないときに前記第２のスイッチ素子の駆動電圧を零電圧に保って該第２のスイッチ素子をオフ動作させる弁別回路からなる請求項６に記載の電源用集積回路装置。
【請求項９】
前記弁別回路は、直列に接続された２段の論理反転回路からなる請求項８に記載の電源用集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサを有する入力回路を介して交流電源に接続される電源用集積回路装置に係り、特に交流電源の供給停止時に前記コンデンサに蓄積された電荷を確実に放電させることのできる電源用集積回路装置に関する。
【背景技術】
【０００２】
交流電源から所定の直流電圧を生成するスイッチング電源装置の制御部として、コンデンサを有する入力回路を介して前記交流電源に接続される電源用集積回路装置が用いられることが多い。図４は従来一般的なスイッチング電源装置の概略構成図で、１はＩＧＢＴやＭＯＳ-ＦＥＴ等のスイッチング素子（図示せず）を主体として構成されるスイッチング電源装置本体、２は上記スイッチング電源装置本体１をＰＷＭ制御する電源用集積回路装置（電源用ＩＣ）である。
【０００３】
尚、図中３は交流電源ＡＣinに対する入力フィルタを構成する入力回路、４は入力回路３の出力を全波整流して前記スイッチング電源装置本体１に供給する整流回路である。そして前記電源用ＩＣ２は、電源投入初期時には整流ダイオードＤ１,Ｄ２を介して前記入力回路３の出力（交流電源ＡＣin）を整流して端子ＶＨに入力し、スタートアップ回路５を起動して動作する。そして前記スイッチング電源装置本体１の起動後には、前記電源用ＩＣ２は前記スイッチング電源装置本体１から得られる電力を端子ＶＣＣに入力して動作する。
【０００４】
ちなみに前記電源用ＩＣ２は、前記端子ＶＨに供給される電力を定電流化して前記スタートアップ回路５を起動するＪ-ＦＥＴ（定電流ダイオード）６を備えると共に、前記端子ＶＣＣに加えられる電圧を定電圧化して入力するツェナーダイオード（定電圧ダイオード）７を備える。前記電源用ＩＣ２は、前記スタートアップ回路５の出力、または前記端子ＶＣＣに加えられる電圧から所定の内部電源電圧ＶDDを生成し、該内部電源電圧ＶDDを図示しないＰＷＭ制御回路等に供給することで動作する。
【０００５】
そして前記ＰＷＭ制御回路は、端子ＦＢ、端子ＣＳ、および端子ＬＡＴにそれぞれ入力される情報に従って前記スイッチング電源装置本体１を、具体的には前記スイッチング素子をオン・オフ制御する。尚、前記スイッチング電源装置本体１および前記電源用ＩＣ２におけるＰＷＭ制御回路については従来より種々の方式が提唱されており、また本発明の主旨とは直接関係しないので、ここではその説明を省略する。
【０００６】
ところでこの種のスイッチング電源装置には、前記交流電源ＡＣinの供給停止時（電源オフ時）に前記入力回路３のコンデンサＣxに蓄積されていた電荷を放電する為の放電回路が設けられる。具体的には図４に示すように前記コンデンサＣxと並列に放電抵抗Ｒxが接続される。しかしながら放電回路として前記入力回路３に放電抵抗Ｒxを設けた場合、該放電抵抗Ｒxによる電力損失が生じることが否めない。
【０００７】
そこで前記放電抵抗Ｒxに代えて、例えば図５に示すように前記電源用ＩＣ２に電子的な放電回路８を組み込み、前記放電抵抗Ｒxによる電力損失を回避することが提唱されている（例えば特許文献１,２を参照）。この電子的な放電回路８のような、いわゆるＩＣ放電によれば、図６に示すように前記コンデンサＣxの容量に拘わることなく、その損失を略零(０)にしてスイッチング電源装置の効率を高めることが可能となる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国公開特許ＵＳ２０１０／０３０９６９４号明細書
【特許文献２】国際公開第ＷＯ２０１２／０３３１２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら図５に示す放電回路８は、前記電源用ＩＣ２の内部電源電圧ＶDDを受けて動作するので、仮に前記内部電源電圧ＶDDが消失するとその機能を失う。すると前記交流電源ＡＣinの供給が停止しても前記コンデンサＣxに蓄積された電荷を放電することができなくなると言う問題を含んでいる。ちなみに内部電源電圧ＶDDの消失の要因は、例えば図７に示すように端子ＶＣＣの故障に起因することが最も多い。
【００１０】
本発明はこのような事情を考慮してなされたもので、その目的は、内部電源電圧が消失した場合であっても、交流電源ＡＣinの供給停止に入力回路が有するコンデンサに蓄積された電荷を確実に放電することのできる電源用集積回路装置を提供することにある。
【課題を解決するための手段】
【００１１】
上述した目的を達成するべく本発明に係る電源用集積回路装置は、コンデンサを有する入力回路を介して交流電源に接続されるものであって、
内部電源電圧を受けて動作し、前記入力回路を介して与えられる入力電圧が設定電圧を下回るときにオン駆動されて前記コンデンサに蓄積された電荷を放電する第１の放電回路と、前記内部電源電圧を受けているときにはオフ駆動され、前記内部電源の供給が停止したときには前記入力電圧を受けてオン駆動されて前記コンデンサに蓄積された電荷を放電する第２の放電回路とを具備したことを特徴としている。
【００１２】
ちなみに前記第１の放電回路は、例えば放電抵抗を介して入力電源ラインに接続された第１のスイッチ素子と、前記入力電源ラインに印加される入力電圧を分圧して出力する分圧回路と、前記内部電源電圧を受けて動作して前記分圧回路の出力電圧が予め設定した第１の閾値電圧を下回るときに前記第１のスイッチ素子をオン駆動するスイッチ駆動回路とを備えて構成される。
【００１３】
また前記第２の放電回路は、例えば放電抵抗を介して入力電源ラインに接続された第２のスイッチ素子と、前記内部電源電圧を受けて駆動されて前記第２のスイッチ素子をオフ動作させると共に、前記内部電源電圧が消失したときには前記入力電圧を前記第２のスイッチ素子に加えて該第２のスイッチ素子をオン駆動するスイッチ制御回路とを備えて構成される。
【００１４】
好ましくは前記第１の放電回路は、放電抵抗を介して入力電源ラインに接続された第１のスイッチ素子と、前記入力電源ラインに印加される入力電圧を分圧して出力する分圧回路と、前記内部電源電圧を受けて駆動されて前記分圧回路の分圧比を変更して該分圧回路の出力電圧を低く設定すると共に、前記内部電源電圧が消失したときには前記分圧回路の出力電圧を高く設定する分圧制御回路と、前記内部電源電圧を受けて駆動されて前記分圧回路の出力電圧が予め設定した第１の閾値電圧を下回るときに前記第１のスイッチ素子をオン駆動するスイッチ駆動回路とを備えて構成され、
一方、前記第２の放電回路は、放電抵抗を介して入力電源ラインに接続された第２のスイッチ素子と、前記内部電源電圧を受けて動作して前記分圧回路の出力電圧が前記第１の閾値電圧より高く設定された第２の閾値電圧を下回るときに前記第２のスイッチ素子をオフ動作させると共に、前記内部電源電圧が消失したとき、前記分圧回路の出力電圧を前記第２のスイッチ素子に加えて該第２のスイッチ素子をオン駆動するスイッチ制御回路とを備えて構成される。
【００１５】
好ましくは前記分圧回路は、直列接続されて入力電源ラインと接地ラインとの間に介装された第１および第２の抵抗からなり、また前記分圧制御回路は、前記内部電源を受けてオン駆動されて、前記分圧回路における接地ライン側の第２の抵抗に第３の抵抗を並列接続する第３のスイッチ素子からなる。
【００１６】
また前記スイッチ制御回路は、例えば前記内部電源を受けて動作して前記分圧回路の出力電圧が前記第１の閾値電圧より高く設定された第２の閾値電圧を下回るときに前記第２のスイッチ素子をオフ動作させるスイッチ動作禁止回路と、前記内部電源電圧の消失に伴って前記スイッチ動作禁止回路が動作停止したとき、前記分圧回路の出力電圧を前記第２のスイッチ素子に加えて該第２のスイッチ素子をオン駆動するダイオードとを備えて構成される。
【００１７】
一方、前記スイッチ駆動回路は、例えば前記分圧回路の出力電圧が前記第１の閾値電圧を下回ったとき、一定時間に亘って前記第１のスイッチ素子をオン駆動する放電用タイマ回路を備えて構成される。また前記スイッチ動作禁止回路は、前記出力電圧が前記第２の閾値電圧に満たないときに前記第２のスイッチ素子の駆動電圧を零電圧に保って該第２のスイッチ素子をオフ動作させる、例えば直列に接続された２段の論理反転回路からなる弁別回路として実現される。
【発明の効果】
【００１８】
上記構成の電源用集積回路装置によれば、例えば端子の故障に起因してその内部電源電圧が消失し、これに伴っていわゆるＩＣ放電機能の第１の放電回路が機能しなくなった場合であっても、入力電圧を受けて駆動される第２の放電回路が機能するので、前記第１の放電回路に代わって入力回路のコンデンサに蓄積された電荷を確実に放電させることができる。
【００１９】
特に前記第２の放電回路は、内部電源電圧が供給されているときには前記コンデンサに対する放電路を遮断して前記第１の放電回路に前記コンデンサの放電制御を委ね、前記内部電源電圧が消失したときにだけ前記コンデンサの放電を制御する。従って交流電源の供給停止時に前記コンデンサに残留している電荷を確実に放電させることが可能となり、電源用集積回路装置に要求される安全規格を満足することができる。しかもその構成が簡単なので、実用的利点が多大である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る電源用集積回路装置を備えて構成されるスイッチング電源装置の要部概略構成図。
【図２】本発明の第１の実施形態に係る電源用集積回路装置の概略構成図。
【図３】本発明の第２の実施形態に係る電源用集積回路装置の概略構成図。
【図４】入力回路に放電抵抗を設けたスイッチング電源装置の要部概略構成図。
【図５】電源用集積回路装置に電子的な放電回路を設けたスイッチング電源装置の要部概略構成図。
【図６】コンデンサの容量に依存する抵抗放電による損失とＩＣ放電による損失とを対比して示す図。
【図７】内部電源電圧の消失の要因となる端子故障の発生率を示す図。
【発明を実施するための形態】
【００２１】
以下、図面を参照して本発明の実施形態に係る電源用集積回路装置について説明する。
【００２２】
図１は、本発明の実施形態に係る電源用集積回路装置を備えて構成されるスイッチング電源装置の要部概略構成を示す図である。このスイッチング電源装置は、図４および図５にそれぞれ示したスイッチング電源装置と同様に、入力回路３および整流回路４を介して交流電源ＡＣinに接続されたスイッチング電源装置本体１と、前記入力回路３を介して前記交流電源ＡＣinに接続されて前記スイッチング電源装置本体１をＰＷＭ制御する電源用集積回路装置（電源用ＩＣ）２とを備えて構成される。
【００２３】
特にこの実施形態に係る前記電源用ＩＣ２が特徴とするところは、前述した図５に示す放電回路８に相当する第１の放電回路１１に加えて、前記端子ＶＨに加えられる入力電圧を受けて動作して前記入力回路３に設けられたコンデンサＣxに蓄積された電荷を放電する第２の放電回路１２を備える点にある。前記第１の放電回路１１は、該電源用ＩＣ２の内部電源電圧ＶDDを受けて動作し、前記交流電源ＡＣinの供給停止時に前記入力回路３のコンデンサＣxに蓄積された電荷を放電する役割を担う。また前記第２の放電回路１２は、前記内部電源電圧ＶDDが消失したとき、前記端子ＶＨに加えられる入力電圧Ｖinを受けて動作することで、前記第１の放電回路１１に代わって前記コンデンサＣxに蓄積された電荷を放電する役割を担う。
【００２４】
具体的には図２に本発明の第１の実施形態に係る電源用ＩＣ２の要部概略構成を示すように、前記第１の放電回路１１は放電抵抗Ｒd１を介して前記端子ＶＨに連なる入力電源ラインに接続された、例えばＭＯＳ-ＦＥＴからなる第１のスイッチ素子Ｓd１を備える。また前記第１の放電回路１１は、直列に接続された抵抗Ｒa１,Ｒb１からなり、前記入力電源ラインに印加される入力電圧Ｖinを分圧して出力する第１の分圧回路１３を備える。更に前記第１の放電回路１１は、前記内部電源電圧ＶDDを受けて動作して前記分圧回路１３の出力電圧が予め設定した第１の閾値電圧Ｖthを下回るときに前記第１のスイッチ素子Ｓd１をオン駆動し、前記コンデンサＣxの放電路を形成するスイッチ駆動回路ＳＤを備えて構成される。
【００２５】
ちなみに上記スイッチ駆動回路ＳＤは、前記分圧回路１３の出力電圧と予め設定された閾値電圧Ｖthとを比較する比較器ＣＭＰと、前記出力電圧が前記第１の閾値電圧Ｖthを下回ったとき、前記比較器ＣＭＰの出力を受けて起動されて一定時間に亘って前記第１のスイッチ素子Ｓd１をオン駆動するタイマ回路Ｔとからなる。これらの比較器ＣＭＰおよびタイマ回路Ｔは、前記内部電源電圧ＶDDを受けて動作する電子回路からなる。従って前記比較器ＣＭＰおよびタイマ回路Ｔを備えて構成される前記スイッチ駆動回路ＳＤは、端子故障等に起因して前記内部電源電圧ＶDDが消失したときには、その機能を失うと言う性質を有する。
【００２６】
尚、前記第１の分圧回路１３を構成する前記抵抗Ｒa１,Ｒb１は、前記入力電圧Ｖinを分圧して検出する役割を担うだけなので、数１０ＭΩオーダーの高抵抗のものが用いられる。また前記抵抗Ｒa１,Ｒb１の抵抗値比は、前記端子ＶＨに印加される入力電圧Ｖinが予め規定された正常電圧範囲にあるとき、その出力電圧が前記比較器ＣＭＰに設定される閾値電圧Ｖthよりも若干高い電圧となるように設定される。
【００２７】
これに対して前記第２の放電回路１２は、放電抵抗Ｒd２を介して前記入力電源ラインに接続された接続された、例えばＭＯＳ-ＦＥＴからなる第２のスイッチ素子Ｓd２を備える。また前記第２の放電回路１２は、直列に接続された抵抗Ｒa２,Ｒb２からなり、前記入力電源ラインに印加される入力電圧Ｖinを分圧して出力する第２の分圧回路１４を備える。更に前記第２の放電回路１２は、前記内部電源電圧ＶDDを受けて駆動されて前記第２のスイッチ素子Ｓd２をオフ動作させるスイッチ動作禁止回路を備える。
【００２８】
ちなみに上記スイッチ動作禁止回路は、例えば直列に接続され、前記内部電源電圧ＶDDを受けて動作する２段の論理反転回路（ノット回路）Ｎ１,Ｎ２からなる。そして前記スイッチ動作禁止回路は、前記第２の分圧回路１４の出力電圧が１段目の前記論理反転回路（ノット回路）Ｎ１の論理反転閾値を下回るとき、２段目の論理反転回路（ノット回路）Ｎ２の論理出力をローレベル（Ｌ）とすることで前記第２のスイッチ素子Ｓd２のゲート電圧を零(０Ｖ)にし、これによって該第２のスイッチ素子Ｓd２を強制的にオフ動作させる役割を担う。
【００２９】
更に前記第２の放電回路１２は、前記スイッチ動作禁止回路と並列にダイオードＤを備える。このダイオードＤは、前記内部電源電圧ＶDDの消失に伴って前記スイッチ動作禁止回路の機能が停止したとき、前記入力電圧Ｖinを前記第２のスイッチ素子Ｓd２のゲートに加えることで該第２のスイッチ素子Ｓd２をオン駆動する役割を担う。具体的には前記ダイオードＤは、前記第２の分圧回路１４の出力電圧が前記第２のスイッチ素子Ｓd２の動作閾値よりも高いとき、前記第２の分圧回路１４の出力電圧を前記第２のスイッチ素子Ｓd２のゲートに加えることで該第２のスイッチ素子Ｓd２をオン駆動する。この第２のスイッチ素子Ｓd２のオン駆動により、前記放電抵抗Ｒd２を介する前記コンデンサＣxの放電路が形成される。
【００３０】
ちなみに前記第２の分圧回路１４を構成する抵抗Ｒa２,Ｒb２は、前記入力電圧Ｖinを分圧して検出すると共に、前記第２のスイッチ素子Ｓd２をオン駆動する役割を担うだけなので、数１０ＭΩオーダーの高抵抗のものが用いられる。また前記抵抗Ｒa２,Ｒb２の抵抗値比は、前記端子ＶＨに印加される入力電圧Ｖinが予め規定された正常電圧範囲にあるとき、その出力電圧が前記論理反転回路（ノット回路）Ｎ１の論理反転閾値よりも低く、且つ前記第２のスイッチ素子Ｓd２の動作閾値よりも十分高い電圧となるように設定される。
【００３１】
尚、前述した各放電抵抗Ｒd１,Ｒd２は、電源スイッチのオフ等による前記交流電源ＡＣinの供給停止時に前記コンデンサＣxに蓄積された電荷を所定時間内に速やかに放電させる役割を担うので、一般的には数１００ｋΩ程度のものが用いられる。ここで図２に示す符号９は内部電源電圧ＶDDを生成して前述したＰＷＭ制御回路（図示せず）、前記第１の放電回路１１および第２の放電回路１２に供給する内部電源回路である。また図２では図１に示したＪ-ＦＥＴ（定電流ダイオード）６およびツェナーダイオード（定電圧ダイオード）７を省略している。
【００３２】
このように構成された電源用ＩＣ２によれば、該電源用ＩＣ２が正常に機能して前記内部電源電圧ＶDDが生成されている場合には、前記入力電圧Ｖinを分圧する前記第１の分圧回路１３の出力電圧は、前記閾値電圧Ｖthよりも高く保たれる。従って前記第１の放電回路１１における第１のスイッチ素子Ｓd１は、オフ状態に保たれる。また同時に前記入力電圧Ｖinを分圧する前記第２の分圧回路１４の出力電圧は、前記論理反転回路（ノット回路）Ｎ１の論理反転閾値よりも低く保たれる。従って前記第２の放電回路１２における第２のスイッチ素子Ｓd１もまたオフ状態に保たれる。
【００３３】
そして、例えば電源スイッチのオフによって交流電源ＡＣinの供給が途絶えると、これに伴って前記入力電圧Ｖinが、ひいては前記第１の分圧回路１３の出力電圧が低下する。この際、前記電源用ＩＣ２は、前記入力電圧Ｖinが低電圧誤動作防止回路（ＵＶＬＯ）の動作電圧まで低下する間、その動作を継続して一定期間に亘って前記内部電源電圧ＶDDを生成する。従って前記交流電源ＡＣinの供給が途絶えても、一定時間に亘って前記第１の放電回路１１はその動作を継続する。
【００３４】
この結果、前記入力電圧Ｖinの低下に伴って前記第１の分圧回路１３の出力電圧が前記閾値電圧Ｖthを下回ると、前記比較器ＣＭＰの出力が反転する。すると前記比較器ＣＭＰの反転出力を受けてタイマ回路Ｔが起動されて前記第１のスイッチ素子Ｓd１が一定時間に亘ってオン駆動される。この第１のスイッチ素子Ｓd１のオン駆動により前記放電抵抗Ｒd１を介する前記コンデンサＣxの放電路が形成され、該コンデンサＣxに蓄積されている残留電荷が速やかに放電される。
【００３５】
これに対して前記端子ＶＣＣの故障等に起因して前記内部電源電圧ＶDDの生成が停止すると、これによって前記第１の放電回路１１の機能のみならず、前述したＰＷＭ制御回路の機能も失われる。また同時に前記内部電源電圧ＶDDの消失に伴って前記第２の放電回路１２における前記スイッチ動作禁止回路（論理反転回路Ｎ１,Ｎ２）の機能が停止する。そしてスイッチング電源装置のエラー処理によって前記交流電源ＡＣinの遮断処理が実行される。
【００３６】
すると前記第２の分圧回路１４を介して前記入力電圧Ｖinを分圧した前記第２の分圧回路１４の出力電圧が前記第２のスイッチ素子Ｓd２に印加される。前記交流電源ＡＣinの供給停止（遮断）時には前記第２の分圧回路１４の出力電圧は、前記第２のスイッチ素子Ｓd２の動作閾値電圧よりも十分に高いので、上記出力電圧によって前記第２のスイッチ素子Ｓd２がオン駆動される。そしてこの第２のスイッチ素子Ｓd２のオン動作により、前記放電抵抗Ｒd２を介する前記コンデンサＣxの放電路が形成され、該コンデンサＣxに蓄積されている残留電荷が放電される。即ち、前記内部電源電圧ＶDDが消失した場合には、前記第２の放電回路１２を介して前記コンデンサＣxに蓄積されている電荷が速やかに放電される。
【００３７】
従って上述した如く構成された第１の放電回路１１および第２の放電回路１２を備えた電源用ＩＣ２によれば、前記交流電源ＡＣinの供給が停止したとき、内部電源電圧ＶDDに依存することなく前記コンデンサＣxの電荷が確実に放電することが可能となる。従って電源用ＩＣ２の放電機能の信頼性を高めて、前記コンデンサＣxの放電に関する安全規格を十分に対応することが可能となる。しかも簡易にして効果的に前記コンデンサＣxの残留電荷を放電することができるので、実用上多大なる効果が奏せられる。
【００３８】
図３は本発明の第２の実施形態に係る電源用ＩＣ２の要部概略構成を示している。この第２の実施形態に係る電源用ＩＣ２は、前述した第１および第２の分圧回路１３,１４を、内部電源電圧ＶDDの有無に応じて分圧比を変更可能な１つの分圧回路１５としてまとめたものである。また同時に前記第２の放電回路１２の放電抵抗Ｒd２を、前記第１の放電回路１１の放電抵抗Ｒd１に直列に接続して構成される。換言すれば前記第２のスイッチ素子Ｓd２を介する前記コンデンサＣxの放電路を、前記放電抵抗Ｒd１,Ｒd２を直列に介して形成するように構成される。そしてこの分圧回路１５の出力電圧を、前記第１および第２の放電回路１１,１２に共通に与えるように構成される。
【００３９】
ここで前記分圧回路１５は、直列に接続されて前記入力電圧ラインと接地ラインとの間に介装された抵抗Ｒa３,Ｒb３と、第３のスイッチ素子Ｓp３を介して前記抵抗Ｒb３に並列接続される抵抗Ｒc３とにより構成される。前記第３のスイッチ素子Ｓp３は、前記内部電源電圧ＶDDを受けてオン駆動されて前記抵抗Ｒc３を前記抵抗Ｒb３に並列接続し、また前記内部電源電圧ＶDDが消失したときには前記抵抗Ｒc３を前記抵抗Ｒb３から切り離すことで、その分圧比を変更する役割を担う。
【００４０】
ちなみに前記抵抗Ｒa３,Ｒb３は、例えば前述した第２の分圧回路１４の抵抗比と同じに設定される。また前記抵抗Ｒc３は、前記抵抗Ｒb３に並列したときの抵抗値［(Ｒb３・Ｒc３)／(Ｒb３＋Ｒc３)］と前記抵抗Ｒa３との抵抗比が、前述した第１の分圧回路１３の抵抗比と同じになるように設定される。これらの抵抗Ｒa３,Ｒb３,Ｒc３もまた、前述した抵抗Ｒa１,Ｒb１,Ｒa２,Ｒb２と同様に前記入力電圧Ｖinを分圧して検出し、また前記第２のスイッチ素子Ｓd２をオン駆動する役割を担うだけなので、数１０ＭΩオーダーの高抵抗のものが用いられる。
【００４１】
かくして上述した如く構成された電源用ＩＣ２によれば、前記内部電源電圧ＶDDの有無に応じて前記分圧回路１５の分圧比が変更されるので、前記内部電源電圧ＶDDが供給されている正常時には前記第１の放電回路１１による前記コンデンサＣxの放電が行われる。そして前記内部電源電圧ＶDDが消失したときには、前記第２の放電回路１２による前記コンデンサＣxの放電が行われる。従って前述した第１の実施形態の場合と同様に、前記内部電源電圧ＶDDに依存することなく、交流電源ＡＣinの供給停止時に前記コンデンサＣxに残存する電荷を確実に放電することができる。
【００４２】
尚、本発明は上述した各実施形態に限定されるものではない。例えば第１の放電回路１１の構成については従来より提唱されている種々の回路方式を適宜採用可能である。また第２の放電回路１２についても、例えば前記内部電源電圧ＶDDを受けて出力を零（０Ｖ）にする論理反転回路（比較器）を用いて前記第２のスイッチ素子Ｓd２を強制的にオフ動作させるようにすることも可能である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００４３】
１  スイッチング電源装置本体
２  電源用集積回路装置（電源用ＩＣ）
３  入力回路
４  整流回路
５  スタートアップ回路
６  Ｊ-ＦＥＴ（定電流ダイオード）
７  ツェナーダイオード（定電圧ダイオード）
８  放電回路
９  内部電源回路
１１  第１の放電回路
１２  第２の放電回路
１３  第１の分圧回路
１４  第２の分圧回路
１５  分圧回路
Ｃx  コンデンサ
Ｓd１  第１のスイッチ素子（ＭＯＳ-ＦＥＴ）
Ｓd２  第２のスイッチ素子（ＭＯＳ-ＦＥＴ）
Ｓp３  第３のスイッチ素子（ＭＯＳ-ＦＥＴ）
Ｒd１,Ｒd２  放電抵抗
Ｒa１,Ｒb１,Ｒa２,Ｒb２,Ｒa３,Ｒa３,Ｒc３  分圧抵抗
ＳＤ  スイッチ駆動回路
ＣＭＰ  比較器
Ｔ  タイマ回路
ＳＣ  スイッチ制御回路
Ｄ  ダイオード
Ｎ１,Ｎ２  論理反転回路（スイッチ動作禁止回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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