(57)【要約】【課題】レイアウト面積を小さくすることができる半導体装置を得る。【解決手段】トリガ信号に基づいて第１の端子と第２の端子との間を導通させるトランジスタと、トランジスタが形成されたトランジスタ領域内に形成され、第１の端子に印加された電圧に基づいてトリガ信号を生成するトリガ素子とを備える。【選択図】図３
2014229624.tif 000002
【特許請求の範囲】
【請求項１】
トリガ信号に基づいて第１の端子と第２の端子との間を導通させるトランジスタと
前記トランジスタが形成されたトランジスタ領域内に形成され、前記第１の端子に印加された電圧に基づいて前記トリガ信号を生成するトリガ素子と
を備えた半導体装置。
【請求項２】
前記トリガ素子は、
前記トランジスタ領域の一部の表面上に設けられた第１の絶縁層と、
前記第１の絶縁層の上に設けられた抵抗層と
を有する
請求項１に記載の半導体装置。
【請求項３】
前記トリガ素子は、前記抵抗層の上に形成されたブロック層を有する
請求項２に記載の半導体装置。
【請求項４】
前記トランジスタは、
第１導電型の第１の半導体層と、
前記第１の端子に接続され、前記第１の半導体層内の表面側に選択的に設けられた第２導電型の第２の半導体層と、
前記第２の端子に接続され、前記第１の半導体層内の表面側に、前記第２の半導体層と離間して選択的に設けられた前記第２導電型の第３の半導体層と、
前記第１の半導体層内の表面側において、前記第２の半導体層と前記第３の半導体層との間に設けられた前記第２導電型の第４の半導体層と、
前記第３の半導体層と前記第４の半導体層との間の前記第１の半導体層の表面上に設けられた第２の絶縁層と、
前記第２の絶縁層の上に設けられ、前記トリガ信号に応じた信号が供給される導電層と
を有する
請求項２に記載の半導体装置。
【請求項５】
前記トリガ素子は、前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面上に設けられた
請求項４に記載の半導体装置。
【請求項６】
前記トリガ素子は、前記第２の半導体層、前記第３の半導体層、および前記第４の半導体層の配置方向と交差する方向に延伸し、一端は前記第１の端子に導かれ、他端は前記導電層に導かれている
請求項５に記載の半導体装置。
【請求項７】
前記トリガ素子の他端に導かれた入力端子と、前記導電層に接続された出力端子とを有するインバータをさらに備え、
前記第１導電型はＰ型であり、
前記第２導電型はＮ型である
請求項６に記載の半導体装置。
【請求項８】
前記抵抗層は、ポリシリコン層であり、
前記導電層は、ポリシリコン層がシリサイド化されたものである
請求項４に記載の半導体装置。
【請求項９】
前記トリガ素子は、前記抵抗層の抵抗成分、および前記第１の絶縁層の容量成分を有する分布定数素子である
請求項１に記載の半導体装置。
【請求項１０】
前記トランジスタは、所定数のトランジスタエレメントからなり、
前記トリガ素子は、前記所定数のトリガエレメントからなる
請求項１に記載の半導体装置。
【請求項１１】
トリガ信号に基づいて第１の端子と第２の端子との間を導通させるトランジスタと、
前記トランジスタが形成されたトランジスタ領域内に形成され、前記第１の端子に印加された電圧に基づいて前記トリガ信号を生成するトリガ素子と、
前記第１の端子および前記第２の端子に接続された内部回路と
を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、静電気放電（ＥＳＤ；Electro-Static Discharge）による内部回路の破壊を防ぐ保護回路を備えた半導体装置および電子機器に関する。
【背景技術】
【０００２】
半導体装置には、静電気が放電されることにより内部回路が破壊されるのを防ぐため、一般に、保護回路が設けられる。例えば、特許文献１，２には、所定の時定数が設定されたトリガ回路と、インバータと、Ｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタとを備えた保護回路が開示されている。このトリガ回路は、特許文献１では、電源端子とグランド端子の間に、抵抗素子と容量素子とを直列接続したものであり、特許文献２では、電源端子とグランド端子の間に、Ｐ型のＭＯＳトランジスタと容量素子とを直列接続したものである。これらの保護回路では、トリガ回路が、電源端子に印加された静電気に起因する電圧信号を鈍らせることによりトリガ信号を生成する。そして、インバータがこのトリガ信号を反転させ、この反転されたトリガ信号に基づいてＮ型のＭＯＳトランジスタがオフ状態からオン状態に遷移する。これにより、保護回路では、電源端子に印加された静電気を、Ｎ型のＭＯＳトランジスタを介してグランド側に逃がすようになっている。
【０００３】
また、静電気に対する耐性が強いトランジスタについても、様々な技術が開示されている。例えば、特許文献３には、ゲートとソースとの間、およびゲートとドレインとの間に、シリサイド化しない領域を設けることにより、静電気に対する耐性の向上を図るトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２１００７号公報
【特許文献２】特開２００４−１４９２９号公報
【特許文献３】特開２００４−１４９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、半導体装置に集積される回路は、レイアウト面積を小さくできることが望まれており、さらなる小型化が期待されている。
【０００６】
本開示はかかる問題点に鑑みてなされたもので、その目的は、レイアウト面積を小さくすることができる保護回路を備えた半導体装置および電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
本開示の半導体装置は、トランジスタと、トリガ素子とを備えている。トランジスタは、トリガ信号に基づいて第１の端子と第２の端子との間を導通させるものである。トリガ素子は、トランジスタが形成されたトランジスタ領域内に形成され、第１の端子に印加された電圧に基づいてトリガ信号を生成するものである。
【０００８】
本開示の電子機器は、トランジスタと、トリガ素子と、内部回路とを備えている。トランジスタは、トリガ信号に基づいて第１の端子と第２の端子との間を導通させるものである。トリガ素子は、トランジスタが形成されたトランジスタ領域内に形成され、第１の端子に印加された電圧に基づいてトリガ信号を生成するものである。内部回路は、第１の端子および第２の端子に接続されたものである。
【０００９】
本開示の半導体装置および電子機器では、第１の端子に印加された電圧に基づいて、トリガ素子がトリガ信号を生成し、トランジスタがそのトリガ信号に基づいてオンオフする。このトリガ素子は、トランジスタ領域内に形成されている。
【発明の効果】
【００１０】
本開示の半導体装置および電子機器によれば、トリガ素子をトランジスタ領域内に形成したので、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【００１１】
【図１】本開示の実施の形態に係る保護回路の一構成例を表すブロック図である。
【図２】図１に示したトリガ素子の等価回路を表す回路図である。
【図３】図１に示したトランジスタおよびトリガ素子のレイアウトを表す平面図および断面図である。
【図４】図１に示したトランジスタのスナップバック動作を説明するための説明図である。
【図５】図１に示したトランジスタにおける電流の流れを説明するための説明図である。
【図６】図１に示した保護回路のレイアウトを模式的に表す説明図である。
【図７】比較例に係る保護回路の一構成例を表すブロック図である。
【図８】図７に示した保護回路のレイアウトを模式的に表す説明図である。
【図９】図７に示したトランジスタのレイアウトを表す平面図および断面図である。
【図１０】変形例に係る保護回路における、トランジスタおよびトリガ素子のレイアウトを表す平面図である。
【図１１】他の変形例に係る保護回路の一構成例を表すブロック図である。
【図１２】他の変形例に係る保護回路の一構成例を表すブロック図である。
【図１３】実施の形態に係る保護回路が適用された半導体装置の一構成例を表すブロック図である。
【図１４】実施の形態に係る保護回路が適用されたテレビジョン装置の外観構成を表す斜視図である。
【発明を実施するための形態】
【００１２】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例
【００１３】
＜１．実施の形態＞
［構成例］
図１は、実施の形態に係る保護回路の一構成例を表すものである。この保護回路１は、電源端子Ｔ１に印加された静電気をグランド端子Ｔ２に逃がすものである。保護回路１は、トリガ素子１０と、インバータ１２と、トランジスタ１３とを備えている。
【００１４】
トリガ素子１０は、電源端子Ｔ１に印加された信号に基づいてトリガ信号Ｓｔを生成するものである。このトリガ素子１０は、後述するように、トランジスタ１３が形成された領域における半導体基板１００Ｐの表面上に構成されるものである。このトリガ素子１０は、所定の時定数τにより電源端子Ｔ１の電圧信号を鈍らせることによりトリガ信号Ｓｔを生成するようになっている。この時定数τは、例えば、ＨＢＭ（Human Body Model）やＣＤＭ（Charged Device Model）などのＥＳＤ試験規格に応じて設定されるものである。ＨＢＭは、帯電した人体からの放電を想定したものであり、時定数τは、例えば１［usec］程度に設定される。また、ＣＤＭは、デバイス自体の帯電を想定したものであり、時定数τは、例えば１［nsec］程度に設定される。これにより、保護回路１では、通常の電源投入時には、その電源電圧の変化がゆるやかであるため、トリガ信号Ｓｔは電源端子Ｔ１の電圧（電源電圧）にほぼ追従する。この場合には、トランジスタ１３がオフ状態を維持するように動作する。一方、静電気が電源端子Ｔ１に印加された場合には、電源端子Ｔ１の電圧が急激に変化するため、トリガ信号Ｓｔは電源端子Ｔ１の電圧に追従しない。この場合には、トランジスタ１３が過渡的にオン状態になり、その静電気を電源側からグランド側に逃がすようになっている。
【００１５】
図２は、トリガ素子１０の等価回路を表すものである。トリガ素子１０は、後述するように、半導体基板１００Ｐの上に、絶縁層１４１および抵抗層１４２等を積層して構成したものであり、抵抗層１４２の抵抗成分と絶縁層１４１の容量成分からなる分布定数回路により表すことができる。この図では、その分布定数回路を、複数の抵抗素子９１と複数の容量素子９２からなるラダーモデルで表現している。具体的には、複数の抵抗素子９１が、互いに直列に接続され、その各タップには、容量素子９２の一端が接続されている。そして、複数の容量素子９２の他端は互いに接続されている。この容量素子９２の他端は、後述するように、半導体基板１００Ｐに対応するものである。この半導体基板１００Ｐは、電圧ＶＳＳが印加されたものである。トリガ素子１０は、このような構成により、時定数τを有する低域通過フィルタとして機能するようになっている。
【００１６】
インバータ１２は、入力された信号を論理反転して出力する回路である。このインバータ１２の入力端子は、トリガ素子１０の出力端子に接続され、インバータ１２の出力端子は、トランジスタ１３のゲートに接続されている。インバータ１２は、奇数段（例えば３段）のインバータ回路から構成され、各インバータ回路は、電圧ＶＤＤと電圧ＶＳＳとの間で論理動作するようになっている。
【００１７】
トランジスタ１３は、Ｎ型のＭＯＳトランジスタであり、ドレインが電源端子Ｔ１に接続され、ゲートがインバータ１２の出力端子に接続され、ソースがグランド端子Ｔ２に接続されている。
【００１８】
図３は、トランジスタ１３およびトリガ素子１０のレイアウトの一例を表すものであり、（Ａ）は平面図を示し、（Ｂ）は、（Ａ）におけるＩＩＩ−ＩＩＩ矢視方向の断面図を示す。トランジスタ１３およびトリガ素子１０は、Ｐ型の半導体基板１００Ｐ上に、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）製造工程を用いて形成されるものである。図３（Ａ）に示したように、半導体基板１００Ｐの表面にリング状に素子分離部９９が形成され、トランジスタ１３およびトリガ素子１０は、この素子分離部９９によって囲まれた領域（トランジスタ領域ＲＴＲ）に形成される。この例では、トランジスタ１３を、４つのトランジスタエレメント２３Ａ〜２３Ｄに分割し、隣り合うトランジスタエレメント２３Ａ〜２３Ｄがドレインまたはソースを共有するようにレイアウトしている。また、この例では、トリガ素子１０を、４つのトリガエレメント１１Ａ〜１１Ｄに分割し、それらの直列接続として構成している。以下、トランジスタエレメント２３Ａ〜２３Ｄのうちの任意の一つを示すものとしてトランジスタエレメント２３を適宜用い、同様に、トリガエレメント１１Ａ〜１１Ｄのうちの任意の一つを示すものとしてトリガエレメント１１を適宜用いる。
【００１９】
トランジスタ１３は、半導体層１０２Ｎ，１１２Ｎ，１２２Ｎと、絶縁層１３１と、導電層１３２を有している。半導体層１０２Ｎ，１１２Ｎ，１２２Ｎは、半導体基板１００Ｐの表面に設けられたＮ型の半導体層である。この半導体基板１００Ｐには、リング状に形成された半導体層１２９Ｐを介して、外部から電圧ＶＳＳが供給されるようになっている。半導体層１０２Ｎと半導体層１２２Ｎとは、所定の間隔を隔てて分離して形成され、半導体層１２２Ｎと半導体層１１２Ｎとは、所定の間隔を隔てて分離して形成されている。半導体層１０２Ｎは、トランジスタ１３のドレインに対応するものであり、半導体層１１２Ｎは、トランジスタ１３のソースに対応するものである。絶縁層１３１は、半導体層１１２Ｎと半導体層１２２Ｎとの間の領域における半導体基板１００Ｐの上に形成されている。この絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ2）などにより構成されるものである。絶縁層１３１の上には、導電層１３２が形成されている。この導電層１３２は、トランジスタ１３のゲートに対応するものである。導電層１３２は、例えば、ポリシリコンを、コバルト（Ｃｏ）やニッケル（Ｎｉ）などを用いてシリサイド化したものにより構成される。この導電層１３２は、製造工程において、半導体層１１２Ｎと半導体層１２２Ｎを分離して形成するためのマスク層としても機能するものである。各トランジスタエレメント２３Ａ〜２３Ｄの導電層１３２（ゲート）は、互いに接続され、配線を介して、図示しないインバータ１２の出力端子に接続されている。
【００２０】
各トリガエレメント１１Ａ〜１１Ｄは、絶縁層１４１と、抵抗層１４２と、ブロック層１４３とを有している。絶縁層１４１は、半導体層１０２Ｎ（ドレイン）と半導体層１２２Ｎとの間の領域における半導体基板１００Ｐの上に形成されている。この絶縁層１４１は、絶縁層１３１と同様に、例えば、酸化シリコンなどにより構成されるものである。絶縁層１４１の上には、抵抗層１４２が形成されている。この抵抗層１４２は、例えば、ポリシリコンにより構成されるものであり、シリサイド化されていないものである。すなわち、この抵抗層１４２は、導電層１３２と異なり、シリサイド化しないことにより、高い抵抗値を実現するようになっている。抵抗層１４２の上には、ブロック層１４３が形成されている。このブロック層１４３は、例えば、窒化膜により構成されるものである。このブロック層１４３は、製造工程において、導電層１３２をシリサイド化する際に、抵抗層１４２がシリサイド化されないようにブロックする機能を有している。また、ブロック層１４３は、半導体層１０２Ｎと半導体層１２２Ｎを分離して形成するためのマスク層としての機能をも有している。各トリガエレメント１１Ａ〜１１Ｄの抵抗層１４２は、コンタクト１４４や配線１４５を介して直列接続され、その一端（一番左のトリガエレメント１１Ａの上端）は、図示しない電源端子Ｔ１に接続され、他端（一番右のトリガエレメント１１Ｄの上端）は、図示しないインバータ１２の入力端子に接続されている。
【００２１】
半導体基板１００Ｐ、半導体層１０２Ｎ，１１２Ｎ，１２２Ｎ、導電層１３２、およびブロック層１４３の上には、絶縁層１３０がこれらを覆うように形成されている。この絶縁層１３０は、例えば、酸化シリコンなどの絶縁材料から構成されるものである。絶縁層１３０の半導体層１０２Ｎ（ドレイン）に対応する部分には、開口部が形成され、この開口部には、配線１０４と半導体層１０２Ｎとを接続するためのコンタクト１０３が形成されている。各トランジスタエレメント２３Ａ〜２３Ｄの配線１０４（ドレイン配線）は、互いに接続され、図示しない電源端子Ｔ１に接続されている。また、絶縁層１３０の半導体層１１２Ｎ（ソース）に対応する部分には、開口部が形成され、この開口部には、配線１１４と半導体層１１２Ｎとを接続するためのコンタクト１１３が形成されている。各トランジスタエレメント２３Ａ〜２３Ｄの配線１１４（ソース配線）は、互いに接続され、図示しないグランド端子Ｔ２に接続されている。
【００２２】
製造工程の観点からは、まず、半導体基板１００Ｐに素子分離部９９が形成される。そして、半導体基板１００Ｐの上に、絶縁層１３１，１４１が同じ工程により同時に形成され、その後に、導電層１３２（ゲート）と抵抗層１４２が同じ工程により同時に形成される。なお、この時点では、導電層１３２はシリサイド化されていない。そして、半導体基板１００Ｐの表面に、半導体層１０２Ｎ（ドレイン），１１２Ｎ，１２２Ｎ（ソース）が同時に形成されるとともに、半導体層１２９Ｐが形成される。次に、抵抗層１４２の上にブロック層１４３が形成され、その後に、シリサイド化工程により、導電層１３２が選択的にシリサイド化される。そして、半導体基板１００Ｐ、半導体層１０２Ｎ，１１２Ｎ，１２２Ｎ、導電層１３２、ブロック層１４３等を覆うように絶縁層１３０が形成される。その後に、この絶縁層１３０にコンタクト孔が形成され、コンタクト１０３，１１３、配線１０４，１１４等が形成される。
【００２３】
このように、保護回路１では、半導体層１０２Ｎ（ドレイン）と半導体層１１２Ｎ（ソース）との間に半導体層１２２Ｎを設けている。これにより、後述するように、トランジスタ１３がスナップバック動作を起こしやすくなり、静電気に対する耐性を高めることができる。
【００２４】
また、保護回路１では、半導体層１０２Ｎ（ドレイン）と半導体層１２２Ｎとの間の領域における半導体基板１００Ｐの上に、絶縁層１４１および抵抗層１４２等を積層してトリガ素子１０（トリガエレメント１１Ａ〜１１Ｄ）を形成している。これにより、抵抗層１４２の抵抗成分と絶縁層１４１の容量成分とを用いて、トリガ素子１０の時定数τを実現するとともに、トリガ素子１０をトランジスタ１３の領域内に形成することができるため、保護回路１のレイアウト面積を小さくすることができるようになっている。
【００２５】
ここで、電源端子Ｔ１は、本開示における「第１の端子」の一具体例に対応し、グランド端子Ｔ２は、本開示における「第２の端子」の一具体例に対応する。絶縁層１４１は、本開示における「第１の絶縁層」の一具体例に対応する。半導体基板１００Ｐは、本開示における「第１の半導体層」の一具体例に対応する。半導体層１０２Ｎは、本開示における「第２の半導体層」の一具体例に対応する。半導体層１１２Ｎは、本開示における「第３の半導体層」の一具体例に対応する。半導体層１２２Ｎは、本開示における「第４の半導体層」の一具体例に対応する。絶縁層１３１は、本開示における「第２の絶縁層」の一具体例に対応する。
【００２６】
［動作および作用］
続いて、本実施の形態の保護回路１の動作および作用について説明する。
【００２７】
（全体動作概要）
まず、図１を参照して、保護回路１の全体動作概要を説明する。トリガ素子１０は、時定数τにより電源端子Ｔ１の電圧信号を鈍らせることによりトリガ信号Ｓｔを生成する。インバータ１２は、トリガ信号Ｓｔを論理反転する。トランジスタ１３は、論理反転されたトリガ信号Ｓｔに基づいてオンオフする。これにより、保護回路１では、通常の電源投入時には、トランジスタ１３がオフ状態を維持するように動作し、一方、静電気が電源端子Ｔ１に印加された場合には、トランジスタ１３が過渡的にオン状態になり、その静電気を電源側からグランド側に逃がすように動作する。
【００２８】
（静電気に対する耐性について）
保護回路１では、静電気が電源端子Ｔ１に印加された場合、トランジスタ１３のゲート電圧が過渡的に高レベルとなることにより、トランジスタ１３がオン状態になり、その静電気を電源側からグランド側に逃がす。その際、トランジスタ１３は、以下に説明する、いわゆるスナップバック動作を行うことにより、静電気を電源側からグランド側へ逃がしやすくしている。
【００２９】
図４は、スナップバック動作を模式的に表すものである。トランジスタ１３のゲート電圧が高レベルになり、トランジスタ１３がオン状態になると、半導体層１０２Ｎ（ドレイン）から半導体層１１２Ｎ（ソース）へ電流が流れる。このとき、電源端子Ｔ１に静電気が印加されているので、半導体層１０２Ｎ（ドレイン）には通常の動作状態に比べて非常に高い電圧が生じることとなる。このような場合には、半導体層１０２（ドレイン）から半導体基板１００Ｐに向かって電流が流れ、半導体基板１００Ｐの電位が上昇していく。そして、半導体基板１００Ｐの電位がある電圧に到達すると、図４に示したように、半導体層１０２Ｎ、半導体基板１００Ｐ、半導体層１１２Ｎが、ＮＰＮの寄生バイポーラトランジスタＢＪＴを構成し、半導体層１０２Ｎから、半導体基板１００Ｐを介して半導体層１１２Ｎにより多くの電流が流れるようになる。すなわち、トランジスタ１３は、このスナップバック動作により、通常の動作状態におけるＭＯＳトランジスタのドレイン電流以上の電流を流すことができるようになり、静電気を電源側からグランド側へより効率的に逃がすことができる。このように、保護回路１では、トランジスタ１３がスナックバック動作を行うことにより、静電気に対する耐性を高めることができる。
【００３０】
また、トランジスタ１３では、半導体層１０２Ｎ（ドレイン）と半導体層１１２Ｎ（ソース）との間に半導体層１２２Ｎを設けている。すなわち、半導体層１０２Ｎ（ドレイン）と半導体層１２２Ｎとを分離して形成し、半導体層１０２Ｎ，１２２Ｎの間に、これらに比べて抵抗率が高い半導体基板１００Ｐを挟む構成になっている。これにより、スナップバック動作時におけるドレイン／ソース間の抵抗成分を低くすることができ、より電流を流れやすくすることができ、静電気を電源側からグランド側へより効率的に逃がすことができる。
【００３１】
また、半導体層１０２Ｎ，１２２Ｎに挟まれた半導体基板１００Ｐの部分において、以下に示すように、電流の集中を防ぐことができ、静電気に対する耐性を高めることができる。
【００３２】
図５は、トランジスタ１３がオン状態になったときの電流の流れを模式的に表すものである。配線１０４から半導体層１０２Ｎ（ドレイン）に流れ込んだ電流Ｉは、図５に示したように半導体層１０２Ｎの表面付近を流れる。そして、この電流Ｉがトリガエレメント１１の下部付近において半導体基板１００Ｐに流れ込むと、この電流Ｉは分散して流れる、電流密度が低くなる。その後、この電流Ｉは、半導体基板１００Ｐから半導体層１２２Ｎに流れ込む。この半導体層１２２Ｎでは、電流Ｉは、その半導体層１２２Ｎの表面付近を流れる。このように、トランジスタ１３では、半導体層１０２Ｎ（ドレイン）と半導体層１２２Ｎとの間の半導体基板１００Ｐにおいて、電流Ｉが分散して流れる。これにより、この領域における電流密度を下げることができるため、静電気に対する耐性を高めることができる。
【００３３】
（面積について）
保護回路１では、トリガ素子１０（トリガエレメント１１Ａ〜１１Ｄ）を、トランジスタ１３が形成された領域に形成している。これにより、以下に示すように、保護回路１の面積を小さくすることができる。
【００３４】
図６は、保護回路１のレイアウトを表すものである。保護回路１は、例えば、電源端子Ｔ１用のパッド（パッド領域ＲＰＡＤ）の近くに配置される。インバータ領域ＲＩＮＶは、インバータ１２が配置される領域である。トランジスタ領域ＲＴＲは、トランジスタ１３およびトリガ素子１０が配置される領域である。保護回路１では、トリガ素子１０をトランジスタ１３とともにトランジスタ領域ＲＴＲに配置したので、後述する比較例に係る保護回路１Ｒに比べて、面積を小さくすることができる。
【００３５】
（製造工程について）
また、保護回路１では、抵抗層１４２を、導電層１３２（ゲート）と同じ材料（例えばポリシリコン）で形成するとともに、その上にブロック層１４３を形成して、抵抗層１４２がシリサイド化しないようにしたので、製造プロセスをシンプルにすることができる。すなわち、仮に、導電層１３２とは別の製造工程により抵抗層１４２を形成する場合には、製造工程が増加するため、製造プロセスが複雑になってしまうおそれがある。一方、保護回路１では、抵抗層１４２を導電層１３２（ゲート）と同じ製造工程で形成し、その後に、導電層１３２のみを選択的にシリサイド化するようにしている。これにより、高い抵抗率の抵抗層１４２と、低い抵抗率の導電層１３２とを、シンプルな製造プロセスで形成することができる。
【００３６】
（比較例）
次に、比較例に係る保護回路１Ｒと対比して、実施の形態に係る保護回路１の効果を説明する。本比較例は、トリガ信号Ｓｔを生成する回路構成が、本実施の形態とは異なるものである。その他の構成は、本実施の形態（図１など）と同様である。
【００３７】
図７は、比較例に係る保護回路１Ｒの一構成例を表すものである。図８は、保護回路１Ｒのレイアウトを表すものである。保護回路１Ｒは、トリガ回路９０Ｒと、トランジスタ１３Ｒとを備えている。トリガ回路９０Ｒは、電源端子Ｔ１における電圧信号に基づいてトリガ信号Ｓｔを生成するものであり、抵抗素子９１Ｒと、容量素子９２Ｒとを有している。抵抗素子９１Ｒの一端は電源端子Ｔ１に接続され、他端は容量素子９２Ｒの一端およびインバータ１２の入力端子に接続されている。容量素子９２Ｒの一端は抵抗素子９１Ｒの他端およびインバータ１２の入力端子に接続され、他端はグランド端子Ｔ２に接続されている。この構成により、トリガ回路９０Ｒは、時定数τを有する低域通過フィルタとして機能する。すなわち、このトリガ回路９０Ｒは集中定数回路であり、この抵抗素子９１Ｒの抵抗値および容量素子９２Ｒの容量値により、トリガ回路９０Ｒの時定数τが決定される。抵抗素子９１Ｒは抵抗素子領域ＲＲＥＳに配置され、容量素子９２Ｒは容量素子領域ＲＣＡＰに配置される。
【００３８】
図９は、トランジスタ１３Ｒのレイアウトの一例を表すものであり、（Ａ）は平面図を示し、（Ｂ）は、（Ａ）におけるＩＸ−ＩＸ矢視方向の断面図を示す。この例でも、トランジスタ１３Ｒは、４つのトランジスタエレメント２３ＲＡ〜２３ＲＤに分割されている。トランジスタ１３Ｒは、半導体層１０２Ｎ（ドレイン）と半導体層１１２Ｎ（ソース）との間に半導体層１２２Ｎを有している。半導体層１０２Ｎ（ドレイン）と半導体層１２２Ｎとの間の領域における半導体基板１００Ｐの上には、ブロック層１４３Ｒが形成されている。すなわち、実施の形態に係る保護回路１では、この部分には、絶縁層１４１、抵抗層１４２、およびブロック層１４３からなるトリガエレメント１１を形成したが、比較例に係る保護回路１Ｒでは、この部分にブロック層１４３Ｒのみを形成している。このブロック層１４３Ｒは、製造工程において、半導体層１０２Ｒと半導体層１２２Ｒを分離して形成するためのものである。
【００３９】
比較例に係る保護回路１Ｒでも、実施の形態に係る保護回路１と全く同様に、静電気に対する耐性を高めることができる。しかしながら、比較例に係る保護回路１Ｒでは、抵抗素子９１Ｒと容量素子９２Ｒとを、互いに別体として構成し、図８に示したように、トランジスタ領域ＲＴＲとは異なる専用の領域（抵抗素子領域ＲＲＥＳおよび容量素子領域ＲＣＡＰ）にそれぞれ形成している。よって、保護回路１Ｒ全体のレイアウト面積が大きくなってしまうおそれがある。特に、ＨＢＭのＥＳＤ試験規格を満たすように設計する場合には、時定数τを大きい値にする必要があり、抵抗素子９１Ｒの抵抗値や容量素子９２Ｒの容量値は、それぞれ大きい値になってしまう（例えば５００［ｋΩ］と５［ｐＦ］など）。この場合には、抵抗素子領域ＲＲＥＳや容量素子領域ＲＣＡＰの面積が大きくなってしまい、保護回路１Ｒ全体のレイアウト面積が大きくなってしまうおそれがある。
【００４０】
一方、実施の形態に係る保護回路１では、トランジスタ領域ＲＴＲにおいて、半導体基板１００Ｐ上に、絶縁層１４１、抵抗層１４２などを積層してトリガ素子１０（トリガエレメント１１Ａ〜１１Ｄ）を構成している。すなわち、保護回路１では、トリガ素子１０を、抵抗層１４２の抵抗成分と絶縁層１４１の容量成分からなる分布定数回路として、一体として構成しているため、比較例に係る抵抗素子９１Ｒと容量素子９２Ｒのように互いに別体として構成する場合に比べ、コンパクトな構成にすることができる。また、保護回路１では、このトリガ素子１０をトランジスタ領域ＲＴＲに形成しており、トリガ素子１０専用の領域を必要としない。これにより、保護回路１全体のレイアウト面積（図６）を、比較例に係る保護回路１Ｒ全体のレイアウト面積（図８）のレイアウト面積と比べて小さくすることができる。言い換えれば、比較例に係る保護回路１Ｒでは、静電気に対する耐性を高めるために、ブロック層１４３Ｒを設けて半導体層１０２Ｎと半導体層１２２Ｎを分離して形成したが、実施の形態に係る保護回路１では、このブロック層１４３が形成されるスペースに、トリガ素子１０を形成することにより、スペースを有効利用している。このようにして、保護回路１では、レイアウト面積を小さくすることができる。
【００４１】
［効果］
以上のように本実施の形態では、トリガ素子をトランジスタ領域に形成したので、保護回路のレイアウト面積を小さくすることができる。
【００４２】
また、本実施の形態では、トリガ素子を、抵抗層の抵抗成分と絶縁層の容量成分からなる分布定数回路として一体として構成したので、トリガ素子をコンパクトな構成にすることができ、保護回路のレイアウト面積を小さくすることができる。
【００４３】
また、本実施の形態では、抵抗層を、導電層（ゲート）と同じ材料で形成するとともに、その上にブロック層を形成して、この抵抗層がシリサイド化しないようにしたので、製造プロセスをシンプルにすることができる。
【００４４】
［変形例１］
上記実施の形態では、トランジスタ１３を、４つのトランジスタエレメント２３Ａ〜２３Ｄに分割したが、これに限定されるものではなく、これに代えて、例えば、トランジスタ１３を、３つ以下または５つ以上のトランジスタエレメント２３に分割してもよいし、トランジスタ１３を複数のトランジスタエレメントに分割しなくてもよい。
【００４５】
また、上記実施の形態では、トリガ素子１０を４つのトリガエレメント１１Ａ〜１１Ｄにより構成したが、これに限定されるものではなく、これに代えて、トリガ素子１０を３つ以下または５つ以上のトリガエレメントにより構成してもよい。
【００４６】
［変形例２］
上記実施の形態では、トランジスタエレメント２３の数だけトリガエレメント１１を設け、それらのトリガエレメント１１を直列接続したが、これに限定されるものではなく、例えば、トランジスタエレメント２３の数よりも少ない数のトリガエレメント１１を直列接続してもよい。図１０に示す例では、左側の２つのトリガエレメント１１Ａ，１１Ｂを直列接続し、その一端（一番左のトリガエレメント１１Ａの上端）を電源端子Ｔ１と接続し、他端（左から２番目のトリガエレメント１１Ｂの上端）をインバータ１２の入力端子に接続している。また、この例では、左から３番目のトリガエレメント１１Ｃの上端を、左から２番目のトリガエレメント１１Ｂの上端と接続するとともに、左から３番目のトリガエレメント１１Ｃの下端を、左から４番目のトリガエレメント１１Ｄの下端と接続することにより、これらの２つのトリガエレメント１１Ｃ，１１Ｄを容量素子として用いている。
【００４７】
［変形例３］
上記実施の形態では、トリガ素子１０がトリガ信号Ｓｔを生成したが、これに限定されるものではなく、例えば、トリガ素子１０に他の素子を加えたトリガ回路がトリガ信号Ｓｔを生成してもよい。具体的には、例えば、図１１に示す保護回路１Ｃのように、トリガ素子１０と、インバータ１２の入力端子とグランド端子Ｔ２の間に挿設された容量素子１４を用いてトリガ回路９０Ｃを構成してもよい。また、例えば、図示しないが、トリガ素子１０にさらに抵抗素子を直列接続してトリガ回路を構成してもよい。
【００４８】
［変形例４］
上記実施の形態では、トランジスタ１３のバックゲートに電圧ＶＳＳを印加したが、これに限定されるものではなく、これに代えて、例えば、図１２に示す保護回路１Ｄのように、インバータ１２の出力電圧を、トランジスタ１３Ｄのバックゲートに供給してもよい。これにより、トランジスタ１３Ｄにおけるスナップバック動作時のバックゲートの電圧をより高くすることができるため、ドレイン／ソース間の抵抗成分を低くすることができ、より電流を流れやすくすることができる。なお、この場合には、トランジスタ１３のバックゲートとしてのＰ型のウェルを設けるとともに、このＰ型のウェルと半導体基板１００Ｐとの間に、これらを互いに電気的に分離するための、電圧ＶＤＤが印加されたＮウェルを設けることが望ましい。
【００４９】
＜２．適用例＞
次に、上記実施の形態および変形例で説明した保護回路の適用例について説明する。
【００５０】
図１３は、上記実施の形態等の保護回路が適用される半導体装置２の構成例を表すものである。この半導体装置２は、内部回路３０と、保護回路２０Ａ，２０Ｂ，２０Ｃとを備えている。内部回路３０は、電源端子Ｔ１を介して電圧ＶＤＤが供給されるとともに、グランド端子Ｔ２を介して電圧ＶＳＳが供給される。そして、内部回路３０は、入力端子Ｔinを介して供給された入力電圧Ｖinに基づいて処理を行い、その処理の結果を出力電圧Ｖoutとして、出力端子Ｔoutへ出力する。保護回路２０Ａは、電源端子Ｔ１とグランド端子Ｔ２との間に挿設されたものであり、保護回路２０Ｂは、入力端子Ｔinとグランド端子Ｔ２との間に挿設されたものであり、保護回路２０Ｃは、出力端子Ｔoutとグランド端子Ｔ３との間に挿設されたものである。保護回路２０Ａ〜２０Ｃは、上記実施の形態等に係る保護回路により構成されている。すなわち、上記実施の形態等に係る保護回路は、電源端子Ｔ１だけでなく、入力端子Ｔinや出力端子Ｔoutなど、様々な端子に適用することができる。
【００５１】
図１４は、上記実施の形態等の保護回路が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有している。このテレビジョン装置には、上記実施の形態等に係る保護回路を有する半導体装置が内蔵されている。
【００５２】
上記実施の形態等の保護回路は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の保護回路は、あらゆる分野の電子機器に適用することが可能である。
【００５３】
以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【００５４】
例えば、上記の実施の形態等では、トランジスタ１３をＮ型のＭＯＳトランジスタで構成したが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタで構成してもよい。この場合には、インバータ１２の代わりに、論理反転せずに、入力された論理レベルで出力するバッファ回路などを設けることが望ましい。
【００５５】
また、例えば、上記実施の形態等では、抵抗層１４２は、導電層１３２と同じ材料（例えばポリシリコン）で形成したが、これに限定されるものではなく、これに代えて、導電層１３２とは異なる材料で形成してもよい。この場合でも、保護回路のレイアウト面積を小さくすることができる。
【００５６】
なお、本技術は以下のような構成とすることができる。
【００５７】
（１）トリガ信号に基づいて第１の端子と第２の端子との間を導通させるトランジスタと
前記トランジスタが形成されたトランジスタ領域内に形成され、前記第１の端子に印加された電圧に基づいて前記トリガ信号を生成するトリガ素子と
を備えた半導体装置。
【００５８】
（２）前記トリガ素子は、
前記トランジスタ領域の一部の表面上に設けられた第１の絶縁層と、
前記第１の絶縁層の上に設けられた抵抗層と
を有する
前記（１）に記載の半導体装置。
【００５９】
（３）前記トリガ素子は、前記抵抗層の上に形成されたブロック層を有する
前記（２）に記載の半導体装置。
【００６０】
（４）前記トランジスタは、
第１導電型の第１の半導体層と、
前記第１の端子に接続され、前記第１の半導体層内の表面側に選択的に設けられた第２導電型の第２の半導体層と、
前記第２の端子に接続され、前記第１の半導体層内の表面側に、前記第２の半導体層と離間して選択的に設けられた前記第２導電型の第３の半導体層と、
前記第１の半導体層内の表面側において、前記第２の半導体層と前記第３の半導体層との間に設けられた前記第２導電型の第４の半導体層と、
前記第３の半導体層と前記第４の半導体層との間の前記第１の半導体層の表面上に設けられた第２の絶縁層と、
前記第２の絶縁層の上に設けられ、前記トリガ信号に応じた信号が供給される導電層と
を有する
前記（２）または（３）に記載の半導体装置。
【００６１】
（５）前記トリガ素子は、前記第２の半導体層と前記第３の半導体層との間の前記第１の半導体層の表面上に設けられた
前記（４）に記載の半導体装置。
【００６２】
（６）前記トリガ素子は、前記第２の半導体層、前記第３の半導体層、および前記第４の半導体層の配置方向と交差する方向に延伸し、一端は前記第１の端子に導かれ、他端は前記導電層に導かれている
前記（５）に記載の半導体装置。
【００６３】
（７）前記トリガ素子の他端に導かれた入力端子と、前記導電層に接続された出力端子とを有するインバータをさらに備え、
前記第１導電型はＰ型であり、
前記第２導電型はＮ型である
前記（６）に記載の半導体装置。
【００６４】
（８）前記抵抗層は、ポリシリコン層であり、
前記導電層は、ポリシリコン層がシリサイド化されたものである
前記（４）から（７）のいずれかに記載の半導体装置。
【００６５】
（９）前記トリガ素子は、前記抵抗層の抵抗成分、および前記第１の絶縁層の容量成分を有する分布定数素子である
前記（１）から（８）のいずれかに記載の半導体装置。
【００６６】
（１０）前記トランジスタは、所定数のトランジスタエレメントからなり、
前記トリガ素子は、前記所定数のトリガエレメントからなる
前記（１）から（９）のいずれかに記載の半導体装置。
【００６７】
（１１）トリガ信号に基づいて第１の端子と第２の端子との間を導通させるトランジスタと、
前記トランジスタが形成されたトランジスタ領域内に形成され、前記第１の端子に印加された電圧に基づいて前記トリガ信号を生成するトリガ素子と、
前記第１の端子および前記第２の端子に接続された内部回路と
を備えた電子機器。
【符号の説明】
【００６８】
１，１Ｃ，１Ｄ，２０Ａ〜２０Ｃ…保護回路、２…半導体装置、１０…トリガ素子、１１，１１Ａ〜１１Ｄ…トリガエレメント、１２…インバータ、１３，１３Ｄ…トランジスタ、１４…容量素子、２３，２３Ａ〜２３Ｄ…トランジスタエレメント、３０…内部回路、９０Ｃ…トリガ回路、９１…抵抗素子、９２…容量素子、９９…素子分離部、１００Ｐ…半導体基板、１０２Ｎ，１１２Ｎ，１２２Ｎ，１２９Ｐ…半導体層、１０３…コンタクト、１０４…配線、１１３…コンタクト、１１４…配線、１３０…絶縁層、１３１…絶縁層、１３２…導電層、１４１…絶縁層、１４２…抵抗層、１４３…ブロック層、ＲＩＮＶ…インバータ領域、ＲＰＡＤ…パッド領域、ＲＴＲ…トランジスタ領域。Ｔ１…電源端子、Ｔ２…グランド端子、Ｔin…入力端子、Ｔout…出力端子、ＶＤＤ，ＶＳＳ…電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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