(57)【要約】【課題】外部基準信号に対して周波数及び位相が揃った周波数信号を出力することが可能な発振装置を提供する。【解決手段】発振装置に設けられているＰＬＬ回路内の電圧制御発振部（ＯＣＸＯ１）は制御電圧に応じた周波数ｆ１の発振周波数信号を発振し、分周部５は、この発振周波数信号の周波数を外部から入力される基準周波数信号の周波数ｆ２に揃えるため、発振周波数信号の周波数を１／Ｎ（Ｎは自然数）に分周する。位相比較部３は、分周された発振周波数信号の位相と、基準周波数信号の位相とを比較して位相差に応じた信号を出力し、制御電圧供給部（ＬＰＦ２）は、この位相差に応じた信号に対応する制御電圧を生成し、前記電圧制御発振部に供給する。また、前記分周部５にて分周された発振周波数信号は、外部へ出力される出力周波数信号ともなっている。【選択図】図３
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【特許請求の範囲】
【請求項１】
制御電圧に応じた周波数ｆ１の発振周波数信号を発振する電圧制御発振部と、
前記発振周波数信号の周波数を１／Ｎ（Ｎは自然数）に分周して、外部から入力される基準周波数信号の周波数ｆ２に揃えるための分周部と、
分周された前記発振周波数信号の位相と、前記基準周波数信号の位相とを比較し、位相差に応じた信号を出力する位相比較部と、
前記位相差に応じた信号に対応する制御電圧を生成し、前記電圧制御発振部に供給する制御電圧供給部と、を備え、
前記分周された発振周波数信号を外部へ出力することを特徴とする発振装置。
【請求項２】
前記分周部は、Ｎが２以上の自然数であることを特徴とする請求項１に記載の発振装置。
【請求項３】
前記分周部は、Ｎが１であることを特徴とする請求項１に記載の発振装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（Phase Locked Loop）回路を備えた発振装置から出力される周波数信号の位相を調整する技術に関する。
【背景技術】
【０００２】
移動体通信や地上ディジタル放送などの基地局に設けられる周波数シンセサイザは、外部同期用のＰＬＬ回路を含む発振装置を備えている。外部同期用のＰＬＬ回路は、ＶＣＸＯ（Voltage-Controlled Crystal Oscillator）を備えた後段のディジタルＰＬＬへ向けて、外部から取得した基準周波数信号と揃った周波数を持つ周波数信号を出力する。
【０００３】
セシウム周波数標準発振器やルビジウム標準発振器等の標準発振器にて発振させた周波数信号を分配して供給される基準周波数信号は、これらの機器や伝送路に不具合が生じた場合などに、入力が一時的に途絶することがある。また、周波数シンセサイザ本体のメンテナンス等に際しては、電源を切り、その後、再投入する操作が行われる。
【０００４】
発明者は、このような基準周波数信号の途絶後の復帰時や電源再投入の後、その前後でＰＬＬ回路から出力される周波数信号を比較したところ、ＰＬＬ回路がロックして出力周波の周波数が基準周波数信号の周波数と揃った場合でも、復帰や電源投入等の度にこれらの周波数信号間の位相がずれて一定とならない場合があることを見出した。
【０００５】
この種のＰＬＬ回路から出力される周波数信号は、同じシステム内の別の装置の外部同期信号として使用される場合がある。この装置が元の基準周波数信号との位相関係が常に一定であることを条件として動作しているとき、上述のようにＰＬＬ回路の出力周波数の位相がずれると、当該装置の内部でクロックずれが発生し、動作のタイミングがずれてエラーが発生したりする場合がある。
【０００６】
ここで引用文献１には、半導体集積回路内の複数の機能ブロックに内部クロック信号を供給するにあたり、外部から入力されるクロック信号に対して一定の位相差を持って同期した内部クロック信号を生成するＰＬＬ回路が記載されている。当該ＰＬＬ回路は、遅延回路にて外部クロック信号に対して位相差を与え、さらに分周器や逓倍器にて分周、逓倍した内部クロックを出力するものであるが、引用文献１には、外部クロックの途絶や電源投入前後における内部クロックの位相の安定性に係る記載はない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−１２０４４３号公報（段落０００２〜０００５、図６）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明はこのような事情の下になされたものであり、その目的は、外部基準信号に対して周波数及び位相が揃った周波数信号を出力することが可能な発振装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る発振装置は、制御電圧に応じた周波数ｆ１の発振周波数信号を発振する電圧制御発振部と、
前記発振周波数信号の周波数を１／Ｎ（Ｎは自然数）に分周して、外部から入力される基準周波数信号の周波数ｆ２に揃えるための分周部と、
分周された前記発振周波数信号の位相と、前記基準周波数信号の位相とを比較し、位相差に応じた信号を出力する位相比較部と、
前記位相差に応じた信号に対応する制御電圧を生成し、前記電圧制御発振部に供給する制御電圧供給部と、を備え、
前記分周された発振周波数信号を外部へ出力することを特徴とする。  
ここで前記分周部は、Ｎが２以上の自然数であるか、Ｎが１である。
【発明の効果】
【００１０】
本発明によれば、ＰＬＬ回路を用い、電圧制御発振部にて発振させた周波数ｆ１の発振周波数信号を分周部にて１／Ｎに分周し、分周後の発振周波数信号と位相比較される基準周波数信号の周波数ｆ２に揃えると共に、当該分周された発振周波数信号を外部へ出力する。この結果、基準周波数信号、位相比較用の周波数信号、外部に出力される周波数信号の周波数及び位相関係が一定になるので、安定した周波数信号を出力することができる。
【図面の簡単な説明】
【００１１】
【図１】従来の外部同期用のＰＬＬ回路のブロック図である。
【図２】前記従来のＰＬＬ回路における基準周波数信号と出力周波数信号との位相関係を示した説明図である。
【図３】本発明の実施の形態に係るＰＬＬ回路のブロック図である。
【図４】実施の形態のＰＬＬ回路における分周後の発振周波数信号と、基準周波数信号との位相関係を示した説明図である。
【図５】他の実施の形態に係るＰＬＬ回路のブロック図である。
【図６】比較例に係るＰＬＬ回路のブロック図である。
【図７】比較例のＰＬＬ回路にて周波数信号の位相のずれが発生するメカニズムの説明図である。
【発明を実施するための形態】
【００１２】
初めに、本発明の特徴を理解するために、従来の外部同期用のＰＬＬ回路の構成について説明しておく。図１のブロック図に示すＰＬＬ回路は、電圧制御発振部であるＯＣＸＯ（Oven-Controlled Crystal Oscillator）１にて発振した矩形波である発振周波数信号（周波数ｆ１＝４０ＭＨｚ）を分周器５（分周部）にて１／４分周する（分周比Ｎ＝４）。そして位相比較器３（位相比較部）にて、分周された発振周波数信号と、外部から入力された矩形波である基準周波数信号（周波数ｆ２＝１０ＭＨｚ）との位相比較を行う。ここで図中の７１は基準周波数信号の入力端子、６１は基準周波数信号の高周波成分を除去するＬＰＦ（Low-Pass Filter）である。
【００１３】
位相比較器３は、これらの周波数信号の位相差に応じた信号を出力し、この信号がチャージポンプ４にて昇圧され、ループフィルタを成すＬＰＦ２に供給される。ＬＰＦ２は、位相差に対応する信号を直流電圧に変換して、周波数の制御電圧としてＯＣＸＯ１に供給する。従って、ＬＰＦ２は、本実施の形態の制御電圧供給部としての役割を果たす。
【００１４】
ＯＣＸＯ１は、恒温槽（オーブン）によって周波数信号を発振する水晶振動子の周囲の温度を一定に保ち、発振周波数に対する周囲の温度変化の影響を低減して高精度で安定性の高い周波数を持つ周波数信号を発振することができる。そして、位相比較器３における基準周波数信号との位相比較の結果を制御電圧としてフィードバックすることにより、高精度で周波数及び位相の調整を行うことができる。
【００１５】
こうして周波数及び位相が調整された発振周波数信号は、ＬＰＦ６２にて高周波成分が除去され、増幅器６４にて増幅されると共に、ＢＰＦ（Band-Pass Filter）６３、６５にて所望の周波数範囲内の信号が取り出され、出力端子７２より後段のディジタルＰＬＬへと出力される。以下、出力端子７２より出力される周波数信号を出力周波数信号という場合がある。
【００１６】
例えば、基準周波数信号の途絶後の復帰や電源再投入に伴い、図１に示したＰＬＬ回路にて、分周器５で分周された発振周波数信号と基準周波数信号との周波数、位相調整が行われているとする。また図２に示すように、基準周波数信号は周波数が１０ＭＨｚであり、ＯＣＸＯ１にて周波数がほぼ４０ＭＨｚの周波数信号を発振させ、この発振周波数信号を分周器５にて１／４分周して基準周波数との位相比較が行われるとする。この結果、分周後の周波数信号（図２中、破線で示してある）と基準周波数信号との周波数及び位相が揃うとＰＬＬ回路がロックする（例えば図２の（１））。
【００１７】
このとき、基準周波数信号と出力周波数信号との位相の関係について説明する。
図２の１段目の波形図に示すように、外部からは１０ＭＨｚの基準周波数信号が入力されている。一方、ＰＬＬ回路内部のＯＣＸＯ１は４０ＭＨｚの周波数信号を発振している（４、６、８、１０段目の波形図（１）〜（４））。
【００１８】
例えば、４段目に記載の発振周波数信号（１）の波形図に矢印を記載したタイミングにて立ち上がる矩形波を分周器５にて分周して１０ＭＨｚの１／４分周周波数信号（１）を得る。位相比較器３では、この１／４分周周波数信号（１）と基準周波数信号との位相比較が行われ（破線で示してある）、当該基準周波数信号と位相が一致した４０ＭＨｚの周波数信号が出力端子７２より出力される。
【００１９】
４０ＭＨｚの発振周波数信号を分周する場合、この発振周波数信号（１）に対して、１〜３周期分だけ位相がずれた発振周波数信号（２）〜（４）を分周して１／４分周周波数信号（２）〜（４）が得られる場合がある。これらの場合であっても、１／４分周周波数信号（２）〜（４）の位相を基準周波数信号の位相に一致させたとき、出力周波数信号の位相は互いに一致する。
【００２０】
このように、分周を実行するタイミングに係らず、基準周波数信号との位相関係が一定の出力周波数信号を出力可能なＰＬＬ回路と比較して、例えば４０ＭＨｚの発振周波数信号を１／４分周して、１０ＭＨｚの周波数信号を出力する場合には、出力周波数の位相がずれることがある（後述の比較例参照）。
本発明の発振装置に設けられているＰＬＬ回路は、このような課題に基づいてなされている。  
図３に本発明の実施の形態に係る外部同期用のＰＬＬ回路（＜実施例１＞と記してある）のブロック図を示す。以下に説明するＰＬＬ回路の各ブロック図において、既述の従来のＰＬＬ回路と共通の構成要素には、図１に示したものと共通の符号を付してある。
【００２１】
本実施の形態のＰＬＬ回路は、ＯＣＸＯ１にて発振させた４０ＭＨｚの周波数信号を分周器５にて１／４分周（分周比Ｎ＝４）した後、分周後の発振周波数信号を、位相比較器３にて位相比較されるループ側と、出力端子７２への出力側とに分岐させている点が、発振周波数信号を位相比較用と出力用とに分岐させてから、位相比較用のループ内に設けた分周器５にて分周を行う従来例のＰＬＬ回路と異なっている。
【００２２】
図３に示した構成を採用することにより、本例のＰＬＬ回路は、位相比較器３に入力される位相比較用の周波数信号と、出力端子７２から出力される周波数信号との周波数（本例では１０ＭＨｚである）及び位相が一致する。このため、分周器５が分周を開始するタイミングに依存することなく、互いに位相が一致した周波数信号を位相比較器３及び出力端子７２へ向けて出力することができる。
【００２３】
そして、基準周波数信号の復帰や周波数シンセサイザの電源の再投入の前後で基準周波数信号の位相は安定しているので、ＰＬＬ回路をロックさせると、これらの事象の発生前後で位相の揃った周波数信号が出力される（図４）。
【００２４】
本実施の形態の発振装置に設けられているＰＬＬ回路によれば以下の効果がある。ＯＣＸＯ１にて発振させた周波数ｆ１の発振周波数信号を分周器５にて１／Ｎに分周し、分周後の周波数信号と位相比較される基準周波数信号の周波数ｆ２に揃えると共に、当該分周された発振周波数信号を外部へ出力する。この結果、基準周波数信号、位相比較用の周波数信号、出力端子７２から出力される周波数信号の周波数及び位相関係が一定になるので、分周器５により分周を実行するタイミングのずれ等に起因する位相の変動が発生せず、安定した周波数信号を出力することができる。
【００２５】
そして当該ＰＬＬ回路から出力される周波数信号は、基準周波数信号との位相関係が一定であることが分かっているので、この基準周波数信号の入力が途絶した場合には、ＬＰＦ２からＯＣＸＯ１に供給する直流電圧を固定し、ＯＣＸＯ１から出力された発振周波数信号を１／４分周して、１０ＭＨｚの周波数信号を出力することができる。この周波数信号を後段の装置の外部同期信号として利用すれば、基準周波数信号が復旧するまでなどのしばらくの間、外部同期信号との位相関係が一定であることが必要な後段の装置へ基準周波数信号の供給を継続することができる。
【００２６】
図５は、他の実施の形態に係るＰＬＬ回路の構成例を示している（図５中に＜実施例２＞と記載してある）。本例のＰＬＬ回路は、ＯＣＸＯ１にて発振させる周波数信号の周波数が１０ＭＨｚとなっている点と、ＯＣＸＯ１にて発振された周波数信号を分周することなく位相比較用のループと出力端子７２への出力とに分岐させている点が、図３に示したＰＬＬ回路と異なる。
【００２７】
この構成の場合にも図４に示したように、基準周波数信号、位相比較用の周波数信号、及び出力端子７２から出力される周波数信号の周波数及び位相が互いに揃うので、基準周波数信号の途絶、復帰等の前後で安定した位相を持つ周波数信号を出力することができる。ここで図５に示したＰＬＬ回路は、ＯＣＸＯ１の後段に、発振周波数信号を１／１分周（分周比Ｎ＝１）する分周器が設けられている場合と理解することができる。
【００２８】
図６に示したＰＬＬ回路は、基準周波数信号の周波数と、ＰＬＬ回路から出力される周波数信号の周波数とが一致していても、基準周波数信号の途絶、復帰等の前後で位相が安定しないおそれがある比較例を示している。比較例に係るＰＬＬ回路は、ＯＣＸＯ１の後段にて、位相比較用のループ側と、出力端子７２への出力側とに各々独立して分周器５ａ、５ｂを設けた点が、共通の分周器５で分周した周波数信号を位相比較用のループと出力端子７２とに分岐させている実施例に係るＰＬＬ回路（図３）と異なる。
【００２９】
比較例の場合には、２つの分周器５ａ、５ｂにて互いに異なるタイミングで分周が開始されることに起因して基準周波数信号と出力周波数信号との位相のずれが発生するおそれがある。例えば、基準周波数信号と発振周波数信号との位相が揃いＰＬＬ回路がロックしているとき、分周器５ａにて分周された位相比較用のループの周波数信号（図７中の１／４分周周波数信号（１））に対して、出力側の分周器５ｂにて分周が開始されたタイミングが一致している場合、及び１周期（４０ＭＨｚ基準）ずつ遅れている場合を考える。
【００３０】
この場合には、図７の１／４分周周波数信号（１）〜（４）に示すように、位相が異なる４種類の出力周波数信号が出力される可能性が生じ、基準周波数信号と出力周波数信号との位相が一致する確率は２５％に低下してしまう。これは、位相比較用のループの分周器５ａにて分周が開始されるタイミングに対して、出力側の分周器５ｂにて分周が開始されたタイミングが１周期ずつ進んでいる場合にも同様であり、これらをまとめると、基準周波数信号との位相関係において４種類の出力周波数信号が出力される（図７の１／４分周周波数信号（１）〜（４））。
【００３１】
図３、図５に示した実施例、及び図１、図６に示した従来例、比較例によれば、基準周波数信号の復帰や電源再投入の前後で位相の安定した周波数信号を得るには、位相比較用のループの周波数信号の周波数を基準周波数信号の周波数に揃え、且つ、当該位相比較用の周波数信号の分周を行った分周器５（分周比Ｎ＝１として、分周器５を設けない場合も含む）の出力を出力周波数信号にも用いればよいことが分かる。
【００３２】
以上に説明した各実施の形態において、ＰＬＬ回路内に設ける電圧制御発振部は、ＯＣＸＯ１を用いる場合に限らず、ＴＣＸＯ（Temperature-Compensated Crystal Oscillator）を用いてもよいし、ＶＣＸＯを用いてもよい。  
また、外部から取得する基準周波数信号は分周器で分周してから位相比較器３へ入力してもよい。この場合においても、図３に示すように共通の分周器５の出力を用いて位相比較用の周波数信号及び出力周波数信号を発生させると（図５の分周器を用いない（分周比Ｎ＝１）場合も含む）、基準周波数と位相が一致した周波数信号を出力することができる。
【符号の説明】
【００３３】
１          ＯＣＸＯ
２          ＬＰＦ（ループフィルタ）
３          位相比較器
５          分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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