(57)【要約】【課題】縦構造トランジスタをメモリセルトランジスタとして用いる構造において、メモリセルトランジスタの電流供給能力を向上する半導体装置を提供する。【解決手段】半導体装置は、グローバルビット線と、グローバルビット線と選択的に接続される複数のローカルビット線と、共通ソース線と、共通ソース線及び複数のローカルビット線の間に其々設けられ、各々が共通ソース線及び複数のローカルビット線との間に直列に接続された抵抗変化素子及びメモリセルトランジスタを備える複数のメモリセルと、複数のメモリセルにおける複数のメモリセルトランジスタの複数のゲートと共通に接続されるワード線と、其々のゲートにワード線が共通に接続され、其々に対応する互いに隣接する２つのメモリセルトランジスタのソース及びドレインの一方同志の間にチャネルを形成するように構成される複数の制御トランジスタと、を備える。【選択図】図１
2014229327.tif 000002
【特許請求の範囲】
【請求項１】
グローバルビット線と、
前記グローバルビット線と選択的に接続される複数のローカルビット線と、
共通ソース線と、
前記共通ソース線及び前記複数のローカルビット線の間に其々設けられ、各々が前記共通ソース線及び前記複数のローカルビット線との間に直列に接続された抵抗変化素子及びメモリセルトランジスタを備える複数のメモリセルと、
前記複数のメモリセルにおける複数の前記メモリセルトランジスタの複数のゲートと共通に接続されるワード線と、
其々のゲートに前記ワード線が共通に接続され、其々に対応する互いに隣接する２つの前記メモリセルトランジスタのソース及びドレインの一方同志の間にチャネルを形成するように構成される複数の制御トランジスタと、を備えることを特徴とする半導体装置。
【請求項２】
前記互いに隣接する２つのメモリセルトランジスタにおける前記ソース及びドレインの一方は、前記ワード線が活性状態の時に、前記制御トランジスタのチャネルを介して互いに電気的に接続されることを特徴とする請求項１の半導体装置。
【請求項３】
前記互いに隣接する２つのメモリセルトランジスタにおける前記ソース及びドレインの一方は、前記ワード線が非活性状態の時に、前記制御トランジスタのチャネルが形成されないことに応じて電気的に独立となることを特徴とする請求項２の半導体装置。
【請求項４】
前記共通ソース線及び前記複数のローカルビット線の間に其々設けられ、各々が前記共通ソース線及び前記複数のローカルビット線との間に直列に接続された他の抵抗変化素子及び他のメモリセルトランジスタを備える複数の他のメモリセルと、
前記複数の他のメモリセルにおける複数の前記他のメモリセルトランジスタの複数のゲートと共通に接続される他のワード線と、
其々のゲートに前記他のワード線が共通に接続され、其々に対応する互いに隣接する２つの前記他のメモリセルトランジスタのソース及びドレインの一方同志の間にチャネルを形成するように構成される複数の他の制御トランジスタと、をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
互いに隣接して配置される前記メモリセルトランジスタのソース及びドレインの一方と前記他のメモリセルトランジスタのソース及びドレインの一方は、前記ワード線が活性化する時又は前記他のワード線が活性化する時のいずれの場合においても電気的に独立となることを特徴とする請求項４の半導体装置。
【請求項６】
複数の前記メモリセルトランジスタは、其々基板に略垂直な方向に前記ソース及びドレインが並ぶように形成される縦構造トランジスタであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記グローバルビット線及び前記複数のローカルビット線の間に其々設けられる複数のスイッチ回路をさらに備え、
前記複数のスイッチ回路は其々に対応する互いに独立の選択信号に応じて、導通することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記複数のローカルビット線に其々接続される複数のプリチャージ回路をさらに備え、
前記複数のプリチャージ回路は、前記複数のスイッチ回路のいずれもが非選択である時に導通状態となることを特徴とする請求項７の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、記憶素子を備える半導体装置に関する。
【背景技術】
【０００２】
特許文献１において、縦構造トランジスタを用いた抵抗変化型メモリが開示されている。特許文献１が開示するように、ＰＲＡＭ（Phase change RAM）、ＲｅＲＡＭ（Resistance Random Access Memory）及びＳＴＴＲＡＭ（Spin Transfer Torque RAM）等の抵抗変化型メモリは、抵抗変化素子（抵抗変化型メモリ素子）に流す電流により、その抵抗値を変化させて情報を記憶する。即ち、抵抗変化素子に電流を流すことでデータの書き込みを行うことから、抵抗変化素子に接続されるメモリセルトランジスタには、一定の電流供給能力が要求される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−０８０１００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
なお、上記先行技術文献の開示を、本書に引用をもって繰り込むものとする。以下の分析は、本発明者らによってなされたものである。
【０００５】
上述のように、抵抗変化型メモリに用いられるメモリセルトランジスタには一定の電流供給能力が要求される。一方で、半導体メモリに対する微細化の要求に応えるため、メモリセルトランジスタのサイズは減少の一途である。その結果、メモリセルトランジスタに要求される電流供給能力を確保するのが困難な状況にある。
【課題を解決するための手段】
【０００６】
本発明の第１の視点によれば、グローバルビット線と、前記グローバルビット線と選択的に接続される複数のローカルビット線と、ワード線と、前記ワード線及び前記複数のローカルビット線との間に其々設けられ、抵抗変化素子が主電極に、前記ワード線が制御電極に其々接続されるメモリセルトランジスタを其々含む複数のメモリセルと、を備え、複数の前記メモリセルトランジスタにおけるボディ部は、前記ワード線が活性状態の時に互いのチャネル部が接続されるように、互いに隣接するメモリセルトランジスタについて互いに接続されている半導体装置が提供される。
【発明の効果】
【０００７】
本発明の１視点によれば、縦構造トランジスタをメモリセルトランジスタとして用いる構造において、メモリセルトランジスタの電流供給能力を向上することに寄与する半導体装置が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係るメモリセルアレイ１１の内部構成の一例を示す図である。
【図２】第１の実施形態に係る半導体装置１０の構成の一例を示す図である。
【図３】図１に示すメモリセル３２−１〜３２−８及びその周辺の回路構成を、所謂プレーナタイプトランジスタで形成したレイアウト図である。
【図４】図１に示すメモリセル３２−１〜３２−８及びその周辺の回路構成を、所謂縦型トランジスタで形成した構造図であり、メモリセル３２−１〜３２−８におけるワード線ＷＬ方向の断面を示す図である。
【図５】メモリセルアレイ１１の別の内部構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
一実施形態の概要について説明する。図１に示すように、半導体装置は、グローバルビット線（例えば、グローバルビット線ＧＢＬ０）と、グローバルビット線と選択的に接続される複数のローカルビット線（例えば、ローカルビット線ＬＢＬ０〜ＬＢＬ７）と、共通ソース線（例えば、共通ソース線ＳＬ）と、共通ソース線及び複数のローカルビット線の間に其々設けられ、各々が共通ソース線及び複数のローカルビット線との間に直列に接続された抵抗変化素子（例えば、図１の参照符号３４）及びメモリセルトランジスタ（例えば、図１の参照符号３５）を備える複数のメモリセル（例えば、図１の参照符号３２）と、複数のメモリセルにおける複数のメモリセルトランジスタの複数のゲートと共通に接続されるワード線（例えば、ワード線ＷＬ０）と、其々のゲートにワード線が共通に接続され、其々に対応する互いに隣接する２つのメモリセルトランジスタのソース及びドレインの一方同志の間にチャネルを形成するように構成される複数の制御トランジスタ（例えば、図１の参照符号３３）と、を備える。
【００１０】
一実施形態に係る半導体装置は、複数のメモリセルのうち、グローバルビット線を共有するメモリセルを構成するメモリセルトランジスタは、ワード線の活性化に応じてメモリセルトランジスタに形成されるチャネルを互いに接続する構成を有する。グローバルビット線を共有する複数のメモリセルのうち、ワード線により選択され、アクセスの対象となるメモリセルは１つである。換言するならば、グローバルビット線を共有するメモリセルのうち、ワード線により選択されないメモリセルはアクセスの対象からは外れている。そこで、一実施形態に係る半導体装置では、アクセスの対象となるメモリセルに含まれるメモリセルトランジスタだけではなく、アクセスの対象から外れているメモリセルに含まれるメモリセルトランジスタをも使用して、抵抗変化素子に電流を流す。即ち、抵抗変化素子にデータを書き込む際のメモリセルトランジスタにおける電流供給能力を高めることができる。
【００１１】
以下に具体的な実施の形態について、図面を参照してさらに詳しく説明する。
【００１２】
［第１の実施形態］
第１の実施形態について、図面を用いて詳細に説明する。
【００１３】
図２は、第１の実施形態に係る半導体装置１０の構成の一例を示す図である。図２に示すメモリセルアレイ１１は、二次元的に配置された複数の抵抗変化型のメモリセルを含む。各メモリセルは、抵抗変化素子（図１に示す参照符号３４）とメモリセルトランジスタ（図１に示す参照符号３５）から構成される。各抵抗変化素子は、高抵抗状態「０」と低抵抗状態「１」のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。
【００１４】
半導体装置１０は、メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させるＲＥＳＥＴ書き込み、抵抗状態の読み出しの３つの動作を行う。図２において、メモリセルアレイ１１以外のブロックは、メモリセルアレイ１１に対して、上記３つの動作を制御している。
【００１５】
アドレス入力回路１２は、アクセスするメモリセルのアドレスＡＤＤを入力する。アドレスラッチ回路１３は、入力されたアドレスＡＤＤをラッチし、ロウアドレスＡＤＤ＿ＲＯＷと、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮに分離する。
【００１６】
アドレスラッチ回路１３は、ロウアドレスＡＤＤ＿ＲＯＷをロウ制御回路１４に、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮをカラム制御回路１５に、それぞれ出力する。なお、アドレスラッチ回路１３はロウアドレスＡＤＤ＿ＲＯＷ及びカラムアドレスＡＤＤ＿ＣＯＬＵＭＮを時分割で受けても良い。
【００１７】
ロウ制御回路１４は、ロウデコーダ（図示せず）を備え、ロウアドレスＡＤＤ＿ＲＯＷからロウ選択信号をデコードする。複数のワード線ＷＬのなかから、ロウ選択信号により選択されたワード線ＷＬが活性化する。
【００１８】
カラム制御回路１５は、カラムデコーダ（図示せず）を備え、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮからカラム選択信号ＹＪをデコードする。カラム制御回路１５は、カラム選択信号ＹＪをメモリセルアレイ１１に出力する。カラム選択信号ＹＪにより選択されたビット線ＢＬが活性化する。
【００１９】
クロック入力回路１６は、外部から半導体装置１０に供給される相補の外部クロック信号ＣＫ、／ＣＫを受け、内部クロックＩＣＬＫを生成する。クロック入力回路１６は、生成した内部クロックＩＣＬＫを、タイミングジェネレータ１７に供給する。
【００２０】
タイミングジェネレータ１７は、内部クロックＩＣＬＫに基づき、半導体装置１０の動作に必要な種々のタイミング信号を生成し、図示しない各部へ供給する。なお、本明細書において、信号名の「／」はロウレベルがアクティブの信号であることを示す。
【００２１】
データ入出力端子ＤＱは入出力回路１８と接続され、データ入出力端子ＤＱに書き込みデータが入力されることに応じて書き込みデータが入出力回路１８に取り込まれる。また、入出力回路１８はリードライトアンプ（ＲＷＡＭＰ）１９と接続される。リードライトアンプ１９は、書き込みデータを、メモリセルアレイ１１を延伸するグローバルビット線ＧＢＬに出力する。また、リードライトアンプ１９は、メモリセルから読み出したデータを、グローバルビット線ＧＢＬを介して入力し、当該データを増幅した後、入出力回路１８に出力する。入出力回路１８は、リードライトアンプ１９にて増幅されたデータを、データ入出力端子ＤＱから出力する。
【００２２】
コマンド入力回路２０は、制御信号として、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力する。
【００２３】
コマンドデコード回路２１は、これらの制御信号をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置１０内の各部に出力する。コマンドデコード回路２１は、制御信号のデコード結果に基づいて、プログラム（ライト）コマンド信号ＰＲＯＧ又はリードコマンド信号ＲＥＡＤをロウ制御回路１４及びカラム制御回路１５に供給する。
【００２４】
ロウ制御回路１４及びカラム制御回路１５は、プログラムコマンド信号ＰＲＯＧ又はリードコマンド信号ＲＥＡＤと共に供給されるアドレス信号（ロウアドレスＡＤＤ＿ＲＯＷ、カラムアドレスＡＤＤ＿ＣＯＬＵＭＮ）によりアクセス対象のメモリセルを選択する。データのプログラム時には、リードライトアンプ１９において増幅されるデータが、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬを経由して、選択されたメモリセルに書き込まれる。一方、データのリード時には、メモリセルから読み出されるデータが、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを経由し、リードライトアンプ１９により増幅された後に読み出される。
【００２５】
内部電源発生回路２２は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、半導体装置１０内の各部で必要な電圧ＶＰＰ、ＶＲＥＡＤ、ＶＳＥＴ、ＶＲＥＳＥＴ、ＶＳＬ、ＶＰＥＲＩ等を生成し、各部へ供給する。
【００２６】
電圧ＶＲＥＡＤは、センスアンプ（図示せず）が、選択されたビット線ＢＬに所定の電圧を印加し、抵抗変化素子の抵抗変化を読み取る際に使用される。電圧ＶＳＥＴは、リードライトアンプ１９に供給され、ＳＥＴ書き込み時に使用される。電圧ＶＲＥＳＥＴは、リードライトアンプ１９に供給され、ＲＥＳＥＴ書き込み時に使用される。電圧ＶＳＬは、共通ソース線ＳＬを介して、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬをプリチャージする際に使用される。電圧ＶＰＥＲＩは、メモリセルアレイ１１の周辺回路の電源として使用される。
【００２７】
次に、メモリセルアレイ１１の内部構成について説明する。
【００２８】
図１は、メモリセルアレイ１１の内部構成の一例を示す図である。図１を参照すると、メモリセルアレイ１１は、複数のＹスイッチ回路３０−１〜３０−８と、複数のプリチャージ回路３１−１〜３１−８と、複数のメモリセル３２−１〜３２−８と、複数の連結トランジスタ３３−１〜３３−７と、を含んで構成されている。なお、以降の説明において、Ｙスイッチ回路を区別する特段の理由がない場合には、「Ｙスイッチ回路３０」と表記する。プリチャージ回路、メモリセル、連結トランジスタ、抵抗変化素子及びメモリセルトランジスタについても同様の表記を行う。
【００２９】
メモリセルアレイ１１に含まれる各メモリセル３２は、ワード線ＷＬ及びビット線ＢＬにより選択される。メモリセル３２の選択に用いられるビット線ＢＬは、グローバルビット線ＧＢＬと、ローカルビット線ＬＢＬと、に階層化されている。例えば、図１において、グローバルビット線ＧＢＬ０にローカルビット線ＬＢＬ０〜ＬＢＬ７のいずれかが選択され、接続されるように構成されている。
【００３０】
このように、メモリセルアレイ１１は、複数のグローバルビット線ＧＢＬが配線され、かつ、各グローバルビット線ＧＢＬには、複数のローカルビット線ＬＢＬのいずれかが選択的に接続される。
【００３１】
Ｙスイッチ回路３０は、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬの間にそれぞれ設けられるスイッチ回路である。Ｙスイッチ回路３０は、グローバルビット線ＧＢＬと複数のローカルビット線ＬＢＬ間の接続を切り替えるスイッチとして機能する。Ｙスイッチ回路３０は、例えば、Ｎチャネル型ＭＯＳトランジスタ等により構成され、そのゲート端子（制御電極）にてカラム選択信号ＹＪを受け付ける。例えば、図１において、カラム選択信号ＹＪ０が活性状態、カラム選択信号ＹＪ１〜ＹＪ７が非活性状態であれば、Ｙスイッチ回路３０−１が導通し、グローバルビット線ＧＢＬ０とローカルビット線ＬＢＬ０が接続される。このように、各Ｙスイッチ回路３０はそれぞれ、複数のローカルビット線ＬＢＬのグローバルビット線ＧＢＬへの接続を切り替えるカラム選択信号ＹＪに応じて、導通する。なお、各Ｙスイッチ回路３０のそれぞれに対応するカラム選択信号ＹＪは互いに独立の選択信号である。
【００３２】
プリチャージ回路３１は、複数のローカルビット線ＬＢＬにそれぞれ接続される回路である。プリチャージ回路３１は、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの電位を電圧ＶＳＬにプリチャージする回路である。プリチャージ回路３１は、例えば、Ｎチャネル型ＭＯＳトランジスタ等により構成され、そのゲート端子にてプリチャージ信号ＹＢを受け付ける。各プリチャージ回路３１は、プリチャージ信号ＹＢが活性化することに応じて、ローカルビット線ＬＢＬと電圧ＶＳＬを供給する共通ソース線ＳＬを接続することで、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬを電圧ＶＳＬにプリチャージする。なお、プリチャージ信号ＹＢは、カラム選択信号ＹＪが非活性状態の場合（Ｙスイッチ回路３０が非選択である場合）に、活性化する信号である。即ち、プリチャージ回路３１は、Ｙスイッチ回路３０のいずれもが非選択である時に導通する。
【００３３】
図１において、ロウ制御回路１４及びカラム制御回路１５が生成する各種の制御信号により、ワード線ＷＬ及びローカルビット線ＬＢＬが選択される。ワード線ＷＬ及び複数のローカルビット線ＬＢＬとの間には、それぞれメモリセル３２が設けられ、ワード線ＷＬ及びローカルビット線ＬＢＬが選択された後に、その交点に位置するメモリセル３２がアクセスの対象となる。
【００３４】
メモリセル３２は、抵抗変化素子３４とメモリセルトランジスタ３５から構成されている。メモリセルトランジスタ３５の第１主電極（ソース端子及びドレイン端子の一方）は抵抗変化素子３４に、第２主電極（ソース端子及びドレイン端子の他の一方）は共通ソース線ＳＬに、制御電極（ゲート端子）はワード線ＷＬにそれぞれ接続される。このように、メモリセル３２は、共通ソース線ＳＬ及び複数のローカルビット線ＬＢＬの間に其々設けられ、各々が共通ソース線ＳＬ及び複数のローカルビット線ＬＢＬとの間に直列に接続された抵抗変化素子３４及びメモリセルトランジスタ３５を備える。
【００３５】
各メモリセル３２にデータを書き込む場合には、データを書き込もうとするメモリセル３２に対応したワード線ＷＬが選択されることで、メモリセルトランジスタ３５がオン状態となる。さらに、共通ソース線ＳＬとローカルビット線ＬＢＬとの間に書き込み電圧を印加し、抵抗変化素子３４に電流を流すことで書き込み動作を行う。
【００３６】
より詳細には、メモリセル３２にデータ「０」を書き込む際には、グローバルビット線ＧＢＬに低電位の電圧ＶＲＥＳＥＴを印加する。一方、メモリセルにデータ「１」を書き込む際には、グローバルビット線ＧＢＬに高電位の電圧ＶＳＥＴを印加する。なお、メモリセルにデータを書き込む際に、グローバルビット線ＧＢＬに印加する電圧は、リードライトアンプ１９を制御することで切り替わる。リードライトアンプ１９は電圧ＶＲＥＳＥＴ及びＶＳＥＴを受けており、書き込むべきデータに対応してグローバルビット線ＧＢＬに供給する電圧を変化させる。
【００３７】
また、抵抗変化素子３４に電圧ＶＲＥＡＤが印加され、その際に流れる電流により、抵抗変化素子３４の抵抗状態（低抵抗状態又は高抵抗状態）を判定することで、メモリセル３２からデータを読み出す。
【００３８】
連結トランジスタ３３は、隣接するメモリセル３２に含まれるメモリセルトランジスタ３５におけるボディ部を相互に接続するためのトランジスタである。例えば、連結トランジスタ３３−１は、メモリセルトランジスタ３５−１のボディ部と、メモリセルトランジスタ３５−２のボディ部と、を接続する。このように、連結トランジスタ３３は、隣接するメモリセル３２に含まれるメモリセルトランジスタ３５のボディ部を接続する連結部として機能する。
【００３９】
なお、連結トランジスタ３３が、相互に接続するメモリセル３２の範囲は、特定のグローバルビット線ＧＢＬと特定のワード線ＷＬにより選択可能な複数のメモリセル３２に限られる。換言するならば、複数のメモリセル３２のうち、グローバルビット線ＧＢＬ及びワード線ＷＬを共有とするメモリセル３２に含まれるメモリセルトランジスタ３５のボディ部が互いに接続される。例えば、メモリセル３２−１〜３２−８は、連結トランジスタ３３−１〜３３−７により相互に接続されるが、他のメモリセル（例えば、メモリセル３２−９等）とは接続されない。つまり、複数のメモリセル３２のうち、グローバルビット線ＧＢＬ及びワード線ＷＬを非共有とするメモリセル３２に含まれるメモリセルトランジスタのボディ部は、互いに非接続である。
【００４０】
各連結トランジスタ３３のゲート端子は、対応するワード線ＷＬに接続されている。そのため、対応するワード線ＷＬが活性化することで、連結トランジスタ３３は導通する。即ち、対応するワード線ＷＬが活性化することで、連結トランジスタ３３のボディ部にはチャネルが形成される。また、ワード線ＷＬが活性化することで、メモリセルトランジスタ３５のボディ部にもチャネルが形成される。さらに、後述するように、グローバルビット線ＧＢＬとワード線ＷＬを共有する複数のメモリセル３２に含まれるメモリセルトランジスタ３５のボディ部（シリコンピラー）は、一本のピラーとして形成される。従って、各メモリセルトランジスタ３５におけるボディ部は、ワード線ＷＬが活性状態の時に互いのチャネル部が接続されるように、互いに隣接するメモリセルトランジスタ３５を接続すると捉えることもできる。図１においては、ワード線ＷＬ０が活性状態になることで、連結トランジスタ３３−１〜３３−７がそれぞれ導通し、各メモリセルトランジスタ３５のボディ部を接続する。
【００４１】
このように、各連結トランジスタ３３は、其々のゲートにワード線ＷＬが共通に接続され、其々に対応する互いに隣接する２つのメモリセルトランジスタ３５のソース及びドレインの一方同志の間にチャネルを形成するように構成される。そのため、互いに隣接する２つのメモリセルトランジスタ３５におけるソース及びドレインの一方は、ワード線ＷＬが活性状態の時に、連結トランジスタ３３のチャネルを介して互いに電気的に接続され、ワード線ＷＬが非活性状態の時に、連結トランジスタ３３のチャネルが形成されないことに応じて電気的に独立となる。なお、対応するワード線ＷＬが非活性状態であれば、連結トランジスタ３３が導通することはなく、メモリセル３２内部の各メモリセルトランジスタ３５のボディ部が相互に接続されることもない。
【００４２】
なお、ビット線ＢＬだけではなく、ワード線ＷＬも階層化してもよい。その場合には、ワード線ＷＬを、メインワード線とサブワード線に階層化し、メインワードドライバ（図示せず）やサブワードドライバ（図示せず）を用いてメモリセル３２の選択を行う。
【００４３】
図３は、図１に示すメモリセル３２−１〜３２−８及びその周辺の回路構成を、所謂プレーナタイプトランジスタで形成したレイアウト図である。この構成においては、各トランジスタのソース、チャネル、ドレイン、が平面的に重ならずに配置されている。本発明は、この様なプレーナタイプトランジスタを用いて構成することが出来る。
【００４４】
一方、図４は、上記回路構成を、所謂縦型トランジスタで形成した構造図であり、図１に示すメモリセル３２−１〜３２−８におけるワード線ＷＬ方向の断面を示す図である。この構成においては各メモリセルトランジスタ３５のソース、チャネル（及びボディ）、ドレインは平面的に重なり、半導体基板に垂直な方向に並んで配置される。更に、連結トランジスタ３３は互いに隣接する２つのメモリセルトランジスタ３５のソース及びドレインの一方の間にチャネルを形成するように、即ちプレーナタイプトランジスタの様に形成されている。なお、図３及び図４において、理解の容易のために、トランジスタの回路記号を図示している。
【００４５】
図３を参照すると、メモリセルトランジスタ３５を形成するＮ型拡散層１０２は、第１コンタクト１０３を介して抵抗変化素子３４の一端と電気的に接続される。さらに、抵抗変化素子３４の他の一端が、ローカルビット線ＬＢＬと電気的に接続される。また、メモリセルトランジスタ３５を形成するＮ型拡散層１０１は、第２コンタクト１０４を介して、共通ソース線ＳＬと電気的に接続される。さらに、メモリセルトランジスタ３５のゲート端子が、対応するワード線ＷＬに電気的に接続される。なお、Ｎ型拡散層１０１及び１０２に挟まれた領域にチャネルを形成する。さらに、各メモリセルトランジスタ３５の互いに隣接するローカルビット線ＬＢＬ側のノード間において、連結トランジスタ３３が形成される。この様に、図３における各とトランジスタは平面的に配置されている。
【００４６】
図４を参照すると、各メモリセルトランジスタは半導体基板に垂直な方向に形成され、その一部分たるＮ型拡散層１０２同士の間に形成される連結トランジスタ３３により、メモリセルトランジスタ３５のボディ部が互いに電気的に接続されるように形成されている。即ち、基板１０６上にＮ型拡散層１０１を積層し、さらにシリコンピラー１０７を各メモリセルトランジスタ３５に共通する１本のピラーとして形成する。シリコンピラー１０７上には、複数のＮ型拡散層１０２が複数の抵抗変化素子３４に其々対応して形成され、さらに、シリコンピラー１０７は、ボディ部上面が略平坦となるように形成される。その結果、グローバルビット線ＧＢＬ及びワード線ＷＬを共有する複数のメモリセルトランジスタ３５間において、ボディ部は、連結トランジスタ３３を介して共有される。また、シリコンピラー１０７の両側には所定の間隔をおいて（ゲート酸化膜を介して）、ゲート電極（図示せず）が配置され、対応するワード線ＷＬ０と電気的に接続されている。プロセス上の形成難度は高いものの、この様に形成することで半導体装置のサイズを小さく抑えることが出来る。
【００４７】
なお、メモリセルトランジスタ３５のボディ部同士を接続するのは、グローバルビット線ＧＢＬ及びワード線ＷＬを共有するメモリセルトランジスタ３５に限られ、グローバルビット線ＧＢＬ及びワード線ＷＬのいずれか一方を共有しないメモリセルトランジスタ３５同士は互いに接続しない。つまり、互いに隣接して配置されるメモリセルトランジスタ３５（例えば、ワード線ＷＬ０に接続されたメモリセルトランジスタ３５）のソース及びドレインの一方と、接続されるワード線ＷＬが異なる他のメモリセルトランジスタ３５（例えば、ワード線ＷＬ０以外のワード線ＷＬに接続されたメモリセルトランジスタ３５）のソース及びドレインの一方は、いずれのワード線ＷＬが活性化しても電気的に独立である。
【００４８】
次に、図１を参照しつつ、半導体装置１０の動作について説明する。ここでは、図１に示すメモリセル３２−４にデータ「１」を書き込む場合の動作について説明する。
【００４９】
初めに、ロウ制御回路１４に含まれるロウデコーダが、アドレスラッチ回路１３から供給されるロウアドレスＡＤＤ＿ＲＯＷに基づき、アクセスの対象となるメモリセル３２が接続されたワード線ＷＬを活性化する。ここでは、メモリセル３２−４がアクセス対象のメモリセルであるので、ワード線ＷＬ０が活性状態に遷移する。ワード線ＷＬ０が活性状態となることで、当該ワード線ＷＬ０に接続されたメモリセルトランジスタ３５−１〜３５−８と、連結トランジスタ３３−１〜３３−７と、がそれぞれオン状態となる。
【００５０】
次に、カラム制御回路１５に含まれるカラムデコーダが、アドレスラッチ回路１３から供給されるカラムアドレスＡＤＤ＿ＣＯＬＵＭＮからカラム選択信号ＹＪをデコードする。ここでは、カラム選択信号ＹＪ３が活性状態となり、他のカラム選択信号ＹＪは非活性状態を維持する。カラム選択信号ＹＪ３が活性状態、他のカラム選択信号ＹＪが非活性状態となることで、Ｙスイッチ回路３０−４が導通し、他のＹスイッチ回路３０は非導通となる。
【００５１】
さらにその後、データ「１」の書き込みを行うべく、グローバルビット線ＧＢＬに電圧ＶＳＥＴが供給される。ここでは、グローバルビット線ＧＢＬ０に電圧ＶＳＥＴが供給される。Ｙスイッチ回路３０−４が導通しているので、グローバルビット線ＧＢＬ０及びローカルビット線ＬＢＬ３を介して抵抗変化素子３４−４に電流が流れる。その際、ワード線ＷＬ０の活性化に応じて、連結トランジスタ３３−１〜７が導通する。つまり、抵抗変化素子３４−４には、メモリセルトランジスタ３５−４だけではなく、連結トランジスタ３３−１〜７及び他のメモリセルトランジスタ３５−１〜３、５〜８を介しても電流が流れる。このように多数のメモリセルトランジスタ３５を導通状態とすることで、抵抗変化素子３４（ここでは、抵抗変化素子３４−４）の抵抗状態を変化させるのに十分な電流を確保できる。
【００５２】
このように、第１の実施形態に係る半導体装置１０は、１本のグローバルビット線ＧＢＬに対して選択されるローカルビット線ＬＢＬは１本であることに着目し、非選択のローカルビット線ＬＢＬに対応するメモリセルトランジスタの電流供給能力を集約することで、電流供給能力を向上させている。
【００５３】
なお、メモリセル３２にデータ「０」を書き込む場合には、データ「１」を書き込む場合と比較して、電流が流れる向きが逆になるだけで、基本的な動作は同一である。そのため、さらなる説明を省略する。
【００５４】
ここで、抵抗変化素子３４に流す電流量を増やすために、メモリセルアレイ１１の構成を図５のようにすることも考えられる。図５に示す各メモリセル３２は、連結トランジスタ３３を介さず、互いに接続される構成を有する。なお、図５において図１と同一構成要素には、同一の符号を表し、その説明を省略する。
【００５５】
ここで、図５に示すメモリセルアレイ１１の構成では、非選択のワード線ＷＬに属するメモリセル３２を介しての電流の回り込みが生じる可能性があり、メモリセルアレイ１１の設計及び抵抗変化素子３４の特性上問題が生じない範囲においてのみの採用となるが、図１に示す構成では、メモリセル３２の間に設けた連結トランジスタ３３により、電流の回り込みを防止できる。
【００５６】
例えば、図５の構成おいて、上述の場合と同様に、ワード線ＷＬ０及びカラム選択信号ＹＪ３が活性状態にある場合を考える。この場合、グローバルビット線ＧＢＬ０からローカルビット線ＬＢＬ３に流れる電流は、メモリセル３２−１０及び３２−１１を介してローカルビット線ＬＢＬ２にも伝達する。一方、図１に示す構成では、メモリセル３２−１０とメモリセル３２−１１の間に形成される連結トランジスタ３３−８が導通することはないのでローカルビット線ＬＢＬ２に電流が回り込むことはない。
【００５７】
なお、引用した上記の特許文献の開示は、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００５８】
１０  半導体装置
１１  メモリセルアレイ
１２  アドレス入力回路
１３  アドレスラッチ回路
１４  ロウ制御回路
１５  カラム制御回路
１６  クロック入力回路
１７  タイミングジェネレータ
１８  入出力回路
１９  リードライトアンプ（ＲＷＡＭＰ）
２０  コマンド入力回路
２１  コマンドデコード回路
２２  内部電源発生回路
３０、３０−１〜３０−８  Ｙスイッチ回路
３１、３１−１〜３１−８  プリチャージ回路
３２、３２−１〜３２−１１  メモリセル
３３、３３−１〜３３−８  連結トランジスタ
３４、３４−１〜３４−８  抵抗変化素子
３５、３５−１〜３５−８  メモリセルトランジスタ
１０１、１０２  Ｎ型拡散層
１０３  第１コンタクト
１０４  第２コンタクト
１０５  フィールド
１０６  基板
１０７  シリコンピラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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