(57)【要約】【課題】集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリを提供すること。【解決手段】集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリは、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第１のＩＣチップと、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第２のＩＣチップと、第１および第２のＩＣチップと一部が重なり、第１のＩＣチップおよび第２のＩＣチップのブリッジング・ブロック・コンタクトを接触させ、それにより第１のＩＣチップを第２のチップと電気的に接続する相互接続電気コンタクトを両側の端部に有するブリッジング・ブロックとを備える。【選択図】図１
2014099591.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリであって、
パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第１のＩＣチップと、
パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第２のＩＣチップと、
前記第１および第２のＩＣチップと一部が重なり、前記第１のＩＣチップおよび前記第２のＩＣチップの前記ブリッジング・ブロック・コンタクトを接触させ、それにより前記第１のＩＣチップを前記第２のチップと電気的に接続する相互接続電気コンタクトを両側の端部に有するブリッジング・ブロックと
を備えるＩＣマルチチップ・パッケージング・アセンブリ。
【請求項２】
パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第３のＩＣチップをさらに備え、
前記ブリッジング・ブロックは、さらに、一部が前記第３のＩＣチップと重なり、
前記ブリッジング・ブロックの前記電気コンタクトが、少なくとも第１、第２および第３の群に分けられ、
前記第１の群が前記第１のＩＣチップの前記ブリッジング・ブロック・コンタクトと接触し、前記第２の群が前記第２のＩＣチップの前記ブリッジング・ブロック・コンタクトと接触し、前記第３の群が前記第３のＩＣチップの前記ブリッジング・ブロック・コンタクトと接触し、それにより前記第３のＩＣチップを前記第１および第２のＩＣチップと電気的に接続する、請求項１に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【請求項３】
前記第１および第２のＩＣチップのそれぞれの前記ブリッジ・コンタクトが、少なくとも第１および第２のブリッジ・コンタクト群に分けられ、
前記ブリッジング・ブロックが、前記第１および第２のＩＣチップの前記第１のブリッジ・コンタクト群に電気的に接続される第１のブリッジング・ブロックであり、
前記ＩＣマルチチップ・パッケージング・アセンブリは、一部が前記第１および第２のＩＣチップと重なり、前記第１および第２のＩＣチップの前記第２のブリッジ・コンタクト群と接触する電気コンタクトを両側の端部に有する、少なくとも第２のブリッジング・ブロックをさらに備える、請求項１に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【請求項４】
前記第１および第２のＩＣチップの前記ブリッジング・ブロック・コンタクト、ならびに前記ブリッジング・ブロックの前記電気コンタクトが、高密度コンタクトである、請求項１に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【請求項５】
前記ブリッジング・ブロックが、前記第１のＩＣチップと前記第２のＩＣチップとの間にデータ転送経路を提供する、請求項１に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【請求項６】
第１のサブパッケージング・アセンブリ及び第２のサブパッケージング・アセンブリを備える集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリであって、
前記第１のサブパッケージング・アセンブリは、
パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第１のＩＣチップと、
パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第２のＩＣチップと、
前記第１および第２のＩＣチップと一部が重なり、前記第１のＩＣチップおよび前記第２のＩＣチップの前記ブリッジング・ブロック・コンタクトを接触させ、それにより前記第１のＩＣチップを前記第２のチップと電気的に接続する相互接続電気コンタクトを両側の端部に有するブリッジング・ブロックとを含み、
前記第２のサブパッケージング・アセンブリは、ボンドパッドを有する第２の基板を含み、
前記第１および第２のＩＣチップの前記パッケージング基板コンタクトは、ボンディング・コンタクトによって前記第２のサブパッケージング・アセンブリの前記ボンドパッドに接続され、
前記ブリッジング・ブロックは、前記ボンディング・コンタクトの厚さより小さい厚さを有し、前記第１のサブパッケージング・アセンブリと前記第２のサブパッケージング・アセンブリとの間に配置される、ＩＣマルチチップ・パッケージング・アセンブリ。
【請求項７】
前記電気接続構造が半田バンプまたは銅ピラーを含む、請求項６に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【請求項８】
前記第１のサブパッケージング・アセンブリがパッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第３のＩＣチップをさらに含み、
前記ブリッジング・ブロックは、さらに、一部が前記第３のＩＣチップと重なり、
前記ブリッジング・ブロックの前記電気コンタクトが、少なくとも第１、第２および第３の群に分けられ、
前記第１の群が前記第１のＩＣチップの前記ブリッジング・ブロック・コンタクトと接触し、前記第２の群が前記第２のＩＣチップの前記ブリッジング・ブロック・コンタクトと接触し、前記第３の群が前記第３のＩＣチップの前記ブリッジング・ブロック・コンタクトと接触し、それにより前記第３のＩＣチップを前記第１および第２のＩＣチップと電気的に接続する、請求項６に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【請求項９】
前記第１および第２のＩＣチップのそれぞれの前記ブリッジ・コンタクトが、少なくとも第１および第２のブリッジ・コンタクト群に分けられ、
前記ブリッジング・ブロックが、前記第１および第２のＩＣチップの前記第１のブリッジ・コンタクト群に電気的に接続される第１のブリッジング・ブロックであり、
前記第１のＩＣマルチチップ・パッケージング・アセンブリは、一部が前記第１および第２のＩＣチップと重なり、前記第１および第２のＩＣチップの前記第２のブリッジ・コンタクト群と接触する電気コンタクトを両側の端部に有する、少なくとも第２のブリッジング・ブロックをさらに含む、請求項６に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【請求項１０】
前記ブリッジング・ブロックがシリコン貫通ビア（ＴＳＶ）を使用しない、請求項６に記載のＩＣマルチチップ・パッケージング・アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、部分的なデバイスの重なりを使用する集積デバイスのマルチチップ積層に関する。
【背景技術】
【０００２】
複数半導体チップを２．５Ｄ（２．５次元）および３Ｄ（３次元）パッケージに実装することは半導体業界における最新の傾向である。現在、従来の実施形態では、２．５Ｄと呼ばれる横並び構成におけるシリコン・インターポーザ、または真の３次元デバイスを達成するためにシリコン貫通ビア（ＴＳＶ）を用いたダイの垂直積層のいずれかが使用されており、多くの場合、両方のタイプの技術が使用されている。ＴＳＶは、ダイの能動側から裏側へと電気接続を確立するために、短く垂直な電気接続、またはシリコンウエハを直接貫通する「ビア」を使用する重要な開発技術であり、これにより最短の相互接続経路を提供し、究極の３Ｄ集積のための手段を形成する。シリコン・インターポーザは通常、複数チップが垂直または水平に表面実装された幅広のシリコン層であり、パッケージ基板から接合されたチップへの接続を形成するために、ＴＳＶを最もよく使用する。シリコン・インターポーザおよびＴＳＶの使用によって、ワイヤボンディングおよび一般的なフリップチップ技術よりも空間効率が向上し、相互接続密度が高くなる。これらの技術のおかげで、製造業者はＩＣデバイスを垂直に積層し、電気信号および電力ならびに接地を積層を通して上下へと通すことができるという点で、これらの技術の組合せは、より小さいフォームファクタでより高レベルの機能集積および性能を可能にする。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−８４９０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、ＩＣマルチチップ・パッケージング・アセンブリを提供することを目的とする。
【課題を解決するための手段】
【０００５】
一態様は、集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリを提供し、このＩＣマルチチップ・パッケージング・アセンブリは、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第１のＩＣチップと、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第２のＩＣチップとを備える。本実施形態は、第１および第２のＩＣチップと一部が重なり、第１のＩＣチップおよび第２のＩＣチップのブリッジング・ブロック・コンタクトを接触させ、それにより第１のＩＣチップを第２のチップと電気的に接続する相互接続電気コンタクトを両側の端部に有するブリッジング・ブロックをさらに備える。
【０００６】
別の実施形態は、第１および第２のサブパッケージング・アセンブリを備える集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリを提供する。第１のサブパッケージング・アセンブリは、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第１のＩＣチップと、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第２のＩＣチップとを備える。本実施形態は、第１および第２のＩＣチップと一部が重なり、第１のＩＣチップおよび第２のＩＣチップのブリッジング・ブロック・コンタクトを接触させ、それにより第１のＩＣチップを第２のチップと電気的に接続する相互接続電気コンタクトを両側の端部に有するブリッジング・ブロックをさらに備える。第２のサブパッケージング・アセンブリは、ボンドパッドを有する第２の基板を含み、第１および第２のＩＣチップのパッケージング基板コンタクトは、ボンディング・コンタクトによって第２のサブパッケージング・アセンブリのボンドパッドに接続されている。ブリッジング・ブロックは、ボンディング・コンタクトの厚さより小さい厚さを有し、第１のサブパッケージング・アセンブリと第２のサブパッケージング・アセンブリとの間に配置される。
【０００７】
さらに別の実施形態は、集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリの製造方法を提供する。本実施形態では、方法は、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第１のＩＣチップを取得することと、パッケージング基板コンタクトおよびブリッジング・ブロック・コンタクトを有する第２のＩＣチップを取得することと、一方の端部に配置される相互接続される第１の電気コンタクトおよびその反対側の第２の端部に配置される第２の電気コンタクトを含むブリッジング・ブロックを取得することとを含む。ブリッジング・ブロックの第１の電気コンタクトは、第１のＩＣチップのブリッジング・ブロック・コンタクトに接合され、ブリッジング・ブロックの第２の電気コンタクトは、第２のＩＣチップのブリッジング・ブロック・コンタクトに接合される。
【０００８】
添付の図面と併せて以下の説明を参照する。
【図面の簡単な説明】
【０００９】
【図１】ＩＣパッケージング・アセンブリの実施形態を示す図である。
【図２】図１のＩＣパッケージング・アセンブリで使用されるブリッジング・ブロックの実施形態を示す図である。
【図３】複数のブリッジング・ブロックの使用を含む、図１のＩＣパッケージング・アセンブリの別の実施形態を示す図である。
【図４】ブリッジング・ブロックによってブリッジされるＩＣパッケージング・アセンブリの複数のＩＣチップの別の実施形態を示す図である。
【図５】第２のＩＣパッケージング・アセンブリに接合される図１のＩＣパッケージング・アセンブリの別の実施形態を示す図である。
【発明を実施するための形態】
【００１０】
本開示は、薄いブリッジング・ブロックを使用して、２つ以上のＩＣチップを互いに電気的に接続してマルチチップ・サブパッケージング・アセンブリを形成し、次いで基部パッケージング基板に接合することができ、次いでこれをプリント回路基板に接合することができる、パッケージング・アセンブリを対象とする。この構成により、よりコンパクトなデバイス集積を達成するために、シリコン・インターポーザおよびＴＳＶを必要としない直接向かい合わせ（face to face）のチップ接合が可能になる。シリコン・インターポーザおよびＴＳＶは、複雑な製造工程およびコスト増加を招くため、本発明の構成は、現在の工程に対する大きな製造上の利点である。さらに、３Ｄ技術に関連したダイの積層は、電力および熱の制限を課されることがある。また、これらのシリコン・インターポーザ構造は、用途によっては許容範囲を超える信号遅延を招くことがある。ＴＳＶの使用も、レイアウト構成に影響を与える。本開示は、同等レベルの集積を達成し、上記の問題を回避しながら、シリコン・インターポーザおよびＴＳＶの必要性をなくす。
【００１１】
本明細書で説明される実施形態におけるデバイスの部分的な重なりは、１つまたは複数のデバイスの一部分を標準的なパッケージ様の構成に露出することができるという利点があり、従来のパッケージ相互接続の使用を可能にする。さらに、薄い接続ブリッジング・ブロックの使用により、シリコン・インターポーザおよびＴＳＶを必要とせずに複数ＩＣデバイスを相互に接続することができ、パッケージに十分な特徴となる高速の相互接続を可能にする。本開示によってカバーされる実施形態は、ダイからダイへの接続を、標準的なコア平面図構成と干渉しないように、縁部配置へ移動することもできる。縁部配置は、より多くのＩＣデバイスを露出させることができ、それにより、より直接的な接続性のためにより多くの表面積をもたらす。これらのダイからダイへの相互接続は、長い再配線経路なしに実施することができ、それにより遅延問題が軽減される。本開示で提示される様々な実施形態を使用することができるデバイスの例の簡単なリストには、ベースバンド（ＤＳＰ）、アプリケーション、プロセッサ、電力管理、ＲＦ送受信機、または無線モバイルまたはデジタル消費者製品アプリケーションのためのメモリを含み、Ｉ／Ｏカウントがより高く、例えば最大約７５０である。
【００１２】
図１は、本開示によって提供されるＩＣパッケージング・サブアセンブリ１００の一実施形態を示す。この実施形態は少なくとも２つのＩＣチップ１０５および１１０を含む。ＩＣチップ１０５および１１０は、メモリーチップ、プロセッサチップ、または他の同様の能動デバイスとすることができる。以下で説明するように、他の実施形態は、２つより多いＩＣチップ１０５、１１０を含む構成を提供する。ＩＣチップ１０５も１１０も、相互接続の手段として上記のインターポーザおよびＴＳＶを使用する必要がない。本明細書および特許請求の範囲で使用されるＴＳＶは、垂直な電気接続、すなわちシリコンウエハの能動デバイス側からシリコンウエハの裏側へと貫通する「ビア」である。本開示によって提供される実施形態は、シリコン・インターポーザおよびＴＳＶ技術を使用してデバイスを直接互いに垂直に積層する現在の慣例に対して、反直感的である。
【００１３】
ＩＣチップ１０５、１１０は、パッケージング基板コンタクト１１５ａ、１１５ｂおよびブリッジング・ブロック・コンタクト１２０ａ、１２０ｂをそれぞれ有する。本明細書および請求項で使用される「コンタクト」という用語は、ボンドパッド、銅ピラーの配列とすることができ、またはボンドパッドの上に置かれた半田バンプの配列とすることができる。本明細書で説明される例は、銅ピラーまたはボンドパッドの上に形成された半田バンプである実施形態を示す。しかし、他の同様の接合技術を使用することもできることを理解されたい。一実施形態では、ブリッジング・ブロック・コンタクト１２０ａ、１２０ｂは、高密度コンタクトである。本明細書および特許請求の範囲で使用される高密度コンタクトは、１平方ｍｍあたり少なくとも約１００個のコンタクトを有するコンタクトである。別の実施形態では、ブリッジング・ブロック・コンタクト１２０ａ、１２０ｂは、隣接するコンタクトの中心点から計測して約４０ミクロンから約５０ミクロンの範囲の微細なピッチを有する。
【００１４】
ブリッジング・ブロック１２５は、一部がＩＣチップ１０５、１１０と重なり、ＩＣチップ１０５、１１０の縁部に隣接して、ＩＣチップ１０５をＩＣチップ１１０と電気的に接続する。ブリッジング・ブロック１２５は、典型的には、２．５Ｄアセンブリで使用され、アセンブリのすべてのチップに跨る従来のシリコン・インターポーザより、すべての寸法に関して著しく小さい。対照的に、本開示のブリッジング・ブロック１２５は、ＩＣチップ１０５および１１０の縁部と重なるだけでＩＣチップ１０５と１１０との接触をもたらし、ＩＣチップ１０５および１１０のそれぞれの縁部に隣接して配置されるブリッジング・ブロック・コンタクト１２０ａ、１２０ｂを接触させる。図１から大まかに分かるように、銅ピラーまたは半田バンプが上に形成されたボンドパッドとすることができるパッケージング基板コンタクト１１５ａ、１１５ｂは、ブリッジング・ブロック・コンタクト１２０ａ、１２０ｂより著しく大きく、パッケージング・サブアセンブリ１００を別のパッケージング基板に接合するために使用することができるように露出されている。したがって、著しく小さいブリッジング・ブロック１２５は、パッケージング・アセンブリを互いに接合する接合工程と干渉することなく、ＩＣチップ１０５と１１０との間の相互接続を可能にする。
【００１５】
図２は、図１のブリッジング・ブロック１２５の実施形態を概略的に示す。本実施形態に見られるように、ブリッジング・ブロック１２５は、トレースまたはランナー２１０によって相互接続された、ブリッジング・ブロック１２５の両側の端部に配置される相互接続電気コンタクト２０５ａ、２０５ｂを含む。電気コンタクトは、半田バンプを上に形成することができるボンドパッドとすることができ、または銅コンタクトピラーとすることができ、またはボンドパッドの上に配置される半田バンプ、または他の同様の既知の接合構造を含むことができる。ＩＣチップ１０５および１１０のブリッジング・ブロック・コンタクト１２０ａ、１２０ｂが高密度コンタクトを有する実施形態では、ＩＣチップ１０５および１１０の高密度コンタクトと対応して一致することができるように、電気コンタクト２０５ａ、２０５ｂを高密度コンタクトとすることもできる。さらに、ある実施形態では、これらは上記のようにブリッジング・ブロック・コンタクト１２０ａ、１２０ｂと同じピッチを有する。ＩＣチップ１０５および１１０のブリッジング・コンタクト１２０ａ、１２０ｂおよびブリッジング・ブロック１２５の電気コンタクト２０５ａ、２０５ｂは、ＩＣチップ１０５と１１０との間の高容量データフローを可能にする。
【００１６】
ブリッジング・ブロック１２５は、トレースおよびコンタクトを形成することができる半導体または半導体パッケージングで使用されるシリコンまたは他の材料から構成することができる。シリコンを使用する実施形態では、既知のシリコン薄化工程を使用して薄いブリッジング・ブロック１２５を作製することができる。ブリッジング・ブロック１２５は、隣接するＩＣチップ１０５と１１０との間の高い電気接続性を提供しながら、最終的なＩＣパッケージング・アセンブリを形成するためのＩＣサブパッケージング・アセンブリの接合に干渉することなく、フリップ・チップ・パッケージ・アセンブリで使用することができる。例えば、一実施形態では、ブリッジング・ブロックの厚さは約６０ミクロン未満である。ブリッジング・ブロック１２５は、ＩＣチップ１０５と１１０との間のデータ転送経路として作用するが、他の実施形態では、メモリなどの能動コンポーネントを含むことができる。
【００１７】
ブリッジング・ブロック１２５はＩＣチップ１０５および１１０に表面実装される。さらに、ブリッジング・ブロック１２５は、ＴＳＶを使用せず、加工コストおよび他のコスト増加を削減する。したがって、そのようなデバイスは、２．５Ｄアセンブリで使用される全体的インターポーザと比較して、より低コストの部品を有する。本明細書および特許請求の範囲で使用される「ＴＳＶを使用しない」とは、ＩＣチップ１０５、１１０が接合されるブリッジング・ブロック１２５自体がＴＳＶ構造を含まないことを意味する。図３は、図１のＩＣサブパッケージング・アセンブリ１００の別の実施形態３００を示す。本実施形態では、ＩＣパッケージングのサブアセンブリ３００は、図２に関して上記で説明したように、複数のブリッジング・ブロック１２５を含む。本実施形態では、ＩＣチップ１０５および１１０のブリッジング・ブロック・コンタクト１２０ａ、１２０ｂは、図に示すように、少なくとも第１のブリッジ・コンタクト群３０５ａ、３０５ｂおよび第２のブリッジ・コンタクト群３１０ａ、３１０ｂに分けられる。
【００１８】
それぞれのブリッジング・ブロック１２５は、図示したように、および上記で説明したように、各ブリッジング・ブロック・コンタクト群３０５ａ、３０５ｂおよび３１０ａ、３１０ｂと電気的に接続される。他の実施形態では、さらなるブリッジング・ブロック１２５を設けることもでき、そのような実施形態では、さらなるブリッジング・ブロック１２５を接続することができる、対応する数のブリッジング・ブロック・コンタクト３０５ａ、３０５ｂおよび３１０ａ、３１０ｂをＩＣチップ１０５および１１０のそれぞれに設けることができることは理解される。さらなるブリッジング・ブロック１２５は、ＩＣチップ１０５と１１０との間にデータ転送を向上させるようにさらなる接続性をもたらす。
【００１９】
図４は、ＩＣパッケージング・アセンブリ４００の別の実施形態を示し、図１のサブパッケージング・アセンブリ１００の代替実施形態が別の従来のサブパッケージング基板４０５に接合されて、パッケージング・アセンブリ４００を形成している。本実施形態は、複数のＩＣチップ１０５、１１０および４１０、４１５、ならびに他の実施形態に関して上記で説明したように複数のチップを電気的に接続する１つのブリッジング・チップ１２５を含む。図示された実施形態４００は、４つのＩＣチップ１０５、１１０、４１０および４１５を示しているが、他の実施形態は、３つのＩＣチップまたは４つより多いＩＣチップの構成を含む。ブリッジング・チップ１２５によって電気的に接続されたさらなるＩＣチップ４１０および４１５は、上記の実施形態に関して説明したように、各パッケージング基板コンタクト４１０ａ、４１５ａおよびブリッジング・ブロック・コンタクト２２０ａ、２２０ｂをそれぞれ含む。上記の実施形態と同様に、ブリッジング・ブロック１２５は、一部がＩＣチップ１０５、１１０、４１０および４１５と図示するように重なる。本実施形態では、ブリッジング・ブロック１２５の電気コンタクト２０５ａ、２０５ｂ（図２）は、互いに接続されるＩＣチップ１０５、１１０、４１０および４１５と同じ数の群に分けられる。例えば、３つのＩＣチップを互いに接続する場合、トレースまたはランナー２１０によって相互接続される電気コンタクト２０５ａ、２０５ｂを第１、第２および第３の群に分けることができ、４つのＩＣチップを相互接続する場合、４つの群が図示等のように設けられる。本実施形態に関して説明されるすべてのコンタクトの特性および構成は、他の実施形態に関して上記で説明したものと同じである。さらに、上記で説明したように、さらなるブリッジング・チップを含む実施形態も、所望に応じて使用することができる。
【００２０】
図５は、集積回路（ＩＣ）マルチチップ・パッケージング・アセンブリ５００の一実施形態を示す。本実施形態は、第１のサブパッケージング・アセンブリ５０５である、図１のＩＣパッケージング・アセンブリ１００を含む。上記で説明した任意の実施形態を、図５の実施形態に含むことができることは理解される。パッケージング・アセンブリ１００およびその様々な実施形態は上記で説明したので、ここではさらなる説明は行わない。しかし、アセンブリ５００は、ボンドパッド５１２および下側相互接続５１５を含む第２の基板５１０を有する、第２のサブパッケージング・アセンブリ５０８をさらに含む。図５に見られるように、第１のサブパッケージング・アセンブリ５０５は、図示された実施形態では半田バンプであるが、他の実施形態では銅ピラーとすることもできるボンディング・コンタクト５２０を使用して、第２のサブパッケージング・アセンブリ５０８のボンドパッド５１２に接合される。ブリッジング・ブロック１２５の厚さは、ボンディング・コンタクト５２０より薄く、したがって２つのサブパッケージング・アセンブリ５０５および５１５を互いに接合する工程には干渉しない。したがって、低背を維持しながら、ＩＣチップ１０５および１１０を互いに相互接続するインターポーザまたはＴＳＶを必要とせずに、チップ間接続性が達成される。
【００２１】
製造方法は、従来の製造およびアセンブリ工程を使用して構成することができる、図１〜図５に示す構造から明らかである。本明細書に記載される製造方法は例示のためのものに過ぎないことを理解されたい。したがって、本開示は本明細書で説明される方法のみに制限されるものではない。
【００２２】
図１〜図５を参照すると、集積回路（ＩＣ）マルチチップ・サブパッケージング・アセンブリ１００を製造するための方法は、それぞれがパッケージング基板コンタクト１１５ａ、１１５ｂおよびブリッジング・ブロック・コンタクト１２０ａ、１２０ｂを有する、第１および第２のＩＣチップ１０５、１１０を取得することを含む。本明細書および特許請求の範囲で使用する「取得する」とは、デバイスを内部製造し、またはサプライヤからの供給によって獲得することを意味する。ブリッジング・ブロック１２５も取得される。ブリッジング・ブロック１２５は、一方の端部に配置される相互接続される第１の電気コンタクト２０５ａ、およびその反対側の第２の端部に配置される第２のコンタクト２０５ｂを含む。ブリッジング・ブロック１２５の第１の電気コンタクト２０５ａは第１のＩＣチップ１０５のブリッジング・ブロック・コンタクト１１５ａに接合され、ブリッジング・ブロック１２５の第２の電気コンタクト２０５ｂは第２のＩＣチップ１１０のブリッジング・ブロック・コンタクト１１５ａに接合される。半田バンプなどの従来の接合工程、または銅ピラー接合工程を使用して接合を形成することができる。ブリッジング・ブロック１２５がＩＣチップ１０５および１１０と電気的に接続されると、ＩＣチップ１０５と１１０との間にデータ転送経路を形成する。
【００２３】
別の実施形態では、方法はさらに、パッケージング基板コンタクト４１０ａおよびブリッジング・ブロック・コンタクト２２０ａを有する少なくとも第３のＩＣチップ４１０を取得することを含む。さらに、接合工程は、ブリッジング・ブロック１２５の電気コンタクト２０５ａ、２０５ｂを少なくとも第３のＩＣチップ４１０のブリッジング・ブロック・コンタクト２２０ａ、２２０ｂに接合することをさらに含む。
【００２４】
別の実施形態では、第１のＩＣチップ１０５および第２のＩＣチップ１１０のそれぞれのブリッジング・ブロック・コンタクト１２０ａ、１２０ｂは、図に示すように、少なくとも第１のブリッジ・コンタクト群３０５ａ、３０５ｂおよび第２のブリッジ・コンタクト群３１０ａ、３１０ｂにそれぞれ分けられる。本実施形態では、接合するステップはさらに、第２のブリッジング・ブロック１２５ａの電気コンタクトを、第１のＩＣチップ１０５および第２のＩＣチップ１１０の第２のブリッジ・コンタクト３０５ｂ、３１０ｂに接合することを含む。
【００２５】
第１のＩＣチップ１０５および第２のＩＣチップ１１０のブリッジング・ブロック・コンタクト１２０ａ、１２０ｂ、ならびにブリッジング・ブロック１２５の電気コンタクト２０５ａ、２０５ｂは、１平方ｍｍあたり少なくとも約１００個のコンタクトを有する高密度コンタクトとすることができる。
【００２６】
別の実施形態では、方法は、ＩＣマルチチップ・パッケージング・アセンブリ５０５を第２のＩＣパッケージング・アセンブリ５０８に接合することをさらに含むことができる。そのような実施形態では、第２の基板５１０は、ボンドパッド５１２を含み、第１のＩＣチップ１０５および第２のＩＣチップ１１０のパッケージング基板コンタクト１１５ａ、１１５ｂは、ボンディング・コンタクト５２０によって第２のサブパッケージング・アセンブリ５０８のボンドパッド５１２に接続される。ブリッジング・ブロック１２５は、第１のパッケージング・アセンブリと第２のパッケージング・アセンブリとの間に位置し、厚さがボンディング・コンタクト５２０の厚さより薄い。
【００２７】
本出願に関する分野の当業者であれば、上記の実施形態に、他のさらなる追加、削除、置換および修正を行うことができることを理解するであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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2014099591.tif 000009
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