(57)【要約】【課題】従来の半導体抵抗素子は、不純物拡散が起こるため、その抵抗値が不安定になったり、半導体抵抗素子のサイズを小さくできない場合があったり、半導体抵抗素子を搭載した半導体装置の素子の配置に自由度が無くなるなどの問題があった。【解決手段】本発明の半導体抵抗素子は、抵抗素子を構成する半導体層が複数あり、一部に電流経路のある絶縁膜を挟むように構成している。この絶縁層を境に半導体層は抵抗率がくっきり別れた構造を有する。従来の半導体抵抗素子に比べ、抵抗値が高くても面積が小さい半導体抵抗素子を作成することが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上部に設ける半導体層を抵抗体とする半導体抵抗素子において、
前記半導体基板の上部に、互いに同一導電型であり抵抗率が異なる２つの前記半導体層を、所定の間隔を離間させると共にその端面が対向するように設け、
前記間隔を埋めるように設けられた絶縁膜であって、この絶縁膜の一部が絶縁破壊されて形成された電流経路により、２つの前記半導体層が電気的に接続する
ことを特徴とする半導体抵抗素子。
【請求項２】
２つの前記半導体層は、一方が配線体、他方が抵抗体であることを特徴とする請求項１に記載の半導体抵抗素子。
【請求項３】
２つの前記半導体層は、両方とも抵抗体であることを特徴とする請求項１に記載の半導体抵抗素子。
【請求項４】
半導体基板の上部に設ける半導体層を抵抗体とする半導体抵抗素子の製造方法において、
前記半導体基板の上部の同一平面に、２つの半導体層を互いに対向し、所定の間隔で離間させて形成する半導体層形成工程と、
２つの前記半導体層同士が対向する部分に、絶縁膜を形成する絶縁膜形成工程と、
２つの前記半導体層が互いに同一導電型で抵抗率が異なるように前記半導体層に不純物を導入する不純物導入工程と、
２つの前記半導体層の間に所定の電圧を印加することにより、前記絶縁膜の一部に、２つの前記半導体層が電気的に接続する電流経路を形成する電流経路形成工程と、
を有することを特徴とする半導体抵抗素子の製造方法。
【請求項５】
前記不純物導入工程は、
一方の前記半導体層に、所定の不純物を第１の濃度で導入する第１不純物導入工程と、
他方の前記半導体層に、前記所定の不純物を第１の濃度とは異なる第２の濃度で導入する第２不純物導入工程と、
を有することを特徴とする請求項４に記載の半導体抵抗素子の製造方法。
【請求項６】
前記不純物導入工程は、
２つの前記半導体層に、所定の不純物を第１の濃度で導入する初期不純物導入工程と、
どちらか一方の前記半導体層に、前記所定の不純物を第１の濃度とは異なる第２の濃度となるように再度不純物を導入する不純物濃度調整工程と、
を有することを特徴とする請求項４に記載の半導体抵抗素子の製造方法。
【請求項７】
前記不純物導入工程は、
２つの前記半導体層に、第１の不純物を所定の濃度で導入する初期不純物導入工程と、
どちらか一方の前記半導体層に、前記第１の不純物と反対導電型の第２の不純物を導入する不純物濃度調整工程と、
を有することを特徴とする請求項４に記載の半導体抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体を用いた抵抗素子及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体抵抗素子を構成するには、半導体基板に抵抗領域を形成し、その抵抗領域に金属配線を接続する。又は、半導体基板上に設けた絶縁膜上の上に半導体層を設け、そこに抵抗領域を形成し、その抵抗領域に金属配線を接続することで、半導体抵抗素子を形成していた。
【０００３】
しかし、従来知られている製造方法では、金属配線と半導体との接続部（以後、コンタクト部分と称する）のコンタクト抵抗の影響を排除するため、コンタクト部分の不純物濃度を高くする必要がある。
【０００４】
このような事情から、半導体抵抗素子は、抵抗体として機能する抵抗体部分と、金属配線と接続するためのコンタクト部分とで構成されるのが一般的である。そのような従来知られている半導体抵抗素子の断面の様子を模式的に示した図が、図１２（ａ）である。
【０００５】
図１２（ａ）に示したように、半導体層からなる半導体抵抗素子２０は、図示しない半導体基板上に設けた絶縁膜１２の上部に設けてある。
半導体抵抗素子２０は、１つの半導体層を抵抗体部分２３とコンタクト部分２４，２５とにその領域が分けられており、その境界が境界部４５である。
【０００６】
例えば、抵抗体部分２３とコンタクト部分２４，２５とが同一導電型であるときは、境界部４５を境にしてその不純物濃度が変化することになり、反対導電型であれば、境界部４５を境にして導電型が変化することになる。
【０００７】
コンタクト部分２４，２５は、できるだけコンタクト抵抗の値が低くなるように、所定の不純物が所定の濃度で導入されており、金属配線７２，７３と低いコンタクト抵抗で接続している。
【０００８】
抵抗体部分２３は、半導体抵抗素子２０の抵抗値を決定する部分である。知っての通り、半導体は導入する不純物の濃度により抵抗率が変るから、抵抗体部分２３には、半導体抵抗素子２０が所望の抵抗値となるように所定の不純物が所定の濃度で導入されている。
したがって、一般的には、コンタクト部分２４，２５よりも抵抗体部分２３の方が不純物濃度は低く、その抵抗率は高くなっている。
【０００９】
もちろん、抵抗体部分２３の形状でも抵抗値が決まるから、図１２（ａ）に示したように、抵抗体部分２３の長さＬ１も半導体抵抗素子２０の抵抗値を決める要因となる。
この場合、図示はしないが、平面視で抵抗体部分２３の幅が一定であれば、長さＬ１が長いほど高抵抗となる。
【００１０】
しかし、図１２（ａ）に示した構成は理想的なものであって、実際には境界部４５は所定の幅を有する。なぜなら、半導体層に導入した不純物は、熱の印加によりその半導体層に拡散してしまい、ある幅を持つ拡散領域となってしまうためである。その様子を示した図が、図１２（ｂ）である。
【００１１】
知っての通り、半導体層はその結晶内部に不純物を入れただけでは所定の抵抗率を有す
るようにはならない。例えば、イオン注入法を用いて半導体層に不純物を注入した後は、その不純物を活性化させるために熱を印加する工程が必ず必要である。
この熱処理により不純物が拡散し、図１２（ａ）に示した境界部４５は、図１２（ｂ）に示したように、所定の幅Ｌ２を持つ拡散領域４６ａ，４６ｂとなるのである。
【００１２】
ところで、半導体素子の製造工程中に印加する熱の履歴を、熱履歴と称する。通常は、不純物を拡散させる度に熱の印加が必要になるから、熱履歴は多くなる。
【００１３】
この拡散領域４６ａ，４６ｂは、不純物が導入される半導体層が同じ材質であれば、印加される温度やその印加時間の他に、不純物の種類や濃度でもその拡散距離が決まる。拡散領域４６ａ，４６ｂは、一般的には、抵抗体部分２３側では抵抗値が下がりコンタクト部分２４，２５側では抵抗値が上がっており、均一な抵抗値を有していない場合もある。
【００１４】
いずれにしても、この拡散領域４６ａ，４６ｂにより、抵抗体部分２３の長さはＬ１´となり、図１２（ａ）に示す長さＬ１よりも短くなってしまうから、半導体抵抗素子２０の設計時に拡散領域４６ａ，４６ｂを考慮に入れていなければ、狙いの抵抗値に比べ製造工程終了時の抵抗値が下がってしまう。
【００１５】
また、拡散領域４６ａ，４６ｂは、抵抗体部分２３やコンタクト部分２４，２５の不純物濃度やかかる熱のばらつき、熱履歴の回数などにより、その幅Ｌ２が広くなりすぎることがある。仮に、拡散領域４６ａがコンタクト部分２４の金属配線７２との接続部分に到達してしまうと、コンタクト部分２４のコンタクト抵抗の値が上がってしまう。これは、拡散領域４６ｂが広がってしまっても同様にコンタクト部分２５のコンタクト抵抗の値が上がってしまう。そうすると、半導体抵抗素子２０の抵抗値は、さらに狙いの抵抗値とかけ離れてしまう。
【００１６】
したがって、半導体抵抗素子２０を形成する際は、各要素のばらつきや熱履歴による不純物の拡散を考慮して、抵抗体部分２３の長さＬ１を決定したり、導入する不純物の濃度を調整してコンタクト部分２４，２５を含む素子全体のサイズを大きくするようにして拡散領域４６ａ，４６ｂの影響ができるだけ少なくするような設計を行う必要が生じる。
【００１７】
これは設計者の負荷になることは言うまでもないが、それにも増して、半導体抵抗素子２０のサイズが大きくなってしまうという問題も生じる。このことは、素子を微細化して高集積化する昨今の半導体装置の流れに逆行するため、好ましくはない。
【００１８】
また、半導体抵抗素子２０にこの拡散領域４６ａ，４６ｂがあると、半導体抵抗素子２０のサイズを小さくできないという別の問題も生じる。その様子を示した図が、図１２（ｃ）である。
【００１９】
図１２（ｃ）は、半導体抵抗素子２０の全体のサイズを小さくしていくか、所望の抵抗値を得るために抵抗体部分２３を小さくした（長さＬ１を小さくした）場合を模式的に表した図である。
不純物の拡散によって抵抗体部分２３とする部分すべてに拡散が進行し、２つの拡散領域４６ａ，４６ｂが接近し、やがて接触してしまった様子を模式的に示している。
【００２０】
この状態では、実質的に抵抗体部分２３がなくなってしまった状態であり、半導体抵抗素子２０の抵抗値は、拡散領域４６ａ，４６ｂにより決まってしまう。つまり、設計時の抵抗値よりもかなり低い抵抗値となってしまう。
【００２１】
この事情から、従来の技術は、抵抗体部分２３に導入する不純物をどのように調整して
も、結果として、高抵抗な半導体抵抗素子をある一定のサイズ以下では形成できないという問題を抱えており、小型で高抵抗な半導体抵抗素子が必要であっても、それを実現することができない。
【００２２】
このような問題を解決する手段として、抵抗素子を構成する抵抗体部分とコンタクト部分とを分離して形成しておき、それぞれに所定の濃度で不純物導入するなどし、その後に双方を接続するという技術が考え出された。要するに、半導体層の不純物拡散の影響を排除しようする試みである。
【００２３】
しかしながら、その技術では、抵抗体部分とコンタクト部分とを接続する配線が別途必要となり、配線を金属とした場合は、半導体層と金属配線とを接続するコンタクト部分もその都度設ける必要があるからサイズも大きくなり、半導体抵抗素子として微細化に向かないという問題があった。
【００２４】
そのため、新たな接続技術が模索された。１つの回答として、単に開放状態にある配線と配線とを短絡させるためのアンチヒューズという素子を形成するときの技術を、半導体抵抗素子の形成に応用することが提案されたのである。
【００２５】
すなわち、配線１（抵抗素子を構成する抵抗体部分）と配線２（コンタクト部分）とを予め離間させて配置し、その間は絶縁膜で隔てておく。そしてその絶縁膜にレーザービームを照射する。これにより絶縁膜を溶融させ、双方の配線を短絡させるという技術である（例えば、特許文献１参照。）。
【００２６】
特許文献１に示した従来技術に開示されている配線１、２を半導体層による抵抗体と考え、前出の抵抗体部分及びコンタクト部分とすれば、双方の間で熱の印加による不純物の拡散は起きないため、設計通りの抵抗値を有する半導体抵抗素子を形成できるようになる。
【００２７】
ところで、アンチヒューズを形成するときの技術は、このようなレーザービームの照射を用いた手法だけではない。
例えば、離間して配置した配線間にエレクトロマイグレーションを起こして配線同士を接続する手法も提案されている（例えば、特許文献２参照。）。
【００２８】
特許文献２に示した従来技術は、半導体基板などの上部に土台となるポリシリコン層を形成し、このポリシリコン層の上部に、予め離間させて配置した２つのシリサイド層の配線を形成している。この配線間は土台となるポリシリコン層の抵抗値により絶縁が保たれており、このシリサイド層の配線間に高電圧を印加することでシリコンマイグレーションを起こさせ、配線間を導通させるという技術である。
【００２９】
特許文献１及び２に示した従来技術は、そもそも２つの抵抗体を別々に離間して形成し、その後に双方を接続するという点で共通している。これにより、熱履歴の多少に関らず、双方に不純物の拡散が生じることはなく、設計通りの抵抗素子を形成できる。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平１０−２２９１２５号公報（第３頁−４頁、図１）
【特許文献２】特開平２００８−２２７０４９号公報（第７頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【００３１】
しかしながら、発明者が検討したところによれば、特許文献１に示した従来技術は、３つの問題があることがわかった。
【００３２】
第１の問題は、半導体抵抗素子の抵抗値が不安定になるという問題である。
【００３３】
すなわち、レーザービームの照射により配線自体や配線同士を溶融させた部分の結晶構造に不安定な部分が存在する可能性がある。溶融の仕方が均一であるとは限らないからである。その状態で抵抗素子として使用すると、通電量や周囲温度によって結晶構造に不安定な部分とそうではない部分との間でキャリアの移動に違いを生じ、その結果、抵抗値が安定しなくなる（設計通りの値にはなりにくい）のである。
【００３４】
第２の問題は、半導体抵抗素子のサイズを小さくできない場合があるという問題である。
【００３５】
すなわち、レーザービームは配線間の絶縁膜部分に的確に照射する必要があり、配線そのものに照射してしまうと配線の表面が破壊されたり結晶構造が壊れたりしてしまう。このため、ビームスポットよりも小さな半導体抵抗素子には適用できず、欲する抵抗値によっては、半導体抵抗素子のサイズを小さくできなくなるのである。
【００３６】
また、半導体抵抗素子の周辺のサイズも小さくできなくなる。つまり、半導体抵抗素子の周辺に配置した他の配線は、半導体抵抗素子に照射されるレーザービームの最小半径以上の距離を空けていなければ、その配線にも熱が伝達し溶融したり溶断したりしてしまう可能性があるためである。
【００３７】
第３の問題は、半導体抵抗素子を搭載した半導体装置の素子の配置に自由度が無くなり、しいては半導体装置の面積を大きくしてしまいかねない場合があるという問題である。
【００３８】
すなわち、微細化のために半導体装置を多層化したとき、別の配線の下層に配置された半導体抵抗素子を形成しようとしても、多層化により絶縁膜が厚くなるため、レーザービームのエネルギーを、目的の半導体抵抗素子を構成する配線まで到達させるのが難しくなる。
【００３９】
このような事情を回避するには、半導体装置を設計する際に、他の層の半導体抵抗素子や配線を避けて、目的の半導体抵抗素子にレーザービームを照射できるように設計しなければならない。そうすると、素子の配置に自由度が無くなり、しいては半導体装置の面積を大きくしてしまいかねないのである。
【００４０】
以上説明した特許文献１に示した従来技術の３つの問題は、配線間をレーザービームの照射による熱で溶融させていることが原因となっている。
【００４１】
特許文献２に示した従来技術は、上述の問題を生じないものの、製造工程で発生する熱履歴による不純物の拡散の問題が依然として残っている。
【００４２】
すなわち、そもそも分離されているのはシリサイド層だけであって、このシリサイド層とその下層の土台となるポリシリコン層とは分離されていないからである。このため、シリサイド層からポリシリコン層に不純物が拡散してしまうのである。
【００４３】
特許文献２に示した従来技術は、レーザービームの照射を行わないから、抵抗値が不安定になることも無く、半導体抵抗素子を搭載した半導体装置の素子の配置の自由度もある。しかし、熱履歴による不純物の拡散の問題が依然として残っており、前述の説明のよう
に、熱拡散による抵抗値の変化を小さくしようとすると、抵抗素子の面積が大きくなってしまうのである。
【００４４】
半導体装置にあっては、不純物濃度の低い（高抵抗の）半導体抵抗素子が必要である場合が少なくない。例えば、アナログ回路の基準電流源の基準抵抗値などは、数ＭΩの抵抗値が必要である。
しかし、上述の２つの従来技術では、それを小さい面積で形成することは困難であった。
【００４５】
本発明の目的は、抵抗値が安定し、かつ面積が小さく、半導体装置の設計を圧迫しない半導体抵抗素子の構造とその製造方法を提供することである。
【課題を解決するための手段】
【００４６】
上記の目的を達成するために、本発明の半導体装置は、以下の構造を採用する。
【００４７】
半導体基板の上部に設ける半導体層を抵抗体とする半導体抵抗素子において、
半導体基板の上部に、互いに同一導電型であり抵抗率が異なる２つの半導体層を、所定の間隔を離間させると共にその端面が対向するように設け、
その間隔を埋めるように設けられた絶縁膜であって、この絶縁膜の一部が絶縁破壊されて形成された電流経路により、２つの半導体層が電気的に接続することを特徴とする。
【００４８】
このような構造にすれば、電流経路が形成された絶縁膜を境に、抵抗率が異なる半導体層同士を接続した半導体抵抗素子を構成できる。
レーザービームの照射などによる溶融を必要としないから、抵抗値が安定し、半導体装置の多層化にも対応でき、他の半導体素子の配置にも制限が無い。また、コンタクト部分の面積を大きくする必要がないから、半導体抵抗素子のサイズを小さくすることもできる。
【００４９】
２つの半導体層は、一方が配線体、他方が抵抗体であってもよい。
【００５０】
このような構造にすれば、例えば、配線材料として適する抵抗率を有する配線体と、設計値通りの抵抗率を有する抵抗体とを接続できるから、周辺に余剰な領域を必要とせず双方を接続できる。このため、抵抗素子として専有面積を小さくすることができる。
また、例えば、ＭＯＳＦＥＴのゲート電極を配線体とすれば、それを延長して、設計値通りの抵抗値を有する抵抗体とを接続することができ、ゲート電極に抵抗を付加させたような構造体を小さい面積で構成することができる。
【００５１】
２つの半導体層は、両方とも抵抗体であってもよい。
【００５２】
このような構造にすれば、互いに設計値通りの抵抗値や導電型を有する抵抗体としておき、それらを接続できるため、欲する仕様の抵抗値を簡単に構成できる。
また、例えば、温度特性が互いに逆の抵抗体とし、それらを接続すれば、その半導体抵抗素子は、周囲温度に抵抗値が変化しない温度特性がフラットな抵抗素子とすることができる。
【００５３】
上記の目的を達成するために、本発明の半導体装置は、以下の製造方法を採用する。
【００５４】
半導体基板の上部に設ける半導体層を抵抗体とする半導体抵抗素子の製造方法において、
半導体基板の上部の同一平面に、２つの半導体層を互いに対向し、所定の間隔で離間さ
せて形成する半導体層形成工程と、
２つの半導体層同士が対向する部分に、絶縁膜を形成する絶縁膜形成工程と、
２つの半導体層が互いに同一導電型で抵抗率が異なるように半導体層に不純物を導入する不純物導入工程と、
２つの前記半導体層の間に所定の電圧を印加することにより、絶縁膜の一部に、２つの半導体層が電気的に接続する電流経路を形成する電流経路形成工程と、を有することを特徴とする。
【００５５】
このような製造方法を用いれば、２つの半導体層が対向している部分の絶縁膜に所定の電圧が印加され、その部分の絶縁膜の一部を絶縁破壊させ電流経路が形成できる。この電流経路は、絶縁膜の一部に設ければよいから、電流経路の形成は簡単である。そして、一部に電流経路が形成された絶縁膜を介して抵抗率が異なる半導体層同士を接続した半導体抵抗素子を簡単に形成できる。
【００５６】
不純物導入工程は、一方の半導体層に、所定の不純物を第１の濃度で導入する第１不純物導入工程と、
他方の半導体層に、その所定の不純物を第１の濃度とは異なる第２の濃度で導入する第２不純物導入工程と、
を有するようにしてもよい。
【００５７】
このような製造方法によれば、２つの半導体層にそれぞれ別々に不純物を導入できるから、半導体層ごとに導入する不純物の濃度や種類を変えることが簡単にできる。
【００５８】
不純物導入工程は、２つの半導体層に、所定の不純物を第１の濃度で導入する初期不純物導入工程と、
どちらか一方の半導体層に、所定の不純物を第１の濃度とは異なる第２の濃度となるように再度不純物を導入する不純物濃度調整工程と、
を有するようにしてもよい。
【００５９】
このような製造方法によれば、抵抗率の違いを２つの半導体層のどちらか一方に導入する不純物の濃度だけで変えることができるため、導入する不純物の切り替えが必要なく、製造工程数を減らすことができて便利である。
【００６０】
不純物導入工程は、２つの半導体層に、第１の不純物を所定の濃度で導入する初期不純物導入工程と、
どちらか一方の半導体層に、第１の不純物と反対導電型の第２の不純物を導入する不純物濃度調整工程と、
を有するようにしてもよい。
【００６１】
このような製造方法によれば、抵抗率の違いを２つの半導体層のどちらか一方に導入する不純物の導電型で変えることができるため、半導体層に導入する不純物を細かく設定できて便利である。
特に、半導体抵抗素子を搭載した半導体装置に、ＣＭＯＳ構造のＦＥＴなど異なる導電型の不純物を導入してなる半導体素子があるときは、そもそも２つの不純物を扱う工程が存在するため、新たに製造工程が増えることはない。
【発明の効果】
【００６２】
本発明によれば、その半導体抵抗素子は、一部に電流経路のある絶縁膜を境に、抵抗率がくっきり別れた構造となるため、余剰な面積が不要となり、従来の半導体抵抗素子に比べ、面積が小さい半導体抵抗素子を得ることが可能となる。
【図面の簡単な説明】
【００６３】
【図１】本発明の半導体抵抗素子を説明する、平面図及び断面図である。
【図２】本発明の半導体抵抗素子をＭＯＳＦＥＴと一体とした場合の例を説明する平面図及び断面図である。
【図３】本発明の半導体抵抗素子をＭＯＳＦＥＴと一体とした場合のその他の例を説明する平面図及び断面図である。
【図４】本発明の半導体抵抗素子の製造方法を説明するフローチャートである。
【図５】本発明の半導体抵抗素子の製造方法における、半導体基板上に絶縁膜及び半導体層を形成する工程を説明する断面図である。
【図６】本発明の半導体抵抗素子の製造方法における、半導体層を分離する工程と、絶縁膜を形成する工程を説明する断面図である。
【図７】本発明の半導体抵抗素子の第１の製造方法を説明する図であって、不純物をイオン注入する様子を説明する断面図である。
【図８】本発明の半導体抵抗素子の第２の製造方法を説明する図であって、不純物をイオン注入する様子を説明する断面図である。
【図９】本発明の半導体抵抗素子の第３の製造方法を説明する図であって、不純物をイオン注入する様子を説明する断面図である。
【図１０】本発明の半導体抵抗素子の製造方法における、不純物活性化のための熱処理工程を説明する断面図である。
【図１１】本発明の半導体抵抗素子の製造方法における、絶縁膜中に電流経路を形成する工程を説明するブロック図である。
【図１２】従来技術を説明する断面図である。
【発明を実施するための形態】
【００６４】
まず、第１の実施形態として、図１を用いて半導体抵抗素子の構造を説明する。その次に、第２の実施形態として、図２及び図３を用いてＭＯＳＦＥＴと接続した形態を説明する。その後に、図４から図１１を用いて半導体抵抗素子の製造方法を説明する。
【００６５】
各図面は、説明に関係のない構成を省略している模式図であり、すでに説明した構成にあっては、同一の番号を付与している。
平面図と断面図とを同じ図面に記載している場合は、その断面図にあっては平面図を図面左右方向に切断した図としている。
【実施例１】
【００６６】
［半導体抵抗素子の構造：図１］
まず、第１の実施形態として、半導体抵抗素子の構造を説明する。
図１は、半導体抵抗素子を説明するための図であって、図１（ａ）が平面図、図１（ｂ）が主要部分を抜き出した断面図である。
図１（ｂ）は、図１（ａ）に示す半導体抵抗素子を長手方向にその略中心を切断した様子を示すものである。この図を用いて半導体抵抗素子の構造を説明する。
【００６７】
図１に示すように、半導体抵抗素子１０は、表面に絶縁膜１２を有する半導体基板１１の上部に形成されている。半導体抵抗素子１０は、半導体層である抵抗体部分２３とコンタクト部分２４，２５とが離間して配置されており、この部分に絶縁膜１２ａが形成されている。
【００６８】
特に限定しないが、一例を説明すると、半導体基板１１はシリコン半導体基板を用いることができる。抵抗体部分２３及びコンタクト部分２４，２５の半導体層は、ポリシリコン層を用いることができ、その膜厚は、例えば、３００ｎｍである。抵抗体部分２３とコ
ンタクト部分２４，２５とは、それぞれ１０ｎｍ〜４０ｎｍの距離を開けて離間して配置している。したがって、絶縁膜１２ａもその厚みとなっている。
【００６９】
絶縁膜１２と絶縁膜１２ａとは、シリコン酸化膜とシリコン窒化膜とのように互いに異なる材質を用いてもよいが、この実施形態では、同じ材質（例えば、シリコン酸化膜）を用いる例を示している。このため、図１（ｂ）に示すように、絶縁膜１２と絶縁膜１２ａとは分け目がなく一体をなすよう記載している。
【００７０】
図１に示す例では、抵抗体部分２３を両側から挟むように２つのコンタクト部分２４，２５が設けてあり、この２つのコンタクト部分２４，２５が金属配線７２，７３により他の素子や他の電子機器と接続する部分となる。要するに、このコンタクト部分２４，２５が半導体抵抗素子１０の両端子となるのである。
【００７１】
抵抗体部分２３及びコンタクト部分２４，２５は、ｎ型でもｐ型でもよい。これらを同一導電型とすれば、不純物濃度を異ならせることで、双方の抵抗率を変えることができる。
【００７２】
もちろん、コンタクト部分２４とコンタクト部分２５とで、抵抗率を変えても構わない。この部分は、金属配線と低いコンタクト抵抗で接続する部分であるから、用いる金属配線の種類や金属配線自体の抵抗率などを鑑みて、変更することができる。
【００７３】
このように、抵抗率を自由に変えることができるのも、抵抗体部分２３とコンタクト部分２４，２５とが絶縁膜１２ａで隔てられている効果でもある。
【００７４】
互いに対向する抵抗体部分２３とコンタクト部分２４，２５との間の絶縁膜１２ａの一部に、電流経路１６が形成されている。
電流経路１６は、抵抗体部分２３とコンタクト部分２４，２５とを電気的に接続させるものであるから、これらの半導体層同士が対向する部分の絶縁膜１２ａのそれぞれに対して１つずつでも存在すればよい。抵抗体部分２３及びコンタクト部分２４，２５の半導体層の間の絶縁膜１２ａ全体が電流経路ではない点が特徴的な部分である。
【００７５】
詳しくは後述するが、電流経路１６は、絶縁膜１２ａを局所的に絶縁破壊させることで形成する。
電流経路１６は、図１に示す例では、それぞれの絶縁膜１２ａの略中心に１つずつあるように記載しているが、もちろんこれは一例である。電流経路１６を形成する際に印加する電界の強さなどにより、形成される電流経路１６の位置や数は変る。
【００７６】
すでに説明したように、従来技術は、２つの半導体層の間をレーザービームの照射により溶解させて接続しているため、結晶構造が不安定になるなどの問題がある。しかしながら、半導体抵抗素子１０は、絶縁膜１２ａを局所的に絶縁破壊させて電流経路１６を形成するだけであるから、抵抗体部分２３とコンタクト部分２４，２５との間は電気的に良好な接続状態とすることができる。
【００７７】
また、従来技術は、レーザービームの照射部位の周囲には、その照射をよけるためのスペースが必要になっており、他の半導体素子の配置スペースを圧迫し半導体装置全体のサイズをも大きくしかねないが、半導体抵抗素子１０は、そのようなスペースを確保する必要がなく、半導体抵抗素子１０を小型化することができるのである。
【００７８】
半導体層の抵抗体部分２３には、コンタクトホール７０を介して金属配線７１が接続されている。同じくコンタクト部分２４には、コンタクトホール７０を介して金属配線７２
が接続され、コンタクト部分２５には、コンタクトホール７０を介して金属配線７３が接続されている。
【００７９】
この金属配線７１と金属配線７２，７３とは、絶縁膜１２ａの一部を絶縁破壊させて電流経路１６を形成するための電界を印加するためのものであって、例えば、銅やアルミニウムなどで構成することができる。
【００８０】
抵抗体部分２３は、この半導体抵抗素子１０の抵抗値を決定するための主たる領域となる。このため、欲する抵抗値によっては、不純物濃度が低くなっている。知られているように、不純物濃度が低い半導体層と金属配線とを接続すると、その部分は高いコンタクト抵抗となってしまう。このため、そのような場合は、抵抗体部分２３と金属配線７１とは高いコンタクト抵抗で接続されていることになる。
【００８１】
しかし、抵抗体部分２３のコンタクト抵抗が高くても何ら問題はないのである。
なぜなら、絶縁膜１２ａに電流経路１６を形成するときは、絶縁膜１２ａの一部を絶縁破壊して形成するからであり、抵抗体部分２３とコンタクト部分２４，２５との間にエレクトロマイグレーションを起こすような電流を流すものではないからである。要するに、電界による絶縁破壊を起こすのであるから、コンタクト抵抗の値が高くても問題はないのである。
【００８２】
例えば、絶縁膜１２ａに電流経路１６を形成するときは、図示しない電圧発生手段からの所定の電圧の１０Ｖを印加する。一例をあげると、金属配線７１を０Ｖ、金属配線７２，７３に＋１０Ｖを印加する。
この電圧が印加されると、抵抗体部分２３及びコンタクト部分２４，２５は、すぐさま一様に０Ｖ及び＋１０Ｖになり、絶縁膜１２ａの絶縁破壊が発生した部分が電流経路となる。
【００８３】
なお、このように電界により電流経路１６を形成するから、コンタクトホール７０は、それぞれ抵抗体部分２３及びコンタクト部分２４，２５のどこに設けていても構わない。
【００８４】
このような構成の半導体抵抗素子１０は、抵抗率が異なる半導体層同士（抵抗体部分２３とコンタクト部分２４，２５）を接続した構成でありながら、一部に電流経路１６のある絶縁膜１２ａを境に不純物濃度がくっきり別れた構造となっている。
【００８５】
もちろん、抵抗体部分２３とコンタクト部分２４，２５との間に不純物拡散は生じないから、製造工程を終えても半導体抵抗素子１０は低抵抗とはならない。よって、高抵抗でサイズが小さい半導体抵抗素子を構成できる。
【実施例２】
【００８６】
［ＭＯＳＦＥＴと接続した半導体抵抗素子の説明１：図２］
次に、第２の実施形態として、半導体抵抗素子をＭＯＳＦＥＴと接続した形態を説明する。
図２は、ＭＯＳＦＥＴのゲート電極に半導体抵抗素子を接続した形態である。図２（ａ）が平面図、図２（ｂ）がその断面図である。
図２（ｂ）は、図２（ａ）に示すＭＯＳＦＥＴと一体化した半導体抵抗素子を、ＭＯＳＦＥＴのゲート電極の長手方向にその略中心を切断した様子を示すものである。
【００８７】
図２において、ＭＯＳＦＥＴ１００は、半導体基板１１にソース領域１２５とドレイン領域１２６とを有し、半導体基板１１上にゲート絶縁膜１２７を介してゲート電極１２４を備える一般的なＭＯＳＦＥＴである。ゲート電極１２４はコンタクトホール７０を介し
て金属配線１７８に接続されている。なお、符号１２２は層間絶縁膜である。
【００８８】
図２に示すように、ＭＯＳＦＥＴ１００のゲート電極１２４の所謂テール部分と半導体抵抗素子１０の抵抗体部分２３とは、所定の距離を離間して配置されており、この部分に絶縁膜１２ｂが形成されている。
【００８９】
特に限定しないが、一例を説明すると、ゲート電極１２４は、ポリシリコン層を用いることができ、その膜厚は、例えば、３５０ｎｍである。ゲート電極１２４はｐ型でもｎ型でもよく、不純物を導入して所定の抵抗率とすることもできる。
【００９０】
また、抵抗体部分２３とゲート電極１２４とは、例えば、１０ｎｍ〜４０ｎｍの距離を開けて離間して配置している。したがって、絶縁膜１２ｂもその厚みとなっている。
【００９１】
絶縁膜１２と絶縁膜１２ｂとは、異なる材質を用いてもよいが、この実施形態では、同じ材質（例えば、シリコン酸化膜）を用いる例を示している。絶縁膜１２ｂと絶縁膜１２ａとも同様である。
このため、図２（ｂ）に示すように、絶縁膜１２と絶縁膜１２ａ，１２ｂとは分け目がなく一体をなすよう記載している。
【００９２】
図１に示す例では、抵抗体部分２３を両側から挟むように２つのコンタクト部分２４，２５が設けてあったが、図２に示す例では、一方のコンタクト部分２４はＭＯＳＦＥＴ１００のゲート電極１２４となっている。このため、ゲート電極１２４に直列に半導体抵抗素子１０が接続されている形態となっている。
【００９３】
なお、図１に示す金属配線７２に相当する構成が、図２に示す金属配線１７８であり、金属配線７３に相当する構成が、図２に示す金属配線１７３となっている。これらの金属配線は、第１の実施形態と同様に、銅やアルミニウムを用いることができる。
【００９４】
ゲート電極１２４は、ＭＯＳＦＥＴ１００の電気特性を鑑みて所定の抵抗率で設計される。半導体抵抗素子１０は、回路の構成や動作から適する抵抗値になるよう設計される。この場合、抵抗体部分２３が半導体抵抗素子１０の主な抵抗値を有する部分となることは、先の実施形態と同様であるが、例えば、金属配線１７８から金属配線１７３に電流を流すような回路の場合は、その経路の抵抗値としては、半導体抵抗素子１０の抵抗値にゲート電極１２４自体の抵抗値を加算すればよい。
【００９５】
絶縁膜１２ｂに電流経路１６を形成するとき、図示しない電圧発生手段からの所定の電圧を、ＭＯＳＦＥＴ１００の金属配線１７８と半導体抵抗素子１０の金属配線７１との間に印加する。例えば、金属配線７１を０Ｖ、金属配線１７８を＋１０Ｖとする。
【００９６】
ところで、絶縁膜１２ｂに電流経路１６を形成するとき、ゲート電極１２４の下部にはゲート絶縁膜１２７があるが、このゲート絶縁膜１２７は絶縁破壊されることはない。
このゲート絶縁膜１２７には電界が印加されないからである。もちろん、半導体基板１１に図示しない電極を形成しておき、そこに＋１０Ｖを印加しておいてもよい。そうすれば、ゲート電極１２４と半導体基板１１は同電位となり、より安全である。
【００９７】
絶縁膜１２ａに電流経路１６を形成するときは、第１の実施形態で説明したように、図示しない電圧発生手段からの所定の電圧を、金属配線１７３と金属配線７１との間に印加する。
【００９８】
図２を用いて説明した第２の実施形態によれば、ＭＯＳＦＥＴ１００のゲート電極１２
４と一体的に半導体抵抗素子１０を形成できるから、その設置をコンパクトにすることができる。
さらに、ゲート電極１２４と抵抗体部分２３との間で不純物の拡散がないから、双方はそれぞれ設計通りの抵抗値を有することができる。
【００９９】
［ＭＯＳＦＥＴと接続した半導体抵抗素子の説明２：図３］
次に、第２の実施形態の変形例として、半導体抵抗素子をＭＯＳＦＥＴと接続した別の形態を説明する。
図３は、ＭＯＳＦＥＴのゲート電極に半導体抵抗素子を接続した形態である。図３（ａ）が平面図、図３（ｂ）がその断面図である。図３（ｂ）の断面部分は、すでに説明した図２に示す例と同様に、ＭＯＳＦＥＴのゲート電極を長手方向にその略中心を切断した様子を示すものである。
【０１００】
図３に示す構成とすでに説明した図２に示す構成との違いは、ＭＯＳＦＥＴ１００のゲート電極２２４が半導体抵抗素子１０の抵抗体部分（図２に示す抵抗体部分２３）を兼ねているという点である。
【０１０１】
このような構成は、ＭＯＳＦＥＴを含む回路の都合で、そのゲート電極に所定の抵抗値を付加したいとき、その抵抗値をゲート電極が有する抵抗値でまかなえるときに便利な構成となっている。
【０１０２】
このようなときであっても、コンタクト部分２５に導入された不純物がゲート電極２２４に拡散することはないため、ＭＯＳＦＥＴ１００に付加される抵抗値を設計通りにすることができる。
【実施例３】
【０１０３】
［製造方法の説明：図１、図４〜図１１］
次に、第３の実施形態として、半導体抵抗素子の製造方法を、図１及び図４から図１１を用いて説明する。
なお、説明に際しては、半導体基板の材質をシリコンとし、絶縁膜をシリコン酸化膜とする例で説明する。
【０１０４】
図４は、半導体抵抗素子の製造方法のフローチャートである。このフローチャートは、製造方法のうち主要部分を記載したものである。半導体層への不純物導入工程には３通りの製造方法があり、第１から第３の製造方法として順次説明する。
【０１０５】
製造方法の説明にあっては、図１から図３に示す構成のうち、半導体層である抵抗体部分２３とコンタクト部分２５との境界部分を拡大した断面図を主に用いて説明する。このため、各図を用いる説明の際には適宜図１も参照されたい。
【０１０６】
［共通する工程の説明：図１、図５〜図７］
まず最初に、各製造方法に共通する工程である、半導体基板上部に分離した半導体膜を形成する工程を、図５から図７を用いて説明する。
【０１０７】
図５（ａ）に示すように、シリコンからなる半導体基板１１上に、例えば、熱酸化やＣＶＤといった公知の技術を用いてシリコン酸化膜からなる絶縁膜１２を形成する。
【０１０８】
次に、図５（ｂ）に示すように、絶縁膜１２の上部に半導体層４０を形成する。半導体層４０の形成方法は、ＣＶＤやエピタキシャル成長などの公知の技術を用いることができる。
【０１０９】
また、上述の図５（ａ）、図５（ｂ）に示す工程を経るのではなく、ＳＯＩ基板を用いてもよい。ＳＯＩ基板は、予め半導体基板上に絶縁層と半導体層とが形成されている基板であるので、上記の工程が不要になる。半導体抵抗素子を製造する保有装置やコストを鑑みて、通常の半導体基板とＳＯＩ基板とを使い分けるのが好ましい。
【０１１０】
次に、図６（ａ）に示すように、半導体層４０を分離する。この工程も公知のエッチング技術を用いることができる。
図示はしないが、半導体層４０のうち分離したい部分が開口するように、半導体層４０の上部にフォトレジストからなるレジストパターンを形成し、このレジストパターンをマスクにして半導体層４０をエッチングする。こうして、分離部分４１を形成する。
【０１１１】
これにより、半導体層４０は、半導体層４０ａと半導体層４０ｂとに分離される。これらは、後の工程を経て、図１に示す抵抗体部分２３とコンタクト部分２５とになる。
【０１１２】
もちろん、半導体層４０の形成方法は、この限りではない。
図５（ａ）に示す半導体基板１１の上部に絶縁膜１２を形成した後、予め２つの半導体層４０ａ，４０ｂを離間させて形成しておいてもよい。
【０１１３】
次に、図６（ｂ）に示すように、半導体層４０ａ，４０ｂの上部に絶縁膜１２ａを形成する。絶縁膜１２ａは、分離部分４１も埋めるように形成する。
絶縁膜１２ａはシリコン酸化膜とすることができる。その形成は、例えば、熱酸化やＣＶＤなどの公知の技術を用いることができる。
【０１１４】
半導体基板１１の表面に形成した絶縁膜１２と分離部分４１を埋める絶縁膜１２ａとは、同じシリコン酸化膜であるから、図６（ｂ）に示すように、これらの絶縁膜は境目がなく一体となる。
【０１１５】
以下、第１から第３の製造方法を順次説明する。説明に際しては、各製造方法ごとに図面を用いて説明するが、図１及び図４のフローチャートも適宜参照されたい。
【０１１６】
［第１の製造方法の説明：図１、図４、図７］
まず、第１の製造方法について主に図７を用いて説明する。
この製造方法は、抵抗体部分２３とコンタクト部分２５とを形成する際、それぞれ個別に第１導電型の不純物の導入を行うものである。
【０１１７】
図７（ａ）に示すように、半導体層４０ａ部分が開口するようにレジストマスク６１を形成する。レジストマスク６１は、知られているフォトレジストを用いることができる。
【０１１８】
次に、半導体層４０ａに、第１導電型の不純物５１を導入する。導入方法は、例えば、イオン注入法が挙げられる。半導体層４０ａに注入された不純物５１は、図中黒丸で示している。
【０１１９】
この半導体層４０ａは、後の工程を経て抵抗体部分２３となるから、抵抗体部分２３の狙い値の抵抗率となるように不純物を導入する。すでに説明したように、半導体抵抗素子はそのサイズによっても抵抗値が変るから一概には言えないが、半導体層４０ａをｎ型半導体としたいとき、例えば、注入する不純物５１はＰ（リン）であり、１．０×１０１４（ａｔｏｍｓ／ｃｍ２）程度の不純物濃度でイオン注入する。
【０１２０】
次に、図７（ｂ）に示すように、レジストマスク６１を剥離し、新たに半導体層４０ｂ
部分が開口するようにレジストマスク６２を形成する。レジストマスク６２は、知られているフォトレジストを用いることができる。
【０１２１】
次に、半導体層４０ｂに、第１導電型の不純物５２を導入する。導入方法は、例えば、イオン注入法が挙げられる。半導体層４０ｂに注入された不純物５２も、図中黒丸で示している。
【０１２２】
この半導体層４０ｂは、後の工程を経てコンタクト部分２５となるから、コンタクト部分２５の狙い値の抵抗率となるように不純物を導入する。抵抗体部分２３とコンタクト部分２５とは、抵抗率が異なるため、この半導体層４０ｂに導入する不純物の濃度は、半導体層４０ａとは異なるようにする。半導体層４０ｂをｎ型半導体としたいとき、例えば、注入する不純物５２はＰ（リン）であり、１．０×１０１６（ａｔｏｍｓ／ｃｍ２）程度の不純物濃度でイオン注入する。その後、レジストマスク６２を剥離する。
【０１２３】
なお、この第１の製造法は、導入する不純物５１，５２は同一導電型であり、その濃度のみ異なるから、図７にあっては、濃度の違いを黒丸の粗密で表している。
【０１２４】
なお、半導体層４０ａ，４０ｂの上部には絶縁膜１２ａが設けてあるが、図に示すように、不純物はこの上部の絶縁膜１２ａを貫通して半導体層４０ａ，４０ｂに到達する。
このように、半導体層４０ａ，４０ｂの上部に絶縁膜１２ａが設けてあることで、不純物の注入時に半導体層４０ａ，４０ｂの上部に不純物の衝突による結晶の破壊などのダメージが発生しないのである。
【０１２５】
ところで、図７に示した第１の製造法にあっては、半導体層４０ａへの不純物５１の導入と、半導体層４０ｂへの不純物５２の導入とは、どちらを先に実施しても構わない。
【０１２６】
［第２の製造方法の説明：図４、図８］
次に、第２の製造方法について主に図８を用いて説明する。
この製造方法は、抵抗体部分２３とコンタクト部分２５とを形成する際、それぞれに第１導電型の不純物の導入を行い、その後にどちらか一方に同一導電型の不純物をさらに導入するというものである。
【０１２７】
図８（ａ）に示すように、半導体層４０ａ，４０ｂの双方に一度に第１導電型の不純物５３を導入する。導入方法は、例えば、イオン注入法が挙げられる。
【０１２８】
この半導体層４０ａは、後の工程を経て抵抗体部分２３となるから、抵抗体部分２３の狙い値の抵抗率となるように不純物５３を導入する。一例を挙げると、半導体層４０ａ，４０ｂをｎ型半導体としたいとき、例えば、注入する不純物５３はＰ（リン）であり、１．０×１０１４（ａｔｏｍｓ／ｃｍ２）程度の不純物濃度でイオン注入する。
【０１２９】
次に、図８（ｂ）に示すように、半導体層４０ｂ部分が開口するようにレジストマスク６３を形成する。レジストマスク６３は、知られているフォトレジストを用いることができる。
【０１３０】
次に、半導体層４０ｂに、第１導電型の不純物５４を導入する。導入方法は、例えば、イオン注入法が挙げられる。
【０１３１】
抵抗体部分２３とコンタクト部分２５とは、抵抗率が異なるため、この半導体層４０ｂに導入する不純物の濃度は、コンタクト部分２５の狙い値の抵抗率となるように、前の工程ですでに導入されている不純物５３を鑑みて不純物を導入する。一例を挙げると、１．
０×１０１６（ａｔｏｍｓ／ｃｍ２）程度の不純物濃度でイオン注入する。その後、レジストマスク６３を剥離する。
【０１３２】
なお、この第１の製造法は、導入する不純物５３，５４は同一導電型であり、その濃度のみ異なるから、図８（ｂ）にあっては、濃度の違いを黒丸の粗密で表している。
【０１３３】
ところで、図８に示した第２の製造法にあっては、上記説明のイオン注入の順序を逆にして、半導体層４０ｂへの不純物５４の導入を先に行い、その後に、半導体層４０ａ，４０ｂの双方への不純物５３の導入を実施しても構わない。その際は、半導体層４０ａ，４０ｂが抵抗体部分２３及びコンタクト部分２５の狙い値の抵抗率となるように不純物の濃度を選択して導入することは、言うまでもない。
【０１３４】
［第３の製造方法の説明：図４、図９］
次に、第３の製造方法について主に図９を用いて説明する。
この製造方法は、抵抗体部分２３とコンタクト部分２５とを形成する際、それぞれに第１導電型の不純物の導入を行い、その後にどちらか一方に反対導電型の不純物をさらに導入するというものである。
【０１３５】
反対導電型の不純物をどちらか一方の半導体層に導入することで、一方の半導体層に導入されている不純物を中和して、抵抗体部分２３とコンタクト部分２５とを同一導電型としてその不純物濃度のみ変えることができる。また、より多くの反対導電型の不純物を導入することで、抵抗体部分２３とコンタクト部分２５とを反対導電型にすることができる。
【０１３６】
このように、第３の製造方法では、欲する特性に合わせた半導体抵抗素子を得ることができるが、以下の説明にあっては、抵抗体部分２３とコンタクト部分２５とを同一導電型にする場合を例にして説明する。
【０１３７】
図９（ａ）に示すように、半導体層４０ａ，４０ｂの双方に一度に第１導電型の不純物５５を導入する。導入方法は、例えば、イオン注入法が挙げられる。
【０１３８】
この半導体層４０ｂは、後の工程を経てコンタクト部分２５となるから、コンタクト部分２５の狙い値の抵抗率となるように不純物５５を導入する。一例を挙げると、半導体層４０ａ，４０ｂをｎ型半導体としたいとき、例えば、注入する不純物５５はＰ（リン）であり、１．０×１０１６（ａｔｏｍｓ／ｃｍ２）程度の不純物濃度でイオン注入する。
【０１３９】
次に、図９（ｂ）に示すように、半導体層４０ａ部分が開口するようにレジストマスク６４を形成する。レジストマスク６４は、知られているフォトレジストを用いることができる。
【０１４０】
次に、半導体層４０ａに、第２導電型の不純物５６を導入する。導入方法は、例えば、イオン注入法が挙げられる。
【０１４１】
抵抗体部分２３とコンタクト部分２５とは、抵抗率が異なるため、この半導体層４０ａに導入する不純物の導電型及び濃度は、先にイオン注入されている第１導電型の不純物５５を中和して抵抗体部分２３の狙い値の抵抗率となるように導入する。一例を挙げると、注入する不純物５６はＢ（ホウ素）であり、３．０×１０１５（ａｔｏｍｓ／ｃｍ２）程度の不純物濃度でイオン注入する。図９（ｂ）に示すように、不純物５６は白丸で表している。その後、レジストマスク６４を剥離する。
【０１４２】
ところで、図９に示した第３の製造法にあっては、上記説明のイオン注入の順序を逆にして、半導体層４０ａへの不純物５６の導入を先に行い、その後に、半導体層４０ａ，４０ｂの双方への不純物５５の導入を実施しても構わない。その際は、半導体層４０ａ，４０ｂが抵抗体部分２３及びコンタクト部分２５の狙い値の抵抗率となるように不純物の濃度を選択して導入することは、言うまでもない。
【０１４３】
［不純物活性化工程の説明：図１０］
以上、３通りの製造方法のいずれかを用いて半導体層４０ａ，４０ｂに不純物の導入を行った後、その不純物を活性化させ、抵抗体部分２３及びコンタクト部分２５を形成する。
【０１４４】
形成にあっては、例えば、熱拡散を行う。所定の雰囲気の熱拡散炉を用いて、例えば、１０００℃で３０分の熱処理を行うことで、図１０（ａ）に示すように、半導体層４０ａは抵抗体部分２３に、半導体層４０ｂはコンタクト部分２５になる。
【０１４５】
半導体抵抗素子の構造にもよるが、この不純物活性化工程の後、図１０（ｂ）に示すように、分離部分４１の絶縁膜１２ａを残して、抵抗体部分２３及びコンタクト部分２５の上部の絶縁膜１２ａを除去してもよい。この除去にあっては、公知の酸化膜除去技術を用いることができる。
【０１４６】
なお、その後の製造工程により層間絶縁膜やコンタクトホール、金属配線が形成されるのであるが、それらの形成工程は公知であるから、その説明を省略する。
【０１４７】
［電流経路形成工程：図１、図１１］
次に、電流経路形成工程を主に図１１を用いて説明する。
図１に示すような絶縁膜１２ａに電流経路１６を形成するには、２つの方法がある。第１の方法は、外部の機器から所定の電圧を印加する方法である。第２の方法は、半導体抵抗素子を搭載する電子回路を動作させて所定の電圧を印加する方法である。
【０１４８】
第１の方法は、製造工程が終了した時点で半導体抵抗素子が完成するのに対して、第２の方法では、半導体抵抗素子の製造工程が終了した後の任意のタイミングで半導体抵抗素子を完成させることができる点が異なる。
【０１４９】
第２の方法の場合は、例えば、半導体装置の中に複数の半導体抵抗素子を搭載してあり、半導体抵抗素子の製造工程が終了した時点ではまだどのような抵抗値が必要が判明しておらず、回路動作や回路仕様に応じて抵抗値が決まる場合に効果的である。また、その半導体装置を使用する使用者の都合などにより、欲する抵抗値が異なる場合などに向いている。
【０１５０】
まず、第１の方法を図１１（ａ）を用いて説明する。
図１１（ａ）は、外部の機器から所定の電圧を印加する方法を模式的に示したブロック図である。
図１１（ａ）は、半導体抵抗素子１０を半導体ウェハ３００を用いて製造する場合を説明するものである。図面を見やすくするため、半導体抵抗素子１０を搭載した半導体チップ２００を、半導体ウェハ３００から拡大して表している。
【０１５１】
すでに説明した図４から図１０を用いて説明した製造工程により、半導体チップ２００には、その半導体基板の上部に、抵抗体部分２３とコンタクト部分２４，２５からなる半導体層が形成されている。
この半導体層には、銅やアルミニウムなどからなる電極パッド７４がそれぞれ接続され
ている。
【０１５２】
この電極パッド７４にプローブ８２を接触させ、制御手段８０からの制御信号に基づいて動作する電圧発生手段８１により、所定の電圧が半導体抵抗素子１０に印加される。
これにより、絶縁膜１２ａの一部に絶縁破壊が発生し、電流経路１６が形成される。
【０１５３】
絶縁膜１２ａの絶縁破壊強度が予め知り得ているときは、制御手段８０は、電圧発生手段８１に対して、絶縁膜１２ａが絶縁破壊する所定の電圧を出力するよう指示を出す。
絶縁膜１２ａの絶縁破壊強度が知り得ていないときは、プローブ８２を介して、抵抗体部分２３とコンタクト部分２４，２５に流れる電流をモニタリングしておき、絶縁膜１２ａに絶縁破壊が発生するまで徐々に電圧発生手段８１の出力電圧を上昇するように制御してもよい。
【０１５４】
次に、第２の方法を図１１（ｂ）を用いて説明する。
図１１（ｂ）は、半導体抵抗素子を搭載する電子回路を動作させて所定の電圧を印加する方法を模式的に示したブロック図である。
図１１（ｂ）は、半導体抵抗素子１０を搭載した半導体装置２０１に構成されている電子回路の一部を模式的に示すものである。
【０１５５】
半導体抵抗素子１０は、回路ブロック８５，８６に接続されている。この回路ブロック間の信号はこの半導体抵抗素子１０を介して行う構成である。
半導体抵抗素子１０には、接続ターミナル９０，９１，９２が設けてある。これら接続ターミナルは、例えば、基板上に設ける配線のランド領域のようなものである。
制御回路８３からの制御信号により、電源回路８４が所定の電圧を発生させて半導体抵抗素子１０に電圧を印加させて、電流経路１６を形成させるのである。
【０１５６】
回路ブロック８５，８６は、半導体抵抗素子１０に電流経路１６を形成するときの所定の電圧の印加（例えば、＋１０Ｖ）に耐えられないか、ダメージを負ってしまう回路であったとするときは、制御回路８３は電源回路８４に対して、接続ターミナル９０に例えば＋１０Ｖ、接続ターミナル９０，９２を０Ｖ又はＧＮＤ電位を印加するように指示を出す。
このようにすれば、回路ブロック８５，８６には高い電圧が印加されることはない。
【０１５７】
なお、電源回路８４は、レギュレータ回路などから構成する公知の定電圧発生回路である。また、その内部に公知の昇圧回路を設けてもよい。その場合、半導体装置２０１の駆動電圧が低くても、電流経路１６を形成するために必要な電圧を容易に発生することができる。
【０１５８】
もちろん、第１の方法と同様に、絶縁膜１２ａの絶縁破壊強度が知り得ていないときは、制御回路８３は、接続ターミナル９０，９１，９２を介して、抵抗体部分２３とコンタクト部分２４，２５に流れる電流をモニタリングしておき、絶縁膜１２ａに絶縁破壊が発生するまで徐々に電源回路８４の出力電圧を上昇するように制御してもよい。
【産業上の利用可能性】
【０１５９】
この発明によれば、小さい面積で半導体抵抗素子を形成することが可能となる。半導体抵抗素子が高抵抗であっても小さいサイズの抵抗素子を形成できるから、比較的高抵抗が必要なアナログ回路を小さい面積で構成する場合に適している。
【符号の説明】
【０１６０】
１０  半導体抵抗素子
１１  半導体基板
１２，１２ａ，１２ｂ  絶縁膜
１６  電流経路
２３  抵抗体部分
２４，２５  コンタクト部分
４０，４０ａ，４０ｂ  半導体層
７０  コンタクトホール
７１，７２，７３  金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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