(57)【要約】【課題】コンタクト領域において、アクティブエリアに結晶欠陥が少なく、かつ、アクティブエリアの変形を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は半導体基板を備える。メモリセルアレイは半導体基板上に設けられた複数のメモリセルを備える。選択ゲートトランジスタは、メモリセルアレイの端に設けられ、メモリセルを配線に接続するときに導通状態とする。埋込み不純物層は、互いに隣接する複数のメモリセルアレイのそれぞれに対応する複数の選択ゲートトランジスタ間のアクティブエリアに埋め込まれる。コンタクトプラグは、埋込み不純物層と配線との間を接続する。【選択図】図４
2014053478.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの端に設けられ、前記メモリセルを配線に接続するときに導通状態とする選択ゲートトランジスタと、
互いに隣接する複数の前記メモリセルアレイのそれぞれに対応する複数の前記選択ゲートトランジスタ間のアクティブエリアに埋め込まれた埋込み不純物層と、
前記埋込み不純物層と前記配線との間を接続するコンタクトプラグと、
前記埋込み不純物層の周囲に設けられ、前記埋込み不純物層よりも不純物濃度の低い低濃度拡散層とを備えた半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの端に設けられ、前記メモリセルを配線に接続するときに導通状態とする選択ゲートトランジスタと、
互いに隣接する複数の前記メモリセルアレイのそれぞれに対応する複数の前記選択ゲートトランジスタ間のアクティブエリアに埋め込まれた埋込み不純物層と、
前記埋込み不純物層と前記配線との間を接続するコンタクトプラグとを備えた半導体記憶装置。
【請求項３】
前記埋込み不純物層の周囲またはその下に設けられ、前記埋込み不純物層よりも不純物濃度の低い低濃度拡散層をさらに備えたことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記埋込み不純物層は、不純物が導入されたポリシリコン層であることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記埋込み不純物層は、不純物が導入された単結晶シリコン層であることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項６】
半導体基板の上方に複数のメモリセルおよび前記複数のメモリセルを備えるセルアレイの端に設けられた選択ゲートトランジスタのゲート電極を形成し、
前記ゲート電極をマスクとして用いて、互いに隣接する複数の前記メモリセルアレイのそれぞれに対応する複数の前記選択ゲートトランジスタ間の前記半導体基板にトレンチを形成し、
前記トレンチ内に不純物を導入した半導体材料を埋め込むことによって埋込み不純物層を形成し、
前記埋込み不純物層に接続されたコンタクトプラグを形成することを具備した半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来からＮＡＮＤ型フラッシュＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only-Memory）等の半導体記憶装置において、隣接するメモリセルアレイ間の領域は、ビット線コンタクト領域として用いられている。ビット線コンタクト領域は、上層のビット線がコンタクトプラグを介してアクティブエリアに電気的に接続される領域である。このようなビット線コンタクト領域には、コンタクトプラグがアクティブエリアに接続するために、拡散層が形成されている。この拡散層は、メモリセルや周辺回路のトランジスタに用いられる拡散層と同様に高濃度に形成される。従って、このような拡散層を形成する際には、高いドーズ量の不純物を高い加速エネルギーでアクティブエリアにイオン注入する必要がある。
【０００３】
しかし、メモリセルアレイ間において隣接する２つの選択ゲートトランジスタ間の間隔（ビット線コンタクト領域）が狭小化し、あるいは、アクティブエリア間の間隔が狭くなると、不純物のイオン注入によるアクティブエリアの結晶欠陥および変形が無視できなくなる。このようなアクティブエリアの結晶欠陥はコンタクト抵抗を上昇させる原因となる。また、アクティブエリアの変形は、コンタクトプラグを誤ったアクティブエリア（他のビット線）に短絡させる原因となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００８／０３０３１１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
コンタクト領域において、アクティブエリアに結晶欠陥が少なく、かつ、アクティブエリアの変形を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は半導体基板を備える。メモリセルアレイは半導体基板上に設けられた複数のメモリセルを備える。選択ゲートトランジスタは、メモリセルアレイの端に設けられ、メモリセルを配線に接続するときに導通状態とする。埋込み不純物層は、互いに隣接する複数のメモリセルアレイのそれぞれに対応する複数の選択ゲートトランジスタ間のアクティブエリアに埋め込まれる。コンタクトプラグは、埋込み不純物層と配線との間を接続する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイＭＣＡの構成図。
【図２】ビットコンタクトＣＢおよびその周辺領域の平面レイアウト図。
【図３】ソースコンタクトＣＳおよびその周辺領域の平面レイアウト図。
【図４】図２のＡ−Ａ線に沿った断面図、図２のＢ−Ｂ線に沿った断面図、図３のＣ−Ｃ線に沿った断面図、図３のＤ−Ｄ線に沿った断面図および周辺回路のトランジスタ部分の断面図。
【図５】第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図６】図５に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図７】図６に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図８】図７に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図９】図８に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１０】図９に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１１】図１０に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１２】図１１に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１３】図１２に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１４】図１３に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１５】図１４に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１６】第２の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１７】図１６に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１８】図１７に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。本実施形態において、上下方向を示す文言は、半導体基板１０のメモリセルＭＣが設けられる面を上とした場合の相対方向を示し、重力加速度方向を基準とした上下方向と異なる場合がある。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイＭＣＡの構成図である。メモリセルアレイＭＣＡは、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧＳ、ＳＧＤとを含む。この例では、各ＮＡＮＤストリングＮＳにおいて５つのメモリセルＭＣが直列に接続されているが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳの一端は、ビットコンタクトＣＢを介して対応するビット線ＢＬに接続され、その他端はソースコンタクトＣＳを介して共通ソース線ＳＬに接続されている。
【００１０】
図１には、メモリセルアレイＭＣＡとしてデータ消去単位であるメモリセルブロックＭＣＢを示している。通常、メモリセルアレイＭＣＡは、図１に示すようにメモリセルブロックＭＣＢを複数備えている。そして、互いに隣接するメモリセルブロックＭＣＢは、ソースコンタクトＣＳまたはビットコンタクトＣＢを共有している。従って、互いに隣接するメモリセルブロックＭＣＢは、セルソース線ＣＳＬまたはソースコンタクトＣＳを軸に対称に配置されている。あるいは、互いに隣接するメモリセルブロックＭＣＢは、ビットコンタクトＣＢを軸に対称に配置される。
【００１１】
メモリセルＭＣのコントロールゲートＣＧは、そのメモリセルＭＣが属するページのワード線ＷＬに接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。ページは、データ読出しまたはデータ書込みの単位である。
【００１２】
複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するようにカラム方向に延伸している。
【００１３】
図１に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとの交点に対応して設けられている。尚、本実施形態のメモリセルアレイＭＣＡ（メモリセルブロック）は、５×６（３０個）のメモリセルＭＣを含むが、１メモリセルブロックＭＣＢ内のメモリセルＭＣの個数は、これに限定されない。
【００１４】
メモリセルＭＣは、電荷蓄積層ＣＡおよびコントロールゲートＣＧを有するｎ型ＦＥＴ（Field-Effect Transistor）を用いることができる。ワード線ＷＬによってコントロールゲートＣＧに電圧を与えることで、電荷蓄積層ＣＡに電荷（電子）を注入し、あるいは、電荷蓄積層ＣＡから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、電荷蓄積層ＣＡに蓄積された電荷（電子）の数に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。このようにメモリセルＭＣは、電荷蓄積型の不揮発性メモリでもよい。
【００１５】
図２は、ビットコンタクトＣＢおよびその周辺領域の平面レイアウト図である。半導体基板１０の表面に、アクティブエリアＡＡおよび素子分離領域ＳＴＩ（Shallow Trench Isolation）がストライプ状に設けられている。アクティブエリアＡＡの両側には素子分離領域ＳＴＩがカラム方向に延伸しており、アクティブエリアＡＡを規定している。
【００１６】
アクティブエリアＡＡは、ビット線ＢＬと同様にカラム方向に延伸しており、かつ、各ビット線ＢＬに対応している。従って、アクティブエリアＡＡとワード線ＷＬとの交点には、メモリセルＭＣが形成されている。ワード線ＷＬは、ロウ方向に延伸しており、メモリセルＭＣのゲート電極に接続され、あるいは、メモリセルＭＣのゲート電極として機能する。
【００１７】
アクティブエリアＡＡと選択ゲート線ＳＧＬ１との交点には、選択ゲートトランジスタＳＧＤが設けられている。図１を参照して説明したように、選択ゲートトランジスタＳＧＤは、メモリセルアレイＭＣＡの端に設けられており、対応するメモリセルアレイＭＣＡ内のメモリセルＭＣ（ＮＡＮＤストリングＮＳ）をビットコンタクトＣＢに接続するために設けられている。選択ゲートトランジスタＳＧＤは、対応するメモリセルアレイＭＣＡ内のメモリセルＭＣをビット線ＢＬ等の配線に接続するときに導通状態となる。
【００１８】
互いに隣接する２つのメモリセルアレイＭＣＡのそれぞれに対応する選択ゲートトランジスタＳＧＤ間の領域は、ビットコンタクト領域ＲＣＢとして用いられている。ビットコンタクト領域ＲＣＢには、アクティブエリアＡＡとビット線ＢＬとの間を接続するビットコンタクトＣＢが設けられている。
【００１９】
メモリの微細化のために、アクティブエリアＡＡおよび素子分離領域ＳＴＩのロウ方向の幅は、非常に狭く形成されている。これに対し、ビットコンタクトＣＢは、リソグラフィとアクティブエリアＡＡとの露光合わせズレのための加工マージンとアクティブエリアＡＡとビット線コンタクトＣＢとの接続抵抗で制限されるため、アクティブエリアＡＡの幅よりも広く形成される。従って、ビットコンタクトＣＢをロウ方向に直線状に揃えて配置すると、ロウ方向に隣接するビットコンタクトＣＢは短絡してしまう。このようなビットコンタクトＣＢ同士の短絡を抑制するために、互いに隣接するアクティブエリアＡＡにおいて２つのビットコンタクトＣＢは、カラム方向にずらされて配置されている。即ち、複数のビットコンタクトＣＢは、互い違いに千鳥状に配置されている。
【００２０】
図３は、ソースコンタクトＣＳおよびその周辺領域の平面レイアウト図である。図２と同様に、半導体基板１０の表面に、アクティブエリアＡＡおよび素子分離領域ＳＴＩが設けられている。
【００２１】
アクティブエリアＡＡと選択ゲート線ＳＧＬ２との交点には、選択ゲートトランジスタＳＧＳが設けられている。図１を参照して説明したように、選択ゲートトランジスタＳＧＳは、メモリセルアレイＭＣＡの端に設けられており、対応するメモリセルアレイＭＣＡ内のメモリセルＭＣ（ＮＡＮＤストリングＮＳ）をソースコンタクトＣＳに接続するために設けられている。選択ゲートトランジスタＳＧＳは、対応するメモリセルアレイＭＣＡ内のメモリセルＭＣをセルソース線ＣＳＬ等の配線に接続するときに導通状態となる。
【００２２】
互いに隣接する２つのメモリセルアレイＭＣＡのそれぞれに対応する選択ゲートトランジスタＳＧＳ間の領域は、ソースコンタクト領域ＲＣＳとして用いられている。ソースコンタクト領域ＲＣＳには、アクティブエリアＡＡに接続するソースコンタクトＣＳが設けられている。ソースコンタクトＣＳは、複数のアクティブエリアＡＡおよび複数の素子分離領域ＳＴＩに亘ってロウ方向に延伸するように形成されたトレンチに埋め込まれている。即ち、ソースコンタクトＣＳは、複数のカラムのアクティブエリアＡＡおよびビット線ＢＬに対して共通に設けられており、セルソース線ＣＳＬとしても機能する。ソースコンタクトＣＳはロウ方向に隣接する複数のアクティブエリアＡＡに共有化されているため、アクティブエリアＡＡの幅が狭くても問題はない。
【００２３】
図４（Ａ）〜図４（Ｅ）は、それぞれ図２のＡ−Ａ線に沿った断面図、図２のＢ−Ｂ線に沿った断面図、図３のＣ−Ｃ線に沿った断面図、図３のＤ−Ｄ線に沿った断面図および周辺回路のトランジスタ部分の断面図である。即ち、図４（Ａ）および図４（Ｂ）は、ビットコンタクト領域ＲＣＢおよびその周辺部を示し、図４（Ｃ）および図４（Ｄ）は、ソースコンタクト領域ＲＣＳおよびその周辺部を示している。図４（Ｅ）は、周辺回路のトランジスタの一部の構成を示す断面図である。
【００２４】
図４（Ａ）に示すように、半導体基板１０に素子分離領域ＳＴＩが設けられており、これにより、アクティブエリアＡＡが規定されている。半導体基板１０は、例えば、シリコン基板である。素子分離領域ＳＴＩは、例えば、シリコン酸化膜等を用いて形成されている。アクティブエリアＡＡ上には、ビットコンタクトＣＢが設けられている。ビットコンタクトＣＢは、例えば、タングステン等の低抵抗金属を用いて形成されている。ビットコンタクトＣＢは、層間絶縁膜ＩＬＤ内にコンタクトプラグとして埋め込まれている。ビットコンタクトＣＢは、アクティブエリアＡＡに埋め込まれた埋込み不純物層３０に接続されている。埋込み不純物層３０は、互いに隣接する複数のメモリセルアレイＭＣＡのそれぞれに対応する複数の選択ゲートトランジスタＳＧＤ間にあるアクティブエリアＡＡに設けられている。埋込み不純物層３０は、例えば、燐または砒素を不純物として含有するドープトポリシリコンを半導体基板１０に埋め込むことによって形成されている。
【００２５】
埋込み不純物層３０の周囲には、埋込み不純物層よりも不純物濃度の低い低濃度拡散層２０が設けられている。低濃度拡散層２０は、例えば、燐または砒素を半導体基板１０にイオン注入することによって形成されている。低濃度拡散層２０および埋込み不純物層３０は、ＤＤＤ（Double Diffused Drain）構造を成している。
【００２６】
素子分離領域ＳＴＩ上には、保護膜４０およびライナ層５０が形成されている。保護膜４０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成される。ライナ層５０は、例えば、シリコン窒化膜等の絶縁膜を用いて形成されている。
【００２７】
複数のビットコンタクトＣＢは、上述の通り、互い違いに千鳥状に配置されている。このため、図４（Ａ）の断面図では、ビットコンタクトＣＢは、アクティブエリアＡＡ上に１つ置きに現われている。尚、図４（Ａ）は、便宜的に、隣接するアクティブエリアＡＡのビットコンタクトＣＢを仮想的に表示している。
【００２８】
図４（Ｂ）に示すように、ビットコンタクト領域ＲＣＢには、低濃度拡散層２０および埋込み不純物層３０が設けられている。ビットコンタクトＣＢは、埋込み不純物層３０に接続されている。ビットコンタクトＣＢは、埋込み不純物層３０とビットコンタクトＣＢ上に形成された配線（ビット線ＢＬ）（図４では図示せず）との間を接続する。
【００２９】
ビットコンタクト領域ＲＣＢは、隣接する選択ゲートトランジスタＳＧＤ間に設けられている。選択ゲートトランジスタＳＧＤは、半導体基板１０上に設けられたトンネルゲート絶縁膜２５と、トンネルゲート絶縁膜２５上に設けられた電荷蓄積層ＣＡと、電荷蓄積層ＣＡ上に設けられたゲート間絶縁膜ＩＰＤ（Inter- Layer Dielectric）と、ゲート間絶縁膜ＩＰＤ上に設けられたコントロールゲートＣＧとを備えている。
【００３０】
トンネルゲート絶縁膜２５は、例えば、シリコン酸化膜等の絶縁膜を用いて形成されている。電荷蓄積層ＣＡは、例えば、ポリシリコン、または、ポリシリコンおよびシリコン窒化膜の積層膜等を用いて形成されている。ゲート間絶縁膜ＩＰＤは、例えば、シリコン酸化膜、シリコン窒化膜、あるいは、シリコン酸化膜よりも誘電率の高い材料を用いて形成される。コントロールゲートＣＧは、例えば、ポリシリコンを用いて形成されている。金属層ＭＬは、例えば、タングステン等の低抵抗金属を用いて形成されている。
【００３１】
選択ゲートトランジスタＳＧＤにおいて、ゲート間絶縁膜ＩＰＤの一部は除去されており、コントロールゲートＣＧは、電荷蓄積層ＣＡに電気的に接続されている。これによって、コントロールゲートＣＧおよび電荷蓄積層ＣＡは、１つのゲート電極として機能する。コントロールゲートＣＧおよび金属層ＭＬは、ロウ方向に延伸しており、選択ゲート線ＳＧＬ１としても機能する。
【００３２】
金属層ＭＬ、電荷蓄積層ＣＡ、ゲート間絶縁膜ＩＰＤおよびコントロールゲートＣＧのＡＡ方向の各側面、並びに、金属層ＭＬの上面は、絶縁膜３５によって被覆されている。絶縁膜３５は、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて形成されたシリコン酸化膜等である。プラズマＣＶＤ法によって形成された材料は、通常、埋込み性（カバレッジ）が悪く、小さい間隙に入り込むことはできない。従って、選択ゲートトランジスタＳＧＤのゲート電極（ＭＬ、ＣＡ、ＣＧ）とメモリセルＭＣのゲート電極との間にエアギャップＡＧを設けることができる。エアギャップＡＧにより、選択ゲートトランジスタＳＧＤのゲート電極（ＭＬ、ＣＡ、ＣＧ）とメモリセルＭＣのゲート電極との間の寄生容量を低減させることができる。
【００３３】
絶縁膜３５上には、保護膜４０、ライナ層５０が設けられている。さらに、ライナ層５０上に層間絶縁膜ＩＬＤが設けられている。
【００３４】
ビットコンタクトＣＢは、層間絶縁膜ＩＬＤを貫通して埋込み不純物層３０に接続されている。図４（Ｂ）においても、隣接するアクティブエリアＡＡのビットコンタクトＣＢを仮想的に表示している。
【００３５】
図４（Ｃ）には、アクティブエリアＡＡおよび素子分離領域ＳＴＩ上に設けられたソースコンタクトＣＳが示されている。ソースコンタクトＣＳは、例えば、タングステン等の低抵抗金属を用いて形成されている。ソースコンタクトＣＳは、ロウ方向に隣接する複数のアクティブエリアＡＡに対して共通に設けられている。ソースコンタクト領域ＲＣＳにも、低濃度拡散層２０および埋込み不純物層３０が設けられている。ソースコンタクトＣＳは、ロウ方向に隣接する複数のアクティブエリアＡＡに形成された複数の埋込み不純物層３０に共通に接続されている。
【００３６】
図４（Ｄ）に示すように、ソースコンタクト領域ＲＣＳには、低濃度拡散層２０および埋込み不純物層３０が設けられている。ソースコンタクトＣＳは、埋込み不純物層３０に接続されている。
【００３７】
ソースコンタクト領域ＲＣＳは、隣接する選択ゲートトランジスタＳＧＳ間に設けられている。選択ゲートトランジスタＳＧＳは、選択ゲートトランジスタＳＧＤと同様の構成を有するので、その詳細な説明を省略する。
【００３８】
尚、選択ゲートトランジスタＳＧＳにおいて、ゲート間絶縁膜ＩＰＤの一部は除去されており、コントロールゲートＣＧは、電荷蓄積層ＣＡに電気的に接続されている。これによって、コントロールゲートＣＧおよび電荷蓄積層ＣＡは、１つのゲート電極として機能する。コントロールゲートＣＧおよび金属層ＭＬは、ロウ方向に延伸しており、選択ゲート線ＳＧＬ２としても機能する。
【００３９】
図４（Ｅ）に示すトランジスタＴｒの構成は、選択ゲートトランジスタＳＧＤ、ＳＧＳと基本的に同様である。ただし、周辺回路の少なくとも一部においては、ゲート絶縁膜２６は、トンネルゲート絶縁膜２５よりも厚くてよい。
【００４０】
トランジスタＴｒのソースまたはドレインは、イオン注入によって形成されている。従って、低濃度拡散層２０および埋込み不純物層３０と区別するために、トランジスタＴｒのソースまたはドレインは拡散層７０および８０として表示されている。拡散層７０および８０は、ＤＤＤ構造を有し、トランジスタＴｒのソースまたはドレインの一部として機能する。コンタクトプラグＣＮＴｇは、ゲート電極の金属層ＭＬに接続されている。コンタクトプラグＣＮＴｄは、拡散層７０に接続されている。
【００４１】
本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、埋込み不純物層３０は、イオン注入によって形成されているのではなく、半導体基板１０に埋込み形成されている。
【００４２】
もし、イオン注入およびアニールによりビットコンタクトＣＢの下に不純物拡散層を形成すると、上述の通り、アクティブエリアＡＡに結晶欠陥が発生する。結晶欠陥の発生は、ビットコンタクトＣＢのコンタクト抵抗の上昇に繋がる。また、アクティブエリアＡＡのライン形状のパターンが崩れる場合がある。この場合、アクティブエリアＡＡのロウ方向の幅が広がり、イオン注入により形成された不純物拡散層が、隣接する他のアクティブエリアＡＡと短絡するおそれがある。
【００４３】
これに対し、埋込み不純物層３０は、半導体基板１０に埋込み形成されているので、結晶欠陥が少なく、かつ、アクティブエリアＡＡのロウ方向の幅の広がりを抑制することができる。よって、本実施形態によれば、ビットコンタクトＣＢのコンタクト抵抗の上昇を抑制し、かつ、互いに隣接する複数のアクティブエリアＡＡが短絡する可能性を低減できる。これにより、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの信頼性が向上する。
【００４４】
図５（Ａ）〜図１５（Ｅ）は、第１の実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図である。図５〜図１５の各（Ａ）〜（Ｅ）は、図４（Ａ）〜図４（Ｅ）に対応する。即ち、図５〜図１５の各（Ａ）および各（Ｂ）は、ビットコンタクト領域ＲＣＢおよびその周辺部を示す。図５〜図１５の各（Ｃ）および各（Ｄ）は、ソースコンタクト領域ＲＣＳおよびその周辺部を示している。図５〜図１５の各（Ｅ）は、周辺回路のトランジスタの一部の構成を示している。
【００４５】
まず、図５（Ａ）〜図５（Ｅ）に示すように、半導体基板１０上にトンネルゲート絶縁膜２５を形成する。トンネルゲート絶縁膜２５には、例えば、水蒸気雰囲気中において半導体基板１０を熱して形成されたシリコン酸化膜が用いられる。尚、周辺回路領域の少なくとも一部においては、トンネルゲート絶縁膜２５よりも厚いゲート絶縁膜２６を形成してもよい。
【００４６】
次に、トンネルゲート絶縁膜２５上に電荷蓄積層ＣＡの材料を堆積する。電荷蓄積層ＣＡの材料には、例えば、ＬＰ（Low Pressure）−ＣＶＤ法を用いて形成された燐または砒素を含有するポリシリコン膜が用いられる。
【００４７】
次に、ＬＰ−ＣＶＤ法を用いて、電荷蓄積層ＣＡの材料の上に、マスク材（図示せず）を堆積する。
【００４８】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、マスク材をアクティブエリアＡＡのレイアウトパターンに加工する。
【００４９】
次に、加工後のマスク材をマスクとして用いて、電荷蓄積層ＣＡの材料およびトンネル絶縁膜２５をＲＩＥ法で加工し、さらに、半導体基板１０の表面領域にトレンチを形成する。
【００５０】
次に、ＳＯＧ（Spin On Glass）法によりシリカコーティングを行った後、水素雰囲気中で半導体基板１０を熱する。これにより、素子分離領域ＳＴＩとして用いられるシリコン酸化膜がトレンチ内に充填される。
【００５１】
次に、ＣＭＰ(Chemical Mechanical Polish)法を用いて、シリコン酸化膜を平坦化し、さらに、ＲＩＥ法を用いてシリコン酸化膜をエッチングする。これにより、シリコン酸化膜（ＳＴＩ）の上面を所望の位置に位置づける。そして、熱燐酸溶液を用いてマスク材料を除去する。
【００５２】
これにより、図５（Ａ）〜図５（Ｅ）に示すように、素子分離領域ＳＴＩ、アクティブエリアＡＡ、トンネル絶縁膜２５および電荷蓄積層ＣＡが形成される。
【００５３】
次に、図６（Ａ）〜図６（Ｅ）に示すように、電荷蓄積層ＣＡの上面および側面にゲート間絶縁膜ＩＰＤを形成する。ゲート間絶縁膜ＩＰＤには、例えば、ＬＰ−ＣＶＤ法を用いて形成されたＯＮＯ膜を用いる。ＯＮＯ膜は、例えば、シリコン酸化膜、シリコン窒化膜、および、シリコン酸化膜を含む積層膜である。
【００５４】
次に、リソグラフィ技術およびＲＩＥ法を用いて、ゲート間絶縁膜ＩＰＤを加工する。これにより、図６（Ｂ）、図６（Ｄ）および図６（Ｅ）に示すように、選択ゲートトランジスタＳＧＤ、ＳＧＳおよび周辺回路のトランジスタＴｒのゲート間絶縁膜ＩＰＤの一部を除去する。
【００５５】
次に、ゲート間絶縁膜ＩＰＤ上にコントロールゲートＣＧの材料および金属層ＭＬの材料を堆積する。コントロールゲートＣＧの材料には、例えば、燐または砒素を含有するポリシリコン膜を用いる。金属層ＭＬには、例えば、タングステンのような低抵抗金属を用いる。これにより、図６（Ａ）〜図６（Ｅ）に示す構造が得られる。
【００５６】
次に、マスク材（図示せず）を金属層ＭＬ上に堆積する。リソグラフィ技術およびＲＩＥ法を用いて、メモリセルＭＣ、選択ゲートトランジスタＳＧＤ、ＳＧＳおよび周辺回路のトランジスタＴｒの各ゲート電極のレイアウトパターンにマスク材を加工する。次に、このマスク材をマスクとして用いて、金属層ＭＬ、コントロールゲートＣＧ、ゲート間絶縁膜ＩＰＤおよび電荷蓄積層ＣＡの各材料をＲＩＥ法で加工する。これにより、図７（Ｂ）および図７（Ｄ）に示すように、メモリセルＭＣのゲート電極（ＭＬ、ＣＧ、ＣＡ）が形成され、図７（Ａ）〜図７（Ｄ）に示すように、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極（ＭＬ、ＣＧ、ＣＡ）が形成され、図７（Ｅ）に示すように、周辺回路のトランジスタＴｒのゲート電極（ＭＬ、ＣＧ、ＣＡ）が形成される。ここで、選択ゲートトランジスタＳＧＤ、ＳＧＳおよび周辺回路のトランジスタＴｒにおいて、ゲート間絶縁膜ＩＰＤの一部が除去されているため、電荷蓄積層ＣＡとコントロールゲートＣＧとが電気的に接続され、１つのゲート電極として機能する。
【００５７】
次に、メモリセルＭＣおよび周辺回路のトランジスタＴｒのゲート電極をマスクとして用いて、不純物をイオン注入する。このとき注入される不純物は、例えば、燐または砒素である。これにより、複数のメモリセルＭＣの直列に接続する拡散層６０が形成される。
【００５８】
次に、プラズマＣＶＤ法を用いてシリコン酸化膜３５を金属層ＭＬ、コントロールゲートＣＧ、ゲート間絶縁膜ＩＰＤ、電荷蓄積層ＣＡの各側面、および、金属層ＭＬの上面上に堆積する。このとき、シリコン酸化膜３５は、モノシランをプラズマＣＶＤ法で堆積することによって形成される。プラズマＣＶＤ法による堆積材料は、埋込み性（カバレッジ）が悪いため、カラム方向に隣接するメモリセルＭＣ間、あるいは、メモリセルＭＣと選択ゲートトランジスタＳＧＤまたはＳＧＳとの間を埋め込まない。一方、プラズマＣＶＤ法による堆積材料は、隣接する選択ゲートトランジスタＳＧＤ間のビットコンタクト領域ＲＣＢ、および、隣接する選択ゲートトランジスタＳＧＳ間のソースコンタクト領域ＲＣＳを埋め込むことができる。従って、図８（Ａ）〜図８（Ｅ）に示すように、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極とメモリセルＭＣのゲート電極との間には、エアギャップＡＧが形成される。一方、シリコン酸化膜３５は、金属層ＭＬ、コントロールゲートＣＧ、ゲート間絶縁膜ＩＰＤ、電荷蓄積層ＣＡの各側面、および、金属層ＭＬの上面を被覆するように堆積される。
【００５９】
次に、リソグラフィ技術を用いて、金属層ＭＬの上面および周辺回路領域をフォトレジストＰＲで被覆する。次に、フォトレジストＰＲ、ゲート電極（ＭＬ、ＣＧ、ＣＡ）およびシリコン酸化膜３５をマスクとして用いて、シリコン酸化膜３５、トンネルゲート絶縁膜２５および半導体基板１０を加工する。これにより、図９（Ａ）〜図９（Ｅ）に示すように、ビットコンタクト領域ＲＣＢおよびソースコンタクト領域ＲＣＳにトレンチＴＲが形成される。トレンチＴＲは、半導体基板１０をエッチングすることによって形成されている。このため、ビットコンタクト領域ＲＣＢおよびソースコンタクト領域ＲＣＳの拡散層６０の一部がトレンチＴＲの形成により除去されている。
【００６０】
尚、金属層ＭＬ、コントロールゲートＣＧ、ゲート間絶縁膜ＩＰＤ、電荷蓄積層ＣＡの各側面にあるシリコン酸化膜３５は、側壁膜として残る。また、金属層ＭＬ上にあるシリコン酸化膜３５も残っている。周辺回路領域は、シリコン酸化膜３５で被覆されたままである。
【００６１】
次に、フォトレジストＰＲ、シリコン酸化膜３５（側壁膜）およびゲート電極をマスクとして用いて、燐または砒素をトレンチＴＲの内面の半導体基板１０へイオン注入する。これにより、ビットコンタクト領域ＲＣＢおよびソースコンタクト領域ＲＣＳのトレンチＴＲの内面に低濃度拡散層２０を形成する。このときのイオン注入は、低濃度の不純物を比較的低い加速エネルギーで実行される。このため、半導体基板１０の結晶欠陥および変形は比較的少ない。
【００６２】
次に、図１１（Ａ）〜図１１（Ｅ）に示すように、埋込み不純物層３０の材料をトレンチＴＲ内に埋め込む。埋込み不純物層３０には、例えば、燐または砒素を含有するポリシリコンを用いている。埋込み不純物層３０は、低濃度拡散層２０よりも不純物濃度において高い。次に、ＣＤＥ (Chemical Dry Etching) 法を用いて、埋込み不純物層３０を素子分離領域ＳＴＩが露出されるまでエッチングバックする。これにより、図１２（Ａ）〜図１２（Ｅ）に示すように埋込み不純物層３０が形成される。埋込み不純物層３０は、半導体基板１０へのイオン注入ではなく、埋込み形成されている。埋込み形成された埋込み不純物層３０は、イオン注入により形成された高濃度拡散層よりも結晶欠陥が少ない。また、埋込み不純物層３０の形状は、トレンチＴＲに従うため、安定しており変形し難い。
【００６３】
次に、リソグラフィ技術を用いて、メモリセルアレイＭＣＡをフォトレジストＰＲで被覆し、周辺回路領域のシリコン酸化膜３５を露出させる。そして、ＲＩＥ法を用いて、周辺回路領域のシリコン酸化膜３５をエッチングバックし、シリコン酸化膜３５を周辺回路のトランジスタＴｒのゲート電極の側面に残置させる。これにより、図１３（Ａ）〜図１３（Ｅ）に示す構造が得られる。
【００６４】
フォトレジストＰＲの除去後、保護膜４０およびライナ層５０を堆積する。保護膜４０は、例えば、シリコン酸化膜等の絶縁膜を用いて形成される。ライナ層５０は、例えば、シリコン窒化膜等の絶縁膜を用いて形成される。
【００６５】
次に、リソグラフィ技術を用いて、周辺回路のトランジスタＴｒのソースおよびドレイン領域以外の領域をフォトレジスト（図示せず）で被覆する。次に、トランジスタＴｒのソースおよびドレイン領域に不純物をイオン注入し、熱処理する。これにより、図１４（Ａ）〜図１４（Ｅ）に示すように、不純物濃度の比較的低い拡散層７０および拡散層７０よりも不純物濃度の高い拡散層８０がトランジスタＴｒのソースおよびドレインとして形成される。拡散層７０および８０は、ＤＤＤ構造をなす。
【００６６】
次に、図１５（Ａ）〜図１５（Ｅ）に示すように、層間絶縁膜ＩＬＤの材料を堆積する。リソグラフィ技術を用いて、ビットコンタクト領域ＲＣＢの層間絶縁膜ＩＬＤにコンタクトホールＣＨを形成し、ソースコンタクト領域ＲＣＳの層間絶縁膜ＩＬＤにはコンタクトトレンチＣＴＲを形成する。コンタクトトレンチＣＴＲは、ロウ方向に延伸した溝として形成されている。
【００６７】
次に、コンタクトホールＣＨおよびコンタクトトレンチＣＴＲ内にコンタクトプラグ（ＣＢ、ＣＳ、ＣＮＴｇ、ＣＮＴｄ）の材料を埋め込む。コンタクトプラグ（ＣＢ、ＣＳ、ＣＮＴｇ、ＣＮＴｄ）の材料には、例えば、タングステン等の低抵抗金属を用いる。さらに、ＣＭＰ法を用いてコンタクトプラグの材料を研磨する。これにより、図４（Ａ）〜図４（Ｅ）に示すようにビットコンタクトＣＢ、ソースコンタクトＣＳ、コンタクトプラグＣＮＴｇ、ＣＮＴｄが形成される。その後、ビットコンタクトＣＢ上にビット線ＢＬが形成される。さらに、ビット線ＢＬおよびソースコンタクトＣＳの上に多層配線構造が形成されることによって、本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【００６８】
本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、埋込み不純物層３０は、半導体基板１０に形成されたトレンチＴＲ内に埋め込まれることによって形成されている。これにより、埋込み不純物層３０は、結晶欠陥が少なく、かつ、変形せずにロウ方向の幅の広がりを抑制することができる。これにより、ビットコンタクトＣＢのコンタクト抵抗の上昇を抑制し、かつ、互いに隣接する複数のアクティブエリアＡＡが短絡する可能性を低減できる。
【００６９】
（第２の実施形態）
第２の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭは、埋込み不純物層３０が単結晶シリコンである点で第１の実施形態と異なる。埋込み不純物層３０は、不純物を導入させながらシリコンをエピタキシャル成長させることによって形成されている。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。第２の実施形態の構成は、図１〜図４に示すものと基本的に同様である。ただし、第２の実施形態は、埋込み不純物層３０の材料および形成方法が第１の実施形態と異なる。以下、第２の実施形態による埋込み不純物層の参照番号を便宜的に３１とする。
【００７０】
図１６（Ａ）〜図１８（Ｅ）は、第２の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図である。図１６〜図１８の各（Ａ）〜（Ｅ）は、図４（Ａ）〜図４（Ｅ）に対応する。
【００７１】
まず、図５（Ａ）〜図９（Ｅ）を参照して上述した工程を経る。次に、フォトレジストＰＲの除去後、図１６（Ａ）〜図１６（Ｅ）に示すように、半導体基板１０が露出されたトレンチＴＲの内面からシリコン単結晶をエピタキシャル成長させる。このとき、例えば、燐または砒素を導入しながらシリコン単結晶を成長させる。これにより、シリコン単結晶を用いた埋込み不純物層３１が形成される。埋込み不純物層３１は、低濃度拡散層２０よりも不純物濃度において高い。
【００７２】
次に、ＣＤＥ (Chemical Dry Etching) 法を用いて、埋込み不純物層３１を素子分離領域ＳＴＩが露出されるまでエッチングバックする。これにより、図１７（Ａ）〜図１７（Ｅ）に示す構造が得られる。埋込み不純物層３１は、半導体基板１０へのイオン注入ではなく、埋込み形成（エピタキシャル成長）されている。埋込み形成された埋込み不純物層３１は、イオン注入により形成された高濃度拡散層よりも結晶欠陥が少ない。第２の実施形態による埋込み不純物層３１は、シリコン単結晶であるため、さらに結晶欠陥が少ない。また、埋込み不純物層３１の形状は、トレンチＴＲに従うため、安定しており変形し難い。
【００７３】
次に、図１８（Ａ）〜図１８（Ｅ）に示すように、保護膜４０およびライナ層５０を堆積する。次に、シリコン酸化膜（側壁膜）３５およびゲート電極（ＭＬ、ＣＧ、ＣＡ）をマスクとして用いて、燐または砒素を半導体基板１０へイオン注入し、ＲＴＡ（Rapid Thermal Anneal）法を用いて熱処理する。これにより、ビットコンタクト領域ＲＣＢおよびソースコンタクト領域ＲＣＳにおいて、埋込み不純物層３１の周囲の半導体基板１０に低濃度拡散層２０を形成される。低濃度拡散層２０および埋込み不純物層３１は、ＤＤＤ構造を形成する。このときのイオン注入は、低濃度の不純物を比較的低い加速エネルギーで実行される。このため、半導体基板１０の結晶欠陥および変形は比較的少ない。
【００７４】
その後、図１５（Ａ）〜図１５（Ｅ）を参照して説明した通り、コンタクトホールＣＨ、コンタクトトレンチＣＴ、コンタクトプラグＣＢ、ＣＳ、ＣＮＴｇ、ＣＮＴｄを形成する。さらに、ビット線ＢＬおよび多層配線構造が形成されることによって、本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【００７５】
第２の実施形態によれば、埋込み不純物層３１が単結晶シリコンであるので、結晶欠陥がさらに少ない。また、第２の実施形態の埋込み不純物層３１は、第１の実施形態のそれと同様にトレンチＴＲ内に埋め込まれているので、変形し難い。これにより、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７６】
以上の実施形態において、埋込み不純物層３０、３１は、ビットコンタクト領域ＲＣＢおよびソースコンタクト領域ＲＣＳの両方に設けられている。しかし、埋込み不純物層３０、３１は、ビットコンタクト領域ＲＣＢのみに形成されていてもよい。なぜなら、ソースコンタクトＣＳは、複数のアクティブエリアＡＡに対して共通化されているので、イオン注入によってアクティブエリアＡＡが変形しても問題が少ないからである。この場合、ソースコンタクト領域ＲＣＳには、周辺回路領域のトランジスタＴｒのソースおよびドレインと同様に、不純物をイオン注入することによってＤＤＤ構造を形成すればよい。このように、埋込み不純物層３０、３１をビットコンタクト領域ＲＣＢのみに形成しても、上記実施形態の効果は失われない。
【００７７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００７８】
１０・・・半導体基板、２０・・・低濃度拡散層、２５・・・トンネルゲート絶縁膜、３０、３１・・・埋込み不純物層、３５・・・シリコン酸化膜（側壁膜）、４０・・・保護膜、５０・・・ライナ層、６０・・・拡散層、ＣＡ・・・電荷蓄積層、ＩＰＤ・・・ゲート間絶縁膜、ＣＧ・・・コントロールゲート、ＭＬ・・・金属層、ＡＡ・・・アクティブエリア、ＣＢ・・・ビットコンタクト、ＣＳ・・・ソースコンタクト、ＲＣＢ・・・ビットコンタクト領域、ＲＣＳ・・・ソースコンタクト領域、ＴＲ・・・トレンチ、ＣＨ・・・コンタクトホール、ＣＴ・・・コンタクトトレンチ
【図１】
2014053478.tif 000003
【図２】
2014053478.tif 000004
【図３】
2014053478.tif 000005
【図４】
2014053478.tif 000006
【図５】
2014053478.tif 000007
【図６】
2014053478.tif 000008
【図７】
2014053478.tif 000009
【図８】
2014053478.tif 000010
【図９】
2014053478.tif 000011
【図１０】
2014053478.tif 000012
【図１１】
2014053478.tif 000013
【図１２】
2014053478.tif 000014
【図１３】
2014053478.tif 000015
【図１４】
2014053478.tif 000016
【図１５】
2014053478.tif 000017
【図１６】
2014053478.tif 000018
【図１７】
2014053478.tif 000019
【図１８】
2014053478.tif 000020