(57)【要約】【課題】入力コードに応じて寄生抵抗に加算供給する電流を調整することにより、Ｒ−２Ｒ型Ｄ／Ａ変換器に印加する参照電圧が入力コードに依存しないようにして、線形性を大きく向上させる。【解決手段】参照電流配線に接続され入力データの上位ｋビットのＤ／Ａ変換を行う容量分圧型Ｄ／Ａ変換器と、前記参照電流配線に接続され前記入力データの残余の下位ｍビットのＤ／Ａ変換を行うＲ−２Ｒ型Ｄ／Ａ変換器とを備え、前記容量分圧型Ｄ／Ａ変換器の出力電圧と前記Ｒ−２Ｒ型Ｄ／Ａ変換器の出力電圧を加算して出力電圧とするＤ／Ａ変換器において、前記参照電流配線の寄生抵抗に補正電流を追加供給するよう前記Ｒ−２Ｒ型Ｄ／Ａ変換器に対して並列接続された電流平滑化回路を設け、該電流平滑化回路は前記下位ｍビットのデータに応じた補正電流を前記寄生抵抗に追加供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
参照電流配線に接続され、入力データの上位ｋビットのＤ／Ａ変換を行う容量分圧型Ｄ／Ａ変換器と、前記参照電流配線に接続され、前記入力データの残余の下位ｍビットのＤ／Ａ変換を行うＲ−２Ｒ型Ｄ／Ａ変換器とを備え、前記容量分圧型Ｄ／Ａ変換器の出力電圧と前記Ｒ−２Ｒ型Ｄ／Ａ変換器の出力電圧を加算して出力電圧とするＤ／Ａ変換器において、
前記参照電流配線の寄生抵抗に補正電流を追加供給するよう前記Ｒ−２Ｒ型Ｄ／Ａ変換器に対して並列接続された電流平滑化回路を設け、該電流平滑化回路は前記下位ｍビットのデータに応じた補正電流を前記寄生抵抗に追加供給することを特徴とするＤ／Ａ変換器。
【請求項２】
請求項１に記載のＤ／Ａ変換器において、
前記電流平滑化回路は、前記Ｒ−２Ｒ型Ｄ／Ａ変換器に流れる参照電流の値が小さいほど前記補正電流の値を大きくすることを特徴とするＤ／Ａ変換器。
【請求項３】
請求項１に記載のＤ／Ａ変換器において、
前記電流平滑化回路は、偶数番目の入力コードに相当する参照電流が流れる際に、当該参照電流が小さいほど前記補正電流の値を大きくすることを特徴とするＤ／Ａ変換器器。
【請求項４】
請求項１、２又は３に記載のＤ／Ａ変換器において、
前記電流平滑化回路は、前記Ｒ−２Ｒ型Ｄ／Ａ変換器に対して並列接続された可変抵抗回路と、前記下位ｍビットの入力コードに応じて前記可変抵抗回路の抵抗値を切り替えるエンコーダとを備えることを特徴とするＤ／Ａ変換器。
【請求項５】
請求項１、２又は３に記載のＤ／Ａ変換器において、
前記電流平滑化回路は、前記Ｒ−２Ｒ型Ｄ／Ａ変換器に対して並列接続された可変電流源回路と、前記下位ｍビットの入力データに応じて前記可変電流源回路の電流値を切り替えるエンコーダとを備えることを特徴とするＤ／Ａ変換器。
【請求項６】
請求項１、２、３、４又は５に記載のＤ／Ａ変換器において、
電流平滑化回路は、前記下位ｍビットの入力データが３ビットの場合、前記入力データが“０００”のときに３×ＩＨＫの補正電流を、前記入力データが“１００”のときに２×ＩＨＫの補正電流を、前記入力データが“０１０”又は“１１０”のときに１×ＩＨＫの補正電流を、前記入力データが“００１”又は“０１１”又は“１０１”又は“１１１”のときに０×ＩＨＫの補正電流を、前記寄生抵抗にそれぞれ追加供給することを特徴とするＤ／Ａ変換器。ただし、Ｒ−２Ｒ型Ｄ／Ａ変換器の単位抵抗の値をＲとし、参照電圧をＶｒｅｆとするとき、ＩＨＫ＝Ｖｒｅｆ／９Ｒとする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳ集積回路等により構成されるＤ／Ａ変換器に関し、特に高速高精度（１０ビット，１ＭＳ／ｓ以上）小面積の両立を要求されるＤ／Ａ変換器に関する。
【背景技術】
【０００２】
近年では、センサシステムや制御系システム等の幅広い応用において、Ａ／Ｄ変換器やＤ／Ａ変換器が使われる機会が多くなってきている。特に逐次比較型Ａ／Ｄ変換器においては、小面積で低消費電力である特徴により、個別部品の汎用Ａ／Ｄ変換器からマイコンやＡＳＳＰ等の大規模集積回路まで幅広く使用されている。逐次比較型Ａ／Ｄ変換器に求められる性能は、微分非直線性ＤＮＬと積分非直線性ＩＮＬが良好でかつ、高速動作することが挙げられる。微分非直線性ＤＮＬは隣接する２個の入力コード間での実際のステップサイズと理想的な１ＬＳＢ変化との差分を示し、積分非直線性ＩＮＬは負のフルスケールと正のフルスケールを結ぶ直線からの最大偏差（ＬＳＢ単位）の大きさを示す。
【０００３】
逐次比較型Ａ／Ｄ変換器では、Ｄ／Ａ変換器の性能がＡ／Ｄ変換器全体の性能に直接反映されるため、高性能なＤ／Ａ変換器が必要になる。Ｄ／Ａ変換器は特許文献１に記載のように容量型と抵抗型の二つに大別されるが、容量分圧型Ｄ／Ａ変換器単体もしくは抵抗型Ｄ／Ａ変換器単体といった、単純な構成で高精度Ｄ／Ａ変換器を組もうとすると、容量の個数が多くなったりスイッチ個数が増えたりして、チップ面積増大につながってしまう。例えば１０ビットＤ／Ａ変換器を容量のみで構成した場合、集積回路では面積の大きい容量が１０２４個も必要となるし、抵抗分割型で組んだ場合も少なくとも１０２３個以上のスイッチが必要となる。
【０００４】
そこで、特許文献１、特許文献２、非特許文献１に紹介されるように、低精度側（上位ビット）の変換と高精度側（下位ビット）の変換にそれぞれ別々のＤ／Ａ変換器を用いて構成することで面積増大を回避している方式が多くみられる。
【０００５】
比較的高速動作が可能なハイブリッド型Ｄ／Ａ変換器として、入力コードのうちの上位ビットの変換には容量分圧型Ｄ／Ａ変換器を用い、下位ビットの変換にはＲ−２Ｒ型Ｄ／Ａ変換器を用いたものがある。図８にその一例を示す。このＤ／Ａ変換器は１０ビットの場合である。
【０００６】
容量分圧型Ｄ／Ａ変換器１０は入力コードＤｉｎ［９：５］が入力し、バイナリで重みづけされた５個の容量（Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃ）および結合容量Ｃｐ（＝Ｃ）と、当該重み付けされた５個の容量（Ｃ，２Ｃ，４Ｃ，８Ｃ，１６Ｃ）が接続され入力コードＤｉｎ［９：５］により駆動されるスイッチＳＷ５〜ＳＷ９とで構成される。スイッチＳＷ５〜ＳＷ９は当該各容量の片端を寄生抵抗ＲＰＨを介して高電位参照電圧ＶＲＨに又は低電位参照電圧ＶＲＬに接続する。なお、ここでは参照電流配線に存在する寄生抵抗を、簡略化のために、ＲＰＨで代表して示した。
【０００７】
容量分圧型Ｄ／Ａ変換器１０の出力電圧は容量分圧により決まり、例えば高電位参照電圧ＶＲＨへ接続された容量がα個だとすると、その出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖｒｅｆ×α／３２                                        （１）
となる。Ｖｒｅｆは参照電圧であり、高位参照電圧ＶＲＨと低位参照電圧ＶＲＬとの電位差である。容量はバイナリで重みづけされているため、入力コードＤｉｎ［９：５］によって、
α＝Ｄｉｎ［９］×１６＋Ｄｉｎ［８］×８＋Ｄｉｎ［７］×４＋Ｄｉｎ［６］×２
＋Ｄｉｎ［５］×１                                                （２）
となるのでＤ／Ａ変換器として動作する。
【０００８】
一方、入力コードＤｉｎ［４：０］が入力するＲ−２Ｒ型Ｄ／Ａ変換器２０は、抵抗値がＲと２Ｒの抵抗をはしご状につなげて構成され、２Ｒの抵抗は終端部分を除いて入力コードＤｉｎ［４：０］により駆動されるスイッチＳＷ０〜ＳＷ４へ接続されている。スイッチＳＷ０〜ＳＷ４は当該２Ｒの抵抗の片端を、寄生抵抗ＲＰＨを介して高電位参照電圧ＶＲＨに又は低電位参照電圧ＶＲＬに接続する。
【０００９】
Ｒ−２Ｒ型Ｄ／Ａ変換器２０の出力電圧はＶＡ、入力コードＤｉｎ［４：０］によって、
ＶＡ＝Ｖｒｅｆ×（Ｄｉｎ［４］×１６＋Ｄｉｎ［３］×８＋Ｄｉｎ［２］×４
＋Ｄｉｎ［１］×２＋Ｄｉｎ［０］×１）／３２                    （３）
となるため、Ｄ／Ａ変換器として動作する。
【００１０】
また、電圧ＶＡは容量Ｃｐのボトムプレートへ接続されており、その電圧ＶＡは、１／３２にスケーリングされるため、出力電圧Ｖｏｕｔは、
Ｖｏｕｔ＝（Ｖｒｅｆ×α／３２）＋（Ｖｒｅｆ×ＶＡ／３２）            （４）
となり、１０ビットＤ／Ａ変換器として動作する。
【００１１】
容量分圧型Ｄ／Ａ変換器１０とＲ−２Ｒ型Ｄ／Ａ変換器２０はともに、面積の大きい受動素子の個数が少ない構成であるから小面積で実装できる。具体的には、図８に示すように、上位５ビットを容量分圧型Ｄ／Ａ変換器１０で、下位５ビットをＲ−２Ｒ型Ｄ／Ａ変換器２０で構成した場合、面積の大きい容量は、１６Ｃ、８Ｃ、４Ｃ、２Ｃ、Ｃ、ＣＰにそれぞれ１６個、８個、４個、２個、１個、１個の容量値Ｃの容量を使用するときは３２個、抵抗２ＲにＲの抵抗を２個使用するときは抵抗は１６個のみで構成可能である。
【００１２】
Ｒ−２Ｒ型Ｄ／Ａ変換器２０の欠点は、各抵抗値がＲ，２Ｒの抵抗の重み付けが変化すると線形性が劣化してしまうことである。そのため、線形性向上のために、各抵抗のマッチングが良くなるようにレイアウト設計上で工夫したり、スイッチサイズを調整してそのＯＮ抵抗に対しての考慮を十分に行ったりする必要がある。一方で、今回のようなハイブリッド型のＤ／Ａ変換器に使われるＲ−２Ｒ型Ｄ／Ａ変換器２０の場合、抵抗値のばらつきとスイッチのＯＮ抵抗に関しては、特に性能上問題にはならない程度に緩和される。例えば、図８に示す構成の場合、Ｒ−２Ｒ型Ｄ／Ａ変換器２０の精度は５ビットを満たすように設計すれば済む。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００４−８００７５号公報
【特許文献２】米国特許第７２６５７０８号明細書
【非特許文献】
【００１４】
【非特許文献１】G.Promitzer,“12-bit Low-Power Fully Differential Switched Capacitor Non-Calibrating Successive Approximation ADC with lMS/s,”IEEE JSSC,Vol.36,No.7,pp.113-1143,Jul.2001
【発明の概要】
【発明が解決しようとする課題】
【００１５】
しかし、Ｒ−２Ｒ型Ｄ／Ａ変換器２０では、入力コードに依存して参照電圧配線に流れる電流量が変動してしまう問題がある。この電流量の変動によって、参照電圧配線が持つ寄生抵抗ＲＰＨによる電圧降下も変動し、Ｒ−２Ｒ型Ｄ／Ａ変換器２０に加わる各入力コードの参照電圧が変動してしまう。その結果、Ｄ／Ａ変換器全体としての積分非直線性ＩＮＬと微分非直線性ＤＮＬに悪影響を及ぼすこととなる。特に、微分非直線性ＤＮＬの劣化が問題であり、１ＬＳＢより大きくなると単調増加性が損なわれ、逐次比較型Ａ／Ｄ変換器に応用した場合に、ミッシングコードが発生てしまうため、本発明では微分非直線性ＤＮＬの改善に着目した。
【００１６】
この現象を図８に示した構成を例に、図９に示した参照電流に対しての等価回路を用いて説明する。図９には、ぞれぞれの入力コードに対してのＲ−２Ｒ型Ｄ／Ａ変換器２０の等価回路が示されている。なお、図８に示したＤ／Ａ変換器の構成では、前記したように簡略化のため、高電位参照電圧ＶＲＨ側の寄生抵抗ＲＰＨのみを考慮することとし、容量分圧型Ｄ／Ａ変換器１０には電流が流れないため、入力コードは下位５ビット分のみを考慮することとする。
【００１７】
入力コード“０００００”の場合、全てのスイッチは寄生抵抗ＲＰＨを介して高電位参照電圧ＶＲＨ側に固定されるため電流は０Ａである。続いて入力コード“００００１”の場合、スイッチＳＷ０のみが高電位参照電圧ＶＲＨ側（電圧ＶＨ側）に切り替えられることから、約Ｖｒｅｆ／３Ｒの電流が流れる。入力コード“０００１０”の場合、スイッチＳＷ１のみが高電位参照電圧ＶＲＨ側（電圧ＶＨ側）に切り替えられることから、約Ｖｒｅｆ／３Ｒの電流が流れる。入力コード“０００１１”の場合、スイッチＳＷ０とＳＷ１のみが高電位参照電圧ＶＲＨ側（電圧ＶＨ側）に切り替えれることから、約Ｖｒｅｆ／２Ｒの電流へ変化する。入力コード“００１００”では、スイッチＳＷ２のみが高電位参照電圧ＶＲＨ側（電圧ＶＨ側）に切り替えられることから、電流はＶｒｅｆ／３Ｒとなる。このように高電位参照電圧ＶＲＨ、低位参照電圧ＶＲＬ側にそれぞれ接続される抵抗の個数が、入力コードに応じて変わっていくため、寄生抵抗ＲＰＨに流れる参照電流が入力コードに依存して変動してしまう。
【００１８】
ここで、Ｒ＝３ｋΩ、Ｖｒｅｆ＝５.０Ｖとしたときの参照電流を図１０（ａ）に示す。電流値が最も大きく変化するのは、入力コードが“０００００”（＝０）から“００００１”（＝１）に切り替わる部分と、入力コードが“０１１１１”（＝１５）から“１００００”（＝１６）に切り替わる部分であり、その変化分は約０．６ｍＡ（＝Ｖｒｅｆ／３Ｒ）である。この部分での微分非直線性ＤＮＬの劣化が最も大きく、（Ｖｒｅｆ／３Ｒ）×ＲＰＨの微分非直線性ＤＮＬ劣化に繋がる。
【００１９】
寄生抵抗ＲＰＨ＝５Ωとし、１０ビットＤ／Ａ変換器として動作させた場合の微分非直線性ＤＮＬの一例を図１１（ａ）に、積分非直線性ＩＮＬの一例を図１２（ａ）に示す。これらの特性では、積分非直線性ＩＮＬ／微分非直線性ＤＮＬが３２コ−ド周期であることと、出力電圧に比例して誤差が大きくなることの２つが確認できる。３２入力コード周期で劣化が起きているのはＲ−２Ｒ型Ｄ／Ａ変換器２０と容量分圧型Ｄ／Ａ変換器１０の切り替わり周期に相当している。積分非直線性ＩＮＬの波形を確認すると、図１０（ａ），（ｄ）の電流波形と一致していることから、Ｒ−２Ｒ型Ｄ／Ａ変換器２０の参照電流変動による誤差であることが確認できる。出力電圧（入力コード相当）に比例して微分非直線性ＤＮＬの劣化が大きくなっているのは、高い出力電圧になるほど、寄生抵抗ＲＰＨによる電圧降下の影響が大きくなり、微分非直線性ＤＮＬ劣化が大きくなるためで、高電位参照電圧ＶＲＨ側に近い部分で最大約０．５ＬＳＢになってしまっている。
【００２０】
この誤差電圧Ｖｅｒｒを数式で表すと、
Ｖｅｒｒ＝Ｉｒｅｆ×ＲＰＨ×Ｖｏｕｔ／Ｖｒｅｆ                      （５）
のようになる。Ｉｒｅｆは寄生抵抗ＲＰＨに流れる参照電流である。
【００２１】
式（５）から、積分非直線性ＩＮＬ、微分非直線性ＤＮＬは、
ＩＮＬ［ｉ］＝Ｉｒｅｆ［ｉ］×ＲＰＨ×Ｖｏｕｔ［ｉ］×β×1024／Ｖｒｅｆ2
（６）
ＤＮＬ［ｉ］＝ＩＮＬ［ｉ］−ＩＮＬ［ｉ−１］                        （７）
の数式で表される。ここでｉは０〜１０２３までの整数とし、ＩＮＬ［ｉ］は入力コードｉの積分非直線性、ＤＮＬ［ｉ］は入力コードｉの微分非直線性である。βは積分非直線性ＩＮＬを入力コード０と入力コード１０２３とで０となるようにフィッティング（両端フィット）し、誤差電圧Ｖｅｒｒからフルスケール誤差を取り除くための係数である（このケースでのオフセット誤差は０）。
【００２２】
参照電流変動に起因する誤差電圧Ｖｅｒｒを小さくするためには、寄生抵抗ＲＰＨを小さくする方法が考えられるが、使い勝手が悪くなったりコストアップに繋がってしまったりする。例えば、寄生抵抗ＲＰＨを小さくする１つの方法として、Ｒ−２Ｒ型Ｄ／Ａ変換器２０と容量分圧型Ｄ／Ａ変換器１０の参照電圧配線を分離する方法がある。この方法では、Ｒ−２Ｒ型Ｄ／Ａ変換器２０と容量分圧型Ｄ／Ａ変換器１０の参照電圧端子を２つに分離し、ＰＣＢボード上にてスターコネクションすることになる。しかし、この方法ではＩＣのピンを増設せねばならず、コストアップにつながってしまう問題がある。また、もう１つの方法としては、抵抗値を下げるために、配線を太くしたりパッケージ上でのワイヤボンディングを短くしたりして、参照電圧配線のドライブ能力を強くする等の工夫である。しかし、この場合においても、集積回路単体での問題は解決できるものの、前段回路のインピーダンスを十分に下げないといけないことから、高価な参照バッファが必要になってしまう。このように、いずれの手法においても、コストアップの問題や外部回路の改良が必要になるから、使い勝手が悪くなり根本的解決にはならない。
【００２３】
本発明の目的は、入力コードに応じて寄生抵抗に加算供給する電流を調整することにより、Ｒ−２Ｒ型Ｄ／Ａ変換器に印加する参照電圧が入力コードに依存しないようにし、線形性を大きく向上させたＤ／Ａ変換器を提供することである。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、請求項１にかかる発明は、参照電流配線に接続され、入力データの上位ｋビットのＤ／Ａ変換を行う容量分圧型Ｄ／Ａ変換器と、前記参照電流配線に接続され、前記入力データの残余の下位ｍビットのＤ／Ａ変換を行うＲ−２Ｒ型Ｄ／Ａ変換器とを備え、前記容量分圧型Ｄ／Ａ変換器の出力電圧と前記Ｒ−２Ｒ型Ｄ／Ａ変換器の出力電圧を加算して出力電圧とするＤ／Ａ変換器において、前記参照電流配線の寄生抵抗に補正電流を追加供給するよう前記Ｒ−２Ｒ型Ｄ／Ａ変換器に対して並列接続された電流平滑化回路を設け、該電流平滑化回路は前記下位ｍビットのデータに応じた補正電流を前記寄生抵抗に追加供給することを特徴とする。
請求項２にかかる発明は、請求項１に記載のＤ／Ａ変換器において、前記電流平滑化回路は、前記Ｒ−２Ｒ型Ｄ／Ａ変換器に流れる参照電流の値が小さいほど前記補正電流の値を大きくすることを特徴とする。
請求項３にかかる発明は、請求項１に記載のＤ／Ａ変換器において、前記電流平滑化回路は、偶数番目の入力コードに相当する参照電流が流れる際に、当該参照電流が小さいほど前記補正電流の値を大きくすることを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のＤ／Ａ変換器において、前記電流平滑化回路は、前記Ｒ−２Ｒ型Ｄ／Ａ変換器に対して並列接続された可変抵抗回路と、前記下位ｍビットの入力コードに応じて前記可変抵抗回路の抵抗値を切り替えるエンコーダとを備えることを特徴とする。
請求項５にかかる発明は、請求項、２又は３に記載のＤ／Ａ変換器において、前記電流平滑化回路は、前記Ｒ−２Ｒ型Ｄ／Ａ変換器に対して並列接続された可変電流源回路と、前記下位ｍビットの入力データに応じて前記可変電流源回路の電流値を切り替えるエンコーダとを備えることを特徴とする。
請求項６にかかる発明は、請求項１、２、３、４又は５に記載のＤ／Ａ変換器において、電流平滑化回路は、前記下位ｍビットの入力データが３ビットの場合、前記入力データが“０００”のときに３×ＩＨＫの補正電流を、前記入力データが“１００”のときに２×ＩＨＫの補正電流を、前記入力データが“０１０”又は“１１０”のときに１×ＩＨＫの補正電流を、前記入力データが“００１”又は“０１１”又は“１０１”又は“１１１”のときに０×ＩＨＫの補正電流を、前記寄生抵抗にそれぞれ追加供給することを特徴とする。ただし、Ｒ−２Ｒ型Ｄ／Ａ変換器の単位抵抗の値をＲとし、参照電圧をＶｒｅｆとするとき、ＩＨＫ＝Ｖｒｅｆ／９Ｒとする。
【発明の効果】
【００２５】
本発明によれば、Ｒ−２Ｒ型Ｄ／Ａ変換器の入力コード依存の参照電流変動を電流平滑化回路により抑制することができ、Ｒ−２Ｒ型Ｄ／Ａ変換器に印加する参照電圧が入力コードに依存しなくなり、Ｄ／Ａ変換器の線形性を改善することができる。また、電流平滑化回路は面積が小さく構成も単純にできるため、小面積・低コストでＤ／Ａ変換器への実装が可能となる。さらに、電流平滑化回路の回路構成において、抵抗値が９Ｒの抵抗と入力コードで電流値を切り替えるスイッチとを用いることにより、Ｒ−２Ｒ型Ｄ／Ａ変換器の参照電流の変動に対する平滑化を効果的に行うことができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施例のＡ／Ｄ変換器の構成を示すブロック図である。
【図２】下位ｍビット入力の電流平滑化回路を示す図であり、（ａ）は抵抗駆動型の電流平滑化回路の回路図、（ｂ）は電流駆動型の電流平滑化回路の回路図である。
【図３】下位３ビット入力の電流平滑化回路を示す図であり、（ａ）は抵抗駆動型の電流平滑化回路の具体的な回路図、（ｂ）は電流駆動型の電流平滑化回路の具体的な回路図である。
【図４】図３（ａ）、（ｂ）の電流平滑化回路における入力コード対出力電流の特性の説明図である。
【図５】下位３ビット入力の別の例の電流平滑化回路を示す図であり、（ａ）は抵抗駆動型の電流平滑化回路の具体的な回路図、（ｂ）は電流駆動型の電流平滑化回路の具体的な回路図である。
【図６】下位５ビット入力の別の例の電流平滑化回路を示す図であり、（ａ）は抵抗駆動型の電流平滑化回路の具体的な回路図、（ｂ）は電流駆動型の電流平滑化回路の具体的な回路図である。
【図７】図６（ａ）、（ｂ）の電流平滑化回路における入力コード対出力電流の特性の説明図である。
【図８】５ビット容量分圧型Ｄ／Ａ変換器と５ビットＲ−２Ｒ型Ｄ／Ａ変換器により構成した従来の１０ビットのＤ／Ａ変換器の回路図である。
【図９】図８に示したＲ−２Ｒ型Ｄ／Ａ変換器の“０００００”〜“００１００”の入力コードに対しての等価回路と参照電流の説明図である。
【図１０】（ａ）は３ビット入力のＲ−２Ｒ型Ｄ／Ａ変換器の参照電流値の特性図（０〜３２の入力コード分）、（ｂ）は３ビット入力の電流平滑化回路の補正電流の特性図（０〜３２の入力コード分）、（ｃ）は補正後の合成電流の特性図（０〜３２の入力コード分）、（ｄ）は補正後の合成電流の特性図（全入力コード分）である。
【図１１】１０ビットＤ／Ａ変換器における微分非直線性ＤＮＬ（Ｒ＝３ｋΩ，ＲＰＨ＝５Ω，ＲＨＫ＝２７ｋΩ、Ｖｒｅｆ＝５．０Ｖ）の特性図であり、（ａ）は電流平滑化回路による電流補正なし（下は部分拡大図）の特性図、（ｂ）は電流平滑化回路による電流補正あり（下は部分拡大図）の特性図である。
【図１２】１０ビットＤ／Ａ変換器における積分非直線性ＩＮＬ（両端フィット）（Ｒ＝３ｋΩ，ＲＰＨ＝５Ω，ＲＨＫ＝２７ｋΩ、Ｖｒｅｆ＝５．０Ｖ）の特性図であり、（ａ）は電流平滑化回路による電流補正なし（下は部分拡大図）の特性図、（ｂ）は電流平滑化回路による電流補正あり（下は部分拡大図）の特性図である。
【図１３】図７の場合の１０ビットＤ／Ａ変換器におけるＲ−２Ｒ型Ｄ／Ａ変換器２０の参照電流の特性図であり、（ａ）は電流平滑化回路の補正電流（０〜３２の入力コード分）、（ｂ）は合成電流（０〜３２の入力コード分）、（ｃ）は合成電流（全入力コード分）である。
【図１４】（ａ）は図７の電流値で設計した場合の微分非直線性ＤＮＬの特性図（下は部分拡大図）、（ｂ）は図７の電流値で設計した場合の積分非直線性ＩＮＬの特性図（下は部分拡大図）である。
【発明を実施するための形態】
【００２７】
本発明では前記した問題を考慮して、参照電圧配線へ流れる電流の変動をキャンセルする手法を提案する。この方法では電流の変動そのものを小さくすることができるため、上記の問題をキャンセルした分だけ緩和することが可能となる。
【００２８】
まず、図１０（ａ）に、前述したように、図８に示した回路構成におけるＲ−２Ｒ型Ｄ／Ａ変換器２０の参照電流のシミュレーション結果を示す。結果を見ると分かるとおり、Ｒ−２Ｒ型Ｄ／Ａ変換器２０の参照電流は、入力コードが偶数時に小さく奇数時に大きくなる傾向がある。さらに、入力コードが２の倍数、４の倍数、８の倍数の順番で参照電流の変動が１倍、約２倍、約３倍と大きくなっていることが確認できる。本発明ではこのことに着目し、電流が小さい偶数番目の入力コードに当たる参照電流が流れる寄生抵抗ＲＰＨに、図１０（ｂ）のようなパターンの補正電流を足しこむことにより、入力コード全体にわたって寄生抵抗ＲＰＨに流れる電流の変動を小さくすることを図ったものである。
【００２９】
本発明では上記問題を解決するため、図１に示すように、容量分圧型Ｄ／Ａ変換器１０とＲ−２Ｒ型Ｄ／Ａ変換器２０からなるｎビットＤ／Ａ変換器に加え、Ｒ−２Ｒ型Ｄ／Ａ変換器２０に流れる参照電流に対して寄生抵抗ＲＰＨにおいて補正電流を加算する電流平滑化回路３０を、Ｒ−２Ｒ型Ｄ／Ａ変換器２０に並列接続して構成したものである。なお、図１においてｎは例えば１０以上の整数であり、上位ビットのビット数はｋ、下位ビットのビット数はｍであり、ｋ＋ｍ＝ｎである。
【００３０】
電流の加算量は、Ｒ−２Ｒ型Ｄ／Ａ変換器２０の下位ｍビットの入力コードに依存するものとし、隣接入力コードで参照電流が負方向へ変化した時に、おおよそその分の電流を加算することによって、隣接入力コード間での寄生抵抗ＲＰＨに流れる電流変化を小さくし、Ｒ−２Ｒ型Ｄ／Ａ変換器２０に印加する参照電圧の変動を抑えて、微分非直線性ＤＮＬの誤差の改善を意図したものである。また、入力コード全体を通しての電流変動の抑制効果も期待できることから、積分非直線性ＩＮＬの誤差の改善も意図しているといえる。
【００３１】
＜原理構成＞
図２（ａ）に抵抗変化により補正電流を調整する抵抗駆動型の電流平滑化回路３０Ａの原理構成を示す。本原理構成では、入力コードＤｉｎの下位ｍビットを入力し、それをエンコーダ３１Ａでエンコードした結果によって、可変抵抗３２Ａの抵抗値Ｒｘを切り替えることで、補正電流を変化させる。この方式の場合、Ｒ−２Ｒ型ＤＡ変換器２０の電流値変動が抵抗性のものであることから、参照電圧の値に関係なく平滑化の効果が得やすいが、抵抗素子の数が多くなると面積が大きくなる。
【００３２】
図２（ｂ）に電流源電流変化により補正電流を調整する電流駆動型の電流平滑回路３０Ｂの原理構成を示す。本原理構成では、入力コードＤｉｎの下位ｍビットを入力し、それをエンコーダ３１Ｂでエンコードした結果によって、可変電流源３２Ｂの電流値Ｉｘを切り替えることで、補正電流を変化させる。この方式では、参照電圧が変化した際に平滑化の効果が得にくいが、トランジスタにより電流源を構成できることから、小型化に向く。
【００３３】
＜実施例１＞
図３（ａ）に下位ビットが３ビットの場合の抵抗駆動型の電流平滑化回路３０Ｃの具体例を示す。この電流平滑化回路３０Ｃは、インバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２と、３個の抵抗Ｒ０，Ｒ１，Ｒ２（抵抗値はそれぞれＲＨＫで同じ）と、各入力コードＤｉｎ［０］，Ｄｉｎ［１］，Ｄｉｎ［２］が１のときＯＦＦ、０のときＯＮするスイッチＳＷＨ０，ＳＷＨ１，ＳＷＨ２とにより構成されている。
【００３４】
図４に、入力コードＤｉｎ[２：０]における補正電流の変化を示した。各抵抗Ｒ０，Ｒ１，Ｒ２に流れる電流値をＩＨＫで同じであるとすると、入力コードが“０００”のときは（３×ＩＨＫ）の電流、“１００”のときは（２×ＩＨＫ）の電流、“０１０”、“１１０”のときは（１×ＩＨＫ）の電流、その他のときは（０×ＩＨＫ）の電流となり、これが寄生抵抗ＲＰＨに流れる電流に対して足しこまれることになる。
【００３５】
Ｒ−２Ｒ型ＤＡ変換器２０が３ビットの場合は、最も大きい隣接入力コードの電流差がＶｒｅｆ／３Ｒであることと、シミュレーション結果を踏まえて検討した結果、抵抗値ＲＨＫ＝９Ｒに設定することで平滑化の効果が最適になることが分かった。ＲＨＫ＝９Ｒとしたときの電流平滑化回路３０Ｃによる補正電流（出力電流）を図１０（ｂ）に、参照電流と補正電流の合成電流を図１０（ｃ），（ｄ）に示す。図１０（ｃ），（ｄ）に示すように、補正する前の図１０（ａ）と比較して、入力コード全体での電流変動が半分以下になっており、各入力コード間の電流変動も小さく抑えられていることが分かる。
【００３６】
また、図８に示した容量分圧型Ａ／Ｄ変換器１０とＲ−２Ｒ型Ｄ／Ａ変換器２０からなる従来のＡ／Ｄ変換器と、これに図３（ａ）の電流平滑化回路３０Ｃを図１に示すように電流平滑化回路３０として組み込んだ本発明のＤ／Ａ変換器とを動作させた場合での、微分非直線性ＤＮＬのシミュレーション結果を図１１（ｂ）に示す。図１１（ａ）の従来例の結果と同様の条件（Ｒ＝３ｋΩ、ＲＰＨ＝５Ω、ＲＨＫ＝２７ｋΩ，Ｖｒｅｆ＝５．０Ｖ）とした。電流平滑化回路３０Ｃが無い場合、図１１（ａ）のように、微分非直線性ＤＮＬが最大０．５ＬＳＢに大きくなるが、電流平滑化回路３０Ｃがある場合、図１１（ｂ）のように微分非直線性ＤＮＬが最大で０．２ＬＳＢに低下しており、約４０％に抑えられていることが分かる。
【００３７】
また、図１２（ｂ）に両端フィットの積分非直線性ＩＮＬのシミュレーション結果を示す。拡大図から図１０（ａ），（ｂ），（ｃ）の参照電流の変動と同じほぼ傾向を持った３２入力コード周期で積分非直線性ＩＮＬが変動していることが確認できるが、図１２（ｂ）の場合は変動の絶対値が図１２（ａ）の半分以下となっていることが確認できる。全体の積分非直線性ＩＮＬからも、図１２（ｂ）の場合、＋側が抑制されて０ＬＳＢ付近に抑えられており、改善が確認できる。
【００３８】
このように、電流平滑化回路３０Ｃは、Ｒ−２Ｒ型ＤＡ変換器２０の各入力コードＤｉｎ［２：０］に対して補正電流を変化させる回路である。この補正電流をＤ／Ａ変換器の参照電流に足しこむことにより、参照電流の各入力コードに対する依存性を小さくすることができる。
【００３９】
一方、図３（ｂ）に下位ビットが３ビットの場合の電流駆動型の電流平滑化回路３０Ｄの具体例を示す。この電流平滑化回路３０Ｄは、インバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２と、各入力コードＤｉｎ［０］，Ｄｉｎ［１］，Ｄｉｎ［２］が１のときＯＦＦ、０のときＯＮするスイッチＳＷＨ０，ＳＷＨ１，ＳＷＨ２と、同一サイズのＮＭＯＳトランジスタＭＮ０〜ＭＮ３で構成されるカレントミラーにより構成されている。本実施例では、トランジスタＭＮ３に抵抗Ｒ５（抵抗値がＲＨＫ）によって流れるドレイン電流ＩＨＫが、他のトランジスタＭＮ０、ＭＮ１，ＭＮ２のドレインにミラーされる。この場合、トランジスタＭＮ３のドレイン電流ＩＨＫは、
ＩＨＫ＝（ＶＨ−ＶＲＬ−Ｖｇｓ）／Ｒ５                                （８）
となる。ここでＶｇｓはトランジスタＭＮ３のゲート・ソース間電圧である。トランジスタＭＮ０〜ＭＮ２には式（８）の電流値ＩＨＫのドレイン電流が流れる。スイッチＳＷＨ０〜ＳＷＨ２を入力コードＤｉｎ［２：０］によって切り替えることにより、これらの電流値を入力コードＤｉｎ［２：０］に応じて加算させることができる。このとき、電流値ＩＨＫを、Ｖｒｅｆ／ＲＨＫ（＝Ｖｒｅｆ／９Ｒ）の値に近い値に設定することで、図３（ａ）で説明した抵抗駆動型の電流平滑化回路３０Ｃと同様の効果を期待できる。
【００４０】
＜実施例２＞
図５（ａ），（ｂ）に、入力コードが３ビットの場合の実施例２の電流平滑化回路３０Ｅ，３０Ｆを示す。図５（ａ）の抵抗駆動型の電流平滑化回路３０Ｅでは、各抵抗Ｒ０〜Ｒ２とスイッチＳＷＨ０，ＳＷＨ１，ＳＷＨ２の直列回路を並列接続し、インバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２とアンド回路ＡＮＤ１，ＡＮＤ２によりエンコーダを構成して、図４で説明した動作と同じ動作を実現している。また、図５（ｂ）の電流駆動型の電流平滑化回路３０Ｆでは、各トランジスタＭＮ０〜ＭＮ２とスイッチＳＷＨ０，ＳＷＨ１，ＳＷＨ２の直列回路を並列接続し、インバータＩＮＶ０，ＩＮＶ１，ＩＮＶ２とアンド回路ＡＮＤ１，ＡＮＤ２によりエンコーダを構成して、図４で説明した動作と同じ動作を実現している。
【００４１】
＜実施例３＞
図６（ａ）、（ｂ）に、下位ビットの入力コードが５ビットの場合の実施例３の電流平滑化回路３０Ｇ，３０Ｈを示す。図６（ａ）の抵抗駆動型の電流平滑化回路３０Ｇでは、バイナリに重み付けした抵抗Ｒ００（＝ＲＨＫ），Ｒ０１（＝ＲＨＫ／２），Ｒ０２（＝ＲＨＫ／４），Ｒ０３（＝ＲＨＫ／８）と、スイッチＳＷＨ０，ＳＷＨ１，ＳＷＨ２，ＳＷＨ３の直列回路を並列接続し、エンコーダ３１Ｇで５ビット入力を４ビットデータに変換して、各スイッチＳＷＨ０，ＳＷＨ１，ＳＷＨ２，ＳＷＨ３を切り替えるようにしたものである。
【００４２】
補正電流値の目標値を参照電流の最大値と各入力コードにおける参照電流値の差分に設定することにより、可変抵抗の分解能（ここでは４ビット）に応じた電流の平滑化（ここでは変動を１／１６にできる）が可能となる。言い換えると、Ｒ−２Ｒ型Ｄ／Ａ変換器２０の各入力コードに対する参照電流は、抵抗値がＲの抵抗に依存する既知の値であるから、抵抗値ＲＨＫに依存する既知の値である電流平滑化回路３０で生成される補正電流を加算することで、変動を打ち消すことができる。
【００４３】
ここで注意すべきは、双方の電流値は抵抗の関数であるから、電流平滑化回路３０Ｇで用いる抵抗の値ＲＨＫとＲ−２Ｒ型ＤＡ変換器２０で用いる抵抗の値Ｒのマッチングに気をつける必要があることである。これはレイアウト設計上で同じ方向で近い位置に配置すること、同じ種類の抵抗を用いること等の配慮で達成できる。
【００４４】
図７にＲ−２Ｒ型Ｄ／Ａ変換器２０の５ビットの入力コードＤｉｎ[４：０]に対する４ビットのエンコーダ出力コードＳＷ［３：０］および電流平滑化回路３０Ｇの補正電流を示す。また、図１３（ａ）に電流平滑化回路３０Ｇの補正電流（出力電流）、図１３（ｂ）に補正電流と参照電流を合成した合成電流（０〜３２入力コードまで）、図１３（ｃ）に同合成電流（０〜１０２３入力コードまで）のシミュレーション結果をそれぞれ示す。シミュレーションでは、前述した図１０の場合と同じ構成・条件とした。これらの特性から、入力コード全体（０〜１０２３入力コード）で、元々の電流変動が１／１０から１／２０程度にまで小さく抑えられていることを確認できる。
【００４５】
本実施例について、最後に参考までに、１０ビットＤ／Ａ変換器全体について、シミュレーションで得られた微分非直線特性ＤＮＬを図１４（ａ）に、積分非直線性ＩＮＬを図１４（ｂ）示す。条件は図１１、図１２の場合と同様にしている。図１１（ａ）、１２（ａ）に示した電流平滑化回路なしの場合と比較して、微分分非直線性ＤＮＬ特性と積分非直線性ＩＮＬ特性ともに、１／５〜１／１０の値に低下していることが確認できる。
【符号の説明】
【００４６】
１０：容量分圧型Ｄ／Ａ変換器
２０：Ｒ−２Ｒ型Ｄ／Ａ変換器
３０：電流平滑化回路
３０Ａ，２０Ｃ，２０Ｅ，３０Ｇ：抵抗駆動型の電流平滑化回路
３０Ｂ，２０Ｄ，２０Ｆ，３０Ｈ：電流駆動型の電流平滑化回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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