(57)【要約】【課題】良好な書き換え特性を有する不揮発性記憶素子の提供。【解決手段】第１の電極２と、第２の電極４と、第１の電極２と第２の電極４との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層３ａと、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層３ｂとを積層してなり、印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層３と、抵抗変化層３に流れる電流の経路に挿入され、抵抗変化層３を高抵抗化するために第１の極性の消去電圧パルスを印加する消去ステップの完了時に抵抗変化層３に流れる第１の電流値を、抵抗変化層３を低抵抗化するために前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加する書き込みステップの完了時に抵抗変化層３に流れる第２の電流値以下に抑制する制御器としての電界効果トランジスタ２０と、を備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層とを含み、前記第１の電極と前記第２の電極との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、
前記第１の電極に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子との間の導通を制御するゲート端子とを有する電界効果トランジスタと、
を備え、
前記抵抗変化層は、前記電界効果トランジスタを介して、前記第１の電極と前記第２の電極との間に第１の極性の消去電圧パルスが印加されることで低抵抗状態から高抵抗状態へ変化し、
前記抵抗変化層は、前記電界効果トランジスタを介して、前記第１の電極と前記第２の電極との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスが印加されることで高抵抗状態から低抵抗状態へ変化し、
前記書き込み電圧パルスの印加時に、前記電界効果トランジスタの前記第２の入出力端子はソース端子であり、
前記電界効果トランジスタは、前記抵抗変化層が前記消去電圧パルスの印加により低抵抗状態から高抵抗状態へ変化完了する時に前記抵抗変化層に流れる第１の電流値を、前記抵抗変化層が前記消去電圧パルスの印加により高抵抗状態から低抵抗状態へ変化完了するときに前記抵抗変化層に流れる第２電流値以下に抑制する、
不揮発性記憶素子。
【請求項２】
前記電界効果トランジスタが、Ｎ型ＦＥＴであり、前記第１の抵抗変化層が前記第２の電極に接し、前記第２の抵抗変化層が前記第１の電極に接する、
請求項１に記載の不揮発性記憶素子。
【請求項３】
前記電界効果トランジスタが、Ｐ型ＦＥＴであり、前記第１の抵抗変化層が前記第１の電極に接し、前記第２の抵抗変化層が前記第２の電極に接する、
請求項１に記載の不揮発性記憶素子。
【請求項４】
前記電界効果トランジスタが、Ｎ型ＦＥＴであり、前記第１の電極の標準電極電位をＥ１とし、前記第２の電極の標準電極電位をＥ２とすると、Ｅ１＞Ｅ２を満足する、
請求項１に記載の不揮発性記憶素子。
【請求項５】
前記電界効果トランジスタが、Ｐ型ＦＥＴであり、前記第１の電極の標準電極電位をＥ１とし、前記第２の電極の標準電極電位をＥ２とすると、Ｅ２＞Ｅ１を満足する、
請求項１に記載の不揮発性記憶素子。
【請求項６】
前記第１の金属酸化物と前記第２の金属酸化物とが同じ金属の酸化物であり、
前記第１の金属酸化物の組成をＭＯｘと表し、前記第２の金属酸化物の組成をＭＯｙと表すとき、ｙ＞ｘを満足する、
請求項１から５の何れか１項に記載の不揮発性記憶素子。
【請求項７】
前記第１の金属酸化物と前記第２の金属酸化物とがタンタル酸化物である、
請求項６に記載の不揮発性記憶素子。
【請求項８】
前記第１の金属酸化物と前記第２の金属酸化物とがハフニウム酸化物である、
請求項６に記載の不揮発性記憶素子。
【請求項９】
前記第１の金属酸化物と前記第２の金属酸化物とがジルコニウム酸化物である、
請求項６に記載の不揮発性記憶素子。
【請求項１０】
前記第１の金属酸化物と前記第２の金属酸化物層とが互いに異なる金属の酸化物であり、
前記第１の金属酸化物を構成する金属の標準電極電位をＥＮとし、前記第２の金属酸化物を構成する金属の標準電極電位をＥＭとすると、ＥＮ＜ＥＭを満足する、
請求項１から５の何れか１項に記載の不揮発性記憶素子。
【請求項１１】
前記第１の金属酸化物がタンタル酸化物であり、前記第２の金属酸化物がアルミニウム酸化物である、
請求項１０に記載の不揮発性記憶素子。
【請求項１２】
前記第１の金属酸化物がタンタル酸化物であり、前記第２の金属酸化物がハフニウム酸化物である、
請求項１０に記載の不揮発性記憶素子。
【請求項１３】
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層とを含み、前記第１の電極と前記第２の電極との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、
前記抵抗変化層に流れる電流の経路に挿入された抵抗部と、
を備え、
前記抵抗変化層は、前記抵抗部を介して、前記第１の電極と前記第２の電極との間に第１の極性の消去電圧パルスが印加されることで低抵抗状態から高抵抗状態へ変化し、
前記抵抗変化層は、前記抵抗部を介して、前記第１の電極と前記第２の電極との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスが印加されることで高抵抗状態から低抵抗状態へ変化し、
前記抵抗部は、前記抵抗変化層が前記消去電圧パルスの印加により低抵抗状態から高抵抗状態へ変化完了する時に前記抵抗変化層に流れる第１の電流値を、前記抵抗変化層が前記書き込み電圧パルスの印加により高抵抗状態から低抵抗状態へ変化完了するときに前記抵抗変化層に流れる第２電流値以下に抑制する、
不揮発性記憶素子。
【請求項１４】
不揮発性記憶素子の駆動方法であって、
前記不揮発性記憶素子は、
第１の電極と、
第２の電極と、
前記第１の電極と前記第２の電極との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層とを含み、前記第１の電極と前記第２の電極との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、
前記抵抗変化層に流れる電流の経路に挿入され、前記第１の電極に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子との間の導通を制御するゲート端子とを有し、前記書き込みステップにおいて、前記電界効果トランジスタの前記第２の入出力端子はソース端子である電界効果トランジスタと、を備え、
前記不揮発性記憶素子の前記駆動方法は、
前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させるために前記第１の電極と前記第２の電極との間に第１の極性の消去電圧パルスを印加する消去ステップと、
前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させるために前記第１の電極と前記第２の電極との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加する書き込みステップと、
前記電界効果トランジスタによって、前記消去ステップの完了時に前記抵抗変化層に流れる第１の電流値を、前記書き込みステップの完了時に前記抵抗変化層に流れる第２の電流値以下に抑制する制御ステップと、
を含む不揮発性記憶素子の駆動方法。
【請求項１５】
前記書き込みステップにおいて前記電界効果トランジスタのゲート端子に電圧Ｖｗを与え、
前記消去ステップにおいて前記ゲート端子に前記電圧Ｖｗよりも絶対値の大きい電圧Ｖｅを与える、
請求項１４に記載の不揮発性記憶素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型の不揮発性記憶素子に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って、携帯情報機器や情報家電等の電子機器がより一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化及び高速化が急速に進んでいる。その中でも、フラッシュメモリに代表されるような大容量の不揮発性記憶装置の用途が急速に拡大している。さらに、このフラッシュメモリに置き換わる次世代の不揮発性記憶装置として、電気的信号によって抵抗値が可逆的に変化する性質を有する抵抗変化型の不揮発性記憶素子を備えた不揮発性記憶装置の研究開発が進んでいる。
【０００３】
図２０は、このような不揮発性記憶素子の従来例（例えば、特許文献１及び非特許文献１を参照。）の構成を示す断面図である。この不揮発性記憶素子１０３０は、図２０に示すように、半導体基板１０２４の主面にトランジスタ１０２０と不揮発性記憶部１０１０が形成されている。
【０００４】
トランジスタ１０２０は不揮発性記憶部１０１０のビット線への導通を制御する回路を構成するもので、第１の拡散層１０２５ａ、第２の拡散層１０２５ｂ、ゲート絶縁膜１０２６及びゲート電極１０２７で構成されている。不揮発性記憶部１０１０は、第１の拡散層１０２５ａに接続された第１の電極１００２と、電圧パルス又は電流パルスによって抵抗が可逆的に変化する抵抗変化層１００３と、第２の電極１００４とを備えている。さらに、半導体基板１０２４上に形成されたトランジスタ１０２０及び不揮発性記憶部１０１０は層間絶縁層１０２８により覆われ、第２の電極１００４は電極配線１０２９に接続されている。
【０００５】
特許文献１では、抵抗変化層１００３を構成する物質として、ニッケル酸化物（ＮｉＯ）、バナジウム酸化物（Ｖ２Ｏ５）、亜鉛酸化物（ＺｎＯ）、ニオブ酸化物（Ｎｂ２Ｏ５）、チタン酸化物（ＴｉＯ２）、タングステン酸化物（ＷＯ３）、又はコバルト酸化物（ＣｏＯ）等が用いられている。このような遷移金属酸化物は閾値以上の電圧又は電流が印加されたときに特定の抵抗値を示し、その抵抗値は新たに電圧又は電流が印加されるまでは、その抵抗値を維持しつづけることが知られている。また、非特許文献１では、抵抗変化層１００３を構成する物質として、ＰＣＭＯ（Ｐｒ１−ｘＣａｘＭｎＯ３）が用いられている。ペロブスカイト型金属酸化物も、上記のような抵抗変化特性を示すことが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３６３６０４号公報
【非特許文献】
【０００７】
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ  ｅｔ  ａｌ．，  “Ｎｏｖｅｌｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＲＡＭ（登録商標））”，  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  ｐｐ．１９３−１９６，  Ｄｅｃｅｍｂｅｒ  ２００２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、抵抗変化型の不揮発性記憶素子の場合、書き換え特性が問題になることがある。すなわち、所定回数書き込みを繰り返した場合に抵抗変化層の抵抗値の変化が不安定になるため、書き込みエラーが生じ易くなるという問題である。そのため、当該不揮発性記憶素子を多数回（例えば１万回もしくは１０万回）書き換えた後でも安定した書き換え特性を示すことが、信頼性の観点から望ましい。
【０００９】
本発明はかかる事情に鑑みてなされたものであり、その主たる目的は、書き換え特性の向上を図ることができる不揮発性記憶素子を提供することにある。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明の不揮発性記憶素子は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層とを積層してなり、前記第１の電極と前記第２の電極との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、前記抵抗変化層に流れる電流の経路に挿入され、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させるために前記第１の電極と前記第２の電極との間に第１の極性の消去電圧パルスを印加する消去ステップの完了時に前記抵抗変化層に流れる第１の電流値を、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させるために前記第１の電極と前記第２の電極との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加する書き込みステップの完了時に抵抗変化層に流れる第２の電流値以下に抑制する制御器と、を備える。
【発明の効果】
【００１１】
本発明に係る不揮発性記憶装置によれば、良好な書き換え特性を有する記憶装置を実現できる。また、この不揮発性記憶装置によれば、多数回の書き換え動作を行った後においても良好な書き換え特性が維持されるので、安定した記憶動作が実現できる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の実施の形態１に係る不揮発性記憶素子が具備する抵抗変化素子の構成を示す断面図である。
【図２Ａ】図２Ａは、第２の抵抗変化層をＴａ２Ｏ５で構成した抵抗変化素子の抵抗変化特性を示す図である。
【図２Ｂ】図２Ｂは、第２の抵抗変化層をＨｆＯ２で構成した抵抗変化素子の抵抗変化特性を示す図である。
【図２Ｃ】図２Ｃは、第２の抵抗変化層をＡｌ２Ｏ３で構成した抵抗変化素子の抵抗変化特性を示す図である。
【図３】図３は、本発明の実施の形態１に係る不揮発性記憶素子が具備する抵抗変化素子の電流−電圧特性を示す図である。
【図４Ａ】図４Ａは、本発明の実施の形態１に係る不揮発性記憶素子の等価回路図である。
【図４Ｂ】図４Ｂは、不揮発性記憶素子が具備する抵抗変化素子の回路図である。
【図４Ｃ】図４Ｃは、不揮発性記憶素子が具備する電界効果トランジスタの回路図である。
【図５】図５は、本発明の実施の形態１に係る不揮発性記憶素子の構成を示す断面図である。
【図６】図６は、書き込みステップにおけるＮ型ＭＩＳＦＥＴの負荷曲線と、抵抗変化素子の電流−電圧特性を模式的に示す図である。
【図７】図７は、不揮発性記憶素子における読み出し電流ばらつきの標準偏差値を、実施例と参考例とで比較する図である。
【図８】図８は、消去ステップにおけるＮ型ＭＩＳＦＥＴの負荷曲線と、抵抗変化素子の電流−電圧特性を模式的に示す図である。
【図９】図９は、消去ステップにおいて不揮発性記憶素子に与える電圧と、抵抗変化素子の抵抗値との関係を示す図である。
【図１０】図１０は、高抵抗状態である抵抗変化素子に与える電圧と、抵抗変化素子に流れる電流値との関係を示す図である。
【図１１】図１１は、消去ステップ完了時に抵抗変化素子に流れる電流値と、低抵抗状態における読み出し電流ばらつきの標準偏差値との関係を示す図である。
【図１２】図１２は、制御器としてのＮ型ＭＩＳＦＥＴの拡散層の幅を１．０μｍ又は１．５μｍとしたときの、消去ステップにおけるＮ型ＭＩＳＦＥＴの負荷曲線を示す図である。
【図１３】図１３は、制御器としてのＮ型ＭＩＳＦＥＴのゲート端子に与える電圧を３．０Ｖ又は３．３Ｖとしたときの、消去ステップにおけるＮ型ＭＩＳＦＥＴの負荷曲線を示す図である。
【図１４Ａ】図１４Ａは、消去ステップ及び書き込みステップにおけるＮ型ＭＩＳＦＥＴの負荷曲線と、抵抗変化素子の電流−電圧特性を模式的に示す図である。
【図１４Ｂ】図１４Ｂは、消去ステップ及び書き込みステップにおけるＮ型ＭＩＳＦＥＴの負荷曲線と、抵抗変化素子の電流−電圧特性を模式的に示す図である。
【図１５】図１５は、制御器として１０００Ω又は５０００Ωの固定抵抗を用いたときの、消去ステップにおける負荷曲線を示す図である。
【図１６】図１６は、本発明の実施の形態１に係る不揮発性記憶素子が具備する抵抗変化素子の構成の変形例を示す図である。
【図１７】図１７は、本発明の実施の形態１に係る不揮発性記憶素子の構成の変形例を示す断面図である。
【図１８】図１８は、本発明の実施の形態２の不揮発性記憶装置の構成の一例を示すブロック図である。
【図１９】図１９は、本発明の実施の形態２の不揮発性記憶装置の構成の変形例を示すブロック図である。
【図２０】図２０は、従来の不揮発性記憶素子の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の一態様に係る不揮発性記憶素子は、第１の電極と、第２の電極と、第１の電極と第２の電極との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層とを積層してなり、前記第１の電極と前記第２の電極との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、前記第１の電極に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子との間の導通を制御するゲート端子とを有する電界効果トランジスタと、を備え、前記抵抗変化層は、前記電界効果トランジスタを介して、前記第１の電極と前記第２の電極との間に第１の極性の消去電圧パルスを印加されることで低抵抗状態から高抵抗状態へ変化し、前記抵抗変化層は、前記電界効果トランジスタを介して、前記第１の電極と前記第２の電極との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加されることで高抵抗状態から低抵抗状態へ変化し、前記書き込み電圧パルスの印加時に、前記電界効果トランジスタの前記第２の入出力端子はソース端子であり、前記電界効果トランジスタは、前記抵抗変化層が前記消去電圧パルスの印加により低抵抗状態から高抵抗状態へ変化完了する時に前記抵抗変化層に流れる第１の電流値を、前記抵抗変化層が前記消去電圧パルスの印加により高抵抗状態から低抵抗状態へ変化完了するときに前記抵抗変化層に流れる第２電流値以下に抑制する。
【００１４】
この様態によれば、前記電界効果トランジスタの飽和特性に基づいて、前記書き込みステップにおいて前記不揮発性記憶素子に流れる電流値を制御できるため、書き換え特性に優れた不揮発性記憶素子を得ることができる。また、前記電界効果トランジスタのソースフォロワ特性に基づいて、前記消去ステップの完了時に前記不揮発性記憶素子に流れる前記第１の電流値を、前記書き込みステップの完了時に前記不揮発性記憶素子に流れる前記第２の電流値以下に抑制できる。
【００１５】
その結果、前記不揮発性記憶素子の良好な書き換え特性が、多数回の書き換え動作を行った後においても維持されるので、優れた書き換え特性を有する不揮発性記憶素子を得ることができる。上述のように構成された不揮発性記憶素子は、例えば、１０万回以上書き換えた後でも、安定した書き換え特性を維持することができる。
【００１６】
また、不揮発性記憶素子の選択と非選択とを切り替えるためのスイッチとしての電界効果トランジスタを用いて前記第１の電流値を制御することができるため、単純な構造の不揮発性記憶素子が実現でき、不揮発性記憶素子の高密度の集積化に適する。
【００１７】
また、前記電界効果トランジスタが、Ｎ型ＭＩＳＦＥＴであり、前記第２の抵抗変化層が、前記第１の電極に接してもよい。
【００１８】
この様態によれば、優れた書き換え特性を有する不揮発性記憶素子を得ることができ、かつＮ型ＭＩＳＦＥＴを用いることで、不揮発性記憶素子をより高密度に集積することが可能になる。
【００１９】
また、前記電界効果トランジスタが、Ｐ型ＭＩＳＦＥＴであり、前記第２の抵抗変化層が、前記第２の電極に接してもよい。
【００２０】
この様態によれば、抵抗変化素子の加工が容易な不揮発性記憶素子を得ることができる。
【００２１】
また、前記電界効果トランジスタが、Ｎ型ＭＩＳＦＥＴであり、第１の電極の標準電極電位をＥ１とし、第２の電極の標準電極電位をＥ２とすると、Ｅ１＞Ｅ２を満足してもよい。
【００２２】
この様態によれば、優れた書き換え特性を有する不揮発性記憶素子を得ることができ、かつＮ型ＭＩＳＦＥＴを用いることで、不揮発性記憶素子をより高密度に集積することが可能になる。
【００２３】
また、前記電界効果トランジスタが、Ｐ型ＭＩＳＦＥＴであり、第１の電極の標準電極電位をＥ１とし、第２の電極の標準電極電位をＥ２とすると、Ｅ２＞Ｅ１を満足してもよい。
【００２４】
この様態によれば、抵抗変化素子の加工が容易な不揮発性記憶素子を得ることができる。
【００２５】
また、前記第１の金属酸化物と前記第２の金属酸化物とが同じ金属の酸化物であり、前記第１の金属酸化物の組成をＭＯｘと表し、前記第２の金属酸化物の組成をＭＯｙと表すとき、ｙ＞ｘを満足してもよい。
【００２６】
この様態によれば、前記不揮発性記憶素子の安定した抵抗変化動作を実現できる。
【００２７】
また、前記第１の金属酸化物と前記第２の金属酸化物とがタンタル酸化物であってもよい。
【００２８】
この様態によれば、前記不揮発性記憶素子の安定した抵抗変化動作を実現できる。
【００２９】
また、前記第１の金属酸化物と前記第２の金属酸化物とがハフニウム酸化物であってもよい。
【００３０】
この様態によれば、前記不揮発性記憶素子の安定した抵抗変化動作を実現できる。
【００３１】
また、前記第１の金属酸化物と前記第２の金属酸化物とがジルコニウム酸化物であってもよい。
【００３２】
この様態によれば、前記不揮発性記憶素子の安定した抵抗変化動作を実現できる。
【００３３】
また、前記第１の金属酸化物と、前記第２の金属酸化物層とが互いに異なる金属の酸化物であり、前記第１の金属酸化物を構成する金属の標準電極電位をＥＮとし、前記第２の金属酸化物を構成する金属の標準電極電位をＥＭとすると、ＥＮ＜ＥＭを満足してもよい。
【００３４】
この様態によれば、前記第１の金属酸化物と前記第２の金属酸化物とが同じ金属の酸化物である場合に比べ、前記不揮発性記憶素子のより安定した抵抗変化動作を実現できる。
【００３５】
また、前記第１の金属酸化物がタンタル酸化物であり、前記第２の金属酸化物がアルミニウム酸化物であってもよい。
【００３６】
この様態によれば、前記不揮発性記憶素子の安定した抵抗変化動作を実現できる。
【００３７】
また、前記第１の金属酸化物がタンタル酸化物であり、前記第２の金属酸化物がハフニウム酸化物であってもよい。
【００３８】
この様態によれば、前記不揮発性記憶素子の安定した抵抗変化動作を実現できる。
【００３９】
また、本発明の一態様に係る不揮発性記憶素子は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層とを積層してなり、前記第１の電極と前記第２の電極との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、前記抵抗変化層に流れる電流の経路に挿入された抵抗部と、を備え、前記抵抗変化層は、前記抵抗部を介して、前記第１の電極と前記第２の電極との間に第１の極性の消去電圧パルスを印加されることで低抵抗状態から高抵抗状態へ変化し、前記抵抗変化層は、前記抵抗部を介して、前記第１の電極と前記第２の電極との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加されることで高抵抗状態から低抵抗状態へ変化し、前記抵抗部は、前記抵抗変化層が前記消去電圧パルスの印加により低抵抗状態から高抵抗状態へ変化完了する時に前記抵抗変化層に流れる第１の電流値を、前記抵抗変化層が前記書き込み電圧パルスの印加により高抵抗状態から低抵抗状態へ変化完了するときに前記抵抗変化層に流れる第２電流値以下に抑制してもよい。
【００４０】
この様態によれば、消去ステップにおいて、前記不揮発性記憶素子により高い電圧を与え、かつ消去ステップ完了時に前記不揮発性記憶素子に流れる電流値を制限できる。したがって、前記不揮発性記憶素子のより安定した抵抗変化動作を実現できる。
【００４１】
本発明の一態様に係る不揮発性記憶素子の駆動方法は、第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に設けられ、第１の金属酸化物で構成される第１の抵抗変化層と、酸素不足度が前記第１の金属酸化物より小さい第２の金属酸化物で構成される第２の抵抗変化層とを積層してなり、前記第１の電極と前記第２の電極との間に印加される電圧パルスに応じて可逆的に抵抗値が変化する抵抗変化層と、前記抵抗変化層に流れる電流の経路に挿入され、前記第１の電極に接続された第１の入出力端子と、第２の入出力端子と、前記第１の入出力端子と前記第２の入出力端子との間の導通を制御するゲート端子とを有し、前記書き込みステップにおいて、前記電界効果トランジスタの前記第２の入出力端子はソース端子である電界効果トランジスタと、を備える不揮発性記憶素子の駆動方法であり、前記駆動方法は、前記抵抗変化層を低抵抗状態から高抵抗状態へ変化させるために前記第１の電極と前記第２の電極との間に第１の極性の消去電圧パルスを印加する消去ステップと、前記抵抗変化層を高抵抗状態から低抵抗状態へ変化させるために前記第１の電極と前記第２の電極との間に前記第１の極性とは異なる第２の極性の書き込み電圧パルスを印加する書き込みステップと、前記電界効果トランジスタによって、前記消去ステップの完了時に前記抵抗変化層に流れる第１の電流値を、前記書き込みステップの完了時に前記抵抗変化層に流れる第２の電流値以下に抑制する制御ステップと、を含む。
【００４２】
この態様によれば、前記電界効果トランジスタの基板バイアス効果に基づいて、前記消去ステップの完了時に前記不揮発性記憶素子に流れる前記第１の電流値を、前記書き込みステップの完了時に前記不揮発性記憶素子に流れる前記第２の電流値以下に抑制できる。その結果、前記不揮発性記憶素子において多数回の書き換え動作を行った後においても良好な書き換え特性を維持できるので、前記不揮発性記憶素子による安定した記憶動作が実現できる。
【００４３】
また、前記書き込みステップにおいて前記電界効果トランジスタのゲート端子に電圧Ｖｗを与え、前記消去ステップにおいて前記ゲート端子に前記電圧Ｖｗよりも絶対値の大きい電圧Ｖｅを与えてもよい。
【００４４】
この様態によれば、より確実に前記不揮発性記憶素子を高抵抗化することができるため、書き換え特性に優れた不揮発性記憶素子を提供できる。
【００４５】
（実施の形態１）
［抵抗変化素子の構成］
まず、実施の形態１に係る不揮発性記憶装置が具備する抵抗変化素子の構成について説明する。
【００４６】
図１は、本実施の形態に係る不揮発性記憶素子が具備する抵抗変化素子１０の構成を示す断面図である。図１に示すように、本実施の形態に係る抵抗変化素子１０は、基板１と、基板１の上に形成された第１の電極２と、第１の電極２の上に形成された抵抗変化層３と、抵抗変化層３の上に形成された第２の電極４とを備えている。第１の電極２及び第２の電極４は、抵抗変化層３と電気的に接続されている。
【００４７】
基板１は、例えばシリコン基板により構成される。また、第１の電極２及び第２の電極４は、例えば、Ａｕ（金）、Ｐｔ（白金）、Ｉｒ（イリジウム）、Ｃｕ（銅）、ＴｉＮ（窒化チタン）及びＴａＮ（窒化タンタル）のうちの１つまたは複数の材料を用いて構成される。
【００４８】
抵抗変化層３は、第１の電極２と第２の電極４との間に介在され、第１の電極２と第２の電極４との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第１の電極２と第２の電極４との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層３は、第１の電極２に接続する第２の抵抗変化層３ｂと、第２の電極４に接続する第１の抵抗変化層３ａの少なくとも２層を積層して構成される。
【００４９】
第１の抵抗変化層３ａは、酸素不足型の第１の金属酸化物で構成され、第２の抵抗変化層３ｂは、前記第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子１０の第２の抵抗変化層３ｂ中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。
【００５０】
酸素不足度とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。
【００５１】
例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ２Ｏ５であるので、ＴａＯ２．５と表現できる。ＴａＯ２．５の酸素不足度は０％であり、ＴａＯ１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。
【００５２】
酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。
【００５３】
酸素含有率とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ２Ｏ５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物を構成する金属と、第２の金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、前記第２の金属酸化物の酸素含有率が前記第１の金属酸化物の酸素含有率よりも大きいとき、前記第２の金属酸化物の酸素不足度は前記第１の金属酸化物の酸素不足度より小さい。
【００５４】
抵抗変化層３を、タンタルを用いて構成する場合、第１の抵抗変化層３ａを構成する第１の金属酸化物の組成をＴａＯｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の抵抗変化層３ｂを構成する第２の金属酸化物の組成をＴａＯｙとした場合にｙが２．１以上である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることができる。この場合、第２の抵抗変化層３ｂの膜厚は、１ｎｍ以上８ｎｍ以下としてもよい。
【００５５】
抵抗変化層３を構成する金属は、タンタル以外の金属を用いてもよい。抵抗変化層３を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。
【００５６】
例えば、ハフニウム酸化物を用いる場合、第１の抵抗変化層３ａを構成する第１の金属酸化物の組成をＨｆＯｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の抵抗変化層３ｂを構成する第２の金属酸化物の組成をＨｆＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることができる。この場合、第２の抵抗変化層３ｂの膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。
【００５７】
また、ジルコニウム酸化物を用いる場合、第１の抵抗変化層３ａを構成する第１の金属酸化物の組成をＺｒＯｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の抵抗変化層３ｂを構成する第２の金属酸化物の組成をＺｒＯｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層３の抵抗値を安定して高速に変化させることができる。この場合、第２の抵抗変化層３ｂの膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。
【００５８】
前記第１の金属酸化物を構成する第１の金属と、前記第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、前記第２の金属酸化物は、前記第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１の電極２と第２の電極４との間に印加された電圧は、より抵抗が高い前記第２の金属酸化物で構成された第２の抵抗変化層３ｂにより多く分配され、第２の抵抗変化層３ｂ中で発生する酸化還元反応をより起こしやすくすることができる。
【００５９】
また、前記第１の金属酸化物を構成する第１の金属と、前記第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、前記第２の金属の標準電極電位は、前記第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い前記第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の抵抗変化層３ｂ中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、第２の抵抗変化層３ｂの抵抗値（酸素不足度）が変化することと考えられる。
【００６０】
例えば、前記第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、前記第２の金属酸化物にチタン酸化物（ＴｉＯ２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、前記第２の金属酸化物に前記第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の抵抗変化層３ｂ中でより酸化還元反応が発生しやすくなる。
【００６１】
その他の組み合わせとして、高抵抗層となる第２の抵抗変化層３ｂにアルミニウム酸化物（Ａｌ２Ｏ３）を用いることができる。例えば、前記第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯｘ）を用い、前記第２の金属酸化物にアルミニウム酸化物（Ａｌ２Ｏ３）を用いてもよい。
【００６２】
積層構造の抵抗変化層３における抵抗変化現象は、高抵抗化及び低抵抗化のいずれも、抵抗が高い第２の抵抗変化層３ｂ中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、第２の抵抗変化層３ｂの抵抗値が変化することと考えられる。
【００６３】
つまり、第２の抵抗変化層３ｂに接続する第１の電極２に、第２の電極４を基準にして正の電圧を印加したとき、抵抗変化層３中の酸素イオンが第２の抵抗変化層３ｂ側に引き寄せられる。これによって、第２の抵抗変化層３ｂ中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。
【００６４】
逆に、第２の抵抗変化層３ｂに接続する第１の電極２に、第２の電極４を基準にして負の電圧を印加したとき、第２の抵抗変化層３ｂ中の酸素イオンが第１の抵抗変化層３ａ側に押しやられる。これによって、第２の抵抗変化層３ｂ中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。
【００６５】
酸素不足度がより小さい前記第２の金属酸化物で構成される第２の抵抗変化層３ｂに接続されている第１の電極２は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、前記第２の金属酸化物を構成する金属及び第２の電極４を構成する材料と比べて標準電極電位がより高い材料で構成する。
【００６６】
また、酸素不足度がより大きい前記第１の金属酸化物で構成される第１の抵抗変化層３ａに接続されている第２の電極４は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、前記第１の金属酸化物を構成する金属と比べて標準電極電位がより低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。
【００６７】
すなわち、第２の電極４を構成する材料の標準電極電位Ｅ２、第２の抵抗変化層３ｂとなる第２の金属酸化物を構成する金属の標準電極電位ＥＭ、第１の金属酸化物を構成する金属の標準電極電位ＥＮ、第１の電極を構成する材料の標準電極電位Ｅ１との間には、ＥＭ＜Ｅ１、かつＥ２＜Ｅ１なる関係を満足してもよい。さらには、Ｅ１＞ＥＭで、ＥＮ≧Ｅ２の関係を満足してもよい。
【００６８】
上記の構成とすることにより、第１の電極２と第２の抵抗変化層３ｂとの界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。
【００６９】
図２Ａ、図２Ｂ、図２Ｃは、第１の抵抗変化層３ａをＴａＯ１．６で表される組成を有するタンタル酸化物で構成し、第２の抵抗変化層３ｂをそれぞれＴａ２Ｏ５、ＨｆＯ２、Ａｌ２Ｏ３で構成した抵抗変化素子１０の、同一条件で動作させたときの抵抗変化特性を示す。Ｔａよりも標準電極電位の低いＡｌ、Ｈｆの酸化物を第２の抵抗変化層３ｂに用いた場合には、高抵抗状態の抵抗値が高く、より安定に抵抗変化現象が起きていることが確認できる。
【００７０】
［抵抗変化素子の製造方法］
次に、抵抗変化素子１０の製造方法の一例について説明する。
【００７１】
まず、基板１上に、スパッタリング法により、第１の電極２を構成する材料（例えば、イリジウム（Ｉｒ））の膜を形成する。
【００７２】
その後、前記材料の膜上に、第２の抵抗変化層３ｂを構成する第２の金属酸化物の膜を形成する。前記第２の金属酸化物の膜は、例えば、タンタル酸化物ターゲットをアルゴンガス中、又はアルゴンガス及び酸素ガス中でスパッタリングすることによって形成してもよく、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）法を用いて形成してもよい。
【００７３】
次に、前記第２の金属酸化物の膜上に第１の抵抗変化層３ａを構成する第１の金属酸化物の膜を形成する。前記第１の金属酸化物の膜は、例えばＴａターゲットをアルゴンガス及び酸素ガス中でスパッタリングする、いわゆる反応性スパッタリング法によって形成してもよい。ここで、前記第１の金属酸化物の酸素不足度は、スパッタリングに用いるアルゴンガスに対する酸素ガスの流量比を変えることにより調整してもよい。なお、基板は特に加熱することなく室温にて膜形成できる。
【００７４】
次に、前記第１の金属酸化物の膜上に、スパッタリング法により、第２の電極４を構成する材料（例えば窒化タンタル（ＴａＮ））の膜を形成する。
【００７５】
前記第１の電極材料膜、前記第２の金属酸化物膜、前記第１の金属酸化物膜、及び前記第２の電極材料膜をパターニングすることにより、それぞれ所望の大きさ及び形状の第１の電極２、第２の抵抗変化層３ｂ、第１の抵抗変化層３ａ、第２の電極４を形成する。
【００７６】
以上の工程により、抵抗変化素子１０が得られる。
【００７７】
後述の不揮発性記憶装置の実施例では、以下の抵抗変化素子１０を用いる。
【００７８】
実施例の抵抗変化素子１０において、第２の電極４及び抵抗変化層３の大きさは０．５μｍ×０．５μｍ（面積０．２５μｍ２）であり、第１の電極２と抵抗変化層３とが接する部分の大きさも０．５μｍ×０．５μｍ（面積０．２５μｍ２）である。第２の電極４及び第１の電極２の厚みは、いずれも５０ｎｍである。
【００７９】
第１の抵抗変化層３ａに用いる第１の金属酸化物の組成はＴａＯｘ（ｘ＝１．５７）であり、第２の抵抗変化層３ｂに用いる第２の金属酸化物の組成はＴａＯｙ（ｙ＝２．４７）である。抵抗変化層３の厚みは５０ｎｍ、第１の抵抗変化層３ａの厚みは４４ｎｍ、第２の抵抗変化層３ｂの厚みは６ｎｍである。
【００８０】
［抵抗変化素子の特性］
次に、上述したように構成された本実施の形態に係る抵抗変化素子１０の特性について説明する。
【００８１】
図３は、本実施の形態に係る不揮発性記憶素子３０が具備する抵抗変化素子１０の電流−電圧特性を示す図である。横軸は、第２の電極４を基準とした第１の電極２の電圧値を示しており、縦軸は第１の電極２から第２の電極４に流れる電流値を示している。
【００８２】
図３を参照すると、第２の電極４を基準にして第１の電極２に負電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が低抵抗化するために、電流の絶対値が大きくなることが確認できる。
【００８３】
反対に、第２の電極４を基準にして第１の電極２に正電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が高抵抗化するために電流の絶対値が小さくなることが確認できる。
【００８４】
このような抵抗変化現象は、前述したメカニズムによって発現すると推定される。
【００８５】
［不揮発性記憶素子の構成］
図４Ａは、本実施の形態に係る１つのトランジスタと１つの抵抗変化素子とで構成される、いわゆる１Ｔ１Ｒ型の不揮発性記憶素子３０の構成を示す回路図である。不揮発性記憶素子３０は、抵抗変化素子１０と電界効果トランジスタ２０を備える。なお、ＷＬがワード線を示し、ＳＬがソース線を示し、ＢＬがビット線を示している。電界効果トランジスタ２０は、不揮発性記憶素子３０の選択と非選択とを切り替えるスイッチであるとともに、不揮発性記憶素子３０に流れる電流値を制御するための制御器の一例である。
【００８６】
図４Ｂは、不揮発性記憶素子３０を構成する抵抗変化素子１０の構成を示す回路図である。図４Ｃは、不揮発性記憶素子３０を構成する電界効果トランジスタ２０の構成を示す回路図である。言い換えると、図４Ｂに示した抵抗変化素子１０と、図４Ｃに示した電界効果トランジスタ２０とを接続すると、図４Ａに示した不揮発性記憶素子３０が得られる。
【００８７】
図４Ｂに示すように、抵抗変化素子１０は、第２の電極４及び第１の電極２にそれぞれ接続された２つの端子を有する２端子構造の素子である。抵抗変化素子１０の一方の端子は、電界効果トランジスタ２０の１つの端子と接続されている。本明細書においては、抵抗変化素子１０の具備する２つの端子のうち、電界効果トランジスタ２０に接続されている一方の端子を第２の端子１２と呼び、電界効果トランジスタ２０に接続されていない他方の端子を第１の端子１１と呼ぶ。
【００８８】
図４Ｃに示すように、電界効果トランジスタ２０は、少なくともソース端子、ドレイン端子、ゲート端子の３つの端子を有する素子である。本明細書においては、これらの３つの端子のうち、抵抗変化素子１０に接続されている端子を第１の入出力端子２１と呼び、トランジスタ動作によって第１の入出力端子２１と導通可能な他方の端子を第２の入出力端子２２と呼ぶ。また、トランジスタ動作において、第１の入出力端子２１と第２の入出力端子２２間の導通を制御する端子をゲート端子２３と呼ぶ。
【００８９】
電界効果トランジスタ２０は、オン状態において、第１の入出力端子２１及び第２の入出力端子２２のうち、一方がソース端子として働き、他方はドレイン端子として働く。ただし、後で詳しく説明するように、どちらがソース端子（あるいはドレイン端子）であるかは、電流の流れる向き、及びキャリアの極性によって決まる。
【００９０】
電界効果トランジスタ２０は、例えば、ＭＩＳＦＥＴ（金属−絶縁体−半導体  電界効果トランジスタ：Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、あるいはＭＩＳＦＥＴの一種であるＭＯＳＦＥＴ（金属−酸化物−半導体  電界効果トランジスタ：Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）である。
【００９１】
以下、簡便のため、電界効果トランジスタ２０を、単にトランジスタ２０と呼ぶことがある。また、電界効果トランジスタ２０を、本実施の形態における具体例に従ってＭＩＳＦＥＴ２０、Ｎ型ＭＩＳＦＥＴ２０、Ｐ型ＭＩＳＦＥＴ２０と呼ぶこともある。
【００９２】
図４Ｂ及び図４Ｃでは、抵抗変化素子１０及び電界効果トランジスタ２０について、それぞれ別個独立に説明したが、これは簡便に説明するための回路図上の表現である。したがって、例えば、抵抗変化素子１０及び電界効果トランジスタ２０がデバイスとして一体となっていてもよい。
【００９３】
例えば、電界効果トランジスタ２０の第１の入出力端子２１が、抵抗変化素子１０の第１の電極２を兼ねていてもよい。また、抵抗変化素子１０の第２の端子１２と、電界効果トランジスタ２０の第１の入出力端子２１とは、電気的に接続されていればよい。例えば、抵抗変化素子１０及び電界効果トランジスタ２０間にその他の導電性を有する部材が介在していてもよい。
【００９４】
図５は、本実施の形態に係る不揮発性記憶素子３０の構成の一例を示す断面図である。不揮発性記憶素子３０は、抵抗変化素子１０と電界効果トランジスタ２０とを備える。なお、図５では、一例として、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴである場合について示している。
【００９５】
また、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴであるとき、多数キャリアは電子である。他方、電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴであるとき、多数キャリアは正孔である。
【００９６】
一般的に、電子の移動度は正孔の移動度よりも大きいため、同じゲート絶縁膜２６の構造（材料および膜厚）で、同じサイズのＭＩＳＦＥＴ２０を作成した場合、Ｎ型ＭＩＳＦＥＴの方がＰ型ＭＩＳＦＥＴより電流駆動能力が大きい。そのため、同じ電流駆動能力を有するＭＩＳＦＥＴ２０を作製する場合、Ｎ型ＭＩＳＦＥＴの方が素子サイズを小さくでき、不揮発性記憶素子３０を高密度に集積するためには適する。
【００９７】
抵抗変化素子１０は、図１に示した抵抗変化素子１０と同様に、第１の電極２と、抵抗変化層３と、第２の電極４とを備え、抵抗変化層３は、第１の抵抗変化層３ａと第２の抵抗変化層３ｂとを有している。したがって、第１の電極２を基準にして第２の電極４に負電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が高抵抗化する。反対に、第１の電極２を基準にして第２の電極４に正電圧を与える極性の電圧パルスを抵抗変化層３に印加したときに、抵抗変化層３が低抵抗化する。
【００９８】
Ｎ型ＭＩＳＦＥＴ２０は、半導体基板２４と、半導体基板２４上に配置された第１の拡散層２５ａ及び第２の拡散層２５ｂと、半導体基板２４上に第１の拡散層２５ａ及び第２の拡散層２５ｂを跨ぐように配置されたゲート絶縁膜２６と、ゲート絶縁膜２６上に配置されたゲート電極２７とを備える。なお、ゲート絶縁膜２６が酸化膜である場合、Ｎ型ＭＩＳＦＥＴ２０は、Ｎ型ＭＯＳＦＥＴとも呼ばれる。
【００９９】
ＭＩＳＦＥＴ２０は、種々の公知の方法によって形成できる。Ｎ型ＭＩＳＦＥＴ２０上には、層間絶縁層２８が形成されており、層間絶縁層２８内を貫通して、抵抗変化素子１０の第１の電極２とＭＩＳＦＥＴ２０の第１の拡散層２５ａとを接続する導電ビア２９が形成されている。
【０１００】
Ｎ型ＭＩＳＦＥＴ２０において、半導体基板２４と、第１の拡散層２５ａ及び第２の拡散層２５ｂとは反対導電型である。半導体基板２４がＰ型である場合、第１の拡散層２５ａ及び第２の拡散層２５ｂはＮ型である。この場合、ＭＩＳＦＥＴ２０はＮ型ＭＩＳＦＥＴである。反対に、半導体基板２４がＮ型である場合、第１の拡散層２５ａ及び第２の拡散層２５ｂがＰ型である。この場合、ＭＩＳＦＥＴ２０はＰ型ＭＩＳＦＥＴである。
【０１０１】
図４Ａ及び図５には、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合の接続関係が示されている。なお、後述するように、ＭＩＳＦＥＴ２０がＰ型ＭＩＳＦＥＴ２０である場合には、抵抗変化層３の上下配置が、ＭＩＳＦＥＴ２０がＮ型ＭＩＳＦＥＴ２０である場合の抵抗変化層３の上下配置と反対向きになるように接続される。
【０１０２】
図５で示した不揮発性記憶素子３０の断面構造は一例であり、本実施の形態に係る不揮発性記憶素子３０における、抵抗変化素子１０の構造、及び電界効果トランジスタ２０の構造、並びに抵抗変化素子１０と電界効果トランジスタの接続部の構造は、図５の例示に限定されない。以下では、説明の簡便のため、特に断らない限り、図４Ａ及び図５に示す電界効果トランジスタ２０はＮ型ＭＩＳＦＥＴ２０であるものとして説明する。
【０１０３】
また、図５に示した不揮発性記憶素子３０では、第１の電極２の標準電極電位をＥ１とし、第２の電極４の標準電極電位をＥ２とすると、Ｅ１＞Ｅ２を満たすことが望ましい。このよう標準電極電位の要件を満たすことで、第１の電極２と第２の抵抗変化層３ｂとの界面近傍で安定に抵抗変化現象が発現する。
【０１０４】
［不揮発性記憶素子の駆動方法］
次に、上述したように構成された不揮発性記憶素子３０の駆動方法について説明する。なお、以下では、抵抗変化素子１０の抵抗値が、所定の高い値（例えば、５０００００Ω）にある場合を高抵抗状態といい、所定の低い値（例えば、１００００Ω）にある場合を低抵抗状態という。また、本明細書中では、抵抗変化素子１０（または抵抗変化層３）が高抵抗状態から低抵抗状態へ変化することを低抵抗化と呼び、低抵抗状態から高抵抗状態へ変化することを高抵抗化と呼ぶことがある。
【０１０５】
本実施の形態では、不揮発性記憶素子３０に対して、電源等を用いて電圧を印加することにより、抵抗変化層３の抵抗状態を以下のように変化させることができる。
【０１０６】
まず、第１の極性で電圧値がＶＬＲ、パルス幅がＰＷＬＲの電圧パルスを、抵抗変化素子１０の第１の端子１１とトランジスタ２０の第２の入出力端子２２間に印加することにより、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させる。以下では、これを書き込みステップと呼ぶ。本明細書中において、第１の極性とは、抵抗変化層３を高抵抗状態から低抵抗状態へ変化させるのに要する電圧パルスの極性を意味する。
【０１０７】
例えば、図４（ａ）及び図５に示した接続関係にある場合、抵抗変化素子１０内の第２の電極４の電位が、Ｎ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位に対して相対的に高くなるような電圧の極性が、第１の極性である。このとき、抵抗変化素子１０に印加される電圧は、第２の電極４を基準にして第１の電極２に負電圧を与える極性の電圧であるため、抵抗変化層３は高抵抗状態から低抵抗状態へ変化する。
【０１０８】
次に、第１の極性とは異なる第２の極性で電圧値がＶＨＲ、パルス幅がＰＷＨＲの電圧パルスを、抵抗変化素子１０の第１の端子１１とトランジスタ２０の第２の入出力端子２２間に印加する。これにより、抵抗変化層３を低抵抗状態から高抵抗状態へ変化させる。以下では、これを消去ステップと呼ぶ。本明細書中において、第２の極性とは、抵抗変化層３を低抵抗状態から高抵抗状態へ変化させるのに要する電圧パルスの極性を意味する。
【０１０９】
例えば、図４（ａ）及び図５に示した接続関係にある場合、抵抗変化素子１０内の第２の電極４の電位が、Ｎ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位に対して相対的に低くなるような電圧の極性が第２の極性である。このとき、抵抗変化素子１０に印加される電圧は、第２の電極４を基準にして第１の電極２に正電圧を与える極性の電圧であるため、抵抗変化層３は低抵抗状態から高抵抗状態へ変化する。
【０１１０】
以上の書き込みステップ及び消去ステップを繰り返すことにより、不揮発性記憶素子３０が動作する。また、パルス幅ＰＷＬＲとＰＷＨＲは、例えばそれぞれ５０ｎｓである。
【０１１１】
抵抗変化層３が低抵抗状態及び高抵抗状態の何れの状態にあるかは、所定値の読み出し用の電圧パルス（以下、読み出し電圧パルスと呼ぶ）を印加して判定される。具体的には、読み出し電圧パルスを抵抗変化素子１０の第１の端子１１とトランジスタ２０の第２の入出力端子２２との間に印加することにより、このときに抵抗変化層３を流れる電流（以下、読み出し電流と呼ぶ）の電流値に応じて抵抗変化素子１０が高抵抗状態か低抵抗状態かが判定される。
【０１１２】
読み出し電圧パルスによって抵抗変化素子１０に印加される電圧値の大きさ（絶対値）は、抵抗変化層３に抵抗変化をもたらす閾値電圧よりも小さい。したがって、読み出し電圧パルスは、抵抗変化素子１０の抵抗状態に影響を及ぼさない。例えば、抵抗変化層３が低抵抗状態にある場合に、第１の極性の読み出し電圧パルスが抵抗変化素子１０及びトランジスタ２０間に印加されたとしても、抵抗変化層３の抵抗状態は変化せず、低抵抗状態のままで維持される。同様にして、抵抗変化層３が高抵抗状態にある場合に、第２の極性の読み出し電圧パルスが抵抗変化素子１０及びトランジスタ２０間に印加されたとしても、抵抗変化層３の抵抗状態は変化せず、高抵抗状態のままで維持される。
【０１１３】
本実施の形態に係る不揮発性記憶素子３０に対して上記の駆動方法を実行すると、不揮発性記憶素子３０を１つのメモリセルとして使用できる。例えば、抵抗変化層３が低抵抗状態にある場合を「１」に対応させ、高抵抗状態にある場合を「０」に対応させることにより、１ビットのメモリセルとなる。
【０１１４】
［不揮発性記憶素子の接続関係と基板バイアス効果］
本実施の形態に係る不揮発性記憶素子３０は、書き込みステップにおいて、第２の入出力端子２２がソース端子となるように接続されている。言い換えると、書き込みステップにおいて、電界効果トランジスタ２０の端子のうち、抵抗変化素子１０と接続されている側の端子が、ドレイン端子となっている。
【０１１５】
本明細書中において、「ソース」とは、電界効果トランジスタ２０における多数キャリアの供給源を意味する。一方、「ドレイン」とは、電界効果トランジスタ２０における多数キャリアの排出口を意味する。第１の入出力端子２１及び第２の入出力端子２２のうち、一方がソース端子であるとき、他方がドレイン端子である。同様にして、第１の拡散層２５ａ及び第２の拡散層２５ｂのうち、一方がソース領域であるとき、他方がドレイン領域である。なお、電界効果トランジスタ２０がＮ型であるとき、多数キャリアは電子である。他方、電界効果トランジスタ２０がＰ型であるとき、多数キャリアは正孔である。
【０１１６】
本実施の形態に係る電界効果トランジスタ２０のように電流が双方向に流れる場合、電流の流れる方向によってソース及びドレインが切り替わる。本実施の形態では、不揮発性記憶素子３０に印加される電圧の極性が、書き込みステップと消去ステップとで反対極性であるため、これに伴ってソースとドレインとが逆転する。すなわち、書き込みステップにおけるソース及びドレインは、それぞれ消去ステップにおけるドレイン及びソースとなる。
【０１１７】
電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合、オン電流が第１の入出力端子２１から第２の入出力端子２２へ流れるとき、第１の入出力端子２１はドレイン端子であり、第２の入出力端子２２はソース端子である。一方、オン電流が第２の入出力端子２２から第１の入出力端子２１へ流れるとき、第１の入出力端子２１はソース端子であり、第２の入出力端子２２はドレイン端子である。
【０１１８】
電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合、オン電流が第１の入出力端子２１から第２の入出力端子２２へ流れるとき、第１の入出力端子２１はソース端子であり、第２の入出力端子２２はドレイン端子である。一方、オン電流が第２の入出力端子２２から第１の入出力端子２１へ流れるとき、第１の入出力端子２１はドレイン端子であり、第２の入出力端子２２はソース端子である。
【０１１９】
電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合、書き込みステップにおいて、図４Ａ及び図５の不揮発性記憶素子３０に印加される書き込み電圧パルスは、上述の通り、抵抗変化素子１０内の第２の電極４の電位（第１の端子１１の電位）が、Ｎ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位（第２の入出力端子２２の電位）に対して相対的に高い電圧パルスである。このとき、電流は、第１の端子１１から、第２の端子１２、第１の入出力端子２１、第２の入出力端子２２の順で流れる。すなわち、書き込みステップにおいて、Ｎ型ＭＩＳＦＥＴ２０の第２の入出力端子２２がソース端子となる。
【０１２０】
同様に考えると、消去ステップにおいて、図４Ａ及び図５の不揮発性記憶素子３０に印加される消去電圧パルスは、書き込みステップの場合と比べて電圧の極性が反対になるため、Ｎ型ＭＩＳＦＥＴ２０の第１の入出力端子２１がソース端子となる。
【０１２１】
電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合、後述するように、抵抗変化層３の上下配置が、電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合の反対になる。したがって、書き込みステップにおいて、不揮発性記憶素子３０に印加される書き込み電圧パルスは、抵抗変化素子１０内の第２の電極４の電位（第１の端子１１の電位）が、Ｐ型ＭＩＳＦＥＴ２０の第２の拡散層２５ｂの電位（第２の入出力端子２２の電位）に対して相対的に低い電圧パルスである。このとき、電流は、第２の入出力端子２２から第１の入出力端子２１、第２の端子１２、第１の端子１１の順で流れる。このとき、Ｐ型ＭＩＳＦＥＴ２０を流れる多数キャリアは正孔である。したがって、書き込みステップにおいて、Ｐ型ＭＩＳＦＥＴ２０の第２の入出力端子２２がソース端子となる。
【０１２２】
同様に考えると、消去ステップにおいて、不揮発性記憶素子３０に印加される消去電圧パルスは、書き込みステップの場合と比べて電圧の極性が反対になるため、Ｐ型ＭＩＳＦＥＴ２０の第１の入出力端子２１がソース端子となる。
【０１２３】
以下に、本実施形態の不揮発性記憶素子３０の接続関係と、基板バイアス効果（ｂｏｄｙ  ｅｆｆｅｃｔ）の関連について、図４Ａ及び図５の不揮発性記憶素子３０を用いて説明する。以下で説明する基板バイアス効果の影響は、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合を例として説明するが、後述するように、電界効果トランジスタ２０がＮ型ＭＩＳＦＥＴ２０である場合に限らない。
【０１２４】
［書き込みステップにおける不揮発性記憶素子の駆動方法］
書き込みステップにおいて、書き込み電圧は、抵抗変化素子１０の第１の端子１１に相対的に高い電位を、Ｎ型ＭＩＳＦＥＴ２０の第２の入出力端子２２に相対的に低い電位を与える。このとき、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第２の入出力端子２２の電位）は、抵抗変化素子１０による電圧降下の影響を受けず、第２の入出力端子２２に印加される電位によって決まる。
【０１２５】
これは、Ｎ型ＭＩＳＦＥＴ２０のソース端子（第２の入出力端子２２）が、不揮発性記憶素子３０の一端であることに起因する。例えば、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第２の入出力端子２２の電位）は、半導体基板２４の電位とほぼ同じに維持される。そのため、Ｎ型ＭＩＳＦＥＴ２０に生じる基板バイアス効果の影響は小さく、Ｎ型ＭＩＳＦＥＴ２０のオン電流値を制御することができる。
【０１２６】
図６に、書き込みステップにおけるＮ型ＭＩＳＦＥＴ２０の負荷曲線と、抵抗変化素子１０の電流−電圧特性を模式的に示す。書き込みステップにおいて、Ｎ型ＭＩＳＦＥＴ２０は図６に示すように、電流制限素子として機能する。言い換えると、書き込みステップにおいて第２の入出力端子２２がソース端子となるように、抵抗変化素子１０とＮ型ＭＩＳＦＥＴ２０を接続することにより、Ｎ型ＭＩＳＦＥＴ２０を飽和領域で動作させることができる。
【０１２７】
上述したように、書き込みステップにおいて、Ｎ型ＭＩＳＦＥＴ２０を飽和領域で動作させることで、不揮発性記憶素子３０の安定した記憶動作を実現できる。
【０１２８】
図７に、不揮発性記憶素子３０による実施例として、書き込みステップにおいてＮ型ＭＩＳＦＥＴ２０のゲート端子２３に与えた電圧と、抵抗変化素子１０を１００回抵抗変化動作させたときの読み出し電流値の標準偏差を示す。書き込みステップにおいて抵抗変化素子１０に流れる電流は、Ｎ型ＭＩＳＦＥＴ２０のゲート端子２３に与える電圧により制御される。
【０１２９】
また、比較のための参考例として、書き込みステップにおいて第１の入出力端子がソース端子となるよう、抵抗変化素子１０とＮ型ＭＩＳＦＥＴ２０を接続させた（すなわち、本実施形態の不揮発性記憶素子３０とは抵抗変化素子とＭＩＳＦＥＴとの接続が異なる）不揮発性記憶素子の、抵抗変化素子１０に流れる電流値と、抵抗変化素子１０の読み出し電流値の標準偏差を示す。
【０１３０】
図７から明らかなように、第２の入出力端子２２をソース端子として書き込みステップを行った不揮発性記憶素子３０による実施例では、参考例と比べて、読み出し電流ばらつきの標準偏差値が小さく、ばらつきが小さい。したがって、本実施の形態に従えば、書き換え特性に優れた不揮発性記憶素子３０を得ることができる。
【０１３１】
［消去ステップにおける不揮発性記憶素子の駆動方法］
一方、消去ステップにおいて、消去電圧は、抵抗変化素子１０の第１の端子１１に相対的に低い電位を与え、Ｎ型ＭＩＳＦＥＴ２０の第２の入出力端子２２に相対的に高い電位を与える。このとき、Ｎ型ＭＩＳＦＥＴ２０のソース電位（第１の入出力端子２１の電位）の絶対値は、半導体基板２４の電位よりも相対的に高くなる。そのため、基板バイアス効果の影響が大きくなり、Ｎ型ＭＩＳＦＥＴ２０の負荷曲線は図８に模式的に示したようになる。言い換えると、消去ステップにおいて、Ｎ型ＭＩＳＦＥＴ２０はソースフォロワで動作する。
【０１３２】
また、基板バイアス効果のため、第１の端子１１と第２の入出力端子２２間に印加される電圧は、ゲート端子２３に与えられる電圧よりも小さくなる。
【０１３３】
消去ステップにおいては、抵抗変化素子１０にできるだけ高い電圧を印加することが望ましい。図９に示すように、高抵抗状態における抵抗変化素子１０の抵抗値は、第１の端子１１と第２の入出力端子２２間に印加される電圧が高いほど、大きくなる。図９において、Ｖｔｈは高抵抗化が開始する閾電圧（すなわち、図３のＣで示した点）である。したがって、高抵抗化の開始の閾電圧よりも高い電圧を与えることで、抵抗変化素子１０の高抵抗状態と低抵抗状態の抵抗値の差がより拡大し、良好な書き換え特性を有する不揮発性記憶素子が得られる。
【０１３４】
以上の理由により、本実施の形態では消去ステップ時に不揮発性記憶素子３０に与える電圧は、高抵抗化の開始電圧よりも高く設定する。
【０１３５】
ところで、高抵抗状態における抵抗変化素子１０の電圧−電流特性は図１０に示すように非線形性を示す。したがって、消去ステップにおいて、抵抗変化素子１０に与えられる電圧が大きいほど、抵抗変化素子１０に流れる電流は指数関数的に大きくなる。
【０１３６】
本発明者らが鋭意検討した結果、消去ステップ完了時において抵抗変化素子１０に流れる電流値を、書き込みステップ完了時において抵抗変化素子１０に流れる電流値よりも小さくすることが、抵抗変化素子１０の信頼性を向上させることを見出した。ここで、消去ステップの完了時に抵抗変化素子１０に流れる電流とは、抵抗変化素子１０の高抵抗化が完了した時点で流れる電流値であり、図３においてＡで示した点における電流値である。同様に、書き込みステップの完了時に流れる電流とは、低抵抗化が完了した時点で流れる電流値であり、図３においてＢで示した点における電流値である。
【０１３７】
図１１に、抵抗変化素子１０の１０００回書き換え後、及び１０万回書き換え後の、低抵抗状態における読み出し電流値の標準偏差を示す。図１１において、横軸は、書き込みステップにおいて抵抗変化素子１０に流れる電流値を１としたときの、消去ステップにおいて抵抗変化素子１０に流れる電流値である。すなわち、横軸の値が１より大きい場合には、消去ステップ完了時に流れる電流値が、書き込みステップ完了時に流れる電流値よりも大きいことを意味する。縦軸は、低抵抗状態における読み出し電流値の標準偏差である。
【０１３８】
図１１から明らかなように、消去ステップにおける電流が、書き込みステップにおいて流れる電流よりも小さい場合には、１０万回書き換えた後でも低抵抗状態の読み出し電流値の標準偏差はほとんど増加しない。他方、消去ステップにおける電流が、書き込みステップにおいて流れる電流よりも大きい場合には、１０万回書き換えた後の低抵抗状態の読み出し電流値の標準偏差は大きく増加する。
【０１３９】
この理由については、以下のように考えられる。消去ステップにおいて抵抗変化素子１０が高抵抗化すると、第１の端子１１と第２の入出力端子２２間に印加されている電圧のうち抵抗変化素子１０に分配される電圧の割合が大きくなる。加えて、消去ステップ完了時において抵抗変化素子１０に流れる電流値が、書き込みステップ完了時に流れる電流値よりも大きくなるようになる場合、消去ステップにおいて抵抗変化素子１０に与えられる電圧および電流が極めて大きくなる。すなわち、抵抗変化素子１０に与えられるエネルギーは消去ステップのときに最大となる。その結果、前述した局所領域中のフィラメントにおいて大きなジュール熱が発生し、抵抗変化の発現場所であるフィラメントが劣化しやすくなる。
【０１４０】
したがって、書き換え特性に優れた不揮発性記憶素子を得るためには、消去ステップ完了時に流れる電流値は、書き込みステップ完了時に流れる電流値よりも低く制御することが必要である。
【０１４１】
［制御器としての電界効果トランジスタによる消去ステップの電流抑制］
本実施の形態における不揮発性記憶素子３０では、Ｎ型ＭＩＳＦＥＴ２０を制御器として用いることにより、消去ステップが完了したときに流れる電流を抑制することができる。
【０１４２】
図１２は、ゲート端子２３に与える電圧ＶＧが３．３Ｖであり、拡散層の幅が１．０μｍ及び１．５μｍのそれぞれの場合の、Ｎ型ＭＩＳＦＥＴ２０の負荷曲線を一例として示す図である。図１２には、当該負荷曲線と共に、図３で示した抵抗変化素子１０の電流−電圧特性が示してある。なお、Ｎ型ＭＩＳＦＥＴ２０の負荷曲線はＳＰＩＣＥシミュレーションを用いて算出した。消去ステップ完了時に流れる電流は、負荷曲線と抵抗変化素子１０の電流−電圧特性の交点で制限される。図１２に示すように、拡散層の幅を調整することで、消去ステップの完了時に抵抗変化素子１０に流れる電流値を制御することができる。
【０１４３】
また、Ｎ型ＭＩＳＦＥＴ２０の負荷曲線は、ゲート端子２３に与える電圧ＶＧを変えても制御できる。
【０１４４】
図１３は、電圧ＶＧが３．３Ｖ及び３．０Ｖのそれぞれの場合のＮ型ＭＩＳＦＥＴ２０の負荷曲線を一例として示す図である。図１３に示すように、ゲート端子２３に与える電圧ＶＧを変えることで、消去ステップが完了した後に抵抗変化素子１０に流れる電流値を制御することができる。また、Ｎ型ＭＩＳＦＥＴ２０の負荷曲線は、高抵抗化の開始点（図１２にＣで示した点）とは交わらない。
【０１４５】
以上のように、制御器としてのＮ型ＭＩＳＦＥＴ２０の拡散層の幅や、ゲート端子２３に与える電圧ＶＧを調整するなどにより、消去ステップが完了時に抵抗変化素子１０に流れる電流値を、書き込みステップ完了時の電流値よりも小さい、所望の値に制御することが可能である。
【０１４６】
［電界効果トランジスタのゲート電圧の制御］
不揮発性記憶素子を安定して駆動させるためには、消去ステップにおいてゲート端子２３に与える電圧をＶｗとし、書き込みステップにおいてゲート端子２３に与える電圧をＶｅとすると、Ｖｗ＞Ｖｅであってもよい。ここで、Ｖｗ、及びＶｅはそれぞれ、Ｎ型ＭＩＳＦＥＴのウェル（図示せず）を基準にした電圧である。Ｖｗ＞Ｖｅとした場合の効果を以下に説明する。
【０１４７】
図１４Ａに、抵抗変化素子１０の電流−電圧特性（すなわち、図３で示した電流−電圧特性）と、Ｖｗ＝Ｖｅとしたときの、Ｎ型ＭＩＳＦＥＴ２０の消去ステップ、書き込みステップそれぞれにおける負荷曲線を示す。図１４Ａに矢印で示した抵抗変化素子１０の高抵抗化の開始点は、Ｎ型ＭＩＳＦＥＴの負荷曲線よりも高電圧側にある。この場合には、消去ステップにおいて、Ｎ型ＭＩＳＦＥＴ２０により、高抵抗化開始に達する前に抵抗変化素子１０に与えられる電圧が制限されるため、抵抗変化素子１０が高抵抗化しないことが懸念される。つまりは、消去ステップにおいては、高抵抗化の開始点がＮ型ＭＩＳＦＥＴ２０の負荷曲線よりも低電圧側に位置することが望ましい。
【０１４８】
図１４Ｂに、Ｖｗ＝Ｖｅ＋０．３ＶとしたときのＮ型ＭＩＳＦＥＴ２０の消去ステップ、書き込みステップにおける負荷曲線を示す。Ｖｗ＞Ｖｅとすることにより、高抵抗化の開始点がＮ型ＭＩＳＦＥＴの負荷曲線よりも低電圧側に位置する。このように消去ステップ時においてゲート端子２３に与える電圧を制御することで、抵抗変化素子を確実に高抵抗化することができる。
【０１４９】
かかる駆動方法は、電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合も同様である。電界効果トランジスタ２０がＰ型ＭＩＳＦＥＴ２０である場合、ゲート端子２３には、Ｐ型ＭＩＳＦＥＴ２０のウェルを基準に負の電圧を与える。書き込みステップと消去ステップにおいてゲート端子２３に与える電圧の絶対値を、それぞれ｜Ｖｅ｜、｜Ｖｗ｜とすると、｜Ｖｗ｜＞｜Ｖｅ｜とすることで、抵抗変化素子を確実に高抵抗化することができる。
【０１５０】
［制御器のその他の構成例］
上述ではＮ型ＭＩＳＦＥＴ２０を制御器として用いた例を示したが、これに限られるわけではない。制御器としては、抵抗変化素子１０に直列に接続された固定抵抗を用いてもよい。
【０１５１】
図１５は、抵抗変化素子１０に直列に、制御器としての５０００Ω又は１０００Ωの固定抵抗をつなげたときの当該負荷抵抗の負荷曲線を示す。当該固定抵抗の抵抗値は、抵抗変化素子１０が低抵抗状態において取り得る抵抗値よりも小さくてもよい。
【０１５２】
図１５に示したように、抵抗変化素子１０に直列につなげた固定抵抗によっても、消去ステップが完了した時に抵抗変化素子１０に流れる電流値を制御することができる。このように制御器として固定抵抗を用いることで、Ｎ型ＭＩＳＦＥＴ２０を制御器として用いた場合に比べ、抵抗変化素子１０により大きな電圧を印加することができ、かつ消去ステップが完了した時に抵抗変化素子１０に流れる電流値を制御できる。したがって、書き換え特性に優れ、かつ信頼性に優れる不揮発性記憶素子３０を得ることができる。
【０１５３】
また、抵抗部としての固定抵抗は抵抗変化素子１０の内部にあってもよい。例えば、第１の抵抗変化層３ａを固定抵抗として用いることもできる。このように固定抵抗を抵抗変化素子１０の内部に配置させることで、製造プロセスが簡易になるため、製造コストを削減できる。
【０１５４】
また、抵抗部は、図４で示した不揮発性記憶素子３０に直列に接続された可変抵抗であってもよい。例えば可変抵抗として、電界効果トランジスタを用いることができる。電界効果トランジスタの抵抗により消去ステップ完了時の電流値を制御することで、抵抗変化素子１０に高い電圧を印加することができるため、信頼性に優れた不揮発性記憶素子３０を得ることができる。
【０１５５】
［抵抗変化素子の構成の変形例］
図１に示した抵抗変化素子１０では、第２の抵抗変化層３ｂ上に第１の抵抗変化層３ａを配置しているが、逆であってもよい。
【０１５６】
図１６に抵抗変化素子１０の変形例である抵抗変化素子４０を示す。抵抗変化素子４０は、抵抗変化素子１０と比べて、第２の抵抗変化層３ｂと第１の抵抗変化層３ａとの配置が異なる。
【０１５７】
［不揮発性記憶素子の変形例］
上述したように、電界効果トランジスタ２０として、Ｎ型ＭＩＳＦＥＴを用いた例を示したが、これに限られるわけではない。Ｎ型ＭＩＳＦＥＴ２０の代わりに、Ｐ型ＭＩＳＦＥＴ２０を用いても、もちろんよい。
【０１５８】
図１７は、Ｐ型ＭＩＳＦＥＴ２０を用いた不揮発性記憶素子３１の構成の一例を示す断面図である。図５で示した、Ｎ型ＭＩＳＦＥＴ２０を用いた不揮発性記憶素子３０との違いは、第２の抵抗変化層３ｂと第１の抵抗変化層３ａとの配置が異なる抵抗変化素子４０が用いられる点にある。第２の抵抗変化層３ｂと接する第２の電極４は、標準電極電位が高いことが望ましく、例えばＰｔ（白金）、Ｉｒ（イリジウム）などが望ましい。かかる貴金属材料は一般に加工することが難しいが、不揮発性記憶素子３１のように抵抗変化素子４０の上部に配置することにより、比較的加工を容易にすることができる。
【０１５９】
また、図１７に示した不揮発性記憶素子３１では、第１の電極２の標準電極電位をＥ１とし、第２の電極４の標準電極電位をＥ２とすると、Ｅ２＞Ｅ１を満たすことが望ましい。このよう標準電極電位の要件を満たすことで、第２の電極４と第２の抵抗変化層３ｂとの界面近傍で安定に抵抗変化現象が発現する。
【０１６０】
（実施の形態２）
実施の形態２は、実施の形態１において説明した抵抗変化素子１０を備える、１トランジスタ／１抵抗変化素子型（１Ｔ１Ｒ型）の不揮発性記憶装置である。以下、この不揮発性記憶装置の構成及び動作について説明する。
【０１６１】
［不揮発性記憶装置の構成］
図１８は、本発明の実施の形態２の不揮発性記憶装置１００の構成の一例を示すブロック図である。図１８に破線で示すように、不揮発性記憶装置１００は、メモリセルアレイ１０１と、電圧印加ユニット１０２を備える。メモリセルアレイ１０１は、実施の形態１で示した不揮発性記憶素子がアレイ状に複数配置されており、各不揮発性記憶素子がそれぞれメモリセルを構成する。電圧印加ユニット１０２は、アドレス入力回路１０３と、制御回路１０４と、書き込み用電源部１０５と、メモリ駆動回路１０６とを備える。
【０１６２】
別の見方として、図１８に一点鎖線で示すように、メモリセルアレイ１０１及びメモリ駆動回路１０６を含む領域をメモリ本体部１０７と定義すれば、不揮発性記憶装置１００は、メモリ本体部１０７と、アドレス入力回路１０３と、制御回路１０４と、書き込み用電源部１０５とを備える。
【０１６３】
メモリ駆動回路１０６は、外部回路からアドレス入力回路１０３及びデータ入出力回路１１０に入力されたアドレス信号及びデータ信号に基づき、メモリセルアレイ１０１の所定のメモリセルを選択し、書き込み用電源部１０５等から入力された書き込み電圧、消去電圧を用いて選択メモリセルに所定のデータをプログラムし、または、読み出し電圧を選択メモリに印加してメモリセルの情報を読み出し、読み出しデータをデータ入出力回路１１０から外部に出力する。メモリ駆動回路１０６は、例えば、行選択回路１０８と、行ドライバ１０９と、データ入出力回路１１０と、書き込み回路１１１と、列選択回路１１２と、列ドライバ１１３と、読み出し回路１１４とを備える。書き込み用電源部１０５は、書き込み電圧パルス及び消去電圧パルスを設定する。書き込み用電源部１０５は、例えば、パルス幅設定回路１１５と、ＬＲ化用電源１１６と、ＨＲ化用電源１１７とを備える。
【０１６４】
メモリセルアレイ１０１は、図１８に示すように、横方向に延びる２本のワード線Ｗ１、Ｗ２と、当該ワード線Ｗ１、Ｗ２と交差して縦方向に延びる２本のビット線Ｂ１、Ｂ２と、当該ビット線Ｂ１、Ｂ２に一対一で対応して設けられる縦方向に延びる２本のソース線Ｓ１、Ｓ２と、ワード線Ｗ１、Ｗ２及びビット線Ｂ１、Ｂ２との各交差点に対応してマトリクス状に設けられた４個のメモリセルＭＣ１１１、ＭＣ１１２、ＭＣ１２１、ＭＣ１２２を具備している。
【０１６５】
なお、これらの各構成要素の個数または本数は上記のものに限定されるわけではない。例えば、図１８のメモリセルアレイ１０１には上記のように４個のメモリセルが記載されているが、これは一例であり、５個以上のメモリセルを具備する構成であってもよい。なお、以下では、簡便のためにメモリセルが４個である場合について説明する。
【０１６６】
上述したメモリセルＭＣ１１１、ＭＣ１１２、ＭＣ１２１、ＭＣ１２２は、実施の形態１における抵抗変化素子１０を含む。図４Ａを併せて参照しながらメモリセルアレイ１０１の構成についてさらに説明する。ビット線Ｂ１とソース線Ｓ１との間にメモリセルＭＣ１１１が設けられており、メモリセルＭＣ１１１はトランジスタＴ１１１と抵抗変化素子Ｒ１１１とが直列に接続された不揮発性記憶素子で構成されている。より詳しく説明すると、トランジスタＴ１１１は、ビット線Ｂ１と抵抗変化素子Ｒ１１１との間で、ビット線Ｂ１及び抵抗変化素子Ｒ１１１と接続されており、抵抗変化素子Ｒ１１１は、トランジスタＴ１１１とソース線Ｓ１との間で、トランジスタＴ１１１及びソース線Ｓ１と接続されている。また、トランジスタＴ１１１のゲート端子はワード線Ｗ１に接続されている。
【０１６７】
なお、他の３個のメモリセルＭＣ１１２、ＭＣ１２１、ＭＣ１２２を構成する、トランジスタＴ１１２、Ｔ１２１、Ｔ１２２及び抵抗変化素子Ｒ１１２、Ｒ１２１、Ｒ１２２の接続状態は、メモリセルＭＣ１１１を構成するトランジスタＴ１１１及び抵抗変化素子Ｒ１１１の場合と同様であるので、説明を省略する。
【０１６８】
以上の構成により、トランジスタＴ１１１、Ｔ１１２、Ｔ１２１、Ｔ１２２のそれぞれのゲートに、ワード線Ｗ１、Ｗ２を介して所定の電圧（ゲート電圧）が供給されると、トランジスタＴ１１１、Ｔ１１２、Ｔ１２１、Ｔ１２２のドレイン及びソース間が導通する。
【０１６９】
アドレス入力回路１０３は、外部装置（図示せず）からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路１０８に出力するとともに、列アドレス信号を列選択回路１１２に出力する。ここで、アドレス信号は、メモリセルＭＣ１１１、ＭＣ１１２、ＭＣ１２１、ＭＣ１２２のうちの選択されるメモリセルのアドレスを示す信号である。また、行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、同じく列のアドレスを示す信号である。
【０１７０】
行選択回路１０８は、アドレス入力回路１０３から供給された行アドレス信号を受け取り、当該行アドレス信号に基づき、選択する行のワード線（例えばワード線Ｗ１）を決定する。具体的には、トランジスタ（トランジスタＴ１１１、Ｔ１１２）をオン状態にするための所定の電圧（ゲート電圧）を印加するように行ドライバ１０９を制御する。一方、非選択の行のワード線（例えばワード線Ｗ２）には、メモリセルを構成するトランジスタをオフ状態にするための所定の電圧を印加するように、あるいは電圧を印加しないように行ドライバ１０９を制御する。行ドライバ１０９は、各ワード線に接続されたワード線ドライバＷＬＤを備え、該ワード線ドライバＷＬＤによってワード線に電圧が印加される。
【０１７１】
列選択回路１１２は、アドレス入力回路１０３から供給された列アドレス信号を受け取り、当該列アドレス信号に基づき、選択する列のソース線（例えばソース線Ｓ１）、ビット線（例えばビット線Ｂ１）を決定する。具体的には、書き込み用電圧、消去用電圧、又は読み出し用電圧をソース線及びビット線間に印加するように列ドライバ１１３を制御し、当該ソース線及びビット線間に接続されているトランジスタ（例えばトランジスタＴ１１１、Ｔ１２１）に所定の電圧（例えばソース電圧／ドレイン電圧）を印加する。一方、非選択の列のソース線（例えばソース線Ｓ２）及び非選択のビット線（例えばビット線Ｂ２）に対しては、非選択電圧を印加するように列ドライバ１１３を制御する。列ドライバ１１３は、各ソース線に接続されたソース線ドライバＳＬＤを備え、該ソース線ドライバＳＬＤによってソース線に電圧が印加される。
【０１７２】
以上により、選択された行及び列の交差する位置に接続されたメモリセル（例えばメモリセルＭＣ１１１）が選択される。
【０１７３】
読み出し回路１１４は、選択したメモリセルが低抵抗状態であるか、高抵抗状態であるかの判定を行い、これを論理結果として出力し、当該メモリセルに記憶されているデータの状態を判定する。ここで得られた出力データは、データ入出力回路１１０を介して、外部装置へ出力される。
【０１７４】
書き込み回路１１１は、データ入出力回路１１０を介して、外部装置から入力された入力データに応じた書き込み用電圧を、列選択回路１１２にて選択されたソース線及びビット線に印加する。
【０１７５】
制御回路１０４は、外部装置または読み出し回路１１４から受け取ったコントロール信号に応じて、書き込みモード（上記の「書き込みステップ」及び「消去ステップ」に相当する）及び読み出しモードのうちのいずれか１つのモードを選択する。具体的には、制御回路１０４は、選択されたメモリセルにデータが書き込まれるように書き込み用電源部１０５と書き込み回路１１１とを制御する。ここでは、制御回路１０４は、書き込み時の電圧パルスの電圧レベルを指示する電圧・パルス幅設定信号を書き込み用電源部１０５へ供給する。
【０１７６】
書き込みモードの場合、制御回路１０４は、外部回路から受け取った入力データに応じて、「書き込み電圧パルス印加」を指示する制御信号を書き込み回路１１１及び列ドライバ１１３に出力する。
【０１７７】
読み出しモードの場合、制御回路１０４は、「読み出し電圧パルス印加」を指示する制御信号を列ドライバ１１３に出力する。この読み出しモードでは、制御回路１０４はさらに、列ドライバ１１３から、ソース線Ｓ１、Ｓ２を流れる電流値を示す信号を受け取る。この電流値は、センスアンプ等（図示せず）により測定される。制御回路１０４では、受け取った信号を、ビット値を示す出力データに変換し、外部装置へ出力する。この出力データは、選択／非選択ソース線に印加された書き込み電圧パルスの値に対応している。
【０１７８】
［不揮発性記憶装置の動作］
上記のとおり、本実施の形態の不揮発性記憶装置の場合、書き込みモードにおいて、実施の形態１において説明した「書き込みステップ」及び「消去ステップ」を実行する。そして、「書き込みステップ」において各メモリセルに対して印加する書き込み電圧パルスの電圧値ＶＬＲと、「消去ステップ」において同じく印加する消去電圧パルスの電圧値ＶＨＲとが、｜ＶＬＲ｜＞｜ＶＨＲ｜を満たすように制御される。これにより、不揮発性記憶装置１００は、良好なエンデュランス特性を実現できる。
【０１７９】
［不揮発性記憶装置のその他の構成］
図１９は、本発明の実施の形態２の不揮発性記憶装置の構成の変形例を示すブロック図である。図１９の不揮発性記憶装置２００は、上述の不揮発性記憶装置１００とメモリ本体部２０７の構造が一部異なる。具体的には、メモリセルアレイ２０１の構成が異なり、それに伴って、メモリ駆動回路２０６を含む電圧印加ユニット２０２が異なる。なお、不揮発性記憶装置１００と構成が同じ部分については、同じ参照番号を付して、説明を省略する。
【０１８０】
なお、図１８のメモリセルアレイ２０１には１２個のメモリセルが記載されているが、これは一例であり、それ以外の個数のメモリセルを具備する構成であってもよい。なお、以下では、簡便のためにメモリセルが１２個である場合について説明する。
【０１８１】
不揮発性記憶装置２００のメモリセルアレイ２０１は、隣接する２行のメモリセルが、横方向に延びる共通のソース線に接続されている。例えば、メモリセルＭＣ２１１と、それに隣接するメモリセルＭＣ２２１とが、共通のソース線Ｓ１に接続されている。また、ソースドライバ回路ＳＬＤは、行ドライバ２０９側に配置されている。
【０１８２】
行選択回路１０８は、アドレス入力回路１０３から供給された行アドレス信号を受け取り、当該行アドレス信号に基づき、選択する行のワード線（例えばワード線Ｗ１）及びソース線（例えばソース線Ｓ１）を決定する。具体的には、ワード線（例えばワード線Ｗ１）に対して、トランジスタ（トランジスタＴ２１１、Ｔ２１２、Ｔ２１３）をオン状態にするための所定の電圧（ゲート電圧）を印加し、書き込み用電圧、消去用電圧、又は読み出し用電圧をソース線（例えばＳ１）に印加するように行ドライバ２０９を制御する。一方、非選択の行のワード線（例えばワード線Ｗ２、Ｗ３、Ｗ４）には、メモリセルを構成するトランジスタをオフ状態にするための所定の電圧を印加するように、あるいは電圧を印加しないように行ドライバ２０９を制御する。また、非選択の行のソース線（例えばソース線Ｓ１、Ｓ２）には、非選択電圧を印加するように行ドライバ２０９を制御する。
【０１８３】
列選択回路１１２は、アドレス入力回路１０３から供給された列アドレス信号を受け取り、当該列アドレス信号に基づき、選択する列のビット線を選択する。具体的には、選択する列のビット線（例えばビット線Ｂ１）には書き込み用電圧、消去用電圧、又は読み出し用電圧を印加し、非選択のビット線（例えばビット線Ｂ２、Ｂ３）には、非選択電圧を印加する。
【０１８４】
以上により、選択された行及び列の交差する位置に接続されたメモリセル（例えばメモリセルＭＣ２１１）が選択される。
【０１８５】
不揮発性記憶装置２００においても、不揮発性記憶装置１００と同様に、書き込み電圧パルスの電圧値ＶＬＲと、消去電圧パルスの電圧値ＶＨＲとが、｜ＶＬＲ｜＞｜ＶＨＲ｜を満たすように制御することができる。これにより、不揮発性記憶装置２００においても、良好なエンデュランス特性を実現できる。
【０１８６】
なお、本実施の形態２におけるメモリセルアレイの構成および回路構成は一例であり、上記に限定されない。各ブロック図における回路には、公知の回路を用いることができる。また、上記で示した実施の形態および公知の構成を適宜組み合わせることによって新たな実施の形態を実現できる。
【産業上の利用可能性】
【０１８７】
本発明に係る不揮発性記憶素子、及び不揮発性記憶素子の駆動方法は、パーソナルコンピュータまたは携帯型電話機などの種々の電子機器に用いられる記憶装置などとして有用である。
【符号の説明】
【０１８８】
１    基板
２、１００２  第１の電極
３、１００３  抵抗変化層
３ａ  第１の抵抗変化層
３ｂ  第２の抵抗変化層
４、１００４  第２の電極
１０、４０、１０１０  抵抗変化素子
１１  第１の端子
１２  第２の端子
２０、１０２０  電界効果トランジスタ（トランジスタ、ＭＩＳＦＥＴ）
２１  第１の入出力端子
２２  第２の入出力端子
２３  ゲート端子
２４、１０２４  半導体基板
２５ａ、１０２５ａ  第１の拡散層
２５ｂ、１０２５ｂ  第２の拡散層
２６、１０２６  ゲート絶縁膜
２７、１０２７  ゲート電極
２８、１０２８  層間絶縁層
２９  導電ビア
３０、３１、１０３０  不揮発性記憶素子
１００、２００  不揮発性記憶装置
１０１、２０１  メモリセルアレイ
１０２、２０２  電圧印加ユニット
１０３  アドレス入力回路
１０４  制御回路
１０５  書き込み用電源部
１０６、２０６  メモリ駆動回路
１０７、２０７  メモリ本体部
１０８  行選択回路
１０９、２０９  行ドライバ
１１０  データ入出力回路
１１１  書き込み回路
１１２  列選択回路
１１３  列ドライバ
１１４  読み出し回路
１１５  パルス幅設定回路
１１６  ＬＲ化用電源
１１７  ＨＲ化用電源
１０２９  電極配線
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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