(57)【要約】【課題】微細なＳＯＩ構造のＣＭＯＳ型ＳＲＡＭの提供【解決手段】  二重半導体層部の下層半導体層の一部６ａ及び上層半導体層の一部６ｂの周囲をゲート絶縁膜１７を介して一体化して包囲したゲート電極１９を有し、半導体層５にｐ＋型ソースドレイン領域（９、１０）を形成したＰチャネルＭＩＳＦＥＴと、半導体層１５にｎ型及びｎ＋型ソースドレイン領域（２４〜２７）を形成したＮチャネルＭＩＳＦＥＴとの組み合わせ２組により情報保持用のフリップフロップを構成し、単層半導体層の一部１６の周囲をゲート絶縁膜１８を介して包囲したゲート電極２０を有し、半導体層１４にｎ型及びｎ＋型ソースドレイン領域（２４〜２７）を形成したＮチャネルＭＩＳＦＥＴ２個により読み出しあるいは書き込み用のワードトランジスタを構成し、半導体基板１上に絶縁膜２を介して形成したＣＭＯＳ型ＳＲＡＭのメモリーセル。【選択図】図２
2014225490.tif 000002
【特許請求の範囲】
【請求項１】
層間絶縁膜を介して積層された下層及び上層半導体層（二重半導体層）の一部の周囲を、ゲート絶縁膜を介して一体化して包囲した第１のゲート電極（一体化包囲型ゲート電極）を有し、前記第１のゲート電極に自己整合して前記下層及び前記上層半導体層にそれぞれ設けられたソースドレイン領域を備えた一導電型の第１のＭＩＳ電界効果トランジスタ及び反対導電型の第２のＭＩＳ電界効果トランジスタと、単層半導体層の一部の周囲を、ゲート絶縁膜を介して包囲した第２のゲート電極（包囲型ゲート電極）を有し、前記第２のゲート電極に自己整合して前記単層半導体層に設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の第３のＭＩＳ電界効果トランジスタとが、絶縁膜を介して半導体基板上に設けられていることを特徴とする半導体装置。
【請求項２】
前記第３のＭＩＳ電界効果トランジスタの替りに、前記単層半導体層上に設けられた柱状構造の半導体層の側面を、ゲート絶縁膜を介して包囲した第３のゲート電極を有し、前記柱状構造の半導体層の上部及び下部に互いに離間して設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の縦型のＭＩＳ電界効果トランジスタからなる第４のＭＩＳ電界効果トランジスタが設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のＭＩＳ電界効果トランジスタ２組により情報保持用のフリップフロップを構成し、前記第３あるいは第４のＭＩＳ電界効果トランジスタ２個により読み出しあるいは書き込み用のワードトランジスタを構成し、適宜接続して半導体記憶装置を形成していることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図５７はＣＭＯＳ型ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリーセルの回路図、図５８は従来の半導体装置の模式平面図（ＣＭＯＳ型ＳＲＡＭ）、図５９は従来の半導体装置の模式側断面図（ＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図）である。
図５７においては、２個のＰチャネルＭＩＳ電界効果トランジスタと２個のＮチャネルのＭＩＳ電界効果トランジスタとにより情報保持用のフリップフロップが構成され、２個のＮチャネルのＭＩＳ電界効果トランジスタにより読み出しあるいは書き込み用のワードトランジスタを構成した慣例的なＣＭＯＳ型ＳＲＡＭのメモリーセルの回路図を示している。
図５８においては、図５７のＣＭＯＳ型ＳＲＡＭのメモリーセルを、慣例的な２個のＰチャネルＭＩＳ電界効果トランジスタと慣例的な４個のＮチャネルのＭＩＳ電界効果トランジスタによりパターン化した平面図（一点鎖線が１メモリーセル）を、図５９においては、図５８のＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図を示しており、７１はｎ型のシリコン基板、７２はｐ型不純物ウエル領域、７３はｐ＋型不純物ウエルコンタクト領域、７４はｎ＋型基板コンタクト領域、７５はシャロートレンチ素子分離領域、７６はｎ＋型ソース領域、７７はｎ型ソース領域、７８はｎ型ドレイン領域、７９はｎ＋型ドレイン領域、８０はｐ＋型ソース領域、８１はｐ＋型ドレイン領域、８２はゲート酸化膜、８３はゲート電極、８４はサイドウォール、８５はＰＳＧ膜、８６は絶縁膜、８７はバリアメタル、８８は導電プラグ、８９は層間絶縁膜、９０はバリアメタル、９１は１層目の配線、９２はバリア絶縁膜、９３は層間絶縁膜、９４は絶縁膜、９５は層間絶縁膜、９６はバリアメタル、９７は２層目の配線、９８はバリア絶縁膜、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源線、ＶＳＳは接地線を示している。
図５９においては、ｎ型のシリコン基板７１に選択的に形成されたｐ型不純物ウエル領域７２上にゲート酸化膜８２を介してゲート電極８３が設けられ、ゲート電極８３に自己整合してサイドウォール８４が設けられており、ｐ型不純物ウエル領域７２にはゲート電極８３に自己整合してｎ型ソース領域７７及びｎ型ドレイン領域７８が、サイドウォール８４に自己整合してｎ＋型ドレイン領域７９及び共通のｎ＋型ソース領域７６が、それぞれ設けられている、フリップフロップの一部を形成する慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタが形成されており、読み出しあるいは書き込み用のワードトランジスタ（これも慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタ）は、ビット線に接続されたｎ＋型ソース領域７６のみが図示され、（図示されていないが、フリップフロップの一部を形成する２個のＰチャネルＭＩＳ電界効果トランジスタも、ｎ型のシリコン基板７１に選択的に形成された、慣例的な横型のＭＩＳ電界効果トランジスタからなっている。）２層の配線により適宜接続されて６素子からなるＣＭＯＳ型ＳＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること、フリップフロップを形成する２個のＮチャネルＭＩＳ電界効果トランジスタあるいは２個のＰチャネルＭＩＳ電界効果トランジスタに共通なｎ＋型ソース領域あるいはｐ＋型ソース領域を設けること及び２層配線を利用して適宜配線すること等により、高集積化が計られてはいるが、ＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の表面上の占有面積を有して設けなければならなかったので高集積化に難があった。
また半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があった。
また半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されないという欠点もあった。
また半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性に弱いという欠点もあった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】電子情報通信学会技術研究報告、ＣＰＭ、電子部品材料、９７（６１）４７〜５２、１９９７−０５−２３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）使用するＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の表面上の占有面積を有して設けなければならなかったのでメモリーセルの微細化が難しく、高集積化に難があったこと。
（２）半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があったこと。
（３）半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されなかったこと。
（４）半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を防止できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、高信頼性及び高集積化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、層間絶縁膜を介して積層された下層及び上層半導体層（二重半導体層）の一部の周囲をゲート絶縁膜を介して一体化して包囲した第１のゲート電極（一体化包囲型ゲート電極）を有し、前記第１のゲート電極に自己整合して前記下層及び前記上層半導体層にそれぞれ設けられたソースドレイン領域を備えた一導電型の第１のＭＩＳ電界効果トランジスタ及び反対導電型の第２のＭＩＳ電界効果トランジスタと、単層半導体層の一部の周囲をゲート絶縁膜を介して包囲した第２のゲート電極（包囲型ゲート電極）を有し、前記第２のゲート電極に自己整合して前記単層半導体層に設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の第３のＭＩＳ電界効果トランジスタとが、絶縁膜を介して半導体基板上に設けられている本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
本願発明においては、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用し、それぞれ絶縁膜上に積層した単結晶シリコンからなる二重半導体層（下層半導体層及び上層半導体層からなるＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造の横型のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、あるいは単層半導体層（ＳＯＩ基板）を設け、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造の横型のＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の個所にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることも可能である。
また容易な製造プロセスにより、積層した上下層の単結晶半導体層を形成でき、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることにより、表面(上面)の占有面積の微細化によるメモリーセルサイズの微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化によるメモリーセルサイズの微細化を達成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約７０％の微細化が可能である。
またＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ等）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜あるいはそれぞれの領域を同電圧に接続する導電膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成個所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また二重半導体層部の上層及び下層半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できることによる高速化を、空孔を包囲する薄い絶縁膜を設けることにより、一体化包囲型ゲート電極と上層及び下層半導体層に形成されたソースドレイン領域間の電流リークを防止できることによる高信頼性を、実現することが可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成することも可能で、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることができるので、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
また第１層目の半導体層に形成する横型のＭＩＳ電界効果トランジスタによりワードトランジスタを構成することも可能である。
また第１層目あるいは第２層目の半導体層上に形成する縦型のＭＩＳ電界効果トランジスタによりワードトランジスタを構成することも可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約６５％の微細化が可能である。
またＣＭＯＳ型ＳＲＡＭばかりでなく、二重半導体層部に形成した一組のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタにより、単独なインバータ回路を構成することも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ等）を得ることができる。
本発明者は当該技術を、絶縁膜上の包囲型ゲート電極付き二重半導体層及び単層半導体層共存（Ｄｏｕｂｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ａｎｄ  Ｓｉｎｇｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｗｉｔｈ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＤＳ３Ｇ（ディトリプルエスジー）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の模式側断面図（ｓ−ｓ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｒ−ｒ矢視断面図）
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図３１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図３３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図３５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図３７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図３９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４２】本発明の半導体装置における第２の実施例の模式側断面図（ワード線に平行方向）
【図４３】本発明の半導体装置における第３の実施例の模式側断面図（ワード線に平行方向）
【図４４】本発明の半導体装置における第４の実施例の模式平面図
【図４５】本発明の半導体装置における第４の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図４６】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４７】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４８】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４９】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５０】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５１】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５２】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５３】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５４】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５５】本発明の半導体装置における第４の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５６】本発明の半導体装置における第５の実施例の模式側断面図（ワード線に平行方向）
【図５７】ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図
【図５８】従来の半導体装置の模式平面図
【図５９】従来の半導体装置の模式側断面図（ｐ−ｐ矢視断面図）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）Ｓｉ基板上に複数層からなる第１の層間絶縁膜を形成し、選択的に開孔し、第１の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（２）第１の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（二重半導体層部の下層半導体層の形成）
（３）第１の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に埋め込み絶縁膜を平坦に形成する。（第１の縦（垂直）方向エピタキシャルＳｉ層を埋め込み絶縁膜に置換する。）
（４）下層半導体層の一部を選択的に除去し、形成された開孔部に導電膜を平坦に埋め込む。
（５）下層半導体層上を含む全面に第２の層間絶縁膜を形成し、選択的に開孔し、下層半導体層の一部上に第２の縦（垂直）方向エピタキシャルＳｉ層を成長させる。
（６）第２の縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（二重半導体層部の上層半導体層及び単層半導体層部の形成）
（７）第２の縦（垂直）方向エピタキシャルＳｉ層を除去し、形成された開孔部に導電膜を平坦に埋め込む。（第２の縦（垂直）方向エピタキシャルＳｉ層を側面接続用の導電膜に置換する。）
（８）マスク層となる絶縁膜を全面に成長する。
（９）二重半導体層部の下層及び上層半導体層の一部（チャネル部に相当する個所）及びその周囲の絶縁膜を除去する開孔部を、単層半導体層部の一部（チャネル部に相当する個所）及びその周囲の絶縁膜を除去する開孔部を、それぞれ形成する。
（１０）露出した二重半導体層部の下層及び上層半導体層の側面間に、露出した単層半導体層部の側面間に、それぞれエピタキシャルＳｉ層を成長する。（二重半導体層部の下層及び上層のＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層及び単層半導体層部のＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層を形成）
（１１）露出している二重半導体層部の下層及び上層半導体層（チャネル領域形成部）と、単層半導体層（チャネル領域形成部）の周囲にそれぞれゲート酸化膜を成長する。
（１２）二重半導体層部の下層及び上層半導体層（チャネル領域形成部）と、単層半導体層（チャネル領域形成部）に順次閾値電圧制御用の不純物をイオン注入する。
（１３）二重半導体層部の下層及び上層半導体層（チャネル領域形成部）の周囲にゲート絶縁膜を介して一体化包囲型ゲート電極を、単層半導体層（チャネル領域形成部）の周囲にゲート絶縁膜を介して包囲型ゲート電極を、それぞれ平坦に埋め込む。
（１４）二重半導体層部の一体化包囲型ゲート電極に自己整合して、上層半導体層（ソースドレイン領域形成個所）及び直下の第２の層間絶縁膜を除去する開孔部を形成し、開孔部下の下層半導体層にソースドレイン領域を形成する。
（１５）露出した上層半導体層の側面に横（水平）方向エピタキシャルＳｉ層（上層半導体層のソースドレイン領域形成個所となる）を成長させる。（二重半導体層部の上層半導体層直下は空孔となる。）
（１６）マスク層となる絶縁膜を除去し、二重半導体層部の一体化包囲型ゲート電極に自己整合して上層半導体層に、単層半導体層部の包囲型ゲート電極に自己整合して単層半導体層に、それぞれ低濃度ソースドレイン領域を形成する。
（１７）二重半導体層部の上層半導体層の側面の絶縁膜の一部及び空孔の側面の絶縁膜の一部を除去する開孔部を形成する。（上層半導体層の側面に空孔に達する狭い間隙を形成する。）
（１８）二重半導体層部の上層半導体層の側面の間隙を塞ぎ、空孔を包囲し、一体化包囲型ゲート電極の側壁にサイドウォールを形成する絶縁膜を成長する。（単層半導体層部の包囲型ゲート電極の側壁にもサイドウォールが形成される。）
（１９）サイドウォールに自己整合して、二重半導体層部の上層半導体層及び単層半導体層に、それぞれ高濃度ソースドレイン領域を形成する。
（２０）配線を形成し、二重半導体層部の下層及び上層半導体層に形成したＭＩＳ電界効果トランジスタ及び単層半導体層に形成したＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用し、
１）包囲型ゲート電極の形成によるバックチャネルリークの改善
２）ソースドレイン領域形成用の不純物のイオン注入後のエピタキシャル成長半導体層の低温化
等を考慮して、
半導体基板上に絶縁膜を介して形成した、二重半導体層部の一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組により、情報保持用のフリップフロップを形成し、単層半導体層部の包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタ２個により、読み出しあるいは書き込み用のワードトランジスタを形成し、配線体を適宜接続して、ＳＯＩ構造のＣＭＯＳ型ＳＲＡＭのメモリーセルを構成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図４１は本発明の半導体装置における第１の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）、図３は模式側断面図（ｑ−ｑ矢視断面図、ビット線に平行方向）、図４は模式側断面図（ｒ−ｒ矢視断面図、ビット線に平行方向）、図５は模式側断面図（ｓ−ｓ矢視断面図、ビット線に平行方向）、図６〜図４１は製造方法の工程断面図である。（ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図は図５７に同じである。）
【００１０】
図１〜図５はシリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の下層半導体層でソースドレイン領域形成部）、６ａは１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の下層半導体層でチャネル領域形成部）、６ｂは１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の上層半導体層でチャネル領域形成部）、７は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、８は導電膜（Ｗ）、９は１０２０ｃｍ−３程度のｐ＋型ソース領域、１０は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１１は５ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１２は１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１３は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１４は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（単層半導体層でソースドレイン領域形成部）、１５は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の上層半導体層でソースドレイン領域形成部）、１６は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（単層半導体層でチャネル領域形成部）、１７は５ｎｍ程度の二重半導体層部のゲート酸化膜（ＳｉＯ２）、１８は５ｎｍ程度の単層半導体層部のゲート酸化膜（ＳｉＯ２）、１９はゲート長３５ｎｍ程度、膜厚１００ｎｍ程度の一体化包囲型ゲート電極（ＷＳｉ、二重半導体層部）、２０はゲート長３５ｎｍ程度、膜厚１００ｎｍ程度の包囲型ゲート電極（ＷＳｉ、単層半導体層部）、２１は導電膜（Ｗ、側面接続用）、２２は２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、２３は空孔、２４は１０２０ｃｍ−３程度のｎ＋型ソース領域、２５は１０１７ｃｍ−３程度のｎ型ソース領域、２６は１０１７ｃｍ−３程度のｎ型ドレイン領域、２７は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２８はサイドウォール（ＳｉＯ２）、２９は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、３０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３２は導電プラグ（Ｗ）、３３は３００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３４は１０ｎｍ程度のバリアメタル（ＴａＮ）、３５は３００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、３６は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）、３７は４００ｎｍ程度の絶縁膜（ＳｉＯＣ）、３８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３９は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、４０は１０ｎｍ程度のバリアメタル（ＴａＮ）、４１は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、４２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源線、ＶＳＳは接地線を示している。
【００１１】
図１（模式平面図）は、両端に、ビット線が縦方向に形成され、ワード線が横方向に形成された、読み出しあるいは書き込み用のワードトランジスタとなる単層半導体層部のＮチャネルＭＩＳ電界効果トランジスタ２個が配置され、左右の内側に、接地線及び電源線（左右共通）が縦方向に形成された、情報保持用のフリップフロップとなる二重半導体層部のＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組が配置されたＣＭＯＳ型ＳＲＡＭのメモリーセル１個分（一点鎖線）を示している。
【００１２】
図２（ｐ−ｐ矢視断面図、ワード線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上にｎ型の一対のＳｉ層５が設けられ、一対のＳｉ層５の対向する側面間にｎ型のＳｉ層６ａが挟まれて設けられている構造からなる下層半導体層（５、６ａ）が設けられ、下層半導体層（５、６ａ）上にシリコン窒化膜（Ｓｉ３Ｎ４）１１が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１１上には、シリコン酸化膜（ＳｉＯ２）２２で包囲された空孔２３を介してｐ型の一対のＳｉ層１５が設けられ、一対のＳｉ層１５の対向する側面間にｐ型のＳｉ層６ｂが挟まれている構造からなる上層半導体層（１５、６ｂ）が設けられ、下層半導体層（５、６ａ）はシリコン酸化膜（ＳｉＯ２）３上に選択的に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）４により素子分離され、上層半導体層（１５、６ｂ）はシリコン窒化膜（Ｓｉ３Ｎ４）４上にシリコン窒化膜（Ｓｉ３Ｎ４）１１及びシリコン酸化膜（ＳｉＯ２）１２を介して選択的に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）１３により素子分離されている。また垂直方向に一致するＳｉ層６ａ及びＳｉ層６ｂの周囲には、それぞれゲート酸化膜（ＳｉＯ２）１７を介して一体化包囲型ゲート電極（ＷＳｉ）１９がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一体化包囲型ゲート電極１９の上面部の側壁にはサイドウォール２８が設けられ、Ｓｉ層５には、概略ｐ＋型ソースドレイン領域（９、１０）が設けられ、Ｓｉ層６ａには、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（９、１０）が若干横方向拡散されている）ＰチャネルＭＩＳ電界効果トランジスタが下層半導体層（５、６ａ）に形成されており、一方Ｓｉ層１５には、概略ｎ型ソースドレイン領域（２５、２６）及びｎ＋型ソースドレイン領域（２４、２７）が設けられ、Ｓｉ層６ｂには、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２５、２６）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルＭＩＳ電界効果トランジスタが上層半導体層（１５、６ｂ）に形成されている。（これが二重半導体層部を構成している。）またシリコン窒化膜（Ｓｉ３Ｎ４）４上には、選択的にシリコン窒化膜（Ｓｉ３Ｎ４）１１が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１１上には、選択的にシリコン酸化膜（ＳｉＯ２）１２が設けられ、シリコン酸化膜（ＳｉＯ２）１２上にｐ型の一対のＳｉ層１４が設けられ、一対のＳｉ層１４の対向する側面間にｐ型のＳｉ層１６が挟まれて設けられている構造からなる単層半導体層（１４、１６）が設けられ、単層半導体層（１４、１６）はシリコン酸化膜（ＳｉＯ２）１２上に選択的に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）１３により素子分離されており、Ｓｉ層１６の周囲には、ゲート酸化膜（ＳｉＯ２）１８を介して包囲型ゲート電極（ＷＳｉ）２０がシリコン窒化膜（Ｓｉ３Ｎ４）１１上に設けられ、包囲型ゲート電極２０の上面部の側壁にはサイドウォール２８が設けられ、Ｓｉ層１４には、概略ｎ型ソースドレイン領域（２５、２６）及びｎ＋型ソースドレイン領域（２４、２７）が設けられ、Ｓｉ層１６には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２５、２６）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルＭＩＳ電界効果トランジスタが単層半導体層（１４、１６）に形成されている。（これが単層半導体層部を構成している。）また二重半導体層部のＰチャネルＭＩＳ電界効果トランジスタのドレイン領域及びＮチャネルＭＩＳ電界効果トランジスタのドレイン領域、単層半導体層部のＮチャネルＭＩＳ電界効果トランジスタのドレイン領域は導電膜２１により側面接続されている。この３個のＭＩＳ電界効果トランジスタをミラー反転し、６個のＭＩＳ電界効果トランジスタが形成され、適宜２層のＣｕ配線（３５、４１）により接続されて、二重半導体層部のＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組で情報保持用のフリップフロップを、単層半導体層部のＮチャネルＭＩＳ電界効果トランジスタ２個で読み出しあるいは書き込み用のワードトランジスタを、構成したＣＭＯＳ型ＳＲＡＭのメモリーセルを示している。
【００１３】
図３（ｑ−ｑ矢視断面図、ビット線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、下から順にシリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン窒化膜（Ｓｉ３Ｎ４）１１、シリコン酸化膜（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）４間にはＳｉ層６ａが、シリコン窒化膜（Ｓｉ３Ｎ４）１３間にはＳｉ層６ｂが設けられ、Ｓｉ層６ａ及びＳｉ層６ｂの周囲には、それぞれゲート酸化膜（ＳｉＯ２）１７を介して一体化包囲型ゲート電極（ＷＳｉ）１９がシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一体化包囲型ゲート電極１９の上面部の側壁にはサイドウォール２８が設けられている二重半導体層部のＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタのチャネル領域の側断面図を示している。
【００１４】
図４（ｒ−ｒ矢視断面図、ビット線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン窒化膜（Ｓｉ３Ｎ４）１１が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１１上には、選択的にシリコン酸化膜（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１３間にはＳｉ層１６が設けられ、Ｓｉ層１６の周囲には、ゲート酸化膜（ＳｉＯ２）１８を介して包囲型ゲート電極（ＷＳｉ）２０がシリコン窒化膜（Ｓｉ３Ｎ４）１１上に設けられ、包囲型ゲート電極２０の上面部の側壁にはサイドウォール２８が設けられ、包囲型ゲート電極２０はワード線に接続されている単層半導体層部のＮチャネルＭＩＳ電界効果トランジスタのチャネル領域の側断面図を示している。
【００１５】
図５（ｓ−ｓ矢視断面図、接地線に沿う方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、選択的にＳｉ層５を素子分離するシリコン窒化膜（Ｓｉ３Ｎ４）４が設けられ、Ｓｉ層５及びシリコン窒化膜（Ｓｉ３Ｎ４）４上には、シリコン窒化膜（Ｓｉ３Ｎ４）１１が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１１上には、選択的にシリコン酸化膜（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１３が設けられ、シリコン酸化膜（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１３間には、上部にシリコン窒化膜（Ｓｉ３Ｎ４）１１が設けられたＳｉ層５の直上部に、シリコン酸化膜（ＳｉＯ２）２２で包囲された空孔２３を介して下面及び側面にシリコン酸化膜（ＳｉＯ２）２２を有し、ｎ＋型ソース領域２４が形成されたＳｉ層１５が設けられ、ｎ＋型ソース領域２４に接地線が接続されているＮチャネルＭＩＳ電界効果トランジスタのソース領域を示している。
【００１６】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）それぞれ絶縁膜上に積層した単結晶シリコンからなる二重半導体層（下層半導体層及び上層半導体層からなるＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成できるため、あるいは単層半導体層（ＳＯＩ基板）を設け、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
また下地の絶縁膜の影響のない結晶性が極めて良好な半導体層の個所にのみチャネル領域を形成できるため、安定した特性を持つＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極によりチャネル領域を完全に包囲して形成できるため、チャネル以外の電流経路を遮断でき、完全なチャネル制御が可能であり、バックチャネルリークを改善する（ＣＭＯＳのＳＯＩ化を実現するために絶対に克服しなくてはならない課題）ばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることも可能である。
また容易な製造プロセスにより、積層した上下層の単結晶半導体層を形成でき、下層半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に上層半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成できることにより、表面(上面)の占有面積の微細化によるメモリーセルサイズの微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化によるメモリーセルサイズの微細化を達成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約７０％の微細化が可能である。
またＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層（ＳＯＩ基板）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜あるいはそれぞれの領域を同電圧に接続する導電膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成個所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また二重半導体層部の上層及び下層半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できることによる高速化を、空孔を包囲する薄い絶縁膜を設けることにより、一体化包囲型ゲート電極と上層及び下層半導体層に形成されたソースドレイン領域間の電流リークを防止できることによる高信頼性を、実現することが可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を得ることができる。
【００１７】
次いで本発明に係る半導体装置における第１の実施例の第１の製造方法について図２〜図４１を参照し、ワード線に平行方向を示す模式側断面図（ｐ−ｐ矢視断面図）を用いて説明するが、主要な工程においては、ビット線に平行方向を示す模式側断面図（ｑ−ｑ矢視断面図、ｒ−ｒ矢視断面図、ｓ−ｓ矢視断面図）も適宜追加して説明する。（ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１８】
図６
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００１９】
図７
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層４３を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層４３を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜４４を成長する。
【００２０】
図８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２１】
図９
次いで露出した縦（垂直）方向エピタキシャルＳｉ層４３の側面にｎ型の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。次いでエピタキシャルＳｉ層５の表面を９００℃程度で酸化し、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。
【００２２】
図１０
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜４４及び縦（垂直）方向エピタキシャルＳｉ層４３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。（開孔部の径は１００ｎｍ程度なので十分埋め込み可能である。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びエピタキシャルＳｉ層５の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）８及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７を開孔部に平坦に埋め込む。（この領域が縦（垂直）方向エピタキシャルＳｉ層４３を置換させた埋め込み絶縁膜７となり、素子分離領域の一部となる。）
【００２３】
図１１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、エピタキシャルＳｉ層５の一部及びシリコン窒化膜（Ｓｉ３Ｎ４）７の一部を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、５０ｎｍ程度のタングステン膜（Ｗ）８を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びＳｉ層５の平坦面上のタングステン膜８を化学的機械研磨（ＣＭＰ）し、タングステン膜８を開孔部に平坦に埋め込む。
【００２４】
図１２
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）１１を５ｎｍ程度成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）１３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３、シリコン酸化膜（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１１を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いでレジスト（図示せず）を除去する。
【００２５】
図１３
次いで露出したエピタキシャルＳｉ層５上にｐ型の縦（垂直）方向エピタキシャルＳｉ層４５を成長する。（若干横（水平）方向にも成長する。）次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１３の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層４５を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜４６を成長する。
【００２６】
図１４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２７】
図１５
次いで露出した縦（垂直）方向エピタキシャルＳｉ層４５の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１４を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）１３の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）１３は素子分離領域となる。次いでＳｉ層１４の表面を９００℃程度で酸化し、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。
【００２８】
図１６
次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）１３をマスク層として、タングステン膜４６、エピタキシャルＳｉ層４５及びエピタキシャルＳｉ層５を順次異方性ドライエッチングし、開孔部を形成する。次いでスパッタにより、６０ｎｍ程度のタングステン膜（Ｗ）２１を成長する。（開孔部幅は１００ｎｍ程度なので十分埋め込み可能である。）次いでシリコン窒化膜（Ｓｉ３Ｎ４）１３及びエピタキシャルＳｉ層１４の平坦面上のタングステン膜２１及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、タングステン膜２１を開孔部に平坦に埋め込む。
【００２９】
図１７（ｐ−ｐ矢視断面図）、図１８（ｑ−ｑ矢視断面図)及び図１９（ｒ−ｒ矢視断面図)
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４７を成長する。
【００３０】
図２０（ｐ−ｐ矢視断面図）、図２１（ｑ−ｑ矢視断面図)及び図２２（ｒ−ｒ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４７、Ｓｉ層１４、シリコン窒化膜（Ｓｉ３Ｎ４）１３（Ｓｉ層１４の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１２を選択的に順次異方性ドライエッチングする。レジストはそのままにして、連続して露光描画装置による通常のリソグラフィー技術を利用し、二重半導体層部のみを開孔する第２のレジスト（図示せず）を追加し、２層のレジストをマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１１、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層５の幅方向の両側に存在）Ｓｉ層５、及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、単層半導体層部及び二重半導体層部の一部に深さの異なる開孔部を形成する。次いで２層のレジスト（図示せず）を除去する。（図２１及び図２２における波線は側断面より若干奥のＳｉ層５及びＳｉ層１４を図示している。）
【００３１】
図２３（ｐ−ｐ矢視断面図）、図２４（ｑ−ｑ矢視断面図)及び図２５（ｒ−ｒ矢視断面図)
次いで露出したＳｉ層５及びＳｉ層１４の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層６ａ、Ｓｉ層６ｂ及びＳｉ層１６を同時成長し、一部の下部に空孔を有する二重半導体層部の下層半導体層（５、６ａ）、上層半導体層（１４、６ｂ）及び単層半導体層（１４、１６）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
【００３２】
図２６（ｐ−ｐ矢視断面図）、図２７（ｑ−ｑ矢視断面図)及び図２８（ｒ−ｒ矢視断面図)
次いで露出しているＳｉ層６ａ、Ｓｉ層６ｂ及びＳｉ層１６の全周囲を酸化し、５ｎｍ程度の二重半導体層部のゲート酸化膜（ＳｉＯ２）１７及び単層半導体層部のゲート酸化膜（ＳｉＯ２）１８を成長する。次いでＳｉ層６ｂを貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層６ａに閾値電圧制御用の硼素のイオン注入をおこなう。（二重半導体層部のみを開孔するマスクプロセスを使用してもよい。）次いで１０ｋｅｖ程度の加速電圧でＳｉ層６ｂ及びＳｉ層１６に閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型半導体層をｐ型半導体層に変換する。）次いで化学気相成長により、二重半導体層部のゲート酸化膜（ＳｉＯ２）１７及び単層半導体層部のゲート酸化膜（ＳｉＯ２）１８の全周囲を含む全面に開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４７上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた二重半導体層部の一体化包囲型ゲート電極（ＷＳｉ）１９及び単層半導体層部の包囲型ゲート電極（ＷＳｉ）２０が形成される。次いで１０００℃程度で熱処理し、それぞれのチャネル領域を活性化する。
【００３３】
図２９（ｐ−ｐ矢視断面図）及び図３０（ｓ−ｓ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及び一体化包囲型ゲート電極１９をマスク層として、シリコン酸化膜（ＳｉＯ２）４７、Ｓｉ層１４及びシリコン酸化膜（ＳｉＯ２）１２を選択的に順次異方性ドライエッチングし、Ｓｉ層５上のシリコン窒化膜（Ｓｉ３Ｎ４）１１の表面を露出する開孔部を形成する。
【００３４】
図３１（ｐ−ｐ矢視断面図）及び図３２（ｓ−ｓ矢視断面図)
次いでレジスト（図示せず）及び一体化包囲型ゲート電極１９をマスク層として、Ｓｉ層５にｐ＋型ソースドレイン領域（９、１０）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）
【００３５】
図３３（ｐ−ｐ矢視断面図）及び図３４（ｓ−ｓ矢視断面図)
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により露出したＳｉ層６ｂの側面にｐ型の横（水平）方向エピタキシャルＳｉ層１５を成長し、下部に空孔２３を有する二重半導体層部の上層半導体層（６ｂ、１５）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
【００３６】
図３５（ｐ−ｐ矢視断面図）及び図３６（ｓ−ｓ矢視断面図)
次いで残されたシリコン酸化膜（ＳｉＯ２）４７をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型ゲート電極（ＷＳｉ）（１９、２０）及びシリコン窒化膜（Ｓｉ３Ｎ４）１３をマスク層として、Ｓｉ層１５にｎ型ソースドレイン領域（２５、２６）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、Ｓｉ層１５及び一体化包囲型ゲート電極１９をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３（Ｓｉ層１５の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１２を選択的に順次異方性ドライエッチングし、Ｓｉ層５上のシリコン窒化膜（Ｓｉ３Ｎ４）１１の表面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３７】
図３７（ｐ−ｐ矢視断面図）及び図３８（ｓ−ｓ矢視断面図)
次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、Ｓｉ層１５とシリコン窒化膜（Ｓｉ３Ｎ４）１３の間隙（４０ｎｍ程度）を埋め込み、Ｓｉ層１５の下面、一体化包囲型ゲート電極（ＷＳｉ）１９の中間部の側面、シリコン酸化膜（ＳｉＯ２）１２の側面及びＳｉ層５上のシリコン窒化膜（Ｓｉ３Ｎ４）１１の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２２を形成し、シリコン酸化膜（ＳｉＯ２）２２に包囲された空孔２３を設け、包囲型ゲート電極（ＷＳｉ）（１９、２０）の上面部の側壁にサイドウォール（ＳｉＯ２）２８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２８及び包囲型ゲート電極（ＷＳｉ）（１９、２０）をマスク層として、ｎ＋型ソースドレイン領域（２４、２７）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、二重半導体層部の下層半導体層（５、６ａ）にｐ＋型ソースドレイン領域（９、１０）を、二重半導体層部の上層半導体層（６ｂ、１５）及び単層半導体層（１４、１６）にｎ型ソースドレイン領域（２５、２６）及びｎ＋型ソースドレイン領域（２４、２７）を形成する。
【００３８】
図３９（ｐ−ｐ矢視断面図）
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜２９を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３０、ＰＳＧ膜２９、シリコン窒化膜（Ｓｉ３Ｎ４）１３、シリコン酸化膜（ＳｉＯ２）１２及びシリコン窒化膜（Ｓｉ３Ｎ４）１１を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ３１を成長する。次いで化学気相成長により、タングステン（Ｗ）３２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）３１を有する導電プラグ（Ｗ）３２を形成する。
【００３９】
図４０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、３００ｎｍ程度の絶縁膜（ＳｉＯＣ）３３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）３０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により３００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３４を有する第１層目のＣｕ配線３５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３６を成長する。
【００４０】
図４１（ｐ−ｐ矢視断面図）
次いで化学気相成長により、４００ｎｍ程度の絶縁膜（ＳｉＯＣ）３７を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３８を成長する。次いで化学気相成長により、５００ｎｍ程度の絶縁膜（ＳｉＯＣ）３９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜３９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）３８がエッチングストッパー膜となる。）レジスト（図示せず）はそのままで、連続して露光描画装置による通常のリソグラフィー技術を利用し、第２のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３８及びＳｉＯＣ膜３７及びシリコン窒化膜（Ｓｉ３Ｎ４）３６を異方性ドライエッチングし、２段目の開孔部を形成する。次いですべてのレジスト（図示せず）を除去する。
【００４１】
図２（ｐ−ｐ矢視断面図）、図３（ｑ−ｑ矢視断面図)、図４（ｒ−ｒ矢視断面図)及び図５（ｓ−ｓ矢視断面図)
次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）４０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により９００ｎｍ程度のＣｕを成長する。（配線部は５００ｎｍ程度）次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）４０を有するＣｕ配線４１を形成する。（いわゆるデュアルダマシン法によりＣｕ配線を形成する。）次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）４２を成長し、本願発明のＤＳ３Ｇ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）を完成する。
【実施例２】
【００４２】
図４２は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部（ワード線に平行方向）を示しており、１〜４２は図２と同じ物を，４８はサイドウォール（ＳｉＯ２）を示している。
同図においては、ワードトランジスタが第１層目の半導体層に形成されていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。
本実施例においては、製造方法がやや複雑になるが、第１の実施例と同様の効果を得ることができる。
【実施例３】
【００４３】
図４３は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部（ワード線に平行方向）を示しており、１〜４、７〜１３、１７〜４２は図２と同じ物を、４９はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（二重半導体層部の下層半導体層でソースドレイン領域形成部）、５０ａはｎ型の横（水平）方向エピタキシャル歪みＳｉ層（二重半導体層部の下層半導体層でチャネル領域形成部）、５０ｂはｐ型の横（水平）方向エピタキシャル歪みＳｉ層（二重半導体層部の上層半導体層でチャネル領域形成部）、５１はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（単層半導体層でソースドレイン領域形成部）、５２はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（二重半導体層部の上層半導体層でソースドレイン領域形成部）、５３はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（単層半導体層でチャネル領域形成部）を示している。
同図においては、二重半導体層及単層半導体層共に一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【実施例４】
【００４４】
図４４〜図５５は本発明の半導体装置における第４の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図４４は模式平面図、図４５は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）図４６〜図５５は製造方法の工程断面図である。
図４５は本発明の半導体装置における第４の実施例で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜１５、１７、１９、２１〜４２は図２と同じ物を、５４はシリコン酸化膜（ＳｉＯ２）、５５はｐ型の縦（垂直）方向エピタキシャルＳｉ層、５６はｎ＋型ソース領域、５７はｎ型ソース領域、５８はｎ型ドレイン領域、５９はｎ＋型ドレイン領域、６０は縦型のＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）、６１は縦型のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）、６２はシリコン窒化膜（Ｓｉ３Ｎ４）を示している。
同図においては、ワードトランジスタが第２層目の半導体層上に形成された縦型のＭＩＳ電界効果トランジスタからなっていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ビット線の配線を柱状構造の半導体層の直上部で取ることができるため、従来例に比較し、ＣＭＯＳ型ＳＲＡＭのメモリーセルサイズを約６５％に縮小することが可能で、さらなる高集積化を実現することができる。
【００４５】
次いで本発明に係る半導体装置における第４の実施例の製造方法について図４６〜図５５及び図４５（ｐ−ｐ矢視断面図）を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００４６】
図６〜図１９の工程をおこなった後、図４６〜図５５の工程をおこなう。
【００４７】
図４６（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４７、Ｓｉ層１４、シリコン窒化膜（Ｓｉ３Ｎ４）１３（Ｓｉ層１４の幅方向の両側に存在）、シリコン酸化膜（ＳｉＯ２）１２、シリコン窒化膜（Ｓｉ３Ｎ４）１１、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層５の幅方向の両側に存在）、Ｓｉ層５及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、二重半導体層の一部に開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００４８】
図４７（ｐ−ｐ矢視断面図）
次いで露出したＳｉ層５及びＳｉ層１４の側面間にｎ型の横（水平）方向エピタキシャルＳｉ層６ａ及びＳｉ層６ｂを同時成長し、一部の下部に空孔を有する下層半導体層（５、６ａ）及び上層半導体層（１４、６ｂ）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層６ａ及びＳｉ層６ｂの全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１７を成長する。次いでＳｉ層６ｂを貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層６ａに閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層６ｂに閾値電圧制御用の硼素のイオン注入をおこなう。（ｎ型半導体層をｐ型半導体層に変換する。）次いで化学気相成長により、下層半導体層及び上層半導体層のゲート酸化膜（ＳｉＯ２）１７の全周囲を含む全面に開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４７上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた二重半導体層部の一体化包囲型ゲート電極（ＷＳｉ）１９が形成される。次いで１０００℃程度で熱処理し、チャネル領域を活性化する。
【００４９】
図４８（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、一体化包囲型ゲート電極１９、導電膜（ＷＳｉ）２１及びシリコン窒化膜（Ｓｉ３Ｎ４）１３をマスク層として、シリコン酸化膜（ＳｉＯ２）４７、Ｓｉ層１４及びシリコン酸化膜（ＳｉＯ２）１２を選択的に順次異方性ドライエッチングし、Ｓｉ層５上のシリコン窒化膜（Ｓｉ３Ｎ４）１１の表面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで一体化包囲型ゲート電極１９をマスク層として、Ｓｉ層５にｐ＋型ソースドレイン領域（９、１０）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）
【００５０】
図４９（ｐ−ｐ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により露出したＳｉ層６ｂの側面にｐ型の横（水平）方向エピタキシャルＳｉ層１５を成長し、下部に空孔２３を有する上層半導体層（１５、６ｂ）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで一体化包囲型ゲート電極（ＷＳｉ）１９及びシリコン酸化膜（ＳｉＯ２）４７をマスク層として、Ｓｉ層１５にｎ型ソースドレイン領域（２５、２６）形成用の燐のイオン注入をおこなう。次いで残されたシリコン酸化膜（ＳｉＯ２）４７をエッチング除去する。この際イオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）もエッチング除去される。（ここではｎ型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型ソースドレイン領域は図示しておく。）
【００５１】
図５０（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、Ｓｉ層１５及び一体化包囲型ゲート電極１９をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１３（Ｓｉ層１５の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１２を選択的に順次異方性ドライエッチングし、Ｓｉ層５上のシリコン窒化膜（Ｓｉ３Ｎ４）１１の表面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、Ｓｉ層１５とシリコン窒化膜（Ｓｉ３Ｎ４）１３の間隙（４０ｎｍ程度）を埋め込み、Ｓｉ層１５の下面、一体化包囲型ゲート電極（ＷＳｉ）１９の中間部の側面、シリコン酸化膜（ＳｉＯ２）１２の側面、導電膜２１の側面及びＳｉ層５上のシリコン窒化膜（Ｓｉ３Ｎ４）１１の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２２を形成し、シリコン酸化膜（ＳｉＯ２）２２に包囲された空孔２３を設け、一体化包囲型ゲート電極（ＷＳｉ）１９の上面部の側壁にサイドウォール（ＳｉＯ２）２８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）２８及び一体化包囲型ゲート電極（ＷＳｉ）１９をマスク層として、ｎ＋型ソースドレイン領域（２４、２７）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。（ここではｎ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ＋型ソースドレイン領域は図示しておく。）
【００５２】
図５１（ｐ−ｐ矢視断面図）
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）５４を成長する。次いで化学的機械研磨（ＣＭＰ）し、一体化包囲型ゲート電極（ＷＳｉ）１９上に成長したシリコン酸化膜（ＳｉＯ２）５４を除去し、平坦化する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）５４を選択的に異方性ドライエッチングし、Ｓｉ層１４の表面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００５３】
図５２（ｐ−ｐ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により露出したＳｉ層１４上にｐ型の縦（垂直）方向エピタキシャルＳｉ層５５を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）５４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層５５を除去し、平坦化する。
【００５４】
図５３（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びＳｉ層５５をマスク層として、シリコン酸化膜（ＳｉＯ２）５４を選択的に異方性ドライエッチングし、Ｓｉ層５５の側面及びＳｉ層１４の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでシリコン酸化膜（ＳｉＯ２）５４及び一体化包囲型ゲート電極（ＷＳｉ）１９をマスク層として、Ｓｉ層１４及びＳｉ層５５の上面にｎ型ソースドレイン領域（５７、５８）形成用の燐のイオン注入をおこなう。連続してｎ＋型ソースドレイン領域（５６、５９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を等方性ドライエッチングする。（ここではｎ型及びｎ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型及びｎ＋型ソースドレイン領域は図示しておく。）
【００５５】
図５４（ｐ−ｐ矢視断面図）
次いで熱酸化し、露出したＳｉ層５５の側面及びＳｉ層１４の上面に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）６０を成長する。次いで開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）５４上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた縦型のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）６１が形成される。
【００５６】
図５５（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及びＳｉ層５５をマスク層として、包囲型ゲート電極（ＷＳｉ）６１の上部を５０ｎｍ程度異方性ドライエッチングする。連続してゲート酸化膜（ＳｉＯ２）６０の上部を５０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）５４上に成長したシリコン窒化膜（Ｓｉ３Ｎ４）を除去し、開孔部にシリコン窒化膜（Ｓｉ３Ｎ４）６２を平坦に埋め込む。次いでＲＴＰ法により活性化及び深さ制御用のアニールをおこない、二重半導体層部の下層半導体層（５、６ａ）にｐ＋型ソースドレイン領域（９、１０）を、二重半導体層部の上層半導体層（１５、６ｂ）にｎ型ソースドレイン領域（２５、２６）及びｎ＋型ソースドレイン領域（２４、２７）を、単層半導体層１４及び柱状構造の半導体層５５にｎ型及びｎ＋型ソースドレイン領域（５６、５７、５８、５９）を形成する。
【００５７】
次いで図３９〜図４１の工程をおこなった後、図４５の工程をおこなう。
【００５８】
図４５（ｐ−ｐ矢視断面図）
次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）４０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により９００ｎｍ程度のＣｕを成長する。（配線部は５００ｎｍ程度）次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）４０を有するＣｕ配線４１を形成する。（いわゆるデュアルダマシン法によりＣｕ配線を形成する。）次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）４２を成長し、本願発明のＤＳ３Ｇ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）を完成する。
【実施例５】
【００５９】
図５６は本発明の半導体装置における第５の実施例で、シリコン（Ｓｉ）基板を使用し、ＤＳ３Ｇ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜１５、１７、１９、２１〜４２は図２と同じ物を、５５〜６２は図４５と同じ物を示している。
同図においては、ワードトランジスタが第１層目の半導体層上に形成された縦型のＭＩＳ電界効果トランジスタからなっていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。（図４５との相違はワードトランジスタを構成する縦型のＭＩＳ電界効果トランジスタが第１層目の半導体層上に形成されるか、第２層目の半導体層上に形成されるかである。）
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、第４の実施例同様、ビット線の配線を柱状構造の半導体層の直上部で取ることができるため、従来例に比較し、ＣＭＯＳ型ＳＲＡＭのメモリーセルサイズを約６５％に縮小することが可能で、さらなる高集積化を実現することができる。
【００６０】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、シリコン型半導体層によるＳＯＩ構造のＣＭＯＳ型ＳＲＡＭを形成する場合を説明しているが、これに限定されず、他の単体半導体層あるいは化合物半導体層によるＳＯＩ構造に適用することも可能である。
また上記実施例においては、下層半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、上層半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成したＣＭＯＳ型半導体集積回路（ＣＭＯＳ型ＳＲＡＭ）を形成しているが、これを逆にして形成してもよい。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
また本願発明はＣＭＯＳ型ＳＲＡＭに限定されず、ＣＭＯＳを主体とするさまざまな論理回路に適用することも可能である。
【産業上の利用可能性】
【００６１】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置（特にＣＭＯＳ型ＳＲＡＭ）を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００６２】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    ｎ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の下層半導体層でソースドレイン領域形成部）
６ａ  ｎ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の下層半導体層でチャネル領域形成部）
６ｂ  ｐ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の上層半導体層でチャネル領域形成部）
７    埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
８    導電膜（Ｗ）
９    ｐ＋型ソース領域
１０  ｐ＋型ドレイン領域
１１  シリコン窒化膜（Ｓｉ３Ｎ４）
１２  シリコン酸化膜（ＳｉＯ２）
１３  素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
１４  ｐ型の横（水平）方向エピタキシャルＳｉ層（単層半導体層でソースドレイン領域形成部）
１５  ｐ型の横（水平）方向エピタキシャルＳｉ層（二重半導体層部の上層半導体層でソースドレイン領域形成部）
１６  ｐ型の横（水平）方向エピタキシャルＳｉ層（単層半導体層でチャネル領域形成部）
１７  二重半導体層部のゲート酸化膜（ＳｉＯ２）
１８  単層半導体層部のゲート酸化膜（ＳｉＯ２）
１９  一体化包囲型ゲート電極（ＷＳｉ、二重半導体層部）
２０  包囲型ゲート電極（ＷＳｉ、単層半導体層部）
２１  導電膜（Ｗ、側面接続用）
２２  シリコン酸化膜（ＳｉＯ２）
２３  空孔
２４  ｎ＋型ソース領域
２５  ｎ型ソース領域
２６  ｎ型ドレイン領域
２７  ｎ＋型ドレイン領域
２８  サイドウォール（ＳｉＯ２）
２９  燐珪酸ガラス（ＰＳＧ）膜
３０  シリコン窒化膜（Ｓｉ３Ｎ４）
３１  バリアメタル（ＴｉＮ）
３２  導電プラグ（Ｗ）
３３  ＳｉＯＣ膜
３４  バリアメタル（ＴａＮ）
３５  Ｃｕ配線（Ｃｕシード層含む）
３６  バリア絶縁膜（Ｓｉ３Ｎ４）
３７  ＳｉＯＣ膜
３８  シリコン窒化膜（Ｓｉ３Ｎ４）
３９  ＳｉＯＣ膜
４０  バリアメタル（ＴａＮ）
４１  Ｃｕ配線（Ｃｕシード層含む）
４２  バリア絶縁膜（Ｓｉ３Ｎ４）
４３  ｎ型の縦（垂直）方向エピタキシャルＳｉ層
４４  選択化学気相成長導電膜（Ｗ）
４５  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
４６  選択化学気相成長導電膜（Ｗ）
４７  シリコン酸化膜（ＳｉＯ２）
４８  サイドウォール（ＳｉＯ２）
４９  ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（二重半導体層部の下層半導体層でソースドレイン領域形成部）
５０ａ  ｎ型の横（水平）方向エピタキシャル歪みＳｉ層（二重半導体層部の下層半導体層でチャネル領域形成部）
５０ｂ  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（二重半導体層部の上層半導体層でチャネル領域形成部）
５１  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（単層半導体層でソースドレイン領域形成部）
５２  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（二重半導体層部の上層半導体層でソースドレイン領域形成部）
５３  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（単層半導体層でチャネル領域形成部）
５４  シリコン酸化膜（ＳｉＯ２）
５５  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
５６  ｎ＋型ソース領域
５７  ｎ型ソース領域
５８  ｎ型ドレイン領域
５９  ｎ＋型ドレイン領域
６０  縦型のＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）
６１  縦型のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
６２  シリコン窒化膜（Ｓｉ３Ｎ４）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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