(57)【要約】【課題】低温対応のデバイス素子構造にもグラフェン配線構造を適用でき、素子特性の向上をはかる。【解決手段】グラフェン配線を用いた半導体装置であって、半導体素子１４が形成された基板１０と、基板１０上に接続用絶縁膜２０を介して貼り付けられた、グラフェン配線を有するグラフェン配線構造３０と、グラフェン配線構造３０及び接続用絶縁膜２０を貫通して設けられ、半導体素子１４の一部とグラフェン配線とを接続する貫通ビア４０と、を具備した。【選択図】      図１
2014053530.tif 000002
【特許請求の範囲】
【請求項１】
４００℃以下の温度で半導体素子が形成された基板と、
Ｃｏ或いはＮｉ金属からなり、グラフェン層を成長させるための高温における凝集耐性のための高融点金属が添加された触媒層と該触媒層上に形成されたグラフェン層とを含むグラフェン配線を有し、前記基板上に接続用絶縁膜を介して貼り付けられたグラフェン配線構造と、
前記グラフェン配線構造及び前記接続用絶縁膜を貫通して設けられ、前記半導体素子の一部と前記グラフェン配線とを接続する貫通ビアと、
を具備したことを特徴とする半導体装置。
【請求項２】
半導体素子が形成された基板と、
前記基板上に接続用絶縁膜を介して貼り付けられた、グラフェン配線を有するグラフェン配線構造と、
前記グラフェン配線構造及び前記接続用絶縁膜を貫通して設けられ、前記半導体素子の一部と前記グラフェン配線とを接続する貫通ビアと、
を具備したことを特徴とする半導体装置。
【請求項３】
前記グラフェン配線は、Ｃｏ或いはＮｉ金属からなり、グラフェン層を成長させるための触媒層と、該触媒層上に形成されたグラフェン層とを含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記触媒層は、高温における凝集耐性のための高融点金属が添加されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記基板は、前記半導体素子が４００℃以下の温度で作製されたものであることを特徴とする請求項２〜４の何れかに記載の半導体装置。
【請求項６】
半導体素子が形成された第１の基板上に、グラフェン層を有する第２の基板を、接続用絶縁膜を介して貼り付ける工程と、
前記グラフェン層を配線パターンに加工することによりグラフェン配線を形成する工程と、
前記第２の基板及び前記接続用絶縁膜を貫通して、前記半導体素子の一部と前記グラフェン配線とを接続するためのコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
半導体素子が形成された第１の基板上に、グラフェン配線を形成するためのグラフェン層が一部に形成された第２の基板を、接続用絶縁膜を介して貼り付ける工程と、
前記グラフェン層を配線パターンに加工することにより前記グラフェン配線を形成する工程と、
前記第２の基板及び前記接続用絶縁膜を貫通して、前記半導体素子の一部と前記グラフェン配線とを接続するためのコンタクトホールを形成する工程と、
前記コンタクトホール内に導電材料を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記第２の基板は、前記第１の基板に設けられた合わせマークを用いて前記第１の基板上に貼り付けられることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、グラフェン配線を用いた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、金属配線に替わるグラフェンを用いたグラフェン配線構造が注目されている。グラフェンは、カーボンナノチューブと同様に量子化伝導特性（バリステック伝導特性）を有し量子化伝導をするので、長距離配線の電気伝導により有利である。さらに、グラフェン構造自体が極薄膜であり、ＣＶＤ法にて成膜することが可能であることから、デバイス配線形成プロセスに対して優れた整合性を有している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−７０９１１号公報
【特許文献２】特開２００７−８８３７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
発明が解決しようとする課題は、低温対応のデバイス素子構造にもグラフェン配線構造を適用でき、素子特性の向上に寄与し得る半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、半導体素子が形成された半導体基板と、前記基板上に接続用絶縁膜を介して貼り付けられた、グラフェン配線を有するグラフェン配線構造と、前記グラフェン配線構造及び前記接続用絶縁膜を貫通して設けられ、前記半導体素子の一部と前記グラフェン配線とを接続する貫通ビアと、を具備している。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係わる半導体装置の概略構造を示す断面図。
【図２】図１の半導体装置の製造工程の前半を示す断面図。
【図３】図１の半導体装置の製造工程の後半を示す断面図。
【図４】第２の実施形態に係わる半導体装置の概略構造を示す断面図。
【図５】図４の半導体装置の製造工程の前半を示す断面図。
【図６】図４の半導体装置の製造工程の後半を示す断面図。
【図７】図４の半導体装置におけるグラフェン配線部を抜き出して示す斜視図。
【図８】第３の実施形態に係わる半導体装置の概略構造を示す断面図。
【発明を実施するための形態】
【０００７】
グラフェン配線を用いた半導体装置にあっては、次のような問題がある。即ち、ＣＶＤ法でグラフェンを成膜するに際し、ＣＶＤ成膜のソースガスとして、例えばエタノールやアセチレンが用いられる。これらのソースガスを分解し触媒金属上にグラフェンを成膜するためには、より低温成膜が可能なプラズマＣＶＤ法においても通常、少なくとも４５０℃以上の成膜温度が必要である。
【０００８】
一方、配線層の下層のデバイス構造として、例えば磁気変態型のメモリ素子や、イオン変化型のメモリ素子構造を用いる場合、前述のような４５０℃以上のグラフェンＣＶＤ成膜温度では、メモリ素子の相構造が変化する或いは崩れてしまうため、このような温度帯を用いることはできない。ＣＶＤ法として熱分解ＣＶＤ法を用いる場合は、更に高温（一般的に６００℃以上）が必要である。また、ＣＶＤ成膜温度が下がってくると、グラフェンシート内に入る欠陥密度の割合が増加し、電子（キャリア）の散乱原因となり、配線抵抗を増加させてしまう。
【０００９】
このように、グラフェン層を成膜するための温度が高いために、低温対応のデバイス素子構造にグラフェン配線構造を適用することは困難である。本実施形態では、上記の課題を解決し、低温対応のデバイス素子構造にもグラフェン配線構造を適用可能にし、素子特性の向上をはかる。
【００１０】
以下、実施形態の半導体装置を、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係わる半導体装置の概略構造を示す断面図である。
【００１２】
Ｓｉ基板（半導体基板）１１の上方にメモリ素子等からなる半導体素子１４を形成した第１の基板１０の上に、絶縁膜２０（２１，２２）を介して、グラフェン配線を有するグラフェン配線構造（第２の基板）３０が積層されている。即ち、第１の基板１０と第２の基板３０とが、絶縁膜２０を介して貼り合わせることにより積層されている。
【００１３】
第１の基板１０は、Ｓｉ基板１１上に、磁気変態型のメモリ素子やイオン変化型のメモリ素子等の半導体素子１４を形成したものであり、半導体素子１４は層間絶縁膜１２に設けられた下層コンタクト１４によりＳｉ基板１１と接続されている。ここで、半導体素子１４は、４００℃以下の低温プロセス温度において形成されるものである。
【００１４】
絶縁膜２０は、第１の基板１０側の接続用絶縁膜２１とグラフェン配線構造３０側の接続用絶縁膜２２を貼り合わせることにより一体化したものである。
【００１５】
グラフェン配線構造３０は、絶縁膜２２上に、触媒下地層３１，触媒層３２，グラフェン層３３，グラフェン保護層３４，上層絶縁膜３５の積層構造からなる配線パターンを形成したものであり、配線パターン及び接続用絶縁膜２２上は層間絶縁膜５１により覆われている。
【００１６】
層間絶縁膜５１及びグラフェン配線構造３０を貫通して、第１の基板１０に達する貫通ビア４０が形成されている。そして、層間絶縁膜５１及び貫通ビア４０上に保護絶縁膜５２が形成され、保護絶縁膜５２の一部を除去して上層配線５３が形成されている。
【００１７】
このように本実施形態においては、低温対応の半導体素子を有する基板構造とは別に、グラフェン配線構造形成を別基板で実施し、それをウェハレベルで張り合わせることにより、低温対応の素子向けに超低抵抗のグラフェン配線を適用したデバイス構造を実現している。
【００１８】
次に、本実施形態の半導体装置の製造方法を、図２及び図３を参照して説明する。
【００１９】
図２（ａ）は、低温対応の半導体素子を有する第１の基板１０の構造を示す。この第１の基板１０が貼り合わせ先のベース基盤となる。トランジスタやキャパシタ等の半導体素子が形成されたＳｉ基板１１の上方に、半導体素子１４として、磁気変態型のメモリ素子やイオン変化型のメモリ素子が形成されている。Ｓｉ基板１１と半導体素子１４との間には層間絶縁膜１２が形成され、半導体素子１４は下層コンタクト１３によりＳｉ基板１１と接続されている。ここで、半導体素子１４を含む各部は、通常４００℃以下のプロセス温度において形成される。
【００２０】
このような低温形成デバイスを有する第１の基板１０の上層に、別基板にて作成したグラフェン配線層を接続するための接続用絶縁膜２１を形成する。接続用絶縁膜２１は、通常４００℃以下のプロセス温度において行う。接続用絶縁膜膜２１は、例えばＳｉＯ2 膜である。また、図２（ａ）にはＳｉ基板１１よりも上方に低温対応の半導体素子構造が形成される場合を示したが、必ずしもこれに限らず、低温対応の半導体素子１４がＳｉ基板１１上に直接形成される構造であっても良い。この場合は、半導体素子１４が形成されたＳｉ基板１１上に、接続用絶縁膜２１が成膜される。
【００２１】
図２（ｂ）は、貼り合わせを行う側（取り出し側）の第２の基板３０の構造を示す。下地基板３６には、例えばＳｉ基板を用いる。但し、この下地基板３６は後で切り離して、半導体デバイスからは取り外されるので、高精度に抵抗制御されたＳｉ基板である必要はなく、低規格のＳｉ基板であってもよい。また、複数回にわたって使用をリサイクルする基板であってもよい。さらに、Ｓｉ基板に限らず、ガラス基板などであっても良い。
【００２２】
下地基板３６上に脱離層３７を形成する。この脱離層３７は、アルカリ処理等により選択的に融解される層であり、後工程においてこの脱離層３７により下地基板３６の分離を行う。脱離層３７上に、前述の低温対応半導体素子を含む基板１０と接続するための、接続用絶縁膜２２を成膜する。接続用絶縁膜２２は、例えばＳｉＯ2 膜である。
【００２３】
接続用絶縁膜２２上に、グラフェン層を有する第２の基板３０を形成する。具体的には、まず接続用絶縁膜２２上に、グラフェン層を形成するための触媒下地層３１と、触媒層３２を形成する。触媒下地層３１は、グラフェン層の成長を促進するための層であり、上部触媒層３２の結晶性制御とグラフェン層成長の助触媒としての機能を有する。代表的な触媒下地層材料としてＴｉ，Ｔａ，Ｒｕ，Ｗ，及びこれらの窒化物がある。或いはこれら金属の酸化物でも良い。更にこれらの膜を積層して用いることも可能である。触媒層３２は、グラフェン層を形成するために必要な層であり、配線構造の側壁部に連続して成膜される。触媒材料にはＣｏ，Ｎｉ，Ｆｅ、Ｒｕ、Ｃｕ等の単体金属、又は少なくともこれらの何れかを含む合金、或いはこれらの炭化物等が好ましい。触媒層３２は連続膜であることが望ましく、連続膜となるために少なくとも０．５ｎｍ以上の膜厚が必要である。
【００２４】
続いて、触媒層３２の上にグラフェン層３３を形成する。グラフェン層３３は、グラファイト膜が１層から数１０層程度積層された極薄膜の構造である。グラフェン層３３の形成は、４５０℃以上のプラズマＣＶＤ法或いは熱ＣＶＤ法により行われ、ＣＶＤのソースガスには例えばメタノールやエタノール、アセチレンなどが用いられる。
【００２５】
グラフェンの成長温度は高温であるほど、グラフェンシート中に含まれる欠陥密度が低減されるので、高温成膜が好ましい。但し、通常７００℃以上の高温成膜で行う場合には、下層の触媒層３２である例えばＣｏやＮｉの金属層は、グラフェン成膜の熱工程によって表面凝集を生じる場合がある。表面凝集が大きいと、触媒層３２が不連続となり、それに伴い、触媒層３２上に形成されるグラフェン層３３も不連続となることがある。これを防ぐ目的で、グラフェンを例えば８００℃以上の高温において成長させる場合には、触媒層３２中に高融点金属、例えばＷやＭｏやＩｒを添加した合金触媒層を用いることが有効である。また、触媒層３２を、例えば窒化処理して金属化合物として用いる方法も有効である。
【００２６】
続いて、グラフェン層３３の上に、グラフェン層３３を保護する目的、或いはグラフェン層３３中の電子の移動度を制御する目的で、グラフェン保護層３４を形成する。この保護層３４は、例えばＳｉＯ2 やＳｉＮなどの絶縁膜材料、或いはＮｉやＣｏ，Ｐｔ，Ａｕ，Ｃｒなどの金属層である。そして、保護層３４上には上層絶縁膜３５を形成する。なお、保護層３４は必ずしも必要はなく、省略することも可能である。
【００２７】
次いで、図２（ｃ）に示すように、脱離層３７をアルカリ処理などで融解することにより、接続用絶縁膜２２及びその上の第２の基板３０を、下地基板３６から切り離す。第２の基板３０は、グラフェン層３３がグラフェン上下の絶縁膜構造及び触媒下地層３１、触媒層３２、グラフェン保護膜３４等により挟まれた構造であるので、下地基板３６から切り離しても、基本的にロールしたり、クラッキングすることはない。
【００２８】
なお、触媒層３２やグラフェン層３３の膜応力が高く、下地基板３６から切り離した際に、取り出し構造がロールしたり、クラッキングする場合には、下地基板３６から切り離す前に、上層絶縁膜３５上に仮接合層と支持基板を設けるようにしてもよい。仮接合層には、下層基板３６から脱離するために成膜した脱離層３７とは組成を変化させた膜、或いは膜厚を変化させた膜を用いて、仮接合層は融解しないように制御する。支持基板には、例えばＳｉ基板やガラス基板などを用いる。また、下地基板３６を切り離すために、脱離層３７を用いる代わりに、下地基板３６をＣＭＰやサンドブラスト法などのより切削除去する方法を用いることも可能である。
【００２９】
次いで、図３（ｄ）に示すように、前述した低温対応半導体素子１４を有する第１の基板１０上に、グラフェン層３３を含む第２の基板３０を接合させる。接合は接合用絶縁膜２１，２２を介して行い、これにより低温対応半導体素子１４を有する第１の基板１０の上部にグラフェン層３３を有する構造が積層される。また、この接合はウェハレベルで行われる。
【００３０】
接合部分となる接合用絶縁膜２１，２２は、表面にプラズマ処理を行って絶縁膜表面に例えば−ＯＨ基や−Ｈ基を形成し、絶縁膜同士を機械的に接触させた後、熱処理を施すことにより絶縁膜同士が接着される。ウェハ接合は、真空雰囲気下で行っても、大気雰囲気下で行っても良い。真空雰囲気下で行うことにより、ウェハの接合温度をより低温化できる。プラズマ処理は第１の基板１０側の接続用絶縁膜２１、第２の基板３０側の接続絶縁用膜２２のどちらか片方、或いは両方に行ってよい。第２の基板３０の上部に仮接着層と支持基板を形成している場合は、張り合わせた後、アルカリ処理などにより仮接続層を除去して支持基板から外す。
【００３１】
次いで、図３（ｅ）に示すように、グラフェン層３３及びその周辺層構造（３１，３２，３４，３５）を配線形状に加工するためのリソグラフィとＲＩＥ加工工程を行うことにより、グラフェン配線を形成する。ＲＩＥ加工を容易に行う目的のため、加工のためのハードマスクが成膜されても良い。加工のハードマスクはＳｉＯ2 膜やＳｉＮ膜などの絶縁膜、或いはＴｉＮなどの金属化合物膜である。
【００３２】
次いで、図３（ｆ）に示すように、グラフェン配線を覆うように接続用絶縁膜２２上に層間絶縁膜５１を形成した後に、グラフェン配線と下層の半導体素子１４とを接続するためのコンタクトホール４１を形成する。このコンタクトホール４１は、グラフェン層３３を含むグラフェン配線を貫通し、下層の半導体素子１４の一部に達するように形成される。そして、コンタクトホール４１内に、導電材料として例えばＷを埋め込むことにより貫通ビア４０を形成する。これにより、グラフェン層３３と半導体素子１４とが電気的に接続される。
【００３３】
なお、貫通ビア４０とグラフェン層３３とのコンタクト抵抗をより低減する目的で、コンタクトホール４１の内壁面にＴｉやＴｉＮ，Ｎｉ，Ｃｏなどの金属が形成されていても構わない。また、回路構造として貫通ビア４０をグラフェン配線のみにコンタクトさせる場合は、下層に半導体素子を形成させなくても良い。或いは実際には素子として機能させないダミーの素子領域を設けて貫通ビア４０を設ける構造であっても良い。また、回路構造として、グラフェン層３３にはコンタクトさせず直接半導体素子１４と接続させる場合には、この領域にグラフェン配線構造を形成させず、直接半導体素子に貫通ビアのみを形成する構造を含んでも良い。
【００３４】
これ以降は、上層側の保護絶縁膜５２及び上層配線５３を形成することにより、前記図１に示す構造が実現されることになる。回路構造としてグラフェン配線と上層配線５３を接続させる場合には貫通ビア４０上に上層配線５３を形成すれば良く、グラフェン配線を上層配線５３と接続させる必要がない場合は貫通ビア４０の上部には配線５３を設けず、そのまま貫通ビア４０の上部を保護絶縁膜５２にて被覆する構造であってもよい。
【００３５】
このように本実施形態によれば、低温対応の半導体素子１４を有する第１の基板１０は４００℃以下の低温プロセスで形成し、グラフェン配線を有する第２の基板３０は第１の基板１０とは別に４５０℃以上の高温プロセスで形成し、これらを貼り合わせることにより、第１の基板１０上にグラフェン配線を実現することができる。そしてこの場合、貼り合わせ工程は４００℃以下の温度で良く、第１の基板１０に熱的悪影響を与えることはない。このため、低温対応のデバイス素子構造にも超低抵抗のグラフェン配線構造を適用することができ、これにより素子特性の向上をはかることが可能となる。
【００３６】
また、第１及び第２の基板１０，３０をそれぞれに適した温度で作製することができ、これによっても素子特性の向上をはかることができる。さらに、貫通ビア４０の側面がグラフェン配線に接続されるため、接続面積が大きくなり、接続抵抗が低減される利点もある。
【００３７】
（第２の実施形態）
図４は、第２の実施形態に係わる半導体装置の概略構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３８】
本実施形態が先に説明した第１の実施形態と異なる点は、グラフェン配線構造として、下地基板の配線形成領域に合わせた領域のみにグラフェンを有する構造を用いたことにある。即ち、第２の基板３０には、接続用絶縁膜２２上に形成した絶縁膜６１に、下地基板の配線形成領域に合わせて溝が設けられ、この溝内に触媒下地層３１，触媒層３２，及びグラフェン層３３が形成されている。そして、この溝内に形成されたグラフェン配線部が配線パターンに加工されている。また、第１の基板１０側には、位置合わせのマーク７１が形成されている。
【００３９】
次に、本実施形態の半導体装置の製造方法を図５〜図７を参照して説明する。
【００４０】
図５（ａ）は、低温対応の半導体素子を有する基板構造を示しており、基本的構成は前記図２（ａ）と同様である。これに加えて、第１の基板１０には、ウエハレベルでラフに位置合わせするためのマーク７１が形成されている。なお、このマーク７１は、上方から認識できるものであれば良く、下層コンタクト１３や半導体素子１４の形成時に層間絶縁膜１２内に同時形成することができる。例えば、層間絶縁膜１２内にライン＆スペースのパターンにコンタクト材を埋め込んだものであっても良い。
【００４１】
図５（ｂ）は、貼り合わせを行う側（取り出し側）の構造を示しており、基本的構成は前記図２（ｂ）と同様である。但し、グラフェン配線部を単純に積層するのではなく、配線を形成すべき領域に合わせた一部の領域に形成する。即ち、グラフェン形成側の基板３０において、グラフェン層３３をより形成しやすいようにグラフェン形成のためのパターンニングが成されている。このパターンの形成は、ウェハレベルでの貼り合わせにおいて接続先となる半導体素子と十分に合わせ精度の確保できるレベルで行われる。例えば、接続先の半導体素子領域を十分に覆うことが可能なようにウェハレベルでの合わせ精度距離を足した大きなサイズにてグラフェン形成のためのパターンを作製する。
【００４２】
グラフェン形成を容易に行うためのパターンは、例えばグラフェンの側壁からの成長を利用した図７に示すようなダマシン溝構造である。図７は、接続用絶縁膜２２上の絶縁膜６１に設けた溝内に形成されるグラフェン配線部分を抜き出して示す斜視図である。絶縁膜６１の表面側に凹部を設け、この凹部内にグラフェン配線部を形成している。より具体的には、絶縁膜６１の凹部内に触媒下地層３１，触媒層３２を形成した後に、凹部を埋め込むようにグラフェン層３３を形成する。このように、凹部による段差を意図的に作り、グラフェン成長起点を制御することにより、配線方向はグラフェンの進展方向となり、グラフェンが成長しやすくなる。
【００４３】
グラフェン層３３を形成した後は、第１の実施形態と同様にグラフェン保護層３４及び上層絶縁膜３５を形成する。
【００４４】
次いで、第１の実施形態と同様に、図５（ｃ）に示すように、脱離層３７をアルカリ処理などで融解することにより、接続用絶縁膜２２及びその上の第２の基板３０を、下地基板３６から切り離す。ここで、下地基板３６から切り離す前に、上層絶縁膜３５上に仮接合層と支持基板を設けるようにしてもよい。また、脱離層３７を用いる代わりに、下地基板３６をＣＭＰやサンドブラスト法などのより切削除去するようにしても良い。
【００４５】
次いで、図６（ｄ）に示すように、前述した低温対応半導体素子１４を有する第１の基板１０上に、接合用絶縁膜２１，２２を介して、グラフェン層３３を含む第２の基板３０を接合させる。このとき、マーク７１を基準に位置合わせする。この位置合わせは厳密である必要はなく、グラフェン部が配線領域におおよそ入るようにすればよい。
【００４６】
次いで、図６（ｅ）に示すように、前記溝内に形成された配線部分を配線形状に加工するためのリソグラフィとＲＩＥ加工工程を行うことにより、グラフェン配線を形成する。このグラフェン配線加工の際に、端部の不要部分が残ってしまっても問題ない。また、ＲＩＥ加工を容易に行う目的のため、加工のためのハードマスクが成膜されても良い。
【００４７】
次いで、図６（ｆ）に示すように、グラフェン配線を覆うように接続用絶縁膜２２上に層間絶縁膜５１を形成した後に、グラフェン配線と下層の半導体素子１４とを接続するためのコンタクトホール４１を形成する。そして、コンタクトホール４１内に、導電材料として例えばＷを埋め込むことにより貫通ビア４０を形成する。これにより、グラフェン層３３と半導体素子１４とが電気的に接続される。
【００４８】
これ以降は、上層側の保護絶縁膜５２及び上層配線５３を形成することにより、前記図４に示す構造が実現されることになる。回路構造としてグラフェン配線と上層配線５３を接続させる場合には貫通ビア４０上に上層配線５３を形成すれば良く、グラフェン配線を上層配線５３と接続させる必要がない場合は貫通ビア４０の上部には配線５３を設けず、そのまま貫通ビア４０の上部を保護絶縁膜５２にて被覆する構造であってもよい。
【００４９】
このように本実施形態によれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、第２の基板３０のグラフェン層３３を下地基板の配線形成領域に合わせて部分的に形成することにより、次のような効果も得られる。即ち、グラフェン層３３を必要な領域のみに、段差等を設けて成長しやすい状態で形成することができ、グラフェン層３３の品質向上をはかることができる。さらに、余分なグラフェン層３３が少なくなることから、グラフェン層３３の配線加工も楽になる利点もある。
【００５０】
（第３の実施形態）
図８は、第３の実施形態に係わる半導体基板の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５１】
本実施形態が先の第１の実施形態と異なる点は、グラフェン構造を反転させて第１の基板１０に接合させることにある。即ち、前記図２（ｂ）に示す構造の状態で、下地基板３６から分離させる前に、第２の基板３０側を上下反転させて第１の基板１０側に貼り付ける。ここで、接続用絶縁膜２２の代わりに上層絶縁膜３５を接続用絶縁膜２１に貼り合わせる。
【００５２】
第１及び第２の基板１０，３０の貼り合わせ後は、基板３０側に接続されていた下地基板３６を脱離する。これ以降は、第１の実施形態と同様に、配線加工、層間絶縁膜５１の形成、貫通ビア４０の形成等を行うことにより、第１の実施形態と同様にグラフェン配線を有する半導体装置が得られる。
【００５３】
このように本実施形態によれば、第１の実施形態と同様の効果が得られるのは勿論のこと、グラフェン構造を反転させることにより次のような効果も得られる。即ち、触媒層３２やグラフェン層３３の膜応力が高い場合であっても、グラフェン取り出しの際の支持基板などが不要になり、製造工程数が減少する製造コストメリットがある。また、表面の平滑性などの観点からもよりプロセスが容易となる。
【００５４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００５５】
第１の基板側に設ける半導体素子は、必ずしもメモリ素子に限るものではなく、４００℃以下の低温プロセスで形成される半導体素子であれば良い。
【００５６】
実施形態では、グラフェン層の中央部を貫通するように貫通ビアを形成したが、貫通ビアはグラフェン層と接触すれば良いため、グラフェン層の一方の側部を貫通するように形成しても良い。また、貫通ビアの径は必ずしもグラフェン配線の幅よりも狭くする必要はなく、グラフェン配線の幅と同等、又はそれ以上であっても良い。
【００５７】
また、グラフェン層を成膜するための温度やソースガス等の条件は、実施形態で説明したものに限定されるものではなく、仕様に応じて適宜変更可能である。さらに、グラフェンを成長させるための触媒層、接続用絶縁膜、及び貫通ビアの材料等も、実施形態で説明したものに限らず、仕様に応じて適宜変更可能である。
【００５８】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【００５９】
（付記）
前記グラフェン層を、ＣＶＤ法を用いて４５０℃以上の温度で成長することを特徴とする。
【００６０】
前記第２の基板は、Ｃｏ或いはＮｉ金属からなりグラフェン層を成長させるための触媒層上に、６００℃以上の温度で前記グラフェン層を堆積することにより形成されることを特徴とする。
【００６１】
前記第２の基板は、前記グラフェン配線を形成すべき領域よりも広い領域にダマシン溝を有し、該溝内に前記グラフェン層が形成されることを特徴とする。
【符号の説明】
【００６２】
１０…第１の基板
１１…Ｓｉ基板
１２…層間絶縁膜
１３…下層コンタクト
１４…半導体素子
２０…絶縁膜
２１，２２…接続用絶縁膜
３０…第２の基板
３１…触媒下地層
３２…触媒層
３３…グラフェン層
３４…グラフェン保護層
３５…上層絶縁膜
３６…下地基板
３７…脱離層
４０…貫通ビア
４１…コンタクトホール
５１…層間絶縁膜
５２…保護絶縁膜
５３…上層配線
６１…絶縁膜
７１…マーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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