(57)【要約】【課題】現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。新しい構造のトランジスタで形成した本発明の半導体集積回路では従来のものより高速化・低消費電力化・微細化の改善が可能となる。本発明による半導体集積回路の実用化によりエレクトロニクスの各分野で高い機能を持つ製品を開発することが可能となる。【解決手段】サブミクロンスケールの微細加工技術およびイオン注入技術の改良により、新しい構造のトランジスタによる半導体集積回路を形成する。【選択図】図２０
2014099575.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
【請求項２】
請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
【請求項３】
請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項４】
Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
【請求項５】
請求項４による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項６】
シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はバイポーラトランジスタとＭＯＳトランジスタの構造を見直して高速化・低消費電力化・微細化をさらに推進した半導体集積回路およびその形成方法に関する。
【背景技術】
【０００２】  半導体集積回路にはバイポーラＩＣとＭＯＳＩＣがある。バイポーラＩＣのトランジスタの構造は不純物拡散により形成される。横方向に広がった形状で縦方向に形成されるので集積回路として用いるトランジスタとしては複雑な構造となる。ＭＯＳＩＣのトランジスタの構造はゲート電極がソース領域およびドレイン領域の一部と重なっていて、この電気容量がトランジスタの動作速度を遅くしているという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】  現在の半導体集積回路は最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。
バイポーラＩＣにおけるバイポーラトランジスタの構造は基板に対して垂直方向に形成される。しかしバイポーラＩＣとしては横方向に構造を形成するのでバイポーラトランジスタの構造は複雑な構造となる。この常識から脱却してバイポーラトランジスタを新しい構造で考案した。
従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造ではドレイン領域とソース領域の一部をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタのゲート電極におけるドレイン領域とソース領域との重なりにより形成される電気容量がトランジスタの動作速度を遅くしている。本発明はゲート電極の構造を改良して動作速度を速くした。
【課題を解決するための手段】
【０００４】（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【発明の効果】
【０００５】（１）請求項１の技術的特徴
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。
【図面の簡単な説明】
【０００６】
【図１】  本発明のＮ型領域とＰ型領域の構成を示した断面図である。
【図２】  従来と本発明のバイポーラＩＣの構造を示した断面図である。
【図３】  バイポーラトランジスタの構造分析を示した説明図である。
【図４】  本発明のバイポーラトランジスタの動作状態を示した説明図である。
【図５】  本発明のサイリスタを示した断面図である。
【図６】  本発明のＳＢＤを使用した集積回路を示した断面図である。
【図７】  本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。
【図８】  本発明でのＭＯＳトランジスタの配置を示した断面図である。
【図９】  従来と本発明のＭＯＳトランジスタを示した断面図である。
【図１０】  従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。
【図１１】  ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。
【図１２】  従来のＭＯＳトランジスタの動作を示した説明図である。
【図１３】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１４】  本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１５】  本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１６】  従来と本発明の相補性ＭＯＳを示した断面図である。
【図１７】  ＳＢＤ使用の相補性ＭＯＳを示した断面図である。
【図１８】  ＳＢＤの信頼性向上構造を示した断面図である。
【図１９】  本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。
【図２０】  本発明による集積回路を示した断面図である。
【発明を実施するための形態】
【０００７】（１）バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した（図２）。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図７）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図７）
バイポーラトランジスタにショットキー・バリア・ダイオードを付属したものとショットキー・バリア・ダイオードの断面図を示す。（図６）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９）エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）
【符号の説明】
【０００８】１  Ｎ：Ｎ型半導体
２  Ｐ：Ｐ型半導体
３  Ｎ＋：高濃度のＮ型半導体
４  Ｐ＋：高濃度のＰ型半導体
５  Ｎ−：低濃度のＮ型半導体
６  Ｐ−：低濃度のＰ型半導体
７  Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８  Ｖｆ：フェルミ・レベル
９  Ｔｒ：トランジスタ
１０  ＳＢＤ：ショットキー・バリア・ダイオード
１１  Ｅ：エミッタ
１２  Ｂ：ベース
１３  Ｃ：コレクタ
１４  Ｓ：ソース
１５  Ｄ：ドレイン
１６  Ｇ：ゲート
１７  Ｎｃｈ：Ｎチャネル
１８  Ｐｃｈ：Ｐチャネル
【図１】
2014099575.tif 000003
【図２】
2014099575.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
2014099575.tif 000016
【図１５】
2014099575.tif 000017
【図１６】
2014099575.tif 000018
【図１７】
2014099575.tif 000019
【図１８】
2014099575.tif 000020
【図１９】
2014099575.tif 000021
【図２０】
2014099575.tif 000022
【手続補正書】
【提出日】平成24年12月23日(2012.12.23)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】  本発明はバイポーラトランジスタとＭＯＳトランジスタの構造を見直して高速化・低消費電力化・微細化をさらに推進した半導体集積回路およびその形成方法に関する。
【背景技術】
【０００２】  半導体集積回路にはバイポーラＩＣとＭＯＳＩＣがある。バイポーラＩＣのトランジスタの構造は不純物拡散により形成される。横方向に広がった形状で縦方向に形成されるので集積回路として用いるトランジスタとしては複雑な構造となる。ＭＯＳＩＣのトランジスタの構造はゲート電極がソース領域およびドレイン領域の一部と重なっていて、この電気容量がトランジスタの動作速度を遅くしているという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】  現在の半導体集積回路は最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。
バイポーラＩＣにおけるバイポーラトランジスタの構造は基板に対して垂直方向に形成される。しかしバイポーラＩＣとしては横方向に構造を形成するのでバイポーラトランジスタの構造は複雑な構造となる。この常識から脱却してバイポーラトランジスタを新しい構造で考案した。
従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造ではドレイン領域とソース領域の一部をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタのゲート電極におけるドレイン領域とソース領域との重なりにより形成される電気容量がトランジスタの動作速度を遅くしている。本発明はゲート電極の構造を改良して動作速度を速くした。
【課題を解決するための手段】
【０００４】（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をその基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードを並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【発明の効果】
【０００５】（１）請求項１の技術的特徴
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。
【図面の簡単な説明】
【０００６】
【図１】  本発明のＮ型領域とＰ型領域の構成を示した断面図である。
【図２】  従来と本発明のバイポーラＩＣの構造を示した断面図である。
【図３】  バイポーラトランジスタの構造分析を示した説明図である。
【図４】  本発明のバイポーラトランジスタの動作状態を示した説明図である。
【図５】  本発明のサイリスタを示した断面図である。
【図６】  本発明のＳＢＤを使用した集積回路を示した断面図である。
【図７ａ】  本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。
【図７ｂ】  本発明のＳＢＤ付きＮＰＮトランジスタを示した断面図である。
【図８】  本発明でのＭＯＳトランジスタの配置を示した断面図である。
【図９ａ】  従来と本発明のＭＯＳトランジスタを示した断面図である。
【図９ｂ】  従来と本発明のＭＯＳトランジスタを示した断面図である。
【図１０】  従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。
【図１１】  ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。
【図１２】  従来のＭＯＳトランジスタの動作を示した説明図である。
【図１３ａ】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１３ｂ】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１４ａ】 本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１４ｂ】  本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１４ｃ】  本発明のＮｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１５ａ】  本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１５ｂ】  本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１５ｃ】  本発明のＰｃｈＭＯＳトランジスタの動作を示した説明図である。
【図１６】  従来と本発明の相補性ＭＯＳを示した断面図である。
【図１７】  ＳＢＤ使用の相補性ＭＯＳを示した断面図である。
【図１８】  ＳＢＤの信頼性向上構造を示した断面図である。
【図１９】  本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。
【図２０】  本発明による集積回路を示した断面図である。
【発明を実施するための形態】
【０００７】（１）バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した（図２）。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図７ａ）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ａ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図７ａ）
バイポーラトランジスタにショットキー・バリア・ダイオードを付属したものとショットキー・バリア・ダイオードの断面図を示す。（図６）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９ａ）エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９ａ）（図９ｂ）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３ａ）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１３ｂ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４ａ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５ａ）
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。（図９ｂ）（図１４ｂ）（図１４ｃ）（図１５ｂ）（図１５ｃ）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）
【符号の説明】
【０００８】１  Ｎ：Ｎ型半導体
２  Ｐ：Ｐ型半導体
３  Ｎ＋：高濃度のＮ型半導体
４  Ｐ＋：高濃度のＰ型半導体
５  Ｎ−：低濃度のＮ型半導体
６  Ｐ−：低濃度のＰ型半導体
７  Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８  Ｖｆ：フェルミ・レベル
９  Ｔｒ：トランジスタ
１０  ＳＢＤ：ショットキー・バリア・ダイオード
１１  Ｅ：エミッタ
１２  Ｂ：ベース
１３  Ｃ：コレクタ
１４  Ｓ：ソース
１５  Ｄ：ドレイン
１６  Ｇ：ゲート
１７  Ｎｃｈ：Ｎチャネル
１８  Ｐｃｈ：Ｐチャネル
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2014099575.tif 000023
【図２】
2014099575.tif 000024
【図３】
2014099575.tif 000025
【図４】
2014099575.tif 000026
【図５】
2014099575.tif 000027
【図６】
2014099575.tif 000028
【図７ａ】
2014099575.tif 000029
【図７ｂ】
2014099575.tif 000030
【図８】
2014099575.tif 000031
【図１０】
2014099575.tif 000032
【図９ａ】
2014099575.tif 000033
【図９ｂ】
2014099575.tif 000034
【図１１】
2014099575.tif 000035
【図１２】
2014099575.tif 000036
【図１３ａ】
2014099575.tif 000037
【図１３ｂ】
2014099575.tif 000038
【図１４ａ】
2014099575.tif 000039
【図１４ｂ】
2014099575.tif 000040
【図１４ｃ】
2014099575.tif 000041
【図１５ａ】
2014099575.tif 000042
【図１５ｂ】
2014099575.tif 000043
【図１５ｃ】
2014099575.tif 000044
【図１６】
2014099575.tif 000045
【図１７】
2014099575.tif 000046
【図１８】
2014099575.tif 000047
【図１９】
2014099575.tif 000048
【図２０】
2014099575.tif 000049
【手続補正書】
【提出日】平成25年7月12日(2013.7.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
【請求項２】
請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
【請求項３】
請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をバイポーラトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項４】
Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
【請求項５】
請求項４による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をＭＯＳトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項６】
シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。
本発明はバイポーラトランジスタとＭＯＳトランジスタの構造を従来の構造から根本的に見直して高速化・低消費電力化・微細化をさらに推進した半導体集積回路およびその形成方法に関する。
構造の見直しによりトランジスタの動作理論が変わり、半導体集積回路の製造方法も変わります。これに関連して回路設計・ＣＡＤ・テスト・アセンブリ等においても技術の変革が必要となります。
【背景技術】
【０００２】  半導体集積回路にはバイポーラＩＣとＭＯＳＩＣがある。バイポーラＩＣのトランジスタの構造は不純物拡散により形成される。横方向に広がった形状で縦方向に形成されるので集積回路として用いるトランジスタとしては複雑な構造となる。ＭＯＳＩＣのトランジスタの構造はゲート電極がソース領域およびドレイン領域の一部と重なっていて、この電気容量がトランジスタの動作速度を遅くしているという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】  現在の半導体集積回路は最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。
バイポーラＩＣにおけるバイポーラトランジスタの構造は基板に対して垂直方向に形成される。しかしバイポーラＩＣとしては横方向に構造を形成するのでバイポーラトランジスタの構造は複雑な構造となる。この常識から脱却してバイポーラトランジスタを新しい構造で考案した。
従来、ＭＯＳＩＣにおけるＭＯＳトランジスタの構造ではドレイン領域とソース領域の一部をゲート電極で覆う必要性があるという常識があった。ＭＯＳトランジスタのゲート電極におけるドレイン領域とソース領域との重なりにより形成される電気容量がトランジスタの動作速度を遅くしている。本発明はゲート電極の構造を改良して動作速度を速くした。
【課題を解決するための手段】
【０００４】（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をバイポーラトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をＭＯＳトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【発明の効果】
【０００５】（１）請求項１の技術的特徴
バイポーラ集積回路におけるトランジスタの構造を従来の構造から本発明の構造に変えることによりキャリアの移動距離が著しく短くなる。このことによりバイポーラトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により今後のバイポーラトランジスタの動作理論は変わり製造方法も変わります。
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
ＭＯＳ集積回路におけるＭＯＳトランジスタの構造を従来の構造から本発明の構造に変えることによりゲート電極とソース領域及びドレイン領域との重なりによる電気容量が著しく減少します。このことによりＭＯＳトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により今後のＭＯＳトランジスタに関する動作理論は大きく変わり、製造方法も変わります。
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。
【図面の簡単な説明】
【０００６】
【図１】本発明のＮ型領域とＰ型領域の構成を示した断面図である。
【図２ａ】トンネルダイオードの動作図である。
【図２ｂ】江崎ダイオードにおけるトンネル効果の説明図である。
【図２ｃ】低濃度と高濃度の半導体上の金属とのエネルギー状態の説明図である。
【図２ｄ】低濃度と高濃度の半導体の説明図である。
【図２ｅ】電子の移動の説明図である。
【図２ｆ】従来のバイポーラトランジスタの電子の移動の説明図である。
【図２ｇ】本発明のバイポーラトランジスタのキャリアの移動例１の説明図である。
【図２ｈ】本発明のバイポーラトランジスタのキャリアの移動例２の説明図である。
【図２ｉ】従来と本発明のバイポーラＩＣの構造を示した断面図である。
【図３】バイポーラトランジスタの構造分析を示した説明図である。
【図４】本発明のバイポーラトランジスタの動作状態を示した説明図である。
【図５】本発明のサイリスタを示した断面図である。
【図６ａ】ショットキー・バリア・ダイオード付ＮＰＮトランジスタの断面図である。
【図６ｂ】ショットキー・バリア・ダイオード付ＮＰＮトランジスタの解説図である。
【図７ａ】ガードリング付きの断面図である。
【図７ｂ】ガードリング付きの解説図である。
【図８】ＭＯＳ集積回路の断面図である。
【図９ａ】従来のＭＯＳトランジスタと本発明のＭＯＳトランジスタの断面図である。
【図９ｂ】本発明のＭＯＳトランジスタの断面図である。
【図１０】従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。
【図１１】ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。
【図１２】従来のＭＯＳトランジスタの動作を示した説明図である。
【図１３ａ】本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１３ｂ】本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１４ａ】本発明のＮｃｈＭＯＳトランジスタの断面図である。
【図１４ｂ】本発明のＮｃｈＭＯＳトランジスタの断面図である。
【図１４ｃ】本発明のＮｃｈＭＯＳトランジスタの断面図である。
【図１５ａ】本発明のＰｃｈＭＯＳトランジスタの断面図である。
【図１５ｂ】本発明のＰｃｈＭＯＳトランジスタの断面図である。
【図１５ｃ】本発明のＰｃｈＭＯＳトランジスタの断面図である。
【図１６】従来と本発明の相補性ＭＯＳを示した断面図である。
【図１７】ＳＢＤ使用の相補性ＭＯＳを示した断面図である。
【図１８】ＳＢＤの信頼性向上構造を示した断面図である。
【図１９】本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。
【図２０】本発明による集積回路を示した断面図である。
【発明を実施するための形態】
【０００７】  （１）江崎玲於奈博士の発明した江崎ダイオードはトンネルダイオードとも呼ばれている。高濃度のＰ型半導体と高濃度のＮ型半導体とで形成された接合部を１００Åまで薄くしたとき、順方向のトンネル効果が現れる。（図２ａ）（図２ｂ）この場合の材料は高純度ゲルマニウムである。このことにより半導体の伝導帯における電子の代表的な移動距離は約１００Å以上であると考えられる。この移動距離は他の半導体でも同様と考えられる。
金属と半導体との接合部における空乏層の長さが５０００Å（０．５μ）を考えた場合、トンネル効果は無視でき、ショットキー・バリヤ・ダイオードが形成される。金属と半導体との接合部における空乏層の長さが５０Åを考えた場合、トンネル効果により電子が移動しオーミックな接合が形成される。（図２ｃ）上記空乏層の長さの比率は５０００Å／５０Å＝１００であり、これに対する半導体の不純物濃度の比率は１：１００である。（図２ｄ）従って低濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成される。高濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成されず、オーミックな接続が形成される。
（参考情報）シリコン単結晶の格子定数は５．４Åである。シリコン原子の単位体積（ｃｍの３乗）当たりの数は５・（１０の２２乗）である。
半導体の結晶内における電子の移動距離は結晶の歪みや印加された電圧の影響を受けて変化するが、約１００Å以上であると考えられる。また代表的なベース幅のデータとして０．３μｍがある。このことより一般的なものの電子の移動距離は０．３μｍより小さい。この電子の移動の連なりを集めたものが半導体内の電流である。（図２ｅ）ＮＰＮバイポーラトランジスタの動作時におけるエミッタからベースを通過してコレクタまでの電子の移動を図面に描いた。従来のバイポーラトランジスタでは多数のキャリアが動作に必要であった。本発明のバイポーラトランジスタではより少数のキャリアで動作が可能になります。微細化により電流増幅率が著しく向上します。（図２ｆ）（図２ｇ）（図２ｈ）
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２ｉ）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２ｉ）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２ｉ）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。（図２ｉ）
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２ｉ）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図６ａ）（図６ｂ）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図６ａ）（図６ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図６ａ）（図６ｂ）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ａ）（図７ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９ａ）ネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９ａ）（図９ｂ）（図１０）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。
基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３ａ）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１３ｂ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４ａ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５ａ）
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。（図１４ｂ）（図１４ｃ）（図１５ｂ）（図１５ｃ）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）
【符号の説明】
【０００８】    １  Ｎ：Ｎ型半導体
２  Ｐ：Ｐ型半導体
３  Ｎ＋：高濃度のＮ型半導体
４  Ｐ＋：高濃度のＰ型半導体
５  Ｎ−：低濃度のＮ型半導体
６  Ｐ−：低濃度のＰ型半導体
７  Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８  Ｖｆ：フェルミ・レベル
９  Ｔｒ：トランジスタ
１０  ＳＢＤ：ショットキー・バリア・ダイオード
１１  Ｅ：エミッタ
１２  Ｂ：ベース
１３  Ｃ：コレクタ
１４  Ｓ：ソース
１５  Ｄ：ドレイン
１６  Ｇ：ゲート
１７  Ｎｃｈ：Ｎチャネル
１８  Ｐｃｈ：Ｐチャネル
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２ａ
【補正方法】追加
【補正の内容】
【図２ａ】
2014099575.tif 000050
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図２ｂ
【補正方法】追加
【補正の内容】
【図２ｂ】
2014099575.tif 000051
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図２ｃ
【補正方法】追加
【補正の内容】
【図２ｃ】
2014099575.tif 000052
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２ｄ
【補正方法】追加
【補正の内容】
【図２ｄ】
2014099575.tif 000053
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図２ｅ
【補正方法】追加
【補正の内容】
【図２ｅ】
2014099575.tif 000054
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図２ｆ
【補正方法】追加
【補正の内容】
【図２ｆ】
2014099575.tif 000055
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２ｇ
【補正方法】追加
【補正の内容】
【図２ｇ】
2014099575.tif 000056
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図２ｈ
【補正方法】追加
【補正の内容】
【図２ｈ】
2014099575.tif 000057
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図２ｉ
【補正方法】変更
【補正の内容】
【図２ｉ】
2014099575.tif 000058
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2014099575.tif 000059
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図６ａ
【補正方法】変更
【補正の内容】
【図６ａ】
2014099575.tif 000060
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図６ｂ
【補正方法】追加
【補正の内容】
【図６ｂ】
2014099575.tif 000061
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図７ａ
【補正方法】変更
【補正の内容】
【図７ａ】
2014099575.tif 000062
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図７ｂ
【補正方法】追加
【補正の内容】
【図７ｂ】
2014099575.tif 000063
【手続補正書】
【提出日】平成25年8月26日(2013.8.26)
【手続補正１】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正３
【補正方法】変更
【補正の内容】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2014099575.tif 000064
【図２ａ】
2014099575.tif 000065
【図２ｂ】
2014099575.tif 000066
【図２ｃ】
2014099575.tif 000067
【図２ｄ】
2014099575.tif 000068
【図２ｅ】
2014099575.tif 000069
【図２ｆ】
2014099575.tif 000070
【図２ｇ】
2014099575.tif 000071
【図２ｈ】
2014099575.tif 000072
【図２ｉ】
2014099575.tif 000073
【図３】
2014099575.tif 000074
【図４】
2014099575.tif 000075
【図５】
2014099575.tif 000076
【図６ａ】
2014099575.tif 000077
【図６ｂ】
2014099575.tif 000078
【図７ａ】
2014099575.tif 000079
【図７ｂ】
2014099575.tif 000080
【図８】
2014099575.tif 000081
【図９ａ】
2014099575.tif 000082
【図９ｂ】
2014099575.tif 000083
【図１０】
2014099575.tif 000084
【図１１】
2014099575.tif 000085
【図１２】
2014099575.tif 000086
【図１３ａ】
2014099575.tif 000087
【図１３ｂ】
2014099575.tif 000088
【図１４ａ】
2014099575.tif 000089
【図１４ｂ】
2014099575.tif 000090
【図１４ｃ】
2014099575.tif 000091
【図１５ａ】
2014099575.tif 000092
【図１５ｂ】
2014099575.tif 000093
【図１５ｃ】
2014099575.tif 000094
【図１６】
2014099575.tif 000095
【図１７】
2014099575.tif 000096
【図１８】
2014099575.tif 000097
【図１９】
2014099575.tif 000098
【図２０】
2014099575.tif 000099
【手続補正２】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正４
【補正方法】削除
【補正の内容】
【手続補正３】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正５
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正６
【補正方法】削除
【補正の内容】
【手続補正５】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正７
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正８
【補正方法】削除
【補正の内容】
【手続補正７】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正９
【補正方法】削除
【補正の内容】
【手続補正８】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１０
【補正方法】削除
【補正の内容】
【手続補正９】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１１
【補正方法】削除
【補正の内容】
【手続補正１０】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１２
【補正方法】削除
【補正の内容】
【手続補正１１】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１３
【補正方法】削除
【補正の内容】
【手続補正１２】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１４
【補正方法】削除
【補正の内容】
【手続補正１３】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１５
【補正方法】削除
【補正の内容】
【手続補正１４】
【補正対象書類名】手続補正書
【補正対象項目名】手続補正１６
【補正方法】削除
【補正の内容】
【手続補正書】
【提出日】平成25年12月13日(2013.12.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
【請求項２】
半導体は不純物濃度によりオーミック接続が形成可能な高濃度領域とショットキー・バリア・ダイオードが形成可能な低濃度領域が存在し、請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
【請求項３】
請求項１による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をバイポーラトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項４】
Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
【請求項５】
請求項４による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をＭＯＳトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
【請求項６】
シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】  現在、半導体集積回路で使用されているバイポーラトランジスタとＭＯＳトランジスタは最初に発明された時よりその構造は変わっておりません。
本発明はバイポーラトランジスタとＭＯＳトランジスタの構造を従来の構造から根本的に見直して高速化・低消費電力化・微細化をさらに推進した半導体集積回路およびその形成方法に関する。
構造の見直しにより、半導体集積回路の製造方法が簡略化でき、トランジスタの特性が向上する。
【背景技術】
【０００２】  半導体集積回路にはバイポーラＩＣとＭＯＳＩＣがある。バイポーラＩＣのトランジスタの構造は不純物拡散により形成される。横方向に広がった形状で縦方向に形成されるので集積回路として用いるトランジスタとしては複雑な構造となる。ＭＯＳＩＣのトランジスタの構造はゲート電極がソース領域およびドレイン領域の一部と重なっていて、この電気容量がトランジスタの動作速度を遅くしているという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】  現在の半導体集積回路は最初に発明された時よりそのトランジスタの構造は変わっていない。代表的な集積回路はバイポーラＩＣとＭＯＳＩＣである。
（１）バイポーラＩＣに関する説明
初期の集積回路では、半導体基板を酸化し酸化膜を形成しその一部を開口し酸化膜をマスクにして基板表面にボロンガラスやリンガラス等をデポジットし基板表面にボロンやリン等の不純物原子を拡散し更に熱拡散により所定の深さの拡散領域を形成した。
このような処理を繰り返して集積回路は形成された。
最近はイオン注入の技術により半導体基板の表面に不純物原子を注入し、それを熱拡散により所定の深さの拡散領域に形成している。
従来のバイポーラ集積回路のＮＰＮ型バイポーラトランジスタではキャリアは次のように移動する。Ｎ型エミッタ領域より注入されたキャリアは基板に対して下方にＰ型ベース領域に移動しさらに下方にあるＮ型コレクタ領域に移動する。キャリアは横方向に形成されたフローティングコレクタという低抵抗のＮ型埋込拡散領域を横方向に移動し、また縦方向に形成された低抵抗のＮ型コレクタウォール領域を上方向に移動する。
従来のバイポーラトランジスタはベース幅が縦方向に形成される。エミッタ領域とベース領域の深さ方向に形成される拡散深さの差がベース幅になる。拡散は深さ方向だけでなく横方向にも同様に広がる。エミッタ領域とベース領域の大きさは拡散により形成される深さ方向に比較して写真製版にて形成される横方向の方がかなり長い。写真製版にてエミッタ領域のパターンはベース領域のパターンから内側に離して形成されるので横方向のベース幅が縦方向のベース幅より短くなることはありえない。従来のバイポーラトランジスタではベース幅は全て縦方向に形成されている。従って従来のバイポーラトランジスタではエミッタ領域からベース領域にはキャリアは全て縦方向に移動する。
本発明のバイポーラトランジスタでは、従来横方向に均一に形成された不純物層を縦方向に均一に形成する。この様な不純物濃度の分布は不純物原子のイオン注入を加速電圧を変えながら深さ方向に均一になるようにすることにより実現する。キャリアがエミッタ領域からベース領域を通過してコレクタ領域まで横方向に移動するラテラルトランジスタはこのイオン注入技術を用いなければ実現しない。上記のイオン注入技術を用いてコレクタ領域内にベース領域を形成し、そのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベース領域における一部のパターンの幅をベース幅になるように形成する。キャリアはエミッタ領域からベース領域を通過してコレクタ領域まで基板に対して水平に移動する。
本発明ではフローティングコレクタもコレクタウォールも存在しない。ウエハプロセスにおける製造方法が簡素化され、設計のレイアウトパターンが変わり、ＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）も変わる。コレクタ領域において分布している抵抗値やキャリアの移動する長さも本発明の方が短くなり動作速度が速くなる。本発明のバイポーラトランジスタはベース幅がベース領域のパターンとエミッタ領域のパターンの位置で形成できる。従来のバイポーラトランジスタはベース幅がエミッタ領域とベース領域の拡散深さの差で形成できるのでｈＦＥ値が固定される。本発明のバイポーラトランジスタではｈＦＥ値がトランジスタごとに設定できる。本発明には従来のバイポーラトランジスタとは明らかに異なる技術的特徴が存在する。
（２）ＭＯＳＩＣに関する説明
半導体集積回路は半導体の不純物濃度が高濃度でオーミック接続が形成可能な領域とそうでない低濃度な領域で形成される。ＭＯＳ集積回路におけるＭＯＳトランジスタは低濃度の基板上に基板がＰ型ならＮ型のソース領域とドレイン領域を、基板がＮ型ならＰ型のソース領域とドレイン領域を形成する。従来のＭＯＳトランジスタではソース領域とドレイン領域の間にチャンネルを形成するためにソース領域とドレイン領域の一部を含めソース領域とドレイン領域間の基板をゲート電極で覆う。従来のＭＯＳ集積回路のＭＯＳトランジスタではゲート電極がソース領域とドレイン領域の一部を覆う必要性があるという考え方があった。
本発明のＭＯＳトランジスタはＭＯＳトランジスタを形成する領域においてはゲート電極をソース領域とドレイン領域と重ねない。基板とソース領域および基板とドレイン領域の間に存在する空乏層内の位置でゲート電極を形成するものであり、ＰＮ接合の位置に近い場所に設定するのが安全である。ＰＮ接合には必然的に電荷が蓄積した空乏層が形成される。空乏層はＰＮ接合に電位差がなくても存在しゲート電極の存在と無関係に存在する。ＰＮ接合に逆方向に電圧を加えてゆくと空乏層は広がってゆく。空乏層は不純物濃度が低い領域において大きく広がる。ゲート電極の位置はＰＮ接合の電圧が同電位の場合の空乏層内にあるように設定する。
ＮチャネルＭＯＳトランジスタを例に説明する。ソース電位が接地で、ゲート電位が接地で、ドレイン電位は正の電源電圧の条件ではチャンネルが形成されず、トランジスタはオフ状態となる。ソース電位が設地で、ゲート電位が閾値以上の電圧で、ドレイン電位は正の電源電圧の条件ではチャンネルが形成され、トランジスタはオン状態となる。
基板の電位は負電位に設定することがある。バックゲート電圧と呼ばれる。バックゲート電圧により閾値電圧が低い場合に閾値電圧を高くできる。
基板の電位がソース電位と同じ場合を考える。ドレイン領域からソース領域までの基板表面におけるエネルギーレベルの変化はドレイン領域から基板までと基板からソース領域までのＰＮ接合においてエネルギーレベルの変化が存在する。ＮチャネルＭＯＳトランジスタがオフ状態のときは基板表面におけるフェルミレベルはソース領域と基板が同一であり、キャリアである電子はソース領域から基板表面に移動できない。ＮチャネルＭＯＳトランジスタがオン状態のときは基板表面におけるフェルミレベルはソース領域、基板、ドレイン領域の順に低下するのでキャリアである電子はソース領域から基板表面を通過してドレイン領域に移動する。
最近はＣＭＯＳ回路が主流である。ＣＭＯＳはＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタを組み合わせた構造である。ＭＯＳトランジスタはエンハンスメント型である。ＣＭＯＳ回路の基本的な回路はＣＭＯＳインバータである。ＣＭＯＳインバータは次のように構成されている。ＣＭＯＳインバータの入力はＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのゲートを接続している。ＣＭＯＳインバータの出力はＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのドレインを接続している。ＮチャネルＭＯＳトランジスタのソースは接地で、ＰチャネルＭＯＳトランジスタのソースは正電圧の電源に接続している。ＣＭＯＳインバータは入力がＨｉｇｈのときＮチャネルＭＯＳトランジスタがオン状態になりＰチャネルＭＯＳトランジスタがオフ状態になる。ＣＭＯＳインバータは入力がＬｏｗのときＮチャネルＭＯＳトランジスタがオフ状態になりＰチャネルＭＯＳトランジスタがオン状態になる。このように定常状態では電流は流れない。この状態が変化する過渡的な時に電流が流れる。この時にゲート電極に蓄えられる電荷が変化する。本発明のＭＯＳトランジスタではゲート電極の電気容量が小さいため、動作速度が速く過渡的に流れる電流が少ない。
従来、ソース領域およびドレイン領域は拡散領域で形成しているが、ショットキーバリアダイオードでも可能である。本発明ではショットキーバリアダイオードの上にゲート電極を重なることなく配置しＭＯＳトランジスタが形成できる。ソース領域およびドレイン領域とゲート電極が重ならないことによりウエハプロセスでの製造方法が単純化できる。
本発明では回路設計においてレイアウトパターンが変わり、ＣＡＤも変化する。本発明には従来のＭＯＳトランジスタとは明らかに異なる技術的特徴が存在する。
【課題を解決するための手段】
【０００４】（１）バイポーラＩＣの形成において、シリコンウエハの表面上に形成した分離領域で囲まれた所定の深さおよび不純物濃度のＮ型基板上、または負電源用途でのＰ型基板上にて、ＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、エミッタ領域により基板表面に形成されたベースにおける一部のパターンの幅を１μｍ以下に形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることを特徴とする方法。
（２）半導体は不純物濃度によりオーミック接続が形成可能な高濃度領域とショットキー・バリア・ダイオードが形成可能な低濃度領域が存在し、（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、バイポーラトランジスタの更なる高速化を実現する方法。
（３）（１）による構造のバイポーラトランジスタの形成において、低濃度領域上にショットキー・バリア・ダイオードを形成し、ショットキー・バリア・ダイオードの電極周辺の下をバイポーラトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（４）Ｐ型またはＮ型のシリコンウエハ上またはバイポーラＩＣのシリコンウエハ上にて、ＭＯＳＩＣの形成において、シリコンウエハ上で所定の深さの所定の不純物濃度のＰ型シリコンウエハ上のＮ型基板およびＮ型のシリコンウエハ上のＰ型基板を表面から形成し、Ｎ型のソース・ドレイン領域、Ｐ型のソース・ドレイン領域、ゲート領域をそれぞれのレイアウトパターンを使用して、ＭＯＳトランジスタのソース・ドレインをＮ型不純物領域またはＰ型不純物領域またはショットキー・バリア・ダイオードで形成し、ゲートのパターンとソースとドレインのパターンとをゲート電極の下における基板とソースおよびドレインとの空乏層の長さ以内で離すことを特徴とする方法。
（５）（４）による構造のＭＯＳトランジスタにおいて、ショットキー・バリア・ダイオードの電極周辺の下をＭＯＳトランジスタを形成する基板がＰ型ならＮ型その基板がＮ型ならＰ型の領域を作り基板と異なる型の領域で周辺を覆い、ＰＮダイオードをショットキー・バリア・ダイオードと並列に接続し、信頼性を向上させることを特徴とする方法。
（６）シリコンまたはＧａＡｓ等の化合物半導体または他の半導体を使用し、前記の（１）または（２）または（３）または（４）または（５）の内の少なくとも二つで述べた形成方法の併用で、アナログバイポーラＩＣ、デジタルバイポーラＩＣ、ＮチャネルＭＯＳＩＣ，ＣＭＯＳＩＣ、ＢｉＣＭＯＳＩＣ等のモノリシックＩＣおよびタイオード、トランジスタ、高周波高出力トランジスタ、大電力トランジスタ等の個別半導体素子を形成することを特徴とする方法。
【発明の効果】
【０００５】（１）請求項１の技術的特徴
バイポーラ集積回路におけるトランジスタの構造を従来の構造から本発明の構造に変えることによりキャリアの移動距離が著しく短くなる。このことによりバイポーラトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により、バイポーラトランジスタの製造方法が簡略化され、キャリアの移動する長さが短くなりバイポーラトランジスタの特性が向上します。
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
（２）請求項２の技術的特徴
ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
（３）請求項３の技術的特徴
本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
（４）請求項４の技術的特徴
ＭＯＳ集積回路におけるＭＯＳトランジスタの構造を従来の構造から本発明の構造に変えることによりゲート電極とソース領域及びドレイン領域との重なりによる電気容量が著しく減少します。このことによりＭＯＳトランジスタの高速化・低消費電力化・微細化が著しく進みます。この発明により、ＭＯＳトランジスタの製造方法が簡略化され、ゲート電極の面積が小さくなりＭＯＳトランジスタの動作速度が向上します。
従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。エネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
（５）請求項５の技術的特徴
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）請求項６の技術的特徴
前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。
【図面の簡単な説明】
【０００６】
【図１】  本発明のＮ型領域とＰ型領域の構成を示した断面図である。
【図２ａ】  トンネルダイオードの動作図である。
【図２ｂ】  江崎ダイオードにおけるトンネル効果の説明図である。
【図２ｃ】  低濃度と高濃度の半導体上の金属とのエネルギー状態の説明図である。
【図２ｄ】  低濃度と高濃度の半導体の説明図である。
【図２ｅ】  電子の移動の説明図である。
【図２ｆ】  従来のバイポーラトランジスタの電子の移動の説明図である。
【図２ｇ】  本発明のバイポーラトランジスタのキャリアの移動例１の説明図である。
【図２ｈ】  本発明のバイポーラトランジスタのキャリアの移動例２の説明図である。
【図２ｉ】  従来と本発明のバイポーラＩＣの構造を示した断面図である。
【図３】  バイポーラトランジスタの構造分析を示した説明図である。
【図４】  本発明のバイポーラトランジスタの動作状態を示した説明図である。
【図５】  本発明のサイリスタを示した断面図である。
【図６ａ】  ショットキー・バリア・ダイオード付ＮＰＮトランジスタの断面図である。
【図６ｂ】  ショットキー・バリア・ダイオード付ＮＰＮトランジスタの解説図である。
【図７ａ】  ガードリング付きの断面図である。
【図７ｂ】  ガードリング付きの解説図である。
【図８】  ＭＯＳ集積回路の断面図である。
【図９ａ】  従来のＭＯＳトランジスタと本発明のＭＯＳトランジスタの断面図である。
【図９ｂ】  本発明のＭＯＳトランジスタの断面図である。
【図１０】  従来と本発明のＭＯＳトランジスタの構造分析を示した説明図である。
【図１１】  ＭＯＳトランジスタの基板とソースの接合部を示した断面図である。
【図１２】  従来のＭＯＳトランジスタの動作を示した説明図である。
【図１３ａ】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１３ｂ】  本発明のＭＯＳトランジスタの動作を示した説明図である。
【図１４ａ】  本発明のＮｃｈＭＯＳトランジスタの断面図である。
【図１４ｂ】  本発明のＮｃｈＭＯＳトランジスタの断面図である。
【図１４ｃ】  本発明のＮｃｈＭＯＳトランジスタの断面図である。
【図１５ａ】  本発明のＰｃｈＭＯＳトランジスタの断面図である。
【図１５ｂ】  本発明のＰｃｈＭＯＳトランジスタの断面図である。
【図１５ｃ】  本発明のＰｃｈＭＯＳトランジスタの断面図である。
【図１６】  従来と本発明の相補性ＭＯＳを示した断面図である。
【図１７】  ＳＢＤ使用の相補性ＭＯＳを示した断面図である。
【図１８】  ＳＢＤの信頼性向上構造を示した断面図である。
【図１９】  本発明によるＢｉＣＭＯＳ集積回路を示した断面図である。
【図２０】  本発明による集積回路を示した断面図である。
【発明を実施するための形態】
【０００７】（１）江崎玲於奈博士の発明した江崎ダイオードはトンネルダイオードとも呼ばれている。高濃度のＰ型半導体と高濃度のＮ型半導体とで形成された接合部を１００Åまで薄くしたとき、順方向のトンネル効果が現れる。（図２ａ）（図２ｂ）この場合の材料は高純度ゲルマニウムである。このことにより半導体の伝導帯における電子の代表的な移動距離は約１００Å以上であると考えられる。この移動距離は他の半導体でも同様と考えられる。
金属と半導体との接合部における空乏層の長さが５０００Å（０．５μ）を考えた場合、トンネル効果は無視でき、ショットキー・バリヤ・ダイオードが形成される。金属と半導体との接合部における空乏層の長さが５０Åを考えた場合、トンネル効果により電子が移動しオーミックな接合が形成される。（図２ｃ）上記空乏層の長さの比率は５０００Å／５０Å＝１００であり、これに対する半導体の不純物濃度の比率は１：１００である。（図２ｄ）従って低濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成される。高濃度半導体は金属との間にショットキー・バリヤ・ダイオードが形成されず、オーミックな接続が形成される。
（参考情報）シリコン単結晶の格子定数は５．４Åである。シリコン原子の単位体積（ｃｍの３乗）当たりの数は５・（１０の２２乗）である。
半導体の結晶内における電子の移動距離は結晶の歪みや印加された電圧の影響を受けて変化するが、約１００Å以上であると考えられる。また代表的なベース幅のデータとして０．３μｍがある。このことより一般的なものの電子の移動距離は０．３μｍより小さい。この電子の移動の連なりを集めたものが半導体内の電流である。（図２ｅ）ＮＰＮバイポーラトランジスタの動作時におけるエミッタからベースを通過してコレクタまでの電子の移動を図面に描いた。従来のバイポーラトランジスタでは多数のキャリアが動作に必要であった。本発明のバイポーラトランジスタではより少数のキャリアで動作が可能になります。微細化により電流増幅率が著しく向上します。（図２ｆ）（図２ｇ）（図２ｈ）
バイポーラ集積回路において従来のバイポーラトランジスタでは拡散領域が横方向に広がった形状をしている。（図２ｉ）これに対して本発明のバイポーラトランジスタの拡散領域は縦方向に広がった形状をしている。（図２ｉ）この構造を実現するにはイオン注入の技術が必要であり、従来は不純物濃度が横方向に均一になるようにイオン注入していたが、本発明のバイポーラトランジスタを形成するためには不純物濃度が縦方向に均一になるようにイオン注入しなければならない。
バイポーラ集積回路の形成ではバイポーラトランジスタの各領域以外に縦方向に均一になるようなイオン注入を分離領域にも適用するのが望ましい。
縦方向に均一に不純物を分布させるため、イオン注入では加速電圧を変化させる技術が必要になる。従来のバイポーラ集積回路では基板の表面近くにイオン注入をしていた。本発明のバイポーラトランジスタの形成には高エネルギーイオン注入の技術が必要になる。
昭和６３年（１９８８年）には、ほぼ完成したＭＯＳＬＳＩの上から基板の結晶中に注入できる技術が存在していた。従って加速電圧の技術的可能性はある。
フォトリソグラフィにてトランジスタの各不純物領域のパターンを形成し、イオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去する。この方法を使用すればフォトリソグラフィにおけるパターンにより近い形状で不純物領域を形成できる。
この技術はバイポーラ集積回路以外の他の半導体デバイスにも適用できる。
従来、ベース幅のパターンをフォトリソグラフィで実現する考え方はなかった。最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。従って、短いベース幅のパターンは現在のフォトリソグラフィで形成可能である。
この微細加工技術を使用すればキャリアがエミッタ領域からベース領域を基板に対して水平方向に移動し次にコレクタ領域内を水平方向に移動することを特徴とするＮＰＮトランジスタおよびＰＮＰトランジスタが実現できる。
従来のＮＰＮトランジスタまたはＰＮＰトランジスタではキャリアはエミッタ領域からベース領域を基板に対して下方に移動し次にコレクタ領域内を下方に移動し更に低抵抗の埋込拡散領域を横方向に移動し更に垂直方向に形成された低抵抗の領域を上方に通過して表面に移動する。（図２ｉ）
従来のバイポーラ集積回路ではベース拡散領域内にエミッタ拡散領域を形成し、この拡散深さの差よりベース幅を縦方向に形成した。（図２ｉ）
バイポーラトランジスタではフォトリソグラフィにおいてベースのパターンの内側にエミッタのパターンを形成するのが常識である。
ベース領域の拡散は長さにおいて縦方向だけでなく横方向にも同様に広がる。エミッタ領域の拡散も長さにおいて縦方向だけでなく横方向にも同様に広がる。ベースの拡散領域の中にエミッタの拡散領域が形成され、その拡散深さの差がベース幅となる。
このフォトリソグラフィのパターン形成と拡散深さの二つの事実より従来のバイポーラトランジスタでは横方向のベース幅が縦方向のベース幅より短くなることはありえない。
電流はベース幅が短い縦方向に集中的に流れる。
さらにベース領域の横方向の面積は一方の長さが拡散深さで形成されるので狭く、縦方向の面積はフォトリソグラフィのパターンで形成されるので広い。従って電流は縦方向に安定して流れる。
コレクタ領域内にベース領域を形成しそのベース領域内にエミッタ領域を形成し、電流がエミッタからベースを通過してコレクタまで基板に対して水平方向に流れることは従来の技術では不可能である。
バイポーラ集積回路でのバイポーラトランジスタにおけるベース領域とエミッタ領域の拡散深さの測定結果の長さの差よりベース幅がわかる。代表的なベース幅のデータとして０．３μｍがある。この長さをもとにして本発明では横方向のベース幅に１μｍ以下という設定をした。
本発明ではキャリアがエミッタ領域からベース領域を経由してコレクタ領域に移動する距離が従来のバイポーラトランジスタと比較すると著しく短い。このため、動作速度が著しく速くなる。また、バイポーラ集積回路内の各トランジスタのベース幅をレイアウトで自由に変えてｈＦＥ値を変えることができる。
本発明ではバイポーラトランジスタの構造が簡素で縦長であるため、面積当たりのデバイスの密度が高くなる。バイポーラ集積回路における配線の長さが短くなり、配線の抵抗や電気容量も減少し動作速度が向上する。
以上のように従来のバイポーラトランジスタとは全く異なる構造と機能を持っている。
ベースの機能を持つ場所を数層にわたって作れば、従来になかった新しいロジック回路やアナログ回路を創造できる。（図１）
バイポーラ集積回路の形成においてコレクタ領域・ベース領域・エミッタ領域および分離領域にイオン注入を横方向と縦方向に均一に実行しその後に短時間のアニールでイオン注入による結晶中の歪を除去して形成したバイポーラトランジスタの事例を示す。（図２ｉ）
従来のバイポーラ集積回路と本発明のバイポーラ集積回路を比較すると本発明の方が構造において簡単である。（図２ｉ）
従来のバイポーラ集積回路におけるバイポーラトランジスタの構造に対する等価回路を図３に示す。
横方向のベース幅の長さを短く形成するため、横方向の電界が強いのでキャリアは水平方向に集中して流れる。
本発明のバイポーラ集積回路ではエミッタからのキャリアは電界に引かれてベース領域を通り抜けてほとんどコレクタに届き、ベースには僅かに流れることになる。（図４）
ダイオード、トランジスタ以外にＰＮＰＮ構造のサイリスタも本発明により横方向に形成できる。（図５）
エミッタ・ベース・コレクタのパターンを細い帯状にして組み合わせれば大電流・高出力のトランジスタができる。
（２）ショットキー・バリアを形成する金属配線を本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面からベース領域の表面にかけて形成する。低濃度のコレクタ領域の表面でショットキー・バリア・ダイオードが形成される。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。（図６ａ）（図６ｂ）
このようにしてベース領域とコレクタ領域の間にショットキー・バリア・ダイオードが形成され接続される。ベース領域とコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図６ａ）（図６ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。（図６ａ）（図６ｂ）
（３）本発明のＮＰＮトランジスタまたはＰＮＰトランジスタのコレクタ領域の表面の一部を開孔する。開孔したショットキー・バリア・ダイオード部分のパターンの周辺部分に沿ってコレクタ領域がＮ型ならＰ型の領域を、コレクタ領域がＰ型ならＮ型の領域を、コレクタ領域内に事前に形成しておく。周辺部分に沿って基板に形成される不純物領域をガードリングと呼ぶ。ショットキー・バリアを形成する金属配線をベース領域の開孔部分とコレクタ領域の開孔部分にかけて形成する。高濃度のベース領域の表面では金属配線とオーミックコンタクトが形成され、金属配線とベース領域が接続される。これによりベース領域とショットキー・バリア・ダイオードが接続される。ガードリングは高濃度領域で形成するので金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。ガードリングとコレクタ領域により形成されるＰＮ接合と並列にショットキー・バリア・ダイオードが存在することになる。（図７ａ）（図７ｂ）ＰＮ接合より高速なスイッチング速度のショットキー・バリア・ダイオードの存在が本発明のバイポーラトランジスタの動作を高速にする。バイポーラトランジスタがＯＮ状態からＯＦＦ状態になるとき、ベース領域からコレクタ領域に入ったキャリアの消滅を速くする。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合のダイオードに変えて高い信頼性を確保する。
金属を半導体上に形成したショットキー・バリア・ダイオードはスイッチングスピードにおいてＰＮ接合のダイオードより高速である。一部の化合物半導体を除き、一般にシリコンやＧａＡｓ等のショットキー障壁高さは半導体のバンドギャップ内に十分ありＮ型基板の上で形成してもＰ型基板の上で形成してもショットキー・バリア・ダイオードとしての特徴は存在する。
ショットキー・バリア・ダイオードを形成する金属は単一の元素でも合金でもよい。
半導体の基板との間にバリアメタルと呼ばれる層を形成してショットキー・バリアを安定した状態で形成する方法もある。
（４）従来、ＭＯＳ集積回路の形成においてＭＯＳトランジスタのゲート電極のパターンをソース領域及びドレイン領域の間に配置する場合、ソース領域及びドレイン領域と一部重なるように配置しなければならないという考え方があった。（図９ａ）ネルギーレベルの状態より考察すると、基板とソース領域及び基板とドレイン領域の間に存在する空乏層の範囲内であればゲート電極のパターンをソース領域及びドレイン領域から離して配置することが可能である。
ＭＯＳトランジスタの速度が遅い主な理由はゲート電極とソース領域及びゲート電極とドレイン領域における重なりによる電気容量の存在である。（図１０）（図１１）
本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタはゲート電極のパターンをソースおよびドレインのパターンと離し、さらにソース領域及びドレイン領域の空乏層内の位置で動作可能な範囲で離して配置し、ソース領域とドレイン領域をＮ型領域またはＰ型領域またはショットキー・バリア・ダイオードで形成することを特徴とする。（図８）（図９ａ）（図９ｂ）（図１０）（図１１）
従来のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。
基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１２）
本発明のＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソースより低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１３ａ）
本発明のＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１３ｂ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＮチャネルＭＯＳトランジスタのエネルギーレベルの状態は以下の様になる。ゲート電極がソース領域およびドレイン領域の位置から離れ、さらにソースと基板およびドレインと基板の間の空乏層内の位置まで離して形成された場合を想定する。基板の電位がソースと同じでゲート電極の電圧を閾値電圧以上にしてドレインに正の電圧を印加した場合、基板内部ではソースと基板のフェルミ・レベルＶｆが同じレベルであるためキャリアの移動はないが、基板表面ではゲート電極の電圧によりフェルミ・レベルＶｆがソース側より低下し、キャリア（この場合はエレクトロン）がフェルミ・レベルＶｆの低い方へとソースから基板表面を通過してドレインに移動する。（図１４ａ）
本発明のソース領域およびドレイン領域をショットキー・バリア・ダイオードで形成したＰチャネルＭＯＳトランジスタのエネルギーレベルの状態も同様に説明できる。（図１５ａ）
これ以外に、ソースを不純物領域でドレインをショットキー・バリア・ダイオードで形成するＭＯＳトランジスタとソースをショットキー・バリア・ダイオードでドレインを不純物領域で形成するＭＯＳトランジスタがＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタとして成立する。（図１４ｂ）（図１４ｃ）（図１５ｂ）（図１５ｃ）
現在、ＭＯＳＬＳＩではＣＭＯＳ回路が主流である。ゲート電極とソース領域及びドレイン領域における重なりによる電気容量の存在が無くなれば動作速度は著しく向上する。電気容量が小さくなればＣＭＯＳ回路がＯＮ／ＯＦＦする時、流れ込む電荷の量が著しく減少するので動作速度が向上し、消費電力も著しく減少する。
空乏層の幅はＰＮ接合におけるＰ型領域とＮ型領域の不純物濃度により変化する。不純物濃度が低いと空乏層の幅は長くなる。
最近のＭＯＳＬＳＩの先端デバイスでの微細加工技術を用いれば０．０２８μｍ程度のパターンが形成可能である。現在の微細加工技術を使用すれば必要とするパターンは形成可能である。
以上のように従来のＭＯＳトランジスタとは全く異なる構造と機能を持っている。
ゲート電極がソース領域の位置から離れ、さらにソースと基板間の空乏層内の位置まで離して形成された場合を想定する。ゲート電極のパターンにおける空乏層内の位置はソースと基板間の間に電位差がない場合における空乏層の幅で考慮した方が安全である。（図１１）
Ｐ基板のＭＯＳトランジスタでは高濃度のＰ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＮ型領域を形成し、基板の電位の設定に使用する。（図１６）
Ｐ基板のＭＯＳトランジスタでは高濃度のＮ型領域を、Ｎ基板のＭＯＳトランジスタでは高濃度のＰ型領域を基板上に形成し、配線・抵抗等に活用する。（図１７）
（５）本発明のＮチャネルまたはＰチャネルのＭＯＳトランジスタのおけるソース領域とドレイン領域をショットキー・バリア・ダイオードで形成する場合、下記のようにショットキー・バリア・ダイオードの周辺部分にＰＮ接合を形成する。
基板がＮ型ならＰ型の領域を、基板がＰ型ならＮ型の領域を、ショットキー・バリア・ダイオードの周辺部分の下に事前に高濃度の不純物領域で形成しておく。周辺部分に沿って基板に形成するこの領域をガードリングと呼ぶ。この高濃度の領域と金属配線との間ではオーミックコンタクトが形成され、金属配線と接続される。これにより基板との間にＰＮ接合のダイオードとショットキー・バリア・ダイオードがソース領域及びドレイン領域との間に並列に存在することになる。（図１８）ダイオードとしての動作速度はショットキー・バリア・ダイオードの存在によりＰＮ接合のダイオードより速くなる。但しソース領域及びドレイン領域の大きさはガードリングを含む大きさになる。
ショットキー・バリア・ダイオードの周辺部分が形成条件によっては高い信頼性を確保できない場合、この部分をガードリングの形成により、安定したＰＮ接合に置き変える。本発明のＭＯＳトランジスタの内、ソース領域及びドレイン領域をショットキー・バリア・ダイオードで形成するものに対して、ガードリングの形成が高い信頼性を確保する。
（６）前記の請求項１または請求項２または請求項３または請求項４または請求項５の内の少なくとも二つの形成方法の併用で、多様な新しい機能を持つ半導体デバイスを形成する。（図１９）（図２０）
【符号の説明】
【０００８】１  Ｎ：Ｎ型半導体
２  Ｐ：Ｐ型半導体
３  Ｎ＋：高濃度のＮ型半導体
４  Ｐ＋：高濃度のＰ型半導体
５  Ｎ−：低濃度のＮ型半導体
６  Ｐ−：低濃度のＰ型半導体
７  Ｅｇ：半導体の価電子帯と伝導帯との間のエネルギー間隙の値
８  Ｖｆ：フェルミ・レベル
９  Ｔｒ：トランジスタ
１０  ＳＢＤ：ショットキー・バリア・ダイオード
１１  Ｅ：エミッタ
１２  Ｂ：ベース
１３  Ｃ：コレクタ
１４  Ｓ：ソース
１５  Ｄ：ドレイン
１６  Ｇ：ゲート
１７  Ｎｃｈ：Ｎチャネル
１８  Ｐｃｈ：Ｐチャネル