(57)【要約】【課題】ＭＩＳキャパシタを有する半導体装置において、キャパシタ誘電体膜の膜厚設定の自由度を向上しうる半導体装置の製造方法を提供する。【解決手段】半導体基板の第１の領域に不純物を注入することでキャパシタ下部電極層を形成する工程と、キャパシタ下部電極層上に第１の絶縁膜を堆積する工程と、第１の絶縁膜を形成した後、半導体基板の第２の領域上に熱酸化により第２の絶縁膜を形成する工程と、第１の絶縁膜上にキャパシタ上部電極を形成し、第２の絶縁膜上にゲート電極を形成する工程とを有する。【選択図】図１
2014053364.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１の領域に不純物を注入することでキャパシタ下部電極層を形成する工程と、
前記キャパシタ下部電極層上に、第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜を形成した後、前記半導体基板の第２の領域上に、熱酸化により第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上にキャパシタ上部電極を形成し、前記第２の絶縁膜上に第１のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の絶縁膜を堆積する工程では、前記半導体装置の第３の領域にも前記第１の絶縁膜を形成し、
前記キャパシタ上部電極及び前記第１のゲート電極を形成する工程では、前記第３の領域の前記第１の絶縁膜上に第２のゲート電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記第１の絶縁膜は窒素を含む
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板の第１の領域に弗素を含むキャパシタ下部電極層を形成する工程と、
熱酸化により、前記キャパシタ下部電極層上に、第１の絶縁膜を形成し、前記半導体基板の第２の領域上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜上にキャパシタ上部電極を形成し、前記第２の絶縁膜上に第１のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後、前記キャパシタ上部電極及び前記第１のゲート電極を形成する工程の前に、
前記第２の領域の一部である第４の領域の前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜を除去した前記第４の領域上に、熱酸化により第３の絶縁膜を形成する工程とを更に有し、
前記キャパシタ上部電極及び前記第１のゲート電極を形成する工程では、前記第３の絶縁膜上に第３のゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第４の絶縁膜を形成する工程の後、前記キャパシタ上部電極、前記第１のゲート電極及び前記第３のゲート電極を形成する工程の前に、
前記第４の領域の一部である第５の領域の前記第３の絶縁膜を除去する工程と、
前記第３の絶縁膜を除去した前記第５の領域上に、熱酸化により第４の絶縁膜を形成する工程とを更に有し、
前記キャパシタ上部電極、前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第４の絶縁膜上に第４のゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成する容量素子として、半導体基板を下部電極としたＭＩＳキャパシタが用いられている。このような容量素子のキャパシタ誘電体膜は、トランジスタのゲート絶縁膜と同時に形成される絶縁膜によって形成されることが多い。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−０５３４１０号公報
【特許文献２】特開２００３−２２９４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、設計上の要請等により、当該半導体装置の仕様に含まれていないキャパシタを利用したい場合などがある。このような場合、既存の仕様を変更することが求められるが、ゲート絶縁膜の形成条件自体を変更すると関連する他の工程の条件も変更や調整が必要となるため、キャパシタ誘電体膜の膜厚を自由にコントロールすることは困難であった。
【０００５】
本発明の目的は、ＭＩＳキャパシタを有する半導体装置において、キャパシタ誘電体膜の膜厚設定の自由度を向上しうる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の一観点によれば、半導体基板の第１の領域に不純物を注入することでキャパシタ下部電極層を形成する工程と、前記キャパシタ下部電極層上に、第１の絶縁膜を堆積する工程と、前記第１の絶縁膜を形成した後、前記半導体基板の第２の領域上に、熱酸化により第２の絶縁膜を形成する工程と、前記第１の絶縁膜上にキャパシタ上部電極を形成し、前記第２の絶縁膜上に第１のゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【０００７】
また、実施形態の他の観点によれば、半導体基板の第１の領域に弗素を含むキャパシタ下部電極層を形成する工程と、熱酸化により、前記キャパシタ下部電極層上に、第１の絶縁膜を形成し、前記半導体基板の第２の領域上に第２の絶縁膜を形成する工程と、前記第１の絶縁膜上にキャパシタ上部電極を形成し、前記第２の絶縁膜上に第１のゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
開示の半導体装置の製造方法によれば、キャパシタ誘電体膜の膜厚設定の自由度を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２０）である。
【図２２】図２２は、Ｎ型不純物層を形成する砒素の熱酸化による再分布の様子を二次イオン質量分析法により測定した結果を示すグラフ（その１）である。
【図２３】図２３は、Ｎ型不純物層を形成する砒素の熱酸化による再分布の様子を二次イオン質量分析法により測定した結果を示すグラフ（その２）である。
【図２４】図２４は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図２５】図２５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】図２６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】図２７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】図２８は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図２９】図２９は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３０】図３０は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３１】図３１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３２】図３２は、第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３３】図３３は、第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図３４】図３４は、第４実施形態による半導体装置の構造を示す概略断面図である。
【図３５】図３５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３６】図３６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３７】図３７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図３８】図３８は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図３９】図３９は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図４０】図４０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図４１】図４１は、Ｎ型不純物層のシート抵抗及びその上に形成される熱酸化膜の膜厚のイオン注入条件依存性を示すグラフである。
【発明を実施するための形態】
【００１０】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２３を用いて説明する。
【００１１】
図１は、本実施形態による半導体装置の構造を示す概略断面図である。図２乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。図２２及び図２３は、Ｎ型不純物層を形成する砒素の熱酸化による再分布の様子を二次イオン質量分析法により測定した結果を示すグラフである。
【００１２】
はじめに、本実施形態による半導体装置の構造について図１を用いて説明する。
【００１３】
シリコン基板１０には、活性領域１２ａ，１２ｂ，１２ｃ，１２ｄを画定する素子分離絶縁膜１２が形成されている。ここで、活性領域１２ａはキャパシタの形成領域であり、活性領域１２ｂは高電圧トランジスタの形成領域であり、活性領域１２ｃは中電圧トランジスタの形成領域であり、活性領域１２ｄは低電圧トランジスタの形成領域である。
【００１４】
活性領域１２ａ内には、Ｐウェル１８と、Ｐウェル１８を囲うディープＮウェル３４が形成されている。活性領域１２ａの表面部には、Ｎ型不純物領域３８が形成されている。活性領域１２ａ上には、キャパシタ誘電体膜５２を介してキャパシタ上部電極６２が形成されている。これにより、活性領域１２ａには、キャパシタ下部電極としてのＮ型不純物領域３８と、キャパシタ誘電体膜５２と、キャパシタ上部電極６２とを有するキャパシタが形成されている。
【００１５】
活性領域１２ｂ内には、ウェル２２が形成されている。活性領域１２ｂ上には、ゲート絶縁膜５４を介してゲート電極６４が形成されている。ゲート電極６４の両側の活性領域１２ｂ内には、ソース／ドレイン領域８０が形成されている。これにより、活性領域１２ｂには、ゲート電極６４と、ソース／ドレイン領域８０とを有する高電圧トランジスタが形成されている。なお、高電圧トランジスタとは、特に限定されるものではないが、例えば、不揮発メモリトランジスタのプログラム等に用いられる高い電圧が印加されるトランジスタである。
【００１６】
活性領域１２ｃ内には、ウェル２６が形成されている。活性領域１２ｃ上には、ゲート絶縁膜５４よりも薄いゲート絶縁膜５６を介してゲート電極６４が形成されている。ゲート電極６４の両側の活性領域１２ｃ内には、ソース／ドレイン領域８２が形成されている。これにより、活性領域１２ｃには、ゲート電極６４と、ソース／ドレイン領域８２とを有する中電圧トランジスタが形成されている。なお、中電圧トランジスタとは、特に限定されるものではないが、例えば、入出力回路等に用いられる中程度の電圧が印加されるトランジスタである。
【００１７】
活性領域１２ｄ内には、ウェル３０が形成されている。活性領域１２ｄ上には、ゲート絶縁膜５６よりも薄いゲート絶縁膜５８を介してゲート電極６４が形成されている。ゲート電極６４の両側の活性領域１２ｄ内には、ソース／ドレイン領域８４が形成されている。これにより、活性領域１２ｄには、ゲート電極６４と、ソース／ドレイン領域８４とを有する中電圧トランジスタが形成されている。なお、低電圧トランジスタとは、特に限定されるものではないが、例えば、ロジック回路を構成するトランジスタなど、低い電圧で動作するトランジスタである。
【００１８】
キャパシタ上部電極６２、ゲート電極６４及びソース／ドレイン拡散層８０，８２，８４上には、金属シリサイド膜８６が形成されている。
【００１９】
キャパシタ、高電圧トランジスタ、中電圧トランジスタ及び低電圧トランジスタが形成されたシリコン基板１０上には、層間絶縁膜８８が形成されている。層間絶縁膜８８には、金属シリサイド膜８６に接続されたコンタクトプラグ９０が埋め込まれている。層間絶縁膜８８上には、コンタクトプラグ９０を介して金属シリサイド膜８６に電気的に接続された配線層９２が形成されている。
【００２０】
このように、本実施形態による半導体装置は、ＭＩＳ構造のキャパシタと、ゲート絶縁膜の膜厚が異なる３種類のトランジスタとを有している。キャパシタのキャパシタ誘電体膜５２は、キャパシタ下部電極としてのＮ型不純物領域３８上にＣＶＤ法によって絶縁膜堆積した後、３種類のトランジスタのゲート絶縁膜を形成するための一連の熱酸化プロセスを行うことにより、形成している。
【００２１】
典型的な半導体装置の製造方法では、ＭＩＳキャパシタのキャパシタ誘電体膜は、トランジスタのゲート絶縁膜と同時に形成される絶縁膜によって形成される。例えば、１．２Ｖ動作のトランジスタと５．０Ｖ動作のトランジスタとを含む半導体装置では、これらトランジスタのゲート絶縁膜を形成する過程で同時に形成される絶縁膜により、キャパシタ誘電体膜が形成される。
【００２２】
しかしながら、設計上の要請等によっては、当該半導体装置のライブラリに含まれていないキャパシタが求められることがある。例えば、当該半導体装置に含まれない３．３Ｖ動作のトランジスタのゲート絶縁膜を形成する過程で形成される絶縁膜を用いたキャパシタのライブラリを利用したい場合などが挙げられる。
【００２３】
このような場合、既存のライブラリを変更することが求められるが、ゲート絶縁膜の形成条件自体は変更することができないため、キャパシタ誘電体膜の膜厚を自由にコントロールすることは困難である。
【００２４】
熱酸化により形成されるシリコン酸化膜の膜厚はキャパシタ部の基板不純物濃度にも依存し、典型的には、基板不純物濃度が高いほど増速酸化が顕著となり膜厚が増加する。そこで、キャパシタ部の基板不純物濃度によってキャパシタ誘電体膜の膜厚をコントロールすることも考えられるが、熱酸化条件が変われば増速酸化の度合いも変わるため、所望の膜厚のキャパシタ誘電体膜を形成することは容易ではない。また、増速酸化量が多くなるほどに不純物の外方拡散や酸化膜中への吸われ等によって基板の表面濃度が低下するため、キャパシタの電圧依存性の変化が大きくなる。基板不純物濃度を変更すること自体によってもキャパシタの電圧依存性は変化する。
【００２５】
このように、一つの品種の中で使用されている一連の酸化工程においてキャパシタの特性を決定すると、酸化順序が違ったり酸化回数が異なるプロセスフローでは、同じライブラリのキャパシタ特性を得ることは困難である。
【００２６】
このような観点から、本実施形態では、キャパシタ部にＣＶＤ法により酸化膜を堆積した後に、ゲート絶縁膜形成のための一連の熱酸化プロセスを行う。これにより、キャパシタ部の基板不純物濃度に依存した増速酸化を抑制し、キャパシタ誘電体膜の膜厚制御性を向上する。これにより、異なるプロセスフローを用いた半導体装置において、同様のキャパシタ特性を実現することが可能となる。このことは換言すれば、新しいライブラリを作成するときに、プロセスフローに依存せずにキャパシタ部の特性を選択できるメリットがあるといえる。
【００２７】
次に、本実施形態による半導体装置の製造方法について図２乃至図２３を用いてより具体的に説明する。
【００２８】
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離絶縁膜１２を形成する。ここでは、素子分離絶縁膜１２により、活性領域１２ａ，１２ｂ，１２ｃ，１２ｄを画定するものとする（図２）。
【００２９】
次いで、例えば熱酸化法により、活性領域１２ａ，１２ｂ，１２ｃ，１２ｄの表面に、イオン注入用の犠牲酸化膜として、例えば膜厚１０ｎｍ程度のシリコン酸化膜１４を形成する。
【００３０】
次いで、フォトリソグラフィにより、活性領域１２ａを露出し、他の領域を覆うフォトレジスト膜１６を形成する。
【００３１】
次いで、フォトレジスト膜１６をマスクとしてイオン注入を行い、活性領域１２ａにＰウェル１８を形成する（図３）。
【００３２】
次いで、例えばアッシングにより、フォトレジスト膜１６を除去する。
【００３３】
次いで、フォトリソグラフィにより、活性領域１２ｂを露出し、他の領域を覆うフォトレジスト膜２０を形成する。
【００３４】
次いで、フォトレジスト膜２０をマスクとしてイオン注入を行い、活性領域１２ｂにウェル２２を形成する（図４）。
【００３５】
次いで、例えばアッシングにより、フォトレジスト膜２０を除去する。
【００３６】
次いで、フォトリソグラフィにより、活性領域１２ｃを露出し、他の領域を覆うフォトレジスト膜２４を形成する。
【００３７】
次いで、フォトレジスト膜２４をマスクとしてイオン注入を行い、活性領域１２ｃにウェル２６を形成する（図５）。
【００３８】
次いで、例えばアッシングにより、フォトレジスト膜２４を除去する。
【００３９】
次いで、フォトリソグラフィにより、活性領域１２ｄを露出し、他の領域を覆うフォトレジスト膜２８を形成する。
【００４０】
次いで、フォトレジスト膜２８をマスクとしてイオン注入を行い、活性領域１２ｄにウェル３０を形成する（図６）。
【００４１】
次いで、例えばアッシングにより、フォトレジスト膜２８を除去する。
【００４２】
次いで、フォトリソグラフィにより、活性領域１２ａを露出し、他の領域を覆うフォトレジスト膜３２を形成する。
【００４３】
次いで、フォトレジスト膜３２をマスクとしてイオン注入を行い、活性領域１２ａにＰウェル１８を囲うディープＮウェル３４を形成する（図７）。
【００４４】
次いで、例えばアッシングにより、フォトレジスト膜３２を除去する。
【００４５】
こうして、活性領域１２ａ，１２ｂ，１２ｃ，１２ｄに、所定のウェルを形成する。
【００４６】
ここで、活性領域１２ａは、キャパシタの形成領域である。基板側の電極層としてＮ型不純物層３８を用いる場合には、活性領域１２ａには、Ｐウェル１８と、Ｐウェル１８を囲うディープＮウェル３４とを形成する。ディープＮウェル３４は、必ずしも形成する必要はない。
【００４７】
活性領域１２ｂ〜１２ｄは、ゲート絶縁膜の膜厚が互いに異なるトランジスタの形成領域である。
【００４８】
例えば、活性領域１２ｂは、厚いゲート絶縁膜５４を有する高電圧トランジスタの形成領域である。ウェル２２は、Ｎ型高電圧トランジスタの形成領域であればＰウェル、Ｐ型高電圧トランジスタの形成領域であればＮウェルとする。
【００４９】
また、活性領域１２ｃは、ゲート絶縁膜５４よりも薄いゲート絶縁膜５６を有する中電圧トランジスタの形成領域である。ウェル２６は、Ｎ型高電圧トランジスタの形成領域であればＰウェル、Ｐ型高電圧トランジスタの形成領域であればＮウェルとする。
【００５０】
また、活性領域１２ｄは、ゲート絶縁膜５６よりも薄いゲート絶縁膜５８を有する低電圧トランジスタの形成領域である。ウェル３０は、Ｎ型高電圧トランジスタの形成領域であればＰウェル、Ｐ型高電圧トランジスタの形成領域であればＮウェルとする。
【００５１】
Ｐウェル１８及びＮ型トランジスタ用のＰウェルは、例えば、硼素イオン（Ｂ＋）を、加速エネルギーが１００ｋｅＶ〜３００ｋｅＶ、ドーズ量が５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。代表的なイオン注入条件は、例えば、Ｂ＋、１５０ｋｅＶ、３×１０１３ｃｍ−２である。また、チャネルイオン注入として、硼素イオンを、加速エネルギーが５ｋｅＶ〜３０ｋｅＶ、ドーズ量が１×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件でイオン注入する。代表的なイオン注入条件は、例えば、Ｂ＋、１０ｋｅＶ、１×１０１３ｃｍ−２である。硼素イオンに代えて、弗化ボロンイオン（ＢＦ２＋）を用いてもよい。また、チャネルストップイオン注入として、ウェルイオン注入とチャネルイオン注入との間のエネルギーでのイオン注入を追加してもよい。
【００５２】
Ｐウェル１８、Ｎ型高電圧トランジスタ用のＰウェル、Ｎ型中電圧トランジスタ用のＰウェル、Ｎ型低電圧トランジスタ用のＰウェルは、それぞれ別々に異なる条件で形成してもよいし、一部又は全部を同時に形成してもよい。また、Ｎ型トランジスタ用のＰウェルは、Ｐウェル１８と同様に、ディープＮウェルで囲われた二重ウェルとしてもよい。
【００５３】
Ｐ型トランジスタ用のＮウェルは、例えば、燐イオン（Ｐ＋）を、加速エネルギーが２００ｋｅＶ〜６００ｋｅＶ、ドーズ量が５×１０１２ｃｍ−２〜５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。代表的なイオン注入条件は、例えば、Ｐ＋、３００ｋｅＶ、３×１０１３ｃｍ−２である。また、チャネルイオン注入として、砒素イオン（Ａｓ＋）を、加速エネルギーが５０ｋｅＶ〜１５０ｋｅＶ、ドーズ量が１×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件でイオン注入する。代表的なイオン注入条件は、例えば、Ａｓ＋、１００ｋｅＶ、１×１０１３ｃｍ−２である。砒素イオンに代えて、燐イオンやアンチモンイオン（Ｓｂ＋）を用いてもよい。また、チャネルストップイオン注入として、ウェルイオン注入とチャネルイオン注入との間のエネルギーでのイオン注入を追加してもよい。
【００５４】
Ｐ型高電圧トランジスタ用のＮウェル、Ｐ型中電圧トランジスタ用のＮウェル、Ｐ型低電圧トランジスタ用のＮウェルは、前述のようにそれぞれ別々に異なる条件で形成してもよいし、一部又は全部を同時に形成してもよい。
【００５５】
ディープＮウェル３４は、例えば、燐イオンを、加速エネルギーが５００ｋｅＶ〜１５００ｋｅＶ、ドーズ量が５×１０１２ｃｍ−２〜３×１０１３ｃｍ−２の条件でイオン注入することにより形成する。代表的なイオン注入条件は、例えば、Ｐ＋、７５０ｋｅＶ、１．５×１０１３ｃｍ−２である。ディープＮウェル３４は、Ｐウェル１８を形成するためのフォトレジスト膜１６をマスクとしてイオン注入することにより形成してもよい。
【００５６】
なお、ウェルは、厳密には、後工程の熱処理によって注入した不純物が活性化することにより形成されるが、本願明細書では便宜上、イオン注入直後の不純物注入領域もウェルと呼ぶこととする。
【００５７】
次いで、フォトリソグラフィにより、活性領域１２ａを露出し、他の領域を覆うフォトレジスト膜３６を形成する。
【００５８】
次いで、フォトレジスト膜３６をマスクとしてイオン注入を行い、活性領域１２ａのＰウェル１８の表面部に、キャパシタの下部電極となるＮ型不純物層３８を形成する（図８）。
【００５９】
Ｎ型不純物層３８は、例えば、砒素イオンを、加速エネルギーが３０ｋｅＶ〜２００ｋｅＶ、ドーズ量が１×１０１４ｃｍ−２〜５×１０１５ｃｍ−２の条件でイオン注入することにより形成する。代表的なイオン注入条件は、例えば、Ａｓ＋、１００ｋｅＶ、１×１０１５ｃｍ−２である。なお、砒素イオンの代わりに、他のＮ型不純物、例えば、燐イオン、アンチモンイオンを用いてもよい。
【００６０】
次いで、例えばアッシングにより、フォトレジスト膜３６を除去する。
【００６１】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、１０００℃、１０秒程度の熱処理を行う。
【００６２】
次いで、例えば弗酸水溶液を用いたウェットエッチングを行い、シリコン酸化膜１４を除去する。
【００６３】
次いで、全面に、ＣＶＤ法により、例えば膜厚４ｎｍ〜８ｎｍのシリコン酸化膜４０を堆積する（図９）。シリコン酸化膜４０は、キャパシタの誘電体膜となる膜である。
【００６４】
シリコン酸化膜４０は、例えば、原料ガスとしてＤＣＳ（ジクロロシラン：ＳｉＨ２Ｃｌ２）とＮ２Ｏ（又はＮＯ）とを、或いはＭＳ（モノシラン：ＳｉＨ４）とＮ２Ｏ（又はＮＯ）とを用い、７００℃〜８５０℃の温度で成膜する。或いは、原料ガスとしてＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ２Ｈ５）４）とＯ２（又はＯ３）とを用い、７００℃〜８５０℃の温度で成膜する。或いは、原料ガスとしてＢＴＢＡＳ（ビスターシャルブチルアミノシラン：ＳｉＨ２（ＮＨ（Ｃ４Ｈ９））２）とＯ２とを用い、４５０℃〜６００℃の温度で成膜する。
【００６５】
また、シリコン酸化膜４０は、高密度プラズマＣＶＤ法や原子層堆積（ＡＬＤ：Atomic Layer Deposition）法等により堆積してもよい。
【００６６】
高密度プラズマＣＶＤ法により堆積したシリコン酸化膜は緻密であり膜質が良好であり、キャパシタ誘電体膜やゲート絶縁膜として好適である。その一方、数ｎｍ程度の薄膜を形成することは困難である。そこで、高密度プラズマＣＶＤ法を用いる場合は、一旦、形成しようとする膜厚よりも厚い膜厚のシリコン酸化膜を堆積し、その後に弗酸水溶液等を用いたコントロールエッチングにより所望の膜厚まで薄膜化することが望ましい。
【００６７】
なお、シリコン酸化膜４０を堆積する前に、シリコン基板１０の表面に予め薄い熱酸化膜を形成しておいてもよい。
【００６８】
次いで、フォトリソグラフィにより、活性領域１２ａを覆い、他の領域を露出するフォトレジスト膜４２を形成する。
【００６９】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜４２をマスクとしてシリコン酸化膜４０をエッチングし、活性領域１２ｂ，１２ｃ，１２ｄ上のシリコン酸化膜４０を除去する（図１０）。
【００７０】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
【００７１】
次いで、熱酸化法により、活性領域１２ｂ、１２ｃ、１２ｄ上に、例えば膜厚６ｎｍのシリコン酸化膜４４を形成する（図１１）。この際、活性領域１２ａの表面においても酸化反応は生じるため、シリコン酸化膜４０の膜厚も増加する。ただし、活性領域１２ａはシリコン酸化膜４０で覆われているため、活性領域１２ａ表面での酸化は抑制される。Ｎ型不純物層３８上にシリコン酸化膜４０が形成されていない状態で６ｎｍ相当の熱酸化を行うと増速酸化によって１２ｎｍ程度のシリコン酸化膜が形成されるが、熱酸化後のシリコン酸化膜４０の膜厚は５．５ｎｍ〜９．５ｎｍ程度に抑えることができる。
【００７２】
ＣＶＤ法により堆積したシリコン酸化膜を熱酸化することには、下地の増速酸化を抑制する効果に加え、ＣＶＤ膜内の欠陥を修復して膜質を向上する効果もある。また、ＣＶＤ膜によっては膜を緻密化して膜厚を減少する効果もある。
【００７３】
なお、シリコン酸化膜４４を形成する工程よりも後にＮ型不純物層３８を形成すれば、シリコン酸化膜４０を形成することなく活性領域１２ａにおける増速酸化を抑制できるとも考えられる。しかしながら、シリコン酸化膜４４の形成後にＮ型不純物層３８を形成する場合、Ｎ型不純物層３８の形成のためのフォトレジスト膜をシリコン酸化膜４４上に形成することになる。Ｎ型不純物層３８の形成には比較的高濃度のイオン注入が行われるため、フォトレジスト膜をアッシング除去する際にシリコン酸化膜４４に与えるダメージが懸念される。シリコン酸化膜４４は高電圧トランジスタのゲート絶縁膜５４となる膜であり、高電圧トランジスタの信頼性を維持する観点からこのようなプロセスは好ましくない。
【００７４】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂを覆い、他の領域を露出するフォトレジスト膜４６を形成する。
【００７５】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜４６をマスクとしてシリコン酸化膜４４をエッチングし、活性領域１２ｃ，１２ｄ上のシリコン酸化膜４４を除去する（図１２）。
【００７６】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【００７７】
次いで、熱酸化法により、活性領域１２ｃ、１２ｄ上に、例えば膜厚３ｎｍのシリコン酸化膜４８を形成する（図１３）。この際、活性領域１２ａの表面においても酸化反応は生じるため、シリコン酸化膜４０の膜厚も増加する。ただし、活性領域１２ａはシリコン酸化膜４０で覆われているため、活性領域１２ａ表面での酸化は抑制される。Ｎ型不純物層３８上にシリコン酸化膜４０が形成されていない状態で６ｎｍ＋３ｎｍ相当の熱酸化を行うと増速酸化によって２０ｎｍ程度のシリコン酸化膜が形成されるが、熱酸化後のシリコン酸化膜４０の膜厚は７ｎｍ〜１１ｎｍ程度に抑えることができる。また、活性領域１２ｂの表面においても酸化反応は生じるため、シリコン酸化膜４４の膜厚は７．２ｎｍ程度に増加する。
【００７８】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂ，１２ｃを覆い、他の領域を露出するフォトレジスト膜５０を形成する。
【００７９】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜５０をマスクとしてシリコン酸化膜４８をエッチングし、活性領域１２ｄ上のシリコン酸化膜４８を除去する（図１４）。
【００８０】
次いで、例えばアッシングにより、フォトレジスト膜５０を除去する。
【００８１】
次いで、熱酸化法により、活性領域１２ｄ上に、例えば膜厚１．７ｎｍのシリコン酸化膜５１を形成する。この際、活性領域１２ａの表面においても酸化反応は生じるため、シリコン酸化膜４０の膜厚も増加する。ただし、活性領域１２ａはシリコン酸化膜４０で覆われているため、活性領域１２ａ表面での酸化は抑制される。Ｎ型不純物層３８上にシリコン酸化膜４０が形成されていない状態で６ｎｍ＋３ｎｍ＋１．７ｎｍ相当の熱酸化を行うと増速酸化によって２１ｎｍ程度のシリコン酸化膜が形成されるが、熱酸化後のシリコン酸化膜４０の膜厚は７．５ｎｍ〜１１．５ｎｍ程度に抑えることができる。また、活性領域１２ｂ，１２ｃの表面においても酸化反応は生じるため、シリコン酸化膜４４の膜厚は７．３ｎｍ程度に、シリコン酸化膜４８の膜厚は３．２ｎｍ程度に、それぞれ増加する。
【００８２】
こうして、活性領域１２ａ上に、シリコン酸化膜４０よりなる膜厚７．５ｎｍ〜１１．５ｎｍ程度のキャパシタ誘電体膜５２を形成する。また、活性領域１２ｂ上に、シリコン酸化膜４４よりなる膜厚７．３ｎｍのゲート絶縁膜５４を形成する。また、活性領域１２ｃ上に、シリコン酸化膜４８よりなる膜厚３．２ｎｍのゲート絶縁膜５６を形成する。また、活性領域１２ｄ上に、シリコン酸化膜５１よりなる膜厚１．７ｎｍのゲート絶縁膜５８を形成する（図１５）。
【００８３】
このように、キャパシタ部に予めシリコン酸化膜４０を堆積しておくことにより、ゲート絶縁膜５４，５６，５８の形成過程における活性領域１２ａの酸化を抑制することができる。これにより、トランジスタのゲート絶縁膜を形成するための熱酸化プロセスが変わることによるキャパシタ誘電体膜５２の膜厚の変動を抑制することができる。また、キャパシタ誘電体膜５２の膜厚は予め堆積するシリコン酸化膜４０の膜厚によってコントロールできるため、キャパシタ誘電体膜５２の膜厚設定の自由度を向上することができる。
【００８４】
また、活性領域１２ａの酸化を抑制できることは、Ｎ型不純物層３８を形成する不純物（Ａｓ）の外方拡散やシリコン酸化膜４０中への吸われを抑制できることにも繋がる。これにより、基板の表面濃度の低下を抑制し、キャパシタの電圧依存性の変化を防止することができる。
【００８５】
図２２及び図２３は、Ｎ型不純物層３８を形成する砒素の熱酸化による再分布の様子を二次イオン質量分析法により測定した結果を示すグラフである。図２２は熱酸化を続けて２度行った場合の砒素の深さ方向分布を示すグラフであり、図２３はＣＶＤ酸化膜を形成した後に熱酸化を行った場合の砒素の深さ方向分布を示すグラフである。
【００８６】
図２２に示す実験例では、最初の熱酸化により、膜厚８．８ｎｍの熱酸化膜が形成され、熱酸化膜とシリコン基板との界面には砒素の偏析が生じている。この状態で更に熱酸化を行うと、酸化膜中に砒素を取り込みながら界面への偏析も維持されることで増速酸化が生じ、トータル膜厚１４．６ｎｍの熱酸化膜が形成されている。
【００８７】
図２３に示す実験例では、まず、膜厚５ｎｍのＣＶＤ酸化膜を形成している。ＣＶＤによる酸化膜の堆積では、シリコンを酸化させる力は少ないため、シリコン基板と酸化膜との界面に砒素は偏析せず、増速酸化は生じていない。この状態で熱酸化を行うと、界面への砒素の偏析が生じて増速酸化するものの、ＣＶＤ酸化膜が存在することで増速酸化量を抑制することができ、トータル膜厚７．７ｎｍの酸化膜が形成されている。
【００８８】
図２２及び図２３の結果から、熱酸化前にＣＶＤ酸化膜を形成しておくことにより、増速酸化を抑制できることが検証できた。
【００８９】
次いで、全面に、例えばＣＶＤ法により、多結晶シリコン膜６０を堆積する（図１６）。
【００９０】
次いで、フォトリソグラフィ及びドライエッチングにより、多結晶シリコン膜６０をパターニングする。これにより、多結晶シリコン膜６０により、キャパシタ誘電体膜５２上にキャパシタ上部電極６２を、ゲート絶縁膜５４，５６，５８上にゲート電極６４を、それぞれ形成する。
【００９１】
次いで、活性領域１２ｂ，１２ｃ，１２ｄに、ゲート電極６４をマスクとしてイオン注入を行い、ＬＤＤ領域或いはエクステンション領域となる不純物注入領域６６，６８，７０をそれぞれ形成する（図１７）。不純物注入領域６６，６８，７０は、逆導電型のポケット領域を有するものでもよい。導電型が同じトランジスタの不純物注入領域６６，６８，７０は、それぞれ別々に異なる条件で形成してもよいし、一部又は全部を同時に形成してもよい。
【００９２】
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、キャパシタ上部電極６２及びゲート電極６４の側壁部分に、サイドウォールスペーサ７２を形成する。
【００９３】
次いで、活性領域１２ｂ，１２ｃ，１２ｄに、ゲート電極６４及びサイドウォールスペーサ７２をマスクとしてイオン注入を行い、不純物注入領域領域７４，７６，７８をそれぞれ形成する。導電型が同じトランジスタの不純物注入領域７４，７６，７８は、それぞれ別々に異なる条件で形成してもよいし、一部又は全部を同時に形成してもよい。
【００９４】
次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。これにより、不純物注入領域６６，７４よりなる高電圧トランジスタのソース／ドレイン領域８０を形成する。また、不純物注入領域６８，７６よりなる中電圧トランジスタのソース／ドレイン領域８２を形成する。また、不純物注入領域６８，７６よりなる低電圧トランジスタのソース／ドレイン領域８４を形成する（図１８）。
【００９５】
次いで、サリサイドプロセスにより、キャパシタ上部電極６２、ゲート電極６４及びソース／ドレイン領域７８，８０，８２上に、金属シリサイド膜８６を形成する（図１９）。
【００９６】
次いで、例えばＣＶＤ法により、絶縁膜、例えばシリコン窒化膜とシリコン酸化膜とを堆積し、ＳｉＯ／ＳｉＮ構造の層間絶縁膜８８を形成する。
【００９７】
次いで、例えばＣＭＰ法により、層間絶縁膜８８の表面を平坦化する（図２０）。
【００９８】
次いで、周知の配線形成プロセスにより、層間絶縁膜８８に埋め込まれたコンタクトプラグ９０、コンタクトプラグ７６を介してキャパシタ及びトランジスタの各端子に接続された第１層目の配線層９２を形成する（図２１）。
【００９９】
この後、必要に応じて、第２層目以降の配線層の形成等、所望のバックエンドプロセスを行い、半導体装置を完成する。
【０１００】
このように、本実施形態によれば、ゲート絶縁膜を形成する際の一連の熱酸化工程の前に、キャパシタ部にＣＶＤ絶縁膜を予め形成しておくので、キャパシタ部における増速酸化や熱酸化に伴う増膜を抑制することができる。これにより、ＣＶＤ酸化膜の膜厚によって出来上がりのキャパシタ誘電体膜の膜厚をコントロールすることが可能となり、キャパシタ誘電体膜の膜厚設定の自由度を向上することができる。
【０１０１】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図２４乃至図２７を用いて説明する。図１乃至図２１に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１０２】
図２４は、本実施形態による半導体装置の構造を示す概略断面図である。図２５乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１０３】
はじめに、本実施形態による半導体装置の構造について図２４を用いて説明する。
【０１０４】
本実施形態による半導体装置は、図２４に示すように、キャパシタ誘電体膜５２が、シリコン酸化膜４０とシリコン窒化膜９４との積層膜により形成されているほかは、図１に示す第１実施形態による半導体層値と同様である。
【０１０５】
シリコン窒化膜は耐酸化性を有する絶縁膜であることから、シリコン酸化膜４０上にシリコン窒化膜９４を形成しておくことにより、その後の熱酸化工程においてシリコン酸化膜４０下のシリコン基板１０が酸化されるのを抑制することができる。また、窒化シリコンは酸化シリコンよりも誘電率の高い絶縁材料であることから、キャパシタ容量を高める効果もある。
【０１０６】
次に、本実施形態による半導体装置の製造方法について図２５乃至図２７を用いてより具体的に説明する。
【０１０７】
まず、図２乃至図９に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜１２、ウェル１８，２２，２６，３０，３４、Ｎ型不純物層３８及びシリコン酸化膜４０を形成する。
【０１０８】
次いで、シリコン酸化膜４０上に、ＣＶＤ法により、例えば膜厚２ｎｍ〜６ｎｍのシリコン窒化膜９４を形成する（図２５）。
【０１０９】
シリコン窒化膜９４は、シラン系ガスと窒素を含むガスとを原料に用いて成膜することができる。例えば、原料ガスとしてＢＴＢＡＳ（ビスターシャルブチルアミノシラン：ＳｉＨ２（ＮＨ（Ｃ４Ｈ９））２）とアンモニア（ＮＨ３）とを用い、５００℃〜７００℃の温度で成膜する。或いは、原料ガスとしてＤＣＳ（ジクロロシラン：ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）とを用い、５００℃〜８００℃の温度で成膜する。或いは、原料ガスとしてＭＳ（モノシラン：ＳｉＨ４）又はＤＳ（ジシラン：Ｓｉ２Ｈ６）とアンモニアとを用い、３００℃〜７００℃の温度で成膜する。或いは、ＡＬＤ法により、ＤＣＳとアンモニアラジカルとを用い、２００℃〜７００℃の温度で成膜する。
【０１１０】
次いで、フォトリソグラフィにより、活性領域１２ａを覆い、他の領域を露出するフォトレジスト膜４２を形成する。
【０１１１】
次いで、フォトレジスト膜４２をマスクとしてシリコン窒化膜９４及びシリコン酸化膜４０をエッチングし、活性領域１２ｂ，１２ｃ，１２ｄ上のシリコン窒化膜９４及びシリコン酸化膜４０を除去する。これにより、活性領域１２ａ上には、シリコン酸化膜４０とシリコン窒化膜９４積層膜よりなるキャパシタ誘電体膜５２が形成される（図２６）。
【０１１２】
シリコン窒化膜９４は、例えば、ドライエッチング或いはホットリン酸を用いたウェットエッチングにより除去することができる。シリコン酸化膜４０は、例えば、弗酸水溶液を用いたウェットエッチングにより除去することができる。なお、シリコン窒化膜９４の膜厚によっては、シリコン酸化膜４０の除去のためのウェットエッチングによりシリコン窒化膜９４を同時に除去することも可能である。
【０１１３】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
【０１１４】
次いで、図１１乃至図１５に示す第１実施形態による半導体装置の製造方法と同様にして、活性領域１２ｂにゲート絶縁膜５４を、活性領域１２ｃにゲート絶縁膜５６を、活性領域１２ｄにゲート絶縁膜５８を、それぞれ形成する（図２７）。
【０１１５】
この際、シリコン酸化膜４０上には耐酸化性を有するシリコン窒化膜９４が形成されているため、第１実施形態による半導体装置の製造方法と比較して、活性領域１２ａのシリコン基板１０が酸化されるのを更に抑制することができる。これにより、シリコン酸化膜４０の膜厚の増加や、Ｎ型不純物層３８を形成する砒素の外方拡散やシリコン酸化膜４０への吸われを抑制することができる。
【０１１６】
この後、図１６乃至図２２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１１７】
このように、本実施形態によれば、ゲート絶縁膜を形成する際の一連の熱酸化工程の前に、キャパシタ部にＣＶＤ絶縁膜を予め形成しておくので、キャパシタ部における増速酸化や熱酸化に伴う増膜を抑制することができる。これにより、ＣＶＤ絶縁膜の膜厚によって出来上がりのキャパシタ誘電体膜の膜厚をコントロールすることが可能となり、キャパシタ誘電体膜の膜厚設定の自由度を向上することができる。
【０１１８】
特に、ＣＶＤ絶縁膜として窒素を含む膜を用いることにより、キャパシタ部における増速酸化や熱酸化に伴う増膜を更に抑制することができる。
【０１１９】
なお、シリコン酸化膜４０上にシリコン窒化膜９４を形成する代わりに、Ｎ２Ｏ，ＮＯ，ＮＨ３等、窒素を含む雰囲気中で熱処理を行い、シリコン酸化膜４０内に窒素を導入してシリコン窒化酸化膜としてもよい。シリコン窒化酸化膜もシリコン酸化膜と比較して耐酸化性及び誘電率が高いため、シリコン窒化膜よりも程度が低くはなるが同様の効果を得ることができる。
【０１２０】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図２８乃至図３３を用いて説明する。図１乃至図２７に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１２１】
図２８は、本実施形態による半導体装置の構造を示す概略断面図である。図２９乃至図３３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２２】
はじめに、本実施形態による半導体装置の構造について図２８を用いて説明する。
【０１２３】
本実施形態による半導体装置は、高電圧トランジスタのゲート絶縁膜５４が、ＣＶＤ法により堆積したシリコン酸化膜４０を熱酸化することにより形成されたものであるほかは、図１に示す第１実施形態による半導体層値と同様である。
【０１２４】
高電圧トランジスタのゲート絶縁膜５４を、キャパシタ誘電体膜５２と同時に形成される絶縁膜とすることにより、ゲート絶縁膜５４，５６，５８を形成する過程におけるフォトリソグラフィ工程を１工程削減することができ、製造コストを削減することができる。
【０１２５】
次に、本実施形態による半導体装置の製造方法について図２９乃至図３３を用いてより具体的に説明する。
【０１２６】
まず、図２乃至図９に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜１２、ウェル１８，２２，２６，３０，３４、Ｎ型不純物層３８を形成する。
【０１２７】
次いで、全面に、ＣＶＤ法により、シリコン酸化膜４０を堆積する（図２９）。この際、Ｎ型不純物層３８が形成された活性領域１２ａでは、シリコン酸化膜４０の堆積の際にシリコン基板１０もわずかに酸化され、活性領域１２ｂ，１２ｃ，１２ｄよりもシリコン酸化膜４０の膜厚が厚くなる。例えば、活性領域１２ａに形成されたシリコン酸化膜４０の膜厚は６．３ｎｍとなるのに対して、活性領域１２ｂ，１２ｃ，１２ｄに形成されたシリコン酸化膜４０の膜厚は５．３ｎｍとなる。
【０１２８】
次いで、必要に応じて熱酸化を行い、活性領域１２ａ上のシリコン酸化膜４０の膜厚と、活性領域１２ｂ上のシリコン酸化膜４０の膜厚とを、適宜調整する。
【０１２９】
例えば、膜厚３ｎｍ相当の熱酸化を行うと、活性領域１２ａ上のシリコン酸化膜４０の膜厚は７．５ｎｍとなり、活性領域１２ｂ上のシリコン酸化膜４０の膜厚は６．３ｎｍとなる。
【０１３０】
この熱酸化条件は、キャパシタに必要なシリコン酸化膜４０の膜厚に応じて適宜設定することができる。例えば、キャパシタ部のシリコン酸化膜４０の膜厚を厚くしたい場合には、ＣＶＤにより堆積するシリコン酸化膜の膜厚を増やし、熱酸化量を減らす。或いは、キャパシタ部のシリコン酸化膜４０の膜厚を薄くしたい場合には、ＣＶＤにより堆積するシリコン酸化膜の膜厚を減らし、熱酸化量を増やす。また、この熱処理は、必ずしも行う必要はなく、ゲート絶縁膜５４の出来上がり膜厚が所望の膜厚になるように、ＣＶＤにより堆積するシリコン酸化膜の膜厚を設定してもよい。
【０１３１】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂを覆い、他の領域を露出するフォトレジスト膜４６を形成する。
【０１３２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜４６をマスクとしてシリコン酸化膜４０をエッチングし、活性領域１２ｃ，１２ｄ上のシリコン酸化膜４０を除去する（図３０）。
【０１３３】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【０１３４】
次いで、熱酸化法により、活性領域１２ｃ、１２ｄ上に、例えば膜厚３ｎｍのシリコン酸化膜４８を形成する（図３１）。この際、活性領域１２ａ，１２ｂの表面においても酸化反応は生じるため、シリコン酸化膜４０の膜厚も増加する。例えば、膜厚３ｎｍ相当の熱酸化を行うと、活性領域１２ａ上のシリコン酸化膜４０の膜厚は９．０ｎｍとなり、活性領域１２ｂ上のシリコン酸化膜４０の膜厚は７．２ｎｍとなる。
【０１３５】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂ，１２ｃを覆い、他の領域を露出するフォトレジスト膜５０を形成する。
【０１３６】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜５０をマスクとしてシリコン酸化膜４８をエッチングし、活性領域１２ｄ上のシリコン酸化膜４８を除去する（図３２）。
【０１３７】
次いで、例えばアッシングにより、フォトレジスト膜５０を除去する。
【０１３８】
次いで、熱酸化法により、活性領域１２ｄ上に、例えば膜厚１．７ｎｍのシリコン酸化膜５１を形成する。この際、活性領域１２ａ，１２ｂ，１２ｃの表面においても酸化反応は生じるため、シリコン酸化膜４０，４８の膜厚も増加する。例えば、膜厚１．７ｎｍ相当の熱酸化を行うと、活性領域１２ａ上のシリコン酸化膜４０の膜厚は９．５ｎｍとなり、活性領域１２ｂ上のシリコン酸化膜４０の膜厚は７．３ｎｍとなり、活性領域１２ｃ上のシリコン酸化膜４８の膜厚は３．２ｎｍとなる。
【０１３９】
こうして、活性領域１２ａ上に、シリコン酸化膜４０よりなる膜厚９．５ｎｍ程度のキャパシタ誘電体膜５２を形成する。また、活性領域１２ｂ上に、シリコン酸化膜４０よりなる膜厚７．３ｎｍのゲート絶縁膜５４を形成する。また、活性領域１２ｃ上に、シリコン酸化膜４８よりなる膜厚３．２ｎｍのゲート絶縁膜５６を形成する。また、活性領域１２ｄ上に、シリコン酸化膜５１よりなる膜厚１．７ｎｍのゲート絶縁膜５８を形成する（図３３）。
【０１４０】
この後、図１６乃至図２２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１４１】
このように、本実施形態によれば、ゲート絶縁膜を形成する際の一連の熱酸化工程の前に、キャパシタ部にＣＶＤ絶縁膜を予め形成しておくので、キャパシタ部における増速酸化や熱酸化に伴う増膜を抑制することができる。これにより、ＣＶＤ絶縁膜の膜厚によって出来上がりのキャパシタ誘電体膜の膜厚をコントロールすることが可能となり、キャパシタ誘電体膜の膜厚設定の自由度を向上することができる。
【０１４２】
また、一部のトランジスタのゲート絶縁膜を、キャパシタ部に形成するＣＶＤ絶縁膜と同時に形成したＣＶＤ絶縁膜を用いて形成することにより、フォトリソグラフィ工程を削減することができる。これにより、製造コストを低廉化することができる。
【０１４３】
［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図３４乃至図４１を用いて説明する。図１乃至図３３に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１４４】
図３４は、本実施形態による半導体装置の構造を示す概略断面図である。図３５乃至図４０は、本実施形態による半導体装置の製造方法を示す工程断面図である。図４１は、Ｎ型不純物層のシート抵抗及びその上に形成される熱酸化膜の膜厚のイオン注入条件依存性を示すグラフである。
【０１４５】
はじめに、本実施形態による半導体装置の構造について図３４を用いて説明する。
【０１４６】
本実施形態による半導体装置は、Ｎ型不純物層３８が、弗素（Ｆ）が更に添加されたＮ型不純物層３８ａであり、キャパシタ誘電体膜５２が、熱酸化により形成したシリコン酸化膜４８により形成されたものであるほかは、第１実施形態による半導体装置と同様である。Ｎ型不純物層３８にドーパント不純物に加えて弗素を適宜添加することにより、その後の熱酸化の際の増速酸化量を制御することができる。これにより、キャパシタ誘電体膜５２の膜厚のコントロールが可能になる。
【０１４７】
次に、本実施形態による半導体装置の製造方法について図３５乃至図４０を用いてより具体的に説明する。
【０１４８】
まず、図２乃至図９に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離絶縁膜１２、ウェル１８，２２，２６，３０，３４、Ｎ型不純物層３８を形成する。
【０１４９】
次いで、フォトレジスト膜３６をマスクとして弗素イオンをイオン注入し、弗素が添加されたＮ型不純物層３８ａを形成する（図３５）。
【０１５０】
次いで、例えばアッシングにより、フォトレジスト膜１６を除去する。
【０１５１】
次いで、熱酸化法により、活性領域１２ａ，活性領域１２ｂ、１２ｃ、１２ｄ上に、シリコン酸化膜４４を形成する（図３６）。
【０１５２】
このとき、活性領域１２ａには、弗素が添加されたＮ型不純物層３８ａが形成されている。弗素にはドーパント不純物による増速酸化を抑制する効果があり、ドーパント不純物とともに弗素を導入したＮ型不純物層３８ａを形成することにより、その後の熱酸化工程における増速酸化量を抑制することができる。
【０１５３】
図４１は、加速エネルギー５０ｋｅＶ、ドーズ量７×１０１４ｃｍ−２の条件でイオン注入した場合のＮ型不純物層のシート抵抗及びその上に形成される熱酸化膜の膜厚のイオン注入条件依存性を示すグラフである。図中、条件１は、砒素のみをイオン注入してＮ型不純物層を形成した場合であり、条件２及び条件３は、砒素に加えてそれぞれ弗素を加速エネルギー１０ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件、加速エネルギー５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２の条件でイオン注入してＮ型不純物層を形成した場合である。なお、左側の縦軸の酸化膜の膜厚とは、イオン注入を行っていないシリコン基板上に５ｎｍのシリコン酸化膜が形成される条件で熱酸化を行ったときにＮ型不純物層上に形成されるシリコン酸化膜の膜厚を表している。
【０１５４】
図４１の条件１に示すように、砒素イオンを注入することで、熱酸化により形成されるシリコン酸化膜の膜厚が増加している。すなわち、不純物が注入されない場合に酸化膜の膜厚が５ｎｍとなるところ、条件１では酸化膜の膜厚は９ｎｍ程度となっている。
【０１５５】
一方、条件２が示すように、砒素に加えて弗素をイオン注入すると、増速酸化は抑制され、酸化膜の膜厚は８．５ｎｍ程度となっている。また、条件３が示すように、弗素のイオン注入の加速エネルギーを低くして、シリコン基板中の弗素を浅い位置に集中させて不純物濃度を高めることで、更に増速酸化は抑制され、酸化膜の膜厚は７．８ｎｍとなっている。
【０１５６】
また、図４１に示すように、弗素のイオン注入条件を変化することによるＮ型不純物層のシート抵抗への影響はほとんどない。したがって、弗素イオンのイオン注入条件は、所望の膜厚のキャパシタ誘電体膜が得られる条件を、砒素イオン注入の条件から独立して選択することができる。
【０１５７】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂを覆い、他の領域を露出するフォトレジスト膜４６を形成する。
【０１５８】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜４６をマスクとしてシリコン酸化膜４４をエッチングし、活性領域１２ｃ，１２ｄ上のシリコン酸化膜４４を除去する（図３７）。
【０１５９】
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
【０１６０】
次いで、熱酸化法により、活性領域１２ｃ、１２ｄ上に、シリコン酸化膜４８を形成する（図３８）。
【０１６１】
次いで、フォトリソグラフィにより、活性領域１２ａ，１２ｂ，１２ｃを覆い、他の領域を露出するフォトレジスト膜５０を形成する。
【０１６２】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜５０をマスクとしてシリコン酸化膜４８をエッチングし、活性領域１２ｄ上のシリコン酸化膜４８を除去する（図３９）。
【０１６３】
次いで、例えばアッシングにより、フォトレジスト膜５０を除去する。
【０１６４】
次いで、熱酸化法により、活性領域１２ｄ上に、シリコン酸化膜５１を形成する。
【０１６５】
こうして、活性領域１２ａ上に、シリコン酸化膜４４よりなるキャパシタ誘電体膜５２を形成する。また、活性領域１２ｂ上に、シリコン酸化膜４４よりなるゲート絶縁膜５４を形成する。また、活性領域１２ｃ上に、シリコン酸化膜４８よりなるゲート絶縁膜５６を形成する。また、活性領域１２ｄ上に、シリコン酸化膜５１よりなるゲート絶縁膜５８を形成する（図４０）。
【０１６６】
この後、図１６乃至図２２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１６７】
このように、本実施形態によれば、キャパシタ下部電極としての不純物層内に弗素を導入しておくので、キャパシタ部における増速酸化を抑制するとともに、弗素の濃度によって増速酸化量を制御することができる。これにより、キャパシタ下部電極層内の弗素濃度によってキャパシタ誘電体膜の膜厚をコントロールすることが可能となり、キャパシタ誘電体膜の膜厚設定の自由度を向上することができる。
【０１６８】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１６９】
例えば、上記実施形態では、ゲート絶縁膜の膜厚が互いに異なる３種類のトランジスタを有する半導体装置に適用した例を示したが、必ずしも３種類のトランジスタを有する半導体装置である必要はない。例えば、ゲート絶縁膜の膜厚が異なる２種類以下或いは４種類以上のトランジスタを有する半導体装置の場合においても、同様に適用することができる。
【０１７０】
また、上記第３実施形態ではキャパシタ誘電体膜５２及びゲート絶縁膜５４をＣＶＤ酸化膜を熱酸化したシリコン酸化膜により形成したが、第２実施形態と同様にして、キャパシタ誘電体膜５２をシリコン酸化膜とシリコン窒化膜との積層膜としてもよい。或いは、シリコン窒化膜を形成する代わりに、シリコン酸化膜を窒化処理するようにしてもよい。
【０１７１】
また、上記第４実施形態では、Ｎ型不純物層に弗素を添加することにより増速酸化を抑制する方法を示したが、第１乃至第３実施形態のＮ型不純物層に弗素を添加し、増速酸化を更に抑制するようにしてもよい。
【０１７２】
また、例えば、上記実施形態では、キャパシタ下部電極をＮ型不純物層により形成する例を示したが、キャパシタ下部電極をＰ型不純物層により形成するようにしてもよい。この場合、Ｐ型不純物層は、Ｎウェル中に形成する。
【０１７３】
また、上記実施形態に記載した半導体装置の各構成部分の断面形状、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【符号の説明】
【０１７４】
１０…シリコン基板
１２…素子分離絶縁膜
１２ａ，１２ｂ，１２ｃ，１２ｄ…活性領域
１４，４０，４４，４８，５１…シリコン酸化膜
１６，２０，２４，２８，３２，３６，４２，４６，５０…フォトレジスト膜
１８…Ｐウェル
２２，２６，３０…ウェル
３４…ディープＮウェル
３８，３８ａ…Ｎ型不純物層
５２…キャパシタ誘電体膜
５４，５６，５８…ゲート絶縁膜
６０…多結晶シリコン膜
６２…キャパシタ上部電極
６４…ゲート電極
６６，６８，７０，７４，７６，７８…不純物注入領域
７２…サイドウォールスペーサ
８０，８２，８４…ソース／ドレイン領域
８８…層間絶縁膜
９０…コンタクトプラグ
９２…配線層
９４…シリコン窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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