(57)【要約】【課題】本発明はベゼル領域を増加させないで、表示パネルの輝度バラツキを最小化することができる表示装置を提供する。【解決手段】本発明の表示装置は、データラインとゲートラインを含む表示パネルとゲートラインにゲートパルスを順次供給するゲートドライブＩＣと、データラインにデータ電圧を供給するデータドライブＩＣを含み、ゲートドライブＩＣはゲートリンクラインを通じゲートラインに接続され、ゲートドライブＩＣに接続されたゲートリンクラインの抵抗値はゲートドライブＩＣの一側端から他側端まで４次関数によって定義される曲線で分布されることを特徴とする。【選択図】図５
2014085661.tif 000002
【特許請求の範囲】
【請求項１】
データラインとゲートラインを含む表示パネルと
前記ゲートラインにゲートパルスを順次供給するゲートドライブＩＣと、
前記データラインにデータ電圧を供給するデータドライブＩＣを含み、
前記ゲートドライブＩＣはゲートリンクラインを通じて前記ゲートラインに接続され、
前記ゲートドライブＩＣに接続されたゲートリンクラインの抵抗値は前記ゲートドライブＩＣの一側端から他側端まで４次関数によって定義される曲線で分布されることを特徴とする表示装置。
【請求項２】
前記ゲートドライブＩＣの一側端または他側端に接続されたゲートリンクラインの抵抗値が最も大きく、
前記ゲートドライブＩＣの中央部に接続されたゲートリンクラインの抵抗値が最も小さなことを特徴とする、請求項１記載の表示装置。
【請求項３】
データラインとスキャンラインを含む表示パネルと
第１スキャンラインに第１スキャンパルスを順次供給し、第２スキャンラインに第２スキャンパルスを順次供給するゲートドライブＩＣと、
前記データラインにデータ電圧を供給するデータドライブＩＣを含み、
前記ゲートドライブＩＣは第１ゲートリンクラインを通じて前記第１スキャンラインに接続され、第２ゲートリンクラインを通じて第２スキャンラインに接続され、
前記第１ゲートリンクラインの最大抵抗値と最小抵抗値の間の差と前記第２ゲートリンクラインの最大抵抗値と最小抵抗値の間の差は互いに異なるものを特徴とする表示装置。
【請求項４】
前記第１ゲートリンクラインの最大抵抗値と最小抵抗値の間の差は前記第２ゲートリンクラインの最大抵抗値と最小抵抗値の間の差より小さなことを特徴とする請求項３記載の表示装置。
【請求項５】
前記ゲートドライブＩＣに接続された第１ゲートリンクラインの抵抗値は前記ゲートドライブＩＣの一側端から他側端まで４次関数によって定義される曲線で分布されることを特徴とする請求項３又は４記載の表示装置。
【請求項６】
前記ゲートドライブＩＣに接続された第２ゲートリンクラインの抵抗値は前記ゲートドライブＩＣの一側端から他側端まで４次関数によって定義される曲線で分布されることを特徴とする請求項３乃至５のいずれか１項に記載の表示装置。
【請求項７】
前記ゲートドライブＩＣの一側端または他側端に接続された第１ゲートリンクラインの抵抗値が前記第１ゲートリンクラインの最大抵抗値であり、
前記ゲートドライブＩＣの中央部に接続された第１ゲートリンクラインの抵抗値が前記第１ゲートリンクラインの最小抵抗値であることを特徴とする請求項３乃至６のいずれか１項に記載の表示装置。
【請求項８】
前記ゲートドライブＩＣの一側端または他側端に接続された第２ゲートリンクラインの抵抗値が前記第２ゲートリンクラインの最大抵抗値であり、
前記ゲートドライブＩＣの中央部に接続された第２ゲートリンクラインの抵抗値が前記第２ゲートリンクラインの最小抵抗値であることを特徴とする請求項３乃至７のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示パネルの輝度バラツキを最小化することができる表示装置に関する。
【背景技術】
【０００２】
情報化社会が発展するによって画像を表示するための表示装置に対する要求が多様な形態で増加し、近来には液晶表示装置(ＬＣＤ:Liquid  Crystal Display)、プラズマ表示装置(ＰＤＰ: Plasma Display Panel)、有機発光ダイオード表示装置(ＯＬＥＤ: Organic Light Emitting Diode)のようなさまざまな平板表示装置が活用されている。
【０００３】
図１は従来の平板表示装置の一例を示すブロック図である。図１を参照すれば、従来平板表示装置は表示パネル(ＤＩＳ)、ゲート駆動回路１０、及びデータ駆動回路２０などを含む。表示パネル(ＤＩＳ)はゲートライン、データライン、及びマトリックス形態に配置される画素を含む。表示パネル(ＤＩＳ)の画素のそれぞれはゲート駆動回路１０からゲートラインに供給されるゲート信号に応答しデータ駆動回路２０からデータラインに供給されるデータ電圧の供給を受けることで画像を表示する。ゲート駆動回路１０はゲート信号を順次発生する複数のゲートドライブＩＣ(１１、１２、１３)を含み、ゲートドライブＩＣ(１１、１２、１３)それぞれはゲートリンクライン(ＧＬＬ)を通じて表示パネル(ＤＩＳ)のゲートラインと接続される。データ駆動回路２０はデータ電圧を供給する複数のデータドライブＩＣ(２１、２２、２３)を含み、デートドライブＩＣ(２１、２２、２３) それぞれはデータリンクライン(ＤＬＬ)を通じて表示パネル(ＤＩＳ)のデータラインと接続される。
【０００４】
ゲートドライブＩＣ(１１、１２、１３)の大きさと表示パネル(ＤＩＳ)の大きさが異なるため、ゲートドライブＩＣ(１１、１２、１３)の中央部から端まで形成されるゲートリンクライン(ＧＬＬ)の長さが互いに異なる。すなわち、ゲートドライブＩＣ(１１、１２、１３)の中央部とゲートラインを接続する中央ゲートリンクラインの長さが最も短く、ゲートドライブＩＣ(１１、１２、１３)の端とゲートラインを接続する端ゲートリンクラインの長さが最も長い。そのため、中央ゲートリンクラインの配線抵抗が最も小さく、端ゲートリンクラインの配線抵抗が最も大きい。
【０００５】
図２Ａは中央ゲートリンクラインを通じて供給されるゲートパルスの波形図であり、 図２Ｂは端ゲートリンクラインを通じて供給されるゲートパルスの波形図である。図２Ａを参照すると、中央ゲートリンクラインの配線抵抗が小さいため、中央ゲートリンクラインを通じてゲートラインに供給されるゲートパルスはパルスディレイ(ｄ１)が小さい。これに対して、図２Ｂを参照すれば、端ゲートリンクラインの配線抵抗が大きいため、端ゲートリンクラインを通じてゲートラインに供給されるゲートパルスはパルスディレイ(ｄ２)が大きい。このようなパルスディレイの差によって、端ゲートリンクラインを通じゲートパルスの供給を受ける画素と中央ゲートリンクラインを通じゲートパルスの供給を受ける画素に同様のデータ電圧が供給されても、端ゲートリンクラインを通じてゲートパルスの供給を受ける画素が表示する輝度と中央ゲートリンクラインを通じゲートパルスの供給を受ける画素の表示する輝度とが互いに異なるという問題が発生する。すなわち、表示パネルの輝度が位置によってバラつくという問題が発生する。
【０００６】
また、最近では、表示装置のデザインを強調するために表示装置のベゼル領域(Ｂ)を最小化する趨勢にあり、ゲートドライブＩＣ(１１、１２、１３)と表示パネル(ＤＩＳ)の間の間隔は非常に狭く形成される。ベゼル領域(Ｂ)は表示装置で映像を表示しない非表示領域を意味する。ゲートリンクライン(ＧＬＬ)の配線幅を調整することでゲートリンクライン(ＧＬＬ)の配線抵抗の差を減らすことができるが、これはベゼル領域(Ｂ)を増加させるから、本発明の課題を解決するには問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１２−２１６３２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的は、ベゼル領域を増加させないで、表示パネルの輝度バラツキを最小化することができる表示装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明に係る表示装置は、データラインとゲートラインを含む表示パネルとゲートラインにゲートパルスを順次供給するゲートドライブＩＣと、データラインにデータ電圧を供給するデータドライブＩＣを含み、ゲートドライブＩＣはゲートリンクラインを通じゲートラインに接続され、ゲートドライブＩＣに接続されたゲートリンクラインの抵抗値はゲートドライブＩＣの一側端から他側端まで４次関数によって定義される曲線で分布されることを特徴とする。
【００１０】
本発明のまた他の実施の形態に係る表示装置は、データラインとスキャンラインを含む表示パネルと第１スキャンラインに第１スキャンパルスを順次供給し、第２スキャンラインに第２スキャンパルスを順次供給するゲートドライブＩＣと、データラインにデータ電圧を供給するデータドライブＩＣを含み、ゲートドライブＩＣは第１ゲートリンクラインを通じ前記第１スキャンラインに接続され、第２ゲートリンクラインを通じ第２スキャンラインに接続され、第１ゲートリンクラインの最大抵抗値と最小抵抗値の間の差と第２ゲートリンクラインの最大抵抗値と最小抵抗値の間の差は互いに異なるものを特徴とする。
【発明の効果】
【００１１】
以上で、本発明はゲートリンクラインの抵抗値がゲートドライブＩＣの一側端から他側端まで４次関数によって定義される曲線で分布されるように調整する。また、本発明は表示パネルに二つ以上のスキャンパルスが供給される場合、輝度バラツキにさらに影響を及ぼすスキャンパルスを供給するスキャンラインに接続されたゲートリンクラインの最大抵抗値と最小抵抗値の差を最小化する。その結果、本発明はベゼル領域を増加させないで、表示パネルの輝度バラツキを最小化することができる。
【図面の簡単な説明】
【００１２】
【図１】従来平板表示装置の一例を示すブロック図である。
【図２Ａ】中央ゲートリンクラインを通じて供給されるゲートパルスの波形図である。
【図２Ｂ】端ゲートリンクラインを通じて供給されるゲートパルスの波形図である。
【図３】本発明の実施の形態に係る表示装置を概略的に示すブロック図である。
【図４】本発明の第１実施形態に係る画素の一例を示す図である。
【図５】本発明の第１実施形態に係るゲートドライブＩＣと表示パネルのゲートラインを接続するゲートリンクラインを詳しく示す一例示図である。
【図６】本発明の第１実施形態に係るゲートリンクラインの配線抵抗値の変化を示すグラフである。
【図７】本発明の第２実施形態に係る画素の一例を示す図である。
【図８】本発明の第２実施形態に係るゲートドライブＩＣと表示パネルのゲートラインを接続するゲートリンクラインを詳しく示す一例示図である。
【図９】本発明の第２実施形態に係る第１及び第２ゲートリンクラインの配線抵抗値の変化を示すグラフである。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。
【００１４】
図３は本発明の一実施形態に係る表示装置を概略的に示すブロック図である。図３を参照すると、本発明の一実施形態に係る表示装置は、表示パネル１００、ゲート駆動回路１１０、データ駆動回路１２０、タイミングコントローラ１３０、ホストシステム１４０などを含む。
【００１５】
本発明の一実施形態に係る表示装置の表示パネル１００は、液晶表示素子(Liquid Crystal Display、ＬＣＤ)、電界放出表示素子(Field Emission Display、ＦＥＤ)、プラズマディスプレイパネル(Plasma Display Panel、ＰＤＰ) などの平板表示素子でも実現されることができる。ここで、図４では表示パネル１００が液晶表示素子で実現されたことを中心に説明し、図７では表示パネル１００が有機発光ダイオード素子で実現されたことを中心に説明する。
【００１６】
ゲート駆動回路１１０は複数のゲートドライブＩＣ(integrated circuit)(１１１、１１２、１１３)を含む。ゲートドライブＩＣ(１１１、１１２、１１３)それぞれは、画素それぞれの少なくとも一つ以上のスイッチングＴＦＴを制御するための少なくても一つ以上のゲートパルス(またはスキャンパルス)を、表示パネル１００のゲートライン(またはスキャンライン)に供給する。ゲートドライブＩＣ(１１１、１１２、１１３)はゲートリンクライン(ＧＬＬ)を通じてゲートラインに接続される。ゲートドライブＩＣ(１１１、１１２、１１３)は、ゲートＴＣＰ(tape carrier package)上に実装されることができ、ゲートＴＣＰはＴＡＢ(tape automated bonding)工程によって表示パネル１００に接合されることができる。または、ゲートドライブＩＣ(１１１、１１２、１１３)はＧＩＰ(gate in panel)工程によって表示パネル１００の画素と同時に直接形成されてもよい。ゲートリンクライン(ＧＬＬ)及びゲートドライブＩＣ(１１１、１１２、１１３)に対する詳しい説明は図５及び図７と関連して詳しく説明する。
【００１７】
データ駆動回路１２０は複数のソースドライブＩＣ（１２１、１２２、１２３）を含む。ソースドライブＩＣ（１２１、１２２、１２３）はタイミングコントローラ１３０からデジタル映像データ（ＲＧＢ）の入力を受ける。ソースドライブＩＣ（１２１、１２２、１２３）は、タイミングコントローラ１３０からのソースタイミング制御信号によってガンマ補償電圧を利用しデジタル映像データ（ＲＧＢ）をアナログデータ電圧に変換し、データ電圧をゲートパルスと同期化(synchronization)して表示パネル１００のデータラインに供給する。ソースドライブＩＣ（１２１、１２２、１２３）はデータリンクライン(ＤＬＬ)を通じてデータラインに接続される。ソースドライブＩＣ（１２１、１２２、１２３）はソースＴＣＰ上に実装されることができ、ソースＴＣＰはＴＡＢ工程によって表示パネル１００とソースＰＣＢ(printed circuit board)に接合されることができる。または、ソースドライブＩＣ（１２１、１２２、１２３）はＣＯＧ(chip on glass)工程によって表示パネル１００に直接接着されることもできる。
【００１８】
タイミングコントローラ１３０はホストシステム１４０からデジタル映像データ（ＲＧＢ）とタイミング信号の入力を受ける。タイミング信号は、垂直同期信号(vertical synchronization signal)、水平同期信号(horizontal synchronization signal)、データイネーブル信号(data enable signal)、ドットクロック(dot clock)などを含むことができる。タイミングコントローラ１３０は、タイミング信号に基づいてゲート駆動回路１１０とデータ駆動回路１２０の動作タイミングを制御するためのタイミング制御信号を発生する。タイミング制御信号は、ゲート駆動回路１１０の動作タイミングを制御するためのゲートタイミング制御信号（ＧＣＳ）、データ駆動回路１２０の動作タイミングを制御するためのデータタイミング制御信号（ＤＣＳ）を含む。タイミングコントローラ１３０は、ゲートタイミング制御信号（ＧＣＳ）をゲート駆動回路１１０に出力し、デジタル映像データ（ＲＧＢ）とデータタイミング制御信号（ＤＣＳ）をデータ駆動回路１２０に出力する。
【００１９】
ホストシステム１４０は、外部ビデオソース機器から入力されるデジタル映像データ（ＲＧＢ）を表示パネル１００に表示するのに適合する解像度のデータフォーマットに変換するためにスケーラー(scaler)が内蔵されたシステム・オン・チップ(System  on Chip)を含むことができる。ホストシステム１４０は、ＬＶＤＳ(Low Voltage Differential Signaling) インターフェース、ＴＭＤＳ(Transition Minimized Differential Signaling) インターフェースなどのインターフェースを通じデジタル映像データ（ＲＧＢ）とタイミング信号をタイミングコントローラ１３０に供給する。
【００２０】
図４は本発明の第１実施形態に係る画素の一例を示す図である。図４を参照すると、本発明の第１実施形態に係る画素は表示パネル１００が液晶表示素子で実現されたことを中心に説明する。表示パネル１００が液晶表示素子である場合、表示パネル１００は二枚の基板とこれらの間に形成された液晶層を含む。表示パネル１００の下部基板には、複数のデータライン（ＤＬ）と複数のゲートライン（ＧＬ）が交差し配置されている。データライン（ＤＬ）とゲートライン（ＧＬ）の交差構造によって表示パネル１００には画素がマトリックス形態に配置される。画素それぞれは、薄膜トランジスター(thin film transistor、 以下「ＴＦＴ」と称する。)、ＴＦＴに接続された液晶セル（Ｃｌｃ）、及びストレージ キャパシタ(storage capacitor、ＳＣ) などを含む。ＴＦＴは、ゲートライン（ＧＬ）のゲートパルスに応答し、データライン（ＤＬ）のデータ電圧を画素電極１に供給する。ストレージ キャパシタ（ＳＣ）は画素電極１に供給されたデータ電圧を所定の期間の間維持する。液晶セル（Ｃｌｃ）は画素電極１と共通電極２の間の電界によって駆動される。共通電極２は、ＴＮ(Twisted Nematic)モードとＶＡ（Vertical Alignment)モードのような垂直電界駆動方式で上部ガラス基板状に形成され、ＩＰＳ(In Plane Switching)モードとＦＦＳ(Fringe Field Switching)モードのような水平電界駆動方式で画素電極１と共に下部ガラス基板状に形成される。表示パネル１００の上部基板上にはブラックマットリックス、カラーフィルタなどが形成される。表示パネル１００の上部ガラス基板と下部ガラス基板それぞれには偏光板が附着し液晶と接する内面に液晶のプレチルト角を設定するための配向膜が形成される。
【００２１】
表示パネル１００が液晶表示素子である場合、表示装置は表示パネル１００に光を照射するためのバックライトユニットを必要とする。バックライトユニットは表示パネル１００に光を照射する複数の光源を含む。バックライトユニットは直下型(direct type)とエッジ型(edge type)中でいずれか一つで実現されることができる。直下型バックライトユニットは、表示パネル１００の下に複数の光学シートと拡散板が積層され拡散板の下に複数の光源が配置される構造を有する。エッジ型バックライトユニットは、表示パネル１００の下に複数の光学シートと導光板が積層され導光板の側面に複数の光源が配置される構造を有する。
【００２２】
図５は、本発明の第１実施形態に係るゲートドライブＩＣと表示パネルのゲートラインを接続するゲートリンクラインを詳しく示す一例示図である。図５を参照すると、ゲートドライブＩＣ（ＧＩＣ）はゲートリンクライン（ＧＬＬ）を通じて表示パネル１００のゲートライン（ＧＬ）に接続される。ゲートドライブＩＣ（ＧＩＣ）の大きさと表示パネル１００の大きさが異なるため、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）から一側端（ＥＦ）まで形成されるゲートリンクライン（ＧＬＬ）の長さが互いに異なる。ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）から一側端（ＥＦ）に行くほどゲートリンクライン（ＧＬＬ）の長さは長くなる。すなわち、ゲートリンクライン（ＧＬＬ）の中で、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）とゲートライン（ＧＬ）を接続する中央ゲートリンクライン（ＧＬＬＣ）の長さが最も短く、ゲートドライブ（ＧＩＣ）の一側端（ＥＦ）とゲートライン（ＧＬ）を接続する一側端ゲートリンクライン（ＧＬＬＥＦ）の長さが最も長い。これにより、中央ゲートリンクライン（ＧＬＬＣ）の配線抵抗が最も小さく、一側端ゲートリンクライン（ＧＬＬＥＦ）の配線抵抗が最も大きい。
【００２３】
また、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）で他側端（ＥＳ）に行くほどゲートリンクライン（ＧＬＬ）の長さが長くなる。すなわち、ゲートリンクライン（ＧＬＬ）の中で、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）とゲートライン（ＧＬ）を接続する中央ゲートリンクライン（ＧＬＬＣ）の長さが最も短く、ゲートドライブ（ＧＩＣ）の他側端（ＥＳ）とゲートライン（ＧＬ）を接続する他側端ゲートリンクライン（ＧＬＬＥＳ）の長さが最も長い。そのため、中央ゲートリンクライン（ＧＬＬＣ）の配線抵抗が最も小さく、他側端ゲートリンクライン（ＧＬＬＥＳ）の配線抵抗が最も大きい。
【００２４】
つまり、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）で一側端（ＥＦ）または他側端（ＥＳ）に行くほどゲートリンクライン（ＧＬＬ）の長さが長くなるため、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）から一側端（ＥＦ）または他側端（ＥＳ）に行くほどゲートリンクライン（ＧＬＬ）の配線抵抗が大きくなる。図２Ａ及び図２Ｂ示すように、ゲートリンクライン（ＧＬＬ）の配線抵抗の差はゲートパルスのパルスディレイをもたらし、これにより表示パネル１００の輝度不均衡が発生するようになる。したがって、中央ゲートリンクライン（ＧＬＬＣ）の配線抵抗と一側端ゲートリンクライン（ＧＬＬＥＦ）または他側端ゲートリンクライン（ＧＬＬＥＳ）の配線抵抗を最小化する必要がある。これに関して、図６を参照し詳しく説明する。
【００２５】
図６は本発明の第１実施形態に係るゲートリンクラインの配線抵抗値の変化を示すグラフである。図６を参照すると、ゲートドライブＩＣ（ＧＩＣ）に接続されたゲートリンクライン（ＧＬＬ）の配線抵抗値（ＬＩＮＫ＿Ｒ）は一側端（ＥＦ）から中央部（Ｃ）に行くほど減少し、ゲートドライブＩＣ（ＧＩＣ）に接続されたゲートリンクライン（ＧＬＬ）の配線抵抗値（ＬＩＮＫ＿Ｒ）は中央部（Ｃ）から他側端（ＥＳ）に行くほど増加する。
【００２６】
特に、ゲートドライブＩＣ（ＧＩＣ）に接続されたゲートリンクライン（ＧＬＬ）の配線抵抗値（ＬＩＮＫ＿Ｒ）は一側端（ＥＦ）から他側端（ＥＳ）までＵ字形分布を有する。具体的には、ゲートドライブＩＣ（ＧＩＣ）に接続されたゲートリンクライン（ＧＬＬ）の抵抗値（ＬＩＮＫ＿Ｒ）は、ゲートドライブＩＣ（ＧＩＣ）の一側端（ＥＦ）から他側端（ＥＳ）まで４次関数によって定義される曲線で分布されるように実現されることができる。図６に示された４次関数によって定義される曲線は下記数式１のように定義されることができる。ゲートリンクライン（ＧＬＬ）の抵抗値（ＬＩＮＫ＿Ｒ）は、ゲートリンクライン（ＧＬＬ）の配線長さ及び配線幅を調整することで、一側端（ＥＦ）から他側端（ＥＳ）まで４次関数によって定義される曲線で分布されることができる。
【数１】
2014085661.tif 000003
【００２７】
数式１で、ｘはゲートドライブＩＣ（ＧＩＣ）の一側端（ＥＦ）から他側端（ＥＳ）でゲートリンクライン（ＧＬＬ）の位置を示す位置変数を意味し、ｙは該当の位置での抵抗値を意味する。係数ａ、ｂ、ｃ、ｄ、ｅは一側端（ＥＦ）から他側端（ＥＳ）までの抵抗値をどのように設計するかによって変わる。
【００２８】
図７は本発明の第２実施形態に係る画素の一例を示す図である。図７を参照すれば、本発明の第２実施形態に係る画素は表示パネル１００が有機発光ダイオード素子に実現されたことを中心に説明する。表示パネル１００にはデータライン（Ｄ）とゲートライン（Ｇ）が互いに交差されるように形成され、データライン（Ｄ）とゲートライン（Ｇ）の交差領域にはマトリックス形態で画素が配置された画素アレイが形成される。表示パネル１００の画素それぞれは、少なくとも一つ以上のスイッチングＴＦＴ(thin film transistor)（Ｔ１、Ｔ２）、駆動ＴＦＴ（ＤＴ）、有機発光ダイオード素子（ＯＬＥＤ）、及び少なくとも一つ以上のキャパシタ(capacitor)（Ｃ１）を含む。画素それぞれは、スイッチングＴＦＴ（Ｔ１、Ｔ２）と駆動ＴＦＴ（ＤＴ）を利用し有機発光ダイオード素子（ＯＬＥＤ）に流れる電流を制御し画像を表示する。具体的には、駆動ＴＦＴ（ＤＴ）は、画素それぞれに供給される高電位電圧から有機発光ダイオード（ＯＬＥＤ）に流れる電流の量を調節することができるため、有機発光ダイオード（ＯＬＥＤ）の発光量も調節することができる。表示パネル１００は、画素構造によって背面発光(bottom emission)、及び前面発光(top emission) などの形態で画像を表示することができる。
【００２９】
具体的には、画素それぞれは、図７のように３個のＴＦＴと１個のキャパシタを含む３Ｔ１Ｃ構造で実現されることができる。駆動ＴＦＴ（ＤＴ）のゲート電極は第１ノード（Ｎ１）に接続され、ソース電極は第２ノード（Ｎ２）に接続され、ドレーン電極は高電位電圧を供給する高電位電圧供給源（ＶＤＤ）に接続される。有機発光ダイオード（ＯＬＥＤ）のアノード電極は第２ノード（Ｎ２）に接続され、カソード電極は低電位電圧を供給する低電位電圧供給源（ＶＳＳ）に接続される。第１ＴＦＴ（Ｔ１）は、第１スキャンライン（ＳＬ１）から供給される第１ロジックレベル電圧の第１スキャンパルスに応答し第１ノード（Ｎ１）にデータ電圧を供給する。第１ＴＦＴ（Ｔ１）のゲート電極は、第１スキャンパルスが供給される第１スキャンライン（ＳＬ１）に接続され、ソース電極は第１ノード（Ｎ１）に接続され、ドレーン電極はデータ電圧が供給されるデータライン（ＤＬ）に接続される。第２ＴＦＴ（Ｔ２）は第２スキャンライン（ＳＬ２）から供給される第１ロジックレベル電圧の第２スキャンパルスに応答し第２ノード（Ｎ２）を基準電圧で初期化させる。第２ＴＦＴ（Ｔ２）のゲート電極は第２スキャンパルスが供給される第２スキャンライン（ＳＬ２）に接続され、ソース電極は基準電圧を供給する基準電圧源（ＲＥＦ）に接続され、ドレーン電極は第２ノード（Ｎ２）に接続される。一方、図７に示された本発明の第２実施形態に係る画素構造は一つの実施形態に過ぎないので、これに限定されるものではない。
【００３０】
図８は、本発明の第２実施の形態に係るゲートドライブＩＣと表示パネルのゲートラインを接続するゲートリンクラインを詳しく示す一例示図である。図８を参照すると、ゲートドライブＩＣ（ＧＩＣ）は、第１ゲートリンクラインを通じて表示パネル１００の第１スキャンライン（ＳＬ１）に接続され、第２ゲートリンクラインを通じて第２スキャンライン（ＳＬ２）に接続される。図７に示されるように、第１スキャンライン（ＳＬ１）は画素それぞれの第１ＴＦＴ（Ｔ１）を制御するための信号である第１スキャンパルスを供給するラインであり、第２スキャンライン（ＳＬ２）は画素それぞれの第２ＴＦＴ（Ｔ２）を制御するための信号である第２スキャンパルスを供給するラインとして実現されることができる。図７では画素が有機発光ダイオード素子で実現されたことを中心に説明したが、これに限定されないことに気を付けなければならない。すなわち、画素が液晶表示素子で実現された場合であって画素が２個以上のＴＦＴを含む場合には、第１スキャンライン（ＳＬ１）は２個以上のＴＦＴの中の一のＴＦＴを制御するための信号を供給するラインであり、第２スキャンライン（ＳＬ２）は２個以上のＴＦＴの中の他のＴＦＴを制御するための信号を供給するラインとして実現されることができる。
【００３１】
また、図８では、第１ゲートリンクラインは比較的太い実線に表現され、説明の便宜のために第１一側端ゲートリンクライン（ＧＬＬＥＦ１）、第１中央ゲートリンクライン(ＧＬＬＣ１)、及び第１他側端ゲートリンクライン（ＧＬＬＥＳ１）が第１ゲートリンクラインの一例として示されている。また、図８では、第２ゲートリンクラインは比較的細い実線で表現され、第２一側端ゲートリンクライン（ＧＬＬＥＦ２）、第２中央ゲートリンクライン（ＧＬＬＣ２）、及び第２他側端ゲートリンクライン（ＧＬＬＥＳ２）が第２ゲートリンクラインの一例として示されている。
【００３２】
一方、ゲートドライブＩＣ（ＧＩＣ）の大きさと表示パネル１００の大きさが異なるため、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）から一側端（ＥＦ）まで形成される第１及び第２ゲートリンクラインの長さは互いに異なる。ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）から一側端（ＥＦ）に行くほど第１及び第２ゲートリンクラインの長さは長くなる。ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）から一側端（ＥＦ）まで接続された第１ゲートリンクラインの中で、ゲートドライブＩＣ（ＧＩＣ）の中央部（Ｃ）と第１スキャンライン（ＳＬ１）を接続する第１中央ゲートリンクライン（ＧＬＬＣ１）の長さが最も短く、ゲートドライブ（ＧＩＣ）の一側端（ＥＦ）と第１スキャンライン（ＳＬ１）を接続する第１一側端ゲートリンクライン（ＧＬＬＥＦ１）の長さが最も長い。そのため、第１中央ゲートリンクライン(ＧＬＬＣ１）の配線抵抗が最も小さく、一側端ゲートリンクライン(ＧＬＬＥＦ１)の配線抵抗が最も大きい。また、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)から一側端(ＥＦ)まで接続された第２ゲートリンクラインの中で、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)と第２スキャンライン（ＳＬ２）を接続する第２中央ゲートリンクライン（ＧＬＬＣ２）の長さが最も短く、ゲートドライブ(ＧＩＣ)の一側端(ＥＦ)と第２スキャンライン（ＳＬ２）を接続する第２一側端ゲートリンクライン（ＧＬＬＥＦ２）の長さが最も長い。そのため、第２中央ゲートリンクライン（ＧＬＬＣ２）の配線抵抗が最も小さく、一側端ゲートリンクライン(ＧＬＬＥＦ２)の配線抵抗が最も大きい。
【００３３】
また、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)で他側端(ＥＳ)に行くほど第１及び第２ゲートリンクラインの長さが長くなる。ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)から他側端(ＥＳ)まで接続された第１ゲートリンクラインの中で、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)と第１スキャンライン（ＳＬ１）を接続する第１中央ゲートリンクライン(ＧＬＬＣ１）の長さが最も短く、ゲートドライブ(ＧＩＣ)の他側端(ＥＳ)と第１スキャンライン（ＳＬ１）を接続する第１他側端ゲートリンクライン(ＧＬＬＥＳ１)の長さが最も長い。そのため、第１中央ゲートリンクライン(ＧＬＬＣ１）の配線抵抗が最も小さく、第１他側端ゲートリンクライン(ＧＬＬＥＳ１)の配線抵抗が最も大きい。また、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)から他側端(ＥＳ)まで接続された第２ゲートリンクラインの中で、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)と第２スキャンライン（ＳＬ２）を接続する第２中央ゲートリンクライン（ＧＬＬＣ２）の長さが最も短く、ゲートドライブ(ＧＩＣ)の他側端(ＥＳ)と第２スキャンライン（ＳＬ２）を接続する第２他側端ゲートリンクライン（ＧＬＬＥＳ２）の長さが最も長い。そのため、第２中央ゲートリンクライン（ＧＬＬＣ２）の配線抵抗が最も作故、 第２他側端ゲートリンクライン（ＧＬＬＥＳ２）の配線抵抗が最も大きい。
【００３４】
つまり、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)で一側端(ＥＦ)または他側端(ＥＳ)に行くほど第１及び第２ゲートリンクラインの長さが長くなるため、ゲートドライブＩＣ(ＧＩＣ)の中央部(Ｃ)から一側端(ＥＦ)または他側端(ＥＳ)に行くほど第１及び第２ゲートリンクラインの配線抵抗が大きくなる。図２Ａ及び図２Ｂで見られるように、第１及び第２ゲートリンクラインの配線抵抗の差はゲートパルスのパルスディレイをもたらし、これにより表示パネル１００の輝度不均衡が発生するようになる。したがって、第１中央ゲートリンクライン(ＧＬＬＣ１）の配線抵抗と第１一側端ゲートリンクライン(ＧＬＬＥＦ１)または第１他側端ゲートリンクライン(ＧＬＬＥＳ１)の配線抵抗と、第２中央ゲートリンクライン（ＧＬＬＣ２）の配線抵抗と第２一側端ゲートリンクライン（ＧＬＬＥＦ２）または第２他側端ゲートリンクライン（ＧＬＬＥＳ２）の配線抵抗とを最小化する必要がある。これに関して、図９を参照し詳しく説明する。
【００３５】
図９は本発明の第２実施形態に係る第１及び第２ゲートリンクラインの配線抵抗値の変化を示すグラフである。図９を参照すると、ゲートドライブＩＣ(ＧＩＣ)に接続された第１及び第２ゲートリンクラインの配線抵抗値(ＧＬＬ１＿Ｒ、ＧＬＬ２＿Ｒ)は一側端(ＥＦ)から中央部(Ｃ)に行くほど減少する。また、ゲートドライブＩＣ(ＧＩＣ)に接続された第１及び第２ゲートリンクラインの配線抵抗値(ＧＬＬ１＿Ｒ、 ＧＬＬ２＿Ｒ)は中央部(Ｃ)から他側端(ＥＳ)に行くほど増加する。
【００３６】
特に、ゲートドライブＩＣ(ＧＩＣ)に接続された第１ゲートリンクラインの配線抵抗値(ＧＬＬ１＿Ｒ)は一側端(ＥＦ)から他側端(ＥＳ)までＵ字形分布を有する。具体的に、ゲートドライブＩＣ(ＧＩＣ)に接続された第１ゲートリンクラインの抵抗値(ＧＬＬ１＿Ｒ)はゲートドライブＩＣ(ＧＩＣ)の一側端(ＥＦ)から他側端(ＥＳ)まで ４次関数によって定義される曲線で分布されるように実現されることができる。第１ゲートリンクラインの抵抗値(ＧＬＬ１＿Ｒ)は第１ゲートリンクラインの配線長さ及び配線幅を調整することで、一側端(ＥＦ)から他側端(ＥＳ)まで４次関数によって定義される曲線で分布されることができる。４次関数によって定義される曲線は上記数式１を参照して詳しく説明している。
【００３７】
また、ゲートドライブＩＣ(ＧＩＣ)に接続された第２ゲートリンクラインの配線抵抗値(ＧＬＬ２＿Ｒ)は一側端(ＥＦ)から他側端(ＥＳ)までＵ字形分布を有する。具体的に、ゲートドライブＩＣ(ＧＩＣ)に接続された第２ゲートリンクラインの抵抗値(ＧＬＬ２＿Ｒ)はゲートドライブＩＣ(ＧＩＣ)の一側端(ＥＦ)から他側端(ＥＳ)まで４次関数によって定義される曲線で分布されるように実現されることができる。第２ゲートリンクラインの抵抗値(ＧＬＬ２＿Ｒ)は第２ゲートリンクラインの配線長さ及び配線幅を調整することで、一側端(ＥＦ)から他側端(ＥＳ)まで４次関数によって定義される曲線で分布されることができる。
【００３８】
一方、第１ゲートリンクラインの最大抵抗値と最小抵抗値の間の差と第２ゲートリンクラインの最大抵抗値と最小抵抗値の間の差は互いに異なる。例えば、図９のように第１ゲートリンクラインの最大抵抗値と最小抵抗値の間の差は、第２ゲートリンクラインの最大抵抗値と最小抵抗値の間の差より小さい。表示パネル１００の画素を駆動するために２個以上のスキャンパルスが供給される場合、二つ以上のスキャンラインが必要なため、ゲートリンクラインの個数も増加するようになる。この場合、ゲートリンクラインの集積度が増加するため、ベゼル領域を広げないでゲートリンクラインの配線長さと配線幅を調整することは易しくない。したがって、本発明は二つ以上のスキャンパルスの中で輝度バラツキにさらに影響を及ぼすスキャンパルスを供給するスキャンラインに接続されたゲートリンクラインの最大抵抗値と最小抵抗値を最小化する。例えば、本発明では、第１スキャンパルスが輝度バラツキに影響を及ぼしているならば、第１スキャンパルスを供給する第１スキャンライン（ＳＬ１）に接続された第１ゲートリンクラインの最大抵抗値と最小抵抗値との間の差を、他のゲートリンクラインの最大抵抗値と最小抵抗値との間の差より小さくする。このようにすることで、本発明は、ベゼル領域を増やさないで、表示パネルの輝度バラツキを最小化することができる。なお、ベゼル領域は表示装置で映像を表示しない非表示領域を意味する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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