(57)【要約】【課題】信頼性が高い記憶装置を提供する。【解決手段】実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第１配線と前記第２配線との間に接続されたピラーと、を備える。前記ピラーは、前記第１配線に接続され、抵抗率が前記第１配線の抵抗率及び前記第２配線の抵抗率よりも高い第１高抵抗層と、前記第２配線に接続され、抵抗率が前記第１高抵抗層の抵抗率よりも高く、厚さが前記第１高抵抗層の厚さ以下である第２高抵抗層と、前記第１高抵抗層と前記第２高抵抗層との間に配置され、金属を含む金属層と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延びる第２配線と、
前記第１配線と前記第２配線との間に接続され、前記第１方向及び前記第２方向の双方に対して交差した方向に延びるピラーと、
を備え、
前記ピラーは、
前記第１配線に接続されたアモルファスシリコン層と、
前記第２配線に接続され、厚さが前記アモルファスシリコン層の厚さ以下であるシリコン酸化層と、
前記アモルファスシリコン層と前記シリコン酸化層との間に配置され、前記アモルファスシリコン層及び前記シリコン酸化層に接した銀層と、
を有した記憶装置。
【請求項２】
第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延びる第２配線と、
前記第１配線と前記第２配線との間に接続されたピラーと、
を備え、
前記ピラーは、
前記第１配線に接続され、抵抗率が前記第１配線の抵抗率及び前記第２配線の抵抗率よりも高い第１高抵抗層と、
前記第２配線に接続され、抵抗率が前記第１高抵抗層の抵抗率よりも高く、厚さが前記第１高抵抗層の厚さ以下である第２高抵抗層と、
前記第１高抵抗層と前記第２高抵抗層との間に配置され、金属を含む金属層と、
を有した記憶装置。
【請求項３】
第１方向に延びる第１配線と、
前記第１方向に対して交差した第２方向に延びる第２配線と、
前記第１配線と前記第２配線との間に接続されたピラーと、
を備え、
前記ピラーは、
前記第１配線に接続され、抵抗率が前記第１配線の抵抗率及び前記第２配線の抵抗率よりも高い第１高抵抗層と、
前記第２配線に接続され、抵抗率が前記第１高抵抗層の抵抗率よりも高く、厚さが前記第１高抵抗層の厚さ以下であり、金属を含む第２高抵抗層と、
を有した記憶装置。
【請求項４】
前記第２高抵抗層は、前記第１高抵抗層との界面に接し、前記金属が集中した金属集中層を有する請求項３記載の記憶装置。
【請求項５】
前記ピラーは、
前記第１配線と前記第１高抵抗層との間に配置され、前記第１配線及び前記第１高抵抗層に接し、抵抗率が前記第１高抵抗層の抵抗率よりも低く、前記第１高抵抗層よりも薄い第１バリアメタル層と、
前記第２配線と前記第２高抵抗層との間に配置され、前記第２配線及び前記第２高抵抗層に接し、抵抗率が前記第２高抵抗層の抵抗率よりも低く、前記第２高抵抗層よりも薄い第２バリアメタル層と、
をさらに有した請求項２〜４のいずれか１つに記載の記憶装置。
【請求項６】
前記ピラーは、前記第１方向及び前記第２方向の双方に対して直交した方向に延びる請求項２〜５のいずれか１つに記載の記憶装置。
【請求項７】
前記金属は、銀、金、ニッケル及びコバルトからなる群より選択された１以上の金属である請求項２〜６のいずれか１つに記載の記憶装置。
【請求項８】
前記第１高抵抗層及び前記第２高抵抗層は、それぞれ、アモルファスシリコン、ポリシリコン、シリコン酸化物、シリコン窒化物、ＴａＳｉＮ、ＴｉＳｉＮ、ＨｆＳｉＮ、ＮｂＳｉＮ、ＣｒＳｉＮ、ＭｏＳｉＮ、ＷＳｉＮ、ＣｏＳｉＮ、ＮｉＳｉＮからなる群から選択された１以上の材料によって形成されている請求項２〜７のいずれか１つに記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【０００２】
次世代のフラッシュメモリとして、イオンメモリが提案されている。イオンメモリにおいては、絶縁膜中に金属イオンを拡散させ、単体として析出させることにより、絶縁膜中に金属フィラメントを形成し、低抵抗状態を実現する。また、金属フィラメントの少なくとも一部を消失させることにより、電流経路を遮断し、高抵抗状態を実現する。そして、低抵抗状態と高抵抗状態とを切り替えることにより、２値のデータを記憶している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３１１６４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、信頼性が高い記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第１配線と前記第２配線との間に接続されたピラーと、を備える。前記ピラーは、前記第１配線に接続され、抵抗率が前記第１配線の抵抗率及び前記第２配線の抵抗率よりも高い第１高抵抗層と、前記第２配線に接続され、抵抗率が前記第１高抵抗層の抵抗率よりも高く、厚さが前記第１高抵抗層の厚さ以下である第２高抵抗層と、前記第１高抵抗層と前記第２高抵抗層との間に配置され、金属を含む金属層と、を有する。
【０００６】
実施形態に係る記憶装置は、第１方向に延びる第１配線と、前記第１方向に対して交差した第２方向に延びる第２配線と、前記第１配線と前記第２配線との間に接続されたピラーと、を備える。前記ピラーは、前記第１配線に接続され、抵抗率が前記第１配線の抵抗率及び前記第２配線の抵抗率よりも高い第１高抵抗層と、前記第２配線に接続され、抵抗率が前記第１高抵抗層の抵抗率よりも高く、厚さが前記第１高抵抗層の厚さ以下であり、金属を含む第２高抵抗層と、を有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る記憶装置を例示する斜視図である。
【図２】第１の実施形態に係る記憶装置のピラーを例示する断面図である。
【図３】（ａ）〜（ｄ）は、第１の実施形態に係る記憶装置の動作を例示する模式的断面図であり、（ａ）は高抵抗状態を示し、（ｂ）はセット動作の途中の状態を示し、（ｃ）は低抵抗状態を示し、（ｄ）はリセット動作の途中の状態を示す。
【図４】第２の実施形態に係る記憶装置のピラーを例示する断面図である。
【図５】（ａ）〜（ｃ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
【図６】第３の実施形態に係る記憶装置のピラーを例示する断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２は、本実施形態に係る記憶装置のピラーを例示する断面図である。
本実施形態に係る記憶装置は、イオンメモリである。
【０００９】
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１０】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、交互に積層されている。ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。
【００１１】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６の形状は、例えば、円柱状、四角柱状又は角が丸められた略四角柱状である。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されており、１本のピラー１６により、１つのメモリセルＭＣが構成されている。すなわち、記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルＭＣが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７（図２参照）によって埋め込まれている。
【００１２】
次に、各ピラー１６について説明する。
図２に示すように、ピラー１６においては、ワード線ＷＬ側からビット線ＢＬ側に向かって、バリアメタル層２１、シリコン酸化層２２、銀層２３、アモルファスシリコン層２４及びバリアメタル層２５がこの順に積層されている。バリアメタル層２１及び２５は、ワード線ＷＬ及びビット線ＢＬの材料がピラー１６内に拡散することを抑制する層であり、例えば、タングステン窒化物（ＷＮ）又はタンタル窒化物（ＴａＮ）によって形成されている。
【００１３】
アモルファスシリコン層２４は、アモルファスシリコンによって形成されており、バリアメタル層２５を介してビット線ＢＬに接続されている。アモルファスシリコン層２４の抵抗率は、ワード線ＷＬの抵抗率、ビット線ＢＬの抵抗率、バリアメタル層２１の抵抗率及びバリアメタル層２５の抵抗率よりも高い。また、アモルファスシリコン層２４は、バリアメタル層２１及び２５よりも厚い。
【００１４】
シリコン酸化層２２は、シリコン酸化物によって形成されており、バリアメタル層２１を介してワード線ＷＬに接続されている。シリコン酸化層２２の抵抗率は、アモルファスシリコン層２４の抵抗率よりも高い。また、シリコン酸化層２２の厚さは、アモルファスシリコン層２４の厚さ以下である。また、シリコン酸化層２２は、バリアメタル層２１及び２５よりも厚い。
【００１５】
銀層２３は銀（Ａｇ）からなり、シリコン酸化層２２とアモルファスシリコン層２４との間に配置されており、シリコン酸化層２２及びアモルファスシリコン層２４に接している。銀層２３は、シリコン酸化層２２及びアモルファスシリコン層２４よりも薄く、バリアメタル層２１及び２５よりも厚い。
【００１６】
次に、本実施形態に係る記憶装置の動作について説明する。
図３（ａ）〜（ｄ）は、本実施形態に係る記憶装置の動作を例示する模式的断面図であり、（ａ）は高抵抗状態を示し、（ｂ）はセット動作の途中の状態を示し、（ｃ）は低抵抗状態を示し、（ｄ）はリセット動作の途中の状態を示す。
なお、図３（ａ）〜（ｄ）において、単体の銀原子（Ａｇ）を模式的に白丸（○）で表し、銀イオン（Ａｇ＋）は模式的に黒丸（●）で表す。
【００１７】
図３（ａ）に示すように、メモリセルＭＣが高抵抗状態にあるときは、シリコン酸化層２２内及びアモルファスシリコン層２４内に連続したフィラメントは形成されていない。このため、シリコン酸化層２２及びアモルファスシリコン層２４は、ほぼ絶縁層となっている。但し、アモルファスシリコンはシリコン酸化物よりも銀原子を拡散させやすいため、銀層２３からアモルファスシリコン層２４内に拡散している銀原子の数は、銀層２３からシリコン酸化層２２内に拡散している銀原子の数よりも多い。
【００１８】
図３（ｂ）に示すように、セット動作、すなわち、メモリセルＭＣを高抵抗状態から低抵抗状態に移行させる動作を行う場合には、ピラー１６に、ビット線ＢＬが正極となり、ワード線ＷＬが負極となるようなセット電圧を印加する。ピラー１６全体に印加されたセット電圧は、シリコン酸化層２２の電気抵抗値とアモルファスシリコン層２４の電気抵抗値との比に応じて分割され、各層に印加される。このとき、シリコン酸化層２２の厚さはアモルファスシリコン層２４の厚さ以下であり、シリコン酸化層２２の抵抗率はアモルファスシリコン層２４の抵抗率よりも高いため、シリコン酸化層２２には、アモルファスシリコン層２４よりも高い電界が印加される。
【００１９】
また、シリコン酸化層２２内には銀原子がほとんど拡散していないため、銀層２３とシリコン酸化層２２との界面における組成変化は急峻であり、電界はこの界面に集中的に印加される。この結果、銀層２３におけるアモルファスシリコン層２２との界面付近に位置する銀電子（Ａｇ）には強い電界が印加されるため、イオン化して銀イオン（Ａｇ＋）となる。このようにして生成した銀イオンは、電界に反応して負極であるワード線ＷＬに向かってシリコン酸化層２２内を移動する。そして、シリコン酸化層２２内において、ワード線ＷＬから供給された電子（ｅ−）と結合して銀原子（Ａｇ）に戻り、金属フィラメントＦを形成する。
【００２０】
そして、図３（ｃ）に示すように、シリコン酸化層２２内に形成された金属フィラメントＦがバリアメタル層２１に到達すると、シリコン酸化層２２が低抵抗状態となり、メモリセルＭＣ全体が低抵抗状態となる。これにより、セット動作が完了する。このとき、アモルファスシリコン層２４には、フィラメントＦは形成されておらず、アモルファスシリコン層２４は抵抗として機能する。これにより、メモリセルＭＣが低抵抗状態にあるときでも、メモリセルＭＣに流れる電流はアモルファスシリコン層２４によって制限されるため、過大な電流が流れることがない。
【００２１】
図３（ｄ）に示すように、リセット動作、すなわち、メモリセルＭＣを低抵抗状態から高抵抗状態に移行させる動作を行う場合には、ピラー１６に、ビット線ＢＬが負極となり、ワード線ＷＬが正極となるようなリセット電圧を印加する。リセット動作の初期段階においては、シリコン酸化層２２内にフィラメントＦが形成されているため、ピラー１６全体に印加されたリセット電圧の大部分は、アモルファスシリコン層２４に印加される。しかし、フィラメントＦを構成する銀原子の少なくとも一部がイオン化してフィラメントＦから外れると、シリコン酸化層２２は高抵抗状態となるため、リセット電圧はシリコン酸化層２２とアモルファスシリコン層２４との間で分割される。このとき、抵抗率が相対的に高いシリコン酸化層２２には相対的に強い電界が印加される。従って、シリコン酸化層２２内においてフィラメントＦを構成している銀原子には強い電界が印加され、イオン化して銀層２３に向かって移動する。この結果、フィラメントＦの少なくとも一部が速やかに消失し、シリコン酸化層２２の高抵抗状態が安定する。これにより、リセット動作が完了する。
【００２２】
一方、アモルファスシリコン層２４内には、銀層２３から多くの銀原子が拡散しているため、銀層２３とアモルファスシリコン層２４との界面の組成変化は急峻ではなく、この界面には電界が集中しにくい。このため、銀原子がイオン化しにくい。イオン化していない銀原子は、電界が印加されても移動しない。また、アモルファスシリコン層２４には相対的に弱い電界しか印加されないため、アモルファスシリコン層２２内においてイオン化した銀イオンにも弱い電界しか印加されず、アモルファスシリコン層２２内を移動しにくい。このため、アモルファスシリコン層２４内には、フィラメントが形成されにくい。更に、仮にフィラメントが形成されても、アモルファスシリコン層２４の厚さはシリコン酸化層２２の厚さ以上であるため、シリコン酸化層２２内のフィラメントＦの消失に要する時間内に、アモルファスシリコン層２４内に形成されたフィラメントがバリアメタル層２５に到達することはない。
【００２３】
このように、リセット動作の結果、シリコン酸化層２２内においてはフィラメントが消失するが、アモルファスシリコン層２４内においてはバリアメタル層２５に到達するようなフィラメントが形成されない。これにより、図３（ａ）に示すように、メモリセルＭＣは全体として高抵抗状態となる。
【００２４】
次に、本実施形態の効果について説明する。
本実施形態においては、上述の如く、各ピラー１６において、銀層２３の両側にシリコン酸化層２２及びアモルファスシリコン層２４を設けることにより、セット動作及びリセット動作が可能となる。また、低抵抗状態においても、アモルファスシリコン層２４が抵抗として機能するため、メモリセルＭＣに過大な電流が流れることがない。すなわち、アモルファスシリコン層２４が電流量を制限するコンプライアンス層として機能するため、メモリセルＭＣが過大電流によって破壊されることがない。従って、本実施形態に係る記憶装置１は、信頼性が高い。
【００２５】
なお、メモリセル部１３の外部に電流制限回路を設けることにより、各メモリセルＭＣに流れる電流を制限することも考えられる。しかしながら、このような外部の電流制限回路は、複数のメモリセルＭＣに流れる電流の全体を制限することはできるが、個々のメモリセルＭＣに流れる電流を個別に制限することはできない。例えば、各ワード線ＷＬに電流制限回路を接続した場合には、このワード線ＷＬに接続された複数個のメモリセルＭＣに流れる合計の電流量しか制御することができない。
【００２６】
これに対して、本実施形態によれば、個々のメモリセルＭＣに電流コンプライアンス層としてアモルファスシリコン層２４を設けているため、個々のメモリセルＭＣに流れる電流量を直接制限することができる。これにより、メモリセルＭＣの破壊を確実に防止することができる。なお、本実施形態においても、アモルファスシリコン層２４とは別に、メモリセル部１３全体の電流量を制限する電流制限回路を設けてもよい。
【００２７】
また、本実施形態においては、図３（ａ）に示す高抵抗状態にあるピラー１６に対して、セット電圧の逆電圧、すなわち、ワード線ＷＬを正極としビット線ＢＬを負極とするような電圧が印加されても、銀層２３におけるアモルファスシリコン層２４との界面付近及びアモルファスシリコン層２４内に存在する銀電子に対しては、弱い電界しか印加されないため、アモルファスシリコン層２４内にバリアメタル層２５に到達するようなフィラメントは形成されない。このため、ピラー１６にダイオードを設けなくても、逆バイアスに起因する誤動作を防止することができる。この結果、ダイオードを設ける場合と比較して、ピラー１６のアスペクト比を低くすることができ、高集積化に対して有利である。また、製造工程を簡略化することができる。
【００２８】
次に、第２の実施形態について説明する。
図４は、本実施形態に係る記憶装置のピラーを例示する断面図である。
図４に示すように、本実施形態に係る記憶装置２のピラー１６ａは、前述の第１の実施形態に係る記憶装置１のピラー１６（図１参照）と比較して、銀層２３（図１参照）が設けられておらず、その替わりに、シリコン酸化層２２内に銀が含有されている点が異なっている。シリコン酸化層２２の上層部、すなわち、アモルファスシリコン層２４に接する部分には、銀集中層２２ａが形成されている。銀集中層２２ａは、シリコン酸化層２２における他の部分よりも、銀の濃度が高い部分である。本実施形態によっても、銀集中層２２ａが銀層２３と同様な役割を果たし、前述の第１の実施形態と同様な動作を実行することができる。
【００２９】
次に、本実施形態に係る記憶装置の製造方法について説明する。
図５（ａ）〜（ｃ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
なお、図５（ａ）〜（ｃ）において、単体の銀原子（Ａｇ）を模式的に白丸（○）で表し、銀イオン（Ａｇ＋）は模式的に黒丸（●）で表す。
【００３０】
先ず、図５（ａ）に示すように、ワード線配線層１４上にバリアメタル層２１を形成し、その上にシリコン酸化層２２を形成した後、保護膜３１を形成する。そして、この保護膜３１越しに、シリコン酸化層２２に対して銀をイオン注入する。
これにより、図５（ｂ）に示すように、シリコン酸化層２２の上層部分に、銀集中層２２ａを形成する。このとき、保護膜３１が存在するため、シリコン酸化層２２はイオン注入に起因する損傷を受けにくい。その後、保護膜３１を除去する。これにより、シリコン酸化層２２の上面が露出する。
【００３１】
次に、図５（ｃ）に示すように、シリコン酸化層２２上にアモルファスシリコンを堆積させて、アモルファスシリコン層２４を形成する。次に、アモルファスシリコン層２４上にバリアメタル層２５を形成する。次に、ドライエッチングを施して、バリアメタル層２５、アモルファスシリコン層２４、シリコン酸化層２２及びバリアメタル層２１を選択的に除去して、ピラー１６ａを形成する。
本実施形態における上記以外の製造方法は、通常のクロスポイント構造の記憶装置の製造方法と同様である。
【００３２】
本実施形態においては、イオンメタルである銀がシリコン酸化層２２内に含有されており、金属層としての銀層が存在しないため、記憶装置２の製造が容易である。例えば、ドライエッチングを施してピラー１６ａを形成する際には、シリコン酸化物に対する条件で加工を行うことができ、金属層としての銀層を扱う必要がない。また、アモルファスシリコン層２４を形成する際に、金属層ではなく、シリコン酸化層２２を下地としてアモルファスシリコンを堆積させることができるため、成膜が容易である。更に、金属層としての銀層が存在しないため、銀層が腐食することもない。一方、前述の第１及び第２の実施形態は、本実施形態と比較して、銀層２３が設けられているため、銀層２３とシリコン酸化層２２との界面において銀原子がイオン化しやすく、メモリセルの動作安定性が高い。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００３３】
次に、第３の実施形態について説明する。
図６は、本実施形態に係る記憶装置のピラーを例示する断面図である。
図６に示すように、本実施形態に係る記憶装置３は、前述の第２の実施形態に係る記憶装置２（図４参照）と比較して、ピラー１６ｂにおいて、シリコン酸化層２２に銀集中層２２ａが設けられておらず、銀はシリコン酸化層２２全体に分散している点が異なっている。
【００３４】
本実施形態によれば、前述の第２の実施形態と比較して、銀集中層２２ａが存在しないため、記憶装置の製造がより一層容易である。これに対して、前述の第１及び第２の実施形態は、本実施形態と比較して、銀原子がイオン化しやすく、メモリセルの動作安定性が高い。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第２の実施形態と同様である。
【００３５】
なお、前述の各実施形態においては、イオンメタルとして銀を使用する例を示したが、これには限定されない。イオンメタルとしては、銀の他に、例えば、金（Ａｕ）、ニッケル（Ｎｉ）又はコバルト（Ｃｏ）を用いることができる。
【００３６】
また、前述の各実施形態においては、イオンメタル層の両側に設ける一対の高抵抗層の材料として、シリコン酸化物及びアモルファスシリコンを使用する例を示したが、これには限定されない。高抵抗層の材料としては、例えば、アモルファスシリコンの他に、ポリシリコン、シリコン窒化物（ＳｉＮ）、又は、シリコン窒化物に高融点金属を添加した材料であってもよい。シリコン窒化物に高融点金属を添加した材料としては、例えば、ＴａＳｉＮ、ＴｉＳｉＮ、ＨｆＳｉＮ、ＮｂＳｉＮ、ＣｒＳｉＮ、ＭｏＳｉＮ、ＷＳｉＮ、ＣｏＳｉＮ、ＮｉＳｉＮが挙げられる。これらの材料により、所望の抵抗率の高抵抗層を得ることができる。
【００３７】
更に、前述の第１の実施形態において、シリコン酸化層２２と銀層２３との間、及び、銀層２３とアモルファスシリコン層２４との間には、バッファ層を設けてもよい。バッファ層の材料としては、例えば、ハフニウム酸化物（ＨｆＯ２）、アルミニウム酸化物（Ａｌ２Ｏ３）、シリコン（Ｓｉ）及びポリシリコン（ｐｏｌｙＳｉ）等が挙げられる。但し、バッファ層の材料の組成比は、上述の例には限定されない。また、前述の第２の実施形態においても、シリコン酸化層２２とアモルファスシリコン層２４との間に、同様なバッファ層を設けてもよい。
【００３８】
更にまた、前述の各実施形態において、シリコン酸化層（ＳｉＯ２層）２２及びアモルファスシリコン層（ａ−Ｓｉ層）２４の替わりに、これらの層と他の層との積層膜を設けてもよい。積層膜に用いる層としては、ハフニウム酸化層（ＨｆＯ２層）、アルミニウム酸化層（Ａｌ２Ｏ３層）、アモルファスシリコン層（ａ−Ｓｉ層）及びポリシリコン層（ｐｏｌｙＳｉ層）等が挙げられる。積層膜の組合せとしては、（ＨｆＯ２層／ＳｉＯ２層）、（Ａｌ２Ｏ３層／ＳｉＯ２層）、（ａ−Ｓｉ層／ｐｏｌｙＳｉ層）、（ａ−Ｓｉ層／ＳｉＯ２層）、（ｐｏｌｙＳｉ層／ＳｉＯ２層）等が挙げられる。
【００３９】
以上説明した実施形態によれば、信頼性が高い記憶装置を実現することができる。
【００４０】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００４１】
１、２、３：記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６、１６ａ、１６ｂ：ピラー、１７：層間絶縁膜、２１：バリアメタル層、２２：シリコン酸化層、２２ａ：銀集中層、２３：銀層、２４：アモルファスシリコン層、２５：バリアメタル層、３１：保護膜、ＢＬ：ビット線、Ｆ：フィラメント、ＭＣ：メモリセル、ＷＬ：ワード線
【図１】
2014053522.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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