(57)【要約】【課題】暗電流を低減することができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、光電変換素子と、固定電荷層と、シリコン窒化膜と、シリコン酸化膜とを備える。光電変換素子は、入射光を受光量に応じた量の電荷へ光電変換して蓄積する。固定電荷層は、光電変換素子の受光面側に設けられ、負の固定電荷を保持する。シリコン窒化膜は、固定電荷層の受光面側に設けられる。シリコン酸化膜は、固定電荷層とシリコン窒化膜との間に設けられる。【選択図】図２
2014086553.tif 000002
【特許請求の範囲】
【請求項１】
入射光を受光量に応じた量の電荷へ光電変換して蓄積する光電変換素子と、
前記光電変換素子の受光面側に設けられ、負の固定電荷を保持する固定電荷層と、
前記固定電荷層の受光面側に設けられるシリコン窒化膜と、
前記固定電荷層と前記シリコン窒化膜との間に設けられるシリコン酸化膜と
を備えることを特徴とする固体撮像装置。
【請求項２】
前記光電変換素子の受光面に設けられるシリコン酸化膜
をさらに備える
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記シリコン酸化膜および前記固定電荷層は、
ＡＬＤ（Atomic  Layer  Deposition）法を用いて形成される
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記固定電荷層と前記シリコン窒化膜との間に設けられるシリコン酸化膜は、
厚さが５ｎｍ以下であり、
前記光電変換素子の受光面に設けられるシリコン酸化膜は、
厚さが３ｎｍ以下であり、
前記固定電荷層は、
厚さが１０ｎｍ以下である
ことを特徴とする請求項２または請求項３に記載の固体撮像装置。
【請求項５】
入射光を受光量に応じた量の電荷へ光電変換して蓄積する光電変換素子を形成する工程と、
前記光電変換素子の受光面側に負の固定電荷を保持する固定電荷層を形成する工程と、
前記固定電荷層の受光面側にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の受光面側にシリコン窒化膜を形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
従来、固体撮像装置は、撮像画像の各画素に対応してマトリックス状に設けられる複数の光電変換素子を備える。各光電変換素子は、入射光を受光量に応じた量の電荷へ光電変換し、各画素の輝度を示す情報として蓄積する。
【０００３】
かかる固体撮像装置では、光電変換素子の受光面における結晶欠陥等に起因して、入射光の有無に関わらず光電変換素子に電荷が蓄積される場合がある。かかる電荷は、撮像画像が出力される際に暗電流となって検出され、撮像画像中に白傷となって現れることがある。このため、固体撮像装置では、暗電流を低減する必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５８６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、暗電流を低減することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、光電変換素子と、固定電荷層と、シリコン窒化膜と、シリコン酸化膜とを備える。光電変換素子は、入射光を受光量に応じた量の電荷へ光電変換して蓄積する。固定電荷層は、前記光電変換素子の受光面側に設けられ、負の固定電荷を保持する。シリコン窒化膜は、前記固定電荷層の受光面側に設けられる。シリコン酸化膜は、前記固定電荷層と前記シリコン窒化膜との間に設けられる。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係るＣＭＯＳセンサの上面視による説明図。
【図２】実施形態に係るピクセル部の一部を示す断面視による説明図。
【図３】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図４】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図５】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
本実施形態では、固体撮像装置の一例として、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサを例に挙げて説明する。
【００１０】
なお、本実施形態に係る固体撮像装置は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１１】
図１は、実施形態に係る裏面照射型ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ１」と記載する）の上面視による説明図である。図１に示すように、ＣＭＯＳセンサ１は、ピクセル部２と、ロジック部３とを備える。
【００１２】
ピクセル部２は、マトリックス状に設けられた複数の光電変換素子を備える。かかる各光電変換素子は、入射光を受光量（受光強度）に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積する。なお、光電変換素子の構成については、図２を参照して後述する。
【００１３】
ロジック部３は、タイミングジェネレータ３１、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ（アナログ／デジタル）変換回路３６、増幅回路３７等を備える。
【００１４】
タイミングジェネレータ３１は、ピクセル部２、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ変換回路３６、増幅回路３７等に対して動作タイミングの基準となるパルス信号を出力する処理部である。
【００１５】
垂直選択回路３２は、マトリックス（行列）状に配置された複数の光電変換素子の中から電荷を読み出す光電変換素子を行単位で順次選択する処理部である。かかる垂直選択回路３２は、行単位で選択した各光電変換素子に蓄積された電荷を、各画素の輝度を示す画素信号として光電変換素子からサンプリング回路３３へ出力させる。
【００１６】
サンプリング回路３３は、垂直選択回路３２によって行単位で選択された各光電変換素子から入力される画素信号から、ＣＤＳ(Correlated  Double  Sampling:相関２重サンプリング)によってノイズを除去して一時的に保持する処理部である。
【００１７】
水平選択回路３４は、サンプリング回路３３によって保持されている画素信号を列毎に順次選択して読み出し、ゲインコントロール回路３５へ出力する処理部である。ゲインコントロール回路３５は、水平選択回路３４から入力される画素信号のゲインを調整してＡ／Ｄ変換回路３６へ出力する処理部である。
【００１８】
Ａ／Ｄ変換回路３６は、ゲインコントロール回路３５から入力されるアナログの画素信号をデジタルの画素信号へ変換して増幅回路３７へ出力する処理部である。増幅回路３７は、Ａ／Ｄ変換回路３６から入力されるデジタルの信号を増幅して所定のＤＳＰ（Digital  Signal  Processor（図示略））へ出力する処理部である。
【００１９】
このように、ＣＭＯＳセンサ１では、ピクセル部２に配置される複数の光電変換素子が入射光を受光量に応じた量の電荷へ光電変換して蓄積し、ロジック部３が各光電変化素子に蓄積された電荷を画素信号として読み出すことによって撮像を行う。
【００２０】
かかるＣＭＯＳセンサ１では、光電変換素子の入射光が入射される側の端面（以下、「受光面」と記載する）に結晶欠陥に起因した界面準位や、汚染物質の付着が生じた場合、入射光を受光していない光電変換素子に電荷が蓄積されることがある。
【００２１】
かかる電荷は、ロジック部３によって画素信号が読み出される際に、暗電流となってピクセル部２からロジック部３へ流れ込み、撮像画像中に白傷となって現れることがある。そこで、実施形態に係るＣＭＯＳセンサ１では、暗電流を抑制するようにピクセル部２が構成される。次に、図２を参照し、実施形態に係るピクセル部２の構成について説明する。
【００２２】
図２は、実施形態に係るピクセル部２の一部を示す断面視による説明図である。なお、図２には、ピクセル部２における１画素の断面を模式的に示している。
【００２３】
図２に示すように、ピクセル部２は、支持基板１１上に接着層１２を介して設けられる多層配線層１５と、光電変換素子１８とを備える。多層配線層１５は、例えば、酸化Ｓｉ（シリコン）等によって形成される層間絶縁膜１４と、層間絶縁膜１４の内部に埋設され、光電変換された負の電荷の読出しや、各回路素子への駆動信号等の伝送に用いられる多層配線１３とを備える。
【００２４】
光電変換素子１８は、例えば、Ｐ（リン）等のＮ型の不純物がドープされたＮ型のＳｉ領域１７と、Ｂ（ボロン）等のＰ型の不純物がドープされたＰ型のＳｉ領域１６とを含む。ここで、Ｐ型のＳｉ領域１６は、上面視においてＮ型のＳｉ領域１７を囲むように設けられる。
【００２５】
かかる光電変換素子１８は、Ｐ型のＳｉ領域１６とＮ型のＳｉ領域１７とのＰＮ接合によって形成されるフォトダイオードである。そして、光電変換素子１８は、多層配線層１５との界面とは逆側の端面から入射する入射光を受光量に応じた量の負（−）の電荷へ光電変換してＮ型のＳｉ領域１７に蓄積する。
【００２６】
また、ピクセル部２は、光電変換素子１８の受光面上に、膜厚が３ｎｍ以下に形成される第１のＳｉ酸化膜１９を備える。これにより、ピクセル部２では、Ｎ型のＳｉ領域１７の受光面側端面に生じるダングリングボンドを低減することができるので、ダングリングボンドによる界面準位の増加を抑制することができる。
【００２７】
したがって、ピクセル部２によれば、界面準位に起因して入射光の有無とは無関係に生じる負の電荷がＮ型のＳｉ領域１７に蓄積されることを抑制することにより、暗電流を低減することができる。
【００２８】
また、ピクセル部２は、第１のＳｉ酸化膜１９における入射光が入射する側の面（受光面）上に、負の固定電荷を保持する厚さが１０ｎｍ以下の固定電荷層２０を備える。かかる固定電荷層２０は、例えば、ＨｆＯ（酸化ハフニウム）によって形成される。
【００２９】
なお、固定電荷層２０の材料は、ＨｆＯに限定されるものではなく、Ａｌ（アルミニウム）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｍｇ（マグネシウム）の酸化物等のように、負の固定電荷を保持可能な任意の金属酸化物であってもよい。また、固定電荷層２０の材料は、ＨｆＯ、ＡｌＯ、ＴｉＯ、ＺｒＯ、ＭｇＯから選択されたいずれかの材料を組み合わせたものであってもよい。また固定電荷層２０は、安定した薄膜を形成するのに有効なＡＬＤ（Atomic  Layer  Deposition）法によって形成される。
【００３０】
このように、ピクセル部２は、光電変換素子１８におけるＮ型のＳｉ領域１７の受光面側に、第１のＳｉ酸化膜１９を介して負の固定電荷を保持する固定電荷層２０を備える。これにより、ピクセル部２では、固定電荷層２０に保持される負の固定電荷によって、Ｎ型のＳｉ領域１７内に存在する正の電荷（正孔）が引き寄せられ、Ｎ型のＳｉ領域１７における受光面近傍に正孔蓄積領域２５が形成される。
【００３１】
かかる正孔蓄積領域２５に蓄積される正の電荷は、Ｎ型のＳｉ領域１７における受光面近傍で生じる界面準位に起因した負の電荷と再結合することで、入射光の有無とは無関係に生じて暗電流の原因となる負の電荷を低減することができる。したがって、ピクセル部２によれば、暗電流をより効果的に低減することができる。
【００３２】
さらに、ピクセル部２は、固定電荷層２０における入射光が入射する側の面（受光面）上に順次積層される厚さが５ｎｍ以下の第２のＳｉ酸化膜２１、Ｓｉ窒化膜２２、カラーフィルタ２３、マイクロレンズ２４を備える。
【００３３】
マイクロレンズ２４は、平凸レンズであり、ピクセル部２へ入射する入射光を光電変換素子１８へ集光する。また、カラーフィルタ２３は、例えば、赤、緑、青の３原色のうち、いずれか一色の入射光を透過させる。また、Ｓｉ窒化膜２２は、カラーフィルタ２３を透過する入射光の反射を防止する反射防止膜として機能する。
【００３４】
ここで、固定電荷層２０とＳｉ窒化膜２２とを接するように形成した場合、固定電荷層２０中に窒素が混入していき、固定電荷層２０の組成が変化し、発生させられる固定電荷量が減少してしまう。これによりＮ型のＳｉ領域１７表面の正孔蓄積領域２５の正電荷濃度が低下し、暗電流抑制効果が減少してしまう。
【００３５】
ここで、固定電荷層２０への窒素の影響を小さくする為には固定電荷層２０を十分厚くすることが考えられるが、固定電荷層２０はＡＬＤ法によって形成する為、厚膜の形成は製造負荷が大きくなってしまう。
【００３６】
そこで、固定電荷層２０とＳｉ窒化膜２２との間を物理的に隔てる遮蔽膜を形成する。この膜は電気特性的に安定しているＳｉ酸化膜２１が有効である。このＳｉ酸化膜２１の厚さについては、固定電荷層２０へ窒素の影響を十分小さくすることができればよく、例えば、５ｎｍ以下で十分である。
【００３７】
また、このＳｉ酸化膜２１は、薄膜を安定に形成するのに有効なＡＬＤ法によって形成される。これにより、固定電荷層２０へ窒素が混入することが抑止され、固定電荷層２０の膜の組成が変化することが無くなる為、暗電流抑制効果の減少を回避できる。
【００３８】
また、ピクセル部２では、第１のＳｉ酸化膜１９の膜厚が３ｎｍ以下であり、第２のＳｉ酸化膜２１の膜厚が５ｎｍ以下であるため、第１のＳｉ酸化膜１９および第２のＳｉ酸化膜２１による入射光の反射および屈折を無視できる程度にまで抑えることができる。
【００３９】
しかも、ピクセル部２では、固定電荷層２０の厚さが１０ｎｍ以下であるため、必要な量の負の電荷を固定電荷層２０に保持させつつ、固定電荷層２０による入射光の反射および屈折を無視できる程度にまで抑えることができる。
【００４０】
次に、図３〜図５を参照し、実施形態に係るＣＭＯＳセンサ１の製造方法について説明する。なお、ＣＭＯＳセンサ１におけるロジック部３の製造方法は、従来の一般的なＣＭＯＳセンサと同様である。このため、以下では、ＣＭＯＳセンサ１におけるピクセル部２の製造方法について説明し、ロジック部３の製造方法については、その説明を省略する。
【００４１】
図３〜図５は、実施形態に係るＣＭＯＳセンサ１の製造工程を示す断面視による説明図である。なお、図３〜図５には、ピクセル部２における１画素部分の製造工程を模式的に示している。
【００４２】
図３の（ａ）に示すように、ＣＭＯＳセンサ１を製造する場合には、Ｓｉウェハ等の半導体基板１０上にＰ型のＳｉ領域１６を形成する。このとき、例えば、半導体基板１０上にＢ等のＰ型の不純物がドープされたＳｉ層をエピタキシャル成長させることにより、Ｐ型のＳｉ領域１６を形成する。なお、かかるＰ型のＳｉ領域１６は、Ｓｉウェハの内部へＰ型の不純物をイオン注入してアニール処理を行うことにより形成されてもよい。
【００４３】
続いて、図３の（ｂ）に示すように、Ｐ型のＳｉ領域１６の所定領域に上面から半導体基板１０へ向けて開口を形成し、その後、開口の内部へＮ型のＳｉ領域１７を形成する。このとき、例えば、開口の内部にＰ等のＮ型の不純物がドープされたＳｉ層をエピタキシャル成長させることによってＮ型のＳｉ領域１７を形成する。
【００４４】
なお、かかるＮ型のＳｉ領域１７は、Ｐ型のＳｉ領域１６の上面側からＰ型のＳｉ領域１６内部へＮ型の不純物をイオン注入してアニール処理を行うことにより形成されてもよい。かかるＮ型のＳｉ領域１７は、上面視においてマトリックス状（行列状）に複数配置される。
【００４５】
こうして、Ｐ型のＳｉ領域１６の内部へＮ型のＳｉ領域１７が埋め込まれることにより、ＰＮ接合が形成されてフォトダイオードである光電変換素子１８が形成される。なお、ここで、Ｎ型のＳｉ領域１７は、光電変換された負の電荷を蓄積する電荷蓄積領域となり、半導体基板１０との接合面側が後に露出されて入射光の受光面となる。
【００４６】
続いて、図３の（ｃ）に示すように、光電変換素子１８の上面に多層配線層１５を形成する。このとき、例えば、Ｓｉ酸化膜等の層間絶縁膜１４を成膜する工程と、層間絶縁膜１４に所定の配線パターンを形成する工程と、配線パターン内にＣｕ等を埋め込んで多層配線１３を形成する工程とを繰り返すことで多層配線層１５が形成される。その後、図３の（ｄ）に示すように、多層配線層１５の上面に接着剤を塗布して接着層１２を設け、接着層１２の上面に、例えば、Ｓｉウェハ等の支持基板１１を貼着する。
【００４７】
続いて、図４の（ａ）に示すように、図３の（ｄ）に示す構造体の天地を反転させた後、グラインダ等の研磨装置４によって半導体基板１０を裏面側（ここでは、上面側）から研磨し、半導体基板１０を所定の厚さになるまで薄化する。
【００４８】
その後、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）によって半導体基板１０の裏面側をさらに研磨し、図４の（ｂ）に示すように、Ｎ型のＳｉ領域１７の裏面（ここでは、上面）を露出させる。このとき、Ｎ型のＳｉ領域１７の研磨面である上面にはダングリングボンドが発生して界面準位が生じる。
【００４９】
ここで、前述したように、かかるＮ型のＳｉ領域１７は、光電変換された負の電荷が蓄積される電荷蓄積領域であり、その露出した上面が光電変換素子１８の受光面となる。そして、光電変換素子１８の受光面に界面準位が生じると、界面準位に起因して入射光の有無とは無関係に生じる負の電荷がＮ型のＳｉ領域１７に蓄積され、暗電流の原因となり好ましくない。
【００５０】
そこで、実施形態に係るＣＭＯＳセンサ１の製造方法では、図４の（ｃ）に示すように、光電変換素子１８の受光面上に厚さが３ｎｍ以下の第１のＳｉ酸化膜１９を形成する。
【００５１】
ここで、第１のＳｉ酸化膜１９の形成にはＡＬＤ法を用いる。これには、例えば、４００℃程度で成膜することが可能である為、Ｓｉ酸化膜１９の成膜時にすでに形成されている多層配線１３にＣｕを用いた場合でも溶出するといった問題が回避できることや、プラズマＣＶＤ（Chemical  Vapor  Deposition）法など他の低温成膜法に比べ安定したＳｉ界面を形成できることや、薄膜形成時の膜厚制御性が優れているという特徴があり、Ｓｉ酸化膜１９の形成に適している。
【００５２】
このように、光電変換素子１８の受光面上に第１のＳｉ酸化膜１９を設けることにより、Ｎ型のＳｉ領域１７の上面に界面準位が生じることを抑制することができる為、暗電流を低減することができる。また、第１のＳｉ酸化膜１９は、膜厚が３ｎｍ以下であるため、入射光の反射および屈折を無視できる程度にまで抑えることができる。
【００５３】
なお、ここでは、Ｎ型のＳｉ領域１７の上面、および、Ｐ型のＳｉ領域１６の上面に第１のＳｉ酸化膜１９が形成される場合について説明したが、第１のＳｉ酸化膜１９は、少なくともＮ型のＳｉ領域１７の上面に設けられれば、暗電流の原因となる負の電荷の発生を抑制することができる。
【００５４】
続いて、図５の（ａ）に示すように、第１のＳｉ酸化膜１９の上面に、負の固定電荷を保持する固定電荷層２０を形成する。この固定電荷層２０は、例えば厚さ１０ｎｍ以下のＨｆＯ膜を形成する。
【００５５】
ここで、固定電荷層２０の形成にはＡＬＤ法を用いる。これには、例えば、４００℃以下で成膜することが可能である為、Ｓｉ酸化膜１９の成膜時にすでに形成されている多層配線１３にＣｕを用いた場合でも溶出するといった問題が回避できることや、薄膜形成時の膜厚制御性が優れているという特徴があり、固定電荷層２０の形成に適している。
【００５６】
さらに、成膜中の処理温度もしくはその後の形成工程の処理温度によって、ＨｆＯの少なくとも一部を結晶化させることによって負の固定電荷が発生させられ、これに引き付けられてＮ型のＳｉ領域１７の光照射界面側に正孔蓄積領域２５が形成される。これより、暗電流の原因となる界面付近に存在する結晶欠陥や重金属元素によって発生した電子は正孔と再結合される。したがって、ＣＭＯＳセンサ１によれば、暗電流をさらに低減することができる。
【００５７】
なお、ここでは、固定電荷層２０の材料がＨｆＯである場合について説明したが、固定電荷層２０の材料は、Ｈｆ、Ｔｉ、Ａｌ、Ｚｒ、Ｍｇを１種類以上含んだ材料であってもよい。
【００５８】
その後、図５の（ｂ）に示すように、固定電荷層２０の入射光が入射する面（受光面）に第２のＳｉ酸化膜２１を形成し、図５の（ｃ）に示すように、第２のＳｉ酸化膜２１の入射光が入射する面（受光面）に反射防止膜となるＳｉ窒化膜２２を形成する。
【００５９】
このとき、第２のＳｉ酸化膜２１は、第１のＳｉ酸化膜１９と同様、ＡＬＤ法によって形成される。そして、Ｓｉ窒化膜２２は、一般的なＣＶＤ法によって形成される。なお、固定電荷層２０であるＨｆＯなどは、高屈折率膜の為単体でも反射防止膜の機能を果たせるが、安定した固定電荷を発生させる為にはＡＬＤ法で成膜する必要があり、これは成膜時間がかかり、厚膜を形成するには生産性への負担が大きくなってしまう。これより、固定電荷層２０を用いた場合でも反射防止膜にはＣＶＤ法で形成が可能なＳｉ窒化膜２２を用いることで生産性に対する負荷を軽減できる。
【００６０】
このように、実施形態に係るＣＭＯＳセンサ１の製造方法では、固定電荷層２０とＳｉ窒化膜２２との間に第２のＳｉ酸化膜２１を形成することで、固定電荷層２０の組成の変化を抑え、安定した固定電荷層２０を形成することが可能となり、さらに反射防止層はＳｉ窒化膜をＣＶＤ法で形成することで生産性の負荷を軽減することが可能となる。
【００６１】
これにより、ＣＭＯＳセンサ１の製造方法では、Ｎ型のＳｉ領域１７における正孔蓄積領域２５（図２参照）内に蓄積される正の電量が低減されることを抑制することができるので、暗電流をより大幅に低減可能なＣＭＯＳセンサ１を製造することができる。
【００６２】
また、第１のＳｉ酸化膜１９と第２のＳｉ酸化膜２１の膜厚を揃えれば、まったく同一条件となる為、形成する際の装置の稼働効率が上がり、生産性の負荷をさらに低減することが可能となる。
【００６３】
その後、ＣＭＯＳセンサ１の製造方法では、Ｓｉ窒化膜２２の上面に、カラーフィルタ２３およびマイクロレンズ２４を順次形成して、図２に示すピクセル部２を備えたＣＭＯＳセンサ１が製造される。
【００６４】
なお、本実施形態では、第１のＳｉ酸化膜１９、固定電荷層２０、第２のＳｉ酸化膜２１を全てＡＬＤ法によって形成する場合について説明したが、これらのうち、少なくともいずれか一つをＡＬＤ法によって形成してもよい。
【００６５】
上述したように、実施形態に係る固体撮像装置は、光電変換素子と、固定電荷層と、シリコン窒化膜と、シリコン酸化膜とを備える。光電変換素子は、入射光を受光量に応じた量の電荷へ光電変換して蓄積する。固定電荷層は、光電変換素子の受光面側に設けられ、負の固定電荷を保持する。シリコン窒化膜は、固定電荷層の受光面側に設けられる。シリコン酸化膜は、固定電荷層とシリコン窒化膜との間に設けられる。
【００６６】
かかる固体撮像装置によれば、固定電荷層とシリコン窒化膜との間に設けられるシリコン酸化膜によって、固定電荷層内の負の電荷がシリコン窒化膜内の正の電荷と再結合して減少することを防止することで、暗電流をより大幅に低減することができる。
【００６７】
また、実施形態に係る固体撮像装置は、光電変換素子の受光面に設けられるシリコン酸化膜をさらに備える。これにより、実施形態に係る固体撮像装置は、光電変換素子の受光面に生じる界面準位の増加を抑制することで、暗電流をさらに低減することができる。
【００６８】
また、実施形態に係るシリコン酸化膜および固定電荷層は、ＡＬＤ法を用いて形成される。かかるＡＬＤ法によれば、例えば、固体撮像装置の多層配線に用いられる金属の融点よりも低い処理温度でシリコン酸化膜および固定電荷層を形成することができる。したがって、実施形態に係る固体撮像装置によれば、シリコン酸化膜および固定電荷層の形成によって多層配線へ悪影響が及ぶことを防止することができる。
【００６９】
また、実施形態に係る固定電荷層と記シリコン窒化膜との間に設けられるシリコン酸化膜は、厚さが５ｎｍ以下であり、光電変換素子の受光面に設けられるシリコン酸化膜は、厚さが３ｎｍ以下である。かかるシリコン酸化膜によれば、光電変換素子へ入射する入射光の反射および屈折を無視できる程度にまで抑えることができる。
【００７０】
また、実施形態に係る固定電荷層は、厚さが１０ｎｍ以下である。この膜厚は、暗電流を低減させる負の固定電荷の発生に必要な最低限の膜厚とし、反射防止膜は生産負荷の小さいＣＶＤ法で形成可能なＳｉ窒化膜で形成する。
【００７１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７２】
１  ＣＭＯＳセンサ、  ２  ピクセル部、  ３  ロジック部、  ４  研磨装置、  １０  半導体基板、  １１  支持基板、  １２  接着層、  １３  多層配線、  １４  層間絶縁膜、  １５  多層配線層、  １６  Ｐ型のＳｉ領域、  １７  Ｎ型のＳｉ領域、  １８  光電変換素子、  １９  第１のＳｉ酸化膜、  ２０  固定電荷層、  ２１  第２のＳｉ酸化膜、  ２２  Ｓｉ窒化膜、  ２３  カラーフィルタ、  ２４  マイクロレンズ、  ２５  正孔蓄積領域、  ３１  タイミングジェネレータ、  ３２  垂直選択回路、  ３３  サンプリング回路、  ３４  水平選択回路、  ３５  ゲインコントロール回路、  ３６  Ａ／Ｄ変換回路、  ３７  増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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