(57)【要約】      （修正有）【課題】データ処理時間を短縮することができるデータ処理回路および固体撮像装置を提供する。【解決手段】予め定めた一定の間隔ずつ順次位相をずらした複数の相のクロック信号からなる多相クロックの対応する相のクロック信号の状態を保持した出力信号を出力するラッチユニット１１を、互いに同じ数だけ複数有するｎ（ｎは２の累乗の整数）個のラッチユニット群１０１１を具備したラッチ部１０１と、少なくとも１つのラッチユニットが出力する出力信号を取得し、デジタル信号の生成に用いる連続した複数の相のクロック信号の状態を保持しているラッチユニット群を選択するデータ選択部１０２と、選択されたラッチユニット群が有するそれぞれのラッチユニットから出力されたそれぞれの出力信号に基づいて、ラッチクロックが入力されたタイミングにおける多相クロックの位相の状態を数値化したデジタル信号を生成するデジタル生成部１０４と、を備える。【選択図】図１
2014064243.tif 000002
【特許請求の範囲】
【請求項１】
入力されたラッチクロックのタイミングで、入力された予め定めた一定の間隔ずつ順次位相をずらした複数の相のクロック信号からなる多相クロックの各相の前記クロック信号の状態を保持し、該ラッチクロックが入力されたタイミングにおける前記多相クロックの位相の状態を数値化したデジタル信号を生成するデータ処理回路であって、
前記多相クロックの対応する相の前記クロック信号の状態を保持し、該保持した前記クロック信号の状態を表す出力信号を出力するラッチユニットを、互いに同じ数だけ複数有するｎ（ｎは２の累乗の整数）個のラッチユニット群を具備したラッチ部と、
前記ラッチ部に具備した少なくとも１個の前記ラッチユニット群内の少なくとも１つの前記ラッチユニットが出力する前記出力信号を取得し、該取得した出力信号に基づいて、前記デジタル信号の生成に用いる連続した複数の相の前記クロック信号の状態を保持している前記ラッチユニット群を選択するデータ選択部と、
前記データ選択部によって選択された前記ラッチユニット群が有するそれぞれの前記ラッチユニットから出力されたそれぞれの前記出力信号に基づいて、前記デジタル信号を生成するデジタル生成部と、
を備えることを特徴とするデータ処理回路。
【請求項２】
前記データ選択部によって選択された前記ラッチユニット群が有するそれぞれの前記ラッチユニットから順次出力された、連続した複数の相の前記クロック信号の状態を表すそれぞれの前記出力信号に基づいて、前記多相クロックにおいて隣接する２つの相の前記クロック信号の状態が、一方の状態から他方の状態に変化しているエッジのタイミングを検出し、該検出したエッジのタイミングを表す信号を出力するエッジ検出部、
をさらに備え、
前記デジタル生成部は、
前記エッジ検出部から出力された前記エッジのタイミングを表す信号に基づいて、前記デジタル信号を生成する、
ことを特徴とする請求項１に記載のデータ処理回路。
【請求項３】
前記ラッチ部は、
所定の前記ラッチユニット群が、前記多相クロックにおいて連続した複数の相の前記クロック信号の内、一部の連続した複数の相の前記クロック信号の状態を保持し、
前記所定のラッチユニット群と異なる前記ラッチユニット群が、前記所定のラッチユニット群が有する最終段の前記ラッチユニットが状態を保持した最も位相が遅れた前記クロック信号に続く相の前記クロック信号から、連続した複数の相の前記クロック信号の状態を保持する、
ことを特徴とする請求項１または請求項２に記載のデータ処理回路。
【請求項４】
前記ｎは、２であり、
前記ラッチ部は、
第１のラッチユニット群と、第２のラッチユニット群とを具備し、
前記第１のラッチユニット群が、前記多相クロックにおいて連続した複数の相の前記クロック信号の内、一方の半分の連続した複数の相の前記クロック信号の状態を保持し、
前記第２のラッチユニット群が、前記多相クロックにおいて連続した複数の相の前記クロック信号の内、他方の半分の連続した複数の相の前記クロック信号の状態を保持する、
ことを特徴とする請求項３に記載のデータ処理回路。
【請求項５】
前記ラッチクロックを、前記ラッチユニット群が有する前記ラッチユニットの数と、該データ処理回路が生成する前記多相クロックの位相の状態の数とに基づいて予め定めた一定の遅延時間ずつ順次遅延させるｎ−１個の遅延部、
をさらに備える、
ことを特徴とする請求項１または請求項２に記載のデータ処理回路。
【請求項６】
前記ラッチ部は、
一方の前記ラッチユニット群が、前記ラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、
他方の前記ラッチユニット群が、前記遅延部によって遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持する、
ことを特徴とする請求項５に記載のデータ処理回路。
【請求項７】
前記ｎは、２であり、
前記遅延部は、
第１の遅延部からなり、
前記遅延時間をＴｄとしたとき、
前記ラッチ部は、
第１のラッチユニット群と、第２のラッチユニット群とを具備し、
前記第１のラッチユニット群が、前記ラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、
前記第２のラッチユニット群が、前記第１の遅延部によってＴｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持する、
ことを特徴とする請求項６に記載のデータ処理回路。
【請求項８】
前記ｎは、４であり、
前記遅延部は、
第１の遅延部と、第２の遅延部と、第３の遅延部とからなり、
前記遅延時間をＴｄとしたとき、
前記ラッチ部は、
第１のラッチユニット群と、第２のラッチユニット群と、第３のラッチユニット群と、第４のラッチユニット群とを具備し、
前記第１のラッチユニット群が、前記ラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、
前記第２のラッチユニット群が、前記第１の遅延部によってＴｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、
前記第３のラッチユニット群が、前記第２の遅延部によって２Ｔｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、
前記第４のラッチユニット群が、前記第３の遅延部によって３Ｔｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持する、
ことを特徴とする請求項６に記載のデータ処理回路。
【請求項９】
入射した光量に応じた光電変換信号を出力する画素が、二次元の行列状に複数配置された画素部と、
時間の経過とともに一定の割合で減少または増加する参照信号を生成する参照信号生成部と、
予め定めた一定の間隔ずつ順次位相をずらした複数の相のクロック信号からなる多相クロックを生成するクロック生成部と、
前記画素部の１列毎または複数列毎に配置され、対応する列の前記画素から出力された前記光電変換信号に応じたアナログ信号が、前記画素部の行毎に入力されるアナログデジタル変換器と、
を備え、
前記アナログデジタル変換器は、
前記アナログ信号と前記参照信号とを比較し、該アナログ信号の電圧値と該参照信号の電圧値とが一致したタイミングで、ラッチクロックを出力する比較部と、
前記ラッチクロックが入力されたタイミングで、前記多相クロックの位相の状態を数値化したデジタル信号を生成する、請求項１から請求項８のいずれか１の項に記載のデータ処理回路と、
を備えることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理回路および固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置としてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：相補型金属酸化膜半導体）イメージセンサが注目され、実用化されている。このＣＭＯＳイメージセンサは、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ：電荷結合素子）イメージセンサが専用の製造プロセスによって製造されるのに対し、一般的な半導体の製造プロセスを用いて製造することが可能である。このことから、ＣＭＯＳイメージセンサは、例えば、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）のように、センサ内に種々の機能回路を組み込みことによって、多機能化を実現することが可能となっている。
【０００３】
そして、近年では、デジタルカメラ、デジタルビデオカメラや内視鏡などに搭載する固体撮像装置として、アナログデジタル変換器（以下、「Ａ／Ｄ変換回路」という）を内蔵した固体撮像装置を使用する例が増えている。このような固体撮像装置に内蔵されるＡ／Ｄ変換回路においては、ランプ型Ａ／Ｄ変換回路を用いる場合がある。なお、以下の説明においてＡ／Ｄ変換回路といった場合には、ランプ型Ａ／Ｄ変換回路のことを示すものとする。
【０００４】
固体撮像装置は、コンパレータ（比較器）と、上位カウンタと、データ処理回路と、メモリと、を備えた同じ構成のＡ／Ｄ変換回路を複数備えている。各Ａ／Ｄ変換回路では、コンパレータが画素信号（アナログ信号）の電圧値とランプ形状の参照信号（ランプ波）の電圧値との比較（以下、「比較処理」という）を実施する。そして、各Ａ／Ｄ変換回路では、ランプ波の初期値のタイミングから比較処理が完了したタイミングまでの時間を、上位カウンタおよびデータ処理回路が、デジタル信号の上位ビット信号および下位ビット信号としてそれぞれ数値化（２進化）し、メモリが、数値化したデジタル信号を保持することによって、入力された各画素信号の大きさに応じたデジタル信号を生成している（特許文献１および特許文献２参照）。
【０００５】
図２０は、従来のＡ／Ｄ変換回路に備えたデータ処理回路の概略構成を示したブロック図である。図２０に示した従来のデータ処理回路９００は、ラッチ部９０１と、デジタル生成部９０２と、を備えている。
【０００６】
データ処理回路９００は、一定の間隔で互いに位相の異なる複数のクロック信号（以下、「多相クロック」という）の位相の状態を、コンパレータが比較処理を完了したタイミングでラッチ部９０１に保持し、保持した多相クロックの位相の状態をデジタル生成部９０２で数値化することによって、２進化したデジタル信号を生成して出力する。なお、以下の説明において、符号に続く“［  ］：括弧”内に示した数字は、それぞれの信号のビットを表している。例えば、２ビット目の信号は、“［１］”、１６ビット目の信号は、“［１５］”と表す。
【０００７】
ラッチ部９０１は、多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、多相クロックＤＵの数と同じ数のラッチ回路９１を備えている。図２０に示したデータ処理回路９００に備えたラッチ部９０１では、１６相の多相クロックＤＵ［１５：０］のそれぞれの相に対応した１６個のラッチ回路９１（ＬＡＴ［１５：０］）を備えている場合を示している。
【０００８】
なお、図２０に示したラッチ部９０１では、多相クロックＤＵにおいてビットに相当するそれぞれの相に対応したラッチ回路９１を表すため、ラッチ回路９１の符号として「ＬＡＴ」を付与し、符号「ＬＡＴ」に続く“［  ］：括弧”内に多相クロックＤＵのそれぞれの相を表す数字を示すことによって、ラッチ回路９１のビットを表している。例えば、多相クロックＤＵの１５相目は、多相クロックＤＵ［１４］と表し、多相クロックＤＵ［１４］に対応するラッチ回路９１は、ラッチ回路ＬＡＴ［１４］と表している。
【０００９】
各ラッチ回路９１は、コンパレータによる比較処理において、画素信号（アナログ信号）の電圧値とランプ形状の参照信号（ランプ波）の電圧値とが一致したことを表す、すなわち、コンパレータが比較処理を完了したことを表すラッチクロックＬＡＴＣＬＫの立ち下がり（または立ち上がり）のタイミングで、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチ（保持）する。
【００１０】
そして、ラッチ部９０１は、各ラッチ回路９１にラッチした多相クロックＤＵのそれぞれの相のクロック信号の状態を表す出力信号ＤＯ［１５：０］を、それぞれのラッチ回路９１に対応した読み出しスイッチ信号ＳＷ１［１４：０］およびＳＷ２［１５：１］のタイミングに従って、読み出しラインＯＬ［１：０］に順次出力する。
【００１１】
デジタル生成部９０２は、ラッチ部９０１から読み出しラインＯＬ［１：０］に順次出力された出力信号ＤＯ［１５：０］に基づいて、コンパレータが比較処理を完了したときの多相クロックＤＵの位相の状態を２進化して、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する回路であり、例えば、図２０に示すように、エンコーダ９２と、下位カウンタ９３と、を備えている。
【００１２】
エンコーダ９２は、一般的な論理回路で構成され、読み出しラインＯＬ［１：０］によって入力された出力信号ＤＯ［１５：０］のいずれか２ビットの信号に応じて、下位カウンタ９３が計数（カウント）するカウントクロックＣＮＴＣＬＫを生成する。下位カウンタ９３は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントすることによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する。
【００１３】
図２１は、従来のＡ／Ｄ変換回路に備えたデータ処理回路に入力される多相クロック、およびラッチクロックのタイミングの一例を示したタイミングチャートである。図２１では、多相クロックＤＵの各相のクロック信号の周期を周期Ｔｓとしたときに、互いにＴｓ／１６だけ位相が異なる１６相の多相クロックＤＵ［１５：０］の一例を示している。
【００１４】
図２１に示したように、ラッチクロックＬＡＴＣＬＫが反転するタイミングで、ラッチ部９０１のそれぞれのラッチ回路９１が対応する多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチすると、多相クロックＤＵの各相のクロック信号の状態を表す出力信号ＤＯ［１５：０］は、“０００００１１１１１１１１０００”となる。この出力信号ＤＯ［１５：０］に基づいて、デジタル生成部９０２が多相クロックＤＵの位相の状態を２進化することにより、データ処理回路９００は、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を生成する。
【００１５】
ここで、デジタル生成部９０２が多相クロックＤＵの位相の状態を２進化する際の動作を説明する。図２２は、従来のＡ／Ｄ変換回路に備えたデータ処理回路によって多相クロックの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【００１６】
図２２に示したように、読み出しスイッチ信号ＳＷ１［１４：０］およびＳＷ２［１５：１］によって、出力信号ＤＯ［１５：０］を２ビットずつ、読み出しラインＯＬ［１：０］に順次出力する。このとき、エンコーダ９２は、読み出しラインＯＬ［１：０］に基づいて、多相クロックＤＵの位相の状態、より具体的には、多相クロックＤＵの立ち上がりのタイミングがラッチ回路９１のどのビットの位置にあるかを検出する。
【００１７】
そして、エンコーダ９２は、多相クロックＤＵの立ち上がりのタイミングを検出したときから、カウントクロックＣＮＴＣＬＫの生成を開始する。ラッチ部９０１の各ラッチ回路９１の出力信号ＤＯ［１５：０］＝“０００００１１１１１１１１０００”の場合、エンコーダ９２は、図２２に示したように、出力信号ＤＯ［１５：０］の全てのビットの読み出しが終了するまでに、１１回“Ｈｉｇｈ”となるカウントクロックＣＮＴＣＬＫを生成する。
【００１８】
このカウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数を、下位カウンタ９３がカウントすることによって、データ処理回路９００は、多相クロックＤＵの位相の状態を２進化したデジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を、Ａ／Ｄ変換回路がアナログデジタル変換したデジタル信号における下位ビット信号として出力する。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２０１１−１６６２３５号公報
【特許文献２】特開２０１０−２５８８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
このようなデータ処理回路９００では、図２０に示したように、ラッチ部９０１の各ラッチ回路９１がラッチした出力信号ＤＯ［１５：０］を順次読み出しラインＯＬ［１：０］に読み出すことによって、多相クロックＤＵの立ち上がりのタイミングを検出する。このため、データ処理回路９００では、図２２に示したように、読み出しスイッチ信号ＳＷ１［１４：０］内、または読み出しスイッチ信号ＳＷ２［１５：１］内の複数の信号を、重複して“Ｈｉｇｈ”にすることができない。
【００２１】
このことから、出力信号ＤＯ［１５：０］の全てのビットを読み出すために必要な時間として、ラッチ部９０１に備えたラッチ回路９１の個数に比例したラッチ回路９１の読み出し時間を確保することが必要となる。図２２に示したタイミングチャートでは、出力信号ＤＯ［１５：０］の全てのビットの読み出しが終了するまでの時間として、例えば、マスタークロックＭＣＬＫの４５クロック分の時間を要する場合を示している。この読み出し時間は、データ処理回路９００がデジタル信号ＤＯＵＴ［３：０］を生成するために必要な時間であるが、この読み出し時間が長くなると、データ処理回路９００がデジタル信号ＤＯＵＴ［３：０］を生成するためのデータ処理時間が長くなってしまう、という問題がある。すなわち、Ａ／Ｄ変換回路がアナログデジタル変換に要するデータ処理時間が長くなってしまう、という問題がある。
【００２２】
特に、Ａ／Ｄ変換回路を画素の列毎に備えた固体撮像装置では、それぞれのＡ／Ｄ変換回路に備えたデータ処理回路９００が、画素の行数と同じ回数だけ画素信号を処理する必要があるため、固体撮像装置のフレームレートを大幅に低下させる要因となってしまう。
【００２３】
本発明は、上記の課題認識に基づいてなされたものであり、従来よりもデータ処理時間を短縮することができるデータ処理回路および固体撮像装置を提供することを目的としている。
【課題を解決するための手段】
【００２４】
上記の課題を解決するため、本発明のデータ処理回路は、入力されたラッチクロックのタイミングで、入力された予め定めた一定の間隔ずつ順次位相をずらした複数の相のクロック信号からなる多相クロックの各相の前記クロック信号の状態を保持し、該ラッチクロックが入力されたタイミングにおける前記多相クロックの位相の状態を数値化したデジタル信号を生成するデータ処理回路であって、前記多相クロックの対応する相の前記クロック信号の状態を保持し、該保持した前記クロック信号の状態を表す出力信号を出力するラッチユニットを、互いに同じ数だけ複数有するｎ（ｎは２の累乗の整数）個のラッチユニット群を具備したラッチ部と、前記ラッチ部に具備した少なくとも１個の前記ラッチユニット群内の少なくとも１つの前記ラッチユニットが出力する前記出力信号を取得し、該取得した出力信号に基づいて、前記デジタル信号の生成に用いる連続した複数の相の前記クロック信号の状態を保持している前記ラッチユニット群を選択するデータ選択部と、前記データ選択部によって選択された前記ラッチユニット群が有するそれぞれの前記ラッチユニットから出力されたそれぞれの前記出力信号に基づいて、前記デジタル信号を生成するデジタル生成部と、を備えることを特徴とする。
【００２５】
また、本発明のデータ処理回路は、前記データ選択部によって選択された前記ラッチユニット群が有するそれぞれの前記ラッチユニットから順次出力された、連続した複数の相の前記クロック信号の状態を表すそれぞれの前記出力信号に基づいて、前記多相クロックにおいて隣接する２つの相の前記クロック信号の状態が、一方の状態から他方の状態に変化しているエッジのタイミングを検出し、該検出したエッジのタイミングを表す信号を出力するエッジ検出部、をさらに備え、前記デジタル生成部は、前記エッジ検出部から出力された前記エッジのタイミングを表す信号に基づいて、前記デジタル信号を生成する、ことを特徴とする。
【００２６】
また、本発明の前記ラッチ部は、所定の前記ラッチユニット群が、前記多相クロックにおいて連続した複数の相の前記クロック信号の内、一部の連続した複数の相の前記クロック信号の状態を保持し、前記所定のラッチユニット群と異なる前記ラッチユニット群が、前記所定のラッチユニット群が有する最終段の前記ラッチユニットが状態を保持した最も位相が遅れた前記クロック信号に続く相の前記クロック信号から、連続した複数の相の前記クロック信号の状態を保持する、ことを特徴とする。
【００２７】
また、本発明のデータ処理回路において、前記ｎは、２であり、前記ラッチ部は、第１のラッチユニット群と、第２のラッチユニット群とを具備し、前記第１のラッチユニット群が、前記多相クロックにおいて連続した複数の相の前記クロック信号の内、一方の半分の連続した複数の相の前記クロック信号の状態を保持し、前記第２のラッチユニット群が、前記多相クロックにおいて連続した複数の相の前記クロック信号の内、他方の半分の連続した複数の相の前記クロック信号の状態を保持する、ことを特徴とする。
【００２８】
また、本発明のデータ処理回路は、前記ラッチクロックを、前記ラッチユニット群が有する前記ラッチユニットの数と、該データ処理回路が生成する前記多相クロックの位相の状態の数とに基づいて予め定めた一定の遅延時間ずつ順次遅延させるｎ−１個の遅延部、をさらに備える、ことを特徴とする。
【００２９】
また、本発明の前記ラッチ部は、一方の前記ラッチユニット群が、前記ラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、他方の前記ラッチユニット群が、前記遅延部によって遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持する、ことを特徴とする。
【００３０】
また、本発明のデータ処理回路において、前記ｎは、２であり、前記遅延部は、第１の遅延部からなり、前記遅延時間をＴｄとしたとき、前記ラッチ部は、第１のラッチユニット群と、第２のラッチユニット群とを具備し、前記第１のラッチユニット群が、前記ラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、前記第２のラッチユニット群が、前記第１の遅延部によってＴｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持する、ことを特徴とする。
【００３１】
また、本発明のデータ処理回路において、前記ｎは、４であり、前記遅延部は、第１の遅延部と、第２の遅延部と、第３の遅延部とからなり、前記遅延時間をＴｄとしたとき、前記ラッチ部は、第１のラッチユニット群と、第２のラッチユニット群と、第３のラッチユニット群と、第４のラッチユニット群とを具備し、前記第１のラッチユニット群が、前記ラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、前記第２のラッチユニット群が、前記第１の遅延部によってＴｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、前記第３のラッチユニット群が、前記第２の遅延部によって２Ｔｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持し、前記第４のラッチユニット群が、前記第３の遅延部によって３Ｔｄだけ遅延されたラッチクロックのタイミングで、前記多相クロックの全ての相の前記クロック信号の状態を保持する、ことを特徴とする。
【００３２】
また、本発明の固体撮像装置は、入射した光量に応じた光電変換信号を出力する画素が、二次元の行列状に複数配置された画素部と、時間の経過とともに一定の割合で減少または増加する参照信号を生成する参照信号生成部と、予め定めた一定の間隔ずつ順次位相をずらした複数の相のクロック信号からなる多相クロックを生成するクロック生成部と、前記画素部の１列毎または複数列毎に配置され、対応する列の前記画素から出力された前記光電変換信号に応じたアナログ信号が、前記画素部の行毎に入力されるアナログデジタル変換器と、を備え、前記アナログデジタル変換器は、前記アナログ信号と前記参照信号とを比較し、該アナログ信号の電圧値と該参照信号の電圧値とが一致したタイミングで、ラッチクロックを出力する比較部と、前記ラッチクロックが入力されたタイミングで、前記多相クロックの位相の状態を数値化したデジタル信号を生成する、上記のいずれかの発明のデータ処理回路と、を備えることを特徴とする。
【発明の効果】
【００３３】
本発明によれば、従来よりもアナログデジタル変換器および固体撮像装置におけるアナログデジタル変換に要するデータ処理時間を短縮することができるという効果が得られる。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１の実施形態におけるデータ処理回路の概略構成を示したブロック図である。
【図２】本第１の実施形態のデータ処理回路に入力される多相クロック、およびラッチクロックのタイミングの一例を示したタイミングチャートである。
【図３】本第１の実施形態のデータ処理回路によって多相クロックの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【図４】本第１の実施形態のデータ処理回路に備えたラッチ回路の出力と各構成要素の出力との関係を示した真理値表である。
【図５】本発明の第２の実施形態におけるデータ処理回路の概略構成を示したブロック図である。
【図６】本第２の実施形態のデータ処理回路に入力される多相クロック、およびラッチクロックのタイミングの一例を示したタイミングチャートである。
【図７】本第２の実施形態のデータ処理回路によって多相クロックの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【図８】本第２の実施形態のデータ処理回路に備えたラッチ回路の出力と各構成要素の出力との関係を示した真理値表である。
【図９】本発明の第３の実施形態におけるデータ処理回路の概略構成を示したブロック図である。
【図１０】本第３の実施形態のデータ処理回路に備えたラッチ回路の出力と各構成要素の出力との関係を示した真理値表である。
【図１１】本発明の第４の実施形態におけるデータ処理回路の概略構成を示したブロック図である。
【図１２】本第４の実施形態のデータ処理回路に備えたラッチ回路の出力と各構成要素の出力との関係を示した真理値表である。
【図１３】本発明の第５の実施形態におけるデータ処理回路の概略構成を示したブロック図である。
【図１４】本第５の実施形態のデータ処理回路に入力される多相クロック、およびラッチクロックのタイミングの一例を示したタイミングチャートである。
【図１５】本第５の実施形態のデータ処理回路によって多相クロックの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【図１６】本第５の実施形態のデータ処理回路に備えたラッチ回路の出力と各構成要素の出力との関係を示した真理値表である。
【図１７】本発明の第６の実施形態におけるデータ処理回路の概略構成を示したブロック図である。
【図１８】本第６の実施形態のデータ処理回路に備えたラッチ回路の出力と各構成要素の出力との関係を示した真理値表である。
【図１９】本発明の実施形態におけるデータ処理回路を備えたＡ／Ｄ変換回路を内蔵した固体撮像装置の概略構成を示したブロック図である。
【図２０】従来のＡ／Ｄ変換回路に備えたデータ処理回路の概略構成を示したブロック図である。
【図２１】従来のＡ／Ｄ変換回路に備えたデータ処理回路に入力される多相クロック、およびラッチクロックのタイミングの一例を示したタイミングチャートである。
【図２２】従来のＡ／Ｄ変換回路に備えたデータ処理回路によって多相クロックの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【発明を実施するための形態】
【００３５】
＜第１の実施形態＞
以下、本発明の第１の実施形態について、図面を参照して説明する。なお、以下の説明においては、予め定めた一定の間隔で互いに位相の異なる複数のクロック信号、すなわち、予め定めた一定の間隔ずつ順次位相をずらした複数のクロック信号を「多相クロック」という。また、以下の説明においては、符号に続く“［  ］：括弧”内に数字を示すことによって、それぞれの構成要素またはそれぞれの信号のビットを表す。例えば、２ビット目の構成要素および２ビット目の信号は、“［１］”と表し、８ビット目の構成要素および８ビット目の信号は、“［７］”と表す。
【００３６】
図１は、本第１の実施形態におけるデータ処理回路の概略構成を示したブロック図である。図１に示したデータ処理回路１００は、ラッチ部１０１と、データ選択部１０２と、エッジ検出部１０３と、デジタル生成部１０４と、を備えている。図１に示したデータ処理回路１００は、２個のラッチユニット群を用いて、８相の多相クロックＤＵの位相の状態を、所定のタイミング、例えば、コンパレータ（不図示）が比較処理を完了したタイミングでラッチ部１０１に保持し、保持した多相クロックＤＵの位相の状態をデジタル生成部１０４で数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路である。
【００３７】
ラッチ部１０１は、８相の多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、ラッチユニット群として４個のラッチ回路１１（ラッチユニット）を備えた、２個（ｎ＝２）のラッチユニット群１０１１を備えている。また、ラッチ部１０１には、ラッチ部１０１に備えた各ラッチ回路１１がラッチした８相の多相クロックＤＵのそれぞれの相のクロック信号の状態を読み出すため、各ラッチ回路１１に対応したスイッチを備えている。なお、図１においては、ラッチユニット群１０１１の符号として「ＬＵ」を付与し、ラッチ回路１１の符号として「ＬＯ」を付与し、さらに、それぞれの符号に続く“［  ］：括弧”内の数字によって、ラッチユニット群１０１１およびラッチ回路１１のそれぞれのビットを表している。より具体的には、ラッチ部１０１は、ラッチユニット群ＬＵ［１］とラッチユニット群ＬＵ［２］とを備え、ラッチユニット群ＬＵ［１］は、４個のラッチ回路ＬＯ［０］、ＬＯ［１］、・・・、ＬＯ［３］を備え、ラッチユニット群ＬＵ［２］は、４個のラッチ回路ＬＯ［４］、ＬＯ［５］、・・・、ＬＯ［７］をそれぞれ備えている。なお、ラッチ回路ＬＯ［７：０］の各ビットは、８相の多相クロックＤＵ［７：０］のそれぞれの相に対応している。例えば、ラッチ回路ＬＯ［２］は、多相クロックＤＵの３相目の多相クロックＤＵ［２］に対応し、ラッチ回路ＬＯ［５］は、多相クロックＤＵの６相目の多相クロックＤＵ［５］に対応している。
【００３８】
ラッチユニット群１０１１内の各ラッチ回路１１は、所定のタイミング、例えば、コンパレータ（不図示）による比較処理において、画素信号（アナログ信号）の電圧値とランプ形状の参照信号（ランプ波）の電圧値とが一致したことを表す、すなわち、コンパレータ（不図示）が比較処理を完了したことを表すラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチする。より具体的には、ラッチユニット群ＬＵ［１］内の各ラッチ回路ＬＯ［０］、ＬＯ［１］、・・・、ＬＯ［３］は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングで、それぞれ多相クロックＤＵ［０］、ＤＵ［１］、・・・、ＤＵ［３］のＨｉｇｈまたはＬｏｗの状態をラッチする。また、ラッチユニット群ＬＵ［２］内の各ラッチ回路ＬＯ［４］、ＬＯ［５］、・・・、ＬＯ［７］は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングで、それぞれ多相クロックＤＵ［４］、ＤＵ［５］、・・・、ＤＵ［７］のＨｉｇｈまたはＬｏｗの状態をラッチする。
【００３９】
そして、それぞれのラッチユニット群１０１１は、各ラッチ回路１１にラッチした多相クロックＤＵのそれぞれの相のクロック信号の状態を表す出力信号ＤＯ［７：０］を、各ラッチ回路１１に対応した読み出しスイッチ信号ＳＷ１［２：０］およびＳＷ２［３：１］のタイミングに従って、読み出しラインＯＬＯ［３：０］のいずれかに順次出力する。より具体的には、ラッチユニット群ＬＵ［１］内の各ラッチ回路ＬＯ［０］、ＬＯ［１］、・・・、ＬＯ［３］は、読み出しスイッチ信号ＳＷ１［０］、ＳＷ１［１］、ＳＷ１［２］、およびＳＷ２［１］、ＳＷ２［２］、ＳＷ２［３］のタイミングに従って、出力信号ＤＯ［０］、ＤＯ［１］、・・・、ＤＯ［３］を、読み出しラインＯＬＯ［０］およびＯＬＯ［１］に順次出力する。また、ラッチユニット群ＬＵ［２］内の各ラッチ回路ＬＯ［４］、ＬＯ［５］、・・・、ＬＯ［７］は、読み出しスイッチ信号ＳＷ１［０］、ＳＷ１［１］、ＳＷ１［２］、およびＳＷ２［１］、ＳＷ２［２］、ＳＷ２［３］のタイミングに従って、出力信号ＤＯ［４］、ＤＯ［５］、・・・、ＤＯ［７］を、読み出しラインＯＬＯ［２］およびＯＬＯ［３］に順次出力する。
【００４０】
データ選択部１０２は、ラッチ部１０１に備えたラッチユニット群１０１１のそれぞれから読み出しラインＯＬＯ［３：０］に順次出力された出力信号ＤＯ［７：０］のいずれか２ビットの信号を選択する回路であり、排他的論理和の演算を行うＥＸＯＲ回路１２と、２個のスイッチ１０２１と、を備えている。データ選択部１０２は、読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＯ［３：２］のいずれか一方を選択することによって、ラッチユニット群ＬＵ［１］内の各ラッチ回路１１の出力信号ＤＯ［３：０］、またはラッチユニット群ＬＵ［２］内の各ラッチ回路１１の出力信号ＤＯ［７：４］のいずれか一方の２ビットの出力信号ＤＯを、エッジ検出部１０３に出力する。
【００４１】
データ選択部１０２によるエッジ検出部１０３に出力する出力信号ＤＯの選択は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］、およびラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値に基づいて行う。より具体的には、ＥＸＯＲ回路１２が、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値との排他的論理和の演算を行い、その結果に基づいて、それぞれのスイッチ１０２１が、エッジ検出部１０３に接続する読み出しラインＯＬＯを選択する。そして、ＥＸＯＲ回路１２による演算結果が“Ｌｏｗ”である場合、すなわち、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値とが同じ値である場合に、読み出しラインＯＬＯ［１：０］をエッジ検出部１０３に接続し、ＥＸＯＲ回路１２による演算結果が“Ｈｉｇｈ”である場合、すなわち、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値とが異なる値である場合に、読み出しラインＯＬＯ［３：２］をエッジ検出部１０３に接続する。
【００４２】
言い換えれば、データ選択部１０２は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングでラッチした多相クロックＤＵ［３］と多相クロックＤＵ［７］との状態によって、保持している多相クロックＤＵ［３：０］または多相クロックＤＵ［７：４］のいずれか一方の状態を、エッジ検出部１０３に出力する。すなわち、多相クロックＤＵ［３］と多相クロックＤＵ［７］との状態が同じ状態である場合に、多相クロックＤＵ［３：０］の位相の状態をエッジ検出部１０３に出力し、多相クロックＤＵ［３］と多相クロックＤＵ［７］との状態が異なる状態である場合に、多相クロックＤＵ［７：４］の位相の状態をエッジ検出部１０３に出力する。
【００４３】
また、データ選択部１０２は、ＥＸＯＲ回路１２が、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値との排他的論理和の演算を行った結果を、デジタル生成部１０４に出力する。
【００４４】
エッジ検出部１０３は、データ選択部１０２に接続された読み出しラインＯＬＯの信号に基づいて、多相クロックＤＵの立ち上がりエッジおよび立ち下がりエッジのタイミングを検出する回路であり、論理和の演算を行う２個のＡＮＤ回路１０３１と、スイッチ１０３２と、を備えている。エッジ検出部１０３は、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値に基づいて、データ選択部１０２から入力された出力信号ＤＯ［３：０］または出力信号ＤＯ［７：４］の中に含まれる多相クロックＤＵの立ち上がりエッジのタイミングを表す信号、または多相クロックＤＵの立ち下がりエッジのタイミングを表す信号のいずれか一方の信号を、デジタル生成部１０４に出力する。
【００４５】
より具体的には、それぞれのＡＮＤ回路１０３１が、接続された読み出しラインＯＬＯの信号に基づいて、多相クロックＤＵの立ち上がりエッジのタイミングを表すクロックＲＣＬＫと、多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫとを生成する。そして、スイッチ１０３２が、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値に基づいて、クロックＲＣＬＫまたはクロックＦＣＬＫのいずれか一方を選択して、デジタル生成部１０４に出力する。つまり、エッジ検出部１０３は、出力信号ＤＯ［７］の値が“Ｌｏｗ”である場合に、出力信号ＤＯ［３：０］または出力信号ＤＯ［７：４］の中に含まれる多相クロックＤＵの立ち上がりエッジによって生成されたクロックＲＣＬＫをデジタル生成部１０４に出力する。また、出力信号ＤＯ［７］の値が“Ｈｉｇｈ”である場合に、出力信号ＤＯ［３：０］または出力信号ＤＯ［７：４］の中に含まれる多相クロックＤＵの立ち下がりエッジによって生成されたクロックＦＣＬＫをデジタル生成部１０４に出力する。
【００４６】
デジタル生成部１０４は、エッジ検出部１０３から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に基づいて、所定のタイミングでの多相クロックＤＵの位相の状態を２進化して、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する回路であり、例えば、エンコーダ１３と、下位カウンタ１４と、を備えている。なお、図１に示したデジタル生成部１０４では、デジタル信号ＤＯＵＴ［３］は、ラッチ部１０１から出力された出力信号ＤＯ［７］によって生成され、デジタル信号ＤＯＵＴ［２］は、データ選択部１０２から入力されたＥＸＯＲ回路１２による排他的論理和の演算結果によって生成される。また、デジタル信号ＤＯＵＴ［１：０］は、エンコーダ１３および下位カウンタ１４によって生成される。
【００４７】
エンコーダ１３は、一般的な論理回路で構成され、エッジ検出部１０３から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に応じて、下位カウンタ１４が計数（カウント）するカウントクロックＣＮＴＣＬＫを生成する。
下位カウンタ１４は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントすることによって、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］を生成する。なお、エンコーダ１３および下位カウンタ１４は、生成するデジタル信号ＤＯＵＴのビット数が、従来のデータ処理回路（例えば、図２０に示したエンコーダ９２および下位カウンタ９３）と異なるが、その動作は、従来のデータ処理回路における動作と同様である。
【００４８】
このような構成によって、データ処理回路１００では、８相の多相クロックＤＵの位相の状態を数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する。
【００４９】
なお、本第１の実施形態のデータ処理回路１００では、デジタル生成部１０４が、エンコーダ１３と下位カウンタ１４とを用いて、デジタル信号ＤＯＵＴ［１：０］を生成する場合の構成を示したが、デジタル信号ＤＯＵＴ［１：０］を生成する構成は、上述した構成に限定されるものではなく、いかなる構成や方法によってデジタル信号ＤＯＵＴ［１：０］を生成してもよい。
【００５０】
次に、本第１の実施形態のデータ処理回路１００がデジタル信号ＤＯＵＴ［３：０］を生成する際のデータ処理方法について説明する。図２は、本第１の実施形態のデータ処理回路１００に入力される多相クロックＤＵ、およびラッチクロックＬＡＴＣＬＫのタイミングの一例を示したタイミングチャートである。図２では、多相クロックＤＵの各相のクロック信号の周期を周期Ｔｓとしたときに、互いにＴｓ／１６だけ位相が異なる８相の多相クロックＤＵ［７：０］の一例を示している。また、図３は、本第１の実施形態のデータ処理回路１００によって多相クロックＤＵの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【００５１】
なお、図２には、互いにＴｓ／１６ずつ周期を異ならせることによって生成した、合計１６通りの多相クロックＤＵ［７：０］の“Ｈｉｇｈ”または“Ｌｏｗ”の状態を区別するため、それぞれの相の多相クロックＤＵの位相の状態を表す状態Ｎｏを示している。多相クロックＤＵの位相の状態は、時間の経過と共に、状態Ｎｏ＝０、１、２、・・・、１４、１５、０、１、２、・・・というように繰り返される。また、図３にも、図２に示した状態Ｎｏに対応する同じ状態Ｎｏを示している。
【００５２】
図２に示したように、ラッチクロックＬＡＴＣＬＫが反転するタイミング（立ち下がりのタイミング）で、ラッチユニット群１０１１内の各ラッチ回路１１は、対応する多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチする。そして、データ選択部１０２は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値とに基づいて、エッジ検出部１０３に接続する読み出しラインＯＬＯ［１：０］、または読み出しラインＯＬＯ［３：２］のいずれか一方を選択する。
【００５３】
図２（ａ）には、状態Ｎｏ＝１１のときにラッチクロックＬＡＴＣＬＫが反転したタイミングを示し、図２（ｂ）には、状態Ｎｏ＝１４のときにラッチクロックＬＡＴＣＬＫが反転したタイミングを示している。また、図２（ａ）に対応するデータ処理回路１００の動作のタイミングチャートを図３（ａ）に示し、図２（ｂ）に対応するデータ処理回路１００の動作のタイミングチャートを図３（ｂ）に示している。
【００５４】
図２（ａ）に示した状態Ｎｏ＝１１のとき、ラッチクロックＬＡＴＣＬＫが反転する（立ち下がる）タイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値とは、いずれも“１”である。このため、ＥＸＯＲ回路１２は、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値との排他的論理和の演算を行った結果として、“Ｌｏｗ”＝“０”を出力し、それぞれのスイッチ１０２１が読み出しラインＯＬＯ［１：０］を選択する。これにより、データ選択部１０２は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３：０］がラッチした出力信号ＤＯ［３：０］＝“１０００”をエッジ検出部１０３に出力する。また、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値が“１”であるため、スイッチ１０３２は、多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを選択する。
【００５５】
そして、図３（ａ）に示したように、読み出しスイッチ信号ＳＷ１［２：０］およびＳＷ２［３：１］によって、出力信号ＤＯ［３：０］を２ビットずつ、読み出しラインＯＬＯ［１：０］に順次出力する。このとき、エッジ検出部１０３内のクロックＦＣＬＫを生成するＡＮＤ回路１０３１は、接続された読み出しラインＯＬＯ［１：０］の信号に基づいて、クロックＦＣＬＫを生成する。図３（ａ）に示したように、状態Ｎｏ＝１１のときの出力信号ＤＯ［３：０］は“１０００”であるため、出力信号ＤＯ［２］を読み出しラインＯＬＯ［０］に、出力信号ＤＯ［３］を読み出しラインＯＬＯ［１］に出力したとき（図３（ａ）に示したタイミングＡのとき）に“Ｈｉｇｈ”となるクロックＦＣＬＫが、ＡＮＤ回路１０３１によって生成される。
【００５６】
そして、エンコーダ１３は、クロックＦＣＬＫが入力されたときから、カウントクロックＣＮＴＣＬＫの生成を開始する。出力信号ＤＯ［３：０］＝“１０００”の場合、エンコーダ１３は、図３（ａ）に示したように、出力信号ＤＯ［３：０］の全てのビットの読み出しが終了するまでに、３回“Ｈｉｇｈ”となるカウントクロックＣＮＴＣＬＫを生成する。
【００５７】
このカウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数を、下位カウンタ１４がカウントすることによって、下位カウンタ１４は、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］＝“１１”を生成する。また、デジタル生成部１０４は、デジタル信号ＤＯＵＴ［３］としてラッチ部１０１から出力された出力信号ＤＯ［７］＝“１”を、デジタル信号ＤＯＵＴ［２］としてＥＸＯＲ回路１２が排他的論理和の演算を行った結果として出力した“Ｌｏｗ”＝“０”を出力する。このように、データ処理回路１００は、状態Ｎｏ＝１１のときに８相の多相クロックＤＵの位相の状態を２進化した４ｂｉｔのデジタル信号として、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を生成して出力する。
【００５８】
また、図２（ｂ）に示した状態Ｎｏ＝１４のとき、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値は“０”であり、ラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値は“１”である。このため、ＥＸＯＲ回路１２は、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値との排他的論理和の演算を行った結果として、“Ｈｉｇｈ”＝“１”を出力し、それぞれのスイッチ１０２１が読み出しラインＯＬＯ［３：２］を選択する。これにより、データ選択部１０２は、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［７：４］がラッチした出力信号ＤＯ［７：４］＝“１１００”をエッジ検出部１０３に出力する。また、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値が“１”であるため、スイッチ１０３２は、多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを選択する。
【００５９】
そして、図３（ｂ）に示したように、読み出しスイッチ信号ＳＷ１［２：０］およびＳＷ２［３：１］によって、出力信号ＤＯ［７：４］を２ビットずつ、読み出しラインＯＬＯ［３：２］に順次出力する。このとき、エッジ検出部１０３内のクロックＦＣＬＫを生成するＡＮＤ回路１０３１は、接続された読み出しラインＯＬＯ［３：２］の信号に基づいて、クロックＦＣＬＫを生成する。図３（ｂ）に示したように、状態Ｎｏ＝１４のときの出力信号ＤＯ［７：４］は“１１００”であるため、出力信号ＤＯ［５］を読み出しラインＯＬＯ［２］に、出力信号ＤＯ［６］を読み出しラインＯＬＯ［３］に出力したとき（図３（ｂ）に示したタイミングＢのとき）に“Ｈｉｇｈ”となるクロックＦＣＬＫが、ＡＮＤ回路１０３１によって生成される。
【００６０】
そして、エンコーダ１３は、図３（ａ）に示した状態Ｎｏ＝１１のときと同様に、クロックＦＣＬＫが入力されたときから、カウントクロックＣＮＴＣＬＫの生成を開始する。出力信号ＤＯ［７：４］＝“１１００”の場合、エンコーダ１３は、図３（ｂ）に示したように、出力信号ＤＯ［７：４］の全てのビットの読み出しが終了するまでに、２回“Ｈｉｇｈ”となるカウントクロックＣＮＴＣＬＫを生成する。
【００６１】
このカウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数を、下位カウンタ１４がカウントすることによって、下位カウンタ１４は、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］＝“１０”を生成する。また、デジタル生成部１０４は、デジタル信号ＤＯＵＴ［３］としてラッチ部１０１から出力された出力信号ＤＯ［７］＝“１”を、デジタル信号ＤＯＵＴ［２］としてＥＸＯＲ回路１２が排他的論理和の演算を行った結果として出力した“Ｈｉｇｈ”＝“１”を出力する。このように、データ処理回路１００は、状態Ｎｏ＝１４のときに８相の多相クロックＤＵの位相の状態を２進化した４ｂｉｔのデジタル信号として、デジタル信号ＤＯＵＴ［３：０］＝“１１１０”（１０進数表記で“１４”）を生成して出力する。
【００６２】
このように、データ処理回路１００では、８相の多相クロックＤＵの内、４相目の多相クロックＤＵ［３］の状態と８相目の多相クロックＤＵ［７］の状態とに基づいて、２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］を生成するために用いる読み出しラインＯＬＯと、多相クロックＤＵのエッジのタイミングを表すクロックとを選択する。そして、データ処理回路１００では、８相目の多相クロックＤＵ［７］の状態をデジタル信号ＤＯＵＴ［３］とし、ＥＸＯＲ回路１２が排他的論理和の演算を行った結果をデジタル信号ＤＯＵＴ［２］として、デジタル信号ＤＯＵＴ［１：０］と合わせることによって、８相の多相クロックＤＵの位相の状態を数値化（２進化）した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］として出力する。
【００６３】
なお、上記においては、状態Ｎｏ＝１１と状態Ｎｏ＝１４の場合について説明したが、その他の状態Ｎｏにおいても同様に考えることによって、データ処理回路１００のデータ処理で、合計１６通りのデジタル信号ＤＯＵＴ［３：０］を出力することができる。
【００６４】
ここで、データ処理回路１００によるデータ処理において生成する１６通りのデジタル信号ＤＯＵＴ［３：０］について説明する。図４は、本第１の実施形態のデータ処理回路１００に備えたラッチ回路１１の出力と各構成要素の出力との関係を示した真理値表である。図４には、データ処理回路１００に入力される合計１６通りの多相クロックＤＵ［７：０］のそれぞれの状態におけるラッチ回路１１の出力信号ＤＯと、データ選択部１０２内のスイッチ１０２１の状態と、エッジ検出部１０３内のスイッチ１０３２の状態と、デジタル信号ＤＯＵＴ［３：０］との関係を示している。
【００６５】
図４に示したように、エッジ検出部１０３内のスイッチ１０３２の状態は、ラッチ回路１１の出力信号ＤＯ［７］の値によって、２通りの状態に分けることができ、データ選択部１０２内のスイッチ１０２１の状態は、ラッチ回路１１の出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値とによって、２通りの状態に分けることができる。すなわち、データ処理回路１００によるデータ処理の各状態は、データ選択部１０２内のスイッチ１０２１の状態とエッジ検出部１０３内のスイッチ１０３２の状態とによって、４通りの状態に分けることができる。そして、この４通りの状態から、多相クロックＤＵ［７：０］における１６通りのそれぞれの状態を判別することができる。
【００６６】
例えば、図２（ａ）および図３（ａ）に示した状態Ｎｏ＝１１のとき、ラッチ回路１１の出力信号ＤＯ［３］＝“１”と、出力信号ＤＯ［７］＝“１”とによって、データ選択部１０２内の２個のスイッチ１０２１は“Ｌｏｗ”＝“０”となり、エッジ検出部１０３内のスイッチ１０３２は“Ｈｉｇｈ”＝“１”となる。これにより、データ選択部１０２は、読み出しラインＯＬＯ［１：０］をエッジ検出部１０３に接続し、エッジ検出部１０３は、接続された読み出しラインＯＬＯ［１：０］の信号に含まれる多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを出力する。これにより、デジタル生成部１０４は、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を出力する。
【００６７】
上記に述べたとおり、本第１の実施形態のデータ処理回路１００では、エッジ検出部１０３を備える。これにより、データ処理回路１００の動作状態を、図４に示したように、エッジ検出部１０３内のスイッチ１０３２が“Ｈｉｇｈ”＝“１”のときと、“Ｌｏｗ”＝“０”のときとの２通りの状態に分けることができ、データ処理回路１００に入力される合計１６通りの多相クロックＤＵ［７：０］の状態を、８通りずつの状態に切り分けることができる。このことにより、本第１の実施形態のデータ処理回路１００では、ラッチ部１０１のラッチ回路１１の個数を、図２０に示した従来のデータ処理回路９００に備えたラッチ部９０１内のラッチ回路９１の個数である１６個に対して、半分の８個に削減することができる。これにより、図２０に示した従来のデータ処理回路９００では、読み出しスイッチ信号ＳＷ１またはＳＷ２のいずれか対応したスイッチを３０個備えていたのに対して、本第１の実施形態のデータ処理回路１００では、スイッチを１８個削減した、１２個にすることができる。
【００６８】
また、本第１の実施形態のデータ処理回路１００では、データ選択部１０２を備える。これにより、データ処理回路１００の動作状態を、図４に示したように、データ選択部１０２内の２個のスイッチ１０２１が“Ｈｉｇｈ”＝“１”のときと、“Ｌｏｗ”＝“０”のときとの２通りの状態に分けることができ、エッジ検出部１０３を備えることによって２通りの状態に分けたデータ処理回路１００のそれぞれ動作状態を、さらに４通りずつの状態に切り分けることができる。このことにより、本第１の実施形態のデータ処理回路１００では、８個に削減したラッチ部１０１内のラッチ回路１１を、４個ずつ分けた２個のラッチユニット群１０１１に分けることができ、ラッチ部１０１は、ラッチユニット群１０１１に備えた各ラッチ回路１１がラッチした、いずれか一方の４ｂｉｔの出力信号ＤＯのみを出力すればよくなる。これにより、図２０に示した従来のデータ処理回路９００では、読み出しスイッチ信号ＳＷ１とＳＷ２とのそれぞれの信号が１５本ずつ必要であったのに対して、本第１の実施形態のデータ処理回路１００では、読み出しスイッチ信号をそれぞれ１２本ずつ削減させ、３本ずつにすることができる。
【００６９】
これにより、本第１の実施形態のデータ処理回路１００では、図３（ａ）および図３（ｂ）に示したように、例えば、マスタークロックＭＣＬＫに換算すると、１１クロック分の時間で４ｂｉｔ全ての出力信号ＤＯを読み出すことができる。このことにより、本第１の実施形態のデータ処理回路１００では、図２０に示した従来のデータ処理回路９００が出力信号ＤＯ［１５：０］の全てのビットを読み出すために必要な時間である４５クロック分の時間よりも、３４クロック分の時間を短縮することができる。
【００７０】
このように、本第１の実施形態のデータ処理回路１００では、図２０に示した従来のデータ処理回路９００と同様に、データ処理回路１００に入力される合計１６通りの多相クロックＤＵの位相の状態を表す４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を出力する性能を損なうことなく、従来のデータ処理回路９００よりもデータ処理時間を短縮することができる。また、本第１の実施形態のデータ処理回路１００では、上述したように、ラッチ回路１１の個数、および読み出しスイッチ信号ＳＷ１とＳＷ２との本数を削減することができるため、従来のデータ処理回路９００よりもデータ処理回路１００自体の回路規模を削減することができる。
【００７１】
また、本第１の実施形態のデータ処理回路１００では、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］の内、上位の２ｂｉｔ（デジタル信号ＤＯＵＴ［３：２］）を、ラッチ部１０１から出力された信号または論理演算の演算結果によって確定することができる。これにより、本第１の実施形態のデータ処理回路１００では、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントする下位カウンタ１４のビット数を、従来のデータ処理回路９００の４ｂｉｔに対して、２ｂｉｔ削減することができる。このことにより、本第１の実施形態のデータ処理回路１００では、下位カウンタ１４を、４ｂｉｔのカウンタから２ｂｉｔのカウンタに変更することができ、従来のデータ処理回路９００よりもデータ処理回路１００自体の回路規模や消費電力を削減することができる。
【００７２】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図５は、本第２の実施形態におけるデータ処理回路の概略構成を示したブロック図である。図５に示したデータ処理回路２００は、遅延部２０１と、ラッチ部２０２と、データ選択部２０３と、エッジ検出部２０４と、デジタル生成部２０５と、を備えている。図５に示したデータ処理回路２００は、２個のラッチユニット群を用いて、４相の多相クロックＤＵの位相の状態を、所定のタイミング、例えば、コンパレータ（不図示）が比較処理を完了したタイミングでラッチ部２０２に保持し、保持した多相クロックＤＵの位相の状態をデジタル生成部２０５で数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路である。
【００７３】
なお、図５に示したデータ処理回路２００は、図１に示した第１の実施形態のデータ処理回路１００と同様に、２個のラッチユニット群を用いて、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路である。ただし、図５に示したデータ処理回路２００では、第１の実施形態のデータ処理回路１００と異なり、４相の多相クロックＤＵの位相の状態から、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成するため、第１の実施形態のデータ処理回路１００の構成要素に加えて、遅延部２０１を備えている。
【００７４】
遅延部２０１は、ラッチクロックＬＡＴＣＬＫを、予め定めた一定の遅延時間Ｔｄだけ遅延させたラッチクロックＤＬＹＣＬＫを生成し、生成されたラッチクロックＤＬＹＣＬＫを、ラッチ部２０２に出力する回路である。なお、遅延部２０１がラッチクロックＬＡＴＣＬＫを遅延させる遅延時間Ｔｄは、ラッチ部２０２に備えたラッチユニット群の数、各ラッチユニット群に備えたラッチ回路の数、および、データ処理回路２００が出力するデジタル信号が表す状態の数に基づいて決定される。なお、遅延時間Ｔｄの決定方法に関する詳細な説明は、後述する。本第２の実施形態のデータ処理回路２００では、多相クロックＤＵの各相のクロック信号の周期を周期Ｔｓとしたとき、遅延時間Ｔｄは、Ｔｄ＝Ｔｓ／４となるように設定されている。
【００７５】
ラッチ部２０２は、４相の多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、ラッチユニット群として４個のラッチ回路２１（ラッチユニット）を備えた、２個（ｎ＝２）のラッチユニット群２０２１を備えている。また、ラッチ部２０２には、ラッチ部２０２に備えた各ラッチ回路２１がラッチした４相の多相クロックＤＵのそれぞれの相のクロック信号の状態を読み出すため、各ラッチ回路２１に対応したスイッチを備えている。なお、図５においては、ラッチユニット群２０２１の符号として「ＬＵ」を付与し、ラッチ回路２１の符号として「ＬＯ」または「ＬＰ」を付与し、さらに、それぞれの符号に続く“［  ］：括弧”内の数字によって、ラッチユニット群２０２１およびラッチ回路２１のそれぞれのビットを表している。より具体的には、ラッチ部２０２は、ラッチユニット群ＬＵ［１］とラッチユニット群ＬＵ［２］とを備え、ラッチユニット群ＬＵ［１］は、４個のラッチ回路ＬＯ［０］、ＬＯ［１］、・・・、ＬＯ［３］を備え、ラッチユニット群ＬＵ［２］は、４個のラッチ回路ＬＰ［０］、ＬＰ［１］、・・・、ＬＰ［３］をそれぞれ備えている。なお、ラッチ回路ＬＯ［３：０］およびラッチ回路ＬＰ［３：０］の各ビットは、４相の多相クロックＤＵ［３：０］のそれぞれの相に対応している。例えば、ラッチ回路ＬＯ［２］とラッチ回路ＬＰ［２］は、多相クロックＤＵの３相目の多相クロックＤＵ［２］に対応している。
【００７６】
ラッチユニット群２０２１内の各ラッチ回路２１は、ラッチクロックＬＡＴＣＬＫまたはラッチクロックＤＬＹＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチする。より具体的には、ラッチユニット群ＬＵ［１］内の各ラッチ回路ＬＯ［０］、ＬＯ［１］、・・・、ＬＯ［３］は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングで、それぞれ多相クロックＤＵ［０］、ＤＵ［１］、・・・、ＤＵ［３］のＨｉｇｈまたはＬｏｗの状態をラッチする。また、ラッチユニット群ＬＵ［２］内の各ラッチ回路ＬＰ［０］、ＬＰ［１］、・・・、ＬＰ［３］は、ラッチクロックＤＬＹＣＬＫの立ち下がりのタイミングで、それぞれ多相クロックＤＵ［０］、ＤＵ［１］、・・・、ＤＵ［３］のＨｉｇｈまたはＬｏｗの状態をラッチする。
【００７７】
そして、ラッチユニット群ＬＵ［１］内の各ラッチ回路ＬＯ［３：０］は、対応した読み出しスイッチ信号ＳＷ１［２：０］およびＳＷ２［３：１］のタイミングに従って、ラッチした多相クロックＤＵのそれぞれの相のクロック信号の状態を表す出力信号ＤＯ［３：０］を、読み出しラインＯＬＯ［１：０］に順次出力する。また、ラッチユニット群ＬＵ［２］内の各ラッチ回路ＬＰ［３：０］は、対応した読み出しスイッチ信号ＳＷ１［２：０］およびＳＷ２［３：１］のタイミングに従って、ラッチした多相クロックＤＵのそれぞれの相のクロック信号の状態を表す出力信号ＤＰ［３：０］を、読み出しラインＯＬＰ［１：０］に順次出力する。
【００７８】
ここで、遅延部２０１がラッチクロックＬＡＴＣＬＫを遅延させる遅延時間Ｔｄの決定方法について説明する。上述したように、遅延時間Ｔｄは、ラッチ部２０２に備えたラッチユニット群２０２１の数、各ラッチユニット群２０２１に備えたラッチ回路２１の数、および、データ処理回路２００が出力するデジタル信号が表す状態の数に基づいて決定される。遅延時間Ｔｄは、ラッチユニット群２０２１に備えたラッチ回路２１の数を、デジタル信号ＤＯＵＴ［３：０］が表す状態の数で除算した値だけ、多相クロックＤＵの周期を遅延させる時間に設定する。そして、設定した遅延時間Ｔｄずつ順次遅延したラッチクロックＤＬＹＣＬＫを、ラッチ部２０２に備えたラッチユニット群２０２１の数−１の段数分だけ用意する。これにより、ラッチクロックＬＡＴＣＬＫと併せて、ラッチ部２０２に備えたラッチユニット群２０２１の数分のラッチクロックが用意される。
【００７９】
本第２の実施形態のデータ処理回路２００では、ラッチ部２０２に備えたラッチユニット群２０２１の数は２個、各ラッチユニット群２０２１に備えたラッチ回路２１の数は４個、データ処理回路２００は４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を出力するため、デジタル信号ＤＯＵＴ［３：０］が表す状態の数は１６である。従って、遅延時間Ｔｄは、Ｔｄ＝Ｔｓ×４／１６＝Ｔｓ／４である。また、本第２の実施形態のデータ処理回路２００では、遅延時間Ｔｄ＝Ｔｓ／４だけ遅延させたラッチクロックＤＬＹＣＬＫを、ラッチ部２０２に備えたラッチユニット群２０２１の数−１段、すなわち、２−１＝１段用意する。
【００８０】
データ選択部２０３は、ラッチ部２０２に備えたラッチユニット群２０２１のそれぞれから読み出しラインＯＬＯ［１：０］に順次出力された出力信号ＤＯ［３：０］のいずれか２ビットの信号、または読み出しラインＯＬＰ［１：０］に順次出力された出力信号ＤＰ［３：０］のいずれか２ビットの信号の内、いずれか一方の２ビットの信号を選択する回路である。データ選択部２０３は、排他的論理和の演算を行うＥＸＯＲ回路２２と、２個のスイッチ２０３１と、を備えている。データ選択部２０３は、読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＰ［１：０］のいずれか一方を選択することによって、ラッチユニット群ＬＵ［１］内の各ラッチ回路２１の出力信号ＤＯ［３：０］、またはラッチユニット群ＬＵ［２］内の各ラッチ回路２１の出力信号ＤＰ［３：０］のいずれか一方の２ビットの出力信号を、エッジ検出部２０４に出力する。
【００８１】
データ選択部２０３によるエッジ検出部２０４に出力する出力信号ＤＯまたは出力信号ＤＰの選択は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］、およびラッチユニット群ＬＵ［２］内のラッチ回路ＬＰ［３］の出力信号ＤＰ［３］の値に基づいて行う。より具体的には、ＥＸＯＲ回路２２が、出力信号ＤＯ［３］の値と出力信号ＤＰ［３］の値との排他的論理和の演算を行い、その結果に基づいて、それぞれのスイッチ２０３１が、エッジ検出部２０４に接続する読み出しラインＯＬＯまたは読み出しラインＯＬＰを選択する。そして、ＥＸＯＲ回路２２による演算結果が“Ｈｉｇｈ”である場合、すなわち、出力信号ＤＯ［３］の値と出力信号ＤＰ［３］の値とが異なる値である場合に、読み出しラインＯＬＯ［１：０］をエッジ検出部２０４に接続し、ＥＸＯＲ回路２２による演算結果が“Ｌｏｗ”である場合、すなわち、出力信号ＤＯ［３］の値と出力信号ＤＰ［３］の値とが同じ値である場合に、読み出しラインＯＬＰ［１：０］をエッジ検出部２０４に接続する。
【００８２】
言い換えれば、データ選択部２０３は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングでラッチした多相クロックＤＵ［３］と、ラッチクロックＬＡＴＣＬＫから遅延時間Ｔｄ（＝Ｔｓ／４）だけ遅延させたラッチクロックＤＬＹＣＬＫの立ち下がりのタイミングでラッチした多相クロックＤＵ［３］との状態によって、保持しているＬＡＴＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３：０］またはＤＬＹＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３：０］のいずれか一方の状態を、エッジ検出部２０４に出力する。すなわち、ＬＡＴＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３］とＤＬＹＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３］との状態が異なる状態である場合には、ＬＡＴＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３：０］の位相の状態をエッジ検出部２０４に出力し、ＬＡＴＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３］とＤＬＹＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３］との状態が同じ状態である場合には、ＤＬＹＣＬＫの立ち下がりのタイミングの多相クロックＤＵ［３：０］の位相の状態をエッジ検出部２０４に出力する。
【００８３】
また、データ選択部２０３は、ＥＸＯＲ回路２２が、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＰ［３］の出力信号ＤＰ［３］の値との排他的論理和の演算を行った結果を、デジタル生成部２０５に出力する。
【００８４】
エッジ検出部２０４は、データ選択部２０３に接続された読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＰ［１：０］の信号に基づいて、多相クロックＤＵの立ち上がりエッジおよび立ち下がりエッジのタイミングを検出する回路であり、論理和の演算を行う２個のＡＮＤ回路２０４１と、スイッチ２０４２と、を備えている。エッジ検出部２０４は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値に基づいて、データ選択部２０３から入力された出力信号ＤＯ［３：０］または出力信号ＤＰ［３：０］の中に含まれる多相クロックＤＵの立ち上がりエッジのタイミングを表す信号、または多相クロックＤＵの立ち下がりエッジのタイミングを表す信号のいずれか一方の信号を、デジタル生成部２０５に出力する。
【００８５】
より具体的には、それぞれのＡＮＤ回路２０４１が、接続された読み出しラインＯＬＯ［１：０］の信号または読み出しラインＯＬＰ［１：０］の信号に基づいて、多相クロックＤＵの立ち上がりエッジのタイミングを表すクロックＲＣＬＫと、多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫとを生成する。そして、スイッチ２０４２が、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値に基づいて、クロックＲＣＬＫまたはクロックＦＣＬＫのいずれか一方を選択して、デジタル生成部２０５に出力する。つまり、エッジ検出部２０４は、出力信号ＤＯ［３］の値が“Ｌｏｗ”である場合に、出力信号ＤＯ［３：０］または出力信号ＤＰ［３：０］の中に含まれる多相クロックＤＵの立ち上がりエッジによって生成されたクロックＲＣＬＫをデジタル生成部２０５に出力する。また、出力信号ＤＯ［３］の値が“Ｈｉｇｈ”である場合に、出力信号ＤＯ［３：０］または出力信号ＤＰ［３：０］の中に含まれる多相クロックＤＵの立ち下がりエッジによって生成されたクロックＦＣＬＫをデジタル生成部２０５に出力する。
【００８６】
デジタル生成部２０５は、エッジ検出部２０４から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に基づいて、所定のタイミングでの多相クロックＤＵの位相の状態を２進化して、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する回路であり、例えば、論理を反転させるＮＯＴ回路２３およびＮＯＴ回路２４と、エンコーダ２５と、下位カウンタ２６と、を備えている。なお、図５に示したデジタル生成部２０５では、デジタル信号ＤＯＵＴ［３］は、ラッチ部２０２から出力された出力信号ＤＰ［３］をＮＯＴ回路２３によって論理を反転させることによって生成され、デジタル信号ＤＯＵＴ［２］は、データ選択部２０３から入力されたＥＸＯＲ回路２２による排他的論理和の演算結果をＮＯＴ回路２４によって論理を反転させることによって生成される。また、デジタル信号ＤＯＵＴ［１：０］は、エンコーダ２５および下位カウンタ２６によって生成される。
【００８７】
エンコーダ２５は、一般的な論理回路で構成され、エッジ検出部２０４から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に応じて、下位カウンタ２６が計数（カウント）するカウントクロックＣＮＴＣＬＫを生成する。
下位カウンタ２６は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントすることによって、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］を生成する。なお、エンコーダ２５および下位カウンタ２６は、生成するデジタル信号ＤＯＵＴのビット数が、従来のデータ処理回路（例えば、図２０に示したエンコーダ９２および下位カウンタ９３）と異なるが、その動作は、従来のデータ処理回路における動作と同様である。
【００８８】
このような構成によって、データ処理回路２００では、４相の多相クロックＤＵの位相の状態を数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する。
【００８９】
なお、本第２の実施形態のデータ処理回路２００では、デジタル生成部２０５が、エンコーダ２５と下位カウンタ２６とを用いて、デジタル信号ＤＯＵＴ［１：０］を生成する場合の構成を示したが、デジタル信号ＤＯＵＴ［１：０］を生成する構成は、上述した構成に限定されるものではなく、いかなる構成や方法によってデジタル信号ＤＯＵＴ［１：０］を生成してもよい。
【００９０】
次に、本第２の実施形態のデータ処理回路２００がデジタル信号ＤＯＵＴ［３：０］を生成する際のデータ処理方法について説明する。図６は、本第２の実施形態のデータ処理回路２００に入力される多相クロックＤＵ、およびラッチクロックＬＡＴＣＬＫとＤＬＹＣＬＫとのタイミングの一例を示したタイミングチャートである。図６では、多相クロックＤＵの各相のクロック信号の周期を周期Ｔｓとしたときに、互いにＴｓ／１６だけ位相が異なる４相の多相クロックＤＵ［３：０］の一例を示している。また、図７は、本第２の実施形態のデータ処理回路２００によって多相クロックＤＵの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【００９１】
なお、図６には、互いにＴｓ／１６ずつ周期を異ならせることによって生成した、合計１６通りの多相クロックＤＵ［３：０］の“Ｈｉｇｈ”または“Ｌｏｗ”の状態を区別するため、それぞれの相の多相クロックＤＵの位相の状態を表す状態Ｎｏを示している。多相クロックＤＵの位相の状態は、時間の経過と共に、状態Ｎｏ＝０、１、２、・・・、１４、１５、０、１、２、・・・というように繰り返される。また、図７にも、図６に示した状態Ｎｏに対応する同じ状態Ｎｏを示している。
【００９２】
図６に示したように、ラッチクロックＬＡＴＣＬＫが反転するタイミング（立ち下がりのタイミング）で、ラッチユニット群ＬＵ［１］内の各ラッチ回路ＬＯ［３：０］は、対応する多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチする。その後、ラッチクロックＬＡＴＣＬＫが反転したタイミングからＴｓ／４だけ遅延したタイミングで、ラッチクロックＤＬＹＣＬＫが反転する。そして、ラッチクロックＤＬＹＣＬＫが反転するタイミング（立ち下がりのタイミング）で、ラッチユニット群ＬＵ［２］内の各ラッチ回路ＬＰ［３：０］は、対応する多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチする。そして、データ選択部２０３は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＰ［３］の出力信号ＤＰ［３］の値とに基づいて、エッジ検出部２０４に接続する読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＰ［１：０］のいずれか一方を選択する。
【００９３】
図６（ａ）には、状態Ｎｏ＝１１のときにラッチクロックＬＡＴＣＬＫが反転したタイミングを示し、図６（ｂ）には、状態Ｎｏ＝１４のときにラッチクロックＬＡＴＣＬＫが反転したタイミングを示している。また、図６（ａ）に対応するデータ処理回路２００の動作のタイミングチャートを図７（ａ）に示し、図６（ｂ）に対応するデータ処理回路２００の動作のタイミングチャートを図７（ｂ）に示している。
【００９４】
図６（ａ）に示した状態Ｎｏ＝１１のとき、ラッチクロックＬＡＴＣＬＫが反転する（立ち下がる）タイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値は“１”である。また、その後のラッチクロックＤＬＹＣＬＫが反転する（立ち下がる）タイミングにおけるラッチ回路ＬＰ［３］の出力信号ＤＰ［３］の値は“０”である。このため、ＥＸＯＲ回路２２は、出力信号ＤＯ［３］の値と出力信号ＤＰ［３］の値との排他的論理和の演算を行った結果として、“Ｈｉｇｈ”＝“１”を出力し、それぞれのスイッチ２０３１が読み出しラインＯＬＯ［１：０］を選択する。これにより、データ選択部２０３は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３：０］がラッチした出力信号ＤＯ［３：０］＝“１０００”をエッジ検出部２０４に出力する。また、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値が“１”であるため、スイッチ２０４２は、多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを選択する。
【００９５】
そして、図７（ａ）に示したように、読み出しスイッチ信号ＳＷ１［２：０］およびＳＷ２［３：１］によって、出力信号ＤＯ［３：０］を２ビットずつ、読み出しラインＯＬＯ［１：０］に順次出力する。このとき、エッジ検出部２０４内のクロックＦＣＬＫを生成するＡＮＤ回路２０４１は、接続された読み出しラインＯＬＯ［１：０］の信号に基づいて、クロックＦＣＬＫを生成する。図７（ａ）に示したように、状態Ｎｏ＝１１のときの出力信号ＤＯ［３：０］は“１０００”であるため、出力信号ＤＯ［２］を読み出しラインＯＬＯ［０］に、出力信号ＤＯ［３］を読み出しラインＯＬＯ［１］に出力したとき（図７（ａ）に示したタイミングＡのとき）に“Ｈｉｇｈ”となるクロックＦＣＬＫが、ＡＮＤ回路２０４１によって生成される。
【００９６】
そして、エンコーダ２５は、クロックＦＣＬＫが入力されたときから、カウントクロックＣＮＴＣＬＫの生成を開始する。出力信号ＤＯ［３：０］＝“１０００”の場合、エンコーダ２５は、図７（ａ）に示したように、出力信号ＤＯ［３：０］の全てのビットの読み出しが終了するまでに、３回“Ｈｉｇｈ”となるカウントクロックＣＮＴＣＬＫを生成する。
【００９７】
このカウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数を、下位カウンタ２６がカウントすることによって、下位カウンタ２６は、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］＝“１１”を生成する。また、デジタル生成部２０５は、デジタル信号ＤＯＵＴ［３］として、ラッチ部２０２から出力された出力信号ＤＰ［３］＝“０”をＮＯＴ回路２３によって論理を反転した“１”を、デジタル信号ＤＯＵＴ［２］として、ＥＸＯＲ回路２２が排他的論理和の演算を行った結果として出力した“Ｈｉｇｈ”＝“１”をＮＯＴ回路２４によって論理を反転した“０”を出力する。このように、データ処理回路２００は、状態Ｎｏ＝１１のときに４相の多相クロックＤＵの位相の状態を２進化した４ｂｉｔのデジタル信号として、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を生成して出力する。
【００９８】
また、図６（ｂ）に示した状態Ｎｏ＝１４のとき、ラッチクロックＬＡＴＣＬＫが反転する（立ち下がる）タイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値は“０”である。また、その後のラッチクロックＤＬＹＣＬＫが反転する（立ち下がる）タイミングにおけるラッチ回路ＬＰ［３］の出力信号ＤＰ［３］の値も“０”である。このため、ＥＸＯＲ回路２２は、出力信号ＤＯ［３］の値と出力信号ＤＰ［３］の値との排他的論理和の演算を行った結果として、“Ｌｏｗ”＝“０”を出力し、それぞれのスイッチ２０３１が読み出しラインＯＬＰ［１：０］を選択する。これにより、データ選択部２０３は、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＰ［３：０］がラッチした出力信号ＤＰ［３：０］＝“００１１”をエッジ検出部２０４に出力する。また、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値が“０”であるため、スイッチ２０４２は、多相クロックＤＵの立ち上がりエッジのタイミングを表すクロックＲＣＬＫを選択する。
【００９９】
そして、図７（ｂ）に示したように、読み出しスイッチ信号ＳＷ１［２：０］およびＳＷ２［３：１］によって、出力信号ＤＰ［３：０］を２ビットずつ、読み出しラインＯＬＰ［１：０］に順次出力する。このとき、エッジ検出部２０４内のクロックＲＣＬＫを生成するＡＮＤ回路２０４１は、接続された読み出しラインＯＬＰ［１：０］の信号に基づいて、クロックＲＣＬＫを生成する。図７（ｂ）に示したように、状態Ｎｏ＝１４のときの出力信号ＤＰ［３：０］は“００１１”であるため、出力信号ＤＰ［１］を読み出しラインＯＬＰ［０］に、出力信号ＤＰ［２］を読み出しラインＯＬＰ［１］に出力したとき（図７（ｂ）に示したタイミングＢのとき）に“Ｈｉｇｈ”となるクロックＲＣＬＫが、ＡＮＤ回路２０４１によって生成される。
【０１００】
そして、エンコーダ２５は、図７（ａ）に示した状態Ｎｏ＝１１のときと同様に、クロックＲＣＬＫが入力されたときから、カウントクロックＣＮＴＣＬＫの生成を開始する。出力信号ＤＰ［３：０］＝“００１１”の場合、エンコーダ２５は、図７（ｂ）に示したように、出力信号ＤＰ［３：０］の全てのビットの読み出しが終了するまでに、２回“Ｈｉｇｈ”となるカウントクロックＣＮＴＣＬＫを生成する。
【０１０１】
このカウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数を、下位カウンタ２６がカウントすることによって、下位カウンタ２６は、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］＝“１０”を生成する。また、デジタル生成部２０５は、デジタル信号ＤＯＵＴ［３］として、ラッチ部２０２から出力された出力信号ＤＰ［３］＝“０”をＮＯＴ回路２３によって論理を反転した“１”を、デジタル信号ＤＯＵＴ［２］として、ＥＸＯＲ回路２２が排他的論理和の演算を行った結果として出力した“Ｌｏｗ”＝“０”をＮＯＴ回路２４によって論理を反転した“１”を出力する。このように、データ処理回路２００は、状態Ｎｏ＝１４のときに４相の多相クロックＤＵの位相の状態を２進化した４ｂｉｔのデジタル信号として、デジタル信号ＤＯＵＴ［３：０］＝“１１１０”（１０進数表記で“１４”）を生成して出力する。
【０１０２】
このように、データ処理回路２００では、４相の多相クロックＤＵの内、４相目の多相クロックＤＵ［３］の現在の状態と遅延時間Ｔｄ（＝Ｔｓ／４）だけ遅延させた状態とに基づいて、２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］を生成するために用いる読み出しラインＯＬＯまたは読み出しラインＯＬＰと、多相クロックＤＵのエッジのタイミングを表すクロックとを選択する。そして、データ処理回路２００では、４相目の多相クロックＤＵ［３］の現在の状態の論理を反転してデジタル信号ＤＯＵＴ［３］とし、ＥＸＯＲ回路２２が排他的論理和の演算を行った結果の論理を反転してデジタル信号ＤＯＵＴ［２］として、デジタル信号ＤＯＵＴ［１：０］と合わせることによって、４相の多相クロックＤＵの位相の状態を数値化（２進化）した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］として出力する。
【０１０３】
なお、上記においては、状態Ｎｏ＝１１と状態Ｎｏ＝１４の場合について説明したが、その他の状態Ｎｏにおいても同様に考えることによって、データ処理回路２００のデータ処理で、合計１６通りのデジタル信号ＤＯＵＴ［３：０］を出力することができる。
【０１０４】
ここで、データ処理回路２００によるデータ処理において生成する１６通りのデジタル信号ＤＯＵＴ［３：０］について説明する。図８は、本第２の実施形態のデータ処理回路２００に備えたラッチ回路２１の出力と各構成要素の出力との関係を示した真理値表である。図８には、データ処理回路２００に入力される合計１６通りの多相クロックＤＵ［３：０］のそれぞれの状態におけるラッチ回路２１の出力信号ＤＯおよび出力信号ＤＰと、データ選択部２０３内のスイッチ２０３１の状態と、エッジ検出部２０４内のスイッチ２０４２の状態と、デジタル信号ＤＯＵＴ［３：０］との関係を示している。
【０１０５】
図８に示したように、データ選択部２０３内のスイッチ２０３１の状態とエッジ検出部２０４内のスイッチ２０４２の状態とは、ラッチ回路２１の出力信号ＤＯ［３］の値と出力信号ＤＰ［３］の値とによって、それぞれ２通りの状態に分けることができる。すなわち、データ処理回路２００によるデータ処理の各状態は、データ選択部２０３内のスイッチ２０３１の状態とエッジ検出部２０４内のスイッチ２０４２の状態とによって、４通りの状態に分けることができる。そして、この４通りの状態から、多相クロックＤＵ［３：０］における１６通りのそれぞれの状態を判別することができる。
【０１０６】
例えば、図６（ａ）および図７（ａ）に示した状態Ｎｏ＝１１のとき、ラッチ回路２１の出力信号ＤＯ［３］＝“１”と、出力信号ＤＰ［３］＝“０”とによって、データ選択部２０３内の２個のスイッチ２０３１は“Ｈｉｇｈ”＝“１”となり、エッジ検出部２０４内のスイッチ２０４２は“Ｈｉｇｈ”＝“１”となる。これにより、データ選択部２０３は、読み出しラインＯＬＯ［１：０］をエッジ検出部２０４に接続し、エッジ検出部２０４は、接続された読み出しラインＯＬＯ［１：０］の信号に含まれる多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを出力する。これにより、デジタル生成部２０５は、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を出力する。
【０１０７】
上記に述べたとおり、本第２の実施形態のデータ処理回路２００では、図１に示した第１の実施形態のデータ処理回路１００と同様に、エッジ検出部２０４を備える。これにより、第１の実施形態のデータ処理回路１００と同様に、データ処理回路２００の動作状態を、図８に示したように、エッジ検出部２０４内のスイッチ２０４２が“Ｈｉｇｈ”＝“１”のときと、“Ｌｏｗ”＝“０”のときとの２通りの状態に分けることができ、データ処理回路２００に入力される合計１６通りの多相クロックＤＵ［３：０］の状態を、８通りずつの状態に切り分けることができる。このことにより、本第２の実施形態のデータ処理回路２００でも、第１の実施形態のデータ処理回路１００と同様に、ラッチ部２０２のラッチ回路２１の個数を、図２０に示した従来のデータ処理回路９００に備えたラッチ部９０１内のラッチ回路９１の個数である１６個に対して、半分の８個に削減することができ、読み出しスイッチ信号ＳＷ１またはＳＷ２のいずれか対応したスイッチを、１８個削減した１２個にすることができる。
【０１０８】
また、本第２の実施形態のデータ処理回路２００では、図１に示した第１の実施形態のデータ処理回路１００と同様に、データ選択部２０３を備える。これにより、第１の実施形態のデータ処理回路１００と同様に、データ処理回路２００の動作状態を、図８に示したように、データ選択部２０３内の２個のスイッチ２０３１が“Ｈｉｇｈ”＝“１”のときと、“Ｌｏｗ”＝“０”のときとの２通りの状態に分けることができ、エッジ検出部２０４を備えることによって２通りの状態に分けたデータ処理回路２００のそれぞれ動作状態と併せて、４通りの状態に切り分けることができる。このことにより、本第２の実施形態のデータ処理回路２００でも、第１の実施形態のデータ処理回路１００と同様に、８個に削減したラッチ部２０２内のラッチ回路２１を、４個ずつ分けた２個のラッチユニット群２０２１に分けることができ、ラッチ部２０２は、ラッチユニット群２０２１に備えた各ラッチ回路２１がラッチした、４ｂｉｔの出力信号ＤＯまたは出力信号ＤＰのいずれか一方のみを出力すればよくなる。これにより、本第２の実施形態のデータ処理回路２００でも、第１の実施形態のデータ処理回路１００と同様に、読み出しスイッチ信号をそれぞれ１２本ずつ削減させ、３本ずつにすることができる。
【０１０９】
これにより、本第２の実施形態のデータ処理回路２００でも、第１の実施形態のデータ処理回路１００と同様に、図７（ａ）および図７（ｂ）に示したように、例えば、マスタークロックＭＣＬＫに換算すると、１１クロック分の時間で４ｂｉｔ全ての出力信号ＤＯを読み出すことができ、図２０に示した従来のデータ処理回路９００が必要としている４５クロック分の時間よりも３４クロック分の時間を短縮することができる。
【０１１０】
また、本第２の実施形態のデータ処理回路２００では、遅延部２０１を備える。これにより、多相クロックＤＵの相の数を、第１の実施形態のデータ処理回路１００における８相から、半分の４相にすることができる。このことにより、本第２の実施形態のデータ処理回路２００では、第１の実施形態のデータ処理回路１００よりも、データ処理を行うために入力する多相クロックＤＵの生成を容易にすることができ、データ処理のさらなる高速化への対応を可能にすることができる。
【０１１１】
このように、本第２の実施形態のデータ処理回路２００では、図２０に示した従来のデータ処理回路９００と同様に、データ処理回路２００に入力される合計１６通りの多相クロックＤＵの位相の状態を表す４ｂｉｔのデジタル信号ＤＯＵＴを出力する性能を損なうことなく、従来のデータ処理回路９００よりもデータ処理時間を短縮することができる。
【０１１２】
また、本第２の実施形態のデータ処理回路２００でも、第１の実施形態のデータ処理回路１００と同様に、ラッチ回路２１の個数、および読み出しスイッチ信号ＳＷ１とＳＷ２との本数を削減することができ、ラッチ部２０２から出力された信号または論理演算の演算結果によって、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］の上位の２ｂｉｔ（デジタル信号ＤＯＵＴ［３：２］）を確定することができる。これにより、本第２の実施形態のデータ処理回路２００でも、第１の実施形態のデータ処理回路１００と同様に、従来のデータ処理回路９００よりもデータ処理回路２００自体の回路規模や消費電力を削減することができる。
【０１１３】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図９は、本第３の実施形態におけるデータ処理回路の概略構成を示したブロック図である。図９に示したデータ処理回路３００は、ラッチ部３０１と、データ選択部３０２と、デジタル生成部３０３と、を備えている。図９に示したデータ処理回路３００は、２個のラッチユニット群を用いて、１６相の多相クロックＤＵの位相の状態を、所定のタイミング、例えば、コンパレータ（不図示）が比較処理を完了したタイミングでラッチ部３０１に保持し、保持した多相クロックＤＵの位相の状態をデジタル生成部３０３で数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路である。
【０１１４】
なお、図９に示したデータ処理回路３００は、図１に示した第１の実施形態のデータ処理回路１００と同様に、２個のラッチユニット群を用いて、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路であり、第１の実施形態のデータ処理回路１００とほぼ同様の構成である。ただし、図９に示したデータ処理回路３００では、第１の実施形態のデータ処理回路１００に備えていた構成要素であるエッジ検出部１０３を備えず、図２０に示した従来のデータ処理回路９００と同様に、１６個のラッチ回路を備えて、１６相の多相クロックＤＵの位相の状態から、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する。従って、本第３の実施形態のデータ処理回路３００の説明においては、第１の実施形態のデータ処理回路１００とは異なる構成要素および動作のみを説明し、第１の実施形態のデータ処理回路１００と同様の構成要素および動作に関する詳細な説明は省略する。
【０１１５】
ラッチ部３０１は、１６相の多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、ラッチユニット群として８個のラッチ回路３１（ラッチユニット）を備えた、２個（ｎ＝２）のラッチユニット群３０１１を備えている。また、ラッチ部３０１には、ラッチ部３０１に備えた各ラッチ回路３１がラッチした１６相の多相クロックＤＵのそれぞれの相のクロック信号の状態を読み出すため、各ラッチ回路３１に対応したスイッチを備えている。なお、図９においては、第１の実施形態のデータ処理回路１００と同様に、ラッチユニット群３０１１の符号として「ＬＵ」を付与し、ラッチ回路３１の符号として「ＬＯ」を付与し、さらに、それぞれの符号に続く“［  ］：括弧”内の数字によって、ラッチユニット群３０１１およびラッチ回路３１のそれぞれのビットを表している。なお、ラッチ回路ＬＯ［１５：０］の各ビットは、１６相の多相クロックＤＵ［１５：０］のそれぞれの相に対応している。
【０１１６】
ラッチユニット群３０１１内の各ラッチ回路３１は、第１の実施形態のデータ処理回路１００に備えたラッチ部１０１の各ラッチ回路１１と同様に、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチする。そして、ラッチユニット群３０１１内の各ラッチ回路３１は、ラッチした多相クロックＤＵの位相の状態を表す出力信号ＤＯ［１５：０］を、各ラッチ回路３１に対応した読み出しスイッチ信号ＳＷ１［６：０］およびＳＷ２［７：１］のタイミングに従って、読み出しラインＯＬＯ［３：０］のいずれかに順次出力する。より具体的には、ラッチユニット群ＬＵ［１］内の各ラッチ回路ＬＯ［０］、ＬＯ［１］、・・・、ＬＯ［７］は、対応する多相クロックＤＵ［０］、ＤＵ［１］、・・・、ＤＵ［７］の状態をラッチし、ラッチした出力信号ＤＯ［０］、ＤＯ［１］、・・・、ＤＯ［７］を、読み出しラインＯＬＯ［０］およびＯＬＯ［１］に順次出力する。また、ラッチユニット群ＬＵ［２］内の各ラッチ回路ＬＯ［８］、ＬＯ［９］、・・・、ＬＯ［１５］は、対応する多相クロックＤＵ［８］、ＤＵ［９］、・・・、ＤＵ［１５］の状態をラッチし、ラッチした出力信号ＤＯ［８］、ＤＯ［９］、・・・、ＤＯ［１５］を、読み出しラインＯＬＯ［２］およびＯＬＯ［３］に順次出力する。
【０１１７】
データ選択部３０２は、ラッチ部３０１に備えたラッチユニット群３０１１のそれぞれから読み出しラインＯＬＯ［１：０］に順次出力された出力信号ＤＯ［７：０］のいずれか２ビットの信号、または読み出しラインＯＬＯ［３：２］に順次出力された出力信号ＤＯ［１５：８］のいずれか２ビットの信号の内、いずれか一方の２ビットの信号を選択する回路である。データ選択部３０２は、２個のスイッチ３０２１を備えている。データ選択部３０２は、第１の実施形態のデータ処理回路１００に備えたデータ選択部１０２と同様に、読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＯ［３：２］のいずれか一方を選択することによって、ラッチユニット群ＬＵ［１］内の各ラッチ回路３１の出力信号ＤＯ［７：０］、またはラッチユニット群ＬＵ［２］内の各ラッチ回路３１の出力信号ＤＯ［１５：８］のいずれか一方の２ビットの出力信号ＤＯを、デジタル生成部３０３に出力する。
【０１１８】
データ選択部３０２によるデジタル生成部３０３に出力する出力信号ＤＯの選択は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値に基づいて行う。より具体的には、出力信号ＤＯ［７］の値に基づいて、それぞれのスイッチ１０２１が、デジタル生成部３０３に接続する読み出しラインＯＬＯを選択する。そして、出力信号ＤＯ［７］の値が“Ｌｏｗ”＝“０”である場合に、読み出しラインＯＬＯ［１：０］をデジタル生成部３０３に接続し、出力信号ＤＯ［７］の値が“Ｈｉｇｈ”＝“１”である場合に、読み出しラインＯＬＯ［３：２］をデジタル生成部３０３に接続する。
【０１１９】
すなわち、データ選択部３０２は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングでラッチした多相クロックＤＵ［７］の状態によって、多相クロックＤＵ［７：０］の位相の状態、または多相クロックＤＵ［１５：８］の位相の状態のいずれか一方の状態を、デジタル生成部３０３に出力する。
【０１２０】
デジタル生成部３０３は、データ選択部３０２に接続された読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＯ［３：２］の信号に基づいて、所定のタイミングでの多相クロックＤＵの位相の状態を２進化して、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する回路であり、例えば、排他的論理和の演算を行うＥＸＯＲ回路３２と、エンコーダ３３と、下位カウンタ３４と、を備えている。なお、図９に示したデジタル生成部３０３では、デジタル信号ＤＯＵＴ［３］は、ラッチ部３０１から出力された出力信号ＤＯ［７］によって生成され、デジタル信号ＤＯＵＴ［２］は、ＥＸＯＲ回路３２が、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値との排他的論理和の演算を行った結果によって生成される。また、デジタル信号ＤＯＵＴ［１：０］は、エンコーダ３３および下位カウンタ３４によって生成される。
【０１２１】
エンコーダ３３は、一般的な論理回路で構成され、データ選択部３０２によって選択された、読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＯ［３：２］によって入力される出力信号ＤＯ［１５：０］のいずれか２ビットの信号に応じて、下位カウンタ３４が計数（カウント）するカウントクロックＣＮＴＣＬＫを生成する。
下位カウンタ３４は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントすることによって、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］を生成する。なお、エンコーダ３３および下位カウンタ３４は、生成するデジタル信号ＤＯＵＴのビット数が、従来のデータ処理回路（例えば、図２０に示したエンコーダ９２および下位カウンタ９３）と異なるが、その動作は、従来のデータ処理回路における動作と同様である。
【０１２２】
このような構成によって、データ処理回路３００では、１６相の多相クロックＤＵの位相の状態を数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する。
【０１２３】
なお、本第３の実施形態のデータ処理回路３００では、デジタル生成部３０３が、エンコーダ３３と下位カウンタ３４とを用いて、デジタル信号ＤＯＵＴ［１：０］を生成する場合の構成を示したが、デジタル信号ＤＯＵＴ［１：０］を生成する構成は、上述した構成に限定されるものではなく、いかなる構成や方法によってデジタル信号ＤＯＵＴ［１：０］を生成してもよい。
【０１２４】
次に、本第３の実施形態のデータ処理回路３００がデジタル信号ＤＯＵＴ［３：０］を生成する際のデータ処理方法について説明する。なお、本第３の実施形態のデータ処理回路３００に入力される多相クロックＤＵやラッチクロックＬＡＴＣＬＫのタイミング、および本第３の実施形態のデータ処理回路３００によって多相クロックＤＵの位相の状態を２進化する動作のタイミングは、図２および図３で示した第１の実施形態のデータ処理回路１００のそれぞれのタイミングチャートにおいて、多相クロックＤＵのビットを増やすことで、同様に考えることができる。このとき、本第３の実施形態のデータ処理回路３００では、エッジ検出部を備えていないため、多相クロックＤＵの立ち上がりエッジのタイミングを表すクロックＲＣＬＫと、多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫとのタイミングは考慮しない。従って、本第３の実施形態のデータ処理回路３００における多相クロックＤＵやラッチクロックＬＡＴＣＬＫのタイミング、および多相クロックＤＵの位相の状態を２進化する動作のタイミングに関する詳細な説明は省略し、データ処理回路３００によるデータ処理において生成する１６通りのデジタル信号ＤＯＵＴ［３：０］について説明する。
【０１２５】
図１０は、本第３の実施形態のデータ処理回路３００に備えたラッチ回路３１の出力と各構成要素の出力との関係を示した真理値表である。図１０には、データ処理回路３００に入力される合計１６通りの多相クロックＤＵ［１５：０］のそれぞれの状態におけるラッチ回路３１の出力信号ＤＯと、データ選択部３０２内のスイッチ３０２１の状態と、デジタル信号ＤＯＵＴ［３：０］との関係を示している。
【０１２６】
図１０に示したように、データ選択部３０２内のスイッチ３０２１の状態は、ラッチ回路３１の出力信号ＤＯ［７］の値によって、２通りの状態に分けることができる。すなわち、データ処理回路３００によるデータ処理の各状態は、データ選択部３０２内のスイッチ３０２１の状態によって、２通りの状態に分けることができる。そして、この２通りの状態から、多相クロックＤＵ［１５：０］における１６通りのそれぞれの状態を判別することができる。
【０１２７】
例えば、状態Ｎｏ＝１１のとき、ラッチ回路３１の出力信号ＤＯ［７］＝“１”によって、データ選択部３０２内の２個のスイッチ３０２１は“Ｈｉｇｈ”＝“１”となる。これにより、データ選択部３０２は、読み出しラインＯＬＯ［３：２］をデジタル生成部３０３に接続する。そして、エンコーダ３３は、読み出しラインＯＬＯ［３：２］の信号に基づいて、多相クロックＤＵの立ち上がりエッジのタイミングがラッチ回路３１どのビットの位置にあるかを検出し、多相クロックＤＵの立ち上がりのタイミングを検出したときから、カウントクロックＣＮＴＣＬＫの生成を開始する。これにより、下位カウンタ３４は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数のカウントを行い、デジタル生成部３０３は、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を出力する。
【０１２８】
上記に述べたとおり、本第３の実施形態のデータ処理回路３００では、第１の実施形態のデータ処理回路１００に備えていた構成要素であるエッジ検出部１０３を備えないが、第１の実施形態のデータ処理回路１００と同様に、ラッチ部３０１内の各ラッチ回路３１を８個ずつに分けた２個のラッチユニット群３０１１とし、デジタル生成部３０３を備える。これにより、第１の実施形態のデータ処理回路１００と同様に、データ処理回路３００の動作状態を、図１０に示したように、データ選択部３０２内の２個のスイッチ３０２１が“Ｈｉｇｈ”＝“１”のときと、“Ｌｏｗ”＝“０”のときとの２通りの状態に分けることができ、データ処理回路３００に入力される合計１６通りの多相クロックＤＵ［１５：０］の状態を、８通りずつの状態に切り分けることができる。このことにより、本第３の実施形態のデータ処理回路３００でも、第１の実施形態のデータ処理回路１００と同様に、ラッチ部３０１は、ラッチユニット群３０１１に備えた各ラッチ回路３１がラッチした出力信号ＤＯ［７：０］、または出力信号ＤＯ［１５：８］のいずれか８ｂｉｔの出力信号ＤＯのみを出力すればよくなる。これにより、図２０に示した従来のデータ処理回路９００では、読み出しスイッチ信号ＳＷ１とＳＷ２とのそれぞれの信号が１５本ずつ必要であったのに対して、本第３の実施形態のデータ処理回路３００では、読み出しスイッチ信号をそれぞれ８本ずつ削減させ、７本ずつにすることができる。
【０１２９】
これにより、本第３の実施形態のデータ処理回路３００でも、データ処理回路３００に入力される合計１６通りの多相クロックＤＵの位相の状態を表す４ｂｉｔのデジタル信号ＤＯＵＴを出力する性能を損なうことなく、従来のデータ処理回路９００よりもデータ処理時間を短縮することができる。
【０１３０】
また、本第３の実施形態のデータ処理回路３００でも、ラッチ部３０１から出力された信号または論理演算の演算結果によって、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］の上位の２ｂｉｔ（デジタル信号ＤＯＵＴ［３：２］）を確定することができる。これにより、本第３の実施形態のデータ処理回路３００でも、従来のデータ処理回路９００よりもデータ処理回路３００自体の回路規模（特に、下位カウンタ３４の回路規模）や消費電力を削減することができる。
【０１３１】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図１１は、本第４の実施形態におけるデータ処理回路の概略構成を示したブロック図である。図１１に示したデータ処理回路４００は、遅延部４０１と、ラッチ部４０２と、データ選択部４０３と、デジタル生成部４０４と、を備えている。図１１に示したデータ処理回路４００は、２個のラッチユニット群を用いて、８相の多相クロックＤＵの位相の状態を、所定のタイミング、例えば、コンパレータ（不図示）が比較処理を完了したタイミングでラッチ部４０２に保持し、保持した多相クロックＤＵの位相の状態をデジタル生成部４０４で数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路である。
【０１３２】
なお、図１１に示したデータ処理回路４００は、図５に示した第２の実施形態のデータ処理回路２００と同様に、２個のラッチユニット群を用いて、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路であり、第２の実施形態のデータ処理回路２００とほぼ同様の構成である。ただし、図１１に示したデータ処理回路４００では、第２の実施形態のデータ処理回路２００に備えていた構成要素であるエッジ検出部２０４を備えず、図２０に示した従来のデータ処理回路９００と同様に、１６個のラッチ回路を備えて、８相の多相クロックＤＵの位相の状態から、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する。従って、本第４の実施形態のデータ処理回路４００の説明においては、第２の実施形態のデータ処理回路２００とは異なる構成要素および動作のみを説明し、第２の実施形態のデータ処理回路２００と同様の構成要素および動作に関する詳細な説明は省略する。
【０１３３】
遅延部４０１は、ラッチクロックＬＡＴＣＬＫを、予め定めた一定の遅延時間Ｔｄだけ遅延させたラッチクロックＤＬＹＣＬＫを生成し、生成されたラッチクロックＤＬＹＣＬＫを、ラッチ部４０２に出力する回路である。なお、遅延部４０１がラッチクロックＬＡＴＣＬＫを遅延させる遅延時間Ｔｄは、第２の実施形態のデータ処理回路２００に備えた遅延部２０１と同様に、ラッチ部４０２に備えたラッチユニット群の数、各ラッチユニット群に備えたラッチ回路の数、および、データ処理回路４００が出力するデジタル信号が表す状態の数に基づいて決定される。本第４の実施形態のデータ処理回路４００では、多相クロックＤＵの各相のクロック信号の周期を周期Ｔｓとしたとき、遅延時間Ｔｄは、Ｔｄ＝Ｔｓ／２となるように設定されている。
【０１３４】
ラッチ部４０２は、８相の多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、ラッチユニット群として８個のラッチ回路４１（ラッチユニット）を備えた、２個（ｎ＝２）のラッチユニット群４０２１を備えている。また、ラッチ部４０２には、ラッチ部４０２に備えた各ラッチ回路４１がラッチした８相の多相クロックＤＵのそれぞれの相のクロック信号の状態を読み出すため、各ラッチ回路４１に対応したスイッチを備えている。なお、図１１においては、第２の実施形態のデータ処理回路２００と同様に、ラッチユニット群４０２１の符号として「ＬＵ」を付与し、ラッチ回路４１の符号として「ＬＯ」または「ＬＰ」を付与し、さらに、それぞれの符号に続く“［  ］：括弧”内の数字によって、ラッチユニット群４０２１およびラッチ回路４１のそれぞれのビットを表している。なお、ラッチ回路ＬＯ［７：０］およびラッチ回路ＬＰ［７：０］の各ビットは、８相の多相クロックＤＵ［７：０］のそれぞれの相に対応している。
【０１３５】
ラッチユニット群４０２１内の各ラッチ回路４１は、第２の実施形態のデータ処理回路２００に備えたラッチ部２０２の各ラッチ回路２１と同様に、ラッチクロックＬＡＴＣＬＫまたはラッチクロックＤＬＹＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチする。そして、ラッチユニット群４０２１内の各ラッチ回路４１は、ラッチした多相クロックＤＵの位相の状態を表す出力信号ＤＯ［７：０］または出力信号ＤＰ［７：０］を、対応した読み出しスイッチ信号ＳＷ１［６：０］およびＳＷ２［７：１］のタイミングに従って、読み出しラインＯＬＯ［１：０］およびＯＬＰ［１：０］のいずれかに順次出力する。より具体的には、ラッチユニット群ＬＵ［１］内の各ラッチ回路ＬＯ［７：０］は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵ［７：０］の状態をラッチし、ラッチした出力信号ＤＯ［７：０］を、読み出しラインＯＬＯ［１：０］に順次出力する。また、ラッチユニット群ＬＵ［２］内の各ラッチ回路ＬＰ［７：０］は、ラッチクロックＤＬＹＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵ［７：０］の状態をラッチし、ラッチした出力信号ＤＰ［７：０］を、読み出しラインＯＬＰ［１：０］に順次出力する。
【０１３６】
ここで、遅延部４０１がラッチクロックＬＡＴＣＬＫを遅延させる遅延時間Ｔｄと遅延部４０１の個数について説明する。本第４の実施形態のデータ処理回路４００では、上述したように、ラッチ部４０２に備えたラッチユニット群４０２１の数は２個、各ラッチユニット群４０２１に備えたラッチ回路４１の数は８個、データ処理回路４００は４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を出力するため、デジタル信号ＤＯＵＴ［３：０］が表す状態の数は１６である。従って、遅延時間Ｔｄは、第２の実施形態のデータ処理回路２００の遅延時間Ｔｄと同様に考えると、Ｔｄ＝Ｔｓ×８／１６＝Ｔｓ／２である。また、本第４の実施形態のデータ処理回路４００では、遅延時間Ｔｄ＝Ｔｓ／２だけ遅延させたラッチクロックＤＬＹＣＬＫを、ラッチ部４０２に備えたラッチユニット群４０２１の数−１段、すなわち、２−１＝１段用意する。
【０１３７】
データ選択部４０３は、ラッチ部４０２に備えたラッチユニット群４０２１のそれぞれから読み出しラインＯＬＯ［１：０］に順次出力された出力信号ＤＯ［７：０］のいずれか２ビットの信号、または読み出しラインＯＬＰ［１：０］に順次出力された出力信号ＤＰ［７：０］のいずれか２ビットの信号の内、いずれか一方の２ビットの信号を選択する回路である。データ選択部４０３は、２個のスイッチ４０３１を備えている。データ選択部４０３は、読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＰ［１：０］のいずれか一方を選択することによって、ラッチユニット群ＬＵ［１］内の各ラッチ回路４１の出力信号ＤＯ［７：０］、またはラッチユニット群ＬＵ［２］内の各ラッチ回路４１の出力信号ＤＰ［７：０］のいずれか一方の２ビットの出力信号を、デジタル生成部４０４に出力する。
【０１３８】
データ選択部４０３によるデジタル生成部４０４に出力する出力信号ＤＯまたは出力信号ＤＰの選択は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値に基づいて行う。より具体的には、出力信号ＤＯ［７］の値に基づいて、それぞれのスイッチ４０３１が、デジタル生成部４０４に出力する読み出しラインＯＬＯまたは読み出しラインＯＬＰを選択する。そして、出力信号ＤＯ［７］の値が“Ｌｏｗ”＝“０”である場合に、読み出しラインＯＬＯ［１：０］をデジタル生成部４０４に接続し、出力信号ＤＯ［７］の値が“Ｈｉｇｈ”＝“１”である場合に、読み出しラインＯＬＰ［１：０］をデジタル生成部４０４に接続する。
【０１３９】
すなわち、データ選択部４０３は、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングでラッチした多相クロックＤＵ［７］の状態によって、多相クロックＤＵ［７：０］の位相の状態、または遅延時間Ｔｄ（＝Ｔｓ／２）だけ後の多相クロックＤＵ［７：０］の位相の状態のいずれか一方の状態を、デジタル生成部４０４に出力する。
【０１４０】
デジタル生成部４０４は、データ選択部４０３に接続された読み出しラインＯＬＯ［１：０］または読み出しラインＯＬＰ［１：０］の信号に基づいて、所定のタイミングでの多相クロックＤＵの位相の状態を２進化して、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する回路であり、例えば、排他的論理和の演算を行うＥＸＯＲ回路４２と、エンコーダ４３と、下位カウンタ４４と、を備えている。なお、図１１に示したデジタル生成部４０４では、デジタル信号ＤＯＵＴ［３］は、ラッチ部４０２から出力された出力信号ＤＯ［７］によって生成され、デジタル信号ＤＯＵＴ［２］は、ＥＸＯＲ回路４２が、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値との排他的論理和の演算を行った結果によって生成される。また、デジタル信号ＤＯＵＴ［１：０］は、エンコーダ４３および下位カウンタ４４によって生成される。
【０１４１】
エンコーダ４３は、一般的な論理回路で構成され、データ選択部４０３によって選択された、読み出しラインＯＬＯ［１：０］によって入力される出力信号ＤＯ［７：０］、または読み出しラインＯＬＰ［１：０］によって入力される出力信号ＤＰ［７：０］のいずれか２ビットの信号に応じて、下位カウンタ４４が計数（カウント）するカウントクロックＣＮＴＣＬＫを生成する。
下位カウンタ４４は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントすることによって、２進化した２ｂｉｔのデジタル信号ＤＯＵＴ［１：０］を生成する。なお、エンコーダ４３および下位カウンタ４４は、生成するデジタル信号ＤＯＵＴのビット数が、従来のデータ処理回路（例えば、図２０に示したエンコーダ９２および下位カウンタ９３）と異なるが、その動作は、従来のデータ処理回路における動作と同様である。
【０１４２】
このような構成によって、データ処理回路４００では、８相の多相クロックＤＵの位相の状態を数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する。
【０１４３】
なお、本第４の実施形態のデータ処理回路４００では、デジタル生成部４０４が、エンコーダ４３と下位カウンタ４４とを用いて、デジタル信号ＤＯＵＴ［１：０］を生成する場合の構成を示したが、デジタル信号ＤＯＵＴ［１：０］を生成する構成は、上述した構成に限定されるものではなく、いかなる構成や方法によってデジタル信号ＤＯＵＴ［１：０］を生成してもよい。
【０１４４】
次に、本第４の実施形態のデータ処理回路４００がデジタル信号ＤＯＵＴ［３：０］を生成する際のデータ処理方法について説明する。なお、本第４の実施形態のデータ処理回路４００に入力される多相クロックＤＵやラッチクロックＬＡＴＣＬＫとＤＬＹＣＬＫとのタイミング、および本第４の実施形態のデータ処理回路４００によって多相クロックＤＵの位相の状態を２進化する動作のタイミングは、図６および図７で示した第２の実施形態のデータ処理回路２００のそれぞれのタイミングチャートにおいて、多相クロックＤＵのビットを増やすことで、同様に考えることができる。このとき、本第４の実施形態のデータ処理回路４００では、エッジ検出部を備えていないため、多相クロックＤＵの立ち上がりエッジのタイミングを表すクロックＲＣＬＫと、多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫとのタイミングは考慮しない。従って、本第４の実施形態のデータ処理回路４００における多相クロックＤＵやラッチクロックＬＡＴＣＬＫとＤＬＹＣＬＫとのタイミング、および多相クロックＤＵの位相の状態を２進化する動作のタイミングに関する詳細な説明は省略し、データ処理回路４００によるデータ処理において生成する１６通りのデジタル信号ＤＯＵＴ［３：０］について説明する。
【０１４５】
図１２は、本第４の実施形態のデータ処理回路４００に備えたラッチ回路４１の出力と各構成要素の出力との関係を示した真理値表である。図１２には、データ処理回路４００に入力される合計１６通りの多相クロックＤＵ［７：０］のそれぞれの状態におけるラッチ回路４１の出力信号ＤＯおよび出力信号ＤＰと、データ選択部４０３内のスイッチ４０３１の状態と、デジタル信号ＤＯＵＴ［３：０］との関係を示している。
【０１４６】
図１２に示したように、データ選択部４０３内のスイッチ４０３１の状態は、ラッチ回路４１の出力信号ＤＯ［７］の値によって、２通りの状態に分けることができる。すなわち、データ処理回路４００によるデータ処理の各状態は、データ選択部４０３内のスイッチ４０３１の状態によって、２通りの状態に分けることができる。そして、この２通りの状態から、多相クロックＤＵ［７：０］における１６通りのそれぞれの状態を判別することができる。
【０１４７】
例えば、状態Ｎｏ＝１１のとき、ラッチ回路４１の出力信号ＤＯ［７］＝“１”によって、データ選択部４０３内の２個のスイッチ４０３１は“Ｈｉｇｈ”＝“１”となる。これにより、データ選択部４０３は、読み出しラインＯＬＰ［１：０］をデジタル生成部４０４に接続する。そして、エンコーダ４３は、読み出しラインＯＬＰ［１：０］の信号に基づいて、多相クロックＤＵの立ち上がりエッジのタイミングがラッチ回路４１どのビットの位置にあるかを検出し、多相クロックＤＵの立ち上がりのタイミングを検出したときから、カウントクロックＣＮＴＣＬＫの生成を開始する。これにより、下位カウンタ４４は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数のカウントを行い、デジタル生成部４０４は、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を出力する。
【０１４８】
上記に述べたとおり、本第４の実施形態のデータ処理回路４００では、図５に示した第２の実施形態のデータ処理回路２００に備えていた構成要素であるエッジ検出部２０４を備えないが、第２の実施形態のデータ処理回路２００と同様に、ラッチ部４０２内の各ラッチ回路４１を８個ずつに分けた２個のラッチユニット群４０２１とし、デジタル生成部４０４を備える。これにより、第２の実施形態のデータ処理回路２００と同様に、データ処理回路４００の動作状態を、図１２に示したように、データ選択部４０３内の２個のスイッチ４０３１が“Ｈｉｇｈ”＝“１”のときと、“Ｌｏｗ”＝“０”のときとの２通りの状態に分けることができ、データ処理回路４００に入力される合計１６通りの多相クロックＤＵ［７：０］の状態を、８通りずつの状態に切り分けることができる。このことにより、本第４の実施形態のデータ処理回路４００でも、第２の実施形態のデータ処理回路２００と同様に、ラッチ部４０２は、ラッチユニット群４０２１に備えた各ラッチ回路４１がラッチした出力信号ＤＯ［７：０］、または出力信号ＤＰ［７：０］のいずれか８ｂｉｔの出力信号のみを出力すればよくなる。これにより、図２０に示した従来のデータ処理回路９００では、読み出しスイッチ信号ＳＷ１とＳＷ２とのそれぞれの信号が１５本ずつ必要であったのに対して、本第４の実施形態のデータ処理回路４００では、読み出しスイッチ信号をそれぞれ８本ずつ削減させ、７本ずつにすることができる。
【０１４９】
また、本第４の実施形態のデータ処理回路４００では、遅延部４０１を備える。これにより、多相クロックＤＵの相の数を、図２０に示した従来のデータ処理回路９００における１６相から、半分の８相にすることができる。このことにより、本第４の実施形態のデータ処理回路４００では、第２の実施形態のデータ処理回路２００と同様に、従来のデータ処理回路９００よりも、データ処理を行うために入力する多相クロックＤＵの生成を容易にすることができ、データ処理のさらなる高速化への対応を可能にすることができる。
【０１５０】
これにより、本第４の実施形態のデータ処理回路４００でも、データ処理回路４００に入力される合計１６通りの多相クロックＤＵの位相の状態を表す４ｂｉｔのデジタル信号ＤＯＵＴを出力する性能を損なうことなく、従来のデータ処理回路９００よりもデータ処理時間を短縮することができる。
【０１５１】
また、本第４の実施形態のデータ処理回路４００でも、ラッチ部４０２から出力された信号または論理演算の演算結果によって、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］の上位の２ｂｉｔ（デジタル信号ＤＯＵＴ［３：２］）を確定することができる。これにより、本第４の実施形態のデータ処理回路４００でも、従来のデータ処理回路９００よりもデータ処理回路４００自体の回路規模（特に、下位カウンタ４４の回路規模）や消費電力を削減することができる。
【０１５２】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図１３は、本第５の実施形態におけるデータ処理回路の概略構成を示したブロック図である。図１３に示したデータ処理回路５００は、ラッチ部５０１と、データ選択部５０２と、エッジ検出部５０３と、デジタル生成部５０４と、を備えている。図１３に示したデータ処理回路５００は、４個のラッチユニット群を用いて、８相の多相クロックＤＵの位相の状態を、所定のタイミング、例えば、コンパレータ（不図示）が比較処理を完了したタイミングでラッチ部５０１に保持し、保持した多相クロックＤＵの位相の状態をデジタル生成部５０４で数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路である。
【０１５３】
なお、図１３に示したデータ処理回路５００は、図１に示した第１の実施形態のデータ処理回路１００と同様の２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する動作を、ラッチユニット群の個数を増やし、４個のラッチユニット群を用いて実現するデータ処理回路である。
【０１５４】
ラッチ部５０１は、８相の多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、ラッチユニット群として２個のラッチ回路５１（ラッチユニット）を備えた、４個（ｎ＝４）のラッチユニット群５０１１を備えている。また、ラッチ部５０１には、ラッチ部５０１に備えた各ラッチ回路５１がラッチした８相の多相クロックＤＵのそれぞれの相のクロック信号の状態を読み出すため、各ラッチ回路５１に対応したスイッチを備えている。なお、図１３においては、第１の実施形態のデータ処理回路１００と同様に、ラッチユニット群５０１１の符号として「ＬＵ」を付与し、ラッチ回路５１の符号として「ＬＯ」を付与し、さらに、それぞれの符号に続く“［  ］：括弧”内の数字によって、ラッチユニット群５０１１およびラッチ回路５１のそれぞれのビットを表している。
【０１５５】
より具体的には、ラッチ部５０１は、ラッチユニット群ＬＵ［１］と、ラッチユニット群ＬＵ［２］と、ラッチユニット群ＬＵ［３］と、ラッチユニット群ＬＵ［４］と、を備えている。また、ラッチユニット群ＬＵ［１］は、２個のラッチ回路ＬＯ［０］、ＬＯ［１］を、ラッチユニット群ＬＵ［２］は、２個のラッチ回路ＬＯ［２］、ＬＯ［３］を、ラッチユニット群ＬＵ［３］は、２個のラッチ回路ＬＯ［４］、ＬＯ［５］を、ラッチユニット群ＬＵ［４］は、２個のラッチ回路ＬＯ［６］、ＬＯ［７］を、それぞれ備えている。なお、ラッチ回路ＬＯ［７：０］の各ビットは、８相の多相クロックＤＵ［７：０］のそれぞれの相に対応している。
【０１５６】
ラッチユニット群５０１１内の各ラッチ回路５１は、第１の実施形態のデータ処理回路１００に備えたラッチ部１０１の各ラッチ回路１１と同様に、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチする。そして、ラッチユニット群５０１１内の各ラッチ回路５１は、ラッチした多相クロックＤＵの位相の状態を表す出力信号ＤＯ［７：０］を、各ラッチ回路５１に対応した読み出しスイッチ信号ＳＷ１およびＳＷ２のタイミングに従って、読み出しラインＯＬＯ［７：０］のいずれかに出力する。
【０１５７】
より具体的には、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［０］およびＬＯ［１］は、対応する多相クロックＤＵ［０］およびＤＵ［１］の状態をラッチし、ラッチした出力信号ＤＯ［０］およびＤＯ［１］を、読み出しラインＯＬＯ［０］およびＯＬＯ［１］に出力する。また、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［２］およびＬＯ［３］は、対応する多相クロックＤＵ［２］およびＤＵ［３］の状態をラッチし、ラッチした出力信号ＤＯ［２］およびＤＯ［３］を、読み出しラインＯＬＯ［２］およびＯＬＯ［３］に出力する。また、ラッチユニット群ＬＵ［３］内のラッチ回路ＬＯ［４］およびＬＯ［５］は、対応する多相クロックＤＵ［４］およびＤＵ［５］の状態をラッチし、ラッチした出力信号ＤＯ［４］およびＤＯ［５］を、読み出しラインＯＬＯ［４］およびＯＬＯ［５］に出力する。また、ラッチユニット群ＬＵ［４］内のラッチ回路ＬＯ［６］およびＬＯ［７］は、対応する多相クロックＤＵ［６］およびＤＵ［７］の状態をラッチし、ラッチした出力信号ＤＯ［６］およびＤＯ［７］を、読み出しラインＯＬＯ［６］およびＯＬＯ［７］に出力する。
【０１５８】
データ選択部５０２は、ラッチ部５０１に備えたラッチユニット群５０１１のそれぞれから読み出しラインＯＬＯ［７：０］に出力された出力信号ＤＯ［７：０］のいずれか２ビットの信号を選択する回路であり、排他的論理和の演算を行うＥＸＯＲ回路５２およびＥＸＯＲ回路５３と、スイッチ５４と、２個のスイッチを備えたスイッチ群５０２１および４個のスイッチを備えたスイッチ群５０２２と、を備えている。データ選択部５０２は、読み出しラインＯＬＯ［１：０］、読み出しラインＯＬＯ［３：２］、読み出しラインＯＬＯ［５：４］、または読み出しラインＯＬＯ［７：６］のいずれかを選択することによって、ラッチユニット群ＬＵ［１］内の各ラッチ回路５１の出力信号ＤＯ［１：０］、ラッチユニット群ＬＵ［２］内の各ラッチ回路５１の出力信号ＤＯ［３：２］、ラッチユニット群ＬＵ［３］内の各ラッチ回路５１の出力信号ＤＯ［５：４］、またはラッチユニット群ＬＵ［４］内の各ラッチ回路５１の出力信号ＤＯ［７：６］のいずれか２ビットの出力信号ＤＯを、エッジ検出部５０３に出力する。
【０１５９】
データ選択部５０２によるエッジ検出部５０３に出力する出力信号ＤＯの選択は、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチユニット群ＬＵ［４］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値と、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［１］の出力信号ＤＯ［１］の値またはラッチユニット群ＬＵ［３］内のラッチ回路ＬＯ［５］の出力信号ＤＯ［５］の値とに基づいて行う。
【０１６０】
図１３に示したデータ選択部５０２の構成では、それぞれの構成要素が以下のような動作を行うことによって、エッジ検出部５０３に出力する出力信号ＤＯを選択している。ＥＸＯＲ回路５２は、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値との排他的論理和の演算を行い、その結果を演算結果ＤＸ０として、スイッチ５４とスイッチ群５０２１とに出力する。スイッチ５４は、ＥＸＯＲ回路５２から入力された演算結果ＤＸ０に基づいて、出力信号ＤＯ［１］または出力信号ＤＯ［５］のいずれか一方を選択し、選択した出力信号ＤＯをＥＸＯＲ回路５３に出力する。ＥＸＯＲ回路５３は、スイッチ５４から入力された出力信号ＤＯの値と出力信号ＤＯ［７］の値との排他的論理和の演算を行い、その結果を演算結果ＤＸ１としてスイッチ群５０２２に出力する。スイッチ群５０２２は、ＥＸＯＲ回路５３から入力された演算結果ＤＸ１に基づいて、読み出しラインＯＬＯ［０］または読み出しラインＯＬＯ［２］のいずれか一方と、読み出しラインＯＬＯ［４］または読み出しラインＯＬＯ［６］のいずれか一方と、読み出しラインＯＬＯ［１］または読み出しラインＯＬＯ［３］のいずれか一方と、読み出しラインＯＬＯ［５］または読み出しラインＯＬＯ［７］のいずれか一方とを選択し、選択した読み出しラインＯＬＯのそれぞれを、スイッチ群５０２１に接続する。スイッチ群５０２１は、ＥＸＯＲ回路５２から入力された演算結果ＤＸ０に基づいて、スイッチ群５０２２に接続された読み出しラインＯＬＯのそれぞれをさらに選択し、読み出しラインＯＬＯ［１：０］、読み出しラインＯＬＯ［３：２］、読み出しラインＯＬＯ［５：４］、または読み出しラインＯＬＯ［７：６］のいずれか２ビットの読み出しラインＯＬＯを、エッジ検出部５０３に接続する。
【０１６１】
すなわち、データ選択部５０２は、多相クロックＤＵ［３］と多相クロックＤＵ［７］との状態が同じ状態である場合、多相クロックＤＵ［７］と多相クロックＤＵ［１］との状態が同じ状態であれば、多相クロックＤＵ［１：０］の位相の状態をエッジ検出部５０３に出力し、多相クロックＤＵ［７］と多相クロックＤＵ［１］との状態が異なる状態であれば、多相クロックＤＵ［３：２］の位相の状態をエッジ検出部５０３に出力する。また、データ選択部５０２は、多相クロックＤＵ［３］と多相クロックＤＵ［７］との状態が異なる状態である場合、多相クロックＤＵ［７］と多相クロックＤＵ［５］との状態が同じ状態であれば、多相クロックＤＵ［５：４］の位相の状態をエッジ検出部５０３に出力し、多相クロックＤＵ［７］と多相クロックＤＵ［５］との状態が異なる状態であれば、多相クロックＤＵ［７：６］の位相の状態をエッジ検出部５０３に出力する。
【０１６２】
また、データ選択部５０２は、ＥＸＯＲ回路５２とＥＸＯＲ回路５３とのそれぞれが排他的論理和の演算を行った結果である演算結果ＤＸ０と演算結果ＤＸ１とのそれぞれを、デジタル生成部５０４に出力する。
【０１６３】
エッジ検出部５０３は、データ選択部５０２に接続された読み出しラインＯＬＯの信号に基づいて、多相クロックＤＵの立ち上がりエッジおよび立ち下がりエッジのタイミングを検出する回路であり、論理和の演算を行う２個のＡＮＤ回路５０３１と、スイッチ５０３２と、を備えている。エッジ検出部５０３は、ラッチユニット群ＬＵ［４］内のラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値に基づいて、データ選択部５０２から入力された出力信号ＤＯ［１：０］、出力信号ＤＯ［３：２］、出力信号ＤＯ［５：４］、または出力信号ＤＯ［７：６］の中に含まれる多相クロックＤＵの立ち上がりエッジのタイミングを表す信号、または多相クロックＤＵの立ち下がりエッジのタイミングを表す信号のいずれか一方の信号を、デジタル生成部５０４に出力する。
【０１６４】
すなわち、エッジ検出部５０３は、接続された読み出しラインＯＬＯの信号に基づいて、それぞれのＡＮＤ回路５０３１が生成したクロックＲＣＬＫ、またはクロックＦＣＬＫのいずれか一方を、出力信号ＤＯ［７］の値に基づいてスイッチ５０３２が選択して、デジタル生成部５０４に出力する。つまり、エッジ検出部５０３は、出力信号ＤＯ［７］の値が“Ｌｏｗ”である場合に、クロックＲＣＬＫをデジタル生成部５０４に出力し、出力信号ＤＯ［７］の値が“Ｈｉｇｈ”である場合に、クロックＦＣＬＫをデジタル生成部５０４に出力する。
【０１６５】
デジタル生成部５０４は、エッジ検出部５０３から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に基づいて、所定のタイミングでの多相クロックＤＵの位相の状態を２進化して、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する回路であり、例えば、エンコーダ５５と、下位カウンタ５６と、を備えている。なお、図１３に示したデジタル生成部５０４では、デジタル信号ＤＯＵＴ［３］は、ラッチ部５０１から出力された出力信号ＤＯ［７］によって生成され、デジタル信号ＤＯＵＴ［２］は、データ選択部５０２から入力されたＥＸＯＲ回路５２による排他的論理和の演算結果ＤＸ０によって生成され、デジタル信号ＤＯＵＴ［１］は、データ選択部５０２から入力されたＥＸＯＲ回路５３による排他的論理和の演算結果ＤＸ１によって生成される。また、デジタル信号ＤＯＵＴ［０］は、エンコーダ５５および下位カウンタ５６によって生成される。
【０１６６】
エンコーダ５５は、一般的な論理回路で構成され、エッジ検出部５０３から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に応じて、下位カウンタ５６が計数（カウント）するカウントクロックＣＮＴＣＬＫを生成する。
下位カウンタ５６は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントすることによって、２進化した１ｂｉｔのデジタル信号ＤＯＵＴ［０］を生成する。なお、エンコーダ５５および下位カウンタ５６は、生成するデジタル信号ＤＯＵＴのビット数が、従来のデータ処理回路（例えば、図２０に示したエンコーダ９２および下位カウンタ９３）と異なるが、その動作は、従来のデータ処理回路における動作と同様である。
【０１６７】
このような構成によって、データ処理回路５００では、８相の多相クロックＤＵの位相の状態を数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する。
【０１６８】
なお、本第５の実施形態のデータ処理回路５００では、データ選択部５０２がエッジ検出部５０３に接続する読み出しラインＯＬＯを選択する構成として、ＥＸＯＲ回路５２およびＥＸＯＲ回路５３と、スイッチ５４と、スイッチ群５０２１およびスイッチ群５０２２とを備えた場合について説明した。しかし、エッジ検出部５０３に接続する読み出しラインＯＬＯを選択する構成は、上述した構成に限定されるものではなく、いかなる構成であってもよい。例えば、スイッチ群５０２１およびスイッチ群５０２２では、２つの入力から１つの出力を選択するスイッチを６個使用して機能を実現していたが、４つの入力から１つの出力を選択するスイッチを２個使用して、同様の機能を実現する構成にすることもできる。
【０１６９】
また、本第５の実施形態のデータ処理回路５００では、デジタル生成部５０４が、エンコーダ５５と下位カウンタ５６とを用いて、デジタル信号ＤＯＵＴ［０］を生成する場合の構成を示したが、デジタル信号ＤＯＵＴ［０］を生成する構成は、上述した構成に限定されるものではなく、いかなる構成や方法によってデジタル信号ＤＯＵＴ［０］を生成してもよい。例えば、デジタル信号ＤＯＵＴ［３：１］と同様に、論理演算によってデジタル信号ＤＯＵＴ［０］を生成する構成にすることもできる。
【０１７０】
次に、本第５の実施形態のデータ処理回路５００がデジタル信号ＤＯＵＴ［３：０］を生成する際のデータ処理方法について説明する。図１４は、本第５の実施形態のデータ処理回路５００に入力される多相クロックＤＵ、およびラッチクロックＬＡＴＣＬＫのタイミングの一例を示したタイミングチャートである。図１４では、多相クロックＤＵの各相のクロック信号の周期を周期Ｔｓとしたときに、互いにＴｓ／１６だけ位相が異なる８相の多相クロックＤＵ［７：０］の一例を示している。また、図１５は、本第５の実施形態のデータ処理回路５００によって多相クロックＤＵの位相の状態を２進化する動作のタイミングの一例を示したタイミングチャートである。
【０１７１】
なお、図１４には、互いにＴｓ／１６ずつ周期を異ならせることによって生成した、合計１６通りの多相クロックＤＵ［７：０］の“Ｈｉｇｈ”または“Ｌｏｗ”の状態を区別するため、それぞれの相の多相クロックＤＵの位相の状態を表す状態Ｎｏを示している。多相クロックＤＵの位相の状態は、時間の経過と共に、状態Ｎｏ＝０、１、２、・・・、１４、１５、０、１、２、・・・というように繰り返される。また、図１５にも、図１４に示した状態Ｎｏに対応する同じ状態Ｎｏを示している。
【０１７２】
図１４に示したように、ラッチクロックＬＡＴＣＬＫが反転するタイミング（立ち下がりのタイミング）で、ラッチユニット群５０１１内の各ラッチ回路５１は、対応する多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチする。そして、データ選択部５０２は、出力信号ＤＯ［１］、出力信号ＤＯ［３］、出力信号ＤＯ［５］、および出力信号ＤＯ［７］の値に基づいて、エッジ検出部５０３に接続する読み出しラインＯＬＯ［１：０］、読み出しラインＯＬＯ［３：２］、読み出しラインＯＬＯ［５：４］、または読み出しラインＯＬＯ［７：６］のいずれかを選択する。
【０１７３】
図１４（ａ）には、状態Ｎｏ＝１１のときにラッチクロックＬＡＴＣＬＫが反転したタイミングを示し、図１４（ｂ）には、状態Ｎｏ＝１４のときにラッチクロックＬＡＴＣＬＫが反転したタイミングを示している。また、図１４（ａ）に対応するデータ処理回路５００の動作のタイミングチャートを図１５（ａ）に示し、図１４（ｂ）に対応するデータ処理回路５００の動作のタイミングチャートを図１５（ｂ）に示している。
【０１７４】
図１４（ａ）に示した状態Ｎｏ＝１１のとき、ラッチクロックＬＡＴＣＬＫが反転する（立ち下がる）タイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値と、ラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値とは、いずれも“１”である。このため、ＥＸＯＲ回路５２は、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値との排他的論理和の演算を行った結果として、演算結果ＤＸ０に“Ｌｏｗ”＝“０”を出力する。これにより、スイッチ５４は、出力信号ＤＯ［１］を選択し、選択した出力信号ＤＯ［１］をＥＸＯＲ回路５３に出力する。また、ラッチクロックＬＡＴＣＬＫが反転する（立ち下がる）タイミングにおけるラッチ回路ＬＯ［１］の出力信号ＤＯ［１］の値は、“０”である。このため、ＥＸＯＲ回路５３は、出力信号ＤＯ［７］の値とスイッチ５４から入力された出力信号ＤＯ［１］の値との排他的論理和の演算を行った結果として、演算結果ＤＸ１に“Ｈｉｇｈ”＝“１”を出力する。これにより、スイッチ群５０２２は、読み出しラインＯＬＯ［２］と、読み出しラインＯＬＯ［６］と、読み出しラインＯＬＯ［３］と、読み出しラインＯＬＯ［７］とを選択し、選択した読み出しラインＯＬＯのそれぞれを、スイッチ群５０２１に接続する。また、ＥＸＯＲ回路５２が出力した演算結果ＤＸ０は“Ｌｏｗ”＝“０”であるため、スイッチ群５０２１は、読み出しラインＯＬＯ［２］と読み出しラインＯＬＯ［３］とを選択し、選択した読み出しラインＯＬＯ［３：２］をエッジ検出部５０３に接続する。これにより、データ選択部５０２は、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＯ［３：２］がラッチした出力信号ＤＯ［３：２］＝“１０”をエッジ検出部５０３に出力する。また、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値が“１”であるため、スイッチ５０３２は、出力信号ＤＯ［３：２］の中に含まれる多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを選択する。
【０１７５】
そして、図１５（ａ）に示したように、読み出しスイッチ信号ＳＷ１およびＳＷ２によって、出力信号ＤＯ［３：２］を読み出しラインＯＬＯ［３：２］に出力する。このとき、エッジ検出部５０３内のクロックＦＣＬＫを生成するＡＮＤ回路５０３１は、接続された読み出しラインＯＬＯ［３：２］の信号に基づいて、クロックＦＣＬＫを生成する。図１５（ａ）に示したように、状態Ｎｏ＝１１のときの出力信号ＤＯ［３：２］は“１０”であるため、出力信号ＤＯ［２］を読み出しラインＯＬＯ［２］に、出力信号ＤＯ［３］を読み出しラインＯＬＯ［３］に出力したとき（図１５（ａ）に示したタイミングＡのとき）に“Ｈｉｇｈ”となるクロックＦＣＬＫが、ＡＮＤ回路５０３１によって生成される。
【０１７６】
そして、エンコーダ５５は、クロックＦＣＬＫが入力されたときから、カウントクロックＣＮＴＣＬＫの生成を開始する。出力信号ＤＯ［３：０］＝“１０”の場合、エンコーダ５５は、図１５（ａ）に示したように、出力信号ＤＯ［３：２］を読み出すときに、１回“Ｈｉｇｈ”となるカウントクロックＣＮＴＣＬＫを生成する。
【０１７７】
このカウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数を、下位カウンタ５６がカウントすることによって、下位カウンタ５６は、２進化した１ｂｉｔのデジタル信号ＤＯＵＴ［０］＝“１”を生成する。また、デジタル生成部５０４は、デジタル信号ＤＯＵＴ［３］としてラッチ部５０１から出力された出力信号ＤＯ［７］＝“１”を、デジタル信号ＤＯＵＴ［２］としてデータ選択部５０２から入力されたＥＸＯＲ回路５２による排他的論理和の演算結果ＤＸ０＝“０”を、デジタル信号ＤＯＵＴ［１］としてデータ選択部５０２から入力されたＥＸＯＲ回路５３による排他的論理和の演算結果ＤＸ１＝“１”を出力する。このように、データ処理回路５００は、状態Ｎｏ＝１１のときに８相の多相クロックＤＵの位相の状態を２進化した４ｂｉｔのデジタル信号として、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を生成して出力する。
【０１７８】
また、図１４（ｂ）に示した状態Ｎｏ＝１４のとき、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［３］の出力信号ＤＯ［３］の値は“０”であり、ラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値は“１”である。このため、ＥＸＯＲ回路５２は、出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値との排他的論理和の演算を行った結果として、演算結果ＤＸ０に“Ｈｉｇｈ”＝“１”を出力する。これにより、スイッチ５４は、出力信号ＤＯ［５］を選択し、選択した出力信号ＤＯ［５］をＥＸＯＲ回路５３に出力する。また、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［５］の出力信号ＤＯ［５］の値は、“０”である。このため、ＥＸＯＲ回路５３は、出力信号ＤＯ［７］の値とスイッチ５４から入力された出力信号ＤＯ［５］の値との排他的論理和の演算を行った結果として、演算結果ＤＸ１に“Ｈｉｇｈ”＝“１”を出力する。これにより、スイッチ群５０２２は、読み出しラインＯＬＯ［２］と、読み出しラインＯＬＯ［６］と、読み出しラインＯＬＯ［３］と、読み出しラインＯＬＯ［７］とを選択し、選択した読み出しラインＯＬＯのそれぞれを、スイッチ群５０２１に接続する。また、ＥＸＯＲ回路５２が出力した演算結果ＤＸ０は“Ｈｉｇｈ”＝“１”であるため、スイッチ群５０２１は、読み出しラインＯＬＯ［６］と読み出しラインＯＬＯ［７］とを選択し、選択した読み出しラインＯＬＯ［７：６］をエッジ検出部５０３に接続する。これにより、データ選択部５０２は、ラッチユニット群ＬＵ［４］内のラッチ回路ＬＯ［７：６］がラッチした出力信号ＤＯ［７：６］＝“１１”をエッジ検出部５０３に出力する。また、ラッチクロックＬＡＴＣＬＫの立ち下がりのタイミングにおけるラッチ回路ＬＯ［７］の出力信号ＤＯ［７］の値が“１”であるため、スイッチ５０３２は、出力信号ＤＯ［７：６］の中に含まれる多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを選択する。
【０１７９】
そして、図１５（ｂ）に示したように、読み出しスイッチ信号ＳＷ１およびＳＷ２によって、出力信号ＤＯ［７：６］を読み出しラインＯＬＯ［７：６］に出力する。このとき、エッジ検出部５０３内のクロックＦＣＬＫを生成するＡＮＤ回路５０３１は、接続された読み出しラインＯＬＯ［７：６］の信号に基づいて、クロックＦＣＬＫを生成する。図１５（ｂ）に示したように、状態Ｎｏ＝１４のときの出力信号ＤＯ［７：６］は“１１”であるため、出力信号ＤＯ［６］を読み出しラインＯＬＯ［６］に、出力信号ＤＯ［７］を読み出しラインＯＬＯ［７］に出力したとき（図１５（ｂ）に示したタイミングＢのとき）に“Ｌｏｗ”となるクロックＦＣＬＫが、ＡＮＤ回路５０３１によって生成される。
【０１８０】
そして、エンコーダ５５は、図１５（ａ）に示した状態Ｎｏ＝１１のときと同様に、クロックＦＣＬＫが入力されたときから、カウントクロックＣＮＴＣＬＫの生成を開始するが、出力信号ＤＯ［７：６］＝“１１”の場合、エンコーダ５５には、“Ｈｉｇｈ”のクロックＦＣＬＫが入力されていない。このため、エンコーダ５５は、図１５（ｂ）に示したように、出力信号ＤＯ［７：６］を読み出すときに、カウントクロックＣＮＴＣＬＫが１回も“Ｈｉｇｈ”とならずに、“Ｌｏｗ”のままである。
【０１８１】
従って、下位カウンタ５６によるカウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数のカウントは０回となり、下位カウンタ５６は、２進化した１ｂｉｔのデジタル信号ＤＯＵＴ［０］＝“０”を生成する。また、デジタル生成部５０４は、デジタル信号ＤＯＵＴ［３］としてラッチ部５０１から出力された出力信号ＤＯ［７］＝“１”を、デジタル信号ＤＯＵＴ［２］としてデータ選択部５０２から入力されたＥＸＯＲ回路５２による排他的論理和の演算結果ＤＸ０＝“１”を、デジタル信号ＤＯＵＴ［１］としてデータ選択部５０２から入力されたＥＸＯＲ回路５３による排他的論理和の演算結果ＤＸ１＝“１”を出力する。このように、データ処理回路５００は、状態Ｎｏ＝１４のときに８相の多相クロックＤＵの位相の状態を２進化した４ｂｉｔのデジタル信号として、デジタル信号ＤＯＵＴ［３：０］＝“１１１０”（１０進数表記で“１４”）を生成して出力する。
【０１８２】
このように、データ処理回路５００では、８相の多相クロックＤＵの内、４相目の多相クロックＤＵ［３］の状態と、８相目の多相クロックＤＵ［７］の状態と、２相目の多相クロックＤＵ［１］の状態または６相目の多相クロックＤＵ［５］の状態とに基づいて、１ｂｉｔのデジタル信号ＤＯＵＴ［０］を生成するために用いる読み出しラインＯＬＯと、多相クロックＤＵのエッジのタイミングを表すクロックとを選択する。そして、データ処理回路５００では、８相目の多相クロックＤＵ［７］の状態をデジタル信号ＤＯＵＴ［３］とし、ＥＸＯＲ回路５２が排他的論理和の演算を行った演算結果ＤＸ０をデジタル信号ＤＯＵＴ［２］とし、ＥＸＯＲ回路５３が排他的論理和の演算を行った演算結果ＤＸ１をデジタル信号ＤＯＵＴ［１］として、デジタル信号ＤＯＵＴ［０］と合わせることによって、８相の多相クロックＤＵの位相の状態を数値化（２進化）した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］として出力する。
【０１８３】
なお、上記においては、状態Ｎｏ＝１１と状態Ｎｏ＝１４の場合について説明したが、その他の状態Ｎｏにおいても同様に考えることによって、データ処理回路５００のデータ処理で、合計１６通りのデジタル信号ＤＯＵＴ［３：０］を出力することができる。
【０１８４】
ここで、データ処理回路５００によるデータ処理において生成する１６通りのデジタル信号ＤＯＵＴ［３：０］について説明する。図１６は、本第５の実施形態のデータ処理回路５００に備えたラッチ回路５１の出力と各構成要素の出力との関係を示した真理値表である。図１６には、データ処理回路５００に入力される合計１６通りの多相クロックＤＵ［７：０］のそれぞれの状態におけるラッチ回路５１の出力信号ＤＯと、データ選択部５０２内のスイッチ５４、スイッチ群５０２１、およびスイッチ群５０２２の状態と、エッジ検出部５０３内のスイッチ５０３２の状態と、デジタル信号ＤＯＵＴ［３：０］との関係を示している。
【０１８５】
図１６に示したように、エッジ検出部５０３内のスイッチ５０３２の状態は、ラッチ回路５１の出力信号ＤＯ［７］の値によって、２通りの状態に分けることができる。また、データ選択部５０２内のスイッチ５４の状態は、ラッチ回路５１の出力信号ＤＯ［３］の値と出力信号ＤＯ［７］の値とによって、２通りの状態に分けることができる。また、データ選択部５０２内のスイッチ群５０２１およびスイッチ群５０２２の状態は、ラッチ回路５１の出力信号ＤＯ［３］の値と、出力信号ＤＯ［７］の値と、出力信号ＤＯ［１］の値または出力信号ＤＯ［５］の値によって、４通りの状態に分けることができる。すなわち、データ処理回路５００によるデータ処理の各状態は、エッジ検出部５０３内のスイッチ５０３２状態と、データ選択部５０２内のスイッチ５４、スイッチ群５０２１、およびスイッチ群５０２２の各状態とによって、８通りの状態に分けることができる。そして、この８通りの状態から、多相クロックＤＵ［７：０］における１６通りのそれぞれの状態を判別することができる。
【０１８６】
例えば、図１４（ａ）および図１５（ａ）に示した状態Ｎｏ＝１１のとき、ラッチ回路５１の出力信号ＤＯ［０］＝“０”と、出力信号ＤＯ［３］＝“１”と、出力信号ＤＯ［７］＝“１”とによって、データ選択部５０２内のスイッチ群５０２１は“Ｌｏｗ”＝“０”となり、スイッチ群５０２２は“Ｈｉｇｈ”＝“１”となり、エッジ検出部５０３内のスイッチ５０３２は“Ｈｉｇｈ”＝“１”となる。これにより、データ選択部５０２は、読み出しラインＯＬＯ［３：２］をエッジ検出部５０３に接続し、エッジ検出部５０３は、接続された読み出しラインＯＬＯ［３：２］の信号に含まれる多相クロックＤＵの立ち下がりエッジのタイミングを表すクロックＦＣＬＫを出力する。これにより、デジタル生成部５０４は、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を出力する。
【０１８７】
上記に述べたとおり、本第５の実施形態のデータ処理回路５００では、第１の実施形態のデータ処理回路１００よりもラッチユニット群５０１１の個数を増やした。これにより、データ処理回路５００の動作状態を、図１６に示したように、エッジ検出部５０３内のスイッチ５０３２状態と、データ選択部５０２内のスイッチ５４、スイッチ群５０２１、およびスイッチ群５０２２の各状態とによって、第１の実施形態のデータ処理回路１００よりも多い、８通りの状態に分けることができる。このことにより、データ処理回路５００に入力される合計１６通りの多相クロックＤＵ［７：０］の状態を、２通りずつの状態に切り分けることができる。このため、本第５の実施形態のデータ処理回路５００では、ラッチ部５０１が、ラッチユニット群５０１１に備えた各ラッチ回路５１がラッチした出力信号ＤＯ［１：０］、出力信号ＤＯ［３：２］、出力信号ＤＯ［５：４］、または出力信号ＤＯ［７：６］のいずれか２ビットの出力信号ＤＯのみを出力すればよくなる。これにより、第１の実施形態のデータ処理回路１００では、読み出しスイッチ信号ＳＷ１とＳＷ２とのそれぞれの信号が３本ずつ必要であったのに対して、本第５の実施形態のデータ処理回路５００では、読み出しスイッチ信号をそれぞれ２本ずつ削減して１本ずつにすることができる。
【０１８８】
これにより、本第５の実施形態のデータ処理回路５００では、図１５（ａ）および図１５（ｂ）に示したように、例えば、マスタークロックＭＣＬＫに換算すると、５クロック分の時間で２ｂｉｔ全ての出力信号ＤＯを読み出すことができ、第１の実施形態のデータ処理回路１００が４ｂｉｔ全ての出力信号ＤＯを読み出すために必要な時間であった１１クロック分の時間よりも、さらに６クロック分の時間を短縮することができる。
【０１８９】
このように、本第５の実施形態のデータ処理回路５００では、図２０に示した従来のデータ処理回路９００と同様に、データ処理回路５００に入力される合計１６通りの多相クロックＤＵの位相の状態を表す４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を出力する性能を損なうことなく、従来のデータ処理回路９００よりもデータ処理時間を短縮することができる。また、本第５の実施形態のデータ処理回路５００では、第１の実施形態のデータ処理回路１００と同様に、ラッチ回路５１の個数、および読み出しスイッチ信号ＳＷ１とＳＷ２との本数を削減することができるため、従来のデータ処理回路９００よりもデータ処理回路５００自体の回路規模を削減することができる。
【０１９０】
また、本第５の実施形態のデータ処理回路５００では、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］の内、上位の３ｂｉｔ（デジタル信号ＤＯＵＴ［３：１］）または全てのビット（デジタル信号ＤＯＵＴ［３：０］）を、ラッチ部５０１から出力された信号または論理演算の演算結果によって確定することができる。これにより、本第５の実施形態のデータ処理回路５００では、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントする下位カウンタ５６のビット数を、従来のデータ処理回路９００の４ｂｉｔに対して、３ｂｉｔ削減することができる。または、下位カウンタ５６を備えない構成にすることができる。このことにより、本第５の実施形態のデータ処理回路５００では、下位カウンタ５６を、４ｂｉｔのカウンタから１ｂｉｔのカウンタに変更、またはエッジ検出部５０３、エンコーダ５５、および下位カウンタ５６を削除することができ、従来のデータ処理回路９００よりもデータ処理回路５００自体の回路規模や消費電力を削減することができる。
【０１９１】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図１７は、本第６の実施形態におけるデータ処理回路の概略構成を示したブロック図である。図１７に示したデータ処理回路６００は、遅延部６０１と、遅延部６０２と、遅延部６０３と、ラッチ部６０４と、データ選択部６０５と、エッジ検出部６０６と、デジタル生成部６０７と、を備えている。図１７に示したデータ処理回路６００は、４個のラッチユニット群を用いて、２相の多相クロックＤＵの位相の状態を、所定のタイミング、例えば、コンパレータ（不図示）が比較処理を完了したタイミングでラッチ部６０４に保持し、保持した多相クロックＤＵの位相の状態をデジタル生成部６０７で数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力するデータ処理回路である。
【０１９２】
なお、図１７に示したデータ処理回路６００は、図５に示した第２の実施形態のデータ処理回路２００と同様の２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する動作を、ラッチユニット群の個数を増やし、４個のラッチユニット群を用いて実現するデータ処理回路である。
【０１９３】
遅延部６０１と、遅延部６０２と、遅延部６０３とのそれぞれは、ラッチクロックＬＡＴＣＬＫを、予め定めた一定の遅延時間Ｔｄだけ遅延させたラッチクロックＤＬＹＣＬＫを生成し、生成されたラッチクロックＤＬＹＣＬＫを、ラッチ部６０４に出力する回路である。なお、遅延部６０１と、遅延部６０２と、遅延部６０３とのそれぞれがラッチクロックＬＡＴＣＬＫを遅延させる遅延時間Ｔｄは、第２の実施形態のデータ処理回路２００に備えた遅延部２０１と同様に、ラッチ部６０４に備えたラッチユニット群の数、各ラッチユニット群に備えたラッチ回路の数、および、データ処理回路６００が出力するデジタル信号が表す状態の数に基づいて決定される。本第６の実施形態のデータ処理回路６００では、多相クロックＤＵの各相のクロック信号の周期を周期Ｔｓとしたとき、遅延時間Ｔｄは、Ｔｄ＝Ｔｓ／８であり、ラッチ部６０４に備えた４個のラッチユニット群の数に対応した３段分の遅延時間が設定されている、すなわち、遅延時間Ｔｄずつ順次遅延したラッチクロックＤＬＹＣＬＫを生成する遅延部６０１と、遅延部６０２と、遅延部６０３とを備えている。
【０１９４】
ラッチ部６０４は、２相の多相クロックＤＵのそれぞれの相のクロック信号の状態をラッチ（保持）する回路であり、ラッチユニット群として２個のラッチ回路６１（ラッチユニット）を備えた、４個（ｎ＝４）のラッチユニット群６０４１を備えている。また、ラッチ部６０４には、ラッチ部６０４に備えた各ラッチ回路６１がラッチした２相の多相クロックＤＵのそれぞれの相のクロック信号の状態を読み出すため、各ラッチ回路６１に対応したスイッチを備えている。なお、図１７においては、第２の実施形態のデータ処理回路２００と同様に、ラッチユニット群６０４１の符号として「ＬＵ」を付与し、ラッチ回路６１の符号として「ＬＯ」、「ＬＰ」、「ＬＱ」、または「ＬＲ」を付与し、さらに、それぞれの符号に続く“［  ］：括弧”内の数字によって、ラッチユニット群６０４１およびラッチ回路６１のそれぞれのビットを表している。
【０１９５】
より具体的には、ラッチ部６０４は、ラッチユニット群ＬＵ［１］と、ラッチユニット群ＬＵ［２］と、ラッチユニット群ＬＵ［３］と、ラッチユニット群ＬＵ［４］と、を備えている。また、ラッチユニット群ＬＵ［１］は、２個のラッチ回路ＬＯ［０］、ＬＯ［１］を、ラッチユニット群ＬＵ［２］は、２個のラッチ回路ＬＰ［０］、ＬＰ［１］を、ラッチユニット群ＬＵ［３］は、２個のラッチ回路ＬＱ［０］、ＬＱ［１］を、ラッチユニット群ＬＵ［４］は、２個のラッチ回路ＬＲ［０］、ＬＲ［１］を、それぞれ備えている。なお、ラッチ回路ＬＯ［１：０］、ラッチ回路ＬＰ［１：０］、ラッチ回路ＬＱ［１：０］、およびラッチ回路ＬＲ［１：０］の各ビットは、２相の多相クロックＤＵ［１：０］のそれぞれの相に対応している。
【０１９６】
ラッチユニット群６０４１内の各ラッチ回路６１は、第２の実施形態のデータ処理回路２００に備えたラッチ部２０２の各ラッチ回路２１と同様に、ラッチクロックＬＡＴＣＬＫまたは対応するラッチクロックＤＬＹＣＬＫの立ち下がりのタイミングで、対応する多相クロックＤＵの各相のクロック信号の“Ｈｉｇｈ”または“Ｌｏｗ”の状態をラッチする。そして、ラッチユニット群６０４１内の各ラッチ回路６１は、ラッチした多相クロックＤＵの位相の状態を表す出力信号ＤＯ［１：０］、出力信号ＤＰ［１：０］、出力信号ＤＱ［１：０］、または出力信号ＤＲ［１：０］を、各ラッチ回路６１に対応した読み出しスイッチ信号ＳＷ１およびＳＷ２のタイミングに従って、読み出しラインＯＬＯ［１：０］、ＯＬＰ［１：０］、ＯＬＱ［１：０］、およびＯＬＲ［１：０］のいずれかに出力する。
【０１９７】
より具体的には、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［１：０］は、対応する多相クロックＤＵ［１：０］の状態をラッチし、ラッチした出力信号ＤＯ［１：０］を、読み出しラインＯＬＯ［１：０］に出力する。また、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＰ［１：０］は、対応する多相クロックＤＵ［１：０］の状態をラッチし、ラッチした出力信号ＤＰ［１：０］を、読み出しラインＯＬＰ［１：０］に出力する。また、ラッチユニット群ＬＵ［３］内のラッチ回路ＬＱ［１：０］は、対応する多相クロックＤＵ［１：０］の状態をラッチし、ラッチした出力信号ＤＱ［１：０］を、読み出しラインＯＬＱ［１：０］に出力する。また、ラッチユニット群ＬＵ［４］内のラッチ回路ＬＲ［１：０］は、対応する多相クロックＤＵ［１：０］の状態をラッチし、ラッチした出力信号ＤＲ［１：０］を、読み出しラインＯＬＲ［１：０］に出力する。
【０１９８】
ここで、遅延部６０１、遅延部６０２、および遅延部６０３のそれぞれがラッチクロックＬＡＴＣＬＫを遅延させる遅延時間Ｔｄについて説明する。本第６の実施形態のデータ処理回路６００では、上述したように、ラッチ部６０４に備えたラッチユニット群６０４１の数は４個、各ラッチユニット群６０４１に備えたラッチ回路６１の数は２個、データ処理回路６００は４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を出力するため、デジタル信号ＤＯＵＴ［３：０］が表す状態の数は１６である。従って、遅延時間Ｔｄは、第２の実施形態のデータ処理回路２００の遅延時間Ｔｄと同様に考えると、Ｔｄ＝Ｔｓ×２／１６＝Ｔｓ／８である。そして、設定した遅延時間Ｔｄ（＝Ｔｓ／８）ずつ順次遅延したラッチクロックＤＬＹＣＬＫを、ラッチ部６０４に備えたラッチユニット群６０４１の数−１段、すなわち、４−１＝３段用意する。
【０１９９】
本第６の実施形態のデータ処理回路６００では、遅延部６０１が１段目の遅延部としてラッチ回路ＬＲ［１：０］に対応し、遅延部６０２が２段目の遅延部としてラッチ回路ＬＱ［１：０］に対応し、遅延部６０３が３段目の遅延部としてラッチ回路ＬＰ［１：０］に対応する。従って、本第６の実施形態のデータ処理回路６００では、ラッチ回路ＬＲ［１：０］に対応する遅延部６０１の１段目の遅延時間Ｔｄｒは、１段×Ｔｓ／８＝（１／８）Ｔｓとなる。また、ラッチ回路ＬＱ［１：０］に対応する遅延部６０２の２段目の遅延時間Ｔｄｑは、２段×Ｔｓ／８＝（２／８）Ｔｓとなる。また、ラッチ回路ＬＰ［１：０］に対応する遅延部６０３の３段目の遅延時間Ｔｄｐは、３段×Ｔｓ／８＝（３／８）Ｔｓとなる。
【０２００】
データ選択部６０５は、ラッチ部６０４に備えたラッチユニット群６０４１のそれぞれから読み出しラインＯＬＯ［１：０］に出力された出力信号ＤＯ［１：０］、読み出しラインＯＬＰ［１：０］に出力された出力信号ＤＰ［１：０］、読み出しラインＯＬＱ［１：０］に出力された出力信号ＤＱ［１：０］、または読み出しラインＯＬＲ［１：０］に出力された出力信号ＤＲ［１：０］の内、いずれか１つの２ビットの信号を選択する回路である。データ選択部６０５は、排他的論理和の演算を行うＥＸＯＲ回路６２およびＥＸＯＲ回路６３と、スイッチ６４と、２個のスイッチを備えたスイッチ群６０５１および４個のスイッチを備えたスイッチ群６０５２と、を備えている。データ選択部６０５は、読み出しラインＯＬＯ［１：０］、読み出しラインＯＬＰ［１：０］、読み出しラインＯＬＱ［１：０］、または読み出しラインＯＬＲ［１：０］のいずれかを選択することによって、ラッチユニット群ＬＵ［１］内の各ラッチ回路６１の出力信号ＤＯ［１：０］、ラッチユニット群ＬＵ［２］内の各ラッチ回路６１の出力信号ＤＰ［１：０］、ラッチユニット群ＬＵ［３］内の各ラッチ回路６１の出力信号ＤＱ［１：０］、またはラッチユニット群ＬＵ［４］内の各ラッチ回路６１の出力信号ＤＲ［１：０］のいずれか２ビットの出力信号を、エッジ検出部６０６に出力する。
【０２０１】
データ選択部６０５によるエッジ検出部６０６に出力する出力信号ＤＯ、ＤＰ、ＤＱ、またはＤＲの選択は、ラッチユニット群ＬＵ［２］内のラッチ回路ＬＰ［１］の出力信号ＤＰ［１］の値と、ラッチユニット群ＬＵ［４］内のラッチ回路ＬＲ［１］の出力信号ＤＲ［１］の値と、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［１］の出力信号ＤＯ［１］の値またはラッチユニット群ＬＵ［３］内のラッチ回路ＬＱ［１］の出力信号ＤＱ［１］の値とに基づいて行う。
【０２０２】
図１７に示したデータ選択部６０５の構成では、それぞれの構成要素が以下のような動作を行うことによって、エッジ検出部６０６に出力する出力信号ＤＯ、ＤＰ、ＤＱ、またはＤＲを選択している。ＥＸＯＲ回路６２は、出力信号ＤＰ［１］の値と出力信号ＤＲ［１］の値との排他的論理和の演算を行い、その結果を演算結果ＤＸ０として、スイッチ６４とスイッチ群６０５１とに出力する。スイッチ６４は、ＥＸＯＲ回路６２から入力された演算結果ＤＸ０に基づいて、出力信号ＤＯ［１］または出力信号ＤＱ［１］のいずれか一方を選択し、選択した出力信号をＥＸＯＲ回路６３に出力する。ＥＸＯＲ回路６３は、スイッチ６４から入力された出力信号の値と出力信号ＤＲ［１］の値との排他的論理和の演算を行い、その結果を演算結果ＤＸ１としてスイッチ群６０５２に出力する。スイッチ群６０５２は、ＥＸＯＲ回路６３から入力された演算結果ＤＸ１に基づいて、読み出しラインＯＬＯ［０］または読み出しラインＯＬＰ［０］のいずれか一方と、読み出しラインＯＬＱ［０］または読み出しラインＯＬＲ［０］のいずれか一方と、読み出しラインＯＬＯ［１］または読み出しラインＯＬＰ［１］のいずれか一方と、読み出しラインＯＬＱ［１］または読み出しラインＯＬＲ［１］のいずれか一方とを選択し、選択した読み出しラインのそれぞれを、スイッチ群６０５１に接続する。スイッチ群６０５１は、ＥＸＯＲ回路６２から入力された演算結果ＤＸ０に基づいて、スイッチ群６０５２に接続された読み出しラインのそれぞれをさらに選択し、読み出しラインＯＬＯ［１：０］、読み出しラインＯＬＰ［１：０］、読み出しラインＯＬＱ［１：０］、または読み出しラインＯＬＲ［１：０］のいずれか２ビットの読み出しラインを、エッジ検出部６０６に接続する。
【０２０３】
また、データ選択部６０５は、ＥＸＯＲ回路６２とＥＸＯＲ回路６３とのそれぞれが排他的論理和の演算を行った結果である演算結果ＤＸ０と演算結果ＤＸ１とのそれぞれを、デジタル生成部６０７に出力する。
【０２０４】
エッジ検出部６０６は、データ選択部６０５に接続された読み出しラインＯＬＯ、ＯＬＰ、ＯＬＱ、またはＯＬＲのいずれかの読み出しラインの信号に基づいて、多相クロックＤＵの立ち上がりエッジおよび立ち下がりエッジのタイミングを検出する回路であり、論理和の演算を行う２個のＡＮＤ回路６０６１と、スイッチ６０６２と、を備えている。エッジ検出部６０６は、ラッチユニット群ＬＵ［１］内のラッチ回路ＬＯ［１］の出力信号ＤＯ［１］の値に基づいて、データ選択部６０５から入力された出力信号ＤＯ［１：０］、出力信号ＤＰ［１：０］、出力信号ＤＱ［１：０］、または出力信号ＤＲ［１：０］の中に含まれる多相クロックＤＵの立ち上がりエッジのタイミングを表す信号、または多相クロックＤＵの立ち下がりエッジのタイミングを表す信号のいずれか一方の信号を、デジタル生成部６０７に出力する。
【０２０５】
すなわち、エッジ検出部６０６は、接続された読み出しラインＯＬＯ、ＯＬＰ、ＯＬＱ、またはＯＬＲのいずれかの読み出しラインの信号に基づいて、それぞれのＡＮＤ回路６０６１が生成したクロックＲＣＬＫ、またはクロックＦＣＬＫのいずれか一方を、出力信号ＤＯ［１］の値に基づいてスイッチ６０６２が選択して、デジタル生成部６０７に出力する。つまり、エッジ検出部６０６は、出力信号ＤＯ［１］の値が“Ｌｏｗ”である場合に、クロックＲＣＬＫをデジタル生成部６０７に出力し、出力信号ＤＲ［１］の値が“Ｈｉｇｈ”である場合に、クロックＦＣＬＫをデジタル生成部６０７に出力する。
【０２０６】
デジタル生成部６０７は、エッジ検出部６０６から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に基づいて、所定のタイミングでの多相クロックＤＵの位相の状態を２進化して、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成する回路であり、例えば、論理を反転させるＮＯＴ回路６５と、排他的論理和の演算を行うＥＸＯＲ回路６６と、エンコーダ６７と、下位カウンタ６８と、を備えている。なお、図１７に示したデジタル生成部６０７では、デジタル信号ＤＯＵＴ［３］は、ラッチ部６０４から出力された出力信号ＤＲ［１］をＮＯＴ回路６５によって論理を反転させることによって生成され、デジタル信号ＤＯＵＴ［２］は、データ選択部６０５から入力された演算結果ＤＸ０によって生成される。また、デジタル信号ＤＯＵＴ［１］は、データ選択部６０５から入力された演算結果ＤＸ０を反転した値と演算結果ＤＸ１の値とを、ＥＸＯＲ回路６６によって排他的論理和の演算を行うことによって生成される。また、デジタル信号ＤＯＵＴ［０］は、エンコーダ６７および下位カウンタ６８によって生成される。
【０２０７】
エンコーダ６７は、一般的な論理回路で構成され、エッジ検出部６０６から入力された多相クロックＤＵの立ち上がりまたは立ち下がりエッジのタイミングを表す信号に応じて、下位カウンタ６８が計数（カウント）するカウントクロックＣＮＴＣＬＫを生成する。
下位カウンタ６８は、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントすることによって、２進化した１ｂｉｔのデジタル信号ＤＯＵＴ［０］を生成する。なお、エンコーダ６７および下位カウンタ６８は、生成するデジタル信号ＤＯＵＴのビット数が、従来のデータ処理回路（例えば、図２０に示したエンコーダ９２および下位カウンタ９３）と異なるが、その動作は、従来のデータ処理回路における動作と同様である。
【０２０８】
このような構成によって、データ処理回路６００では、２相の多相クロックＤＵの位相の状態を数値化することによって、２進化した４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を生成して出力する。
【０２０９】
なお、本第６の実施形態のデータ処理回路６００では、データ選択部６０５がエッジ検出部６０６に接続する読み出しラインを選択する構成として、ＥＸＯＲ回路６２およびＥＸＯＲ回路６３と、スイッチ６４と、スイッチ群６０５１およびスイッチ群６０５２とを備えた場合について説明した。しかし、エッジ検出部６０６に接続する読み出しラインＯＬＯを選択する構成は、上述した構成に限定されるものではなく、いかなる構成であってもよい。例えば、スイッチ群６０５１およびスイッチ群６０５２では、２つの入力から１つの出力を選択するスイッチを６個使用して機能を実現していたが、４つの入力から１つの出力を選択するスイッチを２個使用して、同様の機能を実現する構成にすることもできる。
【０２１０】
また、本第６の実施形態のデータ処理回路６００では、デジタル生成部６０７が、エンコーダ６７と下位カウンタ６８とを用いて、デジタル信号ＤＯＵＴ［０］を生成する場合の構成を示したが、デジタル信号ＤＯＵＴ［０］を生成する構成は、上述した構成に限定されるものではなく、いかなる構成や方法によってデジタル信号ＤＯＵＴ［０］を生成してもよい。例えば、デジタル信号ＤＯＵＴ［３：１］と同様に、論理演算によってデジタル信号ＤＯＵＴ［０］を生成する構成にすることもできる。
【０２１１】
次に、本第６の実施形態のデータ処理回路６００がデジタル信号ＤＯＵＴ［３：０］を生成する際のデータ処理方法について説明する。なお、本第６の実施形態のデータ処理回路６００に入力される多相クロックＤＵやラッチクロックＬＡＴＣＬＫとＤＬＹＣＬＫとのタイミング、および本第６の実施形態のデータ処理回路６００によって多相クロックＤＵの位相の状態を２進化する動作のタイミングは、図６および図７で示した第２の実施形態のデータ処理回路２００のそれぞれのタイミングチャートと同様に考えることができる。従って、本第６の実施形態のデータ処理回路６００における多相クロックＤＵやラッチクロックＬＡＴＣＬＫとＤＬＹＣＬＫとのタイミング、および多相クロックＤＵの位相の状態を２進化する動作のタイミングに関する詳細な説明は省略し、データ処理回路６００によるデータ処理において生成する１６通りのデジタル信号ＤＯＵＴ［３：０］について説明する。
【０２１２】
図１８は、本第６の実施形態のデータ処理回路６００に備えたラッチ回路６１の出力と各構成要素の出力との関係を示した真理値表である。図１８には、データ処理回路６００に入力される合計１６通りの多相クロックＤＵ［１：０］のそれぞれの状態におけるラッチ回路６１の出力信号ＤＯ、出力信号ＤＰ、出力信号ＤＱ、および出力信号ＤＲと、データ選択部６０５内のスイッチ６４、スイッチ群６０５１、およびスイッチ群６０５２の状態と、エッジ検出部６０６内のスイッチ６０６２の状態と、デジタル信号ＤＯＵＴ［３：０］との関係を示している。
【０２１３】
図１８に示したように、エッジ検出部６０６内のスイッチ６０６２の状態は、ラッチ回路６１の出力信号ＤＯ［１］の値によって、２通りの状態に分けることができる。また、データ選択部６０５内のスイッチ６４の状態は、ラッチ回路６１の出力信号ＤＰ［１］の値と出力信号ＤＲ［１］の値とによって、２通りの状態に分けることができる。また、データ選択部６０５内のスイッチ群６０５１およびスイッチ群６０５２の状態は、ラッチ回路６１の出力信号ＤＰ［１］の値と、出力信号ＤＲ［１］の値と、出力信号ＤＯ［１］の値または出力信号ＤＱ［１］の値によって、４通りの状態に分けることができる。すなわち、データ処理回路６００によるデータ処理の各状態は、エッジ検出部６０６内のスイッチ６０６２状態と、データ選択部６０５内のスイッチ６４、スイッチ群６０５１、およびスイッチ群６０５２の各状態とによって、８通りの状態に分けることができる。そして、この８通りの状態から、多相クロックＤＵ［１：０］における１６通りのそれぞれの状態を判別することができる。
【０２１４】
例えば、状態Ｎｏ＝１１のとき、ラッチ回路６１の出力信号ＤＯ［１］＝“０”と、出力信号ＤＰ［１］＝“０”と、出力信号ＤＲ［１］＝“０”とによって、データ選択部６０５内のスイッチ群６０５１とスイッチ群６０５２とは“Ｌｏｗ”＝“０”となり、エッジ検出部６０６内のスイッチ６０６２は“Ｌｏｗ”＝“０”となる。これにより、データ選択部６０５は、読み出しラインＯＬＰ［１：０］をエッジ検出部６０６に接続し、エッジ検出部６０６は、接続された読み出しラインＯＬＰ［１：０］の信号に含まれる多相クロックＤＵの立ち上がりエッジのタイミングを表すクロックＲＣＬＫを出力する。これにより、デジタル生成部６０７は、デジタル信号ＤＯＵＴ［３：０］＝“１０１１”（１０進数表記で“１１”）を出力する。
【０２１５】
上記に述べたとおり、本第６の実施形態のデータ処理回路６００では、第２の実施形態のデータ処理回路２００よりもラッチユニット群６０４１の個数を増やした。これにより、データ処理回路６００の動作状態を、図１８に示したように、エッジ検出部６０６内のスイッチ６０６２状態と、データ選択部６０５内のスイッチ６４、スイッチ群６０５１、およびスイッチ群６０５２の各状態とによって、第２の実施形態のデータ処理回路２００よりも多い、８通りの状態に分けることができる。このことにより、データ処理回路６００に入力される合計１６通りの多相クロックＤＵ［１：０］の状態を、２通りずつの状態に切り分けることができる。このため、本第６の実施形態のデータ処理回路６００では、ラッチ部６０４が、ラッチユニット群６０４１に備えた各ラッチ回路６１がラッチした出力信号ＤＯ［１：０］、出力信号ＤＰ［１：０］、出力信号ＤＱ［１：０］、または出力信号ＤＲ［１：０］のいずれか２ビットの出力信号ＤＯのみを出力すればよくなる。これにより、第２の実施形態のデータ処理回路２００では、読み出しスイッチ信号ＳＷ１とＳＷ２とのそれぞれの信号が３本ずつ必要であったのに対して、本第６の実施形態のデータ処理回路６００では、読み出しスイッチ信号をそれぞれ２本ずつ削減して１本ずつにすることができる。
【０２１６】
これにより、本第６の実施形態のデータ処理回路６００では、第２の実施形態のデータ処理回路２００が４ｂｉｔ全ての出力信号ＤＯまたは出力信号ＤＰを読み出すために必要な時間よりも短い時間で、出力信号ＤＯ、出力信号ＤＰ、出力信号ＤＱ、または出力信号ＤＲのいずれか２ｂｉｔの出力信号を読み出すことができ、データ処理時間を短縮することができる。
【０２１７】
また、本第６の実施形態のデータ処理回路６００では、遅延部６０１と、遅延部６０２と、遅延部６０３とを備える。これにより、多相クロックＤＵの相の数を、第５の実施形態のデータ処理回路５００における８相から、１／４の２相にすることができる。このことにより、本第６の実施形態のデータ処理回路６００では、第５の実施形態のデータ処理回路５００よりも、データ処理を行うために入力する多相クロックＤＵの生成を容易にすることができ、データ処理のさらなる高速化への対応を可能にすることができる。
【０２１８】
このように、本第６の実施形態のデータ処理回路６００では、図２０に示した従来のデータ処理回路９００と同様に、データ処理回路６００に入力される合計１６通りの多相クロックＤＵの位相の状態を表す４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］を出力する性能を損なうことなく、従来のデータ処理回路９００よりもデータ処理時間を短縮することができる。また、本第６の実施形態のデータ処理回路６００では、第２の実施形態のデータ処理回路２００と同様に、ラッチ回路６１の個数、および読み出しスイッチ信号ＳＷ１とＳＷ２との本数を削減することができるため、従来のデータ処理回路９００よりもデータ処理回路６００自体の回路規模を削減することができる。
【０２１９】
また、本第６の実施形態のデータ処理回路６００では、４ｂｉｔのデジタル信号ＤＯＵＴ［３：０］の内、上位の３ｂｉｔ（デジタル信号ＤＯＵＴ［３：１］）または全てのビット（デジタル信号ＤＯＵＴ［３：０］）を、ラッチ部６０４から出力された信号または論理演算の演算結果によって確定することができる。これにより、本第６の実施形態のデータ処理回路６００では、カウントクロックＣＮＴＣＬＫの“Ｈｉｇｈ”の回数をカウントする下位カウンタ６８のビット数を、従来のデータ処理回路９００の４ｂｉｔに対して、３ｂｉｔ削減することができる。または、下位カウンタ６８を備えない構成にすることができる。このことにより、本第６の実施形態のデータ処理回路６００では、下位カウンタ６８を、４ｂｉｔのカウンタから１ｂｉｔのカウンタに変更、またはエッジ検出部６０６、エンコーダ６７、および下位カウンタ６８を削除することができ、従来のデータ処理回路９００よりもデータ処理回路６００自体の回路規模や消費電力を削減することができる。
【０２２０】
上記に述べたとおり、第１〜第６の実施形態のデータ処理回路では、ラッチ部に備える各ラッチ回路をまとめた複数のラッチユニット群を構成する。そして、ラッチユニット群を選択することによって、多相クロックＤＵのそれぞれの相のクロック信号の状態を表す出力信号を、いずれか１つのラッチユニット群内のラッチ回路のみから読み出す。これにより、デジタル信号の生成のために用いる出力信号の読み出しに要する時間を短縮することができる。これにより、第１〜第６の実施形態のデータ処理回路では、従来のデータ処理回路が生成するデジタル信号と同じ分解能を確保した状態で、従来のデータ処理回路よりもデータ処理時間を短縮することができる。
【０２２１】
第１〜第６の実施形態のデータ処理回路をＡ／Ｄ変換回路に採用することによって、Ａ／Ｄ変換回路によるアナログデジタル変換の精度を同じにした状態で、アナログデジタル変換の処理速度を高速化したＡ／Ｄ変換回路を実現することができる。また、第１〜第６の実施形態のデータ処理回路を採用したＡ／Ｄ変換回路を固体撮像装置に内蔵することによって、より高速な固体撮像装置を実現することができる。
【０２２２】
＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。図１９は、本発明の実施形態におけるデータ処理回路を備えたＡ／Ｄ変換回路を内蔵した固体撮像装置の概略構成を示したブロック図である。図１９に示した固体撮像装置７００は、垂直走査回路７０１と、画素アレイ部７０２と、アナログ信号処理回路７０３と、参照信号生成部（以下、「ＤＡＣ」という）７０４と、クロック生成回路７０５と、カラムＡ／Ｄ変換回路７０６と、水平走査回路７０７と、制御回路７０８と、を備えている。
【０２２３】
固体撮像装置７００は、画素アレイ部７０２内の各画素７１から出力されたそれぞれのアナログ信号Ｖｉｎを、アナログ信号処理回路７０３によって雑音（ノイズ）を除去した後に、カラムＡ／Ｄ変換回路７０６内に備えたそれぞれのアナログデジタル変換器（以下、「Ａ／Ｄ変換回路」という）７０９によってアナログデジタル変換し、デジタル信号Ｄｏｕｔとして順次出力する。
【０２２４】
垂直走査回路７０１は、制御回路７０８から入力された制御信号に応じて、画素アレイ部７０２内の画素７１を画素アレイ部７０２の行単位で選択し、選択した行の各画素７１で生成された光電変換信号をアナログ信号処理回路７０３に出力させる。なお、以下の説明においては、画素アレイ部７０２のある行が選択されてから、次の行が選択されるまでの期間を「水平期間」という。
【０２２５】
画素アレイ部７０２は、複数の画素７１を行方向および列方向の二次元的に配置した画素アレイである。画素７１のそれぞれは、フォトダイオードを備え、それぞれの画素７１に備えたフォトダイオードは、一定の蓄積時間内に入射した光量に応じた光電変換信号を発生する。そして、画素アレイ部７０２は、垂直走査回路７０１からの選択に応じて、選択された画素７１が発生した光電変換信号を、アナログ信号処理回路７０３に出力する。
【０２２６】
アナログ信号処理回路７０３は、制御回路７０８から入力された制御信号に応じて、画素アレイ部７０２から入力された光電変換信号からリセット雑音と１／ｆ雑音とを除去するノイズ除去を行った後、ノイズ除去後の光電変換信号を増幅する。アナログ信号処理回路７０３は、増幅した光電変換信号（画素信号）を、アナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路７０６に出力する。
【０２２７】
ＤＡＣ７０４は、制御回路７０８から入力された制御信号に応じて、それぞれの水平期間において、時間に対して一定の割合で電圧値が変化（増加または減少）する参照信号（アナログ信号）であるランプ波Ｖｒａｍｐを生成する。そして、ＤＡＣ７０４は、生成したランプ波ＶｒａｍｐをカラムＡ／Ｄ変換回路７０６に出力する。
【０２２８】
クロック生成回路７０５は、カラムＡ／Ｄ変換回路７０６がアナログデジタル変換する際に用いる多相クロックＤＵを生成する。そして、クロック生成回路７０５は、生成した多相クロックＤＵをカラムＡ／Ｄ変換回路７０６に出力する。
【０２２９】
カラムＡ／Ｄ変換回路７０６は、コンパレータ（比較器）７２と、デジタル信号生成回路７３と、メモリ７４とを備えた同じ構成のＡ／Ｄ変換回路７０９を、画素アレイ部７０２の列の数だけ複数備えている。画素アレイ部７０２の各列に対応したそれぞれのＡ／Ｄ変換回路７０９は、制御回路７０８から入力された制御信号に応じて、それぞれの水平期間において入力されたアナログ信号Ｖｉｎをアナログデジタル変換し、アナログ信号Ｖｉｎの大きさに応じたデジタル信号Ｄｏｕｔを順次出力する。
【０２３０】
コンパレータ７２は、アナログ信号処理回路７０３から入力されたアナログ信号Ｖｉｎの電圧値と、ＤＡＣ７０４から入力されたランプ波Ｖｒａｍｐの電圧値との比較処理を行う。コンパレータ７２による比較処理では、アナログ信号Ｖｉｎの電圧値とランプ波Ｖｒａｍｐの電圧値とが同じ値になったタイミングで、電圧値が一致したことを表す、すなわち、コンパレータ７２が比較処理を完了したことを表すラッチクロックＬＡＴＣＬＫを出力する。
【０２３１】
デジタル信号生成回路７３は、ランプ波Ｖｒａｍｐの初期値のタイミングから比較処理が完了したタイミングまでの時間を数値化（２進化）した、デジタル信号を生成する。デジタル信号生成回路７３は、上位カウンタ（不図示）とデータ処理回路（不図示）とを備えている。上位カウンタは、デジタル信号生成回路７３が生成するデジタル信号における上位ビットの信号を生成する。また、データ処理回路は、デジタル信号生成回路７３が生成するデジタル信号における下位ビットの信号を生成する。データ処理回路は、第１の実施形態のデータ処理回路１００、第２の実施形態のデータ処理回路２００、第３の実施形態のデータ処理回路３００、第４の実施形態のデータ処理回路４００、第５の実施形態のデータ処理回路５００、または第６の実施形態のデータ処理回路６００のいずれかのデータ処理回路である。
【０２３２】
メモリ７４は、デジタル信号生成回路７３が数値化したデジタル信号を保持し、保持したデジタル信号を、アナログ信号処理回路７０３から入力されたアナログ信号Ｖｉｎの大きさに応じて生成したデジタル信号Ｄｏｕｔとして出力する。
【０２３３】
水平走査回路７０７は、カラムＡ／Ｄ変換回路７０６内に備えたそれぞれのＡ／Ｄ変換回路７０９によってアナログデジタル変換されたデジタル信号Ｄｏｕｔを、画素アレイ部７０２の列単位で選択し、選択した列のデジタル信号Ｄｏｕｔを、固体撮像装置７００に入射した光量に応じたデジタル信号Ｄｏｕｔとして順次出力する。
【０２３４】
このような構成によって、固体撮像装置７００では、画素アレイ部７０２内の各画素７１が生成した光電変換信号に対してアナログ信号処理回路７０３が各種の信号処理を行って、アナログ信号Ｖｉｎを取得する。その後、カラムＡ／Ｄ変換回路７０６が、取得したアナログ信号Ｖｉｎを行単位でアナログデジタル変換して、デジタル信号Ｄｏｕｔを生成する。そして、水平走査回路７０７が、カラムＡ／Ｄ変換回路７０６が生成したデジタル信号Ｄｏｕｔを、列毎に順次出力することによって、画素アレイ部７０２内の全ての画素７１に対応したデジタル信号Ｄｏｕｔを出力する。
【０２３５】
上記に述べたとおり、本第７の実施形態の固体撮像装置７００では、カラムＡ／Ｄ変換回路７０６に備えたそれぞれのＡ／Ｄ変換回路７０９内のデジタル信号生成回路７３に、デジタル信号Ｄｏｕｔの下位ビットの信号を生成するデータ処理回路として、第１〜第６の実施形態のデータ処理回路を備える。これにより、それぞれのＡ／Ｄ変換回路７０９内のデジタル信号生成回路７３は、従来と同じ分解能を確保した状態で、従来よりも短いデータ処理時間で、デジタル信号Ｄｏｕｔの下位ビットの信号を生成することができ、Ａ／Ｄ変換回路７０９は、アナログデジタル変換に要する時間を短縮することができる。このことにより、本第７の実施形態の固体撮像装置７００では、図２０に示した従来のデータ処理回路９００を採用したＡ／Ｄ変換回路を各列に備えた従来の固体撮像装置に比べて、全ての画素７１に入射した光量に応じたデジタル信号Ｄｏｕｔを生成するデータ処理の時間を短縮することができる。
【０２３６】
なお、本第７の実施形態の固体撮像装置７００では、カラムＡ／Ｄ変換回路７０６内に、画素アレイ部７０２の列（カラム）の数だけ、同じ構成のＡ／Ｄ変換回路７０９を複数配置した場合について説明したが、固体撮像装置７００内に備えるＡ／Ｄ変換回路７０９の配置は、本第７の実施形態の固体撮像装置７００の配置に限定されるものではない。例えば、画素アレイ部７０２の複数の列（カラム）に対して１つのＡ／Ｄ変換回路７０９を配置した構成にすることもできる。この場合でも、本第７の実施形態の固体撮像装置７００と同様に、全ての画素７１に入射した光量に応じたデジタル信号Ｄｏｕｔを生成するデータ処理の時間を短縮することができる。
【０２３７】
上記に述べたとおり、本発明を実施するための形態によれば、データ処理回路のラッチ部に備える各ラッチ回路（ラッチユニット）を、複数個まとめた複数のラッチユニット群を構成し、デジタル信号を生成する際に、いずれかのラッチユニット群を選択することによって、デジタル信号の生成のために用いる出力信号の読み出しに要する時間を短縮することができる。これにより、本発明を実施するための形態では、デジタル信号を生成するデータ処理の時間を短縮することができる。
【０２３８】
また、本発明のデータ処理回路を、Ａ／Ｄ変換回路に採用することによって、Ａ／Ｄ変換回路によるアナログデジタル変換のデータ処理の時間を短縮することができる。また、本発明のデータ処理回路を採用したＡ／Ｄ変換回路を固体撮像装置に内蔵することによって、固体撮像装置の全ての画素７１に入射した光量に応じたデジタル信号を生成するデータ処理の時間を短縮することができる。
【０２３９】
なお、本実施形態においては、データ処理回路が、１６通りの多相クロックの位相の状態を表す４ｂｉｔのデジタル信号を生成する場合について説明した。しかし、データ処理回路が生成するデジタル信号のビット数は、本発明を実施するための形態に限定されるものではなく、データ処理回路が他のビット数のデジタル信号を生成する場合であっても、本発明の考え方を適用することができる。
【０２４０】
また、本実施形態においては、アナログ信号処理回路７０３が、画素アレイ部７０２から入力された光電変換信号に対してノイズ除去を行った後の光電変換信号を増幅し、アナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路７０６に出力する構成の固体撮像装置７００構成の一例について説明した。しかし、固体撮像装置７００の構成は、本発明を実施するための形態に限定されるものではなく、例えば、画素アレイ部７０２、または画素アレイ部７０２内の各画素７１がノイズ除去を行って増幅した光電変換信号を、アナログ信号ＶｉｎとしてカラムＡ／Ｄ変換回路７０６に出力する構成の固体撮像装置であっても、本発明の考え方を適用することができる。
【０２４１】
以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。
【符号の説明】
【０２４２】
１００，２００，３００，４００，５００，６００・・・データ処理回路
１０１，２０２，３０１，４０２，５０１，６０４・・・ラッチ部
ＬＵ，１０１１，２０２１，３０１１，４０２１，５０１１，６０４１・・・ラッチユニット群
ＬＯ，ＬＰ，ＬＱ，ＬＲ，１１，２１，３１，４１，５１，６１・・・ラッチ回路（ラッチユニット）
１０２，２０３，３０２，４０３，５０２，６０５・・・データ選択部
１２，２２，３２，４２，５２，５３，６２，６３・・・ＥＸＯＲ回路
１０２１，２０３１，３０２１，４０３１，５４，６４・・・スイッチ
５０２１，５０２２，６０５１，６０５２・・・スイッチ群
１０３，２０４，５０３，６０６・・・エッジ検出部
１０３１，２０４１，５０３１，６０６１・・・ＡＮＤ回路
１０３２，２０４２，５０３２，６０６２・・・スイッチ
１０４，２０５，３０３，４０４，５０４，６０７・・・デジタル生成部
１３，２５，３３，４３，５５，６７・・・エンコーダ
１４，２６，３４，４４，５６，６８・・・下位カウンタ
２０１，４０１，６０１，６０２，６０３・・・遅延部
２３，２４，６５・・・ＮＯＴ回路
６６・・・ＥＸＯＲ回路
７００・・・固体撮像装置
７０１・・・垂直走査回路
７０２・・・画素アレイ部（画素部）
７１・・・画素
７０３・・・アナログ信号処理回路
７０４・・・ＤＡＣ（参照信号生成部）
７０５・・・クロック生成回路（クロック生成部）
７０６・・・カラムＡ／Ｄ変換回路（アナログデジタル変換器）
７０７・・・水平走査回路
７０８・・・制御回路
７０９・・・Ａ／Ｄ変換回路（アナログデジタル変換器）
７２・・・コンパレータ（比較部，アナログデジタル変換器）
７３・・・デジタル信号生成回路（データ処理回路，アナログデジタル変換器）
７４・・・メモリ
９００・・・データ処理回路
９０１・・・ラッチ部
９０２・・・デジタル生成部
ＬＡＴ，９１・・・ラッチ回路
９２・・・エンコーダ
９３・・・下位カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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