(57)【要約】【課題】ビット線の上部及び側壁に、誘電率が比較的高いシリコン窒化膜を用いると、隣り合う配線の寄生容量が大きくなり、回路動作が不利になることがあった。【解決手段】半導体基板上に側面と上面とが絶縁膜で覆われた複数の導電配線を第１の方向に延在するよう形成する工程と、前記半導体基板上の前記複数の導電配線間をポリマー膜で覆う工程と、前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記半導体基板上に残す工程と、前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に層間絶縁膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記層間絶縁膜を除去する工程と、上面が表れた前記ポリマー膜を除去する工程と、前記ポリマー膜が除去された部分に導電層を埋め込む工程と、を含む。【選択図】図１
2014053361.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に側面と上面とが絶縁膜で覆われた複数の導電配線を第１の方向に延在するよう形成する工程と、
前記半導体基板上の前記複数の導電配線間をポリマー膜で覆う工程と、
前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記半導体基板上に残す工程と、
前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に層間絶縁膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記層間絶縁膜を除去する工程と、
上面が表れた前記ポリマー膜を除去する工程と、
前記ポリマー膜が除去された部分に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜は、シリコン窒化膜よりも誘電率が小さいことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記複数の導電配線を形成する工程では、ポリシリコン膜を堆積する工程と、前記ポリシリコン膜上にシリコン酸化膜を堆積する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記複数の導電配線を形成する工程では、タングステン膜を堆積する工程と、前記タングステン膜上にシリコン酸化膜を堆積する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記複数の導電配線を形成する工程は、ポリシリコン膜とタングステン膜とシリコン酸化膜とをこの順に堆積する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記ポリマー膜で覆う工程では、シリコンを含有するポリマー膜を含む多層膜で覆うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記層間絶縁膜を形成する工程では、ＡＬＤ法によりシリコン酸化膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記導電層を埋め込む工程では、リンがドープされたポリシリコン膜を堆積する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記導電層を埋め込む工程では、タングステンを堆積する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記導電層を埋め込む工程では、リンがドープされたポリシリコン膜を堆積する工程と、前記ポリシリコン膜上にコバルトシリサイドを形成する工程と、前記コバルトシリサイド上にタングステンを形成する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
半導体基板上に、開口部を有する第１層間絶縁膜を形成する工程と、
前記半導体基板上の前記開口部内にて側面と上面とが絶縁膜で覆われた複数の導電配線を第１の方向に延在するよう形成する工程と、
前記第１層間絶縁膜上の前記複数の導電配線間をポリマー膜で覆う工程と、
前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記半導体基板上に残す工程と、
前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に第２層間絶縁膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記第２層間絶縁膜を除去する工程と、
上面が表れた前記ポリマー膜を前記第１層間絶縁膜の上面が表れるまで除去する工程と、
上面が表れた前記第１層間絶縁膜を前記半導体基板の上面が表れるまで除去する工程と、
前記ポリマー膜及び前記第１層間絶縁膜が除去された部分に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
前記絶縁膜は、シリコン窒化膜よりも誘電率が小さいことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
半導体基板上に導電膜と第１シリコン酸化膜とをこの順に堆積する工程と、
前記導電膜と前記第１シリコン酸化膜とを第１の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、
前記複数のビット線を含む前記半導体基板上に第２シリコン酸化膜を堆積する工程と、
エッチバックにより前記複数のビット線の側壁に前記第２シリコン酸化膜を残してサイドウォールを形成する工程と、
前記半導体基板上の前記複数のビット線の間にポリマー膜を塗布する工程と、
前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記半導体基板上に残すとともに、前記半導体基板を露出する工程と、
残った前記ポリマー膜及び前記複数のビット線配線を含む前記半導体基板上に第３シリコン酸化膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記第３シリコン酸化膜を除去する工程と、
前記ポリマー膜を除去して前記半導体基板に通ずる開口部を形成する工程と、
前記半導体基板上の前記開口部内に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記導電膜を堆積する工程では、ポリシリコン膜を堆積することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記導電膜を堆積する工程では、金属膜を堆積することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１６】
前記導電膜を堆積する工程では、ポリシリコン膜上にタングステン膜を堆積することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記第２シリコン酸化膜を堆積する工程では、ＡＬＤ法によりシリコン酸化膜を堆積することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１８】
前記開口部を形成する工程では、前記ポリマー膜をエッチバックすることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１９】
前記導電膜と前記第１の酸化膜とを堆積する工程の前に、前記半導体基板に拡散層を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２０】
前記導電層を埋め込む工程の前に、前記半導体基板に拡散層を形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２１】
前記導電層を埋め込む工程の前に、前記開口部の側壁にシリコン窒化膜のサイドウォールを形成することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項２２】
半導体基板上に、開口部を有する層間シリコン酸化膜を形成する工程と、
前記半導体基板上の前記開口部内にて導電膜と第１シリコン酸化膜とをこの順に堆積する工程と、
前記導電膜と前記第１シリコン酸化膜とを第１の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、
前記複数のビット線を含む前記半導体基板上に第２シリコン酸化膜を堆積する工程と、
エッチバックにより前記複数のビット線の側壁に前記第２シリコン酸化膜を残してサイドウォールを形成する工程と、
前記層間シリコン酸化膜上の前記複数のビット線の間にポリマー膜を塗布する工程と、
前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記層間シリコン酸化膜上に残すとともに、前記層間シリコン酸化膜を露出する工程と、
残った前記ポリマー膜及び前記複数のビット線配線を含む前記層間シリコン酸化膜上に第３シリコン酸化膜を形成する工程と、
前記ポリマー膜の上面が表れるまで前記第３シリコン酸化膜を除去する工程と、
上面が表れた前記ポリマー膜及び前記層間シリコン酸化膜を除去して前記半導体基板に通ずる他の開口部を形成する工程と、
前記半導体基板上の前記他の開口部内に導電層を埋め込む工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭ（Dynamic Random Access Memory）等の素子を有する半導体装置においては、ビット線では導電膜の上部及び側壁にマスク膜及びサードウォールとなるシリコン窒化膜を形成し、当該シリコン窒化膜上に層間絶縁膜となるシリコン酸化膜を形成していた。ビット線の上部及び側壁のシリコン窒化膜のエッチングレートが層間絶縁膜となるシリコン酸化膜のエチングレートより遅いことを利用して、セルフアラインで層間絶縁膜となるシリコン酸化膜に容量コンタクトを形成していた。
【０００３】
例えば、特許文献１では、導電膜（下から底部導電膜、金属膜が積層したもの）の上部にシリコン窒化膜からなるマスク膜を有するビット線をパターニングし、その後、ビット線を覆うようにシリコン窒化膜を成膜し、その後、当該シリコン窒化膜をエッチングすることにより導電膜の側壁にシリコン窒化膜からなるサイドウォールを形成する。ビット線を含む全面にシリコン窒化膜からなるライナ膜を形成し、その後、当該ライナ膜上におけるビット線間にＳＯＤ（spin on dielectric）よりなる堆積膜を堆積して改質し、その後、ビット線及び堆積膜を含む全面にシリコン酸化膜からなる層間絶縁膜を形成し、その後、セルフアラインで半導体基板に通ずる開口を形成し、その後、当該開口の内壁にシリコン窒化膜からなるサイドウォールを形成し、その後、当該開口の底部にポリシリコン膜を埋め込むことが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−８４７３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本願発明者により与えられる。
【０００６】
しかしながら、ビット線の上部及び側壁に、誘電率が比較的高いシリコン窒化膜を用いると、隣り合う配線の寄生容量が大きくなり、回路動作が不利になることがある。
【課題を解決するための手段】
【０００７】
第１の視点においては、半導体装置の製造方法において、半導体基板上に側面と上面とが絶縁膜で覆われた複数の導電配線を第１の方向に延在するよう形成する工程と、前記半導体基板上の前記複数の導電配線間をポリマー膜で覆う工程と、前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記半導体基板上に残す工程と、前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に層間絶縁膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記層間絶縁膜を除去する工程と、上面が表れた前記ポリマー膜を除去する工程と、前記ポリマー膜が除去された部分に導電層を埋め込む工程と、を含むことを特徴とする。
【０００８】
第２の視点においては、半導体装置の製造方法において、半導体基板上に、開口部を有する第１層間絶縁膜を形成する工程と、前記半導体基板上の前記開口部内にて側面と上面とが絶縁膜で覆われた複数の導電配線を第１の方向に延在するよう形成する工程と、前記第１層間絶縁膜上の前記複数の導電配線間をポリマー膜で覆う工程と、前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記半導体基板上に残す工程と、前記ポリマー膜及び前記複数の導電配線を含む前記半導体基板上に第２層間絶縁膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記第２層間絶縁膜を除去する工程と、上面が表れた前記ポリマー膜を前記第１層間絶縁膜の上面が表れるまで除去する工程と、上面が表れた前記第１層間絶縁膜を前記半導体基板の上面が表れるまで除去する工程と、前記ポリマー膜及び前記第１層間絶縁膜が除去された部分に導電層を埋め込む工程と、を含むことを特徴とする。
【０００９】
第３の視点においては、半導体装置の製造方法において、半導体基板上に導電膜と第１シリコン酸化膜とをこの順に堆積する工程と、前記導電膜と前記第１シリコン酸化膜とを第１の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、前記複数のビット線を含む前記半導体基板上に第２シリコン酸化膜を堆積する工程と、エッチバックにより前記複数のビット線の側壁に前記第２シリコン酸化膜を残してサイドウォールを形成する工程と、前記半導体基板上の前記複数のビット線の間にポリマー膜を塗布する工程と、前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記半導体基板上に残すとともに、前記半導体基板を露出する工程と、残った前記ポリマー膜及び前記複数のビット線配線を含む前記半導体基板上に第３シリコン酸化膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記第３シリコン酸化膜を除去する工程と、前記ポリマー膜を除去して前記半導体基板に通ずる開口部を形成する工程と、前記半導体基板上の前記開口部内に導電層を埋め込む工程と、を含むことを特徴とする。
【００１０】
第４の視点においては、半導体装置の製造方法において、半導体基板上に、開口部を有する層間シリコン酸化膜を形成する工程と、前記半導体基板上の前記開口部内にて導電膜と第１シリコン酸化膜とをこの順に堆積する工程と、前記導電膜と前記第１シリコン酸化膜とを第１の方向に延在するようパターニングすることにより複数のビット線を形成する工程と、前記複数のビット線を含む前記半導体基板上に第２シリコン酸化膜を堆積する工程と、エッチバックにより前記複数のビット線の側壁に前記第２シリコン酸化膜を残してサイドウォールを形成する工程と、前記層間シリコン酸化膜上の前記複数のビット線の間にポリマー膜を塗布する工程と、前記ポリマー膜を前記第１の方向と交差する第２の方向にパターニングして前記層間シリコン酸化膜上に残すとともに、前記層間シリコン酸化膜を露出する工程と、残った前記ポリマー膜及び前記複数のビット線配線を含む前記層間シリコン酸化膜上に第３シリコン酸化膜を形成する工程と、前記ポリマー膜の上面が表れるまで前記第３シリコン酸化膜を除去する工程と、上面が表れた前記ポリマー膜及び前記層間シリコン酸化膜を除去して前記半導体基板に通ずる他の開口部を形成する工程と、前記半導体基板上の前記他の開口部内に導電層を埋め込む工程と、を含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ビット線の上面、側壁に形成される絶縁膜に、シリコン窒化膜よりも誘電率が小さい絶縁膜を用いることにより、従来技術より寄生容量は小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】実施形態１に係る半導体装置のメモリセル部の構成を模式的に示した図２の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２】実施形態１に係る半導体装置のメモリセル部の構成を模式的に示した図１に対応する部分平面図である。
【図３】実施形態１に係る半導体装置の製造方法を模式的に示した図４の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図４】実施形態１に係る半導体装置の製造方法を模式的に示した図３に対応する部分平面図である。
【図５】実施形態１に係る半導体装置の製造方法を模式的に示した図３に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図６】実施形態１に係る半導体装置の製造方法を模式的に示した図５に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図７】実施形態１に係る半導体装置の製造方法を模式的に示した図６に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図８】実施形態１に係る半導体装置の製造方法を模式的に示した図７に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図９】実施形態１に係る半導体装置の製造方法を模式的に示した図８に対応する部分平面図である。
【図１０】実施形態１に係る半導体装置の製造方法を模式的に示した図８に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図１１】実施形態１に係る半導体装置の製造方法を模式的に示した図１０に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図１２】実施形態１に係る半導体装置の製造方法を模式的に示した図１１に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図１３】実施形態１に係る半導体装置の製造方法を模式的に示した図１２に対応する部分平面図である。
【図１４】実施形態１に係る半導体装置の製造方法を模式的に示した図１２に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図１５】実施形態１に係る半導体装置の製造方法を模式的に示した図１４に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図１６】実施形態１に係る半導体装置の製造方法を模式的に示した図１５に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図１７】実施形態１に係る半導体装置の製造方法を模式的に示した図１６に対応する部分平面図である。
【図１８】実施形態１に係る半導体装置の製造方法を模式的に示した図１７に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図１９】実施形態１に係る半導体装置の製造方法を模式的に示した図１８に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２０】実施形態１に係る半導体装置の製造方法を模式的に示した図１９に対応する部分平面図である。
【図２１】実施形態１に係る半導体装置の製造方法を模式的に示した図１９に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２２】実施形態１に係る半導体装置の製造方法を模式的に示した図２１に対応する部分平面図である。
【図２３】実施形態１に係る半導体装置の製造方法を模式的に示した図２２に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２４】実施形態１に係る半導体装置の製造方法を模式的に示した図２３に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２５】実施形態１に係る半導体装置の製造方法を模式的に示した図２４に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２６】実施形態１に係る半導体装置の製造方法を模式的に示した図２５に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２７】実施形態１に係る半導体装置の製造方法を模式的に示した図２６に対応する部分平面図である。
【図２８】実施形態１に係る半導体装置の製造方法を模式的に示した図２６に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図２９】実施形態１に係る半導体装置の製造方法を模式的に示した図２８に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図３０】実施形態１に係る半導体装置の製造方法を模式的に示した図２９に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図３１】実施形態１に係る半導体装置の製造方法を模式的に示した図３０に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【図３２】実施形態１に係る半導体装置の製造方法を模式的に示した図３１に続く（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。
【発明を実施するための形態】
【００１３】
［実施形態１］
実施形態１に係る半導体装置について図面を用いて説明する。ここでは、半導体装置がＤＲＡＭ（Dynamic Random Access Memory）の場合を一例にして説明する。
【００１４】
図１は、実施形態１に係る半導体装置のメモリセル部の構成を模式的に示した図２の（ａ）Ａ−Ａ´間の断面図、（ｂ）Ｂ−Ｂ´間の断面図である。図２は、実施形態１に係る半導体装置のメモリセル部の構成を模式的に示した図１に対応する部分平面図である。なお、図２では、構成要素の配置状況を明確にするため、容量コンタクトパッド４２上に位置するキャパシタ（図１の４８）とキャパシタ上に位置する上部金属配線（図１の５１）を省略している。また、図１（ａ）はＹ方向に平行な断面となっているが、図１（ｂ）は厳密にはＸ方向からずれているものの、本説明ではＸ方向として記載する。また、本実施形態のＤＲＡＭ１００では、ベースとなる半導体基板にシリコン基板１を用いるものとする。さらに、単体の半導体基板だけでなく、半導体基板上に半導体デバイスが製造される過程の状態、および半導体基板上に半導体デバイスが形成された状態を含めて、ウェハと総称する。
【００１５】
ＤＲＡＭ１００には、シリコン基板１にプレーナ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（以下では、ＭＯＳトランジスタと称する）が設けられているので、始めにＭＯＳトランジスタの構成について説明する。
【００１６】
ＭＯＳトランジスタは、シリコン基板１の素子分離領域となるＳＴＩ（Shallow Trench Isolation）９に囲まれた活性領域１Ａに設けられている。なお、ＳＴＩ９は、シリコン基板１に形成された溝内に、絶縁膜６と絶縁膜７を積層させたものである。ＭＯＳトランジスタは、活性領域１Ａに設けられた溝の内壁を覆っているゲート絶縁膜１６と、ゲート絶縁膜１６の上面部と一部の側面部を覆っている介在層１７と、介在層１７の内側に設けられた埋込ワード線２３及び埋込配線２２となる導電膜１８及び導電膜１８Ａと、低濃度不純物拡散層１１に設けられたソース領域及びドレイン領域となる不純物拡散層２６及び不純物拡散層３７とを有する構成となっている。低濃度不純物拡散層１１は、ゲート絶縁膜１６が設けられた領域を除いた活性領域１Ａの上部に設けられており、シリコン基板１に多く含まれる導電性不純物とは反対の導電型の不純物が拡散して形成された層である。また、導電膜１８、１８Ａは、その上面がライナ膜２０と埋込絶縁膜２１で覆われている。図１（ｂ）に示す活性領域１Ａには、説明の便宜上、埋込ワード線２３を有する２個のＭＯＳトランジスタを表しているが、実際のＤＲＡＭにおけるセルアレイ部には、数千〜数十万個のＭＯＳトランジスタが配置されている。なお、図１（ｂ）に示す埋込配線２２は、埋込ワード線２３と同じ構造であるが、ワード線として機能するものではなく、ＭＯＳトランジスタを電気的に分離する機能がある。埋込配線２２では、その電圧を所定の値に維持することにより、寄生トランジスタがオフ状態となるので、同一の活性領域１Ａ上で隣接するＭＯＳトランジスタを電気的に分離することができる。
【００１７】
次に、上記ＭＯＳトランジスタの上方における構成を説明する。
【００１８】
ＤＲＡＭ１００のセルアレイ部には、上記ＭＯＳトランジスタおよびキャパシタ４８を有するメモリセルが複数設けられている。キャパシタ４８は、シリンダ型のキャパシタであり、下部電極４５、容量絶縁膜４６および上部電極４７で構成されている。なお、下部電極４５は、筒部の底面が塞がったシリンダ形状で、内壁と外壁を有しており、内壁側は容量絶縁膜４６を介して上部電極４７が埋め込まれている。不純物拡散層２６は、不純物拡散層２６上に設けられた導電膜２７に接続されている。ここで導電膜２７は、導電膜２７上に設けられた導電膜２８と共にビット線３０を構成している。また、ビット線３０の上面はマスク膜２９で覆われており、ビット線３０及びマスク膜２９の側面部はサイドウォール絶縁膜３１で覆われている。マスク膜２９及びサイドウォール絶縁膜３１は、シリコン酸化膜である。ＭＯＳトランジスタの不純物拡散層３７は、不純物拡散層３７上に設けられた容量コンタクトプラグ４１及び容量コンタクトパッド４２を介して、下部電極４５に電気的に接続されている。ここで、容量コンタクトプラグ４１は、導電膜３８と導電膜４０との間に介在層３９を挿入した積層構造となっており、その側面部はサイドウォール絶縁膜３６で覆われている。また、容量コンタクトパッド４２は、キャパシタ４８と容量コンタクトプラグ４１とのアライメントマージンを確保するために設けられているので、容量コンタクトプラグ４１の上面の全てを覆っている必要は無く、容量コンタクトプラグ４１上に位置して、少なくともその一部と接続していればよい。
【００１９】
ビット線３０及びマスク膜２９並びに容量コンタクトプラグ４１は、第１層間絶縁膜２４及び第２層間絶縁膜３２で埋設されている。さらに、容量コンタクトパッド４２は、第２層間絶縁膜３２を保護するためのストッパ膜４３で覆われている。ストッパ膜４３上には、第３層間絶縁膜４４が設けられている。第３層間絶縁膜４４及びストッパ膜４３には、容量コンタクトパッド４２に通ずるシリンダホール４４Ａが形成されている。シリンダホール４４Ａは下部電極４５で覆われているので、下部電極４５の外壁は、第３層間絶縁膜４４とストッパ膜４３に接している。第３層間絶縁膜４４の上面は、容量絶縁膜４６で覆われている。容量絶縁膜４６の露出面（上面乃至側壁面）は、上部電極４７で覆われている。容量絶縁膜４６及び上部電極４７は、隣り合う所定のキャパシタ４８において共通である。
【００２０】
上部電極４７は、第４層間絶縁膜４９で覆われている。第４層間絶縁膜４９には、上部電極４７に通ずるコンタクトプラグ５０が設けられている。さらに、第４層間絶縁膜４９上には、上部金属配線５１が設けられている。キャパシタ４８の上部電極４７は、コンタクトプラグ５０を介して、上部金属配線５１と接続されている。なお、上部金属膜５１を含む第４層間絶縁膜４９は、保護膜５２で覆われている。
【００２１】
以上のように、本実施形態におけるＭＯＳトランジスタは、埋込ワード線２３を有しており、プレーナ型ＭＯＳトランジスタよりも、セルアレイ部における占有面積の縮小化に有効な構成となっている。
【００２２】
次に、実施形態１に係る半導体装置（ＤＲＡＭ１００）の製造方法について図面を用いて説明する。図３〜図３２は、実施形態１に係る半導体装置の製造方法を模式的に示した断面図又は部分平面図である。なお、図３、図５−図８、図１０−図１２、図１４−図１６、図１８−図１９、図２１、図２３−図２６、図２８−図３２において、（ａ）は図１のＡ−Ａ´間に相当する断面、（ｂ）は図１のＢ−Ｂ´間に相当する断面を示している。なお、図１と同様に、（ａ）はＹ方向に平行な断面となっており、（ｂ）もＸ方向に平行な断面として記載している。また、各々の図を補足するため、図４、図９、図１３、図１７、図２０、図２２、図２７は、図２に相当する領域の部分平面図であり、それぞれ図３、図８、図１２、図１６、図１９、図２１、図２６に対応する。
【００２３】
Ｐ型のシリコン基板１上に、熱酸化法によるシリコン酸化膜（ＳｉＯ２）である犠牲膜２と、熱ＣＶＤ（Chemical Vapor Deposition）法によるシリコン窒化膜（Ｓｉ３Ｎ４）であるマスク膜３を順次堆積し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、マスク膜３及び犠牲膜２並びにシリコン基板１のパターニングを行うことで、活性領域１Ａを区画するための素子分離溝４（トレンチ）をシリコン基板１に形成する（ステップＡ１；図３、図４参照）。
【００２４】
ここで、素子分離溝４は、Ｘ方向に延在するライン状のパターンとして形成される。活性領域１Ａとなる領域は、マスク膜３で覆われている。
【００２５】
次に、熱酸化法によって、シリコン基板１及びマスク膜３の表面に、シリコン酸化膜である絶縁膜６を形成し、その後、熱ＣＶＤ法によって、シリコン窒化膜である絶縁膜７を素子分離溝４の内部を充填するように堆積し、その後、エッチバックを行うことによって、素子分離溝４の内部にのみ絶縁膜７を残存させる（ステップＡ２；図５参照）。
【００２６】
次に、プラズマＣＶＤ法によって、シリコン酸化膜である埋込膜８を素子分離溝４の内部を充填するように堆積し、その後、ステップＡ１（図３参照）で形成したマスク膜３が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、埋込膜８の表面を平坦化する（ステップＡ３；図６参照）。
【００２７】
次に、ウェットエッチングによって、マスク膜（図６の３）及び犠牲膜（図６の２）を除去し、さらに素子分離溝４の表面における埋込膜８をシリコン基板１の表面の位置と概略同等になるようにシリコン基板１の表面を露出させ、その後、熱酸化法によって、シリコン基板１及び埋込膜８の上面にシリコン酸化膜である犠牲膜１０を形成し、その後、低濃度のＮ型不純物（リン等）をイオン注入法でシリコン基板１に注入することにより、Ｎ型の低濃度不純物拡散層１１を形成する（ステップＡ４；図７参照）。
【００２８】
ここで、マスク膜（図６の３）及び犠牲膜（図６の２）を除去することにより、ＳＴＩ９を用いたライン状の素子分離領域が形成される。また、低濃度不純物拡散層１１は、ＭＯＳトランジスタのソース／ドレイン（Ｓ／Ｄ）領域として機能する。
【００２９】
次に、プラズマＣＶＤ法によって、犠牲膜１０上にシリコン窒化膜である下層マスク膜１２を成膜し、その後、プラズマＣＶＤ法によって、下層マスク膜１２上にカーボン膜（アモルファス・カーボン膜）である上層マスク膜１３を堆積し、その後、フォトリソグラフィ法及びドライエッチング法によって、ゲート電極用溝（トレンチ）のパターンとなるように、上層マスク膜１３及び下層マスク膜１２並びに犠牲膜１０の一部を除去する（ステップＡ５；図８、図９参照）。
【００３０】
次に、ドライエッチング法によって、上層マスク膜（図８の１３）及び下層マスク膜１２をマスクとしてシリコン基板１をエッチングし、ゲート電極用溝（トレンチ）１５を形成する（ステップＡ６；図１０参照）。
【００３１】
ここで、ゲート電極用溝１５は、活性領域１Ａと交差するＹ方向に延在するライン状のパターンとして形成される。ＳＴＩ９と接するゲート電極用溝１５の側面部分には、薄膜状のシリコン基板１がサイドウォール形状に残存し、ＭＯＳトランジスタのチャネル領域１４として機能する。また、ゲート電極用溝１５の内部を除いたシリコン基板１上には、上層マスク膜（図８の１３）がなくなり、少なくとも一部の下層マスク膜１２が残留している。
【００３２】
次に、少なくともゲート電極用溝１５の内壁（図１１では基板全面）に、ゲート絶縁膜１６を形成し、その後、ＣＶＤ法によって、窒化チタン（ＴｉＮ）である介在層１７及びタングステン（Ｗ）である導電膜１８を順次堆積する（ステップＡ７；図１１参照）。
【００３３】
ここで、ゲート絶縁膜１６としては、熱酸化法で形成したシリコン酸化膜等が利用できる。
【００３４】
次に、ドライエッチング法によって、導電膜１８がゲート電極用溝１５の底部に約１００ｎｍ厚で残留するように、不要となった導電膜１８の上部を除去し、その後、ドライエッチング法によって、介在層１７がゲート電極用溝１５の底部における導電膜１８の上面と同じ高さで残留するように、不要となった介在層１７を除去する（ステップＡ８；図１２、図１３参照）。
【００３５】
ここで、導電膜１８の上部を除去するドライエッチングでは、介在層１７は除去されずに、ゲート電極用溝１５の内壁と下層マスク膜１２の上部に残留している。また、介在層１７を除去するドライエッチングによって、上面の高さを同じとした介在層１７及び導電膜１８で構成される埋込ワード線２３及び埋込配線２２をゲート電極用溝１５の底部に形成することができる。
【００３６】
次に、残存させた導電膜１８の上面およびゲート電極用溝１５の内壁を覆うように、熱ＣＶＤ法によって、シリコン窒化膜であるライナ膜２０を形成し、その後、ライナ膜２０を覆うように埋込絶縁膜２１を堆積する（ステップＡ９；図１４参照）。
【００３７】
ここで、埋込絶縁膜２１としては、プラズマＣＶＤ法で形成したシリコン酸化膜、塗布膜であるＳＯＤ膜（Spin On Dielectrics：塗布絶縁膜）や、それらの積層膜を利用することができる。ＳＯＤ膜を用いた場合には高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の膜に改質する。
【００３８】
次に、ＣＭＰ法により、ライナ膜２０の上面が露出するまで埋込絶縁膜２１を除去し、その後、エッチバック法によって、埋込絶縁膜２１の表面が、シリコン基板１の表面と概略同程度の高さになるまで、犠牲膜（図１４の１０）、下層マスク膜（図１４の１２）、ゲート絶縁膜１６、埋込絶縁膜２１、及びライナ膜２０の一部を除去する（ステップＡ１０；図１５参照）。これにより、埋込ワード線２３及び埋込配線２２の上面が絶縁される。
【００３９】
次に、シリコン基板１の上面を覆うように、プラズマＣＶＤ法によるシリコン酸化膜である第１層間絶縁膜２４を形成し、その後、フォトリソグラフィ法及びドライエッチング法を用いて、第１層間絶縁膜２４の一部を除去することにより、ビットコンタクト開口２５を形成し、その後、シリコン基板１の表面近傍へＮ型不純物（ヒ素等）をイオン注入することにより、Ｎ型の不純物拡散層２６を形成する（ステップＡ１１；図１６、図１７参照）。
【００４０】
ここで、ビットコンタクト開口２５は、埋込ワード線２３及び埋込配線２２と同じようにＹ方向に延在するライン状の開口パターンとして形成される。ビットコンタクト開口２５と活性領域１Ａの交差した部分では、シリコン基板１の表面が露出し、その部分にＮ型の不純物拡散層２６が形成される。形成したＮ型の不純物拡散層２６は、トランジスタのソース・ドレイン領域の一方として機能するものであり、その上面はビットコンタクト開口２５の底面に露出している。
【００４１】
次に、不純物拡散層２６及び第１層間絶縁膜２４を覆うように、熱ＣＶＤ法によるＮ型の不純物（リン等）を含有したポリシリコン膜である導電膜２７と、スパッタ法によるタングステンである導電膜２８と、プラズマＣＶＤ法によるシリコン酸化膜であるマスク膜２９を順次堆積する（ステップＡ１２；図１８参照）。
【００４２】
次に、積層した導電膜２７及び導電膜２８並びにマスク膜２９の幅Ｙ１が約１８ｎｍとなるようにライン形状にパターニングし、導電膜２７及び導電膜２８で構成されたビット線３０を形成し、その後、ビット線３０の側面を覆うように、厚さＹ３を１６ｎｍとしたＡＬＤ（Atomic Layer Deposition）法によるシリコン酸化膜を成膜し、その後、シリコン酸化膜をエッチバックすることで、ビット線３０の側面に厚さＹ３が約１６ｎｍとしたサイドウォール絶縁膜３１を形成する（ステップＡ１３；図１９、図２０参照）。
【００４３】
なお、これ以降、マスク膜２９を含めてビット線３０と称することがある。ビット線３０は、埋込ワード線２３と交差するＸ方向に延在するパターンとして形成されており、隣接するビット線３０のスペース幅Ｙ２は５４ｎｍとなっている。図２０では、ビット線３０を埋込ワード線２３と直交する直線形状で示したが、一部を湾曲させた形状として配置してもよい。ビットコンタクト開口２５内で露出しているシリコン基板１の不純物拡散層２６は、ビット線３０の下層となっている導電膜２７と接続する。
【００４４】
また、ステップＡ１３において、ＡＬＤ法では、所定の温度に保たれた半導体基板に対して、（ステップＢ１）原料ガスの供給、（ステップＢ２）半導体基板上への原料ガスの吸着、（ステップＢ３）真空パージによる余剰原料ガスの排出、（ステップＢ４）酸化ガスの供給、（ステップＢ５）酸化ガスによる原料ガスの酸化、（ステップＢ６）真空パージによる余剰酸化ガスの排出、の各ステップからなる１サイクルの処理を複数回繰り返して成膜が行なわれる。ここで、１サイクルにおけるＡＬＤプロセス条件の一例を示すと、原料ガスとして温度を５５０℃、圧力を４００Ｐａとしたトリスジメチルアミノシラン［ＴＤＭＡＳ（Trisdimethyl Amino Silane）：ＳｉＨ［Ｎ（ＣＨ３）］３］を１４０ｓｃｃｍ（Standard Cubic Centimeter per Minute）の流量で供給した後、酸化ガスとして温度を５５０℃としたオゾン（Ｏ３）を供給する。
【００４５】
また、サイドウォール絶縁膜３１を形成するときのエッチバック条件は、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）方式において、高周波パワーを４００Ｗ、圧力を６０ｍＴｏｒｒ、温度を６０℃として、テトラフルオロメタン（ＣＦ４）とトリフルオロメタン（ＣＨＦ３）をプロセスガスとし、夫々の流量を１５０ｓｃｃｍに設定した。このとき、隣接するビット線３０のスペース幅Ｙ４はＹ２よりも狭くなって２２ｎｍとなっている。なお、スペース幅Ｙ４とスペース幅Ｙ２とサイドウォール絶縁膜３１の厚さＹ３の関係は、『Ｙ４＝Ｙ２−Ｙ３×２』となる。従来技術においては、比誘電率がシリコン酸化膜よりも大きいシリコン窒化膜で、サイドウォール絶縁膜３１に相当する部分を形成していたので、隣接したビット線３０による寄生容量が増加して、キャパシタ容量Ｃｓとビット線の寄生容量Ｃｂとの比（Ｃｓ／Ｃｂ）が小さくなってしまい、キャパシタのセンスマージンが低下する問題があった。
【００４６】
なお、ビット線３０は、周辺回路部におけるプレーナ型ＭＯＳトランジスタのゲート電極を兼用しており、ビット線３０の側面を覆っているサイドウォール絶縁膜３１は、周辺回路部におけるゲート電極のサイドウォールとなっている。
【００４７】
次に、ビット線３０を覆うように、多層膜３３を形成する（ステップＡ１４；図２１、図２２参照）。
【００４８】
ここで、多層膜３３は、いずれもポリマー膜であって、反射防止膜（ＢＡＲＣ：Bottom Anti Reflective Coating）である下層膜３３Ａと、シリコン含有ＢＡＲＣである中間膜３３Ｂと、フォトレジストである上層膜３３Ｃとで構成されている。下層膜３３Ａは、隣接したビット線３０のスペース部を充填するように塗布しており、平坦となった下層膜３３Ａとビット線３０の上面を覆うように、中間膜３３Ｂと上層膜３３Ｃを順次積層させている。フォトリソグラフィ法を用いて、上層膜３３Ｃをパターニングして、容量コンタクトプラグの形成位置に上層膜３３Ｃを残留させている。上層膜３３Ｃは、Ｙ方向に延在するようにパターニングされている。このとき、中間膜３３Ｂと下層膜３３Ａは、パターニングされずに残留する。
【００４９】
次に、ドライエッチング法を用いて、上層膜（図２１、図２２の３３Ｃ）をマスクとして、中間膜３３Ｂと下層膜３３Ａをパターニングする（ステップＡ１５；図２３参照）。
【００５０】
ここで、ステップＡ１５でのドライエッチング条件は、ＲＩＥ方式において、高周波パワーを８００Ｗ、圧力を１５ｍＴｏｒｒ、温度を２０℃として、一酸化炭素（ＣＯ）と酸素（Ｏ２）をプロセスガスとし、夫々の流量を４００ｓｃｃｍ（ＣＯ）と１４０ｓｃｃｍ（Ｏ２）に設定した。このドライエッチングは、ポリマー膜である中間膜３３Ｂと下層膜３３Ａを選択的に除去する条件で行うので、上層膜３３Ｃで覆われていない中間膜３３Ｂと下層膜３３Ａは除去されるが、中間膜３３Ｂの底部と接しているマスク膜２９と下層膜３３Ａの底部と接している第１層間絶縁膜２４は、いずれもシリコン酸化膜であって、エッチング速度が中間膜３３Ｂと下層膜３３Ａの１／４００となっているので、殆んどエッチングされずに残留して露出している。また上層膜３３Ｃは、中間膜３３Ｂと下層膜３３Ａのパターニングで消滅する。
【００５１】
次に、残留させた中間膜３３Ｂと下層膜３３Ａを完全に埋め込むように、基板（ウェハ）上にＡＬＤ法によるシリコン酸化膜である第２層間絶縁膜３２を形成する（ステップＡ１６；図２４参照）。
【００５２】
ここで、ステップＡ１６において、１サイクルにおけるＡＬＤプロセス条件の一例を示すと、高周波パワーを１００Ｗとした状態で、原料ガスとして温度を２５℃、圧力を４００Ｐａとしたモノアミノシラン（ＳｉＨ３ＮＨ２）を２５０ｓｃｃｍから７５０ｓｃｃｍの流量で供給した後、高周波パワーを１００Ｗとした状態で、酸化ガスとして高周波パワーを１００Ｗ、温度を２５℃、圧力を１４０Ｐａとした酸素（Ｏ２）を供給する。
【００５３】
次に、下層膜３３Ａの上面を露出させるように、第２層間絶縁膜３２をエッチバックする（ステップＡ１７；図２５参照）。このとき、シリコンが含有している中間膜（図２４の３３Ｂ）は、シリコン酸化膜である第２層間絶縁膜３２と同時に除去することができるのに対して、下層膜３３Ａはエッチバックで除去されないので、容易に下層膜３３Ａの上面を露出させることができる。
【００５４】
次に、アッシング法によって、第１層間絶縁膜２４が現れるまで、上面を露出させた下層膜（図２５の３３Ａ）を選択的に除去し、その後、ドライエッチング法を用いて、シリコン基板１が現れるまで、露出している第１層間絶縁膜２４を除去して、容量コンタクト開口３５を形成する（ステップＡ１８；図２６、図２７参照）。
【００５５】
ここで、下層膜（図２５の３３Ａ）を除去する際、第２層間絶縁膜３２及びマスク膜２９並びにサイドウォール絶縁膜３１は、アッシング法で除去されずに残留するので、下層膜（図２５の３３Ａ）の跡地は空洞となって、第１層間絶縁膜２４上において側面部が第２層間絶縁膜３２とサイドウォール絶縁膜３１で囲まれた容量コンタクト開口３５が形成される。また、ここでは、サイドウォール絶縁膜３１と第２層間絶縁膜３２をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって、容量コンタクト開口３５が形成され、容量コンタクト開口３５の底部で第１層間絶縁膜２４が露出している。
【００５６】
また、第１層間絶縁膜２４を除去する際、容量コンタクト開口３５がさらに深くなり、容量コンタクト開口３５の側面部は、第２層間絶縁膜３２と第１層間絶縁膜２４とサイドウォール絶縁膜３１となり、底面部における容量コンタクト開口３５と活性領域１Ａの交差している部分で、シリコン基板１の上面が露出する。
【００５７】
次に、容量コンタクト開口（図２６の３５）の内壁を覆うように、熱ＣＶＤ法によるシリコン窒化膜を成膜し、その後、エッチバックすることで、サイドウォール絶縁膜３６を形成し、その後、シリコン基板１にＮ型不純物（リン等）をイオン注入することにより、シリコン基板１の表面近傍にＮ型の不純物拡散層３７を形成し、その後、容量コンタクト開口（図２６の３５）の内側に、熱ＣＶＤ法でリンを含有したポリシリコン膜を堆積させ、その後、エッチバックを行って、容量コンタクト開口（図２６の３５）の底部にポリシリコン膜である導電膜３８を残存させ、その後、導電膜３８の表面にスパッタ法でコバルトシリサイド（ＣｏＳｉ）膜である介在層３９を形成し、その後、容量コンタクト開口（図２６の３５）の内部を充填するように、ＣＶＤ法でタングステンである導電膜４０を堆積し、その後、ＣＭＰ法によって、第２層間絶縁膜３２の表面が露出するまで介在層３９と導電膜４０を除去して、容量コンタクト開口（図２６の３５）の内部だけに介在層３９と導電膜４０を残存させる（ステップＡ１９；図２８参照）。
【００５８】
ここで、Ｎ型の不純物拡散層３７は、トランジスタのソース・ドレイン領域として機能する。また、容量コンタクト開口（図２６の３５）の内部には、導電膜３８及び介在層３９並びに導電膜４０により構成された容量コンタクトプラグ４１が形成される。
【００５９】
次に、スパッタ法によって、基板（ウェハ）上面に窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した積層膜を形成し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、積層膜をパターニングすることで、容量コンタクトパッド４２を形成する（ステップＡ２０；図２９参照）。ここで、容量コンタクトパッド４２は、容量コンタクトプラグ４１と接続されている。
【００６０】
次に、容量コンタクトパッド４２の上面を覆うように、熱ＣＶＤ法によるシリコン窒化膜であるストッパ膜４３を形成し、その後、ストッパ膜４３の上面に、プラズマＣＶＤ法によるシリコン酸化膜である第３層間絶縁膜４４を形成する（ステップＡ２１；図３０参照）。
【００６１】
次に、フォトリソグラフィ法およびドライエッチング法を用いて、容量コンタクトパッド４２における少なくとも一部の上面を露出させるように、第３層間絶縁膜４４とストッパ膜４３を貫通するシリンダホール４４Ａを形成し、その後、シリンダホール４４Ａの内壁を覆うように、ＣＶＤ法による窒化チタンでキャパシタの下部電極４５となる導電膜を形成し、その後、第３層間絶縁膜４４の上面の導電膜を除去することにより、シリンダホール４４Ａ内にキャパシタの下部電極４５を形成する（ステップＡ２２；図３１参照）。ここで、下部電極４５の底部は、容量コンタクトパッド４２と接続している。
【００６２】
次に、下部電極４５の表面を含む基板（ウェハ）の上面を覆うようにＡＬＤ法による容量絶縁膜４６を形成し、その後、ＣＶＤ法による窒化チタンでキャパシタの上部電極４７を形成する（ステップＡ２３；図３２参照）。ここで、容量絶縁膜４６としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
【００６３】
最後に、上部電極４７を覆うように、プラズマＣＶＤ法によるシリコン酸化膜で第４層間絶縁膜４９を形成し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、第４層間絶縁膜４９にコンタクトプラグ５０用のコンタクトホール（図示せず）を形成し、その後、ＣＶＤ法によるタングステンでコンタクトホールを埋め込んでから、第４層間絶縁膜４９上で余剰となっているタングステンをＣＭＰで除去して、コンタクトプラグ５０を形成し、その後、フォトリソグラフィ法およびドライエッチング法を用いて、第４層間絶縁膜４９の上面にアルミニウム（Ａｌ）または銅（Ｃｕ）である上部金属配線５１を形成し、その後、上部金属配線５１を含む第４層間絶縁膜４９の表面に保護膜５２を形成する（ステップＡ２４；図１、図２参照）。これにより、ＤＲＡＭ１００のメモリセルが完成する。ここで、上部金属配線５１は、コンタクトプラグ５０を介して、上部電極４７と電気的に接続される。
【００６４】
以上に示したように、本実施形態における隣接したビット線３０間のスペース部は、いずれもシリコン酸化膜であるサイドウォール絶縁膜３１と第２層間絶縁膜３２で覆われている。このとき、シリコン酸化膜の比誘電率εｓｉｏを3．9、真空誘電率をε０として、隣接したビット線３０の単位面積における寄生容量Ｃｂ１を算出すると、Ｃｂ１＝（比誘電率εｓｉｏ）×（真空誘電率ε０）／（スペース幅Ｙ２）であるので、Ｃｂ１は０．０７２・ε0となる。
【００６５】
一方、従来技術におけるビット線（図１の３０に相当する部分）間のスペース部では、サイドウォール絶縁膜（図１の３１に相当する部分）がシリコン窒化膜となっており、第２層間絶縁膜（図１の３２に相当する部分）がシリコン酸化膜となっている。このとき、シリコン酸化膜の比誘電率εｓｉｏを３．９、シリコン窒化膜の比誘電率εｓｉｎを７．０、真空誘電率をε０として、隣接したビット線（図１の３０に相当する部分）の単位面積における寄生容量Ｃｂ２を算出すると、1／Ｃｂ２＝１／（比誘電率εｓｉｎ×真空誘電率ε０／サイドウォール絶縁膜３１の厚さＹ３×２）＋１／（比誘電率εｓｉｏ×真空誘電率ε０／スペース幅Ｙ４）であるので、Ｃｂ１は０．０９８・ε０となる。従って、本実施形態においては、従来技術に対してビット線３０の寄生容量を２６％低減させることができる。なお、寄生容量の低減量は、サイドウォール絶縁膜３１の厚さＹ３と、ビット線３０のスペース幅Ｙ４によって変動するが、いずれにしても本実施形態では、サイドウォール絶縁膜３１を比誘電率の小さいシリコン酸化膜で構成しているので、従来技術よりも寄生容量を低減させることができる。
【００６６】
なお、ビット線３０の上部と側壁にシリコン酸化膜からなる絶縁膜（マスク膜２９、サイドウォール絶縁膜３１）を形成し、その後、ＢＡＲＣからなる下層膜３３Ａで覆い、その後、容量コンタクト開口３５となるところの下層膜３３Ａを残し、その後、第２層間絶縁膜３２で覆い、その後、下層膜３３Ａの上面を露出させ、その後、下層膜３３Ａを除去して容量コンタクト開口３５を形成し、その後、容量コンタクト開口３５に容量コンタクトプラグ４１を埋め込むことについては、特許文献１において開示が無い。
【００６７】
実施形態１によれば、ビット線３０の上面、側壁に形成される絶縁膜（マスク膜２９、サイドウォール絶縁膜３１）を、シリコン窒化膜よりも誘電率が小さいシリコン酸化膜等の絶縁膜を用いることにより、従来技術より寄生容量は小さくすることができる。
【００６８】
上記第１の視点に係る半導体装置の製造方法において、前記絶縁膜は、シリコン窒化膜よりも誘電率が小さいことが好ましい。
【００６９】
上記第１の視点に係る半導体装置の製造方法において、前記複数の導電配線を形成する工程では、ポリシリコン膜を堆積する工程と、前記ポリシリコン膜上にシリコン酸化膜を堆積する工程と、を含むことが好ましい。
【００７０】
上記第１の視点に係る半導体装置の製造方法において、前記複数の導電配線を形成する工程では、タングステン膜を堆積する工程と、前記タングステン膜上にシリコン酸化膜を堆積する工程と、を含むことが好ましい。
【００７１】
上記第１の視点に係る半導体装置の製造方法において、前記複数の導電配線を形成する工程は、ポリシリコン膜とタングステン膜とシリコン酸化膜とをこの順に堆積する工程を含むことが好ましい。
【００７２】
上記第１の視点に係る半導体装置の製造方法において、前記ポリマー膜で覆う工程では、シリコンを含有するポリマー膜を含む多層膜で覆うことが好ましい。
【００７３】
上記第１の視点に係る半導体装置の製造方法において、前記層間絶縁膜を形成する工程では、ＡＬＤ法によりシリコン酸化膜を形成することが好ましい。
【００７４】
上記第１の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程では、リンがドープされたポリシリコン膜を堆積する工程を含むことが好ましい。
【００７５】
上記第１の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程では、タングステンを堆積する工程を含むことが好ましい。
【００７６】
上記第１の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程では、リンがドープされたポリシリコン膜を堆積する工程と、前記ポリシリコン膜上にコバルトシリサイドを形成する工程と、前記コバルトシリサイド上にタングステンを形成する工程と、を含むことが好ましい。
【００７７】
上記第２の視点に係る半導体装置の製造方法において、前記絶縁膜は、シリコン窒化膜よりも誘電率が小さいことが好ましい。
【００７８】
上記第３の視点に係る半導体装置の製造方法において、前記導電膜を堆積する工程では、ポリシリコン膜を堆積することが好ましい。
【００７９】
上記第３の視点に係る半導体装置の製造方法において、前記導電膜を堆積する工程では、金属膜を堆積することが好ましい。
【００８０】
上記第３の視点に係る半導体装置の製造方法において、前記導電膜を堆積する工程では、ポリシリコン膜上にタングステン膜を堆積することが好ましい。
【００８１】
上記第３の視点に係る半導体装置の製造方法において、前記第２シリコン酸化膜を堆積する工程では、ＡＬＤ法によりシリコン酸化膜を堆積することが好ましい。
【００８２】
上記第３の視点に係る半導体装置の製造方法において、前記開口部を形成する工程では、前記ポリマー膜をエッチバックすることが好ましい。
【００８３】
上記第３の視点に係る半導体装置の製造方法において、前記導電膜と前記第１の酸化膜とを堆積する工程の前に、前記半導体基板に拡散層を形成することが好ましい。
【００８４】
上記第３の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程の前に、前記半導体基板に拡散層を形成することが好ましい。
【００８５】
上記第３の視点に係る半導体装置の製造方法において、前記導電層を埋め込む工程の前に、前記開口部の側壁にシリコン窒化膜のサイドウォールを形成することが好ましい。
【００８６】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００８７】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００８８】
１  シリコン基板
１Ａ  活性領域
２  犠牲膜
３  マスク膜
４  素子分離溝（トレンチ）
６  絶縁膜
７  絶縁膜
８  埋込膜
９  ＳＴＩ
１０  犠牲膜
１１  低濃度不純物拡散層
１２  下層マスク膜
１３  上層マスク膜
１４  チャネル領域
１５  ゲート電極用溝（トレンチ）
１６  ゲート絶縁膜
１７  介在膜
１８、１８Ａ  導電膜
２０  ライナ膜
２１  埋込絶縁膜
２２  埋込配線
２３  埋込ワード線
２４  第１層間絶縁膜（層間シリコン酸化膜）
２５  ビットコンタクト開口（開口部）
２６  不純物拡散層（拡散層）
２７  導電膜（ポリシリコン膜）
２８  導電膜（タングステン膜、金属膜）
２９  マスク膜（シリコン酸化膜、第１シリコン酸化膜）
３０  ビット線（導電配線）
３１  サイドウォール絶縁膜（第２の酸化膜、サイドウォール、シリコン酸化膜）
３２  第２層間絶縁膜（シリコン酸化膜、第３の酸化膜）
３３  多層膜（ポリマー膜）
３３Ａ  下層膜
３３Ｂ  中間膜
３３Ｃ  上層膜
３５  容量コンタクト開口（開口部）
３６  サイドウォール絶縁膜（サイドウォール）
３７  不純物拡散層
３８  導電膜（ポリシリコン膜）
３９  介在膜（コバルトシリサイド）
４０  導電膜（タングステン）
４１  容量コンタクトプラグ（導電層）
４２  容量コンタクトパッド
４３  ストッパ膜
４４  第３層間絶縁膜
４４Ａ  シリンダホール
４５  下部電極
４６  容量絶縁膜
４７  上部電極
４８  キャパシタ
４９  第４層間絶縁膜
５０  コンタクトプラグ
５１  上部金属配線
５２  保護膜
１００  ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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