(57)【要約】【課題】クラウン形状のキャパシタを形成する際、下部電極を形成する型枠となる犠牲膜を除去するウェットエッチングの薬液が下部電極中にしみ込み、下層の構造物を浸食して欠陥が発生する場合がある。【解決手段】下部電極１５をＴｉＮなどの結晶性の導電体膜１５１と、導電体膜１５１の結晶粒界に沿って薬液がしみ込むのを抑制する介在層１５２との積層とする。介在層１５２としては、ＳｉＮ，Ｓｉ，ＡｌＮなどの薄膜を下部電極の比抵抗が実用的な範囲で組み合わせて使用する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板を覆う層間絶縁膜中に形成された導体プラグと、
前記層間絶縁膜上に前記導体プラグと接触して配置され、チタンを含む導電体と介在層との積層膜であるカップ形状の第１の導電膜と、
前記第１の導電膜の内壁および外壁を覆う誘電体膜と、
前記誘電体膜を覆う第２の導電膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記チタンを含む導電体は窒化チタン膜である請求項１に記載の半導体装置。
【請求項３】
前記第１の導電膜は、少なくとも１層の前記介在層と前記介在層を挟む２層の前記導電体を含む請求項２に記載の半導体装置。
【請求項４】
前記介在層は、窒化シリコン、シリコン、および窒化アルミニウムからなる群から選択された一種の材料からなる請求項３に記載の半導体装置。
【請求項５】
前記介在層は、シリコン原子を含む材料からなる請求項４に記載の半導体装置。
【請求項６】
前記第１の導電膜中のシリコン原子濃度が１原子数％以上、２４原子数％以下である請求項５に記載の半導体装置。
【請求項７】
前記導体プラグは、前記半導体基板側からポリシリコン、金属シリサイド、バリアメタル及びタングステンがこの順に積層された構造を有する請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記層間絶縁膜は、酸化シリコンを主体とする膜である請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記層間絶縁膜上に、窒化シリコンを主体とするエッチングストッパ膜を有する請求項８に記載の半導体装置。
【請求項１０】
半導体基板を覆う層間絶縁膜中に形成された導体プラグと、
前記層間絶縁膜上に前記導体プラグと接触して配置されるカップ形状の第１の電極と、
前記第１の電極の内壁および外壁を覆う誘電体膜と、
前記誘電体膜を覆う第２の電極と、
を備え、
前記第１の電極は、
結晶性の導電体と、
前記導電体よりも結晶粒径が小さい材料からなる介在層と、
を含み、
前記介在層と前記導電体は、積層されて前記第１の電極を成すことを特徴とする半導体装置。
【請求項１１】
前記導電体は窒化チタン膜である請求項１０に記載の半導体装置。
【請求項１２】
前記第１の電極は、少なくとも１層の前記介在層と前記介在層を挟む２層の前記導電体を含む請求項１１に記載の半導体装置。
【請求項１３】
前記介在層は、窒化シリコン、シリコン、および窒化アルミニウムからなる群から選択された少なくとも一種の材料からなる請求項１２に記載の半導体装置。
【請求項１４】
前記介在層は、シリコン原子を含む材料からなる請求項１３に記載の半導体装置。
【請求項１５】
前記第１の電極におけるシリコン原子濃度が１原子数％以上、２４原子数％以下である請求項１４に記載の半導体装置。
【請求項１６】
前記導体プラグは、ポリシリコンプラグ上にタングステンを含む金属プラグを、金属シリサイドを介して積層した構造を有する請求項１０乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
前記層間絶縁膜は、酸化シリコンを主体とする膜である請求項１０乃至１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記層間絶縁膜上に、窒化シリコンを主体とするエッチングストッパ膜を有する請求項１７に記載の半導体装置。
【請求項１９】
層間絶縁膜上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に犠牲膜を積層する工程と、
前記犠牲膜および前記エッチングストッパ膜を貫通する開孔を設ける工程と、
前記開孔の内壁に導電体と介在層の積層膜である第１の電極を形成する工程と、
前記犠牲膜をウェットエッチングにて除去する工程と、
前記第１の電極を覆う誘電膜を形成する工程と、
前記誘電膜を覆う第２の電極を形成する工程と、を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、詳しくは立体形状のキャパシタを含むＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
特許文献１には、立体形状に形成したキャパシタからなるＤＲＡＭを備えた半導体装置が開示されている。ＤＲＡＭでは、シリンダ型（カップ形状）の下部電極の内壁に加え外壁をもキャパシタとして利用することで表面積を拡大し、静電容量（Ｃｓ）を増大させることができる。層間絶縁膜の開孔内にシリンダ型下部電極を形成後、層間絶縁膜をウェットエッチングで除去し、下部電極の内外壁を露出させてから誘電体膜および上部電極を形成することで、シリンダ型の下部電極の内外壁両方をキャパシタとして利用できる。酸化シリコンからなる層間絶縁膜は、フッ酸（ＨＦ）を主成分として含む薬液を用いたウェットエッチングにより除去できる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２６２９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明者の検討によれば、上記特許文献１の方法では、この薬液が下部電極を介して下層に染み出すことが分かった。そして、下層に既形成の構成要素、特に、ＨＦによりエッチングされる構成要素がダメージを受け、例えば、プラグショートやオープン不良などのしみ込み欠陥の一原因となり得ることが分かった。特に、微細化に伴い、下部電極の膜厚が薄くなるほどしみ込み欠陥の発生が顕著となっている。
【課題を解決するための手段】
【０００５】
すなわち、本発明の一実施形態によれば、
半導体基板を覆う層間絶縁膜中に形成された導体プラグと、
前記層間絶縁膜上に前記導体プラグと接触して配置され、チタンを含む導電体と介在層との積層膜であるカップ形状の第１の導電膜と、
前記第１の導電膜の内壁および外壁を覆う誘電体膜と、
前記誘電体膜を覆う第２の導電膜と、
を有することを特徴とする半導体装置が提供される。
【０００６】
また、本発明の別の実施形態によれば、
半導体基板を覆う層間絶縁膜中に形成された導体プラグと、
前記層間絶縁膜上に前記導体プラグと接触して配置されるカップ形状の第１の電極と、
前記第１の電極の内壁および外壁を覆う誘電体膜と、
前記誘電体膜を覆う第２の電極と、
を備え、
前記第１の電極は、
結晶性の導電体と、
前記導電体よりも結晶粒径が小さい材料からなる介在層と、
を含み、
前記介在層と前記導電体は、積層されて前記第１の電極を成すことを特徴とする半導体装置が提供される。
【０００７】
加えて、本発明のさらに別の実施形態によれば、
層間絶縁膜上にエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に犠牲膜を積層する工程と、
前記犠牲膜および前記エッチングストッパ膜を貫通する開孔を設ける工程と、
前記開孔の内壁に導電体と介在層の積層膜である第１の電極を形成する工程と、
前記犠牲膜をウェットエッチングにて除去する工程と、
前記第１の電極を覆う誘電膜を形成する工程と、
前記誘電膜を覆う第２の電極を形成する工程と、を備える半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明の一実施形態によれば、下部電極の内外壁を露出する犠牲膜の除去時に、薬液が下部電極を通して下層の構造物に影響を与えることが阻止でき、下部電極に接続されるプラグ間のショートやオープン不良等のしみ込み欠陥を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態例に係る半導体装置１００の模式的平面図である。
【図２】半導体装置１００の模式的断面図を示し、（ａ）は図１のＡ−Ａ’線での断面図、（ｂ）は（ａ）のＰ１部分の部分拡大図を示す。
【図３】半導体装置１００における下部電極形成工程を説明する工程断面図を示す。
【図４】下部電極膜（ＴｉＳｉＮ膜）中のＳｉ原子の濃度（原子数％）と比抵抗との関係を示す図である。
【図５】半導体装置１００において、従来のＴｉＮ膜単層の下部電極１５Ｐを形成した場合の犠牲膜１４除去後の問題点を説明する模式的断面（ａ）とＰ３部分の拡大図（ｂ）を示す。
【図６】従来のＴｉＮ膜単層の下部電極１５Ｐの膜厚としみ込み欠陥数の関係を示すグラフである。
【図７】図３（ｄ）のＰ２部分の拡大図であり、本発明に係る介在層１５２がＨＦ液の結晶粒界に沿ってしみ込みするのを防止することを模式的に示す図である。
【図８】（ａ）〜（ｄ）は介在層１５２の配置例を説明する模式的断面図であり、図２（ａ）のＰ１部分に相当する図である。
【図９】本発明の別の実施形態例に係る半導体装置２００の模式的平面図である。
【図１０】半導体装置２００の模式的断面図を示し、（ａ）は図９のＢ−Ｂ’線での断面図、（ｂ）は（ａ）のＰ４部分の部分拡大図を示す。
【図１１】半導体装置２００における下部電極形成工程を説明する工程断面図を示す。
【図１２】半導体装置２００において、従来のＴｉＮ膜単層の下部電極１５Ｐを形成した場合の犠牲膜１４除去後の問題点を説明する模式的断面を示す。
【発明を実施するための形態】
【００１０】
以下、図面を参照して、本発明の具体的な実施形態例について説明するが、本発明はこれらの実施形態例のみに限定されず、当業者は本発明の目的効果を逸脱しない範囲で適宜変更することができる。
【００１１】
実施形態例１
図１は、本発明の一実施形態例に係る半導体装置１００を説明する模式的平面図であり、図２（ａ）は図１のＡ−Ａ’線での模式的断面図、図２（ｂ）は図２（ａ）の破線で囲まれたＰ１の部分拡大図を示す。
【００１２】
半導体基板１に形成された素子分離領域（以下、ＳＴＩという）２により活性領域Ｋが規定されている。本実施形態例では島状の活性領域Ｋを形成する例を示しているがこれに限定されない。
【００１３】
活性領域Ｋには、メモリセルの選択トランジスタ（Ｓ−Ｔｒ）を構成するソース・ドレイン領域３が形成され、半導体基板１上には、ゲート絶縁膜４を介してゲート電極となるワード線５が形成され、ワード線の側面にはサイドウォール窒化膜６が設けられる。一つの活性領域Ｋには、２本のワード線５が通過し、一つのソース・ドレイン領域３を共有して２つの選択トランジスタが設けられる。ワード線５の上に、窒化シリコン膜からなるキャップ層を有していても良い。また、２つの活性領域間にダミーのワード線を設けても良い。
【００１４】
ワード線５を覆って第１の層間絶縁膜７が形成されており、各活性領域Ｋの共有されるソース・ドレイン領域３には、ビット線１０に接続される基板コンタクト８が、他の２つのソース・ドレイン領域３には容量コンタクト１２に接続される基板コンタクト９が接続される。ビット線１０を覆って第２の層間絶縁膜１１が形成されており、第２の層間絶縁膜１１中に容量コンタクト１２が基板コンタクト９と接続するように形成される。第２の層間絶縁膜１１上には窒化シリコン膜などのエッチングストッパ膜１３が設けられており、エッチングストッパ膜１３を貫通してクラウン形状（カップ形状）の下部電極（第１の電極または第１の導電膜）１５が形成されており、底部で容量コンタクト１２と接続されている。下部電極１５の外壁及び内壁には誘電体膜１６を介して第１の上部電極となる第２の導電膜１７が例えば窒化チタン膜などで形成され、更に、ドープトポリシリコン膜などの充填層及びプレート電極となる第２の上部電極１８が形成されている。また、下部電極１５の上部を梁状に支えるサポート膜を有していてもよく、そのようなサポート膜は後述する下部電極１５の形成するための型枠となる犠牲膜の除去時に下部電極１５の倒壊を抑制する作用を有する。また、サポート膜には犠牲膜を除去するための薬液を注入する開口部を有しており、犠牲膜の除去後にはこの開口部を介して誘電体膜１６、第１の上部電極１７、第２の上部電極１８の形成が可能となる。
【００１５】
ここで、下部電極１５は、図２（ｂ）に示すように窒化チタン（ＴｉＮ）などの結晶性の導電体膜１５１中に薄い窒化チタンなどの介在層１５２を積層した（挟み込んだ）構造を有する。
【００１６】
次に、図３を参照して、下部電極１５の製造工程を説明する。ここでは、第２の層間絶縁膜１１以下の構造を省略し、１つの下部電極１５の部分のみ示す。まず、エッチングストッパ膜１３まで、常法に従って形成した後、エッチングストッパ膜１３上に酸化シリコン膜からなる犠牲膜１４を形成する（図３（ａ））。犠牲膜１４の膜厚は、形成する下部電極の高さに応じて適宜調整する。また、犠牲膜は１層の酸化シリコン膜でも良いが、後述するシリンダホールを垂直に形成するため、下層にＢＰＳＧ膜などのエッチングされやすい膜、上層にプラズマＣＶＤによる酸化シリコン膜などのエッチングされにくい膜の積層構造とすることが好ましい。サポート膜を形成する場合には犠牲膜１４の上面あるいは犠牲膜１４の上部近傍に形成する。
【００１７】
犠牲膜１４上に図示しないフォトレジストなどのマスク膜を形成し、犠牲膜１４及びエッチングストッパ膜１３を貫通し、容量コンタクト１２を露出する開孔（シリンダホール１４Ａ）を形成する（図３（ｂ））。
【００１８】
シリンダホール１４Ａ内に下部電極１５を形成する（図３（ｃ））。図２（ｂ）に示すように、本実施形態例では、導電体膜１５１としてＴｉＮ膜を、介在層１５２として窒化シリコン膜を形成する。例えば、ＴｉＮ膜の成膜は、四塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を原料ガスとして用いてＣＶＤ法または原子層堆積法（ＡＬＤ法）で行う。ＴｉＮ膜は、テトラキス（ジメチルアミノ）チタン（（ＮＭｅ２）４Ｔｉ：ＴＤＭＡＴ）などの有機金属化合物と窒素ガス（Ｎ２）を原料ガスとして用いても良い。ＳｉＮ膜の成膜は、例えば、ジクロロシラン（ＳｉＨ２Ｃｌ２：ＤＣＳ）とＨＮ３を用いて同様に形成することができる。犠牲膜１４上に形成された膜をエッチバック等により除去することで、シリンダホール１４Ａ内に下部電極１５を形成することができる。
【００１９】
下部電極１５を形成した後、型枠として使用した犠牲膜１４をフッ酸（ＨＦ）を含む薬液を用いてウェットエッチングにより除去する（図３（ｄ））。例えば、２０％ＨＦ水溶液を用いることができる。
【００２０】
図４に従来のＴｉＮ膜のみで構成される下部電極１５Ｐを形成した後、同様のウェットエッチングにより犠牲膜１４を除去した状態を示す。ＴｉＮ膜は結晶性の膜であり、図４（ｂ）に示すように、結晶粒界に沿ってＨＦ液が下層の第２の層間絶縁膜１１へしみ出しており、ボイド１１Ｖが形成される。ボイド１１Ｖが形成されると、後工程で形成する上部電極材料がボイド１１Ｖ内に入り込んで隣接する容量コンタクト１２同士がショートする場合がある。
【００２１】
結晶粒界に沿ってＨＦ液が浸透してこのような欠陥が生じるのは、下部電極の膜厚が薄いほど顕著となる。図５は、膜厚としみ込み欠陥数の関係を示しており、膜厚が１４ｎｍよりも薄くなると急激に欠陥数が増大する。２０ｎｍ以下で欠陥の発生が確認されている。
【００２２】
一方、本発明を採用した下部電極１５では、図６に示すように、介在層１５２がＴｉＮ膜の結晶粒界を分断しており、滲入したＨＦ液が下層へしみ込むことを抑制することができる。多層に介在層１５２を設けていることで、ＨＦ液の下層へのしみ込みをより効果的に阻止することができる。但し、絶縁性のＳｉＮ膜などの介在層１５２をあまり多く含むことは、下部電極１５全体としての比抵抗が上昇し、問題となる場合がある。本発明においては、下部電極１５としての比抵抗が１０００μΩｃｍ以下であれば、実用上問題がない目安となる。
【００２３】
図７は、ＴｉＮ膜中にＳｉＮ膜を挟み込んだ下部電極（ＴｉＳｉＮ膜という）中のシリコン原子（Ｓｉ）濃度と比抵抗との関係を示すグラフであり、ＴｉＳｉＮ膜中のＳｉ濃度がチタン原子（Ｔｉ）とＳｉとの合計１００原子数％に対して２４原子数％以下であれば、比抵抗が１０００μΩｃｍ以下を満足することができる。また、ＴｉＳｉＮ膜中のＳｉ濃度が１原子数％以上であることで、ＴｉＮ膜の結晶粒界を分断するＳｉＮ膜を安定的に形成することができる。
【００２４】
導電体膜１５１としては、単体で犠牲膜１４の除去時にエッチング薬液のしみ込みが懸念される膜であり、比較的大きな結晶粒を形成する結晶性の導電体から構成される。そのような材料として、チタンを含む導電体が挙げられ、上記したように、キャパシタ下部電極として汎用されるＴｉＮ膜が好ましい。
【００２５】
導電体膜１５１と介在層１５２の積層膜である下部電極１５は、結晶性の導電体膜１５１中に結晶粒界によって形成されるしみ込み通路を分断するように、介在層１５２を形成する場合以外に、しみ込み通路に蓋をするように下部電極１５（導電体膜１５１）の内壁側に形成する図８（ａ）の構造、あるいはしみ込み通路の最後に栓をするように下部電極１５（導電体膜１５１）の外壁から底面にかけて形成する図８（ｂ）の構造、図８（ａ）と図８（ｂ）との組み合わせである図８（ｃ）の構造、更に図８（ｃ）の構造に、導電体膜１５１中に１層以上介在層１５２を形成する図８（ｄ）の構造など積層構造が挙げられる。介在層１５２は、下部電極１５の少なくとも底面全域にわたって形成されており、導電体膜１５１の内壁または外壁に沿って、導電体膜１５１の内壁面のみ、導電体膜１５１の外壁面から底面にわたってのみ、あるいは導電体膜１５１内のみのいずれか１箇所であることが、下部電極としての比抵抗、キャパシタとしての静電容量（Ｃｓ）の観点から好ましい。
【００２６】
介在層１５２としては、上記のＳｉＮ膜に限定されず、結晶性の導電体膜１５１中に結晶粒界によって形成されるしみ込み通路への液通を阻害ないしは遅延し得る材料であれば、いずれも使用することができ、結晶性の導電体膜１５１よりも結晶粒の小さい材料が挙げられる。介在層１５２としては、犠牲膜１４のエッチング薬液に対して犠牲層１４よりもエッチング速度が遅い材料、特にエッチング耐性を有する材料が好ましい。導電体膜１５１と異なる材料で薄い膜厚（例えば、２ｎｍ以下）で形成される膜は、結晶成長が十分ではなく、微結晶状態やアモルファス状態で形成される。このような条件を満たす材料として、ＳｉＮ以外に、シリコン膜、窒化アルミニウム（ＡｌＮ）を挙げることができる。シリコン膜の場合、アモルファスシリコンでも多結晶シリコンでもよく、ＴｉＮとの接触界面が窒化されてＳｉＮ膜となっていても良い。また、導電体膜１５１がＴｉＮ膜以外の場合には、ＴｉＮ膜を介在層として使用できる場合がある。いずれの場合も下部電極としての比抵抗が１０００μΩｃｍ以下を満足するように組み合わせることが好ましい。特に導電体膜１５１の内部に多層に形成しておくことが好ましい。多層に形成することで、図７に示すように介在層１５２によりＨＦ液のしみ込みが遅延律速され、上層の介在層１５２をＨＦ液が通過してもウェットエッチング時間（例えば２０分間）の間に下層までＨＦ液がしみ込むことを防止することができる。
【００２７】
このように、本発明によれば、下部電極の膜厚を薄く、２０ｎｍ以下、特に１０ｎｍ程度まで薄くしても、下層へのエッチング薬液のしみ込みを抑制することができるため、キャパシタの微細化に有利であり、下部電極の薄膜化によって十分なＣｓを確保することができる。
【００２８】
実施形態例２
実施形態例２として、下部電極と接する容量コンタクト１２がポリシリコンプラグと金属プラグとを金属シリサイドを介して積層したハイブリッドプラグである半導体装置２００について説明する。
【００２９】
図９は、本実施形態例に係る半導体装置２００の構造を説明する模式的平面図であり、図１０（ａ）は図９のＢ−Ｂ’線での模式的断面図、図１０（ｂ）は図１０（ａ）の破線で囲まれたＰ４の部分拡大図を示す。本実施形態例の半導体装置２００は、選択トランジスタＳ−Ｔｒとして半導体基板１中に形成した溝にゲート絶縁膜２１を介してゲート導電膜２２が埋め込まれており、ゲート導電膜２２の上に埋め込み絶縁層２３を有してワード線ＷＬを構成している。
【００３０】
半導体装置２００では基板コンタクト８及び９はなく、ビット線１０はビット線導電層２４がビットコンタクトを兼ね、その上にキャップ層２５、両側にサイドウォール２６を有する。なお、ビット線導電層２４と半導体基板１との間に図示しないビットコンタクト層間膜を有していても良い。また、容量コンタクト１２は、基板上に接するポリシリコンプラグ２７とコバルトシリサイドなどの金属シリサイド膜２８とタングステンを主として含む金属プラグ２９とをこの順で積層したハイブリッドプラグとなっている。金属プラグ２９はバリアメタルを介してタングステンを埋め込んだものである。その他は、実施形態例１の半導体装置１００と同様であり、同様の構成については同じ符号を付して説明を省略する。
【００３１】
下部電極１５の形成方法は、実施形態例１と同様であり、図１１（ａ）〜（ｄ）に示すように、ビット線１０、容量コンタクト１２を形成した第１層間絶縁膜７上にエッチングストッパ膜１３と犠牲膜１４が積層され（図１１（ａ））、犠牲膜１４、エッチングストッパ膜１３を貫通して容量コンタクト１２の上面の金属プラグ２９を露出するシリンダホール１４Ａを形成する（図１１（ｂ））。シリンダホール１４Ａ内に本発明に係る下部電極１５を形成（図１１（ｃ））し、その後、犠牲膜１４をＨＦ液を用いたウェットエッチングにて除去する（図１１（ｄ））。
【００３２】
半導体装置２００において、下部電極が従来のＴｉＮ膜のみで形成されている場合（１５Ｐ）、図１２に示すように、下部電極１５Ｐ内にしみ込んだＨＦ液が下層の第１層間絶縁膜７にしみ込みボイド７Ｖを形成すると共に、金属シリサイド膜２８も溶出してボイド２８Ｖを形成してしまう。また、タングステンなどの金属膜は結晶性の膜であり、ＴｉＮ膜と同様に粒界に沿ってＨＦ液がしみ込み、金属シリサイド膜２８を溶出してしまう場合がある。容量コンタクト１２間のボイド７Ｖが繋がると、後工程で形成する上部電極材料が入り込んでプラグ間ショートが発生する場合があり、また、ボイド２８Ｖによりプラグオープンが発生してしまう場合がある。従って、第１層間絶縁膜７が窒化シリコン膜などのＨＦ液に耐性のある絶縁膜であっったり、容量コンタクト１２を形成する開口部に窒化膜サイドウォールを形成した場合であってもオープン不良が発生する場合がある。
【００３３】
これに対して、本発明を適用して介在層１５２を設けた場合には、ＨＦ液の下層へのしみ込みが阻止され、しみ込み欠陥の発生を抑制することができる。
【符号の説明】
【００３４】
１．半導体基板
２．素子分離領域
３．ソース・ドレイン領域
４．ゲート絶縁膜
５．ワード線（ゲート電極）
６．サイドウォール
７．第１層間絶縁膜
８．基板コンタクト（ビットコンタクト）
９．基板コンタクト
１０．ビット線
１１．第２層間絶縁膜
１２．容量コンタクト
１３．エッチングストッパ膜
１４．犠牲膜
１５．下部電極（第１の電極、第１の導電膜）
１５１．導電体膜
１５２．介在層
１５Ｐ．従来の下部電極
１６．誘電体膜
１７．第１上部電極（第２の導電膜）
１８．第２上部電極
２１．ゲート絶縁膜
２２．ゲート導電膜
２３．埋め込み絶縁膜
２４．ビット線導電層
２５．ビット線キャップ層
２６．サイドウォール
２７．ポリシリコンプラグ
２８．金属シリサイド膜
２９．金属プラグ
１００，２００．半導体装置
Ｋ．活性領域
ＷＬ．ワード線
【図１】
2014086585.tif 000003
【図２】
2014086585.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014086585.tif 000009
【図８】
2014086585.tif 000010
【図９】
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【図１０】
2014086585.tif 000012
【図１１】
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【図１２】
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