(57)【要約】【課題】簡易な構成で、低いオン電圧を維持しつつ、スイッチング時の負性容量の低減化を図ることが可能な半導体装置を提供する。【解決手段】半導体基板３の表面側に形成されるベース層７が、トレンチ２０によって複数領域に分離されており、それら分離された領域は、エミッタ領域１３を介してエミッタ電極１７に接続されるチャネル領域７ａと、エミッタ電極１７に接続されないフローティング領域７ｂとして構成されている。そして、フローティング領域７ｂには、トレンチ２０の他側壁面２０ｂに沿ってＮ型のＮ＋層２５が形成されており、Ｎ＋層２５の一端部２５ａは、少なくともトレンチ２０の底部２０ｃ寄りの位置まで到達するように設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の表面と裏面とを備えた半導体基板（３）と、
前記半導体基板（３）内に設けられた第１導電型の第１半導体層（５）と、
前記半導体基板（３）の前記表面側に形成される第２導電型のベース層（７）と、
前記半導体基板（３）の前記裏面側に形成される第２導電型のコレクタ領域（１１）と、
前記コレクタ領域（１１）と電気的に接続されるコレクタ電極（１９）と、
前記ベース層（７）の前記表面側から掘り下げられて形成されるトレンチ（２０）と、
前記トレンチ（２０）の内壁面に沿って形成されたゲート絶縁膜（２１）と、
前記トレンチ（２０）内において前記ゲート絶縁膜（２１）よりも内側に形成されたゲート電極（２３）と、
前記ベース層（７）における前記表面側において前記トレンチ（２０）の一側壁面（２０ａ）に隣接して形成される第１導電型のエミッタ領域（１３）と、
前記エミッタ領域（１３）と電気的に接続されるエミッタ電極（１７）と、
を備え、
前記ベース層（７）は、前記トレンチ（２０）によって複数の領域に分離され、それら分離された領域は、前記エミッタ領域（１３）を介して前記エミッタ電極（１７）に接続されるチャネル領域（７ａ）又は前記エミッタ電極（１７）に接続されないフローティング領域（７ｂ）として構成され、
前記フローティング領域（７ｂ）には、前記トレンチ（２０）の他側壁面（２０ｂ）に沿って第１導電型の第２半導体層（２５）が形成されており、
前記第２半導体層（２５）における前記表面側とは反対側の端部（２５ａ）が、少なくとも前記トレンチ（２０）の底部（２０ｃ）寄りの位置まで到達するように構成されていることを特徴とする半導体装置。
【請求項２】
前記第２半導体層（２５）における前記表面側とは反対側の端部（２５ａ）が、前記コレクタ電極（１９）と前記エミッタ電極（１７）との間に電圧が印加されたときに、前記第１半導体層（５）側から前記ベース層（７）側へ広がる空乏層に到達するように構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２半導体層（２５）における前記表面側とは反対側の端部（２５ａ）が、前記第１半導体層（５）まで到達するように構成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第２半導体層（２５）における前記表面側の端部（２５ｂ）が、前記ベース層（７）の前記表面側まで到達するように構成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記トレンチ（２０）は、複数設けられており、
前記チャネル領域（７ａ）と前記フローティング領域（７ｂ）とは、交互に繰り返されるように配置されており、
前記第２半導体層（２５）は、前記フローティング領域（７ｂ）の両側面に配置されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来から、大電流に対応するパワー用の半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)等が知られている。そして、オン電圧の低減化を図るために、ＩＧＢＴ素子として機能するセル領域を連続して複数配置した構造に対して、複数の連続したセル領域から周期的にセル領域を間引いた、いわゆる間引き構造（ダミーセル）を備えた半導体装置が知られている。このように構成することで、エミッタ電極へと排出される少数キャリア（ホール）がドリフト層に蓄積し、エミッタ電極とコレクタ電極の間の少数キャリア濃度が大きくなり、オン電圧が低減化されるようになっている。一方で、このような構成を備えた半導体装置では、スイッチングオン時に、ホールがダミーセル（フローティング領域）へ流入することで、ダミーセルの電位が大きく変動してしまい、それによってゲートに負性容量が発生し、ＩＧＢＴのターンオフ動作が不安定になるといった問題があった。そのため、このようなダミーセルを備えた半導体装置では、負性容量を低減するための構成が同時に求められている。例えば、ダミーセルを備えた半導体装置において、負性容量を低減するための技術として、下記特許文献１に示すものがある。
【０００３】
特許文献１の電力用半導体装置は、ｎ型ベース層（１）の一方側に、ｐ型コレクタ層（３）が配設され、ｎ型ベース層（１）の他方側に、ｎ型ベース層（１）内にメインセル（ＭＲ）とダミーセル（ＤＲ）とを区画するように間隔をおいて複数のトレンチ（４）が形成され、このトレンチ（４）内にゲート絶縁膜（５）で包まれた状態でゲート電極（６）が埋め込まれている。メインセル（ＭＲ）内のｎ型ベース層（１）上には、ｐ型ベース層（７）が配設されており、このｐ型ベース層（７）の表面内には、ｎ型エミッタ層（８）が形成されている。また、ダミーセル（ＤＲ）内のｎ型ベース層（１）上には、ｐ型バッファ層（９）が配設されており、さらにこの上にバッファ電極（１３）が配設されている。そして、このバッファ電極（１３）はバッファ抵抗（１４）を介してエミッタ電極（１２）に電気的に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３９２７１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の特許文献１の構成では、ダミーセル（ＤＲ）上に、バッファ抵抗（１４）及びバッファ電極（１３）を設けることで、ゲート・エミッタ間の電圧（Ｖge）の振動を抑制するようにしている。
【０００６】
しかしながら、この特許文献１の構成では、バッファ抵抗を新たに追加しなければならず、このバッファ抵抗の抵抗値に合わせたレイアウト設計が必要となり、また、このバッファ抵抗を製造するための工程も増えるため、生産性が低下するといった問題があった。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、簡易な構成で、低いオン電圧を維持しつつ、スイッチング時の負性容量の低減化を図ることが可能な半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、所定の表面と裏面とを備えた半導体基板と、前記半導体基板内に設けられた第１導電型の第１半導体層と、前記半導体基板の前記表面側に形成される第２導電型のベース層と、前記半導体基板の前記裏面側に形成される第２導電型のコレクタ領域と、前記コレクタ領域と電気的に接続されるコレクタ電極と、前記ベース層の前記表面側から掘り下げられて形成されるトレンチと、前記トレンチの内壁面に沿って形成されたゲート絶縁膜と、前記トレンチ内において前記ゲート絶縁膜よりも内側に形成されたゲート電極と、前記ベース層における前記表面側において前記トレンチの一側壁面に隣接して形成される第１導電型のエミッタ領域と、前記エミッタ領域と電気的に接続されるエミッタ電極と、を備え、前記ベース層は、前記トレンチによって複数の領域に分離され、それら分離された領域は、前記エミッタ領域を介して前記エミッタ電極に接続されるチャネル領域又は前記エミッタ電極に接続されないフローティング領域として構成され、前記フローティング領域には、前記トレンチの他側壁面に沿って第１導電型の第２半導体層が形成されており、前記第２半導体層における前記表面側とは反対側の端部が、少なくとも前記トレンチの底部寄りの位置まで到達するように構成されていることを特徴とする。
【発明の効果】
【０００９】
請求項１の半導体装置では、半導体基板の表面側に形成されるベース層が、トレンチによって複数領域に分離されており、エミッタ領域を介してエミッタ電極に接続されるチャネル領域と、エミッタ電極に接続されないフローティング領域とから構成されている。このように、ベース層に、エミッタ電極に接続されないフローティング領域（ダミーセル）を設けることで、エミッタ電極へと排出される少数キャリアが第１半導体層（ドリフト層）に蓄積し、エミッタ電極とコレクタ電極の間の少数キャリア濃度を大きくすることができるため、オン電圧の低減化を図ることができる。そして、フローティング領域には、トレンチの他側壁面に沿って第１導電型の第２半導体層が形成されており、第２半導体層における表面側とは反対側の端部が、少なくともトレンチの底部寄りの位置まで到達するように構成されている。このため、スイッチングオン時に、少数キャリアがフローティング領域へ流入しても、第２半導体層を通してドリフト層の電位を引き込む事で、フローティング領域の電位を安定化させることができ、負性容量の低減化を図ることができる。また、追加の素子設計等を必要とせず、さらに、複雑なゲート駆動も必要としないため、比較的簡易な構成で、上記効果を奏することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態に係る半導体装置を示す断面説明図である。
【図２】図２は、第１実施形態に係る半導体装置を平面視したときの第２半導体層の配置を概略的に示す説明図である。
【図３】図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図４】図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図５】図５は、第１実施形態に係る半導体装置において、フローティング領域の電圧及び負性容量を測定した結果を示す図である。
【図６】図６は、第１実施形態に係る半導体装置において、トレンチ付近の内部ポテンシャルをシミュレーションした結果を示す図である。
【図７】図７は、Ｎ＋層を設けていない従来構造の半導体装置において、トレンチ付近の内部ポテンシャルをシミュレーションした結果を示す図である。
【図８】図８は、第１実施形態に係る半導体装置を示す断面説明図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
【００１２】
本実施形態の半導体装置１は、ＩＧＢＴとして構成されるものであり、シリコンからなる半導体基板３に、トレンチゲート構造が形成されている。そして、図１に示すように、半導体基板３は、Ｎ−型のドリフト層５と、ドリフト層５上に形成されたＰ型のベース層７と、ベース層７とは反対側であってドリフト層５上に形成されたＮ＋型のフィールドストップ層９と、フィールドストップ層９上に形成されたＰ＋型のコレクタ層１１とを備えている。本実施形態では、ベース層７が形成された側を半導体基板３の表面側とし、コレクタ層１１が形成された側を半導体基板３の裏面側としている。なお、コレクタ層１１は、「コレクタ領域」の一例に相当する。また、ドリフト層５は、「第１半導体層」の一例に相当する。
【００１３】
そして、図１、２、８等に示すように、ベース層７の表面側からドリフト層５に達するトレンチ２０が複数（図１、図２等では、紙面の都合上２つのトレンチのみ図示している）、掘り下げられて形成されている。そして、これら複数のトレンチ２０は、基板の厚さ方向（図１、８では、厚さ方向を矢印Ｄで図示）と直交する所定方向（以下、並び方向Ｌとする）に、所定間隔で並べて配置されている。また、これらトレンチ２０は、図２に示すように、当該半導体装置１を表面側から平面視したときに、厚さ方向Ｄ及び並び方向Ｌと直交する方向に（以下、奥行方向Ｗとする）、長手状に構成されている。さらに、図２に示すように、ベース層７上には、ポリシリコン膜２３ａが形成されており、このポリシリコン膜２３ａによって、各ゲート電極２３（後述）が、外側（外周）へ引き回されている。つまり、奥行方向Ｗの一方側において、各ゲート電極２３が、ポリシリコン膜２３ａと電気的に導通するように接続されている。このトレンチ２０の底面及び側面を含めた内壁面には、ＳｉＯ２などの酸化膜などからなるゲート絶縁膜２１が形成されている。さらに、トレンチ２０内には、ゲート絶縁膜２１よりも内側に、ポリシリコンから構成されるゲート電極２３が形成されている。すなわち、ゲート電極２３とベース層７との間には、ゲート絶縁膜２１が介在している。
【００１４】
また、ベース層７の表層側であって、トレンチ２０の一側壁面２０ａ（すなわち、並び方向Ｌにおいて、トレンチ２０の一方側（片側））に隣接する位置に、Ｎ＋型のエミッタ領域１３が形成されている。さらに、ベース層７の表層側であって、トレンチ２０の一方側且つ、このエミッタ領域１３に隣接する位置に、Ｐ型のボディ領域１５が形成されている。そして、これらエミッタ領域１３及びボディ領域１５上に、これら領域１３、１５と電気的に導通するように接続されたエミッタ電極１７が設けられている。一方、コレクタ層１１上には、このコレクタ層１１と電気的に導通するように接続されたコレクタ電極１９が設けられている。
【００１５】
また、ベース層７は、図１、８に示すように、並び方向Ｌに、トレンチ２０によって複数の領域に分離されている。具体的に、ベース層７は、エミッタ領域１３を介してエミッタ電極１７に接続されるチャネル領域７ａと、エミッタ電極１７に接続されないフローティング領域７ｂとに分離されている。また、ベース層７において、チャネル領域７ａとフローティング領域７ｂとは、交互に繰り返されるように配置されている。すなわち、並び方向Ｌに並んだ複数のトレンチ２０の間に介在するように、チャネル領域７ａとフローティング領域７ｂとが順番に交互に配置されている。なお、本実施形態では、トレンチ２０において、チャネル領域７ａ及びエミッタ領域１３に隣接する側面を当該トレンチ２０の一側壁面２０ａとし、チャネル領域７ａ及びエミッタ領域１３とは反対側であって、フローティング領域７ｂ側に配置される側面を当該トレンチ２０の他側壁面２０ｂとしている。
【００１６】
そして、フローティング領域７ｂには、厚さ方向Ｄに、トレンチ２０の他側壁面２０ｂに沿って、長手状にＮ＋層２５が形成されている。また、このＮ＋層２５は、図１、８に示すように、フローティング領域７ｂの両側面に配置されるようになっている。すなわち、フローティング領域７ｂを間に挟んで、Ｎ＋層が設けられている。
【００１７】
このＮ＋層２５におけるベース層７の表面側とは反対側の端部（以下、一端部２５ａとする）は、少なくともトレンチ２０の底部２０ｃ寄りの位置まで到達するように設けられている。すなわち、Ｎ＋層２５の一端部２５ａは、少なくとも、厚さ方向Ｄにおいて、トレンチ２０の中央部を越える位置まで延びるように長手状に形成されている。好ましくは、このＮ＋層２５の一端部２５ａは、コレクタ電極１９とエミッタ電極１７との間に電圧が印加されたときに、ドリフト層５側からベース層７側へ広がる空乏層に到達する（空乏層に接する）ように設けられているとよい。より好ましくは、Ｎ＋層２５の一端部２５ａは、ドリフト層５まで到達するように（すなわち、ベース層７とドリフト層５の界面位置まで延びるように）設けられているとよい。このように、Ｎ＋層２５の一端部２５ａを配置することで、フローティング領域７ｂの電位を効果的に安定化させることができる。さらに、Ｎ＋層２５におけるベース層７の表面側の端部（以下、他端部２５ｂとする）は、ベース層７の表面側まで到達するように設けられているとよい。すなわち、Ｎ＋層２５は、ベース層７の表面から形成されているとよい。なお、Ｎ＋層２５は、「第２半導体層」の一例に相当する。また、Ｎ＋層２５の一端部２５ａは、「第２半導体層における表面側とは反対側の端部」の一例に相当し、Ｎ＋層２５の他端部２５ｂは、「第２半導体層における表面側の端部」の一例に相当する。
【００１８】
また、図２は、半導体装置１を平面視したときのＮ＋層２５の配置を示した図である。上述したように、ベース層７上には、ポリシリコン膜２３ａが形成されている。そして、Ｎ＋層２５は、奥行方向Ｗの一方側において、好ましくは、図２中αの領域で示すように、ポリシリコン膜２３ａに到達するように配置されているとよい。このように、Ｎ＋層２５を配置することで、よりフローティング領域７ｂの電位を安定化させることができる。
【００１９】
次に、半導体装置１の製造方法について図３、４を用いて説明する。
本発明の半導体装置１の製造方法では、まず、Ｎ−シリコン基板４０（ドリフト層５）を用意し、このＮ−シリコン基板４０に、Ｐ型不純物をイオン注入し、ベース層７（拡散Ｐ領域）を形成する。なお、ベース層７の不純物濃度は、例えば、１．５×１０１７ｃｍ−３程度となるように形成する。そして、フォトリソグラフィとドライエッチング等を用いて、ベース層７の表面側から掘り下げてトレンチ２０を複数形成する。このトレンチ２０は、例えば、ベース層７の表面からの深さが５μｍ程度となるように形成することができる。そして、このトレンチ２０の内壁全体（底面及び側面）に、例えば、ＣＶＤ法もしくは熱酸化法により、シリコン酸化膜４２を形成する。そして、このシリコン酸化膜４２によってゲート絶縁膜２１が構成される（図３（Ａ））。
【００２０】
次に、ベース層７の表層側から、レジスト４４を全面に塗布する。また、トレンチ２０内にもレジスト４４を塗布する（図３（Ｂ））。そして、トレンチ２０の他側壁面２０ｂ側のみにＮ＋層２５を形成するために、他側壁面２０ｂ側のレジスト４４をエッチングにより除去する（図３（Ｃ））。
【００２１】
次に、レジスト４４が除去されたトレンチ２０の他側壁面２０ｂ側へ向けて、Ｎ型不純物を斜めイオン注入（基板面に垂直な直線に対して、所定角度傾斜させた角度でイオン注入）し、Ｎ＋層２５（拡散Ｎ＋領域）を形成する（図４（Ｂ））。具体的には、フローティング領域７ｂ側に配置される他側壁面２０ｂの一方側に、まず、Ｎ型不純物をイオン注入してＮ＋層２５を形成する。そして、イオン注入の角度を変更し、フローティング領域７ｂ側に配置される他側壁面２０ｂの他方側も、Ｎ型不純物をイオン注入してＮ＋層２５を形成する（図４（Ｃ））。なお、Ｎ＋層２５は、ベース層７の不純物濃度よりも高い不純物濃度で形成することが好ましく、例えば、５．０×１０１７ｃｍ−３〜５．０×１０２０ｃｍ−３の範囲内で形成するとよい。このように、ベース層７の不純物濃度よりも高い不純物濃度でＮ＋層２５を形成することで、フローティング領域７ｂの電位をより安定化させることができる。また、並び方向ＬにおけるＮ＋層２５の幅（厚さ）は、例えば、０．５μｍ程度で形成するとよい。
【００２２】
そして、レジスト４４をエッチングにより除去した後、公知の方法などによって、チャネル領域７ａにエミッタ領域１３及びボディ領域１５をイオン注入などによって形成する（図４（Ｃ））。また、コレクタ層１１、コレクタ電極１９、エミッタ電極１７、ゲート電極２３等を形成し、図１に示す半導体装置１を製造することができる。
【００２３】
次に、このように構成される半導体装置１において、フローティング領域７ｂ（ダミーセル）の電圧及び負性容量を測定した結果を図５に示す。周波数１Ｈｚで、コレクタ電極１９とエミッタ電極１７との間（Ｖｃｅ）に６００Ｖを印加した状態で、コレクタ電極１９とエミッタ電極１７をショートさせ、ゲート電圧Ｖｇを０〜１０Ｖでスイープし、このときのフローティング領域７ｂの電圧を、ＬＣＲメータを用いて測定した。図５において、左縦軸は負荷容量を示しており、右縦軸はフローティング領域７ｂの電圧を示している。また、横軸は、ゲート電圧Ｖｇを示している。そして、図５中、実線は、Ｎ＋層２５を設けた本発明の半導体装置１の負荷容量を示しており、一点鎖線は、Ｎ＋層２５を設けていない従来構造の半導体装置の負荷容量を示している。また、図５中、二点鎖線は、Ｎ＋層２５を設けた本発明の半導体装置１のフローティング領域７ｂの電圧を示しており、点線は、Ｎ＋層２５を設けていない従来構造の半導体装置のフローティング領域の電圧を示している。
【００２４】
図５に示すように、従来構造の半導体装置では、負性容量の最小値が、−１．９×１０−６（Ｆ）であるのに対し、本発明の半導体装置１では、負性容量の最小値が、−４．９×１０−７（Ｆ）であった。この結果からも、Ｎ＋層２５を設けた本発明の半導体装置１では、従来構造の半導体装置に比べ、負性容量が大幅に低減していることがわかる。また、図５に示すように、フローティング領域７ｂの電圧も、本発明の半導体装置１では、従来構造の半導体装置に比べて、変動が小さく抑えられていることが確認できる。
【００２５】
次に、図６に、本発明の半導体装置１において、トレンチ２０付近の内部ポテンシャルをシミュレーションした結果を示す。また、比較のために、図７に、Ｎ＋層２５を設けていない従来構造の半導体装置の内部ポテンシャルをシミュレーションした結果を示す。なお、コレクタ電極１９とエミッタ電極１７との間（Ｖｃｅ）に６００Ｖを印加し、ゲート電圧Ｖｇが５Ｖのときの内部ポテンシャルをシミュレーションした。図６、７に示すように、本発明の半導体装置１では、従来構造の半導体装置２０１に比べ、フローティング領域７ｂの電位勾配が緩和されて、内部ポテンシャルの変化量が小さく抑えられていることがわかる。
【００２６】
以上説明したように、本第１実施形態に係る半導体装置１によれば、半導体基板３の表面側に形成されるベース層７が、トレンチ２０によって複数領域に分離されており、それら分離された領域は、エミッタ領域１３を介してエミッタ電極１７に接続されるチャネル領域７ａと、エミッタ電極１７に接続されないフローティング領域７ｂとして構成されている。このように、ベース層７に、エミッタ電極１７に接続されないフローティング領域７ｂ（ダミーセル）を設けることで、エミッタ電極１７へと排出される少数キャリア（ホール）がドリフト層５に蓄積し、エミッタ電極１７とコレクタ電極１９の間の少数キャリア濃度を大きくすることができるため、オン電圧の低減化を図ることができる。そして、フローティング領域７ｂには、トレンチ２０の他側壁面２０ｂに沿ってＮ型のＮ＋層２５が形成されており、Ｎ＋層２５の一端部２５ａは、少なくともトレンチ２０の底部２０ｃ寄りの位置まで到達するように設けられている。このため、スイッチングオン時に、少数キャリアがフローティング領域７ｂへ流入しても、Ｎ＋層２５を通してドリフト層５の電位を引き込む事で、フローティング領域７ｂの電位を安定化させることができ、負性容量の低減化を図ることができる。また、追加の素子設計等を必要とせず、さらに、複雑なゲート駆動も必要としないため、比較的簡易な構成で、上記効果を奏することができる。
【００２７】
また、Ｎ＋層２５の一端部２５ａは、コレクタ電極１９とエミッタ電極１７との間に電圧が印加されたときに、ドリフト層５側からベース層７側へ広がる空乏層に到達するように設けられている。このように、Ｎ＋層２５の一端部２５ａを配置することで、フローティング領域７ｂの電位を効果的に安定化させることができる。
【００２８】
また、Ｎ＋層２５の一端部２５ａは、ドリフト層５まで到達するように設けられている。このように、Ｎ＋層２５の一端部２５ａを配置することで、フローティング領域７ｂの電位をより効果的に安定化させることができる。
【００２９】
また、Ｎ＋層２５の他端部２５ｂは、ベース層７の表面側まで到達するように設けられている。このように、Ｎ＋層２５の他端部２５ｂを配置することで、当該Ｎ＋層２５の領域をより広く設けることができ、フローティング領域７ｂの電位をより効果的に安定化させることができる。
【００３０】
また、トレンチ２０は、複数設けられている。そして、チャネル領域７ａとフローティング領域７ｂとは、交互に繰り返されるように配置されており、Ｎ＋層２５は、フローティング領域７ｂの両側面に配置されている。この構成では、Ｎ＋層２５及びエミッタ領域１３をそれぞれ領域毎にまとめて配置することができる。このため、ドリフト層５でのホールの蓄積効果をより高めることができるとともに、フローティング領域７ｂでの電位の安定化をより効果的に図ることができる。
【００３１】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００３２】
上記実施形態では、図４（Ｂ）、図４（Ｃ）に示すように、Ｎ型不純物を斜めイオン注入してＮ＋層２５を形成する例を説明したが、これに限定されず、例えば、高エネルギーイオン注入装置を用いて高加速イオン注入を行うことで、Ｎ＋層２５を形成するようにしてもよい。
【００３３】
上記実施形態では、図２に示すように、Ｎ＋層２５が、奥行方向Ｗの一方側において、ポリシリコン膜２３ａに到達するように配置されている構成を例示したが、これに限定されず、Ｎ＋層２５は、ポリシリコン膜２３ａまで到達しないように配置されていてもよい。
【符号の説明】
【００３４】
１…半導体装置
３…半導体基板
５…ドリフト層（第１導電型の第１半導体層）
７…ベース層
７ａ…チャネル領域
７ｂ…フローティング領域
１１…コレクタ層（コレクタ領域）
１３…エミッタ領域
１７…エミッタ電極
１９…コレクタ電極
２０…トレンチ
２１…ゲート絶縁膜
２３…ゲート電極
２５…Ｎ＋層（第２半導体層）
【図１】
2014225615.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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