(57)【要約】【課題】使用効率を向上出来る半導体記憶装置及びそのコントローラを提供すること。【解決手段】実施形態の半導体記憶装置１は、メモリセルアレイ111と、データアクセス制御を行う制御部140とを具備する。メモリセルアレイ111は複数のブロックを備え、いずれかのブロックは、ショート不良の生じたワード線、または第１、第２セレクトゲート線に関する情報BWL,BSGを保持する。【選択図】図１１
2014053061.tif 000002
【特許請求の範囲】
【請求項１】
データを不揮発に記憶可能なメモリセルアレイと、
前記メモリセルアレイに対するデータアクセス制御を行う制御部と
を具備し、前記メモリセルアレイは複数のブロックを備え、前記ブロックは、
第１、第２選択トランジスタと、
各々が電荷蓄積層と制御ゲートを備え、半導体基板上に積層されると共に、前記第１、第２選択トランジスタ間に直列接続された複数のメモリセルトランジスタと、
前記第１、第２選択トランジスタのゲートにそれぞれ接続された第１、第２セレクトゲート線と、
前記メモリセルトランジスタのゲートにそれぞれ接続されたワード線と
を備え、いずれかの前記ブロックは、ショート不良の生じたいずれかのワード線、または第１、第２セレクトゲート線に関する情報を保持する
ことを特徴とする半導体記憶装置。
【請求項２】
前記ショート不良を含むいずれかのブロックにアクセスされた場合、前記制御部は、該ショート不良を有する配線を同電位とする
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
請求項１または２記載の半導体記憶装置を制御するコントローラであって、該コントローラは、
前記半導体記憶装置へアクセスするためのコマンドを発行するプロセッサと、
データを保持可能なメモリ部と
を具備し、前記プロセッサは、前記ショート不良を含むブロックにアクセスする際と、前記ショート不良を含まないブロックにアクセスする際とで、異なるコマンドを発行する
ことを特徴とするコントローラ。
【請求項４】
前記コントローラは、前記半導体記憶装置への電源投入時に前記ショート不良に関する情報を前記半導体記憶装置から受信して、前記メモリ部に保持する
ことを特徴とする請求項３記載のコントローラ。
【請求項５】
前記コントローラは、前記半導体記憶装置への電源投入時にバッドブロック情報を前記半導体記憶装置から受信し、前記ショート不良に関する情報は受信せず、
前記プロセッサは、前記ショート不良を含むブロックへのアクセス要求をホスト機器から受信した際に、前記ショート不良に関する情報を前記半導体記憶装置から読み出して、前記メモリ部に保持する
ことを特徴とする請求項３記載のコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びそのコントローラに関する。
【背景技術】
【０００２】
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７，９３６，００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
使用効率を向上出来る半導体記憶装置及びそのコントローラを提供する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、データを不揮発に記憶可能なメモリセルアレイと、前記メモリセルアレイに対するデータアクセス制御を行う制御部とを具備する。前記メモリセルアレイは複数のブロックを備え、前記ブロックは、第１、第２選択トランジスタと、各々が電荷蓄積層と制御ゲートを備え、半導体基板上に積層されると共に、前記第１、第２選択トランジスタ間に直列接続された複数のメモリセルトランジスタと、前記第１、第２選択トランジスタのゲートにそれぞれ接続された第１、第２セレクトゲート線と、前記メモリセルトランジスタのゲートにそれぞれ接続されたワード線とを備える。いずれかの前記ブロックは、ショート不良の生じたいずれかのワード線、または第１、第２セレクトゲート線に関する情報を保持する。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係るメモリシステムのブロック図。
【図２】第１実施形態に係る半導体記憶装置のブロック図。
【図３】第１実施形態に係るメモリセルアレイの回路図。
【図４】第１実施形態に係るメモリセルアレイの斜視図。
【図５】第１実施形態に係るメモリセルアレイの断面図。
【図６】第１実施形態に係るメモリセルアレイの断面図。
【図７】第１実施形態に係るメモリセルアレイの斜視図。
【図８】第１実施形態に係るロウデコーダ及びドライバ回路のブロック図。
【図９】第１実施形態に係るテスト方法のフローチャート。
【図１０】第１実施形態に係るメモリセルアレイの模式図。
【図１１】第１実施形態に係るブロックの模式図。
【図１２】第１実施形態に係るコントローラの動作のフローチャート。
【図１３】第１実施形態に係るコマンドを示すダイアグラム。
【図１４】第１実施形態に係る半導体記憶装置の動作のフローチャート。
【図１５】第１実施形態に係る半導体記憶装置の動作のフローチャート。
【図１６】第１実施形態に係るメモリセルアレイの回路図。
【図１７】第１実施形態に係るメモリセルアレイの回路図。
【図１８】第１実施形態に係るメモリセルアレイの回路図。
【図１９】第２実施形態に係るメモリセルアレイの回路図。
【図２０】第２実施形態に係るメモリシステムの処理を示すシーケンス図。
【図２１】第２実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図２２】第２実施形態に係るメモリシステムの処理を示すシーケンス図。
【図２３】第２実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図２４】第２実施形態に係るメモリセルアレイの回路図。
【図２５】第２実施形態に係るメモリシステムの処理を示すシーケンス図。
【図２６】第２実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図２７】第２実施形態に係るメモリシステムの処理を示すシーケンス図。
【図２８】第２実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図２９】第２実施形態に係るメモリセルアレイの回路図。
【図３０】第２実施形態に係るメモリシステムの処理を示すシーケンス図。
【図３１】第２実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図３２】第２実施形態に係るメモリシステムの処理を示すシーケンス図。
【図３３】第２実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図３４】第３実施形態に係るコントローラの動作のフローチャート。
【図３５】第３実施形態に係るコントローラの動作のフローチャート。
【図３６】第３実施形態に係るメモリシステムの処理を示すシーケンス図。
【図３７】第３実施形態に係るコントローラの動作のフローチャート。
【図３８】第３実施形態に係るメモリシステムの処理を示すシーケンス図。
【図３９】第３実施形態に係るコントローラの動作のフローチャート。
【図４０】第３実施形態に係るメモリシステムの処理を示すシーケンス図。
【図４１】第４実施形態に係るレジスタのブロック図。
【図４２】第４実施形態に係るＳＩＮコード格納時の信号のタイミングチャート。
【図４３】第４実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図４４】第４実施形態に係る半導体記憶装置のコマンドシーケンス図。
【図４５】第５実施形態に係るメモリセルアレイの概念図。
【図４６】第５実施形態に係るコントローラの動作のフローチャート。
【図４７】第６実施形態に係る不良とその救済方法との関係を示すグラフ。
【図４８】第６実施形態に係るメモリセルアレイの斜視図。
【図４９】第６実施形態に係るメモリセルアレイの断面図。
【図５０】第６実施形態に係るワード線の平面図。
【図５１】第１乃至第６実施形態の変形例に係るメモリセルアレイのダイアグラム。
【図５２】第１乃至第６実施形態の変形例に係るメモリセルアレイのダイアグラム。
【図５３】第１乃至第６実施形態に係るメモリセルアレイの断面図。
【図５４】第１乃至第６実施形態の変形例に係るメモリセルアレイの回路図。
【発明を実施するための形態】
【０００７】
以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
１．第１実施形態  
第１実施形態に係る半導体記憶装置及びそのコントローラについて説明する。以下では半導体記憶装置として、メモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【０００９】
１．１  構成について  
１．１．１  メモリシステムの構成について  
まず、本実施形態に係る半導体記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係るメモリシステムのブロック図である。
【００１０】
図示するようにメモリシステムは、ＮＡＮＤ型フラッシュメモリ１００、コントローラ２００、及びホスト機器３００を備えている。
【００１１】
ＮＡＮＤ型フラッシュメモリ１００は、複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリの構成の詳細は後述する。
【００１２】
コントローラ２００は、ホスト機器３００からの命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、消去等を命令する。また、ＮＡＮＤ型フラッシュメモリ１００のメモリ空間を管理する。コントローラ２００とＮＡＮＤ型フラッシュメモリ１００は、例えば同一の半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
【００１３】
コントローラ２００は、ホストインターフェイス回路２１０、内蔵メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、及びＮＡＮＤインターフェイス回路２５０を備えている。
【００１４】
ホストインターフェイス回路２１０は、コントローラバスを介してホスト機器３００と接続され、ホスト機器３００との通信を司る。そして、ホスト機器３００から受信した命令及びデータを、それぞれＣＰＵ２３０及びバッファメモリ２４０に転送する。またＣＰＵ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
【００１５】
ＮＡＮＤインターフェイス回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そして、ＣＰＵ２３０から受信した命令をＮＡＮＤ型フラッシュメモリ１００に転送し、また書き込み時にはバッファメモリ２４０内の書き込みデータをＮＡＮＤ型フラッシュメモリ１００へ転送する。更に読み出し時には、ＮＡＮＤ型フラッシュメモリ１００から読み出されたデータをバッファメモリ２４０へ転送する。
【００１６】
ＣＰＵ２３０は、コントローラ２００全体の動作を制御する。例えば、ホスト機器３００から読み出し命令を受信した際には、それに応答して、ＮＡＮＤインターフェイスに基づく読み出し命令を発行する。書き込み及び消去の際も同様である。またＣＰＵ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１を管理するための様々な処理を実行する。更にＣＰＵ２３０は、各種の演算を実行する。例えば、データの暗号化処理、ランダマイズ処理、誤り訂正（ＥＣＣ：Error Checking and Correcting）処理等を実行する。
【００１７】
内蔵メモリ２２０は、例えばＤＲＡＭ等の半導体メモリであり、ＣＰＵ２３０の作業領域として使用される。そして内蔵メモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
【００１８】
１．１．２  半導体記憶装置の構成について  
次に、半導体記憶装置１００の構成について説明する。
【００１９】
１．１．２．１  半導体記憶装置の全体構成について  
図２は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１００のブロック図である。図示するようにＮＡＮＤ型フラッシュメモリ１００は、コア部１１０、ページバッファ１２０、入出力部１３０、及び周辺回路１４０を備えている。
【００２０】
コア部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、及びセンスアンプ１１３を備えている。
【００２１】
メモリセルアレイ１１１は、不揮発性のメモリセルの集合である複数（図２の例では４個）のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３）を備えている。ブロックＢＬＫはデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリング１１４の集合である複数（本例では４個）のストリンググループＧＰ（ＧＰ０〜ＧＰ３）を備えている。もちろん、メモリセルアレイ１１１内のブロック数や、１ブロックＢＬＫ内のストリンググループ数は任意である。
【００２２】
ロウデコーダ１１２は、ブロックアドレスＢＡをデコードして、対応するブロックＢＬＫを選択する。
【００２３】
センスアンプ１１３は、データの読み出し時には、メモリセルから読み出したデータをセンス・増幅する。またデータの書き込み時には、書き込みデータをメモリセルに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みは、複数のメモリセル単位で行われ、この単位がページとなる。
【００２４】
ページバッファ１２０は、ページ単位でデータを保持する。ページバッファ１２０は、データの読み出し時には、センスアンプ１１３からページ単位で転送されたデータを一時的に保持し、これをシリアルに入出力部１３０へ転送する。他方、データの書き込み時には、入出力部１３０からシリアルに転送されたデータを一時的に保持し、これをページ単位でセンスアンプ１１３へ転送する。
【００２５】
入出力部１３０は、コントローラ２００との間での、ＮＡＮＤバスを介した種々のコマンドやデータの送受信を司る。
【００２６】
周辺回路１４０は、シーケンサ１４１、チャージポンプ１４２、レジスタ１４３、及びドライバ１４４を備える。
【００２７】
ドライバ１４４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及び図示せぬソース線ドライバに供給する。この電圧が、ロウデコーダ１１２、センスアンプ１１３、及びソース線ドライバによってメモリセル（後述するワード線、セレクトゲート線、バックゲート線、ビット線、及びソース線）に印加される。
【００２８】
チャージポンプ１４２は、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバ１４４に供給する。
【００２９】
レジスタ１４３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによってコントローラに動作が正常に完了したか否かを通知する。
【００３０】
シーケンサ１４１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
【００３１】
１．１．２．２  メモリセルアレイ１１１について  
次に、上記メモリセルアレイ１１１の構成の詳細について説明する。図３は、ブロックＢＬＫ０の回路図である。ブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有している。
【００３２】
図示するように、ブロックＢＬＫ０は例えば４つのストリンググループＧＰを含む。また各々のストリンググループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリング１１４を含む。
【００３３】
ＮＡＮＤストリング１１４の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２と、バックゲートトランジスタＢＴとを含んでいる。メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備える。但しバックゲートトランジスタＢＴはデータを保持するためのものでは無く、データの書き込み、読み出し、及び消去時には単なる電流経路として機能する。メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。なおバックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられる。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は選択トランジスタＳＴ２の電流経路の一端に接続されている。
【００３４】
ストリンググループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通接続され、選択トランジスタＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＳ０〜ＳＧＳ３に共通接続される。これに対して同一のブロックＢＬＫ０内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧ（ブロックＢＬＫ０〜ＢＬＫ３では、それぞれＢＧ０〜ＢＧ３）に共通接続される。
【００３５】
すなわち、ワード線ＷＬ０〜ＷＬ７及びバックゲート線ＢＧは同一ブロックＢＬＫ０内の複数のストリンググループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、セレクトゲート線ＳＧＤ、ＳＧＳは、同一ブロックＢＬＫ０内であってもストリンググループＧＰ０〜ＧＰ３毎に独立している。
【００３６】
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１４のうち、同一行にあるＮＡＮＤストリング１１４の選択トランジスタＳＴ１の電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリング１１４を共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロック間で、ＮＡＮＤストリング１１４を共通に接続する。
【００３７】
前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリンググループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００３８】
次に、メモリセルアレイ１１１の三次元積層構造につき、図４及び図５を用いて説明する。図４及び図５は、メモリセルアレイ１１１の斜視図及び断面図である。
【００３９】
図示するようにメモリセルアレイ１１１は、半導体基板２０上に設けられている。そしてメモリセルアレイ１１１は、半導体基板２０上に順次形成されたバックゲートトランジスタ層Ｌ１、メモリセルトランジスタ層Ｌ２、選択トランジスタ層Ｌ３、及び配線層Ｌ４を有する。
【００４０】
バックゲートトランジスタ層Ｌ１は、バックゲートトランジスタＢＴとして機能する。メモリセルトランジスタ層Ｌ２は、メモリセルトランジスタＭＴ０〜ＭＴ７（ＮＡＮＤストリング１１４）として機能する。選択トランジスタ層Ｌ３は、選択トランジスタＳＴ１、ＳＴ２として機能する。配線層Ｌ４は、ソース線ＳＬ及びビット線ＢＬとして機能する。
【００４１】
バックゲートトランジスタ層Ｌ１は、バックゲート導電層２１を有する。バックゲート導電層２１は、半導体基板２０と平行な第１方向Ｄ１及び第２方向Ｄ２に２次元的に広がるように形成されている（すなわち、第１方向及び第２方向は、メモリセルが積層される第３方向Ｄ３に直交する）。バックゲート導電層２１は、ブロックＢＬＫ毎に分断されている。バックゲート導電層２１は、例えば多結晶シリコンによって形成される。バックゲート導電層２１は、バックゲート線ＢＧとして機能する。
【００４２】
またバックゲート導電層２１は、図５に示すようにバックゲートホール２２を有する。バックゲートホール２２は、バックゲート導電層２１を掘り込むように形成されている。バックゲートホール２２は、上面からみて第１方向を長手方向とする略矩形状に形成されている。
【００４３】
メモリセルトランジスタ層Ｌ２は、バックゲート導電層Ｌ１の上層に形成されている。メモリセルトランジスタ層Ｌ２は、ワード線導電層２３ａ〜２３ｄを有する。ワード線導電層２３ａ〜２３ｄは、層間絶縁層（図示せず）を挟んで積層されている。ワード線導電層２３ａ〜２３ｄは、第１方向に所定ピッチをもって第２方向に延びるストライプ状に形成されている。ワード線導電層２３ａ〜２３ｄは、例えば多結晶シリコンで形成される。ワード線導電層２３ａはメモリセルトランジスタＭＴ３、ＭＴ４の制御ゲート（ワード線ＷＬ３、ＷＬ４）として機能し、ワード線導電層２３ｂはメモリセルトランジスタＭＴ２、ＭＴ５の制御ゲート（ワード線ＷＬ２、ＷＬ５）として機能し、ワード線導電層２３ｃはメモリセルトランジスタＭＴ１、ＭＴ６の制御ゲート（ワード線ＷＬ１、ＷＬ６）として機能し、ワード線導電層２３ｄはメモリセルトランジスタＭＴ０、ＭＴ７の制御ゲート（ワード線ＷＬ０、ＷＬ７）として機能する。
【００４４】
またメモリセルトランジスタ層Ｌ２は、図５に示すように、メモリホール２４を有する。メモリホール２４は、ワード線導電層２３ａ〜２３ｄを貫通するように形成されている。メモリホール２４は、バックゲートホール２２の第１方向の端部近傍に整合するように形成されている。
【００４５】
更にバックゲートトランジスタ層Ｌ１及びメモリセルトランジスタ層Ｌ２は、図５に示すように、ブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６を有する。半導体層２６は、ＮＡＮＤストリング１１４のボディ（各トランジスタのバックゲート）として機能する。
【００４６】
ブロック絶縁層２５ａは、図５に示すように、バックゲートホール２２及びメモリホール２５に面する側壁に、所定の厚みをもって形成されている。電荷蓄積層２５ｂは、ブロック絶縁層２５ａの側面に、所定の厚みをもって形成されている。トンネル絶縁層２５ｃは、電荷蓄積層２５ｂの側面に、所定の厚みをもって形成されている。半導体層２６は、トンネル絶縁層２５ｃの側面に接するように形成されている。半導体層２６は、バックゲートホール２２及びメモリホール２４を埋めるように形成されている。
【００４７】
半導体層２６は、第２方向からみてＵ字状に形成されている。すなわち半導体層２６は、半導体基板２０の表面に対して垂直方向に延びる一対の柱状部２６ａと、一対の柱状部２６ａの下端を連結する連結部２６ｂとを有する。
【００４８】
ブロック絶縁層２５ａ及びトンネル絶縁層２５ｃは、例えば酸化シリコン（ＳｉＯ２）で形成される。電荷蓄積層２５ｂは、例えば窒化シリコン（ＳｉＮ）で形成される。半導体層２６は、多結晶シリコンで形成される。これらのブロック絶縁層２５ａ、電荷蓄積層２５ｂ、トンネル絶縁層２５ｃ、及び半導体層２６は、メモリトランジスタＭＴとして機能するＭＯＮＯＳ型トランジスタを形成する。
【００４９】
上記バックゲートトランジスタ層Ｌ１の構成を換言すると、トンネル絶縁層２５ｃは、連結部２６ｂを取り囲むように形成されている。バックゲート導電層２１は、連結部２６ｂを取り囲むように形成されている。
【００５０】
また上記メモリトランジスタ層Ｌ２の構成を換言すると、トンネル絶縁層２５ｃは、柱状部２６ａを取り囲むように形成されている。電荷蓄積層２５ｂは、トンネル絶縁層２５ｃを取り囲むように形成されている。ブロック絶縁層２５ａは、電荷蓄積層２５ｂを取り囲むように形成されている。ワード線導電層２３ａ〜２３ｄは、ブロック絶縁層２５ａ〜２５ｃ及び柱状部２６ａを取り囲むように形成されている。
【００５１】
選択トランジスタ層Ｌ３は、図４及び図５に示すように、導電層２７ａ及び２７ｂを有する。導電層２７ａ及び２７ｂは、第１方向に所定のピッチを有するように、第２方向に延びるストライプ状に形成されている。一対の導電層２７ａと、一対の導電層２７ｂは、第１方向に交互に配置されている。導電層２７ａは一方の柱状部２６ａの上層に形成され、導電層２７ｂは他方の柱状部２６ａの上層に形成されている。
【００５２】
導電層２７ａ及び２７ｂは、多結晶シリコンで形成される。導電層２７ａは、選択トランジスタＳＴ２のゲート（セレクトゲート線ＳＧＳ）として機能し、導電層２７ｂは、選択トランジスタＳＴ１のゲート（セレクトゲート線ＳＧＤ）として機能する。
【００５３】
選択トランジスタ層Ｌ３は、図５に示すように、ホール２８ａ及び２８ｂを有する。ホール２８ａ及び２８ｂは、それぞれ導電層２７ａ及び２７ｂを貫通する。またホール２８ａ及び２８ｂは、それぞれメモリホール２４と整合する。
【００５４】
選択トランジスタ層Ｌ３は、図５に示すように、ゲート絶縁層２９ａ及び２９ｂ、並びに半導体層３０ａ及び３０ｂを備えている。ゲート絶縁層２９ａ及び２９ｂは、それぞれホール２８ａ及び２８ｂに面する側壁に形成されている。半導体層３０ａ及び３０ｂは、それぞれゲート絶縁層２９ａ及び２９ｂに接するように、半導体基板２０の表面に対して垂直方向に延びる柱状に形成されている。
【００５５】
ゲート絶縁層２９ａ及び２９ｂは、例えば酸化シリコン（ＳｉＯ２）で形成される。半導体層３０ａ及び３０ｂは、例えば多結晶シリコンで形成される。
【００５６】
上記選択トランジスタ層Ｌ３の構成を換言すると、ゲート絶縁層２９ａは、柱状の半導体層３０ａを取り囲むように形成されている。導電層２７ａは、ゲート絶縁層２９ａ及び半導体層３０ａを取り囲むように形成されている。また、ゲート絶縁層２９ｂは、柱状の半導体層３０ｂを取り囲むように形成されている。導電層２７ｂは、ゲート絶縁層２９ｂ及び半導体層３０ｂを取り囲むように形成されている。
【００５７】
配線層Ｌ４は、図４及び図５に示すように、選択トランジスタ層Ｌ３の上層に形成されている。配線層Ｌ４は、ソース線層３１、プラグ層３２、及びビット線層３３を有する。
【００５８】
ソース線層３１は、第２方向に延びる板状に形成されている。ソース線層３１は、第１方向に隣接する一対の半導体層２７ａの上面に接するように形成されている。プラグ層３２は、半導体層２７ｂの上面に接し、半導体基板２０の表面に対して垂直方向に延びるように形成されている。ビット線層３３は、第２方向に所定ピッチをもって、第１方向に延びるストライプ状に形成されている。ビット線層３３は、プラグ層３２の上面に接するように形成されている。ソース線層３１、プラグ層３２、及びビット線層３３は、例えばタングステン（Ｗ）等の金属で形成される。ソース線層３１は、図３で説明したソース線ＳＬとして機能し、ビット線層３３は、ビット線ＢＬとして機能する。
【００５９】
図６及び図７は、メモリセルアレイ１１１の別の例を示しており、図６はビット線方向に沿った断面図であり、図７は斜視図である。
【００６０】
図示するように半導体層２６は、図４及び図５のようなＵ字型の形状ではなく、１本の柱状の形状であっても良い。この場合、図６及び図７に示すように、半導体基板の上方にソース線層３１が形成され、このソース線層３１上に複数の柱状の半導体層３０が形成される。そして、半導体層３０の周囲に、下から順に選択トランジスタＳＴ２、メモリセルトランジスタＭＴ０〜ＭＴ７、及び選択トランジスタＳＴ１が形成され、更にビット線層３３が形成される。本構成の場合には、バックゲートトランジスタＢＴは不要である。
【００６１】
１．１．２．３  ロウデコーダ１１２について
次に、ロウデコーダ１１２の構成について、図８を用いて説明する。図８は、ロウデコーダ１１２及びドライバ１４４のブロック図であり、ロウデコーダ１１２に関してはいずれかのブロックＢＬＫに関連付けられた構成のみを示している。すなわち、図８に示すロウデコーダ１１２が、ブロックＢＬＫ毎に設けられている。そしてロウデコーダ１１２は、関連付けられたブロックＢＬＫを選択または非選択とする。
【００６２】
図示するようにロウデコーダ１１２は、ブロックデコーダ４１及び高耐圧ｎチャネルエンハンスメント型（Ｅ型）ＭＯＳトランジスタ４２〜４６（４２−０〜４２−７、４３−０〜４３−３、４４−０〜４４−３、４５−０〜４５−３、４６−０〜４６−３）、４７を備えている。
【００６３】
＜ブロックデコーダ４１について＞  
まず、ブロックデコーダ４１について説明する。ブロックデコーダ４１は、データの書き込み、読み出し、及び消去時において、ブロックアドレスＢＡをデコードして、信号ＴＧ及び／ＲＤＥＣＡを出力する。そして、ブロックアドレスＢＡが、対応するブロックＢＬＫに一致した際には、信号ＴＧを“Ｈ”レベルとする。“Ｈ”レベルとされた信号ＴＧの電圧は、書き込み時にはＶＰＧＭＨとされ、読み出し時にはＶＲＥＡＤＨとされ、消去時にはＶddaとされる。また、信号／ＲＤＥＣＡを“Ｌ”レベル（例えば０Ｖ）とする。
【００６４】
他方で、ブロックアドレスＢＡが当該ブロックＢＬＫに一致しなかった際には、信号ＴＧは“Ｌ”レベル（例えば０Ｖ）とされ、信号／ＲＤＥＣＡは“Ｈ”レベルとされる。
【００６５】
なお、ＶＰＧＭＨは、データの書き込み時に選択ワード線に印加される高電圧ＶＰＧＭを転送するための電圧であり、ＶＰＧＭＨ＞ＶＰＧＭである。ＶＲＥＡＤＨは、データの読み出し時に非選択ワード線に印加される電圧ＶＲＥＡＤを転送するための電圧であり、ＶＲＥＡＤＨ＞ＶＲＥＡＤである。Ｖddaは、データの消去時にワード線に印加される電圧Ｖdd（例えば０Ｖ）を転送するための電圧であり、Ｖdda＞Ｖddである。
【００６６】
＜トランジスタ４２について＞  
次に、トランジスタ４２について説明する。トランジスタ４２は、選択ブロックＢＬＫのワード線ＷＬに電圧を転送するためのものである。トランジスタ４２−０〜４２−７はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのワード線ＷＬ０〜ＷＬ７にそれぞれ接続され、他端が信号線ＣＧ０〜ＣＧ７にそれぞれ接続され、ゲートが信号線ＴＧに共通に接続される。
【００６７】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１２−０では、トランジスタ４２−０〜４２−７はオン状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７に接続される。他方、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４２−０〜４２−７はオフ状態とされ、ワード線ＷＬ０〜ＷＬ７は信号線ＣＧ０〜ＣＧ７から分離される。
【００６８】
なお、トランジスタ４２は、同一のブロックＢＬＫ内の全ストリンググループＧＰに共通に用いられる。
【００６９】
＜トランジスタ４３、４４について＞  
次に、トランジスタ４３、４４について説明する。トランジスタ４３、４４は、セレクトゲート線ＳＧＤに電圧を転送するためのものである。トランジスタ４３−０〜４３−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫのセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端が信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続され、ゲートが信号線ＴＧに共通に接続される。またトランジスタ４４１〜４４−３はそれぞれ、電流経路の一端が、対応するブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３に接続され、他端がノードＳＧＤ＿ＣＯＭに接続され、ゲートに信号／ＲＤＥＣＡが与えられる。ノードＳＧＤ＿ＣＯＭは、０Ｖや負電圧ＶＢＢ等、選択トランジスタＳＴ１をオフ状態にする電圧である。
【００７０】
従って、例えば選択ブロックＢＬＫ０に対応するロウデコーダ１１２−０では、トランジスタ４３−０〜４３−３はオン状態とされ、トランジスタ４４１〜４４−３はオフ状態とされる。よって、選択ブロックＢＬＫ０のセレクトゲート線ＳＧＤ０〜ＳＧＤ３は信号線ＳＧＤＤ０〜ＳＧＤＤ３に接続される。
【００７１】
他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４３−０〜４３−３はオフ状態とされ、トランジスタ４４−１〜４４−３はオン状態とされる。よって、非選択ブロックＢＬＫ１〜ＢＬＫ３のセレクトゲート線ＳＧＤ０〜ＳＧＤ３はノードＳＧＤ＿ＣＯＭに接続される。
【００７２】
＜トランジスタ４５、４６について＞  
トランジスタ４５、４６は、セレクトゲート線ＳＧＳに電圧を転送するためのものであり、その接続及び動作は、トランジスタ４３、４４においてセレクトゲート線ＳＧＤをセレクトゲート線ＳＧＳに入れ替えたものと等価である。
【００７３】
すなわち、選択ブロックＢＬＫ０に対応するロウデコーダ１１２−０では、トランジスタ４５−０〜４５−３はオン状態とされ、トランジスタ４６−０〜４４−４はオフ状態とされる。他方で、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４３−０〜４３−３はオフ状態とされ、トランジスタ４４−１〜４４−３はオン状態とされる。
【００７４】
＜トランジスタ４７について＞  
次に、トランジスタ４７について説明する。トランジスタ４７は、バックゲート線ＢＧに電圧を転送するためのものである。トランジスタ４７は、電流経路の一端が、対応するブロックＢＬＫのバックゲート線ＢＧに接続され、他端は信号線ＢＧＤに接続され、ゲートが信号線ＴＧに共通に接続される。
【００７５】
従って、選択ブロックＢＬＫ０に対応するロウデコーダ１１２では、トランジスタ４７はオン状態とされ、非選択ブロックＢＬＫ１〜ＢＬＫ３に対応するロウデコーダ１１２−１〜１１−３では、トランジスタ４７はオフ状態とされる。
【００７６】
もちろん、メモリセルアレイ１１１が図６及び図７の構成を有する場合には、トランジスタ４７は不要である。
【００７７】
１．１．２．４  ドライバ１４４について  
次に、ドライバ１４４の構成について、特にロウデコーダ１１２に電圧を転送するための構成につき、引き続き図８を用いて説明する。ドライバ１４４は、信号線ＣＧ０〜ＣＧ７、ＳＧＤＤ０〜ＳＧＤＤ３、ＳＧＳＤ０〜ＳＧＳＤ３、及びＢＧＤの各々に、データの書き込み、読み出し、及び消去に必要な電圧を転送する。
【００７８】
図８に示すようにドライバ１４４は、ＣＧドライバ５１（５１−０〜５１−７）、ＳＧＤドライバ５２（５２−０〜５２−３）、ＳＧＳドライバ５３（５３−０〜５３−３）、ＢＧドライバ５４、及び電圧ドライバ５５を備えている。
【００７９】
電圧ドライバ５５は、チャージポンプ１４２から電圧を受信して、必要な電圧をブロックデコーダ４１及びＣＧドライバ５１に対して、電圧ＶＲＤＥＣ及びＶＣＧＳＥＬとして転送する。ＣＧドライバ５１−０〜５１−７はそれぞれ、ページアドレスに応じて、信号線ＣＧ０〜ＣＧ７（ワード線ＷＬ０〜ＷＬ７）に、必要な電圧を転送する。ＳＧＤドライバ５２−０〜５２−３はそれぞれ、信号線ＳＧＤＤ０〜ＳＧＤＤ３（セレクトゲート線ＳＧＤ０〜ＳＧＤ３）に、必要な電圧を転送する。ＳＧＳドライバ５３−０〜５３−３はそれぞれ、信号線ＳＧＳＤ０〜ＳＧＳＤ３（セレクトゲート線ＳＧＳ０〜ＳＧＳ３）に、必要な電圧を転送する。ＢＧドライバ５４は、信号線ＢＧＤに必要な電圧を転送する。
【００８０】
１．２  ＮＡＮＤ型フラッシュメモリ１００のテスト方法について  
１．２．１  テスト方法について  
次に、上記構成のＮＡＮＤ型フラッシュメモリ１００のテスト方法について説明する。本方法は、メモリセルアレイ１１１内に不良ブロックがあった場合、不良の程度に応じてこれを管理するものである。
【００８１】
図９は、出荷前にＮＡＮＤ型フラッシュメモリ１００に対して行われるテスト方法のフローチャートである。テストは、ＮＡＮＤ型フラッシュメモリ１００のテスタによって実施され、大まかには、ブロックテスト、不良個所特定、及び管理データ書き込みの順番で行われる。
【００８２】
図示するようにテスタは、メモリセルアレイ１１１につき、ブロックＢＬＫ毎にリークチェックを実施する（ステップＳ１０）。
【００８３】
リークチェックの結果、リーク量がＩth1以下であれば（ステップＳ１１、ＹＥＳ）、テストにパスする（ステップＳ１２）。従ってテスタは、当該ブロックＢＬＫをグッドブロックに登録する（ステップＳ１３）。
【００８４】
リークチェックの結果、リーク量がＩth1より大きければ（ステップＳ１１、ＮＯ）、テストにフェイルする（ステップＳ１４）。フェイルした場合、リーク量が更にＩth2より大きければ（ステップＳ１５、ＮＯ）、テスタは、当該ブロックＢＬＫをバッドブロックに登録する（ステップＳ１７）。バッドブロックに登録されたブロックＢＬＫは、使用禁止とされる。
【００８５】
ステップＳ１５において、リーク量がＩth2以下であれば（ステップＳ１５、ＹＥＳ）、すなわち、リーク量が、Ｉth1より大きくＩth2以下であれば、テスタは、当該ブロックＢＬＫを管理ブロックに登録する（ステップＳ１６）。つまり、不良の程度はリーク量（例えばリーク電流量）によって見積もることが出来る。従って、リークの大きさによって、ある程度まとまった量の物理欠陥が存在して、当該ブロックをバッドブロックと扱わなければならないのか、あるいは、一部に不良は存在するが、それはバッドブロックにしてしまう程に重大では無い（多くない）ので、管理ブロックとして扱って良いのか、を判断出来る。なお、この処理については、例えばＮＡＮＤ型フラッシュメモリに用意された、ブロック単位でのリークチェック機能を利用出来る。
【００８６】
以上のステップＳ１０〜Ｓ１７の処理が、メモリセルアレイ１１１内の全ブロックＢＬＫについて行われる。その後、テスタは、不良箇所を特定する。
【００８７】
すなわちテスタは、まず管理ブロックを選択する（ステップＳ１８）。そして、管理ブロック内における不良箇所を特定する（ステップＳ１９）。本実施形態で想定している不良は、配線ショートによる不良であり、例えばワード線ＷＬのショート、セレクトゲート線ＳＧＤのショート、及びセレクトゲート線ＳＧＳのショートである。その他の不良の例は、第６実施形態で説明する。
【００８８】
以上のステップＳ１８及びＳ１９の処理が、管理ブロックとして登録されたブロックＢＬＫの全てについて行われる。もちろん、メモリセルアレイ１１１に管理ブロックが存在しなければ、ステップＳ１８及びＳ１９の処理は省略される。
【００８９】
その後、テスタは、メモリセルアレイ１１１に管理データを書き込む（ステップＳ２０）。管理データとは、上記ブロックテストで得られたバッドブロック及び管理ブロックのブロックアドレス、並びにステップＳ１９で得られた不良箇所に関する情報である。これらの情報は、メモリセルアレイ１１１のＲＯＭフューズに書き込まれる。
【００９０】
１．２．２  管理データについて  
次に、図９で得られた管理データについて説明する。図１０は、メモリセルアレイ１１１の模式図である。図示するように、例えばブロックＢＬＫ２が管理ブロックに登録されたとする。すると、この管理ブロック情報を含む管理データが、例えばブロックＢＬＫ（ｍ−１）（ｍは２以上の自然数）に書き込まれる。
【００９１】
図１１は、ブロックＢＬＫ（ｍ−１）の模式図である。図示するように、ブロックＢＬＫ（ｍ−１）内の２つのページＰＧがＲＯＭフューズ領域として使用される。そして管理データは、次の情報を含む。すなわち、  
(a) バッドカラム情報ＢＣＯＬ  
(b) バッドブロック情報ＢＢＬＫ１  
(c) 管理ブロック情報ＢＢＬＫ２  
(d) 管理ブロック情報ＢＢＬＫ３  
(e) トリミング情報ＴＲＩＭ  
(f) バッドワード線情報ＢＷＬ  
(g) バッドセレクトゲート線情報ＢＳＧ  
ＢＣＯＬは、不良カラム（不良ビット線ＢＬ）に関する情報であり、例えば不良カラムのカラムアドレスである。ＢＢＬＫ１は、バッドブロックに関する情報であり、例えばバッドブロックのブロックアドレスである。ＢＢＬＫ２は、ショートしたワード線ＷＬを含む管理ブロックに関する情報であり、例えば管理ブロックのブロックアドレスである。ＢＢＬＫ３は、ショートしたセレクトゲート線ＳＧＤ、ＳＧＳを含む管理ブロックに関する情報であり、例えば管理ブロックのブロックアドレスである。トリミング情報は、ＮＡＮＤ型フラッシュメモリ１００の回路動作に関するトリミング情報である。ＢＷＬは、ショートしたワード線ＷＬに関する情報であり、例えばワード線アドレス（ページアドレス）である。ＢＳＧは、ショートしたセレクトゲート線ＳＧＤ、ＳＧＳに関する情報であり、例えばセレクトゲート線アドレス（ストリングアドレス）である。
【００９２】
図１１の例では、あるページＰＧ１に情報ＢＣＯＬ、ＢＢＬＫ１、ＢＢＬＫ２、ＢＢＬＫ３、及びＴＲＩＭが保持され、別のページＰＧ２に情報ＢＷＬ及びＢＳＧが保持されている。
【００９３】
１．３  メモリシステムの動作について  
次に、上記構成のメモリシステムにおけるコントローラ２００及びＮＡＮＤ型フラッシュメモリ１００の動作について説明する。
【００９４】
１．３．１  コントローラ２００の動作について  
まず、コントローラ２００の動作について、図１２を用いて説明する。図１２は、コントローラ２００によるＮＡＮＤ型フラッシュメモリ１００の制御動作の大まかな流れを示すフローチャートである。
【００９５】
図示するように、コントローラ２００はまず、ＮＡＮＤ型フラッシュメモリＳ１０に電源を投入する（ステップＳ３０）。そして、ＮＡＮＤ型フラッシュメモリ１００から、ＲＯＭフューズ内の情報（管理データ）を受信する（ステップＳ３１）。このステップで受信する情報は、図１１におけるページＰＧ１に保持された情報であり、バッドブロック情報ＢＢＬＫ１、並びに管理ブロック情報ＢＢＬＫ２及びＢＢＬＫ３が含まれる。
【００９６】
引き続きコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００から、管理データの残りを受信する（ステップＳ３２）。このステップで受信する情報には、バッドワード線情報ＢＷＬ及びバッドセレクトゲート線情報ＢＳＧが含まれる。
【００９７】
なおステップＳ３１及びＳ３２は、コントローラ２００からの要求によって行われても良いし、またはコントローラ２００からの要求を受けることなくＮＡＮＤ型フラッシュメモリ１００によって自発的に行われても良い（ＰＯＲ：Power on Read）。
【００９８】
コントローラ２００は、受信した情報を、例えばＲＡＭ２２０に格納する。そして、ホスト機器３００からの要求に応じて、ＮＡＮＤ型フラッシュメモリ１００にアクセスする（ステップＳ３３）。コントローラ２００は、ＲＡＭ２２０内の情報ＢＢＬＫ１〜ＢＢＬＫ３に基づいて、グッドブロック及び管理ブロックにアクセスし、バッドブロックにはアクセスしない。
【００９９】
図１３は、ＮＡＮＤ型フラッシュメモリ１００に対する読み出しアクセス及び書き込みアクセスを行うための、コントローラ２００の命令の例を示す。
【０１００】
コマンド“Read(x)”は、グッドブロックのx番地からデータを読み出すための命令であり、管理ブロックへのアクセスは出来ない。  
コマンド“ReadLBLKm(x)”は、管理ブロックのx番地からデータを読み出すための命令である。そして、ショートしている少なくとも２本の配線を同電位制御する旨の命令を含む。但し、管理ブロック内の不良ワード線そのものへのアクセスは出来ない。  
コマンド“Program(x)”は、グッドブロックのx番地にデータを書き込むための命令であり、管理ブロックへのアクセスは出来ない。  
コマンド“ProgramLBLKm(x)”は、管理ブロックのx番地にデータを書き込むための命令である。そして、ショートしている少なくとも２本の配線を同電位制御する旨の命令を含む。但し、管理ブロック内の不良ワード線そのものへのアクセスは出来ない。
【０１０１】
１．３．２  ＮＡＮＤ型フラッシュメモリ１００の動作について  
次に、ＮＡＮＤ型フラッシュメモリ１００の動作について、図１４を用いて説明する。図１４は、ＮＡＮＤ型フラッシュメモリ１００の動作の大まかな流れを示すフローチャートである。
【０１０２】
図示するようにＮＡＮＤ型フラッシュメモリ１００は、コントローラ２００によって電源が投入されることにより起動する（ステップＳ４０）と、まず、ＲＯＭフューズからデータを読み出す。より具体的には、まず図１１のページＰＧ１からデータを読み出し、読み出したデータをコントローラ２００に転送する（ステップＳ４１）。このステップにおいて、情報ＢＢＬＫ１〜ＢＢＬＫ３がコントローラ２００に転送される。
【０１０３】
引き続きＮＡＮＤ型フラッシュメモリ１００は、図１１のページＰＧ２からデータを読み出し、読み出したデータをコントローラ２００に転送する（ステップＳ４２）。このステップにおいて、情報ＢＷＬ及びＢＳＧがコントローラ２００に転送される。
【０１０４】
以上のステップＳ４１及びＳ４２の処理が、起動直後に行われる。その後、コントローラ２００から、グッドブロックまた管理ブロックに対するアクセス命令を受けると（ステップＳ４３）、受信した命令に応じて処理を行う（ステップＳ４４）。
【０１０５】
図１５は、ステップＳ４４の詳細を示すフローチャートである。図示するように、グッドブロックにアクセスされた場合（ステップＳ５０、ＮＯ）には、ＮＡＮＤ型フラッシュメモリ１００は、通常の制御を行う。すなわち、ページアドレスに応じて、ドライバ５２〜５４はそれぞれ、選択ワード線、非選択ワード線、及びセレクトゲート線に対して、予め定められた所定の電圧を印加する（ステップＳ５２）。その結果、データのプログラム、読み出し、または消去が実行される（ステップＳ５３）。そして、ＮＡＮＤ型フラッシュメモリ１００は、処理のステータス（パスまたはフェイル）をコントローラ２００に返す（ステップＳ５４）。
【０１０６】
管理ブロック（ＢＢＬＫ２またはＢＢＬＫ３）にアクセスされた場合（ステップＳ５０、ＹＥＳ）には、ＮＡＮＤ型フラッシュメモリ１００は、ショートしている２本の配線を同電位とする（ステップＳ５１）。例えばワード線がショートしている管理ブロックの場合には、このショートしているワード線を同電位とする。セレクトゲート線ＳＧＤ、ＳＧＳの場合も同様である。その他の配線については、通常と同じ制御を行う（ステップＳ５２）。
【０１０７】
この様子を、図１６乃至図１８に示す。図１６乃至図１８は、グッドブロックＢＬＫ０と管理ブロックＢＬＫ１の回路図である。
【０１０８】
図１６は、管理ブロックＢＬＫ１において、２本のワード線ＷＬ１、ＷＬ２がショートしている場合を示している。この場合、２本のワード線ＷＬ１、ＷＬ２は、常に同電位とされる。つまり、図８で説明したＣＧドライバ５１−１、５１−２は、管理ブロックＢＬＫ１が選択された際には、常に同電位を出力する。グッドブロックＢＬＫ０に対しては、このような制御はなされない。
【０１０９】
図１７は、管理ブロックＢＬＫ１において、２本のセレクトゲート線ＳＧＳ０、ＳＧＳ１がショートしている場合を示している。この場合、２本のセレクトゲート線ＳＧＳ０、ＳＧＳ１は、常に同電位とされる。つまり、図８で説明したＳＧＳドライバ５３−０、５３−１は、管理ブロックＢＬＫ１が選択された際には、常に同電位を出力する。
【０１１０】
図１８は、管理ブロックＢＬＫ１において、２本のセレクトゲート線ＳＧＤ０、ＳＧＤ１がショートしている場合を示している。この場合、２本のセレクトゲート線ＳＧＤ０、ＳＧＤ１は、常に同電位とされる。つまり、図８で説明したＳＧＤドライバ５２−０、５２−１は、管理ブロックＢＬＫ１が選択された際には、常に同電位を出力する。
【０１１１】
１．４  本実施形態に係る効果  
図４乃至図７で説明したように、三次元積層型ＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬとソース線ＳＬとがメモリホール２４で接続されている。そして、各メモリホール２４を選択するために、セレクトゲート線ＳＧＤ及びＳＧＳが存在する。更に、複数のワード線ＷＬが形成されている。
【０１１２】
先に説明した通り、セレクトゲート線ＳＧＤ、ＳＧＳは個別に分かれているが、ワード線ＷＬは各層で共通である（図３、図６、及び図７参照）。この理由は、各々のワード線ＷＬをストリンググループＧＰ毎に分割すると、ワード線ＷＬの積層数が増大するにつれてワード線本数（ＣＧ線本数）が増え、ＣＧ線の引き出しや、デコーダの配置が困難になるためである。
【０１１３】
このワード線ＷＬの共有化によって、チップの面積増加が抑制される。その一方で、ワード線ＷＬを共有することによってブロックサイズが大きくなる。図３から明らかなように、１つのストリンググループＧＰは、二次元にメモリセルが形成された平面型ＮＡＮＤ型フラッシュメモリにおける１つのブロックに相当する。つまり、三次元積層型ＮＡＮＤ型フラッシュメモリの１ブロックサイズは、平面型ＮＡＮＤ型フラッシュメモリの数個分のブロックサイズに相当する。
【０１１４】
ブロックサイズが大きくなると、消去単位が大きくなる。その結果、パフォーマンスの低下や不良置き換え単位が大きくなることにより、製造歩留まりが低下するおそれがある。発生する可能性のある不良としては、上下方向で隣接するワード線同士のショート、隣接するセレクトゲート線ＳＧＳ線同士のショート、及び隣接するセレクトゲート線ＳＧＤ線同士のショートが挙げられる。これらの不良はいずれも、従来の扱いではブロック不良になってしまう。つまり、バッドブロックとして扱われ、ブロック全体が使用禁止とされる。そのため、バッドブロック数が増加し、製造歩留まりが低下する懸念がある。
【０１１５】
この点、本実施形態であると、ショート不良が発生しているブロックに対して適切な電圧制御を行う。これにより、ショート不良が動作に悪影響を及ぼすことを抑制し、当該ブロックがバッドブロックとされることを回避する。
【０１１６】
すなわち、従来のバッドブロック情報ＢＢＬＫ１に加えて、ショート不良が発生しているブロックに関する情報ＢＢＬＫ２及びＢＢＬＫ３をＲＯＭフューズに持たせている。より具体的には、テスト時において、ブロックのリークチェックを行い、リーク量が、グッドブロックとされる範囲を超えているが、所定の範囲内にあるものについては、管理ブロックとして登録する。
【０１１７】
そしてコントローラ２００は、これらの情報ＢＢＬＫ１〜ＢＢＬＫ３に基づいて、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。そしてコントローラ２００は、情報ＢＷＬ及び／またはＢＳＧに基づいて、ショート不良が発生しているブロックに対しては、ショートしている２本以上の配線が同電位となるように、ＮＡＮＤ型フラッシュメモリ１００を制御する。同電位とすることで、ショート不良が動作に影響することを抑制出来る。
【０１１８】
このように、ショート不良の存在のみによりブロックがバッドブロックとされることを回避出来るため、ＮＡＮＤ型フラッシュメモリの製造歩留まりを向上出来る。
【０１１９】
２．第２実施形態  
次に、第２実施形態に係る半導体記憶装置及びそのコントローラについて説明する。本実施形態は、第１実施形態で説明した動作をより具体的に説明するものである。以下では、第１実施形態と異なる点についてのみ説明する。
【０１２０】
２．１  読み出し動作  
まず、読み出し動作について説明する。
【０１２１】
２．１．１  読み出し時のバイアス関係について  
読み出し時のバイアス関係について、図１９を用いて説明する。図１９はあるブロックＢＬＫの回路図である。図１９では、２つのストリンググループＧＰ０、ＧＰ１が含まれており、ストリンググループＧＰ０のワード線ＷＬ２からデータを読み出す場合を示している。
【０１２２】
図示するように、センスアンプ１１３によって、ビット線ＢＬは電圧ＶＰＲＥにプリチャージされる。またドライバ１４４によって、選択ワード線ＷＬ２には読み出し電圧ＶＣＧＲが印加される。ＶＣＧＲは、読み出したいレベルに応じた電圧である。また非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３〜ＷＬ７には電圧ＶＲＥＡＤが印加される。ＶＲＥＡＤは、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする高い電圧である。バックゲート線ＢＧには、電圧ＶＣＧ＿ＢＧＶが印加される。ＶＣＧ＿ＢＧＶは、バックゲートトランジスタＢＴをオン状態とする電圧である。これらの電圧は、ストリンググループＧＰ０、ＧＰ１に共通に与えられる。
【０１２３】
更にドライバ１４４は、セレクトゲート線ＳＧＤ０、ＳＧＳ０に電圧ＶＳＧ（例えば５Ｖ）を印加する。ＶＳＧは、トランジスタＳＴ１、ＳＴ２をオン状態とする電圧である。またセレクトゲート線ＳＧＤ１、ＳＧＳ１には例えば０Ｖが印加される。
【０１２４】
以上の結果、選択ストリンググループＧＰ０では、選択トランジスタＳＴ１、ＳＴ２がオン状態となる。そのため、読み出し対象ページのメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬからソース線ＳＬに電流が流れる。他方、オフ状態となれば、電流は流れない。
【０１２５】
他方で、非選択ストリンググループＧＰ１では、選択トランジスタＳＴ１、ＳＴ２がオフ状態となる。よって、非選択ストリンググループＧＰ１からはデータは読み出されない。
【０１２６】
なお、図１９は一例に過ぎず、例えばソース線ＳＬに正電圧ＶＳＲＣ（例えば２．５Ｖ）が印加されても良い。この場合には、ビット線ＢＬ、ワード線ＷＬ、バックゲート線ＢＧ、及びセレクトゲート線ＳＧＤ、ＳＧＳの電位は、上記説明した電圧に更にＶＳＲＣを加えて値とされる。
【０１２７】
２．１．２  グッドブロックに対するアクセス  
次に、グッドブロックに対する読み出しアクセスに関して、図２０を用いて説明する。図２０は、グッドブロックからデータを読み出す際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１２８】
図示するように、ホスト機器３００から読み出しアクセスを受信すると、コントローラ２００は、読み出しコマンド“Read(x)”を発行する。すると、これに応答してＮＡＮＤ型フラッシュメモリ１００では、シーケンサ１４１の制御に従って、データがページバッファ１２０にページ単位で読み出される。
【０１２９】
その後、コントローラ２００は、ページバッファ１２０内のデータをシリアルに読み出す。すなわち、例えばクロック信号（信号／ＲＥ）をトグルすることにより、データを順次読み出す。その後、コントローラ２００は、読み出したデータをホスト機器３００に転送する。
【０１３０】
図２１は、グッドブロックからデータを読み出す際における、ＮＡＮＤバス上のコマンドシーケンスと、レディ／ビジー信号のタイミングチャートである。レディ／ビジー信号（Ｒ／Ｂ信号）は、ＮＡＮＤ型フラッシュメモリ１００の状態を示す信号の一つであり、Ｒ／Ｂ＝“Ｈ”の場合は、ＮＡＮＤ型フラッシュメモリ１００はレディ状態であり、コマンドを受け付けることが出来る。逆に、Ｒ／Ｂ＝“Ｌ”の場合は、ＮＡＮＤ型フラッシュメモリ１００はビジー状態であり、コマンドを受け付けない。
【０１３１】
図示するようにコントローラ２００は、まずＮＡＮＤインターフェイスで規定されたコマンド“００ｈ”を発行する。“００ｈ”は第１読み出しコマンドであり、“００ｈ”が入力されることにより、ＮＡＮＤ型フラッシュメモリ１００は読み出し動作の開始を認識できる。引き続きコントローラ２００は、アドレスＡＤＤを発行する。その後、コントローラ２００は、“３０ｈ”を発行する。“３０ｈ”は第２読み出しコマンドであり、第２読み出しコマンドを受信することで、ＮＡＮＤ型フラッシュメモリ１００は読み出し動作を開始し、ビジー状態となる。その後は、アドレスＡＤＤに対応するページから読み出されたデータＤが、ページバッファ１２０からシリアルにコントローラ２００に転送される。
【０１３２】
つまり、図２０で説明した“Read(x)”は、図２１におけるコマンド“００ｈ”から“３０ｈ”までの一連のコマンドシーケンスに相当する。
【０１３３】
２．１．３  管理ブロックに対するアクセス  
次に、管理ブロックに対する読み出しアクセスに関して、図２２を用いて説明する。図２２は、管理ブロックからデータを読み出す際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１３４】
図示するように、グッドブロックの場合について説明した図２０と異なる点は、コマンド“Read(x)”と共に、同電位制御命令がコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に発行される点である。つまり、図１３で説明した“Read_LBLKm(x)”は、“Read(x)”と同電位制御命令との組み合わせに相当する。なお、図中の“ＳＩＮ”なる記載は、ＳＩＮコードの書き換えを意味しているが、その詳細は第４実施形態で説明する。
【０１３５】
図２３は、管理ブロックからデータを読み出す際における、ＮＡＮＤバス上のコマンドシーケンスと、レディ／ビジー信号のタイミングチャートである。
【０１３６】
図示するように、コントローラ２００は、まずＮＡＮＤインターフェイスで規定されたコマンド“００ｈ”を発行し、次にアドレスＡＤＤを発行する。その後、コントローラ２００は、新規コマンド“ｘｘｈ”を発行する。“ｘｘｈ”は、“３０ｈ”に代わる第２読み出しコマンドであり、例えば同電位制御命令の意味を含む。“ｘｘｈ”を受信することで、ＮＡＮＤ型フラッシュメモリ１００は、ショートしている配線を同電位制御しつつ、読み出し動作を実行する。その後は、シリアルにデータＤがコントローラ２００に転送される。ショートしている配線情報は、種々の方法でＮＡＮＤ型フラッシュメモリに伝えることが出来るが、その一例も第４実施形態で説明する。
【０１３７】
２．２  書き込み動作  
次に、書き込み動作について説明する。
【０１３８】
２．２．１  書き込み時のバイアス関係について  
書き込み時のバイアス関係について、図２４を用いて説明する。図２４はあるブロックＢＬＫの回路図である。図１９では、２つのストリンググループＧＰ０、ＧＰ１が含まれており、ストリンググループＧＰ０のワード線ＷＬ２にデータを書き込む場合を示している。
【０１３９】
図示するように、センスアンプ１１３によって、ビット線ＢＬには書き込みデータに応じて電圧ＶＤＤまたは０Ｖが与えられる。データを書き込む（電荷蓄積層に電荷を注入して閾値を上昇させる）べきカラムには０Ｖが与えられ、データを書き込むべきでないカラムにはＶＤＤが与えられる。また選択ワード線ＷＬ２には、ドライバ１４４によって書き込み電圧ＶＰＧＭ（例えば２０Ｖ、書き込みレベルに依存する）が印加される。ＶＰＧＭは、電荷を電荷蓄積層に注入するための高電圧である。非選択ワード線ＷＬ０、ＷＬ１、及びＷＬ３〜ＷＬ７には電圧ＶＰＡＳＳ（１０Ｖ＜ＶＰＡＳＳ＜ＶＰＧＭ）が印加される。ＶＰＡＳＳは、保持データに関わらずメモリセルトランジスタＭＴをオン状態とする高い電圧である。バックゲート線ＢＧには、電圧ＶＣＧ＿ＢＧＶが印加される。ＶＣＧ＿ＢＧＶは、バックゲートトランジスタＢＴをオン状態とする電圧である。これらの電圧は、ストリンググループＧＰ０、ＧＰ１に共通に与えられる。
【０１４０】
更にドライバ１４４は、セレクトゲート線ＳＧＤ０、ＳＧＳ０に電圧ＶＳＧＤを印加する。ＶＳＧＤは、ビット線ＢＬ（すなわちドレイン）に０Ｖが印加された選択トランジスタＳＴ１をオン状態とし、ＶＤＤが印加された選択トランジスタＳＴ２をカットオフさせる電圧である。セレクトゲート線ＳＧＳ０には０Ｖが印加され、選択トランジスタＳＴ２はオフ状態とされる。また、セレクトゲート線ＳＧＤ１、ＳＧＳ１にも０Ｖが印加される。
【０１４１】
以上の結果、ストリンググループＧＰ０、ＧＰ１では、メモリセルトランジスタＭＴ０〜ＭＴ７にチャネルが形成される。選択ストリンググループＧＰ０において、ビット線ＢＬに０Ｖが印加されたＮＡＮＤストリング１１４では、選択トランジスタＳＴ１がオン状態とされる。従って、メモリセルトランジスタＭＴ２のチャネルに０Ｖが転送されて、電荷が電荷蓄積層に注入される。他方、ビット線ＢＬにＶＤＤが印加されたＮＡＮＤストリング１１４では、選択トランジスタＳＴ１はカットオフする。その結果、このＮＡＮＤストリング１１４内の電位をフローティングとなり、ワード線ＷＬとのカップリングにより電位が上昇する。その結果、メモリセルトランジスタＭＴ２の電荷蓄積層には電荷が注入されず、データは書き込まれない。
【０１４２】
非選択ストリンググループＧＰ１では、選択トランジスタＳＴ１、ＳＴ２がオフ状態である。よって、非選択ストリンググループＧＰ２にもデータは書き込まれない。
【０１４３】
２．２．２  グッドブロックに対するアクセス  
次に、グッドブロックに対する書き込みアクセスに関して、図２５を用いて説明する。図２５は、グッドブロックにデータを書き込む際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１４４】
図示するように、ホスト機器３００から書き込みアクセスを受信すると、コントローラ２００は書き込みコマンド“Program(x)”を発行し、また書き込みデータをページバッファ１２０に転送する。すると、これに応答してＮＡＮＤ型フラッシュメモリ１００では、シーケンサ１４１の制御に従って、ページバッファ１２０内のデータが、メモリセルアレイ１１１にページ単位で書き込まれる。
【０１４５】
図２６は、グッドブロックにデータを書き込む際における、ＮＡＮＤバス上のコマンドシーケンスと、レディ／ビジー信号のタイミングチャートである。
【０１４６】
図示するように、コントローラ２００は、まずＮＡＮＤインターフェイスで規定されたコマンド“８０ｈ”を発行する。“８０ｈ”は第１書き込みコマンドであり、“８０ｈ”が入力されることで、ＮＡＮＤ型フラッシュメモリ１００は書き込み動作の開始を認識する。引き続き、コントローラ２００はアドレスＡＤＤを発行する。更にコントローラ２００は、書き込みデータＤをシリアルに転送する。最後にコントローラ２００は、“１０ｈ”を発行する。“１０ｈ”は第２書き込みコマンドであり、第２書き込みコマンドを受信することで、ＮＡＮＤ型フラッシュメモリ１００は書き込み動作を開始し、ビジー状態となる。そして、アドレスＡＤＤに対応するページに、ページバッファ１２０内のデータＤがページ単位で書き込まれる。
【０１４７】
つまり、図２５に示す“Program(x)”と“Data(x)”は、図２６におけるコマンド“８０ｈ”から“１０ｈ”までの一連のコマンドシーケンスに相当する。
【０１４８】
２．２．３  管理ブロックに対するアクセス  
次に、管理ブロックに対する書き込みアクセスに関して、図２７を用いて説明する。図２７は、管理ブロックにデータを書き込む際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１４９】
図示するように、グッドブロックの場合について説明した図２５と異なる点は、コマンド“Program(x)”と共に、同電位制御命令がコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に発行される点である。つまり、図１３で説明した“Program_LBLKm(x)”は、“Program(x)”と同電位制御命令との組み合わせに相当する。
【０１５０】
図２８は、管理ブロックにデータを書き込む際における、ＮＡＮＤバス上のコマンドシーケンスと、レディ／ビジー信号のタイミングチャートである。
【０１５１】
図示するように、コントローラ２００は、図２６で説明したシーケンスにおいて、“１０ｈ”の代わりに新規コマンド“ｙｙｈ”を発行する。“ｙｙｈ”は、“１０ｈ”に代わる第２書き込みコマンドであり、例えば同電位制御命令の意味を含む。“ｙｙｈ”を受信することで、ＮＡＮＤ型フラッシュメモリ１００は、ショートしている配線を同電位制御しつつ、書き込み動作を実行する。
【０１５２】
２．３  消去動作  
次に、消去動作について説明する。
【０１５３】
２．２．１  消去時のバイアス関係について  
消去時のバイアス関係について、図２９を用いて説明する。図２９はあるブロックＢＬＫの回路図である。図２９では、このブロックＢＬＫに含まれる２つのストリンググループＧＰ０、ＧＰ１につき一括してデータを消去する場合を示している。
【０１５４】
図示するように、ドライバ１４４によって、ビット線ＢＬ及びソース線ＳＬには消去電圧ＶＥＲＡ（例えば２０Ｖ）が印加される。また、セレクトゲート線ＳＧＤ０、ＳＧＤ１、ＳＧＳ０、ＳＧＳ１には、ＶＥＲＡ＿ＳＧ（例えば１２Ｖ）が印加される。これにより、セレクトゲート端でＧＩＤＬ（gate induced drain leakage）が生じる。ＧＩＤＬにより発生されたホール−電子対のうち、ホールは、電圧の低いピラー２６内に入っていく。そのため、ピラー２６の電位は消去電圧ＶＥＲＡまで上昇する。
【０１５５】
全ワード線ＷＬには、０Ｖが印加されてホールが電荷蓄積層へ取り込まれ、データが消去される。
【０１５６】
なお、ストリンググループＧＰ単位での消去も可能である。この場合、非選択のストリンググループのセレクトゲート線ＳＧＤ、ＳＧＳにはＶＥＲＡが印加するか、あるいはフローティングの状態とすれば良い。
【０１５７】
２．３．２  グッドブロックに対するアクセス  
次に、グッドブロックに対する消去アクセスに関して、図３０を用いて説明する。図３０は、グッドブロックのデータを消去する際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１５８】
図示するように、ホスト機器３００から消去アクセスを受信すると、コントローラ２００は、消去コマンド“Erase(x)”を発行する。すると、これに応答してＮＡＮＤ型フラッシュメモリ１００では、シーケンサ１４１の制御に従って、消去動作を実行する。
【０１５９】
図３１は、グッドブロックのデータを消去する際における、ＮＡＮＤバス上のコマンドシーケンスと、レディ／ビジー信号のタイミングチャートである。
【０１６０】
図示するように、コントローラ２００は、まずＮＡＮＤインターフェイスで規定されたコマンド“６０ｈ”を発行する。“６０ｈ”は第１消去コマンドであり、“６０ｈ”を入力されることによりＮＡＮＤ型フラッシュメモリ１００は消去動作の開始を認識する。引き続き、コントローラ２００はアドレスＡＤＤを発行する。最後にコントローラ２００は、“Ｄ０ｈ”を発行する。“Ｄ０ｈ”は第２消去コマンドであり、第２消去コマンドを受信することで、ＮＡＮＤ型フラッシュメモリ１００は消去動作を開始し、ビジー状態となる。そして、アドレスＡＤＤに対応するブロックＢＬＫ（またはストリンググループＧＰ）のデータを一括して消去する。
【０１６１】
２．３．３  管理ブロックに対するアクセス  
次に、管理ブロックに対する消去アクセスに関して、図３２を用いて説明する。図３２は、管理ブロックのデータを消去する際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１６２】
図示するように、グッドブロックの場合について説明した図３０と異なる点は、コマンド“Erase(x)”と共に、同電位制御命令がコントローラ２００からＮＡＮＤ型フラッシュメモリ１００に発行される点である。
【０１６３】
図３３は、管理ブロックのデータを消去する際における、ＮＡＮＤバス上のコマンドシーケンスと、レディ／ビジー信号のタイミングチャートである。
【０１６４】
図示するように、コントローラ２００は、図３１で説明したシーケンスにおいて、“Ｄ０ｈ”の代わりに新規コマンド“ｚｚｈ”を発行する。“ｚｚｈ”は、“Ｄ０ｈ”に代わる第２書き込みコマンドであり、例えば同電位制御命令の意味を含む。“ｚｚｈ”を受信することで、ＮＡＮＤ型フラッシュメモリ１００は、ショートしている配線を同電位制御しつつ、書き込み動作を実行する。
【０１６５】
２．４  本実施形態に係る効果  
上記第１実施形態は、例えば本実施形態で説明した方法によって実現出来る。
【０１６６】
３．第３実施形態  
次に、第３実施形態に係る半導体記憶装置及びそのコントローラについて説明する。本実施形態は、上記第１、第２実施形態において、バッドワード線情報ＢＷＬ及びバッドセレクトゲート線情報ＢＳＧの読み出しを、電源投入時ではなく、ＮＡＮＤ型フラッシュメモリ１００へのデータアクセスの際に行うものである。以下では、第１、第２実施形態と異なる点についてのみ説明する。
【０１６７】
３．１  動作について  
本実施形態に係るメモリシステムの動作について説明する。テスト動作に関しては、第１実施形態で説明した図９〜図１１と同様であるので説明は省略する。
【０１６８】
３．１．１コントローラの大まかな動作について  
まず、コントローラの大まかな動作について、図３４を用いて説明する。図３４はコントローラ２００の動作のフローチャートであり、第１実施形態で説明した図１２に対応する。
【０１６９】
図示するようにコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００への電源投入直後、ＰＯＲ（Power on Read）によって読み出された、図１１のページＰＧ１内のデータを受信する。すなわち、バッドブロック情報ＢＢＬＫ１並びに管理ブロック情報ＢＢＬＫ２及びＢＢＬＫ３を受信する。ＰＯＲは、ＮＡＮＤ型フラッシュメモリ１００に電源が投入された際に、ＮＡＮＤ型フラッシュメモリ１００によって自発的に行われる読み出し動作である。
【０１７０】
本実施形態が第１実施形態と異なる点は、ＰＯＲでは、ページＰＧ２の読み出しが行われない点にある。
【０１７１】
そして、ホスト機器３００からのアクセス要求があった場合、コントローラ２００は、それがグッドブロックに対するアクセスなのか、それとも管理ブロックに対するアクセスなのかを判断する（ステップＳ６０）。グッドブロックに対するアクセスである場合（ステップＳ６０、ＹＥＳ）には、通常の動作を実行する（ステップＳ６１）。すなわち、第１実施形態と同様である。
【０１７２】
他方、管理ブロックに対するアクセスの場合（ステップＳ６０、ＮＯ）、コントローラ２００は、当該管理ブロックに対応するバッドワード線情報ＢＷＬまたはバッドセレクトゲート線情報ＢＳＧを読み出す（ステップＳ６２）。そして、第１実施形態と同様にして、管理ブロックに対してアクセスする（ステップＳ６３）。
【０１７３】
３．１．２  読み出し動作について  
次に、本実施形態における管理ブロックに対する読み出し動作について図３５を用いて説明する。図３５は、アイドル状態にあるコントローラ２００が、ホスト機器３００から読み出しアクセスを受信した際の動作を示すフローチャートである。
【０１７４】
図示するように、グッドブロックに対するアクセスであった場合（ステップＳ７０）には、コントローラ２００は、通常の読み出しコマンドを発行する。この場合には、第２実施形態で説明した図２０〜図２１と同様である。
【０１７５】
ワード線ショート不良を含む管理ブロックＢＢＬＫ２に対するアクセスであった場合（ステップＳ７２）、コントローラ２００は、ＢＷＬ情報を読み出す（ステップＳ７３）。その後、ＢＢＬＫ２に対する読み出しコマンドを発行する（ステップＳ７４）。ステップＳ７４は、第２実施形態で説明した図２２〜図２３と同様である。
【０１７６】
セレクトゲート線ショート不良を含む管理ブロックＢＢＬＫ３に対するアクセスであった場合（ステップＳ７５）、コントローラ２００は、ＢＳＧ情報を読み出す（ステップＳ７６）。その後、ＢＢＬＫ３に対する読み出しコマンドを発行する（ステップＳ７７）。ステップＳ７７は、第２実施形態で説明した図２２〜図２３と同様である。
【０１７７】
図３６は、管理ブロックからデータを読み出す際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１７８】
図示するように、第２実施形態で説明した図２２の例と異なる点は、コントローラ２００がコマンド“Read(x)”を発行する前に、管理データを読み出す処理が行われる点にある。
【０１７９】
すなわち、ホスト機器３００から読み出しアクセスを受信すると、コントローラ２００は、読み出しコマンド“Read(L)”を発行する。すると、これに応答してＮＡＮＤ型フラッシュメモリ１００では、シーケンサ１４１の制御に従って、管理データ（ＢＷＬ and/or ＢＳＧ）がページバッファ１２０にページ単位で読み出される。
【０１８０】
その後、コントローラ２００は、ページバッファ１２０内のデータをシリアルに読み出す。これによってコントローラ２００は、アクセス対象となる管理ブロックにおいて、いずれの箇所にワード線ショート不良、またはセレクトゲート線不良が存在するのかを把握出来る。
【０１８１】
その後の処理は、図２２の場合と同様である。
【０１８２】
３．１．３  書き込み動作について  
次に、本実施形態における管理ブロックに対する書き込み動作について図３７を用いて説明する。図３７は、アイドル状態にあるコントローラ２００がホスト機器３００から書き込みアクセスを受信した際の動作を示すフローチャートである。
【０１８３】
図示するように、グッドブロックに対するアクセスであった場合（ステップＳ８０）には、コントローラ２００は、通常の書き込みコマンドを発行する。この場合には、第２実施形態で説明した図２５〜図２６と同様である。
【０１８４】
ワード線ショート不良を含む管理ブロックＢＢＬＫ２に対するアクセスであった場合（ステップＳ８２）、コントローラ２００は、ＢＷＬ情報を読み出す（ステップＳ８３）。その後、ＢＢＬＫ２に対する書き込みコマンドを発行する（ステップＳ８４）。ステップＳ８４は、第２実施形態で説明した図２７〜図２８と同様である。
【０１８５】
セレクトゲート線ショート不良を含む管理ブロックＢＢＬＫ３に対するアクセスであった場合（ステップＳ８５）、コントローラ２００は、ＢＳＧ情報を読み出す（ステップＳ８６）。その後、ＢＢＬＫ３に対する書き込みコマンドを発行する（ステップＳ８７）。ステップＳ８７は、第２実施形態で説明した図２７〜図２８と同様である。
【０１８６】
図３８は、管理ブロックにデータを書き込む際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１８７】
図示するように、第２実施形態で説明した図２７の例と異なる点は、コントローラ２００がコマンド“Program(x)”を発行する前に、管理データを読み出す処理が行われる点にある。
【０１８８】
すなわち、ホスト機器３００から書き込みアクセスを受信すると、コントローラ２００は、読み出しコマンド“Read(L)”を発行する。すると、これに応答してＮＡＮＤ型フラッシュメモリ１００では、シーケンサ１４１の制御に従って、管理データ（ＢＷＬ and/or ＢＳＧ）がページバッファ１２０にページ単位で読み出される。
【０１８９】
その後、コントローラ２００は、ページバッファ１２０内のデータをシリアルに読み出す。これによってコントローラ２００は、アクセス対象となる管理ブロックにおいて、いずれの箇所にワード線ショート不良、またはセレクトゲート線不良が存在するのかを把握出来る。
【０１９０】
その後の処理は、図２７の場合と同様である。
【０１９１】
３．１．４  消去動作について  
次に、本実施形態における管理ブロックに対する消去動作について図３９を用いて説明する。図３９は、アイドル状態にあるコントローラ２００が、ホスト機器３００から消去アクセスを受信した際の動作を示すフローチャートである。
【０１９２】
図示するように、グッドブロックに対するアクセスであった場合（ステップＳ９０）には、コントローラ２００は、通常の消去コマンドを発行する。この場合には、第２実施形態で説明した図３０〜図３１と同様である。
【０１９３】
ワード線ショート不良を含む管理ブロックＢＢＬＫ２に対するアクセスであった場合（ステップＳ９２）、コントローラ２００は、ＢＷＬ情報を読み出す（ステップＳ９３）。その後、ＢＢＬＫ２に対する消去コマンドを発行する（ステップＳ９４）。ステップＳ９４は、第２実施形態で説明した図３２〜図３３と同様である。
【０１９４】
セレクトゲート線ショート不良を含む管理ブロックＢＢＬＫ３に対するアクセスであった場合（ステップＳ９５）、コントローラ２００は、ＢＳＧ情報を読み出す（ステップＳ９６）。その後、ＢＢＬＫ３に対する消去コマンドを発行する（ステップＳ９７）。ステップＳ９７は、第２実施形態で説明した図３２〜図３３と同様である。
【０１９５】
図４０は、管理ブロックのデータを消去する際における、ホスト機器３００、コントローラ２００、及びＮＡＮＤ型フラッシュメモリ（入出力部１３０、ページバッファ１２０、及びコア部１１０）間での命令の流れを示すフローチャートである。
【０１９６】
図示するように、第２実施形態で説明した図３２の例と異なる点は、コントローラ２００がコマンド“Erase(x)”を発行する前に、管理データを読み出す処理が行われる点にある。管理データの読み出し方法は、上記読み出し時及び書き込み時と同様である。
【０１９７】
３．２  本実施形態に係る効果  
本実施形態に係る方法であると、ＮＡＮＤ型フラッシュメモリ１００への電源投入時に、ＰＯＲによって情報ＢＷＬ及びＢＳＧを読み出す必要が無い。従って、ＮＡＮＤ型フラッシュメモリを高速に起動することが出来る。
【０１９８】
なお、ある管理ブロックについて情報ＢＷＬ及びＢＳＧを読み出してコントローラ２００へ転送した後は、同じ管理ブロックへのアクセス時に情報ＢＷＬ及びＢＳＧを再度読み出す必要は無い。
【０１９９】
４．  第４実施形態  
次に、第４実施形態に係る半導体記憶装置及びそのコントローラについて説明する。本実施形態は、上記第１乃至第３実施形態において、ショートしている配線を同電位にするための制御の一例を示すものである。以下では、第１乃至第３実施形態と異なる点についてのみ説明する。
【０２００】
４．１  ＳＩＮコードレジスタについて  
ＮＡＮＤ型フラッシュメモリ１００は、例えばレジスタ１４３において、ＳＩＮコードレジスタを備えている。ＳＩＮコードとは、データの読み出し、書き込み、及び消去において、各ワード線ＷＬに印加すべき電圧に関する情報である。ＳＩＮコードレジスタはこのような情報を保持し、シーケンサ１４１及びドライバ１４４は、ＳＩＮコードレジスタ内の情報に基づいて、各ワード線ＷＬに所望の電圧を印加する。
【０２０１】
図４１は、ＳＩＮコードレジスタの回路図である。図示するようにＳＩＮコードレジスタ１４５は、ラッチ回路６０（６０−０〜６０−７）、バッファ回路６１、及び制御部（ロジック回路）６２を備えている。
【０２０２】
ラッチ回路６０−０〜６０−７はそれぞれワード線ＷＬ０〜ＷＬ７に対応しており、各ワード線ＷＬに印加すべき情報を保持する。バッファ回路６１は、制御部６２から与えられたＳＩＮコードを一時的に保持し、これを各ラッチ回路６０に転送する。
【０２０３】
制御部６２は、通常制御部６３、割り込み制御部６４、及びセレクタ６５を備えている。通常制御部６３は、アクセス対象ブロックがグッドブロックである場合のＳＩＮコードを発行する。割り込み制御部６４は、アクセス対象ブロックが管理ブロックである場合に、コントローラ２００から与えられたＳＩＮコードを保持する。セレクタ６５は、選択信号ＳＥＬに基づいて、通常制御部６３から与えられるＳＩＮコードと、割り込み制御部６４から与えられるＳＩＮコードとのいずれかを選択して、バッファ回路６１に転送する。
【０２０４】
また制御部６２はクロックＣＬＫを生成する。このクロックＣＬＫに同期して、バッファ回路６１及びラッチ回路６０は信号を内部に取り込む。
【０２０５】
４．２  ＳＩＮコードの設定方法について  
次に、上記構成のレジスタ１４５において、ＳＩＮコードを設定する方法について説明する。図４２は、クロックＣＬＫと、各ラッチ回路６０に設定されるＳＩＮコードとを示すタイミングチャートである。
【０２０６】
図示するように、バッファ回路６１にＳＩＮコードが転送されると、クロックに同期して、各ワード線ＷＬに印加すべき電圧情報が、ラッチ回路６０−０から順番に設定される。
【０２０７】
４．４  ＳＩＮコードの書き換え動作について  
次に、ＳＩＮコードの書き換え動作について説明する。本実施形態では、ショートした配線を同電位に設定するため、ＳＩＮコードを書き換える。つまり、例えば２本のワード線ＷＬ０とＷＬ１とがショートしている場合、これに対応したラッチ回路６０−０と６０−１のＳＩＮコードを書き換えて、両者のコードが同一になるようにする。
【０２０８】
まず、読み出し動作時について、図４３を用いて説明する。図４３は読み出し時におけるコマンドシーケンスである。
【０２０９】
図示するように、コマンド“００ｈ”、アドレスＡＤＤ、及びコマンド“ｘｘｈ”が発行された後、コントローラ２００はＳＩＮコードを発行して、最後に第２読み出しコマンド“３０ｈ”を発行する。“ｘｘｈ”が発行されることで、セレクタ６５は、割り込み制御部６４から与えられる、コントローラ２００から受信したＳＩＮコードを選択する。その結果、ラッチ回路６０−０〜６０−７には、ショートしたワード線が同電位とされるようなコードが格納される。
【０２１０】
次に、書き込み動作時について、図４４を用いて説明する。図４４は書き込み時におけるコマンドシーケンスである。
【０２１１】
図示するように、コマンド“８０ｈ”、アドレスＡＤＤ、データＤ、及びコマンド“ｙｙｈ”が発行された後、コントローラ２００はＳＩＮコードを発行して、最後に第２書き込みコマンド“１０ｈ”を発行する。“ｙｙｈ”が発行されることで、セレクタ６５は、割り込み制御部６４から与えられる、コントローラ２００から受信したＳＩＮコードを選択する。その結果、ラッチ回路６０−０〜６０−７には、ショートしたワード線が同電位とされるようなコードが格納される。
【０２１２】
４．５  本実施形態に係る効果  
第１乃至第３実施形態で説明した同電位制御は、例えば本実施形態に係る方法によって実現出来る。
【０２１３】
５．  第５実施形態  
次に、第５実施形態に係る半導体記憶装置及びそのコントローラについて説明する。本実施形態は、ＮＡＮＤ型フラッシュメモリ１００の出荷後に生じたショート不良、すなわち後天性の不良への対策である。以下では、第１乃至第４実施形態と異なる点についてのみ説明する。
【０２１４】
５．１  第１の方法について  
図４５は、本実施形態に係るメモリセルアレイ１１１の模式図である。図示するようにメモリセルアレイ１１１は、ＲＯＭフューズの他に、更新管理データ保持部を備えている。更新管理データ保持部は、後天性の不良情報（ＢＢＬＫ２、ＢＢＬＫ３、ＢＷＬ、ＢＳＧ）を保持するための領域である。従って、コントローラ２００によって読み出し、書き込みアクセスは可能であるが、消去は禁止される。また、ホスト機器３００によるアクセスも禁止される。また、ＰＯＲで読み出されるように設定されても良い。
【０２１５】
図４６は、後天性の不良の検査方法を示すフローチャートである。図示するようにコントローラ２００は、いずれかのブロックＢＬＫを消去する（ステップＳ１００）。そしてステータスをチェックする（ステップＳ１０１）。ステータスフェイル（消去に失敗）したブロックがあった場合、リーク量に応じて、当該ブロックＢＬＫをバッドブロックまたは管理ブロックに登録する（ステップＳ１０２）。この判断は、第１実施形態で説明したステップＳ１１〜Ｓ１７と同様である。
【０２１６】
いずれかのブロックＢＬＫが管理ブロックとして登録された場合、コントローラは不良個所を特定する（ステップＳ１０３）。そして、特定された後、この不良情報（ＢＢＬＫ２、ＢＢＬＫ３、ＢＷＬ、ＢＳＧ）を、更新管理データ保持部に書き込む。
【０２１７】
更新管理データ保持部内の管理データは、いずれかのタイミングでＮＡＮＤ型フラッシュメモリ１００が自発的にコントローラ２００に送信しても良いし、あるいはコントローラ２００の要求に応じて送信しても良い。
【０２１８】
また、上記検査を行うタイミングについても、コントローラ２００の要求に応じて行っても良いし、あるいはコントローラからのデータアクセスが為されていないいずれかのタイミングで、ＮＡＮＤ型フラッシュメモリ１００が自発的に行っても良い。
【０２１９】
またＮＡＮＤインターフェイスでは、ワード線間リークチェックコマンドとして“Ｄｆｈ”が規定されている。従って、このコマンドを用いても良い。
【０２２０】
５．２  第２の方法について  
次に第２の方法について説明する。第１の方法のように、消去動作のタイミングではなく、コントローラ２００が適宜、第１実施形態で説明した図９の動作を行っても良い。そして、その際に発見された不良は、図４５で説明した更新管理データ保持部に書き込まれる。
【０２２１】
５．３  本実施形態に係る効果  
本実施形態に係る方法であると、使用中に不良が発生した場合であっても、そのブロックを必ずしもバッドブロックにする必要が無く、管理ブロックとして使用し続けることが可能となる場合がある。従って、ユーザの利便性を向上出来る。
【０２２２】
６．  第６実施形態  
次に、第６実施形態に係る半導体記憶装置及びそのコントローラについて説明する。本実施形態は、上記第１乃至第５実施形態で説明した不良を含め、三次元積層型ＮＡＮＤ型フラッシュメモリで発生し得る不良と、それに対する対策について説明するものである。以下では、第１乃至第５実施形態と異なる点についてのみ説明する。
【０２２３】
図４７は、不良の種類とその救済方法を示すダイアグラムである。図４８乃至図５０は、ぞれぞれメモリセルアレイの斜視図、断面図、及びワード線の平面図であり、発生し得る不良を図示したものである。
【０２２４】
６．１  ＣＡＳＥ  Ｉ  
まず、不良ＣＡＳＥ Ｉは、セレクトゲート線ＳＧに沿った方向で隣接するメモリホールＭＨ間のショートである（図５０参照）。この不良は、見かけ上、隣接ビット線のショートとして観測され、カラム不良として扱われる。この場合、不良はカラムリダンダンシ技術によって救済される。
【０２２５】
カラムリダンダンシとは、不良カラムを、別途設けられたリダンダンシ用カラムに置換することで、不良カラムを救済する技術である。ＣＡＳＥ Ｉの場合、少なくとも２本のビット線のショート不良として観測されるので、少なくとも２本のカラム（２本のビット線を含むカラム）がリダンダンシ用カラムに置換される。
【０２２６】
６．２  ＣＡＳＥ  II  
ＣＡＳＥ IIは、ビット線ＢＬに沿った方向で隣接するメモリホールＭＨ間のショートである（図４８乃至図５０参照）。この不良は、見かけ上、カラム不良として観測される。この場合もＣＡＳＥ Ｉと同様に、不良はカラムリダンダンシ技術によって救済される。
【０２２７】
ＣＡＳＥ Ｉと異なりＣＡＳＥ IIでは、ショートしている複数のメモリホールＭＨは同一カラム内に存在する。従って、カラム１本（１本のビット線を含むカラム）単位でのリダンダンシが可能であれば、その１本のカラムだけ置換すれば良い。
【０２２８】
６．３  ＣＡＳＥ  III  
ＣＡＳＥ IIIは、同一のＮＡＮＤストリング１１４内におけるセレクトゲート線ＳＧＤとＳＧＳのショートである（図４９参照）。この不良は、見かけ上、ブロック不良として観測されるが、実際に不良が存在するのは１つのメモリグループＧＰのみである。従来であると、このようなブロックはバッドブロックに登録され、当該ブロック内のメモリセルは全て使用出来なかった。
【０２２９】
しかし、ＣＡＳＥ IIIの不良は、上記第１乃至第５実施形態で説明した方法によって救済される。すなわち、コントローラ２００は、管理データに基づいて、セレクトゲート線ＳＧＤとＳＧＳがショートしていることを認識出来る。従って、このブロックにアクセスする際には、ショートしているセレクトゲート線ＳＧＤとＳＧＳとが同電位になるように制御する。これにより、ＣＡＳＥ IIIの不良を含むブロックを救済出来る。
【０２３０】
６．４  ＣＡＳＥ  IV  
ＣＡＳＥ IVは、ＮＡＮＤストリング１１４間におけるセレクトゲート線ＳＧＤのショートである（図４８参照）。この不良も、見かけ上、ブロック不良として観測されるが、実際に不良が存在するのは２つのメモリグループＧＰのみである。従来であると、このようなブロックもバッドブロックとされる。
【０２３１】
しかし、ＣＡＳＥ IVの不良も、上記第１乃至第５実施形態で説明した方法によって救済される。すなわち、コントローラ２００は、管理データに基づいて、ショートしている少なくとも２本のセレクトゲート線ＳＧＤが同電位になるように制御する。これにより、ＣＡＳＥ IVの不良を含むブロックを救済出来る。
【０２３２】
なお、異なるストリング間でセレクトゲート線がショートした場合、ショートしているセレクトゲート線を含む複数のストリングが使用出来ない。すなわち、これらのストリングは、常に非選択状態とされる。コントローラ２００は、これらの非選択ストリングへのアクセスを行わない。しかし、Flash Writeのような、ブロック一括データ書き込みのような動作の場合には、不良ストリングも全て同じ動作を行うため、特に問題となることは無い。このことは、ＣＡＳＥ IVでも同様である。
【０２３３】
６．５  ＣＡＳＥ  Ｖ  
ＣＡＳＥ Ｖは、ＮＡＮＤストリング１１４間におけるセレクトゲート線ＳＧＳのショートである（図４９参照）。この不良もＣＡＳＥ IVと同様に対応出来る。すなわちコントローラ２００は、管理データに基づいて、ショートしている少なくとも２本のセレクトゲート線ＳＧＳを同電位とする。
【０２３４】
６．６  ＣＡＳＥ  VI  
ＣＡＳＥ VIは、ビット線ＢＬに沿った方向で隣接するワード線ＷＬのショートである（図４９及び図５０参照）。この不良も、見かけ上、ブロック不良として観測される。前述の通り、三次元積層型ＮＡＮＤ型フラッシュメモリでは、複数のストリングでワード線ＷＬが共有される。従って、ワード線ＷＬのショートは、ブロック全体の不良につながる。従って、従来であると、このようなブロックはバッドブロックとされる。
【０２３５】
しかし、ＣＡＳＥ VIの不良は、上記第１乃至第５実施形態で説明したように、ショートしているワード線ＷＬを同電位にすることで救済出来る。
【０２３６】
６．７  ＣＡＳＥ  VII  
ＣＡＳＥ VIIは、メモリホールＭＨに沿った方向（半導体基板表面に対する鉛直方向）で隣接するワード線ＷＬのショートである（図４９及び図５０参照）。この不良も、ＣＡＳＥ VIと同様に救済出来る。
【０２３７】
６．８  ＣＡＳＥ  VIII  
ＣＡＳＥ VIIIは、ソース線ＳＬ（Ｄ０）とセレクトゲート線ＳＧＳとのショートである（図４９参照）。なお、本明細書の図面における“Ｄ０”なる符号は、ＮＡＮＤストリング上における最下層のレベルに設けられた金属配線層であること意味し、“Ｄ１”なる符号は、“Ｄ０”よりも上のレベルに設けられた金属配線層であることを意味する。
【０２３８】
ソース線ＳＬは、ブロック毎に異なる場合と、ブロック間で共有される場合とがある。前者の場合、ＣＡＳＥ VIIIの不良はブロック不良となり、後者の場合はメモリセルアレイ１１１全体の不良となる。
【０２３９】
このような場合、コントローラ２００は、ショートしているソース線ＳＬとセレクトゲート線ＳＧＳとを同電位とする。本例では、管理データには不良ソース線情報が含まれ、この情報が、図１１のページＰＧ１またはＰＧ２に書き込まれる。
【０２４０】
６．９  ＣＡＳＥ  IX  
ＣＡＳＥ IXは、コンタクトプラグＣ１（Ｄ０）とセレクトゲート線ＳＧＤとのショートである（図４９参照）。コンタクトプラグＣ１は、Ｄ０レベルに形成され、選択トランジスタＳＴ１のドレインとビット線ＢＬとを接続する。本不良は、ＣＡＳＥ Ｉ及びIIと同様に、カラムリダンダンシ技術によって救済される。
【０２４１】
６．１０  ＣＡＳＥ  Ｘ  
ＣＡＳＥ Ｘは、コンタクトプラグＣ１（Ｄ０）とソース線ＳＬとのショートである（図４９参照）。本不良も、ＣＡＳＥ IXと同様に対処出来る。
【０２４２】
７．変形例等  
上記のように、実施形態に係る半導体記憶装置１は、データを不揮発に記憶可能なメモリセルアレイ(111@図2)と、前記メモリセルアレイに対するデータアクセス制御を行う制御部(140@図2)とを具備する。前記メモリセルアレイは複数のブロックを備え、前記ブロックは、第１、第２選択トランジスタと、各々が電荷蓄積層と制御ゲートを備え、半導体基板上に積層されると共に、前記第１、第２選択トランジスタ間に直列接続された複数のメモリセルトランジスタと、前記第１、第２選択トランジスタのゲートにそれぞれ接続された第１、第２セレクトゲート線と、前記メモリセルトランジスタのゲートにそれぞれ接続されたワード線とを備える。いずれかの前記ブロックは、ショート不良の生じたいずれかのワード線、または第１、第２セレクトゲート線に関する情報(BWL, BSG@図11)を保持する。
【０２４３】
本構成により、配線間のショート不良を救済し、半導体記憶装置のメモリ空間の使用効率を向上出来る。なお、実施形態は上記説明したものに限定されず、種々の変形が可能である。
【０２４４】
上記実施形態では、１ブロック内にワード線ショートまたはセレクトゲート線ショートのいずれかの不良のみが含まれる場合を例に説明した。しかし、図４７で説明した不良のうちの複数が、アクセス対象ブロック（またはストリング）に含まれる場合であっても良い。
【０２４５】
また、上記実施形態では、管理データをＲＯＭフューズに書き込む場合を例に説明した。しかし、すなわち、テストを行った際に、管理データをコントローラ２００に保持させるような構成であれば、管理データをＲＯＭフューズに書き込む必要は無い。このような方法は、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００とが一体化された半導体装置（一体化されて販売される製品等）に適している。
【０２４６】
また、図１１で説明したページＰＧ２は、必ずしもＲＯＭフューズとして扱われなくても良く、ＲＯＭフューズとは別個の、管理データ専用領域として確保された領域であっても良い。つまり、情報ＢＷＬ及びＢＳＧは、ＰＯＲで読み出されない。しかし、この領域は、ユーザ（ホスト機器３００）によるアクセスを禁止され、コントローラ２００による例えば追記のみが許された領域である（消去も禁止される）。もちろん、このような場合であっても、設定によりＰＯＲで読み出されるようにしても良い。
【０２４７】
また第２実施形態では、ＮＡＮＤ型フラッシュメモリ１００へのアクセス時に、情報ＢＷＬ及びＢＳＧがコントローラ２００に転送される場合を説明した。本実施形態では、次の２つの方法が考えられる。第１の方法は、ＰＯＲではＢＷＬ及びＢＳＧを読み出さず、ホスト機器３００からのアクセス命令に応じて読み出す方法であり、これは上記で説明した通りである。第２の方法は、ＮＡＮＤ型フラッシュメモリ１００が、ＰＯＲでＢＷＬ及びＢＳＧを読み出すが、これをコントローラ２００に転送せず、例えばレジスタ１４３に保持する。そして、コントローラ２００からのアクセス要求があった際に、レジスタ１４３内のＢＷＬ及びＢＳＧをコントローラ２００に転送する。もちろん、その他、種々の方法が使用出来る。
【０２４８】
更に第４実施形態では、ショートした配線を同電位とするためにＳＩＮコードを書き換える場合を説明した。しかし同電位とするための方法は、ＳＩＮコードを書き換える場合に限定されるものでは無いし、そのコマンドシーケンスも図４３及び図４４の場合に限定されるものでは無い。例えば、不良アドレスを入力するための新規コマンドを用意して、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００に対して、このコマンドと、ショートが発生している箇所のアドレスとを入力するようにしても良い。
【０２４９】
また、メモリセルトランジスタＭＴの閾値は、電荷蓄積層から電子を引き抜いてデータを消去した直後は負の値となり得る。三次元積層型ＮＡＮＤ型フラッシュメモリでは、隣接するメモリセルトランジスタＭＴ間で、電荷蓄積層が接続されている。従って、負の閾値を有するトランジスタと正の閾値を有するトランジスタが隣接すると、電荷の再結合が生じてデータが破壊されるおそれがある。従って、消去直後に、閾値を正の値を有する一定の範囲内にシフトさせるためのプログラム動作を行っても良い。
【０２５０】
また、ホスト機器３００から不良ワード線に対してアクセスがあった際には、次の２つの方法が考えられる。ひとつは、コントローラ２００がＮＡＮＤ型フラッシュメモリ１００へアクセスしない、というものである。もう一つは、コントローラ２００は、受信した論理アドレスを物理アドレスに変換する際に、不良の無いワード線の物理アドレスに変換する方法である。上記２つの方法の違いを、図５１に示す。図５１は、ワード線と、各ワード線に対する書き込みアクセス順序を示すダイアグラムであり、平面型ＮＡＮＤ型フラッシュメモリの場合を示している。
【０２５１】
図示するように、不良ワード線が無い場合、ワード線ＷＬ（ｊ−１）からＷＬ（ｊ＋３）の順番でデータが書き込まれる（ｊは自然数）。ワード線ＷＬｊ及びＷＬ（ｊ＋１）がショートした場合、これらのワード線ＷＬへのアクセス命令をコントローラ２００が発行しない場合（コマンド発行を禁止する場合）、次にワード線ＷＬ（ｊ＋２）にアクセスされる。これに対して、アドレス変換を行う場合には、不良ワード線ＷＬｊに対するアクセス命令を受信した際、ＷＬｊに対応する論理アドレスを、ＷＬ（ｊ＋２）に対応する物理アドレスに変換する。これにより、ワード線ＷＬ（ｊ＋２）がワード線ＷＬｊとみなされて、このＷＬｊにアクセスされる。図５２は、メモリセルトランジスタＭＴの各々が３ビットデータを保持する場合について示している。データはビット毎に書き込まれ、あるワード線ＷＬｋ（ｋは自然数）の上位ビットが書き込まれる前に、ワード線ＷＬ（ｋ−１）の下位ビットが書き込まれる。
【０２５２】
また、三次元積層型ＮＡＮＤ型フラッシュの場合には、ワード線ＷＬは、同一ブロック内の複数のストリング間で共有される。従って、図５３のメモリセルアレイの断面図に示すように、同電位制御されるワード線ＷＬは、選択されたストリング内における複数のワード線ＷＬだけでなく、このワード線ＷＬと共通に接続された非選択ストリング内のワード線も同電位制御される。
【０２５３】
また、図２に示したメモリセルアレイは、図５４のような構成としても良い。図５４は、ブロックＢＬＫ０の回路図であり、図２において、図５０に示すようなワード線パターンを用いたものに相当する。その他のブロックＢＬＫ１〜ＢＬＫ３も同様の構成を有し得る。図示するように、ワード線ＷＬ０〜ＷＬ３、バックゲート線ＢＧ、偶数番目のセレクトゲート線ＳＧＤ０、ＳＧＤ２、及び奇数番目のセレクトゲート線ＳＧＳ１、ＳＧＳ３は、メモリセルアレイ１１１の一端側に引き出される。これに対してワード線ＷＬ４〜ＷＬ７、偶数番目のセレクトゲート線ＳＧＳ０、ＳＧＳ２、及び奇数番目のセレクトゲート線ＳＧＤ１、ＳＧＤ３は、メモリセルアレイの、前記一端側とは逆側の他端側に引き出される。このような構成としても良い。本構成において、例えばロウデコーダ１１２を２つのロウデコーダに分割し、メモリセルアレイ１１１を挟んで対向するようにこれらを配置しても良い。そして、一方のロウデコーダによりセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＳ１、ＳＧＳ３、ワード線ＷＬ０〜ＷＬ３、及びバックゲート線ＢＧを選択し、他方のロウデコーダによりセレクトゲート線ＳＧＳ０、ＳＧＳ２、ＳＧＤ１、ＳＧＤ３、及びワード線ＷＬ４〜ＷＬ７を選択するようにしても良い。本構成によれば、第１ドライバ１６とメモリセルアレイ１１１との間の領域（ロウデコーダ１１２を含む）のセレクトゲート線やワード線等の配線の混雑を緩和出来る。
【０２５４】
また、データの書き込み、読み出し、消去において上記説明で用いた値は一例に過ぎず、適宜変更可能なことは言うまでもない。また、上記実施形態では各々のメモリセルトランジスタＭＴは１ビットデータ（２値データ）、または２ビット（４値データ）以上のデータを保持することが出来る。また上記実施形態は、ワード線、セレクトゲート線、ソース線の配線ショートに限らず、可能な限り、その他の配線に生じたショート不良にも適用出来る。
【０２５５】
更に、上記実施形態では半導体記憶装置として、三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、三次元積層型のＮＡＮＤ型フラッシュメモリとしは、図３乃至図７の構成に限られるものでは無く、種々の変形が可能である。また上記実施形態はＮＡＮＤ型フラッシュメモリに限らず、可能な限り半導体記憶装置全般に適用出来る。
【０２５６】
また、上記実施形態において説明したフローチャートは、可能な限り、その順序を入れ替えることも可能である。
【０２５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０２５８】
４１…ブロックデコーダ、５１…ＣＧドライバ、５２…ＳＧＤドライバ、５３…ＳＧＳドライバ、５４…ＢＧドライバ、５５…電圧ドライバ、１００…半導体記憶装置、１１０…コア部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ＮＡＮＤストリング、１２０…ページバッファ、１３０…入出力部、１４０…周辺回路、１４１…シーケンサ、１４２…チャージポンプ、１４３…レジスタ、１４４…ドライバ、２００…コントローラ、２１０…ホストインターフェイス回路、２２０…内蔵メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインターフェイス回路、３００…ホスト機器
【図１】
2014053061.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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