(57)【要約】【課題】選択ゲートトランジスタとメモリセルアレイとの間のスペース領域における基板ガウジングを抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。メモリセルアレイは、半導体基板上に設けられた複数のメモリセルを備える。選択ゲートトランジスタは、メモリセルアレイの端に設けられ、メモリセルアレイからメモリセルを選択するために用いられる。ダミーセルは、メモリセルアレイの端におけるメモリセルのゲート電極と選択ゲートトランジスタのゲート電極との間に設けられている。メモリセルとダミーセルの配列方向におけるダミーセルのゲート電極の幅は、メモリセルのゲート電極の幅の２倍以上である。【選択図】図２
2014053565.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの端に設けられ、前記メモリセルアレイから前記メモリセルを選択するために用いられる選択ゲートトランジスタと、
前記メモリセルと前記選択ゲートトランジスタとの間に設けられたダミーセルとを備え、
前記メモリセルと前記ダミーセルとの配列方向における前記ダミーセルのゲート電極の幅は、前記メモリセルのゲート電極の幅の２倍以上であり、
前記メモリセルと前記ダミーセルとの配列方向において、前記複数のメモリセルのゲート電極は、第１の間隔ごとに配置され、
前記メモリセルと前記ダミーセルとの配列方向における前記ダミーセルのゲート電極と前記選択ゲートトランジスタのゲート電極との間の間隔は、前記第１の間隔とほぼ等しいことを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた複数のメモリセルを備えるメモリセルアレイと、
前記メモリセルアレイの端に設けられ、前記メモリセルアレイから前記メモリセルを選択するために用いられる選択ゲートトランジスタと、
前記メモリセルアレイの端における前記メモリセルのゲート電極と前記選択ゲートトランジスタのゲート電極との間に設けられたダミーセルとを備え、
前記メモリセルと前記ダミーセルの配列方向における前記ダミーセルのゲート電極の幅は、前記メモリセルのゲート電極の幅の２倍以上であることを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルと前記ダミーセルとの配列方向において、前記複数のメモリセルのゲート電極は、第１の間隔ごとに配置され、
前記メモリセルと前記ダミーセルとの配列方向における前記ダミーセルのゲート電極と前記選択ゲートトランジスタのゲート電極との間の間隔は、前記第１の間隔とほぼ等しいことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
複数のメモリセルと、前記複数のメモリセルを備えるメモリセルアレイの端に設けられた選択ゲートトランジスタとを備えた半導体記憶装置の製造方法であって、
半導体基板の上方に前記複数のメモリセルおよび前記選択ゲートトランジスタのゲート電極材料を堆積し、
前記ゲート電極材料上にハードマスク材料を堆積し、
前記ハードマスク材料上において、前記複数のメモリセルのゲート電極のアレイパターンに第１の側壁マスクを形成し、かつ、前記ハードマスク材料上において、前記選択ゲートトランジスタのゲート電極パターンの一部分に第２の側壁マスクを形成し、
前記アレイパターンにおいて互いに隣接する前記第１の側壁マスク間のスペースに空隙を残すように、かつ前記アレイパターンの端に形成された前記第１の側壁マスクと前記第２の側壁マスクとの間のスペースを埋め込むようにスペーサ材料を堆積し、
前記スペーサ材料をエッチングバックすることによって、前記アレイパターンの端に形成された前記第１の側壁マスクと前記第２の側壁マスクとの間において対向する前記第１および第２の側壁マスクのそれぞれの対向側面、並びに、前記第２の側壁マスクの前記対向側面の反対側の側面にスペーサ材料を残置させることによってスペーサを形成し、
前記選択ゲートトランジスタのゲート電極の上方を被覆するレジスト膜を形成し、
少なくとも前記第１の側壁マスク、前記スペーサおよび前記レジスト膜をマスクとして用いて前記ハードマスク材料を加工してハードマスクを形成し、
前記ハードマスクをマスクとして用いて前記ゲート電極材料を加工することを具備する半導体記憶装置の製造方法。
【請求項５】
前記第１および第２の側壁マスクの前記対向側面に形成された前記スペーサ間の間隔は、前記アレイパターンにおいて隣接する前記第１の側壁マスク間の間隔にほぼ等しいことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【請求項６】
前記レジスト膜の一端は、前記第２の側壁マスクおよび該第２の側壁マスクの両側面に形成されたスペーサのいずれかの上にあることを特徴とする請求項４または請求項５に記載の半導体記憶装置の製造方法。
【請求項７】
前記アレイパターンの端に形成された前記第１の側壁マスクと前記第２の側壁マスクとの間の間隔は、前記アレイパターンにおいて互いに隣接する前記第１の側壁マスク間の間隔よりも広いことを特徴とする請求項４から請求項６のいずれか一項に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来からＮＡＮＤ型フラッシュＥＥＰＲＯＭ等の半導体記憶装置では、メモリセル（ＮＡＮＤストリング）を選択するために選択ゲートトランジスタがメモリセルアレイの両端に設けられている。メモリセルの各ゲート電極のハードマスクは、側壁をマスクとして用いる側壁転写法によって加工されるが、選択ゲートトランジスタの各ゲート電極のハードマスクはリソグラフィ技術によって加工される。リソグラフィ技術においては、選択ゲートトランジスタのゲート電極のように非周期パターンにおける解像度は、メモリセルアレイのゲート電極のような周期パターンにおける解像度より劣る。従って、選択ゲートトランジスタとメモリセルアレイとの間の境界におけるスペース幅は、互いに隣接するメモリセル間の間隔よりも広く設計する必要があった。
【０００３】
しかし、選択ゲートトランジスタとメモリセルアレイとの間のスペース幅が広いと、選択ゲートトランジスタおよびメモリセルの各ゲート電極をＲＩＥ（Reactive Ion Etching）で加工する際に、選択ゲートトランジスタとメモリセルアレイとの間のスペース領域において、半導体基板が抉れてしまうという現象（基板ガウジング）が生じる。
【０００４】
このような基板ガウジングは、選択ゲートトランジスタとメモリセルアレイとの間のスペース領域における拡散層の抵抗を上昇させ、セル電流を低下させる原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２４５１７３号公報
【特許文献２】米国特許第７６０４９２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
選択ゲートトランジスタとメモリセルアレイとの間のスペース領域における基板ガウジングを抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体記憶装置は、半導体基板を備える。メモリセルアレイは、半導体基板上に設けられた複数のメモリセルを備える。選択ゲートトランジスタは、メモリセルアレイの端に設けられ、メモリセルアレイからメモリセルを選択するために用いられる。ダミーセルは、メモリセルアレイの端におけるメモリセルのゲート電極と選択ゲートトランジスタのゲート電極との間に設けられている。メモリセルとダミーセルの配列方向におけるダミーセルのゲート電極の幅は、メモリセルのゲート電極の幅の２倍以上である。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイＭＣＡの構成図。
【図２】ＮＡＮＤストリングＮＳ部分の断面図。
【図３】本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図４】図３に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図５】図４に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図６】図５に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図７】図６に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
図１は、本実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイＭＣＡの構成図である。メモリセルアレイＭＣＡは、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧＳ、ＳＧＤとを含む。この例では、各ＮＡＮＤストリングＮＳにおいて５つのメモリセルＭＣが直列に接続されているが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳの一端は、対応するビット線ＢＬに接続され、その他端は共通ソース線ＳＬに接続されている。尚、図１は、メモリセルアレイＭＣＡとしてデータ消去単位であるメモリセルブロックを示している。通常、メモリセルアレイＭＣＡは、図１に示すようなメモリセルブロックを複数備えている。
【００１１】
メモリセルＭＣのコントロールゲートＣＧは、そのメモリセルＭＣが属するページのワード線ＷＬに接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。ページは、データ読出しまたはデータ書込みの単位である。
【００１２】
複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するようにカラム方向に延伸している。
【００１３】
図１に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬと平行に設けられた後述するアクティブエリアＡＡとによって構成される格子形状の交点に対応して設けられている。尚、本実施形態のメモリセルアレイＭＣＡ（メモリセルブロック）は、５×６（３０個）のメモリセルＭＣを含むが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。
【００１４】
メモリセルＭＣは、電荷蓄積層ＣＬおよびコントロールゲートＣＧを有するｎ型ＦＥＴ（Field-Effect Transistor）を用いることができる。ワード線ＷＬによってコントロールゲートＣＧに電圧を与えることで、電荷蓄積層ＣＬに電荷（電子）を注入し、あるいは、電荷蓄積層ＣＬから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、電荷蓄積層ＣＬに蓄積された電荷（電子）の数に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。このようにメモリセルＭＣは、電荷蓄積型の不揮発性メモリでもよい。
【００１５】
図２は、ＮＡＮＤストリングＮＳ部分の断面図である。ＮＡＮＤストリングＮＳは、シリコン基板１０に形成されたＰ型ウェル１２上に形成されている。セルソース線ＣＳＬは、ＮＡＮＤストリングＮＳのソース側に接続されたソース側選択ゲートトランジスタＳＧＳに接続されている。一方、ビット線ＢＬは、ＮＡＮＤストリングＮＳのドレイン側に接続されたドレイン側選択ゲートトランジスタＳＧＤに接続されている。
【００１６】
カラム方向に隣接する複数のメモリセルＭＣはｎ＋拡散層を共有しており、それにより、選択ゲートトランジスタＳＧＤとＳＧＳとの間において、複数のメモリセルＭＣは直列に接続されている。
【００１７】
各メモリセルＭＣは、トンネルゲート絶縁膜１５を介してシリコン基板１０上に設けられた電荷蓄積層ＣＬと、ＩＰＤ（Inter Layer Dielectric）膜２０を介して電荷蓄積層ＣＬ上に設けられたコントロールゲートＣＧとを含む。コントロールゲートＣＧは、ワード線ＷＬと接続され、あるいは、ワード線ＷＬとして機能するので、ワード線ＷＬとも呼ぶ。
【００１８】
選択ゲートトランジスタＳＧＤ、ＳＧＤのゲート電極は、メモリセルＭＣの電荷蓄積層ＣＬおよびコントロールゲートＣＧと同じ材料で構成されている。しかし、電荷蓄積層ＣＬとコントロールゲートＣＧとの間のＩＰＤ膜２０の一部は除去され電気的に接続されている。
【００１９】
選択ゲートトランジスタＳＧＤ、ＳＧＤは、メモリセルアレイＭＣＡおよびＮＡＮＤストリングＮＳの端に設けられており、メモリセルアレイＭＣＡからＮＡＮＤストリングＮＳおよびメモリセルＭＣを選択的に図１に示すビット線ＢＬまたはソース線ＳＬに接続するために設けられている。
【００２０】
電荷蓄積層ＣＬは、ワード線ＷＬによって電圧制御され、トンネルゲート絶縁膜１５を介して電荷（例えば、電子）を取り込み、その電荷を蓄積することができる。逆に、電荷蓄積層ＣＬは、トンネルゲート絶縁膜１５を介して電荷（例えば、電子）を放出することもできる。
【００２１】
選択ゲートトランジスタＳＧＤ、ＳＧＤとメモリセルＭＣとの間に、ダミーセルＤＣが設けられている。ダミーセルＤＣは、非選択のメモリセルＭＣと同様に動作するが、有効なデータを格納しない。従って、データ書込みおよびデータ読出しにおいて、ダミーセルＤＣは、導通状態になるが、有効なデータの書込みまたはデータの読出しのために選択されない。よって、図１の回路図において、ダミーセルＤＣは省略されている。
【００２２】
メモリセルＭＣのコントロールゲートＣＧ、ダミーセルＤＣのコントロールゲートＣＧｄおよび選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧの上には、金属層ＭＬが設けられている。金属層ＭＬは、例えば、タングステン等の低抵抗金属を用いて形成されている。金属層ＭＬは、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート抵抗を低減させる。メモリセルＭＣは微細化されているが、金属層ＭＬが設けられていることによって、ワード線ＷＬの抵抗を低く抑えることができる。
【００２３】
メモリセルＭＣとダミーセルＤＣとの配列方向（カラム方向）におけるダミーセルＤＣのコントロールゲートＣＧｄおよび電荷蓄積層ＣＬｄ（以下、単に、ゲート電極ＣＧｄ、ＣＬｄとも言う）の幅Ｗｇｄは、通常のメモリセルＭＣのコントロールゲートＣＧおよび電荷蓄積層ＣＬ（以下、単に、ゲート電極ＣＧ、ＣＬとも言う）の幅Ｗｇの２倍以上である。また、カラム方向において、複数のメモリセルＭＣのゲート電極ＣＧ、ＣＬは、第１の間隔Ｐ１ごとに配置されている。カラム方向におけるダミーセルＤＣのゲート電極ＣＧｄ、ＣＬｄと選択ゲートトランジスタＳＧＤ（またはＳＧＳ）のゲート電極ＳＧとの間の間隔は、第１の間隔Ｐ１とほぼ等しい。さらに、メモリセルアレイＭＣＡの端におけるメモリセルＭＣのゲート電極ＣＧ、ＣＬとダミーセルＤＣのゲート電極ＣＧｄ、ＣＬｄとの間の間隔も、第１の間隔Ｐ１とほぼ等しい。このように、選択ゲートトランジスタＳＧＤ、ＳＧＳ、ダミーセルＤＣおよびメモリセルＭＣは、カラム方向におけるそれぞれのゲート電極の幅において異なるが、カラム方向において、等しいピッチＰ１で配置されている。
【００２４】
近年、半導体装置の製造工程において、リソグラフィ技術による最小加工寸法Ｆ（Feature size）以下のパターンを形成するために、側壁転写法が用いられている。側壁転写法によれば、リソグラフィ技術の最小加工寸法Ｆのハーフピッチあるいはそれ以下のピッチを有するパターンを形成することができる。
【００２５】
しかし、最小加工寸法Ｆのハーフピッチが約２０ｎｍ以下の世代になると、レイアウトパターンが変化する境界部において、リソグラフィの解像度が劣化し、パターン不良が生じる場合がある。例えば、メモリセルアレイＭＣＡでは、等しい幅を有する複数のメモリセルＭＣのゲート電極ＷＬ、ＣＬが等しいピッチで周期的に配列されている。しかし、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧは、メモリセルＭＣのゲート電極ＣＧ、ＣＬとは異なる幅を有するため、メモリセルアレイＭＣＡの端においてレイアウトパターンが変化する。このような、レイアウトパターンが変化する領域において、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧおよびメモリセルＭＣのゲート電極ＣＧ、ＣＬを同一ピッチで配列すると、パターン不良が生じる。従って、微細化が進み、最小加工寸法Ｆのハーフピッチが約２０ｎｍ以下の世代になると、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の間隔は、複数のメモリセルＭＣのピッチよりも広げる必要がある。
【００２６】
一方、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の間隔が広いと、上述の通り、基板ガウジングが選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の半導体基板の表面において生じやすくなる。
【００２７】
本実施形態では、後述するように、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間のスペースＳ０の間隔を隣接するメモリセルＭＣ間の第１の間隔Ｐ１よりも広げることによって、ゲート電極加工時のリソグラフィ工程におけるパターン不良を抑制し、尚且つ、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間にダミーセルＤＣを設けることによって、ゲート電極加工時のエッチング工程における基板ガウジングを抑制している。
【００２８】
また、カラム方向におけるダミーセルＤＣのゲート電極ＷＬｄ、ＣＬｄの幅ＷｇｄがメモリセルＭＣのゲート電極ＷＬ、ＣＬの幅Ｗｇの２倍以上である。これにより、後述するように、ゲート電極加工時の側壁転写法に用いられる側壁マスクのうちメモリセルアレイＭＣＡの端にある側壁マスクを補強し、その側壁マスクの倒壊を抑制することができる。
【００２９】
図３（Ａ）〜図７（Ｂ）は、本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図である。図３（Ａ）〜図７（Ｂ）の断面図は、アクティブエリアＡＡおよびビット線ＢＬに沿ったカラム方向の断面図である。また、図３（Ａ）〜図７（Ｂ）の断面図は、図面の左側から右側へ向かって、メモリセルＭＣ、ダミーセルＤＣ、選択ゲートトランジスタＳＧＤ（またはＳＧＳ）を示す。
【００３０】
まず、シリコン基板１０上にトンネルゲート絶縁膜１５を形成する。トンネルゲート絶縁膜１５には、例えば、シリコン酸化膜を用い、シリコン基板１０を酸化して形成される。次に、電荷蓄積層ＣＬの材料をトンネルゲート絶縁膜１５上に堆積する。電荷蓄積層ＣＬの材料は、例えば、ポリシリコン、あるいは、ポリシリコンおよびシリコン窒化膜の積層膜等を用いて形成される。次に、ここでは図示しないが、アクティブエリアＡＡを分離するために、素子分離領域（ＳＴＩ（Shallow Trench Isolation）を形成する。次に、ＩＰＤ膜２０を電荷蓄積層ＣＬ上に堆積し、選択ゲートトランジスタＳＧＳ、ＳＧＤに設けられたＩＰＤ膜２０の一部を除去する。ＩＰＤ膜２０は、例えば、シリコン酸化膜、シリコン窒化膜またはＨｉｇｈ−ｋ膜等の絶縁膜である。次に、コントロールゲートＣＧの材料をＩＰＤ膜２０上に堆積する。コントロールゲートＣＧの材料は、例えば、ドープトポリシリコン等の導電膜である。次に、コントロールゲートＣＧ上に金属膜ＭＬが形成される。金属膜ＭＬは、例えば、タングステン等の低抵抗金属を用いて形成されている。このように、ゲート電極の材料として電荷蓄積層ＣＬ、コントロールゲートＣＧおよび金属層ＭＬの各材料がシリコン基板１０の上方に堆積される。
【００３１】
尚、選択ゲートトランジスタＳＧＳ、ＳＧＤにおいては、コントロールゲートＣＧの材料は、ＩＰＤ２０を除去した部分において、電荷蓄積層ＣＬの材料上に堆積され、コントロールゲートＣＧは、電荷蓄積層ＣＬに電気的に接続される。
【００３２】
次に、金属膜ＭＬ上にハードマスク３０の材料を堆積する。ハードマスク３０の材料は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いて形成される。次に、ハードマスク３０上に側壁マスクを形成するための芯材４０の材料を堆積する。芯材４０は、ハードマスク３０を選択的にエッチング可能な材料であればよく、例えば、シリコン酸化膜、シリコン窒化膜、アモルファスシリコン等を用いて形成される。
【００３３】
さらに、リソグラフィ技術を用いて、芯材４０の材料上にレジストマスク５０を形成する。これにより、図３（Ａ）に示す構造が得られる。このとき、メモリセルＭＣおよびダミーセルＤＣ側のレジストマスク５１のラインＬ１の幅は、最小加工寸法Ｆ（約４０ｎｍ以下）になるように形成される。また、レジストマスク５１間のスペースＳ１の幅も、最小加工寸法Ｆ（約４０ｎｍ以下）になるように形成される。レジストマスク５１と選択ゲートトランジスタＳＧＤ、ＳＧＳ側のレジストマスク５２との間のスペースＳ０の幅は、レジストマスク５１間のスペースＳ１の幅Ｆよりも広い。スペースＳ０の幅は、例えば、２Ｆである。従って、レジストマスク５１のパターンとレジストマスク５２のパターンとは不揃いであり非周期パターンであるが、それらの境界においてパターン不良は生じていない。
【００３４】
次に、図３（Ｂ）に示すように、レジストマスク５０をマスクとして用いて芯材４０をＲＩＥ（Reactive Ion Etching）法等で加工する。これにより、レジストマスク５０のパターンが芯材４０に転写される。
【００３５】
次に、図４（Ａ）に示すように、芯材４０のカラム方向の幅を調節するために、芯材４０の側面方向からエッチングを行なう（スリミング）。スリミングを実行することにより、メモリセルＭＣおよびダミーセルＤＣ側の芯材４１の幅は、約（１／２）Ｆ（ハーフピッチ）となる。選択ゲートトランジスタＳＧＤ、ＳＧＳ側の芯材４２もスリミングされる。芯材４１と芯材４２との間のスペースは、Ｓ０よりも少し広いＳ０＿ｗとなる。
【００３６】
次に、図４（Ｂ）に示すように、芯材４０およびハードマスク３０上に側壁マスク６０の材料を堆積する。側壁マスク６０の材料は、芯材４０およびハードマスク３０を選択的にエッチング可能な材料であり、例えば、シリコン酸化膜、シリコン窒化膜、ポリシリコン等を用いて形成される。また、側壁マスク６０の材料の厚みは、約（１／２）Ｆである。尚、実際の製造工程では、側壁マスク６０の材料のエッチング工程において、側壁マスク６０は、芯材４０の側面方向にも或る程度エッチングされるため、側壁マスク６０の材料の厚みは、（１／２）Ｆより多少厚くしてもよい。
【００３７】
次に、図５（Ａ）に示すように、ＲＩＥ法を用いて、側壁マスク６０の材料を異方的にエッチングバックすることによって、芯材４０の側面に側壁マスク６０の材料を残置させる。これにより、側壁マスク６０が形成される。より詳細には、ハードマスク３０の材料上において、第１の側壁マスク６１は、複数のメモリセルＭＣのゲート電極ＣＧ、ＣＬのレイアウトパターン（以下、アレイパターンともいう）に形成される。ハードマスク３０の材料上において、第２の側壁マスク６２は、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧのレイアウトパターンの一部分に形成される。
【００３８】
次に、ウェットエッチングを用いて、芯材４１を除去する。これにより、図５（Ｂ）に示すように、側壁マスク６０がハードマスク３０の材料上に残置される。ここで、隣接する第１の側壁マスク６１間のスペースＳ１＿０の間隔は、（１／２）Ｆ（即ち、ハーフピッチ）である。アレイパターンの端の第１の側壁マスク６１と第２の側壁マスク６２との間のスペースＳ０＿０の間隔は、図３（Ａ）に示すスペースＳ０の間隔より小さい約（３／２）Ｆである。
【００３９】
次に、図６（Ａ）に示すように、互いに隣接する第１の側壁マスク６１間のスペースを埋め込むことなく、アレイパターンの端にある第１の側壁マスク６１と第２の側壁マスク６２との間のスペースＳ０＿０を埋め込むようにスペーサ７０の材料を堆積する。例えば、スペーサ７０の材料は、モノシラン（ＳｉＨ４）を用いて、プラズマＣＶＤ（Chemical Vapor Deposition）法で堆積されたシリコン酸化膜である。ここで、プラズマＣＶＤ法によって形成された材料の埋込み性（カバレッジ）が悪い条件にて製膜すると、その形成された材料は小さい間隙に入り込むことはできない。このようなプラズマＣＶＤの性質を利用して、互いに隣接する第１の側壁マスク６１間にエアギャップＡＧを形成しつつ、スペースＳ０＿０を埋め込むようにスペーサ７０の材料を堆積する。スペーサ７０の材料は、ハードマスク３０を選択的にエッチング可能な材料であればよく、例えば、シリコン酸化膜の他、シリコン窒化膜、ポリシリコン等を用いてもよい。また、スペーサ７０の材料の膜厚は、スペースＳ０＿０の間隔の約１／３である。スペースＳ０＿０の幅が（３／２）Ｆである場合、スペーサ７０の材料の膜厚は、ハーフピッチとなる。勿論、スペーサ７０の材料の膜厚は、後述するように、スペースＳ０＿１の幅またはダミーセルＤＣのゲート電極ＣＧｄ、ＣＬｄの幅を制御するために調節してもよい。また、スペーサ７０の材料は、側壁マスク６０の材料と同様に、サイドエッチングを考慮して所望の膜厚よりも厚く堆積してもよい。
【００４０】
次に、図６（Ｂ）に示すように、ＲＩＥ法を用いて、スペーサ７０の材料を異方的にエッチングバックする。アレイパターンの端に形成された第１の側壁マスク６１と第２の側壁マスク６２との間において対向する第１および第２の側壁マスク６１、６２のそれぞれの対向側面Ｆ６１、Ｆ６２＿１、並びに、第２の側壁マスク６２の対向側面Ｆ６２＿１の反対側の側面Ｆ６２＿２のそれぞれにスペーサ７０の材料を残置させる。これによって、スペーサ７０が形成される。尚、アレイパターンにおける第１の側壁マスク６１上に形成されたスペーサ７０の材料は、このエッチング工程で除去される。
【００４１】
スペーサ７０が対向側面Ｆ６１、Ｆ６２＿１に形成されることによって、アレイパターンの端の第１の側壁マスク６１と第２の側壁マスク６２との間のスペースの幅がもとのスペースＳ０＿０の幅の約１／３に縮小される。縮小されたスペースＳ０＿０を便宜的にスペースＳ０＿１とする。スペースＳ０＿１の幅は、スペーサ７０の材料の膜厚によって変更することができる。スペーサ７０の材料の膜厚を厚くすれば、スペースＳ０＿１は狭くなる。逆に、スペーサ７０の材料の膜厚を薄くすれば、スペースＳ０＿１は広くなる。
【００４２】
また、スペースＳ０＿１の幅は、図５（Ａ）および図５（Ｂ）に示す芯材４２および第２の側壁マスク６２の位置によって変更することもできる。例えば、図５（Ｂ）に示すスペースＳ０＿０の幅を（３／２）Ｆ（ハーフピッチの３倍）とし、スペーサ７０の材料の膜厚をハーフピッチとすれば、スペースＳ０＿１の幅は、（１／２）Ｆ（ハーフピッチ）にほぼ等しくなる。即ち、スペースＳ０＿１の間隔は、アレイパターンにおいて隣接する第１の側壁マスク６１間の間隔にほぼ等しくすることもできる。
【００４３】
以下、第１の側壁マスク６１の側面Ｆ６１に形成されたスペーサ７０をスペーサ７１とし、第２の側壁マスク６２の側面Ｆ６２＿１に形成されたスペーサ７０をスペーサ７２＿１とし、並びに、第２の側壁マスク６２の側面Ｆ６２＿２に形成されたスペーサ７０をスペーサ７２＿２とする。
【００４４】
アレイパターンの端にある第１の側壁マスク６１およびスペーサ７１は、ダミーセルＤＣのゲート電極を形成するときのマスクとして用いられる。スペーサ７２＿１，７２＿２および第２の側壁マスク６２は、後述するレジスト膜８０とともに選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧを形成するときのマスクとして用いられる。
【００４５】
次に、図７（Ａ）に示すように、リソグラフィ技術を用いて、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧ（図２参照）の上方を被覆するレジスト膜８０を形成する。このとき、レジスト膜８０の一端８０Ｅは、スペーサ７２＿１，７２＿２および第２の側壁マスク６２のいずれかの上にあればよい。これにより、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧは、スペーサ７２＿１の端まで延伸される。ダミーセルＤＣが形成されるとともに、ゲート電極ＳＧが延伸すると、スペースＳ０、Ｓ０＿０の幅がスペースＳ０＿１の幅へと縮小されるので、ゲート電極材料ＭＬ、ＣＧ、ＣＬの加工時に、基板ガウジングが抑制され得る。また、本実施形態では、レジスト膜８０の一端８０Ｅは、スペーサ７２＿１，７２＿２および第２の側壁マスク６２のいずれかの上にあればよいので、リソグラフィにおけるアライメントの裕度が大きい。
【００４６】
次に、少なくとも第１の側壁マスク６１、スペーサ７１、７２＿１およびレジスト膜８０をマスクとして用いて、ハードマスク３０の材料をＲＩＥ法で加工する。このとき、第２の側壁マスク６２がレジスト膜８０に完全に被覆されていない場合、第２の側壁マスク６２もマスクとして用いられる。さらに、スペーサ７２＿２がレジスト膜厚８０に完全に被覆されていない場合、スペーサ７２＿２もマスクとして用いられる。
【００４７】
メモリセルＭＣのアレイパターンにおいては、第１の側壁マスク６１のパターンがハードマスク３０に転写される。これにより、図７（Ｂ）に示すように、ハードマスク３１がゲート電極材料ＭＬ、ＣＧ、ＣＬ上に形成される。尚、アレイパターンの端の第１の側壁マスク６１は、ダミーセルＤＣのパターン形成に用いられている。
【００４８】
ダミーセルＤＣの領域では、アレイパターンの端の第１の側壁マスク６１およびスペーサ７１がハードマスク３０に転写される。これにより、ハードマスク３２がゲート電極材料ＭＬ、ＣＧ、ＣＬ上に形成される。
【００４９】
選択ゲートトランジスタＳＧＤ、ＳＧＳの領域では、レジスト膜８０、第２の側壁マスク６２、および／または、スペーサ７２＿１、７２＿２がハードマスク３０に転写される。これにより、ハードマスク３３がゲート電極材料ＭＬ、ＣＧ、ＣＬ上に形成される。
【００５０】
このとき、メモリセルＭＣ領域のアレイパターンでは、隣接するハードマスク３１間の間隔は、スペースＳ１＿０の間隔（ハーフピッチ）にほぼ等しい。アレイパターンの端のハードマスク３１とダミーセルＤＣに対応するハードマスク３２との間の間隔も、スペースＳ１＿０の間隔（ハーフピッチ）にほぼ等しい。さらに、ハードマスク３２と選択ゲートトランジスタＳＧＤ、ＳＧＳに対応するハードマスク３３との間のスペースＳ０＿１の間隔も、スペースＳ１＿０の間隔（ハーフピッチ）にほぼ等しくすることができる。即ち、カラム方向に隣接するハードマスク３１〜３３の間隔は、全てスペースＳ１＿０の間隔（ハーフピッチ）に揃えることができる。これは、ゲート電極材料ＭＬ、ＣＧ、ＣＬのエッチング時において、基板ガウジングを抑制するとともに、ゲート電極材料ＭＬ、ＣＧ、ＣＬを均一にエッチングすることを可能にする。
【００５１】
次に、ハードマスク３１〜３３をマスクとして用いて、ゲート電極材料ＭＬ、ＣＧ、ＣＬを加工する。さらに、ゲート電極材料ＭＬ、ＣＧ、ＣＬをマスクとして用いて、アクティブエリアＡＡに不純物を注入することによって、ソース層およびドレイン層を形成する。その後、層間絶縁膜、コンタクト、金属配線等を形成することによって、多層配線構造を形成する。これにより、図２に示すようなＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。
【００５２】
このように、本実施形態によれば、ダミーセルＤＣのゲート電極ＣＧｄ、ＣＬｄがメモリセルアレイＭＣＡと選択ゲートトランジスタＳＧＤ、ＳＧＳとの間のスペースＳ１＿０〜Ｓ０＿１の領域に形成される。また、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧは、リソグラフィにおけるレジストマスク５２の端よりもスペースＳ０＿１側に延伸している。これにより、図７（Ｂ）に示すように、スペースＳ１＿０およびスペースＳ０＿１がともに狭く形成され、ゲート電極材料ＭＬ、ＣＧ、ＣＬの加工時に基板ガウジングを抑制することができる。
【００５３】
また、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの各ゲート電極間の間隔は、全てハーフピッチに揃えることができる。これにより、ゲート電極材料ＭＬ、ＣＧ、ＣＬの加工が容易になる。
【００５４】
図４（Ａ）に示すように、アレイパターンの端の芯材４１は、スペースＳ０＿ｗに面する側面においてテーパーＴＰを有するように加工される場合がある。このような場合、図５（Ｂ）に示すアレイパターンの端における第１の側壁マスク６１は、テーパーＴＰに沿って傾斜してしまう。スペーサ７１が設けられていないと、アレイパターンの端における第１の側壁マスク６１は、傾斜しているために倒壊するおそれがある。これに対し、本実施形態では、図６（Ｂ）に示すように、アレイパターンの端の第１の側壁マスク６１は、スペーサ７１によって補強されている。従って、アレイパターンの端の第１の側壁マスク６１は、傾斜したとしても倒壊するおそれがない。アレイパターンの端の第１の側壁マスク６１およびスペーサ７１の幅は、Ｆと等しいかそれ以上である。このような、アレイパターンの端の第１の側壁マスク６１およびスペーサ７１をマスクとして用いることによって、メモリセルＭＣのゲート電極ＷＬ、ＣＬの幅Ｗｇの２倍以上の幅Ｗｇｄを有するダミーセルＤＣのゲート電極が形成され得る。
【００５５】
また、図５（Ｂ）に示すアレイパターンの端における第１の側壁マスク６１は、プロセス上、他の第１の側壁マスク６１よりも低くなりやすい。この場合、ハードマスク３０の加工中に、アレイパターンの端における第１の側壁マスク６１が消失してしまう可能性がある。しかし、本実施形態では、スペーサ７１がアレイパターンの端における第１の側壁マスク６１の側面Ｆ７１に形成される。従って、ハードマスク３０の加工中に、アレイパターンの端における第１の側壁マスク６１が消失してしまうことを抑制することができる。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５７】
１０・・・半導体基板、１２・・・ウェル、ＡＡ・・・アクティブエリア、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＮＳ・・・ＮＡＮＤストリング、ＳＧＳ，ＳＧＤ・・・選択ゲートトランジスタ、ＤＣダミーセル、ＣＬ・・・電荷蓄積層、ＣＧ・・・コントロールゲート、１５・・・トンネルゲート絶縁膜、２０・・・ＩＰＤ、ＭＬ・・・金属膜、３０〜３３・・・ハードマスク、４０〜４２・・・芯材、５０・・・レジストマスク、６０〜６２・・・側壁マスク、７０、７１、７２＿１、７２＿２・・・スペーサ、８０・・・レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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