(57)【要約】【課題】書き込み電流の低減および面積の縮小を図る。【解決手段】本実施形態による半導体記憶装置は、磁化方向が可変でかつ電圧を印加されることで強磁性から常磁性に変化する材料で構成される記憶層３１と、磁化方向が不変の参照層３３と、前記記憶層と前記参照層との間に形成されたトンネルバリア層３２と、を有する磁気抵抗効果素子と、前記磁気抵抗効果素子の一端に電気的に接続された第１配線ＢＬＢ、および前記磁気抵抗効果素子の他端に電気的に接続された第２配線ＢＬＡと、前記磁気抵抗効果素子と電気的に絶縁された第３配線ＷＬＢと、を具備する。【選択図】      図２
2014053508.tif 000002
【特許請求の範囲】
【請求項１】
磁化方向が可変で電圧を印加されることで強磁性から常磁性に変化するＰｔおよびＣｏで構成され、かつ面内磁化を有する記憶層と、磁化方向が不変でかつ面内磁化を有する参照層と、前記記憶層と前記参照層との間に形成されたトンネルバリア層と、を有する磁気抵抗効果素子と、
前記磁気抵抗効果素子の一端に電気的に接続された第１配線、および前記磁気抵抗効果素子の他端に電気的に接続された第２配線と、
前記磁気抵抗効果素子と電気的に絶縁された第３配線と、
を具備し、
前記第１配線と前記第２配線との間に設けられた電位差により前記記憶層に電圧が印加され、
前記第３配線に電流を流すことで前記記憶層に磁場が印加され、前記磁気抵抗効果素子にデータが書き込まれる
ことを特徴とする半導体記憶装置。
【請求項２】
磁化方向が可変でかつ電圧を印加されることで強磁性から常磁性に変化する材料で構成される記憶層と、磁化方向が不変の参照層と、前記記憶層と前記参照層との間に形成されたトンネルバリア層と、を有する磁気抵抗効果素子と、
前記磁気抵抗効果素子の一端に電気的に接続された第１配線、および前記磁気抵抗効果素子の他端に電気的に接続された第２配線と、
前記磁気抵抗効果素子と電気的に絶縁された第３配線と、
を具備する半導体記憶装置。
【請求項３】
前記第１配線と前記第２配線との間に設けられた電位差により前記記憶層に電圧が印加され、
前記第３配線に電流を流すことで前記記憶層に磁場が印加され、前記磁気抵抗効果素子にデータが書き込まれる
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記記憶層は、ＰｔおよびＣｏを含むことを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記記憶層は、Ｐｔ層およびＣｏ層の積層膜で構成され、前記Ｐｔ層の膜厚は前記Ｃｏ層の膜厚よりも大きいことを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項６】
前記記憶層および前記参照層は、面内磁化を有することを特徴とする請求項２乃至請求項５のいずれか１項に記載の半導体記憶装置。
【請求項７】
磁化方向が可変でかつ電圧を印加されることで強磁性から常磁性に変化する材料で構成される記憶層と、磁化方向が不変の参照層と、前記記憶層と前記参照層との間に形成されたトンネルバリア層と、を有する磁気抵抗効果素子と、
前記磁気抵抗効果素子の一端に電気的に接続された第１配線、および前記磁気抵抗効果素子の他端に電気的に接続された第２配線と、
前記磁気抵抗効果素子と電気的に絶縁された第３配線と、
を具備する半導体記憶装置の動作方法であって、
前記磁気抵抗効果素子にデータを書き込む際、
前記第１配線と前記第２配線との間に電位差を設けることで前記記憶層に電圧を印加し、
前記第３配線に電流を流すことで前記記憶層に磁場を印加する
ことを特徴とする半導体記憶装置の動作方法。
【請求項８】
前記記憶層に印加される電圧は、１．０Ｖ以上１．５Ｖ以下であることを特徴とする請求項７に記載の半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその動作方法に関する。
【背景技術】
【０００２】
現在、大規模半導体集積回路を構成するワーキングメモリ素子として、ＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。しかし、ＤＲＡＭは揮発性であるため、一度装置の電源をオフしてしまうと記憶された情報は失われてしまう。そこで次世代のワーキングメモリ素子として、不揮発性であるＭＲＡＭ（Magnetic Random Access Memory）の研究／開発が行われている。
【０００３】
ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として備え、このＭＴＪ素子の磁化状態により情報を記憶する。ＭＴＪ素子（磁気抵抗効果素子）は、磁化方向が可変な記憶層と磁化方向が不変な参照層とを有し、その間にトンネルバリア層を有する。
【０００４】
このようなＭＲＡＭにおけるＭＴＪ素子への書き込み方法として、スピン偏極電流をＭＴＪ素子に流すことで磁化状態を変化させるスピン注入書き込みと、外部磁場をＭＴＪ素子に印加することで磁化状態を変化させる磁場書き込みとがある。これらスピン注入書き込みおよび磁場書き込みにおいて、以下の問題が生じる。
【０００５】
スピン注入書き込みでは、磁気抵抗効果素子に直接電流を流す。このため、絶縁層であるトンネルバリア層を十分に薄く形成する必要がある。その結果、磁気抵抗効果素子の信頼性やＭＲ比が劣化してしまう。
【０００６】
一方、磁場書き込みでは、外部磁場を印加するため、選択セル（選択磁気抵抗効果素子）以外のセルにも磁場が印加される。このため、誤書き込みが生じてしまう恐れがある。この誤書き込みは、セル面積の縮小（微細化）が進むにつれて顕著になる。これに対し、磁気抵抗効果素子の磁化反転閾値を大きくすることで誤書き込みを防ぐことができる。しかし、その結果、選択セルの磁化反転のために大きな外部磁場、すなわち、大電流が必要になる。これにより、電流を供給するトランジスタへの負担増や大電力化といった問題が生じる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２８６７１３号公報
【特許文献２】特開２００９−２１５８６号公報
【特許文献３】特許第３９７５２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
書き込み電流の低減および面積の縮小を図る半導体記憶装置およびその動作方法を提供する。
【課題を解決するための手段】
【０００９】
本実施形態による半導体記憶装置は、磁化方向が可変でかつ電圧を印加されることで強磁性から常磁性に変化する材料で構成される記憶層３１と、磁化方向が不変の参照層３３と、前記記憶層と前記参照層との間に形成されたトンネルバリア層３２と、を有する磁気抵抗効果素子と、前記磁気抵抗効果素子の一端に電気的に接続された第１配線ＢＬＢ、および前記磁気抵抗効果素子の他端に電気的に接続された第２配線ＢＬＡと、前記磁気抵抗効果素子と電気的に絶縁された第３配線ＷＬＢと、を具備する。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る半導体記憶装置の構造を示す回路図。
【図２】本実施形態に係る半導体記憶装置の構造を示す断面図。
【図３】本実施形態に係るメモリセルアレイにおける書き込み対象のメモリセルの選択動作例を示す回路図。
【図４】本実施形態に係るメモリセルＭＣへの書き込み動作の一例を示す図。
【図５】本実施形態に係るメモリセルＭＣへの書き込み動作の他の例を示す図。
【図６】本実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本実施形態に係る半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本実施形態に係る半導体記憶装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１１】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１２】
＜実施形態＞
図１乃至図１０を用いて、本実施形態に係る半導体記憶装置について説明する。本実施形態におけるＭＲＡＭは、磁気抵抗効果素子ＭＴＪの記憶層３１に電圧を印加することで磁化反転閾値を小さくし、その状態で磁場書き込み方式によってデータの書き換えを行う例である。これにより、書き込み電流の低減および面積の縮小を図ることができる。以下に、本実施形態について詳説する。
【００１３】
［構造］
以下に、図１および図２を用いて、本実施形態に係る半導体記憶装置の構造について説明する。
【００１４】
図１は、本実施形態に係る半導体記憶装置の構造を示す回路図である。
【００１５】
図１に示すように、メモリセルアレイＭＡ内のメモリセルＭＣ１−１，ＭＣ１−２，ＭＣ２−１，ＭＣ２−２は、マトリクス状に配置される。メモリセルＭＣ１−１は、磁気抵抗効果素子ＭＴＪ１−１とスイッチ素子（例えば、ＦＥＴ）Ｔ１−１との直列接続体を備える。同様に、メモリセルＭＣ１−２は磁気抵抗効果素子ＭＴＪ１−２とスイッチ素子Ｔ１−２との直列接続体、メモリセルＭＣ２−１は磁気抵抗効果素子ＭＴＪ２−１とスイッチ素子Ｔ２−１との直列接続体、メモリセルＭＣ２−２は磁気抵抗効果素子ＭＴＪ２−２とスイッチ素子Ｔ２−２との直列接続体を備える。
【００１６】
メモリセルＭＣ１−１，ＭＣ１−２の直列接続体の一端（磁気抵抗効果素子ＭＴＪ１−１，ＭＴＪ１−２の一端）は、ビット線ＢＬＡ１に共通に接続され、直列接続体の他端（スイッチ素子Ｔ１−１，Ｔ１−２の一端）は、ビット線ＢＬＢ１に共通に接続される。一方、メモリセルＭＣ２−１，ＭＣ２−２の直列接続体の一端（磁気抵抗効果素子ＭＴＪ２−１，ＭＴＪ２−２の一端）は、ビット線ＢＬＡ２に共通に接続され、直列接続体の他端（スイッチ素子Ｔ２−１，Ｔ２−２の一端）は、ビット線ＢＬＢ２に共通に接続される。
【００１７】
ビット線ＢＬＡ１およびビット線ＢＬＢ１に電位差を設けることで磁気抵抗効果素子ＭＴＪ１−１，ＭＴＪ１−２に電圧を印加することができ、ビット線ＢＬＡ２およびビット線ＢＬＢ２に電位差を設けることで磁気抵抗効果素子ＭＴＪ２−１，ＭＴＪ２−２に電圧を印加することができる。
【００１８】
スイッチ素子Ｔ１−１，Ｔ２−１の制御端子、例えば、ＦＥＴのゲート電極はワード線ＷＬＡ１に共通に接続され、スイッチ素子Ｔ１−２，Ｔ２−２の制御端子は、ワード線ＷＬＡ２に共通に接続される。
【００１９】
磁気抵抗効果素子ＭＴＪ１−１，ＭＴＪ２−１の近傍には、これらと絶縁分離されたワード線ＷＬＢ１が配置される。ワード線ＷＬＢ１は、双方向に電流を流すことが可能であり、その電流に応じて周囲に磁場を発生させる。この磁場が書き込み磁場として磁気抵抗効果素子ＭＴＪ１−１，ＭＴＪ２−１に印加される。同様に、磁気抵抗効果素子ＭＴＪ１−２，ＭＴＪ２−２の近傍には、これらと絶縁分離されたワード線ＷＬＢ２が配置される。ワード線ＷＬＢ２は、双方向に電流を流すことが可能であり、その電流に応じて周囲に磁場を発生させる。この磁場が書き込み磁場として磁気抵抗効果素子ＭＴＪ１−２，ＭＴＪ２−２に印加される。
【００２０】
ビット線ＢＬＡ１，ＢＬＡ２，ＢＬＢ１，ＢＬＢ２は、第１方向に延在する。ワード線ＷＬＡ１，ＷＬＡ２，ＷＬＢ１，ＷＬＢ２は、第１方向に直交する第２方向に延在する。また、ワード線ＷＬＡ１，ＷＬＡ２，ＷＬＢ１，ＷＬＢ２の電位は、第１の制御回路１１により制御される。また、ビット線ＢＬＡ１，ＢＬＡ２，ＢＬＢ１，ＢＬＢ２の電位は、第２の制御回路１２により制御される。
【００２１】
図２は、本実施形態に係る半導体記憶装置の構造を示す斜視図である。ここでは、図１における１つのメモリセルＭＣについて示している。
【００２２】
図２に示すように、メモリセルＭＣは、半導体基板２１上に配置されたスイッチ素子Ｔおよび磁気抵抗効果素子ＭＴＪで構成される。
【００２３】
半導体基板２１は、例えば、シリコン基板であり、その導電型は、Ｐ型でもＮ型でもどちらでもよい。半導体基板２１内には、素子分離絶縁層２２として、例えば、ＳＴＩ構造のＳｉＯ２層が配置される。
【００２４】
半導体基板２１の表面領域、具体的には、素子分離絶縁層２２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子Ｔが配置される。本例では、スイッチ素子Ｔは、ＦＥＴであり、半導体基板２１内の２つのソース／ドレイン拡散層２３と、それらの間のチャネル領域上に配置されるゲート絶縁膜２５およびゲート電極とを有する。ゲート電極は、第２方向に延在し、ワード線ＷＬＡとして機能する。スイッチ素子Ｔは、図示せぬ層間絶縁層（例えば、ＳｉＯ２）により覆われる。
【００２５】
層間絶縁層内にはコンタクトホールが設けられ、コンタクトホール内にコンタクトプラグ２６，２９が配置される。
【００２６】
コンタクトプラグ２９の下面は、スイッチ素子Ｔに接続される。本例では、コンタクトプラグ２９は、例えばソース／ドレイン拡散層２３のソース側に直接接している。コンタクトプラグ２９は、例えば、ＷまたはＣｕ等の金属材料から構成される。
【００２７】
コンタクトプラグ２９の直上には、ＣｕまたはＡｌ等で構成される配線３０が配置される。この配線３０は、ビット線ＢＬＢ（図２において図示せず）に電気的に接続される。
【００２８】
コンタクトプラグ２６の下面は、スイッチ素子Ｔに接続される。本例では、コンタクトプラグ２６は、例えばソース／ドレイン拡散層２３のドレイン側に直接接している。コンタクトプラグ２６は、例えば、ＷまたはＣｕ等の金属材料から構成される。
【００２９】
コンタクトプラグ２６の直上には、下部電極２７が形成される。下部電極２７は、その端部の下面においてコンタクトプラグ２６に接し、例えば第１方向に延在する。下部電極２７は、例えばＴａ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５ｎｍ）の積層構造を有する。
【００３０】
下部電極２７上には、磁気抵抗効果素子ＭＴＪが配置される。磁気抵抗効果素子ＭＴＪは、コンタクトプラグ２６の直上方には位置せず、コンタクトプラグ２６とオーバーラップしない。磁気抵抗効果素子ＭＴＪは、記憶層３１、トンネルバリア層３２、および参照層３３等で構成される。
【００３１】
記憶層３１は、下部電極２７上に形成される。記憶層３１は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して平行またはほぼ平行となる面内磁化を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ平行とは、残留磁化の方向が膜面に対して、０≦θ≦４５°の範囲内にあることを意味する。
【００３２】
記憶層３１は、電圧が印加されることによって強磁性体から常磁性体に遷移する材料で構成される。また、記憶層３１を構成する材料は、印加された電圧をゼロにすることによって、常磁性体から強磁性体に遷移する。ここで、常磁性とは、磁場が印加されることによって磁場と同じ方向に磁化され、磁場をゼロにすることによって磁化の影響がなくなる性質を示す。また、強磁性とは、磁場が印加されることによって磁場と同じ方向に磁化され、磁場をゼロにしても磁化の影響が残る性質を示す。
【００３３】
言い換えると、電圧が印加されることによって強磁性体から常磁性体に遷移する材料とは、電圧が印加されることによってキュリー温度が下がる材料である。詳細は後述するが、強磁性体から常磁性体に遷移することによって、磁化反転閾値（保磁力）を小さくすることができる。
【００３４】
このような材料として、記憶層３１はＰｔおよびＣｏで構成される。より具体的には、記憶層３１は、例えばＰｔ層とＣｏ層との積層膜で構成される。この積層膜は、１層のＰｔ層と１層のＣｏ層とが積層されて構成されてもよいし、複数のＰｔ層と複数のＣｏ層とが交互に積層されて構成されてもよい。このとき、例えば、Ｐｔ層の膜厚は１．０ｎｍ程度であり、Ｃｏ層の膜厚は０．４ｎｍ程度である。
【００３５】
なお、記憶層３１を構成する材料は、ＰｔおよびＣｏに限らない。記憶層３１は、例えばＰｔおよびＰｄで構成されてもよい。また、記憶層３１は、例えばＣｏ、Ｆｅ、Ｎｉ、およびこれらのいずれか２つ以上の合金の少なくとも１つで構成されてもよい。より具体的には、Ｐｔ層およびＰｄ層の積層膜で構成される。また、Ｃｏ層、Ｆｅ層、Ｎｉ層、または合金層の単層膜、もしくはこれらのいずれか２つ以上の積層膜で構成されてもよい。
【００３６】
トンネルバリア層３２は、記憶層３１上に形成される。トンネルバリア層３２は、非磁性層であり、例えばＭｇＯまたはＡｌ２Ｏ３で構成される。トンネルバリア層３２の膜厚は、例えば２．０ｎｍ程度である。
【００３７】
参照層３３は、トンネルバリア層３２上に形成される。参照層３３は、磁化方向が不変の強磁性層であり、膜面に対して平行またはほぼ平行となる面内磁化を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３３は、記憶層３１よりも磁化方向の磁化反転閾値が大きい。参照層３３は、例えばＦｅ、Ｃｏ、Ｎｉ、またはこれらのいずれか２つ以上の合金で構成される。参照層３３は、磁化方向が不変であればよく、その膜厚は適宜調整される。
【００３８】
磁気抵抗効果素子ＭＴＪ上には上部電極２８（例えば、Ｗ）が形成され、磁気抵抗効果素子ＭＴＪは上部電極２８を介して第１方向に延在するビット線（例えば、Ｃｕ）ＢＬＡに接続される。
【００３９】
このように、磁気抵抗効果素子ＭＴＪは、一端でビット線ＢＬＡに接続され、他端でビット線ＢＬＢに接続される。言い換えると、磁気抵抗効果素子ＭＴＪは、ビット線ＢＬＡとビット線ＢＬＢの間に配置される。このため、ビット線ＢＬＡとビット線ＢＬＢとに電位差を設けることで、磁気抵抗効果素子ＭＴＪに電圧を印加することできる。
【００４０】
磁気抵抗効果素子ＭＴＪの下方（下部電極２７の下方）には、第２方向に延在する磁場書き込み用のワード線ＷＬＢが配置される。ワード線ＷＬＢは、磁気抵抗効果素子ＭＴＪの少なくとも一部とオーバーラップするように配置され、磁気抵抗効果素子ＭＴＪと絶縁分離される。また、ワード線ＷＬＢは、磁気抵抗効果素子ＭＴＪの記憶層３１に磁場を印加できる程度に、磁気抵抗効果素子ＭＴＪに対して近距離に配置される。このため、ワード線ＷＬＢに電流を流すことによって、磁気抵抗効果素子ＭＴＪに磁場を印加することができる。このとき、ワード線ＷＬＢは、記憶層３１が面内方向に磁化するように磁場を印加する。ワード線ＷＬＢは、例えばＣｕまたはＡｌ等の金属材料で構成されるが、これに限らない。
【００４１】
なお、記憶層３１と参照層３３とは、配置が入れ替わってもよい。すなわち、下部電極２７上に、参照層３３、トンネルバリア層３２、および記憶層３１が順に形成されてもよい。
【００４２】
また、図２において、磁気抵抗効果素子ＭＴＪの平面形状は長方形であるが、これに限らない。磁気抵抗効果素子ＭＴＪの平面形状は、正方形、円形または楕円形などであってもよい。
【００４３】
また、記憶層３１および参照層３３は、膜面に対して垂直またはほぼ垂直となる垂直磁化を有してもよい。ここで、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００４４】
このとき、ワード線ＷＬＢは、磁気抵抗効果素子ＭＴＪの下方ではなく、側方に配置される。言い換えると、ワード線ＷＬＢは、磁気抵抗効果素子ＭＴＪ（記憶層３１）と同じ層に形成される。これにより、ワード線ＷＬＢは、記憶層３１が垂直方向に磁化するように磁場を印加する。
【００４５】
ところで、記憶層３１および参照層３３を垂直磁化にした場合、参照層３３から記憶層３１への漏れ磁場の影響が記憶層３１および参照層３３を面内磁化にした場合よりも大きくなる。詳細は後述するが、本実施形態では記憶層３１の磁化反転閾値を小さくした後、外部磁場を印加して記憶層３１の磁化方向を設定する。このため、参照層３３が垂直磁化を有する場合、記憶層３１の磁化反転閾値を小さくした後、参照層３３からの漏れ磁場が記憶層３１に影響を与えてしまう。
【００４６】
このため、記憶層３１および参照層３３を垂直磁化にする場合、参照層３３の上部（または下部）に、図示せぬスペーサ層（例えば、Ｒｕ等）を介してシフト調整層が形成されることが望ましい。シフト調整層は、磁化方向が不変の磁性層であり、その磁化方向は、参照層３３の磁化方向と反対方向である。これにより、シフト調整層は、記憶層３１にかかる参照層３３からの漏れ磁場を打ち消すことができる。このシフト調整層は、例えば、Ｎｉ、Ｆｅ、Ｃｏ等の磁性材料とＣｕ、Ｐｄ、Ｐｔ等の非磁性材料との積層構造からなる人工格子などから構成される。
【００４７】
［動作例］
以下に、図３乃至図５を用いて、本実施形態に係る半導体記憶装置の動作例について説明する。
【００４８】
まず、メモリセルアレイＭＡにおける書き込み対象のメモリセルＭＣの選択方法について説明する。
【００４９】
図３は、本実施形態に係るメモリセルアレイＭＡにおける書き込み対象のメモリセルＭＣの選択動作例を示す回路図である。ここでは、メモリセルＭＣ２−１が書き込み対象の選択セルである場合について説明する。
【００５０】
図３に示すように、選択セルであるメモリセルＭＣ２−１の直列接続体の他端（スイッチ素子Ｔ２−１のソース）が接続されたビット線ＢＬＢ２に、電圧−Ｖｓ（Ｖｓ＞０）が印加される。また、メモリセルＭＣ２−１の直列接続体の一端（磁気抵抗効果素子ＭＴＪ２−１の一端）に接続されたビット線ＢＬＡ２に、電圧Ｗ（Ｗ＞０）が印加される。また、スイッチ素子Ｔ２−１のゲート、すなわち、ワード線ＷＬＡ１に、スイッチ素子Ｔ２−１が十分にオンする電圧Ｖｄが印加される。これにより、ビット線ＢＬＡ２とビット線ＢＬＢ２との間に電位差が生じる。このため、磁気抵抗効果素子ＭＴＪ２−１に、電圧Ｗ＋Ｖｓが印加される。
【００５１】
一方、非選択セルであるメモリセルＭＣ１−１の直列接続体の他端（スイッチ素子Ｔ１−１のソース）が接続されたビット線ＢＬＢ１に、電圧−Ｖｓが印加される。また、メモリセルＭＣ１−１の直列接続体の一端（磁気抵抗効果素子ＭＴＪ１−１の一端）に接続されたビット線ＢＬＡ１に、電圧−Ｖｓが印加される。また、スイッチ素子Ｔ１−１のゲートはスイッチ素子２−１（ワード線ＷＬＡ１）と共通接続されるため、スイッチ素子Ｔ１−１のゲートにはスイッチ素子Ｔ１−１が十分にオンする電圧Ｖｄが印加される。このとき、ビット線ＢＬＡ１とビット線ＢＬＢ１とは同電位であり、その間に電位差は生じない。このため、磁気抵抗効果素子ＭＴＪ１−１に、電圧は印加されない。
【００５２】
また、非選択セルであるメモリセルＭＣ１−２の直列接続体の他端（スイッチ素子Ｔ１−２のソース）が接続されたビット線ＢＬＢ１に、電圧−Ｖｓが印加される。また、メモリセルＭＣ１−２の直列接続体の一端（磁気抵抗効果素子ＭＴＪ１−２の一端）に接続されたビット線ＢＬＡ１に、電圧−Ｖｓが印加される。また、スイッチ素子Ｔ１−２のゲート、すなわち、ワード線ＷＬＡ２に、スイッチ素子Ｔ１−２がオフする電圧−Ｖｓが印加される。このとき、ビット線ＢＬＡ１とビット線ＢＬＢ１とは同電位であり、その間に電位差は生じない。また、スイッチ素子Ｔ１−２はオフしている。このため、磁気抵抗効果素子ＭＴＪ１−１に、電圧は印加されない。
【００５３】
また、非選択セルであるメモリセルＭＣ２−２の直列接続体の他端（スイッチ素子Ｔ２−２のソース）が接続されたビット線ＢＬＢ２に、電圧−Ｖｓが印加される。また、メモリセルＭＣ２−２の直列接続体の一端（磁気抵抗効果素子ＭＴＪ２−２の一端）に接続されたビット線ＢＬＡ２に、電圧Ｗが印加される。また、スイッチ素子Ｔ２−２のゲートはスイッチ素子１−２（ワード線ＷＬＡ２）と共通接続されるため、スイッチ素子Ｔ２−２のゲートにはスイッチ素子Ｔ２−２がオフする電圧−Ｖｓが印加される。このとき、ビット線ＢＬＡ２とビット線ＢＬＢ２との間に電位差が生じる。しかし、スイッチ素子Ｔ２−２はオフしている。このため、磁気抵抗効果素子ＭＴＪ２−２に、電圧は印加されない、または電圧Ｗ以下の電圧が印加される。
【００５４】
このように、選択セルであるメモリセルＭＣ２−１に接続されたビット線ＢＬＡおよびビット線ＢＬＢに電位差を設け、その間に配置されたスイッチ素子Ｔ２−１をオンすることで、選択された磁気抵抗効果素子ＭＴＪ２−１に電圧Ｗ＋Ｖｓを印加することができる。
【００５５】
このとき、各磁気抵抗効果素子ＭＴＪ１−１，１−２，２−１，２−２における記憶層３１の強磁性／常磁性の遷移の閾値電圧ＶｔｈをＷ＜Ｖｔｈ＜Ｗ＋Ｖｓとなるように設定する。これにより、電圧Ｗ＋Ｖｓが印加された選択メモリセルＭＣ２−１の記憶層３１のみを常磁性に遷移することができる。すなわち、磁気抵抗効果素子ＭＴＪ２−１の記憶層３１の磁化反転閾値のみを選択して小さくすることができる。この状態で、磁気抵抗効果素子ＭＴＪ２−１に近接するワード線ＷＬＡ１に電流を流して磁気抵抗効果素子ＭＴＪ２−１に磁場を印加することで、磁気抵抗効果素子ＭＴＪ２−１の書き換えを低電流で行うことができる。
【００５６】
次に、選択されたメモリセルＭＣにおける具体的なデータの書き換え方法について説明する。
【００５７】
図４は、本実施形態に係るメモリセルＭＣへの書き込み動作の一例を示す図である。図５は、本実施形態に係るメモリセルＭＣへの書き込み動作の他の例を示す図である。より具体的には、図４はデータ“０”からデータ“１”への書き込み動作を示し、図５はデータ“１”からデータ“０”への書き込み動作を示している。なお、ここでは、特に磁気抵抗効果素子ＭＴＪおよびワード線ＷＬＢの断面図、磁気抵抗効果素子ＭＴＪに印加される電圧、およびワード線ＷＬＢに流れる電流を示している。
【００５８】
まず、図４を用いて、データ“０”からデータ“１”への書き込み動作について説明する。
【００５９】
図４（ａ）に示すように、初期状態において、記憶層３１の磁化方向は参照層３３の磁化方向と同じ方向である。言い換えると、記憶層３１の磁化方向と参照層３３の磁化方向とが、平行配列である。この平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も小さくなる。この場合を例えばデータ“０”と規定する。初期状態において、磁気抵抗効果素子ＭＴＪに電圧は印加されず、ワード線ＷＬＢに電流は流れていない。
【００６０】
次に、図４（ｂ）に示すように、第１サイクルにおいて、ワード線ＷＬＢに電流は流さず、磁気抵抗効果素子ＭＴＪに電圧が印加される。より具体的には、磁気抵抗効果素子ＭＴＪの一端に接続されたビット線ＢＬＡに電圧Ｗが印加され、他端に接続されたビット線ＢＬＢに電圧−Ｖｓが印加される。これにより、ビット線ＢＬＡとビット線ＢＬＢとの間に電位差が設けられ、その間に配置される磁気抵抗効果素子ＭＴＪに電圧Ｗ＋Ｖｓが印加される。この電圧Ｗ＋Ｖｓは、例えば１．０Ｖ以上１．５Ｖ以下である。これにより、記憶層３１が強磁性から常磁性に遷移する。言い換えると、記憶層３１の磁化が破壊され、記憶層３１の磁化反転閾値が小さくなる（ほぼゼロになる）。
【００６１】
なお、磁気抵抗効果素子ＭＴＪに印加される電圧は、上記範囲に限らない。磁気抵抗効果素子ＭＴＪに印加される電圧は、記憶層３１が強磁性体から常磁性体に遷移する程度に大きければよい。また、この電圧によって、磁気抵抗効果素子ＭＴＪに電流が流れない程度に小さいことが望ましいが、磁気抵抗効果素子ＭＴＪに電流が流れてもよい。
【００６２】
次に、図４（ｃ）に示すように、第２サイクルにおいて、磁気抵抗効果素子ＭＴＪに電圧が印加されたまま、ワード線ＷＬＢに電流が流れる。これにより、ワード線ＷＬＢの周囲に磁場が発生し、磁気抵抗効果素子ＭＴＪにその磁場が印加される。このとき、記憶層３１の磁化方向が参照層３３の磁化方向と反対方向になるような磁場が発生するように、ワード線ＷＬＢに電流が流れる。図４（ｃ）においては、ワード線ＷＬＢの紙面奥行方向に電流が流れる。これにより、記憶層３１の磁化方向と参照層３３の磁化方向とが、反平行配列になる。
【００６３】
このとき、磁気抵抗効果素子ＭＴＪ（記憶層３１）に電圧が印加されているため、その磁化反転閾値は小さい。このため、ワード線ＷＬＢから発生する磁場が小さくても、記憶層３１の磁化方向を反転させることができる。すなわち、ワード線ＷＬＢを流れる電流を低電流にすることができる。この電流は、例えば数１０μＡ程度である。
【００６４】
また、磁気抵抗効果素子ＭＴＪに電圧が印加されているため、記憶層３１は常磁性である。このため、記憶層３１はワード線ＷＬＢによる磁場が印加されている間は参照層３３の磁化方向と反対方向に磁化されているが、その磁化反転閾値は小さく、不安定である。
【００６５】
次に、図４（ｄ）に示すように、第３サイクルにおいて、ワード線ＷＬＢに電流が流れたまま、磁気抵抗効果素子ＭＴＪへの電圧の印加を止める。より具体的には、ビット線ＢＬＡとビット線ＢＬＢとを同電位（例えば、電圧−Ｖｓ）にする。これにより、記憶層３１が常磁性から強磁性に遷移する。したがって、記憶層３１の磁化方向と参照層３３の磁化方向とが反平行配列のまま、記憶層３１の磁化反転閾値が大きくなる。この反平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も大きくなる。この場合を例えばデータ“１”と規定する。
【００６６】
その後、図４（ｅ）に示すように、第４サイクルにおいて、ワード線ＷＬＢに流れる電流を止める。これにより、ワード線ＷＬＢからの磁場が生じず、磁気抵抗効果素子ＭＴＪに磁場が印加されなくなる。このとき、記憶層３１は強磁性であるため、磁場の印加を止めても磁化方向は変わらず、磁気抵抗効果素子ＭＴＪの反平行配列は維持される。
【００６７】
このようにして、本実施形態におけるデータ“１”書き込みは終了する。
【００６８】
次に、図５を用いて、データ“１”からデータ“０”への書き込み動作について説明する。
【００６９】
図５（ａ）に示すように、初期状態において、記憶層３１の磁化方向は参照層３３の磁化方向と反対方向である。言い換えると、記憶層３１の磁化方向と参照層３３の磁化方向とが、反平行配列である。初期状態において、磁気抵抗効果素子ＭＴＪに電圧は印加されず、ワード線ＷＬＢに電流は流れていない。
【００７０】
次に、図５（ｂ）に示すように、第１サイクルにおいて、ワード線ＷＬＢに電流は流さず、磁気抵抗効果素子ＭＴＪに電圧が印加される。より具体的には、磁気抵抗効果素子ＭＴＪの一端に接続されたビット線ＢＬＡに電圧Ｗが印加され、他端に接続されたビット線ＢＬＢに電圧−Ｖｓが印加される。これにより、ビット線ＢＬＡとビット線ＢＬＢとの間に電位差が設けられ、その間に配置される磁気抵抗効果素子ＭＴＪに電圧Ｗ＋Ｖｓが印加される。この電圧Ｗ＋Ｖｓは、例えば１．０Ｖ以上１．５Ｖ以下である。これにより、記憶層３１が強磁性から常磁性に遷移する。言い換えると、記憶層３１の磁化が破壊され、記憶層３１の磁化反転閾値が小さくなる（ほぼゼロになる）。
【００７１】
なお、磁気抵抗効果素子ＭＴＪに印加される電圧は、上記範囲に限らない。磁気抵抗効果素子ＭＴＪに印加される電圧は、記憶層３１が強磁性から常磁性に遷移する程度に大きければよい。また、この電圧によって、磁気抵抗効果素子ＭＴＪに電流が流れない程度に小さいことが望ましいが、磁気抵抗効果素子ＭＴＪに電流が流れてもよい。
【００７２】
次に、図５（ｃ）に示すように、第２サイクルにおいて、磁気抵抗効果素子ＭＴＪに電圧が印加されたまま、ワード線ＷＬＢに電流が流れる。これにより、ワード線ＷＬＢの周囲に磁場が発生し、磁気抵抗効果素子ＭＴＪにその磁場が印加される。このとき、記憶層３１の磁化方向が参照層３３の磁化方向と同じ方向になるような磁場が発生するように、ワード線ＷＬＢに電流が流れる。図５（ｃ）においては、ワード線ＷＬＢにおいて紙面手前方向に電流が流れる。これにより、記憶層３１の磁化方向と参照層３３の磁化方向とが、平行配列になる。
【００７３】
このとき、磁気抵抗効果素子ＭＴＪ（記憶層３１）に電圧が印加されているため、その磁化反転閾値は小さい。このため、ワード線ＷＬＢから発生する磁場が小さくても、記憶層３１の磁化方向を反転させることができる。すなわち、ワード線ＷＬＢを流れる電流を低電流にすることができる。この電流は、例えば数１０μＡ程度である。
【００７４】
また、磁気抵抗効果素子ＭＴＪに電圧が印加されているため、記憶層３１は常磁性である。このため、記憶層３１はワード線ＷＬＢによる磁場が印加されている間は参照層３３の磁化方向と同じ方向に磁化されているが、その磁化反転閾値は小さく、不安定である。
【００７５】
次に、図５（ｄ）に示すように、第３サイクルにおいて、ワード線ＷＬＢに電流が流れたまま、磁気抵抗効果素子ＭＴＪへの電圧の印加を止める。より具体的には、ビット線ＢＬＡとビット線ＢＬＢとを同電位（例えば、電圧−Ｖｓ）にする。これにより、記憶層３１が常磁性から強磁性に遷移する。したがって、記憶層３１の磁化方向と参照層３３の磁化方向とが平行配列のまま、記憶層３１の磁化反転閾値が大きくなる。
【００７６】
その後、図５（ｅ）に示すように、第４サイクルにおいて、ワード線ＷＬＢに流れる電流を止める。これにより、ワード線ＷＬＢからの磁場が生じず、磁気抵抗効果素子ＭＴＪに磁場が印加されなくなる。このとき、記憶層３１は強磁性であるため、磁場の印加を止めても磁化方向は変わらず、磁気抵抗効果素子ＭＴＪの平行配列は維持される。
【００７７】
このようにして、本実施形態におけるデータ“０”書き込みは終了する。
【００７８】
なお、データ“１”書き込みおよびデータ“０”書き込みにおいて、電圧および磁場の印加の開始および終了のタイミングは上記図４および図５示す動作に限らない。少なくとも、磁場の印加の終了が電圧の印加の終了後であればよい。
【００７９】
例えば、磁場の印加の開始は、電圧の印加の開始よりも前または電圧の印加と同時であってもよい。また、磁場の印加の開始は、電圧の印加の終了後であってもよい。
【００８０】
次に、メモリセルＭＣの読み出し動作について説明する。
【００８１】
読み出し動作において、ビット線ＢＬＡおよびワード線ＷＬＡに適宜電圧が印加され、磁気抵抗効果素子ＭＴＪに読み出し電流が流れる。この読み出し電流は、記憶層３１の磁化方向が反転しない値に設定される。このときの磁気抵抗効果素子ＭＴＪの抵抗値（スイッチ素子Ｔに流れるトンネル電流値）の変化を検出することにより、データを読み出すことが可能になる。
【００８２】
［製造方法］
以下に、図６乃至図１０を用いて、本実施形態に係る半導体記憶装置の製造方法について説明する。
【００８３】
図６乃至図１０は、本実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【００８４】
まず、半導体基板２１内に素子分離絶縁層２２として、ＳＴＩ構造が形成される。その後、半導体基板２１の表面領域、具体的には、素子分離絶縁層２２により取り囲まれた素子領域（アクティブエリア）内に、ＦＥＴであるスイッチ素子Ｔが形成される。スイッチ素子Ｔは、半導体基板２１上に、例えば、ＣＶＤ（Chemical Vapor Deposition）等によりゲート絶縁膜２５およびゲート電極（ワード線ＷＬＡ）が形成され、ＲＩＥ（Reactive Ion Etching）等によりそれらが所望の形状に加工された後、半導体基板２１内に２つのソース／ドレイン拡散層２３が形成されることで、形成される。
【００８５】
次に、例えばＣＶＤ法により、全面を覆うように、層間絶縁層４１が形成される。次に、ソース／ドレイン拡散層２３のソース側の表面が露出するように、層間絶縁層４１内にコンタクトホールおよび配線溝が形成される。その後、コンタクトホールおよび配線溝内に、金属材料が埋め込まれ、コンタクトプラグ２９および配線３０が形成される。コンタクトプラグ２９はソース／ドレイン拡散層２３のソース側の表面に直接接し、配線３０はビット線ＢＬＢに電気的に接続される。なお、ここでは、いわゆるダマシン法による例を示したがこれに限らない。
【００８６】
次に、図７に示すように、例えばＣＶＤ法により、層間絶縁層４１および配線３０上に、層間絶縁層４２が形成される。その後、層間絶縁層４２内に配線溝が形成され、この配線溝に例えばＣｕまたはＡｌ等の金属材料が埋め込まれ、ワード線ＷＬＢが形成される。
【００８７】
次に、図８に示すように、例えばＣＶＤ法により、層間絶縁層４２およびワード線ＷＬＢ上に、層間絶縁層４３が形成される。次に、ソース／ドレイン拡散層２３のドレイン側の表面が露出するように、層間絶縁層４１，４２，４３内にコンタクトホールが形成される。その後、コンタクトホール内に、金属材料が埋め込まれ、コンタクトプラグ２６が形成される。コンタクトプラグ２６はソース／ドレイン拡散層２３のソース側の表面に直接接する。その後、コンタクトプラグ２６上に、下部電極２７が形成された後、所望の形状に加工される。
【００８８】
次に、図９に示すように、例えばＣＶＤ法により、全面に記憶層３１、トンネルバリア層３２、および参照層３３が順に形成される。その後、例えばＲＩＥにより、参照層３３、トンネルバリア層３２、記憶層３１が所望の形状に加工され、磁気抵抗効果素子ＭＴＪが形成される。このとき、磁気抵抗効果素子ＭＴＪは、下部電極２７に接して電気的に接続される。また、磁気抵抗効果素子ＭＴＪは、ワード線ＷＬＢの上方に配置されるように形成される。
【００８９】
次に、図１０に示すように、例えばＣＶＤ法により、全面に層間絶縁層４４が形成される。その後、例えばＣＭＰ（Chemical Vapor Deposition）法により、上面が平坦化される。これにより、磁気抵抗効果素子ＭＴＪの上面（参照層３３の上面）が露出する。
【００９０】
次に、磁気抵抗効果素子ＭＴＪおよび層間絶縁層４４上に、上部電極２８が形成された後、所望の形状に加工される。このとき、上部電極２８は、磁気抵抗効果素子ＭＴＪに接して電気的に接続される。次に、例えばＣＶＤ法により、全面に層間絶縁層４５が形成される。その後、例えばＣＭＰ法により、上面が平坦化される。これにより、上部電極２８の上面が露出する。
【００９１】
その後、例えばＣＶＤ法により、上部電極２８および層間絶縁層４５上に図示せぬ層間絶縁層が形成された後、上部電極２８の上面が露出するように層間絶縁層内に配線溝が形成される。そして、配線溝内に例えばＣｕまたはＡｌ等の金属材料が埋め込まれ、ビット線ＢＬＡが形成される。このとき、ビット線ＢＬＡは、上部電極２８に接して電気的に接続される。
【００９２】
このようにして、本実施形態に係る半導体記憶装置が形成される。
【００９３】
［効果］
上記本実施形態によれば、ＭＲＡＭは、磁場書き込み方式であって、磁気抵抗効果素子ＭＴＪの一端に接続されるビット線ＢＬＡ、磁気抵抗効果素子ＭＴＪの他端に接続されるビット線ＢＬＢ、および磁気抵抗効果素子ＭＴＪとは絶縁分離されたワード線ＷＬＢを有する。そして、ビット線ＢＬＡとビット線ＢＬＢとの間に電位差を設けることで、磁気抵抗効果素子ＭＴＪに電圧を印加して記憶層３１の磁化反転閾値を小さくする。その後、記憶層３１の磁化反転閾値を小さくした状態でワード線ＷＬＢによる磁場を記憶層３１に印加して磁場書き込み動作を行う。これにより、磁場書き込みの際のワード線ＷＬＢに供給される書き込み電流を低減することができる。
【００９４】
また、書き込み電流を小さくすることで、ワード線ＷＬＢから発生する磁場が小さくなる。これにより、選択メモリセル以外の周辺メモリセルに印加される磁場の影響を小さくすることができ、誤書き込みを防ぐことができる。これに伴い、誤書き込みを防ぎながらのスケーリングが可能になり、セル間距離、すなわち、メモリセルアレイＭＡの面積の縮小（微細化）を図ることができる。
【００９５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９６】
３１…記憶層、３２…トンネルバリア層、３３…参照層、ＢＬＢ，ＢＬＡ…ビット線、ＷＬＢ…ワード線
【図１】
2014053508.tif 000003
【図２】
2014053508.tif 000004
【図３】
2014053508.tif 000005
【図４】
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【図５】
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【図６】
2014053508.tif 000008
【図７】
2014053508.tif 000009
【図８】
2014053508.tif 000010
【図９】
2014053508.tif 000011
【図１０】
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