(57)【要約】【課題】ｐ型ウェル領域とｎ+型ソース領域がセルフアライメントで形成することができるとともに、ゲートしきい値電圧を上昇させることなくゲート絶縁膜の厚い高いゲート耐量を有するＭＯＳ型半導体装置および半導体装置の製造方法の提供。【解決手段】ｎ+型ソース領域４の周囲を取り囲み、ｐ型ウェル領域３の表面のｐ型不純物濃度よりも正味のドーピング濃度が低いｐ-領域５と、ｎ+型ソース領域４とｎ-層２の表層とに挟まれるｐ型ウェル領域３との表面にゲート絶縁膜６を介して設けたゲート電極７と、を有するＭＯＳ構造を備えるＭＯＳ型半導体装置とする。これにより、ゲートしきい値電圧を上昇させることなくゲート絶縁膜６の膜厚を厚くすることができ、ゲート絶縁膜６の信頼性向上とゲート容量低減とが可能なＭＯＳ型半導体装置を提供することができる。【選択図】図１
2014099580.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ドリフト層となる第１導電型半導体基板の一方の主面の表面層に選択的に設けられた第２導電型ウェル領域と、
前記第２導電型ウェル領域の内部に選択的に設けられた第１導電型ソース領域と、
前記第２導電型ウェル領域の内部に選択的に設けられ、前記第１導電型ソース領域の周囲を取り囲み、前記第２導電型ウェル領域に含まれる第２導電型不純物の濃度よりも正味のドーピング濃度が低い第２導電型低濃度領域と、
前記第１導電型ソース領域、前記第２導電型低濃度領域、前記第２導電型ウェル領域、および前記第１導電型ドリフト層のそれぞれの表面上にゲート絶縁膜を介して設けられたゲート電極と、からなる絶縁ゲート構造を備えることを特徴とする半導体装置。
【請求項２】
前記第２導電型低濃度領域は、前記第１導電型半導体基板の一方の主面から他方の主面側に向かって前記第２導電型不純物の濃度が減少するように、前記第１導電型半導体基板に含まれる第１導電型不純物の濃度によって、前記第２導電型不純物の濃度が補償されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型不純物はリンであることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１導電型ドリフト層となる第１導電型半導体基板の一方の主面に絶縁膜を選択的に形成する第１形成工程と、
前記第１導電型半導体基板の一方の主面に前記絶縁膜をマスクにして第２導電型不純物をイオン注入し、熱拡散により前記第２導電型不純物を拡散させて第２導電型ウェル領域を選択的に形成する第２形成工程と、
前記絶縁膜との間に、前記第２導電型ウェル領域を選択的に露出する第１開口部を有する第１レジストマスクを形成する第１マスク形成工程と、
前記絶縁膜および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、拡散係数の異なる２種類の第１導電型不純物を順にイオン注入するイオン注入工程と、
アニール処理により、前記拡散係数の異なる２種類の第１導電型不純物を拡散させて第１導電型ソース領域と第２導電型低不純物濃度領域とを形成するアニール工程と、
前記第１導電型半導体基板の一方の主面にゲート絶縁膜を形成する第３形成工程と、
前記第１導電型ソース領域、前記第２導電型低不純物濃度領域、前記第２導電型ウェル領域、および前記第１導電型ドリフト層の表面上に前記ゲート絶縁膜を介してゲート電極を形成する第４形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型半導体基板の一方の主面にゲート絶縁膜を形成する第１形成工程と、
前記ゲート絶縁膜の表面に、ポリシリコン膜をパターニングしてなるゲート電極を形成する第２形成工程と、
前記第１導電型半導体基板の一方の主面に前記ゲート電極をマスクにして第２導電型不純物をイオン注入し、熱拡散により前記第２導電型不純物を拡散させて第２導電型ウェル領域を選択的に形成する第３形成工程と、
前記ゲート電極との間に、前記第２導電型ウェル領域を選択的に露出する第１開口部を有する第１レジストマスクを形成する第１マスク形成工程と、
前記ゲート電極および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、拡散係数の異なる２種類の第１導電型不純物を順にイオン注入するイオン注入工程と、
アニール処理により、前記拡散係数の異なる２種類の第１導電型不純物を拡散させて第１導電型ソース領域と第２導電型低不純物濃度領域とを形成する第４形成工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記イオン注入工程は、
前記絶縁膜および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の大きい第１導電型不純物をイオン注入する第１イオン注入工程と、
前記第１レジストマスクを除去した後、前記絶縁膜との間に、前記第１開口部よりも狭い開口幅で前記第２導電型ウェル領域を選択的に露出する第２開口部を有する第２レジストマスクを形成する第２マスク形成工程と、
前記絶縁膜および前記第２レジストマスクをマスクにして、前記第２開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の小さい第１導電型不純物をイオン注入する第２イオン注入工程と、
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記イオン注入工程は、
前記ゲート電極および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の大きい第１導電型不純物をイオン注入する第１イオン注入工程と、
前記第１レジストマスクを除去した後、前記ゲート電極との間に、前記第１開口部よりも狭い開口幅で前記第２導電型ウェル領域を選択的に露出する第２開口部を有する第２レジストマスクを形成する第２マスク形成工程と、
前記ゲート電極および前記第２レジストマスクをマスクにして、前記第２開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の小さい第１導電型不純物をイオン注入する第２イオン注入工程と、
を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の大きい第１導電型不純物がリンであることを特徴とする請求項４〜７のいずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記拡散係数の大きい第１導電型不純物のイオン注入のドーズ量は、前記第２導電型不純物のイオン注入のドーズ量よりも少ないことを特徴とする請求項４〜８のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）や絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などのＭＯＳ（金属−酸化膜−半導体）型の半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の一般的なＭＯＳ型半導体装置の一つであるパワーＭＯＳＦＥＴの表面ＭＯＳ構造について説明する。図４は、従来のＭＯＳＦＥＴの表面ＭＯＳ構造の要部を示す断面図である。図５は、図４のＡ1−Ａ2線に沿った各領域の、領域境界で濃度補償をしない場合の不純物濃度分布を示す特性図である。図６は、図４のＡ1−Ａ2線に沿った各領域の、領域境界で濃度補償をした場合の不純物濃度分布を示す特性図である。図５には、図４の従来のＭＯＳＦＥＴの表面ＭＯＳ構造にかかる半導体基板の表面層を主面に水平な方向に横切るＡ1−Ａ2線に沿って相互に隣接するｎ+型ソース領域４、ｐ型ウェル領域３内のチャネル形成領域１０、ｎ-層となる半導体基板の各領域のドーパントとなる不純物濃度分布を示す。図６には、同じくＡ1−Ａ2線に沿って相互に隣接する各領域におけるドナーおよびアクセプタの正味のドーピング濃度分布を示す。図５および図６の枠内上部に書かれた数字（符号４，１０，２）は図４において同一の符号を付した前記各領域を示し、図５および図６には当該数字に相当する領域の不純物濃度分布およびドーピング濃度分布をそれぞれ示す。
【０００３】
図４に示すように、ｎ-層２となる半導体基板のおもて面側には、ｐ型ウェル領域３の、ｎ+型ソース領域４とｎ-層２の表面層とに挟まれた部分であるチャネル形成領域１０の表面上にゲート絶縁膜６を介してポリシリコンからなるゲート電極７が配設され、表面ＭＯＳ構造が構成されている。パワーＭＯＳＦＥＴにおける主電流のオン・オフは、チャネル形成領域１０の表面上にゲート絶縁膜６を介して設けられたゲート電極７に電圧を印加し、チャネル形成領域１０の導電型をｎ型に反転させることで制御される。一般的なパワーＭＯＳＦＥＴのゲートしきい値電圧は、１．０Ｖ〜５．０Ｖ程度の範囲で設計される。この範囲内のゲートしきい値電圧を得るためのゲート絶縁膜６の厚さは５００〜１２００Å程度である。
【０００４】
この表面ＭＯＳ構造において、ｐ型ウェル領域３内部のチャネル形成領域１０の長さ（ｐ型ウェル領域３内部の、ｎ+型ソース領域４とｎ-層２の表面層との間の距離、すなわち主電流が流れる方向の距離：チャネル長）、チャネル形成領域１０の表面不純物濃度、およびゲート絶縁膜６の膜厚などは、オン抵抗特性やゲートしきい値電圧特性に直接影響するため、重要なデバイス設計要素である。すなわち、チャネル形成領域１０は、ＭＯＳＦＥＴの半導体基板（チップ）で主電流が活性部内を偏りなく均一に流れるように、チャネル長や表面不純物濃度などに偏りが生じないように注意して形成される。活性部とは、オン状態のときに主電流が流れる領域である。
【０００５】
チャネル長の偏りを防止し、寸法精度よく各領域を形成する方法として、セルフアライメント（自己整合）で各領域を形成する方法が公知である。ｐ型ウェル領域３内にｎ+型ソース領域４をセルフアライメントで形成する従来のＭＯＳＦＥＴの製造（作製）方法の概略について、図２３〜図３１を参照して説明する。図２３〜図３１は、従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である。図２３〜３１には、下記特許文献１において開示されたＭＯＳＦＥＴの製造方法を示す素子断面の工程図を示す。
【０００６】
先ず、ｎ型シリコン基板３０のおもて面上に形成した絶縁膜３１を所要のｐ型ウェル領域パターンに開口して絶縁膜３１マスクを形成した後、ｎ型シリコン基板３０上に薄いスクリーン酸化膜３２を形成する。次に、この絶縁膜３１マスクをマスクにしてスクリーン酸化膜３２越しにｐ型不純物をイオン注入する（図２３）。続いて熱拡散によりｐ型不純物を拡散させて、ｎ型シリコン基板３０の表面層にｐ型ウェル領域３３を形成する（図２４）。
【０００７】
次に、絶縁膜３１およびスクリーン酸化膜３２上に、ｐ+コンタクト領域の形成領域が開口したレジストマスク３４ａを形成する。次に、レジストマスク３４ａをマスクにしてスクリーン酸化膜３２越しにボロン（Ｂ）をイオン注入３５（図２５）し、ｐ型ウェル領域３３の内部にｐ+コンタクト領域３６を形成する（図２６）。次に、レジストマスク３４ａを除去する。次に、スクリーン酸化膜３２上にｎ+型ソース領域形成用のレジストマスク３４ｂを形成し、レジストマスク３４ｂにｎ+型ソース領域の形成領域が露出する開口部３９ａを形成する（図２７）。
【０００８】
次に、レジストマスク３４ｂおよび絶縁膜３１をマスクにしてスクリーン酸化膜３２越しにひ素（Ａｓ）をイオン注入し、レジストマスク３４ｂの剥離後のアニールによりｐ型ウェル領域３３の基板おもて面側の表面層とｐ+コンタクト領域３６の基板おもて面側の表面層とに跨るｎ+型ソース領域３９を形成する（図２８）。同じ絶縁膜３１マスクを利用することでｐ型ウェル領域３３とｎ+型ソース領域３９との位置関係がセルフアライメントで一定になる。
【０００９】
その後、絶縁膜３１マスクを除去し（図２９）、熱酸化によりｎ型シリコン基板３０のおもて面にゲート絶縁膜３７を形成する（図３０）。このゲート絶縁膜３７上にポリシリコン膜を形成し、所要のパターンでエッチングすることでゲート絶縁膜３７およびゲート電極３８を形成する（図３１）。その後、一般的な方法により、ｎ型シリコン基板３０のおもて面に層間絶縁膜やソース電極（不図示）など残りのおもて面素子構造を形成し、ｎ型シリコン基板３０の裏面にドレイン電極（不図示）を形成することで従来のＭＯＳＦＥＴが完成する。
【００１０】
次に、セルフアライメント工程を含む従来のＭＯＳＦＥＴの製造方法の別の一例について、図３２〜図３８を参照して概略を説明する。図３２〜図３８は、従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である。図３２〜図３８には、下記特許文献２において開示されたＭＯＳＦＥＴの製造方法を示す素子断面の工程図を示す。先ず、ｎ型シリコン基板３０のおもて面上にゲート絶縁膜３７を形成する。次に、ゲート絶縁膜３７上にポリシリコン膜を形成し、所要のパターンエッチングすることでゲート絶縁膜３７およびゲート電極３８を形成する。
【００１１】
次に、ゲート電極３８をマスクにしてゲート絶縁膜３７越しにボロンをイオン注入し（図３２）、ｎ型シリコン基板３０のおもて面の表面層にｐ型ウェル領域３３を形成する（図３３）。前述した従来のＭＯＳＦＥＴの製造方法とは、ｐ型ウェル領域３３を形成する前に形成したゲート電極３８をマスクにしてｐ型ウェル領域３３を形成する点が異なる。続いて、図３４〜図３８に示すように、前述した従来のＭＯＳＦＥＴの製造方法と同様の工程によりｐ+コンタクト領域３６およびｎ+型ソース領域３９を形成することで、表面ＭＯＳ構造が形成される。図３４の符号３４ａはｐ+コンタクト領域３６を形成するためのレジストマスクであり、図３６の符号３４ｂはｎ+型ソース領域３９を形成するためのレジストマスクである。
【００１２】
このように、ゲート電極３８をマスクにしてｐ型ウェル領域３３とｎ+型ソース領域３９とをセルフアライメントで形成する方法は、縦型のＭＯＳゲート型素子（ＭＯＳ型半導体装置）において、広く用いられている方法である。縦型のＭＯＳゲート型素子とは、ＭＯＳゲートにより、半導体基板の一方の面から他方の面に垂直に流れる電流を制御する素子のことで、パワーＭＯＳＦＥＴや絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などがある。
【００１３】
前述した従来のＭＯＳＦＥＴの表面ＭＯＳ構造にかかる２つの製造方法は、いずれもｐ型ウェル領域３３とｎ+型ソース領域３９とがセルフアライメントで形成される点で共通する。ｐ型ウェル領域３３とｎ+型ソース領域３９とをセルフアライメントで形成することは、チャネル長（主電流が流れる方向の距離）を均一化するために重要である。
【００１４】
また、ゲートしきい値電圧に関して、ゲート絶縁膜の膜厚とｐ型ウェル領域の不純物濃度との間には次のような関係のあることが知られている。ｐ型ウェル領域の表面不純物濃度を低くすることで、ｐ型ウェル領域のｎ+型ソース領域近傍に形成されるチャネル形成領域の不純物濃度が低くなり、ゲートしきい値電圧を小さくすることができる。しかしながら、チャネル形成領域の不純物濃度が低くなることで、オン時に寄生トランジスタが導通し易くなりゲート制御不能になる虞がある。また、ｐ型ウェル領域は熱拡散で形成されるため、チャネル形成領域の不純物濃度を低くした場合、ｐ型ウェル領域のチャネル形成領域以外の部分がガルシアン分布にしたがってさらに低不純物濃度となり、オフ時にｐ型ウェル領域中に空乏層が広がり易くなりパンチスルーによる破壊が生じやすくなる。
【００１５】
一方、ゲート絶縁膜の膜厚を厚くするほど、ゲートしきい値電圧は高くなる。ゲート絶縁膜自体の絶縁破壊耐量（以下、ゲート耐量とする）の向上や、ゲート容量の低減（すなわちスイッチング損失の低減）という点については、ゲート絶縁膜の膜厚は厚い方が好ましい。また、チャネル形成領域の表面不純物濃度が高い場合、ゲート電圧印加時にチャネル形成領域の導電型を反転させるために高い電界（高いゲートしきい値電圧）を必要とする。しかしながら、上述したようにゲートしきい値電圧の設計範囲が１．０Ｖ〜５．０Ｖ程度と制限される場合、ゲート絶縁膜の膜厚を１２００Åよりも厚くすることができない。また、ゲート絶縁膜の絶縁破壊を少なくするためにはゲートしきい値電圧は低い方がよい。
【００１６】
ｐ型ウェル領域（ｐベース領域）について、チャネル形成領域の不純物濃度を低くするための構成を有するＭＯＳ型半導体装置として、ｐベース領域のチャネルが形成される表面側領域とｐベース領域の残りの部分である下部領域とを有し、ｐベース領域の不純物濃度を表面側領域で低く、下部領域で高くすることにより、寄生トランジスタの影響を小さくしながら、ゲートしきい値電圧を低減させた電力用ＦＥＴが提案されている（例えば、下記特許文献３参照）。
【００１７】
また、ゲート容量を低減させる方法として、次の方法が提案されている。ゲート絶縁膜のうち、ｐベース領域間に挟まれる半導体基板領域の中央部分に相当する位置上の部分における膜厚を６０００Åと厚くし、その周辺部分における膜厚を５００〜１２００Åに薄くする。そして、このゲート絶縁膜をマスクにしてゲート絶縁膜の膜厚の薄い部分を通してドナー不純物をドープすることにより、ゲート絶縁膜の膜厚の薄い部分の下にのみ、ソース領域よりも深く、且つｐウェル領域よりも浅い深さで、半導体基板のおもて面側の不純物濃度よりも高不純物濃度のｎ型領域を形成する（例えば、下記特許文献４参照）。
【００１８】
また、パンチスルー耐量を維持しつつ、ゲートしきい値電圧を調整する方法として、ゲート電極を形成する前で、ｎ型基板領域の上部にｐ型不純物を導入して高濃度ｐ型ソース領域を形成する前または後に、ｎ型不純物のイオン注入により、ｎ型基板領域と高濃度ｐ型ソース領域との間に、ｎ型基板領域よりも高ピーク濃度のポケット領域を形成する方法が提案されている（例えば、下記特許文献５参照）。下記特許文献５では、ｎ型基板領域（ウェル領域）のゲート絶縁膜付近に、ｎ型基板領域と同導電型のイオン注入によって、ソース領域に接する高濃度領域を選択的に形成しゲートしきい値電圧を増加させている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開平６−２４４４２８号公報
【特許文献２】特開平６−５８６５号公報
【特許文献３】特表平６−５０４８８２号公報
【特許文献４】特開平４−１２５９７２号公報
【特許文献５】特開２００５−２２９０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
前述したように、ＭＯＳＦＥＴのゲート絶縁膜の膜厚とｐ型ウェル領域の不純物濃度との間には、ゲートしきい値電圧に対して、相反する関係がある。また、前述したように、ＭＯＳＦＥＴのゲート絶縁膜の膜厚を厚くすることは、ゲート耐量の向上、および、ゲート容量の低減となるため有用である。
【００２１】
しかしながら、ゲート絶縁膜の膜厚を厚くすることで、前述したようにゲートしきい値電圧が上昇するため、ゲート絶縁膜の膜厚を厚くすることには限度がある。また、ＭＯＳＦＥＴのゲートしきい値電圧は、ゲート絶縁膜の膜厚と、ｐ型ウェル領域の内部に設けられるｎ+型ソース領域の外側に位置するチャネル形成領域の表面不純物濃度とで決定される。さらに、チャネル形成領域は主電流の電流経路となるため、上記特許文献１〜５に示す従来方法においても電流経路における抵抗を一定にするために、ｐ型ウェル領域とｎ+型ソース領域との間隔（チャネル長）が一定になるようにセルフアライメントで形成している。
【００２２】
これらの方法で形成された従来のＭＯＳＦＥＴのチャネル形成領域１０（図４）において、ｐ型ウェル領域３およびｎ+型ソース領域４の不純物濃度分布は、基板おもて面側のイオン注入領域（表面）から半導体基板の深さ方向の距離に応じて、不純物濃度が次第に低下する傾斜分布を有している。その場合、ｐ型ウェル領域３とｎ+型ソース領域４との接合部近傍のｐ型ウェル領域３の表面不純物濃度でゲートしきい値電圧が決定される。
【００２３】
このため、ゲート絶縁膜の膜厚を厚くした場合でも、ｐ型ウェル領域３とｎ+型ソース領域４との接合部近傍のｐ型ウェル領域の表面不純物濃度を低減することで、ゲートしきい値電圧の上昇を抑制することができる。しかしながら、ｐ型ウェル領域の表面不純物濃度は、半導体装置の耐圧やオン抵抗などにも密接に関係するため、耐圧やオン抵抗などに悪影響のない範囲に設定せざるを得ない。このため、ｐ型ウェル領域の表面不純物濃度を低減させることにより調整可能なゲートしきい値電圧の下限値に制限があり、ゲートしきい値電圧に応じて決定されるゲート絶縁膜の膜厚を厚くすることにも限度がある。また、上記特許文献５では、ウェル領域の内部に、ウェル領域と同導電型のイオン注入により高濃度領域を形成することでゲートしきい値電圧を調整しているため、ゲートしきい値電圧を増加させる方向にしか調整することができない。また、ｐ型ウェル領域の不純物濃度を低減することで、空乏層が広がりすぎてショートチャネル効果が起こり易くなり、寄生バイポーラトランジスタが動作し易くなるといった欠点がある。
【００２４】
この発明は、上述した従来技術による問題点を解消するため、ｐ型ウェル領域とｎ+型ソース領域とをセルフアライメントで形成することができるとともに、ゲートしきい値電圧が低く、且つゲート耐量が高い半導体装置および半導体装置の製造方法を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、スイッチング損失を低減させる半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型半導体基板からなる第１導電型ドリフト層の一方の主面の表面層には、第２導電型ウェル領域が選択的に設けられている。前記第２導電型ウェル領域の内部には、第１導電型ソース領域が選択的に設けられている。前記第２導電型ウェル領域の内部には、前記第１導電型ソース領域の周囲を取り囲み、前記第２導電型ウェル領域に含まれる第２導電型不純物の濃度よりも正味のドーピング濃度が低い第２導電型低濃度領域が選択的に設けられている。前記第１導電型ソース領域、前記第２導電型低濃度領域、前記第２導電型ウェル領域、および前記第１導電型ドリフト層のそれぞれの表面上にゲート絶縁膜を介してゲート電極が設けられている。前記第１導電型ソース領域、前記第２導電型低濃度領域および前記ゲート電極により絶縁ゲート構造が構成されている。
【００２６】
また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型低濃度領域は、前記第１導電型半導体基板の一方の主面から他方の主面側に向かって前記第２導電型不純物の濃度が減少するように、前記第１導電型半導体基板に含まれる第１導電型不純物の濃度によって、前記第２導電型不純物の濃度が補償されていることが好ましい。また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型不純物はリンであることが好ましい。
【００２７】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。先ず、第１導電型ドリフト層となる第１導電型半導体基板の一方の主面に絶縁膜を選択的に形成する第１形成工程を行う。次に、前記第１導電型半導体基板の一方の主面に前記絶縁膜をマスクにして第２導電型不純物をイオン注入し、熱拡散により前記第２導電型不純物を拡散させて第２導電型ウェル領域を選択的に形成する第２形成工程を行う。次に、前記絶縁膜との間に、前記第２導電型ウェル領域を選択的に露出する第１開口部を有する第１レジストマスクを形成する第１マスク形成工程を行う。次に、前記絶縁膜および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、拡散係数の異なる２種類の第１導電型不純物を順にイオン注入するイオン注入工程を行う。次に、アニール処理により、前記拡散係数の異なる２種類の第１導電型不純物を拡散させて第１導電型ソース領域と第２導電型低不純物濃度領域とを形成するアニール工程を行う。次に、前記第１導電型半導体基板の一方の主面にゲート絶縁膜を形成する第３形成工程を行う。次に、前記第１導電型ソース領域、前記第２導電型低不純物濃度領域、前記第２導電型ウェル領域、および前記第１導電型ドリフト層の表面上に前記ゲート絶縁膜を介してゲート電極を形成する第４形成工程を行う。
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。先ず、第１導電型半導体基板の一方の主面にゲート絶縁膜を形成する第１形成工程を行う。次に、前記ゲート絶縁膜の表面に、ポリシリコン膜をパターニングしてなるゲート電極を形成する第２形成工程を行う。次に、前記第１導電型半導体基板の一方の主面に前記ゲート電極をマスクにして第２導電型不純物をイオン注入し、熱拡散により前記第２導電型不純物を拡散させて第２導電型ウェル領域を選択的に形成する第３形成工程を行う。次に、前記ゲート電極との間に、前記第２導電型ウェル領域を選択的に露出する第１開口部を有する第１レジストマスクを形成する第１マスク形成工程を行う。次に、前記ゲート電極および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、拡散係数の異なる２種類の第１導電型不純物を順にイオン注入するイオン注入工程を行う。次に、アニール処理により、前記拡散係数の異なる２種類の第１導電型不純物を拡散させて第１導電型ソース領域と第２導電型低不純物濃度領域とを形成する第４形成工程を行う。
【００２９】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記イオン注入工程は、次の工程を順に行うものであってもよい。先ず、前記絶縁膜および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の大きい第１導電型不純物をイオン注入する第１イオン注入工程を行う。次に、前記第１レジストマスクを除去した後、前記絶縁膜との間に、前記第１開口部よりも狭い開口幅で前記第２導電型ウェル領域を選択的に露出する第２開口部を有する第２レジストマスクを形成する第２マスク形成工程を行う。次に、前記絶縁膜および前記第２レジストマスクをマスクにして、前記第２開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の小さい第１導電型不純物をイオン注入する第２イオン注入工程を行う。
【００３０】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記イオン注入工程は、次の工程を順に行うものであってもよい。先ず、前記ゲート電極および前記第１レジストマスクをマスクにして、前記第１開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の大きい第１導電型不純物をイオン注入する第１イオン注入工程を行う。次に、前記第１レジストマスクを除去した後、前記ゲート電極との間に、前記第１開口部よりも狭い開口幅で前記第２導電型ウェル領域を選択的に露出する第２開口部を有する第２レジストマスクを形成する第２マスク形成工程を行う。次に、前記ゲート電極および前記第２レジストマスクをマスクにして、前記第２開口部から前記第２導電型ウェル領域に、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の小さい第１導電型不純物をイオン注入する第２イオン注入工程を行う。
【００３１】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記拡散係数の異なる２種類の第１導電型不純物のうち、拡散係数の大きい第１導電型不純物がリンであることが好ましい。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記拡散係数の大きい第１導電型不純物のイオン注入のドーズ量は、前記第２導電型不純物のイオン注入のドーズ量よりも少ないことが好ましい。
【００３２】
上述した発明によれば、ｐ型ウェル領域表面が露出されるように絶縁膜またはゲート電極とレジストマスクとの間に形成した開口部に、ｎ+型ソース領域の形成に用いたイオン種よりも拡散係数の大きなｎ型のイオン種を用いて同じ開口部にイオン注入し、ｎ型ソース領域と同時にアニール処理をして熱拡散させる。このようにしてｐ型ウェル領域の、ｎ+型ソース領域との接合部の表面近傍の不純物濃度を低下させることにより、ゲートしきい値電圧を上昇させることなく、ゲート絶縁膜の厚いＭＯＳ型半導体装置とする。またはゲート絶縁膜の膜厚は一定でゲートしきい値電圧を低くする。この結果、本発明の効果を達成することができる。
【発明の効果】
【００３３】
本発明にかかる半導体装置および半導体装置の製造方法によれば、ゲートしきい値電圧を上昇させることなく、ゲート絶縁膜の厚い半導体装置を製造することができる。また、ゲート絶縁膜の厚さを厚くすることにより、ゲート絶縁膜に印加される電界強度が低下するため、ゲート絶縁膜の信頼性が向上され、ゲート耐量を高くすることができる。また、厚いゲート絶縁膜を備えることにより、ゲート容量を低減させることができ、スイッチング損失を低減させることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の要部を示す断面図である。
【図２】図１のＡ3−Ａ4線に沿った各領域の、領域境界で濃度補償をしない場合の不純物濃度分布を示す特性図である。
【図３】本発明のＭＯＳＦＥＴのＡ3−Ａ4線に沿った各領域の、領域境界で濃度補償をした場合の不純物濃度分布を示す特性図である。
【図４】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の要部を示す断面図である。
【図５】図４のＡ1−Ａ2線に沿った各領域の、領域境界で濃度補償をしない場合の不純物濃度分布を示す特性図である。
【図６】図４のＡ1−Ａ2線に沿った各領域の、領域境界で濃度補償をした場合の不純物濃度分布を示す特性図である。
【図７】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その１）。
【図８】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その２）。
【図９】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その３）。
【図１０】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その４）。
【図１１】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その５）。
【図１２】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その６）。
【図１３】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その７）。
【図１４】本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その８）。
【図１５】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その１）。
【図１６】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その２）。
【図１７】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その３）。
【図１８】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その４）。
【図１９】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その５）。
【図２０】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その６）。
【図２１】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その７）。
【図２２】本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その８）。
【図２３】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その１）。
【図２４】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その２）。
【図２５】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その３）。
【図２６】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その４）。
【図２７】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その５）。
【図２８】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その６）。
【図２９】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その７）。
【図３０】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その８）。
【図３１】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その９）。
【図３２】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である（その１）。
【図３３】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である（その２）。
【図３４】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である（その３）。
【図３５】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である（その４）。
【図３６】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である（その５）。
【図３７】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である（その６）。
【図３８】従来のＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程の別の一例を順に示す半導体基板の要部断面図である（その７）。
【図３９】本発明の実施の形態３にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その１）。
【図４０】本発明の実施の形態３にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その２）。
【図４１】本発明の実施の形態３にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その３）。
【図４２】本発明の実施の形態３にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である（その４）。
【発明を実施するための形態】
【００３５】
以下、本発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態について、添付図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施の形態で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。さらに、本発明はその要旨を超えない限り、以下に説明する実施の形態の記載に限定されるものではない。
【００３６】
（実施の形態１）
本発明の実施の形態１にかかる半導体装置について、ＭＯＳ型半導体装置の一つであるパワーＭＯＳＦＥＴを例に説明する。図１は、本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の要部を示す断面図である。ｎ-層２となる半導体基板のおもて面の表面層には、ｐ型ウェル領域３が選択的に設けられている。ｐ型ウェル領域３の内部には、ｎ+型ソース領域４およびｐ-領域５が選択的に設けられている。ｎ+型ソース領域４は、基板おもて面に露出されている。ｐ-領域５は、ｎ+型ソース領域４とｐ型ウェル領域３との間に設けられ、ｎ+型ソース領域４の周囲を取り囲む。また、ｐ型ウェル領域３の内部には、ｐ-領域５に接するようにｐ+コンタクト領域（不図示）が設けられていてもよい。
【００３７】
ｐ型ウェル領域３の、ｎ+型ソース領域４とｎ-層２の表面層とに挟まれた部分であるチャネル形成領域１０の表面上には、ゲート絶縁膜６を介してポリシリコンからなるゲート電極７が設けられている。ソース電極（不図示）は、ｐ型ウェル領域３、ｎ+型ソース領域４およびｐ-領域５に接し、層間絶縁膜８によってゲート電極７と電気的に絶縁されている。半導体基板の裏面の表面層にはｎ+層１が設けられている。ドレイン電極（不図示）は、半導体基板の裏面に設けられ、ｎ+層１に接する。
【００３８】
次に、本発明の実施の形態１にかかる半導体装置のチャネル形成領域１０近傍の不純物濃度分布について説明する。図２は、図１のＡ3−Ａ4線に沿った各領域の、領域境界で濃度補償をしない場合の不純物濃度分布を示す特性図である。図２には、図１のＭＯＳＦＥＴの表面ＭＯＳ構造にかかる半導体基板の表面層を主面に水平な方向に横切るＡ3−Ａ4線に沿って相互に隣接する各領域のドーパントとなる不純物の濃度分布を示す。Ａ3−Ａ4線に沿って相互に隣接する各領域とは、ｎ+型ソース領域４、ｐ型ウェル領域３内のチャネル形成領域１０、ｎ-層２となる半導体基板であり、各領域内の曲線は各領域を形成するためにドーピングされる不純物の濃度分布曲線をそれぞれ示す。図２中の水平な直線ａは、ほぼ均一なｎ型不純物を有する半導体基板（ｎ-層２）の不純物濃度分布を示す。曲線ｂはｐ型ウェル領域３を形成する際にドーピングされるボロンの濃度曲線である。
【００３９】
曲線ｃは本発明の特徴とするチャネル形成領域１０内にｐ-領域５を形成するためにドーピングされるリン（Ｐ）の濃度曲線である。曲線ｄはｎ+型ソース領域４を形成するためのひ素の濃度曲線である。前述の各ドーパントが重なった領域における異なる導電型（ドナーとアクセプタ）のドーパント間の濃度補償を加味した正味のドーピング濃度分布図を図３に示す。図３は、本発明のＭＯＳＦＥＴのＡ3−Ａ4線に沿った各領域の、領域境界で濃度補償をした場合の不純物濃度分布を示す特性図である。図３内に破線で示す濃度曲線は前述した従来の図６の濃度分布の曲線部分を示し、実線で示す曲線は本発明にかかるｐ-領域５の濃度曲線である。図２の曲線ｃに示したリンの濃度が、同じく曲線ｂに示すボロンの濃度を補償する。このため、図３の基板表面（すなわち、半導体基板とゲート絶縁膜６との界面：距離ｘ＝０）から０．２μｍ〜０．５μｍの範囲での正味のドーピング濃度分布の曲線部分の不純物濃度が、チャネル形成領域１０内で部分的に低下している。
【００４０】
次に、本発明の実施の形態１にかかるＭＯＳＦＥＴの製造方法について、縦型ｎチャネルＭＯＳＦＥＴを製造する場合を例に説明する。図７〜図１４は、本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である。先ず、ｎ+層１とｎ-層２との積層からなるシリコン基板のおもて面（ｎ-層２側の面）上に厚いフィールド酸化膜１１を成長させる。そして、フォトリソグラフィおよびエッチングによってフィールド酸化膜１１をパターニングし、所要のウェル形成用開口パターンを有する酸化膜マスクを形成する。次に、フィールド酸化膜１１による酸化膜マスクの開口部１１ａに、フィールド酸化膜１１よりも厚さの薄いスクリーン酸化膜１２を形成する。
【００４１】
次に、フィールド酸化膜１１による酸化膜マスクをマスクにして、薄いスクリーン酸化膜１２の部分越しからのみボロン（Ｂ）が注入されるようなエネルギーでボロンイオン（Ｂ+）注入１３ａを行い（図７）、熱拡散により所定の深さのｐ型ウェル領域３を形成する（図８）。次に、シリコン基板のおもて面上に、フォトリソグラフィによってｐ+コンタクト領域９の形成領域が開口したレジストマスク１４を形成する。次に、レジストマスク１４をマスクにしてスクリーン酸化膜１２越しに、ボロンイオン注入１３ｂを適当なエネルギーで行う（図９）。次に、レジストマスク１４を剥離した後にアニールしてｐ+コンタクト領域９を形成する（図１０）。
【００４２】
次に、再度フォトリソグラフィによりｎ+型ソース領域４の形成領域が露出されるようにレジストマスク１５を形成し、そのレジストマスク１５とフィールド酸化膜１１による酸化膜マスクとの間の開口部１５ａに露出されたスクリーン酸化膜１２越しにひ素イオン（Ａｓ+）注入１６を適当なエネルギーで行う（図１１）。次に、ひ素よりも拡散係数の大きなｎ型不純物、例えばリンイオン注入１７を、ひ素イオン注入１６と同じレジストマスク１５とフィールド酸化膜１１による酸化膜マスクとの間の開口部１５ａに露出されたスクリーン酸化膜１２越しに適当なエネルギーで注入する（図１２）。なお、ひ素イオン注入１６とリンイオン注入１７との順番は、入れ替え可能であり、逆の順番、すなわちリンイオン注入１７の後にひ素イオン注入１６を行ってもよい。
【００４３】
そして、レジストマスク１５を剥離した後に、注入したひ素とリンとを同時にアニール（熱処理）する。これにより、ｎ+型ソース領域４と、このｎ+型ソース領域４の周囲を取り囲む領域に、リンドープにより不純物濃度が補償されたｐ-領域５とが形成される（図１３）。ｐ-領域５は、リンドープによりｐ型ウェル領域３およびｐ+コンタクト領域９のｐ型不純物濃度が低くなるように補償される。また、フィールド酸化膜１１による酸化膜マスクによって、チャネルが形成される側のｐ型ウェル領域３、ｎ+型ソース領域４、およびｐ-領域５を、セルフアライメントで自己整合的に形成することができる。
【００４４】
ここで、リンイオン注入１７のとき、リンイオンのドーズ量は以下のようにする。すなわち、アニールによって、ｐ型ウェル領域３のｎ+型ソース領域４に接する領域のドーピング濃度が、リンイオン注入１７されたリンの濃度によって補償され、且つ極性がｎ型には反転しないようなドーズ量とする。そのためには、少なくともリンイオン注入１７のリンイオンのドーズ量は、ｐ型ウェル領域３を形成するために注入されるｐ型不純物イオン（例えばボロンイオン注入１３ａのボロンイオン）のドーズ量よりも小さくすることが重要である。
【００４５】
次に、スクリーン酸化膜１２およびフィールド酸化膜１１の残部をエッチングにより除去してシリコン基板のおもて面を露出させる。次に、シリコン基板のおもて面にゲート絶縁膜６を形成する。そして、ゲート絶縁膜６上にポリシリコン層を形成し、フォトリソグラフィおよびエッチングを行ってポリシリコン層をパターニングすることでゲート電極７を形成する。次に、絶縁層の成膜と、フォトリソグラフィおよびエッチングによる絶縁層のパターニングを行って層間絶縁膜８を形成することにより、表面ＭＯＳ構造を含むＭＯＳＦＥＴのセル構造が形成される。その後、一般的な方法によって、図示省略するソース電極やドレイン電極などを形成することにより縦型ｎチャネルＭＯＳＦＥＴが完成する（図１４）。
【００４６】
このような製造方法とすることにより、図３に示すように、実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造においては、特にチャネル形成領域１０の正味のネットドーピング濃度分布が、従来の図６の同領域に相当する濃度分布に比べて、破線（図６のドーピング分布）から実線へ低下していることが分かる。チャネル形成領域１０の不純物濃度が低下した理由は、次のとおりである。１つ目の理由は、ｐ-領域５とｎ+型ソース領域４とを形成する際に、同じイオン注入用マスクの開口部からひ素と、ひ素よりも拡散係数の大きいリンとをそれぞれイオン注入し、これらの不純物を同時にアニール処理したことである。２つ目の理由は、ｐ-領域５を形成するためのリンイオン注入１７のリンのドーズ量を、ｐ型ウェル領域３を形成するためのボロンイオン注入１３ａのボロンのドーズ量よりも小さくしたことである。なお、従来の図６に示すＭＯＳＦＥＴでは、ｎ+型ソース領域４を形成するためのイオン注入は、ひ素だけである。
【００４７】
また、本発明では、チャネル形成領域１０の表面不純物濃度が、特にｎ+型ソース領域４とｐ-領域５との接合部近傍で図３の実線（本発明）で示すように、従来の破線に比べて低くなっていることが分かる。すなわち、リンの濃度によってｐ型ウェル領域３のボロンの濃度が補償されてｐ型ウェル領域３の内部にｐ-領域５が形成されるため、ｐ型ウェル領域３のｎ+型ソース領域４との接合部近傍の正味のドーピング濃度は、ｐ型ウェル領域３のｎ+型ソース領域４から離れた部分のボロンの濃度よりも低くなる。
【００４８】
このように作製された本発明の実施の形態１にかかるＭＯＳＦＥＴにおけるゲートしきい値電圧は、以下のように設定することができる。ゲートしきい値電圧は、ゲート絶縁膜６の膜厚を２倍にすると、およそ２倍となる。このため、ゲート絶縁膜６の膜厚を２倍にした状態で、ゲートしきい値電圧を元のゲートしきい値電圧（ゲート絶縁膜６の膜厚が１倍の場合のゲートしきい値電圧）にする場合は、ｐ型ウェル領域３のｎ+型ソース領域４との接合部近傍の正味のドーピング濃度を、ｐ型ウェル領域３のｎ+型ソース領域４から離れた部分のボロン濃度の１／４〜１／２程度にすればよい。具体的には、ｐ-領域５を形成するためのリンイオン注入１７のリンイオンのドーズ量を、ｐ型ウェル領域３を形成するためのボロンイオン注入１３ａのボロンイオンのドーズ量の１／４〜１／２程度にすればよい。
【００４９】
以上のことから、従来の図６の濃度分布を有する表面ＭＯＳ構造に比べて、図３に示す正味のドーピング濃度を有する本発明の実施の形態１にかかるＭＯＳＦＥＴの表面ＭＯＳ構造は、ゲートしきい値電圧とゲート耐量とのトレードオフ関係を改善することができる。具体的には、ゲートしきい値電圧を従来構造と同程度に維持する場合、従来よりもゲート絶縁膜６の膜厚を厚くすることができるためゲート耐量が向上する。あるいは、ゲート絶縁膜６の膜厚を従来構造と同程度に維持する場合、従来よりもゲートしきい値電圧を低くすることができる。ｐ-領域５の不純物濃度およびゲート絶縁膜６の膜厚を適宜設定し、ゲートしきい値電圧を低くするとともに、ゲート耐量を向上させてもよい。
【００５０】
以上、説明したように、実施の形態１によれば、同一のイオン注入マスクを用いてｐ型ウェル領域の内部に、ｎ+型ソース領域と、ｎ+型ソース領域の周囲を取り囲むｐ-領域とを形成することにより、ｎ+型ソース領域とｐ-領域とが精度よくセルフアライメントで形成され、ｐ型ウェル領域のｎ+型ソース領域と接合部近傍（チャネル形成領域近傍）の不純物濃度を、ｐ型ウェル領域のそれ以外の部分の不純物濃度を除く部分の不純物濃度よりも低くすることができる。このため、ゲートしきい値電圧を上昇させることなく、ゲート絶縁膜の膜厚を厚くすることができる。これにより、ゲート絶縁膜に印加される電界強度が低下するため、ゲート絶縁膜の信頼性が向上され、ゲート耐量を高くすることができる。また、厚いゲート絶縁膜を設けることにより、ゲート容量を低減させることができ、スイッチング損失を低減させることができる。また、ｐ型ウェル領域の内部にｐ-領域を設けることでチャネル形成領域の不純物濃度を調整するため、パンチスルー耐量を維持した状態でゲートしきい値電圧を低く調整することができる。
【００５１】
（実施の形態２）
次に、本発明の実施の形態２にかかる半導体装置の製造方法について、ｎチャネルＭＯＳＦＥＴを製造する場合を例に説明する。図１５〜図２２は、本発明の実施の形態２にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である。実施の形態２にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、ｐ型ウェル領域３およびｎ+型ソース領域４を形成する前に、ゲート絶縁膜６とポリシリコンからなるゲート電極７とを形成する点である。すなわち、実施の形態２においては、ゲート電極７をマスクにして、チャネルが形成される側のｐ型ウェル領域３、ｎ+型ソース領域４、およびｐ-領域５をセルフアライメントで形成する。
【００５２】
具体的には、先ず、実施の形態１と同様のシリコン基板のおもて面（ｎ-層２側の面）上にゲート絶縁膜６を形成する。そして、ゲート絶縁膜６の上にポリシリコン層を形成し、フォトリソグラフィおよびエッチングを行ってポリシリコン層をパターニングすることによりゲート電極７を形成する。次に、薄いゲート絶縁膜６の部分越しからのみボロンが注入されるようなエネルギーでボロンイオン注入１３ａを行い（図１５）、熱拡散により所定の深さのｐ型ウェル領域３を形成する（図１６）。次に、フォトリソグラフィによってゲート電極７上にｐ+コンタクト領域９の形成領域が開口したレジストマスク１４を形成する。次に、レジストマスク１４をマスクにしてゲート絶縁膜６越しに、ボロンイオン注入１３ｂを適当なエネルギーで行う（図１７）。次に、レジストマスク１４を剥離した後にアニールしてｐ+コンタクト領域９を形成する（図１８）。
【００５３】
次に、再度フォトリソグラフィによりｎ+型ソース領域４の形成領域が露出されるようにレジストマスク１５を形成し、このレジストマスク１５とゲート電極７との間に形成される開口部１５ａに露出されたゲート絶縁膜６越しにひ素イオン注入１６を適当なエネルギーで行う（図１９）。次に、ひ素よりも拡散係数の大きなｎ型不純物、例えばリンイオン注入１７を、ひ素イオン注入１６と同じレジストマスク１５とゲート電極７との間に形成される開口部１５ａに露出されたゲート絶縁膜６越しに適当なエネルギーで注入する（図２０）。そして、レジストマスク１５を剥離する。
【００５４】
次に、注入したひ素とリンとを同時にアニールして、ｎ+型ソース領域４と、このｎ+型ソース領域４の周囲を取り囲むｐ-領域５とを形成する（図２１）。リンイオン注入１７のリンイオンのドーズ量は実施の形態１と同様である。すなわち、アニールによって、ｐ型ウェル領域３のｎ+型ソース領域４に接する領域のドーピング濃度が、リンイオン注入１７されたリンの濃度によって補償され、且つ極性がｎ型には反転しないようなドーズ量とする。そのためには、少なくともリンイオン注入１７のリンイオンのドーズ量は、ｐ型ウェル領域３を形成するために注入されるｐ型不純物イオン（例えばボロンイオン注入１３ａのボロンイオン）のドーズ量よりも小さくする。
【００５５】
次に、絶縁層の成膜と、フォトリソグラフィおよびエッチングによる絶縁層のパターニングとを行って層間絶縁膜８を形成することにより、表面ＭＯＳ構造を含むＭＯＳＦＥＴのセル構造が形成される。その後、実施の形態１と同様に以降の工程を行うことにより縦型ｎチャネルＭＯＳＦＥＴが完成する（図２２）。ここに示した実施の形態２にかかるＭＯＳＦＥＴの製造工程によれば、ｐ型ウェル領域３中のｎ+型ソース領域４周辺に、ｎ+型ソース領域４を形成するひ素イオンよりも拡散係数の大きなリンイオンが拡散して広がる。これにより、ｎ+型ソース領域４に近い部分のｐ型ウェル領域３の正味のドーピング濃度は、ｐ型ウェル領域３のｎ+型ソース領域４から離れた部分のボロンの濃度よりも低下し、ｐ-領域５となる。また、これらの工程によれば、ｐ型ウェル領域３とｎ+型ソース領域４とは、セルフアライメント（自己整合）で形成される。
【００５６】
以上、説明したように、実施の形態２によれば、実施の形態１と同様に、ゲートしきい値電圧を上昇させることなく、ゲート絶縁膜が厚く、且つゲート耐量の大きいＭＯＳＦＥＴを製造することができる。また、実施の形態２によれば、実施の形態１と同様に、ｐ型ウェル領域とｎ+型ソース領域４とを位置関係の精度が良好なセルフアライメントで形成することができる。
【００５７】
（実施の形態３）
次に、本発明の実施の形態３にかかる半導体装置の製造方法について、ｎチャネルＭＯＳＦＥＴを製造する場合を例に説明する。図３９〜図４２は、本発明の実施の形態３にかかるＭＯＳＦＥＴの表面ＭＯＳ構造の製造工程を順に示す半導体基板の要部断面図である。実施の形態３にかかる半導体装置の製造方法が実施の形態１にかかる半導体装置の製造方法と異なる点は、異なるレジストマスクを用いて、ひ素イオン注入１６とリンイオン注入１７とを行う点である。具体的には、レジストマスクとフィールド酸化膜１１による酸化膜マスクとの間に形成される開口部の幅を、リンイオン注入１７のときよりも、ひ素イオン注入１６のときに狭くすることで、ｎ+型ソース領域２４の幅をｐ-領域２５の幅よりもさらに狭くする。
【００５８】
より具体的には、先ず、実施の形態１と同様に、ｎ+層１とｎ-層２との積層からなるシリコン基板のおもて面（ｎ-層２側の面）の表面層にｐ型ウェル領域３を選択的に形成した後、ｐ型ウェル領域３の内部にｐ+コンタクト領域９を選択的に形成する（図７〜図１０）。次に、フィールド酸化膜１１による酸化膜マスクとの間の第１開口部４１ａにｐ-領域２５の形成領域が露出されるように第１レジストマスク４１を形成する。次に、第１レジストマスク４１およびフィールド酸化膜１１をマスクにして、第１レジストマスク４１とフィールド酸化膜１１による酸化膜マスクとの間の第１開口部４１ａに露出されたスクリーン酸化膜１２越しにリンイオン注入１７を適当なエネルギーで行う（図３９）。そして、第１レジストマスク４１を剥離する。
【００５９】
次に、フィールド酸化膜１１による酸化膜マスクとの間の第２開口部４２ａにｎ+型ソース領域２４の形成領域が露出されるように第２レジストマスク４２を形成する。このとき、第２レジストマスク４２とフィールド酸化膜１１による酸化膜マスクとの間の第２開口部４２ａの第２開口幅ｗ２を、上述したｐ-領域２５を形成するための第１レジストマスク４１とフィールド酸化膜１１による酸化膜マスクとの間の第１開口部４１ａの第１開口幅ｗ１よりも狭くする（ｗ１＞ｗ２）。次に、第２レジストマスク４２およびフィールド酸化膜１１をマスクにして、第２レジストマスク４２とフィールド酸化膜１１による酸化膜マスクとの間の第２開口部４２ａに露出されたスクリーン酸化膜１２越しにひ素イオン注入１６を適当なエネルギーで行う（図４０）。そして、第２レジストマスク４２を剥離する。
【００６０】
次に、注入したひ素およびリンをアニールする。これにより、実施の形態１と同様に、ｎ+型ソース領域２４と、リンドープにより不純物濃度が補償されたｐ-領域２５とが形成される。また、上述したように、ひ素イオン注入１６のときの第２開口部４２ａの第２開口幅ｗ２がリンイオン注入１７のときの第１開口部４１ａの第１開口幅ｗ１よりも狭いため、同一のレジストマスクを用いてひ素イオン注入１６とリンイオン注入１７とを行う場合（ひ素イオン注入１６の注入領域とリンイオン注入１７の注入領域とが等しい場合）よりも、ひ素イオン注入１６の注入領域がリンイオン注入１７の注入領域よりも狭い。これによって、同一のレジストマスクを用いてひ素イオン注入１６とリンイオン注入１７とを行う場合よりも、ｐ-領域２５の幅に対するｎ+型ソース領域２４の幅が狭くなる（図４１）。
【００６１】
このように、ｐ-領域２５の幅に対するｎ+型ソース領域２４の幅を狭くすることにより、ｐ型ウェル領域３のｐ型不純物濃度に対するｎ+型ソース領域２４のｎ型不純物濃度の割合を小さくすることができる。このため、ｐ-領域２５を形成することによりｐ型ウェル領域３の不純物濃度を低くしたとしても、ショートチャネル効果が起こりにくくし、寄生バイポーラトランジスタの動作を抑制することができる。その後、実施の形態１と同様にゲート絶縁膜６、ゲート電極７および層間絶縁膜８など表面ＭＯＳ構造の残りの構成部を形成し（図４２）、図示省略するソース電極およびドレイン電極などを形成することによりｎチャネルＭＯＳＦＥＴが完成する。
【００６２】
特に限定しないが、例えば各部の寸法および不純物濃度は次の値をとる。ｎ+層１の厚さは、３μｍ〜５０μｍ程度である。ｎ+層１の不純物濃度は、６．０×１０17ａｔｍ／ｃｍ-3〜７．０×１０17ａｔｍ／ｃｍ-3程度である。ｎ-層２の厚さは、３μｍ〜５０μｍ程度である。ｎ-層２の不純物濃度は、８．５×１０13ａｔｍ／ｃｍ-3〜７．８×１０16ａｔｍ／ｃｍ-3程度である。ｐ型ウェル領域３の厚さは、１μｍ〜１０μｍ程度である。ｐ型ウェル領域３の不純物濃度は、１．０×１０16ａｔｍ／ｃｍ-3〜５．０×１０18ａｔｍ／ｃｍ-3程度である。ｎ+型ソース領域２４の厚さは、０．１μｍ〜２．０μｍ程度である。ｎ+型ソース領域２４の不純物濃度は、１．０×１０19ａｔｍ／ｃｍ-3〜１．０×１０22ａｔｍ／ｃｍ-3程度である。
【００６３】
ｐ-領域２５の厚さは、１μｍ〜１０μｍ程度である。ｐ-領域２５の厚さとは、ｎ+型ソース領域２４とｐ型ウェル領域３とに挟まれた部分の深さ方向の厚さである。ｐ-領域２５の不純物濃度は、１．０×１０15ａｔｍ／ｃｍ-3〜５．０×１０18ａｔｍ／ｃｍ-3程度である。ゲート絶縁膜６の厚さは、１００Å〜２０００Åである。ｐ型ウェル領域３内部のチャネル形成領域１０の長さ（ｐ型ウェル領域３内部の、ｎ+型ソース領域２４とｎ-層２の表面層との間の距離：チャネル長）は、例えば１．５μｍ以上確保するのが好ましい。その理由は、ｐ型ウェル領域３の表面層の、ｎ+型ソース領域２４に隣接する部分のｐ型不純物濃度がｐ型ウェル領域３のそれ以外の部分よりも低くなるため、オン時にｐ型ウェル領域３とｎ-層２との間のｐｎ接合から伸びる空乏層がｎ+型ソース領域２４にパンチスルーしないからである。具体的には、チャネル長が例えば１．５μｍである場合、チャネル形成領域１０内への空乏層の広がりが１．０μｍであり、ｐ-領域２５の、ｎ+型ソース領域２４と空乏層とに挟まれた部分（すなわち空乏層が広がらない部分）の幅が０．５μｍである。
【００６４】
上述した実施の形態３にかかる半導体装置の製造方法は、実施の形態２にかかる半導体装置の製造方法に適用し、フィールド酸化膜に代えて、ゲート電極をイオン注入用マスクにしてもよい。すなわち、この場合、ｐ型ウェル領域３の形成後、ｎ+型ソース領域２４およびｐ-領域２５の形成前に、シリコン基板のおもて面にゲート絶縁膜およびゲート電極を形成する。そして、第１レジストマスク４１およびフィールド酸化膜１１をマスクにして、第１開口部４１ａに露出されたゲート絶縁膜越しにリンイオン注入１７を行い、第１レジストマスク４１を剥離した後、第２レジストマスク４２およびフィールド酸化膜１１をマスクにして、第２開口部４２ａに露出されたゲート絶縁膜越しにひ素イオン注入１６を行えばよい。
【００６５】
以上、説明したように、実施の形態３によれば、イオン注入用マスクとして同一のフィールド酸化膜またはゲート電極を用いて、ｎ+型ソース領域を形成するためのひ素イオン注入と、ｐ-領域を形成するためのリンイオン注入とを行うため、ひ素イオン注入時とリンイオン注入時とで異なるレジストマスクを形成してひ素イオン注入の注入領域をリンイオン注入の注入領域よりも狭くしたとしても、ｎ+型ソース領域とｐ-領域とをセルフアライメントで形成することができ、実施の形態１と同様の効果を得ることができる。
【００６６】
以上の各実施の形態では、ｎチャネルＭＯＳＦＥＴを例に説明しているが、ｐチャネルＭＯＳＦＥＴやＩＧＢＴに用いることもできる。また、各実施の形態では、ひ素イオン注入によりｎ+型ソース領域を形成し、リンイオン注入によりｐ-領域を形成する場合を例に説明しているが、ｎ+型ソース領域の形成に用いたイオン種よりも拡散係数の大きなｎ型のイオン種を用いてｐ型ウェル領域のｐ不純物濃度を低減させてｐ-領域を形成すればよく、イオン注入するｎ型不純物は種々変更可能である。
【符号の説明】
【００６７】
１  ｎ+層
２  ｎ-層
３，３３  ｐ型ウェル領域
４，２４，３９  ｎ+型ソース領域
５，２５  ｐ-領域
６，３７  ゲート絶縁膜
７，３８  ゲート電極
８  層間絶縁膜
９，３６  ｐ+コンタクト領域
１０  チャネル形成領域
１１  フィールド酸化膜
１１ａ  フィールド酸化膜１１による酸化膜マスクの開口部
１２，３２  スクリーン酸化膜
１３ａ，１３ｂ，３５  ボロンイオン注入
１４，１５，３４ａ、３４ｂ、４１，４２  レジストマスク
１５ａ，３９ａ，４１ａ，４２ａ  フィールド酸化膜またはゲート電極とレジストマスクとの間の開口部
１６  ひ素イオン注入
１７  リンイオン注入
３０  ｎ型シリコン基板
３１  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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