(57)【要約】【課題】低消費電流でＳ／Ｎ特性の改善を図ったΔΣＡＤＣ回路を提供する。【解決手段】積分器を有する入力部１０Ａと、該入力部１０Ａの出力信号を量子化する量子化部２０Ａと、該量子化部２０Ａの出力信号を前記入力部に帰還させる第１の帰還部３０Ａとを有するΔΣＡＤＣ回路において、前記第１の帰還部３０Ａの伝達関数を「α＋（１−α）Ｚ-1」とするとともに、前記入力部１０Ａの出力信号を前記積分器の入力側に帰還させるための伝達関数が「α（１−Ｚ-1）」の第２の帰還部１４Ａを設け、かつ、前記「α」の値を０＜α＜１に設定した。【選択図】図１
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【特許請求の範囲】
【請求項１】
積分器を有する入力部と、該入力部の出力信号を量子化する量子化部と、該量子化部の出力信号を前記入力部に帰還させる第１の帰還部とを有するΔΣＡＤＣ回路において、
前記第１の帰還部の伝達関数を「α＋（１−α）Ｚ-1」とするとともに、前記入力部の出力信号を前記積分器の入力側に帰還させるための伝達関数が「α（１−Ｚ-1）」の第２の帰還部を設け、かつ、前記「α」の値を０＜α＜１に設定したことを特徴とするΔΣＡＤＣ回路。
【請求項２】
請求項１に記載のΔΣＡＤＣ回路において、
前記第２の帰還部は、「α」を実現する回路と「−αＺ-1」を実現する回路により構成したことを特徴とするΔΣＡＤＣ回路。
【請求項３】
請求項１に記載のΔΣＡＤＣ回路において、
前記第１の帰還部は、「α」を実現する回路と、「Ｚ-1」を実現する回路と、「−αＺ-1」を実現する回路により構成したことを特徴とするΔΣＡＤＣ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ΔΣ変調方式を使用してアナログ信号をデジタル信号に変換するΔΣＡＤＣ回路にかかり、特に低消費電流でＳ／Ｎ特性の改善を図ったΔΣＡＤＣ回路に関する。
【背景技術】
【０００２】
＜従来例１＞
ΔΣＡＤＣ回路として、図７に示す従来例１の回路が知られている。このΔΣＡＤＣ回路は、入力部１０Ｃと量子化部２０Ｃと帰還部３０Ｃとからなり、入力部１０Ｃは加算部１１Ｃと積分器１２Ｃと反転器１３Ｃを有する。
【０００３】
信号Ｘを入力したとき、図７のΔΣＡＤＣ回路の出力信号Ｙ２は、
2014225729.tif 000003
となる。
【０００４】
図７のΔΣＡＤＣ回路を具体化すると、図８に示すような回路となる。加算器１１Ｃは抵抗Ｒ６とＲ７で構成される。積分器１２Ｃと反転器１３Ｃは、反転オペアンプＯＰ３とキャパシタＣ１０で構成される。帰還部３０Ｃは、デューティが５０％のクロックＣＫで動作するＤＦＦ回路ＤＦＦ３で構成される。これを動作させたときの信号波形図を図９に示した。
【０００５】
＜従来例２＞
また、図１０の示す従来例２のΔΣＡＤＣ回路も知られている。このΔΣＡＤＣ回路は、入力部１０Ｄと量子化部２０Ｄと帰還部３０Ｄとからなり、入力部１０Ｄは加算器１１Ｄと積分器１２Ｄと有する。図７に示したΔΣＡＤＣ回路と異なる点は、入力部１０Ｄに反転器を含まず、第１の帰還部３０Ｄの出力信号Ｙ３’を加算部１１Ｄに減算信号として加算している点である。
【０００６】
信号Ｘを入力したとき、図１０のΔΣＡＤＣ回路の出力信号Ｙ３は、
2014225729.tif 000004
となる。
【０００７】
図１０のΔΣＡＤＣ回路を具体化すると、図１１に示すような回路となる。スイッチＳＷ３２〜ＳＷ３５とキャパシタＣ１１はクロール型のスイッチトキャパシタＳＣ７を構成し、加算器１１Ｄを構成する一方の等価抵抗として機能する。積分器１２Ｄは、反転オペアンプＯＰ４とキャパシタＣ１２で構成される。
【０００８】
第１の帰還部３０Ｄは、クロックＣＫの反転クロックＣＫＸで動作するＤＦＦ回路ＤＦＦ４と、バッファＢＵＦ１と、スイッチＳＷ３６〜ＳＷ４０とキャパシタＣ１３で構成されるクロール型のスイッチトキャパシタＳＣ８とで構成される。このスイッチトキャパシタＳＣ８は、加算器１１Ｄを構成する他方の等価抵抗および１クロック遅延器として機能する。
【０００９】
図１０のΔΣＡＤＣ回路を動作させたときの信号波形図を図１２に示した。クロックＣＫ１３，ＣＫ１５は、クロックＣＫと同じ周波数で、そのデューティは約２５％である。また、クロックＣＫ１４，ＣＫ１６はクロックＣＫ１３，ＣＫ１５の反転クロックであり、そのデューティは約７５％である。スイッチトキャパシタＳＣ７は、クロックＣＫ１３，ＣＫ１４で駆動される。また、スイッチトキャパシタＳＣ８は、クロックＣＫ１５，ＣＫ１６で駆動される。なお、スイッチトキャパシタＳＣ８の入力電圧には、ＤＦＦ回路ＤＦＦ４のＱ出力Ｙ３’が“Ｈ”のときは、低電圧ＶＬが選択され、ＤＦＦ回路ＤＦＦ４のＱ出力Ｙ３'ＸがＨのときは、高電圧ＨＬが選択される。なお、クロックＣＫ１３とＣＫ１４、ＣＫ１５とＣＫ１６は、それぞれ“Ｈ”期間がオーバーストラップしないようなデットタイムが設けられている。
【００１０】
以上説明した２種類のΔΣＡＤＣ回路は、使用するアナログ回路が少ない点と、電圧軸で精度を確保するのではなく、オーバーサンプリング手法やノイズシェーピング手法を用いて精度を確保しているので、他のＡＤＣ（逐次比較型ＡＤＣ等）と比較して、閾値電圧やオフセット電圧等のバラツキの影響を受けにくい点から、微細プロセスに適している。
【００１１】
以上説明したΔΣＡＤＣ回路は特許文献１、２および非特許文献１に記載がある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−１８５３２９号公報
【特許文献２】特開２００４−１６５９０５号公報
【非特許文献】
【００１３】
【非特許文献１】Bernhard E. Boser, Bruce A. Wooley, "The Design of Sigma-Delta Modulation Analog to Digital Converters", IEEE Solid-State Circuits, Vol.23, No.6 December 1988
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ところで、前記したΔΣＡＤＣ回路は、Ｓ／Ｎ特性を向上させるためには、使用するクロックの周波数を高くするか、あるいは積分器の次数を上げる必要がある。しかし、クロック周波数を高くすると、積分器に用いられるオペアンプの帯域に対する要求が厳しくなるため、消費電流が大きくなる。また、次数を上げる場合も、次数分のオペアンプの数が必要となるので、その分消費電流が大きくなる。
【００１５】
本発明の目的は、使用するクロックの周波数を高くすることなく、また積分器の次数を上げることなく、低消費電流を確保しつつＳ／Ｎ特性を向上させることができるようにしたΔΣＡＤＣ回路を提供することである。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、請求項１にかかる発明は、  積分器を有する入力部と、該入力部の出力信号を量子化する量子化部と、該量子化部の出力信号を前記入力部に帰還させる第１の帰還部とを有するΔΣＡＤＣ回路において、前記第１の帰還部の伝達関数を「α＋（１−α）Ｚ-1」とするとともに、前記入力部の出力信号を前記積分器の入力側に帰還させるための伝達関数が「α（１−Ｚ-1）」の第２の帰還部を設け、かつ、前記「α」の値を０＜α＜１に設定したことを特徴とする。
請求項２にかかる発明は、請求項１に記載のΔΣＡＤＣ回路において、前記第２の帰還部は、「α」を実現する回路と「−αＺ-1」を実現する回路により構成したことを特徴とする。
請求項３にかかる発明は、請求項１に記載のΔΣＡＤＣ回路において、前記第１の帰還部は、「α」を実現する回路と、「Ｚ-1」を実現する回路と、「−αＺ-1」を実現する回路により構成したことを特徴とする。
【発明の効果】
【００１７】
本発明によれば、使用するクロックの周波数を高くする必要がなく、また積分器の次数を上げる必要もない。しかも、工夫を加えた第１の帰還部の伝達関数、追加した第２の帰還部の伝達関数の実現は抵抗、コンデンサ、スイッチ等の素子で構成することができるので、低消費電流増大も抑制することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１のΔΣＡＤＣ回路の構成図である。
【図２】実施例１のΔΣＡＤＣ回路の具体的回路図である。
【図３】実施例１のΔΣＡＤＣ回路の動作波形図である。
【図４】本発明の実施例２のΔΣＡＤＣ回路の構成図である。
【図５】実施例２のΔΣＡＤＣ回路の具体的回路図である。
【図６】実施例２のΔΣＡＤＣ回路の動作波形図である。
【図７】従来例１のΔΣＡＤＣ回路の構成図である。
【図８】従来例１のΔΣＡＤＣ回路の具体的回路図である。
【図９】従来例１のΔΣＡＤＣ回路の動作波形図である。
【図１０】従来例２のΔΣＡＤＣ回路の構成図である。
【図１１】従来例２のΔΣＡＤＣ回路の具体的回路図である。
【図１２】従来例２のΔΣＡＤＣ回路の動作波形図である。
【発明を実施するための形態】
【００１９】
＜実施例１＞
図１に本発明の実施例１のΔΣＡＤＣ回路を示す。このΔΣＡＤＣ回路は、入力部１０Ａと量子化部２０Ａと第１の帰還部３０Ａで構成される。入力部１０Ａは加算器１１Ａと積分器１２Ａと反転器１３Ａに加えて、第２の帰還部１４Ａを有する。第２の帰還部１４Ａの伝達関数は「α（１−Ｚ-1）」である。量子化部２０Ａは量子化ノイズＱが加算する形で表した。第１の帰還部３０Ａの伝達関数は「α＋（１−α）Ｚ-1」である。
【００２０】
入力部１０Ａに信号Ｘを入力させると、出力信号Ｙ０を生じる。このときの入力部１０Ａで生成される信号Ａ０は、
2014225729.tif 000005
となるので、出力信号Ｙ０は、
2014225729.tif 000006
となる。
【００２１】
この出力信号Ｙ０の式（４）を、図７で説明したΔΣＡＤＣ回路の出力信号Ｙ２の式（１）と比較すると、量子化ノイズＱに「１−α」の係数がかかっている点が異なっている。したがって、０＜α＜１に設定すれば、量子化ノイズＱの成分を低減することができる。例えば、α＝０．５に設定すれば、量子化ノイズＱによる影響を半分に低減でき、これのみでＳ／Ｎ特性を大きく向上させることができる。このとき、使用するクロックの周波数を高くする必要はなく、また積分器の次数を上げる必要もなく、消費電流が大きく増大することはない。
【００２２】
図２に、図１のΔΣＡＤＣ回路の具体的回路を示す。積分器１２Ａと反転器１３Ａは、オペアンプＯＰ１とキャパシタＣ０で構成される。第２の帰還部１４Ａの伝達関数「α（１−Ｚ-1）」は、「α」と「−α・Ｚ-1」に分けることができる。そのうち、「−α・Ｚ-1」は１クロック遅延器ＤＬ１と抵抗Ｒ１の直列回路で、「α」はクロール型のスイッチトキャパシタＳＣ１と抵抗Ｒ２の直列回路で、それぞれ構成される。
【００２３】
１クロック遅延器ＤＬ１は、スイッチＳＷ１，ＳＷ２とキャパシタＣ１で構成され、デューティが約５０％でクロックＣＫの２倍の周期の相補クロックＣＫ１，ＣＫ２によって信号Ａ０のキャパシタＣ１への蓄積と放出が交互に行われる。
【００２４】
スイッチトキャパシタＳＣ１は、スイッチＳＷ３〜ＳＷ６とキャパシタＣ２で構成され、クロックＣＫの周期でデューティが５０％の相補クロックＣＫ３，ＣＫ４によってスイッチＳＷ３〜ＳＷ６がスイッチングされることで、「α」の値を決める等価抵抗が実現される。
【００２５】
第１の帰還部３０Ａは、ＤＦＦ回路ＤＦＦ１と抵抗Ｒ３〜Ｒ５で構成される。ＤＦＦ回路ＤＦＦ１は、クロックＣＫ１と同期したクロックＣＫによって動作し、信号Ｙ０を入力してＱ出力に１クロック遅延の信号Ｙ０’を、ＱＸ出力に１クロック遅延の反転信号Ｙ０'Ｘを、それぞれ出力する。
【００２６】
第１の帰還部３０Ａの伝達関数「α＋（１−α）Ｚ-1」は、「α」、「Ｚ-1」、「−α・Ｚ-1」に分けることができ、抵抗Ｒ３の左端には「α・Ｙ０」の成分が、抵抗Ｒ４の左端には「Ｙ０’」の成分が、抵抗Ｒ５の左端には「α・Ｙ０'Ｘ」の成分が、それぞれ出力する。なお、抵抗Ｒ０〜Ｒ５は加算器１１をも構成する。図３に図２のΔΣＡＤＣ回路の動作波形を示した。クロックＣＫ１とＣＫ２、ＣＫ３とＣＫ４は、それぞれ“Ｈ”期間がオーバーストラップしないようなデットタイムが設けられている。
【００２７】
＜実施例２＞
図４に本発明の実施例２のΔΣＡＤＣ回路を示す。このΔΣＡＤＣ回路は、入力部１０Ｂと量子化部２０Ｂと第１の帰還部３０Ｂで構成される。入力部１０Ｂは加算器１１Ｂと積分器１２Ｂと第２の帰還部１４Ｂを有する。第２の帰還部１４Ｂの伝達関数は「α（１−Ｚ-1）」である。量子化部２０Ｂは量子化ノイズＱが加算する形で表した。第１の帰還部３０Ｂの伝達関数は「α＋（１−α）Ｚ-1」である。
【００２８】
入力部１０Ｂに信号Ｘを入力させると、出力信号Ｙ１を生じる。このときの入力部１０Ｂで生成される信号Ａ１は、
2014225729.tif 000007
となるので、出力信号Ｙ１は、
2014225729.tif 000008
となる。
【００２９】
この出力信号Ｙ１の式（６）を、図８で説明したΔΣＡＤＣ回路の出力信号Ｙ３の式（２）と比較すると、量子化ノイズＱに「１−α」の係数がかかっている点が異なっている。したがって、０＜α＜１に設定すれば、量子化ノイズＱの成分を低減することができる。例えば、α＝０．５に設定すれば、量子化ノイズＱによる影響を半分に低減でき、これのみでＳ／Ｎ特性を大きく向上させることができる。このとき、使用するクロックの周波数を高くする必要はなく、また積分器の次数を上げる必要もなく、消費電流が大きく増大することはない。
【００３０】
図５に、図４のΔΣＡＤＣ回路の具体的回路を示す。加算部１１Ｂの入力抵抗はクロール型のスイッチトキャパシタＳＣ２で構成される。このスイッチトキャパシタＳＣ２は、スイッチＳＷ７〜ＳＷ１０とキャパシタＣ３で構成され、クロックＣＫの周期でデューティが約２５％のクロックＣＫ５とそのクロックＣＫ５の反転クロックＣＫ６によってスイッチＳＷ７〜ＳＷ１０がスイッチングされることで、等価抵抗が実現される。積分器１２Ｂは、オペアンプＯＰ２とキャパシタＣ４で構成される。
【００３１】
第２の帰還部１４Ｂの伝達関数「α（１−Ｚ-1）」は、「α」と「−α・Ｚ-1」に分けることができる。そのうち、「−α・Ｚ-1」は１クロック遅延器ＤＬ２で、「α」はクロール型のスイッチトキャパシタＳＣ３で、それぞれ構成される。
【００３２】
１クロック遅延器ＤＬ２は、スイッチＳＷ１１，ＳＷ１２とキャパシタＣ５で構成され、デューティが約５０％でクロックＣＫの２倍の周期の相補クロックＣＫ７，ＣＫ８によって信号Ａ１のキャパシタＣ５への蓄積と放出が交互に行われる。
【００３３】
スイッチトキャパシタＳＣ３は、スイッチＳＷ１３〜ＳＷ１６とキャパシタＣ６で構成され、クロックＣＫと同じ周期でデューティが約２５％のクロックＣＫ９とそのクロックＣＫ９の反転クロックＣＫ１０によってスイッチＳＷ１３〜ＳＷ１６がスイッチングされることで、「α」の値を決める等価抵抗が実現される。
【００３４】
第１の帰還部３０Ｂは、インバータＩＮＶ１とＤＦＦ回路ＤＦＦ２と抵抗として機能するスイッチトキャパシタＳＣ４〜ＳＣ６で構成される。ＤＦＦ回路ＤＦＦ２は、クロックＣＫによって動作し、インバータＩＮＶ１で出力信号Ｙ１を反転した信号Ｙ１Ｘを入力して、Ｑ出力に１クロック遅延の信号Ｙ１Ｘ’を、ＱＸ出力に１クロック遅延の反転信号Ｙ１Ｘ'Ｘを、それぞれ出力する。
【００３５】
スイッチトキャパシタＳＣ４は、スイッチＳＷ１７〜ＳＷ２１とキャパシタＣ７で構成され、クロックＣＫと同じ周期でデューティが約２５％のクロックＣＫ１１とそのクロックＣＫ１１の反転クロックＣＫ１２によってスイッチＳＷ１７〜ＳＷ２１がスイッチングされることで、等価抵抗が実現されるが、入力電圧としては、出力信号Ｙ１が“Ｈ”のときは低電圧ＶＬが選択され、出力信号Ｙ１が“Ｌ”のとき、つまりインバータＩＮＶ１の出力信号Ｙ１Ｘが“Ｈ”のときは高電圧ＶＨが選択される。
【００３６】
スイッチトキャパシタＳＣ５は、スイッチＳＷ２２〜ＳＷ２６とキャパシタＣ８で構成され、前記した相補クロックＣＫ１１、ＣＫ１２によってスイッチＳＷ２２〜ＳＷ２６がスイッチングされることで、等価抵抗が実現されるが、入力電圧としては、出力信号Ｙ１Ｘ’が“Ｈ”のときは高電圧ＶＨが選択され、出力信号Ｙ１Ｘ'Ｘが“Ｈ”のときは低電圧ＶＬが選択される。
【００３７】
スイッチトキャパシタＳＣ６は、スイッチＳＷ２７〜ＳＷ３１とキャパシタＣ９で構成され、前記した相補クロックＣＫ１１、ＣＫ１２によってスイッチＳＷ２７〜ＳＷ３１がスイッチングされることで、等価抵抗が実現されるが、入力電圧としては、出力信号Ｙ１Ｘ'Ｘが“Ｈ”のときは高電圧ＶＨが選択され、出力信号Ｙ１Ｘ'が“Ｈ”のときは低電圧ＶＬが選択される。
【００３８】
第１の帰還部３０Ｂの伝達関数「α＋（１−α）Ｚ-1」は、「α」、「Ｚ-1」、「−α・Ｚ-1」に分けることができる。スイッチトキャパシタＳＣ４の出力側には「α・Ｙ１」の成分が、スイッチトキャパシタＳＣ５の出力側には「Ｙ１Ｘ'」の成分が、スイッチトキャパシタＳＣ６の出力側には「−α・Ｙ１Ｘ'」の成分が、それぞれ出力する。なお、スイッチトキャパシタＳＣ２〜ＳＣ６は加算器１１をも構成する。図６に図５のΔΣＡＤＣ回路の動作波形を示した。クロックＣＫ５とＣＫ６、ＣＫ７とＣＫ８、ＣＫ９とＣＫ１０、ＣＫ１１とＣＫ１２は、それぞれ“Ｈ”期間がオーバーストラップしないようなデットタイムが設けられている。
【符号の説明】
【００３９】
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ：入力部、１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ：加算器、１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ：積分器、１３Ａ，１３Ｃ：反転器、１４Ａ，１４Ｂ：第２の帰還部
２０Ａ，２０Ｂ，２０Ｃ，２０Ｄ：量子化部
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ：第１の帰還部
【図１】
2014225729.tif 000009
【図２】
2014225729.tif 000010
【図３】
2014225729.tif 000011
【図４】
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【図５】
2014225729.tif 000013
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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