(57)【要約】【課題】配向不良が低減された表示装置を提供する。また、開口率が高く、且つ電荷容量を増大させた容量素子を有する表示装置を提供する。また、開口率が高く、電荷容量が大きい容量素子を有し、且つ配向不良が低減された表示装置を提供する。【解決手段】画素電極と、画素電極に接続された透光性を有する半導体層を含むトランジスタと、トランジスタに接続された容量素子、走査線、及びデータ線と、を有し、トランジスタは、走査線と重畳する位置に配置され、容量素子の一方の電極は、半導体層と同一表面に形成され、且つ走査線とデータ線に区画された領域に形成され、容量素子の他方の電極は、画素電極であり、画素電極が、走査線と交差するように延伸して配置される。【選択図】図１
2014225009.tif 000002
【特許請求の範囲】
【請求項１】
画素電極と、
前記画素電極に接続された透光性を有する半導体層を含むトランジスタと、
前記トランジスタに接続された容量素子、走査線、及びデータ線と、を有し、
前記トランジスタは、前記走査線と重畳する位置に配置され、
前記容量素子の一方の電極は、前記半導体層と同一表面に形成され、
前記容量素子の他方の電極は、前記画素電極であり、
前記画素電極が、前記走査線と交差するように延伸して配置される
ことを特徴とする表示装置。
【請求項２】
画素電極と、
前記画素電極に接続された透光性を有する半導体層を含むトランジスタと、
前記トランジスタに接続された容量素子、走査線、及びデータ線と、含む第１の基板と、
前記第１の基板との間に液晶を挟持する第２の基板と、を有し、
前記トランジスタは、前記走査線と重畳する位置に配置され、
前記容量素子の一方の電極は、前記半導体層と同一表面に形成され、
前記容量素子の他方の電極は、前記画素電極であり、
前記画素電極が、前記走査線と交差するように延伸して配置される
ことを特徴とする表示装置。
【請求項３】
請求項１または請求項２において、
前記半導体層は、酸化物半導体である
ことを特徴とする表示装置。
【請求項４】
請求項３において、
前記酸化物半導体は、
少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆの金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される酸化物である
ことを特徴とする表示装置。
【請求項５】
請求項１乃至請求項４に記載のいずれか一つの表示装置を用いた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書などで開示する発明は表示装置、及び該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、液晶ディスプレイ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）などのフラットパネルディスプレイが広く普及してきている。フラットパネルディスプレイなどの表示装置において、行方向及び列方向に配設された画素内には、スイッチング素子であるトランジスタと、該トランジスタと電気的に接続された液晶素子と、該液晶素子と並列に接続された容量素子とが設けられている。
【０００３】
上記トランジスタの半導体膜を構成する半導体材料としては、アモルファス（非晶質）シリコン又はポリ（多結晶）シリコンなどのシリコン半導体が汎用されている。
【０００４】
また、半導体特性を示す金属酸化物（以下、酸化物半導体と記す。）は、トランジスタの半導体膜に適用できる半導体材料である。例えば、酸化亜鉛又はＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いて、トランジスタを作製する技術が開示されている（特許文献１及び特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１２３８６１号公報
【特許文献２】特開２００７−９６０５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
液晶ディスプレイは、画素周辺の段差部等の凹凸が大きいと、配向不良が生じやすい。該配向不良は、例えば、トランジスタと接続する走査線及びデータ線と、画素電極の近傍の段差部の辺に沿って発生しやすい。そのため、表示領域として使用できる画素の開口の一部を遮光膜（所謂ブラックマトリクス、ＢＭともいう）で覆う必要がある。そのため、画素の開口率が低減し、画像の表示品位が低下する。
【０００７】
上述した配向不良を低減するために、トランジスタ等に起因する段差部等の凹凸は、有機樹脂等によって平坦化処理されることが多い。
【０００８】
しかしながら、トランジスタを構成する半導体材料として酸化物半導体を用いた場合、有機樹脂に含まれる不純物（代表的には水分など）が、該酸化物半導体に取り込まれると半導体特性に悪影響を与えるため、可能な限り有機樹脂を用いない構成で半導体装置を作製したいといった課題があった。
【０００９】
また、液晶ディスプレイに用いる容量素子は、一対の電極の間に誘電体膜が設けられており、一対の電極のうち、少なくとも一方の電極は、トランジスタを構成するゲート電極、ソース電極またはドレイン電極などの導電膜で形成されていることが多い。
【００１０】
また、容量素子の容量値を大きくするほど、電界を加えた状況において、液晶素子の液晶分子の配向を一定に保つことができる期間を長くすることができる。静止画を表示させる表示装置において、該期間を長くできることは、画像データを書き換える回数を低減することができ、消費電力の低減が望める。
【００１１】
容量素子の電荷容量を大きくするためには、容量素子の占有面積を大きくする、具体的には一対の電極が重畳している面積を大きくするという手段がある。しかしながら、上記表示装置において、一対の電極が重畳している面積を大きくするために導電膜の面積を大きくすると、画素の開口率が低減し、画像の表示品位が低下する。
【００１２】
また、容量素子の占有面積を大きくした場合、画素において凹部の面積が大きくなり、有機樹脂等によって平坦化処理を行わなければ、該凹部の影響により液晶の配向不良が発生してしまう。
【００１３】
上記課題に鑑み、本発明の一態様は、配向不良が低減された表示装置を提供することを課題の一つとする。また、本発明の一態様は、開口率が高く、且つ電荷容量を増大させた容量素子を有する表示装置を提供することを課題の一つとする。また、本発明の一態様は、開口率が高く、電荷容量が大きい容量素子を有し、且つ配向不良が低減された表示装置を提供することを課題の一つとする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、画素電極と、画素電極に接続された透光性を有する半導体層を含むトランジスタと、トランジスタに接続された容量素子、走査線、及びデータ線と、を有し、トランジスタは、走査線と重畳する位置に配置され、容量素子の一方の電極は、半導体層と同一表面に形成され、且つ走査線とデータ線に区画された領域に形成され、容量素子の他方の電極は、画素電極であり、画素電極が、走査線と交差するように延伸して配置されることを特徴とする表示装置である。
【００１５】
画素電極が、走査線と交差するように延伸して配置されることによって、例えば、１つの画素の略半分を走査線とデータ線に区画された領域に位置させ、もう略半分を隣接する走査線とデータ線に区画された領域に位置させることができる。このような配置とすることよって、画素電極の端部が、走査線から離れて位置するため、液晶層が走査線に起因する段差の影響を受けることがない、または極めて影響を受けにくい。したがって、走査線に起因する液晶層の配向不良を低減することができる。
【００１６】
なお、本発明の一態様である表示装置を作製する作製方法についても本発明の一態様に含まれる。
【発明の効果】
【００１７】
本発明の一態様により、配向不良が低減された表示装置を提供することができる。また、開口率が高く、且つ電荷容量を増大させた容量素子を有する表示装置を提供することができる。また、開口率が高く、電荷容量が大きい容量素子を有し、且つ配向不良が低減された表示装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一態様の表示装置の画素周辺を説明する上面図。
【図２】本発明の一態様の表示装置の画素を説明する断面図。
【図３】本発明の一態様の表示装置の画素を説明する断面図。
【図４】本発明の一態様の表示装置の画素を説明する断面図。
【図５】本発明の一態様の表示装置の画素を説明する断面図。
【図６】本発明の一態様の表示装置の作製方法を説明する断面図。
【図７】本発明の一態様の表示装置の作製方法を説明する断面図。
【図８】本発明の一態様の表示装置の作製方法を説明する断面図。
【図９】比較のための表示装置の画素周辺を説明する上面図。
【図１０】比較のための表示装置の画素を説明する断面図。
【図１１】比較のための表示装置の画素を説明する断面図。
【図１２】比較のための表示装置の画素を説明する断面図。
【図１３】表示装置を説明する回路図。
【図１４】表示モジュールを説明する図。
【図１５】電子機器を説明する図。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２０】
以下に説明する本発明の構成において、同一部分又は同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【００２１】
本明細書で説明する各図において、各構成の大きさ、膜の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２２】
本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
【００２３】
また、本発明における「ソース」及び「ドレイン」の機能は、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」及び「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２４】
（実施の形態１）
本実施の形態においては、本発明の一態様の表示装置について、図１乃至図８を用いて以下説明を行う。
【００２５】
＜表示装置の構成例＞
図１は、表示装置における画素周辺の上面図を示している。なお、図１に示す上面図において、図面の煩雑を避けるために、構成要素の一部を省略して図示している。
【００２６】
図１において、走査線１０７は、データ線１０９に略直交する方向（図中左右方向）に延伸して設けられている。データ線１０９は、走査線１０７に略直交する方向（図中上下方向）に延伸して設けられている。容量線１１５は、データ線１０９と略平行方向に延伸して設けられている。
【００２７】
トランジスタ１０３は、走査線１０７と重畳する位置に形成され、走査線１０７とデータ線１０９が交差する領域近傍に設けられている。トランジスタ１０３は、少なくとも、チャネル形成領域を有する半導体層１１１と、ゲート電極と、ゲート絶縁層（図１に図示せず）と、ソース電極と、ドレイン電極と、を含む。
【００２８】
また、走査線１０７は、トランジスタ１０３のゲート電極としても機能し、データ線１０９はトランジスタ１０３のソース電極としても機能する。導電層１１３は、トランジスタ１０３のドレイン電極として機能し、開口１１７を通じて画素電極１２１と電気的に接続されている。また、以下において、トランジスタ１０３のゲート電極を指し示す場合にも走査線１０７と記載し、トランジスタ１０３のソース電極を指し示す場合にもデータ線１０９と記載する場合がある。
【００２９】
容量素子１０５は、透光性を有する酸化物半導体で形成され、トランジスタ１０３が有する半導体層１１１よりも導電率が高い半導体層１１９と、透光性を有する画素電極１２１と、誘電体層として、トランジスタ１０３に含まれ、透光性を有する絶縁層（図１に図示せず）とで構成されている。すなわち、容量素子１０５は透光性を有する。また、容量線１１５は、半導体層１１９上に接するように設けられており、容量線１１５と半導体層１１９は電気的に接続されている。
【００３０】
また、図１において、画素１０１は、走査線１０７が中央に位置するように配置されており、走査線１０７とデータ線１０９に区画された領域には、異なる２つの画素の略半分が形成されている。なお、容量素子１０５の一方の電極である半導体層１１９は、トランジスタ１０３を構成する半導体層１１１と同一表面に形成され、且つ走査線１０７とデータ線１０９で区画された領域に形成されている。容量素子１０５の他方の電極である画素電極１２１は、走査線１０７と交差するように延伸して設けられている。
【００３１】
ここで、画素１０１の長辺方向の断面形状について、図１に示す一点鎖線Ｘ１−Ｘ２間、一点鎖線Ｘ３−Ｘ４間、及び一点鎖線Ｘ５−Ｘ６間における断面図を図２に示す。また、画素１０１の短辺方向の断面形状について、図１に示す一点鎖線Ｙ１−Ｙ２間における断面図を図４に示す。また、画素１０１が有するトランジスタ１０３及び画素１０１周辺の断面形状について、図１に示す一点鎖線Ａ１−Ａ２間、一点鎖線Ａ３−Ａ４間、及び一点鎖線Ａ５−Ａ６間における断面図を図５に示す。
【００３２】
図２に示す表示装置の断面構造は、以下の通りである。
【００３３】
基板１０２上に走査線１０７が設けられている。走査線１０７上に絶縁層１２７が設けられている。絶縁層１２７上に一対の半導体層１１９が設けられている。また、絶縁層１２７上の走査線１０７と重畳する位置に導電層１１３が設けられている。また、絶縁層１２７、半導体層１１９、及び導電層１１３上に絶縁層１２９、１３１が設けられている。なお、絶縁層１２９、１３１は、半導体層１１９の一方の端部を覆うように形成されている。また、半導体層１１９、及び絶縁層１３１を覆うように、絶縁層１３３が設けられている。また、絶縁層１３３上の半導体層１１９と重畳する位置に画素電極１２１が設けられている。また、絶縁層１３３及び画素電極１２１上に配向膜１３５が設けられている。
【００３４】
図４に示す表示装置の断面構造は、以下の通りである。
【００３５】
基板１０２上に絶縁層１２７が設けられている。また、絶縁層１２７上にデータ線１０９、及び半導体層１１９が設けられている。また、絶縁層１２７及び半導体層１１９上に容量線１１５が設けられている。また、絶縁層１２７、データ線１０９、容量線１１５、半導体層１１９上に絶縁層１２９、１３１が設けられている。なお、絶縁層１２９、１３１は半導体層１１９の端部を覆うように形成されている。また、半導体層１１９及び絶縁層１３１を覆うように、絶縁層１３３が設けられている。また、絶縁層１３３上の半導体層１１９と重畳する位置に画素電極１２１が設けられている。また、絶縁層１３３及び画素電極１２１上に配向膜１３５が設けられている。
【００３６】
図５に示す表示装置の断面構造は、以下の通りである。
【００３７】
基板１０２上にトランジスタ１０３のゲート電極として機能する走査線１０７が設けられている。走査線１０７上にトランジスタ１０３のゲート絶縁層として機能する絶縁層１２７が設けられている。絶縁層１２７上の走査線１０７と重畳する位置に半導体層１１１が設けられており、半導体層１１１がトランジスタ１０３の半導体層として機能する。また、絶縁層１２７上には半導体層１１１と同一工程で形成された半導体層１１９が設けられている。また、半導体層１１１及び絶縁層１２７上には、トランジスタ１０３のソース電極として機能するデータ線１０９と、トランジスタ１０３のドレイン電極として機能する導電層１１３が設けられている。また、半導体層１１９上には、容量線１１５が設けられている。また、データ線１０９、半導体層１１１、半導体層１１９、及び絶縁層１２７上にはトランジスタ１０３の保護絶縁層として機能する絶縁層１２９、１３１が設けられている。なお、絶縁層１２９、１３１の端部の一部が、半導体層１１９の端部を覆うように形成されている。また、絶縁層１３１、半導体層１１９、及び容量線１１５を覆うように絶縁層１３３が形成されている。また、絶縁層１２９、１３１、１３３には導電層１１３に達する開口１１７が設けられており、開口１１７、及び絶縁層１３３上に画素電極１２１が設けられている。また、絶縁層１３３及び画素電極１２１上に配向膜１３５が設けられている。
【００３８】
また、図２、図４、及び図５に示す表示装置は、基板１０２と対向して基板１５２が設けられている。基板１０２と基板１５２の間には、液晶層１６４が挟持されている。また、基板１５２の下方には、遮光層１５４、有色層１５６、絶縁層１５８、導電層１６０、及び配向膜１６２が、形成されている。なお、有色層１５６が形成された領域は、表示領域として機能する。
【００３９】
画素電極１２１、配向膜１３５、液晶層１６４、配向膜１６２、及び導電層１６０によって、液晶素子１７０が構成されている。画素電極１２１及び導電層１６０に電圧を印加することによって、液晶層１６４の配向状態を制御することができる。なお、配向膜１３５、１６２は、必ずしも設ける必要はなく、液晶層１６４に用いる材料によっては、配向膜１３５、１６２は設けなくても良い。
【００４０】
また、半導体層１１９、絶縁層１３３、及び画素電極１２１によって容量素子１０５が形成されている。半導体層１１９は、容量素子１０５の一方の電極として機能し、隣接する容量素子の一方の電極と共通して用いることができる。また、画素電極１２１は、容量素子１０５の他方の電極として機能し、隣接する容量素子の他方の電極とは、分離して形成されている。
【００４１】
また、図２及び図４に示す矢印は、液晶層１６４が受ける段差部に起因する配向の影響を模式的に表している。具体的には、液晶層１６４は、容量線１１５に起因する段差、データ線１０９に起因する段差、並びに走査線１０７及び導電層１１３に起因する段差の影響を受ける。したがって、液晶層１６４は、３方向からの段差の影響を受けて配向することになる。
【００４２】
ここで、従来までの画素の構成の一例について、図９乃至図１２を用いて以下説明を行う。
【００４３】
＜比較用表示装置の構成例＞
図９は表示装置における画素周辺の上面図を示している。
【００４４】
図９において、走査線５０７は、データ線５０９に略直交する方向（図中左右方向）に延伸して設けられている。データ線５０９は、走査線５０７に略直交する方向（図中上下方向）に延伸して設けられている。容量線５１５は、走査線５０７と略平行方向に延伸して設けられている。
【００４５】
また、走査線５０７とデータ線５０９に区画された領域に画素５０１が形成されている。
【００４６】
トランジスタ５０３は、画素５０１内の走査線５０７及びデータ線５０９が交差する領域に設けられている。トランジスタ５０３は、少なくとも、チャネル形成領域を有する半導体層５１１と、ゲート電極と、ゲート絶縁層（図９に図示せず）と、ソース電極及びドレイン電極と、を含む。
【００４７】
また、走査線５０７は、トランジスタ５０３のゲート電極としても機能し、データ線５０９はトランジスタ５０３のソース電極としても機能する。導電層５１３は、トランジスタ５０３のドレイン電極として機能し、開口５１７を通じて画素電極５２１と電気的に接続されている。また、以下において、トランジスタのゲート電極を指し示す場合にも走査線５０７と記載し、トランジスタのソース電極を指し示す場合にもデータ線５０９と記載する場合がある。
【００４８】
容量素子５０５は、画素５０１内の容量線５１５、データ線５０９、及び走査線５０７で区画された領域に設けられている。容量素子５０５は、開口５２３に設けられた導電層５２５を通じて容量線５１５と電気的に接続されている。容量素子５０５は、透光性を有する酸化物半導体で形成され、半導体層５１１よりも導電率が高い半導体層５１９と、透光性を有する画素電極５２１と、誘電体層として、トランジスタ５０３に含まれ、透光性を有する絶縁層（図９に図示せず）とで構成されている。すなわち、容量素子５０５は透光性を有する。
【００４９】
ここで、画素５０１の長辺方向の断面形状について、図９に示す一点鎖線Ｘ７−Ｘ８間、及び一点鎖線Ｘ９−Ｘ１０間における断面図を図１０に示す。また、画素５０１の短辺方向の断面形状について、図９に示す一点鎖線Ｙ３−Ｙ４間における断面図を図１１に示す。また、画素５０１が有するトランジスタ５０３周辺及び画素５０１の端部の断面形状について、図９に示す一点鎖線Ｂ１−Ｂ２間及び一点鎖線Ｂ３−Ｂ４間における断面図を図１２に示す。
【００５０】
図１０に示す表示装置の断面構造は、以下の通りである。
【００５１】
基板５０２上に走査線５０７及び容量線５１５が設けられている。走査線５０７及び容量線５１５上に絶縁層５２７が設けられている。絶縁層５２７上の容量線５１５と重畳する位置に導電層５１３が設けられている。また、絶縁層５２７上に半導体層５１９が設けられている。また、絶縁層５２７、導電層５１３、及び半導体層５１９上に絶縁層５２９、５３１が設けられている。なお、絶縁層５２９、５３１は、半導体層５１９の端部を覆うように形成されている。また、半導体層５１９、及び絶縁層５３１を覆うように、絶縁層５３３が設けられている。また、絶縁層５３３上の半導体層５１９と重畳する位置に画素電極５２１が設けられている。また、絶縁層５３３及び画素電極５２１上に配向膜５３５が設けられている。
【００５２】
図１１に示す表示装置の断面構造は、以下の通りである。
【００５３】
基板５０２上に絶縁層５２７が設けられている。また、絶縁層５２７上にデータ線５０９が設けられている。また、絶縁層５２７上のデータ線５０９の間に半導体層５１９が設けられている。また、絶縁層５２７、データ線５０９、及び半導体層５１９上に絶縁層５２９、５３１が設けられている。なお、絶縁層５２９、５３１は、半導体層５１９の端部を覆うように形成されている。また、半導体層５１９及び絶縁層５３１を覆うように、絶縁層５３３が設けられている。また、絶縁層５３３上の半導体層５１９と重畳する位置に画素電極５２１が設けられている。また、絶縁層５３３及び画素電極５２１上に配向膜５３５が設けられている。
【００５４】
図１２に示す表示装置の断面構造は以下の通りである。
【００５５】
基板５０２上に、トランジスタ５０３のゲート電極として機能する走査線５０７と、走査線５０７と同一表面上に形成された容量線５１５とが設けられている。走査線５０７及び容量線５１５上に絶縁層５２７が設けられている。絶縁層５２７の走査線５０７と重畳する領域上に半導体層５１１が設けられており、絶縁層５２７上に半導体層５１９が設けられている。半導体層５１１上、及び絶縁層５２７上にトランジスタ５０３のソース電極として機能するデータ線５０９と、トランジスタ５０３のドレイン電極として機能する導電層５１３とが設けられている。絶縁層５２７には容量線５１５に達する開口５２３が設けられており、開口５２３、絶縁層５２７、及び半導体層５１９上に導電層５２５が設けられている。絶縁層５２７、データ線５０９、半導体層５１１、導電層５１３、導電層５２５、及び半導体層５１９上にトランジスタ５０３の保護絶縁層として機能する絶縁層５２９、５３１が設けられている。なお、絶縁層５２９、５３１の一部は除去され、半導体層５１９の一部の上に開口部が設けられている。また、絶縁層５３１及び半導体層５１９上に絶縁層５３３が設けられている。また、絶縁層５２９、５３１、５３３には導電層５１３に達する開口５１７が設けられており、開口５１７及び絶縁層５３３上に画素電極５２１が設けられている。
【００５６】
また、図１０乃至図１２に示す表示装置は、基板５０２と対向して基板１５２が設けられている。基板５０２と基板１５２の間には、液晶層１６４が挟持されている。また、基板１５２の下方には、遮光層１５４、有色層１５６、絶縁層１５８、導電層１６０、及び配向膜１６２が、形成されている。なお、有色層１５６が形成された領域が表示領域として機能する。
【００５７】
画素電極５２１、配向膜５３５、液晶層１６４、配向膜１６２、及び導電層１６０によって、液晶素子５７０が構成されている。画素電極５２１及び導電層１６０に電圧を印加することによって、液晶層１６４の配向状態を制御することができる。
【００５８】
なお、半導体層５１９、絶縁層５３３、及び画素電極５２１によって容量素子５０５が形成されている。半導体層５１９は、容量素子５０５の一方の電極として機能する。また、画素電極５２１は、容量素子５０５の他方の電極として機能する。なお、半導体層５１９及び画素電極５２１は、隣接する画素とそれぞれ分離して形成されている。
【００５９】
また、図１０及び図１１に示す矢印は、液晶層１６４が受ける段差部に起因する配向の影響を模式的に表している。具体的には、液晶層１６４は、容量線５１５及び導電層５１３に起因する段差、走査線５０７に起因する段差、及び一対のデータ線５０９に起因する段差の影響を受ける。したがって、液晶層１６４は、４方向からの段差の影響を受けて配向することになる。
【００６０】
したがって、従来までの表示装置の構成の一例の画素５０１は、４方向からの段差の影響を受けるため液晶層１６４が配向欠陥を生じる可能性が極めて高い構造である。とくに、画素５０１の中央近傍において、液晶層１６４の配向不良が発生しやすい。
【００６１】
一方で、本発明の一態様の表示装置は、図９乃至図１２に示す従来までの表示装置と比較して、以下の優れた効果を有する。
【００６２】
本発明の一態様の表示装置の画素１０１は、画素電極１２１の長辺方向の端部が走査線１０７とデータ線１０９に区画された領域内の中央近傍に位置する。このような配置とすることよって、画素電極１２１の端部が走査線１０７から離れて位置するため、走査線１０７に起因する段差の影響を受けることがない、または極めて影響を受けにくい。
【００６３】
走査線１０７とデータ線１０９に区画された領域内の中央近傍に、画素電極１２１の端部を設けることによって、一方向（本実施の形態においては、走査線１０７）の段差の影響を受けることが無い、あるいは軽減されるため、段差に起因する液晶層１６４の配向不良を低減することができる。
【００６４】
また、本実施の形態に示す表示装置の画素１０１は、トランジスタ等に起因する段差の低減のために、有機樹脂等の平坦化膜を用いていない。したがって、該トランジスタの半導体層として、例えば酸化物半導体層を用いた場合においても、該酸化物半導体層に混入しうる不純物（例えば、有機樹脂中に含まれる水など）が低減されているため、信頼性の高い表示装置とすることができる。よって、本発明の一態様の表示装置を用いることにより、配向不良が低減され、且つ信頼性の高いトランジスタが適用されるため、表示品位の高い表示装置とすることができる。
【００６５】
また、図１乃至図５に示す本発明の一態様の表示装置は、走査線１０７と交差するように、画素電極１２１が延伸している構成であるため、略半分の画素電極１２１上の液晶層１６４と、もう略半分の画素電極１２１上の液晶層１６４の配向方向を異ならせることができる。別言すると、本発明の一態様の表示装置は、一つの画素内で異なる配向状態を有することができるため、所謂ＭＶＡ（Ｍｕｌｔｉｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型の表示装置とすることができる。
【００６６】
例えば、図２に示す表示装置を、ＭＶＡ型の表示装置とする場合、図３に示す構造が挙げられる。なお、図３は、図２に示す断面図の液晶層１６４のハッチングのみを変更した断面図である。
【００６７】
図３に示す断面図において、液晶層１６４のハッチングは、液晶分子の配向状態を模式的に表している。
【００６８】
図３において、左側の画素電極１２１上の液晶層１６４は、走査線１０７の段差によって、段差部がない左方向へ配向することができる。また、図３において、右側の画素電極１２１上の液晶層１６４は、走査線１０７の段差によって、段差部がない右方向へ配向することができる。
【００６９】
このように、本発明の一態様の表示装置は、液晶の配向状態を制御するリブ等の突起物を別途形成せずに、走査線１０７の段差を利用し走査線１０７の上方に配置された図３において左側の画素電極１２１上の液晶層１６４の配向方向と、走査線１０７の上方に配置された図３において右側の画素電極１２１上の液晶層１６４の配向方向を変えることが可能である。よって、視野角依存性も良好となり、より優れた表示装置とすることができる。
【００７０】
なお、図１乃至図５に示す本発明の一態様の表示装置のその他の構成要素は、以下に示す表示装置の作製方法において詳細に説明する。
【００７１】
＜表示装置の作製方法＞
図１乃至図５に示す表示装置の作製方法について、図６乃至図８を用いて以下説明を行う。なお、図６乃至図８においては、図５に示す表示装置の断面構造を例に説明する。
【００７２】
まず、基板１０２を準備する。基板１０２としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。量産する上では、基板１０２は、第８世代（２１６０ｍｍ×２４６０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、または２４５０ｍｍ×３０５０ｍｍ）、第１０世代（２９５０ｍｍ×３４００ｍｍ）等のマザーガラスを用いることが好ましい。マザーガラスは、処理温度が高く、処理時間が長いと大幅に収縮するため、マザーガラスを使用して量産を行う場合、作製工程の加熱処理は、好ましくは６００℃以下、さらに好ましくは４５０℃以下、さらに好ましくは３５０℃以下とすることが望ましい。
【００７３】
次に、基板１０２上に導電層を形成し、該導電層を所望の領域に加工することで、走査線１０７を形成する。その後、基板１０２及び走査線１０７上に絶縁層１２７を形成する（図６（Ａ）参照）。
【００７４】
走査線１０７は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いて形成することができる。また、走査線１０７は、単層構造でも、二層以上の積層構造としてもよい。例えば、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素の膜、または複数組み合わせた合金膜、もしくは窒化膜を用いてもよい。また、走査線１０７は、例えば、スパッタリング法を用いて形成することができる。
【００７５】
絶縁層１２７としては、例えば、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜などを用いればよく、ＰＥ−ＣＶＤ装置を用いて積層または単層で設ける。また、絶縁層１２７を積層構造とした場合、第１の窒化シリコン膜として、欠陥が少ない窒化シリコン膜とし、第１の窒化シリコン膜上に、第２の窒化シリコン膜として、水素放出量及びアンモニア放出量の少ない窒化シリコン膜を設けると好適である。この結果、絶縁層１２７に含まれる水素及び窒素が、後に形成される半導体層１１１へ移動または拡散することを抑制できる。
【００７６】
絶縁層１２７としては、酸化シリコン膜、酸化窒化シリコン膜などを用いればよく、ＰＥ−ＣＶＤ装置を用いて積層または単層で設ける。
【００７７】
絶縁層１２７としては、例えば、厚さ４００ｎｍの窒化シリコン膜を形成し、その後、厚さ５０ｎｍの酸化窒化シリコン膜を形成する積層構造を用いることができる。該窒化シリコン膜と、該酸化窒化シリコン膜は、真空中で連続して形成すると不純物の混入が抑制され好ましい。なお、走査線１０７と重畳する位置の絶縁層１２７は、トランジスタ１０３のゲート絶縁層として機能する。なお、窒化酸化シリコンとは、窒素の含有量が酸素の含有量より大きい絶縁材料であり、他方、酸化窒化シリコンとは、酸素の含有量が窒素の含有量より大きな絶縁材料のことをいう。
【００７８】
ゲート絶縁層として、上記のような構成とすることで、例えば以下のような効果を得ることができる。窒化シリコン膜は、酸化シリコン膜と比較して比誘電率が高く、同等の静電容量を得るのに必要な膜厚が大きいため、ゲート絶縁膜を厚膜化することができる。よって、トランジスタ１０３の絶縁耐圧の低下を抑制、さらには絶縁耐圧を向上させて、トランジスタ１０３の静電破壊を抑制することができる。
【００７９】
次に、絶縁層１２７上に半導体層を形成し、該半導体層を所望の領域に加工することで、半導体層１１１、１１９を形成する（図６（Ｂ）参照）。
【００８０】
半導体層１１１、１１９は、酸化物半導体を用いると好ましく、該酸化物半導体としては、少なくともインジウム（Ｉｎ）、亜鉛（Ｚｎ）及びＭ（Ａｌ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）を含むＩｎ−Ｍ−Ｚｎ酸化物で表記される膜を含むことが好ましい。または、ＩｎとＺｎの双方を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
【００８１】
スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、またはジルコニウム（Ｚｒ）等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）等がある。
【００８２】
半導体層１１１、１１９を構成する酸化物半導体として、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８３】
なお、ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００８４】
半導体層１１１、１１９の成膜方法は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等を適宜用いることができる。
【００８５】
半導体層１１１、１１９として、酸化物半導体膜を成膜する際、できる限り膜中に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、成膜室内を高真空排気するのみならずスパッタガスの高純度化も必要である。スパッタガスとして用いる酸素ガスやアルゴンガスは、露点が−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下、より好ましくは−１２０℃以下にまで高純度化したガスを用いることで酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【００８６】
また、成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水素分子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜した膜中に含まれる不純物の濃度を低減できる。
【００８７】
また、半導体層１１１、１１９として、酸化物半導体膜をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度（充填率）は９０％以上１００％以下、好ましくは９５％以上１００％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜される膜を緻密な膜とすることができる。
【００８８】
なお、基板１０２を高温に保持した状態で半導体層１１１、１１９として、酸化物半導体膜を形成することも、酸化物半導体膜中に含まれうる不純物濃度を低減するのに有効である。基板１０２を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好ましくは基板温度が２００℃以上３５０℃以下とすればよい。
【００８９】
次に、第１の加熱処理を行うことが好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、第１の加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。第１の加熱処理によって、半導体層１１１、１１９に用いる酸化物半導体の結晶性を高め、さらに絶縁層１２７及び半導体層１１１、１１９から水素や水などの不純物を除去することができる。なお、半導体層１１１、１１９を島状に加工する前に第１の加熱工程を行ってもよい。
【００９０】
次に、絶縁層１２７及び半導体層１１１、１１９上に導電膜を形成し、該導電膜を所望の領域に加工することで、データ線１０９、導電層１１３、及び容量線１１５を形成する。なお、この段階でトランジスタ１０３が形成される（図６（Ｃ）参照）。
【００９１】
データ線１０９、導電層１１３、及び容量線１１５に用いることのできる導電膜の材料としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンからなる単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。例えば、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。また、導電膜は、例えば、スパッタリング法を用いて形成することができる。
【００９２】
次に、絶縁層１２７、半導体層１１１、１１９、データ線１０９、導電層１１３、及び容量線１１５上に絶縁層１２９、１３１を形成する（図７（Ａ）参照）。
【００９３】
絶縁層１２９、１３１としては、半導体層１１１、１１９として用いる酸化物半導体との界面特性を向上させるため、酸素を含む無機絶縁材料を用いることができる。また、絶縁層１２９、１３１としては、例えば、ＰＥ−ＣＶＤ法を用いて形成することができる。
【００９４】
絶縁層１２９の厚さは、５ｎｍ以上１５０ｎｍ以下、好ましくは５ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以下とすることができる。絶縁層１３１の厚さは、３０ｎｍ以上５００ｎｍ以下、好ましくは１５０ｎｍ以上４００ｎｍ以下とすることができる。
【００９５】
また、絶縁層１２９、１３１は、同種の材料の絶縁膜を用いることができるため、絶縁層１２９と絶縁層１３１の界面が明確に確認できない場合がある。したがって、本実施の形態においては、絶縁層１２９と絶縁層１３１の界面は、破線で図示している。なお、本実施の形態においては、絶縁層１２９と絶縁層１３１の２層構造について、説明したが、これに限定されず、例えば、絶縁層１２９の単層構造、絶縁層１３１の単層構造、または３層以上の積層構造としてもよい。
【００９６】
次に、絶縁層１２９、１３１を所望の領域に加工することで、開口１４０を形成する（図７（Ｂ）参照）。
【００９７】
なお、開口１４０は、少なくとも半導体層１１９が露出するように形成する。本実施の形態においては、開口１４０によって、半導体層１１９及び容量線１１５が露出している。開口１４０の形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口１４０の形成方法としては、これに限定されず、ウェットエッチング法、またはドライエッチング法とウェットエッチング法を組み合わせた形成方法としてもよい。
【００９８】
次に、絶縁層１３１、半導体層１１９、及び容量線１１５上に絶縁層１３３を形成する（図７（Ｃ）参照）。
【００９９】
絶縁層１３３は、外部からの不純物、例えば、水、アルカリ金属、アルカリ土類金属等が、酸化物半導体層へ拡散するのを防ぐ材料で形成される膜であり、更には水素を含む。このため、絶縁層１３１の水素が半導体層１１９に拡散すると、半導体層１１９において水素は酸素と結合する、または水素は酸素欠損と結合しキャリアである電子が生成される。この結果、半導体層１１９は、導電性が高くなり透光性を有する導電層となる。
【０１００】
なお、本実施の形態においては、半導体層１１９に接して絶縁層１３３から、水素を導入する方法について、例示したがこれに限定されない。例えば、トランジスタ１０３のチャネルとして機能する半導体層１１１上にマスクを設け、該マスクに覆われていない領域に、水素を導入してもよい。例えば、イオンドーピング装置等を用いて、半導体層１１９に水素を導入することができる。また、半導体層１１９にあらかじめ、透光性を有する導電膜、例えば、ＩＴＯ等を形成しておいてもよい。
【０１０１】
絶縁層１３３の一例としては、厚さ１５０ｎｍ以上４００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜等を用いることができる。本実施の形態においては、絶縁層１３３として、厚さ１５０ｎｍの窒化シリコン膜を用いる。
【０１０２】
また、上記窒化シリコン膜は、ブロック性を高めるために、高温で成膜されることが好ましく、例えば基板温度１００℃以上基板の歪み点以下、より好ましくは３００℃以上４００℃以下の温度で加熱して成膜することが好ましい。また高温で成膜する場合は、半導体層１１１として用いる酸化物半導体から酸素が脱離し、キャリア濃度が上昇する現象が発生することがあるため、このような現象が発生しない温度とする。
【０１０３】
次に、絶縁層１２９、１３１、１３３を所望の領域に加工することで、開口１１７を形成する（図８（Ａ）参照）。
【０１０４】
また、開口１１７は、導電層１１３が露出するように形成する。なお、開口１１７の形成方法としては、例えば、ドライエッチング法を用いることができる。ただし、開口１１７の形成方法としては、これに限定されず、ウェットエッチング法、またはドライエッチング法とウェットエッチング法を組み合わせた形成方法としてもよい。
【０１０５】
次に開口１１７を覆うように絶縁層１３３上に導電層を形成し、該導電層を所望の領域に加工することで画素電極１２１を形成する。なお、この段階で容量素子１０５が形成される（図８（Ｂ）参照）。
【０１０６】
画素電極１２１に用いることのできる導電層としては、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯとも示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。また、画素電極１２１に用いることのできる導電層としては、例えば、スパッタリング法を用いて形成することができる。
【０１０７】
容量素子１０５の一方の電極は、トランジスタ１０３に用いる半導体層１１１と同一工程で形成された半導体層１１９であり、半導体層１１９は、透光性を有する半導体膜である。また、容量素子１０５の誘電体膜は、トランジスタ１０３の半導体層１１１の上方に設けられる透光性を有する絶縁膜である。また、容量素子１０５の他方の電極は、トランジスタ１０３と電気的に接続される透光性を有する画素電極１２１である。このように、容量素子１０５は、トランジスタ１０３と同一の工程で形成することができる。
【０１０８】
したがって、容量素子１０５は、透光性を有するため、画素内のトランジスタが形成される箇所以外の領域に大きく（大面積に）形成することができる。したがって、本発明の一態様によって、開口率を高めつつ、電荷容量を増大させた半導体装置を得ることができる。また、開口率を向上することによって表示品位の優れた半導体装置を得ることができる。
【０１０９】
以上の工程で基板１０２上のトランジスタ１０３と、容量素子１０５が形成できる。
【０１１０】
次に、基板１０２に対向して設けられる基板１５２に形成される構造について、以下説明を行う。
【０１１１】
まず、基板１５２を準備する。基板１５２としては、基板１０２に示す材料を援用することができる。次に、基板１５２に接して遮光層１５４、及び有色層１５６を形成する。
【０１１２】
遮光層１５４としては、特定の波長帯域の光を遮光する機能を有していればよく、金属膜または黒色顔料等を含んだ有機絶縁膜などを用いることができる。
【０１１３】
有色層１５６としては、特定の波長帯域の光を透過する有色層であればよく、例えば、赤色の波長帯域の光を透過する赤色（Ｒ）のカラーフィルタ、緑色の波長帯域の光を透過する緑色（Ｇ）のカラーフィルタ、青色の波長帯域の光を透過する青色（Ｂ）のカラーフィルタなどを用いることができる。各カラーフィルタは、様様な材料を用いて、印刷法、インクジェット法、フォトリソグラフィ技術を用いたエッチング方法などでそれぞれ所望の位置に形成する。
【０１１４】
次に、遮光層１５４及び有色層１５６に接して絶縁層１５８を形成する。
【０１１５】
絶縁層１５８としては、例えば、アクリル系樹脂等の有機絶縁膜を用いることができる。絶縁層１５８を形成することによって、例えば、有色層１５６中に含まれる不純物等を液晶層１６４側に拡散することを抑制することができる。ただし、絶縁層１５８は、必ずしも形成する必要はなく、絶縁層１５８を形成しない構造としてもよい。
【０１１６】
次に、絶縁層１５８に接して導電層１６０を形成する。導電層１６０としては、画素電極１２１に用いることのできる材料を援用することができる。
【０１１７】
以上の工程で基板１５２に形成される構造を形成することができる。
【０１１８】
次に、絶縁層１３３及び画素電極１２１と接して配向膜１３５を形成する。また、導電層１６０と接して配向膜１６２を形成する。配向膜１３５、１６２は、ラビング法、光配向法等を用いて形成することができる。その後、基板１０２と、基板１５２との間に液晶層１６４を形成する。液晶層１６４の形成方法としては、ディスペンサ法（滴下法）や、基板１０２と基板１５２とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いることができる。
【０１１９】
以上の工程で、図１及び図５に示す表示装置を作製することができる。
【０１２０】
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
【０１２１】
（実施の形態２）
本実施の形態では、実施の形態１に示す表示装置のトランジスタ及び容量素子に適用可能な酸化物半導体層の一例について説明する。
【０１２２】
＜酸化物半導体層の結晶性＞
以下では、酸化物半導体層の構造について説明する。
【０１２３】
酸化物半導体層は、非単結晶酸化物半導体層と単結晶酸化物半導体層とに大別される。非単結晶酸化物半導体層とは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体層、微結晶酸化物半導体層、非晶質酸化物半導体層などをいう。
【０１２４】
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
【０１２５】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体層の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。
【０１２６】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２７】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１２８】
なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【０１２９】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１３０】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１３１】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１３２】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３３】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１３４】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１３５】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１３６】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３７】
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体層である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体層の主成分以外の元素である。特に、シリコンなどの、酸化物半導体層を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体層から酸素を奪うことで酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体層内部に含まれると、酸化物半導体層の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体層に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
【０１３８】
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体層である。
【０１３９】
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
【０１４０】
次に、微結晶酸化物半導体層について説明する。
【０１４１】
微結晶酸化物半導体層は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体層に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体層を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
【０１４２】
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体層と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さい径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
【０１４３】
ｎｃ−ＯＳ膜は、非晶質酸化物半導体層よりも規則性の高い酸化物半導体層である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体層よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
【０１４４】
なお、酸化物半導体層は、例えば、非晶質酸化物半導体層、微結晶酸化物半導体層、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１４５】
＜ＣＡＡＣ−ＯＳ膜の成膜方法＞
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１４６】
平板状またはペレット状のスパッタリング粒子は、例えば、ａ−ｂ面に平行な面の円相当径が３ｎｍ以上１０ｎｍ以下、厚さ（ａ−ｂ面に垂直な方向の長さ）が０．７ｎｍ以上１ｎｍ未満である。なお、平板状またはペレット状のスパッタリング粒子は、ａ−ｂ面に平行な面が正三角形または正六角形であってもよい。ここで、面の円相当径とは、面の面積と等しい正円の直径をいう。
【０１４７】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１４８】
成膜時の基板温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。このとき、スパッタリング粒子が正に帯電することで、スパッタリング粒子同士が反発しながら基板に付着するため、スパッタリング粒子が偏って不均一に重なることがなく、厚さの均一なＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１４９】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１５０】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１５１】
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
【０１５２】
まず、第１の酸化物半導体層を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
【０１５３】
次に、加熱処理を行い、第１の酸化物半導体層を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。
【０１５４】
第１の酸化物半導体層は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
【０１５５】
次に、第１の酸化物半導体層と同じ組成である第２の酸化物半導体層を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体層はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
【０１５６】
次に、加熱処理を行い、第２の酸化物半導体層を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体層の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体層に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体層の不純物濃度をさらに短時間で低減することができる。
【０１５７】
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。当該ＣＡＡＣ−ＯＳ膜を、酸化物積層における酸化物半導体層として好適に用いることができる。
【０１５８】
次に、例えば、基板加熱しないことなどにより被形成面が低温（例えば、１３０℃未満、１００℃未満、７０℃未満または室温（２０℃〜２５℃）程度）である場合の酸化物膜の形成方法について説明する。
【０１５９】
被形成面が低温の場合、スパッタ粒子は被形成面に不規則に降り注ぐ。スパッタ粒子は、例えば、マイグレーションをしないため、既に他のスパッタ粒子が堆積している領域も含め、無秩序に堆積していく。即ち、堆積して得られる酸化物膜は、例えば、厚さが均一でなく、結晶の配向も無秩序になる場合がある。このようにして得られた酸化物膜は、スパッタ粒子の結晶性を、ある程度維持するため、結晶部（ナノ結晶）を有する。
【０１６０】
また、例えば、成膜時の圧力が高い場合、飛翔中のスパッタ粒子は、アルゴンなどの他の粒子（原子、分子、イオン、ラジカルなど）と衝突する頻度が高まる。スパッタ粒子は、飛翔中に他の粒子と衝突する（再スパッタされる）ことで、結晶構造が崩れる場合がある。例えば、スパッタ粒子は、他の粒子と衝突することで、平板状またはペレット状の形状を維持することができず、細分化（例えば各原子に分かれた状態）される場合がある。このとき、スパッタ粒子から分かれた各原子が被形成面に堆積していくことで、非晶質酸化物膜が形成される場合がある。
【０１６１】
また、出発点に多結晶酸化物を有するターゲットを用いたスパッタリング法ではなく、液体を用いて成膜する方法の場合、またはターゲットなどの固体を気体化することで成膜する方法の場合、各原子に分かれた状態で飛翔して被形成面に堆積するため、非晶質酸化物膜が形成される場合がある。また、例えば、レーザアブレーション法では、ターゲットから放出された原子、分子、イオン、ラジカル、クラスターなどが飛翔して被形成面に堆積するため、非晶質酸化物膜が形成される場合がある。
【０１６２】
本発明の一態様の抵抗素子及びトランジスタに含まれる酸化物半導体層は、上述のいずれの結晶状態の酸化物半導体層を適用してもよい。また、積層構造の酸化物半導体層を含む場合、各酸化物半導体層の結晶状態が異なっていてもよい。但し、トランジスタのチャネルとして機能する酸化物半導体層には、ＣＡＡＣ−ＯＳ膜を適用することが好ましい。また、抵抗素子に含まれる酸化物半導体層は、トランジスタに含まれる酸化物半導体層よりも不純物濃度が高いため、結晶性が低減する場合がある。
【０１６３】
以上、本実施の形態で示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１６４】
（実施の形態３）
本実施の形態では、本発明の一態様の表示装置について、図１３を用いて説明を行う。なお、実施の形態１に示す機能と同様の箇所については、同様の符号を付し、その詳細な説明は省略する。
【０１６５】
図１３（Ａ）に示す表示装置は、表示素子の画素を有する領域（以下、画素部３０２という）と、画素部３０２の外側に配置され、画素を駆動するための回路を有する回路部（以下、駆動回路部３０４という）と、素子の保護機能を有する回路（以下、保護回路３０６という）と、端子部３０７と、を有する。なお、保護回路３０６は、設けない構成としてもよい。
【０１６６】
駆動回路部３０４の一部、または全部は、画素部３０２と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことが出来る。駆動回路部３０４の一部、または全部が、画素部３０２と同一基板上に形成されていない場合には、駆動回路部３０４の一部、または全部は、ＣＯＧやＴＡＢによって、実装することができる。
【０１６７】
画素部３０２は、Ｘ行（Ｘは２以上の自然数）Ｙ列（Ｙは２以上の自然数）に配置された複数の表示素子を駆動するための回路（以下、画素１０１という）を有し、駆動回路部３０４は、画素を選択する信号（走査信号）を出力する回路（以下、ゲートドライバ３０４ａという）、画素の表示素子を駆動するための信号（データ信号）を供給するための回路（以下、ソースドライバ３０４ｂ）などの駆動回路を有する。
【０１６８】
ゲートドライバ３０４ａは、シフトレジスタ等を有する。ゲートドライバ３０４ａは、端子部３０７を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ３０４ａは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ３０４ａは、走査信号が与えられる配線（以下、走査線ＧＬ＿１乃至ＧＬ＿Ｘという）の電位を制御する機能を有する。なお、ゲートドライバ３０４ａを複数設け、複数のゲートドライバ３０４ａにより、走査線ＧＬ＿１乃至ＧＬ＿Ｘを分割して制御してもよい。または、ゲートドライバ３０４ａは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ゲートドライバ３０４ａは、別の信号を供給することも可能である。
【０１６９】
ソースドライバ３０４ｂは、シフトレジスタ等を有する。ソースドライバ３０４ｂは、端子部３０７を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号（画像信号）が入力される。ソースドライバ３０４ｂは、画像信号を元に画素１０１に書き込むデータ信号を生成する機能を有する。また、ソースドライバ３０４ｂは、スタートパルス信号、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ３０４ｂは、データ信号が与えられる配線（以下、データ線ＤＬ＿１乃至ＤＬ＿Ｙという）の電位を制御する機能を有する。または、ソースドライバ３０４ｂは、初期化信号を供給することができる機能を有する。ただし、これに限定されず、ソースドライバ３０４ｂは、別の信号を供給することも可能である。
【０１７０】
ソースドライバ３０４ｂは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ３０４ｂは、複数のアナログスイッチを順次オン状態にすることにより、画像信号を時分割した信号をデータ信号として出力できる。
【０１７１】
複数の画素１０１のそれぞれは、走査信号が与えられる複数の走査線ＧＬの一つを介してパルス信号が入力され、データ信号が与えられる複数のデータ線ＤＬの一つを介してデータ信号が入力される。また、複数の画素１０１のそれぞれは、ゲートドライバ３０４ａによりデータ信号のデータの書き込み及び保持が制御される。例えば、ｍ行ｎ列目の画素１０１は、走査線ＧＬ＿ｍ（ｍはＸ以下の自然数）を介してゲートドライバ３０４ａからパルス信号が入力され、走査線ＧＬ＿ｍの電位に応じてデータ線ＤＬ＿ｎ（ｎはＹ以下の自然数）を介してソースドライバ３０４ｂからデータ信号が入力される。
【０１７２】
図１３（Ａ）に示す保護回路３０６は、例えば、ゲートドライバ３０４ａと画素１０１の間の配線である走査線ＧＬに電気的に接続される。または、保護回路３０６は、ソースドライバ３０４ｂと画素１０１の間の配線であるデータ線ＤＬに電気的に接続される。または、保護回路３０６は、ゲートドライバ３０４ａと端子部３０７との間の配線に電気的に接続することができる。または、保護回路３０６は、ソースドライバ３０４ｂと端子部３０７との間の配線に電気的に接続することができる。なお、端子部３０７は、外部の回路から表示装置に電源及び制御信号、及び画像信号を入力するための端子が設けられた部分をいう。
【０１７３】
保護回路３０６は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
【０１７４】
図１３（Ａ）に示すように、画素部３０２と駆動回路部３０４にそれぞれ保護回路３０６を設けることにより、ＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ：静電気放電）などにより発生する過電流に対する表示装置の耐性を高めることができる。ただし、保護回路３０６の構成はこれに限定されず、例えば、ゲートドライバ３０４ａに保護回路３０６を電気的に接続した構成、またはソースドライバ３０４ｂに保護回路３０６を電気的に接続した構成とすることもできる。あるいは、端子部３０７に保護回路３０６を電気的に接続した構成とすることもできる。
【０１７５】
また、図１３（Ａ）においては、ゲートドライバ３０４ａとソースドライバ３０４ｂによって駆動回路部３０４を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ３０４ａのみを形成し、別途用意されたソースドライバ回路が形成された基板（例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板）を実装する構成としても良い。
【０１７６】
また、図１３（Ａ）に示す複数の画素１０１は、例えば、図１３（Ｂ）に示す構成とすることができる。
【０１７７】
図１３（Ｂ）に示す画素１０１は、液晶素子１７０と、トランジスタ１０３と、容量素子１０５と、を有する。なお、液晶素子１７０、トランジスタ１０３、及び容量素子１０５は、実施の形態１に示す図１の構成の表示装置を用いることができる。
【０１７８】
液晶素子１７０の一対の電極の一方の電位は、画素１０１の仕様に応じて適宜設定される。液晶素子１７０は、書き込まれるデータにより配向状態が設定される。なお、複数の画素１０１のそれぞれが有する液晶素子１７０の一対の電極の一方に共通の電位（コモン電位）を与えてもよい。また、各行の画素１０１の液晶素子１７０の一対の電極の一方に異なる電位を与えてもよい。
【０１７９】
例えば、液晶素子１７０を備える表示装置の駆動方法としては、ＴＮモード、ＳＴＮモード、ＶＡモード、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  Ａｌｉｇｎｅｄ  Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＭＶＡモード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳモード、ＦＦＳモード、又はＴＢＡ（Ｔｒａｎｓｖｅｒｓｅ  Ｂｅｎｄ  Ａｌｉｇｎｍｅｎｔ）モードなどを用いてもよい。また、表示装置の駆動方法としては、上述した駆動方法の他、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｃｏｎｔｒｏｌｌｅｄ  Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ  Ｄｉｓｐｅｒｓｅｄ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ＰＮＬＣ（Ｐｏｌｙｍｅｒ  Ｎｅｔｗｏｒｋ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ）モード、ゲストホストモードなどがある。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
【０１８０】
また、ブルー相（Ｂｌｕｅ  Ｐｈａｓｅ）を示す液晶とカイラル剤とを含む液晶組成物により液晶素子を構成してもよい。ブルー相を示す液晶は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため、配向処理が不要であり、視野角依存性が小さい。
【０１８１】
ｍ行ｎ列目の画素１０１において、トランジスタ１０３のソース及びドレインの一方は、データ線ＤＬ＿ｎに電気的に接続され、他方は液晶素子１７０の一対の電極の他方に電気的に接続される。また、トランジスタ１０３のゲートは、走査線ＧＬ＿ｍに電気的に接続される。トランジスタ１０３は、オン状態又はオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
【０１８２】
容量素子１０５の一対の電極の一方は、電位が供給される配線（以下、電位供給線ＶＬ）に電気的に接続され、他方は、液晶素子１７０の一対の電極の他方に電気的に接続される。なお、電位供給線ＶＬの電位の値は、画素１０１の仕様に応じて適宜設定される。容量素子１０５は、書き込まれたデータを保持する保持容量としての機能を有する。
【０１８３】
例えば、図１３（Ａ）の画素１０１を有する表示装置では、ゲートドライバ３０４ａにより各行の画素１０１を順次選択し、トランジスタ１０３をオン状態にしてデータ信号のデータを書き込む。
【０１８４】
データが書き込まれた画素１０１は、トランジスタ１０３がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
【０１８５】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０１８６】
（実施の形態４）
本実施の形態では、本発明の一態様の表示装置を用いることのできる表示モジュール及び電子機器について、図１４及び図１５を用いて説明を行う。
【０１８７】
図１４に示す表示モジュール８０００は、上部カバー８００１と下部カバー８００２との間に、ＦＰＣ８００３に接続されたタッチパネル８００４、ＦＰＣ８００５に接続された表示パネル８００６、バックライトユニット８００７、フレーム８００９、プリント基板８０１０、バッテリー８０１１を有する。
【０１８８】
本発明の一態様の表示装置は、例えば、表示パネル８００６に用いることができる。
【０１８９】
上部カバー８００１及び下部カバー８００２は、タッチパネル８００４及び表示パネル８００６のサイズに合わせて、形状や寸法を適宜変更することができる。
【０１９０】
タッチパネル８００４は、抵抗膜方式または静電容量方式のタッチパネルを表示パネル８００６に重畳して用いることができる。また、表示パネル８００６の対向基板（封止基板）に、タッチパネル機能を持たせるようにすることも可能である。また、表示パネル８００６の各画素内に光センサを設け、光学式のタッチパネルとすることも可能である。
【０１９１】
バックライトユニット８００７は、光源８００８を有する。光源８００８は、バックライトユニット８００７の端部に設け、光拡散板を用いる構成としてもよい。
【０１９２】
フレーム８００９は、表示パネル８００６の保護機能の他、プリント基板８０１０の動作により発生する電磁波を遮断するための電磁シールドとしての機能を有する。またフレーム８００９は、放熱板としての機能を有していてもよい。
【０１９３】
プリント基板８０１０は、電源回路、ビデオ信号及びクロック信号を出力するための信号処理回路を有する。電源回路に電力を供給する電源としては、外部の商用電源であっても良いし、別途設けたバッテリー８０１１による電源であってもよい。バッテリー８０１１は、商用電源を用いる場合には、省略可能である。
【０１９４】
また、表示モジュール８０００は、偏光板、位相差板、プリズムシートなどの部材を追加して設けてもよい。
【０１９５】
図１５（Ａ）乃至図１５（Ｈ）は、電子機器を示す図である。これらの電子機器は、筐体５０００、表示部５００１、スピーカ５００３、ＬＥＤランプ５００４、操作キー５００５（電源スイッチ、又は操作スイッチを含む）、接続端子５００６、センサ５００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン５００８、等を有することができる。
【０１９６】
図１５（Ａ）はモバイルコンピュータであり、上述したものの他に、スイッチ５００９、赤外線ポート５０１０、等を有することができる。図１５（Ｂ）は記録媒体を備えた携帯型の画像再生装置（たとえば、ＤＶＤ再生装置）であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｃ）はゴーグル型ディスプレイであり、上述したものの他に、第２表示部５００２、支持部５０１２、イヤホン５０１３、等を有することができる。図１５（Ｄ）は携帯型遊技機であり、上述したものの他に、記録媒体読込部５０１１、等を有することができる。図１５（Ｅ）はテレビ受像機能付きデジタルカメラであり、上述したものの他に、アンテナ５０１４、シャッターボタン５０１５、受像部５０１６、等を有することができる。図１５（Ｆ）は携帯型遊技機であり、上述したものの他に、第２表示部５００２、記録媒体読込部５０１１、等を有することができる。図１５（Ｇ）はテレビ受像器であり、上述したものの他に、チューナ、画像処理部、等を有することができる。図１５（Ｈ）は持ち運び型テレビ受像器であり、上述したものの他に、信号の送受信が可能な充電器５０１７、等を有することができる。
【０１９７】
図１５（Ａ）乃至図１５（Ｈ）に示す電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付又は時刻などを表示する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、無線通信機能、無線通信機能を用いて様々なコンピュータネットワークに接続する機能、無線通信機能を用いて様々なデータの送信又は受信を行う機能、記録媒体に記録されているプログラム又はデータを読み出して表示部に表示する機能、等を有することができる。さらに、複数の表示部を有する電子機器においては、一つの表示部を主として画像情報を表示し、別の一つの表示部を主として文字情報を表示する機能、または、複数の表示部に視差を考慮した画像を表示することで立体的な画像を表示する機能、等を有することができる。さらに、受像部を有する電子機器においては、静止画を撮影する機能、動画を撮影する機能、撮影した画像を自動または手動で補正する機能、撮影した画像を記録媒体（外部又はカメラに内蔵）に保存する機能、撮影した画像を表示部に表示する機能、等を有することができる。なお、図１５（Ａ）乃至図１５（Ｈ）に示す電子機器が有することのできる機能はこれらに限定されず、様々な機能を有することができる。
【０１９８】
本実施の形態において述べた電子機器は、何らかの情報を表示するための表示部を有することを特徴とする。
【０１９９】
本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【符号の説明】
【０２００】
１０１    画素
１０２    基板
１０３    トランジスタ
１０５    容量素子
１０７    走査線
１０９    データ線
１１１    半導体層
１１３    導電層
１１５    容量線
１１７    開口
１１９    半導体層
１２１    画素電極
１２７    絶縁層
１２９    絶縁層
１３１    絶縁層
１３３    絶縁層
１３５    配向膜
１４０    開口
１５２    基板
１５４    遮光層
１５６    有色層
１５８    絶縁層
１６０    導電層
１６２    配向膜
１６４    液晶層
１７０    液晶素子
３０２    画素部
３０４    駆動回路部
３０４ａ    ゲートドライバ
３０４ｂ    ソースドライバ
３０６    保護回路
３０７    端子部
５０１    画素
５０２    基板
５０３    トランジスタ
５０５    容量素子
５０７    走査線
５０９    データ線
５１１    半導体層
５１３    導電層
５１５    容量線
５１７    開口
５１９    半導体層
５２１    画素電極
５２３    開口
５２５    導電層
５２７    絶縁層
５２９    絶縁層
５３１    絶縁層
５３３    絶縁層
５３５    配向膜
５７０    液晶素子
５０００    筐体
５００１    表示部
５００２    表示部
５００３    スピーカ
５００４    ＬＥＤランプ
５００５    操作キー
５００６    接続端子
５００７    センサ
５００８    マイクロフォン
５００９    スイッチ
５０１０    赤外線ポート
５０１１    記録媒体読込部
５０１２    支持部
５０１３    イヤホン
５０１４    アンテナ
５０１５    シャッターボタン
５０１６    受像部
５０１７    充電器
８０００    表示モジュール
８００１    上部カバー
８００２    下部カバー
８００３    ＦＰＣ
８００４    タッチパネル
８００５    ＦＰＣ
８００６    表示パネル
８００７    バックライトユニット
８００８    光源
８００９    フレーム
８０１０    プリント基板
８０１１    バッテリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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