(57)【要約】【課題】活性領域を限定する線状のトレンチを有する半導体素子及びその形成方法を提供する。【解決手段】 半導体基板上に互いに平行な多数の平行トレンチ及び互いに平行な多数の交差トレンチが配置される。前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に多数の活性領域が限定される。前記活性領域を横切る多数の下部導電性ラインが配置される。前記下部導電性ラインと交差して前記活性領域上を横切って互いに平行な多数の上部導電性ラインが配置される。前記活性領域に接続されたデータ保存要素が配置される。前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインである。前記平行トレンチは前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第１鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチと前記交差トレンチとの間に第２鋭角を有する。【選択図】図１
2014086719.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の互いに平行な多数の平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈｅｓ）と、
前記半導体基板上の互いに平行な多数の交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈｅｓ）と、
前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に限定された多数の活性領域と、
前記活性領域を横切る多数の下部導電性ラインと、
前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインと、
前記活性領域に接続されたデータ保存要素と、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）であり、
前記平行トレンチは、前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第１鋭角をなし、
前記交差トレンチは、前記平行トレンチと交差し、前記平行トレンチと前記交差トレンチとの間に第２鋭角を有することを特徴とする半導体素子。
【請求項２】
前記交差トレンチは、前記上部導電性ラインと交差し、前記第２鋭角は前記第１鋭角よりも大きいことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記交差トレンチは、前記上部導電性ラインに対して前記第２鋭角よりも大きい第３鋭角をなすことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記交差トレンチは、前記上部導電性ラインと平行し、前記第２鋭角は前記第１鋭角と同一であることを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記下部導電性ライン及び前記上部導電性ラインのそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）であって、前記上部導電性ラインは前記下部導電性ラインと直交することを特徴とする請求項１〜４のいずれか一項に記載の半導体素子。
【請求項６】
前記交差トレンチの間の間隔は、前記平行トレンチの間の間隔よりも大きいことを特徴とする請求項１〜５のいずれか一項に記載の半導体素子。
【請求項７】
半導体基板上の互いに平行な第１及び第２平行トレンチと、
前記半導体基板上の互いに平行な第１及び第２交差トレンチと、
前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に限定された活性領域と、
前記活性領域を横切って互いに平行な一対のワードラインと、
前記活性領域上を横切って前記ワードラインと直交するビットラインと、
前記ビットラインと離隔し、前記活性領域に接続された埋め込みコンタクトプラグと、
前記埋め込みコンタクトプラグ上のストレージノードと、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは、直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）であって、
前記平行トレンチは前記ビットラインと交差し、前記平行トレンチは前記ビットラインに対して第１鋭角をなし、
前記交差トレンチは、前記平行トレンチと交差し、前記平行トレンチと前記交差トレンチとの間に第２鋭角を有することを特徴とする半導体素子。
【請求項８】
前記活性領域は、第１ないし第４側面を含み、
前記第１側面は前記第１平行トレンチによって限定され、前記第２側面は前記第２平行トレンチによって限定され、前記第３側面は前記第１交差トレンチによって限定され、前記第４側面は前記第２交差トレンチによって限定され、
前記第２側面は前記第１側面と平行し、前記第４側面は前記第３側面と平行することを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記第１側面の長さは、前記第３側面の長さよりも大きいことを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第１側面の長さは、前記第３側面の長さの２倍以上であることを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記活性領域は、前記ビットラインの外側に突出された第１端（ｆｉｒｓｔ  ｅｎｄ）及び第２端（ｓｅｃｏｎｄ  ｅｎｄ）を含み、
前記第１端（ｆｉｒｓｔ  ｅｎｄ）で前記第２側面及び前記第３側面が当接し、前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）で前記第１側面及び前記第４側面が当接することを特徴とする請求項８〜１０のいずれか一項に記載の半導体素子。
【請求項１２】
前記第２端は、前記第１端に対して点対称であることを特徴とする請求項１１に記載の半導体素子。
【請求項１３】
前記埋め込みコンタクトプラグは前記第１端に接続されたことを特徴とする請求項１１または請求項１２に記載の半導体素子。
【請求項１４】
前記交差トレンチのそれぞれは前記ビットラインと交差し、前記第２鋭角は前記第１鋭角よりも大きいことを特徴とする請求項７〜１３のいずれか一項に記載の半導体素子。
【請求項１５】
前記第２鋭角は、２８度であることを特徴とする請求項７〜１４のいずれか一項に記載の半導体素子。
【請求項１６】
前記交差トレンチのそれぞれは、前記ビットラインに対して前記第２鋭角よりも大きい第３鋭角をなすことを特徴とする請求項７〜１５のいずれか一項に記載の半導体素子。
【請求項１７】
前記活性領域は、前記ビットラインの外側に突出された第１端（ｆｉｒｓｔ  ｅｎｄ）及び第２端（ｓｅｃｏｎｄ  ｅｎｄ）を含み、
前記第１端（ｆｉｒｓｔ  ｅｎｄ）で前記第１側面及び前記第４側面が当接し、前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）で前記第２側面及び前記第３側面が当接することを特徴とする請求項８〜１３のいずれか一項に記載の半導体素子。
【請求項１８】
前記交差トレンチのそれぞれは前記ビットラインと平行し、前記第２鋭角は前記第１鋭角と同一であることを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記第２鋭角は、２１度であることを特徴とする請求項１７に記載の半導体素子。
【請求項２０】
半導体基板上の互いに平行な第１ないし第４平行トレンチと、
前記半導体基板上の互いに平行な第１ないし第３交差トレンチと、
前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に限定された第１ないし第４活性領域と、
前記活性領域を横切って互いに平行な第１ないし第５ワードラインと、
前記活性領域上を横切って前記ワードラインと直交する第１及び第２ビットラインと、
前記ビットラインと離隔し、前記活性領域に接続された多数の埋め込みコンタクトプラグと、
前記埋め込みコンタクトプラグ上のストレージノードと、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインであって、
前記平行トレンチは前記ビットラインに対して第１鋭角をなし、
前記交差トレンチは、前記平行トレンチと交差し、前記平行トレンチと前記交差トレンチとの間に第２鋭角をなし、
前記第１活性領域は前記第１平行トレンチ、前記第２平行トレンチ、前記第１交差トレンチ、及び前記第２交差トレンチによって限定され、前記第２活性領域は前記第２平行トレンチ、前記第３平行トレンチ、前記第１交差トレンチ、及び前記第２交差トレンチによって限定され、前記第３活性領域は前記第２平行トレンチ、前記第３平行トレンチ、前記第２交差トレンチ、及び前記第３交差トレンチによって限定され、前記第４活性領域は前記第３平行トレンチ、前記第４期平行トレンチ、前記第２交差トレンチ、及び前記第３交差トレンチによって限定され、
前記第１ビットラインは前記第１及び第３活性領域を横切って、前記第２ビットラインは前記第２及び第４活性領域を横切って、
前記第１ワードラインは前記第２活性領域を横切って、前記第２ワードラインは前記第１活性領域及び前記第２活性領域を横切って、前記第３ワードラインは前記第１活性領域及び前記第４活性領域を横切って、前記第４ワードラインは前記第３活性領域及び前記第４活性領域を横切って、前記第５ワードラインは前記第３活性領域を横切ることを特徴とする半導体素子。
【請求項２１】
半導体基板上に互いに平行な多数の平行トレンチ及び互いに平行な多数の交差トレンチによって限定された多数の活性領域を形成するステップと、
前記活性領域を横切る多数の下部導電性ラインを形成するステップと、
前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインを形成するステップと、
前記活性領域に接続されたデータ保存要素を形成するステップと、を含み、
前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインであって、
前記平行トレンチは前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第１鋭角をなし、
前記交差トレンチは、前記平行トレンチと交差し、前記平行トレンチと前記交差トレンチとの間に第２鋭角を有することを特徴とする半導体素子形成方法。
【請求項２２】
前記活性領域を形成するするステップは、
前記半導体基板上にマスク層を形成するステップと、
前記マスク層をパターニングして多数の予備平行トレンチを形成するステップと、
前記マスク層をパターニングして多数の予備交差トレンチを形成するステップと、
前記予備平行トレンチ及び前記予備交差トレンチ下部の前記半導体基板をエッチングすることを含むステップと、を含むことを特徴とする請求項２１に記載の半導体素子形成方法。
【請求項２３】
前記予備交差トレンチの間の間隔は、前記予備平行トレンチの間の間隔よりも大きいことを特徴とする請求項２２に記載の半導体素子形成方法。
【請求項２４】
前記交差トレンチは前記上部導電性ラインと交差し、前記第２鋭角は前記第１鋭角よりも大きいことを特徴とする請求項２１〜２３のいずれか一項に記載の半導体素子形成方法。
【請求項２５】
前記交差トレンチは前記上部導電性ラインと平行し、前記第２鋭角は前記第１鋭角と同一であることを特徴とする請求項２１〜２３のいずれか一項に記載の半導体素子形成方法。
【請求項２６】
基板と、
互いに交差せず、前記基板の側面に対して傾斜され、内部に絶縁膜を有する平行トレンチと、
互いに交差せず、前記平行トレンチと交差領域を有し、内部に前記絶縁膜を有する交差トレンチと、
活性領域、前記活性領域の端（ｅｎｄｓ）は前記交差領域によって限定され、
前記活性領域を第１方向に横切る下部導電性ライン及び前記活性領域を前記第１方向と異なる第２方向に横切る上部導電性ラインと、を含み、
前記平行トレンチは前記上部導電性ラインと第１鋭角で交差し、前記平行トレンチは前記交差トレンチと第２鋭角で交差し、前記交差トレンチは前記上部導電性ラインと第３鋭角で交差することを特徴とする半導体素子。
【請求項２７】
前記第３鋭角は前記第１鋭角及び前記第２鋭角よりも大きく、前記第２鋭角は前記第１鋭角よりも大きいことを特徴とする請求項２６に記載の半導体素子。
【請求項２８】
前記平行トレンチは第１間隔を有するように互いに離隔し、前記交差トレンチは第２間隔を有するように互いに離隔し、前記第２間隔は前記第１間隔よりも大きいことを特徴とする請求項２６または請求項２７に記載の半導体素子。
【請求項２９】
前記平行トレンチ及び前記交差トレンチは、前記活性領域との間に絶縁領域が限定されるように、前記活性領域を横切らず、前記活性領域の側面に平行することを特徴とする請求項２６〜２８のいずれか一項に記載の半導体素子。
【請求項３０】
前記活性領域の前記端（ｅｎｄｓ）のそれぞれは前記交差トレンチのうちの１つに隣接し、前記活性領域の隣接する端（ｅｎｄｓ）は前記交差トレンチによって互いに離隔することを特徴とする請求項２９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、活性領域を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
活性領域の形成において、高集積化に有利であって、かつコンタクトプラグとの接触面積を確保することができる多様な方法が研究されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許出願公開第２０１１／００２４８７０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、高集積化に有利であり、かつコンタクトプラグとの接触面積確保に容易な活性領域を有する半導体素子及びその製造方法を提供することにある。
【０００５】
本発明が解決しようとする課題は、上述の課題に制限されず、上記で言及しない、さらなる他の課題は以下の記載によって当業者に明確に理解される。
【課題を解決するための手段】
【０００６】
上記課題を達成するために本発明の技術的思想の実施形態は、半導体素子を提供する。前記半導体素子は、半導体基板上の互いに平行な多数の平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈｅｓ）を含む。前記半導体基板上に互いに平行な多数の交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈｅｓ）が配置される。前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に多数の活性領域が限定される。前記活性領域を横切る多数の下部導電性ラインが配置される。前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインが提供される。前記活性領域に接続されたデータ保存要素が配置される。前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）である。前記平行トレンチは前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第１鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチと前記交差トレンチとの間に第２鋭角を有する。
【０００７】
また、本発明の技術的思想の実施形態は、他の半導体素子を提供する。前記半導体素子は半導体基板上の互いに平行な第１及び第２平行トレンチを含む。前記半導体基板上に互いに平行な第１及び第２交差トレンチが配置される。前記平行トレンチ及び前記交差トレンチにより前記半導体基板上に活性領域が限定される。前記活性領域を横切って互いに平行な一対のワードラインが配置される。前記活性領域上を横切って前記ワードラインと直交するビットラインが配置される。前記ビットラインと離隔し、前記活性領域に接続された埋め込みコンタクトプラグが配置される。前記埋め込みコンタクトプラグ上にストレージノードが配置される。前記平行トレンチ及び前記交差トレンチのそれぞれは、直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）である。前記平行トレンチは前記ビットラインと交差し、前記平行トレンチは前記ビットラインに対して第１鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチ及び前記交差トレンチの間に第２鋭角を有する。
【０００８】
これに加えて、本発明の技術的思想の実施形態は、他の半導体素子を提供する。前記半導体素子は半導体基板上の互いに平行な第１ないし第４平行トレンチを含む。前記半導体基板上に互いに平行な第１ないし第３交差トレンチが配置される。前記平行トレンチ及び前記交差トレンチによって前記半導体基板上に第１ないし第４活性領域が限定される。前記活性領域を横切って互いに平行な第１ないし第５ワードラインが配置される。前記活性領域上を横切って前記ワードラインと直交する第１及び第２ビットラインが配置される。前記ビットラインと離隔し、前記活性領域に接続された多数の埋め込みコンタクトプラグが配置される。前記埋め込みコンタクトプラグ上にストレージノードが配置される。前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインである。前記平行トレンチは前記ビットラインに対して第１鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチ及び前記交差トレンチの間に第２鋭角を有する。前記第１活性領域は前記第１平行トレンチ、前記第２平行トレンチ、前記第１交差トレンチ、及び前記第２交差トレンチによって限定され、前記第２活性領域は前記第２平行トレンチ、前記第３平行トレンチ、前記第１交差トレンチ、及び前記第２交差トレンチによって限定され、前記第３活性領域は前記第２平行トレンチ、前記第３平行トレンチ、前記第２交差トレンチ、及び前記第３交差トレンチによって限定され、前記第４活性領域は前記第３平行トレンチ、前記第４期平行トレンチ、前記第２交差トレンチ、及び前記第３交差トレンチによって限定される。前記第１ビットラインは前記第１及び第３活性領域を横切って、前記第２ビットラインは前記第２及び第４活性領域を横切る。前記第１ワードラインは前記第２活性領域を横切って、前記第２ワードラインは前記第１活性領域及び前記第２活性領域を横切って、前記第３ワードラインは前記第１活性領域及び前記第４活性領域を横切って、前記第４ワードラインは前記第３活性領域及び前記第４活性領域を横切って、前記第５ワードラインは前記第３活性領域を横切る。
【０００９】
さらに、本発明の技術的思想の実施形態は、半導体素子の形成方法を提供する。この方法は、半導体基板上に互いに平行な多数の平行トレンチ及び互いに平行な多数の交差トレンチによって限定された多数の活性領域を形成することを含む。前記活性領域を横切る多数の下部導電性ラインを形成する。前記下部導電性ラインと交差し、前記活性領域上を横切って互いに平行な多数の上部導電性ラインを形成する。前記活性領域に接続されたデータ保存要素を形成する。前記平行トレンチ及び前記交差トレンチのそれぞれは直線状ラインである。前記平行トレンチは前記上部導電性ラインと交差し、前記平行トレンチは前記上部導電性ラインに対して第１鋭角をなす。前記交差トレンチは前記平行トレンチと交差し、前記平行トレンチ及び前記交差トレンチの間に第２鋭角を有する。
【００１０】
さらに、本発明の技術的思想の実施形態は、他の半導体素子を提供する。前記半導体素子は基板を含む。互いに交差せず、前記基板の側面に対して傾斜され、内部に絶縁膜を有する平行トレンチが提供される。互いに交差せず、前記平行トレンチと交差領域を有し、内部に前記絶縁膜を有する交差トレンチが配置される。活性領域が配置される。前記活性領域の端（ｅｎｄｓ）は前記交差領域によって限定される。前記活性領域を第１方向に横切る下部導電性ライン及び前記活性領域を前記第１方向と異なる第２方向に横切る上部導電性ラインが配置される。前記平行トレンチは前記上部導電性ラインと第１鋭角で交差し、前記平行トレンチは前記交差トレンチと第２鋭角で交差し、前記交差トレンチは前記上部導電性ラインと第３鋭角で交差する。
【００１１】
前記第３鋭角は前記第１鋭角及び前記第２鋭角より大きく、前記第２鋭角は前記第１鋭角より大きくすることができる。
【００１２】
前記平行トレンチは第１間隔を有するように互いに離隔し、前記交差トレンチは第２間隔を有するように互いに離隔するが、前記第２間隔は前記第１間隔より大きくすることができる。
【００１３】
前記平行トレンチ及び前記交差トレンチは、前記活性領域との間に絶縁領域が限定されるように、前記活性領域を横切らず、前記活性領域の側面に平行することができる。
【００１４】
前記活性領域の前記端（ｅｎｄｓ）のそれぞれは、前記交差トレンチのうちの１つに隣接することができる。前記活性領域に隣接する端（ｅｎｄｓ）は前記交差トレンチによって互いに離隔することができる。
【００１５】
その他の実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１６】
本発明の技術的思想の実施形態によれば、平行トレンチ及び交差トレンチによって半導体基板上に限定された多数の活性領域が提供される。前記平行トレンチ及び前記交差トレンチのそれぞれは、直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記交差トレンチを形成する技術は、従来のコンタクトホールのトリム方法によって発生する写真工程のパターニング限界を克服するのに有利である。前記交差トレンチを形成する技術は、従来の溝状のトレンチに比べて工程が単純化され、工程ばらつきを減少する効果を示す。高集積化に有利であって、かつコンタクトプラグ及び活性領域の間の接触面積を極大化することができる半導体素子を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトである。
【図２】図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図３】図１の一部構成要素の結合関係を詳細に示す拡大図である。
【図４】図１の一部構成要素の結合関係を詳細に示す拡大図である。
【図５】図１の一部構成要素の結合関係を詳細に示す拡大図である。
【図６】本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトである。
【図７】図６の一部構成要素の結合関係を詳細に示す拡大図である。
【図８】図６の一部構成要素の結合関係を詳細に示す拡大図である。
【図９】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのフローチャート（ｆｌｏｗ  ｃｈａｒｔ）である。
【図１０】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１１Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１１Ｂ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
【図１１Ｃ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図１２Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
【図１２Ｂ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図１３Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１３Ｂ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
【図１３Ｃ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図１４Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１４Ｂ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図１５Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１５Ｂ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別のレイアウトである。
【図１５Ｃ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図１５Ｄ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１５Ｅ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図１５Ｆ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１５Ｇ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。
【図１５Ｈ】図１５Ｂの一部分を詳細に示す拡大図である。
【図１５Ｉ】図１５Ｂの一部分を詳細に示す拡大図である。
【図１５Ｊ】図１５Ｂの一部分を詳細に示す拡大図である。
【図１５Ｋ】図１５Ｂの一部分を詳細に示す拡大図である。
【図１６Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１６Ｂ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのレイアウトである。
【図１７】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１８Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１８Ｂ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのレイアウトである。
【図１８Ｃ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１９Ａ】本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図である。
【図１９Ｂ】図１８Ｂの一部分を詳細に示す拡大図である。
【図１９Ｃ】図１８Ｂの一部分を詳細に示す拡大図である。
【図２０】本発明の技術的思想の実施形態による半導体モジュールを説明するためのレイアウトである。
【図２１】本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つを含むメモリカードを概念的に示す図である。
【図２２】本発明の技術的思想の実施形態による電子装置の斜視図である。
【図２３】本発明の技術的思想の実施形態による電子装置のシステムブロック図である。
【図２４】本発明の技術的思想が適用された実施形態による半導体素子のうちの少なくとも一つを含む他の電子システムを概略的に示すブロック図である。
【発明を実施するための形態】
【００１８】
添付図面を参照しながら本発明の技術的思想の実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限らず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は内容の開示が徹底的かつ完全であるように、そして当業者に本発明の思想が十分に伝達されるようにするために提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されたものである。また、層が、他の層または基板「上」にあるとした場合、それは他の層または基板上に直接形成されるか、またはそれらの間に第３の層が介在される。明細書全体において同一の参照番号で表示された部分は同一の構成要素を意味する。また、明細書中の「約」とは、製造誤差、製造精度によるズレ等も含めることを意味する。たとえば、「約２１゜」とは、２１゜をターゲットとして製造されていることを意味し、製造誤差、製造精度等により完全には２１゜にならない場合も含む。
【００１９】
第１、第２などの用語は、多様な構成要素を説明するために用いることができるが、前記構成要素は前記用語によって限定されるものではない。前記用語は一つの構成要素を他の構成要素から区別する目的としてのみ用いられる。例えば、本発明の権利範囲を逸脱せず、第１構成要素は第２構成要素と称することができ、同様に、第２構成要素は第１構成要素と称することができる。
【００２０】
上端、下端、上面、下面、または上部、下部などの用語は、構成要素において相対的な位置であることを区別するために用いられる。例えば、便宜上、図面上の上側を上部、図面上の下側を下部とした場合、実際においては本発明の権利範囲を逸脱せず、上部は下部と称することができ、下部は上部と称することができる。
【００２１】
本出願に用いる用語は、単に特定の実施形態を説明するために用いるものであって、本発明を限定する意図ではない。単数表現は、文脈上、明白な違いがない限り、複数表現を含む。本出願において、「含む」または「有する」などの用語は、明細書上に記載した特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものが存在するということを意味するものであって、一つまたはその以上の他の特徴や数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものなどの存在または付加可能性をあらかじめ排除しないものとして理解すべきである。
【００２２】
ここで用いるすべての用語は、他に定義がない限り、技術的また科学的な用語を含み、本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一の意味がある。一般的に使用される、すでに定義されているものと同様な用語は関連技術の文脈上に有する意味と一致するものと解釈すべきであり、本出願に明白な定義がない限り、理想的や過度に形式的な意味として解釈されない。
【００２３】
図１は、本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトであり、図２は、図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図であり、図３ないし図５は、図１の一部構成要素の結合関係を詳細に示す拡大図である。
【００２４】
図１及び図２を参照すると、半導体基板２１上に多数の活性領域４５を限定する多数の平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈｅｓ）４１及び多数の交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈｅｓ）４９が形成される。前記平行トレンチ４１及び前記交差トレンチ４９を埋め込む素子分離膜６３が形成される。前記活性領域４５及び前記素子分離膜６３を横切る多数のワードライン６７が形成される。前記ワードライン６７と前記活性領域４５との間にゲート誘電膜６５が形成される。前記ワードライン６７上にキャッピング膜６９が形成される。前記ワードライン６７の両側に隣接した前記活性領域４５内にソース／ドレーン領域７０が形成される。
【００２５】
前記半導体基板２１上を覆う第１層間絶縁膜７１が形成される。前記第１層間絶縁膜７１を貫通して前記ソース／ドレーン領域７０に接続されたビットプラグ７３が形成される。前記第１層間絶縁膜７１上に前記ビットプラグ７３に接続された多数のビットライン７５が形成される。前記ビットライン７５上にビットキャッピングパターン７７が形成される。前記ビットライン７５及び前記ビットキャッピングパターン７７の側壁上にビットスペーサ７８が形成される。
【００２６】
前記半導体基板２１上を覆う第２層間絶縁膜８１が形成される。前記第２層間絶縁膜８１及び前記第１層間絶縁膜７１を貫通して前記ソース／ドレーン領域７０に接続された埋め込みコンタクトプラグ（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ  ｐｌｕｇｓ）８３が形成される。前記第２層間絶縁膜８１上に前記埋め込みコンタクトプラグ８３と接続された多数のデータ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ）８５が形成される。前記データ保存要素８５はストレージノード（ｓｔｏｒａｇｅ  ｎｏｄｅ）または下部電極を含むことができる。
【００２７】
前記平行トレンチ４１は互いに平行することができる。前記平行トレンチ４１は互いに交差しなくてもよい。前記平行トレンチ４１のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記交差トレンチ４９は互いに平行することができる。前記交差トレンチ４９は互いに交差しなくてもよい。前記交差トレンチ４９のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記交差トレンチ４９の間の間隔は前記平行トレンチ４１の間の間隔より大きくすることができる。前記交差トレンチ４９は前記平行トレンチ４１と交差することができる。前記ワードライン６７は互いに平行することができる。前記ワードライン６７は互いに交差しなくてもよい。前記ワードライン６７のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記ワードライン６７は前記活性領域４５を第１方向に横切ることができる。前記ビットライン７５は前記活性領域４５上を横切ることができる。前記ビットライン７５は、前記活性領域４５を前記第１方向と異なる第２方向に横切ることができる。前記ビットライン７５は互いに平行することができる。前記ビットライン７５のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記ビットライン７５は前記ワードライン６７と交差することができる。例えば、前記ビットライン７５は前記ワードライン６７と直交することができる。平面図（ｔｏｐ−ｖｉｅｗ）上から見た場合、前記平行トレンチ４１は前記ビットライン７５と交差することができる。前記交差トレンチ４９は前記ビットライン７５と交差することができる。
【００２８】
本発明の実施形態によれば、前記交差トレンチ４９は直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。従来のホール（ｈｏｌｅ）状のトレンチに比べて前記交差トレンチ４９は工程ばらつきを著しく減少させることができ、工程単純化の側面から非常に有利である。前記交差トレンチ４９及び前記平行トレンチ４１の組合せは、前記活性領域４５が前記ビットライン７５の外側に突出されるのに有利な構成となる。前記埋め込みコンタクトプラグ８３と前記ソース／ドレーン領域７０との間の接触面積は著しく増加されることができる。
【００２９】
図３を参照すると、第１平行トレンチ４１Ａ及び該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂが提供される。第１交差トレンチ４９Ａ及び該第１交差トレンチ４９Ａと平行な第２交差トレンチ４９Ｂが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ４９Ａ及び前記第２交差トレンチ４９Ｂによって活性領域４５が限定される。
【００３０】
前記活性領域４５は第１ないし第４側面Ｓ１、Ｓ２、Ｓ３、Ｓ４を含むことができる。前記第１側面Ｓ１は前記第１平行トレンチ４１Ａによって限定される。前記第２側面Ｓ２は前記第２平行トレンチ４１Ｂによって限定される。前記第３側面Ｓ３は前記第１交差トレンチ４９Ａによって限定される。前記第４側面Ｓ４は前記第２交差トレンチ４９Ｂによって限定される。前記第２側面Ｓ２は前記第１側面Ｓ１と平行することができ、前記第４側面Ｓ４は前記第３側面Ｓ３と平行することができる。前記第１側面Ｓ１は前記第３側面Ｓ３より長くすることができる。例えば、前記第１側面Ｓ１の水平長さは前記第３側面Ｓ３よりも２倍以上とすることができる。前記第２側面Ｓ２及び前記第３側面Ｓ３が当接する領域に前記活性領域４５の第１端（ｆｉｒｓｔ  ｅｎｄ）４５Ｅ１が定義され、前記第１側面Ｓ１及び前記第４側面Ｓ４が当接する領域に前記活性領域４５の第２端（ｓｅｃｏｎｄ  ｅｎｄ）４５Ｅ２が定義される。前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）４５Ｅ２は、前記第１端（ｆｉｒｓｔ  ｅｎｄ）４５Ｅ１に対して点対称関係にあるものと解釈されることができる。
【００３１】
前記活性領域４５を横切る第１ワードライン６７Ａ及び第２ワードライン６７Ｂが形成される。前記活性領域４５を横切って前記第１ワードライン６７Ａ及び前記第２ワードライン６７Ｂと交差するビットライン７５が形成される。前記ビットライン７５は前記第１ワードライン６７Ａ及び前記第２ワードライン６７Ｂと直交することができる。
【００３２】
平面図（ｔｏｐ−ｖｉｅｗ）上から見た場合、前記第２平行トレンチ４１Ｂは前記ビットライン７５に対して第１鋭角Θ１をなすことができる。前記第２平行トレンチ４１Ｂと前記第１交差トレンチ４９Ａとの間に第２鋭角Θ２が形成される。前記第１交差トレンチ４９Ａは前記ビットライン７５に対して第３鋭角Θ３をなすことができる。前記第２鋭角Θ２は前記第１鋭角Θ１よりも大きくすることができる。前記第３鋭角Θ３は前記第２鋭角Θ２よりも大きくすることができる。例えば、前記第１鋭角Θ１は約２１゜とすることができ、前記第２鋭角Θ２は約２８゜とすることができる。前記第３鋭角Θ３は約４９゜とすることができる。前記第１鋭角Θ１は前記第２側面Ｓ２と前記ビットライン７５との間の交角と解釈されることができ、前記第２鋭角Θ２は前記第２側面Ｓ２と前記第３側面Ｓ３との間の交角として解釈されることができる。前記第１端（ｆｉｒｓｔ  ｅｎｄ）４５Ｅ１は前記ビットライン７５の外側に突出されることができる。前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）４５Ｅ２もまた前記ビットライン７５の外側に突出されることができる。前記第１端（ｆｉｒｓｔ  ｅｎｄ）４５Ｅ１及び前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）４５Ｅ２のそれぞれは、前記埋め込みコンタクトプラグ（図１の８３）中の対応する一つと接続されることができる。
【００３３】
図４を参照すると、第１平行トレンチ４１Ａ、該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂ、前記第２平行トレンチ４１Ｂと平行な第３平行トレンチ４１Ｃ、及び前記第３平行トレンチ４１Ｃと平行な第４平行トレンチ４１Ｄが提供される。第１交差トレンチ４９Ａ、該第１交差トレンチ４９Ａと平行な第２交差トレンチ４９Ｂ、及び該第２交差トレンチ４９Ｂと平行な第３交差トレンチ４９Ｃが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ４９Ａ、及び前記第２交差トレンチ４９Ｂによって第１活性領域４５Ａが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第１交差トレンチ４９Ａ、及び前記第２交差トレンチ４９Ｂによって第２活性領域４５Ｂが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第３活性領域４５Ｃが限定される。前記第３平行トレンチ４１Ｃ、前記第４平行トレンチ４１Ｄ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第４活性領域４５Ｄが限定される。
【００３４】
第１ワードライン６７Ａ、該第１ワードライン６７Ａと平行な第２ワードライン６７Ｂ、該第２ワードライン６７Ｂと平行な第３ワードライン６７Ｃ、該第３ワードライン６７Ｃと平行な第４ワードライン６７Ｄ、該第４ワードライン６７Ｄと平行な第５ワードライン６７Ｅが提供される。前記第１ワードライン６７Ａは前記第２活性領域４５Ｂを横切ることができる。前記第２ワードライン６７Ｂは前記第１活性領域４５Ａ及び前記第２活性領域４５Ｂを横切ることができる。前記第３ワードライン６７Ｃは前記第１活性領域４５Ａ及び前記第４活性領域４５Ｄを横切ることができる。前記第４ワードライン６７Ｄは前記第３活性領域４５Ｃ及び前記第４活性領域４５Ｄを横切ることができる。前記第５ワードライン６７Ｅは前記第３活性領域４５Ｃを横切ることができる。
【００３５】
前記第１活性領域４５Ａ及び第３活性領域４５Ｃを横切って前記第１ないし第５ワードライン６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅと交差する第１ビットライン７５Ａが形成される。前記第１ビットライン７５Ａと平行し、前記第２活性領域４５Ｂ及び前記第４活性領域４５Ｄを横切って前記第１ないし第５ワードライン６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅと交差する第２ビットライン７５Ｂが形成される。
【００３６】
図５を参照すると、第１平行トレンチ４１Ａ、該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂ、該第２平行トレンチ４１Ｂと平行な第３平行トレンチ４１Ｃ、及び該第３平行トレンチ４１Ｃと平行な第４平行トレンチ４１Ｄが提供される。第１交差トレンチ４９Ａ、該第１交差トレンチ４９Ａと平行な第２交差トレンチ４９Ｂ、該第２交差トレンチ４９Ｂと平行な第３交差トレンチ４９Ｃ、及び該第３交差トレンチ４９Ｃと平行な第４交差トレンチ４９Ｄが提供される。
【００３７】
前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第１活性領域４５Ａが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第１交差トレンチ４９Ａ、及び前記第２交差トレンチ４９Ｂによって第２活性領域４５Ｂが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第３活性領域４５Ｃが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第３交差トレンチ４９Ｃ、及び前記第４交差トレンチ４９Ｄによって第４活性領域４５Ｄが限定される。前記第３平行トレンチ４１Ｃ、前記第４平行トレンチ４１Ｄ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第５活性領域４５Ｅが限定される。
【００３８】
第１ワードライン６７Ａ、該第１ワードライン６７Ａと平行な第２ワードライン６７Ｂ、該第２ワードライン６７Ｂと平行な第３ワードライン６７Ｃ、該第３ワードライン６７Ｃと平行な第４ワードライン６７Ｄ、該第４ワードライン６７Ｄと平行な第５ワードライン６７Ｅ、該第５ワードライン６７Ｅと平行な第６ワードライン６７Ｆ、該第６ワードライン６７Ｆと平行な第７ワードライン６７Ｇ、該第７ワードライン６７Ｇと平行な第８ワードライン６７Ｈが提供される。前記第１ワードライン６７Ａ及び前記第２ワードライン６７Ｂは前記第２活性領域４５Ｂを横切ることができる。前記第３ワードライン６７Ｃは前記第５活性領域４５Ｅを横切ることができる。前記第４ワードライン６７Ｄは前記第３活性領域４５Ｃ及び前記第５活性領域４５Ｅを横切ることができる。前記第５ワードライン６７Ｅは前記第１活性領域４５Ａ及び前記第３活性領域４５Ｃを横切ることができる。前記第６ワードライン６７Ｆは前記第１活性領域４５Ａを横切ることができる。前記第７ワードライン６７Ｇ及び前記第８ワードライン６７Ｈは前記第４活性領域４５Ｄを横切ることができる。
【００３９】
前記第１活性領域４５Ａ及び第４活性領域４５Ｄを横切って前記第１ないし第８ワードライン６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅ、６７Ｆ、６７Ｇ、６７Ｈと交差する第１ビットライン７５Ａが形成される。前記第１ビットライン７５Ａと平行し、前記第３活性領域４５Ｃを横切って前記第１ないし第８ワードライン６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅ、６７Ｆ、６７Ｇ、６７Ｈと交差する第２ビットライン７５Ｂが形成される。前記第２ビットライン７５Ｂと平行し、前記第２活性領域４５Ｂ及び前記第５活性領域４５Ｅを横切って前記第１ないし第８ワードライン６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅ、６７Ｆ、６７Ｇ、６７Ｈと交差する第３ビットライン７５Ｃが形成される。
【００４０】
図６は本発明の技術的思想の実施形態による半導体素子を説明するためのレイアウトであり、図７及び図８は、図６の一部構成要素の結合関係を詳細に示す拡大図である。
【００４１】
図６を参照すると、半導体基板２１上に多数の活性領域１４５を限定する多数の平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈｅｓ）４１及び多数の交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈｅｓ）１４９が形成される。以下では、図１ないし図５を参照して説明した実施形態との相違点だけを簡単に説明する。前記活性領域１４５を横切る多数のワードライン６７が形成される。前記活性領域１４５及び前記ワードライン６７上を横切る多数のビットライン７５が形成される。前記半導体基板２１上に、多数のデータ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ）８５が形成される。
【００４２】
前記平行トレンチ４１は互いに平行することができる。前記平行トレンチ４１のそれぞれは、直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記交差トレンチ１４９は互いに平行することができる。前記交差トレンチ１４９のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記交差トレンチ１４９は前記平行トレンチ４１と交差することができる。前記ワードライン６７は互いに平行することができる。前記ワードライン６７のそれぞれは、直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記ビットライン７５は前記活性領域４５上を横切ることができる。前記ビットライン７５は互いに平行することができる。前記ビットライン７５のそれぞれは、直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記ビットライン７５は前記ワードライン６７と交差することができる。平面図（ｔｏｐ−ｖｉｅｗ）上から見た場合、前記平行トレンチ４１は前記ビットライン７５と交差することができる。前記交差トレンチ１４９は前記ビットライン７５と平行することができる。
【００４３】
図７を参照すると、第１平行トレンチ４１Ａ及び該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂが提供される。第１交差トレンチ１４９Ａ及び該第１交差トレンチ１４９Ａと平行な第２交差トレンチ１４９Ｂが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ１４９Ａ、及び前記第２交差トレンチ１４９Ｂによって活性領域１４５が限定される。
【００４４】
前記活性領域１４５は第１ないし第４側面Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を含むことができる。前記第１側面Ｓ１１は前記第１平行トレンチ４１Ａによって限定される。前記第２側面Ｓ１２は前記第２平行トレンチ４１Ｂによって限定される。前記第３側面Ｓ１３は前記第１交差トレンチ１４９Ａによって限定される。前記第４側面Ｓ１４は前記第２交差トレンチ１４９Ｂによって限定される。前記第２側面Ｓ１２は前記第１側面Ｓ１１と平行することができ、前記第４側面Ｓ１４は前記第３側面Ｓ１３と平行することができる。前記第１側面Ｓ１１は前記第３側面Ｓ１３より長くすることができる。前記第１側面Ｓ１１及び前記第４側面Ｓ１４が当接する領域に前記活性領域１４５の第１端（ｆｉｒｓｔ  ｅｎｄ）１４５Ｅ１が定義され、前記第２側面Ｓ１２及び前記第３側面Ｓ１３が当接する領域に前記活性領域１４５の第２端（ｓｅｃｏｎｄ  ｅｎｄ）１４５Ｅ２が定義される。前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）１４５Ｅ２は前記第１端（ｆｉｒｓｔ  ｅｎｄ）１４５Ｅ１に対して点対称関係にあるものと解釈されることができる。
【００４５】
前記活性領域１４５を横切る第１ワードライン６７Ａ及び第２ワードライン６７Ｂが形成される。前記活性領域１４５を横切って前記第１ワードライン６７Ａ及び前記第２ワードライン６７Ｂと交差するビットライン７５が形成される。前記ビットライン７５は前記第１ワードライン６７Ａ及び前記第２ワードライン６７Ｂと直交することができる。
【００４６】
平面図（ｔｏｐ−ｖｉｅｗ）上から見た場合、前記第２平行トレンチ４１Ｂは前記ビットライン７５に対して第１鋭角Θ１をなすことができる。前記第１平行トレンチ４１Ａと前記第２交差トレンチ１４９Ｂとの間に第２鋭角Θ２が形成される。前記ビットライン７５は前記第１交差トレンチ１４９Ａと前記第２交差トレンチ１４９Ｂとの間に配置されることができる。前記第２鋭角Θ２は前記第１鋭角Θ１と同一とすることができる。例えば、前記第１鋭角Θ１及び前記第２鋭角Θ２は約２１゜とすることができる。前記第１鋭角Θ１は前記第２側面Ｓ１２と前記ビットライン７５との間の交角と解釈されることができ、前記第２鋭角Θ２は前記第１側面Ｓ１１と前記第４側面Ｓ１４との間の交角と解釈されることができる。
【００４７】
図８を参照すると、第１平行トレンチ４１Ａ、該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂ、該第２平行トレンチ４１Ｂと平行な第３平行トレンチ４１Ｃ、及び該第３平行トレンチ４１Ｃと平行な第４平行トレンチ４１Ｄが提供される。第１交差トレンチ１４９Ａ、該第１交差トレンチ１４９Ａと平行な第２交差トレンチ１４９Ｂ、及び該第２交差トレンチ１４９Ｂと平行な第３交差トレンチ１４９Ｃが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ１４９Ａ、及び前記第２交差トレンチ１４９Ｂによって第１活性領域１４５Ａが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第２交差トレンチ１４９Ｂ、及び前記第３交差トレンチ１４９Ｃによって第２活性領域１４５Ｂが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第１交差トレンチ１４９Ａ、及び前記第２交差トレンチ１４９Ｂによって第３活性領域１４５Ｃが限定される。前記第３平行トレンチ４１Ｃ、前記第４平行トレンチ４１Ｄ、前記第２交差トレンチ１４９Ｂ、及び前記第３交差トレンチ１４９Ｃによって第４活性領域１４５Ｄが限定される。
【００４８】
第１ワードライン６７Ａ、該第１ワードライン６７Ａと平行な第２ワードライン６７Ｂ、該第２ワードライン６７Ｂと平行な第３ワードライン６７Ｃ、該第３ワードライン６７Ｃと平行な第４ワードライン６７Ｄ、該第４ワードライン６７Ｄと平行な第５ワードライン６７Ｅが提供される。前記第１ワードライン６７Ａは前記第２活性領域１４５Ｂを横切ることができる。前記第２ワードライン６７Ｂは前記第１活性領域１４５Ａ及び前記第２活性領域１４５Ｂを横切ることができる。前記第３ワードライン６７Ｃは前記第１活性領域１４５Ａ及び前記第４活性領域１４５Ｄを横切ることができる。前記第４ワードライン６７Ｄは前記第３活性領域１４５Ｃ及び前記第４活性領域１４５Ｄを横切ることができる。前記第５ワードライン６７Ｅは前記第３活性領域１４５Ｃを横切ることができる。
【００４９】
前記第１活性領域１４５Ａ及び第３活性領域１４５Ｃを横切って前記第１ないし第５ワードライン６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅと交差する、第１ビットライン７５Ａが形成される。前記第１ビットライン７５Ａと平行し、前記第２活性領域１４５Ｂ及び前記第４活性領域１４５Ｄを横切って前記第１ないし第５ワードライン６７Ａ、６７Ｂ、６７Ｃ、６７Ｄ、６７Ｅと交差する第２ビットライン７５Ｂが形成される。前記第１ビットライン７５Ａは前記第１交差トレンチ１４９Ａと前記第２交差トレンチ１４９Ｂとの間に配置されることができる。前記第２ビットライン７５Ｂは前記第２交差トレンチ１４９Ｂと前記第３交差トレンチ１４９Ｃとの間に配置されることができる。
【００５０】
図９は本発明の技術的思想の実施形態による半導体素子の製造方法を説明するためのフローチャート（ｆｌｏｗ  ｃｈａｒｔ）である。
【００５１】
図９を参照すると、半導体基板上に、マスク層を形成し（ステップＳ１０）、前記マスク層をパターニングして多数の予備平行トレンチを形成し（ステップＳ２０）、多数の予備交差トレンチを形成し（ステップＳ３０）、多数の平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈｅｓ）及び多数の交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈｅｓ）によって限定された多数の活性領域を形成し（ステップＳ４０）、素子分離膜、多数のワードライン、多数のビットライン、及び多数のデータ保存要素を形成すること（ステップＳ５０）を含むことができる。
【００５２】
図１０、図１１Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１５Ｄ、及び図１５Ｆは、本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図であり、図１１Ｂ、図１２Ａ、図１３Ｂ、及び図１５Ｂはレイアウトである。図１１Ｃ、図１２Ｂ、図１３Ｃ、図１４Ｂ、図１５Ｃ、図１５Ｅ、及び図１５Ｇは本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための図１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による断面図である。図１５Ｈ、図１５Ｉ、図１５Ｊ、及び図１５Ｋは、図１５Ｂの一部分を詳細に示す拡大図である。
【００５３】
図９及び図１０を参照すると、半導体基板２１上に、第１及び第２マスク層２３、２５が形成される（ステップＳ１０）。本実施形態において、前記半導体基板２１はＤＲＡＭセルアレイ（ＤＲＡＭ  ｃｅｌｌ  ａｒｒａｙ）の一部分とすることができる。
【００５４】
前記半導体基板２１はバルクシリコンウエハまたはＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）ウエハとすることができる。前記半導体基板２１は単結晶半導体を含むことができる。前記第１マスク層２３は前記半導体基板２１の一面を覆うことができる。前記第１マスク層２３は前記半導体基板２１に対してエッチング選択比を有する物質を含むことができる。例えば、前記第１マスク層２３はシリコン酸化物を含むことができる。前記第２マスク層２５は前記第１マスク層２３上を覆うことができる。前記第２マスク層２５は前記第１マスク層２３に対してエッチング選択比を有する物質を含むことができる。例えば、前記第２マスク層２５はポリシリコンを含むことができる。
【００５５】
他の実施形態において、前記第１マスク層２３及び前記第２マスク層２５のそれぞれは２つ以上の積層膜を含むことができる。さらに他の実施形態において、前記第１マスク層２３は省略されることができる。
【００５６】
図９、図１１Ａ、図１１Ｂ、及び図１１Ｃを参照すると、前記第２マスク層２５をパターニングして互いに平行な多数の予備平行トレンチ３１が形成される（ステップＳ２０）。
【００５７】
前記第２マスク層２５のパターニングには、写真工程及びエッチング工程が適用されることができる。例えば、前記第２マスク層２５のパターニングには２回以上多数の写真工程が適用されることができ、前記第２マスク層２５のパターニングには異方性エッチング工程が適用されることができる。前記予備平行トレンチ３１のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記予備平行トレンチ３１は互いに平行するように形成される。前記予備平行トレンチ３１の間の距離は実質的に同一間隔を示すことができる。前記予備平行トレンチ３１のそれぞれは、前記半導体基板２１の側面に対して斜めに整列される。前記予備平行トレンチ３１の底に前記第１マスク層２３が露出される。前記第２マスク層２５は前記予備平行トレンチ３１の間に限定される。
【００５８】
図９、図１２Ａ、及び図１２Ｂを参照すると、前記第２マスク層２５上に上部マスクパターン３３が形成される。前記上部マスクパターン３３は互いに平行な多数の開口部３５を含むことができる。前記開口部３５は前記予備平行トレンチ３１と交差し、前記第２マスク層２５を部分的に露出することができる。
【００５９】
前記開口部３５は２回以上多数の写真工程を用いて形成されることができる。前記開口部３５のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。
【００６０】
図９、図１３Ａ、図１３Ｂ、及び図１３Ｃを参照すると、前記第２マスク層２５をパターニングして互いに平行な多数の予備交差トレンチ３９が形成される（ステップＳ３０）。
【００６１】
前記第２マスク層２５のパターニングには前記上部マスクパターン３３をエッチングマスクとして用いる異方性エッチング工程が適用されることができる。前記予備交差トレンチ３９は前記予備平行トレンチ３１を横切ることができる。前記予備交差トレンチ３９の底に前記第１マスク層２３が露出される。前記予備交差トレンチ３９のそれぞれは直線状ライン（ｓｔｒａｉｇｈｔ  ｌｉｎｅ）とすることができる。前記予備交差トレンチ３９は互いに平行するように形成される。前記予備交差トレンチ３９の間の距離は実質的に同一間隔を示すことができる。前記上部マスクパターン３３を除去して前記第２マスク層２５が露出される。前記第２マスク層２５は前記予備平行トレンチ３１と前記予備交差トレンチ３９との間に限定される。前記予備交差トレンチ３９の間の間隔は前記予備平行トレンチ３１の間の間隔より大きくすることができる。
【００６２】
図９、図１４Ａ、及び図１４Ｂを参照すると、前記第２マスク層２５をエッチングマスクとして用いて前記予備平行トレンチ３１及び前記予備交差トレンチ３９の底に露出された前記第１マスク層２３が除去される。前記第１マスク層２３の除去には、異方性エッチング工程が適用される。前記予備平行トレンチ３１及び前記予備交差トレンチ３９の底に前記半導体基板２１が露出される。前記第１マスク層２３は前記第２マスク層２５と前記半導体基板２１との間に残される。
【００６３】
図９、図１５Ａ、図１５Ｂ、及び図１５Ｃを参照すると、前記第２マスク層２５及び前記第１マスク層２３をエッチングマスクとして用いて前記半導体基板２１をエッチングして平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈｅｓ）４１及び交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈｅｓ）４９が形成される。前記平行トレンチ４１及び前記交差トレンチ４９によって前記半導体基板２１内に多数の活性領域４５が限定される（ステップＳ４０）。
【００６４】
前記平行トレンチ４１及び前記交差トレンチ４９を形成するために異方性エッチング工程が適用されることができる。前記平行トレンチ４１及び前記交差トレンチ４９を形成する間前記第２マスク層２５は除去されることができる。前記平行トレンチ４１及び前記交差トレンチ４９のそれぞれは前記予備平行トレンチ３１及び前記予備交差トレンチ３９の下部に整列される。前記活性領域４５のそれぞれは水平幅より水平長さを長くすることができる。
【００６５】
図９、図１、及び図２を参照すると、素子分離膜６３、多数のワードライン６７、多数のビットライン７５、及び多数のデータ保存要素８５が形成される（ステップＳ５０）。
【００６６】
前記素子分離膜６３は前記平行トレンチ４１及び前記交差トレンチ４９を埋めることができる。前記活性領域４５及び前記素子分離膜６３を横切る前記多数のワードライン６７が形成される。前記ワードライン６７と前記活性領域４５との間にゲート誘電膜６５が形成される。前記ワードライン６７上にキャッピング膜６９が形成される。前記第１マスク層２３が除去される。前記ワードライン６７の両側に隣接した前記活性領域４５内にソース／ドレーン領域７０が形成される。
【００６７】
前記半導体基板２１上を覆う第１層間絶縁膜７１が形成される。前記第１層間絶縁膜７１を貫通して前記ソース／ドレーン領域７０に接続されたビットプラグ７３が形成される。前記第１層間絶縁膜７１上に前記ビットプラグ７３に接続された前記多数のビットライン７５が形成される。該ビットライン７５上にビットキャッピングパターン７７が形成される。前記ビットライン７５及び前記ビットキャッピングパターン７７の側壁上にビットスペーサ７８が形成される。
【００６８】
前記半導体基板２１上を覆う第２層間絶縁膜８１が形成される。前記第２層間絶縁膜８１及び前記第１層間絶縁膜７１を貫通して前記ソース／ドレーン領域７０に接続された埋め込みコンタクトプラグ（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ  ｐｌｕｇｓ）８３が形成される。前記第２層間絶縁膜８１上に前記埋め込みコンタクトプラグ８３と接続された前記多数のデータ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ）８５が形成される。前記データ保存要素８５はストレージノード（ｓｔｏｒａｇｅ  ｎｏｄｅ）または下部電極を含むことができる。
【００６９】
前記平行トレンチ４１及び前記交差トレンチ４９のそれぞれは、上部の幅を下部より大きくまたは小さく形成することができるが、説明を簡単にするために上部の幅が下部と同一である場合を仮定して説明する。前記素子分離膜６３はシリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。例えば、前記素子分離膜６３は前記平行トレンチ４１及び前記交差トレンチ４９の側壁を覆うシリコン酸化膜、前記シリコン酸化膜上のシリコン窒化膜、前記シリコン窒化膜上のシリコン酸化膜を含むことができる。
【００７０】
前記ゲート誘電膜６５は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、高誘電物（ｈｉｇｈ−Ｋ  ｄｉｅｌｅｃｔｒｉｃ）、またはこれらの組合せを含むことができる。前記ワードライン６７は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。前記ワードライン６７は前記活性領域４５の上端より低い位置にも形成される。前記ワードライン６７は前記活性領域４５の側面を部分的に覆うことができる。前記キャッピング膜６９は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記ソース／ドレーン領域７０は前記活性領域４５に不純物を注入して形成されることができる。
【００７１】
前記第１層間絶縁膜７１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記ビットプラグ７３及び前記ビットライン７５は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。前記ビットキャッピングパターン７７は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記ビットスペーサ７８は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。
【００７２】
前記第２層間絶縁膜８１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、またはこれらの組合せのような絶縁物質を含むことができる。前記埋め込みコンタクトプラグ（ｂｕｒｉｅｄ  ｃｏｎｔａｃｔ  ｐｌｕｇｓ）８３は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。前記データ保存要素８５は、金属、金属シリサイド、ポリシリコン、またはこれらの組合せのような導電物質を含むことができる。
【００７３】
図１５Ｄ及び図１５Ｅを参照すると、他の実施形態において前記第２マスク層２５は前記第１マスク層２３上に残される。前記平行トレンチ４１及び前記交差トレンチ４９のそれぞれは、前記予備平行トレンチ３１及び前記予備交差トレンチ３９の下部に整列される。
【００７４】
図１５Ｆ及び図１５Ｇを参照すると、他の実施形態において前記第２マスク層２５及び前記第１マスク層２３をすべて除去して前記活性領域４５が露出される。前記活性領域４５は前記平行トレンチ４１及び前記交差トレンチ４９によって限定される。
【００７５】
図１５Ｈを参照すると、第１平行トレンチ４１Ａ及び該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂが提供される。第１交差トレンチ４９Ａ及び該第１交差トレンチ４９Ａと平行な第２交差トレンチ４９Ｂが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ４９Ａ、及び前記第２交差トレンチ４９Ｂによって活性領域４５が限定される。
【００７６】
前記活性領域４５は第１ないし第４側面Ｓ１、Ｓ２、Ｓ３、Ｓ４を含むことができる。前記第１側面Ｓ１は前記第１平行トレンチ４１Ａによって限定される。前記第２側面Ｓ２は前記第２平行トレンチ４１Ｂによって限定される。前記第３側面Ｓ３は前記第１交差トレンチ４９Ａによって限定される。前記第４側面Ｓ４は前記第２交差トレンチ４９Ｂによって限定される。前記第２側面Ｓ２は前記第１側面Ｓ１と平行することができ、前記第４側面Ｓ４は前記第３側面Ｓ３と平行することができる。前記第１側面Ｓ１は前記第３側面Ｓ３より長くすることができる。例えば、前記第１側面Ｓ１の水平長さは前記第３側面Ｓ３よりも２倍以上とすることができる。前記第２側面Ｓ２及び前記第３側面Ｓ３が当接する領域に前記活性領域４５の第１端（ｆｉｒｓｔ  ｅｎｄ）４５Ｅ１が定義され、前記第１側面Ｓ１及び前記第４側面Ｓ４が当接する領域に前記活性領域４５の第２端（ｓｅｃｏｎｄ  ｅｎｄ）４５Ｅ２が定義される。前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）４５Ｅ２は前記第１端（ｆｉｒｓｔ  ｅｎｄ）４５Ｅ１に対して点対称関係にあるものと解釈されることができる。
【００７７】
前記第２平行トレンチ４１Ｂと前記第１交差トレンチ４９Ａとの間に第２鋭角Θ２が形成される。例えば、前記第２鋭角Θ２は約２８゜とすることができる。前記第２鋭角Θ２は前記第２側面Ｓ２と前記第３側面Ｓ３との間の交角と解釈されることができる。
【００７８】
図１５Ｉを参照すると、第１平行トレンチ４１Ａ、該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂ、該第２平行トレンチ４１Ｂと平行な第３平行トレンチ４１Ｃ、及び該第３平行トレンチ４１Ｃと平行な第４平行トレンチ４１Ｄが提供される。第１交差トレンチ４９Ａ、該第１交差トレンチ４９Ａと平行な第２交差トレンチ４９Ｂ、及び該第２交差トレンチ４９Ｂと平行な第３交差トレンチ４９Ｃが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ４９Ａ、及び前記第２交差トレンチ４９Ｂによって第１活性領域４５Ａが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第１交差トレンチ４９Ａ、及び前記第２交差トレンチ４９Ｂによって第２活性領域４５Ｂが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第３活性領域４５Ｃが限定される。前記第３平行トレンチ４１Ｃ、前記第４平行トレンチ４１Ｄ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第４活性領域４５Ｄが限定される。
【００７９】
図１５Ｊを参照すると、第１平行トレンチ４１Ａ、該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂ、該第２平行トレンチ４１Ｂと平行な第３平行トレンチ４１Ｃ、及び該第３平行トレンチ４１Ｃと平行な第４平行トレンチ４１Ｄが提供される。第１交差トレンチ４９Ａ、該第１交差トレンチ４９Ａと平行な第２交差トレンチ４９Ｂ、該第２交差トレンチ４９Ｂと平行な第３交差トレンチ４９Ｃ、及び該第３交差トレンチ４９Ｃと平行な第４交差トレンチ４９Ｄが提供される。
【００８０】
前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第１活性領域４５Ａが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第１交差トレンチ４９Ａ、及び前記第２交差トレンチ４９Ｂによって第２活性領域４５Ｂが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第３活性領域４５Ｃが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第３交差トレンチ４９Ｃ、及び前記第４交差トレンチ４９Ｄによって第４活性領域４５Ｄが限定される。前記第３平行トレンチ４１Ｃ、前記第４平行トレンチ４１Ｄ、前記第２交差トレンチ４９Ｂ、及び前記第３交差トレンチ４９Ｃによって第５活性領域４５Ｅが限定される。
【００８１】
図１５Ｋを参照すると、第１平行トレンチ４１Ａ、第２平行トレンチ４１Ｂ、第１交差トレンチ４９Ａ、及び第２交差トレンチ４９Ｂによって活性領域４５Ｆが限定される。前記活性領域４５Ｆの側面は、工程ばらつきに起因してアメーバ（ａｍｏｅｂａ）状を示すことができる。
【００８２】
図１６Ａ、図１７、図１８Ａ、図１８Ｃ、及び図１９Ａは、本発明の技術的思想の実施形態による半導体素子の製造方法を説明するための工程段階別の斜視図であって、図１６Ｂ及び図１８Ｂはレイアウトである。図１９Ｂ及び図１９Ｃは図１８Ｂの一部分を詳細に示す拡大図である。
【００８３】
図１６Ａ及び図１６Ｂを参照すると、半導体基板２１上に第１マスク層２３及び第２マスク層２５が形成される。前記第２マスク層２５をパターニングして互いに平行な多数の予備平行トレンチ３１及び互いに平行な多数の予備交差トレンチ１３９が形成される。前記予備交差トレンチ１３９は前記予備平行トレンチ３１を横切ることができる。
【００８４】
図１７を参照すると、前記第２マスク層２５をエッチングマスクとして用いて前記予備平行トレンチ３１及び前記予備交差トレンチ１３９の底に露出された前記第１マスク層２３が除去される。前記第１マスク層２３の除去には異方性エッチング工程が適用されることができる。前記予備平行トレンチ３１及び前記予備交差トレンチ１３９の底に前記半導体基板２１が露出される。前記第１マスク層２３は前記第２マスク層２５と前記半導体基板２１との間に残される。
【００８５】
図１８Ａ及び図１８Ｂを参照すると、前記第２マスク層２５及び前記第１マスク層２３をエッチングマスクとして用いて前記半導体基板２１をエッチングして平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈｅｓ）４１及び交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈｅｓ）１４９が形成される。前記平行トレンチ４１及び前記交差トレンチ１４９によって前記半導体基板２１内に多数の活性領域１４５が限定される。
【００８６】
前記平行トレンチ４１及び前記交差トレンチ１４９を形成するために異方性エッチング工程が適用されることができる。前記平行トレンチ４１及び前記交差トレンチ１４９を形成する間に前記第２マスク層２５も除去される。前記平行トレンチ４１及び前記交差トレンチ１４９のそれぞれは前記予備平行トレンチ３１及び前記予備交差トレンチ１３９の下部に整列される。前記活性領域１４５のそれぞれは水平幅よりも水平長さを長くすることができる。
【００８７】
図６を再び参照すると、前記活性領域１４５を横切る多数のワードライン６７が形成される。前記活性領域１４５及び前記ワードライン６７上を横切る多数のビットライン７５が形成される。前記半導体基板２１上に多数のデータ保存要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔｓ）８５が形成される。前記交差トレンチ１４９は前記ビットライン７５と平行することができる。
【００８８】
図１８Ｃを参照すると、他の実施形態において前記第２マスク層２５は前記第１マスク層２３上に残される。前記平行トレンチ４１及び前記交差トレンチ１４９のそれぞれは前記予備平行トレンチ３１及び前記予備交差トレンチ１３９の下部に整列される。
【００８９】
図１９Ａを参照すると、他の実施形態において前記第２マスク層２５及び前記第１マスク層２３をすべて除去して前記活性領域１４５が露出される。前記活性領域１４５は前記平行トレンチ４１及び前記交差トレンチ１４９によって限定される。
【００９０】
図１９Ｂを参照すると、第１平行トレンチ４１Ａ及び該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂが提供される。第１交差トレンチ１４９Ａ及び該第１交差トレンチ１４９Ａと平行な第２交差トレンチ１４９Ｂが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ１４９Ａ、及び前記第２交差トレンチ１４９Ｂによって活性領域１４５が限定される。
【００９１】
前記活性領域１４５は第１ないし第４側面Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４を含むことができる。前記第１側面Ｓ１１は前記第１平行トレンチ４１Ａによって限定される。前記第２側面Ｓ１２は前記第２平行トレンチ４１Ｂによって限定される。前記第３側面Ｓ１３は前記第１交差トレンチ１４９Ａによって限定される。前記第４側面Ｓ１４は前記第２交差トレンチ１４９Ｂによって限定される。前記第２側面Ｓ１２は前記第１側面Ｓ１１と平行することができ、前記第４側面Ｓ１４は前記第３側面Ｓ１３と平行することができる。前記第１側面Ｓ１１は前記第３側面Ｓ１３より長くすることができる。前記第１側面Ｓ１１及び前記第４側面Ｓ１４が当接する領域に前記活性領域１４５の第１端（ｆｉｒｓｔｅｎｄ）１４５Ｅ１が定義され、前記第２側面Ｓ１２及び前記第３側面Ｓ１３が当接する領域に前記活性領域１４５の第２端（ｓｅｃｏｎｄ  ｅｎｄ）；１４５Ｅ２が定義される。前記第２端（ｓｅｃｏｎｄ  ｅｎｄ）１４５Ｅ２は前記第１端（ｆｉｒｓｔ  ｅｎｄ）１４５Ｅ１に対して点対称関係にあるものと解釈されることができる。
【００９２】
前記第１平行トレンチ４１Ａと前記第２交差トレンチ１４９Ｂとの間に第２鋭角Θ２が形成される。例えば、前記第２鋭角Θ２は約２１゜とすることができる。前記第２鋭角Θ２は前記第１側面Ｓ１１と前記第４側面Ｓ１４との間の交角と解釈されることができる。
【００９３】
図１９Ｃを参照すると、第１平行トレンチ４１Ａ、該第１平行トレンチ４１Ａと平行な第２平行トレンチ４１Ｂ、該第２平行トレンチ４１Ｂと平行な第３平行トレンチ４１Ｃ、及び該第３平行トレンチ４１Ｃと平行な第４平行トレンチ４１Ｄが提供される。第１交差トレンチ１４９Ａ、該第１交差トレンチ１４９Ａと平行な第２交差トレンチ１４９Ｂ、及び該第２交差トレンチ１４９Ｂと平行な第３交差トレンチ１４９Ｃが提供される。前記第１平行トレンチ４１Ａ、前記第２平行トレンチ４１Ｂ、前記第１交差トレンチ１４９Ａ、及び前記第２交差トレンチ１４９Ｂによって第１活性領域１４５Ａが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第２交差トレンチ１４９Ｂ、及び前記第３交差トレンチ１４９Ｃによって第２活性領域１４５Ｂが限定される。前記第２平行トレンチ４１Ｂ、前記第３平行トレンチ４１Ｃ、前記第１交差トレンチ１４９Ａ、及び前記第２交差トレンチ１４９Ｂによって第３活性領域１４５Ｃが限定される。前記第３平行トレンチ４１Ｃ、前記第４平行トレンチ４１Ｄ、前記第２交差トレンチ１４９Ｂ、及び前記第３交差トレンチ１４９Ｃによって第４活性領域１４５Ｄが限定される。
【００９４】
図２０は、本発明の技術的思想の実施形態による半導体モジュールを説明するためのレイアウトである。
【００９５】
図２０を参照すると、本発明の技術的思想の実施形態による半導体モジュールは、モジュール基板２０１、複数の半導体パッケージ２０７、及び制御チップパッケージ２０３を含むことができる。前記モジュール基板２０１に入出力端子２０５が形成される。前記半導体パッケージ２０７及び前記制御チップパッケージ２０３のうちの少なくとも一つは図１ないし図１９Ｃを参照して説明したものと類似の構成を有することができる。例えば、前記活性領域（図１の４５）及び前記ビットライン（図１の７５）は、前記半導体パッケージ２０７及び／または前記制御チップパッケージ２０３の内部に形成されることができ、前記入出力端子２０５に電気的に接続されることができる。前記活性領域４５及び前記ビットライン７５の構成によって前記半導体モジュールは従来に比べて優れた電気的特性を示すことができる。
【００９６】
前記半導体パッケージ２０７及び前記制御チップパッケージ２０３は前記モジュール基板２０１に装着されることができる。前記半導体パッケージ２０７及び前記制御チップパッケージ２０３は前記入出力端子２０５に電気的に直列または並列接続されることができる。
【００９７】
前記制御チップパッケージ２０３は省略されることができる。前記半導体パッケージ２０７は、ＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、及びＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような揮発性メモリチップ、フラッシュメモリ（ｆｌａｓｈ  ｍｅｍｏｒｙ）、相変化メモリ（ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、及びＲＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のような不揮発性メモリチップ、またはこれらの組合せを含むことができる。本発明の実施形態による半導体モジュールはメモリモジュールとすることができる。
【００９８】
図２１は、本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つを含むメモリカード２２００を概念的に示す図である。
【００９９】
図２１を参照すると、本発明の技術的思想の実施形態によるメモリカード２２００は、メモリカード基板２２１０上に実装されたマイクロプロセッサ２２２０及び複数の半導体パッケージ２２３０を含むことができる。前記マイクロプロセッサ２２２０及び前記半導体パッケージ２２３０のうちの少なくとも一つは図１ないし図１９Ｃを参照して説明したものと類似の構成を含むことができる。例えば、前記活性領域（図１の４５）及び前記ビットライン（図１の７５）は、前記半導体パッケージ２２３０及び／または前記マイクロプロセッサ２２２０の内部に形成される。メモリカード基板２２１０の少なくとも一辺には入出力ターミナル２２４０が配置されることができる。
【０１００】
図２２は、本発明の技術的思想の実施形態による電子装置の斜視図である。
【０１０１】
図２２を参照すると、図１ないし図１９Ｃを参照して説明したものと類似の半導体素子は、携帯電話１９００、ネットパソコン、ノートパソコン、またはタブレットＰＣのような電子システムに有用に適用されることができる。例えば、図１ないし図１９Ｃを参照して説明したものと類似の半導体素子は前記携帯電話１９００内のメインボードに搭載されることができる。さらに、図１ないし図１９Ｃを参照して説明したものと類似の半導体素子は、外装型メモリカードのような拡張装置として提供され、前記携帯電話１９００に接続して用いることができる。
【０１０２】
前記携帯電話１９００はタブレットＰＣと理解することができる。さらに、本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つはタブレットＰＣの他にも、ノートパソコンのような携帯用コンピュータ、ｍｐｅｇ−１オーディオレイヤ３（ＭＰ３）プレーヤ、ＭＰ４プレーヤ、ナビゲーション機器、ソリッドステートディスク（ＳＳＤ）、デスクトップパソコン、自動車及び家庭用家電製品に用いることができる。
【０１０３】
図２３は、本発明の技術的思想の実施形態による電子装置のシステムブロック図である。
【０１０４】
図２３を参照すると、図１ないし図１９Ｃを参照して説明したものと類似の半導体素子は、電子システム２１００に適用されることができる。前記電子システム２１００は、ボディ（Ｂｏｄｙ）２１１０、マイクロプロセッサ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｏｒ）２１２０、パワー（Ｐｏｗｅｒ）２１３０、機能ユニット（Ｆｕｎｃｔｉｏｎ  Ｕｎｉｔ）２１４０、及びディスプレイコントローラ（Ｄｉｓｐｌａｙ  Ｃｏｎｔｒｏｌｌｅｒ）２１５０を含むことができる。前記ボディ２１１０は、印刷回路基板（ＰＣＢ）に形成されたマザーボード（Ｍｏｔｈｅｒ  Ｂｏａｒｄ）とすることができる。前記マイクロプロセッサ２１２０、前記パワー２１３０、前記機能ユニット２１４０、及び前記ディスプレイコントローラ２１５０は前記ボディ２１１０に装着されることができる。前記ボディ２１１０の内部あるいは該ボディ２１１０の外部にディスプレイ２１６０が配置されることができる。例えば、前記ディスプレイ２１６０は、前記ボディ２１１０の表面に配置されて前記ディスプレイコントローラ２１５０によって処理されたイメージを表示することができる。
【０１０５】
前記パワー２１３０は、外部バッテリなどから所定電圧を印加され、要求される電圧レベルに分けて前記マイクロプロセッサ２１２０、前記機能ユニット２１４０、前記ディスプレイコントローラ２１５０などに供給する役割をする。前記マイクロプロセッサ２１２０は、前記パワー２１３０から電圧を印加され、前記機能ユニット２１４０と前記ディスプレイ２１６０を制御することができる。前記機能ユニット２１４０は多様な電子システム２１００の機能を行うことができる。例えば、前記電子システム２１００が携帯電話の場合、前記機能ユニット２１４０はダイヤリング、または外部装置（Ｅｘｔｅｒｎａｌ  Ａｐｐａｒａｔｕｓ）２１７０との交信によって前記ディスプレイ２１６０への映像出力、スピーカへの音声出力などのような携帯電話機能を行うことができる多くの構成要素を含むことができ、カメラが装着された場合にはカメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）の役割もする。
【０１０６】
応用実施形態において、前記電子システム２１００が容量拡張のためにメモリカードなどに接続された場合、前記機能ユニット２１４０はメモリカードコントローラとすることができる。前記機能ユニット２１４０は有線あるいは無線の通信ユニット（Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｕｎｉｔ）２１８０を介して前記外部装置２１７０と信号を交信することができる。さらに、前記電子システム２１００が機能拡張のために、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）などを必要とする場合、前記機能ユニット２１４０はインターフェースコントローラ（Ｉｎｔｅｒｆａｃｅ  Ｃｏｎｔｒｏｌｌｅｒ）の役割をする。これに加えて、前記機能ユニット２１４０は大容量保存装置を含むことができる。
【０１０７】
図１ないし図１９Ｃを参照して説明したものと類似の半導体素子は、前記機能ユニット２１４０または前記マイクロプロセッサ２１２０に適用されることができる。例えば、前記機能ユニット２１４０は前記活性領域４５及び前記ビットライン７５を含むことができる。前記機能ユニット２１４０は前記活性領域４５及び前記ビットライン７５の構成によって従来に比べて優れた電気的特性を示すことができる。
【０１０８】
図２４は、本発明の技術的思想が適用された実施形態による半導体素子のうちの少なくとも一つを含む他の電子システム２４００を概略的に示すブロック図である。
【０１０９】
図２４を参照すると、電子システム２４００は本発明の技術的思想の多様な実施形態による半導体素子のうちの少なくとも一つを含むことができる。電子システム２４００はモバイル機器またはコンピュータを製造するために用いられる。例えば、電子システム２４００はメモリ２４１２、バス２４２０を介してデータ通信を行うマイクロプロセッサ２４１４、ＲＡＭ２４１６、及びユーザインターフェース２４１８を含むことができる。前記マイクロプロセッサ２４１４は，前記電子システム２４００をコントロールすることができる。前記ＲＡＭ２４１６は前記マイクロプロセッサ２４１４の動作メモリとして用いられる。例えば、前記マイクロプロセッサ２４１４または前記ＲＡＭ２４１６は本発明の実施形態による半導体素子のうちの少なくとも一つを含むことができる。前記マイクロプロセッサ２４１４、前記ＲＡＭ２４１６及び／または他の構成要素は単一パッケージ内に組み立てられることができる。前記ユーザインターフェース２４１８は、前記電子システム２４００にデータを入力するかまたは前記電子システム２４００からデータを出力するために用いられる。前記メモリ２４１２は前記マイクロプロセッサ２４１４の動作用コード、前記マイクロプロセッサ２４１４により処理されたデータ、または外部入力データを保存することができる。前記メモリ２４１２はコントローラ及びメモリ素子を含むことができる。
【０１１０】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと解される。
【符号の説明】
【０１１１】
２１  半導体基板、
２３、２５  マスク層、
３３  上部マスクパターン、
４１  平行トレンチ（ｐａｒａｌｌｅｌ−ｔｒｅｎｃｈ）、
４５、１４５  活性領域、
４９、１４９  交差トレンチ（ｉｎｔｅｒｓｅｃｔ−ｔｒｅｎｃｈ）、
６３  素子分離膜、
６５  ゲート誘電膜、
６７  ワードライン、
６９  キャッピング膜、
７０  ソース／ドレーン領域、
７１、８１  層間絶縁膜、
７３  ビットプラグ、
７５  ビットライン、
７７  ビットキャッピングパターン、
７８  ビットスペーサ、
８３  埋め込みコンタクトプラグ、
８５  データ保存要素、
２０１  モジュール基板、
２０３  制御チップパッケージ、
２０５  入出力端子、
２０７  半導体パッケージ、
１９００  携帯電話、
２１００  電子システム、
２１１０  ボディ、
２１２０  マイクロプロセッサ、
２１３０  パワー、
２１４０  機能ユニット、
２１５０  ディスプレイコントローラ、
２１６０  ディスプレイ、
２１７０  外部装置、
２１８０  通信ユニット、
２２００  メモリカード、
２２１０  メモリカード基板、
２２２０  マイクロプロセッサ、
２２３０  半導体パッケージ、
２２４０  入出力ターミナル、
２４００  電子システム、
２４１２  メモリ、
２４１４  マイクロプロセッサ、
２４１６  ＲＡＭ、
２４１８  ユーザインターフェース、
２４２０  バス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１５Ｅ】
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【図１５Ｆ】
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【図１５Ｇ】
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【図１５Ｈ】
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【図１５Ｉ】
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【図１５Ｊ】
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【図１５Ｋ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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