(57)【要約】      （修正有）【課題】通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができるＳＲＡＭ−ＰＵＦを提供する。【解決手段】揮発性メモリ（ＳＲＡＭ）２と、そのＳＲＡＭ２から読み出した、物理的特性によって決まる固定値に基づく認証処理を行う情報処理回路３と、そのＳＲＡＭ２を初期化する固定値生成処理が可能な固定値生成処理制御回路４を備える認証回路を、以下のように構成する。固定値生成処理は、ＳＲＡＭ２に保持される情報を揮発させ、その後、ＳＲＡＭ２に保持される情報を、物理的特性によって決まる固定値に固定する処理である。情報処理回路３は、固定値生成制御回路に対して前記固定値生成処理を開始させ、その完了後にＳＲＡＭから固定値を読み出し、読み出した固定値に基づいて認証処理を実行する。【選択図】図１
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【特許請求の範囲】
【請求項１】
揮発性メモリと、前記揮発性メモリから読み出した、物理的特性によって決まる固定値に基づく認証処理を実行可能な情報処理回路と、前記揮発性メモリに前記固定値を発生させる固定値生成処理を実行可能な固定値生成制御回路を備え、
前記固定値生成処理は、前記揮発性メモリに保持される情報を揮発させ、その後、前記揮発性メモリに保持される情報を、物理的特性によって決まる値に固定することにより前記固定値を発生する処理であり、
前記情報処理回路は、前記固定値生成制御回路に対して前記固定値生成処理を開始させ、前記固定値生成処理の完了後に前記揮発性メモリから前記固定値を読み出し、前記固定値に基づいて前記認証処理を実行可能に構成される、認証回路。
【請求項２】
請求項１において、前記固定値生成制御回路は、オン／オフすることにより第１電源線と前記揮発性メモリに電源を供給する第２電源線とを導通／遮断する第１電源スイッチと、オン／オフすることにより前記第２電源線を接地線に短絡または開放する第２電源スイッチを備え、
前記情報処理回路は、前記固定値生成制御回路に対して、前記第１電源スイッチをオフし前記第２電源スイッチをオンすることにより、前記固定値生成処理を開始させ、前記揮発性メモリ内に保持される情報が揮発するための所定期間後に、前記第２電源スイッチをオフし前記第１電源スイッチをオンし、前記揮発性メモリ内に前記固定値が保持されるための所定期間後に、前記揮発性メモリから前記固定値を読み出して前記認証処理を実行可能に構成される、認証回路。
【請求項３】
請求項２において、前記固定値生成制御回路は、前記第２電源線と前記接地線の間に接続されるキャパシタを備える、認証回路。
【請求項４】
請求項３において、前記キャパシタがトリミング可能に構成される、認証回路。
【請求項５】
請求項２において、前記固定値生成制御回路は、前記第１電源スイッチと前記第２電源スイッチを制御する電源制御信号と、前記電源制御信号と接地線の間に接続されるキャパシタを備える、認証回路。
【請求項６】
請求項２において、前記固定値生成制御回路は、前記第１電源スイッチと前記第２電源スイッチを制御する電源制御信号と、前記第１電源スイッチを制御する第１制御信号と前記第２電源スイッチを制御する第２制御信号と、前記第１電源スイッチと前記第２電源スイッチが同時にオンになる期間をなくすための、前記第１制御信号と前記第２制御信号を前記電源制御信号に基づいて生成するグリッチ除去回路とを備える、認証回路。
【請求項７】
請求項２において、外部から電源が供給される第１レギュレータと第２レギュレータを備え、前記第１レギュレータは前記第１電源線とは異なる第４電源線を出力して前記情報処理回路に供給し、前記第２レギュレータは前記第１電源線に電源を出力する、認証回路。
【請求項８】
請求項２において、外部から電源が供給される第１レギュレータを備え、前記第１レギュレータは前記第１電源線とは異なる第４電源線を出力して前記情報処理回路に供給し、前記第１電源線には、外部から入力される第３電源線が接続される、認証回路。
【請求項９】
請求項１において、前記揮発性メモリがＳＲＡＭである、認証回路。
【請求項１０】
請求項９において、前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と１対のビット線対が交差する箇所ごとにそれぞれ１個のメモリセルを備え、前記メモリセルは、２個の記憶ノードで互いの出力が他の入力に接続される１対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記ワード線を活性化させて前記トランスファゲートを導通させ、前記ビット線対を短絡することにより前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。
【請求項１１】
請求項１０において、前記固定値生成制御回路は、前記固定値生成処理において短絡された前記ビット線対に所定の電位レベルを印加する回路をさらに備える、認証回路。
【請求項１２】
請求項９において、前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と１対のビット線対が交差する箇所ごとにそれぞれ１個のメモリセルを備え、前記メモリセルは、２個の記憶ノードで互いの出力が他の入力に接続される１対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記揮発性メモリに含まれる複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、前記２個の記憶ノードのそれぞれを接地することにより、前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。
【請求項１３】
請求項９において、前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と１対のビット線対が交差する箇所ごとにそれぞれ１個のメモリセルを備え、前記メモリセルは、２個の記憶ノードで互いの出力が他の入力に接続される１対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記揮発性メモリに含まれる複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、前記２個の記憶ノードを短絡することにより、前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。
【請求項１４】
請求項１において、前記固定値生成制御回路は、オン／オフすることにより第１電源線と前記揮発性メモリに電源を供給する第２電源線とを導通／遮断する第１電源スイッチと、オン／オフすることにより前記第２電源線を接地線に短絡または開放する第２電源スイッチを備え、
前記情報処理回路は、前記固定値生成制御回路に対して、前記第１電源スイッチをオフし前記第２電源スイッチをオンすることにより、前記固定値生成処理を開始させ、前記揮発性メモリ内に保持される情報が揮発するための所定期間後に、前記第２電源スイッチをオフし前記第１電源スイッチをオンし、前記揮発性メモリ内に前記固定値が保持されるための所定期間後に、前記揮発性メモリから前記固定値を読み出して前記認証処理を実行し、
前記揮発性メモリは、複数のワード線と直交する複数対のビット線と、ワード線と１対のビット線対が交差する箇所ごとにそれぞれ１個のメモリセルを備え、前記メモリセルは、２個の記憶ノードで互いの出力が他の入力に接続される１対のインバータからなる記憶素子と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲートとを含んで構成され、
前記固定値生成制御回路は、前記固定値生成処理において、前記ワード線を活性化させて前記トランスファゲートを導通させ、前記ビット線対を短絡することにより前記記憶素子に保持される情報を揮発させることができる回路を備える、認証回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物理的特性によって決まる固定値に基づく認証処理を実行する認証回路に関し、特に揮発性メモリの初期化に好適に利用できるものである。
【背景技術】
【０００２】
真正の個体であることを認証するために、製造ばらつきなどの個体ごとに固有の物理的特性によって決まる固有値を、複製困難な関数値として利用する、ＰＵＦ（Physically Unclonable Function）と呼ばれる技術が注目されている。特許文献１には、チャレンジ（入力）に対してレスポンス（出力）が生成されるときに、電力波形、電磁波形、処理時間などの動作の特徴を表すパラメータを抽出して利用するＰＵＦが開示されている。
【０００３】
半導体素子では、ランダムロジックの信号伝搬遅延を利用するもの、リングオシレータの発振周波数のばらつきを利用するもの、ＳＲＡＭ（Static Random Access Memory）など揮発性メモリの初期値を利用するものなどがあり、例えばマイコンの識別用の固有データとして利用することができる。ＰＵＦには、同じ装置の異なる個体からは必ず異なる値が生成される、拡散性が求められると同時に、同じ装置の同じ個体からは必ず同じ値が生成される、安定性が求められる。
【０００４】
ＳＲＡＭの初期値を固有値として利用するＰＵＦ（以下、ＳＲＡＭ−ＰＵＦと呼ぶ。）は、一般のＳＲＡＭにおいて、電源投入時にメモリセルを初期化する回路手段が備えられていない場合に、電源投入直後のメモリセルに記憶されるデータが、メモリセルを構成する素子の特性ばらつきなどにより個体ごとに偏り、固有の値（偏りデータ）となる事を利用した技術である。ＳＲＡＭ−ＰＵＦでは、十分なビット数のデータを偏りデータとすることにより拡散性を担保し、温度依存性などにより安定性を欠くビットは、マスクあるいは誤り訂正（ＥＣＣ；Error Correction Code）により安定性を確保している。
【０００５】
特許文献２には、メモリマットと周辺回路のそれぞれに電源供給を制御する電源スイッチを設けた半導体記憶装置が開示されている。
【０００６】
特許文献３には、電源投入後、内部電位を常に一定期間で安定的に生成する回路を備えた半導体集積回路が開示されている。電源遮断後の特定ノードに残留電荷があると、次に外部電源を投入する際に、その特定ノードの電位の確定に悪影響を及ぼすことを指摘する。初期化制御信号によって一定期間、内部電源ノードを接地電位に固定する回路が開示されている。内部電源ノードが残留電荷を問題とする上記特定ノードである場合に、残留電荷を強制的に引き抜くことができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１９８３１７号公報
【特許文献２】特開２０１１−１２３９７０号公報
【特許文献３】特開２００２−２０８８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１、２及び３について本発明者が検討した結果、以下のような新たな課題があることがわかった。
【０００９】
ＳＲＡＭ−ＰＵＦでは、正しい偏りデータを安定して生成するために、上述のようにマスクあるいはＥＣＣを採用しているが、これでは十分ではないことがわかった。即ち、ＳＲＡＭへの電源投入時の電源線の立上り波形によって、必ずしも正しい偏りデータが安定して生成されないことがわかった。電源の立上り時間が非常に長い場合、短い場合の他、特に、一旦生成された偏りデータが、電源が立上った後のノイズにより、変化してしまうという問題があることがわかった。最初の電源立ち上げで正しい偏りデータが生成されても、ノイズによって一旦失われ、再度電源が立上った時には、異なる偏りデータ生成される場合がある。これは、正しい偏りデータが、ＳＲＡＭの内部ノード全てが完全に電荷を保持していない状態からの電源立ち上げがされたときに生成されるデータ（固有値）であるのに対し、再度電源が立上る時には、ＳＲＡＭの一部の内部ノードに電荷がばらつきをもって残留している状態からの電源立ち上げとなることが原因であることが分かった。
【００１０】
さらに、装置の電源投入時以降、通常動作を開始した後でも、不特定のタイミングで認証を求められるアプリケーションがあることがわかった。この場合に、上記の問題があるため、電源投入時に生成された正しい偏りデータを、別の安定な記憶装置に転送して保持しておくことが可能であれば、再度電源を立ち上げて改めて偏りデータを生成する必要はなくなる。しかし、生成した正しい偏りデータを長時間保持していると、外部からの攻撃によってその値が読み出され、その値を使ってＳＲＡＭ−ＰＵＦを備えた装置が不正に複製される危険が生じる。したがって、装置が通常動作を開始した後の不特定のタイミングで認証を求められる場合には、電源の再立ち上げによらなければ、同じ初期値を得ることができないという問題があることを見出した。
【００１１】
特許文献２に記載される、電源スイッチを備えるＳＲＡＭにおいても、最初の電源立ち上げで正しい偏りデータが生成された後、ノイズによって一旦失われた場合には、再度電源が立上った時に異なる偏りデータが生成される問題は、同様に存在する。
【００１２】
特許文献３に記載される回路は、残留電荷の存在が問題となる特定ノードごとに、スイッチとして動作するトランジスタを設け、初期化制御信号によって一定期間、内部電源ノードを接地電位に設定する。
【００１３】
特許文献１〜３には、ＳＲＡＭのメモリセルに残留電荷が残る問題は指摘されていない。残留電荷は、一般に接地電位に対して電流経路のない、高インピーダンスのノードで問題になる。ＳＲＡＭなどの揮発性メモリは、一般に電源遮断によって、保持するデータが完全に揮発する。例えば、２個のインバータをクロスカップルしたメモリセルでは、クロスカップルされていることによって、２状態を安定に取り得る双安定回路であり、安定状態ではインバータの出力である記憶ノードは低インピーダンスとなっている。したがって、ＳＲＡＭなどの揮発性メモリのメモリセルの記憶ノードが、残留電荷が問題となる、特許文献３にいうところの特定ノードの一種であるとは考えられていない。
【００１４】
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
一実施の形態によれば、下記の通りである。
【００１６】
すなわち、揮発性メモリと、その揮発性メモリから読み出した、物理的特性によって決まる固定値に基づく認証処理を行う情報処理回路と、その揮発性メモリを初期化する固定値生成処理が可能な固定値生成制御回路を備える認証回路を、以下のように構成する。固定値生成処理は、揮発性メモリに保持される情報を揮発させ、その後、揮発性メモリに保持される情報を、物理的特性によって決まる固定値に固定する処理である。情報処理回路は、固定値生成制御回路に対して前記固定値生成処理を開始させ、その完了後に揮発性メモリから固定値を読み出し、読み出した固定値に基づいて認証処理を実行することができる回路である。
【発明の効果】
【００１７】
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
【００１８】
すなわち、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、実施形態１に係る認証回路のブロック図である。
【図２】図２は、実施形態２に係る認証回路のブロック図である。
【図３】図３は、実施形態２に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の構成例を示す回路図である。
【図４】図４は、実施形態２に係る認証回路の動作例を表すタイミングチャートである。
【図５】図５は、実施形態３に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の一構成例を示す回路図である。
【図６】図６は、実施形態３に係る認証回路の動作例を表すタイミングチャートである。
【図７】図７は、実施形態３に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の別の構成例を示す回路図である。
【図８】図８は、実施形態４に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の一構成例を示す回路図である。
【図９】図９は、実施形態５に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の別の構成例を示す回路図である。
【図１０】図１０は、電源スイッチの制御信号線に挿入したグリッチ除去回路の動作例を表すタイミングチャートである。
【図１１】図１１は、実施形態６に係る認証回路の一構成例を示すブロック図である。
【図１２】図１２は、実施形態６に係る認証回路の他の構成例を示すブロック図である。
【図１３】図１３は、実施形態７に係る認証回路のブロック図である。
【図１４】図１４は、実施形態７に係る認証回路に搭載される、ＳＲＡＭ制御回路（固定値生成制御回路）の一構成例を示す回路図である。
【図１５】図１５は、実施形態７に係る認証回路に搭載される、ＳＲＡＭ制御回路（固定値生成制御回路）の別の構成例を示す回路図である。
【図１６】図１６は、実施形態７に係る認証回路の動作例を表すタイミングチャートである。
【図１７】図１７は、実施形態８に係る認証回路のブロック図である。
【図１８】図１８は、実施形態８に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の一構成例を示す回路図である。
【図１９】図１９は、実施形態８に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の別の構成例を示す回路図である。
【発明を実施するための形態】
【００２０】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２１】
〔１〕＜固定値生成制御回路を備えた揮発性メモリによるＰＵＦ＞
揮発性メモリ（２）と、前記揮発性メモリから読み出した、物理的特性によって決まる固定値に基づく認証処理を実行可能な情報処理回路（３）と、前記揮発性メモリに前記固定値を発生させる固定値生成処理を実行可能な固定値生成制御回路（４）を備える認証回路（１）であって、以下のように構成される。
【００２２】
前記固定値生成処理は、前記揮発性メモリに保持される情報を揮発させ、その後、前記揮発性メモリに保持される情報を、物理的特性によって決まる値に固定することにより前記固定値を発生する処理である。
【００２３】
前記情報処理回路は、前記固定値生成制御回路に対して前記固定値生成処理を開始させ、前記固定値生成処理の完了後に前記揮発性メモリから前記固定値を読み出し、前記固定値に基づいて前記認証処理を実行可能に構成される。
【００２４】
これにより、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。
【００２５】
〔２〕＜電源スイッチ（オン／オフ＋シャント）＞
項１において、前記固定値生成制御回路は、オン／オフすることにより第１電源線（Ｖｄｄ１）と前記揮発性メモリに電源を供給する第２電源線（Ｖｄｄ２）とを導通／遮断する第１電源スイッチ（８＿１）と、オン／オフすることにより前記第２電源線を接地線（ＶＳＳ）に短絡または開放する第２電源スイッチ（８＿２）を備える。
【００２６】
前記情報処理回路は、以下の動作を実行可能に構成される。前記固定値生成制御回路に対して、前記第１電源スイッチをオフし前記第２電源スイッチをオンすることにより、前記固定値生成処理を開始させる。その後、前記揮発性メモリ内に保持される情報が揮発するための所定期間後に、前記第２電源スイッチをオフし前記第１電源スイッチをオンする。その後、前記揮発性メモリ内に前記固定値が保持されるための所定期間後に、前記揮発性メモリから前記固定値を読み出して前記認証処理を実行する。
【００２７】
これにより、揮発性メモリ内の残留電荷を高速に引き抜いて、揮発性メモリを確実に初期化し、正しい偏りデータを、何度でも安定して生成することができる。
【００２８】
〔３〕＜電源線（Ｖｄｄ２）にキャパシタ＞
項２において、前記固定値生成制御回路は、前記第２電源線と前記接地線の間に接続されるキャパシタ（９＿１）を備える。
【００２９】
これにより、揮発性メモリの電源線（第２電源線）における寄生容量のばらつきを緩和し、電源立ち上げに要する時間のばらつきを小さくすることができる。
【００３０】
〔４〕＜電源線（Ｖｄｄ２）のキャパシタのトリミング＞
項３において、前記キャパシタがトリミング可能に構成される。
【００３１】
これにより、揮発性メモリの電源線（第２電源線）における寄生容量のばらつきをさらに抑え、電源立ち上げに要する時間のばらつきをさらに小さく抑えることができる。
【００３２】
〔５〕＜電源スイッチの制御信号線にキャパシタ＞
項２において、前記固定値生成制御回路は、前記第１電源スイッチと前記第２電源スイッチを制御する電源制御信号（ＳｉｇＳ）と、前記電源制御信号と接地線の間に接続されるキャパシタ（９＿２）を備える。
【００３３】
これにより、第２電源線に付加するキャパシタよりも小さい容量のキャパシタを使って、揮発性メモリの電源線（第２電源線）における寄生容量のばらつきを緩和し、電源立ち上げに要する時間のばらつきを小さくすることができる。
【００３４】
〔６〕＜電源スイッチの制御信号線にグリッチ除去回路＞
項２において、前記固定値生成制御回路は、前記第１電源スイッチと前記第２電源スイッチを制御する電源制御信号（Ｓｉｇ１）と、前記第１電源スイッチを制御する第１制御信号（Ｓｉｇ１＿２）と前記第２電源スイッチを制御する第２制御信号（Ｓｉｇ１＿１）とを備える。前記固定値生成制御回路は、さらに、前記第１電源スイッチと前記第２電源スイッチが同時にオンになる期間をなくすための、前記第１制御信号と前記第２制御信号を前記電源制御信号に基づいて生成するグリッチ除去回路（１２）とを備える。
【００３５】
これにより、電源Ｖｄｄ２のオン／オフ制御の際に、第１電源スイッチと第２電源スイッチを通して過渡的に流れる貫通電流の発生を抑えることができる。
【００３６】
〔７〕＜揮発性メモリと情報処理回路の電源レギュレータを分離＞
項２において、外部（Ｖｃｃ）から電源が供給される第１レギュレータ（６＿１）と第２レギュレータ（６＿２）を備え、前記第１レギュレータは前記第１電源線とは異なる第４電源線（Ｖｄｄ４）を出力して前記情報処理回路に供給し、前記第２レギュレータは前記第１電源線に電源を出力する。
【００３７】
これにより、情報処理回路の電源と揮発性メモリの電源が分離され、情報処理回路の電源線に重畳されるノイズが、揮発性メモリの電源線に伝搬することを防ぐことができる。
【００３８】
〔８〕＜揮発性メモリ用の電源（Ｖｄｄ１）を外部から供給＞
項２において、外部（Ｖｃｃ）から電源が供給される第１レギュレータ（６＿１）を備え、前記第１レギュレータは前記第１電源線とは異なる第４電源線（Ｖｄｄ４）を出力して前記情報処理回路に供給し、前記第１電源線（Ｖｄｄ１）には、外部（Ｖｃｃとは異なる）から入力される第３電源線（Ｖｄｄ３）が接続される。
【００３９】
これにより、情報処理回路の電源と揮発性メモリの電源が分離され、情報処理回路の電源線に重畳されるノイズが、揮発性メモリの電源線に伝搬することを防ぐことができ、さらに、使用するレギュレータの数を少なくすることができる。
【００４０】
〔９〕＜揮発性メモリはＳＲＡＭ＞
項１から項８のうちのいずれか１項において、前記揮発性メモリがＳＲＡＭである。
【００４１】
これにより、ＳＲＡＭを利用したＰＵＦを実現することができる。ＳＲＡＭは認証後、認証に用いた領域を含む全ての領域を、通常のＳＲＡＭとして使用することができる。
【００４２】
〔１０〕＜ＳＲＡＭのＢＬと／ＢＬを短絡する初期化＞
項９において、前記揮発性メモリは、複数のワード線（ＷＬ）と直交する複数対のビット線（ＢＬと／ＢＬ）と、ワード線（ＷＬ）と１対のビット線対（ＢＬと／ＢＬ）が交差する箇所ごとにそれぞれ１個のメモリセル（２１）を備える。前記メモリセルは、２個の記憶ノード（ＮＭ１、ＮＭ２）で互いの出力が他の入力に接続される１対のインバータからなる記憶素子（２４）と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲート（２５＿１、２５＿２）とを含んで構成される。
【００４３】
前記固定値生成制御回路は、前記固定値生成処理において、前記ワード線を活性化させて前記トランスファゲートを導通させ、前記ビット線対を短絡することにより前記記憶素子に保持される情報を揮発させることができる回路を備える。
【００４４】
これにより、ＳＲＡＭは、安定的に同じ偏りデータを固定値として生成することができ、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。このとき、メモリセルのセル面積を増大させる必要がない。さらに、電源を遮断して残留電荷を引き抜くよりも、短時間で固定値を生成することができる。ここで、生成される固定値は、電源投入時の初期値と同じとは限らない。
【００４５】
〔１１〕＜短絡したＢＬと／ＢＬを中間電位（例えばVdd/2）に初期化＞
項１０において、前記固定値生成制御回路は、前記固定値生成処理において短絡された前記ビット線対に所定の電位レベルを印加する回路（１３）をさらに備える。
【００４６】
これにより、さらに安定的に、正しい偏りデータ（固定値）を生成することができる。
【００４７】
〔１２〕＜記憶ノードを直接接地する初期化＞
項９において、前記揮発性メモリは、複数のワード線（ＷＬ）と直交する複数対のビット線（ＢＬと／ＢＬ）と、ワード線（ＷＬ）と１対のビット線対（ＢＬと／ＢＬ）が交差する箇所ごとにそれぞれ１個のメモリセル（２１）を備える。前記メモリセルは、２個の記憶ノード（ＮＭ１、ＮＭ２）で互いの出力が他の入力に接続される１対のインバータからなる記憶素子（２４）と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲート（２５＿１、２５＿２）とを含んで構成される。
【００４８】
前記固定値生成制御回路は、前記固定値生成処理において、前記揮発性メモリに含まれる複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、前記２個の記憶ノードのそれぞれを接地することにより、前記記憶素子に保持される情報を揮発させることができる回路（２６＿１、２６＿２）を備える。
【００４９】
これにより、ＳＲＡＭは、安定的に同じ偏りデータを固定値として生成することができ、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。このとき、電源を遮断して残留電荷を引き抜くよりも、短時間で固定値を生成することができる。また、項１１で必要な、初期化時にワード線ＷＬを活性化する制御を、不要にすることができる。ここで、生成される固定値は、電源投入時の初期値と同じとは限らない。
【００５０】
〔１３〕＜記憶ノード対を互いに短絡する初期化＞
項９において、前記揮発性メモリは、複数のワード線（ＷＬ）と直交する複数対のビット線（ＢＬと／ＢＬ）と、ワード線（ＷＬ）と１対のビット線対（ＢＬと／ＢＬ）が交差する箇所ごとにそれぞれ１個のメモリセル（２１）を備える。前記メモリセルは、２個の記憶ノード（ＮＭ１、ＮＭ２）で互いの出力が他の入力に接続される１対のインバータからなる記憶素子（２４）と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲート（２５＿１、２５＿２）とを含んで構成される。
【００５１】
前記固定値生成制御回路は、前記固定値生成処理において、前記揮発性メモリに含まれる複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、前記２個の記憶ノードを短絡することにより、前記記憶素子に保持される情報を揮発させることができる回路を備える。
【００５２】
これにより、ＳＲＡＭは、安定的に同じ偏りデータを固定値として生成することができ、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。項１２よりもメモリセルの面積の増加を抑えることができる。また、電源を遮断して残留電荷を引き抜くよりも、短時間で固定値を生成することができ、項１１で必要な、初期化時にワード線ＷＬを活性化する制御を、不要にすることができる。ここで、生成される固定値は、電源投入時の初期値と同じとは限らない。
【００５３】
〔１４〕＜電源スイッチとＳＲＡＭのＢＬと／ＢＬの短絡を組合せた初期化＞
項１において、前記固定値生成制御回路は、オン／オフすることにより第１電源線（Ｖｄｄ１）と前記揮発性メモリに電源を供給する第２電源線（Ｖｄｄ２）とを導通／遮断する第１電源スイッチ（８＿１）と、オン／オフすることにより前記第２電源線を接地線（ＶＳＳ）に短絡または開放する第２電源スイッチ（８＿２）を備える。
【００５４】
前記情報処理回路は、前記固定値生成制御回路に対して、前記第１電源スイッチをオフし前記第２電源スイッチをオンすることにより、前記固定値生成処理を開始させる。その後、前記揮発性メモリ内に保持される情報が揮発するための所定期間後に、前記第２電源スイッチをオフし前記第１電源スイッチをオンする。その後、前記揮発性メモリ内に前記固定値が保持されるための所定期間後に、前記揮発性メモリから前記固定値を読み出して前記認証処理を実行する。
【００５５】
前記揮発性メモリは、複数のワード線（ＷＬ）と直交する複数対のビット線（ＢＬと／ＢＬ）と、ワード線（ＷＬ）と１対のビット線対（ＢＬと／ＢＬ）が交差する箇所ごとにそれぞれ１個のメモリセル（２１）を備える。前記メモリセルは、２個の記憶ノード（ＮＭ１、ＮＭ２）で互いの出力が他の入力に接続される１対のインバータからなる記憶素子（２４）と、前記ワード線に制御端子が接続され、前記２個の記憶ノードのそれぞれと前記１対のビット線対の電気的接続を制御する１対のトランスファゲート（２５＿１、２５＿２）とを含んで構成される。
【００５６】
前記固定値生成制御回路は、前記固定値生成処理において、前記ワード線を活性化させて前記トランスファゲートを導通させ、前記ビット線対を短絡することにより前記記憶素子に保持される情報を揮発させることができる回路を備える。
【００５７】
これにより、ＳＲＡＭは、安定的に同じ偏りデータを固定値として生成することができ、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。このとき、メモリセルのセル面積を増大させる必要がない。さらに、電源を遮断して残留電荷を引き抜くよりも短時間で、かつまた電源立上り時間のばらつきが抑えられるので、より安定的に、固定値を生成することができる。ここで、生成される固定値は、電源投入時の初期値と同じとは限らない。
【００５８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５９】
〔実施形態１〕＜固定値生成制御回路を備えた揮発性メモリによるＰＵＦ＞
図１は、実施形態１に係る認証回路のブロック図である。
【００６０】
揮発性メモリ２と、揮発性メモリ２から読み出した、物理的特性によって決まる固定値に基づく認証処理が可能な情報処理回路３と、揮発性メモリ２に固定値を発生させる固定値生成処理を実行可能な固定値生成制御回路４を備える認証回路１であって、以下のように構成される。
【００６１】
固定値生成処理は、揮発性メモリ２に保持される情報を揮発させ、その後、揮発性メモリ２に保持される情報を、物理的特性によって決まる値に固定することにより前記固定値を発生する処理である。
【００６２】
情報処理回路３は、固定値生成制御回路３に対して固定値生成処理を開始させ、固定値生成処理の完了後に揮発性メモリ２から生成された固定値を読み出し、それに基づいて認証処理を実行可能に構成される。
【００６３】
これにより、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。
【００６４】
ＳＲＡＭ−ＰＵＦに代表される、揮発性メモリを用いたＰＵＦは、電源が投入された直後に揮発性メモリ（ＳＲＡＭ）が保持する値（初期値）が、素子ばらつきによる偶然性によって、個体ごとに固有の値を取ることに着目した技術である。本願の発明者らは、上記初期値が電源の立上り波形によって変化するために、安定して即ち再現性良く同じ初期値が得られるとは限らないという問題があることを見出した。また、装置が通常動作を開始した後も不特定のタイミングで認証を求められる場合には、電源の再立ち上げによらなければ、同じ初期値を得ることができないという問題を見出した。
【００６５】
本願の発明者らは、この問題を解決するために、安定して即ち再現性良く同じ値が得られ（安定性）、その値が個体ごとに十分に分散して（拡散性）個体ごとに固有の値であれば、電源投入直後の初期値とは必ずしも同じ値でなくても良いことを見出した。即ち、上記安定性と拡散性のある、物理的特性によって決まる固定値であれば、その固定値を使うことが認証する側との間で共通に認識されていれば良く、その固有値は電源投入直後の初期値とは必ずしも同じ値でなくても良いのである。その具体的解決手段として、２種類に大別される手段を、以下の実施形態に詳細に開示する。第１の解決手段は、電源の再立ち上げに際して、電源の遮断と立ち上げ波形を、内部制御信号のみによって生成し、再現性良くかつ高速に電源を再立ち上げするものである。遮断を高速化し電源立ち上げの結果の再現性を高めるため、残留電荷を高速に引き抜くシャントスイッチを設ける。第２の解決手段は、双安定回路で構成されるＳＲＡＭの記憶素子を不安定な状態に初期化し、その後、記憶素子を構成する素子のばらつきなどの物理的特性によって決まる固定値を発生させるものである。例えばＳＲＡＭの記憶素子はインバータ２個がクロスカップルされて双安定回路を構成し、１対の記憶ノードに相補的な値を保持する。一方がハイのとき他方がロウ、逆に一方がロウのときに他方がハイであれば安定であるという、２つの安定状態を持つ。双安定回路を不安定な状態にするためには、必ずしも電源を遮断する必要はない。本来相補的な値を保持する１対の記憶ノードを同じ電位に強制すれば不安定な状態となり、これを解放すればいずれか一方の安定状態に収束する。記憶素子を構成する素子のばらつきなどの物理的特性によって決まる固定値を生成することができる。この固定値は、必ずしも電源投入直後の初期値とは同じ値とは限らないが、上述のように、ＰＵＦとしては十分に利用可能である。
【００６６】
〔実施形態２〕＜電源スイッチ（オン／オフ＋シャント）＞
図２は、実施形態２に係る認証回路１のブロック図である。認証回路１は、揮発性メモリの一つであるＳＲＡＭ２と、情報処理回路３であるランダムロジック３と、固定値生成制御回路４であるＳＲＡＭ電源制御回路４＿１を備える。ランダムロジック３からＳＲＡＭ電源制御回路４＿１に固定値生成処理を制御するための信号Ｌｓｉｇが出力されている。ランダムロジック３とＳＲＡＭ２はアドレス、データ、及び制御信号で互いに接続されており、ランダムロジック３からＳＲＡＭ２にアクセスすることができる。認証回路１にはさらに、外部から電源Ｖｃｃが供給されており、パワーオンリセット回路５、レギュレータ６、ＩＯバッファ７に接続されている。パワーオンリセット回路５は、電源Ｖｃｃが所定の電圧まで上昇したことを検知すると、パワーオンリセット信号ＰＯＲを発生する回路である。パワーオンリセット信号ＰＯＲは、固定値生成制御回路４とランダムロジック３に接続されている。パワーオンリセット回路５は、必ずしも認証回路１に内蔵する必要はなく、外部からリセット信号が供給されるように構成しても良い。レギュレータ６は内部電源Ｖｄｄ１を発生する、電源回路であり、電源Ｖｄｄ１をランダムロジック３、ＳＲＡＭ電源制御回路４＿１及びＩＯバッファ７に供給する。ＬＳＩ（Large Scale Integrated circuit）では、内部回路は微細化が進み、低電圧で動作するため、レギュレータ６は一般降圧安定化電源回路である。ＩＯバッファ７は、内部信号とＬＳＩの外部端子とのインターフェースである。
【００６７】
ランダムロジック３は、ＳＲＡＭ電源制御回路４＿１に対して信号Ｌｓｉｇを出力することにより、固定値生成処理を開始させることができる回路である。固定値生成処理の完了後、ランダムロジック３は、ＳＲＡＭ２から生成された固定値を読み出して、その固定値に基づいて認証処理を実行することができる。ランダムロジック３は、例えばＣＰＵ（Central Processing Unit）など、ソフトウェアを使って、上記固定値生成処理の制御と認証処理を行う回路として実現される。固定値生成処理は、ＳＲＡＭ２に保持される情報を揮発させ、その後、ＳＲＡＭ２に保持される情報を、物理的特性によって決まる値に固定することにより固定値を発生する処理である。
【００６８】
図３は、その認証回路１に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）４＿１の構成例を示す回路図である。ＳＲＡＭ２の回路の一例として、一般的な６ＭＯＳ−ＳＲＡＭの回路を示す。ＳＲＡＭ２は、複数のワード線ＷＬと直交する複数対のビット線ＢＬと／ＢＬを備える。／ＢＬはビット線ＢＬの反転信号であり、ビット線ＢＬと／ＢＬで相補的なビット線対を構成している。ワード線ＷＬと１対のビット線対ＢＬと／ＢＬが交差する箇所ごとにそれぞれ１個のメモリセル２１を備える。メモリセル２１は、２個の記憶ノードＮＭ１とＮＭ２で互いの出力が他の入力に接続される１対のインバータからなる記憶素子２４と、ワード線ＷＬに制御端子が接続され、記憶ノードＮＭ１とＮＭ２のそれぞれと１対のビット線対ＢＬと／ＢＬの電気的接続を制御する１対のトランスファゲート２５＿１と２５＿２とを含んで構成される。
【００６９】
ＳＲＡＭ電源制御回路（固定値生成制御回路）４＿１は、オン／オフすることにより電源線Ｖｄｄ１とＳＲＡＭ２に電源を供給する電源線Ｖｄｄ２とを導通／遮断する電源スイッチ８＿１と、オン／オフすることによりＶｄｄ２を接地線ＶＳＳに短絡または開放する電源スイッチ８＿２を備える。電源スイッチ８＿１と電源スイッチ８＿２は、それぞれ、ＰＭＯＳＦＥＴ（Ｍ１１）とＮＭＯＳＦＥＴ（Ｍ１２）で構成され、ランダムロジック３から出力されるＬｓｉｇとパワーオンリセット回路５から出力されるＰＯＲ信号のＡＮＤによって生成されるＳｉｇ１に基づいて制御される。
【００７０】
ランダムロジック３は、Ｌｓｉｇにより、ＳＲＡＭ電源制御回路４＿１に対して、電源スイッチ８＿１をオフし電源スイッチ８＿２をオンすることにより、固定値生成処理を開始させる。その後、ＳＲＡＭ２内に保持される情報が揮発するための所定期間後に、電源スイッチ８＿２をオフし電源スイッチ８＿１をオンする。その後、ＳＲＡＭ２内に固定値が保持されるための所定期間後に、ＳＲＡＭ２から固定値を読み出して認証処理を実行する。ＳＲＡＭ２内に保持される情報が揮発するための時間は、ＳＲＡＭ２の回路構成の他、電源遮断時の制御シーケンスも考慮して定める。例えば、揮発させたいラインのワード線を活性状態のまま電源を遮断することにより、そのワード線で選択されたラインのメモリセルの情報の揮発は、早められる。
【００７１】
図４は、実施形態２に係る認証回路の動作例を表すタイミングチャートである。時刻ｔ１までの期間に、外部から供給される電源Ｖｃｃが立上り、これに伴って電源線Ｖｄｄ１とＶｄｄ２も立ち上がる。ＰＯＲはパワーオンリセット回路５から出力されるパワーオンリセット信号であって、電源Ｖｃｃが予め定められた閾値電圧を超えるまで、ロウレベルを維持する。時刻ｔ１からｔ２までの期間は、電源Ｖｃｃ、Ｖｄｄ１とＶｄｄ２が立上って安定しているので、ＳＲＡＭ２のセルは固定値１となる。時刻ｔ２からｔ３までの期間は、電源Ｖｃｃがノイズ等によって不安定になった期間を表している。この間に固定値１が揮発し、再び電源が安定した時刻ｔ３からｔ４までの期間には、ＳＲＡＭ２のセルの固定値１から固定値２に変化する恐れがある。本実施形態では、例えば電源立ち上げシーケンスの中の所定時刻であるｔ４に、Ｌｓｉｇを一旦ロウにして電源スイッチ８＿１をオフし電源スイッチ８＿２をオンすることにより、固定値生成処理を開始させる。固定値生成処理では、電源Ｖｄｄ２が遮断されて接地レベルまで低下し、ＳＲＡＭ２の残留電荷が電源スイッチ８＿２を介して放電される。十分に残留電荷が放電された後の時刻ｔ５にＬｓｉｇをハイに遷移させる。これに伴ってＳｉｇ１がハイに遷移し、電源スイッチ８＿２がオフされ電源スイッチ８＿１がオンされ、電源Ｖｄｄ２が所定の電圧レベルに戻る。ＳＲＡＭ２のセル内には、固定値３が生成される。固定値３は、初めて電源が投入された直後の固定値１とも、その後Ｖｃｃが接地レベル近くまで低下した後の固定値２とも、同じ値にはならない可能性がある。しかし、別の時刻ｔ７からｔ９に再度生成する固定値は、安定的に（高い再現性で）固定値３と同じ値となる。時刻ｔ５からの電源Ｖｄｄ２の立上り波形と、時刻ｔ８からの電源Ｖｄｄ２の立上り波形とが、再現性良く同じ遷移時間で立ち上がることが期待されるからである。
【００７２】
これにより、ＳＲＡＭ２内の残留電荷を高速に引き抜いてＳＲＡＭ２を確実に初期化し、正しい偏りデータ（固定値）を、何度でも安定して生成することができる。
【００７３】
本実施形態では、ＳＲＡＭ２は６ＭＯＳ−ＳＲＡＭである必要はなく、さらにＳＲＡＭ以外の揮発性メモリであってもよい。電源線Ｖｄｄ２への電源を遮断し、接地線Ｖｓｓにシャントされることによって初期化される揮発性メモリであれば、どのようなメモリにも適用することができる。
【００７４】
〔実施形態３〕＜電源線（Ｖｄｄ２）にキャパシタ＞
図５は、実施形態３に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の一構成例を示す回路図である。
【００７５】
図に示した実施形態２に係る認証回路１に加えて、ＳＲＡＭ電源制御回路（固定値生成制御回路）４＿１はさらに、電源線Ｖｄｄ２と接地線Ｖｓｓの間に接続されるキャパシタ９＿１を備える。電源線Ｖｄｄ２には、多数のメモリセルの他、周辺回路などが接続されており、種々の原因によって電源線Ｖｄｄ２の寄生容量にはばらつきが発生する。電源線Ｖｄｄ２と接地線Ｖｓｓの間に接続されるキャパシタ９＿１を備えることにより、電源線Ｖｄｄ２の寄生容量の相対的なばらつきの大きさを抑え、電源立ち上げに要する時間のばらつきを小さくすることができる。
【００７６】
図６は、実施形態３に係る認証回路の動作例を表すタイミングチャートである。時刻ｔ３までは図４に示した実施形態１と同様である。時刻ｔ３からｔ４までの期間は、電源Ｖｃｃがノイズ等によって不安定になった期間を表している。この期間にはＳｉｇ１がロウに遷移して、ＳＲＡＭ２のメモリセルに保持されている固定値１を揮発させる、固定値生成処理を開始させる。固定値生成処理では、電源Ｖｄｄ２が遮断されて接地レベルまで低下し、ＳＲＡＭ２の残留電荷が電源スイッチ８＿２を介して放電される。十分に残留電荷が放電された後の時刻ｔ４にＳｉｇ１をハイに遷移させる。電源スイッチ８＿２がオフされ電源スイッチ８＿１をオンされ、電源Ｖｄｄ２が所定の電圧レベルに戻り、時刻ｔ５にはＳＲＡＭ２のセル内に固定値３が生成される。本実施形態でも同様に所定時刻であるｔ６に、Ｓｉｇ１を一旦ロウにして電源スイッチ８＿１をオフし電源スイッチ８＿２をオンすることにより、固定値生成処理を開始させる。時刻ｔ３からｔ５とは別の時刻ｔ６からｔ８に再度生成した固定値も、安定的に（高い再現性で）固定値３と同じ値となる。時刻ｔ４からの電源Ｖｄｄ２の立上り波形と、時刻ｔ６からの電源Ｖｄｄ２の立上り波形とが、再現性良く同じ遷移時間で立ち上がることが期待されるからである。キャパシタ９＿１を付加したことにより、さらに、電源線Ｖｄｄ２の寄生容量の相対的なばらつきの大きさを抑え、電源立ち上げに要する時間のばらつきを小さくすることができる。
【００７７】
しかし、付加するキャパシタ９＿１自体にも製造ばらつきがある。図７は、実施形態３に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）４＿１の別の構成例を示す回路図である。キャパシタ９＿１に代えて、複数のキャパシタ９＿Ｓ０〜９＿Ｓｎと制御信号Ｓ［０：ｎ］で制御されるスイッチ１１＿０〜１１ｎを使ってトリミング可能に構成する。これにより、ＳＲＡＭ２の電源線Ｖｄｄ２における寄生容量のばらつきをさらに緩和し、電源立ち上げに要する時間のばらつきをさらに小さく抑えることができる。
【００７８】
図７に示したトリミング回路は、一例に過ぎない。スイッチ１１＿０〜１１ｎに代えてレーザートリミングなど、他のトリミング回路を備えてもよい。また、図５と図７に一例として示した、ＳＲＡＭ２は６ＭＯＳ−ＳＲＡＭである必要はなく、さらにＳＲＡＭ以外の揮発性メモリであってもよい。電源線Ｖｄｄ２への電源を遮断し、接地線Ｖｓｓにシャントされることによって初期化される揮発性メモリであれば、どのようなメモリにも適用することができる。
【００７９】
〔実施形態４〕＜電源スイッチの制御信号線にキャパシタ＞
図８は、実施形態４に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）４＿１の一構成例を示す回路図である。実施形態３において、電源線Ｖｄｄ２にキャパシタ９＿１等を付加したのに代えて、電源スイッチ８＿１と８＿２を制御する制御信号線ＳｉｇＳと接地線Ｖｓｓの間に接続されるキャパシタ９＿２を備える。実施形態４に係る認証回路の動作例も図６に示したタイミングチャートと同様となる。
【００８０】
これにより、電源線Ｖｄｄ２に付加するキャパシタよりも小さい容量のキャパシタを使って、ＳＲＡＭ２の電源線Ｖｄｄ２における寄生容量のばらつきを緩和し、電源立ち上げに要する時間のばらつきを小さくすることができる。
【００８１】
〔実施形態５〕＜電源スイッチの制御信号線にグリッチ除去回路＞
実施形態４によれば、制御信号線ＳｉｇＳにキャパシタ９＿２を付加して、制御信号線ＳｉｇＳの立上り時間を長くしているため、電源スイッチ８＿１と８＿２が同時にオンする期間が長くなり、大きな貫通電流が流れる恐れが生じるという、新たな課題が見出される。
【００８２】
図９は、実施形態５に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の別の構成例を示す回路図である。ＳＲＡＭ電源制御回路（固定値生成制御回路）４＿１は、電源制御信号Ｓｉｇ１と、電源スイッチ８＿１を制御する制御信号Ｓｉｇ１＿２と電源スイッチ８＿２を制御する制御信号Ｓｉｇ１＿１のそれぞれを備え、さらに、電源スイッチ８＿１と８＿２が同時にオンになる期間をなくすための、グリッチ除去回路１２を備える。グリッチ除去回路１２は、制御信号Ｓｉｇ１を遅延させる遅延回路１０＿４と１０＿６を備える。制御信号Ｓｉｇ１と遅延した信号をＡＮＤゲート１０＿３でＡＮＤすることにより、電源スイッチ８＿１を制御する制御信号Ｓｉｇ１＿２を生成し、制御信号Ｓｉｇ１と遅延した信号をＯＲゲート１０＿５でＯＲすることにより、電源スイッチ８＿２を制御する制御信号Ｓｉｇ１＿１を生成することができる。
【００８３】
図１０は、電源スイッチの制御信号線に挿入したグリッチ除去回路１２の動作例を表すタイミングチャートである。時刻ｔ１で電源制御信号Ｓｉｇ１がロウになり、それに伴ってＳｉｇ１＿２もロウになり、電源スイッチ８＿１がオフしてＶｄｄ１からＶｄｄ２への電源供給が遮断される。Ｓｉｇ１＿１は遅延回路１０＿６の遅延分だけ遅れて時刻ｔ２にロウになり、電源スイッチ８＿２により、電源線Ｖｄｄ２を接地レベルＶｓｓに短絡する。時刻ｔ３で電源制御信号Ｓｉｇ１がハイになり、それに伴ってＳｉｇ１＿１がＳ１＿２よりも先にハイになり、電源スイッチ８＿２による電源線Ｖｄｄ２の接地レベルＶｓｓへの短絡を終えて、電源線Ｖｄｄ２を開放する。その後、遅延回路１０＿４による遅延分だけ遅れて、時刻ｔ４にＳ１＿２がハイになり、電源スイッチ８＿１がオンしてＶｄｄ１からＶｄｄ２への電源供給が再開され、ＳＲＡＭ２には、固定値が生成される。
【００８４】
これにより、電源Ｖｄｄ２のオン／オフ制御の際に、電源スイッチ８＿１と電源スイッチ８＿２が同時にオンとなる期間をなくすことができ、過渡的に流れる貫通電流の発生を抑えることができる。
【００８５】
〔実施形態６〕＜電源供給方法＞
図１１は、実施形態６に係る認証回路の一構成例を示すブロック図である。外部から供給される電源Ｖｃｃに、レギュレータ６＿１と６＿２を備え、レギュレータ６＿１は電源線Ｖｄｄ４を出力してランダムロジック３に電源を供給し、レギュレータ６＿２は電源線Ｖｄｄ１に電源を出力する。
【００８６】
これにより、情報処理回路（ランダムロジック３）の電源と揮発性メモリ（ＳＲＡＭ２）の電源が分離され、情報処理回路（ランダムロジック３）の電源線Ｖｄｄ４に重畳されるノイズの影響が、揮発性メモリ（ＳＲＡＭ２）の電源線Ｖｄｄ２に伝搬することを防止することができるので、より安定的に（高い再現性で）固定値を生成することができる。
【００８７】
図１２は、実施形態６に係る認証回路の他の構成例を示すブロック図である。外部から供給される電源Ｖｃｃに接続されるレギュレータ６＿１は、電源線Ｖｄｄ４を出力してランダムロジック３に電源を供給する。電源線Ｖｄｄ１には、Ｖｃｃとは異なり、外部から入力される電源線Ｖｄｄ３が接続される。
【００８８】
これにより、情報処理回路（ランダムロジック３）の電源と揮発性メモリ（ＳＲＡＭ２）の電源が分離され、情報処理回路（ランダムロジック３）の電源線Ｖｄｄ４に重畳されるノイズの影響が、揮発性メモリ（ＳＲＡＭ２）の電源線Ｖｄｄ２に伝搬することを防止することができ、さらに、使用するレギュレータの数を少なくすることができる。
【００８９】
〔実施形態７〕＜ＳＲＡＭのＢＬと／ＢＬを短絡する初期化＞
図１３は、実施形態７に係る認証回路のブロック図である。実施形態１〜６で示した、ＳＲＡＭ電源制御回路４＿１に代えて、ＳＲＡＭ２の内部のノードを直接初期化するための、ＳＲＡＭ制御回路４＿２を備える。図１４は、実施形態７に係る認証回路に搭載される、ＳＲＡＭ制御回路４＿２の一構成例を示す回路図である。一般的な６ＭＯＳ−ＳＲＡＭを例に採って説明する。ＳＲＡＭ２は、複数のワード線ＷＬと直交する複数対のビット線ＢＬと／ＢＬを備える。／ＢＬはビット線ＢＬの反転信号であり、ビット線ＢＬと／ＢＬで相補的なビット線対を構成している。ワード線ＷＬと１対のビット線対ＢＬと／ＢＬが交差する箇所ごとにそれぞれ１個のメモリセル２１を備える。メモリセル２１は、２個の記憶ノードＮＭ１とＮＭ２で互いの出力が他の入力に接続される１対のインバータからなる記憶素子２４と、ワード線ＷＬに制御端子が接続され、記憶ノードＮＭ１とＮＭ２のそれぞれと１対のビット線対ＢＬと／ＢＬの電気的接続を制御する１対のトランスファゲート２５＿１と２５＿２とを含んで構成される。
【００９０】
ＳＲＡＭ制御回路４＿２は、固定値生成処理において、ワード線ＷＬを活性化させてトランスファゲート２５＿１と２５＿２を導通させ、１対のビット線対ＢＬと／ＢＬを短絡することにより記憶素子２４に保持される情報を揮発させることができる回路を備える。例えば、実施形態１〜６で示した、ＳＲＡＭ電源制御回路４＿１における電源制御信号Ｓｉｇ１の反転信号Ｓｉｇ２によってゲートを制御され、１対のビット線対ＢＬと／ＢＬを短絡することができるＭＯＳＦＥＴスイッチＭ９を設ける。
【００９１】
通常のＳＲＡＭ−ＰＵＦは、電源投入時の初期値を固有値として認証に用いるが、本実施形態で生成される固定値は電源投入時の初期値と同じ値となるとは限らない。しかし、拡散性と安定性が確保されれば、その値を用いることを認証する側との間で共通に認識しておきさえすれば、電源投入時の初期値と同じ値を用いる必然性はない。
【００９２】
これにより、ＳＲＡＭ２は電源投入時の初期値と同じとは限らないが、安定的に同じ偏りデータを生成することができ、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である正しい偏りデータを、何度でも安定して生成することができる。このとき、メモリセルのセル面積を増大させる必要がない。さらに、電源を遮断して残留電荷を引き抜くよりも、短時間で固定値を生成することができる。
【００９３】
図１４に示した、ＳＲＡＭ制御回路４＿２には、ＳＲＡＭ電源制御回路４＿１と同様の電源スイッチ８＿１と８＿２を備えるものを示した。これら電源スイッチを備えず、電源Ｖｄｄ１とＶｄｄ２が直結された回路を用いることもできる。メモリセル２１の記憶ノードＮＭ１とＮＭ２がビット線対ＢＬと／ＢＬを介して短絡されることによって、メモリセル２１に保持されている情報が揮発され、短絡が解放された時点で、メモリセル２１を構成する素子のばらつきによって、個体に固有の固定値を生成することができるからである。一方、図１４のとおり、電源スイッチ８＿１と８＿２を備えることも有効である。メモリセル２１の記憶ノードＮＭ１とＮＭ２は本来、相補的な状態を取って安定するため、短絡されると、貫通電流が発生する。制御信号Ｓｉｇ２がある程度長い期間となる場合には、この貫通電流を無視することができない。電源スイッチ８＿１を設けてＶｄｄ２への電源供給を遮断しておけば、貫通電流は残留電荷分で抑えられる。
【００９４】
図１５は、実施形態７に係る認証回路に搭載される、ＳＲＡＭ制御回路（固定値生成制御回路）４＿２の別の構成例を示す回路図である。ＳＲＡＭ２のビット線対ＢＬと／ＢＬは、スイッチ２７＿２と２７＿３が接続され、制御信号Ｓｉｇ２によって短絡／解放を制御される。ＳＲＡＭ制御回路４＿２は、固定値生成処理において短絡されたビット線対ＢＬと／ＢＬに所定の電位レベルを印加する中間電位発生回路１３をさらに備える。中間電位発生回路１３は、電源線Ｖｄｄ２と接地線Ｖｓｓの間に、抵抗１４＿１、スイッチ１５＿１、スイッチ１５＿２及び抵抗１４＿１を直列接続して、抵抗分圧回路を構成することにより、中間電位Ｓｉｇ３（０＜Ｓｉｇ３＜Ｖｄｄ２）を生成することができる。中間電位Ｓｉｇ３は、ビット線短絡スイッチ２７＿２と２７＿３の接続ノードに中間電位を印加する。
【００９５】
図１４に示した回路で、電源スイッチ８＿１と８＿２を備えない場合には、ビット線対ＢＬと／ＢＬが短絡されたときにどのような電位を取るかが不定となる。短絡前の記憶ノードＮＭ１とＮＭ２にどのような値が保持されていたかに依存して変動する可能性があり、固定値の生成についての安定性を低くする要因となる可能性を否定できない。そこで、短絡されたビット線対ＢＬと／ＢＬに所定の電位レベルを印加する。所定の電位レベルは例えば、Ｖｄｄ２／２とすることができる。中間電位発生回路１３は、抵抗分圧回路を示したが、他の構成の中間電位発生回路でも良い。また、複数ビットのメモリセル２１（複数のビット線対）に対して、一括して同じ電位を印加してもよい。
【００９６】
図１６は、実施形態７に係る認証回路の動作例を表すタイミングチャートである。時刻ｔ１までに外部電源Ｖｃｃが立上ることにより、ＳＲＡＭ２に初期値として固定値４が生成される。このとき、ビット線対ＢＬと／ＢＬを短絡する制御信号Ｓｉｇ２も立ち上がるので、ビット線対ＢＬと／ＢＬは短絡され、中間電位Ｓｉｇ３が印加される。その後、時刻ｔ３からｔ４の期間に、ノイズにより外部電源Ｖｃｃが低下すると、ＳＲＡＭ２に生成された固定値４は揮発する。その後外部電源Ｖｃｃが安定する時刻ｔ４からｔ５の期間に、新たな固定値５が生成される。時刻ｔ６からｔ７の期間は、ビット線対ＢＬと／ＢＬは短絡され、中間電位Ｓｉｇ３が印加され、所望の固定値３が生成される。その後、認証が要求される度にランダムロジック３から制御信号Ｓｉｇ１を制御して、ＳＲＡＭ２に所望の固定値３を生成することができる。
【００９７】
これにより、さらに安定的に、正しい偏りデータ、固定値を生成することができる。
【００９８】
〔実施形態８〕＜ＳＲＡＭのメモリセルを直接初期化＞
図１７は、実施形態８に係る認証回路１のブロック図である。図１８は、実施形態８に係る認証回路に搭載される、ＳＲＡＭ制御回路（固定値生成制御回路）４＿２の一構成例を示す回路図である。実施形態７で示した図１４、１５と同様に、一般的な６ＭＯＳ−ＳＲＡＭを例に採って説明する。実施形態７では、ビット線対ＢＬと／ＢＬを短絡することにより、記憶素子２４を初期化したが、それに代えて本実施形態ではＳＲＡＭ２のメモリセル２１内の記憶素子２４を直接短絡する。図１７に示すように、ＳＲＡＭ制御回路４＿２は、ＳＲＡＭ２に制御信号Ｓｉｇ４を供給する。図１８に示すように、ＳＲＡＭ２は複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、２個の記憶ノードＮＭ１とＮＭ２のそれぞれを接地することにより、記憶素子２４に保持される情報を揮発させることができる回路２８＿１と２８＿２を備える。記憶素子２４に保持される情報を揮発させることができる回路２８＿１と２８＿２は、例えば、図１８に示されるように、それぞれ、制御信号Ｓｉｇ４で制御されるＭＯＳスイッチ２８＿１と２８＿２であって、制御信号Ｓｉｇ４により記憶ノードＮＭ１とＮＭ２を接地線Ｖｓｓに短絡することができるように構成される。
【００９９】
これにより、ＳＲＡＭ２は電源投入時の初期値と同じとは限らないが、安定的に同じ偏りデータ（固定値）を生成することができ、通常動作を開始した後、不特定のタイミングで認証を求められる場合であっても、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができる。さらに、電源を遮断して残留電荷を引き抜くよりも、短時間で固定値を生成することができる。また、実施形態７では、記憶素子２４をビット線対ＢＬと／ＢＬに接続するために、初期化時にワード線ＷＬを活性化する制御を必要としたが、本実施形態ではこれを不要にすることができる。
【０１００】
図１８に示したＳＲＡＭ制御回路（固定値生成制御回路）４＿２は、制御信号Ｓｉｇ４で制御される、電源スイッチ８＿１と８＿２を含む構成とした。これらの電源スイッチは必ずしも必要ないが、電源スイッチを併用すれば、初期化中に記憶ノードＮＭ１とＮＭ２を短絡されたメモリセル１１に流れる貫通電流を抑えることができる。
【０１０１】
図１９は、実施形態７に係る認証回路に搭載される、ＳＲＡＭ電源制御回路（固定値生成制御回路）の別の構成例を示す回路図である。図１８に示した回路例では、制御信号Ｓｉｇ４により記憶ノードＮＭ１とＮＭ２を接地線Ｖｓｓに短絡することにより、記憶素子２４に保持される情報を揮発させ、その後開放して固定値を発生させることにより、初期化したが、図１９に示す回路ではそれに代えて、記憶ノードＮＭ１とＮＭ２を制御信号Ｓｉｇ４によって短絡するＭＯＳスイッチ２６＿３を備える。ＳＲＡＭ２に含まれる複数のメモリセルのうちの所定数のメモリセルのそれぞれにおいて、２個の記憶ノードＮＭ１とＮＭ２を短絡する回路を備える。これにより、図１８に示したのと同様に、任意のタイミングで、認証のための正しい固定値である、正しい偏りデータを、何度でも安定して生成することができ、さらに、メモリセルの面積の増加を抑えることができる。
【０１０２】
図１９に示したＳＲＡＭ制御回路（固定値生成制御回路）４＿２も、制御信号Ｓｉｇ４で制御される、電源スイッチ８＿１と８＿２を含む構成とした。これらの電源スイッチは必ずしも必要ないが、電源スイッチを併用すれば、初期化中に記憶ノードＮＭ１とＮＭ２を短絡されたメモリセル１１に流れる貫通電流を抑えることができる。
【０１０３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１０４】
例えば、ビット線短絡スイッチ２７、記憶素子初期化スイッチ２８などは、ＭＯＳトランジスタによるスイッチを例示し、それをＣＭＯＳランダムロジックで制御する例を使って説明したが、他の形態のスイッチでもよく、制御論理も制御されるスイッチの形態と整合するように設計することができる。
【符号の説明】
【０１０５】
１  認証回路
２  揮発性メモリ（ＳＲＡＭ）
３  情報処理回路（ランダムロジック）
４  固定値生成制御回路（ＳＲＡＭ電源制御回路、ＳＲＡＭ制御回路）
４＿１  ＳＲＡＭ電源制御回路
４＿２  ＳＲＡＭ制御回路
５  パワーオンリセット回路（ＰＯＲ）
６  レギュレータ
７  ＩＯバッファ
８  電源スイッチ
９  キャパシタ
１０  論理ゲート
１１  トリミング用セレクタ（スイッチ）
１２  グリッチ除去回路
１３  中間電位発生回路
１４  抵抗
１５  スイッチ
２１  メモリセル
２２  センスアンプ
２３  インバータ
２４  記憶素子
２５  トランスファゲート
２６  カラムスイッチ
２７  ビット線短絡スイッチ
２８  記憶素子初期化スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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