(57)【要約】【課題】ＭＩＭキャパシタの下地面の平坦性を高めることができる光導波路型受光素子の製造方法および光導波路型受光素子を提供する。【解決手段】光導波路型受光素子は、共通の基板２１上に集積された受光素子部１３ｄ、光導波路部１５ｆ、及び容量素子部１４ｄを備える。容量素子部１４ｄは、光導波路部１５ｆのコア層２３を形成するために成長された半導体層の一部である下地層４９と、下地層４９上に形成され、バイアス配線及び基準電位配線のうち一方に接続された下部金属層４４と、下部金属層４４上に形成され、バイアス配線及び基準電位配線のうち他方に接続された上部金属層４５と、下部金属層４４と上部金属層４５との間に配置された絶縁膜２７とを有する。【選択図】図２
2014053483.tif 000002
【特許請求の範囲】
【請求項１】
光信号の強度に応じた電気信号を生成する受光素子部のための第１の半導体積層部と、前記光信号を閉じ込めるコア層のための半導体層を含み、前記受光素子部へ前記光信号を伝搬する光導波路部のための第２の半導体積層部とを基板上に成長させる第１の成長工程と、
前記第１及び第２の半導体積層部のうち前記受光素子部及び前記光導波路部となる部分を覆う第１の部分と、前記第２の半導体積層部のうち、前記受光素子部にバイアス電力を供給するバイアス配線と基準電位配線との間に電気的に接続される容量素子部となる部分を覆う第２の部分とを有するエッチングマスクを形成し、該エッチングマスクを用いて前記第１及び第２の半導体積層部をエッチングする第１のエッチング工程と、
前記第２の半導体積層部において前記第２の部分に覆われていた部分を選択的にエッチングすることにより、前記半導体層の表面を露出させる第２のエッチング工程と、
前記第２のエッチング工程により露出した前記半導体層上に、前記バイアス配線及び前記基準電位配線のうち一方に接続される第１金属層、絶縁膜、並びに、前記バイアス配線及び前記基準電位配線のうち他方に接続される第２金属層を順に形成する容量素子部形成工程と
を備えることを特徴とする、光導波路型受光素子の製造方法。
【請求項２】
前記第２の半導体積層部が、ＩｎＧａＡｓＰまたはＡｌＧａＩｎＡｓから成る前記半導体層と、該半導体層上に設けられたＩｎＰから成る別の半導体層とを含むことを特徴とする、請求項１に記載の光導波路型受光素子の製造方法。
【請求項３】
光信号の強度に応じた電気信号を生成する受光素子部と、
前記光信号を閉じ込めるコア層を含み、該受光素子部へ前記光信号を伝搬する光導波路部と、
前記受光素子部にバイアス電力を供給するバイアス配線と基準電位配線との間に電気的に接続された容量素子部と
を備え、
前記受光素子部、前記光導波路部、及び前記容量素子部が共通の基板上に集積されており、
前記容量素子部が、
前記光導波路部のコア層を形成するために成長された半導体層の一部である下地層と、
前記下地層上に形成され、前記バイアス配線及び前記基準電位配線のうち一方に接続された第１金属層と、
前記第１金属層上に形成され、前記バイアス配線及び前記基準電位配線のうち他方に接続された第２金属層と、
前記第１金属層と前記第２金属層との間に配置された絶縁膜と
を有することを特徴とする、光導波路型受光素子。
【請求項４】
前記光導波路部が、ＩｎＧａＡｓＰまたはＡｌＧａＩｎＡｓから成る前記コア層と、該コア層上に設けられたＩｎＰから成るクラッド層とを含むことを特徴とする、請求項３に記載の光導波路型受光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光導波路型受光素子の製造方法および光導波路型受光素子に関するものである。
【背景技術】
【０００２】
特許文献１には、キャパシタを備える半導体装置が記載されている。この半導体装置は、共通の基板上に配置されたフォトダイオード及びキャパシタを備えている。キャパシタは、フォトダイオードと共通の半導体層であるｎ型ＩｎＧａＡｓ層上に形成されたＳｉＮ層と、該ＳｉＮ層上に形成されたＴｉ／Ｐｔ／Ａｕからなる金属層と、該金属層上に形成されたＳｉＮ層と、該ＳｉＮ層上に形成されたＴｉ／Ｐｔ／Ａｕからなる金属層とによって構成されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１８０４２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体基板上にフォトダイオードと光導波路とが集積されて成る光導波路型受光素子が研究されている。このような光導波路型受光素子は、例えば４０Ｇｂ／ｓ以上といった高速なビットレートを有する、多値変調方式とデジタルコヒーレント受信方式とを組み合わせた光伝送システムの受信フロントエンドとして用いられる。この光導波路型受光素子は、光吸収層を含むフォトダイオードのための半導体積層部と、コア層を含む光導波路のための半導体積層部とのバットジョイント構造を半導体基板上に形成することにより作製される。
【０００５】
また、このような光導波路型受光素子では、フォトダイオードにバイアス電力を供給する配線とＧＮＤ配線（基準電位配線）との間にキャパシタが設けられる場合があるが、受信フロントエンドの小型化のため、キャパシタもまた、フォトダイオード及び光導波路と並んで上記半導体基板上に形成されることが好ましい。このようなキャパシタとしては、２つの金属層の間に絶縁膜が挟み込まれたＭＩＭ（Metal insulator metal）キャパシタが好適である。
【０００６】
しかしながら、光導波路型受光素子の半導体基板上にＭＩＭキャパシタを形成する場合、次の問題がある。半導体基板上に形成されるＭＩＭキャパシタでは、ウエハ面内において均一な耐圧分布を得るために、その下地となる面の平坦性が高いことが好ましい。しかし、例えば半導体基板の表面上にＭＩＭキャパシタを直接形成すると、半導体基板の表面粗さの影響を受け、均一な耐圧分布を得ることが困難となる。特に、メサ状の光導波路の両側面が半絶縁性半導体によって埋め込まれた構造を備える光導波路型受光素子では、埋め込み層の成長の際にジクロロエチレンを添加すると、半導体基板上に堆積した埋め込み層の表面に多数のヒロック（Hillock）と呼ばれる突起が発生する。この多数のヒロックは、半導体基板上の埋め込み層をエッチングにより除去したとしても、半導体基板の表面に転写されてＭＩＭキャパシタの下地面の平坦性を損なう一因となる。
【０００７】
また、半導体基板の上にエピタキシャル成長した半導体層の表面は、一般的に半導体基板の表面と比較して凹凸が少なく平坦であるため、例えば半導体基板上に最初に成長される半導体バッファ層のうち、ＭＩＭキャパシタの形成予定領域をマスクで保護しておくことも考えられる。しかしながら、ＭＩＭキャパシタの形成領域は例えば１００μｍ×３００μｍといった広い領域であるため、このような方法では、フォトダイオードや光導波路のための半導体積層部を成長させる際にマスク上に堆積物（デポ物）が生じ、この堆積物が残存して下地面の平坦性を損なうおそれがある。更には、堆積物の影響によりマスクを除去できなくなるおそれもある。
【０００８】
本発明は、このような問題点に鑑みてなされたものであり、ＭＩＭキャパシタの下地面の平坦性を高めることができる光導波路型受光素子の製造方法および光導波路型受光素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上述した課題を解決するために、本発明による光導波路型受光素子の製造方法は、光信号の強度に応じた電気信号を生成する受光素子部のための第１の半導体積層部と、光信号を閉じ込めるコア層のための半導体層を含み、受光素子部へ光信号を伝搬する光導波路部のための第２の半導体積層部とを基板上に成長させる第１の成長工程と、第１及び第２の半導体積層部のうち受光素子部及び光導波路部となる部分を覆う第１の部分と、第２の半導体積層部のうち、受光素子部にバイアス電力を供給するバイアス配線と基準電位配線との間に電気的に接続される容量素子部となる部分を覆う第２の部分とを有するエッチングマスクを形成し、該エッチングマスクを用いて第１及び第２の半導体積層部をエッチングする第１のエッチング工程と、第２の半導体積層部において第２の部分に覆われていた部分を選択的にエッチングすることにより、半導体層の表面を露出させる第２のエッチング工程と、第２のエッチング工程により露出した半導体層上に、バイアス配線及び基準電位配線のうち一方に接続される第１金属層、絶縁膜、並びに、バイアス配線及び基準電位配線のうち他方に接続される第２金属層を順に形成する容量素子部形成工程とを備えることを特徴とする。
【００１０】
この光導波路型受光素子の製造方法では、第１のエッチング工程において、第２の部分を有するエッチングマスクを用いて第２の半導体積層部をエッチングする。これにより、第２の半導体積層部のうち、容量素子部が形成される領域に位置する部分が残存する。続いて、第２のエッチング工程において、この第２の半導体積層部の残存部分をエッチングしてコア層用の半導体層を露出させる。これにより、容量素子部の下地となる半導体層を好適に露出させることができる。その後、容量素子部形成工程において、この半導体層上に、第１金属層、絶縁膜、及び第２金属層を含むＭＩＭキャパシタを形成する。
【００１１】
このように、上述した製造方法では、半導体基板上に成長したコア層のための半導体層の上に、容量素子部を形成する。前述したように、半導体基板の上に成長した半導体の表面は、一般的に半導体基板の表面と比較して凹凸が少なく平坦である。また、通常、コア層と同組成である第２の半導体積層部の上記半導体層の組成は、第２の半導体積層部の他の層の組成と異なる。したがって、例えばコア層と他の層とのエッチングレート差を利用することで、コア層の平坦な表面を容易に露出させることができる。すなわち、上述した製造方法によれば、容量素子部（ＭＩＭキャパシタ）の下地面の平坦性を高めることができる。
【００１２】
また、光導波路型受光素子の製造方法は、第２の半導体積層部が、ＩｎＧａＡｓＰまたはＡｌＧａＩｎＡｓから成る半導体層と、該半導体層上に設けられたＩｎＰから成る別の半導体層とを含むことを特徴としてもよい。これにより、ＩｎＧａＡｓＰまたはＡｌＧａＩｎＡｓとＩｎＰとのエッチングレート差を利用して、半導体層の平坦な表面を好適に露出させることができる。
【００１３】
また、本発明による光導波路型受光素子は、光信号の強度に応じた電気信号を生成する受光素子部と、光信号を閉じ込めるコア層を含み、該受光素子部へ光信号を伝搬する光導波路部と、受光素子部にバイアス電力を供給するバイアス配線と基準電位配線との間に電気的に接続された容量素子部とを備え、受光素子部、光導波路部、及び容量素子部が共通の基板上に集積されており、容量素子部が、光導波路部のコア層を形成するために成長された半導体層の一部である下地層と、下地層上に形成され、バイアス配線及び基準電位配線のうち一方に接続された第１金属層と、第１金属層上に形成され、バイアス配線及び基準電位配線のうち他方に接続された第２金属層と、第１金属層と第２金属層との間に配置された絶縁膜とを有することを特徴とする。
【００１４】
この光導波路型受光素子では、容量素子部が、光導波路部のコア層を形成するために成長された半導体層の一部である下地層と、下地層上に形成された第１金属層、絶縁膜、及び第２金属層を含むＭＩＭキャパシタとを有する。前述したように、半導体基板の上に成長した半導体の表面は、一般的に半導体基板の表面と比較して凹凸が少なく平坦である。また、通常、コア層のために成長された半導体層の一部である下地層の組成は光導波路部の他の層の組成と異なるので、例えば下地層と他の層とのエッチングレート差を利用することで、下地層の平坦な表面を容易に露出させることができる。したがって、上述した光導波路型受光素子によれば、容量素子部（ＭＩＭキャパシタ）の下地面の平坦性を高めることができる。
【００１５】
また、光導波路型受光素子は、光導波路部が、ＩｎＧａＡｓＰまたはＡｌＧａＩｎＡｓから成るコア層と、該コア層上に設けられたＩｎＰから成るクラッド層とを含むことを特徴としてもよい。これにより、ＩｎＧａＡｓＰまたはＡｌＧａＩｎＡｓとＩｎＰとのエッチングレート差を利用して、下地層の平坦な表面を好適に露出させることができる。
【発明の効果】
【００１６】
本発明による光導波路型受光素子の製造方法および光導波路型受光素子によれば、ＭＩＭキャパシタの下地面の平坦性を高めることができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、本発明の一実施形態に係る多チャネル光導波路型受光素子を備える受光デバイスの構成を示す平面図である。
【図２】図２（ａ）〜図２（ｄ）は、図１に示されたＩ−Ｉ線、II−II線、III−III線、及びIV−IV線に沿った各断面を示す断面図である。
【図３】図３は、光導波路型受光素子の製造工程（第１の成長工程）を示す斜視図である。
【図４】図４は、光導波路型受光素子の製造工程（マスク形成工程）を示す斜視図である。
【図５】図５は、光導波路型受光素子の製造工程（第１のエッチング工程）を示す斜視図である。
【図６】図６は、光導波路型受光素子の製造工程を示す斜視図である。
【図７】図７は、光導波路型受光素子の製造工程（埋込成長マスク形成工程）を示す斜視図である。
【図８】図８（ａ）〜図８（ｄ）は、図７に示されたＶ−Ｖ線、VI−VI線、VII−VII線、及びVIII−VIII線に沿った各断面を示す断面図である。
【図９】図９は、光導波路型受光素子の製造工程（埋込工程）を示す斜視図である。
【図１０】図１０（ａ）〜図１０（ｄ）は、図９に示されたＶ−Ｖ線、VI−VI線、VII−VII線、及びVIII−VIII線に沿った各断面を示す断面図である。
【図１１】図１１は、光導波路型受光素子の製造工程（第２のエッチング工程）を示す斜視図である。
【図１２】図１２（ａ）〜図１２（ｄ）は、図１１に示されたＶ−Ｖ線、VI−VI線、VII−VII線、及びVIII−VIII線に沿った各断面を示す断面図である。
【図１３】図１３（ａ）〜図１３（ｄ）は、光導波路型受光素子の製造工程（電気的分離工程）を示す断面図である。
【図１４】図１４（ａ）〜図１４（ｄ）は、光導波路型受光素子の製造工程（絶縁膜形成工程）を示す断面図である。
【図１５】図１５（ａ）〜図１５（ｄ）は、光導波路型受光素子の製造工程（第１金属層及び絶縁膜の形成工程）を示す断面図である。
【図１６】図１６（ａ）〜図１６（ｄ）は、光導波路型受光素子の製造工程（第２金属層形成工程）を示す断面図である。
【図１７】図１７（ａ）〜図１７（ｄ）は、光導波路型受光素子の製造工程（配線形成工程）を示す断面図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら本発明による光導波路型受光素子の製造方法および光導波路型受光素子の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１９】
図１は、本発明の一実施形態に係る多チャネル光導波路型受光素子（以下、単に光導波路型受光素子という）を備える受光デバイスの構成を示す平面図である。また、図２（ａ）は図１に示されたＩ−Ｉ線に沿った断面を示しており、図２（ｂ）は図１に示されたII−II線に沿った断面を示しており、図２（ｃ）は図１に示されたIII−III線に沿った断面を示しており、図２（ｄ）は図１に示されたIV−IV線に沿った断面を示している。
【００２０】
図１に示されるように、本実施形態の受光デバイス１Ａは、光導波路型受光素子１０と、信号増幅部５０Ａ，５０Ｂとを備えている。光導波路型受光素子１０は、略矩形状といった平面形状を有しており、例えばＩｎＰといった化合物半導体から成る基板上に光導波路が形成されて成る。光導波路型受光素子１０は、２つの入力ポート１１ａ，１１ｂと、光分岐部（光カプラ）１２とを有している。また、光導波路型受光素子１０は、基板上に形成された受光素子部１３ａ〜１３ｄと、容量素子部１４ａ〜１４ｄとを更に有している。
【００２１】
光導波路型受光素子１０は、所定の第１の方向Ａに沿って延びる一対の端縁１０ａ，１０ｂを有している。２つの入力ポート１１ａ，１１ｂは、光導波路型受光素子１０の端縁１０ａ，１０ｂのうち、一方の端縁１０ａに設けられている。２つの入力ポート１１ａ，１１ｂのうち一方の入力ポート１１ａには、ＱＰＳＫ方式によって変調された４つの信号成分を含む光信号Ｌａが受光デバイス１Ａの外部より入力される。また、他方の入力ポート１１ｂには、局部発振光Ｌｂが入力される。入力ポート１１ａ，１１ｂそれぞれは、光導波路部１５ａ，１５ｂそれぞれを介して光分岐部１２と光学的に結合されている。なお、光導波路部１５ａ，１５ｂは、屈折率が比較的大きい材料（例えばＩｎＧａＡｓＰ）から成るコア層と、屈折率が該コア層よりも小さい材料（例えばＩｎＰ）から成り該コア層を覆うクラッド層とによって好適に構成される。
【００２２】
光分岐部１２は、９０°光ハイブリッドを構成する。すなわち、光分岐部１２は、ＭＭＩカプラによって構成されており、光信号Ｌａと局部発振光Ｌｂとを相互に干渉させることによって、光信号Ｌａを、ＱＰＳＫ方式によって変調された４つの信号成分Ｌｃ１〜Ｌｃ４それぞれに分岐する。なお、これら４つの信号成分Ｌｃ１〜Ｌｃ４のうち、信号成分Ｌｃ１及びＬｃ２は偏波状態が互いに等しく、同相（In-phase）関係を有する。また、信号成分Ｌｃ３及びＬｃ４の偏波状態は、互いに等しく且つ信号成分Ｌｃ１及びＬｃ２の偏波状態とは異なっている。信号成分Ｌｃ３及びＬｃ４は、直角位相（Quadrature）関係を有する。
【００２３】
受光素子部１３ａ〜１３ｄは、ＰＩＮフォトダイオードとしての構成を有しており、光導波路型受光素子１０の端縁１０ｂに沿って、この順で並んで配置されている。受光素子部１３ａ〜１３ｄそれぞれは、光導波路部１５ｃ〜１５ｆそれぞれを介して光分岐部１２の４つの出力端と光学的に結合されている。受光素子部１３ａ〜１３ｄのカソードには、一定のバイアス電圧が供給される。受光素子部１３ａ〜１３ｄそれぞれは、４つの信号成分Ｌｃ１〜Ｌｃ４それぞれを光分岐部１２から受け、これら信号成分Ｌｃ１〜Ｌｃ４それぞれの光強度に応じた電気信号（光電流）を生成する。光導波路型受光素子１０上には、受光素子部１３ａ〜１３ｄのアノードに電気的に接続された信号出力用電極パッド１６ａ〜１６ｄが設けられている。信号出力用電極パッド１６ａ〜１６ｄは、光導波路型受光素子１０の端縁１０ｂに沿って、第１の方向Ａに並んで設けられている。信号出力用電極パッド１６ａ〜１６ｄそれぞれは、ボンディングワイヤ２０ａ〜２０ｄそれぞれを介して、後述する信号増幅部５０Ａ，５０Ｂの信号入力用電極パッド５１ａ〜５１ｄそれぞれと電気的に接続されている。
【００２４】
容量素子部１４ａ〜１４ｄは、半導体からなる下地層、この下地層の上に積層された第１金属層および第２金属層、および第１金属層と第２金属層との間に挟まれた絶縁層によって好適に構成される。容量素子部１４ａ〜１４ｄそれぞれは、光導波路型受光素子１０上において光導波路部１５ｃ〜１５ｆそれぞれに対し第１の方向Ａに並んで（隣り合って）配置されており、受光素子部１３ａ〜１３ｄそれぞれのカソードにバイアス電圧を供給するバイアス配線と、基準電位配線（ＧＮＤ線）との間に電気的に接続される。すなわち、第１金属層および第２金属層のうち一方の金属層がバイアス配線に接続され、他方の金属層が基準電位配線（ＧＮＤ線）に接続される。
【００２５】
容量素子部１４ａ〜１４ｄそれぞれは、上記一方の金属層に接続されたバイアス電圧側電極パッド１７ａ〜１７ｄそれぞれと、上記他方の金属層に接続された基準電位側電極パッド１８ａ〜１８ｄそれぞれとを有している。基準電位側電極パッド１８ａ〜１８ｄは、第１の方向Ａと交差する第２の方向Ｂにおいて、バイアス電圧側電極パッド１７ａ〜１７ｄと光導波路型受光素子１０の端縁１０ｂとの間に配置されている。そして、基準電位側電極パッド１８ａ〜１８ｄは端縁１０ｂに向けて延びており、バイアス電圧側電極パッド１７ａ〜１７ｄは端縁１０ｂから離れる向きに延びている。
【００２６】
バイアス電圧側電極パッド１７ａ〜１７ｄそれぞれには、ボンディングワイヤ２０ｉ〜２０ｍそれぞれの一端が接続されている。ボンディングワイヤ２０ｉ〜２０ｍそれぞれの他端は、図示しないバイアス電圧源と電気的に接続されている。ボンディングワイヤ２０ｉ〜２０ｍは、受光素子部１３ａ〜１３ｄそれぞれにバイアス電圧を供給する配線の一部を構成する。
【００２７】
基準電位側電極パッド１８ａ〜１８ｄそれぞれには、ボンディングワイヤ２０ｅ〜２０ｈそれぞれの一端が接続されている。ボンディングワイヤ２０ｅ〜２０ｈは、ボンディングワイヤ２０ａ〜２０ｄに沿って設けられており、ボンディングワイヤ２０ｅ〜２０ｈそれぞれの他端は、信号増幅部５０Ａ，５０Ｂの基準電位用電極パッド５２ａ、５２ｃ、５２ｄ及び５２ｆそれぞれに接続されている。
【００２８】
信号増幅部５０Ａ及び５０Ｂは、受光素子部１３ａ〜１３ｄから出力された電気信号（光電流）を増幅する増幅器（プリアンプ）である。信号増幅部５０Ａは、２つの信号入力用電極パッド５１ａ及び５１ｂを有しており、信号入力用電極パッド５１ａ及び５１ｂに入力された電気信号の差動増幅を行って一つの電圧信号を生成する。また、信号増幅部５０Ｂは、２つの信号入力用電極パッド５１ｃ及び５１ｄを有しており、信号入力用電極パッド５１ｃ及び５１ｄに入力された電気信号の差動増幅を行って一つの電圧信号を生成する。信号入力用電極パッド５１ａ〜５１ｄは、光導波路型受光素子１０の端縁１０ｂに沿って、第１の方向Ａにこの順で並んで配置されている。前述したように、信号入力用電極パッド５１ａ〜５１ｄそれぞれは、ボンディングワイヤ２０ａ〜２０ｄそれぞれを介して信号出力用電極パッド１６ａ〜１６ｄそれぞれと電気的に接続されている。
【００２９】
また、信号増幅部５０Ａは、３つの基準電位用電極パッド５２ａ〜５２ｃを更に有している。基準電位用電極パッド５２ａ〜５２ｃは、光導波路型受光素子１０の端縁１０ｂに沿って、第１の方向Ａにこの順で並んで配置されている。上述した信号入力用電極パッド５１ａは基準電位用電極パッド５２ａ及び５２ｂの間に配置されており、信号入力用電極パッド５１ｂは基準電位用電極パッド５２ｂ及び５２ｃの間に配置されている。同様に、信号増幅部５０Ｂは、３つの基準電位用電極パッド５２ｄ〜５２ｆを更に有している。基準電位用電極パッド５２ｄ〜５２ｆは、光導波路型受光素子１０の端縁１０ｂに沿って、第１の方向Ａにこの順で並んで配置されている。上述した信号入力用電極パッド５１ｃは基準電位用電極パッド５２ｄ及び５２ｅの間に配置されており、信号入力用電極パッド５１ｄは基準電位用電極パッド５２ｅ及び５２ｆの間に配置されている。前述したように、信号増幅部５０Ａ，５０Ｂの基準電位用電極パッド５２ａ、５２ｃ、５２ｄ及び５２ｆそれぞれは、ボンディングワイヤ２０ｅ〜２０ｈそれぞれを介して基準電位側電極パッド１８ａ〜１８ｄそれぞれと電気的に接続されている。
【００３０】
ここで、図２（ａ）〜図２（ｄ）を参照して、受光素子部１３ａ〜１３ｄ、容量素子部１４ａ〜１４ｄ、及び光導波路部１５ａ〜１５ｆの断面構造について詳細に説明する。図２（ａ）〜図２（ｄ）に示されるように、受光素子部１３ａ〜１３ｄ、容量素子部１４ａ〜１４ｄ、及び光導波路部１５ａ〜１５ｆは、共通の基板２１上に集積されている。基板２１は、例えば半絶縁性のＩｎＰからなる半導体基板である。
【００３１】
まず、光導波路部１５ａ〜１５ｆの断面構造について説明する。図２（ｂ）には、光導波路部１５ｆの光導波方向に垂直な断面の構造が含まれている。また、図２（ｃ）には、光導波路部１５ｆの光導波方向に沿った断面構造が含まれている。なお、他の光導波路部１５ａ〜１５ｅは、光導波路部１５ｆと同様の断面構造を有している。
【００３２】
図２（ｂ）及び図２（ｃ）を参照すると、光導波路部１５ｆは、基板２１上に設けられたバッファ層２２と、バッファ層２２上に設けられた光導波コア層２３と、光導波コア層２３上に設けられたクラッド層２４とを含んで構成されている。バッファ層２２は、基板２１と同じ半導体材料、例えば半絶縁性のＩｎＰからなる。光導波コア層２３は、屈折率がバッファ層２２よりも大きく且つバッファ層２２と格子整合できる材料（例えばＩｎＧａＡｓＰ）からなる。一例では、光導波コア層２３のＩｎＧａＡｓＰのバンドギャップ波長は１．０５μｍである。クラッド層２４は、屈折率が光導波コア層２３よりも小さく且つ光導波コア層２３と格子整合できる材料（例えばアンドープＩｎＰ）からなる。バッファ層２２の一部、光導波コア層２３、及びクラッド層２４は、所定の光導波方向に延びるメサ構造を構成している。バッファ層２２及びクラッド層２４とコア層２３との屈折率差、並びにこのメサ構造によって、光導波コア層２３内に光信号が閉じ込められ、光信号を受光素子部１３ｄへ伝搬することができる。なお、このメサ構造の側面及び上面は、２層の絶縁膜２６，２７に覆われることによって保護されている。絶縁膜２６，２７は、例えば絶縁性シリコン化合物（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ２）から成る。
【００３３】
次に、受光素子部１３ａ〜１３ｄの断面構造について説明する。図２（ａ）には、受光素子部１３ｄの光導波方向に垂直な断面の構造が含まれている。また、図２（ｃ）には、受光素子部１３ｄの光導波方向に沿った断面構造が含まれている。なお、他の受光素子部１３ａ〜１３ｃは受光素子部１３ｄと同様の断面構造を有している。
【００３４】
図２（ａ）及び図２（ｃ）を参照すると、受光素子部１３ｄは、基板２１上に順に積層された、エッチングストップ層３１、ｎ型バッファ層３２、ｎ型ヘテロ障壁緩和層３３、光吸収層３４、ヘテロ障壁緩和層３５、ｐ型クラッド層３６、ｐ型ヘテロ障壁緩和層３７、及びｐ型コンタクト層３８を有している。エッチングストップ層３１は、例えばアンドープＩｎＧａＡｓＰからなり、そのバンドギャップ波長は例えば１．１５μｍである。ｎ型バッファ層３２は、例えばＳｉドープＩｎＰからなる。ｎ型ヘテロ障壁緩和層３３は、例えばＳｉドープＩｎＧａＡｓＰからなり、そのバンドギャップ波長は例えば１．４μｍである。光吸収層３４は、例えばアンドープＩｎＧａＡｓからなる。ヘテロ障壁緩和層３５は、例えば２層のアンドープまたはＺｎドープＩｎＧａＡｓＰからなり、２層それぞれのバンドギャップ波長は例えば１．３μｍ及び１．１μｍである。ｐ型クラッド層３６は、例えばＺｎドープＩｎＰからなる。ｐ型ヘテロ障壁緩和層３７は、例えば２層のＺｎドープＩｎＧａＡｓＰからなり、２層それぞれのバンドギャップ波長は例えば１．１μｍ及び１．３μｍである。ｐ型コンタクト層３８は、例えばＺｎドープＩｎＧａＡｓからなる。
【００３５】
図２（ａ）に示されるように、ｎ型バッファ層３２の一部、ｎ型ヘテロ障壁緩和層３３、光吸収層３４、ヘテロ障壁緩和層３５、ｐ型クラッド層３６、ｐ型ヘテロ障壁緩和層３７、及びｐ型コンタクト層３８は、所定の光導波方向（本実施形態では第２の方向Ｂ）に延びるメサ構造を構成しており、このメサ構造は、一対の側面を有している。そして、光導波方向におけるｎ型ヘテロ障壁緩和層３３、光吸収層３４、及びヘテロ障壁緩和層３５の一端は、前述した光導波路部１５ｆの光導波コア層２３と接することにより、光導波コア層２３と光学的に結合されている。また、このメサ構造の一対の側面は、例えばＦｅドープＩｎＰといった半絶縁性材料からなる埋込領域４１によって埋め込まれている。
【００３６】
受光素子部１３ｄは、２層の絶縁膜２６，２７を更に有している。絶縁膜２６，２７は、前述した光導波路部１５ａ〜１５ｆと共通のものであり、メサ構造の上面から埋込領域４１上にかけて設けられて、これらを覆って保護している。また、絶縁膜２６，２７は、メサ構造の上面に開口を有しており、該開口により絶縁膜２６，２７から露出したｐ型コンタクト層３８の上には、ｐ型オーミック電極３９が設けられている。ｐ型オーミック電極３９は、例えばＡｕＺｎ若しくはＰｔとコンタクト層３８との合金からなる。そして、ｐ型オーミック電極３９上には、配線４２が設けられている。図２（ｃ）に示されるように、配線４２は、光導波方向（第２の方向Ｂ）に延びており、ｐ型オーミック電極３９と信号出力用電極パッド１６ｄとを電気的に接続する。配線４２は例えばＴｉＷ／Ａｕ若しくはＴｉ／Ｐｔ／Ａｕといった積層構造を有しており、信号出力用電極パッド１６ｄは例えばＡｕメッキによって形成される。
【００３７】
また、図２（ａ）に示されるように、絶縁膜２６は、受光素子部１３ｄのメサ構造から離れたｎ型バッファ層３２の上にも、別の開口を有している。該開口により絶縁膜２６から露出したｎ型バッファ層３２の上には、カソードとしてのｎ型オーミック電極４３が設けられている。ｎ型オーミック電極４３は、例えばＡｕＧｅ若しくはＡｕＧｅＮｉとｎ型バッファ層３２との合金からなる。そして、ｎ型オーミック電極４３上にはバイアス配線４８が設けられており、該バイアス配線４８は、後述する容量素子部１４ｄの下部金属層まで延びている。
【００３８】
次に、容量素子部１４ａ〜１４ｄの断面構造について説明する。図２（ｂ）には、光導波路部１５ｆの光導波方向に垂直な、容量素子部１４ｄの断面の構造が含まれている。また、図２（ｄ）には、光導波路部１５ｆの光導波方向に沿った、容量素子部１４ｄの断面構造が含まれている。なお、他の容量素子部１４ａ〜１４ｃは容量素子部１４ｄと同様の断面構造を有している。
【００３９】
図２（ｂ）及び図２（ｄ）を参照すると、容量素子部１４ｄは、基板２１上に順に積層された、半導体層２８、下地層４９、絶縁膜２６、下部金属層（第１金属層）４４、絶縁膜２７、及び上部金属層（第２金属層）４５を有している。半導体層２８及び下地層４９それぞれは、光導波路部１５ａ〜１５ｆのバッファ層２２及びコア層２３それぞれを形成するために成長された半導体層の一部である。すなわち、半導体層２８は、バッファ層２２と同じ材料、例えば半絶縁性ＩｎＰからなる。また、下地層４９は、コア層２３と同じ材料、例えばＩｎＧａＡｓＰからなる。
【００４０】
下部金属層４４は下地層４９上に形成されており、上部金属層４５は下部金属層４４上に形成されている。また、絶縁膜２６は下地層４９と下部金属層４４との間に配置されており、絶縁膜２７は下部金属層４４と上部金属層４５との間に配置されている。下部金属層４４及び上部金属層４５は、例えばＴｉＷ／Ａｕ若しくはＴｉ／Ｐｔ／Ａｕといった金属積層構造を有している。絶縁膜２６，２７は、受光素子部１３ａ〜１３ｄ及び光導波路部１５ａ〜１５ｆと共通のものであり、例えば絶縁性シリコン化合物（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ２）から成る。このように、容量素子部１４ｄは、絶縁膜２７が下部金属層４４及び上部金属層４５に挟まれた構成を備えており、いわゆるＭＩＭキャパシタ構造を有している。また、このＭＩＭキャパシタ構造の周囲は、受光素子部１３ｄと共通の埋込領域４１によって囲まれている。
【００４１】
上部金属層４５に覆われていない下部金属層４４の部分上では、絶縁膜２７に開口が形成されている。該開口から露出した下部金属層４４上には、バイアス配線４６が設けられている。バイアス配線４６は、光導波方向（第２の方向Ｂ）において光導波路型受光素子１０の端縁１０ｂから遠ざかる向きに延びており、下部金属層４４とバイアス電圧側電極パッド１７ｄとを電気的に接続する。また、上部金属層４５上には基準電位配線４７が設けられている。基準電位配線４７は、光導波方向（第２の方向Ｂ）において光導波路型受光素子１０の端縁１０ｂに近づく向きに延びており、上部金属層４５と基準電位側電極パッド１８ｄとを電気的に接続する。なお、配線４６及び４７は例えばＴｉＷ／Ａｕ若しくはＴｉ／Ｐｔ／Ａｕといった積層構造を有しており、バイアス電圧側電極パッド１７ｄ及び基準電位側電極パッド１８ｄは例えばＡｕメッキによって形成される。
【００４２】
以上の構成を備える光導波路型受光素子１０を製造する方法について説明する。図３〜図１７は、光導波路型受光素子１０の各製造工程を示す図であって、受光素子部１３ｄ、容量素子部１４ｄ、及び光導波路部１５ｆを含む領域を拡大して示している。なお、図３〜図７、図９、及び図１１は、製造途中の光導波路型受光素子を示す斜視図である。また、図８、図１０、及び図１２は、それぞれ図７、図９、及び図１１に示される光導波路型受光素子の断面図であって、図８、図１０、及び図１２の（ａ）〜（ｄ）は、それぞれ図７、図９、及び図１１のＶ−Ｖ線、VI−VI線、VII−VII線、及びVIII−VIII線に沿った各断面を示している。また、図１３〜図１７の（ａ）〜（ｄ）は、図８、図１０、及び図１２の（ａ）〜（ｄ）に相当する断面を示している。
【００４３】
先ず、図３に示されるように、受光素子部１３ａ〜１３ｄのための第１の半導体積層部６０と、光導波路部１５ａ〜１５ｆのための第２の半導体積層部７０とを基板２１上に成長させる（第１の成長工程）。具体的には、まず、エッチングストップ層３１、ｎ型バッファ層３２、及びｎ型ヘテロ障壁緩和層３３のための半導体層６１〜６３を成長させ、その上に、受光素子部１３ａ〜１３ｄの形成領域を含むパターンを有するマスクを形成し、該マスクを用いて半導体層６１〜６３をエッチングする。次に、マスクに覆われていない基板２１上の領域に、バッファ層２２のための半導体層７１を選択的に成長させる。マスクを除去したのち、光吸収層３４、ヘテロ障壁緩和層３５、ｐ型クラッド層３６、ｐ型ヘテロ障壁緩和層３７、及びｐ型コンタクト層３８のための半導体層６４〜６８を基板２１上の全面に成長させる。そして、上記マスクと同様のパターンを有するマスクを半導体層６８上に形成し、このマスクを用いて、半導体層６４〜６８をエッチングする。その後、マスクに覆われていない基板２１上の領域に、コア層２３及びクラッド層２４のための半導体層７２，７３を選択的に成長させる。以上の工程により、受光素子部１３ａ〜１３ｄのための半導体層６１〜６８を含む第１の半導体積層部６０と、光導波路部１５ａ〜１５ｆのための半導体層７１〜７３を含む第２の半導体積層部７０とが好適に形成される。
【００４４】
続いて、図４に示されるように、第１の半導体積層部６０上および第２の半導体積層部７０上に、エッチングマスクＭ１を形成する。このエッチングマスクＭ１は、シリコン化合物（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ２）から成り、第１の部分Ｍ１ａと、第２の部分Ｍ１ｂとを有する。第１の部分Ｍ１ａは、第１及び第２の半導体積層部６０，７０のうち受光素子部１３ａ〜１３ｄ及び光導波路部１５ａ〜１５ｆとなる部分を覆い、受光素子部１３ａ〜１３ｄ及び光導波路部１５ａ〜１５ｆの平面形状と略同一の平面形状を有する。光導波方向と直交する方向における第１の部分Ｍ１ａの幅は、例えば２μｍである。第２の部分Ｍ１ｂは、第２の半導体積層部７０のうち容量素子部１４ａ〜１４ｄとなる部分を覆い、容量素子部１４ａ〜１４ｄの平面形状と略同一の平面形状を有する。そして、図５に示されるように、このエッチングマスクＭ１を用いて、第１及び第２の半導体積層部６０，７０に対しドライエッチングを行う（第１のエッチング工程）。このエッチングは、半導体層６２及び半導体層７１の途中で停止されるとよい。
【００４５】
このエッチングによって、受光素子部１３ａ〜１３ｄのメサ構造が形成されるとともに、エッチングストップ層３１、ｎ型バッファ層３２、ｎ型ヘテロ障壁緩和層３３、光吸収層３４、ヘテロ障壁緩和層３５、ｐ型クラッド層３６、ｐ型ヘテロ障壁緩和層３７、及びｐ型コンタクト層３８が形成される。また、このエッチングによって、光導波路部１５ａ〜１５ｆのメサ構造が形成されるとともに、バッファ層２２、コア層２３及びクラッド層２４が形成される。更に、このエッチングによって、容量素子部１４ａ〜１４ｄの半導体層２８、下地層４９、及び半導体層６２からなるテラス状の構造物が形成される。すなわち、半導体層２８、下地層４９、及び半導体層６２それぞれは、光導波路部１５ａ〜１５ｆのバッファ層２２、コア層２３、及びクラッド層２４それぞれのために形成された、第２の半導体積層部７０の半導体層７１〜７３それぞれの一部である。
【００４６】
続いて、図６に示されるように、エッチングマスクＭ１のうち第１の部分Ｍ１ａを残して第２の部分Ｍ１ｂを除去する。そして、図７及び図８に示されるように、光導波路部１５ａ〜１５ｆを覆うマスクＭ２を形成する。マスクＭ２は、シリコン化合物（ＳｉＮ、ＳｉＯＮ、またはＳｉＯ２）から成り、光導波路部１５ａ〜１５ｆのメサ構造の両側面上および上面上に形成される。また、マスクＭ２は、ｎ型バッファ層３２の露出表面の一部の領域上にも形成される。その結果、受光素子部１３ａ〜１３ｄおよびその周辺の光導波路部１５ａ〜１５ｆのメサ構造は、マスクＭ２から露出する。更に、半導体層２８、下地層４９、半導体層６２並びにその周辺領域も、マスクＭ２から露出する。そして、このマスクＭ２から露出している部分の表面に対し、ダメージ除去のためのウェットエッチングを行う。
【００４７】
続いて、図９及び図１０に示されるように、マスクＭ１及びＭ２から露出した部分上に、例えばＦｅドープＩｎＰといった半絶縁性材料からなる埋込領域４１を成長させる。この工程において、埋込領域４１は、受光素子部１３ａ〜１３ｄのメサ構造の側面を埋め込むように成長する。更に、埋込領域４１は、半導体層２８、下地層４９、及び半導体層６２の各側面、及び半導体層６２の上面を埋め込むように成長する。
【００４８】
続いて、図１１及び図１２に示されるように、マスクＭ１及びＭ２を除去したのち、半導体層６２（すなわち、第２の半導体積層部７０においてマスクＭ１の第２の部分Ｍ１ｂに覆われていた部分）及び埋込領域４１に対してエッチングを行うことにより、下地層４９の表面を露出させる（第２のエッチング工程）。このエッチングは、半導体層６２上にのみ開口を有するマスク（不図示）を用いて行われ、また、埋込領域４１及び半導体層６２に対するエッチングレートが下地層４９に対するエッチングレートよりも十分に速いエッチング条件で行われる。したがって、下地層４９がエッチング停止層として機能し、埋込領域４１及び半導体層６２を選択的にエッチングすることができる。なお、第１の方向Ａ（図１を参照）における下地層４９の露出面の幅は例えば１００μｍであり、第２の方向Ｂ（図１を参照）における下地層４９の露出面の幅は例えば３００μｍである。
【００４９】
続いて、図１３に示されるように、受光素子部１３ａ〜１３ｄ及び光導波路部１５ａ〜１５ｆと容量素子部１４ａ〜１４ｄとを互いに電気的に分離するため、並びに、後述する信号出力用電極パッド１６ａ〜１６ｄ、バイアス電圧側電極パッド１７ａ〜１７ｄ、及び基準電位側電極パッド１８ａ〜１８ｄを形成するための領域を確保するために、受光素子部１３ａ〜１３ｄ、光導波路部１５ａ〜１５ｆ、及び容量素子部１４ａ〜１４ｄの周囲の埋込領域４１及びバッファ層２２をエッチングして基板２１を露出させる。そして、図１４に示されるように、基板２１上の全面に絶縁膜２６を形成したのち、埋込領域４１から露出しているｎ型バッファ層３２上の絶縁膜２６に開口を形成する。その後、該開口部分にｎ型オーミック電極４３を形成する。
【００５０】
続いて、図１５に示されるように、第２のエッチング工程により露出した下地層４９上に、容量素子部１４ａ〜１４ｄの下部金属層４４を形成する。同時に、下部金属層４４とｎ型オーミック電極４３とを接続するバイアス配線４８を形成する。その後、下部金属層４４を含む基板２１上の全面に絶縁膜２７を形成する。
【００５１】
続いて、図１６に示されるように、絶縁膜２６及び２７のうち受光素子部１３ａ〜１３ｄのメサ構造上に形成された部分をエッチングすることにより開口を形成してｐ型コンタクト層３８を露出させ、この露出したｐ型コンタクト層３８上にｐ型オーミック電極３９を形成する。また、下部金属層４４上に上部金属層４５を形成する。
【００５２】
続いて、図１７に示されるように、絶縁膜２７のうち下部金属層４４上に形成された部分の一部に開口を形成して下部金属層４４を露出させ、この下部金属層４４の露出部分上から第２の方向Ｂ（図１を参照）に延びるバイアス配線４６を形成する。同時に、上部金属層４５上からバイアス配線４６とは逆向きに延びる基準電位配線４７を形成する。同時に、ｐ型オーミック電極３９上から基準電位配線４７と同じ向きに延びる配線４２を形成する。その後、バイアス配線４６上にはバイアス電圧側電極パッド１７ａ〜１７ｄを、基準電位配線４７上には基準電位側電極パッド１８ａ〜１８ｄを、配線４２上には信号出力用電極パッド１６ａ〜１６ｄを、それぞれ形成する。以上の工程を経て、図１及び図２に示された光導波路型受光素子１０が完成する。
【００５３】
以上に説明した本実施形態の光導波路型受光素子１０の製造方法では、第１のエッチング工程において、第２の部分Ｍ１ｂを有するエッチングマスクＭ１を用いて第２の半導体積層部７０をエッチングする。これにより、第２の半導体積層部７０のうち、容量素子部１４ａ〜１４ｄが形成される領域に位置する部分が残存する（図６）。続いて、第２のエッチング工程において、この第２の半導体積層部７０の残存部分をエッチングしてコア層２３用の半導体層７２（下地層４９）を露出させる。これにより、容量素子部１４ａ〜１４ｄの下地となる半導体層７２（下地層４９）を好適に露出させることができる。その後、容量素子部形成工程において、この下地層４９上に、下部金属層４４、絶縁膜２６、及び上部金属層４５を含むＭＩＭキャパシタを形成する。
【００５４】
このように、本実施形態の製造方法では、基板２１上に成長したコア層２３のための半導体層７２（下地層４９）の上に、ＭＩＭキャパシタを形成する。一般的に、半導体基板の上に成長した半導体層の表面は、半導体基板の表面と比較して凹凸が少なく平坦である。また、通常、コア層２３の組成は、光導波路部１５ａ〜１５ｆの他の層（ｎ型バッファ層２２及びクラッド層２４）の組成と異なる。したがって、例えばコア層２３と同じ組成の下地層４９と、クラッド層２４と同じ組成の半導体層６２とのエッチングレート差を利用することで、下地層４９の平坦な表面を容易に露出させることができる。このように、本実施形態の製造方法および光導波路型受光素子１０によれば、容量素子部１４ａ〜１４ｄ（ＭＩＭキャパシタ）の下地面の平坦性を高めることができるので、ウエハ面内における容量素子部１４ａ〜１４ｄの耐圧分布を均一に近づけることができる。なお、本発明者の知見によれば、下地面の表面粗さがサブミクロン程度以上となるような凹凸は、ＭＩＭキャパシタの耐圧性の不良を増大させる。本実施形態の製造方法および光導波路型受光素子１０によれば、下地面の表面粗さを数ｎｍ以下に抑えることができ、高い耐圧性を実現することができる。そして、本実施形態によれば、小型且つ量産性に優れた光導波路型受光素子１０を提供することができる。
【００５５】
また、容量素子部１４ａ〜１４ｄの下地となる半導体層７２（下地層４９）は、容量素子部１４ａ〜１４ｄの為に成長されたものではなく、光導波路部１５ａ〜１５ｆのコア層２３のために成長されたものである。したがって、本実施形態の製造方法によれば、容量素子部１４ａ〜１４ｄの下地としての半導体層を別途形成することなく平坦な下地面を得ることができるので、工程数の増加を抑えることができる。
【００５６】
また、本実施形態のように、第２のエッチング工程ののち、受光素子部１３ａ〜１３ｄ及び光導波路部１５ａ〜１５ｆと容量素子部１４ａ〜１４ｄとを互いに電気的に分離するため、並びに、信号出力用電極パッド１６ａ〜１６ｄ、バイアス電圧側電極パッド１７ａ〜１７ｄ、及び基準電位側電極パッド１８ａ〜１８ｄを形成するための領域を確保するために、受光素子部１３ａ〜１３ｄ、光導波路部１５ａ〜１５ｆ、及び容量素子部１４ａ〜１４ｄの周囲の埋込領域４１及びバッファ層２２をエッチングして基板２１を露出させることが好ましい。これにより、光導波路型受光素子１０の寄生容量を抑制することができ、高周波応答特性を向上させることができる。
【００５７】
なお、本実施形態による方法の他に、ＭＩＭキャパシタの下地面の平坦性を高めるため、例えばコア層２３とは別のエッチング停止層を形成しておき、該エッチング停止層を露出させて下地層とすることも考えられる。しかしながら、例えば第１の半導体積層部６０にこのようなエッチング停止層を形成すると、第２の半導体積層部７０を再成長してバットジョイント構造を形成する際（図１を参照）、ＭＩＭキャパシタの形成予定領域上に大面積の選択成長用マスクを形成する必要があるが、該選択成長用マスクの近傍において第２の半導体積層部７０の成長レートがその他の領域の成長レートと異なってしまうという問題がある。また、例えば第２の半導体積層部７０にこのようなエッチング停止層を形成すると、バッファ層２２及びクラッド層２４よりも屈折率が小さい層がコア層２３の他に存在することとなるので、光伝搬特性が損なわれるという問題がある。本実施形態の製造方法および光導波路型受光素子１０によれば、これらの問題を回避しつつ、ＭＩＭキャパシタの下地面の平坦性を高めることができる。
【００５８】
本発明による光導波路型受光素子の製造方法および光導波路型受光素子は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上述した実施形態ではコア層２３（半導体層７２及び下地層４９も同様）の構成材料としてＩｎＧａＡｓＰを例示したが、コア層の構成材料はこれに限られるものではなく、例えばＡｌＧａＩｎＡｓといった他の半導体材料によって構成されてもよい。
【００５９】
また、上述した実施形態では、基板２１と光吸収層３４との間の各半導体層をｎ型とし、光吸収層３４上の各半導体層をｐ型としているが、基板２１と光吸収層３４との間の各半導体層をｐ型とし、光吸収層３４上の各半導体層をｎ型としてもよい。
【００６０】
また、本発明による光導波路型受光素子の製造方法では、上述した実施形態における光導波路部、受光素子部、及び容量素子部に加えて、例えばヘテロ接合バイポーラトランジスタといった電子デバイスや、容量素子部とは別のキャパシタ、及び抵抗を同一基板上に形成してもよい。これにより、例えば光電変換回路を一枚の基板上に集積することができる。
また、上述した実施形態では、下部金属層４４にバイアス配線４６及び４８が接続され、上部金属層４５に基準電位配線４７が接続されているが、下部金属層４４に基準電位配線４７が接続され、上部金属層４５にバイアス配線４６及び４８が接続されてもよい。
【符号の説明】
【００６１】
１Ａ…受光デバイス、１０…光導波路型受光素子、１２…光分岐部、１３ａ〜１３ｄ…受光素子部、１４ａ〜１４ｄ…容量素子部、１５ａ〜１５ｆ…光導波路部、１６ａ〜１６ｄ…信号出力用電極パッド、１７ａ〜１７ｄ…バイアス電圧側電極パッド、１８ａ〜１８ｄ…基準電位側電極パッド、２１…基板、２２…ｎ型バッファ層、２３…光導波コア層、２４…クラッド層、２６，２７…絶縁膜、２８…半導体層、３４…光吸収層、３８…ｐ型コンタクト層、４１…埋込領域、４４…下部金属層、４５…上部金属層、４６，４８…バイアス配線、４７…基準電位配線、４９…下地層、５０Ａ，５０Ｂ…信号増幅部、６０…第１の半導体積層部、６１〜６８…半導体層、７０…第２の半導体積層部、７１〜７３…半導体層、Ｌａ…光信号、Ｌｂ…局部発振光、Ｌｃ１〜Ｌｃ４…信号成分、Ｍ１…エッチングマスク、Ｍ１ａ…第１の部分、Ｍ１ｂ…第２の部分、Ｍ２…マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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