(57)【要約】【課題】磁路の磁気抵抗を、限られた条件の下で可能な限り小さくした表面実装型のパルストランスを提供する。【解決手段】表面実装型パルストランス１０は、巻芯部１１ａ及び巻芯部１１ａの両端に設けられた一対の鍔部１１ｂ，１１ｃを有するドラムコア１１と、一対の鍔部１１ｂ，１１ｃそれぞれの下面に接するように配置された板状コア１２と、巻芯部１１ａに巻回されたワイヤＳ１〜Ｓ４とを備え、板状コア１２の磁路断面積は巻芯部１１ａの磁路断面積より大きい。【選択図】図１
2014099588.tif 000002
【特許請求の範囲】
【請求項１】
巻芯部及び前記巻芯部の両端に設けられた一対の鍔部を有するドラムコアと、
前記一対の鍔部それぞれの下面に接するように配置された板状コアと、
前記巻芯部に巻回された複数のワイヤとを備え、
前記板状コアの磁路断面積は、前記巻芯部の磁路断面積より大きい
ことを特徴とするパルストランス。
【請求項２】
前記板状コアの磁路断面積は、前記巻芯部の磁路断面積の１．５倍以下である
ことを特徴とする請求項１に記載のパルストランス。
【請求項３】
前記板状コアの法線方向及び前記一対の鍔部の対向方向の両方と垂直な第１の方向における前記巻芯部の幅は、前記第１の方向における前記ドラムコアの幅より小さく、かつ前記第１の方向における前記ドラムコアの幅の０．５倍より大きい
ことを特徴とする請求項２に記載のパルストランス。
【請求項４】
前記板状コアと前記一対の鍔部それぞれとの間に形成されるギャップの平均厚みは３．５μｍ以下である
ことを特徴とする請求項１乃至３のいずれか一項に記載のパルストランス。
【請求項５】
前記板状コアと前記一対の鍔部それぞれとは、接着剤を介さずに互いに直接接触する部分を有する
ことを特徴とする請求項４に記載のパルストランス。
【請求項６】
前記巻芯部は、前記板状コアの法線方向に見て、前記一対の鍔部それぞれの中央より前記板状コアに近い位置に配置される
ことを特徴とする請求項１乃至５のいずれか一項に記載のパルストランス。
【請求項７】
前記一対の鍔部の一方の上面に設けられた第１乃至第３の端子電極と、
前記一対の鍔部の他方の上面に設けられた第４乃至第６の端子電極とをさらに備え、
前記複数のワイヤは第１乃至第４のワイヤからなり、
前記第１のワイヤの一端は前記第１の端子電極に継線され、
前記第１のワイヤの他端は前記第４の端子電極に継線され、
前記第２のワイヤの一端は前記第４の端子電極に継線され、
前記第２のワイヤの他端は前記第２の端子電極に継線され、
前記第３のワイヤの一端は前記第５の端子電極に継線され、
前記第３のワイヤの他端は前記第３の端子電極に継線され、
前記第４のワイヤの一端は前記第３の端子電極に継線され、
前記第４のワイヤの他端は前記第６の端子電極に継線される
ことを特徴とする請求項１乃至６のいずれか一項に記載のパルストランス。
【請求項８】
前記第１乃至第６の端子電極は、前記一対の鍔部のうちの対応するものに取り付けられた金具である
ことを特徴とする請求項７に記載のパルストランス。
【請求項９】
前記第１乃至第４のワイヤは、それぞれ前記第１乃至第６の端子電極のうちの対応するものに熱圧着される
ことを特徴とする請求項７又は８に記載のパルストランス。
【請求項１０】
前記一対の鍔部の一方の上面に設けられた第１乃至第４の端子電極と、
前記一対の鍔部の他方の上面に設けられた第５乃至第８の端子電極とをさらに備え、
前記複数のワイヤは第１乃至第４のワイヤからなり、
前記第１のワイヤの一端は前記第１の端子電極に継線され、
前記第１のワイヤの他端は前記第６の端子電極に継線され、
前記第２のワイヤの一端は前記第５の端子電極に継線され、
前記第２のワイヤの他端は前記第２の端子電極に継線され、
前記第３のワイヤの一端は前記第７の端子電極に継線され、
前記第３のワイヤの他端は前記第４の端子電極に継線され、
前記第４のワイヤの一端は前記第３の端子電極に継線され、
前記第４のワイヤの他端は前記第８の端子電極に継線される
ことを特徴とする請求項１乃至６のいずれか一項に記載のパルストランス。
【請求項１１】
前記第１乃至第８の端子電極は、前記一対の鍔部のうちの対応するものに取り付けられた金具である
ことを特徴とする請求項１０に記載のパルストランス。
【請求項１２】
前記第１乃至第４のワイヤは、それぞれ前記第１乃至第８の端子電極のうちの対応するものに熱圧着される
ことを特徴とする請求項１０又は１１に記載のパルストランス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパルストランスに関し、特にドラムコア及び板状コアを用いて構成した表面実装型のパルストランスに関する。
【背景技術】
【０００２】
パソコンなどの機器をＬＡＮや電話網などのネットワークに接続する場合、ケーブルを通して侵入するＥＳＤ(ElectroStatic Discharge，静電放電)や高電圧から機器を守る必要がある。そこで、ケーブルと機器の接続点を構成するコネクタにはパルストランスが用いられる。
【０００３】
上記のようなパルストランスとして、近年、高密度実装に適した表面実装型のものが多用されるようになっている。表面実装型のパルストランスは、ドラムコア及び板状コアを用いて構成される。ドラムコアは、巻芯部及びその両端に形成された一対の鍔部を有し、これらが一体形成された磁性体である。コイルを構成する４本のワイヤはドラムコアの巻芯部に巻回され、一対の鍔部の各上面に形成された端子電極にそれぞれ継線される。板状コアは、一対の鍔部の各下面に固着される磁性体であり、ドラムコアとの間に閉磁路を構成する。特許文献１には、このような表面実装型のパルストランスの例が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０９２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、パルストランスには高いインダクタンスが求められる。パルストランスのインダクタンスは磁路の磁気抵抗に反比例するので磁路の磁気抵抗が小さいほど高いインダクタンスを得ることができ、磁路の磁気抵抗を小さくするための最も簡単な方法は全体のサイズを大きくすることである。しかしながら、近年、パルストランスのような磁性部品にも小型化が厳しく要求されているため、十分なインダクタンスを得ることが困難になっている。また、パルストランスを設計するにあたっては、小型化以外にも様々な制約がある。
【０００６】
したがって、本発明の目的の一つは、磁路の磁気抵抗を、限られた条件の下で可能な限り小さくした表面実装型のパルストランスを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明によるパルストランスは、巻芯部及び前記巻芯部の両端に設けられた一対の鍔部を有するドラムコアと、前記一対の鍔部それぞれの下面に接するように配置された板状コアと、前記巻芯部に巻回された複数のワイヤとを備え、前記板状コアの磁路断面積は、前記巻芯部の磁路断面積より大きいことを特徴とする。
【０００８】
本発明によれば、パルストランスのサイズに関する各種パラメータ（詳しくは後述する）について、Ｌ１＝Ｌ２＝Ｌ、Ｗ３＝Ｗ４＝Ｗ、Ｈ３＝Ｈ４、α＜β、０．５Ｗ≦Ｗ１＜Ｗであってこれらの関係を変更できず、さらにＬ，Ｌ３，Ｌ４，Ｗ，Ｗ２，Ｈ３，Ｈ，α，βがそれぞれ固定値であって変更できず、また、パルストランスの材料に関して、ドラムコア及び板状コアを構成する磁性材料の比透磁率μＳ、及び空気の透磁率μ０がそれぞれ固定値であって変更できないという条件の下で、磁路の磁気抵抗を可能な限り小さくすることが可能になる。
【０００９】
上記パルストランスにおいて、前記板状コアの磁路断面積は、前記巻芯部の磁路断面積の１．５倍以下であるとすることとしてもよい。この場合において、前記前記板状コアの法線方向及び前記一対の鍔部の対向方向の両方と垂直な第１の方向における前記巻芯部の幅は、前記第１の方向における前記ドラムコアの幅より小さく、かつ前記第１の方向における前記ドラムコアの幅の０．５倍より大きいこととしてもよい。
【００１０】
また、上記各パルストランスにおいて、前記板状コアと前記一対の鍔部それぞれとの間に形成されるギャップの平均厚みは３．５μｍ以下であることとしてもよい。この場合において、前記板状コアと前記一対の鍔部それぞれとは、接着剤を介さずに互いに直接接触する部分を有することとしてもよい。
【００１１】
また、上記各パルストランスにおいて、前記巻芯部は、前記板状コアの法線方向に見て、前記一対の鍔部それぞれの中央より前記板状コアに近い位置に配置されることとしてもよい。これによれば、パルストランスが設置される基板上で飛散した半田が、ワイヤに付着することを防止できる。
【００１２】
また、上記各パルストランスにおいて、前記一対の鍔部の一方の上面に設けられた第１乃至第３の端子電極と、前記一対の鍔部の他方の上面に設けられた第４乃至第６の端子電極とをさらに備え、前記複数のワイヤは第１乃至第４のワイヤからなり、前記第１のワイヤの一端は前記第１の端子電極に継線され、前記第１のワイヤの他端は前記第４の端子電極に継線され、前記第２のワイヤの一端は前記第４の端子電極に継線され、前記第２のワイヤの他端は前記第２の端子電極に継線され、前記第３のワイヤの一端は前記第５の端子電極に継線され、前記第３のワイヤの他端は前記第３の端子電極に継線され、前記第４のワイヤの一端は前記第３の端子電極に継線され、前記第４のワイヤの他端は前記第６の端子電極に継線されることとしてもよく、さらに、前記第１乃至第６の端子電極は、前記一対の鍔部のうちの対応するものに取り付けられた金具であることとしてもよい。また、前記第１乃至第４のワイヤは、それぞれ前記第１乃至第６の端子電極のうちの対応するものに熱圧着されることとしてもよい。
【００１３】
また、上記各パルストランスにおいて、前記一対の鍔部の一方の上面に設けられた第１乃至第４の端子電極と、前記一対の鍔部の他方の上面に設けられた第５乃至第８の端子電極とをさらに備え、前記複数のワイヤは第１乃至第４のワイヤからなり、前記第１のワイヤの一端は前記第１の端子電極に継線され、前記第１のワイヤの他端は前記第６の端子電極に継線され、前記第２のワイヤの一端は前記第５の端子電極に継線され、前記第２のワイヤの他端は前記第２の端子電極に継線され、前記第３のワイヤの一端は前記第７の端子電極に継線され、前記第３のワイヤの他端は前記第４の端子電極に継線され、前記第４のワイヤの一端は前記第３の端子電極に継線され、前記第４のワイヤの他端は前記第８の端子電極に継線されることとしてもよく、さらに、前記第１乃至第８の端子電極は、前記一対の鍔部のうちの対応するものに取り付けられた金具であることとしてもよい。また、前記第１乃至第４のワイヤは、それぞれ前記第１乃至第８の端子電極のうちの対応するものに熱圧着されることとしてもよい。
【発明の効果】
【００１４】
本発明によれば、磁路の磁気抵抗を、限られたサイズの中で可能な限り小さくすることが可能になる。
【図面の簡単な説明】
【００１５】
【図１】本発明の好ましい第１の実施の形態による表面実装型パルストランスの外観構造を示す略斜視図である。
【図２】（ａ）（ｂ）は、図１に示した表面実装型パルストランスの平面図である。ただし、（ａ）は１層目のワイヤのみを示し、（ｂ）は２層目のワイヤも示している。
【図３】図１に示した表面実装型パルストランスの等価回路である。
【図４】（ａ）〜（ｃ）は、図１に示した表面実装型パルストランスの磁路の磁気抵抗の算出方法を説明するための説明図である。
【図５】（ａ）（ｂ）は、図１に示した表面実装型パルストランスの磁路の磁気抵抗の算出方法を説明するための説明図である。
【図６】（ａ）（ｂ）は、図１に示した表面実装型パルストランスの磁路の磁気抵抗の算出方法を説明するための説明図である。
【図７】図１に示した表面実装型パルストランスにおいて、巻芯部のｚ方向の幅Ｈ１（図５（ａ））を変数として式（７）のＳ２／Ｓ１を変化させた場合に対応する、式（６）の右辺の値をプロットしたものである。
【図８】本発明の好ましい第２の実施の形態による表面実装型パルストランスの外観構造を示す略斜視図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。以下では、本発明の好ましい第１の実施の形態による表面実装型パルストランス１０の構造について、一般的な概要を説明した後、本発明に特徴的な部分について説明する。
【００１７】
図１は表面実装型パルストランス１０の外観構造を示す略斜視図である。また、図２は表面実装型パルストランス１０の平面図である。図２（ａ）は１層目のワイヤのみを示し、図２（ｂ）は２層目のワイヤも示している。以下、これらの図を参照しながら、表面実装型パルストランス１０の構成について説明する。
【００１８】
図１及び図２に示すように、表面実装型パルストランス１０はドラムコア１１と、ドラムコア１１に取り付けられた板状コア１２と、ドラムコア１１に巻回されたワイヤＳ１〜Ｓ４（第１乃至第４のワイヤ）とを備えている。
【００１９】
ドラムコア１１及び板状コア１２は、比較的透磁率の高い磁性材料、例えばＮｉ−Ｚｎ系フェライトやＭｎ−Ｚｎ系フェライトの焼結体によって作られている。なお、Ｍｎ−Ｚｎ系フェライトなどの透磁率の高い磁性材料は、固有抵抗が低く導電性を有しているのが通常である。
【００２０】
ドラムコア１１は、棒状の巻芯部１１ａと、巻芯部１１ａの両端に設けられた一対の鍔部１１ｂ，１１ｃとを備え、これらが一体化された構造を有している。ドラムコア１１は基板上に搭載して用いるものであり、鍔部１１ｂ，１１ｃの上面１１ｂｓ，１１ｃｓを基板に対向させた状態で該基板に実装される。
【００２１】
板状コア１２は、鍔部１１ｂ，１１ｃの下面（上面１１ｂｓ，１１ｃｓの反対側の面）と接着剤により固着している。ただし、板状コア１２と一対の鍔部１１ｂ，１１ｃそれぞれとの間には、接着剤を介さずに互いに直接接触する部分が設けられる。これは、鍔部１１ｂ，１１ｃの下面を中央部が膨らむような形に湾曲させ、かつ接着剤を両端部のみに配置することによって実現される。これにより、本実施の形態では、板状コア１２と一対の鍔部１１ｂ，１１ｃそれぞれとの間に形成されるギャップの平均厚みが３．５μｍ以下となっている。通常、ギャップの平均厚みは２０μｍ程度であるので、この３．５μｍ以下という値は相当小さな値である。
【００２２】
上記ギャップの平均厚みが２０μｍ程度である場合、表面実装型パルストランス１０の磁路の磁気抵抗に関しては、ギャップ部分の磁気抵抗が支配的となる。したがって、後述するように板状コアの磁路断面積と巻芯部の磁路断面積との関係を調節しても、表面実装型パルストランス１０の磁路の磁気抵抗の調節という観点からはほとんど意味がない。これに対し、本実施の形態による表面実装型パルストランス１０のようにギャップの平均厚みが３．５μｍ以下である場合、板状コアの磁路断面積と巻芯部の磁路断面積との関係を調節することにより、表面実装型パルストランス１０の磁路の磁気抵抗を有意に調節することが可能になる。
【００２３】
巻芯部１１ａは、板状コア１２の法線方向（ｚ方向）に見て、一対の鍔部１１ｂ，１１ｃそれぞれの中央より板状コア１２に近い位置に配置される（後述する図４において、αがβより小さくなるように構成される）。このように巻芯部１１ａをできるだけ基板から遠ざけることで、基板上で飛散した半田がワイヤＳ１〜Ｓ４に付着することを防止できる。
【００２４】
鍔部１１ｂの上面１１ｂｓには３つの端子電極Ｅ１〜Ｅ３（第１乃至第３の端子電極）が形成され、鍔部１１ｃの上面１１ｃｓには３つの端子電極Ｅ４〜Ｅ６（第４乃至第６の端子電極）が形成される。これら端子電極Ｅ１〜Ｅ６はそれぞれ、対応する鍔部に取り付けられた金具（Ｌ字型の金具）によって構成されることとしてもよいし、対応する鍔部の表面に焼き付けた導体膜（焼付け電極）によって構成されることとしてもよい。端子電極Ｅ１〜Ｅ３は、図１に示したｘ方向（ｚ方向及び一対の鍔部１１ｂ，１１ｃの対向方向（ｙ方向）の両方と垂直な方向。第１の方向）の一端側から、この順で配置されている。同様に、端子電極Ｅ４〜Ｅ６も、ｘ方向の一端側から、この順で配置されている。端子電極Ｅ１〜Ｅ６にはワイヤＳ１〜Ｓ４の各端部が熱圧着により継線される。
【００２５】
なお、端子電極Ｅ３は、図１及び図２から明らかなように、端子電極Ｅ１，Ｅ２から少し離して設けてある。端子電極Ｅ４についても同様に、端子電極Ｅ５，Ｅ６から少し離して設けてある。これは、ワイヤＳ１，Ｓ２により構成される一次巻線と、ワイヤＳ３，Ｓ４により構成される二次巻線の間の耐圧を確保するためである。
【００２６】
ワイヤＳ１〜Ｓ４は被覆導線であり、巻芯部１１ａに２層構造で巻回される。つまり、図２（ａ）（ｂ）に示すように、ワイヤＳ１，Ｓ４がバイファイラ巻き（２本のワイヤを交互に並べて単層巻きすること。）により１層目を構成し、ワイヤＳ２，Ｓ３がバイファイラ巻きにより２層目を構成する。ワイヤＳ１〜Ｓ４のターン数は互いに同一である。
【００２７】
なお、図２（ａ）（ｂ）に示すように、ワイヤＳ１〜Ｓ４の巻回方向は１層目と２層目とで異なっている。すなわち、例えば鍔部１１ｂから鍔部１１ｃに向かう巻回方向を鍔部１１ｂから見た場合、ワイヤＳ１，Ｓ４の巻回方向は時計周りであるのに対し、ワイヤＳ２，Ｓ３の巻回方向は反時計周りであり、互いに逆になっている。このようにしているのは、巻き始めの際及び巻き終わりの際に各ワイヤを巻芯部１１ａの一端から他端まで引き延ばさないで済むようにするためである。
【００２８】
ワイヤＳ１〜Ｓ４と端子電極Ｅ１〜Ｅ６の結線について説明すると、図２（ａ）に示すように、ワイヤＳ１の一端Ｓ１ａ，他端Ｓ１ｂはそれぞれ端子電極Ｅ１，Ｅ４に継線され、ワイヤＳ４の一端Ｓ４ａ，他端Ｓ４ｂはそれぞれ端子電極Ｅ３，Ｅ６に継線される。また、図２（ｂ）に示すように、ワイヤＳ２の一端Ｓ２ａ，他端Ｓ２ｂはそれぞれ端子電極Ｅ４，Ｅ２に継線される。また、ワイヤＳ３の一端Ｓ３ａ，他端Ｓ３ｂはそれぞれ端子電極Ｅ５，Ｅ３に継線される。
【００２９】
図３は、以上の構成により実現される表面実装型パルストランス１０の等価回路である。
【００３０】
図３に示すように、端子電極Ｅ１とＥ２はそれぞれ平衡入力のプラス側端子ＩＮ＋とマイナス側端子ＩＮ−になる。また、端子電極Ｅ５とＥ６はそれぞれ平衡出力のプラス側端子ＯＵＴ＋とマイナス側端子ＯＵＴ−になる。端子電極Ｅ３，Ｅ４は、それぞれ入力側，出力側の中間タップＣＴとなる。ワイヤＳ１，Ｓ２は表面実装型パルストランス１０の一次巻線を構成し、ワイヤＳ３，Ｓ４は表面実装型パルストランス１０の二次巻線を構成する。また、ドラムコア１１と板状コア１２は表面実装型パルストランス１０の閉磁路を構成している。
【００３１】
表面実装型パルストランス１０の動作について、再度図２（ｂ）を参照しながら、より詳しく説明しておく。図２（ｂ）には、表面実装型パルストランス１０の平衡入力電流ｉ１及び平衡出力電流ｉ２と、動作時に巻芯部１１ａに発生する磁界ｍも示している。同図に示すように、端子電極Ｅ１，Ｅ２に平衡入力電流ｉ１を流し込むと、ワイヤＳ１，Ｓ２が巻回されている巻芯部１１ａには、鍔部１１ｂ側にＳ極、鍔部１１ｃ側にＮ極を有する磁界ｍが発生する。この磁界ｍは、ワイヤＳ３，Ｓ４に誘導電流を発生させ、この誘導電流が平衡出力電流ｉ２となる。したがって、図３に示した等価回路が実現される。
【００３２】
ここで、上述したように、ワイヤＳ１，Ｓ４の巻回方向とワイヤＳ２，Ｓ３の巻回方向とは互いに逆になっている。これにより、各ワイヤを、継線される鍔部の最寄位置で巻き始め、かつ巻き終わることが可能になっている。つまり、仮にワイヤＳ１，Ｓ４の巻回方向とワイヤＳ２，Ｓ３の巻回方向とを同一とした場合、表面実装型パルストランス１０に上記のような動作をさせるためには（特に、磁界ｍによって平衡出力電流ｉ２を発生させるためには）、ワイヤＳ２，Ｓ３を端子電極Ｅ２，Ｅ３に継線した後、鍔部１１ｃ側まで引き延ばして巻き始め、巻き終わりでは鍔部１１ｂ側から端子電極Ｅ４，５まで引き延ばして継線する必要が生ずるが、表面実装型パルストランス１０では、このような引き延ばしが不要になっている。
【００３３】
以上が、本実施の形態による表面実装型パルストランス１０の構造の一般的な概要である。次に、表面実装型パルストランス１０の構造のうち本発明に特徴的な部分について詳しく説明する。以下では、初めに本発明に特徴的な構造を説明し、その後、その構造が表面実装型パルストランス１０の磁路の磁気抵抗を最小化できるものであることを説明する。
【００３４】
図４乃至図６は、表面実装型パルストランス１０の磁路の磁気抵抗の算出方法を説明するための説明図である。これらの図には、表面実装型パルストランス１０の構造を、磁気抵抗の算出方法の説明に必要な範囲で模式的に示している。
【００３５】
本算出方法では、表面実装型パルストランス１０の磁路を、図４（ａ）（ｂ）に示す４つの部分Ｐ１〜Ｐ４に分けて磁気抵抗を算出する。部分Ｐ１は主として巻芯部１１ａに関する部分であり、部分Ｐ２は主として板状コア１２に関する部分であり、部分Ｐ３は主として鍔部１１ｂ，１１ｃから板状コア１２に至る部分（部分Ｐ４を除く）であり、部分Ｐ４は鍔部１１ｂ，１１ｃと板状コア１２の間の磁気ギャップに関する部分である。
【００３６】
磁気抵抗の算出に用いる各種パラメータは、次のとおりである。まず、図４（ａ）に示すように、金具である端子電極Ｅ１〜Ｅ６の厚み分を含む全体のｚ方向の幅をＨ、巻芯部１１ａのｚ方向の幅をＨ１、板状コア１２のｚ方向の幅をＨ２、巻芯部１１ａと板状コア１２の間のｚ方向の距離をα、巻芯部１１ａから端子電極Ｅ１〜Ｅ６の表面までのｚ方向の距離をβとする。また、図４（ｃ）に示すように、全体のｘ方向の幅をＷ、巻芯部１１ａのｘ方向の幅をＷ１、巻芯部１１ａから鍔部１１ｂ，１１ｃのｘ方向の端面までのｘ方向の距離をγとする。以上より、図５（ａ）に示すように、部分Ｐ１のｘ方向及びｚ方向の幅はそれぞれＷ１及びＨ１となり、巻芯部１１ａの磁路断面積Ｓ１はＷ１×Ｈ１となる。
【００３７】
また、図５（ｂ）に示すように部分Ｐ２のｘ方向及びｚ方向の幅をそれぞれＷ２及びＨ２とする。これにより、板状コア１２の磁路断面積Ｓ２は＝Ｗ２×Ｈ２となる。さらに、図６（ａ）に示すように部分Ｐ３のｘ方向及びｙ方向の幅をそれぞれＷ３及びＨ３とし、図６（ｂ）に示すように部分Ｐ４のｘ方向及びｙ方向の幅をそれぞれＷ４及びＨ４とする。
【００３８】
その他、部分Ｐ１〜Ｐ４それぞれの平均磁路長を、図５（ａ）〜（ｄ）に示すように、それぞれＬ１〜Ｌ４とする。
【００３９】
ここで、上述したように、巻芯部１１ａは、ｚ方向に見て、一対の鍔部１１ｂ，１１ｃそれぞれの中央より板状コア１２に近い位置に配置される（α＜β）。また、ｙ方向における巻芯部１１ａの幅Ｗ１と、ｙ方向におけるドラムコア１１の幅Ｗとは、０．５Ｗ≦Ｗ１＜Ｗという関係を満たすように決定される。このうちＷ１＞Ｗという関係は、ワイヤＳ１〜Ｓ４がドラムコア１１の外にはみ出さないようにするためのものである。また、０．５Ｗ≦Ｗ１という関係は、ドラムコア１１の強度を確保するためのものである。
【００４０】
さて、表面実装型パルストランス１０では、板状コア１２の磁路断面積Ｓ２が、巻芯部１１ａの磁路断面積Ｓ１より大きくなるようにしている。これにより、限られた条件の下で可能な限り、磁気抵抗Ｒｍを小さくすることが可能になる。ここでいう限られた条件とは、まずサイズに関し、Ｌ１＝Ｌ２＝Ｌ、Ｗ３＝Ｗ４＝Ｗ、Ｈ３＝Ｈ４、α＜β、０．５Ｗ≦Ｗ１＜Ｗであってこれらの関係を変更できず、さらにＬ，Ｌ３，Ｌ４，Ｗ，Ｗ２，Ｈ３，Ｈ，α，βがそれぞれ固定値であって変更できないということを意味する。また、材料に関して、ドラムコア１１及び板状コア１２を構成する磁性材料の比透磁率μＳ、及び空気の透磁率μ０がそれぞれ固定値であって変更できないということを意味する。以下、詳しく説明する。
【００４１】
まず、表面実装型パルストランス１０の磁路の磁気抵抗Ｒｍは、部分Ｐ１〜Ｐ４の磁気抵抗Ｒｍ１〜Ｒｍ４を用いて次の式（１）で表される。
【００４２】
【数１】
2014099588.tif 000003
【００４３】
一般に、磁気抵抗Ｒｍは平均磁路長を磁路断面積で除した結果を透磁率で割ったものとして表される。また、図４（ａ）から明らかなようにＨ２＝Ｈ−Ｈ１−α−βであり、図４（ｃ）から明らかなようにＷ１＝Ｗ−２γである。したがって、磁気抵抗Ｒｍ１〜Ｒｍ４はそれぞれ、図５及び図６から理解されるように、上述した条件の下で次の式（２）〜式（５）のように表される。
【００４４】
【数２】
2014099588.tif 000004
【００４５】
ここで、上述したようにμＳ，μ０，Ｌ，Ｌ３，Ｌ４，Ｗ，Ｗ２，Ｈ３，Ｈは固定値である。したがって、式（１）〜式（５）より磁気抵抗Ｒｍは次の式（６）のように表され、このことから、式（６）の右辺を最小化することで磁気抵抗Ｒｍを最小化できることが理解される。
【００４６】
【数３】
2014099588.tif 000005
【００４７】
また、部分Ｐ１，Ｐ２それぞれの磁路断面積Ｓ１，Ｓ２の比Ｓ２／Ｓ１は、次の式（７）で表される。
【００４８】
【数４】
2014099588.tif 000006
【００４９】
図７は、巻芯部１１ａのｚ方向の幅Ｈ１を変数として式（７）のＳ２／Ｓ１を変化させた場合に対応する、式（６）の右辺の値をプロットしたものである。ただし、図７では、Ｈ＝２．９ｍｍ、Ｗ＝Ｗ２＝３．２ｍｍ、α＝０．２ｍｍ、β＝０．５ｍｍとし、γについては０．２ｍｍ、０．５ｍｍ、０．８ｍｍのそれぞれとした場合についてプロットした。
【００５０】
ここで、上述した０．５Ｗ≦Ｗ１＜Ｗという制約は、図７の例では０＜γ≦０．８と等価である。図７から、このような制約の下では、Ｓ２／Ｓ１が１より大きい場合（板状コア１２の磁路断面積Ｓ２が巻芯部１１ａの磁路断面積Ｓ１より大きい場合）に磁気抵抗Ｒｍが最小化されることが理解される。つまり、板状コア１２の磁路断面積Ｓ２を巻芯部１１ａの磁路断面積Ｓ１より大きくすることにより、磁気抵抗Ｒｍを最小化することが可能になる。したがって、本実施の形態による表面実装型パルストランス１０では、限られた条件の下で可能な限り、磁気抵抗Ｒｍを小さくすることが実現される。
【００５１】
以上説明したように、本実施の形態による表面実装型パルストランス１０によれば、板状コア１２の磁路断面積Ｓ２が、巻芯部１１ａの磁路断面積Ｓ１より大きくなるようにしているので、限られた条件の下で可能な限り、磁気抵抗Ｒｍを小さくすることが実現されている。
【００５２】
なお、図７から理解されるように、γ＝０．８である場合、Ｓ２／Ｓ１＝１．５のときに磁気抵抗Ｒｍが最小値となり、γ＜０．８である場合には、Ｓ２／Ｓ１が１．５より小さな値のときに磁気抵抗Ｒｍが最小値となる。したがって、０＜γ≦０．８（０．５Ｗ≦Ｗ１＜Ｗ）という条件の下では、１＜Ｓ２／Ｓ１≦１．５とすることがより好ましいと言える。
【００５３】
図８は、本発明の第２の実施の形態による表面実装型のパルストランス２０（コイル部品）の外観構造を示す略斜視図である。パルストランス２０は、端子電極Ｅ７，Ｅ８を追加した点、ワイヤＳ４の一端Ｓ４ａの継線先を端子電極Ｅ３から端子電極Ｅ７に変更し、ワイヤＳ１の一端Ｓ１ｂの継線先を端子電極Ｅ４から端子電極Ｅ８に変更した点、及びワイヤＳ１〜Ｓ４の巻回方向を逆にした点で、第１の実施の形態によるパルストランス１０と相違する。その他の点ではパルストランス１０と同一なので、以下では相違点に着目して説明する。
【００５４】
端子電極Ｅ７は、パルストランス２０のＸ方向の中心線を挟んで端子電極Ｅ２と線対称な位置に設けられる。ワイヤＳ４の一端Ｓ４ａを端子電極Ｅ７に継線するようにしたことにより、端子電極Ｅ３に継線されるのはワイヤＳ３の他端Ｓ３ｂのみとなる。同様に、端子電極Ｅ８は、パルストランス２０のＸ方向の中心線を挟んで端子電極Ｅ５と線対称な位置に設けられる。ワイヤＳ１の他端Ｓ１ｂを端子電極Ｅ８に継線するようにしたことにより、端子電極Ｅ４に継線されるのはワイヤＳ２の一端Ｓ２ａのみとなる。なお、端子電極Ｅ７，Ｅ８についても、端子電極Ｅ１〜Ｅ６と同様、対応する鍔部に取り付けられた金具（Ｌ字型の金具）によって構成されることとしてもよいし、対応する鍔部の表面に焼き付けた導体膜（焼付け電極）によって構成されることとしてもよい。
【００５５】
パルストランス２０において、第１の実施の形態によるパルストランス１０と比べてワイヤＳ１〜Ｓ４の巻回方向を逆にしているのは、端子電極の近傍におけるワイヤの交差をできるだけ避けるためである。もしパルストランス１０によるワイヤＳ１〜Ｓ４の巻回方向をパルストランス２０でも採用すると仮定すると、端子電極Ｅ３，Ｅ７の近傍でワイヤＳ３とワイヤＳ４とが交差し、端子電極Ｅ４，Ｅ８の近傍でワイヤＳ１とワイヤＳ２とが交差することになる。巻回方向を逆にしたことで、パルストランス２０では、このような交差が発生せず、さらに、図５に示した２カ所の交差（端子電極Ｅ１，Ｅ２の近傍におけるワイヤＳ１とワイヤＳ２の交差、及び、端子電極Ｅ５，Ｅ６の近傍におけるワイヤＳ３とワイヤＳ４の交差）も解消される。
【００５６】
パルストランス２０における板状コア１２の磁路断面積Ｓ２と巻芯部１１ａの磁路断面積Ｓ１との関係は、パルストランス１０と同様である。したがって、パルストランス２０においても、パルストランス２０と同様、限られた条件の下で可能な限り磁気抵抗Ｒｍを小さくすることが実現されている。
【００５７】
以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。
【００５８】
例えば、上記第１の実施の形態では、一次巻線を構成するワイヤＳ１，Ｓ２が端子電極Ｅ１，Ｅ２，Ｅ４に継線され、二次巻線を構成するワイヤＳ３，Ｓ４が端子電極Ｅ３，Ｅ５，Ｅ６に継線されるタイプのパルストランスに本発明を適用した例を説明したが、特許文献１の図１７に示されるように、一次巻線を構成するワイヤＳ１，Ｓ２が端子電極Ｅ１〜Ｅ３に継線され、二次巻線を構成するワイヤＳ３，Ｓ４が端子電極Ｅ４〜Ｅ６に継線されるタイプのパルストランスにも本発明は適用可能である。
【符号の説明】
【００５９】
Ｅ１〜Ｅ６      端子電極
Ｐ１〜Ｐ４      磁路の部分
Ｓ１〜Ｓ４      ワイヤ
１０            表面実装型パルストランス
１１            ドラムコア
１１ａ          巻芯部
１１ｂ，１１ｃ  鍔部
１２            板状コア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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