(57)【要約】【課題】  半導体装置の体格の増大を抑制しつつ、半導体装置内の温度分布を均一化することができる技術を提供する。【解決手段】  本明細書で開示する半導体装置は、素子領域が形成された半導体基板を備えている。素子領域は、半導体基板の表面側に位置する第１導電型の第１領域と、第１領域よりも深い位置に位置し、第１領域に接している第２導電型の第２領域と、第２領域よりも深い位置に位置し、第２領域に接しているとともに、第２領域によって第１領域との間を分離されている第１導電型の第３領域と、半導体基板の表面から第３領域に達するまで伸びるトレンチ内に配置され、第１領域と第３領域とを分離している範囲の第２領域に絶縁膜を介して接しているゲートと、を備えている。第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっている。【選択図】図４
2014150113.tif 000002
【特許請求の範囲】
【請求項１】
素子領域が形成された半導体基板を備えている半導体装置であり、
素子領域は、
半導体基板の表面側に位置する第１導電型の第１領域と、
第１領域よりも深い位置に位置し、第１領域に接している第２導電型の第２領域と、
第２領域よりも深い位置に位置し、第２領域に接しているとともに、第２領域によって第１領域との間を分離されている第１導電型の第３領域と、
半導体基板の表面から第３領域に達するまで伸びるトレンチ内に配置され、第１領域と第３領域とを分離している範囲の第２領域に絶縁膜を介して接しているゲートと、を備え、
第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっている半導体装置。
【請求項２】
請求項１に記載の半導体装置を製造する方法であり、
互いに間隔を空けて配置された複数の開口部を有するレジストマスクを半導体基板の表面に形成するレジストマスク形成工程と、
レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第２領域を形成する深さに、第２導電型の不純物を導入する第２導電型不純物導入工程と、を備え、
レジストマスクの各開口部の面積は、
素子領域の周辺部から中央部に向かって徐々に大きくなっている半導体装置の製造方法。
【請求項３】
レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第１領域を形成する深さに、第１導電型の不純物を導入する第１導電型不純物導入工程を、さらに備える請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示の技術は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
電流のオン／オフを制御する半導体装置では、半導体基板に電流が流れると発熱して温度が上昇する。半導体基板の中央部は、半導体基板の周辺部と比較して発生した熱が放出され難く、温度が上昇し易い。特許文献１の半導体装置では、半導体基板の中央部の動作セルの間隔が広げられている。これにより、中央部に動作セルが形成される密度が、半導体基板の周辺部に動作セルが形成される密度よりも小さくされている。このため、半導体基板の中央部での単位面積当たりの発熱量が抑制され、半導体基板の温度分布が均一化されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２７４４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術では、半導体基板に形成される動作セルの個数を減らすことなく中央部の動作セルの間隔を広げた場合には、半導体基板の体格が増大する。
【０００５】
本明細書は上記の課題を解決する技術を開示する。本明細書は半導体装置の体格の増大を抑制しつつ、半導体装置内の温度分布を均一化することができる技術を提供する。
【課題を解決するための手段】
【０００６】
本明細書で開示する半導体装置は、素子領域が形成された半導体基板を備えている。素子領域は、半導体基板の表面側に位置する第１導電型の第１領域と、第１領域よりも深い位置に位置し、第１領域に接している第２導電型の第２領域と、第２領域よりも深い位置に位置し、第２領域に接しているとともに、第２領域によって第１領域との間を分離されている第１導電型の第３領域と、半導体基板の表面から第３領域に達するまで伸びるトレンチ内に配置され、第１領域と第３領域とを分離している範囲の第２領域に絶縁膜を介して接しているゲートと、を備えている。第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっている。
【０００７】
上記の半導体装置では、第２領域の深さ方向の厚みは、素子領域の周辺部から中央部に向かって徐々に大きくなっている。このため、半導体装置の素子領域に流れる電流を、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。その結果、素子領域の発熱量を、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。これにより、半導体装置内の温度分布を均一化することができる。また、第２領域の深さ方向の厚みを変えることにより発熱量を調整するだけなので、半導体装置の体格の増大を抑制することができる。
【０００８】
また、本明細書は、上記の半導体装置を製造するために適した製造方法を開示する。この製造方法は、互いに間隔を空けて配置された複数の開口部を有するレジストマスクを半導体基板の表面に形成するレジストマスク形成工程を備えている。その製造方法は、レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第２領域を形成する深さに、第２導電型の不純物を導入する第２導電型不純物導入工程を備えている。レジストマスクの各開口部の面積は、素子領域の周辺部から中央部に向かって徐々に大きくなっている。
【０００９】
上記の半導体装置の製造方法では、レジストマスクの開口部の面積を変えることで、第２領域の深さ方向の厚みを、素子領域の周辺部から中央部に向かって徐々に大きくすることができる。レジストマスクの開口部の面積を変えるだけなので、従来と比較して特別な工程を追加することなく、上記の半導体装置を製造することができる。
【図面の簡単な説明】
【００１０】
【図１】実施例１の半導体装置１００の平面図である。
【図２】実施例１の半導体装置１００のII−II断面における断面図である。
【図３】実施例１の半導体装置１００のIII−III断面における断面図である。
【図４】実施例１の半導体装置１００のIV−IV断面における断面図である。
【図５】実施例１の半導体装置１００のＶ−Ｖ断面における断面図である。
【図６】実施例１の半導体装置１００のVI−VI断面における断面図である。
【図７】実施例１の半導体装置１００のVII−VII断面における断面図である。
【図８】実施例１の半導体装置１００のVIII−VIII断面における断面図である。
【図９】実施例１の半導体装置１００の製造工程を示す平面図である。
【図１０】図９のＸ−Ｘ断面における断面図である。
【図１１】図９のXI−XI断面における断面図である。
【図１２】図９のXII−XII断面における断面図である。
【図１３】図９のXIII−XIII断面における断面図である。
【図１４】図９のXIV−XIV断面における断面図である。
【図１５】図９のXV−XV断面における断面図である。
【図１６】図１０の断面図の熱処理後の状態を示す断面図である。
【図１７】図１１の断面図の熱処理後の状態を示す断面図である。
【図１８】図１２の断面図の熱処理後の状態を示す断面図である。
【図１９】図１３の断面図の熱処理後の状態を示す断面図である。
【図２０】図１４の断面図の熱処理後の状態を示す断面図である。
【図２１】図１５の断面図の熱処理後の状態を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１２】
（特徴１）  本明細書で開示する半導体装置の素子領域には、複数のトレンチが形成されていてもよい。複数のトレンチは、半導体基板を平面視したときに、第１方向に間隔を空けて配置されると共に、第１方向に直交する第２方向に伸びていてもよい。各トレンチ内にはゲートが配置されており、第１方向と平行となり、かつ、半導体基板の表面に直交する断面において、トレンチに接する第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっていてもよい。
【００１３】
上記の半導体装置では、半導体装置の素子領域に流れる電流を、第１方向と平行となり、かつ、半導体基板の表面に直交する断面において、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。すなわち、ゲートが伸びる方向と直交する方向において、半導体基板の温度分布を均一化することができる。
【００１４】
（特徴２）  本明細書で開示する半導体装置では、第２方向と平行となり、かつ、半導体基板の表面に直交する断面において、第２領域の深さ方向の厚みは、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくなっていてもよい。
【００１５】
上記の半導体装置では、半導体装置の素子領域に流れる電流を、第２方向と平行となり、かつ、半導体基板の表面に直交する断面において、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。すなわち、ゲートが伸びる方向と平行となる方向において、半導体基板の温度分布を均一化することができる。
【００１６】
（特徴３）  素子領域は、平面視したときに、第２方向に間隔を空けて配置された複数の素子部を有していてもよい。各素子部は、第1領域と第２領域と第３領域とゲートを備えていてもよい。第２方向と平行となり、かつ、半導体基板の表面に直交する断面において、各素子部のトレンチに接する第２領域の深さ方向の厚みは、素子領域の周辺部に位置する素子部から素子領域の中央部に位置する素子部に向かって徐々に大きくなっていてもよい。
【００１７】
上記の半導体装置では、各素子部の第２領域の深さ方向の厚みを変えることで、素子領域に流れる電流を、素子領域の周辺部から中央部に向かって徐々に小さくすることができる。
【００１８】
（特徴４）  本明細書で開示する半導体装置の製造方法は、レジストマスク形成工程の後に、複数の開口部から露出している範囲の半導体基板の第１領域を形成する深さに、第１導電型不純物を導入する第１導電型不純物導入工程をさらに備えていてもよい。
【００１９】
上記の半導体装置の製造方法では、レジストマスク使用して第１導電型不純物を導入する。また、第１導電型不純物を導入したレジストマスクと同一のレジストマスクを使用して第２導電型不純物を導入する。この為、第２導電型不純物を導入することのみの為にレジストマスクを設ける必要が無い。これにより、半導体装置の製造コストの増加を抑制することができる。
【実施例１】
【００２０】
以下に、図１〜図８を用いて半導体装置１００の構造を説明する。半導体装置１００は、半導体基板２と、半導体基板２の表裏面に形成された電極及び絶縁膜（図１〜８において不図示）を備えている。半導体基板２には素子領域４０が形成されている。素子領域４０は、図１において、フィールドリミッティングリング８の内側に位置する領域である。（フィールドリミッティングリング８については後述する。）素子領域４０は、複数の素子部３１〜３５を備えている。素子部３１〜３５は、それぞれ、図１において、横長の矩形形状であり、図１上下方向に並んで配置されている。素子部３１は、複数の動作セル６０１〜６０５を備えている。同様に、素子部３２は複数の動作セル６０６〜６１０を、素子部３３は複数の動作セル６０６〜６１０を、素子部３４は複数の動作セル６１１〜６１５を、素子部３５は複数の動作セル６１６〜６２０を備えている。動作セル６０１〜６２０のそれぞれは、いわゆるＩＧＢＴを構成している。すなわち、動作セル６０１〜６２０のそれぞれは、ゲート６、エミッタ領域４、ボディコンタクト領域（不図示）、ボディ領域１０１〜１３０、ドリフト領域２２、コレクタ領域１０を有する。
【００２１】
半導体基板２の表面には、各動作セル６０１〜６２５のエミッタ領域４及びボディコンタクト領域に接続されたエミッタ電極（不図示）を有する。また、半導体基板２の裏面には、コレクタ領域１０に接続されたコレクタ電極（不図示）を有する。また、半導体基板２の表面には、各動作セル６０１〜６２５のゲート６に接続されたゲートパッド（不図示）を有する。
【００２２】
半導体装置１００のエミッタ電極とコレクタ電極との間に、コレクタ電極の電位がエミッタ電極の電位より高くなる電圧が印加された状態で、ゲート電極にオン電圧が印加されると、エミッタ電極とコレクタ電極との間に電流が流れる。また、エミッタ電極とコレクタ電極との間に電流が流れている状態で、ゲート電極へのオン電圧の印加が停止されると、エミッタ電極とコレクタ電極との間を流れる電流が遮断される。
【００２３】
なお、図１〜図８では、上述したようにボディコンタクト領域の図示を省略している。すなわち、図１〜図８は、後述するエミッタ領域４、及びボディ領域１０１〜１３０を形成後、ボディコンタクト領域を形成する前の状態を示している。
【００２４】
次に、図１〜図８を用いて半導体装置１００の詳細な構造を説明する。半導体基板２は、具体的にはＳｉＣ基板である。但し、半導体基板２は、例えばＳｉ基板等であってもよい。半導体基板２の上面に露出する位置には、ｎ型半導体のエミッタ領域４が形成されている。各エミッタ領域４には、上述したエミッタ電極（不図示）が接続されている。エミッタ領域４よりも深い位置（図２〜図８中下側の位置）にｐ型半導体のボディ領域１０１〜１３０が形成されている。ボディ領域１０１〜１３０は、エミッタ領域４に接している。
【００２５】
また、半導体基板２には、ｐ型半導体であるボディコンタクト領域（不図示）が形成されている。ボディコンタクト領域は、図２〜図８において各エミッタ領域４が形成されている部分の一部に形成されている。ボディコンタクト領域は、各エミッタ領域４毎に形成されている。ボディコンタクト領域に導入されているｐ型不純物の濃度は、ボディ領域１０１〜１３０に導入されているｐ型不純物の濃度よりも濃い。ボディコンタクト領域はボディ領域１０１〜１３０と接しており、ボディ領域１０１〜１３０はボディコンタクト領域を介してエミッタ電極と接続されている。
【００２６】
ボディ領域１０１〜１３０よりも深い位置にｎ型半導体であるドリフト領域２２が形成されている。ボディ領域１０１〜１３０は、エミッタ領域４とドリフト領域２２とを分離している。ボディ領域１０１〜１３０はドリフト領域２２と接している。ドリフト領域２２の下側（半導体基板２の下端）には、ｐ型半導体であるコレクタ領域１０が設けられている。ドリフト領域２２は、コレクタ領域１０と接している。
【００２７】
半導体基板２の上面には複数のトレンチ１６が形成され、各トレンチ１６の内部にゲート６が形成されている。トレンチ１６は、半導体基板２の上面から、エミッタ領域４、ボディ領域１０１〜１３０を貫通してドリフト領域２２に達している。トレンチ１６の内側は、ゲート絶縁膜１８に覆われている。ゲート絶縁膜１８の内側にはポリシリコン２０が充填されている。ゲート６は、平面視（図１）で縦長の長方形である。ゲート６は、横に５列、縦に５列形成されている。各ゲート６は、図示されないゲートラインによってゲートパッドに接続されている。半導体基板２の上面に臨む範囲には、フィールドリミッティングリング８が形成されている。フィールドリミッティングリング８は、平面視（図１）で略長方形の枠状に形成され、素子領域４０を取り囲むように配置されている。フィールドリミッティングリング８は、ボディ領域１０１〜１３０よりも低濃度のｐ型半導体である。フィールドリミッティングリング８は、素子領域４０のいわゆる周辺領域となっている。
【００２８】
図２〜図６に示すように、図１左右方向に隣接するボディ領域１０１〜１３０は、ゲート６によって分離されている。また、図１、図８に示すように、図１上下方向に隣接するボディ領域１０１〜１３０は、ｐ−層１２によって分離されている。換言すると、図１上下方向に隣接する素子部３１〜３５は、ｐ−層１２によって分離されている。ｐ−層１２は、ボディ領域１０１〜１３０よりも低濃度のｐ型半導体である。図２〜図６に示すように、半導体基板２に形成されている各エミッタ領域４の上下方向の厚みは、すべて等しい。なお、平面視したときに（図１）、ボディ領域１０１〜１３０のそれぞれの周囲は、フィールドリミッティングリング８とｐ−層１２とを合わせた領域に取り囲まれている。フィールドリミッティングリング８とｐ−層１２とを合わせた領域は、ボディ領域１０１〜１３０のそれぞれのいわゆる周辺領域となっている。
【００２９】
図２〜図６に示すように、半導体装置１００の（図１中での）周辺部に位置するボディ領域１０１〜１０７、１１２、１１３、１１８、１１９、１２４、１２５〜１３０の上下方向の厚み（すなわち、半導体基板２の深さ方向の厚み）は、半導体装置１００の各ボディ領域の中で最も小さい。ボディ領域１０１〜１０７、１１２、１１３、１１８、１１９、１２４、１２５〜１３０の（図１中での）内側に位置するボディ領域１０８〜１１１、１１４、１１７、１２０〜１２３の上下方向の厚みは、ボディ領域１０１〜１０７、１１２、１１３、１１８、１１９、１２４、１２５〜１３０の上下方向の厚みよりも大きい。また、ボディ領域１０８〜１１１、１１４、１１７、１２０〜１２３のさらに内側（すなわち、半導体装置１００の中央）に位置するボディ領域１１５、１１６の上下方向の厚みは、ボディ領域１０８〜１１１、１１４、１１７、１２０〜１２３の上下方向の厚みよりもさらに大きい。つまり、本実施例の半導体装置１００では、ボディ領域の上下方向の厚みは、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
【００３０】
半導体装置１００がオンしている状態について詳細に説明する。ゲート電極にオン電圧を印加すると、各動作セル６０１〜６２５のゲート６にオン電圧が印加される。このため、各ゲート６にゲート絶縁膜１８を介して対向しているボディ領域１０１〜１３０にチャネルが形成される。
【００３１】
上述のように、ボディ領域の上下方向の厚みは、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。このため、ボディ領域に形成されるチャネルのチャネル長は、半導体装置１００の周辺部から中央部に向かって徐々に長くなっている。各ゲート６にある大きさのオン電圧が印加された時に、チャネル長が長い動作セルに流れる電流の量は少なく、チャネル長が短い動作セルに流れる電流の量は多い。
【００３２】
つまり、本実施例の半導体装置１００では、半導体装置１００がオンされた際に半導体装置１００の各動作セルに流れる電流は、半導体装置１００の周辺部から中央部に向かって徐々に小さくされている。その結果、半導体装置１００の各動作セルの発熱量は、半導体装置１００の周辺部から中央部に向かって徐々に小さくされている。これにより、半導体装置１００内の温度分布を均一化することができる。半導体装置１００内の温度分布が均一化されることにより、半導体装置１００に流すことができる電流を増加させることができる。図２〜図６に示すように、半導体装置１００の周辺部と中央部とで、ゲート６の間隔（図１の左右方向の間隔）は変わらない。このため、半導体装置１００内の温度分布を均一化しても、半導体装置１００の体格が増大することを抑制することができる。
【００３３】
また、本実施例の半導体装置１００では、半導体装置１００の周辺部に位置する動作セルのチャネル長が短くされている。このため、その動作セルのゲート容量が低減されている。これにより、その動作セルのスイッチング損失が低減される。その結果、半導体装置１００のスイッチング損失を低減することができる。
【００３４】
なお、半導体装置１００のスイッチング損失が低減されることよって、発熱が低減される。これによっても、半導体装置１００に流すことができる電流を増加させることができる。
【００３５】
本実施例の半導体装置１００を製造する方法を説明する。まず、半導体基板２の全体にｎ型不純物を導入する。ｎ型不純物としては、例えばリン（Ｐ）が使用できる。ｎ型不純物の導入は、従来公知の方法で行うことができる。次に、ｐ−層１２を形成する。ｐ−層１２の形成は、従来公知の方法で行うことができる。
【００３６】
次に、エミッタ領域４、及びボディ領域１０１〜１３０を形成する。まず、図９〜図１５に示すように、半導体基板２の上面に、レジストマスク１４を形成する。レジストマスク１４は、開口部３０１〜３３０を有している。図９に示すように、開口部は、左右方向に６列、上下方向に５列形成されている。各開口部３０１〜３３０は、上下方向に長い長方形である。各開口部３０１〜３３０の上下方向の長さはすべて等しい。
【００３７】
図９に示すように、レジストマスク１４の周辺部に位置する開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０は、左右方向の幅が最も小さい。すなわち、開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０の面積（開口面積）は、各開口部の中で最も小さい。同様に、開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０の（図９中での）内側に位置している、開口部３０８〜３１１、３１４、３１７、３２０〜３２３の面積は、開口部３０１〜３０７、３１２、３１３、３１８、３１９、３２４、３２５〜３３０の面積よりも小さい。開口部３０８〜３１１、３１４、３１７、３２０〜３２３のさらに内側（すなわち、半導体装置１００の中央）に位置している、開口部３１５、３１６の面積は、開口部３０８〜３１１、３１４、３１７、３２０〜３２３の面積よりも小さい。つまり、開口部の面積は、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
【００３８】
レジストマスク１４を形成すると、開口部３０１〜３３０の内側に露出している範囲の半導体基板２にｎ型不純物２４を導入する。ｎ型不純物２４としては、例えばリン（Ｐ）が使用できる。ｎ型不純物２４の導入は、例えばイオン注入法で行うことができる。ｎ型不純物２４は、半導体基板２の上面の表面に近い位置に導入される。
【００３９】
次に、開口部３０１〜３３０の内側に露出している範囲の半導体基板２にｐ型不純物４０１〜４３０を導入する。ｐ型不純物４０１〜４３０としては、例えばボロン（Ｂ）が使用できる。ｐ型不純物４０１〜４３０の導入には、例えばイオン注入法が使用できる。図１０〜図１５に示すように、ｐ型不純物４０１〜４３０は、上述のｎ型不純物２４よりも深い位置に導入される。また、各開口部３０１〜３３０にｐ型不純物４０１〜４３０が導入される量は、その開口部にｎ型不純物２４が導入された量よりも多い。
【００４０】
なお、各開口部３０１〜３３０にｐ型不純物４０１〜４３０が導入される量は、その開口部の面積が大きいほど大きい。上述のように、開口部の面積は、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。このため、ｐ型不純物４０１〜４３０が導入される量は、半導体装置１００の周辺部から中央部に向かって徐々に多くなっている。
【００４１】
次に、半導体基板２を熱処理する。熱処理によりｎ型不純物２４が活性化するとともに拡散する。ｎ型不純物２４が拡散することによりエミッタ領域４が形成される。
【００４２】
また、熱処理により、ｐ型不純物が活性化するとともに拡散する。これにより、ｐ型不純物領域５０１〜５３０が形成される（図１６〜図２１）。半導体基板２に形成されるｐ型不純物領域５０１〜５３０の下端が位置する深さは、半導体基板２に導入されたｐ型不純物の量が多いほど深くなる。このため、ｐ型不純物領域５０１〜５３０の下端が位置する深さは、半導体装置１００の周辺部から中央部に向かって徐々に深くなっている。
【００４３】
なお、上述のように、各開口部３０１〜３３０から導入されたｐ型不純物４０１〜４３０の量は、その開口部から導入されたｎ型不純物２４の量よりも多い。このため、各開口部３０１〜３３０から導入されたｐ型不純物４０１〜４３０が拡散して深さが増加する量は、その開口部から導入されたｎ型不純物２４が拡散して深さが増加する量よりも大きい。このため、各開口部３０１〜３３０に形成されるｐ型不純物領域５０１〜５３０の下端と、その開口部に形成されるエミッタ領域４の下端との距離（すなわち、後述のボディ領域の上下方向の厚み）は、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
【００４４】
次に、半導体基板２の上面にボディコンタクト領域（不図示）を形成する。ボディコンタクト領域は、それぞれのボディ領域１０１〜１３０毎に形成される。ボディコンタクト領域は、それぞれのボディ領域１０１〜１３０に対応するエミッタ領域４の一部にｐ型不純物を導入することにより形成される。各エミッタ領域４へのｐ型不純物の導入は、従来公知の方法によって行われる。各ボディコンタクト領域のそれぞれに導入されるｐ型不純物の濃度は、ボディ領域１０１〜１３０のそれぞれに導入されるｐ型不純物の濃度よりも濃い。ボディコンタクト領域が形成されることにより、各ボディ領域１０１〜１３０のそれぞれとエミッタ電極との間がボディコンタクト領域によって接続される。
【００４５】
次に、半導体基板２の上面にゲート６を形成する。ゲート６を形成するために、まず、半導体基板２の上面にトレンチ１６を形成する。トレンチ１６は、半導体基板２の上面から、エミッタ領域４、ｐ型不純物領域５０１〜５３０を貫通してドリフト領域２２に達するように形成する。次に、トレンチ１６の内側を覆うようにゲート絶縁膜１８を形成する。次に、ゲート絶縁膜１８の内部にポリシリコン２０を充填する。以上により、ゲート６が形成される。半導体基板２にエミッタ領域４、ゲート６が形成されことにより、ｐ型不純物領域５０１〜５３０の一部がボディ領域１０１〜１３０となる。ボディ領域１０１〜１３０の深さ方向の厚みは、半導体装置１００の周辺部から中央部に向かって徐々に大きくなっている。
【００４６】
次に、フィールドリミッティングリング８を形成する。フィールドリミッティングリング８の形成は、従来公知の方法で行うことができる。
【００４７】
なお、半導体基板２にボディ領域１０１〜１３０、エミッタ領域４、フィールドリミッティングリング８、ｐ−層１２が形成されることにより、これらが形成されていない部分の半導体基板２（半導体基板２の下側の部分）がドリフト領域２２となる。次に、半導体基板２の下面（ドリフト領域２２の下面）に従来公知の方法によってｐ型半導体のコレクタ領域１０が形成される。さらに、従来公知の方法によって、半導体基板２の上面にエミッタ電極が形成されるとともに、半導体基板２の下面にコレクタ電極が形成される。以上により、半導体装置１００が完成し、図１〜図８の状態となる。
【００４８】
本実施例の半導体装置１００の製造方法では、開口部３０１〜３３０の面積が変化するレジストマスク１４を利用してイオン注入することによって、半導体装置１００の動作セル６０１〜６２５のボディ領域の厚みを、半導体装置１００の周辺部から中央部に向かって徐々に大きくすることができる。このため、各動作セル６０１〜６２５のボディ領域の厚みを変えるために特別な工程を行う必要は無く、従来と同様の工程で形成することができる。
【００４９】
本実施例の半導体装置１００の製造方法では、レジストマスク１４を使用してｎ型不純物２４を導入する。また、ｎ型不純物２４を導入したレジストマスク１４と同一のレジストマスク１４を使用してｐ型不純物領域５０１〜５３０を導入する。この為、ｐ型不純物領域５０１〜５３０を導入することのみの為にレジストマスクを設ける必要が無い。これにより、半導体装置１００の製造コストの増加を抑制することができる。
【００５０】
なお、半導体装置１００のボディ領域１０１〜１３０の厚みは、ボディ領域１０１〜１３０の下端の頂点をつないだ線が直線となる様に、周辺部から中央部に向かって徐々に大きくなっていてもよい。半導体装置１００のボディ領域１０１〜１３０の厚みは、ボディ領域１０１〜１３０の下端の頂点をつないだ線が任意のカーブ（例えば下側に凸なカーブ）を描くように、周辺部から中央部に向かって徐々に大きくなっていてもよい。
【００５１】
上記の実施例の素子領域４０は、素子部３１〜３５を有していた。素子領域４０は、例えば一つの素子部のみを有していてもよい。その一つの素子部は、例えば、素子部３１〜３５を分離しているｐ−層１２を省略することにより、素子部３１〜３５が互いに連結されたものであってもよい。この場合にも、図１の上下方向において、ボディ領域の深さ方向の厚みを、素子領域の周辺部から素子領域の中央部に向かって徐々に大きくすることができる。また、この場合に、素子領域４０に形成される動作セルの図１の左右方向における個数に制限は無い。例えば、素子領域４０は、図１の左右方向に一つの動作セルが形成されていてもよい。また、ゲート６は、図１の上下方向に隣接するゲート６が互いに連列されたものであってもよい。この場合、例えば、素子部３１〜３５のすべてのゲートが上下方向に互いに連結されていてもよい。
【００５２】
上記の実施例では、ボディ領域１０１〜１３０は、図１の上下方向と、左右方向の両方で、ボディ領域１０１〜１３０の厚みを変化させた。しかしながら、ボディ領域１０１〜１３０の厚みを変化させる方向は、上下方向と左右方向のうちのいずれか一方向であってもよい。さらに、ボディ領域１０１〜１３０の厚みを変化させる方向は、図１の紙面に平行な任意の方向であってよい。
【００５３】
上記の実施例では、開口部３０１〜３３０のそれぞれは長方形であった。しかしながら、開口部３０１〜３３０のそれぞれは、任意の形状であってよい。例えば、開口部３０１〜３３０のそれぞれの左右（図９）の輪郭線は緩やかなカーブであってもよい。上下に隣接する開口部３０１〜３３０の左右の輪郭線が、全体としてひとつの大きなカーブを描くように形成されていてもよい。
【００５４】
上記の実施例では、各動作セル６０１〜６１５は、ＩＧＢＴを構成していた。しかし、各動作セル６０１〜６１５は、ＭＯＳＦＥＴを構成していてもよい。
【００５５】
上記の実施例では、半導体基板２の上面に、レジストマスク１４を形成した。しかし、半導体基板２の上面にＳｉＯ２マスクを形成してもよい。また、半導体基板２の上面にＳｉを含有する他の構造体を使用してもよい。
【００５６】
上記の実施例と請求項との対応を説明する。エミッタ領域４は、請求項でいう「第１領域」の、ボディ領域１０１〜１３０は、請求項でいう「第２領域」の、ドリフト領域２２は、請求項でいう「第３領域」の一例である。
【００５７】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５８】
２     半導体基板
４     エミッタ領域
６     ゲート
８     フィールドリミッティングリング
１０   コレクタ領域
１２   Ｐ−層
１４   レジストマスク
１６   トレンチ
１８   ゲート絶縁膜
２２   ドリフト領域
３１〜３５    素子部
４０   素子領域
１００ 半導体装置
１０１〜１３０       ボディ領域
３０１〜３３０       開口部
４０１〜４３０       ｐ型不純物
５０１〜５３０       ｐ型不純物領域
６０１〜６１５       動作セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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