(57)【要約】【課題】実装面積を確保しつつ、薄型化を達成し、コストダウンも期待できる電子回路モジュールを提供する。【解決手段】多層基板１１０のおもて面１１に電子部品（２，３０）が実装されているとともに、裏面１２に自身を他の基板に実装するための端子を備えた電子回路モジュール１０１であって、電子部品には複数のバンプ３１を備えた半導体チップ３０を含むとともに、当該半導体チップは、バンプを介して多層基板にフェイスダウン実装され、多層基板は、所定の内層基板１６のおもて面側に、複数のバンプのそれぞれと半田付けされる内層側電極パッド１３４が形成され、多層基板のおもて面には、バンプがそれぞれ配置されている位置に、当該多層基板の内層側電極パッドの深さにまで達するバンプ挿入孔４０が個別に形成され、バンプは、バンプ挿入孔に挿入されつつ、内層側電極パッドに半田付けされている。【選択図】図２
2014086466.tif 000002
【特許請求の範囲】
【請求項１】
多層基板のおもて面に電子部品が実装されているとともに、裏面に自身を他の基板に実装するための端子を備えた電子回路モジュールであって、
前記電子部品には複数のバンプを備えた半導体チップを含むとともに、当該半導体チップは、前記バンプを介して前記多層基板にフェイスダウン実装され、
前記多層基板は、所定の内層基板のおもて面側に、前記複数のバンプのそれぞれと半田付けされる内層側電極パッドが形成され、
前記多層基板のおもて面には、前記バンプがそれぞれ配置されている位置に、当該多層基板の前記内層側電極パッドの深さにまで達するバンプ挿入孔が個別に形成され、
前記バンプは、前記バンプ挿入孔に挿入されつつ、前記内層側電極パッドに半田付けされている、
ことを特徴とする電子回路モジュール。
【請求項２】
請求項１において、
前記多層基板のおもて面側を上方とするとともに、前記半導体チップを第１の半導体チップとして、
当該第１の半導体チップの上方にその他の半導体チップが一つ以上積層された状態で前記多層基板にフェイスダウン実装され、
当該その他の半導体チップは、複数のバンプを備えるとともに、上方から見たとき、当該バンプが下方に積層されている半導体チップの実装領域の外方に配置され、
前記多層基板のおもて面には、一様の厚さの配線層が形成されているとともに、当該配線層には、前記その他の半導体チップのバンプが配置されている位置に外層側電極パッドが形成され、
前記外側電極パッドに前記その他の半導体チップのバンプが半田付けされている、
ことを特徴とする電子回路モジュール。
【請求項３】
多層基板を用いて請求項１に記載の電子回路モジュールの製造方法であって、
前記多層基板は、所定の内層基板のおもて面側に前記半導体チップが備える複数のバンプのそれぞれと半田付けされる前記内層側電極パッドが形成されてなり、
当該製造法は、
前記内層側電極パッドが形成されている位置に、前記多層基板のおもて面から当該内層電極パッドの深さにまで達する前記バンプ挿入孔を形成するステップと、
前記複数のバンプのそれぞれにフラックスを転写するステップと、
前記複数のバンプのそれぞれを、対応するバンプ挿入孔に挿入して、前記内層側電極パッドに接触させるステップと、
前記多層基板に対してリフロー半田付け工程を行って、前記半導体チップのバンプを前記内層側電極パッドに半田付けするステップと、
を含むことを特徴とする。
【請求項４】
多層基板を用いて請求項２に記載の前記電子回路モジュールの製造方法であって、
前記多層基板は、所定の内層基板のおもて面側に形成されて前記第１の半導体チップが備える複数のバンプのそれぞれと半田付けされる前記内層側電極パッドと、おもて面に形成された一様の厚さの前記配線層と、当該配線層に形成されて前記その他の半導体チップが備える複数のバンプのそれぞれと半田付けされる前記外層側電極パッドとを備えてなり、
当該製造方法は、
前記内層側電極パッドの形成されている位置に、前記多層基板のおもて面から当該内層電極パッドの深さにまで達する前記バンプ挿入孔を形成するステップと、
前記外層電極パッド上に半田ペーストを塗布するステップと、
前記第１の半導体チップについて、前記複数のバンプのそれぞれにフラックスを転写した上で、当該複数のバンプのそれぞれを、対応するバンプ挿入孔に挿入して、前記内層側電極パッドに接触させるステップと、
前記その他の半導体について、前記第１の半導体チップの上方に積層しつつ、前記複数のバンプを対応する外層側電極パッド上の前記半田ペーストに接触させるステップと、
前記多層基板に対してリフロー半田付け工程を行って、前記第１の半導体チップ、およびその他の半導体チップのバンプを前記内層側電極パッド、および外層側電極パッドに半田付けするステップと、
を含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数の半導体チップを一つのパッケージに封止してなる電子回路モジュールに関する。具体的には、電子回路モジュールの小型、薄型化を達成するための技術に関する。また、電子回路モジュールの製造方法にも関する。
【背景技術】
【０００２】
本発明が対象とする電子回路モジュールは、複数の電子部品を一つのパッケージに封止し、見かけ上、一つの電子部品にしたものである。電子回路モジュールは、複数の電子部品を一つのパッケージに集約しているため、当該モジュールが組み込まれる電子機器の小型化に寄与する。また、パッケージ内の複数の電子部品の相互の配線長を短くすることができることから、ＥＭＩやクロストークノイズを軽減することができ、ノイズ耐性が向上する。そして、電子回路モジュールは、上述したような利点から、「スマートフォン」と呼ばれる無線通信機能を備えた携帯型情報処理端末などに好適である。
【０００３】
参考までに、図１に、一般的な電子回路モジュール１の概略構造を示した。この図では、当該電子回路モジュール１を側方から見たときの断面図（側断面図）が示されており、図１（Ａ）は、電子回路モジュール全体の側断面図であり、（Ｂ）は、（Ａ）における円５０内を拡大した図である。そして、従来例に係る電子回路モジュール１は、多層基板１０の一方の面（おもて面）１１に複数の電子部品（２，３ａ，３ｂ）が実装され、絶縁性樹脂による絶縁樹脂層４がその電子部品（２，３ａ，３ｂ）ごと多層基板１０のおもて面１１を覆った構造を基本としている。
【０００４】
この電子回路モジュール１において、多層基板１０は、おもて面１１側を上方とすると、図１（Ｂ）に詳しく示したように、配線パターン（１３，１４ａ，１４ｂ，１５）が形成された層（配線層）（２１，２２ａ，２２ｂ，２３）を上下方向に積層した構造であり、表裏両面（１１，１２）の配線層（２１，２３）を外層として、その表裏の外層（２１，２３）の内側に内層となる配線層（２２ａ，２２ｂ）が積層されている。具体的には、コア材５の上下両面に導電体膜をパターンニングしてなる配線パターンが形成され、この導電体膜の層が内層（２２ａ，２２ｂ）となる。
【０００５】
また、このコア材５の上下両面に内層（２２ａ，２２ｂ）が積層されてなる基板（内層基板）１６の上下両面にはプリプレグ（６ａ，６ｂ）が積層されている。さらに、おもて面１１側のプリプレグ６ａの上方と、裏面１２側のプリプレグ６ｂの下方に導電体膜をパターニングしてなる配線パターン（１３，１５）が形成されている。すなわち、多層基板１０において、最も外側にある導電体膜の層が外層（２１，２３）となる。そして、各配線層（２１，２２ａ，２２ｂ，２３）間が、適所でビア７を介して接続されている。
【０００６】
なお、多層基板１０のおもて面１１側の配線パターン１３としては、電子部品（２，３ａ，３ｂ）を実装するための電極パッドや引き回し配線などがあり、裏面１２側の配線パターン１５には、引き回し配線のパターンやこの電子回路モジュール１自身を一つの電子部品として他の回路基板に実装するための端子などが含まれている。さらに、多層基板１０のおもて面１１や裏面１２の配線パターン（１３，１５）において、電子部品（２，３ａ，３ｂ）や電子回路モジュール１自体の実装に寄与しない部分には、ソルダーレジスト８による絶縁被膜が形成されている。
【０００７】
ところで、図１に示した電子回路モジュール１は、多層基板１０に二つの半導体チップ（３ａ，３ｂ）が上下方向に積層された状態で実装された、所謂「マルチチップモジュール」などと呼ばれるものである。積層状態にある二つの半導体チップ（３ａ，３ｂ）のうち、下方の半導体チップ（以下、下側チップ）３ａは、半田バンプ（以下、バンプ）３１などを用いて多層基板１０上にフェイスダウン実装されている。すなわち、下側チップ３ａはバンプ３１を備え、そのバンプ３１が多層基板１０のおもて面１１側の配線層２１に形成されている電極パッド３３ａと半田３２によって接続されている。上方の半導体チップ（上側チップ）３ｂは、フェイスアップ実装となるように、ダイボンディング材３４などによって下側チップ３ａの上面に接着されている。そして、上面に配設された上側チップ３ｂの端子と多層基板１のおもて面１１上に配置されている電極パッド３３ｂとがボンディングワイヤー３５によって電気的に接続されている。なお、以下の特許文献１には、下側チップの上方に、当該下側チップの実装面積よりも広い上側チップを突起電極を用いて嵩上げした上でフェイスダウン実装する技術について記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０１１−５４６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところで、最近では、「タブレット端末」と呼ばれる薄い板状の情報処理端末が急速に普及しつつある。このタブレット端末では、「より薄い」ことが重要な性能の一つであることから、この端末に組み込まれる電子回路モジュールには、実装面積を重視した狭小化だけでなく、薄型化への要求も強い。もちろん、タブレット端末に限らず、携帯可能な各種電子機器には、小型薄型化が求められているため、電子回路モジュールのさらなる薄型化が様々な方面から望まれている。
【００１０】
しかし、図１に示した電子回路モジュール１では、複数の半導体チップ（３ａ，３ｂ）を積層すると、上側チップ３ｂにおけるボンディングワイヤー３５の取り回しスペースが必要となり、半導体チップ（３ａ，３ｂ）の積層高よりもさらに高さが必要となる。すなわち、封止用の絶縁樹脂４をボンディングワイヤー３５よりも厚く塗布しなくてはならず、薄型化が難しい。また、金（Ａｕ）からなるボンディングワイヤー３５やダイボンディング材３４など高価な部材を使用するため、組立てコストが増加する、という欠点もある。
【００１１】
さらに、下側チップ３ａや他の電子部品２についてはリフロー半田付け工程によって同時に一括して実装することが可能であるが、そのリフロー半田付け工程後に、さらに、上側チップ３ｂを下側チップ３ａに接着する工程やワイヤーボンディングに関わる工程が必要となり、単純に工程数が増加するばかりではなく、接着やワイヤーボンディングという複雑な工程が必要となり、コストダウンが極めて難しい。なお、上記特許文献１に記載の技術では、薄型化にはある程度対応できるものの、突起電極を形成する必要があることから、やはり、コストダウンが難しい。
【００１２】
もちろん、電子回路モジュールには、一つの半導体チップのみが実装されているものもあり、一つの半導体チップを実装した電子回路モジュールであってもさらなる薄型化が望まれる。そして、一つの半導体チップを実装する場合、図１や特許文献１に記載の電子回路モジュールにおける実装技術では、さらなる薄型化が極めて難しい。
【００１３】
そこで、例えば、特開平１０−２４２３８０号公報（以下、特許文献２）に記載の電子回路モジュールでは、多層基板における半導体チップの実装領域を掘り下げ、半導体チップを多層基板に埋設するようにして配置するとともに、内層の配線パターンによって形成されている電極パッドと半導体チップの端子とを接続している。確かに、この電子回路モジュールであれば、半導体チップの積層状態の有無を問わず、さらなる薄型化も達成可能であると思われる。
【００１４】
しかし、この特許文献２に記載の技術では、多層基板のおもて面を半導体チップの実装領域に亘る広い領域を掘削することになり、製造時間が長くなる。また、広い実装領域に亘って、掘削の深さや位置を高い精度で制御する必要がある。そのため、コストダウンが難しいばかりではなく、大きなコストアップを招く可能性もある。また、多層基板のおもて面側の外層には配線パターンを形成することになるが、特許文献２に記載の技術では、半導体チップの下面は、内層の配線パターンであり、この実装領域では、おもて面側の外層に形成できるはずの配線パターンを形成することができない。すなわち、モジュール基板のおもて面における配線パターンの引き回し領域が制限され、実質的におもて面の部品実装面積が減少してしまうことになる。それを補うため、電子回路モジュール自体のサイズが大きくなり、小型化と薄型化を両立することが難しい。
【００１５】
そこで、本発明は、半導体チップの積層状態の有無を問わず、実装面積を確保しつつ、薄型化を達成し、コストダウンも期待できる電子回路モジュールを提供することを目的としている。なお、その他の目的は以下の記載で明らかにする。
【課題を解決するための手段】
【００１６】
上記目的を達成するための本発明は、多層基板のおもて面に電子部品が実装されているとともに、裏面に自身を他の基板に実装するための端子を備えた電子回路モジュールであって、
前記電子部品には複数のバンプを備えた半導体チップを含むとともに、当該半導体チップは、前記バンプを介して前記多層基板にフェイスダウン実装され、
前記多層基板は、所定の内層基板のおもて面側に、前記複数のバンプのそれぞれと半田付けされる内層側電極パッドが形成され、
前記多層基板のおもて面には、前記バンプがそれぞれ配置されている位置に、当該多層基板の前記内層側電極パッドの深さにまで達するバンプ挿入孔が個別に形成され、
前記バンプは、前記バンプ挿入孔に挿入されつつ、前記内層側電極パッドに半田付けされていることを特徴としている。
【００１７】
また、前記多層基板のおもて面側を上方とするとともに、前記半導体チップを第１の半導体チップとして、
当該第１の半導体チップの上方にその他の半導体チップが一つ以上積層された状態で前記多層基板にフェイスダウン実装され、
当該その他の半導体チップは、複数のバンプを備えるとともに、上方から見たとき、当該バンプが下方に積層されている半導体チップの実装領域の外方に配置され、
前記多層基板のおもて面には、一様の厚さの配線層が形成されているとともに、当該配線層には、前記その他の半導体チップのバンプが配置されている位置に外層側電極パッドが形成され、
前記外側電極パッドに前記その他の半導体チップのバンプが半田付けされている電子回路モジュールとすることもできる。
【００１８】
また、本発明は、上記電子回路モジュールの製造方法にも及んでおり、当該製造方法に係る発明は、所定の内層基板のおもて面側に前記半導体チップが備える複数のバンプのそれぞれと半田付けされる前記内層側電極パッドが形成された前記多層基板を用いるともに、
前記内層側電極パッドが形成されている位置に、前記多層基板のおもて面から当該内層電極パッドの深さにまで達する前記バンプ挿入孔を形成するステップと、
前記複数のバンプのそれぞれにフラックスを転写するステップと、
前記複数のバンプのそれぞれを、対応するバンプ挿入孔に挿入して、前記内層側電極パッドに接触させるステップと、
前記多層基板に対してリフロー半田付け工程を行って、前記半導体チップのバンプを前記内層側電極パッドに半田付けするステップと、
を含むことを特徴としている。
【００１９】
あるいは、所定の内層基板のおもて面側に形成されて前記第１の半導体チップが備える複数のバンプのそれぞれと半田付けされる前記内層側電極パッドと、おもて面に形成された一様の厚さの前記配線層と、当該配線層に形成されて前記その他の半導体チップが備える複数のバンプのそれぞれと半田付けされる前記外層側電極パッドとを備えた多層基板を用いるとともに、
前記内層側電極パッドの形成されている位置に、前記多層基板のおもて面から当該内層電極パッドの深さにまで達する前記バンプ挿入孔を形成するステップと、
前記外層電極パッド上に半田ペーストを塗布するステップと、
前記第１の半導体チップについて、前記複数のバンプのそれぞれにフラックスを転写した上で、当該複数のバンプのそれぞれを、対応するバンプ挿入孔に挿入して、前記内層側電極パッドに接触させるステップと、
前記その他の半導体について、前記第１の半導体チップの上方に積層しつつ、前記複数のバンプを対応する外層側電極パッド上の前記半田ペーストに接触させるステップと、
前記多層基板に対してリフロー半田付け工程を行って、前記第１の半導体チップ、およびその他の半導体チップのバンプを前記内層側電極パッド、および外層側電極パッドに半田付けするステップと、
を含む電子回路モジュールの製造方法としてもよい。
【発明の効果】
【００２０】
本発明の電子回路モジュールによれば、実装面積を確保しつつ、薄型化を達成し、コストダウンも期待できる。
【図面の簡単な説明】
【００２１】
【図１】一般的な電子回路モジュールの構造を示す図である。
【図２】本発明の第１の実施例に係る電子回路モジュールの構造を示す図である。
【図３】上記第１の実施例の電子回路モジュールの製造方法を示す図である。
【図４】本発明の第２の実施例に係る電子回路モジュールの構造を示す図である。
【図５】上記第２の実施例の電子回路モジュールの製造方法を示す図である。
【発明を実施するための形態】
【００２２】
＝＝＝第１の実施例＝＝＝
＜構造＞
図２に、本発明の第１の実施例に係る電子回路モジュール１０１の概略構造を示した。図２（Ａ）は、当該電子回路モジュール１０１の側断面図であり、（Ｂ）は、（Ａ）における円５１内の拡大図である。この第１の実施例に係る電子回路モジュール１０１は、一つの半導体チップ３０がバンプ３１を用いて多層基板１１０上にフェイスダウン実装されている。フェイスダウン実装自体は、図１に示した一般的な電子回路モジュール１における下側チップ３０ａの実装構造と同様である。しかし、第１の実施例に係る電子回路モジュール１０１では、バンプ３１が半田付けされる電極パッド（内層側電極パッド）１３４が、多層基板１１０のおもて面１１に形成されている配線層２１ではなく、内層基板１６における上側の配線層２２ａに形成されている。そして、多層基板１１０のおもて面１１は、半導体チップ３０に設けられている複数のバンプ３１のそれぞれに対応する位置に、一つのバンプ３１のみが挿入可能な開口を有する孔（以下、バンプ挿入孔）４０が内層基板１６の上側の配線層２２ａの深さまで形成されている。すなわち、半導体チップ３０の実装領域に亘って多層基板１１０が掘削されているのではなく、バンプ３１に対応する位置にのみ小さなバンプ挿入孔４０が形成されている。そのため、第１の実施例に係る電子回路モジュール１０１では、多層基板１１０のおもて面１１は、バンプ３１の位置にのみバンプ挿入孔４０が形成されているため、半導体チップ３０の下面にはおもて面１１側の外層２１が温存され、半導体チップ３０の実装領域であっても、この外層２１に配線パターン１３を形成することができる。すなわち、薄型化と引き替えに実装面積を減少させてしまうこともない。
【００２３】
また、第１の実施例に係る電子回路モジュール１０１では、その構造によって、製造コストの低減も期待できる。そこで、以下では、第１の実施例に係る電子回路モジュール１０１の製造方法について説明する。
【００２４】
＜製造工程＞
図３（Ａ）〜（Ｆ）は、第１の実施例に係る電子回路モジュール１０１の製造手順を示す図である。まず、図３（Ａ）に示したように、最初に、内層基板１６やおもて面１１や裏面１２に配線パターン（１３，１４ａ，１４ｂ，１５）が形成されている多層基板１１０が用意されているものとする。なお、この多層基板１１０は、内層基板１６の上側の配線パターン１４ａにおいて、半導体チップのバンプに対応する位置に、各バンプと半田付けされる電極パッド１３４が配置されている。
【００２５】
次に、この多層基板１１０に対し、（Ｂ）に示したように、半導体チップのバンプが半田付けされる電極パッド１３４の表面にまで達するバンプ挿入孔４０をレーザー加工機により形成する。そして、（Ｃ）に示したように、おもて面１１側の配線パターン１３として形成されたその他の電子部品２の端子が半田付けされる電極パッド１３上に半田ペースト１３２を印刷により形成する。なお、半導体チップ３０のバンプ３１に対応する電極パッド１３４には半田ペースト１３２を印刷せず、転写によって半導体チップ３０のバンプ３１にフラックスを塗布しておく。その上で、（Ｄ）に示したように、半導体チップ３０やその他の電子部品２をそれぞれの実装位置に配置する。このとき、半導体チップ３０については、それぞれのバンプ３１を対応するバンプ挿入孔４０に挿入し、それぞれのバンプ３１を対応する電極パッド１３４に接触させることで配置する。もちろん、この半導体チップ３０をその他の電子部品２に先だって実装位置に配置してもよい。
【００２６】
そして、リフロー半田付けを行い、半田ペースト１３２や半導体チップ３０のバンプ３１の半田を溶融させる。その溶融した半田が冷却すると、（Ｅ）に示したように、半導体チップ３０のバンプ３１やその他の電子部品２の端子が対応する電極パッド（１３４，１３）上に半田付けされ、各電子部品（２，３０）が多層基板１１０に実装される。最後に（Ｆ）に示したように、多層基板１１０のおもて面１１側に絶縁性樹脂を塗布し、実装済の電子部品（２，３０）を覆う絶縁樹脂層４を形成する。それによって、電子回路モジュール１０１が完成する。
【００２７】
このように、第１の実施例に係る電子回路モジュール１０１の製造方法によれば、多層基板１１０における半導体チップ３０の実装領域全体を掘削することなく、半導体チップ３０を実質的に埋設できる。すなわち、多層基板１１０を構成する内層基板１６やプリブレグの層（６ａ，６ｂ）、およびおもて面１１側と裏面１２側の電極パターン（１３，１１５）の薄さを考えれば、半導体チップ３０全体を埋設しても、バンプ３１のみをバンプ挿入孔４０に挿入しても、同様に薄型化が達成できる。
【００２８】
そして、その薄型化に際し、広い実装領域に亘って精度良く掘削する必要が無く、バンプ３１に対応する位置にのみバンプ挿入孔４０を形成するだけでよいため、製造時間が長くなることがない。現実的には、一つの小さなバンプ挿入孔を形成するためには、レーザー加工機の光学系を調整し、バンプ挿入孔４０の開口径相当のスポット径でレーザー光線を一点照射すればよく、ほぼ一瞬で形成される。そのため、短時間で全てのバンプ挿入孔４０を形成することができる。
【００２９】
また、広い範囲に亘って掘削深度を精密に制御する必要がないため、掘削不良による歩留まり低下を防止することもできる。さらに、バンプ３１のピッチが狭い場合でも、隣接するバンプ挿入孔４０同士が仕切られているため、リフロー半田付け時に隣接するバンプ３１や電極パッド１３４同士が短絡することがない。さらに、リフロー半田付け工程の前に半導体チップ３０を多層基板１１０上に配置する際、各バンプ３１が対応するバンプ挿入孔４０に収納された状態となるので、位置ずれも発生しない。すなわち、実装の信頼性も向上し、結果的に大きなコストダウンが期待できる。
【００３０】
＝＝＝第２の実施例＝＝＝
＜構造＞
図４に、本発明の第２の実施例に係る電子回路モジュール２０１の概略構造を示した。図４（Ａ）は、当該電子回路モジュールの側断面図であり、（Ｂ）は、（Ａ）における円５２内の拡大図である。この図４に示した第２の実施例に係る電子回路モジュール２０１は、第１の実施例に係る電子回路モジュール１０１の技術思想を拡張して「マルチチップモジュール」に適用したものであり、ここでは、二つの半導体チップ（３０ａ，３０ｂ）を積層させた電子回路モジュール２０１を例示した。
【００３１】
この図４に示したように、第２の実施例に係る電子回路モジュール２０１では、上下二層に積層されている二つの半導体チップ（３０ａ，３０ｂ）において、下側の半導体チップ（下側チップ）３０ａについては、第１の実施例と同様の方法で実装されている。そして、上方の半導体チップ（上側チップ）３０ｂは、下側チップ３０ａと同様にバンプ３１ｂ用いたフェイスダウン実装であるものの、その実装領域が下側チップ３０ａの実装領域を包含している。すなわち、上側チップ３０ｂのバンプ３１ｂが下側チップ３０ａの実装領域よりも外側に配置されている。そして、多層基板２１０のおもて面１１側の配線層２１は、一様の厚さとなっており、この配線層２１に、上側チップ３０ｂのバンプ３１ｂと半田付けされる電極パッド（外層側電極パッド）１３３が形成されている。すなわち、上側チップ３０ｂのバンプ３１ｂの高さは、おもて面１１側の配線層２１の表層から実装時の下側チップ３０ａの上面までの高さよりも高くなっている。
【００３２】
このように、第２の実施例に係る電子回路モジュール２０１では、下側チップ３０ａを第１の実施例と同様の方式で実装することで薄型化を達成しつつ、上側と下側の半導体チップ（３０ａ，３０ｂ）をダイボンディング材などを用いて接着することなく、積層状態を維持することができる。そして、上側チップ３０ｂをボンディングワイヤーなどを用いずに多層基板２１０上に直接実装させている。また、上側チップ３０ｂを実装するために嵩上げした特殊な電極も必要ない。そのため、図１や上記引用文献１、２に示された従来のマルチチップモジュールと比較すると、大きなコストダウンが期待できる。
【００３３】
また、第２の実施例に係る電子回路モジュール２０１は、上述した構造により、従来のマルチチップモジュールよりも簡素な手順で製造すること可能となり、製造に要する部材コストとともに製造自体に関わるコストも低減することができる。そこで、以下では、第２の実施例に係る電子回路モジュール２０１の製造方法について説明する。
【００３４】
＜製造方法＞
図５（Ａ）〜（Ｆ）は、第２の実施例に係る電子回路モジュール２０１の製造手順を示す図である。まず、図５において、（Ａ）〜（Ｃ）は、図３（Ａ）〜（Ｃ）とほぼ同じである。すなわち、（Ａ）に示したように、内層基板１６の表裏や、おもて面１１側と裏面１２側に配線パターン（１４ａ，１４ｂ，１３，１５）が形成された多層基板２１０が用意され、その多層基板２１０に対し、レーザー加工機により、内層基板１６の上面側の配線パターン１４ａの表層にまで達するバンプ挿入孔４０を形成する（Ｂ）。そして、このバンプ挿入孔４０の位置は、後に互いに積層される二つの半導体チップの下側チップのバンプに対応する位置である。つぎに、（Ｃ）に示したように、おもて面１１側の配線パターン１３として形成された上側チップ３０ｂのバンプ３１ｂや、その他の電子部品２の端子が半田付けされる電極パッド（１３，１３３）上に半田ペースト１３２を印刷により形成する。すなわち、下側チップ３０ａのバンプ３１ａに対応する電極パッド１３４には半田ペースト１３２を印刷しない。また、第１の実施例と同様に、転写によって下側チップ３０ａのバンプ３１ａにフラックスを塗布しておき、この下側チップ３０ａにおける各バンプ３１ａを対応するバンプ挿入孔４０に挿入し、上側チップ３０ｂやその他の電子部品２に先だって実装位置に配置する。
【００３５】
そして、（Ｄ）に示したように、上側チップ３０ｂおよびその他の電子部品２を多層基板２１０の上に配置する。このとき、上側チップ３０ｂについては、下側チップ３０ａの上方に積層させるように配置する。もちろん、このように電子部品（２，３０ａ、３０ｂ）が実装位置に配置されたならば、リフロー半田付けを行い、多層基板２１０上に電子部品（２，３０ａ，３０ｂ）を実装させる（Ｅ）。さらに、多層基板２１０のおもて面１１に絶縁性樹脂を塗布し、実装済の電子部品（２，３ａ，３ｂ）を覆う絶縁樹脂層４を形成する。それによって、電子回路モジュール２０１が完成する（Ｆ）。
【００３６】
このように、第２の実施例に係る電子回路モジュール２０１の製造方法は、半導体チップ（３０ａ，３０ｂ）を積層した状態で多層基板２１０上に実装する際、下側チップ３０ａと上側チップ３０ｂを同時にリフロー半田付けによって実装することができる。すなわち、図１に示した従来の電子回路モジュール１のように、下側チップ３ａを他の電子部品２とともにリフロー半田付けによって実装した上で、上側チップ３ｂをワイヤーボンディングにより電気的接続を行うなど、複雑な追加工程が不要となる。そのため、電子回路モジュールがマルチチップモジュールである場合、製造コストを大幅に低下させることが可能となる。
【００３７】
なお、第２の実施例では、二つの半導体チップ（３０ａ，３０ｂ）が積層された電子回路モジュール２０１を示したが、もちろん、三つ以上の半導体チップが積層された電子回路モジュールであってもよい。いずれにしても、積層状態にある複数の半導体チップは、それぞれのバンプが自身よりも下方にある半導体チップの実装領域の外側に配置されていればよい。そして、下から二層目より上にある半導体チップのバンプが、多層基板のおもて面の配線層に形成されている電極パッドまでの高さを有していればよい。
【産業上の利用可能性】
【００３８】
本発明は、携帯型情報処理端末などに好適である。
【符号の説明】
【００３９】
１，１０１，２０１  電子回路モジュール、２  電子部品、３ａ，３ｂ，３０，３０ａ，３０ｂ  半導体チップ、４  絶縁樹脂層、７ビア、１０，１１０，２１０  多層基板、１３，１４ａ，１４ｂ，１５  配線パターン、１６  内層基板、２１，２２ａ，２２ｂ，２３  配線層、３１  ３１ａ，３１ｂ  バンプ、３２  半田、４０  バンプ挿入孔、１３３  外層側電極バッド、１３４  内層側電極パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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