(57)【要約】      （修正有）【課題】シリコン基板上のインダクタの、低品質ファクタＱ、低カップリング係数、大きい集積回路ダイ領域を占める点を改善する。【解決手段】アセンブリは非半導体基板に例えば複数の低抵抗マイクロバンプによってフリップチップボンドされた集積回路ダイを構成する。新規な高周波数変圧器の少なくとも一部が非半導体基板内に配置され、ここでは非半導体基板がボール・グリッド・アレイ（ＢＧＡ）集積回路パッケージの基板である。低抵抗マイクロバンプの少なくとも一つは前記基板内の前記変圧器の部分を集積回路ダイ内の回路に接続する。２ギガヘルツで、新規な変圧器は少なくとも０．４のカップリング係数ｋおよび少なくとも１０の変圧器品質ファクタＱを有する。新規な変圧器構造は、セルラフォン内のＲＦトランシーバの送信チェーン内のドライバ増幅器のシングルエンド入力に差動出力をカップリングする用途に用いられる。【選択図】図７
2014053907.tif 000002
【特許請求の範囲】
【請求項１】
構造は以下を具備すること：
変圧器の一部を含む非半導体基板；および
複数のマイクロバンプによって前記非半導体基板にボンドされた（bonded）集積回路ダイ、ここにおいて、前記非半導体基板内の前記変圧器の前記一部は前記マイクロバンプ（複数）の少なくとも一つに接続される。
【請求項２】
請求項１の構造において、前記変圧器は少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有し、そして、前記変圧器は少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有する。
【請求項３】
請求項１の構造において、前記変圧器は一次および二次を含み、前記一次の第１の部分は前記集積回路ダイ内に配置されていること、前記一次の第２の部分は前記非半導体基板内に配置されていること、および、前記一次の前記第１の部分は、前記マイクロバンプ（複数）の前記一つによって、前記一次の前記第２の部分に接続される。
【請求項４】
請求項１の構造において、前記変圧器は一次および二次を含み、前記二次の第１の部分は前記集積回路ダイ内に配置されていること、前記二次の第２の部分は前記非半導体基板内に配置されていること、および、ここにおいて、前記二次の前記第１の部分は、前記マイクロバンプ（複数）の前記一つによって、前記二次の前記第２の部分に接続されている。
【請求項５】
請求項２の構造において、前記変圧器は一次および二次を含み、前記一次の第１の部分は前記集積回路ダイ内に配置されていること、前記一次の第２の部分は前記非半導体基板内に配置されていること、前記一次の前記第１の部分は前記マイクロバンプ（複数）の前記一つによって前記一次の前記第２の部分の第１の端に接続されていること、前記一次の前記第２の部分の第２の端は前記マイクロバンプ（複数）うちの第２のものに接続されていること、ここにおいて、前記二次の第１の部分は前記集積回路ダイ内に配置されており、前記二次の第２の部分は前記非半導体基板内に配置されていること、および、ここにおいて、前記二次の前記第１の部分は、前記マイクロバンプ（複数）うちの第３のものによって、前記二次の前記第２の部分に接続されている。
【請求項６】
請求項５の構造において、前記変圧器は４．０ギガヘルツより大きい自己共振周波数を有する。
【請求項７】
請求項５の構造において、前記集積回路ダイはミキサを含み、前記ミキサは第１の出力ノードおよび第２の出力ノードを有していること、前記第１の出力ノードは前記一次の前記第１の部分の端に接続されていること、および、ここにおいて、前記第２の出力ノードは前記第２のバンプに接続されている。
【請求項８】
請求項１の構造において、前記変圧器は一次および二次を含み、前記一次は実質的に全てが前記集積回路ダイ内に配置されていること、前記二次は実質的に全てが前記非半導体基板内に配置されていること、および、前記二次は前記マイクロバンプ（複数）の前記一つによって前記集積回路ダイに接続されている。
【請求項９】
請求項２の構造において、前記変圧器は一次および二次を含み、前記一次は実質的に全てが前記集積回路ダイ内に配置されていること、前記二次は実質的に全てが前記非半導体基板内に配置されていること、ここにおいて、前記二次の第１の端は前記マイクロバンプ（複数）の前記一つによって前記集積回路ダイに接続され、前記非半導体基板は接地ノードを含み、および、前記二次の第２の端は前記接地ノードに接続されている。
【請求項１０】
請求項９の構造において、前記二次は少なくとも一巻きのコンダクタ（one turn of conductor）を含み、前記二次はクロスオーバー（cross-overs）を含まない。
【請求項１１】
請求項９の構造において、前記一次はマイクロバンプに接続されず、ここにおいて、前記集積回路ダイは、第１の出力ノードおよび第２の出力ノードを有するミキサを含み、前記第１の出力ノードは前記一次の第１の端に接続されていること、前記第２の出力ノードは前記一次の第２の端に接続されていること。
【請求項１２】
請求項２の構造において、前記変圧器は一次および二次を含み、ここにおいて、前記一次および二次の両方は実質的に全て前記非半導体基板内に配置され、ここにおいて、前記マイクロバンプ（複数）の前記一つは前記一次の第１の端に接続され、前記マイクロバンプ（複数）うちの第２のものは前記一次の第２の端に接続されていること、および、前記マイクロバンプ（複数）うちの第３のものは前記二次に接続されていること。
【請求項１３】
請求項１２の構造において、前記二次は少なくとも一巻きのコンダクタを含み、前記二次はクロスオーバーを含まない。
【請求項１４】
方法は以下を具備すること：
集積回路ダイ内の回路を第１のマイクロバンプを介して非半導体基板内の変圧器の少なくとも一部（a portion）に接続すること。
【請求項１５】
請求項１４の方法において、前記接続することは、複数のマイクロバンプによって前記集積回路ダイを前記非半導体基板にフリップチップマウントすることを含み、前記第１のマイクロバンプは前記複数のマイクロバンプの一つであること。
【請求項１６】
請求項１５の方法において、前記変圧器は少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有し、および、ここにおいて、前記変圧器は少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有する。
【請求項１７】
請求項１６の方法において、前記集積回路ダイ内の前記回路を前記複数のマイクロバンプうちの第２のマイクロバンプを介して前記非半導体基板内の前記変圧器の前記部分に接続することをさらに具備すること。
【請求項１８】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記二次である。
【請求項１９】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記二次の一部（a portion）である。
【請求項２０】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記一次である。
【請求項２１】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記一次の一部（a portion）である。
【請求項２２】
方法は以下を具備すること：
ミキサの出力ノードおよびドライバ増幅器の入力ノードの一つに直接的に接続されるマイクロバンプを提供すること、ここにおいて、前記ミキサおよび前記ドライバ増幅器は集積回路ダイの部分（parts）であり、前記マイクロバンプは前記集積回路ダイの一部（a part）である。
【請求項２３】
請求項２２の方法において、前記ミキサの前記出力ノードおよび前記ドライバ増幅器の前記入力ノードの前記一つに接続されるプログラムブ可能な可変（programmable variable）キャパシタを提供することをさらに具備すること。
【請求項２４】
請求項２２の方法において、前記マイクロバンプは少なくとも一つの完全な一巻き（at least one complete turn）のコンダクタに直接的に接続される。
【請求項２５】
集積回路ダイは以下を具備すること：
第１の出力ノードおよび第２の出力ノードを有するミキサ；
入力ノードを有するドライバ増幅器；および
前記ミキサの前記第１の出力ノード、前記ミキサの前記第２の出力ノードおよび前記ドライバ増幅器の前記入力ノードの一つにコンダクタを介して接続された第１のマイクロバンプ。
【請求項２６】
請求項２５の集積回路ダイにおいて、前記コンダクタは変圧器の一次の少なくとも一部（a part）であり、前記変圧器は二次を含むこと、前記二次は前記ドライバ増幅器の前記入力ノードに接続される。
【請求項２７】
請求項２５の集積回路ダイにおいて、前記コンダクタは変圧器の二次の少なくとも一部（a part）であり、前記変圧器は一次を含むこと、ここにおいて、前記一次は前記ミキサの第１の出力ノードに接続されている。
【請求項２８】
パッケージされた集積回路は以下を具備すること：
回路およびマイクロバンプを含む集積回路ダイ；および
前記マイクロバンプによって前記集積回路ダイに接続された手段、前記手段は、前記変圧器の少なくとも一部（a part）を提供するためのものであって、前記変圧器の前記一部が前記マイクロバンプを介して前記回路に接続されるように、前記変圧器が少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有するように、前記変圧器が少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有するように、および、前記変圧器が４．０ギガヘルツより大きい自己共振周波数を有するように、前記変圧器の少なくとも一部を提供する。
【請求項２９】
請求項２８のパッケージされた集積回路において、前記回路はミキサおよびドライバ増幅器を含み、前記ミキサは前記変圧器を介して前記ドライバ増幅器を駆動する。
【請求項３０】
請求項２８のパッケージされた集積回路において、前記手段は、ボール・グリッド・アレイ（ＢＧＡ）パッケージの非半導体基板である。
【発明の詳細な説明】
【技術分野】
【０００１】
開示された実施形態は高周波数用途の変圧器に関する。
【背景技術】
【０００２】
セルラフォン中に見られるトランシーバなどの無線周波数（ＲＦ）回路はしばしばインダクタおよび変圧器を含む。図１（従来技術）は米国特許第６，１８０，４４５号明細書に開示された螺旋状のインダクタ２１のトップダウン図である。螺旋状のインダクタ２１は能動素子とともにシリコン基板の活性領域内に製造される。インダクタはまた非半導体基板内に部分的に配置され、ＩＣ内の回路にマイクロバンプによって接続されることもあり、それは次にＢＧＡパッケージ基板にボンドされたフリップチップとなることができる。
【０００３】
米国特許第６，８３３，２８５号明細書はシリコン基板上に製造された螺旋状のインダクタの別の例を示す。この構造はフリップ−チップ・シリコン・インターポーザの一部である。図２（従来技術）は米国特許出願公開第ＵＳ２０００／０１２１６０６号明細書に開示されたフリップチップ変圧器１６のトップダウン図である。フリップチップ変圧器１６は半導体ウェハ２上に製造される。図３（従来技術）は集積化された変圧器構造の斜視図である。変圧器は三つの一次（primary）ノードＰ１，Ｐ２およびＰ３、ならびに、二つの二次（secondary）ノードＳ１およびＳ２を含む。一次ノードはトランスミッタのミキサに接続される。二次ノードの一つはドライバ増幅器の入力に接続されるのに対し、二次ノードの他方は接地される。前記ミキサと前記ドライバ増幅器と前記変圧器とは、Ｑｕａｌｃｏｍｍ社から入手できる、フリップチップパッケージトランシーバ集積回路の一部である。従来の集積化された変圧器構造、例えば、図２および３に示された構造は、一般に、望ましくない低品質ファクタＱ、および／または、望ましくない低カップリング係数、および／または、望ましくない大きさの集積回路ダイ領域を占めるかのいずれかである。高Ｑおよび十分に高いカップリング係数を有し、かつ、比較的に小さな集積回路ダイ領域を占める代替物が望まれる。
【発明の概要】
【０００４】
アセンブリ（assembly）は複数のフリップチップマイクロバンプ（flip-chip microbumps）によって非半導体基板にボンドされたフリップチップである集積回路を含む。前記非半導体基板は、例えば、ボール・グリッド・アレイ（ＢＧＡ）集積回路パッケージのボンドボール（bond balls）がアタッチされる基板である。新規な一態様においては、新規な変圧器の少なくとも一部分が前記非半導体基板内に配置される。前記複数のフリップチップマイクロバンプの少なくとも一つは、前記非半導体基板内の前記変圧器のこの部分を、前記集積回路ダイ内の回路に接続する。２ギガヘルツにおいては、前記新規な変圧器は、少なくとも０．４のカップリング係数ｋを有し、そしてまた少なくとも１０の変圧器品質（transformer quality）ファクタＱを有する。前記新規な変圧器は４．０ギガヘルツより大きい自己共振周波数を有する。前記新規な変圧器には、セルラフォン内部のＲＦトランシーバ集積回路ダイ内のドライバ増幅器のシングルエンド入力（single-ended input）にミキサの差動出力をカップリングするという用途がある。
【０００５】
一つの特定の例では、前記非半導体基板は、いくつかのメタル配線の層およびいくつの非半導体誘電体材料の層を含む、多層配線（multi-layer interconnect）基板である。前記集積回路ダイは、無線トランスミッタ回路の送信チェーン内のドライバ増幅器およびミキサを含む、ＲＦトランシーバ集積回路ダイである。前記ミキサは前記変圧器を通して前記ドライバ増幅器を駆動する。前記新規な変圧器の一部は前記集積回路ダイ内に配置され、これにより前記変圧器の一次ノードと前記変圧器の二次ノードとの間で高いカップリングが達成されるように用いられるジオメトリ（geometries）および小さなコンダクタ幅が可能となる。前記新規な変圧器の別の部分は非半導体基板内に配置され、これにより寄生容量を減少させ、そして、高変圧器品質ファクタＱが達成されるように低抵抗パッケージメタライゼーション（low resistance package metallization）を利用することができるようになる。前記半導体基板内に配置された前記新規な変圧器の前記部分は前記集積回路ダイ内の関連付けられた回路に一つまたは複数のマイクロバンプによって接続される。前記新規な変圧器の少なくとも一部を前記基板内に設置することにより、変圧器を実現するために要求される集積回路ダイ領域の大きさは低減される。
【０００６】
以上は要約であり、そして従って、必然的に、簡略化、一般化および詳細の省略を含んでおり、当業者であれば、前記要約は例示に過ぎず、そして、如何なる点においても限定を意味してはいないことはわかるであろう。本明細書に述べられる他の態様、発明の特徴、ならびに、デバイスおよび／またはプロセスは、請求項によってのみ定義され、ここにおいて説明される限定されない詳細な説明において明らかになるであろう。
【図面の簡単な説明】
【０００７】
【図１】図１は半導体基板上で実現された従来技術の構造の斜視図である。
【図２】図２は半導体基板上で実現された従来技術の構造の斜視図である。
【図３】図３は半導体基板上で実現された従来技術の構造の斜視図である。
【図４】図４は一新規な態様に従ったモバイル通信デバイス１００の高レベルブロック図である。
【図５】図５は図４のＲＦトランシーバ集積回路のより詳細なブロック図である。
【図６】図６は図５のミキサ１２２およびドライバ増幅器１２４、および、ミキサ１２２をドライバ増幅器１２４にカップリングする新規な変圧器１２８のより詳細な図である。
【図７】図７は図６の新規な変圧器１２８が何故に一部が集積回路１０３内に、そして、一部が非半導体基板１４３内に配置されるのかを示す簡略化された断面図である。
【図８】図８は図６の変圧器１２８の斜視図である。
【図９】図９は非半導体基板１４３内に配置された図８の変圧器１２８のメタルコンダクタの斜視図である。
【図１０】図１０は集積回路１０３内に配置された図８の変圧器１２８のメタルコンダクタの斜視図である。
【図１１】図１１は図６の一次および二次変圧器１２８の品質ファクタＱが周波数と共にどのように変動するのかを示すチャートである。
【図１２】図６の一次および二次変圧器１２８のカップリング係数ｋが周波数と共にどのように変動するのかを示すチャートである。
【図１３】図１３は図６の変圧器１２８の自己共振周波数を示すチャートである。
【図１４】図１４は第２の新規な態様に従った第２の実施形態の変圧器の簡略化された斜視図である。
【図１５】図１５は非半導体基板１４３内に配置された図１４の変圧器の二次コンダクタの斜視図である。
【図１６】図１５は集積回路ダイ１０３内に配置された図１４の変圧器の一次コンダクタの斜視図である。
【図１７】図１７は図１４の変圧器の一次および二次の品質ファクタＱが周波数と共にどのように変動するのかを示すチャートである。
【図１８】図１８は図１４の変圧器の一次および二次のカップリング係数ｋが周波数と共にどのように変動するのかを示すチャートである。
【図１９】図１９は図１４の変圧器の一次および二次のカップリング係数ｋが集積回路１０３と基板１４３との間の距離（同軸の軸に沿った測定）の変化と共にどのように変動するのかを示すチャートである。
【図２０】図２０は第３の新規な態様に従った第３の実施形態の変圧器の簡略化された斜視図である。
【図２１】図２１は非半導体基板１４３内に配置された図２０の変圧器の二次コンダクタの斜視図である。
【図２２】図２２は非半導体基板１４３内に配置された図２０の変圧器の一次コンダクタの斜視図である。
【図２３】図２３は図２０の変圧器の一次および二次の品質ファクタＱが周波数と共にどのように変動するのかを示すチャートである。
【図２４】図２４は図２０の一次および二次変圧器のカップリング係数ｋが周波数と共にどのように変動するのかを示すチャートである。
【図２５】図２５は一態様に従った方法４００のフローチャートである。
【発明を実施するための形態】
【０００８】
図４は、一新規な態様に従ったモバイル通信デバイス１００の一つの特定のタイプのとても簡略された高レベルブロック図である。この特定の例においては、モバイル通信デバイス１００は、符号分割多重アクセス（ＣＤＭＡ）セルラフォン通信プロトコルに従って動作することができる３Ｇセルラフォンである。前記セルラフォンは（図示しないいくつかの他のパーツの間に）一つのアンテナ１０２と二つの集積回路１０３および１０４を含む。集積回路１０４は“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路１０３はＲＦトランシーバ集積回である。ＲＦトランシーバ集積回１０３は、トランスミッタの他にレシーバーも含むので、“トランシーバ”と呼ばれる。
【０００９】
図５は、図４のＲＦトランシーバ集積回路１０３のより詳細なブロック図である。レシーバーは受信チェーン（receive chain）と呼ばれるものの他にローカルオシレータ１１１を含む。セルラフォンが受信している時、高周波数ＲＦ信号１１２がアンテナ１０２上で受信される。信号１１２からの情報は送受信切り替え器（duplexer）１１３を通り抜け、そして、受信チェーン１１０中を通る。信号１１２は、低ノイズ増幅器（ＬＡＮ）１１５によって増幅され、そして、周波数がミキサ１１６によってダウンコンバートされる。その結果として生じるダウンコンバートされた信号はバンドパスフィルタ１１７によってフィルタされ、そして、デジタルベースバンド集積回路１０４に通される。デジタルベースバンド集積回路１０４内のアナログ・デジタル変換器１１８は、前記信号をデジタル形式に変換し、そして、その結果として生じるデジタル情報はデジタルベースバンド集積回路１０４内のデジタル回路によって処理される。
【００１０】
もしセルラフォンが送信しているとすると、送信されるべき情報はデジタルベースバンド集積回路１０４内のデジタル・アナログ変換器１１９によってアナログ形式に変換され、“送信チェーン（transmit chain）”１２０に供給される。ベースバンドフィルタ１２１はデジタル・アナログ変換器プロセスに起因するノイズを除去する。それから、ローカルオシレータ１２３のコントロール下のミキサ１２２は、前記信号を高い周波数にアップコンバートする。ドライバ増幅器１２４と外部電力増幅器１２５は、高周波数ＲＦ信号１２６がアンテナ１０２から送信されるように、アンテナ１０２を駆動するために、前記高周波数信号を増幅する。デジタルベースバンド集積回路１０４は、ローカルオシレータ信号の周波数、または、ローカルオシレータ１２３からミキサ１２２に供給される信号（signals）ＬＯをコントロールすることにより、トランスミッタを調整（tune）する。
【００１１】
図６は、どのようにしてミキサ１２２が調整されたタンク（tank）回路１２６を介してドライバ増幅器１２４に結合されるかを示すより詳細な図である。タンク１２７は、ミキサ１２２から差動信号を受け取り、差動・シングルエンド変換（differential to single-ended conversion）を行い、そして、ドライバ増幅器１２４にシングルエンド信号を供給するという点において、差動・シングルエンド変換機能を行う。タンク１２７はまた、ミキサ１２２からの電流信号を、ドライバ増幅器１２４に供給される電圧信号に変換するという点において、電流・電圧変換機能を行う。
【００１２】
タンク１２７は、新規な変圧器（transformer）１２８、一次キャパシタ１２９および二次キャパシタ１３０を含む。キャパシタ記号１２９および１３０中を通る矢印は、一次および二次キャパシタがプログラムブ可能な可変（programmable variable）キャパシタであることを表している。キャパシタ１２９および１３０のキャパシタンスはデジタル回路（不図示）によって変えることができる。変圧器１２８は一次（a primary）１３１および二次（a secondary）１３２を含む。一次１３１はノードＰ１からノードＰ２に延びる第１の部分（portion）を含む。ノードＰ２は一次上のタップであり、そして、ＲＦトランシーバ集積回１０３の端子１３３に接続される。ノードＰ２はまたＲＦトランシーバ集積回１０３内においてＤＣ供給電圧コンダクタ１３４に結合されている。前記ＤＣ供給電圧はここではＶＣＣとする。一次１３１はまたノードＰ２からノードＰ３に延びる第２の部分（portion）を含む。ノードＰ３はＲＦトランシーバ集積回１０３の端子１３５に接続される。破線１３６はＲＦトランシーバ集積回１０３の境界を表す。前記一次の前記第２の部分は、以下にさらに詳細に述べられる非半導体基板１４３内のＲＦトランシーバ集積回１０３の外側に配置される。
【００１３】
二次１３２もまた第１の部分および第２の部分を含む。前記二次の前記第１の部分はノードＳ１からノードＳ２に延びる。ノードＳ２は二次上のタップである。ノードＳ２はＲＦトランシーバ集積回１０３の端子１３７に接続される。前記二次の前記第２の部分はノードＳ２からノードＳ３に延びる。破線１３６によって示されるように、前記二次の前記第２の部分はＲＦトランシーバ集積回１０３の外側に配置される。
【００１４】
図７は、ＲＦトランシーバ集積回１０３の簡略化した断面図である。ＲＦトランシーバ集積回１０３は、複数のマイクロバンプ（“バンプ”）１３５，１３７，１３３，１４１および１４２によって非半導体多層基板１４３にマウントされたフリップチップである。非半導体多層基板１４３は、この例では、ボール・グリッド・アレイ（ＢＧＡ）集積回路パッケージの基板である。基板１４３は、半導体ウェハ製造ステップを用いて半導体ウェハ上に実現された構造ではない。基板１４３は、単結晶半導体ウェハ材料の基板層を含んでいない。非半導体基板１４３は、例えば、多層積層セラミック構造（multi-layer laminated ceramic structure）、多層プレスセラミック構造（multi-layer pressed ceramic structure）、多層積層プラスチック構造（multi-layer laminated plastic structure）、または、ＲＦ４ グラスファイバ／エポキシ樹脂などの多層エポキシ樹脂構造でも構わない。また、別の非半導体基板材料も用いることが可能である。本例では、非半導体基板１４３は、積層構造であり、そして、厚さ６０ｎｍのエポキシ樹脂誘電体層１４４である。層１４４は、商標名ＣＣＬ−ＨＬ８３２ＢＴとして知られている材料である。前記材料は日本の東京の三菱化学ガス株式会社から商業的に入手可能である。“ＢＴ”は、Bismalimide Triazine（ビスマレイミド・トリアジン）のことである。“ＣＣＬ”はcopper-clad（銅被覆）を意味する。非半導体基板１４３は、さらに、四つの１５ミクロン厚の銅配線１４７−１５０に加えて、二つの別の４０ミクロン厚の誘電体層１４５および１４６を含む。誘電体層１４５および１４６は、日本の東京の三菱化学ガス株式会社から入手可能である商標名ＨＬ８３０ＮＸ−Ａの材料からなる。非半導体基板１４３の上面および下面の主面はそれぞれソルダマスク層１５１および１５２を含む。表面実装ソルダボール１５３−１５５は、密着層（adhesion layers）およびバリアメタル層（barrier metal layers）を含む複数の（multiple）別のフリップチップメタル層（不図示）を用いて、メタル配線層１５０に取り付けられている。
【００１５】
図７に示されるように、前記一次の前記第２の部分および前記二次の前記第２の部分は非半導体基板１４３内に配置されている。ノードＳ３、それは基板１４３内にあり、ソルダボール１５４を通って、モバイル通信デバイス１００内で全部のＢＧＡパッケージが取り付けられている下地のプリトン基板内の接地導体（不図示）に結合されている。いくつかの実施形態においては、ＢＧＡ集積回路パッケージはまたデジタルベースバンド集積回路１０４と電力増幅器１２５とその他のコンポーネントを含む。基板１４３に取り付けられた他の集積回路ダイと同様に、集積回路ダイ１０３は、ＢＧＡパッケージの別の部分（不図示）によって封止されている。
【００１６】
図８は、新規な変圧器１２８のコンダクタとマイクロバンプの簡略化された斜視図である。一次と二次と相互接続するマイクロバンプとが図面内においてよりはっきり見えるように、変圧器１２８の近傍の誘電体層および他の構造は示されていない。非半導体基板１４３内に実現された一次および二次の第２の部分は、ページから外側に向かい合っている、図８の見える範囲内のトップ上に見られる。厚い（thicker）コンダクタ１５６および１５７はそれぞれ一次および二次の第２の部分のコンダクタである。コンダクタ１５６および１５７はメタル層１４７（Ｍ１）内に実現されているが、一次および二次の第１の部分の薄い（thinner）コンダクタ１５８および１５９はＲＦトランシーバ集積回路１０３内のメタル層内に実現されている。図に例示されるように各コンダクタ１５６および１５７は少なくとも一つの一巻きがあり、そして、図に例示されるように各コンダクタ１５８および１５９は少なくとも一つの一巻きがある。
【００１７】
図９は図８の構造の部分図である。図９は非半導体基板１４３内に実現された厚いコンダクタ１５６および１５７を示す。厚いコンダクタ１５６および１５７は約３０ミクロン幅であり、そして、一次および二次の第２部分の間は約３０ミクロンの間隔がある。図１０は図８の構造の部分図である。図１０はＲＦトランシーバ集積回路１０３内に実現された薄いコンダクタ１５８および１５９を示す。薄いコンダクタ１５８および１５９は約１０ミクロン幅であり、そして、一次および二次の第１部分の間は約２ミクロンの間隔がある。
【００１８】
新規な変圧器１２８は、２ギガヘルツで測定された変圧器品質ファクタＱを有し、それは少なくとも１０であり、図６−図１０の例では約１９である。ここで使用された用語としての、変圧器の前記品質ファクタＱは、一次または二次の一つがいつも最小の品質ファクタＱを有する品質ファクタＱのことを意味している。図１１は、図６−図１０の変圧器１２８の一次１３１および二次１３２の品質ファクタを示すチャートである。ライン１６０は一次１３１の品質ファクタＱを表している。ライン１６１は二次１３２の品質ファクタＱを表している。一次は２ギガヘルツで約１９の品質ファクタを有し、二次は２ギガヘルツで１９より大きい品質ファクタを有しているので、２ギガヘルツで変圧器１２８は約１９の品質ファクタＱを有する。２ギガヘルツで、一次は約１．４ｎＨのインダクタンスを有し、そして、二次は約１．４ｎＨのインダクタンスを有する。
【００１９】
図１２は変圧器１２８のカップリング係数ｋを示すチャートである。カップリング係数ｋは、二つの回路間に存在する電気的結合の程度を表現する、零と一との間の数である。それは、結合回路（複数）の自己インピーダンス（複数）の積の平方根に対する相互インピーダンスの比として計算され、ここにおいて、全てのインピーダンスは同じ単位で表現される。図１２において、ライン１６２は変圧器１２８のカップリング係数ｋを表している。新規な変圧器１２８は、２ギガヘルツで測定されたカップリング係数ｋを有し、それは少なくとも０．４であり、図６−図１０の例では約０．７５である。
【００２０】
図１３は変圧器１２８の自己共振周波数を示すチャートである。図１３に示されるように、変圧器１２８の自己共振周波数は約１７ギガヘルツである。変圧器自己共振周波数は、一次および二次のインダクタンスを含み、かつ、変圧器構造の寄生容量を含むＬＣ回路に起因する。
【００２１】
一つの有利な態様においては、変圧器１２８は、少なくとも１０のＱを有し、そしてまた、少なくとも０．４のカップリング係数を有する。もし、変圧器が、ＢＧＡパッケージのＦＲ４プリント回路ボードなどの通常の非半導体基板内のメタルのシングル層内の二つの螺旋状の結合インダクタとして実現されたなら、一次および二次は主に水平に結合されるだけになるであろう。その結果、０．２または０．３の範囲の低いカップリング係数が達成されるであろう。比較的高い品質ファクタＱは、しかしながら、ＦＲ４基板の高い品質および低抵抗のメタライゼーションによって達成されている可能性がある。もし、変圧器が図３に示された構造を用いてオンチップで集積されたなら、他方では、一次および二次のコンダクタは、一般の半導体製造プロセスで実現できる細かく制御されたメタライゼーションによって、お互いにかなり近くに置かれることができる。その結果、図３の構造は０．７以上の高いカップリング係数を有することができるであろう。残念ながら、図３のオンチップ構造はメタルコンダクタと半導体ダイ内の別の近くの構造との間に大きな寄生容量をたぶん含むであろう。いわゆる“（クロスオーバー）cross-overs”を実現するために用いられる一次および二次内のオンチップ相互メタライゼーション層ヴィア（on-chip intermetallization layer vias）の実質的な抵抗は変圧器品質ファクタＱを低減するであろう。二つのこのようなクロスオーバーは図３では参照番号１９０および１９１で示される。これらの構造上の欠点の結果、オンチップ変圧器構造の品質ファクタＱは一般に１０未満であり、そして、オンチップ変圧器は好ましくない低い自己共振周波数を有するであろう。一つの新規な態様においては、モバイル通信デバイス１００の変圧器１２８は０．４よりもわずかに大きいカップリング係数ｋを有することが必要なだけだと認められる。この結合係数は、ダイ１０３内の集積化された形内の変圧器１２８の一部を提供し、そして、非半導体基板１４３内の変圧器１２８の一部を提供することにより、実現されることができるとさらに認められる。この０．４カップリング係数は、１０を越える変圧器品質ファクタＱをもまた実現しながら実現されることができる。さらに、クロスオーバーを実現するために、高抵抗オンチップヴィアよりも低抵抗マイクロバンプを利用することにより、１０の所望の変圧器品質ファクタＱを上回る十分な１９の変圧器品質ファクタＱが達成される。一次および二次は水平的にはちょうど結合されておらず、図７に示されるのと同様に、むしろ垂直的および同軸的に結合される。新規な変圧器１２８は従ってダイ１０３の３５０ミクロン領域（area）に対して３１０ミクロンを占める。基板１４３では３５０ミクロン領域に対して同じ３１０ミクロンが必要とされる。新規な変圧器１２８と、それのミキサ１２２およびドライバ増幅器１２４への接続とには、三つのマイクロバンプを要する。
【００２２】
図８の変圧器１２８は多くの用途でうまく働くが、ＲＦトランシーバ集積回路１０３の試験および製造での用途はウェハプローブ試験を含む。ウェハプローブ試験は、集積回路が、ダイスを切り出すためにウェハをダイスしてカットする前の加工された集積回路のウェハの一部である間に、集積回路の回路（circuitry）のパフォーマンスおよび特性を働かすことおよび試験することを含む。多くの小さなプローブを有するテストヘッドは、前記プローブが集積回路上のマイクロバンプと物理的および電気的なコンタクトが取れるように、ウェハ上の集積回路に向かって持って来られる。ヘッドおよびプローブが所望のマイクロバンプと物理的および電気的なコンタクトを取った後、集積回路は活性化され（energized）、そして、プローブを介してテストされる。図８のＲＦトランシーバ集積回路ダイ１０３のこのようなテストは、けれども、基板１４３上に集積回路ダイ１０３がフリップチップ搭載される前には変圧器１２８は完全な状態では存在していないので、実行することは難しいかまたは不可能かもしれない。ミキサ１２２からドライバ増幅器１２４への変圧器カップリングは従ってウェハプローブステージでは容易にはテストすることができない。
【００２３】
図１４は、変圧器の第２の実施形態２００の簡略化された斜視図である。第２の実施形態は第１の実施形態よりも容易にウェハプローブテストステージでテストされる。図８の例と同様に、一次および二次のコンダクタの構造があらわになるように、誘電体層およびその他の構造は図１５には示されていない。もし図８の変圧器１２８が集積回路１０３内で実施されたら、ミキサ１２２が図８の変圧器１２８を介してドライバ増幅器１２４を駆動するのと同様に、もし図１４の実施形態が集積回路１０３内で実施されたら、ミキサ１２２は図１４の変圧器を介してドライバ増幅器１２４も駆動する。
【００２４】
図１５は、図１４の変圧器の二次のコンダクタ２０１の斜視図である。二次は完全に非半導体基板１４３内に配置されている。二次の第１の端（end）２０２はマイクロバンプ２０３によって集積回路１０３に結合され、そして、ドライバ増幅器１２４の入力端上に結合される。二次の第２の端（end）２０４は基板１４３内の接地コンダクタに接地されている。マイクロバンプは従って第２の端２０４を接地するために第２の端２０４には設けられない。螺旋状の二次は２ギガヘルツで約２．０ｎＨのインダクタンスを有する。
【００２５】
図１６は、図１４の変圧器の一次のコンダクタ２０５の斜視図である。コンダクタ２０５は完全に集積回路１０３内に配置されている。ラベルＰ１は、ミキサ１２２の第１の出力ノードに結合された一次の第１の端を特定する。ラベルＰ３は、ミキサ１２２の第２の出力ノードに結合された一次の第２の端を特定する。ラベルＰ２は、図６に示されるように供給電圧電源に結合された一次上のタップを特定する。一次は２ギガヘルツで約１．０ｎＨのインダクタンスを有する。変圧器はＲＦトランシーバ集積回路ダイ１０３上の３４０ミクロン領域に対して３４５ミクロンを占める。
【００２６】
図１７は、一次および二次の品質ファクタＱが周波数によってどのように変化するのかを示すチャートである。ライン２０７が一次の品質ファクタＱを表しているのに対し、ライン２０６は二次の品質ファクタＱを表している。２ギガヘルツで、一次は約１６のＱを有し、そして、二次は約３３のＱを有する。変圧器は従って２ギガヘルツで約１６の変圧器品質ファクタＱを有すると言える。
【００２７】
図１８は、図１４の変圧器のカップリング係数ｋが周波数によってどのように変化するのかを示すチャートである。ライン２０８はカップリング係数ｋを表している。
【００２８】
図１９は、カップリング係数ｋが図１４の実施形態のＩＣ１０３と基板１４３との間の距離の関数としてどのように変化するのかを示すチャートである。ライン１６３はカップリング係数ｋを表している。図１４−１６の例では、一次のコンダクタ２０５と二次のコンダクタとの間の距離（一次および二次の軸の同軸上に沿って測った距離）は約４６ミクロンである。
【００２９】
図８の第１の実施形態では一次の一部および二次の一部は非半導体基板１４３内に実現されたが、図１４の第２の実施形態では一次は完全に集積回路１０３上で実現され、そして、二次は完全に基板１４３内で実現される。何故なら、二次をドライバ増幅器１２４の入力ノードに接続するためにたった一つのマイクロバンプ２０３が用いられているので、図１５に示された形状とほぼ同じ形状を有する二次のインダクタを具現化するために、ウェハプローブヘッドを変更することができるからである。ウェハプローブヘッドは、マイクロバンプ２０３を含んでいると言うよりは、マイクロバンプ２０３の位置する場所でプローブを有する。プローブの一端はテスト二次（the test secondary）の端２０２に結合される。プローブの他端はマイクロバンプ２０３にコンタクトされる。ウェハプローブヘッドが降ろされてプローブがマイクロバンプにコンタクトすると、ウェハプローブヘッドのテスト二次は一次に関しておおよそ図１４に示されるオリエンテーション（orientaion）に配置される。次にテストヘッドはプローブを介して集積回路１０３を活性化し（energize）、そして、ミキサ１２２は変圧器を介してドライバ増幅器１２４を駆動する。変圧器はこの時点で集積回路１０３上で一次を含み、そして、集積回路１０３上でテスト二次を含む。ウェハプローブテストヘッドは集積回路１０３のパフォーマンスを働かして試験する。その試験後、ウェハプローブヘッドはウェハ上の次の集積回路に移動され、前記試験プロセスが繰り返される。したがって、前記試験は、実際のアセンブリされた変圧器の試験ではなく、むしろウェハプローブテストヘッドの一部である代替のテスト二次を含むテストであることが分かる。
【００３０】
図１４の第２の実施形態では、一次は集積回路ダイ１０３上に集積される。変圧器の第２の実施形態は従ってダイ領域（die area）の大きさを占める。もし採用した非半導体基板が三つ以上の層のメタル配線を有すると、図２０に示された第３の実施形態を採用できる。図２０の第３の実施形態においては、一次および二次の両方が完全に非半導体基板１４３内に配置される。
【００３１】
図２０は、新規な変換器の第３の実施形態の斜視図である。第３の実施形態３００は、基板１４３の下から集積回路１０３の表面に向かって見上げた見晴らしの利く地点から見たものである。変圧器の構造がよりはっきり見えるように、図２０には誘電体層および集積回路１０３は示されていない。一次のコンダクタ３０１および二次のコンダクタ３０２を含む変圧器全体は非半導体基板１４３内に配置されている。
【００３２】
図２１は、一次を省いた二次の斜視図である。図２２は、二次を省いた一次の斜視図である。第１のマイクロバンプ３０３は、一次コネクタ３０１の第１の端３０４を集積回路１０３のミキサ１２２の第１の出力ノードに接続する。第２のマイクロバンプ３０５は、一次コネクタ３０１の第２の端３０６を集積回路１０３のミキサ１２２の第２の出力ノードに接続する。参照数字Ｐ１は一次の第１の端を特定し、参照数字Ｐ２は一次上のタップを特定し、そして、参照数字Ｐ３は一次の第２の端を特定している。第３のマイクロバンプ３０７は、二次コンダクタ３０２の第１の端３０８をドライバ増幅器１２４の入力ノードに接続する。前記接続は、第１の端３０８からパッド３０９を経て、導電性ヴィア３１０を垂直に経て、パッド３１１へと、パッド３１２へと横方向に、そして、第３のマイクロバンプ３０７を垂直に経て、集積回路１０３内のドライバ増幅器入力ノードに延びる。参照数字Ｓ１は二次の第１の端を特定する。参照数字Ｓ３は基板１４３内の接地導体に接続される二次の第２の端を特定する。一次は２ギガヘルツで約０．９ｎＨのインダクタンスを有し、二次は２ギガヘルツで約１．０ｎＨのインダクタンスを有する。変圧器は、５３３ミクロン分の５２２ミクロンの基板１４３の領域を占める。何故なら、一次および二次はもっぱら基板１４３内で実現されているので、変圧器は集積回路１０３上のごくわずかな量しか消費しないからである。
【００３３】
図２３は、図２０−２２の第３の実施形態の一次の品質ファクタＱおよび二次の品質ファクタＱを示すチャートである。変圧器の第３の実施形態３００は２ギガヘルツで約３０の変圧器品質ファクタを有する。
【００３４】
図２４は、図２０−２２の第３の実施形態のカップリング係数ｋを示すチャートである。２ギガヘルツでは、変圧器の第３の実施形態３００は約０．４４のカップリング係数を有する。
【００３５】
図２５は、新規な態様に従ったワンステップ方法４００のフローチャートである。ステップ４０１において、変圧器が少なくとも０．４のカップリング係数ｋを有し、そして、少なくとも１０の品質ファクタＱを有するように、集積回路ダイ内の回路（例えば、図７のＲＦトランシーバ集積回路ダイ１０３のドライバ増幅器１２４の入力ノード）は、フリップチップマイクロバンプ（例えば、マイクロバンプ１３７）を介して、非半導体基板（例えば、基板１４３）内の変圧器の少なくとも一つの部分に接続される。一例では、前記変圧器の前記部分は図７の基板１４３内に示された前記部分である。新規な方法４００の第２の例では、マイクロバンプは図１５のマイクロバンプ２０３である。このマイクロバンプ２０３は、図７の集積回路１０３のドライバ増幅器１２４の入力ノードに接続される。新規な方法４００の第３の例では、マイクロバンプは図２０のマイクロバンプ３０７である。このマイクロバンプは、図７の集積回路１０３のドライバ増幅器１２４の入力ノードに接続される。方法４００においては、いくつか、または、実質的に全て、または、全ての新規な変圧器のいずれかが非半導体基板内に配置される。
【００３６】
以上いくつか特定の実施形態について教授的目的で述べたが、この特許文献の教示は一般的な適用性を有し、そして、上記に述べた特定の実施形態に限定されない。したがって、記載した特定の実施形態の種々な変更、改造および種々な特徴の組合せは以下に示される特許請求の範囲を逸脱しない範囲で実施できる。
【図１】
2014053907.tif 000003
【図２】
2014053907.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成25年10月24日(2013.10.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
構造は以下を具備すること：
変圧器の一部を含む非半導体基板；および
複数のマイクロバンプによって前記非半導体基板にボンドされた（bonded）集積回路ダイ、ここにおいて、前記非半導体基板内の前記変圧器の前記一部は前記マイクロバンプ（複数）の少なくとも一つに接続され、ここにおいて、前記変圧器の前記一部は少なくとも一つの完全な一巻きを含み、および、ここにおいて、前記少なくとも一つの完全な一巻きは前記非半導体基板内に完全に配置されている。
【請求項２】
構造は以下を具備すること：
変圧器の一部を含む非半導体基板；および
複数のマイクロバンプによって前記非半導体基板にボンドされた（bonded）集積回路ダイ、ここにおいて、前記非半導体基板内の前記変圧器の前記一部は前記複数のマイクロバンプの少なくとも一つに接続され、ここにおいて、前記変圧器は少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有し、そして、前記変圧器は少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有する。
【請求項３】
構造は以下を具備すること：
変圧器の一部を含む非半導体基板；および
複数のマイクロバンプによって前記非半導体基板にボンドされた（bonded）集積回路ダイ、ここにおいて、前記非半導体基板内の前記変圧器の前記一部は前記複数のマイクロバンプの少なくとも一つに接続され、ここにおいて、前記変圧器は一次および二次を含み、前記一次の第１の部分は前記集積回路ダイ内に配置されていること、前記一次の第２の部分は前記非半導体基板内に配置されていること、および、前記一次の前記第１の部分は、前記マイクロバンプ（複数）の前記一つによって、前記一次の前記第２の部分に接続される。
【請求項４】
構造は以下を具備すること：
変圧器の一部を含む非半導体基板；および
複数のマイクロバンプによって前記非半導体基板にボンドされた（bonded）集積回路ダイ、ここにおいて、前記非半導体基板内の前記変圧器の前記一部は前記複数のマイクロバンプの少なくとも一つに接続され、ここにおいて、前記変圧器は一次および二次を含み、前記二次の第１の部分は前記集積回路ダイ内に配置されていること、前記二次の第２の部分は前記非半導体基板内に配置されていること、および、ここにおいて、前記二次の前記第１の部分は、前記マイクロバンプ（複数）の前記一つによって、前記二次の前記第２の部分に接続されている。
【請求項５】
請求項２の構造において、前記変圧器は一次および二次を含み、前記一次の第１の部分は前記集積回路ダイ内に配置されていること、前記一次の第２の部分は前記非半導体基板内に配置されていること、前記一次の前記第１の部分は前記マイクロバンプ（複数）の前記一つによって前記一次の前記第２の部分の第１の端に接続されていること、前記一次の前記第２の部分の第２の端は前記マイクロバンプ（複数）うちの第２のものに接続されていること、ここにおいて、前記二次の第１の部分は前記集積回路ダイ内に配置されており、前記二次の第２の部分は前記非半導体基板内に配置されていること、および、ここにおいて、前記二次の前記第１の部分は、前記マイクロバンプ（複数）うちの第３のものによって、前記二次の前記第２の部分に接続されている。
【請求項６】
請求項５の構造において、前記変圧器は４．０ギガヘルツより大きい自己共振周波数を有する。
【請求項７】
請求項５の構造において、前記集積回路ダイはミキサを含み、前記ミキサは第１の出力ノードおよび第２の出力ノードを有していること、前記第１の出力ノードは前記一次の前記第１の部分の端に接続されていること、および、ここにおいて、前記第２の出力ノードは前記第２のバンプに接続されている。
【請求項８】
構造は以下を具備すること：
変圧器の一部を含む非半導体基板；および
複数のマイクロバンプによって前記非半導体基板にボンドされた（bonded）集積回路ダイ、ここにおいて、前記非半導体基板内の前記変圧器の前記一部は前記複数のマイクロバンプの少なくとも一つに接続され、ここにおいて、前記変圧器は一次および二次を含み、前記一次は実質的に全てが前記集積回路ダイ内に配置されていること、前記二次は実質的に全てが前記非半導体基板内に配置されていること、および、前記二次は前記マイクロバンプ（複数）の前記一つによって前記集積回路ダイに接続されている。
【請求項９】
請求項２の構造において、前記変圧器は一次および二次を含み、前記一次は実質的に全てが前記集積回路ダイ内に配置されていること、前記二次は実質的に全てが前記非半導体基板内に配置されていること、ここにおいて、前記二次の第１の端は前記マイクロバンプ（複数）の前記一つによって前記集積回路ダイに接続され、前記非半導体基板は接地ノードを含み、および、前記二次の第２の端は前記接地ノードに接続されている。
【請求項１０】
請求項９の構造において、前記二次は少なくとも一巻きのコンダクタ（one turn of conductor）を含み、前記二次はクロスオーバー（cross-overs）を含まない。
【請求項１１】
請求項９の構造において、前記一次はマイクロバンプに接続されず、および、ここにおいて、前記集積回路ダイは、第１の出力ノードおよび第２の出力ノードを有するミキサを含み、前記第１の出力ノードは前記一次の第１の端に接続されていること、前記第２の出力ノードは前記一次の第２の端に接続されていること。
【請求項１２】
請求項２の構造において、前記変圧器は一次および二次を含み、ここにおいて、前記一次および二次の両方は実質的に全て前記非半導体基板内に配置され、および、ここにおいて、前記マイクロバンプ（複数）の前記一つは前記一次の第１の端に接続され、前記マイクロバンプ（複数）うちの第２のものは前記一次の第２の端に接続されていること、および、前記マイクロバンプ（複数）うちの第３のものは前記二次に接続されていること。
【請求項１３】
請求項１２の構造において、前記二次は少なくとも一巻きのコンダクタを含み、前記二次はクロスオーバーを含まない。
【請求項１４】
方法は以下を具備すること：
集積回路ダイ内の回路を第１のマイクロバンプを介して非半導体基板内の変圧器の少なくとも一部（a portion）に接続すること、ここにおいて、前記変圧器の前記一部は少なくとも一つの完全な一巻きを含み、および、ここにおいて、前記少なくとも一つの完全な一巻きは前記非半導体基板内に完全に配置されている。
【請求項１５】
請求項１４の方法において、前記接続することは、複数のマイクロバンプによって前記集積回路ダイを前記非半導体基板にフリップチップマウントすることを含み、前記第１のマイクロバンプは前記複数のマイクロバンプの一つであること。
【請求項１６】
方法は以下を具備すること：
集積回路ダイ内の回路を第１のマイクロバンプを介して非半導体基板内の変圧器の少なくとも一部（a portion）に接続すること、ここにおいて、前記接続することは、複数のマイクロバンプによって前記集積回路ダイを前記非半導体基板にフリップチップマウントすることを含み、前記第１のマイクロバンプは前記複数のマイクロバンプの一つであること、ここにおいて、前記変圧器は少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有し、および、ここにおいて、前記変圧器は少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有する。
【請求項１７】
請求項１６の方法において、前記集積回路ダイ内の前記回路を前記複数のマイクロバンプのうちの第２のマイクロバンプを介して前記非半導体基板内の前記変圧器の前記部分に接続することをさらに具備すること。
【請求項１８】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記二次である。
【請求項１９】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記二次の一部（a portion）である。
【請求項２０】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記一次である。
【請求項２１】
請求項１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記一次の一部（a portion）である。
【請求項２２】
方法は以下を具備すること：
ミキサの出力ノードおよびドライバ増幅器の入力ノードの一つに直接的に接続されるマイクロバンプを提供すること、ここにおいて、前記ミキサおよび前記ドライバ増幅器は集積回路ダイの部分（parts）であり、前記マイクロバンプは前記集積回路ダイの一部（a part）である。
【請求項２３】
請求項２２の方法において、前記ミキサの前記出力ノードおよび前記ドライバ増幅器の前記入力ノードの前記一つに接続されるプログラム可能な可変（programmable variable）キャパシタを提供することをさらに具備すること。
【請求項２４】
請求項２２の方法において、前記マイクロバンプは少なくとも一つの完全な一巻き（at least one complete turn）のコンダクタに直接的に接続される。
【請求項２５】
集積回路ダイは以下を具備すること：
第１の出力ノードおよび第２の出力ノードを有するミキサ；
入力ノードを有するドライバ増幅器；および
前記ミキサの前記第１の出力ノード、前記ミキサの前記第２の出力ノードおよび前記ドライバ増幅器の前記入力ノードの一つにコンダクタを介して接続された第１のマイクロバンプ。
【請求項２６】
請求項２５の集積回路ダイにおいて、前記コンダクタは変圧器の一次の少なくとも一部（a part）であり、前記変圧器は二次を含むこと、前記二次は前記ドライバ増幅器の前記入力ノードに接続される。
【請求項２７】
請求項２５の集積回路ダイにおいて、前記コンダクタは変圧器の二次の少なくとも一部（a part）であり、前記変圧器は一次を含むこと、ここにおいて、前記一次は前記ミキサの第１の出力ノードに接続されている。
【請求項２８】
パッケージされた集積回路は以下を具備すること：
回路およびマイクロバンプを含む集積回路ダイ；および
前記マイクロバンプによって前記集積回路ダイに接続された手段、前記手段は、前記変圧器の少なくとも一部（a part）を提供するためのものであって、前記変圧器の前記一部が前記マイクロバンプを介して前記回路に接続されるように、前記変圧器が少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有するように、前記変圧器が少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有するように、および、前記変圧器が４．０ギガヘルツより大きい自己共振周波数を有するように、前記変圧器の少なくとも一部を提供する。
【請求項２９】
請求項２８のパッケージされた集積回路において、前記回路はミキサおよびドライバ増幅器を含み、および、ここにおいて、前記ミキサは前記変圧器を介して前記ドライバ増幅器を駆動する。
【請求項３０】
請求項２８のパッケージされた集積回路において、前記手段は、ボール・グリッド・アレイ（ＢＧＡ）パッケージの非半導体基板である。
【請求項３１】
請求項１の構造において、前記変圧器の前記一部は二次の第１の部分であり、ここにおいて、前記二次の第２の部分は前記集積回路ダイの一部であり、および、ここにおいて、前記二次の前記第１および第２の部分は前記複数のマイクロバンプの前記一つによってともに接続されている。
【請求項３２】
請求項３１の構造において、前記二次の前記第１および第２の部分は互いに実質的に同軸的である。
【請求項３３】
請求項３２の構造において、前記非半導体基板は集積回路パッケージの基板である。
【請求項３４】
請求項１の構造において、前記変圧器の前記一部は一次の第１の部分であり、ここにおいて、前記一次の第２の部分は前記集積回路ダイの一部であり、および、ここにおいて、前記一次の前記１および第２の部分は前記複数のマイクロバンプの前記一つによってともに接続されている。
【請求項３５】
請求項３４の構造において、前記一次の前記第１および第２の部分は互いに実質的に同軸的である。
【請求項３６】
請求項３５の構造において、前記非半導体基板は集積回路パッケージの基板である。
【請求項３７】
請求項１の構造において、前記変圧器の前記一部は集積回路ダイの下に配置されている。
【請求項３８】
請求項１の構造において、前記変圧器の前記一部は前記変圧器の二次の一部分であり、および、ここにおいて、前記変圧器の一次はミキサによって駆動される。
【請求項３９】
請求項１の構造において、前記変圧器の前記一部は前記変圧器の一次の一部分であり、および、ここにおいて、前記変圧器の前記一次はミキサによって駆動される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
以上いくつか特定の実施形態について教授的目的で述べたが、この特許文献の教示は一
般的な適用性を有し、そして、上記に述べた特定の実施形態に限定されない。したがって
、記載した特定の実施形態の種々な変更、改造および種々な特徴の組合せは以下に示され
る特許請求の範囲を逸脱しない範囲で実施できる。  
［付記１］  
構造は以下を具備すること：  
変圧器の一部を含む非半導体基板；および  
複数のマイクロバンプによって前記非半導体基板にボンドされた（bonded）集積回路ダイ、ここにおいて、前記非半導体基板内の前記変圧器の前記一部は前記マイクロバンプ（複数）の少なくとも一つに接続される。  
［付記２］  
付記１の構造において、前記変圧器は少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有し、そして、前記変圧器は少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有する。  
［付記３］  
付記１の構造において、前記変圧器は一次および二次を含み、前記一次の第１の部分は前記集積回路ダイ内に配置されていること、前記一次の第２の部分は前記非半導体基板内に配置されていること、および、前記一次の前記第１の部分は、前記マイクロバンプ（複数）の前記一つによって、前記一次の前記第２の部分に接続される。  
［付記４］  
付記１の構造において、前記変圧器は一次および二次を含み、前記二次の第１の部分は前記集積回路ダイ内に配置されていること、前記二次の第２の部分は前記非半導体基板内に配置されていること、および、ここにおいて、前記二次の前記第１の部分は、前記マイクロバンプ（複数）の前記一つによって、前記二次の前記第２の部分に接続されている。
［付記５］  
付記２の構造において、前記変圧器は一次および二次を含み、前記一次の第１の部分は前記集積回路ダイ内に配置されていること、前記一次の第２の部分は前記非半導体基板内に配置されていること、前記一次の前記第１の部分は前記マイクロバンプ（複数）の前記一つによって前記一次の前記第２の部分の第１の端に接続されていること、前記一次の前記第２の部分の第２の端は前記マイクロバンプ（複数）うちの第２のものに接続されていること、ここにおいて、前記二次の第１の部分は前記集積回路ダイ内に配置されており、前記二次の第２の部分は前記非半導体基板内に配置されていること、および、ここにおいて、前記二次の前記第１の部分は、前記マイクロバンプ（複数）うちの第３のものによって、前記二次の前記第２の部分に接続されている。  
［付記６］  
付記５の構造において、前記変圧器は４．０ギガヘルツより大きい自己共振周波数を有する。  
［付記７］  
付記５の構造において、前記集積回路ダイはミキサを含み、前記ミキサは第１の出力ノードおよび第２の出力ノードを有していること、前記第１の出力ノードは前記一次の前記第１の部分の端に接続されていること、および、ここにおいて、前記第２の出力ノードは前記第２のバンプに接続されている。  
［付記８］  
付記１の構造において、前記変圧器は一次および二次を含み、前記一次は実質的に全てが前記集積回路ダイ内に配置されていること、前記二次は実質的に全てが前記非半導体基板内に配置されていること、および、前記二次は前記マイクロバンプ（複数）の前記一つによって前記集積回路ダイに接続されている。  
［付記９］  
付記２の構造において、前記変圧器は一次および二次を含み、前記一次は実質的に全てが前記集積回路ダイ内に配置されていること、前記二次は実質的に全てが前記非半導体基板内に配置されていること、ここにおいて、前記二次の第１の端は前記マイクロバンプ（複数）の前記一つによって前記集積回路ダイに接続され、前記非半導体基板は接地ノードを含み、および、前記二次の第２の端は前記接地ノードに接続されている。  
［付記１０］  
付記９の構造において、前記二次は少なくとも一巻きのコンダクタ（one turn of conductor）を含み、前記二次はクロスオーバー（cross-overs）を含まない。  
［付記１１］  
付記９の構造において、前記一次はマイクロバンプに接続されず、ここにおいて、前記集積回路ダイは、第１の出力ノードおよび第２の出力ノードを有するミキサを含み、前記第１の出力ノードは前記一次の第１の端に接続されていること、前記第２の出力ノードは前記一次の第２の端に接続されていること。  
［付記１２］  
付記２の構造において、前記変圧器は一次および二次を含み、ここにおいて、前記一次および二次の両方は実質的に全て前記非半導体基板内に配置され、ここにおいて、前記マイクロバンプ（複数）の前記一つは前記一次の第１の端に接続され、前記マイクロバンプ（複数）うちの第２のものは前記一次の第２の端に接続されていること、および、前記マイクロバンプ（複数）うちの第３のものは前記二次に接続されていること。  
［付記１３］  
付記１２の構造において、前記二次は少なくとも一巻きのコンダクタを含み、前記二次はクロスオーバーを含まない。  
［付記１４］  
方法は以下を具備すること：  
集積回路ダイ内の回路を第１のマイクロバンプを介して非半導体基板内の変圧器の少なくとも一部（a portion）に接続すること。  
［付記１５］  
付記１４の方法において、前記接続することは、複数のマイクロバンプによって前記集積回路ダイを前記非半導体基板にフリップチップマウントすることを含み、前記第１のマイクロバンプは前記複数のマイクロバンプの一つであること。  
［付記１６］  
付記１５の方法において、前記変圧器は少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有し、および、ここにおいて、前記変圧器は少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有する。  
［付記１７］  
付記１６の方法において、前記集積回路ダイ内の前記回路を前記複数のマイクロバンプうちの第２のマイクロバンプを介して前記非半導体基板内の前記変圧器の前記部分に接続することをさらに具備すること。  
［付記１８］  
付記１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記二次である。  
［付記１９］  
付記１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記二次の一部（a portion）である。  
［付記２０］  
付記１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記一次である。  
［付記２１］  
付記１７の方法において、前記変圧器は一次および二次を含み、前記部分は前記一次の一部（a portion）である。  
［付記２２］  
方法は以下を具備すること：  
ミキサの出力ノードおよびドライバ増幅器の入力ノードの一つに直接的に接続されるマイクロバンプを提供すること、ここにおいて、前記ミキサおよび前記ドライバ増幅器は集積回路ダイの部分（parts）であり、前記マイクロバンプは前記集積回路ダイの一部（a part）である。  
［付記２３］  
付記２２の方法において、前記ミキサの前記出力ノードおよび前記ドライバ増幅器の前記入力ノードの前記一つに接続されるプログラムブ可能な可変（programmable variable）キャパシタを提供することをさらに具備すること。  
［付記２４］  
付記２２の方法において、前記マイクロバンプは少なくとも一つの完全な一巻き（at least one complete turn）のコンダクタに直接的に接続される。  
［付記２５］  
集積回路ダイは以下を具備すること：  
第１の出力ノードおよび第２の出力ノードを有するミキサ；  
入力ノードを有するドライバ増幅器；および  
前記ミキサの前記第１の出力ノード、前記ミキサの前記第２の出力ノードおよび前記ドライバ増幅器の前記入力ノードの一つにコンダクタを介して接続された第１のマイクロバンプ。  
［付記２６］  
付記２５の集積回路ダイにおいて、前記コンダクタは変圧器の一次の少なくとも一部（a part）であり、前記変圧器は二次を含むこと、前記二次は前記ドライバ増幅器の前記入力ノードに接続される。  
［付記２７］  
付記２５の集積回路ダイにおいて、前記コンダクタは変圧器の二次の少なくとも一部（a part）であり、前記変圧器は一次を含むこと、ここにおいて、前記一次は前記ミキサの第１の出力ノードに接続されている。  
［付記２８］  
パッケージされた集積回路は以下を具備すること：  
回路およびマイクロバンプを含む集積回路ダイ；および  
前記マイクロバンプによって前記集積回路ダイに接続された手段、前記手段は、前記変圧器の少なくとも一部（a part）を提供するためのものであって、前記変圧器の前記一部が前記マイクロバンプを介して前記回路に接続されるように、前記変圧器が少なくとも０．４のカップリング係数ｋを２ギガヘルツにて有するように、前記変圧器が少なくとも１０の変圧器品質ファクタＱを２ギガヘルツにて有するように、および、前記変圧器が４．０ギガヘルツより大きい自己共振周波数を有するように、前記変圧器の少なくとも一部を提供する。  
［付記２９］  
付記２８のパッケージされた集積回路において、前記回路はミキサおよびドライバ増幅器を含み、前記ミキサは前記変圧器を介して前記ドライバ増幅器を駆動する。    
［付記３０］  
付記２８のパッケージされた集積回路において、前記手段は、ボール・グリッド・アレイ（ＢＧＡ）パッケージの非半導体基板である。
【外国語明細書】
2014053907000001.pdf