(57)【要約】【課題】パネルの分割駆動を行う際における上半分の表示領域と下半分の表示領域との境目での画質が低下する。【解決手段】表示装置であって、分割された表示領域と、前記分割された表示領域に含まれる複数のゲート線をそれぞれ順に走査する複数のゲートドライバと、複数のデータ線のグループ毎に、あらかじめ設定された各遅延量に応じて、対応するゲートドライバ側から順に映像信号を出力する複数のソースドライバと、前記各遅延量を保持するレジスタ部と、を含み、前記ゲートドライバが前記分割された表示領域の端から中央へ向かう順序で走査する場合、前記レジスタ部は、該ゲートドライバが走査する前記複数のゲート線のうち最も前記表示領域の中央側に位置する前記複数の画素に対応する映像信号が、１フレーム期間終了後の垂直帰線期間の一部を含んで、複数の画素に出力されるように設定された前記各遅延量を保持することを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のゲート線と複数のデータ線でマトリクス状に区画され複数の画素を含むとともに、分割された表示領域と、
前記分割された表示領域に含まれる前記複数のゲート線を、それぞれ順に走査する複数のゲートドライバと、
前記複数のデータ線のグループ毎に、あらかじめ設定された各遅延量に応じて、対応するゲートドライバ側から順に階調信号に応じた映像信号を出力する複数のソースドライバと、
前記各遅延量を保持するレジスタ部と、を含み、
前記複数のゲートドライバのうち少なくとも１のゲートドライバが前記分割された表示領域の端から中央へ向かう第１の順序で走査する場合、前記レジスタ部は、該１のゲートドライバが走査する前記複数のゲート線のうち最も前記表示領域の中央側に位置する前記複数の画素に対応する映像信号が、１フレーム期間終了後の垂直帰線期間の一部を含んで、該複数の画素に出力されるように設定された前記各遅延量を保持することを特徴とする表示装置。
【請求項２】
前記各遅延量は、前記１または複数のゲートドライバが前記分割された表示領域の中央から端へ向かう第２の順序で走査する場合に設定される各遅延量よりも大きい遅延量を含むことを特徴とする請求項１記載の表示装置。
【請求項３】
前記各遅延量は、前記表示領域が分割して走査されない場合に設定される各遅延量よりも大きいことを特徴とする請求項１記載の表示装置。
【請求項４】
前記表示装置は、更に、階調信号に応じた出力信号を対応する前記複数のデータ線に出力する前に前記各画素に出力するプリチャージデータを生成するプリチャージデータ生成部を有し、
前記ソースドライバは、前記プリチャージデータ及び前記階調信号に応じた前記映像信号を前記複数のデータ線に出力することを特徴とする請求項１記載の表示装置。
【請求項５】
前記１または複数のゲートドライバが前記第１の順序で走査する場合に設定される前記プリチャージ量は、前記１または複数のゲートドライバが前記分割された表示領域の中央から端へ向かう第２の順序で走査する場合に設定される前記プリチャージ量よりも大きいことを特徴とする請求項４記載の表示装置。
【請求項６】
前記表示装置は、更に、前記分割された表示領域毎に、前記第１または第２の順序から前記第２または前記第１の順序に変更する順序変更部を有することを特徴とする請求項５記載の表示装置。
【請求項７】
複数のゲート線と複数のデータ線でマトリクス状に区画され複数の画素を含むとともに、分割された表示領域と、
前記分割された表示領域に含まれる前記複数のゲート線を、それぞれ順に走査する複数のゲートドライバと、
前記複数のデータ線のグループ毎にあらかじめ設定された各遅延量に応じて、対応するゲートドライバ側から順に階調信号に応じた映像信号を出力する複数のソースドライバと、
階調信号を対応する前記複数のデータ線に出力する前に前記各画素に出力するプリチャージデータを生成するプリチャージデータ生成部を有し、
前記ソースドライバは、前記プリチャージデータに基づいた前記映像信号を前記複数のデータ線に出力し、
前記１または複数のゲートドライバが前記分割された表示領域の端から中央へ向かう第１の順序で走査する場合に設定されるプリチャージデータは、前記１または複数のゲートドライバが前記分割された表示領域の中央から端へ向かう第２の順序で走査する場合に設定される前記プリチャージデータよりも大きい、
ことを特徴とする表示装置。
【請求項８】
前記プリチャージデータは、前記表示領域が分割して走査されない場合に設定されるプリチャージデータよりも大きいことを特徴とする請求項７記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年の液晶表示装置の高精細化により、表示信号を画素電極に書き込むための書き込み時間が十分に確保できず、表示画像の画質を低下する場合がある。そこで、画素あたりの書き込み時間を増加させるため、画面を上下２つに分割し、画面の上半分と下半分を別々に駆動するいわゆる分割駆動技術が知られている（特許文献１参照）。
【０００３】
また、液晶表示装置において、ゲート線に入力された走査信号は、入力端から遠ざかるにしたがって鈍い波形になることに鑑みて、ゲート線の入力端から遠い映像信号線への映像信号の出力タイミングを遅らせるいわゆるディレイ技術が知られている（特許文献２参照）。
【０００４】
更に、液晶表示装置において、画素の駆動電圧を上げるのに時間がかかることから、実際の階調電圧に応じた電圧を印加する前に所定の電圧（プリチャージデータ）を与えるいわゆるプリチャージ技術が知られている（特許文献３参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−２６８２６１号公報
【特許文献２】特開２００７−１７１５９７号公報
【特許文献３】特開２００９−１５１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のような分割駆動を行う場合、上半分または下半分の表示領域において、表示領域の端から中央に向かう方向にゲートスキャンを行う場合と、表示領域中央から端に向かう方向にゲートスキャンを行う場合が考えられる。また、このような分割駆動を行う場合においても上記のようなディレイ技術及びプリチャージ技術を用いることが考えられる。
【０００７】
ここで、ゲートスキャンを行う際、ゲート信号の出力と対応する映像信号の出力のタイミングがずれる場合がある。この場合、例えば、５００番目のラインを走査した際に、５０１番目のラインに対応する映像信号等が出力されるにすぎないが、表示領域の最終ライン（例えば、１０８０番目のライン）を走査した後は、映像信号が出力されない帰線期間となることから、特に、いわゆるベタ表示（例えば、白一色の表示）の際に、最終ラインの輝度が他のラインの輝度より低くなるという問題がある。分割表示を行わない場合は、画面の最下部または最上部のラインで輝度が低下するためあまり目立たない。しかし、表示領域の端から中央に向かって走査する場合には、画面の中央で輝度が低下し画質が低下する。これは、特に上記ベタ表示の際に、顕著となる。
【０００８】
また、上記プリチャージデータは、一般に分割表示を行わない場合、画面中央で最適化された設定値が用いられる。また、プリチャージデータとしては前のラインの画素に出力された出力信号に応じたデータが用いられる。したがって、表示領域中央から端に向かう方向にゲートスキャンを行う場合には、分割駆動の場合最初のラインがパネル中央に位置することになり、最初のラインでは前のラインの出力信号が存在しないことから、プリチャージの影響が他のラインの画素と比べて目立つ場合がある。これは、特にベタ表示をした場合に顕著となる。
【０００９】
本発明は上記課題に鑑みて、パネルの分割駆動を行う際における上半分の表示領域と下半分の表示領域との境目での画質を向上させることを目的とする。
【課題を解決するための手段】
【００１０】
（１）本発明の表示装置は、複数のゲート線と複数のデータ線でマトリクス状に区画され複数の画素を含むとともに、分割された表示領域と、前記分割された表示領域に含まれる前記複数のゲート線を、それぞれ順に走査する複数のゲートドライバと、前記複数のデータ線のグループ毎に、あらかじめ設定された各遅延量に応じて、対応するゲートドライバ側から順に階調信号に応じた映像信号を出力する複数のソースドライバと、前記各遅延量を保持するレジスタ部と、を含み、前記複数のゲートドライバのうち少なくとも１のゲートドライバが前記分割された表示領域の端から中央へ向かう第１の順序で走査する場合、前記レジスタ部は、該１のゲートドライバが走査する前記複数のゲート線のうち最も前記表示領域の中央側に位置する前記複数の画素に対応する映像信号が、１フレーム期間終了後の垂直帰線期間の一部を含んで、該複数の画素に出力されるように設定された前記各遅延量を保持することを特徴とする。
【００１１】
（２）上記（１）に記載の表示装置において、前記各遅延量は、前記１または複数のゲートドライバが前記分割された表示領域の中央から端へ向かう第２の順序で走査する場合に設定される各遅延量よりも大きい遅延量を含むことを特徴とする。
【００１２】
（３）上記（１）に記載の表示装置において、前記各遅延量は、前記表示領域が分割して走査されない場合に設定される各遅延量よりも大きいことを特徴とする。
【００１３】
（４）上記（１）に記載の表示装置は、更に、階調信号に応じた出力信号を対応する前記複数のデータ線に出力する前に前記各画素に出力するプリチャージデータを生成するプリチャージデータ生成部を有し、前記ソースドライバは、前記プリチャージデータ及び前記階調信号に応じた前記映像信号を前記複数のデータ線に出力することを特徴とする。
【００１４】
（５）上記（４）に記載の表示装置において、前記１または複数のゲートドライバが前記第１の順序で走査する場合に設定される前記プリチャージ量は、前記１または複数のゲートドライバが前記分割された表示領域の中央から端へ向かう第２の順序で走査する場合に設定される前記プリチャージ量よりも大きいことを特徴とする。
【００１５】
（６）上記（５）に記載の表示装置は、更に、前記分割された表示領域毎に、前記第１または第２の順序から前記第２または前記第１の順序に変更する順序変更部を有することを特徴とする。
【００１６】
（７）本発明の表示装置は、複数のゲート線と複数のデータ線でマトリクス状に区画され複数の画素を含むとともに、分割された表示領域と、前記分割された表示領域に含まれる前記複数のゲート線を、それぞれ順に走査する複数のゲートドライバと、前記複数のデータ線のグループ毎にあらかじめ設定された各遅延量に応じて、対応するゲートドライバ側から順に階調信号に応じた映像信号を出力する複数のソースドライバと、階調信号を対応する前記複数のデータ線に出力する前に前記各画素に出力するプリチャージデータを生成するプリチャージデータ生成部を有し、前記ソースドライバは、前記プリチャージデータに基づいた前記映像信号を前記複数のデータ線に出力し、前記１または複数のゲートドライバが前記分割された表示領域の端から中央へ向かう第１の順序で走査する場合に設定されるプリチャージデータは、前記１または複数のゲートドライバが前記分割された表示領域の中央から端へ向かう第２の順序で走査する場合に設定される前記プリチャージデータよりも大きい、ことを特徴とする。
【００１７】
（８）上記（７）に記載の表示装置は、前記プリチャージデータは、前記表示領域が分割して走査されない場合に設定されるプリチャージデータよりも大きいことを特徴とする。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態に係る表示装置を示す概略図である。
【図２】図１に示したＴＦＴ基板上に形成された画素回路の概念図である。
【図３】プリチャージデータについて説明するための図である。
【図４】遅延量について説明するための図である。
【図５Ａ】遅延量設定値及びＡＰＤ設定値の一例を示す図である。
【図５Ｂ】遅延量設定値及びＡＰＤ設定値の一例を示す図である。
【図５Ｃ】遅延量設定値及びＡＰＤ設定値の一例を示す図である。
【図５Ｄ】遅延量設定値及びＡＰＤ設定値の一例を示す図である。
【図６】図５に示した分割駆動方式について説明するための図である。
【発明を実施するための形態】
【００１９】
図１は、本発明の実施の形態に係る表示装置を示す概略図である。図１に示すように、例えば、表示装置１００は、ＴＦＴ（Thin Film Transistor）等（図示せず）が形成されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタ（図示せず）が設けられたフィルタ基板１０１を有する。また、表示装置１００は、ＴＦＴ基板１０２及びフィルタ基板１０１に挟まれた領域に封入された液晶材料（図示せず）と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３を有する。なお、図１に示した表示装置の概略は一例であって、本実施の形態はこれに限定されるものではない。
【００２０】
図２は、図１に示したＴＦＴ基板上に形成された画素回路の概念図である。図２に示すように表示装置１００は、例えば、表示領域２０１、タイミング生成回路２０２、ディレイ量レジスタ２０３、２のソースドライバ２０４、２のゲートドライバ２０５、ラインメモリ２０６、プリチャージデータ生成回路２０７を含む。
【００２１】
なお、図２においては、２のゲートドライバ２０５及び２のソースドライバ２０４を用いる場合について示しているが、その他の数のゲートドライバ２０５やソースドライバ２０４を含んでもよい。例えば、表示領域２０１の左右に２つずつ４のゲートドライバを配置するとともに、当該ゲートドライバに対応して表示領域２０１の上下に２つずつ４のソースドライバを配置する等である。
【００２２】
表示領域２０１は、例えば、図２に示した表示領域２０１の上半分に相当する第１の表示領域２１０及び表示領域２０１の下半分に想到する第２の表示領域２１１を含む。また、第１及び第２の表示領域２１０、２１１には、図２の横方向に略等間隔に配置した複数のゲート信号線２１２と、図２の縦方向に略等間隔に配置した複数の映像信号線２１３が配置される。
【００２３】
第１の表示領域２１０に配置された複数のゲート信号線２１２は、第１のゲートドライバ２０５に接続され、第２の表示領域２１１に配置された複数のゲート信号線２１２は、第２のゲートドライバ２０５に接続される。また、第１の表示領域２１０に配置された複数の映像信号線２１３は、第１のソースドライバ２０４に接続され、また第２の表示領域２１１に配置された複数の映像信号線２１３は、第２のソースドライバ２０４に接続される。
【００２４】
つまり、図２に示すように、第１及び第２のゲートドライバ２０５は、図２の縦方向に並んで配置される。また、第１のソースドライバ２０４は、図２の表示領域２０１の上側に配置され、第２のソースドライバ２０４は、図２の表示領域２０１の下側に配置される。
【００２５】
第１及び第２のゲートドライバ２０５は、複数のゲート信号線２１２それぞれに対応する複数の基本回路（図示せず）を有する。なお、各基本回路は、複数のＴＦＴや容量を含んで構成され、タイミング生成回路２０２からのゲートドライバ制御信号（ＣＰＶ）に応じて、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線２１２に出力する。
【００２６】
ゲート信号線２１２及び映像信号線２１３によりマトリクス状に区画された各画素は、それぞれ、ＴＦＴ２１４、画素電極２１５、及び、コモン電極（図示なし）を有する。ここで、ＴＦＴ２１４のゲートは、ゲート信号線２１２に接続され、ソース又はドレインの一方は、映像信号線２１３に接続され、他方は、画素電極２１５に接続される。また、コモン電極は、コモン信号線（図示なし）に接続される。なお、画素電極２１５とコモン電極は、互いに対向するように配置される。また、画素電極２１５はＲＧＢの各色に対応する。
【００２７】
次に、上記のように構成された画素回路の動作の概要について説明する。ゲートドライバ２０５は、ゲート信号線２１２を介して、ＴＦＴ２１４のゲートに、ゲート信号を出力する。更に、ソースドライバ２０４は、タイミング生成回路２０２からのソースドライバ制御信号（ＬＰ）に基づいて、ゲート信号が出力されたＴＦＴ２１４に、映像信号線２１３を介して、映像信号の電圧を供給する。そして、当該映像信号の電圧は、ＴＦＴ２１４を介して、画素電極２１５に印加される。この際、画素電極２１５とコモン電極との間に電位差が生じる。
【００２８】
ソースドライバ２０４が当該電位差を制御することにより、画素電極２１５とコモン電極の間に挿入された液晶材料の液晶分子の配光を制御する。ここで、液晶材料には、バックライト１０３からの光が案内されていることから、上記のように液晶分子の配光等を制御することにより、バックライト１０３からの光の量を調節でき、結果として、画像を表示することができる。なお、本実施の形態においては、表示領域２０１を第１及び第２の表示領域２１０、２１１で分割していることから、第１のゲートドライバ２０５及び第１のソースドライバ２０４が第１の表示領域２１０の画素を制御し、第２のゲートドライバ２０５及び第２のソースドライバ２０４が第１の表示領域２１０の画素を制御する。
【００２９】
次に、画素回路の動作についてより具体的に説明する。ラインメモリ２０６は、ドライバ（図示なし）から入力された１ライン毎の表示データを保持し、プリチャージデータ生成回路２０７に出力する。プリチャージデータ生成回路２０７は、現在の表示データと、ラインメモリ２０６に保持された１ライン前の表示データに応じてプリチャージデータを生成する。
【００３０】
具体的には、プリチャージデータ生成回路２０７は、例えば、図３に示すように、表示データに応じた実際のデータ信号Ｒｅａｌ１、Ｒｅａｌ２等の入力前に付加されるプリチャージデータＡＰＤ１、ＡＰＤ２等を生成する。なお、図２においては、ゲート信号のオン期間を隣接するゲート信号線２１２（例えば、Ｇ２とＧ３）で重ねるいわゆるダブルゲート駆動が行われる場合を示す。言い換えれば、ゲート信号は、例えば２水平期間オンし、最初の１水平期間で直前のラインにおける画素への出力信号が画素に出力され、後の１水平期間で対応するプリチャージデータ（プリチャージ部分）及び対応するデータ信号がソースドライバ２０４から出力される（Ｓ−Ｄｒ出力）。なお、最初の実際のデータ信号Ｒｅａｌ１については、直前のラインへの出力信号が存在しないため、ダミーデータ（ＡＰＤＤ、ＲｅａｌＤ）が用いられる。なお、上記ダブルゲート駆動やプリチャージ技術の詳細については周知であるため説明を省略する。
【００３１】
タイミング生成回路２０２は、第１及び第２のゲートドライバ２０５及び第１及び第２のソースドライバ２０４を制御する。具体的には、タイミング生成回路２０２は、第１及び第２のゲートドライバ２０５にそれぞれゲートドライバ制御信号（ＣＰＶ）を出力することにより、第１及び第２のゲートドライバ２０５を制御する。また、タイミング生成回路２０２は、第１及び第２のソースドライバ２０４にそれぞれソースドライバ制御信号（ＬＰ）を出力することにより、第１及び第２のソースドライバ２０４を制御する。ディレイ量レジスタ２０３は、ソースドライバ２０４から出力する出力信号のディレイ量（遅延量）を保持する。例えば、ディレイ量レジスタ２０３は、ゲートドライバ２０５から順に所定の数の映像信号線２１３のグループ毎の遅延量を保持する。
【００３２】
具体的には、図４に示すように、ディレイ量レジスタ２０３は、ＬＰの立ち上がりからの各ディレイ量を保持し、ソースドライバ２０４は当該ディレイ量レジスタ２０３に保持された各ディレイ量に応じて、対応する各映像信号線２１３（Ｄ１ＯＵＴ、Ｄ２ＯＵＴ、Ｄ３ＯＵＴ）対応する出力信号（ドレイン線波形）を出力する。
【００３３】
ここで、ゲートドライバ２０５は、シフトクロック（ＣＰＶ）の立ち上がりのタイミングに応じて、ゲート信号を出力するが、図４に示すようにゲート信号は、ゲートドライバ２０５から離れるにしたがって、その波形が鈍くなる。つまり、図４に示すように、例えば、Ｄ１ＯＵＴに対応するゲート信号に比べて、Ｄ２ＯＵＴに対応するゲート信号の波形は鈍く、また、Ｄ２ＯＵＴに対応するゲート信号に比べて、Ｄ３ＯＵＴに対応するゲート信号の波形は鈍くなる。よって、ゲートドライバ２０５から離れた画素についても十分な輝度で発光させることができるように各ディレイ量を設定する。
【００３４】
ここで、上述のように、表示領域２０１の端から中央に向かう方向にゲートスキャンを行う場合、ゲート信号の出力と対応する映像信号の出力のタイミングがずれる場合がある。この場合、例えば、５００番目のラインを走査した際に、５０１番目のラインに対応する映像信号等が出力されるにすぎない。しかしながら、分割された表示領域２１０の最終ライン（例えば、１０８０番目のライン）を走査した後は、映像信号が出力されない帰線期間となることから、特に、いわゆるベタ表示（例えば、白一色の表示）の際に、画面中央に位置する最終ラインの輝度が他のラインの輝度より低くなる。
【００３５】
そこで、本実施の形態においては、最終ラインに対応する映像信号の出力についてのディレイ量を調整し、１フレーム期間終了後の垂直帰線期間の一部を含んで最終ラインに対応する映像信号が出力されるようにディレイ量を設定する。言い換えれば、ディレイ量レジスタ２０３に、分割駆動をしない場合のディレイ量設定値や後述する分割された表示領域２０１を中央から端に駆動する場合に設定するディレイ量よりも、ディレイ量を大きく設定する。
【００３６】
具体的には、図５Ａ及び図６を用いて、上記のようにディレイ量を大きく設定する場合の一例について、説明する。なお、図５Ａ乃至Ｄは、図６に示すように、表示領域２０１の上下に２つずつソースドライバ２０４を４つ設けるとともに、ゲートドライバ２０５を表示領域２０１の左右に２つずつ４つ設ける場合のディレイ量の設定値及びＡＰＤ設定値の例を示す。言い換えれば、この場合、表示領域２０１を図６の上下左右の４つに分割して駆動される。また、図６においては、ゲートドライバ２０５は省略する。また、図６に示したＤ１乃至Ｄ１６は、複数本の映像信号線２１３を１６のブロックに分割した場合における各ブロックを表し、各ソースドライバ２０４からの出力の制御はブロック毎に行われる。更に、図６においてはゲート方向スキャン方向を（ａ）乃至（ｄ）として示す。
【００３７】
図５Ａに示すように、対応するゲートドライバ２０５に近いブロック（例えば、Ｄ１乃至Ｄ３、Ｄ１４乃至Ｄ１６）については各ゲート遅延補償時間（ディレイ量に相当）を、分割駆動しない場合のゲート遅延補償時間（図５Ａの従来設定）に比べて、大きく設定する。これにより、分割された表示領域２０１の端から中央に向かう順序でゲート信号線２１２をゲートスキャンする場合において、最終ラインでの輝度が低下することを防止し、画面中央部での画質を向上させることができる。
【００３８】
なお、この場合、図５Ｂに示すように、ＡＰＤ(Adaptive Pre-charge Drive)値（プリチャージデータ）の設定値は、分割駆動を行わない場合と同じとする。分割された表示領域２０１の端から中央に向かってゲートスキャンする場合には、最初のラインは、画面の端に位置することから、後述するように当該最初のラインの輝度が他のラインと輝度が異なった場合であってもあまり目立たないからである。ただし、後述するように画面端から中央にゲートスキャンする場合であっても、後述する画面中央から端にゲートスキャンする場合のＡＰＤ設定値（例えば、図５ＤのＡＰＤ設定値）を用いてもよいことはいうまでもない。
【００３９】
次に、分割された表示領域２０１を中央から端にゲートスキャンする場合（例えば、図６のスキャン方向（ｂ）（ｃ）の場合）について説明する。ここで、例えば、図３を用いて説明したように、直前のラインにおけるデータ信号に基づいたプリチャージデータが用いられるが、最初のラインには直前のラインが存在しないことから、直前のラインについてはダミーデータが用いられる。そして、分割駆動を行わない場合や、上記のように画面端から画面中央に向けてゲートスキャンする場合には、画面中央で最適化されたＡＰＤ設定値が用いられる。
【００４０】
しかしながら、画面中央から端に表示領域２０１を分割してゲートスキャンする場合、上記画面中央で最適ＡＰＤ設定値を用いると、最初のラインが画面中央に位置することになることから、最初のラインへのプリチャージの影響による輝度の低下が目立つ。そこで、本実施の形態では最初のラインで最適となるようにプリチャージ量を設定する。
【００４１】
具体的には、上記図５に示した場合を用いて説明する。図５Ｄに示すように、プリチャージ量（プリチャージデータ）を、図５Ｂに示した分割駆動しない場合や画面端から画面中央へスキャンする場合と比べて、大きく設定する。
【００４２】
これにより、例えば、最初のラインと他のラインにおける輝度の差を、上記分割駆動しない場合等において画面中央で最適化させたＡＰＤ設定値を用いた場合と比べ、減少させることができる。結果として、画面中央における画質を向上することができる。
【００４３】
なお、画面中央から端に表示領域２０１を分割してゲートスキャンする場合においては、最終ラインは、画面の端に位置することから、分割駆動しない場合（１の表示領域２０１を順に上から下に向かってゲートスキャンする場合）と同様に、最終ラインの輝度が他のラインに比べ輝度が低くなっても目立たない。よって、ディレイ設定値については図５Ｃに示すように、分割駆動しない場合と同じ設定値とする。ただし、上記のように画面中央から端にゲートスキャンする場合であっても、上記画面端から中央にゲートスキャンする場合のディレイ設定値（例えば、図５Ａの設定値）を用いてもよいことはいうまでもない。
【００４４】
本発明は、上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えることができる。
【００４５】
具体的には、例えば、上記においては、主に、第１及び第２の表示領域２１０、２１１をそれぞれ画面中央から端にゲートスキャンする場合、及び第１及び第２の表示領域２１０、２１１を画面端から中央にゲートスキャンする場合について説明したが、これに限られない。つまり、例えば、第１の表示領域２１０については、中央から端にゲートスキャンし、第２の表示領域２１１については画面端から中央にゲートスキャンする等であってもよい。言い換えれば、図５Ｄに示した４のゲートスキャン方向のいずれの組み合わせを用いてもよい。また、上記実施の形態において、例えば、画素回路において順序変更部を設け、各ゲートドライバ２０５のゲートスキャン方向をパネルの上下方向のいずれかに変更できるように構成してもよい。また、この場合、表示データの内容に応じて、ゲートスキャン方向が変更されるように構成してもよい。また、上記ゲートドライバ２０５やソースドライバ２０４の数等は一例であって異なる数のゲートドライバ２０５及びソースドライバ２０４を用いてもよい。
【００４６】
また、以上の説明においては、液晶表示装置を想定して説明したが、有機ＥＬ素子、無機ＥＬ素子やＦＥＤ（Field-Emission Device）など、各種の発光素子を用いた表示装置であってもよい。また、以上説明した表示装置は、パソコン用ディスプレイ、ＴＶ放送受信用ディスプレイ、公告表示用ディスプレイ等の各種の情報表示用の表示装置として採用できる。また、デジタルスチルカメラ、ビデオカメラ、カーナビゲーションシステム、カーオーディオ、ゲーム機器、携帯情報端末など、各種の電子機器の表示部として利用することも可能である。
【符号の説明】
【００４７】
１００  表示装置、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、２０１  表示領域、２０２  タイミング生成回路、２０３  ディレイ量レジスタ、２０４  ソースドライバ、２０５  ゲートドライバ、２０６  ラインメモリ、２０７  プリチャージデータ生成回路、２１０  第１の表示領域、２１１  第２の表示領域、２１２  ゲート信号線、２１３  映像信号線、２１４  ＴＦＴ、２１５  画素電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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