(57)【要約】【課題】セット電圧を低減する素子構造を実現する。【解決手段】実施形態に係る抵抗変化素子は、金属元素を含む第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に位置し、前記第１電極層と接触する第１抵抗変化層と、前記第１抵抗変化層と前記第２電極層との間に位置する第２抵抗変化層と、を備え、低抵抗状態と高抵抗状態とを含む異なる抵抗状態間を遷移することが可能な抵抗変化素子であって、前記低抵抗状態では、前記第１抵抗変化層に含まれる前記金属元素の濃度が、前記第２抵抗変化層に含まれる前記金属元素の濃度よりも高く、前記低抵抗状態での前記第１抵抗変化層に含まれる前記金属元素の濃度が、前記高抵抗状態での前記第１抵抗変化層に含まれる前記金属元素の濃度よりも高く、前記第２抵抗変化層の比誘電率は、前記第１抵抗変化層の比誘電率よりも高いことを特徴とする。【選択図】図２
2014099557.tif 000002
【特許請求の範囲】
【請求項１】
金属元素を含む第１電極層と、
第２電極層と、
前記第１電極層と前記第２電極層との間に位置し、前記第１電極層と接触する第１抵抗変化層と、
前記第１抵抗変化層と前記第２電極層との間に位置する第２抵抗変化層と、
を備え、低抵抗状態と該低抵抗状態よりも素子抵抗が高い高抵抗状態とを含む少なくとも２つの異なる抵抗状態間を遷移することが可能な抵抗変化素子であって、
前記低抵抗状態では、前記第１抵抗変化層に含まれる前記金属元素の濃度が、前記第２抵抗変化層に含まれる前記金属元素の濃度よりも高く、
前記低抵抗状態での前記第１抵抗変化層に含まれる前記金属元素の濃度が、前記高抵抗状態での前記第１抵抗変化層に含まれる前記金属元素の濃度よりも高く、
前記第２抵抗変化層の比誘電率は、前記第１抵抗変化層の比誘電率よりも高い
ことを特徴とする抵抗変化素子。
【請求項２】
前記金属元素は、Ａｇ、Ｃｕ、Ｎｉ、Ｃｏ、Ａｌ、Ｔｉのうち少なくとも１つを含むことを特徴とする請求項１に記載の抵抗変化素子。
【請求項３】
金属元素を含む第１電極層と、
第２電極層と、
前記第１電極層と前記第２電極層との間に位置し、前記第１電極層と接触する第１抵抗変化層と、
前記第１抵抗変化層と前記第２電極層との間に位置する第２抵抗変化層と、
を備え、低抵抗状態と該低抵抗状態よりも素子抵抗が高い高抵抗状態とを含む少なくとも２つの異なる抵抗状態間を遷移することが可能な抵抗変化素子であって、
前記第２抵抗変化層の比誘電率は、前記第１抵抗変化層の比誘電率よりも高く、
前記高抵抗状態から前記第１電極層と前記第２電極層との間に印加する電圧を第１電圧から該第１電圧よりも高い第２電圧に往復掃引することを２回繰り返した場合、１回目の掃引時の低抵抗化電圧は、２回目の掃引時の低抵抗化電圧よりも大きい
ことを特徴とする抵抗変化素子。
【請求項４】
金属元素を含む第１電極層と、
第２電極層と、
前記第１電極層と前記第２電極層との間に位置し、前記第１電極層と接触する第１抵抗変化層と、
前記第１抵抗変化層と前記第２電極層との間に位置する第２抵抗変化層と、
を備え、低抵抗状態と該低抵抗状態よりも素子抵抗が高い高抵抗状態とを含む少なくとも２つの異なる抵抗状態間を遷移することが可能な抵抗変化素子であって、
前記第１抵抗変化層は、シリコン酸化物からなり、
前記第１抵抗変化層の膜厚をｄｍ［ｎｍ］、前記第２抵抗変化層の膜厚をｄｒ［ｎｍ］、前記第２抵抗変化層の比誘電率をεｒとした場合、以下の式（１）を満たすことを特徴とする抵抗変化素子。
【数１】
2014099557.tif 000011
【請求項５】
前記第２抵抗変化層は、シリコンからなることを特徴とする請求項４に記載の抵抗変化素子。
【請求項６】
前記ｄｒおよび前記ｄｍは、以下の式（２）を満たすことを特徴とする請求項５に記載の抵抗変化素子。
【数２】
2014099557.tif 000012
【請求項７】
前記第２抵抗変化層は、ハフニウム酸化物からなることを特徴とする請求項４に記載の抵抗変化素子。
【請求項８】
前記ｄｒおよび前記ｄｍは、以下の式（３）を満たすことを特徴とする請求項７に記載の抵抗変化素子。
【数３】
2014099557.tif 000013
【請求項９】
２つ以上のワード線と、
それぞれ前記ワード線と交差する２つ以上のビット線と、
前記ワード線と前記ビット線との各交差点に設けられた請求項１〜８のいずれか一つに記載の抵抗変化素子と、
を備え、
前記ワード線間の距離および前記ビット線間の距離の少なくとも一方が１０ｎｍ以下であることを特徴とする記憶装置。
【請求項１０】
請求項１〜８のいずれか一つに記載の抵抗変化素子の駆動方法であって、
前記抵抗変化素子にデータをセットする場合、前記高抵抗状態にある抵抗変化素子に流れる電流の電流値が急激に大きくなる際の電圧以上のセット電圧を前記第１電極層と前記第２電極層との間に印加し、
前記抵抗変化素子からデータを読み出す場合、前記高抵抗状態にある抵抗変化素子に流れる電流の電流値が急激に大きくなる際の電圧よりも低いリード電圧を前記第１電極層と前記第２電極層との間に印加する
ことを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化素子、記憶装置および駆動方法に関するものである。
【背景技術】
【０００２】
近年、浮遊ゲート型半導体メモリの後継候補として抵抗変化メモリが注目されている。抵抗変化メモリは、電圧パルスの印加によって抵抗変化層の抵抗値を変化させることで、不揮発にデータを記憶することが可能である。抵抗変化メモリは２端子素子という単純な構造を備える。そのため、クロスポイント型のメモリセルアレイに適用することで、浮遊ゲート型半導体メモリを適用した場合に比べ大容量化が容易であるというメリットがある。
【０００３】
クロスポイント型の場合、回り込み電流の影響を抑制するため、メモリセルのリバース電流はフォワード電流に対して十分に低いことが必要となる。そのため、メモリセルは通常、抵抗変化素子とダイオードとの直列接続により構成される。しかしながら、この場合、抵抗変化素子とダイオードとの構成材料の違いや、ダイオードの電流パス方向の厚さにより、製造プロセスが煩雑化、高コスト化すると共に、動作電圧が増大するという問題があった。
【０００４】
これに対し、オン状態（低抵抗状態）の保持特性が悪い整流機能層と、オン状態の保持特性が良好な保持層との積層構造をメモリセルとすることで、整流性を内在した抵抗変化素子を実現する技術が開発されている。しかしながら、この場合でも、保持層のみからなるメモリセルに比べて動作電圧が増大するという問題は、依然解決されていなかった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】F.M Lee et al., "A novel cross point one-resistor (0T1R) conductive bridge random access memory (CBRAM) with ultra low set/reset operation current", 2012 IEEE Symposium on VLSI Technology, 2012, pp.67-68
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下で例示する実施形態は、動作電圧を低減することが可能な抵抗変化素子、記憶装置および駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る抵抗変化素子は、金属元素を含む第１電極層と、第２電極層と、前記第１電極層と前記第２電極層との間に位置し、前記第１電極層と接触する第１抵抗変化層と、前記第１抵抗変化層と前記第２電極層との間に位置する第２抵抗変化層と、を備え、低抵抗状態と該低抵抗状態よりも素子抵抗が高い高抵抗状態とを含む少なくとも２つの異なる抵抗状態間を遷移することが可能な抵抗変化素子である。前記低抵抗状態では、前記第１抵抗変化層に含まれる前記金属元素の濃度が、前記第２抵抗変化層に含まれる前記金属元素の濃度よりも高い。前記低抵抗状態での前記第１抵抗変化層に含まれる前記金属元素の濃度は、前記高抵抗状態での前記第１抵抗変化層に含まれる前記金属元素の濃度よりも高い。前記第２抵抗変化層の比誘電率は、前記第１抵抗変化層の比誘電率よりも高い。
【図面の簡単な説明】
【０００８】
【図１】図１は、実施形態に係るオフ状態の抵抗変化素子の一例を示す図。
【図２】図２は、実施形態に係るオン状態の抵抗変化素子の一例を示す図。
【図３】図３は、実施形態に係る抵抗変化素子の動作方法を説明するための図。
【図４】図４は、実施形態に係るセット後のオン状態の抵抗変化素子の断面の明視野像。
【図５】図５は、実施形態に係るリセット後のオフ状態の抵抗変化素子の断面の明視野像。
【図６】図６は、実施形態に係るｏｎセルに対してリード電圧を印加した際の断面の明視野像。
【図７】図７は、実施形態に係るオフ状態の抵抗変化素子の動作を示す図。
【図８】図８は、実施形態に係るオン状態の抵抗変化素子の動作を示す図。
【図９】図９は、実施形態に係る抵抗変化素子のオフ状態に対して電圧の往復掃引を２回繰り返した場合に得られたＩＶ特性を示すグラフ。
【図１０】図１０は、実施形態に係るオフ状態の抵抗変化素子の断面例を示す図。
【図１１】図１１は、図１０に示すオフ状態の抵抗変化素子に電圧を印加した際の等価回路を示す図。
【図１２】図１２は、実施形態に係るｄｍ＝ｄｒである場合のＶｍ／Ｖとεｍ／εｒとの関係を示すグラフ。
【図１３】図１３は、Ａｇ層／シリコン酸化膜／ｐ＋シリコン層の積層構造を有する素子のＩＶ特性の一例を示す図。
【図１４】図１４は、実施形態に係る抵抗変化素子を備えた記憶装置の概略構成を示す図。
【発明を実施するための形態】
【０００９】
以下、例示する実施形態にかかる抵抗変化素子、記憶装置および駆動方法を、図面を用いて詳細に説明する。
【００１０】
図１および図２に、実施形態にかかる抵抗変化素子の断面構造例を示す。図１は、オフ状態の抵抗変化素子の一例を示し、図２は、オン状態の抵抗変化素子の一例を示す。
【００１１】
図１および図２に示すように、抵抗変化素子１００は、第１金属元素を含む第１電極層１０１と第２電極層１０４との間に、２つの抵抗変化層（保持層１０２および整流機能層１０３）が積層された構造を有する。第１電極層１０１側に位置する保持層１０２は、データを保持する保持層として機能する。第２電極層１０４側に位置する整流機能層１０３は、抵抗変化素子１００に流れる電流を制限する層として機能する。整流機能層１０３の比誘電率εｒは、保持層１０２の比誘電率εｍよりも高い。
【００１２】
抵抗変化素子１００に対して、第１電極層１０１および第２電極層１０４間に、データの書き込み（セット）に必要な電圧ストレス（以下、セット電圧という）を与えることで、第１電極層１０１に含まれる第１金属元素が第２電極層１０４へ向けて拡散し、その結果、保持層１０２内に第１金属元素よりなる伝導フィラメント１１１が形成される。ここで、セットとは、オフ状態からオン状態への遷移のことである。そこで、データの書き込みのことを、セットという。
【００１３】
伝導フィラメント１１１は、第１電極層１０１および第２電極層１０４間にデータの消去（リセット）に必要な電圧ストレス（以下、リセット電圧という）を与えないかぎり、第１電極層１０１および第２電極層１０４間に電圧を印加していない状態でも保持される。そのため、オン状態（図２）における保持層１０２中の第１金属元素の濃度（Ａｔｏｍｉｃ  ％）は、オフ状態（図１）における保持層１０２中の第１金属元素の濃度（Ａｔｏｍｉｃ  ％）よりも大きくなる。ここで、リセットとは、オン状態からオフ状態への遷移のことである。そこで、データの消去のことを、リセットという。
【００１４】
また、抵抗変化素子１００に対してセット電圧を与えることで、第１金属元素は整流機能層１０３内にも拡散するが、整流機能層１０３中では第１金属元素よりなる伝導フィラメントが安定的に形成されない為、オン状態（図２）における保持層１０２中の第１金属元素の濃度（Ａｔｏｍｉｃ  ％）は、オン状態（図２）における整流機能層１０３中の第１金属元素の濃度（Ａｔｏｍｉｃ  ％）よりも大きい。
【００１５】
図３は、保持層／整流機能層の積層構造からなる抵抗変化素子の動作方法を説明するための図である。図３（ａ）は、オフ状態の抵抗変化素子１００を示し、図３（ｂ）は、オン状態の抵抗変化素子１００を示す。図３（ｃ）は、オフ状態の抵抗変化素子１００に対してデータ読出用の電圧（以下、リード電圧という）を印加した際を示し、図３（ｄ）は、オン状態の抵抗変化素子１００に対してリード電圧を印加した際を示す。
【００１６】
抵抗変化素子１００がオフ状態及びオン状態のうちのいずれの状態であるかは、抵抗変化素子１００にリード電圧Ｖｒｅａｄを印加し、その際に流れる電流値を測定することで判断できる。
【００１７】
図３（ａ）および図３（ｂ）に示すように、オフ状態の抵抗変化素子に対してセット電圧Ｖｓｅｔを印加すると、保持層１０２中に伝導フィラメント１１１が形成される。伝導フィラメント１１１は、第１電極層１０１に含まれる第１金属元素から構成されている。なお、伝導フィラメント１１１の形成し易さの観点から、第１金属元素は、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、チタニウム（Ｔｉ）のいずれかであることが好ましい。ただし、これらに限定されるものではない。
【００１８】
図３（ｂ）および図３（ａ）に示すように、オン状態の抵抗変化素子１００に対してリセット電圧Ｖｒｅｓｅｔを印加すると、保持層１０２中の伝導フィラメント１１１が分解、消失する。その結果、抵抗変化素子１００がオン状態からオフ状態へ遷移する。
【００１９】
図３（ｂ）および図３（ｄ）に示すように、オン状態の抵抗変化素子１００にリード電圧Ｖｒｅａｄが印加されると、保持層１０２に形成されていた伝導フィラメント１１１と第２電極層１０４との間を接続するように、伝導フィラメント１１２が整流機能層１０３内に成長する。一方、図３（ａ）および図３（ｃ）に示すように、オフ状態の抵抗変化素子１００にリード電圧Ｖｒｅａｄを印加しても状態変化は起こらない。これにより、リード電圧Ｖｒｅａｄ印加時にはオン状態とオフ状態とで十分大きな電流差を得ることができる。
【００２０】
また、オン状態の読み出し時に形成された整流機能層１０３中の伝導フィラメント１１２は、不揮発性を有しない。つまり、リード電圧Ｖｒｅａｄが遮断された後、すぐに整流機能層１０３中の伝導フィラメント１１２は分解、消失する。その結果、抵抗変化素子１００は、図３（ｂ）に示すオン状態に戻る。そのため、読み出し対象の抵抗変化素子１００以外では、その素子がオン状態かオフ状態かによらず、その素子を流れる電流が抑制された状態が維持される。当然に、その素子に流れるリバース電流も抑制されている。このように、本実施形態にかかわる抵抗変化素子１００は、整流機能を備えている。
【００２１】
図４〜図６は、動作中のメモリセル内部の物理状態のＩｎ  ｓｉｔｕ  ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）観測によって得られた明視野像である。これは、電気特性評価を行いながら断面ＴＥＭ観察を行うものである。図４は、セット後のオン状態の抵抗変化素子１００（ｏｎセルともいう）の断面を観測した明視野像であり、図５は、リセット後のオフ状態の抵抗変化素子１００（ｏｆｆセルともいう）の断面を観測した明視野像であり、図６は、ｏｎセルに対してリード電圧を印加した際の断面を観測した明視野像である。また、Ｉｎ  ｓｉｔｕ  ＴＥＭ観測では、第１金属元素としてＡｇを用いた。
【００２２】
図４〜図６において、コントラストの明るい部分がＡｇである。たとえば図４と図５とを比較すると分かるように、図４に示されたｏｎセルでは、保持層１０２中にＡｇによる伝導フィラメント１１１が形成されており、図５に示されたｏｆｆセルでは、保持層１０２中のＡｇによる伝導フィラメント１１１が消失している。また、図６に示すように、ｏｎセルに対してリード電圧を印加した場合、保持層１０２中の伝導フィラメント１１１が延びるようにして、整流機能層１０３内に伝導フィラメント１１２が形成されている。
【００２３】
また、Ｉｎ  ｓｉｔｕ  ＴＥＭ観測により得られた明視野像を解析することで、各層における第１金属元素の濃度の大小関係を把握することができる。例えば、各層の断面積に対してコントラストの明るい部分の面積が占める割合を比較することで、各層中のＡｇ濃度の大小関係を把握することができる。その他の方法としては、ＥＤＸ（Ｅｎｅｒｇｙ  Ｄｉｓｐｅｒｓｉｖｅ  Ｘ−ｒａｙ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いる方法も有効と考えられる。この方法では、各層に対してＥＤＸマッピングを行えば、第１金属元素に帰属されるピーク面積の積算値が算出される。したがって、算出された各層の積算値を比較することで、各層中に含まれる第１金属元素の大小関係を比較することが可能である。なお、各層の体積が異なる場合（例えば、整流機能層１０３と保持層１０２との厚さが異なる場合）には、各層におけるピーク面積を体積差の分規格化すれば、第１金属元素の濃度の大小関係を得ることができる。
【００２４】
つづいて、本実施形態における抵抗変化素子１００に特徴的な電気的特性について、図面を用いて詳細に説明する。図７は、オフ状態の抵抗変化素子１００の電気的特性を示し、図８は、オン状態の抵抗変化素子１００の電気的特性を示す。図７および図８において、（１）は、保持層１０２および整流機能層１０３に伝導フィラメント１１１および１１２がそれぞれ形成されるまで、印加電圧を０Ｖから上昇させた際のＩＶ特性を示し、（２）は、（１）により保持層１０２および整流機能層１０３に伝導フィラメント１１１および１１２が形成された際のＩＶ特性を示し、（３）は、伝導フィラメント１１１および１１２が形成された後に印加電圧を０Ｖまで下降させた際のＩＶ特性を示す。
【００２５】
図７および図８に示すように、オフ状態の抵抗変化素子１００に対して、電圧を０Ｖから所定電圧まで往復掃引することを２回繰り返した場合、１回目の掃引（ｓｗｅｅｐ）時（図７）の低抵抗化電圧、すなわちオフ状態の抵抗変化素子１００に対するセット電圧Ｖｓｅｔ＿１は、２回目の掃引時（図８）の低抵抗化電圧、すなわちオン状態の抵抗変化素子１００に対するセット電圧Ｖｓｅｔ＿２（リード電圧に相当）よりも高くなる。ここで、低抵抗化電圧とは、電圧掃引時の往路の電流値Ｉｇｏと復路の電流値Ｉｂａｃｋとが、以下の式（１）を満たす最小電圧のことである。
（Ｉｂａｃｋ−Ｉｇｏ）／Ｉｂａｃｋ＜０．１      …（１）
【００２６】
図９は、保持層／整流機能層の積層構造からなる抵抗変化素子１００のオフ状態に対して、図７および図８に示したように電圧の往復掃引を２回繰り返した場合に実際に得られるＩＶ特性を示すグラフである。図９から明らかなように、１回目の掃引時のセット電圧Ｖｓｅｔ＿１は、２回目の掃引時のセット電圧Ｖｓｅｔ＿２よりも高い。
【００２７】
なお、セット電圧Ｖｓｅｔ＿１とセット電圧Ｖｓｅｔ＿２との関係は、抵抗変化素子１００がクロスポイントにアレンジされたメモリセルアレイ（以下、クロスポイントアレイともいう）に対するセット動作時において非選択セルの電位差を０Ｖにすることを可能にする目的から、以下の式（２）を満たすことが望ましい。
Ｖｓｅｔ＿１≦２×Ｖｓｅｔ＿２      …（２）
【００２８】
また、配線のＩＲドロップにより発生するクロスポイントアレイでのセル位置に依存した、第1電極層１０１と第２電極層１０４との電位差の違いを考慮すると、セット電圧Ｖｓｅｔ＿１とセット電圧Ｖｓｅｔ＿２とは、以下の式（３）を満たすことが望ましい。
Ｖｓｅｔ１−Ｖｓｅｔ２≧０．５［Ｖ］      …（３）
【００２９】
なお、クロスポイントアレイにおける単体セルの電気的特性は、ナノプローバーにより調べることが可能である。ナノプローバーは先端径がサブミクロトンのプローブを有し、これを所望の電極や配線にコンタクトすることで、単体セルのＩＶ特性を測定することができる。その際、対象のセルがオン状態であるかオフ状態であるかが明確でない場合には、ＩＶ特性の測定の前に、対象のセルもしくはメモリセルアレイ全体にリセットストレスを与えればよい。
【００３０】
ところで、上述したように、セットとは、保持層１０２中に伝導フィラメント１１１を形成することである。このことから、セット電圧Ｖｓｅｔは、保持層１０２に、それ自身がセットするに足る電圧を加えるのに必要となる抵抗変化素子１００全体に与える電圧に相当する。抵抗変化素子１００に与えられた電圧は、当然ながら、保持層１０２と整流機能層１０３とに分配される。そのため、整流機能層１０３の存在は、抵抗変化素子１００全体に与えるセット電圧Ｖｓｅｔを増大させる。
【００３１】
図１０は、オフ状態の抵抗変化素子１００の断面例を示し、図１１は、図１０に示すオフ状態の抵抗変化素子１００に電圧を印加した際の等価回路を示す。図１０において、保持層１０２及び整流機能層１０３はそれぞれ絶縁体であるから、図１１に示すように、オフ状態の等価回路は、容量Ｃｍ（保持層１０２の容量）と容量Ｃｒ（整流機能層１０３の容量）とを直列接続したものに等しい。容量ＣｍおよびＣｒは、それぞれ下記式（４）および（５）で表される。
【数１】
2014099557.tif 000003
【数２】
2014099557.tif 000004
【００３２】
式（４）および（５）において、Ｓはデバイス面積、ｄｍは保持層１０２の膜厚、ｄｒは整流機能層１０３の膜厚である。ここで、抵抗変化素子１００に電圧Ｖを与えたときに、保持層１０２に分配される電圧Ｖｍは、以下の式（６）で表される。
【数３】
2014099557.tif 000005
【００３３】
図１２は、ｄｍ＝ｄｒである場合のＶｍ／Ｖとεｍ／εｒとの関係を示すグラフである。図１２から明らかなように、εｍ／εｒが小さいほど、Ｖｍ／Ｖが１に近づくように増大する。つまり、整流機能層１０３の比誘電率εｒが保持層１０２の比誘電率εｍに対して大きい程、保持層１０２が分担する電圧の割合が高くなり、それにより、整流機能層１０３の存在によるセット電圧Ｖｓｅｔの増大を回避することが可能である。
【００３４】
ここで、保持層１０２がシリコン酸化物からなる場合のセット電圧Ｖｓｅｔについて説明する。上述のように、抵抗変化素子１００をセットするには、保持層１０２をセットするために必要十分なセット電圧（Ｖｓｅｔ＿ｍ）が保持層１０２に印加されればよい。したがって、抵抗変化素子１００全体に印加するセット電圧Ｖｓｅｔは、セット電圧Ｖｓｅｔ＿ｍが保持層１０２に分配されるような総電圧Ｖと言い換えることができる。このことから、セット電圧Ｖｓｅｔは、Ｖｍ＝Ｖｓｅｔ＿ｍを満たす電圧Ｖであり、以下の式（７）のように表すことができる。
【数４】
2014099557.tif 000006
【００３５】
図１３に、Ａｇ層／シリコン酸化膜／ｐ＋シリコン層の積層構造を有する素子のＩＶ特性の一例を示す。なお、図１３に示す例では、シリコン酸化膜の膜厚は２．０ｎｍとした。図１３に示すように、印加電圧が３．０Ｖ付近で、素子に流れる電流が急激に増大している。したがって、この素子のセット電圧Ｖｓｅｔは、略３．０Ｖであると言える。
【００３６】
ここで、セット電圧Ｖｓｅｔは、絶縁層の母材（ここではシリコン酸化物ＳｉＯｘ）の膜厚に比例して増大する。そのため、保持層１０２がシリコン酸化物からなる場合、保持層１０２のセット電圧Ｖｓｅｔ＿ｍは、３．０×ｄｍ／２［Ｖ］と表される。また、保持層１０２の比誘電率εｍが３．９であるため、抵抗変化素子１００全体に対するセット電圧Ｖｓｅｔは、以下の式（８）で表される。なお、以下の式（８）において、ｄの単位はｎｍである。
【数５】
2014099557.tif 000007
【００３７】
ところで、Ｔｂｉｔ（テラビット）世代の大容量不揮発メモリの場合、隣接ライン間距離は、１０ｎｍ程度になることが予想される。この場合、ライン間リークを回避するために、セット電圧Ｖｓｅｔは８Ｖ以下に抑えられることが望ましい。そのために必要な条件が、上記した式（８）から以下の式（９）のように導出される。
【数６】
2014099557.tif 000008
【００３８】
つまり、保持層１０２がシリコン酸化物からなる場合でセット電圧Ｖｓｅｔを８Ｖ以下に抑える場合、上記式（９）を満たすことが望ましい。
【００３９】
また、整流機能層１０３がアモルファスシリコンからなる場合、比誘電率εｒは９．０である。そこで、上記した式（９）より、シリコン酸化物の膜厚ｄｍとアモルファスシリコンの膜厚ｄｒとは、以下の式（１０）を満たすことが望ましい。
【数７】
2014099557.tif 000009
【００４０】
また、整流機能層１０３がハフニウム酸化物からなる場合には、比誘電率εｒが２０であるから、上記した式（９）より、シリコン酸化物の膜厚ｄｍとハフニウム酸化物の膜厚ｄｒとは、以下の式（１１）を満たすことが望ましい。
【数８】
2014099557.tif 000010
【００４１】
なお、整流機能層１０３の材料は、上記したアモルファスシリコンやハフニウム酸化物に限らず、チタン酸化物、タンタル酸化物、アルミニウム酸化物、ランタノイド酸化物、アクチノイド酸化物などであってもよい。また、第２電極層１０４の材料は、特に制限されるものではないが、例えば、Ｔｉ、ＴｉＮｘ、ＴｉＳｉｙＮｘ、不純物がドープされたＳｉ等であってよい。
【００４２】
以上のように、本実施形態によれば、整流機能層１０３と保持層１０２とが積層された抵抗変化素子１００において、セット電圧を低減する素子構造を実現することが可能となる。
【００４３】
また、図１４に、実施形態に係る抵抗変化素子を備えた記憶装置の概略構成を示す。図１４に示すように、記憶装置１は、抵抗変化素子１００がビット線とワード線とのクロスポイントに配置されたメモリセルアレイ１０を備える。ビット線とワード線とには、それぞれ、不図示の制御部からの制御にしたがってワード線およびビット線を駆動するビット線駆動回路１１およびワード線駆動回路１２が接続されている。制御部は、図７〜図９で説明した駆動方法にしたがって、セット電圧Ｖｓｅｔ、リード電圧Ｖｒｅａｄまたはリセット電圧Ｖｒｅｓｅｔが対象の抵抗変化素子１００に印加されるように、ビット線駆動回路１１およびワード線駆動回路１２を駆動する。これにより、セット電圧を低減された記憶装置の駆動方法を実現することができる。
【００４４】
本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
１…記憶装置、１０…メモリセルアレイ、１１…ビット線駆動回路、１２…ワード線駆動回路、１００…抵抗変化素子、１０１…第１電極層、１０２…保持層、１０３…整流機能層、１０４…第２電極層、１１１，１１２…伝導フィラメント
【図１】
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【図２】
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【図３】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図４】
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【図５】
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【図６】
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