(57)【要約】【課題】製造コストを低減する。【解決手段】実施形態の固体撮像装置の製造方法は、バルク基板５０上に積層された第１乃至第３のエピタキシャル層のうち、最上層の第１のエピタキシャル層５３Ａの第１の面上に、イメージセンサの素子及び配線を含む層間絶縁膜９２を形成する工程と、層間絶縁膜９２上に支持基板１１９を貼り付けた後、第２のエピタキシャル層５２Ｚとバルク基板５０との間の第３のエピタキシャル層５１Ａをストッパとして、バルク基板５０を除去する工程と、第２のエピタキシャル層５２Ｚが第１のエピタキシャル層５３Ａの第２の面上に残存するように、第３のエピタキシャル層５１Ａを除去し、残存した第２のエピタキシャル層５２Ｚからなるシールド層１９を第１のエピタキシャル層５３Ａの第２の面上に形成する工程と、を含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
バルク基板上に積層された第１、第２及び第３のエピタキシャル層のうち、最上層の第１の不純物濃度を有する前記第１のエピタキシャル層の第１の面上に、イメージセンサの素子を形成する工程と、
前記第１のエピタキシャル層の前記第１の面上に、配線を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜上に支持基板を貼り付けた後、第２の不純物濃度を有する前記第２のエピタキシャル層と前記バルク基板との間に設けられ、前記第２の不純物濃度より低い第３の不純物濃度を有する前記第３のエピタキシャル層をストッパとして、前記バルク基板を、ウェットエッチングによって除去する工程と、
前記第１及び前記第３のエピタキシャル層との間の前記第２のエピタキシャル層が前記第１のエピタキシャル層の前記第１の面に対向する第２の面上に残存するように、前記前記第３のエピタキシャル層を、研削によって除去し、且つ、残存した前記第２のエピタキシャル層からなるシールド層を前記第１のエピタキシャル層の前記第２の面上に形成する工程と、
前記第２の面側において、前記シールド層上に、カラーフィルタを形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項２】
バルク基板上に積層された第１、第２及び第３のエピタキシャル層のうち、最上層の前記第１のエピタキシャル層の第１の面上に、イメージセンサの素子を形成する工程と、
前記第１のエピタキシャル層の前記第１の面上に、配線を含む層間絶縁膜を形成する工程と、
前記層間絶縁膜上に支持基板を貼り付けた後、前記第２のエピタキシャル層と前記バルク基板との間の前記第３のエピタキシャル層をストッパとして、前記バルク基板を、除去する工程と、
前記第１及び前記第３のエピタキシャル層との間の前記第２のエピタキシャル層が前記第１のエピタキシャル層の前記第１の面に対向する第２の面上に残存するように、前記前記第３のエピタキシャル層を除去し、且つ、残存した前記第２のエピタキシャル層からなるシールド層を前記第１のエピタキシャル層の前記第２の面上に形成する工程と、
前記第２の面側において、前記シールド層上に、カラーフィルタを形成する工程と、
を具備することを特徴とする固体撮像装置の製造方法。
【請求項３】
前記バルク基板は、ウェットエッチングを用いて、除去され、
前記第３のエピタキシャル層は、ＣＭＰによって、除去される、
ことを特徴とする請求項２に記載の固体撮像装置の製造方法。
【請求項４】
前記バルク基板及び前記第１乃至第３のエピタキシャル層は、Ｐ型の導電型を有し、
前記第３のエピタキシャル層のＰ型ドーパントの不純物濃度は、前記バルク基板の不純物濃度より低く、
前記第２のエピタキシャル層のＰ型ドーパントの不純物濃度は、前記第３のエピタキシャル層の不純物濃度より高く、
前記第１のエピタキシャル層のＰ型ドーパントの不純物濃度は、前記第２のエピタキシャル層の不純物濃度より低い、
ことを特徴とする請求項２又は３に記載の固体撮像装置の製造方法。
【請求項５】
前記バルク基板はＰ型の導電型を有し、前記第１のエピタキシャル層はＮ型の導電型を有し、前記第２のエピタキシャル層はＰ型の導電型を有し、前記第３のエピタキシャル層はＰ型又はＮ型の導電型を有し、
前記第１のエピタキシャル層のＮ型ドーパントの不純物濃度は、１．０×１０１６ｃｍ−３以上、１．３×１０１６ｃｍ−３以下であり、
前記第２のエピタキシャル層のＰ型ドーパントの不純物濃度は、０．９×１０１９ｃｍ−３以上、１．１×１０１９ｃｍ−３以下であり、
ことを特徴とする請求項２又は３に記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの固体撮像装置は、デジタルスチルカメラ、ビデオカメラ、或いは、監視カメラ等、多様な用途で使われている。単一の画素アレイで複数の色情報を取得する単板式イメージセンサが、主流となっている。
【０００３】
近年では、被写体からの光を半導体基板の裏面側から取り込む裏面照射型イメージセンサの開発が推進されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−９２９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
固体撮像装置の製造コストを低減する技術を提案する。
【課題を解決するための手段】
【０００６】
本実施形態の固体撮像装置の製造方法は、バルク基板上に積層された第１、第２及び第３のエピタキシャル層のうち、最上層の前記第１のエピタキシャル層の第１の面上に、イメージセンサの素子を形成する工程と、前記第１のエピタキシャル層の前記第１の面上に、配線を含む層間絶縁膜を形成する工程と、前記層間絶縁膜上に支持基板を貼り付けた後、前記第２のエピタキシャル層と前記バルク基板との間の前記第３のエピタキシャル層をストッパとして、前記バルク基板を、除去する工程と、前記第１及び前記第３のエピタキシャル層との間の前記第２のエピタキシャル層が前記第１のエピタキシャル層の前記第１の面に対向する第２の面上に残存するように、前記前記第３のエピタキシャル層を除去し、且つ、残存した前記第２のエピタキシャル層からなるシールド層を前記第１のエピタキシャル層の前記第２の面上に形成する工程と、前記第２の面側において前記シールド層上に、カラーフィルタを形成する工程と、を含む。
【図面の簡単な説明】
【０００７】
【図１】固体撮像装置のチップのレイアウトの一例を示す平面図。
【図２】固体撮像装置の構造の一例を示す断面図。
【図３】画素アレイ及び画素アレイ近傍の回路構成を示す等価回路図。
【図４】第１の実施形態の固体撮像装置の製造方法を説明するための模式図。
【図５】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図６】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図７】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図８】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図９】第１の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図１０】第２の実施形態の固体撮像装置の製造方法を説明するための模式図。
【図１１】第２の実施形態の固体撮像装置の製造方法を説明するための図。
【図１２】第２の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図１３】第２の実施形態の固体撮像装置の製造方法の一工程を示す断面工程図。
【図１４】実施形態の固体撮像装置の製造方法の変形例を説明するための図。
【図１５】実施形態の固体撮像装置の適用例を説明するための図。
【発明を実施するための形態】
【０００８】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１）  第１の実施形態  
図１乃至図８を参照して、第１の実施形態に係る固体撮像装置及びその製造方法について説明する。
【００１０】
（ａ）  構造  
図１乃至図５を用いて、第１の実施形態に係る固体撮像装置の構造について、説明する。
【００１１】
図１は、本実施形態の固体撮像装置（以下、イメージセンサとよぶ）のチップのレイアウト例を示す模式図である。図２は、本実施形態のイメージセンサの構造を模式的に示す断面図である。
【００１２】
図１及び図２に示されるように、本実施形態のイメージセンサ１００において、画素アレイ１２０及びそれを制御するためのアナログ回路又はロジック回路が形成される周辺回路領域１２１が、１つの半導体基板（チップ）５２Ｚ，５３Ａ内に設けられている。
【００１３】
画素アレイ１２０は、複数の単位セルＵＣを含む。単位セル（及び単位セル領域）ＵＣは、画素アレイ１２０内に、マトリクス状に配列されている。
【００１４】
各単位セルＵＣは、被写体からの光（外部からの光）を電気信号へ変換するための光電変換素子を含む。１つの単位セルＵＣは、少なくとも１つの光電変換素子を含む。光電変換素子を用いて、画素が形成される。
【００１５】
互いに隣接する単位セルＵＣ及び互いに隣接する光電変換素子は、素子分離領域（素子分離層）９によって、分離されている。各単位セルＵＣ及び各光電変換素子の形成領域は、素子分離領域９に取り囲まれている。
【００１６】
光電変換素子１は、例えば、フォトダイオードを用いて、形成されている。図２に示されるように、フォトダイオード１は、半導体基板５２Ｚ，５３Ａ内の少なくとも１つの不純物層１０を用いて、形成される。フォトダイオード１は、被写体からの光を、その光量に応じた電気信号（電荷、電圧）に光電変換する。フォトダイオード１は、光量に応じて不純物層１０内に発生した電荷を蓄積できる。
【００１７】
半導体基板５２Ｚ，５３Ａ内に、フローティングディフュージョン（浮遊拡散層、検出部）６としての不純物層６０が、設けられている。フローティングディフュージョン６としての不純物層６０は、後述の電界効果トランジスタ２を経由してフォトダイオード１から出力された電荷を、保持する。
【００１８】
フォトダイオード１とフローティングディフュージョン６との間において、電界効果トランジスタ２が、半導体基板５２Ｚ，５３Ａ上に設けられている。電界効果トランジスタ２のゲート電極２１は、ゲート絶縁膜２２を挟んで、半導体基板５２Ｚ，５３Ａ内のチャネル領域上に設けられる。
【００１９】
単位セルＵＣを用いて、ＣＭＯＳセンサ又はＣＣＤセンサが構成される。単位セルＵＣは、イメージセンサの回路構成に応じて、フォトダイオード１、フローティングディフュージョン６及びトランスファゲート２に加え、他の構成要素を含んでもよい。例えば、単位セルＵＣは、アンプトランジスタやリセットトランジスタとよばれる電界効果トランジスタを、構成要素として含む。
【００２０】
図３は、画素アレイ１２０及びその近傍の回路の回路構成例を示す図である。
【００２１】
画素アレイ１２０内にマトリクス状に配置された単位セルＵＣは、読み出し制御線ＴＲＦと垂直信号線ＶＳＬとの交差位置に、設けられている。
【００２２】
画素アレイ１２０のロウ方向に沿って配列された複数の単位セルＵＣは、共通の読み出し制御線ＴＲＦに接続されている。画素アレイ１２０のカラム方向に沿って配列された複数の単位セルＵＣは、共通の垂直信号線ＶＳＬに接続されている。
【００２３】
例えば、各単位セルＵＣは、単位セルＵＣ及びフォトダイオード１の動作を制御するために、４つの電界効果トランジスタ２，３，４，５を含む。図３に示される例において、単位セルＵＣに含まれる４つの電界効果トランジスタ２，３，４，５は、トランスファゲート（リードトランジスタ）２、アンプトランジスタ３、リセットトランジスタ４及びアドレストランジスタ５である。各電界効果トランジスタ２，３，４，５は、例えば、Ｎチャネル型ＭＯＳトランジスタである。
【００２４】
単位セルＵＣ内の各素子１，２，３，４，５は、以下のように、接続されている。
【００２５】
フォトダイオード１のアノードは、例えば、接地されている。フォトダイオード１のカソードは、トランスファゲート２の電流経路を介して、フローティングディフュージョン６に、接続されている。
【００２６】
トランスファゲート２は、フォトダイオード１によって光電変換された信号電荷の蓄積及び転送を制御する。トランスファゲート２のゲートは、読み出し制御線ＴＲＦに接続されている。トランスファゲート２の電流経路の一端はフォトダイオード１のカソードに接続され、トランスファゲート２の電流経路の他端はフローティングディフュージョン６に接続されている。
【００２７】
アンプトランジスタ３は、フローティングディフュージョン６の信号（電位）を検知及び増幅する。アンプトランジスタ３のゲートは、フローティングディフュージョン６に接続されている。アンプトランジスタ３の電流経路の一端は垂直信号線ＶＳＬに接続され、アンプトランジスタ３の電流経路の他端はアドレストランジスタ５の電流経路の一端に接続されている。アンプトランジスタ３によって増幅された信号は、垂直信号線ＶＳＬに出力される。アンプトランジスタ３は、ソースフォロワとして機能する。
【００２８】
リセットトランジスタ４は、フローティングディフュージョン６の電位（信号電荷の保持状態）をリセットする。リセットトランジスタ４のゲートはリセット制御線ＲＳＴに接続されている。リセットトランジスタ４の電流経路の一端はフローティングディフュージョン６に接続され、リセットトランジスタ４の電流経路の他端は電源端子１３５に接続されている。
【００２９】
アドレストランジスタ５は、単位セルＵＣの活性化を制御する。アドレストランジスタ５のゲートは、アドレス制御線ＡＤＲに接続されている。アドレストランジスタ５の電流経路の一端はアンプトランジスタ３の電流経路の他端に接続され、アドレストランジスタ５の電流経路の他端は電源端子１３５に接続されている。
【００３０】
電源端子１３５は、ドレイン電源、又は、グランド電源、又はオプティカルブラック領域内の単位セル（基準電位セル）に接続されている。
【００３１】
本実施形態において、１つの単位セルＵＣが、画素としての１つのフォトダイオード１を含む構成のことを、１画素１セル構造とよぶ。
【００３２】
垂直シフトレジスタ１３３は、読み出し制御線ＴＲＦ、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴに接続されている。垂直シフトレジスタ１３３は、読み出し制御線ＴＲＦ、アドレス制御線ＡＤＲ及びリセット制御線ＲＳＴの電位を制御し、画素アレイ１２０内の複数の単位セルＵＣをロウ単位で制御及び選択する。垂直シフトレジスタ１３３は、各トランジスタ２，４，５のオン及びオフを制御するための制御信号（電圧パルス）を、各制御線ＴＲＦ，ＡＤＲ，ＲＳＴに出力する。
【００３３】
ＡＤ変換回路１３１は、垂直信号線ＶＳＬに接続されている。ＡＤ変換回路１３１は、単位セルＵＣからのアナログ信号をデジタル信号に変換したり、単位セルＵＣからの信号をＣＤＳ（Corrected Double Sampling：相関二重サンプリング）処理したりするための処理ユニット１３２を含む。
【００３４】
負荷トランジスタ１３４は、垂直信号線ＶＳＬに対する電流源として用いられる。負荷トランジスタ１３４のゲートは選択線ＳＦに接続されている。負荷トランジスタ１３４の電流経路の一端は、垂直信号線ＶＳＬを介して、アンプトランジスタ３の電流経路の一端に接続される。負荷トランジスタ１３４の電流経路の他端は、制御線ＤＣに接続されている。
【００３５】
画素アレイ１２０の単位セルＵＣからの信号（電荷）の読み出し動作は、例えば、次のように実行される。
【００３６】
画素アレイ１２０の所定のロウが、垂直シフトレジスタ１３３によって選択される。  
選択されたロウに属するアドレストランジスタ５が、垂直シフトレジスタ１３３によるアドレス制御線ＡＤＲの制御によって、オン状態になる。垂直シフトレジスタ１３３によるリセット制御線ＲＳＴの制御によって、リセットトランジスタ４が、オン状態になる。フローティングディフュージョン６は、オン状態のリセットトランジスタ４を介して、電源端子１３５に接続される。これによって、フローティングディフュージョン６は、リセット状態になる。
【００３７】
垂直信号線ＶＳＬの電位は、ソースフォロワを形成しているアンプトランジスタ３によって、リセット状態のフローティングディフュージョン６の電位に応じた電圧（リセット電圧）に変化する。リセット電圧は、ＡＤ変換回路１３１に入力される。リセット電圧がＡＤ変換回路１３１にサンプリングされた後、リセットトランジスタ４は、オフ状態にされる。
【００３８】
トランスファゲート２が、垂直シフトレジスタ１３３による読み出し制御線ＴＲＦの制御によって、オン状態になり、フォトダイオード１に蓄積された電荷（信号電荷）が、フローティングディフュージョン６に転送される。フローティングディフュージョン６の電位は、フォトダイオード１から転送された信号電荷数に応じて変調される。
【００３９】
ソースフォロワを形成しているアンプトランジスタ３によって、垂直信号線ＶＳＬの電位が、変調されたフローティングディフュージョンの電位（信号電圧）に応じた大きさに変化する。被写体からの光に応じた信号電圧が、ＡＤ変換回路１３１にサンプリングされる。
【００４０】
共通のロウに属する各単位セルＵＣからのリセット電圧及び信号電圧は、ＡＤ変換回路１３１の各処理ユニット１３２によって、アナログ値からデジタル値へ順次変換されたり、リセット電圧及び信号電圧に対するＣＤＳ処理されたりする。各単位セルＵＣからのリセット電圧と信号電圧との差分値が画素データＤｓｉｇとして、後段の回路（例えば、画像処理回路）へ出力される。
【００４１】
これによって、所定のロウに属する複数の単位セル（画素）からの信号の読み出し動作が、完了する。このような、画素アレイ１２０に対するロウ単位の読み出し動作が順次繰り返されて、所定の画像が形成される。
【００４２】
尚、各単位セルＵＣは、アドレストランジスタ５を含まなくともよい。この場合、単位セルＵＣにおいて、リセットトランジスタ４の電流経路の他端が、アンプトランジスタ３の電流経路の他端に接続される。単位セルＵＣがアドレストランジスタ５を含まない場合、アドレス信号線ＡＤＲも設けられない。
【００４３】
単位セルＵＣは、２画素１セル構造、４画素１セル構造或いは８画素１セル構造のように、１つの単位セルが、２以上の画素（フォトダイオード）を含む回路構成でもよい。複数の画素を含む単位セル内において、２以上のフォトダイオードが、１つのフローティングディフュージョン６及びリセットトランジスタ４、アンプトランジスタ３及びアドレストランジスタ５を共有する。複数の画素を含む単位セルにおいて、フォトダイオードごとに、１つのトランスファゲートが設けられる。
【００４４】
図１及び図２に示されるように、周辺回路領域１２１は、素子分離領域を挟んで、画素アレイ１２０に隣り合うように、半導体基板５２Ｚ，５３Ａ内に設けられる。
【００４５】
周辺回路領域１２１内に、上述の垂直シフトレジスタ１３３のような画素アレイ１２０の動作を制御する回路や、ＡＤ変換回路１３１のような画素アレイ１２０からの信号を処理する回路が、設けられている。
【００４６】
周辺回路領域１２１は、素子分離領域によって、画素アレイ１２０から電気的に分離されている。周辺回路領域１２１を区画するための素子分離領域内に、例えば、ＳＴＩ構造の素子分離絶縁膜９１が埋め込まれている。
【００４７】
周辺回路領域１２１内の回路は、電界効果トランジスタ７、抵抗素子、容量素子などの複数の素子を用いて、形成される。図２において、図示の簡単化のため、電界効果トランジスタ７のみが、示されている。図２において、１つの電界効果トランジスタのみが図示されているが、半導体基板５２Ｚ，５３Ａ上に、周辺回路を形成するための複数のトランジスタが設けられている。
【００４８】
例えば、周辺回路領域１２１内において、電界効果トランジスタ（例えば、ＭＯＳトランジスタ）７は、半導体基板５２Ｚ，５３Ａ内のウェル領域１５９内に設けられている。ウェル領域１５９内に、２つの拡散層（不純物層）７３が設けられている。これらの２つの拡散層７３は、トランジスタ７のソース／ドレインとして、機能する。２つの拡散層７３間のウェル領域（チャネル領域）表面に、ゲート絶縁膜７２を介して、ゲート電極７１が設けられる。これによって、ウェル領域１５９内に、電界効果トランジスタ７が、形成される。
【００４９】
尚、電界効果トランジスタ７が、Ｐチャネル型であるかＮチャネル型であるかは、そのトランジスタ７が設けられるウェル領域１５９の導電型及びソース／ドレインとなる拡散層７３の導電型によって、決まる。
【００５０】
トランジスタ２，７のゲート電極２１，７１及びフォトダイオード１の上面を覆うように、複数の層間絶縁膜９２が、半導体基板５２Ｚ，５３Ａ上に積層されている。層間絶縁膜９２には、例えば、酸化シリコンが用いられる。
【００５１】
本実施形態のイメージセンサ１００に、多層配線技術が用いられている。すなわち、積層された層間絶縁膜９２内に、各配線レベル（基板表面を基準とした高さ）に応じて、複数の配線８０が設けられている。各配線８０は、層間絶縁膜９２内のそれぞれに埋め込まれたプラグ８１，ＣＰ１，ＣＰ２によって、異なる配線レベルに位置する他の配線に、電気的に接続されている。尚、配線８０は、素子及び回路に接続されないダミー層（例えば、遮光膜）を含む。
【００５２】
トランジスタ２，７のゲート電極２１，７１やソース／ドレイン７３、半導体基板５２Ｚ，５３Ａ上に形成された素子の端子は、コンタクトプラグＣＰ１，ＣＰ２を介して、層間絶縁膜９２内の配線８０に接続される。下層の配線８０と上層の配線８０とは、層間絶縁膜９２内に埋め込まれたビアプラグ８１を介して、半導体基板５２Ｚ，５３Ａ上に設けられた複数の素子を接続する。このように、多層配線技術によって、複数の回路が形成される。
【００５３】
本実施形態において、素子が形成された面、より具体的には、トランジスタ２，７のゲート電極２１，７１が設けられている半導体基板５２Ｚ，５３Ａの面を、半導体基板５２Ｚ，５３Ａの表面（第１の面）とよぶ。半導体基板５２Ｚ，５３Ａの表面上には、多層配線技術によって形成された層間絶縁膜９２及び配線８０が設けられている。半導体基板５２Ｚ，５３Ａの表面に対して垂直方向において、半導体基板５２Ｚ，５３Ａの表面に対向する面（表面の反対側の面）を、裏面（第２の面）とよぶ。半導体基板５２Ｚ，５３Ａの表面及び裏面を区別しない場合には、半導体基板５２Ｚ，５３Ａの表面／裏面のことを、半導体基板５２Ｚ，５３Ａの主面とよぶ。
【００５４】
例えば、ＴＳＶ（Through Substrate Via）技術によって、半導体基板５２Ｚ，５３Ａの表面側から裏面側に向かって半導体基板５２Ｚ，５３Ａを貫通するように、ビア（貫通ビア又は貫通電極）８８Ａが半導体基板５２Ｚ，５３Ａ内に形成される。貫通ビア８８Ａは、半導体基板５２Ｚ，５３Ａ内に形成された貫通孔（開口部）内に、埋め込まれる。貫通孔の内側面上に、絶縁層９８Ａが設けられ、貫通ビア８８Ａは、絶縁層９８Ａによって、半導体基板５２Ｚ，５３Ａから電気的に分離されている。
【００５５】
貫通ビア８８Ａは、コンタクトプラグＣＰ２を経由して、層間絶縁膜９２内の配線８０に接続される。貫通ビア８８Ａは、半導体基板５２Ｚ，５３Ａの裏面側に設けられたパッド（電極）８９に接続される。パッド８９は、半導体基板５２Ｚ，５３Ａの裏面上の絶縁層（平坦化層又は保護膜）９７上に設けられている。パッド８９は、絶縁層９７によって半導体基板５２Ｚ，５３Ａから電気的に分離されている。
【００５６】
本実施形態において、図２に示されるように、半導体基板５２Ｚ，５３Ａの裏面側に、例えば、保護層（図示せず）や接着層（図示せず）を介して、カラーフィルタ１１７が設けられる。カラーフィルタ１１７は、半導体基板５２Ｚ，５３Ａの裏面側において画素アレイ１２０に対応する位置に、設けられている。例えば、本実施形態のイメージセンサ１００は、単板式のイメージセンサ１００である。単板式のイメージセンサは、単一の画素アレイ１２０で複数の色情報を取得する。カラーフィルタ１１７は、複数の色情報に対応する複数の色素膜を有している。
【００５７】
マイクロレンズアレイ１１８は、保護層（図示せず）及び接着層（図示せず）を介して、カラーフィルタ１１７上に取り付けられている。マイクロレンズアレイ１１７は、カラーフィルタ１１７を介して、半導体基板５２Ｚ，５３Ａの主面に対して垂直方向において画素アレイ１２０と重なる位置に、設けられている。マイクロレンズアレイ１１７は、１つの画素（フォトダイオード１）にそれぞれ対応するマイクロレンズが、２次元に配列されることによって、形成されている。各マイクロレンズは、被写体からの光をフォトダイオード１へ集光する。
【００５８】
本実施形態のイメージセンサ１００において、マイクロレンズアレイ１１８及びカラーフィルタ１１７は、トランジスタ２，７のゲート電極２１，７１及び層間絶縁膜９２が設けられた面（表面）とは、反対側の面（裏面）に設けられている。素子が形成された半導体基板５２Ｚ，５３Ａは、層間絶縁膜９２とマイクロレンズアレイ１１８とに挟まれている。
【００５９】
被写体からの光は、マイクロレンズアレイ１１８及びカラーフィルタ１１７を経由して、半導体基板５２Ｚ，５３Ａの裏面側から画素アレイ１２０に照射され、フォトダイオード１に取り込まれる。
【００６０】
支持基板１１９は、層間絶縁膜９２上に設けられている。支持基板１１９は、例えば、保護層（図示せず）及び接着層（図示せず）を介して、層間絶縁膜９２上に積層される。支持基板１１９には、例えば、シリコン基板や絶縁性基板が用いられる。
【００６１】
本実施形態において、被写体からの光の受光面（照射面）は、マイクロレンズアレイ１１８が取り付けられた半導体基板５２Ｚ，５３Ａの裏面である。  
本実施形態のイメージセンサ１００のように、半導体基板５２Ｚ，５３Ａの裏面側からの光が画素１に照射される構造のイメージセンサは、裏面照射型イメージセンサとよばれる。
【００６２】
カラーフィルタ１１７は、絶縁膜９５を介して、半導体基板５２Ｚ，５３Ａの裏面上に設けられている。
【００６３】
単板式のイメージセンサにおいて、カラーフィルタ１１７は、複数の色素膜を含む。カラーフィルタ１１７は、例えば、赤、青及び緑の色素膜を含む。各色素膜において、１色の色素膜が、１つのフォトダイオード１（画素）に対応するように、カラーフィルタ１１７内に設けられている。各色の色素膜は、例えば、ベイヤーパターンのレイアウトを有するように、カラーフィルタ１１７内に配列されている。尚、カラーフィルタ１１７は、赤、緑及び青に加え、黄又は白のフィルタを有してもよい。
【００６４】
マイクロレンズアレイ１１８において、１つのマイクロレンズが、１つの単位セルＵＣ及びフォトダイオード１に対応するように、各マイクロレンズが、各色素膜上に、設けられている。
【００６５】
本実施形態のイメージセンサは、３層のエピタキシャル層を含む半導体基板を用いて、形成される。
【００６６】
図４は、本実施形態のイメージセンサを形成するために用いられる半導体基板の構成を示す図である。
【００６７】
図４に示されるように、イメージセンサが形成される前の半導体基板５Ａにおいて、シリコンバルク基板（シリコン単結晶基板）５０上に、３層のエピタキシャル層５１Ａ，５２，５３Ａが、設けられている。各エピタキシャル層５１Ａ，５２，５３Ａは、シリコン層からなる。
【００６８】
シリコンバルク基板５０は、例えば、Ｐ型のシリコン基板である。本実施形態において、各エピタキシャル層５１Ａ，５２，５３Ａは、Ｐ型のシリコン層である。
【００６９】
以下では、説明の明確化のため、バルク基板５０上に積層された３層のエピタキシャル層のうち、バルク基板５０に接するエピタキシャル層（ここでは、層５１Ａ）のことを、最下層のエピタキシャル層とよび、バルク基板５０側とは反対側に設けられたエピタキシャル層（ここでは、層５３Ａ）のことを、最上層のエピタキシャル層とよぶ。また、最上層及び最下層のエピタキシャル層に挟まれたエピタキシャル層（ここでは、層５２）のことを、中間エピタキシャル層とよぶ。
【００７０】
また、各エピタキシャル層５１Ａ，５２，５３において、バルク基板５０側の面を、エピタキシャル層の裏面とよび、バルク基板５０側の面に対向する側（反対側）の面を、エピタキシャル層の表面とよぶ。
【００７１】
イメージセンサが形成される前の半導体基板５Ａにおいて、各エピタキシャル層５１Ａ，５２，５３Ａは、以下の膜厚を有する。  
バルク基板５０に接する最下層のエピタキシャル層５１Ａの膜厚は、例えば、０．９μｍから１．３μｍ程度に設定されている。
【００７２】
最下層のエピタキシャル層５１Ａに接する中間エピタキシャル層５２の膜厚は、例えば、０．３０μｍから０．４０μｍ程度に設定されている。
【００７３】
素子が形成される最上層のエピタキシャル層５３Ａの膜厚は、例えば、３．０μｍから４．０μｍ程度に設定されている。
【００７４】
イメージセンサが形成される前の半導体基板５Ａにおいて、各エピタキシャル層５１Ａ，５２，５３Ａは、以下の不純物濃度を有する。
【００７５】
最下層のエピタキシャル層５１ＡのＰ型ドーパントの濃度は、例えば、１×１０１４ｃｍ−３程度から１×１０１６ｃｍ−３程度に設定されている。  
中間エピタキシャル層５２のＰ型ドーパントの濃度は、例えば、１×１０１８ｃｍ−３程度から１×１０２０ｃｍ−３程度に設定されている。  
最上層のエピタキシャル層５３ＡのＰ型ドーパントの濃度は、例えば、１×１０１５ｃｍ−３程度から１×１０１７ｃｍ−３程度に設定されている。
【００７６】
中間エピタキシャル層５２の不純物濃度は、最下層及び最上層のエピタキシャル層５１Ａ，５３Ａの不純物濃度より低い。
【００７７】
このように、バルク基板５０上の３層のエピタキシャル層５１Ａ，５２，５３Ａは、互いに異なる不純物濃度を有している。また、バルク基板５０及びバルク基板５０に接するエピタキシャル層５１Ａは、互いに異なる不純物濃度を有している。
【００７８】
エピタキシャル層５１Ａ，５２，５３Ａ間の不純物濃度の違いにより、各エピタキシャル層５１Ａ，５２，５３Ａ間のエッチングレート（エッチング速度）が調整される。この結果として、各エピタキシャル層５１Ａ，５２，５３Ａ間のエッチングの選択性を、確保できる。
【００７９】
また、バルク基板５０とエピタキシャル層５１Ａとの不純物濃度の違いにより、バルク基板５０とエピタキシャル層５１Ａとの間のエッチングレートが調整される。この結果として、バルク基板５０に対するエッチング条件（例えば、ウェットエッチングの条件）下において、エピタキシャル層５１Ａをエッチングストッパとして機能させることができる。
【００８０】
尚、バルク基板５０に接する最下層のエピタキシャル層５１Ａが、バルク基板５０のエッチング条件に対してストッパ層として機能するように、バルク基板５０とエピタキシャル層５１Ａとの間に大きなエッチング選択比が確保されていれば、エピタキシャル層５１ＡのＰ型ドーパントの不純物濃度は、バルク基板５０のＰ型ドーパントの不純物濃度より高くともよい。但し、最下層のエピタキシャル層５１Ａの不純物濃度は、中間のエピタキシャル層５２と不純物濃度と異なっていることが好ましい。
【００８１】
図２及び図４に示されるように、フォトダイオード１及びトランジスタ２，７などのイメージセンサを形成する素子は、バルク基板５０上に、積層された３層のエピタキシャル層５１Ａ，５２，５３Ａのうち、最上層のエピタキシャル層５３Ａ内及びエピタキシャル層５３Ａ上に形成される。エピタキシャル層５３Ａの表面上に、多層配線技術による配線８０を含む層間絶縁膜９２が、形成されている。  
以下では、バルク基板５０上に積層された３層のエピタキシャル層５１Ａ，５２，５３Ａのうち、イメージセンサの構成要素（素子）が形成される最上層のエピタキシャル層５３Ａのことを、説明の明確化のため、素子形成層とよぶ場合もある。
【００８２】
後述の本実施形態のイメージセンサの製造方法のように、最上層のエピタキシャル層（Ｐ−型のエピタキシャル層）５３Ａ上にイメージセンサの素子が形成され、そのエピタキシャル層５３Ａの表面（半導体基板の表面）上における層間絶縁膜９２の形成及び層間絶縁膜９２に対する支持基板１１９の貼り付け後、バルク基板５０、最下層のエピタキシャル層（Ｐ−型のエピタキシャル層）５１Ａの一部は、例えば、ウェットエッチングによって、除去される。
【００８３】
また、最下層のエピタキシャル層５１Ａの残存した部分と中間エピタキシャル層５２の一部分は、例えば、ＣＭＰ（Chemical Mechanical Polishing）を用いて、除去される。これによって、中間エピタキシャル層（Ｐ＋型のエピタキシャル層）５２の膜厚は、薄くなる。
【００８４】
素子形成層としてのエピタキシャル層５３Ａの裏面上に残存した中間エピタキシャル層５２は、Ｐ＋型の不純物層からなる裏面シールド層１９として、用いられる。
【００８５】
本実施形態のように、バルク基板５０上に積層された３層構造のエピタキシャル層５１Ａ，５２，５３Ａを用いて、イメージセンサが形成されることによって、イメージセンサの製造コストを低減できる。
【００８６】
（ｂ）  製造方法  
図５乃至図９を用いて、第１の実施形態の固体撮像装置（例えば、イメージセンサ）の製造方法について、説明する。  
図５乃至図９は、本実施形態のイメージセンサの製造方法の各工程における画素アレイ１２０及び周辺回路領域１２１の断面工程図を示している。ここでは、図５乃至図９に加えて、図２及び図４も適宜用いて、本実施形態のイメージセンサの製造方法の各工程について、説明する。  
尚、本実施形態のイメージセンサの製造方法において、後述の各構成要素の形成順序は、プロセスの整合性が確保されていれば、適宜変更されてもよい。
【００８７】
図５に示されるように、バルク基板５０とバルク基板５０上に積層された３層のエピタキシャル層５１Ａ，５２，５３Ａとを含む半導体基板５Ａが、用意される。
【００８８】
バルク基板５０は、Ｐ型のシリコン単結晶基板である。Ｐ型のシリコン単結晶基板におけるＰ型ドーパント（例えば、ボロン）の不純物濃度は、１０１８ｃｍ−３（抵抗値：１０〜２０ｍＯｈｍ）程度である。
【００８９】
Ｐ型のシリコン単結晶基板５０上に、３層のＰ型シリコン層５１Ａ，５２，５３Ａが、エピタキシャル成長によって、順次形成される。
【００９０】
最下層のエピタキシャル層５１Ａは、例えば、１．１μｍの膜厚を有し、且つ１×１０１４ｃｍ−３程度から１×１０１６ｃｍ−３程度のＰ型ドーパントを含むように、バルク基板５０上に、形成される。
【００９１】
２層目のエピタキシャル層５２は、例えば、０．３５μｍの膜厚を有し、且つ、１×１０１８ｃｍ−３程度から１×１０２０ｃｍ−３程度のＰ型ドーパントを含むように、最下層のエピタキシャル層５１Ａ上に、形成される。
【００９２】
最上層のエピタキシャル層５３Ａは、例えば、３．５μｍの膜厚を有し、且つ、１×１０１５ｃｍ−３程度から１×１０１７ｃｍ−３程度のＰ型ドーパントを含むように、２層目（中間）のエピタキシャル層５２上に形成される。
【００９３】
各エピタキシャル層５１Ａ，５２，５３Ａに対するＰ型ドーパント（例えば、ボロン）は、各層５１Ａ，５２，５３のエピタキシャル成長中のドーピング（ｉｎ−Ｓｉｔｕドーピング）によって添加されてもよいし、エピタキシャル成長後のイオン注入によって添加されてもよい。
【００９４】
エピタキシャル層５１Ａ，５２，５３Ａ内に添加されたＰ型ドーパントは、エピタキシャル層５１Ａ，５２，５３Ａを含む半導体基板５Ａの形成時に、換言すると、半導体基板５Ａに対するイメージセンサの素子及び配線の形成前に、活性化される。
【００９５】
尚、バルク基板５０は、Ｎ型でもよいし、Ｐ型でもよいが、不純物のゲッタリングを考慮すると、Ｐ型のシリコン単結晶基板がバルク基板５０として用いられることが好ましい。
【００９６】
図５に示されるように、フォトリソグラフィ及びＲＩＥ（Reactive Ion Etching）によって形成されたマスク（図示せず）を用いて、素子分離層９０，９１が、半導体基板５Ａのエピタキシャル層５１Ａ，５２，５３Ａの所定領域内に形成される。  
ＳＴＩ（Shallow Trench Isolation）構造の素子分離溝が、マスクに基づいて、半導体基板５Ａ内に形成され、絶縁体が、ＣＶＤ（Chemical Vapor Deposition）法又は塗布法によって、素子分離溝内に埋め込まれる。これによって、ＳＴＩ構造の素子分離絶縁膜９１が、半導体基板５Ａ内の所定の位置に形成される。  
例えば、形成されたマスクに基づいて、イオン注入によって、不純物半導体層からなる素子分離層９０が、エピタキシャル層５１Ａ内の所定の位置（例えば、画素アレイ１２０内）に形成される。
【００９７】
これによって、画素アレイ１２０、画素アレイ１２０内の単位セル領域ＵＣ、及び、周辺回路領域１２１が、バルク基板５０上のエピタキシャル層５１，５２，５３Ａ内に、区画される。
【００９８】
素子分離層を形成するためのマスクとは異なるマスクを用いて、Ｎ型又はＰ型のウェル領域が、半導体基板５Ａ内の所定の領域に形成される。
【００９９】
画素アレイ１２０の単位セル領域内及び周辺回路領域１２１のウェル領域１５９内に、イメージセンサが含む素子が形成される。
【０１００】
トランジスタ２，７のゲート絶縁膜２２，７２が、例えば、半導体基板５Ａに対する熱酸化処理によって、最上層のエピタキシャル層（素子形成層）５３Ａの露出面（表面）上に形成される。  
形成されたゲート絶縁膜２２，７２上に、ポリシリコン層が、ＣＶＤ法により、堆積される。そして、フォトリソグラフィ及びＲＩＥ法によって、ポリシリコン層が加工され、所定のゲート長及び所定のゲート幅を有するゲート電極２１，７１が、ゲート絶縁膜２２，７２を挟んで、Ｐ−型のエピタキシャル層５３Ａの表面上に形成される。
【０１０１】
図５に示されるように、Ｐ−型のエピタキシャル層５３Ａの画素アレイ１２０内において、形成されたゲート電極２２及びレジスト膜（図示せず）がマスクとして用いられ、フォトダイオード１のＮ型不純物層１０が、イオン注入法によって、単位セル領域内のフォトダイオード形成領域内に形成される。
【０１０２】
単位セル領域のフローティングディフュージョン形成領域内において、フローティングディフュージョン６としての不純物層６０が、イオン注入によって、半導体基板５ＡのＰ−型のエピタキシャル層５３Ａ内に形成される。
【０１０３】
アンプトランジスタのような、画素アレイ１２０内の各トランジスタのソース／ドレインとしての不純物層（図示せず）が、それぞれ形成される。
【０１０４】
フォトダイオード１のＮ型不純物層１０の表層（露出面）において、表面シールド層１８としてのＰ型不純物層１８が、イオン注入によってＮ型不純物層１０内に形成される。
【０１０５】
例えば、画素アレイ１２０内に、フォトダイオード１及びフローティングディフュージョン６を形成するためのイオン注入が実行されている期間において、周辺回路領域１２１は、レジスト膜（図示せず）に覆われている。
【０１０６】
尚、画素アレイ１２０内に形成されるＰ型不純物層からなる素子分離層９０を、フォトダイオード１のＮ型不純物層１０、トランスファゲートを形成するウェル領域、及び、フローティングディフュージョンのＮ型不純物層６０を、エピタキシャル層５３Ａ内に形成する結果として、Ｐ−型のエピタキシャル層５３Ａを用いて単位セルの構成要素の形成領域に対して自己整合的に形成してもよい。
【０１０７】
周辺回路領域１２１内のトランジスタ７が形成される領域（Ｎ型又はＰ型ウェル領域）１５９において、ゲート電極７２をマスクに用いたイオン注入によって、トランジスタ７のソース／ドレインとしてのＰ型又はＮ型の不純物層７３が、エピタキシャル層５３Ａ内に形成される。尚、周辺回路領域１２１内のトランジスタ７の形成工程は、画素アレイ１２０内のトランジスタの形成工程と共通化されてもよい。
【０１０８】
図６に示されるように、トランジスタ２，７のゲート電極２１，７１が形成されたエピタキシャル層５３Ａの表面上に、多層配線技術によって、複数の層間絶縁膜９２及び複数の配線８０を含む多層配線構造が形成される。層間絶縁膜９２は、半導体基板５Ａの表面側を覆い、例えば、トランジスタ２のゲート電極２１を覆っている。
【０１０９】
多層配線構造の各配線レベルの形成工程において、以下のように、層間絶縁膜９２及び配線８０が、順次形成される。  
例えば、シリコン酸化膜の層間絶縁膜９２が、ＣＶＤ法を用いて堆積される。各配線レベルにおいて、堆積された層間絶縁膜９２に対してＣＭＰ法による平坦化処理が施された後、層間絶縁膜９２内にフォトリソグラフィ及びＲＩＥ法によって形成されたコンタクトホール内に、コンタクトプラグＣＰ１又はビアプラグ８１が、埋め込まれる。
【０１１０】
例えば、アルミニウムや銅などを主成分として含む導電層が、スパッタ法によって層間絶縁膜９２上及びプラグＣＰ１，８１上に堆積される。堆積された導電層は、フォトリソグラフィ及びＲＩＥ法によって、プラグＣＰ１，８１に接続されるように、所定の形状に加工される。これによって、配線としての導電層８０が、形成される。配線としての導電層８０の形成と同時に、同じ材料からなる遮光膜及びダミー層が、層間絶縁膜９０上に形成される。配線８０は、ダマシン法を用いて形成されてもよい。
【０１１１】
これによって、半導体基板５Ａの複数の素子１，２，７が、多層配線技術の配線によって接続され、イメージセンサの各回路が形成される。
【０１１２】
半導体基板５Ａの表面側における最上層（エピタキシャル層側とは反対側の層）の層間絶縁膜９２（及び導電層）に対して平坦化処理が施された後、最上層の層間絶縁膜９２の平坦化された面上に、接着層（図示せず）が形成される。そして、支持基板１１９が、接着層上に貼り付けられる。これによって、支持基板１１９が、半導体基板の表面を覆う層間絶縁膜９２に接合する。
【０１１３】
例えば、支持基板１１９が層間絶縁膜９２に貼り付けられる前に、再配線技術によって形成された配線が、層間絶縁膜９２内の配線に接続されるように、最上層の層間絶縁膜９２上に形成されてもよい。
【０１１４】
図７に示されるように、支持基板１１９が層間絶縁膜９２に貼り付けられた後、半導体基板５Ａが、薄くされる。
【０１１５】
本実施形態において、バルク基板５０上の３層のエピタキシャル層５１Ｚ，５２，５３Ａを含む半導体基板５Ａにおいて、Ｐ型シリコンのバルク基板５０が、例えば、ウェットエッチングによって、選択的に除去される。
【０１１６】
例えば、バルク基板５０側の最下層のエピタキシャル層の一部が、バルク基板５０に対するウェットエッチングによって、除去される。エッチングされなかった最下層のエピタキシャル層５１Ｚが、中間エピタキシャル層５２の裏面上に残存する。
【０１１７】
例えば、最下層のＰ−型エピタキシャル層のうち、バルク基板５０に対するウェットエッチングによって除去される部分は、バルク基板５０からＰ−型エピタキシャル層５１への不純物拡散により、バルク基板５０の不純物濃度（例えば、１×１０１８ｃｍ−３）に近くなった部分である。最下層のＰ−型エピタキシャル層のうち、バルク基板５０の不純物濃度より十分低い不純物濃度を有する部分５１Ｚが、不純物濃度の違いにより生じるエッチングレート（エッチング速度）の違いにより、バルク基板５０に対するウェットエッチング（エッチング溶液）によってほとんどエッチングされずに、残存する。
【０１１８】
残存した低濃度（Ｐ−型）のエピタキシャル層５１Ｚが、バルク基板５０に対するウェットエッチングのストッパとして機能する。この結果として、Ｐ＋型の中間エピタキシャル層５２の裏面は、バルク基板５０に対するウェットエッチングの条件下にさらされない。
【０１１９】
このように、バルク基板５０及び各エピタキシャル層５１Ａ，５２，５３Ａ間の不純物濃度の違いに違いを考慮して、ウェットエッチングのためのエッチング溶液が選択され、シリコンからなる基板５０及びエピタキシャル層５１Ａ，５２，５３Ａ間のエッチング選択比が調整される。これによって、バルク基板５０がエッチングにより選択的に除去される。
【０１２０】
ウェットエッチングによってバルク基板が除去されることによって、ＣＭＰでバルク基板を除去する場合に比較して、半導体基板（エピタキシャル層）の裏面側の平坦性のばらつきを小さくできる。
【０１２１】
図８に示されるように、バルク基板５０が除去された後、残存した最下層（バルク基板側）のエピタキシャル層が、ＣＭＰによって研削され、除去される。  
この時、Ｐ＋型の中間エピタキシャル層５２Ｚの一部も、ＣＭＰによって研削され、エピタキシャル層５２Ｚの膜厚は、薄くなる。
【０１２２】
中間エピタキシャル層５２Ｚに対して施されるＣＭＰは、最上層（層間絶縁膜側）のエピタキシャル層５３Ａに接するＰ＋型エピタキシャル層５２Ｚの部分が、最上層のエピタキシャル層５３Ａに残存するように、実行される。  
例えば、中間エピタキシャル層５２Ｚは、ＣＭＰによって０．１μｍ程度削られ、中間エピタキシャル層５２Ｚの膜厚は、０．２５μｍ程度にされる。
【０１２３】
ＣＭＰによって、２層目のＰ＋型エピタキシャル層５２Ｚの裏面は、平坦化され、例えば、鏡面状にされる。被写体からの光の受光面であるエピタキシャル層５２Ｚの裏面が平坦化されることによって、エピタキシャル層５２Ｚの裏面の平坦性のばらつきに起因した素子特性の不均一性を、低減できる。
【０１２４】
残存したＰ＋型エピタキシャル層５２Ｚは、イメージセンサの裏面シールド層１９として、用いられる。  
Ｐ＋型エピタキシャル層５２Ｚは、エピタキシャル層の形成時に、高濃度のドーパントが添加され、且つ、ドーパントが活性化されている。この結果として、本実施形態において、裏面シールド層を形成するためのドーパントの添加（例えば、イオン注入）やドーパントの活性化を、イメージセンサの素子１，２，７及び配線８０の形成後に実行せずともよい。
【０１２５】
図９に示されるように、裏面シールド層１９が形成された後、裏面シールド層としてのエピタキシャル層５２Ｚ上に、絶縁層９７が、例えば、ＣＶＤ法によって、形成される。
【０１２６】
貫通ビアの形成領域内において、層間絶縁膜９２又は層間絶縁膜９２内の配線に達する貫通孔が、エピタキシャル層５２Ｚ，５３内に形成される。これによって、層間絶縁膜９２内のプラグＣＰ２（又は配線８０）が、貫通孔を介して露出される。
【０１２７】
貫通孔の形成によって露出したエピタキシャル層５２Ｚ，５３の側面上に、絶縁層（側壁絶縁膜）９８Ａが形成される。
【０１２８】
図２に示されるように、貫通ビア８８Ａが、エピタキシャル層５２Ｚ，５３内に形成された貫通孔内に、埋め込まれる。そして、絶縁層９７上及び貫通ビア８８Ａ上に、金属膜がスパッタ法によって堆積される。堆積された金属膜は、リソグラフィ及びＲＩＥによって、所定の形状に加工される。これによって、貫通ビア８８Ａに接続されるパッド８９又は配線８９が、半導体基板（エピタキシャル層）５２Ｚ，５３Ａの裏面側に形成される。
【０１２９】
半導体基板（エピタキシャル層）５２Ｚ，５３Ａの主面に対して垂直方向において画素アレイ１２０と重なる位置に、所定の色素膜の配列パターンを有するカラーフィルタ１１７が、エピタキシャル層５２Ｚの裏面側の絶縁膜９７上に形成される。
【０１３０】
カラーフィルタ１１７を挟んで画素アレイ１２０と重なる位置において、マイクロレンズアレイ１１８が、カラーフィルタ１１７上に形成される。
【０１３１】
カラーフィルタ１１７及びマイクロレンズアレイ１１８が形成された後に、貫通ビア８８Ａ、及び、半導体基板５Ａ（エピタキシャル層５２Ｚ，５３Ａ）の裏面側における配線、パッド又は金属の遮光層が、形成されてもよい。
【０１３２】
以上の工程によって、本実施形態の裏面照射型イメージセンサが、形成される。
【０１３３】
ＳＯＩ基板を用いてイメージセンサが形成される場合、ＳＯＩ基板のコストが高いため、イメージセンサの製造コストが増加する傾向がある。  
本実施形態のように、図４に示されるようなバルク基板５０及びバルク基板５０上の３層のエピタキシャル層５１Ａ，５２，５３Ａからなる半導体基板５Ａを用いてイメージセンサを形成することによって、イメージセンサの製造コストを低減できる。
【０１３４】
裏面照射型イメージセンサにおいて、イメージセンサの素子及び配線の形成後にＰ型の裏面シールド層がバルク基板又はエピタキシャル層に対するイオン注入によって形成される場合、レーザーアニールを用いて、低温、短時間及び半導体基板の裏面側の局所的な領域に対する加熱処理によって、Ｐ型ドーパントが活性化される。レーザーアニールを用いた裏面シールド層内のＰ型ドーパントの活性化は、イメージセンサの製造コストの増大を引き起こす可能性がある。
【０１３５】
高温の加熱処理によってドーパントが活性化される場合、半導体基板の裏面の平坦性の悪化及びアニールによるストレスが、生じる可能性がある。また、長時間の加熱処理が施された場合、Ａｌなどの金属の配線が劣化する可能性がある。
【０１３６】
本実施形態において、裏面照射型イメージセンサにおける裏面シールド層１９は、半導体基板が含むＰ＋型エピタキシャル層（中間エピタキシャル層）５２，５２Ｚを用いて形成される。  
すなわち、裏面シールド層としてのＰ＋型の不純物層５２，５２Ｚは、Ｐ型ドーパントを含むエピタキシャル層５２をバルク基板５０上に形成することによって、イメージセンサの素子及び配線が形成される前に、あらかじめ形成される。エピタキシャル層５２中のドーパントは、エピタキシャル層の形成時からイメージセンサの素子及び配線を形成前までの間において、活性化される。
【０１３７】
これによって、本実施形態のイメージセンサの素子及び配線の形成工程中において、裏面シールド層１９内のドーパントを、高コストのアニール、又は、イメージセンサの構成部材を劣化させる可能性があるアニールによって、活性化せずともよくなる。
【０１３８】
バルク基板上の１層又は２層のエピタキシャル層を用いてイメージセンサが形成される場合、バルク基板が剥離された側におけるエピタキシャル層５０の裏面の平坦性が、劣化する可能性がある。そのため、半導体基板の裏面側が被写体からの光の受光面となる裏面照射型イメージセンサが１層又は２層のエピタキシャル層が積層された半導体基板を用いて形成された場合、イメージセンサの特性や信頼性が劣化する可能性がある。
【０１３９】
一方、本実施形態のイメージセンサの製造方法において、バルク基板上に積層された不純物濃度の異なる３層のエピタキシャル層を含む半導体基板を用いて、イメージセンサを形成することによって、エッチングとＣＭＰとを組み合わせて、比較的高い精度で、半導体基板の裏面を加工できる。これによって、比較的簡便な工程によって、光の受光面側となるエピタキシャル層の裏面の平坦性を向上でき、エピタキシャル層の裏面側に平坦な面を形成できる。
【０１４０】
したがって、本実施形態によれば、イメージセンサの製造コストを削減できる。また、本実施形態によれば、イメージセンサの特性劣化を抑制でき、イメージセンサの信頼性を向上できる。
【０１４１】
以上のように、第１の実施形態の固体撮像装置及びその製造方法によれば、画質を向上できる。
【０１４２】
（２）  第２の実施形態  
図１０乃至図１４を参照して、第２の実施形態の固体撮像装置（例えば、イメージセンサ）について、説明する。尚、本実施形態において、第１の実施形態で述べた構成と実質的に同じ構成に関する説明は、必要に応じて行う。尚、図１０において、図４と同様に、半導体基板の表面側の層間絶縁膜、配線及び支持基板の図示は簡略化している。
【０１４３】
第１の実施形態において、バルク基板上に積層されたエピタキシャル層の全てが、Ｐ型の導電型を有する場合について、述べた。
【０１４４】
但し、形成されるイメージセンサの構成に応じて、積層された複数のエピタキシャル層のうち、少なくとも１つ層が、Ｎ型のエピタキシャル層であってもよい。
【０１４５】
図１０は、Ｐ型及びＮ型のエピタキシャル層５１Ｂ，５２，５３Ｂを含む半導体基板５Ｂの構成を示す模式図である。
【０１４６】
例えば、バルク基板（例えば、Ｐ型シリコン基板）５０上に積層された３層のエピタキシャル層５１Ｂ，５２，５３Ｂのうち、最上層のエピタキシャル層５３Ｂが、Ｎ型のシリコンエピタキシャル層５１Ｂである。  
Ｎ型エピタキシャル層５３Ｂ上及びＮ型エピタキシャル層５３Ｂ内に、フォトダイオード及びトランジスタなどのイメージセンサの構成素子が、形成される。
【０１４７】
Ｎ型エピタキシャル層５３Ｂは、例えば、３μｍから４μｍ程度の膜厚を有している。Ｎ型エピタキシャル層５３ＢのＮ型ドーパント（例えば、リン）の不純物濃度は、例えば、１．０×１０１６ｃｍ−３から１．４×１０１６ｃｍ−３程度に設定されている。
【０１４８】
Ｎ型エピタキシャル層５３Ｂは、裏面シールド層として用いられる中間エピタキシャル層５２上に、形成されている。
【０１４９】
中間エピタキシャル層５２は、Ｐ型のシリコンエピタキシャル層からなる。中間エピタキシャル層としてのＰ型エピタキシャル層５２は、０．８×１０１９ｃｍ−３〜１．２×１０１９ｃｍ−３程度のＰ型ドーパントの不純物濃度に設定されている。Ｐ型エピタキシャル層５２の膜厚が、０．２５μｍ程度から０．４５μｍ程度に設定されている。
【０１５０】
バルク基板５０と中間エピタキシャル層５２との間のエピタキシャル層５１Ｂは、Ｎ型のシリコンエピタキシャル層でもよいし、Ｐ型のシリコンエピタキシャル層でもよい。
【０１５１】
バルク基板５０に接するエピタキシャル層５１ＢがＮ型である場合、エピタキシャル層５１ＢのＮ型ドーパントの不純物濃度は、例えば、０．８×１０１５ｃｍ−３から１．２×１０１５ｃｍ−３程度に設定されている。バルク基板５０に接するエピタキシャル層５１ＢがＰ型である場合、エピタキシャル層５１ＢのＰ型ドーパントの不純物濃度は、例えば、１×１０１４ｃｍ−３から１×１０１６ｃｍ−３程度に設定されている。
【０１５２】
Ｎ型又はＰ型の最下層のエピタキシャル層５１Ｂは、例えば０．９μｍから１．３μｍ程度の膜厚を有している。
【０１５３】
図１０に示されるように、イメージセンサの形成時、バルク基板５０及び最下層のエピタキシャル層５１Ｂは、除去される。
【０１５４】
本実施形態のように、バルク基板５０上に、Ｐ型及びＮ型のエピタキシャル層５１Ｂ，５２，５３Ｂが積層された場合、バルク基板及びエピタキシャル層の不純物濃度に応じて、導電型の異なるエピタキシャル層５１Ｂ，５２，５３Ｂ間における不純物の拡散が生じる可能性がある。
【０１５５】
図１１は、導電型の異なるエピタキシャル層を含む半導体基板における各エピタキシャル層間の不純物の拡散を模式的に示す図である。
【０１５６】
図１１の例では、バルク基板５０側から順に、Ｎ型エピタキシャル層５１Ｂ、Ｐ型エピタキシャル層５２及びＮ型エピタキシャル層５３Ｂが、積層された構造が示されている。
【０１５７】
図１１の例において、Ｐ型バルク基板５０上のＮ型エピタキシャル層５１Ｂは、１．１μｍ程度の膜厚を有し、１．０×１０１５ｃｍ−３程度のＮ型ドーパントの不純物濃度を有する。Ｐ型エピタキシャル層５２は、０．３５μｍ程度の膜厚を有し、１．０×１０１９ｃｍ−３程度のＰ型ドーパントの不純物濃度を有する。Ｎ型エピタキシャル層５３Ｂは、３．５μｍ程度の膜厚を有し、１．２×１０１６ｃｍ−３程度のＮ型ドーパントの不純物濃度を有している。Ｐ型のバルク基板５０は、１．０×１０１８ｃｍ−３程度のＰ型ドーパントの不純物濃度を有している。
【０１５８】
バルク基板５０上のＮ型エピタキシャル層５１Ｂは、Ｐ型バルク基板５０とＰ型エピタキシャル層５２との間に挟まれている。  
Ｎ型エピタキシャル層５１ＢとＰ型バルク基板５０との境界領域において、Ｐ型バルク基板５０に起因するＰ型ドーパントが、Ｎ型エピタキシャル層５１Ｂ内に拡散する可能性がある。また、Ｎ型エピタキシャル層５１ＢとＰ型エピタキシャル層５２との境界領域において、Ｐ型エピタキシャル層５２に起因するＰ型ドーパントが、Ｎ型エピタキシャル層５１Ｂ内に、拡散する可能性がある。
【０１５９】
図１１に示されるように、Ｎ型エピタキシャル層５１Ｂ内におけるバルク基板５０に起因するＰ型ドーパントの不純物濃度は、Ｎ型エピタキシャル層５１Ｂとバルク基板５０との界面近傍で、最も高く、半導体基板５Ｂの主面に対して垂直方向におけるＮ型エピタキシャル層５１Ｂの内部側に向かって、減少していく。半導体基板５Ｂの主面に対して垂直方向において、Ｎ型エピタキシャル層５１Ｂとバルク基板５０との界面から深さｄ１までのＮ型エピタキシャル層５１Ｂの領域５１０内に、バルク基板５０からのＰ型ドーパントが拡散する。
【０１６０】
例えば、Ｎ型エピタキシャル層５１Ｂのバルク基板５０側の領域５１０を、Ｐ型のバルク基板５０と共通のウェットエッチングの条件によって、除去することが可能である。
【０１６１】
Ｎ型エピタキシャル層５１Ｂ内のＰ型ドーパントをほとんど含まない領域（Ｎ型領域）５１１が、Ｐ型のバルク基板５０に対するウェットエッチングのストッパ層として機能する。
【０１６２】
図１１に示されるように、Ｎ型エピタキシャル層５１Ｂ内におけるＰ型エピタキシャル層に起因するＰ型ドーパントの不純物濃度は、Ｎ型エピタキシャル層５１ＢとＰ型エピタキシャル層５２との界面近傍で、最も高く、半導体基板の主面に対して垂直方向におけるＮ型エピタキシャル層５１Ｂの内部側に向かって、減少していく。
【０１６３】
半導体基板の主面に対して垂直方向において、Ｎ型エピタキシャル層５１ＢとＰ型エピタキシャル層５２との界面から深さｄ２までのＮ型エピタキシャル層５１Ｂの領域５１２内に、Ｐ型エピタキシャル層５２からのＰ型ドーパントが拡散している。
【０１６４】
例えば、Ｎ型エピタキシャル層５１Ｂ内のＰ型領域の深さｄ１，ｄ２は、０．５μｍ程度である。
【０１６５】
裏面シールド層としてのＰ型の中間エピタキシャル層５２に起因するＰ型ドーパントが、素子形成層としてのＮ型エピタキシャル層５３Ｂ内に拡散する。Ｐ型エピタキシャル層５２は裏面シールド層としてＮ型エピタキシャル層５３Ｂの裏面上に残存するため、Ｎ型エピタキシャル層５３Ｂ内のＰ型領域５３０は、除去されない。
【０１６６】
Ｐ型ドーパントをほとんど含まない（Ｐ型ドーパントが拡散されない）Ｎ型領域５３１内において光電変換が生じるように、フォトダイオードの不純物層が、エピタキシャル層５３Ｂ内に、形成されればよい。
【０１６７】
例えば、裏面照射型イメージセンサにおいて、青色の光は、光の照射側（エピタキシャル層５２側）から０．３μｍから１．０μｍ程度の深さで、光電変換される。
【０１６８】
それゆえ、素子形成層としてのＮ型エピタキシャル層５３Ｂ内にＰ型領域５３０が存在していても、そのＰ型領域５３０が、Ｎ型エピタキシャル層５３Ｂ内に形成されるフォトダイオードの光電変換に、悪影響を及ぼすことはほとんどない。
【０１６９】
尚、Ｎ型エピタキシャル層５１Ｂの領域５１１，５１２及びＰ型エピタキシャル層５２の深さｄ３（例えば、０．１μｍ）までの領域が、ＣＭＰによって、除去される。
【０１７０】
バルク基板の導電型と異なる導電型のエピタキシャル層を、バルク基板の選択的エッチングにおけるストッパとして用いることができる。
【０１７１】
第２の実施形態のイメージセンサにおいて、イメージセンサの構成要素がＮ型エピタキシャル層５３Ｂ上及びＮ型エピタキシャル層５３Ｂ内に形成されることが、第１の実施形態と異なるのみで、イメージセンサが含む構成要素の構造は、実質的に同じである。  
そのため、第２の実施形態のイメージセンサの構造の説明は、ここでは、省略する。
【０１７２】
第２の実施形態のイメージセンサのように、半導体基板５Ｂの３層のエピタキシャル層のうち少なくとも１つの層がＮ型のエピタキシャル層である場合においても、第１の実施形態と同様の効果が得られる。
【０１７３】
（ｂ）  製造方法  
図１２及び図１３を用いて、第２の実施形態のイメージセンサの製造方法について説明する。尚、第１の実施形態のイメージセンサの製造方法と実質的に同じ製造工程に関する説明は、必要に応じて、説明する。
【０１７４】
図１２に示されるように、Ｎ型エピタキシャル層５３Ｂを素子形成層として含む３層構造のエピタキシャル層５１Ｂ，５２，５３Ｂを含む半導体基板５Ｂが形成される。
【０１７５】
素子形成層としてのＮ型エピタキシャル層５３Ｂは、Ｐ＋型エピタキシャル層５２上に、エピタキシャル成長される。エピタキシャル層５３Ｂ中のＮ型ドーパントは、Ｐ型ドーパントの添加と同様に、エピタキシャル層５３Ｂの成長中に、ｉｎ−Ｓｉｔｕで、エピタキシャル層内に添加される。尚、ドーパントを含まないエピタキシャル層５３Ｂの形成後に、Ｎ型ドーパントをイオン注入によって、エピタキシャル層５３Ｂ中に添加し、イメージセンサの素子及び配線の形成前に、ドーパントを活性化してもよい。
【０１７６】
バルク基板５０に接する最下層のエピタキシャル層５１Ｂは、Ｎ型の層でもよいし、Ｐ型の層でもよい。
【０１７７】
上述の図５及び図６を用いて説明した製造工程と実質的に同様の工程によって、３層構造のエピタキシャル層５１Ｂ，５２，５３Ｂを含む半導体基板５Ｂの所定の領域において、素子形成層としてのＮ型エピタキシャル層５３Ｂ内及びその層５３Ｂ上に、フォトダイオード１及びトランジスタ２，７が、形成される。
【０１７８】
フォトダイオード１及びトランジスタ２，７が形成された後、Ｎ型エピタキシャル層５３Ｂ上に、多層配線技術によって、配線８０を含む層間絶縁膜９２が、形成される。最上層の層間絶縁膜９２上に、支持基板１１９が貼り付けられる。
【０１７９】
支持基板１１９が貼り付けられた後、図７を用いて説明した製造工程と実質的に同様の工程によって、バルク基板５０が、ウェットエッチングによって除去される。このとき、バルク基板５０を除去するためのウェットエッチングによって、Ｎ型又はＰ型のエピタキシャル層５１Ｂの一部がエッチングされる。上述のように、最下層のエピタキシャル層５１Ｂ内におけるＰ型ドーパントをほとんど含まない領域又はＰ型ドーパントの不純物濃度が低い領域が、Ｐ型バルク基板５０のウェットエッチングに対して、ストッパとして機能する。
【０１８０】
これによって、バルク基板５０が選択的に除去され、エピタキシャル層５１Ｚの裏面において比較的平坦な面が形成される。
【０１８１】
図１３に示されるように、図８を用いて説明した製造工程と実質的に同様の工程によって、Ｐ＋型エピタキシャル層５２Ｚの一部が素子形成層としてのＮ型エピタキシャル層５３Ｂの裏面上に残存するように、最下層及び中間のエピタキシャル層５１Ｂ，５２Ｚに対して、ＣＭＰが施される。
【０１８２】
Ｎ型エピタキシャル層５３Ｂの裏面上に残存したＰ＋型エピタキシャル層５２Ｚが、裏面シールド層１９として用いられる。
【０１８３】
この後、図９及び図４を用いて説明した製造工程と実質的に同様の工程によって、貫通ビア、カラーフィルタ及びマイクロレンズが順次形成され、第２の実施形態のイメージセンサが形成される。
【０１８４】
第２の実施形態のイメージセンサの製造方法においても、第１の実施形態と同様に、高コストのＳＯＩ基板を用いずに、バルク基板５０上に積層された３層のエピタキシャル層を用いて、素子の特性の劣化／ばらつきが比較的少ないイメージセンサを、形成できる。
【０１８５】
また、本実施形態のイメージセンサの製造方法において、裏面シールド層を形成するために、素子及び配線の形成後に、高コスト及び部材を劣化させる可能性のあるアニール処理を実行せずともよい。
【０１８６】
したがって、第２の実施形態のイメージセンサ及びその製造方法によれば、第１の実施形態と同様に、イメージセンサの製造コストを低減できる。
【０１８７】
（３）  変形例  
図１４を用いて、実施形態のイメージセンサの製造方法の変形例について、説明する。尚、第１及び第２の実施形態で述べたイメージセンサの構成要素及び製造工程と実質的に同じ要素／工程に関する説明は、必要に応じて行う。
【０１８８】
上述の実施形態では、ウェットエッチングを用いて、バルク基板の全体及び最下層のエピタキシャル層の一部を除去する例について、説明した。
【０１８９】
イメージセンサの製造コスト、製造の効率化、形成されるイメージセンサの歩留まり、又は、イメージセンサの動作の信頼性などを考慮して、図１４に示される変形例のように、バルク基板５０の一部分５０１が最下層のエピタキシャル層５１Ｂの裏面上に残存するように、バルク基板５０がＣＭＰによって除去（研削）されてもよい。残存したバルク基板の部分５０１及び最下層のエピタキシャル層５１Ｂは、上述のように、ウェットエッチングによって、除去される。
【０１９０】
裏面シールド層１９を形成するためのＰ型エピタキシャル層５２の裏面が、平坦（例えば、鏡面状）になっていれば、エピタキシャル層５１Ｂ，５２は、エッチングによって除去及び薄くされてもよいし、ＣＭＰによって除去及び薄くされてもよい。
【０１９１】
尚、図１４において、第２の実施形他のように、Ｎ型及びＰ型のエピタキシャル層を含む半導体基板が例示されているが、３層のエピタキシャル層の全てがＰ型である半導体基板（第１の実施形態参照）に対して、本変形例が適用されてもよい。
【０１９２】
本変形例のように、バルク基板５０がＣＭＰ法によって研削され、薄くされた後、エッチングによって、バルク基板５０の残存部５０１及びエピタキシャル層５１Ｂが除去される製造工程においても、第１及び第２の実施形態と同様の効果が得られる。
【０１９３】
（４）  適用例  
図１５を参照して、各実施形態の固体撮像装置の適用例について、説明する。
【０１９４】
実施形態の固体撮像装置（イメージセンサ）は、モジュール化され、デジタルカメラやカメラ付携帯電話に適用される。
【０１９５】
図１５は、本実施形態のイメージセンサの適用例を示すブロック図である。
【０１９６】
本実施形態のイメージセンサ１００を含むカメラ（又はカメラ付携帯電話）９００は、イメージセンサ１００の他に、例えば、光学レンズ部（レンズユニット）１０１、信号処理部（例えば、ＤＳＰ：Digital Signal Processor）１０２、記憶部（メモリ）１０３、表示部（ディスプレイ）１０４、及び、制御部（コントローラ）１０５を含んでいる。
【０１９７】
イメージセンサ１００は、被写体からの光を、電気信号に変換する。
【０１９８】
レンズユニット１０１は、被写体からの光をイメージセンサ１００に集光し、被写体からの光に対応する画像をイメージセンサ１００上に結像させる。レンズユニット１０１は、複数のレンズを含み、機械的又は電気的に光学特性（例えば、焦点距離）を制御できる。
【０１９９】
ＤＳＰ１０２は、イメージセンサ１００から出力された信号を処理する。ＤＳＰ１０２はイメージセンサ１００からの信号に基づいて、被写体に対応する画像（画像データ）を形成する。
【０２００】
メモリ１０３は、ＤＳＰ１０２からの画像データを記憶する。メモリ１０３は、外部から与えられた信号及びデータを記憶することもできる。メモリ１０３は、カメラ９００内に搭載されたＤＲＡＭやフラッシュメモリなどのメモリチップでもよいし、カメラ９００本体から着脱可能なメモリカードやＵＳＢメモリでもよい。
【０２０１】
ディスプレイ１０４は、ＤＳＰ１０２又メモリ１０３からの画像データを、表示する。ＤＳＰ１０２又はメモリ１０３からディスプレイ１０４へ出力されたデータは、静止画又は動画として、ディスプレイに表示される。
【０２０２】
コントローラ１０５は、外部（例えば、ユーザー）からの要求／命令に基づいて、カメラ内の各構成１００〜１０４の動作を制御する。
【０２０３】
以上のように、実施形態のイメージセンサ１００は、カメラ又はカメラ付携帯電話９００に適用できる。  
本実施形態のイメージセンサ１００を含むカメラ９００は、形成される画像の画質を改善できる。
【０２０４】
第１及び第２の実施形態において、半導体基板が含む３層のエピタキシャル層が、全てＰ型である場合、及び、Ｎ型及びＰ型のエピタキシャル層である場合が、示されている。但し、半導体基板が含む３層のエピタキシャル層が全てＮ型のエピタキシャル層でもよい。
【０２０５】
上述において、ＣＭＯＳイメージセンサを例示して、本実施形態の固体撮像装置の製造方法について説明したが、ＣＣＤイメージセンサ及びその製造方法において、各実施形態で述べた３層のエピタキシャル層を含むバルク基板（例えば、図４及び図１０参照）が、用いられてもよい。
【０２０６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２０７】
５：半導体基板、５０：バルク基板、５１，５２，５３：エピタキシャル層、１２０：画素アレイ、ＵＣ：単位セル、９：素子分離領域、１：フォトダイオード、２：トランジスタ（トランスファゲート）、６：フローティングディフュージョン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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