(57)【要約】【課題】  ＰＣＩｅの拡張スロットが直接ＣＰＵに接続されたアーキテクチャにおいて、ＣＰＵを切り離してもシステム運用の維持を可能とする。【解決手段】  拡張スロット１４を接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置１００が、第２のＣＰＵと各拡張スロット１４との間に接続されるセレクタ／デコーダ１５と、第１のＣＰＵの特定のポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダ１５に接続するスイッチ１２と、各セレクタ／デコーダ１５に、レーン単位での接続切り替えが可能なように接続される汎用入出力手段１６とを備え、汎用入出力手段１６は、第２のＣＰＵに障害が発生した場合、セレクタ／デコーダ１５の接続を切り替えることにより、第２のＣＰＵに接続されている拡張スロット１４を第１のＣＰＵに接続する。【選択図】  図１
2014106680.tif 000002
【特許請求の範囲】
【請求項１】
拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、
第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、
第１のＣＰＵの特定の前記ポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、
各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備え、
前記汎用入出力手段は、
前記第２のＣＰＵに障害が発生した場合、前記セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている前記拡張スロットを前記第１のＣＰＵに接続する
ことを特徴とする情報処理装置。
【請求項２】
前記拡張スロットは、所定の優先度が設定され、
前記汎用入出力手段は、
切り替えの結果、前記第１のＣＰＵのリソースが不足する場合は、前記優先度の低い順に、前記第１のＣＰＵに接続されている前記拡張スロットを切り離す
ことを特徴とする請求項１に記載の情報処理装置。
【請求項３】
前記優先度は、前記拡張スロットに接続されている拡張カードの帯域の大きさに基づいて設定される
ことを特徴とする請求項２に記載の情報処理装置。
【請求項４】
前記汎用入出力手段は、
前記セレクタ／デコーダの接続を切り替える際、各拡張スロットに対し切り替えるレーン数を予め設定した構成テーブルに基づいて、切り替えるレーン数を決定する
ことを特徴とする請求項１から請求項３の何れか１項に記載の情報処理装置。
【請求項５】
前記構成テーブルにおいて設定されるレーン数は、前記拡張スロットに挿入されている拡張カードの機能を維持できる最低限のレーン数である
ことを特徴とする請求項４に記載の情報処理装置。
【請求項６】
前記スイッチが、
前記セレクタ／デコーダの接続が切り替わった際、前記ダウンストリームポートのジェネレーションをダウングレードする手段を含む
ことを特徴とする請求項１から請求項３の何れか１項に記載の情報処理装置。
【請求項７】
拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、第１のＣＰＵの特定の前記ポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備える情報処理装置の縮退方法であって、
前記汎用入出力手段が、前記第２のＣＰＵに障害が発生した場合、前記セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている前記拡張スロットを前記第１のＣＰＵに接続するステップを有する
ことを特徴とする縮退方法。
【請求項８】
前記拡張スロットは、所定の優先度が設定され、
前記汎用入出力手段が、切り替えの結果、前記第１のＣＰＵのリソースが不足する場合は、前記優先度の低い順に、前記第１のＣＰＵに接続されている前記拡張スロットを切り離すステップを有する
ことを特徴とする請求項７に記載の縮退方法。
【請求項９】
拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、第１のＣＰＵの特定の前記ポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備える情報処理装置の縮退プログラムであって、
前記汎用入出力手段に、前記第２のＣＰＵに障害が発生した場合、前記セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている前記拡張スロットを前記第１のＣＰＵに接続する処理を実行させる
ことを特徴とする縮退プログラム。
【請求項１０】
前記拡張スロットは、所定の優先度が設定され、
前記汎用入出力手段に、切り替えの結果、前記第１のＣＰＵのリソースが不足する場合は、前記優先度の低い順に、前記第１のＣＰＵに接続されている前記拡張スロットを切り離す処理を実行させる
ことを特徴とする請求項８に記載の縮退プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチプロセッサ構成の情報処理装置に関し、特に、ＣＰＵとＰＣＩエクスプレスの縮退技術に関する。
【背景技術】
【０００２】
背景技術におけるデュアルプロセッサシステムのアーキテクチャでは、複数の集積回路から構成されるチップセットにＰＣＩｅ（ＰＣＩ  Ｅｘｐｒｅｓｓ）の拡張スロットが接続されることが一般的であった。このようなアーキテクチャの下では、故障したＣＰＵを切り離してもシステムの運用を続けることが可能となっていた。
【０００３】
しかし、近年では、チップセットの機能をチップ内に取り込んだプロセッサが登場し、ＰＣＩｅの拡張スロットが直接ＣＰＵに接続されたアーキテクチャが主流になりつつある。
【０００４】
また、関連技術として、計算機内のスイットの下流ポートと、該計算機とは異なる計算機におけるスイッチの上流ポートを接続することにより、該異なる計算機内のデバイスへアクセス可能な構成とした技術が特許文献１に記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−０９３９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＰＣＩｅ拡張スロットが直接ＣＰＵに接続されたアーキテクチャでは、拡張スロットがＣＰＵとともに切り離されるため、該拡張スロットに挿入されていたＰＣＩｅ拡張カードも一緒にシステムから切り離されることとなる。このため、システムの機能を維持できず、システムの運用を継続できない状況に陥るという問題があった。
【０００７】
図６に、背景技術によるＰＣＩｅ拡張スロットが直接ＣＰＵに接続されたアーキテクチャの例を示す。
【０００８】
図６を参照すると、１ｓｔＣＰＵ（ＣＰＵ０）は、システムＩ／Ｏ（ＰＣＨ）が接続されているため、縮退できない。２ｎｄＣＰＵ（ＣＰＵ１）は縮退可能であるが、ＣＰＵ１に直接ＰＣＩｅ拡張スロット（Ｓ１Ｂ〜Ｓ３Ｂ）が接続されているため、ＣＰＵ１を切り離すと、Ｓ１Ｂ〜Ｓ３Ｂに挿入されることでＣＰＵ１に接続されたＰＣＩｅ拡張カードもシステムから切り離される。これにより、システムの機能を維持できず、システムの運用を継続できない状況に陥るという問題があった。
【０００９】
一方、特許文献１に記載の技術は、マルチポートスイッチでホストＣＰＵを切り替える方式である。このため、特許文献１の技術をＣＰＵがＰＣＩポートを有するデュアルプロセッサ構成のシステムに適用すると、ＣＰＵ１、２をスイッチのアップストリープポートに接続し、拡張スロットをスイッチのダウンストリープポートに接続することになる。この場合、通常動作時もスイッチを介してのアクセスとなり、性能が低下し、ＣＰＵがＰＣＩをもつ意味がなくなるという問題がある。また、ＣＰＵ２がダウンすると、ＰＣＩのリソースが半減し、リソース不足により、システムの機能を維持できなくなるという問題がある。
【００１０】
（発明の目的）
本発明の目的は、上述の課題を解決し、ＰＣＩｅの拡張スロットが直接ＣＰＵに接続されたアーキテクチャにおいて、ＣＰＵを切り離してもシステム運用の維持が可能な情報処理装置、拡張スロット再接続方法、及び拡張スロット再接続プログラムを提供することである。
【課題を解決するための手段】
【００１１】
本発明の第１の情報処理装置は、拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、第１のＣＰＵの特定のポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備え、汎用入出力手段は、第２のＣＰＵに障害が発生した場合、セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている拡張スロットを第１のＣＰＵに接続する。
【００１２】
本発明の第１の縮退方法は、拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、第１のＣＰＵの特定のポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備える情報処理装置の縮退方法であって、汎用入出力手段が、第２のＣＰＵに障害が発生した場合、セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている拡張スロットを第１のＣＰＵに接続するステップを有する。
【００１３】
本発明の第１の縮退プログラムは、拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、第１のＣＰＵの特定のポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備える情報処理装置の縮退プログラムであって、汎用入出力手段に、第２のＣＰＵに障害が発生した場合、セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている拡張スロットを第１のＣＰＵに接続する処理を実行させる。
【発明の効果】
【００１４】
本発明によれば、ＰＣＩｅの拡張スロットが直接ＣＰＵに接続されたアーキテクチャにおいて、ＣＰＵを切り離してもシステム運用の維持を可能とすることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１の実施の形態による情報処理装置の構成を示すブロック図である。
【図２】本発明の第１の実施の形態による縮退時の動作結果を示す図である。
【図３】本発明の第１の実施の形態による縮退時の動作結果の図を示す図である。
【図４】本発明の第１の実施の形態による縮退時の動作結果の図を示す図である。
【図５】本発明の情報処理装置のハードウェア構成例を示すブロック図である。
【図６】背景技術による情報処理装置の構成を示すブロック図である。
【発明を実施するための形態】
【００１６】
本発明の上記及び他の目的、特徴及び利点を明確にすべく、添付した図面を参照しながら、本発明の実施形態を以下に詳述する。なお、上述の本願発明の目的のほか、他の技術的課題、その技術的課題を解決する手段及びその作用効果についても、以下の実施形態による開示によって明らかとなるものである。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１７】
（第１の実施の形態）
本発明の第１の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は本発明の第１の実施の形態による情報処理装置１００の構成を示すブロック図である。なお、図１は例示であって、システム構成を制限するものではない。
【００１９】
図１に示す各構成要素について、以下詳細を説明する。
【００２０】
ＣＰＵ０、ＣＰＵ１は、それぞれ１ｓｔプロセッサ、２ｎｄプロセッサとして機能する。
【００２１】
Ｐ１Ａ、Ｐ２Ａ、及びＰ１Ｂ、Ｐ２Ｂは、それぞれＰＣＩｅポート１０を示す。
【００２２】
ＰＣＨ（Ｐｌａｔｆｏｒｍ  Ｃｏｎｔｒｏｌｌｅｒ  Ｈｕｂ）は、システムＩ／ＯのコントローラであるシステムＩ／Ｏコントローラ１１を示す。
【００２３】
ＳＷは、ＰＣＩｅスイッチ１２を示す。
【００２４】
ＤＩＭＭは、メインメモリ１３を示す。
【００２５】
Ｓ１Ａ、Ｓ２Ａ、Ｓ３Ａ、Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂは、それぞれＰＣＩｅ拡張スロット１４を示す。
【００２６】
ＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４は、セレクタ／デコーダ１５を示す。
【００２７】
ＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉｎｐｕｔ／Ｏｕｔｐｕ）は、設定をバックアップする機能を有する汎用入出力手段１６を示す。
【００２８】
ＱＰＩ（ＱｕｉｃｋＰａｔｈ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）は、高速インターコネクトバス１７を示す。
【００２９】
ＤＭＩ２はシステムＩ／Ｏバス１８を示す。
【００３０】
図１に示す構成要素のうち、本発明の特徴的な構成要素はＳＷ（ＰＣＩｅスイッチ１２）と、ＳＥＬ１からＳＥＬ４（セレクタ／デコーダ１５）、及びＧＰＩＯ（汎用入出力手段１６）である。
【００３１】
ＳＷ（ＰＣＩｅスイッチ１２）は、アップストリームポートに対し、ダウンストリームポートのジェネレーションを、ポートごとにダウングレードさせることができる機能を有する。例えば、ダウンストリームポートのジェネレーションをＰＣＩｅ３．０からＰＣＩｅ２．０にダウングレードさせることができる。
【００３２】
ＳＥＬ１からＳＥＬ４（セレクタ／デコーダ１５）は、レーン毎に切り替えできるセレクタ／デコーダである。
【００３３】
ＣＰＵ０の特定のＰＣＩｅポート１０のレーンを、ＣＰＵ１側のＰＣＩｅ拡張スロット１４に割り当てる。通常動作時、ＣＰＵ１側のＰＣＩｅ拡張スロット１４には、ＣＰＵ１のＰＣＩｅポート１０のレーンが接続されるが、ＣＰＵ１の縮退時に、ＣＰＵ０のレーンに接続が切り替えられる。図１の例では、Ｐ１Ａの一方のレーンをＳＷ、ＳＥＬ１からＳＥＬ４を介してＳ１ＢからＳ４Ｂに割り当てている。
【００３４】
ここで、縮退とは、システムに障害が発生したときに性能を落としたり機能を制限したりして限定的ながら稼動を続行することをいう。
【００３５】
ＣＰＵ０から供給されるＰＣＩｅの帯域（リソース）には限りがあるため、ＣＰＵ１側のそれぞれのＰＣＩｅ拡張スロット１４に割り当てられるＣＰＵ０のＰＣＩｅポート１０のレーンの数は、セットされているＰＣＩｅ拡張スロット１４が最低限の機能を維持できる数に制限される。
【００３６】
また、ＰＣＩｅ拡張スロット１４は、優先順位が設定される。拡張カードのＰＣＩｅの帯域の消費を抑えてもＣＰＵ０からのリソースが不足する場合は、優先度の低いＰＣＩｅ拡張スロット１４の拡張カードから順に、ＣＰＵ１と共に、システムから切り離す。
【００３７】
ＣＰＵ１が故障した場合、早急にハードウェアの交換が実施され、システムの復旧が図られるが、本発明は、それまでの間、ＣＰＵ０の稼働を続けることでシステムの機能を維持することを目的とする。
【００３８】
次に、本実施の形態による情報処理装置１００の構成について、図１を参照してより詳細に説明する。
【００３９】
ＣＰＵ０のＰ１Ａの８レーン（Ｘ８）を、ＳＷのアップストリームポートに接続する。以下、８レーンを束ねた接続をＸ８接続と称す。
【００４０】
一方、ＳＷのダウンストリームポートは、ＳＥＬ１からＳＥＬ４のそれぞれの一方にＸ８接続される。そして、ＳＥＬ１からＳＥＬ４のもう一方に、Ｐ２Ｂ及びＰ１ＢをそれぞれＸ８接続する。
【００４１】
Ｓ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂに、ＳＥＬ１からＳＥＬ４をＸ８接続する。
【００４２】
ＧＰＩＯを、ＳＥＬ１からＳＥＬ４に、０、２、４、８レーン単位で切り替えられるように接続する。通常時は、ＣＰＵ１側のレーンがＳ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂに接続され、ＣＰＵ１縮退時はＳＷ側、つまりＣＰＵ０のレーンがＳ１Ｂ、Ｓ２Ｂ、Ｓ３Ｂ、Ｓ４Ｂに接続されるように、ＳＥＬ１からＳＥＬ４を切り替える。
【００４３】
ＣＰＵ１の各ＰＣＩｅ拡張スロット１４に、ＣＰＵ０からのＰＣＩｅレーン数を設定するＰＣＩｅレーン数設定手段を設ける。例えば、ＢＩＯＳの設定画面で、Ｘ０、Ｘ１、Ｘ２、Ｘ４、Ｘ８に設定できるようにする。Ｘ０の場合、セレクタ、デコーダが切り替わらず、ＣＰＵ１と伴に、ＰＣＩｅ拡張カードもシステムから切り離される。若しくは、あらかじめ設定された構成テーブルに基づいてレーン数を切り替える方法でもよい。
【００４４】
ＣＰＵ０から供給されるＰＣＩｅの帯域（リソース）に限りがあるため、このＣＰＵ０からのレーン数は、セットされるＰＣＩｅ拡張カードの機能を最低限維持できる値に設定される。
【００４５】
ダウンシフティング機能（例えばＸ８のＰＣＩｅ拡張カードを、Ｘ４で動作させる機能）またはレーン数の縮退機能に対応するＰＣＩｅ拡張カードが挿入されているＰＣＩｅ拡張スロット１４は、そのＰＣＩｅ拡張カードの機能を維持できる範囲でレーン数が絞られ、ＣＰＵ０からのＰＣＩｅのリソースの消費が制限される。
【００４６】
各ＰＣＩｅ拡張スロット１４には、優先順位をつける。リソースの消費を抑えてもＣＰＵ０からのリソースが不足し安定動作を維持できない場合は、優先度の低いＰＣＩｅ拡張スロット１４からＸ０が設定される。まず帯域の大きなＰＣＩｅ拡張カードを最優先とし、ＣＰＵ０側のＰＣＩｅ拡張スロット１４にセットする。帯域の大きなＰＣＩｅ拡張カードとしては、例えば例えばＰＣＩｅ３．０、Ｘ８のインフィニバンド等があげられる。次に、予め設定した優先度に応じて、順番にＰＣＩｅ拡張カードをセットする。
【００４７】
ＣＰＵ１が故障すると、システムがリブートさせられ、ＣＰＵ１はシステムから切り離される。ＣＰＵ１のＰＣＩｅ拡張スロット１４にセットされているＰＣＩｅ拡張カードは、再リンクアップ、再コンフィグレーションでダウンシフティング、縮退させられるが、最低限の機能を維持しつつ、動作を続ける。Ｘ０に設定されたＰＣＩｅ拡張スロット１４のＰＣＩｅ拡張カードは、リンクアップされず、システムから切り離される。
【００４８】
２ｎｄＣＰＵが故障した場合、早急にハードウェアの交換が実施され、システムが復旧させられる。本発明は、それまでの間、システムの機能を維持することを目的とする。
【００４９】
なお、リソースの消費を制限せず、Ｘ８のままＣＰＵ０に接続させると、負荷の集中により、リソース不足が生じ、システムの安定稼動を維持することが困難になることがある。
【００５０】
（第１の実施の形態の動作の説明）
図２を参照し、本実施の形態による情報処理装置１００の動作を説明する。背景技術と本発明で、セットされるＰＣＩｅ拡張カードは同じとする。
【００５１】
背景技術では、ＣＰＵ１が縮退させられると、ＣＰＵ１側のＰＣＩｅ拡張カードが全て切り離される。図２の背景技術の例では３枚のカードが切り離される。
【００５２】
本実施の形態では、まず帯域が大きいＩｎｆｉｎｉｂａｎｄが、ＣＰＵ０側にセットされる。ＣＰＵ１が縮退させられるのに合わせ、あらかじめ設定されたＧＰＩＯの値により、ＳＥＬ１は、Ｓ１Ｂに接続されるレーンＸ８の内Ｘ４を、ＣＰＵ１からＣＰＵ０に切り替える。ＳＥＬ２、ＳＥＬ３、ＳＥＬ４も同様の切り替えを行う。
【００５３】
リブートによる再リンクアップ、再コンフィグレーションで、ＣＰＵ１側のＰＣＩｅ拡張カード（８Ｇ  Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  （８ＧｂＦＣ）、１０Ｇｂ  Ｅｔｈｅｒｎｅｔ（１０ＧｂＥ））は、Ｘ８からＸ４にダウンシフティングされる。８ＧｂＦＣがストレージに接続されており、１０ＧｂＥが他のサーバに接続されているとすると、それぞれ実効速度は低下するが、機能は維持できる。この例では、ＣＰＵ１がダウンしても、切り離されるＰＣＩｅ拡張カードは無い。
【００５４】
次に、図３を参照する。一般的では無いが、全てのＰＣＩｅ拡張スロット１４に、最大帯域のＰＣＩｅ拡張カードであるＰＣＩｅ３．０  Ｘ８のＩｎｆｉｎｉｂａｎｄがセットされたとする。この場合、本実施の形態でも該カードのうち２枚が切り離されるが、背景技術では３枚が切り離されるため、背景技術と比較すると一定の効果を得られる。
【００５５】
（第１の実施の形態による効果）
本実施の形態によれば、２ｎｄＣＰＵがシステムから切り離されても、２ｎｄＣＰＵに接続されていたＰＣＩｅ拡張カードを１ｓｔＣＰＵに接続することにより、２ｎｄＣＰＵに接続されていたＰＣＩｅ拡張カードの機能を維持できる。これにより、ハードウェアの交換が実施されるまでの間、システムの運用を継続させることができ、システムの可用性の向上が図れる。
【００５６】
また、本実施の形態によれば、通常動作時はＣＰＵと拡張スロットが直結のためシステムの性能が低下せず、２ｎｄＣＰＵがダウンしたときはＰＣＩの縮退によりリソースの使用を制限させるためシステムの動作を維持することができる。
【００５７】
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明を行う。なお、情報処理投資１００の構成そのものは第１の実施の形態と同様のため、説明を省略する。
【００５８】
（第２の実施の形態の動作の説明）
図４を参照し、本実施の形態による情報処理装置１００の動作を説明する。図４を参照する。本実施の形態では、レーン数では無く、ＰＣＩｅのジェネレーションをダウングレードさせる。例えばＰＣＩｅ３．０をＰＣＩｅ２．０にダウングレードさせる。
【００５９】
本実施の形態におけるカード構成は、図３と同じカード構成とする。図３では、Ｓ１Ｂ、Ｓ２Ｂのカードが、Ｘ８からＸ４にダウンシフトされるが、図４ではＸ８のまま、ＰＣＩｅ３．０からＰＣＩｅ２．０にダウングレードされる。リソース削減効果は、どちらも同じである。このＰＣＩｅ３．０からＰＣＩｅ２．０へのダウングレードはＰＣＩｅスイッチ（ＳＷ）で実行される。
【００６０】
次に、本発明の情報処理装置１００のハードウェア構成例について、図５のブロック図を参照して説明する。
【００６１】
図５を参照すると、本発明の情報処理装置１００は、一般的なコンピュータ装置と同様のハードウェア構成であり、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５０１、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のメモリからなる、データの作業領域やデータの一時退避領域に用いられる主記憶部５０２、ネットワークを介してデータの送受信を行う通信部５０３、入力装置５０５や出力装置５０６及び記憶装置５０７と接続してデータの送受信を行う入出力インタフェース部５０４、上記各構成要素を相互に接続するシステムバス５０８を備えている。記憶装置５０７は、例えば、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、磁気ディスク、半導体メモリ等の不揮発性メモリから構成されるハードディスク装置等で実現される。
【００６２】
本発明の  の各機能は、プログラムを組み込んだ、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等のハードウェア部品である回路部品を実装することにより、その動作をハードウェア的に実現することは勿論として、その機能を提供するプログラムを、記憶装置５０７に格納し、そのプログラムを主記憶部５０２にロードしてＣＰＵ５０１で実行することにより、ソフトウェア的に実現することも可能である。
【００６３】
以上、好ましい実施の形態をあげて本発明を説明したが、本発明は必ずしも、上記実施の形態に限定されるものでなく、その技術的思想の範囲内において様々に変形して実施することができる。
【００６４】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【００６５】
また、本発明の各種の構成要素は、必ずしも個々に独立した存在である必要はなく、複数の構成要素が一個の部材として形成されていること、一つの構成要素が複数の部材で形成されていること、ある構成要素が他の構成要素の一部であること、ある構成要素の一部と他の構成要素の一部とが重複していること、等でもよい。
【００６６】
また、本発明の方法およびコンピュータプログラムには複数の手順を順番に記載してあるが、その記載の順番は複数の手順を実行する順番を限定するものではない。このため、本発明の方法およびコンピュータプログラムを実施する時には、その複数の手順の順番は内容的に支障しない範囲で変更することができる。
【００６７】
また、本発明の方法およびコンピュータプログラムの複数の手順は個々に相違するタイミングで実行されることに限定されない。このため、ある手順の実行中に他の手順が発生すること、ある手順の実行タイミングと他の手順の実行タイミングとの一部ないし全部が重複していること、等でもよい。
【００６８】
さらに、上記実施形態の一部又は全部は、以下の付記のようにも記載されうるが、これに限定されない。
【００６９】
（付記１）
拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、
第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、
第１のＣＰＵの特定の前記ポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、
各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備え、
前記汎用入出力手段は、
前記第２のＣＰＵに障害が発生した場合、前記セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている前記拡張スロットを前記第１のＣＰＵに接続する
ことを特徴とする情報処理装置。
【００７０】
（付記２）
前記拡張スロットは、所定の優先度が設定され、
前記汎用入出力手段は、
切り替えの結果、前記第１のＣＰＵのリソースが不足する場合は、前記優先度の低い順に、前記第１のＣＰＵに接続されている前記拡張スロットを切り離す
ことを特徴とする付記１に記載の情報処理装置。
【００７１】
（付記３）
前記優先度は、前記拡張スロットに接続されている拡張カードの帯域の大きさに基づいて設定される
ことを特徴とする付記２に記載の情報処理装置。
【００７２】
（付記４）
前記汎用入出力手段は、
前記セレクタ／デコーダの接続を切り替える際、各拡張スロットに対し切り替えるレーン数を予め設定した構成テーブルに基づいて、切り替えるレーン数を決定する
ことを特徴とする付記１から付記３の何れか１項に記載の情報処理装置。
【００７３】
（付記５）
前記構成テーブルにおいて設定されるレーン数は、前記拡張スロットに挿入されている拡張カードの機能を維持できる最低限のレーン数である
ことを特徴とする付記４に記載の情報処理装置。
【００７４】
（付記６）
前記スイッチが、
前記セレクタ／デコーダの接続が切り替わった際、前記ダウンストリームポートのジェネレーションをダウングレードする手段を含む
ことを特徴とする付記１から付記３の何れか１項に記載の情報処理装置。
【００７５】
（付記７）
拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、第１のＣＰＵの特定の前記ポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備える情報処理装置の縮退方法であって、
前記汎用入出力手段が、前記第２のＣＰＵに障害が発生した場合、前記セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている前記拡張スロットを前記第１のＣＰＵに接続するステップを有する
ことを特徴とする縮退方法。
【００７６】
（付記８）
前記拡張スロットは、所定の優先度が設定され、
前記汎用入出力手段が、切り替えの結果、前記第１のＣＰＵのリソースが不足する場合は、前記優先度の低い順に、前記第１のＣＰＵに接続されている前記拡張スロットを切り離すステップを有する
ことを特徴とする付記７に記載の縮退方法。
【００７７】
（付記９）
前記優先度は、前記拡張スロットに接続されている拡張カードの帯域の大きさに基づいて設定される
ことを特徴とする付記８に記載の縮退方法。
【００７８】
（付記１０）
前記汎用入出力手段が、前記セレクタ／デコーダの接続を切り替える際、各拡張スロットに対し切り替えるレーン数を予め設定した構成テーブルに基づいて、切り替えるレーン数を決定するステップを有する
ことを特徴とする付記７から付記９の何れか１項に記載の縮退方法。
【００７９】
（付記１１）
前記構成テーブルにおいて設定されるレーン数は、前記拡張スロットに挿入されている拡張カードの機能を維持できる最低限のレーン数である
ことを特徴とする付記１０に記載の縮退方法。
【００８０】
（付記１２）
前記スイッチが、前記セレクタ／デコーダの接続が切り替わった際、前記ダウンストリームポートのジェネレーションをダウングレードするステップを有する
ことを特徴とする付記７から付記９の何れか１項に記載の縮退方法。
【００８１】
（付記１３）
拡張スロットを接続するポートを１つ以上備えた第１のＣＰＵ及び第２のＣＰＵを含むマルチプロセッサ構成の情報処理装置であって、第２のＣＰＵと各拡張スロットとの間に接続されるセレクタ／デコーダと、第１のＣＰＵの特定の前記ポートの所定数のレーンをアップストリームポートに接続し、ダウンストリームポートを各セレクタ／デコーダに接続するスイッチと、各セレクタ／デコーダに、レーン単位での接続切り替えが可能なように接続される汎用入出力手段とを備える情報処理装置の縮退プログラムであって、
前記汎用入出力手段に、前記第２のＣＰＵに障害が発生した場合、前記セレクタ／デコーダの接続を切り替えることにより、第２のＣＰＵに接続されている前記拡張スロットを前記第１のＣＰＵに接続する処理を実行させる
ことを特徴とする縮退プログラム。
【００８２】
（付記１４）
前記拡張スロットは、所定の優先度が設定され、
前記汎用入出力手段に、切り替えの結果、前記第１のＣＰＵのリソースが不足する場合は、前記優先度の低い順に、前記第１のＣＰＵに接続されている前記拡張スロットを切り離す処理を実行させる
ことを特徴とする付記１３に記載の縮退プログラム。
【００８３】
（付記１５）
前記優先度は、前記拡張スロットに接続されている拡張カードの帯域の大きさに基づいて設定される
ことを特徴とする付記１４に記載の縮退プログラム。
【００８４】
（付記１６）
前記汎用入出力手段に、前記セレクタ／デコーダの接続を切り替える際、各拡張スロットに対し切り替えるレーン数を予め設定した構成テーブルに基づいて、切り替えるレーン数を決定する処理を実行させる
ことを特徴とする付記１３から付記１５の何れか１項に記載の縮退プログラム。
【００８５】
（付記１７）
前記構成テーブルにおいて設定されるレーン数は、前記拡張スロットに挿入されている拡張カードの機能を維持できる最低限のレーン数である
ことを特徴とする付記１６に記載の縮退プログラム。
【００８６】
（付記１８）
前記スイッチに、前記セレクタ／デコーダの接続が切り替わった際、前記ダウンストリームポートのジェネレーションをダウングレードする処理を実行させる
ことを特徴とする付記１３から付記１５の何れか１項に記載の縮退プログラム。
【符号の説明】
【００８７】
１０：ＰＣＩｅポート
１１：システムＩ／Ｏコントローラ
１２：ＰＣＩｅスイッチ
１３：メインメモリ
１４：ＰＣＩｅ拡張スロット
１５：セレクタ／デコーダ
１６：汎用入出力手段
１７：高速インターコネクトバス
１８：システムＩ／Ｏバス
１００：情報処理装置
５０１：ＣＰＵ
５０２：主記憶部
５０３：通信部
５０４：入出力インタフェース部
５０５：入力装置
５０６：出力装置
５０７：記憶装置
５０８：システムバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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