(57)【要約】【課題】回路規模が小さく、かつ、低速動作可能なレベルシフト回路を提供すること。【解決手段】Ｐ型ＭＯＳトランジスタＴｒ０１１は制御信号Ｃ１１にしたがって動作し、Ｎ型ＭＯＳトランジスタＴｒ０１２は制御信号Ｃ１２にしたがって動作する。制御信号Ｃ１１とＣ１２はＰ型ＭＯＳトランジスタＴｒ０１１とＮ型ＭＯＳトランジスタＴｒ０１２が同時にオンしないような制御信号される。制御信号Ｃ１２は入力信号Ｄ１＿ｉと制御信号Ｃ１３とを入力とする論理回路０１１にて生成される。出力端子には寄生容量にて構成された容量Ｃｐが付加され、容量Ｃｐにて出力信号レベルを保持する。電流源１１３は容量Ｃｐが電源Ｐ０１の電位を保つよう電荷を供給する。【選択図】図１
2014053652.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位と基準電位との２つの電位を有する入力信号を、前記第１の電位とは異なる第３の電位と前記基準電位との２つの電位を有する出力信号にレベル変換するレベルシフト回路であって、
ソース端子が前記第３の電位を有する電源に接続された第１のＭＯＳトランジスタと、
ソース端子が前記第１の電位を有する電源に接続され、かつ、前記第１のＭＯＳトランジスタとは相補的な極性を有する第２のＭＯＳトランジスタと、を含み、
前記第１のＭＯＳトランジスタのドレイン端子と前記第２のＭＯＳトランジスタのドレイン端子が接続されており、
前記第１のＭＯＳトランジスタは、第１の制御信号にしたがって動作し、
前記第２のＭＯＳトランジスタは、第２の制御信号にしたがって動作し、
前記第２の制御信号は、レベルシフトされる入力信号に応じて生成され、
前記第１の制御信号と前記第２の制御信号は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが同時にオンしないよう制御された信号であり、
前記ドレイン同士の接続点に付加された容量に対して、前記第３の電位と第１の電位とに充放電を行うことによって、前記入力信号をレベル変換する回路であって、
前記ドレイン同士の接続点に付加された容量に対して充電された前記第３の電位を保つよう、前記ドレイン同士の接続点に電流源が接続されていることを特徴とするレベルシフト回路。
【請求項２】
前記容量は、回路の寄生容量から成ることを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記電流源からの電流供給量は、前記容量の電荷損失を補う電流量であることを特徴とする請求項１または請求項２に記載のレベルシフト回路。
【請求項４】
前記電流源からの電流供給をするか否かを切り替え可能であることを特徴とする請求項１，２又は３に記載のレベルシフト回路。
【請求項５】
前記第２の制御信号が、前記入力信号と第３の制御信号とを入力とする論理演算回路によって生成されることを特徴とする請求項１乃至４のいずれかに記載のレベルシフト回路。
【請求項６】
請求項１乃至５のいずれかに記載のレベルシフト回路を信号のレベル変換に用いたことを特徴とするデジタル−アナログ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路及びそれを用いたデジタル−アナログ変換器に関し、より詳細には、回路内部の電源の電位が異なっていても、安定してレベルシフト動作を行うことが可能な、信号レベルを変換するレベルシフト回路及びそれを用いたデジタル−アナログ変換器に関する。
【背景技術】
【０００２】
デジタル−アナログ変換器では、低消費電力化のために、デジタル回路をアナログ回路よりもより低い電源電圧で動作させることが一般的である。そのため、低電圧のデジタル信号をアナログ回路に引き渡す際、レベルシフト回路が必要となる。
図５は、レベルシフタ回路を搭載したデジタル−アナログ変換器の構成図である。このデジタル−アナログ変換器は、デジタル回路０３０とレベルシフト回路０１０とデジタル−アナログ変換部０２０と制御信号生成回路０４０とを備えている。レベルシフト回路は、複数ビットの信号に対し、１ビット当たり１つずつ備えている。デジタル回路０３０の電源は、第３の電位ＶＰ０３を有する電源Ｐ０３とグランドレベルＶＰ０２を有する第４の電源Ｐ０４とから供給されており、デジタル−アナログ変換部０２０の電源は、第３の電位ＶＰ０３よりも高い電位ＶＰ０１を有する第１の電源ＶＰ０１とグランドレベルＶＰ０２を有する第２の電源Ｐ０２とから供給されている。
【０００３】
デジタル回路０３０は、デジタル入力信号に演算処理を施し、複数のビット信号Ｄ１＿ｉ（ｉ＝１〜Ｎ）を出力する。複数のビット信号Ｄ１＿ｉは、“Ｌ”レベルがグランドレベルＶＰ０２、“Ｈ”レベルが第３の電位ＶＰ０３のレベルとなっている。複数のビット信号Ｄ１＿ｉは、それぞれのビット信号に備えられたレベルシフト回路０１０を介して、“Ｌ”レベルは、グランドレベルＶＰ０２のまま、“Ｈ”レベルは、第１の電位ＶＰ０１にレベル変換された信号Ｄ２＿ｉ（ｉ＝１〜Ｎ）に変換される。信号Ｄ２＿ｉ（ｉ＝１〜Ｎ）は、デジタル−アナログ変換部０２０にてアナログ変換され、アナログ信号が出力される。図示されていないが、デジタル−アナログ変換部０２０は、サンプルホールド回路であり、信号Ｄ２＿ｉに応じた参照電圧をサンプリングすることで信号をアナログ変換し、アナログ変換された信号をホールドするという動作が交互に周期的に行われる。したがって、サンプリング動作を行うサンプリング期間にのみレベル変換された信号Ｄ２＿ｉが必要とされる。制御信号生成回路０４０は、サンプリング期間に信号Ｄ２＿ｉをレベルシフト回路０１０から出力できるよう、レベルシフト回路に必要な制御信号を生成する。
【０００４】
レベルシフト回路の従来技術としては、例えば、特許文献１に記載されたようなダイナミックサンプリング回路を使用したものがある。
図６は、特許文献１に記載のレベルシフト回路を説明するための回路構成図である。レベルシフト部０１２とＮＯＲゲート０１１とで構成されており、レベルシフト部０１２が、特許文献１に記載のレベルシフト回路を示している。
【０００５】
レベルシフト部０１２は、Ｐ型のＭＯＳトランジスタＴｒ０１１とＮ型のＭＯＳトランジスタＴｒ０１２とを備えており、Ｐ型のＭＯＳトランジスタＴｒ０１１のソース端子は、第１の電源Ｐ０１に接続され、ドレイン端子は、Ｎ型のＭＯＳトランジスタＴｒ０１２のドレイン端子に接続され、ゲート端子には制御信号Ｃ１１の入力端子に接続されている。Ｎ型のＭＯＳトランジスタＴｒ０１２のソース端子は、第２の電源Ｐ０２に接続され、ゲート端子には制御信号Ｃ１２の入力端子に接続されている。Ｐ型のＭＯＳトランジスタＴｒ０１１及びＮ型のＭＯＳトランジスタＴｒ０１２のドレイン端子が接続された点は、信号Ｄ２＿ｉの出力端子となっており、図６において、信号Ｄ２＿ｉの出力端子に接続された容量Ｃｐは、出力端子の寄生容量を示している。
【０００６】
ＮＯＲゲート０１１には、第３の電源Ｐ０３と第４の電源Ｐ０４が与えられており、デジタル回路からの信号Ｄ１＿ｉと制御信号Ｃ１３が入力され、制御信号Ｃ１２を出力する。入力信号Ｄ１＿ｉと制御信号Ｃ１２の“Ｈ”出力レベルは、第３の電位ＶＰ０３、“Ｌ”出力レベルはグランドレベルＶＰ０２である。なお、第３の電位ＶＰ０３は、グランドレベルＶＰ０２にＮ型のＭＯＳトランジスタＴｒ０１２の閾値電圧Ｖｔｈｎを加えた電位（ＶＰ０２＋Ｖｔｈｎ）よりも高いものとする。
【０００７】
図７は、図６に示したレベルシフト回路の動作を説明するためのタイミング図である。制御信号Ｃ１１が“Ｌ”レベルのとき、Ｐ型のＭＯＳトランジスタＴｒ０１１がオンし、容量Ｃｐが充電され、出力信号Ｄ２＿ｉのレベルは、第１の電位ＶＰ０１となる。制御信号Ｃ１１が“Ｌ”レベルとなる期間をプリチャージ期間、プリチャージ期間に容量Ｃｐを充電する動作をプリチャージと呼ぶ。次に、制御信号Ｃ１１が“Ｈ”レベルとなる。ここで、制御信号Ｃ１１の“Ｈ”レベルは、第１の電位ＶＰ０１となるよう制御されており、Ｐ型のＭＯＳトランジスタＴｒ０１１がオフし、容量Ｃｐによって出力信号Ｄ２＿ｉのレベルは第１の電位ＶＰ０１のレベルに保持される。
【０００８】
次に、制御信号Ｃ１３が“Ｌ”レベルに変化する。ここで、入力信号Ｄ１＿ｉ＝“Ｈ”のとき、ＮＯＲゲート０１１は、“Ｌ”レベルとなる制御信号Ｃ１２を生成する。このとき、制御信号Ｃ１２の“Ｌ”レベルは、グランドレベルＶＰ０２であり、レベルシフト部０１２のＮ型のＭＯＳトランジスタＴｒ０１２のソースと同じ電位であるため、Ｎ型のＭＯＳトランジスタＴｒ０１２は、オフされた状態であり、出力信号Ｄ２＿ｉのレベルは、容量Ｃｐによって第１の電位ＶＰ０１に保持されたままとなる。一方、入力信号Ｄ１＿ｉ＝“Ｌ”のとき、ＮＯＲゲート０１１は、“Ｈ”レベルとなる制御信号Ｃ１２を生成する。このとき、制御信号Ｃ１２の“Ｈ”レベルは、第３の電位ＶＰ０３であり、グランドレベルＶＰ０２にＮ型のＭＯＳトランジスタＴｒ０１２の閾値電圧Ｖｔｈｎを加えた電位（ＶＰ０２＋Ｖｔｈｎ）よりも高いことから、レベルシフト部０１２において、Ｎ型のＭＯＳトランジスタＴｒ０１２はオン状態となり、容量Ｃｐは放電され、出力信号Ｄ２＿ｉのレベルは、グランドレベルＶＰ０２に変化する。制御信号Ｃ１３が“Ｌ”レベルとなる期間をディスチャージ期間、ディスチャージ期間に容量Ｃｐを放電する動作をディスチャージと呼ぶ。
【０００９】
以上のように、ディスチャージ期間において、入力信号Ｄ１＿ｉが“Ｌ”のとき、出力信号Ｄ２＿ｉのレベルは、グランドレベルＶＰ０２となり、入力信号Ｄ１＿ｉが“Ｈ”のとき、信号Ｄ２＿ｉのレベルは、第１の電位ＶＰ０１となり、入力信号の“Ｈ”レベルがレベル変換される。
上述したように、本デジタル−アナログ変換器の構成例では、デジタル−アナログ変換部０２０は、周期的にサンプリング動作とホールド動作を繰り返しており、レベル変換された信号Ｄ２＿ｉが必要とされるのはサンプリング期間のみであるため、図７に示したように、ディスチャージ期間をサンプリング期間に設けることで、デジタル−アナログ変換部０２０が正常に動作できるようレベル変換された信号Ｄ２＿ｉを出力することが可能である。
【００１０】
他に、レベルシフト回路の従来技術としては、例えば、特許文献２に記載されたようなものがある。この特許文献２に記載のレベルシフト回路は、図６で示した特許文献１に記載のレベルシフト回路において、制御信号Ｃ１１の“Ｌ”レベルが、グランドレベルＶＰ０２よりも高く、第１の電位ＶＰ０１にＰ型のＭＯＳトランジスタＴｒ０１１の閾値電圧Ｖｔｈｐを加えた電位（ＶＰ０１＋Ｖｔｈｐ）よりも低い第４の電源の電位になっている。動作については、上述した特許文献１に記載されたレベルシフト回路と同様である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭５１−９９４３０号公報
【特許文献２】特開２００６−２１１５４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述した特許文献１，２に示された２つの例においては、ディスチャージ期間に出力信号Ｄ２＿ｉに“Ｈ”レベルを出力する際は、Ｐ型のＭＯＳトランジスタＴｒ０１１とＮ型のＭＯＳトランジスタＴｒ０１２が共にオフした状態で、容量Ｃｐに蓄えられた電荷によって“Ｈ”レベルを保持するダイナミック動作を行っている。
そのため、レイアウト上の近隣配線とのカップリング容量による影響で、容量Ｃｐで保持している電荷損失が発生し、出力信号Ｄ２＿ｉの電位が下がる、あるいは、Ｎ型のＭＯＳトランジスタＴｒ０１２のリーク電流によって容量Ｃｐで保持している電荷損失が発生し、出力信号Ｄ２＿ｉの電位が下がるといった現象により“Ｈ”レベルを保持することができずにデータが変化してしまう恐れがある。
【００１３】
特に、デジタル−アナログ変換器においては、デジタル電源ノイズによってＳ／Ｎ特性や歪特性などのアナログ特性が劣化することを避けるために、同じグランドレベルＶＰ０２を有する第２の電源Ｐ０２と第４の電源Ｐ０４とを異なるピンから供給する、あるいは、異なる配線で供給することが一般的である。このように、第２の電源Ｐ０２と第４の電源Ｐ０４を異なる経路で供給した場合、回路内部で第２の電源Ｐ０２と第４の電源Ｐ０４を完全に同電位に保つことはほぼ不可能であり、瞬間的に第４の電源Ｐ０４の電位が第２の電源Ｐ０２の電位に対して高くなる現象が頻発する。ここで、レベルシフト部０１２において上記ダイナミック動作期間中は、Ｎ型のＭＯＳトランジスタＴｒ０１２のゲート端子は第４の電源Ｐ０４の電位、ソース端子は第２の電源Ｐ０２の電位であるため、第４の電源Ｐ０４の電位が第２の電源Ｐ０２の電位に対して高くなるとＮ型のＭＯＳトランジスタＴｒ０１２が弱くオンする状態となり、容量Ｃｐに蓄えられた電荷が放電されるため、出力信号Ｄ２＿ｉは、“Ｈ”レベルを保持することができずにデータが変化してしまうという問題がある。
【００１４】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、回路内部の電源の電位が異なっていても、安定してレベルシフト動作を行うことが可能であり、しかも回路構成が簡単かつ小面積かつ低消費電力なレベルシフト回路及びそれを用いたデジタル−アナログ変換器を提供することにある。
【課題を解決するための手段】
【００１５】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ソース端子が第１の電位を有する第１の電源（例えば、図１に示すＰ１１）に接続された第１のＭＯＳトランジスタ（例えば、図１に示すＴｒ１１１）と、ソース端子が第１の電位とは異なる第２の電位を有する第２の電源（例えば、図１に示すＰ１２）に接続され、かつ、前記第１のＭＯＳトランジスタとは相補的な極性を有する第２のＭＯＳトランジスタ（例えば、図１に示すＴｒ１１２）とを含み、前記第１のＭＯＳトランジスタのドレイン端子と前記第２のＭＯＳトランジスタのドレイン端子が出力端子に接続されており、前記出力端子に付加された容量（例えば、図１に示すＣｐ）に対して、前記第１の電位と第２の電位とによる充放電を行うことによって、入力信号をレベル変換する回路であって、前記入力信号は第３の電位と前記第２の電位との２値を有し、前記第１のＭＯＳトランジスタは第１の制御信号（例えば、図１に示すＣ１１）にしたがって動作し、前記第２のＭＯＳトランジスタは第２の制御信号（例えば、図１に示すＣ１２）にしたがって動作し、前記第２の制御信号はレベルシフトされる入力信号（例えば、図１に示すＤ１＿ｉ）に応じて生成され、前記第１の制御信号と前記第２の制御信号は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが同時にオンしないよう制御された信号であって、出力端子に付加された容量によって前記第１の電位を保持している場合に保持動作を補助するよう出力端子に電流源が接続されていることを特徴とする。
【００１６】
また、請求項２に記載の発明は、前記容量が回路の寄生容量にて構成されていることを特徴とする。
また、請求項３に記載の発明は、前記電流源の電流供給量が前記容量における電荷損失を補う程度の微小な電流であることを特徴とする。
また、請求項４に記載の発明は、前記電流源からの電流供給をするか否かを切り替え可能な機構を備えていることを特徴とする。
【００１７】
また、請求項５に記載の発明は、入力信号と第３の制御信号とを入力とする論理演算回路によって生成されることを特徴とする。
また、請求項６に記載の発明は、請求項１乃至５のいずれかの記載のレベルシフト回路を用いていることを特徴とするデジタル−アナログ変換器である。
【発明の効果】
【００１８】
本発明によれば、回路構成が簡単かつ小面積かつ低消費電力で低速動作可能なレベルシフト回路を提供することが可能である。すなわち、本発明の構成によれば、第１の制御信号により第１のＭＯＳトランジスタがオンされているとき、出力端子に付加された容量に対して第１の電位による充電が行われ、第１の電位が出力される。その後、第１のＭＯＳトランジスタがオフになり、出力端子は第１の電位を保持する。次に、入力信号に応じて生成された第２の制御信号により、第２のＭＯＳトランジスタがオンされた場合は、出力端子に付加された容量は放電され、第２の電位が出力される。一方、第２の制御信号により、第２のＭＯＳトランジスタがオンされない場合は、出力端子に付加された容量に保持された電荷と電流源からの電荷供給によって第１の電位を引き続き保持する。
【００１９】
本発明の構成においては、この保持動作のとき、出力端子に付加された電流源によって電荷を供給することで、電荷損失を避けることが可能である。すなわち、本発明では、電流源を付加することによって、ダイナミックサンプリング回路をスタティック化している。
したがって、回路内部の電源の電位が異なる場合や、ＭＯＳトランジスタのリーク電流が多い場合、あるいは、低速動作時においても安定してレベルシフト動作を行うことが可能であり、かつ、近隣のレイアウト配線に対するカップリング容量による影響を低減することが可能である。
【００２０】
また、本発明の構成においては、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタが同時にオンすることがなく、かつ、電流源に必要とされる電流は主にリーク電流を補う程度の微小な電流であるため、貫通電流がほぼ発生することなく、消費電流を抑制することが可能である。
また、本発明の構成は、電流源を付加するだけで、その他の素子を付加することもＭＯＳトランジスタのサイズを大きくすることもなく実現することができるので、回路を大規模化、複雑化することもなく、小面積で実現することが可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るレベルシフト回路の第１実施形態を説明するための回路構成図である。
【図２】図１に示した第１実施形態によるレベルシフト回路のレベルシフト動作を示したタイミング図である。
【図３】本発明に係るレベルシフト回路の第２実施形態を説明するための回路構成図である。
【図４】図３に示した第２実施形態によるレベルシフト回路のレベルシフト動作を示したタイミング図である。
【図５】レベルシフタ回路を搭載したデジタル−アナログ変換器の構成図である。
【図６】特許文献１に記載のレベルシフト回路を説明するための回路構成図である。
【図７】図６に示したレベルシフト回路の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の各実施形態について説明する。  
（第１実施形態）
本発明の第１実施形態のレベルシフト回路及びこれを適用したデジタル−アナログ変換器について説明する。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。
【００２３】
＜回路構成＞
図１は、本発明に係るレベルシフト回路の第１実施形態を説明するための回路構成図であり、このような第１実施形態のレベルシフト回路を適用したデジタル−アナログ変換器は、図５に示したデジタル−アナログ変換器０００において、レベルシフト回路０１０を図１で示したレベルシフト回路１１０に置き換えた構成となる。
【００２４】
第１実施形態のレベルシフト回路を適用したデジタル−アナログ変換器は、デジタル回路０３０とレベルシフト回路１１０とデジタル−アナログ変換部０２０と制御信号生成回路０４０とを備えている。デジタル回路０３０は、デジタル信号入力端子と複数ビットの信号Ｄ１＿ｉ（ｉ＝１〜Ｎ）を出力する端子を備え、レベルシフト回路１１０は、複数ビットの信号Ｄ１＿ｉに対し、１ビット当たり１つずつ備えている。デジタル−アナログ変換部０２０は、複数のレベルシフト回路１１０から出力される複数ビットの信号Ｄ２＿ｉ（ｉ＝１〜Ｎ）を入力する端子と、アナログ信号を出力する端子を備えている。図示されていないが、デジタル−アナログ変換部０２０は、サンプルホールド回路で構成される。デジタル回路０３０の電源は、第３の電位ＶＰ０３を有する電源Ｐ０３とグランドレベルＶＰ０２を有する第４の電源Ｐ０４とから供給され、デジタル−アナログ変換部０２０と制御信号生成回路０４０の電源は、第３の電位ＶＰ０３よりも高い電位ＶＰ０１を有する第１の電源ＶＰ０１とグランドレベルＶＰ０２を有する第２の電源Ｐ０２とから供給されている。制御信号生成回路０４０から出力される制御信号Ｃ１１、Ｃ１３は、複数のレベルシフト回路１１０に入力される。
【００２５】
次に、レベルシフト回路１１０について、図１に示した回路図を用いて説明する。レベルシフト回路１１０は、レベルシフト部１１２とＮＯＲゲート０１１とで構成される。
レベルシフト部１１２は、Ｐ型のＭＯＳトランジスタＴｒ０１１とＮ型のＭＯＳトランジスタＴｒ０１２とを備えており、Ｐ型のＭＯＳトランジスタＴｒ０１１のソース端子は、第１の電源Ｐ０１に接続され、ドレイン端子は、Ｎ型のＭＯＳトランジスタＴｒ０１２のドレイン端子に接続され、ゲート端子には制御信号Ｃ１１の入力端子に接続されている。Ｎ型のＭＯＳトランジスタＴｒ０１２のソース端子は、第２の電源Ｐ０２に接続され、ゲート端子には制御信号Ｃ１２の入力端子に接続されている。Ｐ型のＭＯＳトランジスタＴｒ０１１とＮ型のＭＯＳトランジスタＴｒ０１２のドレイン端子が接続された点は、信号Ｄ２＿ｉの出力端子となっており、出力端子には電流源１１３が接続され、出力端子に寄生容量Ｃｐが付加されている。電流源に必要とされる電流は容量Ｃｐにおける電荷損失を補う程度の微小な電流（数ｎＡ〜数百ｎＡ程度）とする。
【００２６】
ＮＯＲゲート０１１には、デジタル回路０３０と同じ第３の電源Ｐ０３と第４の電源Ｐ０４とが与えられ、デジタル回路からの信号Ｄ１＿ｉと制御信号Ｃ１３が入力され、制御信号Ｃ１２を出力する。なお、第３の電位ＶＰ０３は、グランドレベルＶＰ０２にＮ型のＭＯＳトランジスタＴｒ０１２の閾値電圧Ｖｔｈｎを加えた電位（ＶＰ０２＋Ｖｔｈｎ）よりも高いものとする。
【００２７】
＜動作＞
次に、デジタル−アナログ変換器の動作について説明する。デジタル回路０３０はデジタル入力信号に演算処理を施し、複数のビット信号Ｄ１＿ｉ（ｉ＝１〜Ｎ）を出力する。複数のビット信号Ｄ１＿ｉは、“Ｌ”レベルがグランドレベルＶＰ０２、“Ｈ”レベルが第３の電位ＶＰ０３のレベルとなっている。複数のビット信号Ｄ１＿ｉは、それぞれのビット信号に備えられたレベルシフト回路１１０を介して、“Ｌ”レベルは、グランドレベルＶＰ０２のまま、“Ｈ”レベルは第１の電位ＶＰ０１にレベル変換された信号Ｄ２＿ｉ（ｉ＝１〜Ｎ）に変換され、デジタル−アナログ変換部０２０に入力される。デジタル−アナログ変換部０２０は、サンプルホールド回路であり、信号Ｄ２＿ｉに応じた参照電圧をサンプリングすることで信号をアナログ変換し、アナログ変換された信号をホールドする、という動作が交互に周期的に行い、アナログ信号を出力する。したがって、サンプリング動作を行うサンプリング期間にのみレベル変換された信号Ｄ２＿ｉが必要とされる。制御信号生成回路０４０は、サンプリング期間に信号Ｄ２＿ｉをレベルシフト回路１１０から出力できるよう、レベルシフト回路に必要な制御信号Ｃ１１、Ｃ１３を生成する。制御信号Ｃ１１の“Ｈ”出力レベルは第１の電位ＶＰ０１、“Ｌ”出力レベルはグランドレベルＶＰ０２である。
【００２８】
図２は、図１に示した第１実施形態によるレベルシフト回路のレベルシフト動作を示したタイミング図である。
まず、制御信号Ｃ１１が“Ｌ”レベルとなりプリチャージ期間が開始する。このとき、Ｐ型のＭＯＳトランジスタＴｒ０１１がオンし、容量Ｃｐが充電され、出力信号Ｄ２＿ｉのレベルは、第１の電位ＶＰ０１となる。次に、制御信号Ｃ１１が“Ｈ”レベルとなりプリチャージ期間が終了すると、Ｐ型のＭＯＳトランジスタＴｒ０１１がオフ状態となり、容量Ｃｐに蓄えられた電荷と電流源１１３からの電荷供給によって出力信号Ｄ２＿ｉのレベルは第１の電位ＶＰ０１のレベルに保持される。
【００２９】
次に、制御信号Ｃ１３が“Ｌ”レベルとなりディスチャージ期間が開始する。ここで、入力信号Ｄ１＿ｉ＝“Ｈ”のとき、ＮＯＲゲート０１１は“Ｌ”レベルとなる制御信号Ｃ１２を生成する。このとき、制御信号Ｃ１２の“Ｌ”レベルは、グランドレベルＶＰ０２であり、レベルシフト部０１２のＮ型のＭＯＳトランジスタＴｒ０１２のソースと同じ電位であるため、Ｎ型のＭＯＳトランジスタＴｒ０１２は、オフされた状態であり、出力信号Ｄ２＿ｉのレベルは、容量Ｃｐに蓄えられた電荷と電流源１１３からの電荷供給によって第１の電位ＶＰ０１に保持されたままとなる。一方、入力信号Ｄ１＿ｉ＝“Ｌ”のとき、ＮＯＲゲート０１１は“Ｈ”レベルとなる制御信号Ｃ１２を生成する。このとき、制御信号Ｃ１２の“Ｈ”レベルは、第３の電位ＶＰ０３であり、グランドレベルＶＰ０２にＮ型のＭＯＳトランジスタＴｒ０１２の閾値電圧Ｖｔｈｎを加えた電位（ＶＰ０２＋Ｖｔｈｎ）よりも高いことから、レベルシフト部０１２において、Ｎ型のＭＯＳトランジスタＴｒ０１２はオン状態となり、容量Ｃｐは放電され、出力信号Ｄ２＿ｉのレベルは、グランドレベルＶＰ０２に変化する。次に、制御信号Ｃ１３が“Ｈ”レベルとなりディスチャージ期間が終了すると、Ｎ型のＭＯＳトランジスタＴｒ０１２はオフ状態となり、出力信号Ｄ２＿ｉのレベルはディスチャージ期間に決定された電位に保持される。
【００３０】
上記プリチャージ期間とディスチャージ期間は周期的に繰り返される。  
上述したように、ディスチャージ期間において、入力信号Ｄ１＿ｉが“Ｌ”のとき、出力信号Ｄ２＿ｉは、グランドレベルＶＰ０２となり、入力信号Ｄ１＿ｉが“Ｈ”のとき、出力信号Ｄ２＿ｉは、第１の電位ＶＰ０１となり、入力信号の“Ｈ”レベルがレベル変換される。
【００３１】
第１実施形態のレベルシフト回路を適用したデジタル−アナログ変換器１１０では、デジタル−アナログ変換部０２０のサンプリング期間をディスチャージ期間に設けることで、正常にデジタル−アナログ変換動作をさせることが可能となっている。
本実施形態においては、ディスチャージ期間中に“Ｈ”レベルを保持する際、出力端子に付加された電流源によって電荷を供給することで、電荷損失を避けることが可能である。
したがって、回路内部の電源の電位が異なる場合や、ＭＯＳトランジスタのリーク電流が多い場合、あるいは、低速動作時においても安定してレベルシフト動作を行うことが可能であり、かつ、近隣のレイアウト配線に対するカップリング容量による影響を低減することが可能である。
【００３２】
また、本実施形態においては、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタが同時にオンすることがなく、かつ、電流源に必要とされる電流が微小な電流であるため、貫通電流がほぼ発生することなく、消費電流を抑制することが可能である。
また、本実施形態は、電流源を付加するだけで、その他の素子を付加することもＭＯＳトランジスタのサイズを大きくすることもなく実現することができるので、回路を大規模化、複雑化することもなく、小面積で実現することが可能である。
なお、本実施形態において、電流源１１３に必要とされる電流は容量Ｃｐにおける電荷損失を補う程度の微小な電流であり、回路構成に応じて最適化することが望ましい。
【００３３】
また、本実施形態において、電流源１１３の構成については、抵抗素子やカレントミラー回路など、必要な電流を供給できる回路であれば、その方法は問わない。
また、本実施形態において、制御信号Ｃ１１の“Ｌ”レベルについては、Ｐ型のＭＯＳトランジスタＴｒ０１１がオンするレベルであれば、グランドレベルＶＰ０２でなくてもよい。
【００３４】
また、本実施形態において、制御信号Ｃ１３の“Ｈ”レベルについては、ＭＯＳトランジスタのゲート耐圧の許す範囲内であれば第３の電位ＶＰ０３より高い電位であってもよい。
また、電流源１１３については、制御信号Ｃ１２が“Ｈ”レベルのとき、すなわち、ディスチャージ期間中にＮ型のＭＯＳトランジスタをオンする際に、電流供給を停止するような機構を設けてもよい。このような形態によれば、貫通電流を完全に停止することが可能となり、より低消費電力なレベルシフト回路を実現することが可能である。
【００３５】
また、本実施形態において、制御信号Ｃ１２についてはＮＯＲゲートを用いて生成しているが、同様のレベルシフト動作を可能にする制御信号を生成できる回路であれば、その方法は問わない。
また、本実施形態は、ディスチャージ期間のみにレベル変換された信号を得られるような構成であるが、必要に応じてラッチ回路などタイミング調整するような回路を後段に設けて使用してもよい。
【００３６】
（第２実施形態）
本発明の第２実施形態のレベルシフト回路及びこれを適用したデジタル−アナログ変換器について説明する。本明細書では、図面において、先に説明した図面に示した構成と同様の構成については全て同様の符号を付し、その説明を一部略すものとする。
＜回路構成＞
図３は、本発明に係るレベルシフト回路の第２実施形態を説明するための回路構成図であり、このような第２実施形態のレベルシフト回路を適用したデジタル−アナログ変換器の構成は、第１実施形態で説明したデジタル−アナログ変換器とほぼ同様である。このため、レベルシフト回路２１０の構成だけを図３に図示し、デジタル−アナログ変換器全体の構成については図示を略し、相違点についてのみ説明することとする。
【００３７】
第２実施形態のレベルシフト回路を適用したデジタル−アナログ変換器と第１実施形態のレベルシフト回路を適用したデジタル−アナログ変換器との相違は、レベルシフト回路１１０がレベルシフト回路２１０となり、デジタル−アナログ変換部０２０がデジタル−アナログ変換部２２０となり、第１の電位ＶＰ０１がＶＰ２１となり、グランドレベルＶＰ０２が第２の電位ＶＰ２２となり、第３の電位ＶＰ０３がグランドレベルＶＰ２３となり、第１の電位を有する電源がＰ２１となり、第２の電位を有する電源がＰ２２とＰ２４となり、第３の電位を有する電源がＰ２３となり、第１の電位ＶＰ２１がグランドレベルより低い負電位となり、第２の電位ＶＰ２２がグランドレベルより高い正電位となり、複数ビットの信号Ｄ１＿ｉの“Ｈ”レベルは第２の電位ＶＰ２２となり、“Ｌ”レベルはグランドレベルＶＰ２３となり、複数ビットの信号Ｄ２＿ｉの“Ｈ”レベルは第２の電位ＶＰ２２となり、“Ｌ”レベルは第１の電位ＶＰ２１となり、デジタル−アナログ変換部２２０が負の電位に対してサンプリングを行う回路である、という点である。
したがって、本実施形態のレベルシフト回路は、複数のビット信号Ｄ１＿ｉの“Ｈ”レベルは第２の電位ＶＰ２２のまま出力し、“Ｌ”レベルを第１の電位ＶＰ０１にダウンシフトして出力する。
【００３８】
次に、図３に示した回路を用いて第２実施形態のレベルシフト回路について説明する。レベルシフト回路は、レベルシフト部２１２とＮＡＮＤゲート２１１とで構成される。
レベルシフト部２１２は、Ｎ型のＭＯＳトランジスタＴｒ２１１とＰ型のＭＯＳトランジスタＴｒ２１２とを備えており、Ｎ型のＭＯＳトランジスタＴｒ２１１のソース端子は、第１の電位ＶＰ２１を有する電源Ｐ２１に接続され、ドレイン端子は、Ｐ型のＭＯＳトランジスタＴｒ２１２のドレイン端子に接続され、ゲート端子には制御信号Ｃ２１の入力端子に接続されている。Ｐ型のＭＯＳトランジスタＴｒ２１２のソース端子は、第２の電位ＶＰ２２を有する第２の電源Ｐ２２に接続され、ゲート端子には制御信号Ｃ２２の入力端子に接続されている。Ｎ型のＭＯＳトランジスタＴｒ２１１とＰ型のＭＯＳトランジスタＴｒ２１２のドレイン端子が接続された点は、信号Ｄ２＿ｉの出力端子となっており、出力端子には電流源２１３が接続され、出力端子に寄生容量Ｃｐが付加されている。電流源に必要とされる電流は容量Ｃｐにおける電荷損失を補う程度の微小な電流（数ｎＡ〜数百ｎＡ程度）とする。制御信号Ｃ２１の“Ｌ”出力レベルは、第１の電位ＶＰ２１、“Ｈ”出力レベルは、第２の電位ＶＰ２２である。
【００３９】
ＮＡＮＤゲート２１１には、グランドレベルＶＰ２３を有する第３の電源Ｐ２３と第２の電位ＶＰ２２を有する第４の電源Ｐ２４とが与えられ、デジタル回路からの信号Ｄ１＿ｉと制御信号Ｃ２３が入力され、制御信号Ｃ２２を出力する。入力信号Ｄ１＿ｉと制御信号Ｃ２２の“Ｌ”出力レベルは、グランドレベルＶＰ２３、“Ｈ”出力レベルは第２の電位ＶＰ２２である。なお、グランドレベルＶＰ２３は、第２の電位ＶＰ２２にＰ型のＭＯＳトランジスタＴｒ２１２の閾値電圧Ｖｔｈｐを加えた電位（ＶＰ２２＋Ｖｔｈｐ）よりも低いものとする。
【００４０】
＜動作＞
図４は、図３に示した第２実施形態によるレベルシフト回路のレベルシフト動作を示したタイミング図である。
まず、制御信号Ｃ２１が“Ｈ”レベルとなりプリチャージ期間が開始する。このとき、Ｎ型のＭＯＳトランジスタＴｒ２１１がオンし、容量Ｃｐが充電され、出力信号Ｄ２＿ｉのレベルは第１の電位ＶＰ２１となる。次に、制御信号Ｃ２１が“Ｌ”レベルとなりプリチャージ期間が終了すると、Ｎ型のＭＯＳトランジスタＴｒ２１１がオフ状態となり、容量Ｃｐに蓄えられた電荷と電流源２１３からの電荷供給によって出力信号Ｄ２＿ｉのレベルは第１の電位ＶＰ２１のレベルに保持される。
【００４１】
次に、制御信号Ｃ２３が“Ｈ”レベルとなりディスチャージ期間が開始する。ここで、入力信号Ｄ１＿ｉ＝“Ｌ”のとき、ＮＡＮＤゲート２１１は、“Ｈ”レベルとなる制御信号Ｃ２２を生成する。このとき、制御信号Ｃ２２の“Ｈ”レベルは、第２の電位ＶＰ２２であり、レベルシフト部２１２のＰ型のＭＯＳトランジスタＴｒ２１２のソースと同じ電位であるため、Ｐ型のＭＯＳトランジスタＴｒ２１２は、オフされた状態であり、出力信号Ｄ２＿ｉのレベルは、容量Ｃｐに蓄えられた電荷と電流源２１３からの電荷供給によって第１の電位ＶＰ２１に保持されたままとなる。一方、入力信号Ｄ１＿ｉ＝“Ｈ”のとき、ＮＡＮＤゲート２１１は、“Ｌ”レベルとなる制御信号Ｃ２２を生成する。このとき、制御信号Ｃ２２の“Ｌ”レベルは、グランドレベルＶＰ２３であり、第２の電位ＶＰ２２にＰ型のＭＯＳトランジスタＴｒ２１２の閾値電圧Ｖｔｈｐを加えた電位（ＶＰ２２＋Ｖｔｈｐ）よりも低いことから、レベルシフト部２１２において、Ｐ型のＭＯＳトランジスタＴｒ２１２はオン状態となり、容量Ｃｐは放電され、出力信号Ｄ２＿ｉのレベルは、第２の電位ＶＰ２２に変化する。次に、制御信号Ｃ２３が“Ｈ”レベルとなりディスチャージ期間が終了すると、Ｐ型のＭＯＳトランジスタＴｒ２１２はオフ状態となり、出力信号Ｄ２＿ｉのレベルはディスチャージ期間に決定された電位に保持される。
【００４２】
上記プリチャージ期間とディスチャージ期間は周期的に繰り返される。  
上述したように、ディスチャージ期間において、入力信号Ｄ１＿ｉが“Ｈ”のとき、出力信号Ｄ２＿ｉは、第２の電位ＶＰ２２となり、入力信号Ｄ１＿ｉが“Ｌ”のとき、信号Ｄ２＿ｉは、第１の電位ＶＰ２１となり、入力信号の“Ｌ”レベルがレベル変換される。
本実施形態においては、ディスチャージ期間中に“Ｌ”レベルを保持する際、出力端子に付加された電流源によって電荷を供給することで、電荷損失を避けることが可能である。
したがって、回路内部の電源の電位が異なる場合や、ＭＯＳトランジスタのリーク電流が多い場合、あるいは、低速動作時においても安定してレベルシフト動作を行うことが可能であり、かつ、近隣のレイアウト配線に対するカップリング容量による影響を低減することが可能である。
【００４３】
また、本実施形態においては、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタが同時にオンすることがなく、かつ、電流源に必要とされる電流は微小な電流であるため、貫通電流がほぼ発生することなく、消費電流を抑制することが可能である。
また、本実施形態は、電流源を付加するだけで、その他の素子を付加することもＭＯＳトランジスタのサイズを大きくすることもなく実現することができるので、回路を大規模化、複雑化することもなく、小面積で実現することが可能である。
なお、本実施形態において、電流源２１３に必要とされる電流は容量Ｃｐにおける電荷損失を補う程度の微小な電流であり、回路構成に応じて最適化することが望ましい。
【００４４】
また、本実施形態において、電流源２１３の構成については、抵抗素子やカレントミラー回路など、必要な電流を供給できる回路であれば、その方法は問わない。
また、本実施形態において、制御信号Ｃ２１の“Ｈ”レベルについては、Ｎ型のＭＯＳトランジスタＴｒ２１１がオフするレベルであれば、第２の電位ＶＰ２２でなくてもよい。
また、本実施形態において、制御信号Ｃ２３の“Ｌ”レベルについては、ＭＯＳトランジスタのゲート耐圧の許す範囲内であればグランドレベルＶＰ２３より低い電位であってもよい。
【００４５】
また、電流源２１３については、制御信号Ｃ２２が“Ｌ”レベルのとき、すなわち、ディスチャージ期間中にＰ型のＭＯＳトランジスタをオンする際に、電流供給を停止するような機構を設けてもよい。このような形態によれば、貫通電流を完全に停止することが可能となり、より低消費電力なレベルシフト回路を実現することが可能である。
また、本実施形態において、制御信号Ｃ２２についてはＮＡＮＤゲートを用いて生成しているが、同様のレベルシフト動作を可能にする制御信号を生成できる回路であれば、その方法は問わない。
また、本実施形態は、ディスチャージ期間のみにレベル変換された信号を得られるような構成であるが、必要に応じてラッチ回路などタイミング調整するような回路を後段に設けて使用してもよい。
【産業上の利用可能性】
【００４６】
本発明は、デジタル−アナログ変換器、アナログ−デジタル変換器、ＣＯＤＥＣ、ＤＳＰ、サンプルレートコンバータ、表示素子を駆動する回路など、信号レベルを変換する必要性のある、あらゆる回路に使用することができる。例えば、デジタル−アナログ変換器では低消費電力化のために、デジタル回路をアナログ回路よりもより低い電源電圧で動作させることが一般的であるため、低電圧のデジタル信号をアナログ回路に引き渡す際、レベルシフト回路が必要となる。また、アナログ−デジタル変換器、ＣＯＤＥＣ、ＤＳＰ，サンプルレートコンバータ、表示素子駆動回路などは、低消費電力化のために信号処理などを行うコア回路部を２Ｖ以下の低電圧で動作させ、外部とのインターフェースとなる部のみ３〜１０Ｖの高電圧で動作させることが一般的であるため、レベルシフト回路が必要となる。
【符号の説明】
【００４７】
０００  デジタル−アナログ変換器
０２０、２２０  デジタル−アナログ変換部
０３０  デジタル回路
０４０  制御信号生成回路
０１０、１１０、２１０  レベルシフト回路
０１１、２１１  論理演算回路
０１２、１１２、２１２  レベルシフト部
Ｔｒ０１１、Ｔｒ２１１  第１のＭＯＳトランジスタ
Ｔｒ０１２、Ｔｒ２１２  第２のＭＯＳトランジスタ
ＶＰ０１、ＶＰ２１  第１の電位
ＶＰ０２、ＶＰ２３  グランドレベル
ＶＰ０３  第３の電位
ＶＰ２２  第２の電位
Ｐ０１、Ｐ２１  第１の電位を有する電源
Ｐ０２、Ｐ２３  グランドレベルを有する電源
Ｐ０３    第３の電位を有する電源
Ｐ２２    第２の電位を有する電源
Ｃｐ      負荷容量
１１３、２２３  電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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