(57)【要約】【課題】メモリセル面積の縮小を図りつつセルキャパシタンスの最大化を図る。【解決手段】Ｘ'方向に延在する活性領域２０４と、活性領域２０４の重心点から見てＸ方向の両側にそれぞれ配置されたワードトレンチの内部に設けられ、Ｙ方向に延在する第１及び第２のワード線４３ａ，４３ｂと、重心点Ｐを内包するビット線コンタクトプラグ５６に接続されＸ'方向と平行な部分とＸ''方向と平行な部分とが交互に繰り返し配置されてなるジグザグパターンであるビット線７４と、ワード線４３ａと第１の短辺ＳＳ１との間の活性領域上に配置された第１のストレージノードコンタクトプラグ１０９ａと、ワード線４３ｂと第２の短辺ＳＳ２との間の活性領域上に配置された第２のストレージノードコンタクトプラグ１０９ｂと、第１及び第２のストレージノードコンタクトプラグ１０９ａ，１０９ｂの上端にそれぞれ接して設けられた第１及び第２のストレージ素子とを備える。【選択図】図２
2014150195.tif 000002
【特許請求の範囲】
【請求項１】
互いに対向し長辺方向に延伸する第１及び第２の長辺と、互いに対向し短辺方向に延伸する第１及び第２の短辺とにより区画された長方形領域内に配置されたメモリセルを備え、
前記メモリセルは、
前記長方形領域の２本の対角線の交点である重心点を内包し、前記長辺方向と第１の角度をなす第１の方向に延在する活性領域と、
前記重心点から見て前記長辺方向の両側にそれぞれ配置され、前記短辺方向に延在する第１及び第２のワードトレンチと、
前記第１のワードトレンチの少なくとも一部を覆う第１のゲート絶縁膜を介して前記第１のワードトレンチの内部に設けられ、前記短辺方向に延在する第１のワード線と、
前記第２のワードトレンチの少なくとも一部を覆う第２のゲート絶縁膜を介して前記第２のワードトレンチの内部に設けられ、前記短辺方向に延在する第２のワード線と、
前記重心点を内包するビット線コンタクトプラグと、
前記ビット線コンタクトプラグに接続され、前記長辺方向に延在するビット線と、
前記第１のワード線と前記第１の長辺との間の活性領域上に配置された第１のストレージノードコンタクトプラグと、
前記第２のワード線と前記第２の長辺との間の活性領域上に配置された第２のストレージノードコンタクトプラグと、
前記第１のストレージノードコンタクトプラグの上端に接して設けられた第１のストレージ素子と、
前記第２のストレージノードコンタクトプラグの上端に接して設けられた第２のストレージ素子とを備え、
前記ビット線は、前記第１の方向と平行に配置された第１の部分と、前記短辺方向と第２の角度をなす第２の方向と平行に配置された第２の部分とを有し、前記第１の部分と前記第２の部分が交互に繰り返し配置されていることを特徴とする半導体装置。
【請求項２】
前記第１のストレージノードコンタクトプラグは、前記第１のワード線と平面視にて重なる部分を有し、
前記第２のストレージノードコンタクトプラグは、前記第２のワード線と平面視にて重なる部分を有する、請求項１に記載の半導体装置。
【請求項３】
前記第１のストレージノードコンタクトプラグの上端面の中心点は、前記第１のストレージノードコンタクトプラグの下端面の中心点よりも前記第１のワード線に近づく方向にオフセットされており、
前記第２のストレージノードコンタクトプラグの上端面の中心点は、前記第２のストレージノードコンタクトプラグの下端面の中心点よりも前記第２のワード線に近づく方向にオフセットされている、請求項２に記載の半導体装置。
【請求項４】
前記活性領域、前記第１及び第２のワードトレンチ、前記ビット線コンタクトプラグ、前記ビット線、前記第１及び第２のストレージノードコンタクトプラグ及び前記第１及び第２のストレージ素子は、前記重心点から見て点対称な位置関係を有する、請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の方向と前記第２の方向は前記短辺方向に延在する基準線から見て互いに線対称な関係を有する、請求項４に記載の半導体装置。
【請求項６】
前記第１の角度及び前記第２の角度はともに３０度である、請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記活性領域の両端は前記長方形領域に内包される、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記メモリセルを、前記長辺方向に対して前記第１の長辺の長さの半分のピッチで繰り返し配置し、且つ、前記短辺方向に対して前記第１の短辺の長さの半分のピッチで繰り返し配置してメモリセルアレイを構成する、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記メモリセルアレイに含まれる複数のストレージノードコンタクトプラグ及び複数のストレージ素子の各々は、前記第１の方向に第１のピッチで一直線上に配列され、且つ、前記第２の方向に第２のピッチで一直線上に配列され、前記第１のピッチと前記第２のピッチとが等しい、請求項８に記載の半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板に形成され、周囲を素子分離領域に囲まれてなる複数の島状の活性領域と、
前記複数の活性領域のうち対応する一つの活性領域と交差し、前記半導体基板に形成された複数のワードトレンチと、
前記複数のワードトレンチのうち対応する一つのワードトレンチの内表面の少なくとも一部を覆うゲート絶縁膜を介して前記半導体基板を覆う複数のワード線と、
前記複数のワード線のうち対応する二つのワード線にその両側を挟まれた活性領域の中央部の上方に配置された複数のビット線コンタクトプラグと、
前記複数の活性領域の各々の上方に設けられた複数のストレージノードコンタクトプラグと、
前記複数のビット線コンタクトプラグのうち対応する一つのビット線コンタクトプラグに接して設けられた複数のビット線と、
前記複数のストレージノードコンタクトの対応する一つと平面視で同じ位置にそれぞれ配置された複数のストレージ素子とを備え、
前記複数のストレージノードコンタクトプラグは、前記第１の方向と平行な複数の直線上に配置されると共に、前記第１の方向と異なる第２の方向と平行な複数の直線上に配置されることを特徴とする半導体装置。
【請求項１１】
前記第１の方向と前記第２の方向とのなす角度が６０度であり、前記ワードトレンチが延在する方向と前記第１及び第２の方向の各々がなす角度がそれぞれ６０度である、請求項１０に記載の半導体装置。
【請求項１２】
前記複数のワードトレンチの各々は、前記複数の活性領域のうち対応する一つの活性領域から素子分離領域を跨いで隣接する活性領域に向けて連続して延在し、
前記ワード線は、前記素子分離領域上の前記ワードトレンチ内まで連続して延在する、請求項１０又は１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルレイアウトに関する。
【背景技術】
【０００２】
ＤＲＡＭメモリセルの高集積化に要求に応えるべく種々のメモリセルレイアウトが提案されている。例えば、特許文献１には、ビット線を蛇行させたメモリセルレイアウトが開示されている。また、特許文献２には、メモリセルキャパシタの最密充填レイアウトが開示されている。また、特許文献３には、メモリセルアレイのビット線の一部が周辺回路のゲート電極の一部を兼ねる構成が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−２８７７９４号公報
【特許文献２】特開２０１０−１２９９７２号公報
【特許文献３】特開２０１２−０９９７９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルの高集積化のため、メモリセル面積の縮小を進めると、ワード線抵抗の高抵抗化、アクセストランジスタのオン抵抗の増大、セルキャパシタンスの減少等により、データの読み出し／書き込み速度の低下やデータリテンション特性の悪化が顕在化するという問題がある。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の第１の側面による半導体装置は、互いに対向し長辺方向に延伸する第１及び第２の長辺と、互いに対向し短辺方向に延伸する第１及び第２の短辺とにより区画された長方形領域内に配置されたメモリセルを備え、前記メモリセルは、前記長方形領域の２本の対角線の交点である重心点を内包し、前記長辺方向と第１の角度をなす第１の方向に延在する活性領域と、前記重心点から見て前記長辺方向の両側にそれぞれ配置され、前記短辺方向に延在する第１及び第２のワードトレンチと、前記第１のワードトレンチの少なくとも一部を覆う第１のゲート絶縁膜を介して前記第１のワードトレンチの内部に設けられ、前記短辺方向に延在する第１のワード線と、前記第２のワードトレンチの少なくとも一部を覆う第２のゲート絶縁膜を介して前記第２のワードトレンチの内部に設けられ、前記短辺方向に延在する第２のワード線と、前記重心点を内包するビット線コンタクトプラグと、前記ビット線コンタクトプラグに接続され、前記長辺方向に延在するビット線と、前記第１のワード線と前記第１の長辺との間の活性領域上に配置された第１のストレージノードコンタクトプラグと、前記第２のワード線と前記第２の長辺との間の活性領域上に配置された第２のストレージノードコンタクトプラグと、前記第１のストレージノードコンタクトプラグの上端に接して設けられた第１のストレージ素子と、前記第２のストレージノードコンタクトプラグの上端に接して設けられた第２のストレージ素子とを備え、前記ビット線は、前記第１の方向と平行に配置された第１の部分と、前記短辺方向と第２の角度をなす第２の方向と平行に配置された第２の部分とを有し、前記第１の部分と前記第２の部分が交互に繰り返し配置されていることを特徴とする。
【０００６】
また、本発明の第２の側面による半導体装置は、半導体基板と、前記半導体基板に形成され、周囲を素子分離領域に囲まれてなる複数の島状の活性領域と、前記複数の活性領域のうち対応する一つの活性領域と交差し、前記半導体基板に形成された複数のワードトレンチと、前記複数のワードトレンチのうち対応する一つのワードトレンチの内表面の少なくとも一部を覆うゲート絶縁膜を介して前記半導体基板を覆う複数のワード線と、前記複数のワード線のうち対応する二つのワード線にその両側を挟まれた活性領域の中央部の上方に配置された複数のビット線コンタクトプラグと、前記複数の活性領域の各々の上方に設けられた複数のストレージノードコンタクトプラグと、前記複数のビット線コンタクトプラグのうち対応する一つのビット線コンタクトプラグに接して設けられた複数のビット線と、前記複数のストレージノードコンタクトの対応する一つと平面視で同じ位置にそれぞれ配置された複数のストレージ素子とを備え、前記複数のストレージノードコンタクトプラグは、前記第１の方向と平行な複数の直線上に配置されると共に、前記第１の方向と異なる第２の方向と平行な複数の直線上に配置されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ストレージノードコンタクトパッドを用いることなくストレージ素子を最密配置することができる。したがって、メモリセル面積の縮小、ワード線抵抗の低減に適した材料を埋め込んだゲート構造の採用、ならびにセルキャパシタンスの最大化を図ることができ、これによりＣＯＢ（Capacitor Over Bit-line）構造のメモリセルを実現することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態による半導体装置２００の構成を示す略断面図である。
【図２】半導体装置２００の構成を示す略平面図である。
【図３】半導体装置２００の構成を示す平面レイアウト図である。
【図４】半導体装置２００の活性領域およびビット線のレイアウトを示す略平面図である。半導体装置２００のストレージノードコンタクトプラグ及びストレージ素子のレイアウトを示す略平面図である。
【図５】半導体装置２００の製造方法の一工程を示す図であって、（ａ）はメモリセル領域の平面図、（ｂ）は周辺回路領域の平面図、（ｃ）は（ａ）のＡ−Ａ線に沿った断面図、（ｄ）は（ｂ）のＡ−Ａ線に沿った断面図、（ｅ）は（ａ）のＢ−Ｂ線に沿った断面図、（ｆ）は（ａ）のＣ−Ｃ線に沿った断面図、（ｇ）は（ａ）のＤ−Ｄ線に沿った断面図である（（ａ）〜（ｇ）については以下同様）。
【図６】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図７】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図８】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図９】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１０】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１１】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１２】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１３】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１４】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１５】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１６】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１７】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１８】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図１９】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２０】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２１】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２２】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２３】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２４】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２５】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２６】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２７】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２８】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図２９】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３０】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３１】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３２】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３３】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３４】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３５】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３６】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３７】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３８】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図３９】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４０】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４１】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４２】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４３】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４４】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４５】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４６】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４７】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４８】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図４９】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５０】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５１】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５２】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５３】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５４】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５５】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５６】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【図５７】半導体装置２００の製造方法の一工程を示す平面図ならびに断面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の第１の実施の形態による半導体装置２００の構成を示す略断面図であり、図２は、半導体装置２００の構成を示す略平面図である。なお図１は、図２のＡ−Ａ線に沿った断面を示すものである。本実施形態による半導体装置２００はＤＲＡＭのメモリセルアレイであるが、本発明はＤＲＡＭへの適用に限定されるものではない。
【００１１】
図１及び図２に示すように、半導体装置２００は、半導体基板２０１と、半導体基板２０１に形成された活性領域２０４と、図中のＹ方向に延設されたワードトレンチ３８と、活性領域２０４の長手方向の中央部に設けられた第１の拡散層１７と、活性領域２０４の長手方向の両端部にそれぞれ設けられた第２の拡散層１８と、ワードトレンチ３８の内表面を覆うゲート絶縁膜４０と、ワードトレンチ３８の内部に埋め込まれてＹ方向に延設されたワード線４３とを備えている。
【００１２】
また、半導体装置２００は、活性領域２０４の中央部の上方に配置され、前記第１の拡散層１７に接続されたビット線コンタクトプラグ５６と、活性領域２０４の両端部の上方に配置され、第２の拡散層１８に接続されたストレージノードコンタクトプラグ１０９と、Ｘ方向に延設されたビット線７４と、ストレージノードコンタクトプラグ１０９と平面視で重なる位置に設けられたストレージ素子１６６とを備えている。
【００１３】
図３は、半導体装置２００の活性領域２０４およびビット線７４のレイアウトを示す略平面図である。
【００１４】
図３に示すように、活性領域２０４はその周囲を素子分離領域に囲まれてなる細長い島状の領域であり、Ｙ方向を長手方向とする所定の長方形領域Ｂ内に設けられている。長方形領域Ｂは、互いに対向する第１及び第２の長辺ＬＳ１，ＬＳ２と、互いに対向する第１及び第２の短辺ＳＳ１，ＳＳ２とを有している。長辺ＬＳ１，ＬＳ２は６Ｆ、短辺ＳＳ１，ＳＳ２の長さは４Ｆである。
【００１５】
活性領域２０４は、長方形領域Ｂの２本の対角線の交点である重心点を内包しており、長辺方向（Ｘ方向）との角度θ１（第１の角度）をなすＸ'方向（第１の方向）に延在している。ストレージ素子１６６の最密配置を実現するには角度θ１＝３０°であることが好ましい。
【００１６】
一つの活性領域２０４と交差する第１及び第２のワードトレンチ３８ａ，３８ｂは、長方形領域Ｂの重心点Ｐから見てＸ方向の両側にそれぞれ配置されており、Ｙ方向に延在している。重心点Ｐを挟んで隣接する一対のワードトレンチ３８ａ，３８ｂの溝幅及びスペース幅は共に約１Ｆである。
【００１７】
ゲート絶縁膜４０はワードトレンチ３８の内表面を覆っており、ワード線４３はワードトレンチ３８の内部に埋め込まれており、Ｙ方向に真っ直ぐ延在している。
【００１８】
ビット線コンタクトプラグ５６は、重心点Ｐを内包する位置に設けられており、その下端は第１の拡散層１７に接続されており、その上端はビット線７４に接続されている。
【００１９】
ビット線７４はＸ方向に蛇行しながら延伸するジグザグパターンである。そのため、ビット線７４は、Ｘ方向と角度θ１をなすＸ'方向と平行な第１の部分と、Ｘ方向と第２の角度θ２（第２の角度）をなすＸ''方向（第２の方向）と平行な第２の部分とを有し、第１の部分と第２の部分が交互に繰り返し配置されることでジグザグパターンが形成される。角度θ２は角度θ１と等しく、好ましくはθ２＝３０°である。ビット線の線幅は約０．５Ｆであることが好ましい。
【００２０】
第１のストレージノードコンタクトプラグ１０９ａは、第１のワード線４３ａと第１の長辺との間の活性領域２０４上に配置されており、第２のストレージノードコンタクトプラグ１０９ｂは、第２のワード線４３ｂと第２の長辺との間の活性領域２０４上に配置されている。第１のストレージ素子は第１のストレージノードコンタクトプラグ１０９ａの上端に接して設けられており、第２のストレージ素子は第２のストレージノードコンタクトプラグ１０９ｂの上端に接して設けられている。
【００２１】
一般的なストレージノードコンタクトプラグ１０９は、平面視にて拡散層と重なる領域にのみ形成され、それよりも外側にはみ出さない形状を有する。しかし、本実施形態によるストレージノードコンタクトプラグ１０９は、拡散層と重なる領域のみならずそれよりも外側にはみ出した形状を有するものである。すなわち、ワード線と平面視にて重なる部分ＥＥを有しており、Ｘ'方向にその面積が拡げられている。さらに図１に示すように、ストレージノードコンタクトプラグ１０９は、上方に向かうほど活性領域の内側（Ｘ'方向の中央部寄り）に傾いた形状を有し、ストレージノードコンタクトプラグ１０９の上端面の中心点は、その下端面の中心点よりも対応するワード線４３に近づく方向にオフセットされている。そのため、ストレージ素子１６６との接触面積を広げることができ、パッドを用いることなくストレージ素子１６６を最密配置することができる。
【００２２】
図４は半導体装置２００のストレージノードコンタクトプラグ１０９及びストレージ素子１６６のレイアウトを示す略平面図である。
【００２３】
図４に示すように、ストレージ素子１６６は対応するストレージノードコンタクトプラグ１０９の直上に配置されており、平面方向の位置はほぼ一致している。Ｘ方向に隣接するストレージノードコンタクトプラグ１０９の配列ピッチは６Ｆであり、Ｙ方向に隣接するストレージノードコンタクトプラグ１０９の配列ピッチは３Ｆである。
【００２４】
Ｘ'方向に隣接するストレージノードコンタクトプラグ１０９の位置関係について着目すると、第１の活性領域２０４ａの左側のストレージノードコンタクトプラグ１０９の中心点Ｐ０から見て、第１の活性領域２０４ａの右側のストレージノードコンタクトプラグ１０９の中心点Ｐ３は、Ｘ方向に３Ｆ、Ｙ方向に−１．５Ｆだけシフトした位置にあり、第４の活性領域２０４の右側のストレージノードコンタクトプラグ１０９の中心点Ｐ４は、Ｘ方向に−３Ｆ、Ｙ方向に１．５Ｆだけシフトした位置にある。
【００２５】
Ｘ''方向に隣接するストレージノードコンタクトプラグ１０９の位置関係について着目すると、第１の活性領域２０４ａの左側のストレージノードコンタクトプラグ１０９の中心点Ｐ０から見て、第２の活性領域２０４ｂの右側のストレージノードコンタクトプラグ１０９の中心点Ｐ５は、Ｘ方向に３Ｆ、Ｙ方向に１．５Ｆだけシフトした位置にある。また、第５の活性領域２０４ｅの右側のストレージノードコンタクトプラグ１０９の中心点Ｐ６は、Ｘ方向に−３Ｆ、Ｙ方向に−１．５Ｆだけシフトした位置にある。
【００２６】
本実施形態によるストレージ素子１６６はシリンダキャパシタであり、下部電極１５５、容量絶縁膜１６２、上部電極１６３および充填電極１６４で構成されており、充填電極１６４はプレート電極１６５およびプラグ１７２を介して配線層１７４に接続されている。ストレージ素子１６６はシリンダ形状を有し、アスペクト比が非常に高いので、倒れ込みを防止するためのサポート膜１５４が設けられている。ストレージノードコンタクトプラグ１０９は、Ｘ方向及びＹ方向に対して最密配置となるように設けられているので、ストレージノードコンタクトプラグ１０９の上端面に直接接続されるストレージ素子１６６についても、その位置を特定の方向に大きくずらすことなく最密配置することができる。
【００２７】
次に、図５〜図５７を参照しながら、本実施形態による半導体装置２００の製造方法について説明する。
【００２８】
半導体装置２００の製造では、まず半導体基板２０１の全面に熱酸化膜１、LP-SiN膜２、α-C膜（アモルファスカーボン膜）３、SiN膜４、SiO膜５を順に成膜する（図５）。これらの膜は公知のＣＶＤ・拡散技術を用いて成膜することができる。LP-SiN膜２は、ＬＰＣＶＤ（Low Pressure CVD：低圧ＣＶＤ）により形成されるSiN膜であり、SiN膜４およびSiO膜５は、双方共にプラズマＣＶＤ（Plasma CVD）により形成されるSiN膜とSiOの積層膜である。
【００２９】
次に、半導体基板２０１に素子分離溝１２をトレンチエッチングにより形成する（図６）。エッチング終了時には半導体基板２０１の表面に熱酸化膜１とLP-SiN膜２の一部が残る。
【００３０】
次に、ＩＳＳＧ（In-Situ Steam Generation）法あるいはＬＰＲＯ（Low Pressure Radical Oxidation：低圧ラジカル酸化）法で素子分離溝１２と熱酸化膜１とLP-SiN膜２ の表面にラジカル酸化膜１３を形成し、Ｆ−ＣＶＤ（Flowable CVD）技術によりSiO膜１４を成膜する（図７）。これにより、メモリセル領域２０２の素子分離溝１２は埋設されるが、周辺回路領域２０３の素子分離溝１２は広いので埋設されない。そこで、半導体基板２０１の全面にHDP-SiO膜１５をＨＤＰ−ＣＶＤ（High-Density Plasma CVD）により成膜し、残された周辺回路領域２０３の素子分離溝１２を埋設する。その後、LP-SiN膜２をストッパーとするＣＭＰ（Chemical Mechanical Polishing）を用いてHDP-SiO膜１５とSiO膜１４を研磨し、LP-SiN膜２の上面と同一平面にする（図８）。
【００３１】
次に、LP-SiN膜２をウェットエッチングにより除去して熱酸化膜１を露出させる（図９）。このとき、SiO膜１４およびHDP-SiO膜１５も少し削れるため、SiO膜１４およびHDP-SiO膜１５の上面と熱酸化膜１の上面はほぼ同一平面となる。以上により、ＳＴＩ１６が形成される。
【００３２】
次に、周辺回路領域２０３をレジストで保護して、リンを高エネルギーで注入することで、メモリセル領域２０２の半導体基板２０１に深いＮウェル１９を形成する（図１０）。また、周辺回路領域２０３のＮチャネルトランジスタ領域２０６以外をレジストで保護して、ボロンを高エネルギーで注入してＰウェル２０を形成し、リンを低エネルギーで注入して、半導体基板２０１の表面の不純物濃度を調整してＮチャネルトランジスタのしきい値電圧を制御する（図１０）。また、周辺回路領域２０３のＰチャネルトランジスタ領域２０７以外をレジストで保護して、リンを高エネルギーで注入してＮウェル２３を形成し、ボロンを低エネルギーで注入してＰチャネルトランジスタのしきい値電圧を制御する（図１０）。さらに、半導体基板２０１の上の熱酸化膜１をウェットエッチングにより除去する（図１０）。このときＳＴＩ１６の上部もエッチングして、半導体基板２０１の表面と同一平面とする。
【００３３】
次に、周辺回路領域２０３をレジストで保護して、メモリセル領域２０２にボロンを高エネルギーで注入して深いＮウェル１９より浅い領域にＰウェル２６を形成し、トリプルウェル構造とする（図１１）。また、リンを注入してＮ−ＬＤＤ（N-type Lightly Doped Drain）２７を形成する（図１１）。さらに、数ｎｍの厚さの熱酸化膜２８を熱酸化により形成後、半導体基板２０１の全面にTEOS-NSG膜２９をＬＰＣＶＤにより成膜する（図１１）。
【００３４】
次に、ワード線４３を形成する。ワード線４３の形成では、まずトレンチエッチングによりワードトレンチ３８を形成する（図１２）。ワードトレンチ３８の形状は、ＳＴＩ１６の部分で深く、メモリセル活性領域２０４でそれより浅くなる。この浅い部分をサドルフィン３９と称する。
【００３５】
次に、熱酸化により、ワードトレンチ３８の側壁面および底面に露出したメモリセル活性領域２０４にゲート酸化膜４０を形成する（図１３）。
【００３６】
次に、半導体基板２０１の全面に薄いTiN膜４１を成膜し、ワードトレンチ３８を埋設するようにW膜４２を成膜した後、W膜４２とTiN膜４１をそれらの上表面がＮ−ＬＤＤ２７の下端より数nm上の位置となるようにエッチバック（リセス）する（図１４）。以上により、TiN膜４１とW膜４２からなるワード線４３が完成する。
【００３７】
次に、残されたワードトレンチ３８の上部をワード線４３の上表面を覆って埋設するように、SiN膜４４を成膜する（図１５）。SiN膜４４は、ＬＰＣＶＤによるSiN膜とＡＬＤ（Atomic Layer Deposition）によるSiN膜の積層膜として形成することができる。その後、TEOS-NSG膜２９が現れるまでSiN膜４４をウェットエッチングして、SiN膜４４をワードトレンチ３８内にのみ残す（図１６）。
【００３８】
次に、メモリセル領域２０２をレジスト４５で保護して、周辺回路領域２０３のTEOS-NSG膜２９と熱酸化膜２８をウェットエッチングにより除去する（図１７）。これにより、周辺回路活性領域２０５の表面が現れる。
【００３９】
次に、ゲート酸化膜４６を熱酸化により形成する（図１８）。その後、半導体基板２０１の全面にUn-doped poly-Si膜４７をＣＶＤにより成膜する（図１９）。このとき、周辺回路領域２０３のUn-doped poly-Si膜４７の上面がメモリセル領域２０２のTEOS-NSG膜２９の上面と同一平面になるように膜厚が調整される。
【００４０】
次に、周辺回路領域２０３のＮチャネルトランジスタ領域２０６以外をレジストで保護して、リンを低エネルギーで注入して、 Un-doped poly-Si膜４７をP-doped poly-Si膜４９とする（図２０）。さらに、周辺回路領域２０３のＰチャネルトランジスタ領域２０７以外をレジストで保護して、を低エネルギーで注入して、 Un-doped poly-Si膜４７をB-doped poly-Si膜５１に変化させる（図２０）。
【００４１】
次に、半導体基板２０１の全面にP-SiO膜５２をプラズマＣＶＤにより成膜する（図２０）。その後、周辺回路領域２０３をレジスト５３で保護して、メモリセル領域２０２のP-SiO膜５２ とUn-doped poly-Si膜４７をエッチングにより除去する（図２１）。
【００４２】
次に、ビット線コンタクトプラグ５６を形成する。ビット線コンタクトプラグ５６の形成では、ビット線コンタクトマスクを用いた酸化膜ドライエッチングにより、半導体基板２０１の表面が現れるまでエッチングし、イオン注入にて拡散層（ソースドレイン領域）を形成した後、半導体基板２０１の全面にＣＶＤによってDoped-poly-Si膜５７を成膜する（図２２）。
【００４３】
次に、TEOS-NSG膜２９の表面が現れるまでDoped-poly-Si膜５７をエッチバックし、さらに周辺回路領域２０３のP-SiO膜５２をエッチングにより取り除く（図２３）。ここで、 P-doped poly-Si膜４９、B-doped poly-Si膜５１およびTEOS-NSG膜２９の表面が同一平面になるようにする。このDoped-poly-Si膜５７は、ビット線を形成する際にパターニングされて最終的なビット線コンタクトプラグ５６となる。
【００４４】
次に、ビット線７４を形成する。ビット線７４の形成では、半導体基板２０１の全面にWSi膜５９、WN膜６０、W膜６１、p-SiN膜６２、P-SiO膜６３からなるゲートスタック５８を成膜し、さらにα-C膜６４、SiN膜６５およびα-C膜６６からなるハードマスクを成膜する（図２４）。
【００４５】
次に、ハードマスクを用いたドライエッチングにより、メモリセル領域２０２にポリメタルビット線７４を形成すると共に、周辺回路領域２０３にポリメタルゲート７５を形成する（図２５）。ここで、ポリメタルビット線７４はWSi膜５９、WN膜６０、W膜６１およびp-SiN膜６２から構成され、その上にP-SiO膜６３の一部が残っている。ポリメタルゲート７５は、ゲート酸化膜４６、P-doped poly-Si膜４９またはB-doped poly-Si膜５１、WSi膜５９、WN膜６０、W膜６１およびp-SiN膜６２から構成され、その上にP-SiO膜６３の一部が残っている。
【００４６】
次に、ポリメタルビット線７４およびポリメタルゲート７５の表面を含む半導体基板２０１の全面に薄いオフセットスペーサSiN膜７６をＣＶＤにより形成する（図２６）。
【００４７】
さらに、メモリセル領域２０２をレジスト７７で保護した後、オフセットスペーサSiN膜７６のエッチバックを行い、周辺回路領域２０３のオフセットスペーサSiN膜７６をポリメタルゲート７５の側面だけに残して、 オフセットスペーササイドウォール７８を形成する（図２７）。
【００４８】
次に、イオン注入により、表面に現れている周辺回路活性領域２０５にＬＤＤ＆Ｈａｌｏ７９を形成する。
【００４９】
次に、半導体基板２０１の全面にサイドウォールスペーサNSG膜８０をＣＶＤにより成膜する（図２８）。その後、周辺回路領域２０３をレジスト８１で保護して、メモリセル領域２０２のサイドウォールスペーサNSG膜８０をウェットエッチングにより取り除く（図２８）。次にオフセットスペーサSiN膜７６のエッチバックを行い、メモリセル領域２０２のポリメタルビット線７４の側面だけに残して、 オフセットスペーササイドウォール７８を形成する（図２８）。また同時に、 ポリメタルビット線７４とオフセットスペーササイドウォール７８に覆われていない部分のTEOS-NSG膜２９を除去する。
【００５０】
次に、半導体基板２０１の全面にポリシラザンを含有する塗布膜を塗布し、熱処理により改質してSOD膜８８を形成する（図２９）。さらに、半導体基板２０１の全面にP-TEOS膜８９とDoped poly-Si膜９０を順に成膜する（図３０）。
【００５１】
次に、ストレージノードコンタクトプラグ１０９を形成する。
【００５２】
ストレージノードコンタクトプラグの形成では、まず酸化膜ドライエッチングにより、ストレージノードコンタクトサックホール９２を自己整合的に形成する（図３１）。 ここで、ストレージノードコンタクトサックホール９２の底部にはSOD ライナー８７が現れる。
【００５３】
次に、半導体基板２０１の全面にSiN膜 をＣＶＤにより成膜した後、SiN膜のエッチバックを行い、ポリメタルビット線７４の側面だけに残して、SiNサイドウォール９３を形成する（図３２）。
【００５４】
P-Doped poly-Si膜９４ を成膜した後、P-Doped poly-Si膜９４のエッチバックを行い、 P-Doped poly-Si膜９４ をストレージノードコンタクトサックホール９２の中程までリセスする（図３３）。ここでP-Doped poly-Si膜９４ 上面の高さは、ポリメタルビット線７４を構成するW膜６１の上面より高くp-SiN膜６２より低い位置とする。
【００５５】
次に、半導体基板２０１の全面にSiN膜９５をＣＶＤにより成膜する（図３４）。
【００５６】
次に、SiN膜９５のエッチバックを行い、SiNサイドウォール９６を形成し、さらにSiNサイドウォール９６をマスクにして、poly-Si ドライエッチングによりメモリセル活性領域２０４またはＳＴＩ１６の表面が現れるまでエッチングし、セパレートホール９７を形成する（図３５）。これにより、P-Doped poly-Si膜９４は二つに分断される。
【００５７】
次に、半導体基板２０１の全面にSiN膜９８をＣＶＤにより成膜し、セパレートホール９７にSiN膜９８を埋設する（図３６）。その後、P-Doped poly-Si膜９４の表面が現れるまでＣＭＰにより研磨する（図３７）。
【００５８】
次に、P-Doped poly-Si膜９４をエッチバックして凹部を形成する（図３８）。
【００５９】
次に、周辺コンタクトマスクを用いて周辺コンタクトを開口し、周辺コンタクトホール１０１の底を含む半導体基板２０１の全面にスパッタによりCo膜（不図示）を成膜する。さらに熱処理を行い、Co膜がSiまたはpoly-Siと接する部分にCoSi膜１０３を形成する（図３９）。CoSi膜１０３は、メモリセル領域２０２のP-Doped poly-Si膜９４の上面および周辺コンタクトホール１０１の底部に形成される。その後、CoSi膜にならなかったCｏ膜をウェットエッチングにより全て除去する。
【００６０】
次に、半導体基板２０１の全面にＣＶＤによりTiN/Ti膜１０４とW膜１０５を順に成膜する（図４０）。
【００６１】
次に、SiN膜９８が現れるまでW 膜１０５およびTiN/Ti膜１０４をＣＭＰにより研磨除去する（図４１）。これにより、メモリセル領域１０２にはSiNサイドウォール９３、P-Doped poly-Si膜９４、CoSi膜１０３、TiN/Ti膜１０４、W膜１０５からなるストレージノードコンタクトプラグ１０９が形成され、また周辺回路領域２０３にはCoSi膜１０３、TiN/Ti膜１０４およびW膜１０５からなる周辺コンタクトプラグ１１０が形成される。
【００６２】
次に、半導体基板２０１の全面にWN膜１０６およびW膜１０７を順にスパッタリングにより成膜し、半導体基板２０１の全面にレジスト１０８を塗布し、フォトリソグラフィとドライエッチングにより、周辺配線１１１を形成する（図４２）。
【００６３】
次に、ストレージ素子であるシリンダキャパシタを形成する。
【００６４】
ストレージ素子の形成では、半導体基板２０１の全面に、周辺配線１１１が埋設されるように、シリンダスタック１２０をＣＶＤにより成膜する（図４３）。ここで、シリンダスタック１２０は、SiN膜１２１、BPSG膜１２２、P-SiO膜１２３およびSiN膜１２４からなる積層膜である。
【００６５】
次に、シリンダスタック１２０を貫通し ストレージノードコンタクトプラグ１０９の上面に達するシリンダホール１５０を形成する（図４４）。
【００６６】
次に、シリンダホール１５０の内壁面を含む半導体基板２０１の全面に薄いTiN/Ti膜１５１をＣＶＤにより成膜し、さらにP-SiO膜１５２を成膜する（図４５）。ここで、P-SiO膜１５２はカバレッジが悪いため、シリンダホール１５０の内部に入り込まずシリンダホール１５０を閉塞させる。その後、半導体基板２０１の全面にレジスト１５３を塗布し、フォトリソグラフィで後述するサポート膜１５４のマスクパターンを加工する。
【００６７】
次に、レジストをマスクにドライエッチングでSiN膜１２４下端までエッチングを行いSIN膜１２４からサポート膜１５４を形成する（図４６）。このときTiN/Ti膜１５１も同時にエッチングされ、シリンダホール１５０ごとに切り離されることにより、下部電極１５５となる。
【００６８】
次に、酸化膜ウェットエッチングにより、P-SiO膜１２３、BPSG膜１２２をエッチングして取り除く（図４７）。これにより、下部電極１５５はクラウン状に自立し、上部がサポート膜１５４で支えられた構造となる。
【００６９】
次に、下部電極１５５の表面を含む半導体基板２０１の全面にLAZO膜１５６とTiN膜１５７をＣＶＤにより成膜し、同じくＣＶＤでB-Doped poly-Si膜１５８で埋設する（図４８）。さらに、半導体基板２０１の全面にW膜１５９をスパッタリングにより成膜し、P-SiO膜１６０をＣＶＤにより成膜する（図４８）。その後、半導体基板２０１の全面にレジスト１６１を塗布して、フォトリソグラフィで周辺回路領域２０３を開口したマスクパターンを加工する（図４８）。
【００７０】
次に、レジスト１６１をマスクにしたドライエッチングにより、周辺回路領域２０３のP-SiO膜１６０、 W膜１５９、B-Doped poly-Si膜１５８、TiN膜１５７、LAZO膜１５６を除去する（図４９）。
【００７１】
以上により、W膜１５９はプレート電極１６５となり、B-Doped poly-Si膜１５８は充填電極１６４となり、TiN膜１５７は上部電極１６３となり、LAZO膜１５６ は容量絶縁膜１６２となる。そして、充填電極１６４、 上部電極１６３、 容量絶縁膜１６２および下部電極１５５がシリンダキャパシタ１６６を構成する。
【００７２】
次に、レジスト１６１をマスクにして、エッチングでメモリセル領域２０２の外周部以外のP-SiO膜１６７を凹ませる（図５０）。その後、P-SiO膜１６７をＣＭＰにより研磨除去して平坦化する（図５１）。
【００７３】
次に、半導体基板２０１の全面にレジスト１６８を塗布し、フォトリソグラフィと酸化膜ドライエッチングで、メモリセル領域ではP-SiO膜１６７、P-SiO膜１６０を貫通しプレート電極１６５に達し、周辺回路領域２０３ではP-SiO膜１６７、SiN膜１２１を貫通し周辺配線１１１に達するコンタクトホール１６９を形成する（図５２）。
【００７４】
次に、TiN膜１７０とW膜１７１を順にＣＶＤにより成膜した後、P-SiO膜１６７の表面が現れるまでＣＭＰにより研磨除去し、 TiN膜１７０とW膜１７１をコンタクトホール１６９の内部だけに残す（図５３）。以上により、TiN膜１７０とW膜１７１からなるプラグ１７２が完成する。
【００７５】
次に、配線層１７７を形成する。配線層１７７の形成では、まず半導体基板２０１の全面にAl膜１７３をスパッタリングにより成膜し、P-SiO膜１７４をＣＶＤにより成膜する（図５４）。次に、半導体基板２０１の全面にレジスト１７５を塗布し、フォトリソグラフィで配線パターンのマスクを加工する（図５５）。
【００７６】
次に、レジスト１７５をマスクにして、酸化膜ドライエッチングでP-SiO膜１７４を配線パターンに加工する（図５６）。さらに、P-SiO膜１７４ をマスクにして、ドライエッチングによりAl膜１７３を配線パターンに加工する（図５６）。以上により、Al配線層１７７が完成する（図５７）。最後に、半導体基板２０１の全面にSiN膜１７６をＣＶＤにより成膜する（図５７）。以上により、本実施形態による半導体装置２００が完成する。
【００７７】
以上説明したように、本実施形態による半導体装置２００は、Ｘ方向に延びるビット線をジグザグパターンで形成し、ストレージノードコンタクトプラグ１０９を活性領域２０４の長手方向の両端部の上方であってビット線を避けた位置に形成しているので、ストレージノードコンタクトプラグ１０９を最密配置することができる。したがって、いわゆるストレージノードコンタクトプラグパッドを用いることなく、ストレージ素子１６６をストレージノードコンタクトプラグ１０９に直接接続した状態で最密配置を実現することができる。
【００７８】
以上、本発明の好ましい実施の形態について説明したが、本発明は上記の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。
【００７９】
例えば、上記実施形態においては、記憶素子がキャパシタである場合、つまり半導体装置としてＤＲＡＭを例に挙げたが、本発明はＤＲＡＭに限定されるものではなく、相変化素子を用いた不揮発性半導体記憶装置（ＰＲＡＭ）に適用することも可能である。本発明をＰＲＡＭに適用する場合、記憶素子としてのセルキャパシタ３１の部分が相変化素子に置き換えられる。つまり、記憶素子は、容量コンタクトプラグ３０に接続された下部電極と、下部電極に接して設けられた記録層と、記録層に接して設けられた共通プレート電極とによって構成され、記録層には相変化材料が用いられる。
【００８０】
なお、相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。
【００８１】
また、下部電極はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となるため、その材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属およびその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。さらに、共通プレート電極としては、下部電極と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
【符号の説明】
【００８２】
１    熱酸化膜
２    LP-SiN膜
３    α-C膜
４    SiN膜
５    SiO膜
１２    素子分離溝
１３    ラジカル酸化膜
１４    SiO膜
１５    HDP-SiO膜
１７    拡散層
１８    拡散層
１９    深いＮウェル
２０    Ｐウェル
２３    Ｎウェル
２６    Ｐウェル
２７    Ｎ−ＬＤＤ
２８    熱酸化膜
２９    TEOS-NSG膜
３０    容量コンタクトプラグ
３１    セルキャパシタ
３８，３８ａ，３８ｂ    ワードトレンチ
３９    サドルフィン
４０    ゲート絶縁膜（ゲート酸化膜）
４１    TiN膜
４２    W膜
４３，４３ａ，４３ｂ    ワード線
４４    SiN膜４４
４５    レジスト
４６    ゲート酸化膜
４７    Un-doped poly-Si膜４７
４９    P-doped poly-Si膜４９
５１    B-doped poly-Si膜５１
５２    P-SiO膜５２
５３    レジスト
５６    ビット線コンタクトプラグ
５７    Doped-poly-Si膜５７
５８    ゲートスタック
５９    WSi膜
６０    WN膜６０
６１    W膜
６２    p-SiN膜
６３    P-SiO膜６３
７４    ビット線
７５    ポリメタルゲート
７６    オフセットスペーサSiN膜
７７    レジスト
７８    オフセットスペーササイドウォール
７９    ＬＤＤ＆Ｈａｌｏ
８０    サイドウォールスペーサNSG膜
８１    レジスト
８７    ライナー
８８    SOD膜
８９    P-TEOS膜
９０    Doped poly-Si膜
９２    ストレージノードコンタクトサックホール
９３    サイドウォール
９４    P-Doped poly-Si膜
９５    SiN膜
９６    SiNサイドウォール
９７    セパレートホール
９８    SiN膜
１０１    周辺コンタクトホール
１０２    メモリセル領域
１０３    CoSi膜
１０４    TiN/Ti膜
１０５    W 膜
１０６    WN膜
１０７    W膜
１０８    レジスト
１０９，１０９ａ，１０９ｂ    ストレージノードコンタクトプラグ
１１０    周辺コンタクトプラグ
１１１    周辺配線
１２０    シリンダスタック
１２１    SiN膜
１２２    BPSG膜
１２３    P-SiO膜
１２４    SiN膜
１５０    シリンダホール
１５１    TiN/Ti膜
１５２    P-SiO膜
１５３    レジスト
１５４    サポート膜
１５５    下部電極
１５６    LAZO膜
１５７    TiN膜
１５８    B-Doped poly-Si膜
１５９    W膜
１６０    P-SiO膜
１６１    レジスト
１６２    容量絶縁膜
１６３    上部電極
１６４    充填電極
１６５    プレート電極
１６６    ストレージ素子
１６６    シリンダキャパシタ
１６６    ストレージ素子
１６７    P-SiO膜
１６８    レジスト
１６９    コンタクトホール
１７０    TiN膜
１７１    W膜
１７２    プラグ
１７３    Al膜
１７４    P-SiO膜
１７５    レジスト
１７６    SiN膜
１７７    配線層
２００    半導体装置
２０１    半導体基板
２０２    メモリセル領域
２０３    周辺回路領域
２０４，２０４ａ〜２０４ｅ    活性領域（メモリセル活性領域）
２０５    周辺回路活性領域
２０６    Ｎチャネルトランジスタ領域
２０７    Ｐチャネルトランジスタ領域
【図１】
2014150195.tif 000003
【図２】
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【図３】
2014150195.tif 000005
【図４】
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【図５】
2014150195.tif 000007
【図６】
2014150195.tif 000008
【図７】
2014150195.tif 000009
【図８】
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【図９】
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【図１０】
2014150195.tif 000012
【図１１】
2014150195.tif 000013
【図１２】
2014150195.tif 000014
【図１３】
2014150195.tif 000015
【図１４】
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【図１５】
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【図１６】
2014150195.tif 000018
【図１７】
2014150195.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2014150195.tif 000027
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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