(57)【要約】【課題】ブロックサイズの増大を抑制する不揮発性半導体記憶装置を提供する。【解決手段】実施形態の不揮発性半導体記憶装置は、下地層の上に設けられ、複数の電極層と複数の絶縁膜とがそれぞれ交互に積層された積層体と、複数の第１チャネルボディ層と、複数の第１チャネルボディ層のそれぞれと複数の電極層のそれぞれとの間に設けられたメモリ膜と、積層体の上に設けられた複数の選択ゲートと、第２チャネルボディ層と、複数の選択ゲートのそれぞれと第２チャネルボディ層との間に設けられたゲート絶縁膜と、複数の電極層の少なくとも１つに電気的に接続された第１配線と、を備える。積層体は、複数の第１チャネルボディ層およびメモリ膜が配置されたセル領域外に積層体の上面から積層体の下面にまで通じる貫通孔を有する。第１配線は、貫通孔を通して積層体の上面側から積層体の下面側に引き出されている。【選択図】図１
2014053605.tif 000002
【特許請求の範囲】
【請求項１】
下地層と、
前記下地層の上に設けられ、複数の電極層と複数の絶縁膜とがそれぞれ交互に積層された積層体と、
前記積層体を貫通し前記積層体の上面から前記積層体の下面にまで延在する複数の第１チャネルボディ層と、
前記複数の第１チャネルボディ層のそれぞれと前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、
前記積層体の上に設けられた複数の選択ゲートと、
前記複数の選択ゲートのそれぞれを貫通し、前記複数の第１チャネルボディ層のそれぞれに接続された第２チャネルボディ層と、
前記複数の選択ゲートのそれぞれと前記第２チャネルボディ層との間に設けられたゲート絶縁膜と、
前記複数の電極層の少なくとも１つに電気的に接続された第１配線と、
を備え、
前記積層体は、前記複数の第１チャネルボディ層および前記メモリ膜が配置されたセル領域外に前記積層体の上面から前記積層体の下面にまで通じる貫通孔を有し、
前記第１配線は、前記貫通孔を通して前記積層体の上面側から前記積層体の前記下面側に引き出されている不揮発性半導体記憶装置。
【請求項２】
前記複数の選択ゲートの少なくとも１つに電気的に接続された第２配線をさらに備え、
前記第２配線は前記貫通孔を通して前記積層体の上面側から前記積層体の前記下面側に引き出されている請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の電極層のうち、最上の電極層以外の電極層の少なくとも１つは表出部を有し、
前記表出部の上には、前記複数の電極層のいずれかおよび前記複数の絶縁層のいずれかが設けられず、
前記積層体は、前記表出部が複数集まった複数の表出部を有し、
前記複数の表出部のそれぞれには段差があり、
前記積層体は、前記複数の表出部によって階段が構成された階段領域を有する請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
下地層と、
前記下地層の上に設けられ、複数の電極層と複数の絶縁膜とがそれぞれ交互に積層された積層体と、
前記積層体を貫通し前記積層体の上面から前記積層体の下面にまで延在する複数の第１チャネルボディ層と
前記複数の第１チャネルボディ層のそれぞれと前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、
前記積層体の上に設けられた複数の選択ゲートと、
前記複数の選択ゲートのそれぞれを貫通し、前記複数の第１チャネルボディ層のそれぞれに接続された第２チャネルボディ層と、
前記複数の選択ゲートのそれぞれと前記第２チャネルボディ層との間に設けられたゲート絶縁膜と、
前記複数の電極層の少なくとも１つに電気的に接続された第１配線と、
を備え、
前記積層体は、スリットによって分割され、
前記第１配線は、前記スリットを通して前記積層体の上面側から前記積層体の前記下面側に引き出されている不揮発性半導体記憶装置。
【請求項５】
前記複数の電極層のうち、最上の電極層以外の電極層の少なくとも１つは表出部を有し、
前記表出部の上には、前記複数の電極層のいずれかおよび前記複数の絶縁層のいずれかが設けられず、
前記積層体は前記表出部が複数設けられた複数の表出部を有し、
前記複数の表出部のそれぞれには段差があり、
前記積層体は、前記複数の表出部によって階段が構成された階段領域を有し、
前記積層体は、前記スリットによって第１の積層体と第２の積層体に分割され、
前記第１配線は前記第１の積層体の前記階段領域と前記第２の積層体の前記階段領域との間を通して前記積層体の上面側から前記積層体の前記下面側に引き出されている請求項４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
最近、メモリデバイスの分野では、コントロールゲートとして機能する電極層を複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁にメモリ膜を形成し、さらにメモリホール内にチャネルボディ層を形成することで３次元にメモリセルを配列した構造が注目されている。この種のメモリデバイスは、積層体の積層方向に延びる一対のチャネルボディ層と、一対のチャネルボディ層同士を接続する連結部と、を有するＵ字状のメモリストリング構造を有する。
【０００３】
しかし、この種のメモリデバイスでは、積層体の積層数を増加させると積層数に応じた引き出し線が必要になり、さらに引き出し線を電気的に共通化させるピラー本数も増加する。例えば、積層体のブロックサイズは、積層数のおよそ二乗で増加すると言われている。すなわち、積層数を増加させるほど、ブロックサイズが増加して、メモリデバイスの小型化が図れないという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−０２３６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、ブロックサイズの増大を抑制する不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性半導体記憶装置は、下地層と、前記下地層の上に設けられ、複数の電極層と複数の絶縁膜とがそれぞれ交互に積層された積層体と、前記積層体を貫通し前記積層体の上面から前記積層体の下面にまで延在する複数の第１チャネルボディ層と、前記複数の第１チャネルボディ層のそれぞれと前記複数の電極層のそれぞれとの間に設けられたメモリ膜と、前記積層体の上に設けられた複数の選択ゲートと、前記複数の選択ゲートのそれぞれを貫通し、前記複数の第１チャネルボディ層のそれぞれに接続された第２チャネルボディ層と、前記複数の選択ゲートのそれぞれと前記第２チャネルボディ層との間に設けられたゲート絶縁膜と、前記複数の電極層の少なくとも１つに電気的に接続された第１配線と、を備える。
【０００７】
前記積層体は、前記複数の第１チャネルボディ層および前記メモリ膜が配置されたセル領域外に前記積層体の上面から前記積層体の下面にまで通じる貫通孔を有する。前記第１配線は、前記貫通孔を通して前記積層体の上面側から前記積層体の前記下面側に引き出されている。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【図２】図１におけるメモリセル部分の拡大断面図である。
【図３】図３（ａ）および図３（ｂ）は、第１実施形態に係る不揮発性半導体記憶装置の斜視模式図である。
【図４】第１実施形態に係る不揮発性半導体記憶装置の模式図であり、図４（ａ）は平面模式図、図４（ｂ）は図４ＡのＣ−Ｃ線に沿った断面模式図であり、図４（ｃ）は、図４（ａ）のＤ−Ｄ線に沿った断面模式図である。
【図５】第１実施形態の変形例に係る不揮発性半導体記憶装置の模式図であり、図５（ａ）は平面模式図、図５（ｂ）は図５（ａ）のＣ−Ｃ線に沿った断面模式図であり、図５（ｃ）は階段領域の別の実施例である。
【図６】参考例に係る不揮発性半導体記憶装置の平面模式図である。
【図７】図７（ａ）および図７（ｂ）は、不揮発性半導体記憶装置の効果を説明する上面模式図である。
【図８】第２実施形態に係る不揮発性半導体記憶装置の斜視模式図である。
【図９】第２実施形態に係る不揮発性半導体記憶装置の平面模式図である。
【図１０】第２実施形態の第１変形例に係る不揮発性半導体記憶装置の平面模式図である。
【図１１】第２実施形態の第２変形例に係る不揮発性半導体記憶装置の平面模式図である。
【図１２】第２実施形態の第３変形例に係る不揮発性半導体記憶装置の斜視模式図である。
【図１３】第２実施形態の第３変形例に係る不揮発性半導体記憶装置の平面模式図である。
【図１４】第２実施形態の第４変形例に係る不揮発性半導体記憶装置の平面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概要について説明する。  
図１は第１実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視模式図である。
【００１１】
図２は図１におけるメモリセル部分の拡大断面図である。  
図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
【００１２】
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向およびＹ方向とし、これらＸ方向およびＹ方向の双方に対して直交する方向をＺ方向とする。
【００１３】
不揮発性半導体記憶装置１においては、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。基板１０と、この絶縁層を含めて下地層と称する。基板１０内には、トランジスタ等の能動素子、抵抗、容量などの受動素子が設けられている。バックゲートＢＧは、例えば、不純物元素が添加されたシリコン（Ｓｉ）層である。
【００１４】
バックゲートＢＧ上には、複数の絶縁層３０Ｂ（図２参照）と、ドレイン側の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄと、ソース側の電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓが、それぞれ交互に積層されている。
【００１５】
電極層４０１Ｄと電極層４０１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層４０２Ｄと電極層４０２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層４０３Ｄと電極層４０３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層４０４Ｄと電極層４０４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１６】
電極層４０１Ｄと電極層４０１Ｓとは、Ｙ方向に分断されている。電極層４０２Ｄと電極層４０２Ｓとは、Ｙ方向に分断されている。電極層４０３Ｄと電極層４０３Ｓとは、Ｙ方向に分断されている。電極層４０４Ｄと電極層４０４Ｓとは、Ｙ方向に分断されている。
【００１７】
電極層４０１Ｄと電極層４０１Ｓとの間、電極層４０２Ｄと電極層４０２Ｓとの間、電極層４０３Ｄと電極層４０３Ｓとの間、および電極層４０４Ｄと電極層４０４Ｓとの間には、図示しない絶縁層が設けられている。
【００１８】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄは、バックゲートＢＧとドレイン側選択ゲート電極４５Ｄとの間に設けられている。電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓは、バックゲートＢＧとソース側選択ゲート電極４５Ｓとの間に設けられている。
【００１９】
電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓの層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを、単に電極層４０と表すこともある。
【００２０】
電極層４０は、例えば、不純物が添加され導電性を有するシリコン層である。絶縁層３０Ｂは、例えば、後述するＯＮＯ構造であってもよく、単層の絶縁層（例えば、酸化シリコン層）を有する。絶縁層３０Ｂについては、一例として、ＯＮＯ構造を後述する。
【００２１】
電極層４０４Ｄ上には、図示しない絶縁層を介して、ドレイン側選択ゲート電極４５Ｄが設けられている。ドレイン側選択ゲート電極４５Ｄは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２２】
電極層４０４Ｓ上には、図示しない絶縁層を介して、ソース側選択ゲート電極４５Ｓが設けられている。ソース側選択ゲート電極４５Ｓは、例えば、不純物が添加され導電性を有するシリコン層である。
【００２３】
ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとは、Ｙ方向に分断されている。なお、ドレイン側選択ゲート電極４５Ｄとソース側選択ゲート電極４５Ｓとを区別することなく単に選択ゲート電極４５と表すこともある。
【００２４】
ソース側選択ゲート電極４５Ｓ上には、図示しない絶縁層を介して、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層、または不純物が添加され導電性を有するシリコン層である。
ドレイン側選択ゲート電極４５Ｄおよびソース線ＳＬ上には、図示しない絶縁層を介して、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２５】
バックゲートＢＧおよびこのバックゲートＢＧ上の積層体１１には、Ｕ字状のメモリホールＭＨが複数形成されている。例えば、電極層４０１Ｄ〜４０４Ｄおよびドレイン側選択ゲート電極４５Ｄには、それらを貫通しＺ方向に延びるホールが形成されている。電極層４０１Ｓ〜４０４Ｓおよびソース側選択ゲート電極４５Ｓには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部（空間部）を介して繋がり、Ｕ字状のメモリホールＭＨを構成する。
【００２６】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ層２０（第１チャネルボディ層）が設けられている。チャネルボディ層２０は、例えば、シリコン層である。チャネルボディ層２０と、メモリホールＭＨの内壁との間にはメモリ膜３０Ａが設けられている。
【００２７】
チャネルボディ層２０に接続されたチャネルボディ層５１（第２チャネルボディ層）とドレイン側選択ゲート電極４５Ｄとの間には、ゲート絶縁膜３５が設けられている。チャネルボディ層５１は、例えば、シリコン層である。チャネルボディ層５１とソース側選択ゲート電極４５Ｓとの間には、ゲート絶縁膜３６が設けられている。
【００２８】
なお、メモリホールＭＨ内のすべてをチャネルボディ層２０で埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディ層２０を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２９】
メモリ膜３０Ａは、例えば、一対のシリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造を有する。図２に示すように、各電極層４０とチャネルボディ層２０との間には、電極層４０側から順に絶縁膜３１、電荷蓄積膜３２および絶縁膜３３が設けられている。絶縁膜３１は電極層４０に接し、絶縁膜３３はチャネルボディ層２０に接し、絶縁膜３１と絶縁膜３３との間に電荷蓄積膜３２が設けられている。なお、電極層４０間には、絶縁層３０Ｂが２層設けられている。絶縁膜３１は、例えば、シリコン酸化膜である。電荷蓄積膜３２は、例えば、シリコン窒化膜である。絶縁膜３３は、例えば、シリコン酸化膜である。
【００３０】
チャネルボディ層２０は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層４０はコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ層２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ層２０と各電極層４０との交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルＭＣが形成されている。
【００３１】
第１実施形態の不揮発性半導体記憶装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３２】
ドレイン側選択ゲート電極４５Ｄ、チャネルボディ層２０およびそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤの上方のチャネルボディ層２０は、ビット線ＢＬと接続されている。
ソース側選択ゲート電極４５Ｓ、チャネルボディ層５１およびそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳの上方のチャネルボディ層５１は、ソース線ＳＬと接続されている。
【００３３】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ層２０およびメモリ膜３０Ａは、バックゲートトランジスタＢＧＴを構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層４０４Ｄ〜４０１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層４０１Ｓ〜４０４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３４】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＤ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ層を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００３５】
１つのメモリストリングＭＳは、複数の電極層４０を含む積層体１１の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬをつなぐ連結部２１とを有する。このメモリストリングＭＳがＸ方向およびＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向およびＺ方向に３次元的に設けられている。
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば、周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００３６】
図３（ａ）および図３（ｂ）は第１実施形態に係る不揮発性半導体記憶装置の斜視模式図である。  
図３（ａ）には、メモリセルを含む不揮発性半導体記憶装置１の全体像が例示されている。図３（ｂ）には、不揮発性半導体記憶装置１のメモリセル形成領域６０（以下、セル領域６０）の付近が例示されている。また、図３（ｂ）のＢ−Ｂ断面が図１の前面に対応している。
【００３７】
図３（ａ）に表されるように、不揮発性半導体記憶装置１においては、基板１０の上に、電極層４０が階段状に積層されている。複数の電極層４０の上方には、ワード配線７２（第１配線）が設けられ、ワード配線７２は、コンタクト電極７３を通じて電極層４０に電気的に接続されている。ワード配線７２およびコンタクト電極７３の材質は、例えば、金属である。
【００３８】
複数のチャネルボディ層２０のそれぞれは、ビット線７８に電気的に接続されている。ビット線７８と電極層４０とのあいだには、選択ゲート電極４５が設けられている。選択ゲート電極４５は、ゲート配線７４（第２配線）に接続されている。ビット線７８およびゲート配線７４の材質は、例えば、金属である。
ワード配線７２（または、ゲート配線７４）は、Ｘ方向に延在している。ビット線７８は、Ｙ方向に延在している。
【００３９】
図３（ｂ）に表されるように、不揮発性半導体記憶装置１のセル領域６０においては、電極層４０がＺ方向に積層されている。電極層４０のそれぞれは、Ｘ−Ｙ面内に設けられたスリット５４によって、ドレイン側の電極層４０Ｄとソース側の電極層４０Ｓとに分割されている。ドレイン側の電極層４０Ｄは、電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄを含む。ソース側の電極層４０Ｓは、電極層４０１Ｓ、４０２Ｓ、４０３Ｓ、４０４Ｓを含む。
【００４０】
スリット５４は、Ｘ方向およびＹ方向に延在された溝である。スリット５４をＺ方向からみた場合、そのパターンは、矩形波状になっている。各層の電極層４０においては、Ｚ方向からみて、電極層４０Ｄと電極層４０Ｓとがスリット５４を挟み、互いに噛み合ってる。また、Ｚ方向からみると、電極層４０Ｄおよび電極層４０Ｓのそれぞれには、Ｘ方向にチャネルボディ層２０が２列になって配列している。また、不揮発性半導体記憶装置１においては、ドレイン側の電極層４０とソース側の電極層４０とがそれぞれ反対側（−Ｘ方向と＋Ｘ方向）に引き出されている。
【００４１】
なお、図３には、４層構造の電極層４０が例示されているが、実施形態はこの層数に限られるものではない。例えば、電極層４０の積層数は任意である。また、チャネルボディ層２０のＸ方向に設けられた本数についても任意である。
【００４２】
このように、不揮発性半導体記憶装置１は、下地層と、下地層の上に設けられ、複数の電極層４０と複数の絶縁層３０Ｂとがそれぞれ交互に積層された積層体１１と、を備える。また、不揮発性半導体記憶装置１は、積層体１１を貫通し積層体１１の上面１１ｕから積層体１１の下面１１ｄにまで延在する複数のチャネルボディ層２０と、複数のチャネルボディ層２０のそれぞれと複数の電極層４０のそれぞれとの間に設けられたメモリ膜３０Ａと、を備える。
【００４３】
また、不揮発性半導体記憶装置１は、積層体１１の上に設けられた複数の選択ゲート電極４５と、複数の選択ゲート電極４５のそれぞれを貫通し、複数のチャネルボディ層２０のそれぞれに接続されたチャネルボディ層５１と、複数の選択ゲート電極４５のそれぞれとチャネルボディ層５１との間に設けられたゲート絶縁膜３５（もしくは、ゲート絶縁膜３６）と、を備える。また、不揮発性半導体記憶装置１は、複数の電極層４０の少なくとも１つに電気的に接続されたワード配線７２を備える。また、不揮発性半導体記憶装置１は、複数の選択ゲート電極４５の少なくとも１つに電気的に接続されたゲート配線７４を備える。
【００４４】
また、図３（ｂ）に表されるように、複数の電極層４０のうち、最上の電極層４０４Ｄ、４０４Ｓ以外の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０１Ｓ、４０２Ｓ、４０３Ｓの少なくとも１つは表出部４０Ｅを有する。表出部４０Ｅの上には、複数の電極層４０のいずれか、および複数の絶縁層３０Ｂのいずれかが設けられていない。すなわち、図２に表された積層体１１は複数の表出部４０Ｅを有する。複数の表出部４０Ｅのそれぞれには段差がある。積層体１１は複数の表出部４０Ｅによって階段が構成された階段領域４６を有する。階段領域４６において、複数の表出部４０Ｅの少なくとも１つには、ワード配線７２が電気的に接続されている。
【００４５】
さらに、不揮発性半導体記憶装置１の積層体１１にはセル領域６０外に貫通孔が設けられている。貫通孔を含めた不揮発性半導体記憶装置１の構造について、図４を用いて説明する。
【００４６】
図４は第１実施形態に係る不揮発性半導体記憶装置の模式図であり、図４（ａ）は平面模式図、図４（ｂ）は図４（ａ）のＣ−Ｃ線に沿った断面模式図であり、図４（ｃ）は図４（ａ）のＤ−Ｄ線に沿った断面模式図である。
図４には、セル領域６０の途中から、階段領域４６を含めた積層体１１が表されている。なお、図中に例示されたワード配線７２もしくはゲート配線７４の数は一例であって、例示された数に限らない。また、ブロック幅１２内の積層体１１を１ブロックとする。複数の積層体１１は、所定の間隔（例えば、スリット５４の幅程度）を隔てて並んでいる。
【００４７】
不揮発性半導体記憶装置１の積層体１１には、階段領域４６のほか、貫通孔４７が設けられている。貫通孔４７は、複数のチャネルボディ層２０およびメモリ膜３０Ａが配置されたセル領域６０外に設けられている。貫通孔４７は、積層体１１の上面１１ｕから積層体１１の下面１１ｄにまで通じている。
【００４８】
また、貫通孔４７の両側の積層体１１は、連結部１１ｃによって繋がっている。つまり、積層体１１は貫通孔４７を基準として左右に分離されていない。すなわち、連結部１１ｃは、積層体１１の一部である。積層体１１においては、Ａ領域の下からＮ層目の電極層４０と、Ｂ領域の下からＮ層目の電極層４０とが積層体１１の連結部１１ｃを通じて同電位になっている（Ｎ：任意の自然数）。そして、階段領域４６において表出した複数の電極層４０のいずれかには、ワード配線７２が電気的に接続されている。ワード配線７２は、メタル配線層部（配線）７２ｂと、メタル配線層部７２ｂに接続されたメタルコンタクト部（ビア）７２ａと、を含む。メタル配線層部７２ｂは、積層体１１の上面に対して略平行に延在され、メタルコンタクト部７２ａは、積層体１１の上面に対して略垂直に延在されている。
【００４９】
第１実施形態では、１ブロック内において、複数のワード配線７２の全てがブロック幅１２の方向のみに配列されていない。つまり、第１実施形態では、複数のワード配線７２がブロック幅１２の方向に配列されているほか、ブロック幅１２の方向に対して垂直な方向にも配列されている。例えば、複数の電極層４０の各段に接続されたワード配線７２は、図４（ａ）、図４（ｂ）に表されるごとく、Ａ領域とＢ領域とにグループ分けされている。そして、それぞれの領域に配置されたワード配線７２がブロック幅１２の方向に並んでいる。
【００５０】
このように、複数のワード配線７２をグループ分けして配置できる理由は、Ａ領域のＮ段目の電極層４０とＢ領域のＮ段目の電極層４０とが積層体１１の連結部１１ｃを通じて繋がっているからである。例えば、奇数段目の電極層４０に接続されたワード配線７２はＡ領域に、偶数段目の電極層４０に接続されたワード配線７２はＢ領域に配置することができる。
【００５１】
こうすることにより、１ブロック内において、複数の電極層４０のそれぞれに接続されたワード配線７２がブロック幅１２内に収められている。
さらに、第１実施形態においては、Ａ領域またはＢ領域に配置された複数のワード配線７２（メタルコンタクト部７２ａ）の少なくとも１つが貫通孔４７を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出されている。
【００５２】
なお、積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出される配線は、ワード配線７２に限らない。例えば、選択ゲート電極から引き出されたゲート配線７４を貫通孔４７を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出してもよい（図４（ｃ））。ここで、ゲート配線７４は、メタル配線層部７４ａと、メタル配線層部７４ａに接続されたメタルコンタクト部７４ｂと、を含む。メタル配線層部７４ａは、積層体１１の上面に対して略平行に延在され、メタルコンタクト部７４ｂは、積層体１１の上面に対して略垂直に延在されている。そして、ゲート配線７４（メタルコンタクト部７４ｂ）を、ワード配線７２のように、貫通孔４７を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出してもよい。
また、貫通孔４７は１つであるとは限らない。複数の貫通孔４７を含んだ積層体１１の構造を次に説明する。
【００５３】
図５は第１実施形態の変形例に係る不揮発性半導体記憶装置の模式図であり、図５（ａ）は平面模式図、図５（ｂ）は図５（ａ）のＣ−Ｃ線に沿った断面模式図であり、図５（ｃ）は階段領域の別の実施例である。
【００５４】
積層体１１に設けられる貫通孔４７は１つに限らず、２つ以上設けてもよい。例えば、図５（ａ）、図５（ｂ）では、２つの貫通孔４７が例示されている。そして、電極層４０に接続された複数のワード配線７２の少なくとも１つは、貫通孔４７を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出されている。この引き出されたワード配線７２は、積層体１１の下側の基板１０に設けられ素子（例えば、トランジスタ４８）に接続されている。
【００５５】
このように、不揮発性半導体記憶装置１によれば、ワード配線７２を貫通孔４７を通して積層体１１の上面１１ｕ側から下面１１ｄ側に引き出すことができる。これにより、トランジスタ４８等の素子を積層体１１の下側に配置することができる。その結果、不揮発性半導体記憶装置１では、素子の配置の自由度が増加している。
また、上述したように、積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出される配線は、ワード配線７２に限らずゲート配線７４でもよい。また、貫通孔４７内および階段領域４６の電極層４０上には図示しない絶縁層が設けられ、それぞれの引き出し配線が絶縁されている。
【００５６】
また、階段領域４６の構造については、最上層の電極層４０以外の電極層４０の全てが表出部４０Ｅを有しているとは限らない。例えば、４層の電極層４０の例では、図５（ｃ）に表されるように、電極層４０２Ｄ（もしくは、電極層４０２Ｓ）は、その上面が電極層４０３Ｄ（もしくは、電極層４０３Ｓ）によって覆われ、表出部４０Ｅを有していない。すなわち、ワード配線７２を配設する数に応じて、表出部４０Ｅの数が調整される。
【００５７】
第１実施形態に係る不揮発性半導体記憶装置１の効果を説明する。まず、不揮発性半導体記憶装置１の効果を説明する前に、参考例に係る不揮発性半導体記憶装置について説明する。
【００５８】
図６は参考例に係る不揮発性半導体記憶装置の平面模式図である。  
参考例に係る不揮発性半導体記憶装置１００においては、上述した貫通孔４７が設けられていない。従って、参考例では、複数のワード配線７２もしくは複数のゲート配線７４をブロック幅１２の方向に並べなければならない。このような場合、不揮発性半導体記憶装置１００のブロック幅１２は、電極層４０の積層数を「ｍ」とし、選択ゲート電極の数を「ｎ」とし、配線のピッチを「Ｓ」とした場合、ブロック幅１２は、例えば（ｍ＋ｎ）×Ｓ以上にする必要がある。ブロック幅１２が（ｍ＋ｎ）×Ｓより小さくなると、複数のワード配線７２同士、または複数のゲート配線７４同士が短絡してしまうからである。
【００５９】
不揮発性半導体記憶装置１００においては、積層体１１の積層数が増加すると、積層数に応じたワード配線７２の数が必要になり、この分、ブロック幅１２が増加してしまう。すなわち、ブロック幅方向における不揮発性半導体記憶装置の大型化を招来する。さらに、ブロック幅１２が増加すると、ワード配線７２を電気的に共通化させるピラー本数も増加する。これにより、不揮発性半導体記憶装置を製造すべく製造プロセスが複雑になる。
このような積層数の増加に伴う、ブロック幅増加を抑制するには、ワード配線７２またはゲート配線７４の線幅をより細くしたり、その配列ピッチを短くする方策がある。しかし、不揮発性半導体記憶装置１００の微細化が進行するなか、このような線幅減少や配列ピッチ減少は、製造プロセス上の困難が伴う。
【００６０】
これに対して、第１実施形態に係る不揮発性半導体記憶装置１においては、複数のワード配線７２の少なくとも１つ、あるいは、複数のゲート配線７４の少なくとも１つを、積層体１１に設けた貫通孔４７を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出すことを可能にしている。
【００６１】
図７（ａ）、図７（ｂ）は不揮発性半導体記憶装置の効果を説明する上面模式図である。
例えば、４層のドレイン側の電極層４０とワード配線７２とを例に挙げて不揮発性半導体記憶装置１の効果を説明する。
【００６２】
参考例に係る不揮発性半導体記憶装置１００の積層体１１では、各層の電極層４０１Ｄ、４０２Ｄ、４０３Ｄ、４０４Ｄに接続されたワード配線７２を矢印Ａの方向に引き回す必要がある。従って、全てのワード配線７２のそれぞれを接触させることなく矢印Ａの方向に引き回せる程度のブロック幅１２Ａが必要になる。そして、参考例では、全てのワード配線７２がブロック幅１２Ａの方向のみに並べられる。しかし、この場合には、上述した不具合が生じてしまう。
【００６３】
これに対し、不揮発性半導体記憶装置１の積層体１１では、電極層４０１Ｄに接続されたワード配線７２と電極層４０２Ｄに接続されたワード配線７２とについては、矢印Ｂの方向に引き回すことができる。一方、電極層４０３Ｄに接続されたワード配線７２と電極層４０４Ｄに接続されたワード配線７２とについては、矢印Ｂとは反対側の矢印Ａの方向に引き回すことができる。
【００６４】
すなわち、不揮発性半導体記憶装置１と不揮発性半導体記憶装置１００の積層数は同じであっても、不揮発性半導体記憶装置１に貫通孔４７を設けることにより、配線の引き回しに要されるブロック幅１２Ｂはブロック幅１２Ａに比べておよそ半減する。従って、不揮発性半導体記憶装置１では、ブロック幅方向における不揮発性半導体記憶装置の大型化が抑制される。また、不揮発性半導体記憶装置１では、微細化が進行しても、ワード配線の線幅を減少させたり、配列のピッチを減少させたりすることを要しない。従って、製造プロセスの困難さも伴わない。
【００６５】
なお、不揮発性半導体記憶装置１において、貫通孔４７がない場合を想定する。この場合、複数のワード配線７２がＡ領域とＢ領域とにグループ分けされたとしても、貫通孔４７がないため、それぞれの領域のワード配線７２を積層体１１の端まで引き延ばす必要がある。従って、積層体１１の端では、ワード配線７２が結局、密集してしまう。このため、ブロック幅１２を広げなければならない。不揮発性半導体記憶装置１では、複数のワード配線７２を複数の領域に区分けし、且つ貫通孔４７を設けることにより、ブロック幅方向における不揮発性半導体記憶装置の大型化を回避している。
【００６６】
また、不揮発性半導体記憶装置１においては、選択ゲート電極から引き出されたゲート配線７４を貫通孔４７を通過させることができる。従来では、ゲート配線７４を貫通孔４７を通過させずに、電極層４０の上面に対して平行な方向に長く引き回していた。不揮発性半導体記憶装置１によれば、この長く引き回していた領域が空くことになる。この空いた領域には、別の配線を引き回すことが可能になる。すなわち、不揮発性半導体記憶装置１によれば、配線の引き回しの自由度が増加する。
【００６７】
このように、不揮発性半導体記憶装置１においては、積層数が増加してもブロック幅１２（またはブロックサイズ）の増加が抑制され、ワード配線７２、ゲート配線７４等の引き出し配線が接触することなく不揮発性半導体記憶装置１内に引き回すことができる。
【００６８】
（第２実施形態）  
図８は第２実施形態に係る不揮発性半導体記憶装置の斜視模式図である。  
図９は第２実施形態に係る不揮発性半導体記憶装置の平面模式図である。  
なお、図８には、図９に表示された複数のゲート配線７４が表示されていない。
【００６９】
第２実施形態に係る不揮発性半導体記憶装置２のセル領域６０の基本構造は不揮発性半導体記憶装置１のセル領域６０の基本構造と同じである。但し、不揮発性半導体記憶装置２においては、ドレイン側の電極層４０とソース側の電極層４０とがそれぞれ同じ側（例えば、図８、９では、−Ｘ方向の側）に引き出されている。
【００７０】
不揮発性半導体記憶装置２においては、積層体１１がスリット５４によって分割されている。ワード配線７２は、スリット５４を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出されている。ゲート配線７４についても、スリット５４を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出してもよい。
【００７１】
例えば、積層体１１は、スリット５４によって第１の積層体１１と第２の積層体１１に分割されている。ここで、第１の積層体１１とは、例えば、ソース側の電極層４０Ｓが積層した積層体１１が相当する。第２の積層体１１とは、例えば、ドレイン側の電極層４０Ｄが積層した積層体１１が相当する。
【００７２】
ワード配線７２は、２つのビア７２ａ、７２ｃと、引き出し配線７２ｂと、を含む。例えば、電極層４０４Ｄに接続されたビア７２ａには、引き出し配線７２ｂが接続され、さらに、この引き出し配線７２ｂに接続されたビア７２ｃは、第１の積層体の階段領域４６と第２の積層体の階段領域４６との間を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出されている。また、電極層４０４Ｓに接続されたビア７２ａには、引き出し配線７２ｂが接続され、さらに、この引き出し配線７２ｂに接続されたビア７２ｃは、第１の積層体の階段領域４６と第２の積層体の階段領域４６との間を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出されている。電極層４０４Ｄ、４０４Ｓ以外の各層の電極層についても同様の要領でビア７２ａ、７２ｃと、引き出し配線７２ｂとが引き回されている。
【００７３】
すなわち、Ｎ層目の電極層４０に電気的に接続されたワード配線７２は、第１の積層体（ソース側の電極層４０Ｓが積層した積層体１１）の階段領域４６と第２の積層体（ドレイン側の電極層４０Ｄが積層した積層体１１）の階段領域４６との間を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出されている。
また、セル領域６０と第１の積層体（ソース側の電極層４０Ｓが積層した積層体１１）の階段領域４６との間の距離は、セル領域６０と第２の積層体（ドレイン側の電極層４０Ｄが積層した積層体１１）の階段領域４６との間の距離に等しい。
【００７４】
ここで、積層体１１の上面１１ｕに対して平行であり、かつスリット５４が延在する第１方向（Ｘ方向）に対して直交する第２方向（Ｙ方向）における電極層４０の幅は以下のような関係にある。
【００７５】
例えば、Ｙ方向の第１の積層体（ソース側の電極層４０Ｓが積層した積層体１１）の階段領域４６の幅は、Ｙ方向における第１の積層体のセル領域６０の幅よりも狭い。同様に、Ｙ方向における第２の積層体（ドレイン側の電極層４０Ｄが積層した積層体１１）の階段領域４６の幅は、Ｙ方向における第２の積層体のセル領域６０の幅よりも狭い。第１の積層体（ソース側の電極層４０Ｓが積層した積層体１１）平面形状と、第２の積層体（ドレイン側の電極層４０Ｄが積層した積層体１１）の平面形状は同じであり、スリット５４の中心線を軸として、それぞれが線対称の関係にある。これにより、セル領域６０のスリット５４の幅よりも階段領域４６のスリット５４の幅のほうが広くなっている。
【００７６】
このように、不揮発性半導体記憶装置２においては、ワード配線７２もしくはゲート配線７４を、階段領域４６のスリット５４の間を通して、積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出している。
【００７７】
このような構造によっても、不揮発性半導体記憶装置１と同様の効果が得られる。不揮発性半導体記憶装置２においては、ワード配線７２がＹ方向に伸びているために、各層の電極層４０から−Ｘ方向に伸びる配線を引き出す必要がない。これにより、ゲート配線７４の引き回す領域を増加させることができる。換言すれば、複数のゲート配線７４の配列ピッチを増大させることができる。なお、階段領域４６における積層体１１の幅は、ビア７２ａが配置できる程度の幅であれば足りる。
【００７８】
＜第２実施形態の第１変形例＞  
図１０は第２実施形態の第１変形例に係る不揮発性半導体記憶装置の平面模式図である。
【００７９】
第２実施形態の第１変形例に係る不揮発性半導体記憶装置３においては、１つのチャネルボディ層２０ごとに、積層体１１がスリット５４によって分割されている。このような構造も実施形態に含まれる。このような構造でも不揮発性半導体記憶装置２と同じ効果が得られる。
【００８０】
＜第２実施形態の第２変形例＞  
図１１は第２実施形態の第２変形例に係る不揮発性半導体記憶装置の平面模式図である。
【００８１】
第２実施形態の第２変形例に係る不揮発性半導体記憶装置４においては、Ｙ方向における第１の積層体（ソース側の電極層４０Ｓが積層した積層体１１）の階段領域４６の幅は、Ｙ方向における第１の積層体１１の前記セル領域６０の幅よりも狭い。また、Ｙ方向における第２の積層体（ドレイン側の電極層４０Ｄが積層した積層体１１）の階段領域４６の幅は、Ｙ方向における第２の積層体のセル領域６０の幅よりも狭い。
【００８２】
さらに、不揮発性半導体記憶装置４においては、Ｘ方向における第１の積層体の階段領域４６の中心線と、Ｘ方向における第２の積層体の階段領域４６の中心線と、の間の距離ｄ１は、Ｘ方向における第１の積層体のセル領域６０の中心線と、Ｘ方向における第２の積層体のセル領域６０の中心線と、の間の距離ｄ２よりも短い。換言すれば、不揮発性半導体記憶装置４では、狭幅に加工したソース側およびドレイン側の階段領域同士を近接させた結果、階段領域４６におけるスリット５４の幅が不揮発性半導体記憶装置２、３に比べてさらに増大している。
【００８３】
このような構造でも不揮発性半導体記憶装置２と同じ効果が得られる。不揮発性半導体記憶装置４では、階段領域４６におけるスリット５４の幅を不揮発性半導体記憶装置２、３に比べてさらに増大させた結果、配線の引き回しの自由度がさらに拡大する。
【００８４】
＜第２実施形態の第３変形例＞  
図１２は第２実施形態の第３変形例に係る不揮発性半導体記憶装置の斜視模式図である。  図１３は第２実施形態の第３変形例に係る不揮発性半導体記憶装置の平面模式図である。
【００８５】
第２実施形態の第３変形例に係る不揮発性半導体記憶装置５においては、隣り合う積層体１１の間に、未使用の積層体４１が設けられている。すなわち、隣り合う積層体１１のは、積層体４１が設けられた分、離れている。積層体４１は電気的に浮遊状態にある。そして、不揮発性半導体記憶装置５においては、Ｎ層目の電極層４０に電気的に接続されたワード配線７２は、隣り合う積層体１１の間を通して積層体１１の上面１１ｕ側から積層体１１の下面１１ｄ側に引き出されている。このような構造でも不揮発性半導体記憶装置２と同じ効果が得られる。
【００８６】
＜第２実施形態の第４変形例＞  
図１４は第２実施形態の第４変形例に係る不揮発性半導体記憶装置の平面模式図である。
【００８７】
上述した不揮発性半導体記憶装置２〜５においては、セル領域６０と第１の積層体（例えば、ソース側の電極層４０Ｓが積層した積層体１１）の階段領域４６との間の距離は、セル領域６０と第２の積層体（例えば、ドレイン側の電極層４０Ｄが積層した積層体１１）の階段領域４６との間の距離に等しい。
【００８８】
第２実施形態の第４変形例に係る不揮発性半導体記憶装置６においては、セル領域６０と第１の積層体の階段領域４６との間の距離は、セル領域６０と第２の積層体の階段領域４６との間の距離よりも短いか、もしくは長くなっている。
【００８９】
例えば、ｎ番目のブロックには、２つのドレイン側の電極層４０Ｄと、この２つのドレイン側の電極層４０Ｄによって挟まれた２つのソース側の電極層４０Ｓと、が設けられている。ｎ番目のブロックに属す電極層４０Ｄ、４０Ｓは、ｎ−１番目のブロックに属すドレイン側の電極層４０Ｄおよびソース側の電極層４０Ｓと、ｎ＋１番目のブロックに属すドレイン側の電極層４０Ｄおよびソース側の電極層４０Ｓと、によって挟まれている。
【００９０】
図１４では、ｎ−１番目（またはｎ＋１番目）のブロックに属すドレイン側の電極層４０Ｄおよびソース側の電極層４０Ｓにおけるセル領域６０と階段領域４６との間の距離は、ｎ番目のブロックに属すドレイン側の電極層４０Ｄおよびソース側の電極層４０Ｓにおけるセル領域６０と階段領域４６との間の距離よりも長い状態が例示されている。すなわち、不揮発性半導体記憶装置６においては、ブロック領域ごとに、階段領域４６の位置がずれている。
【００９１】
例えば、ｎ番目のブロックのソース側の電極層４０Ｓでは、電極層４０Ｓの各層の電極層は、ビア７２ｅ、引き出し配線７２ｆ、ビア７２ｇ、引き出し配線７２ｈ、ビア７２ｊ、引き出し配線７２ｋ、ビア７２ｉ、および積層体１５のそれぞれの電極層１６を経由して、ビア７２ａに接続されている。ここで、ｎ−１番目のブロックとｎ＋１番目のブロックとの間に設けられた積層体１５は、積層体１１と同様に、複数の電極層１６が積層体された島状の積層体である。電極層１６の材質はポリシリコンである。そして、ビア７２ａは、引き出し配線７２ｂに接続され、さらに、引き出し配線７２ｂに接続されたビア７２ｃが不揮発性半導体記憶装置６の下側に引き出されている。なお、積層体１５を設けずに、ビア７２ｉを不揮発性半導体記憶装置６の下側に引き出してもよい。
【００９２】
このような構造でも不揮発性半導体記憶装置２と同じ効果が得られる。不揮発性半導体記憶装置６においては、セル領域６０と階段領域４６との間の距離を長くしたブロック（ｎ−１番目またはｎ＋１番目のブロック）の上方に引き回す配線は、ゲート配線７４以外の配線として用いない。これにより、セル領域６０と階段領域４６との間の距離を短くしたブロック（ｎ番目のブロック）では、多数の配線リソースを確保することができる。このため、ワード配線を電気的に共通化させる自由度が増す。さらに、ワード配線を電気的に共通化させる分、配線の引き回しエリアが拡大する。
【００９３】
また、ブロック毎に階段領域４６をずらしたことにより、セル領域６０と階段領域４６との間の距離を長くしたブロック（ｎ−１番目またはｎ＋１番目のブロック）では、引き出し配線を積層体１５のさらに外側で引き回すことが可能になる。積層体１５のさらに外側のエリアでは、配線の引き回しエリアが倍増するため、配線の引き回しの自由度が拡大する。これにより、耐圧がより高い不揮発性半導体記憶装置が形成される。
【００９４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００９５】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【００９６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１、２、３、４、５、６、１００ 不揮発性半導体記憶装置、  １０ 基板、  １１、１５、４１ 積層体、  １１ｃ 連結部、  １１ｄ 下面、  １１ｕ 上面、  １２ ブロック幅、  １２Ａ ブロック幅、  １２Ｂ ブロック幅、  １６ 電極層、  ２０、５１ チャネルボディ層、  ２１ 連結部、  ３０Ａ メモリ膜、  ３０Ｂ 絶縁層、  ３１ 絶縁膜、  ３２ 電荷蓄積膜、  ３３ 絶縁膜、  ３５、３６ ゲート絶縁膜、  ４０、４０Ｄ 電極層、  ４０Ｅ 表出部、  ４０Ｓ 電極層、  ４５ 選択ゲート電極、  ４５Ｄ ドレイン側選択ゲート電極、  ４５Ｓ ソース側選択ゲート電極、  ４６ 階段領域、  ４７ 貫通孔、  ４８ トランジスタ、  ５４ スリット、  ６０ セル領域（メモリセル形成領域）、  ７１、７２ ワード配線、  ７２ａ メタルコンタクト部、  ７２ｂ メタル配線層部、  ７２ａ、７２ｃ、７２ｅ、７２ｇ、７２ｉ、７２ｊ ビア、  ７２ｂ、７２ｆ、７２ｈ、７２ｋ 配線、  ７３ コンタクト電極、  ７４ ゲート配線、  ７４ａ メタル配線層部、  ７４ｂ メタルコンタクト部、  ７８ ビット線、  ４０１Ｄ〜４０４Ｄ 電極層、  ４０１Ｓ〜４０４Ｓ 電極層、  ＢＧ バックゲート、  ＢＧＴ バックゲートトランジスタ、  ＢＬ ビット線、  ＣＬ 柱状部、  ＭＣ メモリセル、  ＭＨ メモリホール、  ＭＳ メモリストリング、  ＳＬ ソース線、  ＳＴＤ ドレイン側選択トランジスタ、  ＳＴＳ ソース側選択トランジスタ
【図１】
2014053605.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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