(57)【要約】【課題】マスクＲＯＭに記憶されるデータの提供からマスクＲＯＭの完成までの期間を短縮とメモリセル領域の面積の削減とが、同時に実現可能な読み出し専用半導体記憶装置を提供すること【解決手段】本発明に係る読み出し専用半導体記憶装置はデプレッション型のＭＯＳトランジスタをメモリセルとしてＮＡＮＤ型に配置したメモリセルブロック１を備える。デプレッション用インプラ領域１０、１１はＮ型不純物のイオンインプラを行なうことで形成される。メモリセルにデータ“１”を記憶する場合には、ＭＯＳトランジスタＴＲ４に例示するように、ゲート端子１３とゲート端子１３の上層に位置するワード線ＷＬ１とは第１コンタクト１４によって接続される。データ“０”を記憶する場合には、ＭＯＳトランジスタＴＲ２に例示するように、ゲート端子１３とゲート端子１３の上層に位置するワード線ＷＬ２とは接続されず、ゲート端子１３はフローティング状態にされる【選択図】図１
2014086571.tif 000002
【特許請求の範囲】
【請求項１】
デプレッション型のＭＯＳトランジスタをメモリセルとしてＮＡＮＤ型に配置したメモリセルアレイを備え、
前記メモリセルアレイの行選択を行うワード線と前記ＭＯＳトランジスタのゲート端子とを接続するコンタクト領域が、前記ＭＯＳトランジスタに記憶されるデータが第１論理値であるとき配置され、前記ＭＯＳトランジスタに記憶されるデータが前記第１論理値とは相補の第２論理値であるとき配置されないことを特徴とする読み出し専用半導体記憶装置。
【請求項２】
行選択を行う前記ワード線には、前記ＭＯＳトランジスタの閾値電圧を下回る負電位が供給されることを特徴とする請求項１に記載の読み出し専用半導体記憶装置。
【請求項３】
前記メモリセルアレイの前記ＭＯＳトランジスタを含む領域に対して一括して不純物注入が行われ、前記ＭＯＳトランジスタのチャネル領域が一括してデプレッション型の不純物濃度とされることを特徴とする請求項１または２に記載の読み出し専用半導体記憶装置。
【請求項４】
前記ワード線に沿って並置される前記ＭＯＳトランジスタのゲート端子は、各々分離して配置されていることを特徴とする請求項１〜３の何れか一項に記載の読み出し専用半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読み出し専用半導体記憶装置に関し、特に読み出し専用半導体記憶装置のプログラムに関する。
【背景技術】
【０００２】
エンハンスメント型メモリトランジスタと、デプレション型メモリトランジスタとを備えるＮＡＮＤ型メモリトランジスタアレイを用いたマスクＲＯＭが開示されている（特許文献１など）。
【０００３】
また、ＮＡＮＤ型メモリセルをもつマスクＲＯＭのプログラム法を、従来のように記憶させるべき情報に応じてメモリトランジスタ部にデプレッション注入を行う代わりに、メモリトランジスタのソースとドレインとを導電層により短絡させメモリトランジスタに情報を記憶させることが開示されている（特許文献２など）。
【０００４】
また、
ＮＡＮＤ型メモリセルであって、ＭＯＳトランジスタは、全てエンハンスメント型であり、ＭＯＳトランジスタが隣接するもの同士でソース、ドレインを共有して直列接続され、選択されたＭＯＳトランジスタのソース、ドレイン間が導体配線により短絡されることで、データ書込がされる不揮発性半導体記憶装置が開示されている（特許文献３など）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１４０６０１
【特許文献２】特開平７−２９９９９
【特許文献３】特開平８−３１９５６
【発明の概要】
【発明が解決しようとする課題】
【０００６】
マスクＲＯＭのメモリセルにデータ“０”、“１”の何れかのデータを記憶するため、特許文献１などに記載されている技術では、エンハンスメント型メモリトランジスタ、およびデプレッション型メモリトランジスタの２種類のメモリセルが用いられる。例えば、データ“０”を記憶するメモリセルをデプレッション型トランジスタとし、データ“１”を記憶するメモリセルをエンハンスメント型トランジスタとする。
【０００７】
この場合、デプレッション型トランジスタを形成するプロセス例として２つの方法が考えられる。第１の例は、メモリセルが形成される領域全体にエンハンスメント型のチャネル領域を形成した後に、データ“０”をプログラムしたいチャネル領域に選択的にイオンインプラを行ないデプレッション型のチャネル領域を形成する方法である。この方法では、データ“０”の情報が提供されるまでイオンインプラを行うことができない。イオンインプラ以降のプロセスが長いため、マスクＲＯＭが搭載される製品の出荷までに長い期間を要するという課題がある。
【０００８】
第２の例は、エンハンスメント型で形成されるメモリトランジスタのゲート端子を形成した後に、データ“０”をプログラムするメモリトランジスタのチャネル領域に選択的にイオンインプラを行ないデプレッション型のチャネル領域を形成する方法である。この方法では、ゲート端子形成までの工程を事前に完了させることで、データ“０”のプログラムから製品の出荷までの期間を短縮することができる。しかしながら、この場合、イオンインプラの打ち込みエネルギーは、ゲート端子など半導体基板上の各層を通過させる必要から、高いエネルギーが必要となる。この結果、不純物の拡散する領域が広がり、メモリセル間のクリアランスを十分に確保せざるを得なくなりメモリセルが形成される領域の面積が増大するという課題がある。
【０００９】
また、メモリセルにデータ“０”、“１”の何れかのデータを記憶するため、上記特許文献２、３に記載の背景技術では、例えば、データ“０”を記憶するメモリトランジスタのソースとドレインを接続し、データ“１”を記憶するメモリトランジスタのソースとドレインは切り離される。この場合、メモリトランジスタのソースおよびドレイン領域には、メタル配線層に接続されるコンタクト領域が配置される領域が必要となる。これにより、メモリセルが形成される領域の面積が増大するという課題がある。
【００１０】
本発明は、そのような実情に鑑みてなされたものであり、マスクＲＯＭに記憶されるデータの提供からマスクＲＯＭの完成までの期間の短縮と、メモリセル領域の面積の削減とが、同時に実現可能な読み出し専用半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本願に開示の読み出し専用半導体記憶装置は、デプレッション型のＭＯＳトランジスタをメモリセルとしてＮＡＮＤ型に配置したメモリセルアレイを備える。メモリセルアレイの行選択を行うワード線とＭＯＳトランジスタのゲート端子とを接続するコンタクト領域は、ＭＯＳトランジスタに記憶されるデータが第１論理値であるとき配置される。ＭＯＳトランジスタに記憶されるデータが第１論理値とは相補の第２論理値であるときは、コンタクト領域は配置されない。
【発明の効果】
【００１２】
本願に開示の技術が提供する読み出し専用半導体記憶装置では、ＭＯＳトランジスタのゲート端子とワード線とを接続するコンタクト領域の有無によりメモリセルであるＭＯＳトランジスタにデータをプログラムする。マスクＲＯＭの製造工程の後半にあるコンタクト領域の形成工程においてプログラムを行うことができ、プログラムデータの提供からマスクＲＯＭの完成までの期間を短縮することができる。さらに、本願に係る読み出し専用半導体記憶装置では、エンハンスメント型とデプレッション型との混在はなく、ソース・ドレイン間を接続するためのコンタクト領域の確保も不要となる。通常であれば全てのＭＯＳトランジスタに配置されるゲート端子とワード線とのコンタクト領域を、プログラムデータに応じて不要とすることでプログラムすることができる。このため、メモリセルアレイの配置面積を必要最小限の領域に維持することができる。製品出荷までの期間短縮とメモリセルの省面積化の両立が可能となる。
【図面の簡単な説明】
【００１３】
【図１】実施形態に係るマスクＲＯＭのメモリセルブロック１のレイアウト図である。
【図２】実施形態に係るマスクＲＯＭのメモリセルブロック１および読み出しブロック２の回路図である。
【図３】実施形態に係るマスクＲＯＭのメモリセルブロック１のデータ読み出し動作を説明するタイミングチャートである。
【図４】実施形態に係るマスクＲＯＭのメモリセルブロック１のＡ１−Ａ２線断面に沿った工程断面図（その１）である。
【図５】実施形態に係るマスクＲＯＭのメモリセルブロック１のＢ１−Ｂ２線断面に沿った工程断面図（その１）である。
【図６】実施形態に係るマスクＲＯＭのメモリセルブロック１のＡ１−Ａ２線断面に沿った工程断面図（その２）である。
【図７】実施形態に係るマスクＲＯＭのメモリセルブロック１のＢ１−Ｂ２線断面に沿った工程断面図（その２）である。
【発明を実施するための形態】
【００１４】
図１は、実施形態に係るマスクＲＯＭのメモリセルブロック１のレイアウト図である。図１は、メモリセルである４つのＭＯＳトランジスタＴＲ０〜ＴＲ３（図２、参照）が行方向（図１において上下方向）に隣接するもの同士でソース、ドレインを共有して直列接続されたＮＡＮＤ型メモリユニットが４行４列に配列されるメモリセルアレイ１Ａ、１Ｂが、ビット線の選択領域１Ｃを挟んで鏡面対称に配置されたレイアウト図である。図１において、下層からポリシリコン配線層、第１メタル配線層、第２メタル配線層の順に配線層が形成される。第１コンタクト１４は、ポリシリコン配線層と第１メタル配線層とを接続する。第２コンタクト１５は、後述する拡散層１００〜１０３と第１メタル配線層とを接続する。第３コンタクト１６は、第１メタル配線層と第１メタル配線層より上層にある第２メタル配線層とを接続する。図１において第３コンタクト１６の直下には第２コンタクト１５があるので、第２コンタクト１５および第３コンタクト１６を介して第２メタル配線層は拡散層１００〜１０３に接続される。
【００１５】
メモリセルブロック１は、Ｐ型基板またはＰ型ウエルに形成される。デプレッション用インプラ領域１０、１１は、メモリセルアレイ１Ａ、１Ｂごとに、それぞれのメモリセルアレイ１Ａ、１Ｂにおいてメモリセルを構成するＭＯＳトランジスタ（ＴＲ０〜ＴＲ４など）の配置領域を含んだ領域に、後述するＮ型不純物のイオンインプラを行なうことで、形成される。デプレッション用インプラ領域１０、１１は、メモリセルが形成される領域となる。
【００１６】
拡散層１００〜１０３は、ＭＯＳトランジスタのソース・ドレインを構成する領域であり、行方向に長尺の矩形形状を有してデプレッション用インプラ領域１０、１１を貫き、列方向（図１において左右方向）に並置される。拡散層１００〜１０３には、列方向に第１メタル配線層で形成される８本のワード線ＷＬ００〜ＷＬ０３、ＷＬ１０〜ＷＬ１３と、ポリシリコン配線層で形成される２本のセレクト線ＷＳ０、ＷＳ１が交差している。メモリセルアレイ１Ａにおいて、デプレッション用インプラ領域１０の行方向上側から後述するデプレッション用インプラ領域１０、１１の間に位置する第３コンタクト１６の配置領域に向かって、ワード線ＷＬ１０、ＷＬ１１、ＷＬ１２、ＷＬ１３、セレクト線ＷＳ１の順で配置される。また、メモリセルアレイ１Ｂにおいて、デプレッション用インプラ領域１０の行方向下側から第３コンタクト１６の配置領域に向かって、ワード線ＷＬ００、ＷＬ０１、ＷＬ０２、ＷＬ０３、セレクト線ＷＳ０の順で配置される。メモリセルアレイ１Ａ、１Ｂは、第３コンタクト１６の配置領域を挟んで鏡面対称に配置されている。
【００１７】
８本のワード線ＷＬ００〜ＷＬ０３、ＷＬ１０〜ＷＬ１３の下層部には、層間絶縁層を挟んで、ポリシリコン配線層で形成されるゲート端子１３が配置される。ゲート端子１３は、列方向に長尺の矩形形状を有し、列方向に拡散層１００〜１０３を貫いて交差するように配置される。ＭＯＳトランジスタのゲートを構成する。ゲート端子１３は、ＭＯＳトランジスタごとに分離して配置されている。ゲート端子１３は、各ワード線ＷＬ００〜ＷＬ０３、ＷＬ１０〜ＷＬ１３と、重なって配置されている。このため、図１では、ゲート端子１３が配置される部分において、ワード線ＷＬ００〜ＷＬ０３、ＷＬ１０〜ＷＬ１３の図示を省略する。
【００１８】
メモリセルであるＭＯＳトランジスタ（ＴＲ０〜ＴＲ４など）は、デプレッション用インプラ領域１０、１１にあって、ゲート端子１３の下層にあるチャネル領域がデプレッション型となるように不純物濃度が調整された、いわゆる、デプレッション型のＭＯＳトランジスタである。行方向に、隣接するＭＯＳトランジスタ間で共用とされるソース、ドレイン領域が配置される。例えば、ＭＯＳトランジスタＴＲ２、ＴＲ４は、破線で囲まれる領域である。
【００１９】
一方、セレクトトランジスタであるＭＯＳトランジスタＴＳ００〜ＴＳ３０、ＴＳ０１〜ＴＲ３１は、Ｐ型基板またはＰ型ウエルに形成される。ワード線ＷＬ００〜ＷＬ０３、ＷＬ１０〜ＷＬ１３に平行して延伸するセレクト線ＷＳ０、ＷＳ１と拡散層１００〜１０３との交差領域をチャネル領域とする。
【００２０】
第３コンタクト１６は、２本のセレクト線ＷＳ０、ＷＳ１との間に位置する。第３コンタクト１６およびその直下にある第２コンタクト１５によって、第１メタル配線層を介して拡散層１００〜１０３と第２メタル配線層で形成されるビット線ＢＬ０〜ＢＬ３とが、それぞれ接続される。ＮＡＮＤ型メモリユニットの内側端のソース・ドレインがビット線に接続される。メモリセルアレイ１Ａの上側外方およびメモリセルアレイ１Ｂの下側外方であってＮＡＮＤ型メモリユニットの外側端に第２コンタクト１５が配置される。この第２コンタクト１５は、直列接続されたＮＡＮＤ型メモリユニットの外方端にある拡散層１００〜１０３と、第１メタル配線層で形成される接地線（ＧＮＤ線）とを接続する。これにより、ＮＡＮＤ型メモリユニットは、ビット線ＢＬ０〜ＢＬ３とＧＮＤ線との間に直列接続される。
【００２１】
メモリセルにデータ“１”を記憶する場合には、ＭＯＳトランジスタＴＲ４に例示するように、ゲート端子１３とゲート端子１３の上層に位置するワード線ＷＬ１とは第１コンタクト１４によって接続される。この場合、ＭＯＳトランジスタＴＲ４はゲート端子１３に印加される電圧に応じてオン状態またはオフ状態になる。データ“０”を記憶する場合には、ＭＯＳトランジスタＴＲ２に例示するように、ゲート端子１３とゲート端子１３の上層に位置するワード線ＷＬ２とは接続されずゲート端子１３はフローティング状態にされる。この場合、ＭＯＳトランジスタＴＲ２はオン状態にあり電流が流れる状態に維持される。
【００２２】
図２は、実施形態に係るマスクＲＯＭのメモリセルブロック１および読み出しブロック２の回路図である。図２は、図１に記載したメモリセルブロック１の等価回路とメモリセルブロック１に記憶されたデータを読み出す、読み出しブロック２の回路図である。
【００２３】
メモリセルアレイ１Ａに配置されているＮＡＮＤ型メモリユニット１２０の一端であるビット線ＢＬ００は、セレクトトランジスタであるＭＯＳトランジスタＴＳ００を介してビット線ＢＬ０に接続され、他端は、図１のＧＮＤ線に接続される。メモリセルブロック１に含まれる他のＮＡＮＤ型メモリユニットも同様に、その一端であるビット線ＢＬ１０〜ＢＬ３０は、セレクトトランジスタであるＭＯＳトランジスタＴＳ１０〜ＴＳ３０に接続され、他端は、図１のＧＮＤ線に接続される。メモリセルアレイ１Ｂについても同様に、ビット線ＢＬ０１〜ＢＬ３１は、ＭＯＳトランジスタＴＳ０１〜ＴＳ３１を介してビット線ＢＬ０〜ＢＬ３に接続され、他端は、図１のＧＮＤ線に接続される。
【００２４】
セレクト線ＷＳ０は、セレクトトランジスタであるＭＯＳトランジスタＴＳ００〜ＴＳ３０のゲート端子１３に接続される。同様に、セレクト線ＷＳ１は、ＭＯＳトランジスタＴＳ０１〜ＴＳ３１のゲート端子１３に接続される。
【００２５】
セレクト線ＷＳ０、ＷＳ１は、それぞれ、メモリセルアレイ１Ｂ、１Ａに配置されているＮＡＮＤ型メモリユニットごとに共通に配線されている。また、ワード線ＷＬ０〜ＷＬ３は、それぞれ、メモリセルアレイ１Ａ、１Ｂの各々に配線されているワード線ＷＬ１０〜ＷＬ１３、およびワード線ＷＬ００〜ＷＬ０３に共通の配線である。すなわち、ワード線ＷＬ０はワード線ＷＬ１０とワード線ＷＬ００とに接続され、ワード線ＷＬ１はワード線ＷＬ１１とワード線ＷＬ０１とに接続され、ワード線ＷＬ２はワード線ＷＬ１２とワード線ＷＬ０２とに接続され、ワード線ＷＬ３はワード線ＷＬ１３とワード線ＷＬ０３とに接続される。
【００２６】
ＭＯＳトランジスタＴＲ０のゲート端子１３には、ワード線ＷＬ００が図１に図示する第１コンタクト１４によって接続されている。ＭＯＳトランジスタＴＲ１、ＴＲ３の各ゲート端子１３は、ワード線ＷＬ１、ＷＬ３がそれぞれ接続される。
【００２７】
一方、ＭＯＳトランジスタＴＲ２のゲート端子１３には、ワード線ＷＬ２に接続される第１コンタクト１４は配置されず、ＭＯＳトランジスタＴＲ２のゲート端子１３はフローティング状態にされる。
【００２８】
また、ＮＡＮＤ型メモリユニット１３０に備えられるＭＯＳトランジスタＴＲ４は、ゲート端子１３がワード線ＷＬ１に接続される第１コンタクト１４が配置されている。
【００２９】
読み出しブロック２は、ＭＯＳトランジスタＴＳ０〜ＴＳ３とセンスアンプ２０とを備える。ＭＯＳトランジスタＴＳ０〜ＴＳ３は、それぞれ、ビット線ＢＬ０〜ＢＬ３とセンスアンプ２０の入力端子とを接続するセレクトトランジスタである。コラム線ＣＯＬ０は、ＭＯＳトランジスタＴＳ０のゲート端子１３に接続される。同様に、コラム線ＣＯＬ１はＭＯＳトランジスタＴＳ１のゲート端子１３に接続され、コラム線ＣＯＬ２はＭＯＳトランジスタＴＳ２のゲート端子１３に接続され、コラム線ＣＯＬ３はＭＯＳトランジスタＴＳ３のゲート端子１３に接続される。
【００３０】
ここで、メモリセルであるＭＯＳトランジスタはデプレッション型であるため、しきい値電圧は負電圧となる。ゲート端子１３にしきい値電圧より低い電圧が印加されることに応じてオフ状態となり、しきい値電圧を下回らない電圧ではオン状態に維持される。また、ゲート端子１３がフローティング状態の場合もオン状態が維持される。実施形態では、選択されたＭＯＳトランジスタに対応するワード線については負電圧が印加され、非選択のワード線は接地電圧が印加されるものとする。
【００３１】
一方、セレクト線ＷＳ０、ＷＳ１が接続されるセレクトトランジスタであるＭＯＳトランジスタＴＳ００〜ＴＳ３０、ＴＳ０１〜ＴＳ３１、およびコラム線ＣＯＬ０〜ＣＯＬ３が接続されるセレクトトランジスタであるＭＯＳトランジスタＴＳ０〜ＴＳ３はエンハンスメント型のＭＯＳトランジスタである。このため、ゲート端子１３に印加される信号がローレベルの時はオフ状態となり、ハイレベルの時にオン状態となる。
【００３２】
センスアンプ２０は、入力端子に接続されるビット線ＢＬ０〜ＢＬ３の何れかの電圧レベルを検知することにより、選択メモリセルに記憶されるデータを読み出す。センスアンプ２０は、図示しないプリチャージ回路を備える。プリチャージ回路は、データの読み出し前に、入力端子をハイレベルにプリチャージする。プリチャージの解除後、入力端子に選択されるメモリセルを含むＮＡＮＤ型メモリユニットが、ビット線を介して接続される。ここで、ＮＡＮＤ型メモリユニットに備えられる各ＭＯＳトランジスタは、第１コンタクト１４の有無によりデータが記憶されている。これにより、ＮＡＮＤ型メモリユニットを介して電流が流れるか否かが決定され、プリチャージされた入力端子がＮＡＮＤ型メモリユニットを介して放電されるか否かが定まる。具体的には、ＮＡＮＤ型メモリユニットのうち、非選択のＭＯＳトランジスタには、対応するワード線により接地電圧が印加される。選択されたＭＯＳトランジスタには、対応するワード線により負電圧が印加される。これにより、非選択のＭＯＳトランジスタは、ワード線とゲート端子１３とを接続する第１コンタクト１４が配置されていればゲート端子１３に接地電位が印加され、第１コンタクト１４が配置されていなければゲート端子１３はフローティング状態になる。何れの場合もＭＯＳトランジスタはオン状態となる。非選択のＭＯＳトランジスタは電流が流れる状態に維持される。一方、選択されたＭＯＳトランジスタは、第１コンタクト１４がなければフローティング状態が維持されオン状態が維持される。この場合は電流が流れる。第１コンタクト１４が配置されていればゲート端子１３には負電圧が印加されオフ状態となる。この場合は電流は流れない。ＮＡＮＤ型メモリユニットを介して電流が流れビット線の電圧レベルがローレベルになる場合、センスアンプ２０の出力端子Ｄから、選択したワード線に対応するＭＯＳトランジスタに記憶されているデータの読み出し結果としてデータ“０”が出力される。一方、ＮＡＮＤ型メモリユニットを介して電流が流れずビット線の電圧レベルがハイレベルに維持される場合、センスアンプ２０の出力端子Ｄから、選択したワード線に対応するＭＯＳトランジスタに記憶されているデータの読み出し結果としてデータ“１”が出力される。
【００３３】
実施形態に係るメモリセルブロック１の読み出し動作は、非選択のメモリセルに対応するワード線には接地電圧を印加することで、非選択のメモリセルをオン状態にする。一方、選択されるメモリセルに対応するワード線には負電位を印加する。選択されたメモリセルのゲート端子１３と対応するワード線とが第１コンタクト１４により接続されている場合には、デプレッション型のＭＯＳトランジスタはオフ状態となり、ソース、ドレイン間の電流が遮断される。選択されたメモリセルのゲート端子１３と対応するワード線とが第１コンタクト１４により接続されていない場合には、ゲート端子１３はフローティング状態が維持される。よって、デプレッション型のＭＯＳトランジスタはオン状態に維持され、ソース、ドレイン間に電流が流れる。
【００３４】
これにより、選択されたメモリセルがオン状態となる場合には、プリチャージの解除後に選択されるメモリセルを含むＮＡＮＤ型メモリユニットが電流を流し、センスアンプ２０に接続されるビット線の電圧レベルがローレベルになる。データ“０”が読み出される。一方、選択されたメモリセルがオフ状態となる場合には、選択されるメモリセルを含むＮＡＮＤ型メモリユニットが電流を流さず、センスアンプ２０に接続されるビット線の電圧レベルがハイレベルに維持される。データ“１”が読み出される。
【００３５】
図３は、実施形態に係るマスクＲＯＭのメモリセルブロック１のデータ読み出し動作を説明するタイミングチャートである。図３において、ビット線ＢＬ０、ＢＬ２、コラム線ＣＯＬ０〜３、セレクト線ＷＳ０、ＷＳ１、ワード線ＷＬ０〜３の電圧レベル、およびプリチャージ電圧ＰＣの動作波形が示されている。図３では、領域（Ｉ）においてＭＯＳトランジスタＴＲ２のデータ読み出しを行なうタイミングチャートを示し、領域（ＩＩ）においてＭＯＳトランジスタＴＲ４のデータ読み出しを行なうタイミングチャートを示す。
【００３６】
ワード線、セレクト線、コラム線の切替時に、プリチャージ電圧ＰＣがハイレベルに反転し、センスアンプ２０に備えられるプリチャージ回路は入力端子をプリチャージする。このとき、選択されるＭＯＳトランジスタに対応するコラム線がハイレベルとなり対応するビット線ＢＬ０がプリチャージされる。尚、非選択のコラム線はローレベルであり非選択のビット線はプリチャージされない。ここで、プリチャージ電圧ＰＣがハイレベルであるプリチャージ期間Ｔ１は、ワード線、セレクト線、コラム線の切替時から始まり、選択対象のメモリセルが接続されるビット線がプリチャージレベルのハイレベル反転するのに十分な期間である。
【００３７】
領域（Ｉ）において、非選択のコラム線ＣＯＬ１、ＣＯＬ２、ＣＯＬ３はローレベルに維持される。プリチャージ電圧ＰＣがハイレベルに反転すると、コラム線ＣＯＬ０が選択されハイレベルに反転する。セレクトトランジスタであるＭＯＳトランジスタＴＳ０はオン状態となりビット線ＢＬ０が選択される。また、非選択のセレクト線ＷＳ１は、ローレベルに維持される。尚、プリチャージの期間にはセレクト線ＷＳ０は非選択状態のローレベルに維持される。センスアンプ２０の入力端子は、ビット線ＢＬ０に接続され、これらのノードをプリチャージする。
【００３８】
プリチャージの期間が終了してプリチャージ電圧ＰＣがローレベルに反転すると、セレクト線ＷＳ０がハイレベルに反転しセレクトトランジスタであるＭＯＳトランジスタＴＳ００はオン状態となる。ビット線ＢＬ００がビット線ＢＬ０を介してセンスアンプ２０に接続される。
【００３９】
ここで、選択対象のメモリセルはＭＯＳトランジスタＴＲ２であるとする。ＭＯＳトランジスタＴＲ２に対応するワード線ＷＬ２には負電位が印加される。一方、非選択のメモリセルに対応するワード線ＷＬ０、ＷＬ１、ＷＬ３には、接地電圧が印加さる。
【００４０】
この場合、選択対象のＭＯＳトランジスタＴＲ２のゲート端子１３はワード線ＷＬ２に接続されておらずフローティング状態に維持されているので、デプレッション型であるＭＯＳトランジスタＴＲ２は、オン状態が維持される。一方、非選択のＭＯＳトランジスタのゲート端子１３には接地電圧が印加されるため、オン状態である。以上により、ＮＡＮＤ型メモリユニット１２０に接続されるＭＯＳトランジスタＴＲ０〜ＴＲ３は、すべてオン状態となるため、ＭＯＳトランジスタＴＲ０〜ＴＲ３には電流が流れ、センスアンプ２０の入力端子からビット線ＢＬ０までにプリチャージされた電荷が引き抜かれ電圧レベルがローレベルになる。これにより、センスアンプ２０の出力端子Ｄから、データの読み出し結果としてデータ“０”が出力される。
【００４１】
領域（ＩＩ）において、非選択のコラム線ＣＯＬ０はローレベルに反転する。コラム線ＣＯＬ１、ＣＯＬ３はローレベルに維持される。プリチャージ電圧ＰＣがハイレベルに反転すると、コラム線ＣＯＬ２が選択されハイレベルに反転する。セレクトトランジスタであるＭＯＳトランジスタＴＳ２はオン状態となりビット線ＢＬ２が選択される。また、非選択のセレクト線ＷＳ０は、ローレベルに維持される。尚、プリチャージの期間にはセレクト線ＷＳ１は非選択状態のローレベルに維持される。センスアンプ２０の入力端子は、ビット線ＢＬ２に接続され、これらのノードをプリチャージする。
【００４２】
プリチャージの期間が終了してプリチャージ電圧ＰＣがローレベルに反転すると、セレクト線ＷＳ１がハイレベルに反転しセレクトトランジスタであるＭＯＳトランジスタＴＳ２１はオン状態となる。ビット線ＢＬ２１がビット線ＢＬ２を介してセンスアンプ２０に接続される。
【００４３】
ここで、選択対象のメモリセルはＭＯＳトランジスタＴＲ４であるとする。ＭＯＳトランジスタＴＲ４に対応するワード線ＷＬ１は負電位に反転する。一方、非選択のメモリセルに対応するワード線ＷＬ２は負電位から接地電圧に反転し、ワード線ＷＬ０、ＷＬ３には接地電圧に維持される。
【００４４】
この場合、選択対象のＭＯＳトランジスタＴＲ４のゲート端子１３とワード線ＷＬ１とは第１コンタクト１４により接続される。よって、ワード線ＷＬ１の負電位はＭＯＳトランジスタＴＲ４のゲート端子１３に印加され、オフ状態となる。以上により、ＮＡＮＤ型メモリユニット１３０を構成するＭＯＳトランジスタＴＲ４がオフ状態となるため、センスアンプ２０の入力端子からビット線ＢＬ２までプリチャージされた電荷は引き抜かれず電圧レベルがハイレベルに維持される。これにより、センスアンプ２０の出力端子Ｄから、データの読み出し結果としてデータ“１”が出力される。
【００４５】
図４、６は、実施形態に係るマスクＲＯＭのメモリセルブロック１のＡ１−Ａ２線断面に沿った工程断面図である。図５、７は、実施形態に係るマスクＲＯＭのメモリセルブロック１のＢ１−Ｂ２線断面に沿った工程断面図である。実施形態に係るメモリセルブロック１の製造方法について図４〜７を用いて説明する。図１に図示したＡ１−Ａ２線断面、Ｂ１−Ｂ２線断面は、それぞれに図４〜７に対応する。
【００４６】
メモリセルブロック１の表面上に、例えばヒ素（Ａｓイオン）等のＮ型不純物を、１０１５ｃｍ−２程度のドース量を４０Ｋｅｖ程度のエネルギーでイオンインプラが行なわれる。これにより、Ｎ型のデプレッション型のＭＯＳトランジスタのチャネル領域であるデプレッション用インプラ領域１１が形成される（図４、５（ａ））。
【００４７】
次に、メモリセルブロック１の全面に、例えば熱酸化法により、シリコン酸化層よりなるゲート絶縁層１２が形成される。なお、ゲート絶縁層１２はメモリセルおよびセレクトトランジスタを構成するＭＯＳトランジスタのゲート絶縁層である（図４、５（ｂ））。
【００４８】
次に、メモリセルブロック１の全面に、例えばＣＶＤ法により、例えばドープト多結晶シリコン層を堆積した後、この積層をパターニングし、ゲート端子１３、およびセレクト線ＷＳ０を形成する（図４、５（ｃ））。ここで、ゲート端子１３はメモリセルを構成するＭＯＳトランジスタのゲート端子であり、セレクト線ＷＳ０は、図１に図示するセレクトトランジスタＴＳ３０のゲート端子である。また、ゲート端子１３は、それぞれ分離して配置されている（図５（ｃ））。なお、ゲート端子１３、およびセレクト線ＷＳ０は、多結晶シリコン層の単層構造に限られるものではなく、ポリサイド構造、ポリメタル構造、或いは、金属層等を適用してもよい。
【００４９】
次に、ゲート端子１３、およびセレクト線ＷＳ０をマスクとして、例えばヒ素（Ａｓイオン）等のＮ型不純物を、１０１５ｃｍ−２程度のドース量を８０Ｋｅｖ程度のエネルギーで、メモリセルブロック１の表面上にイオンインプラが行なわれる。これにより、ゲート端子１３、およびセレクト線ＷＳ０の両側に、メモリセル、セレクトトランジスタのソース、ドレイン領域となる拡散層１０３が形成される（図４（ｄ））。このイオンインプラは、ゲート端子１３を透過しないエネルギー量で行なわれるで、図５に示すゲート端子１３の断面図の領域では、拡散層が形成されない（図５（ｄ））。
【００５０】
次に、メモリセルブロック１の全面に、例えばＣＶＤ法により、例えば層厚５００ｎｍのシリコン酸化層が堆積される。その後、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法等によりシリコン酸化層の表面が研磨され、表面が平坦化されたシリコン酸化層の層間絶縁層（不図示）が形成される。
【００５１】
次に、層間絶縁層にコンタクトホール（不図示）が形成される。本願発明であるメモリセルブロック１に、メモリセルのゲート端子１３とワード線との接続に用いられる第１コンタクト１４の有無によってデータがプログラムされる。よって、メモリセルブロック１にプログラムするデータに対応したレチクルによって、層間絶縁層の表面にレジストによるマスクパターンが形成される。データ“１”を記憶するメモリセルのゲート端子１３の上方には、レジストが形成されず層間絶縁層は露出される。一方、データ“０”を記憶するメモリセルのゲート端子１３の上方には、レジストが形成され層間絶縁層は保護されている。また、Ａ１−Ａ２線断面の両端部であるＧＮＤ線およびビット線の選択領域１Ｃに対応する領域にもレジストが形成されず層間絶縁層が露出される。次に、ドライエッチングにより露出されている層間絶縁層が除去されコンタクトホール（不図示）が形成される。コンタクトホールが開口された箇所から、ゲート端子１３、およびに拡散層１０３が露出する。
【００５２】
次に、コンタクトホール（不図示）にゲート端子１３とコンタクトを取る第１コンタクト１４、拡散層１０３とコンタクトを取る第２コンタクト１５が形成される。例えばＣＶＤ法により、メモリセルブロック１の全面およびコンタクトホールの内壁面に、Ｔｉ（チタン）層と、ＴｉＮ（窒化チタン）層と、Ｗ（タングステン）層とが順次堆積される。この後、層間絶縁層の表面が露出するまでＷ層、ＴｉＮ層及びＴｉ層が平坦に研磨される（図６、７（ａ））。
【００５３】
次に、層間絶縁層の層上に第１コンタクト１４、第２コンタクト１５に接続される第１メタル配線層が形成される。メモリセルブロック１の全面に、例えばＣＶＤ法により、Ａｌ層（アルミ）が堆積され、その後マスクパターンが形成される。ドライエッチングにより、マスクパターンによりＡｌ層の露出部分が除去される。これにより、第１コンタクト１４を介してポリシリコン配線層のゲート端子１３に接続されるワード線ＷＬ００〜ＷＬ０２、第１コンタクト１４が形成されないゲート端子１３の上層に位置するワード線ＷＬ０３、および第２コンタクト１５を介して拡散層１０３に接続されるＧＮＤ線が、第１メタル配線層により形成される。また、ビット線の選択領域１Ｃに対応する領域に、第２コンタクト１５を介して拡散層１０３に接続され、更に後述する第３コンタクト１６を介して上層の第２メタル配線層に接続される領域、いわゆる座布団層なる層が形成される（図６、７（ｂ））。
【００５４】
次に、メモリセルブロック１の全面に、例えばＣＶＤ法により、例えば層厚５００ｎｍのシリコン酸化層を堆積した後、ＣＭＰ法等によりシリコン酸化層の表面を研磨し、表面が平坦化されたシリコン酸化層の層間絶縁層（不図示）が形成される。次に、層間絶縁層の表面にレジストによるマスクパターンが形成され、座布団層上は、レジストが形成されず層間絶縁層は露出される。次に、ドライエッチングにより露出されている層間絶縁層が除去され座布団層上に達するコンタクトホール（不図示）が形成される。
【００５５】
次に、コンタクトホール（不図示）に座布団層とコンタクトを取る第３コンタクト１６が形成される。第１コンタクト１４、第２コンタクト１５の場合と同様に、例えばＣＶＤ法により、メモリセルブロック１の全面およびコンタクトホールの内壁面に、Ｔｉ（チタン）層と、ＴｉＮ（窒化チタン）層と、Ｗ（タングステン）層とが順次堆積される。この後、層間絶縁層の表面が露出するまで平坦に研磨される（図６（ｃ））。
【００５６】
次に、層間絶縁層の層上に第３コンタクト１６に接続される第２メタル配線層が形成される。メモリセルブロック１の全面に、例えばＣＶＤ法により、Ａｌ層（アルミ）が堆積される。ビット線ＢＬ０〜ＢＬ３が形成される領域がレジストによりマスクされるマスクパターンが形成される。そして、ドライエッチングにより、露出されている第２メタル配線層が除去される。これにより、第３コンタクト１６に接続されるビット線ＢＬ３が形成される。尚、ビット線ＢＬ０〜ＢＬ２についても同様である（図６、７（ｄ））。
【００５７】
以上、詳細に説明したように、本発明の実施形態によれば、データ“０”を記憶する場合には、ＭＯＳトランジスタＴＲ２に例示するように、ゲート端子１３とゲート端子１３の上層に位置するワード線ＷＬ０２とは接続されず、ゲート端子１３はフローティング状態にされる。フローティング状態に維持されているので、デプレッション型であるＭＯＳトランジスタＴＲ２はオン状態が維持される。読み出し動作において、非選択のメモリセルに対応するワード線には接地電圧を印加することで、非選択のメモリセルはオン状態に維持される。一方、選択されるＭＯＳトランジスタＴＲ２はフローティング状態にあるため、同様にオン状態が維持される。よって、ＮＡＮＤ型メモリユニット１２０のメモリセルはすべてオン状態となるため、センスアンプ２０の入力端子からビット線ＢＬ０までにプリチャージされた電荷が引き抜かれ電圧レベルがローレベルになる。これにより、センスアンプ２０の出力端子Ｄから、データの読み出し結果としてデータ“０”を読み出すことが可能となる。
【００５８】
また、データ“１”を記憶する場合には、ＭＯＳトランジスタＴＲ４に例示するように、ゲート端子１３とゲート端子１３の上層に位置するワード線ＷＬ１１とは第１コンタクト１４によって接続される。読み出し動作において、非選択のメモリセルに対応するワード線には接地電圧を印加することで、非選択のメモリセルはオン状態とされる。一方、選択されるＭＯＳトランジスタＴＲ４に対応するワード線ＷＬ１１は負電位に反転するため、ＭＯＳトランジスタＴＲ４はオフ状態とされる。よって、ＮＡＮＤ型メモリユニット１３０を構成するＭＯＳトランジスタＴＲ４がオフ状態となるため、センスアンプ２０の入力端子からビット線ＢＬ２までプリチャージされた電荷は引き抜かれず電圧レベルがハイレベルに維持される。これにより、センスアンプ２０の出力端子Ｄから、データの読み出し結果としてデータ“１”を読み出すことが可能となる。
【００５９】
また、ポリシリコン配線層で形成されるＭＯＳトランジスタのゲート端子１３は、列方向に拡散層１００〜１０３に交差するように配置される。ゲート端子１３は、拡散層１００〜１０３間でそれぞれ分離して配置されている。これにより、ゲート端子１３ごとに、ワード線との接続をする第１コンタクト１４を備えるか否かを選択することができる。その結果、ゲート端子１３ごとに個別にフローティング状態に維持することが可能となる。
【００６０】
また、デプレッション型のＭＯＳトランジスタにおいてチャネル領域をデプレッション型にする拡散層であるデプレッション用インプラ領域１０、１１が、Ｐ型基板またはＰ型ウエルに形成される。デプレッション用インプラ領域１０、１１は、メモリセルアレイ１Ａ、１Ｂごとに、それぞれのメモリセルアレイ１Ａ、１Ｂにおいてメモリセルを構成するＭＯＳトランジスタ（ＴＲ０〜ＴＲ４など）の配置領域を含んだ領域に、後述するＮ型不純物のイオンインプラを一括して行なうことで、形成される。このため、ＭＯＳトランジスタごとにインプラ領域を分離するクリアランスを設ける必要がない。よって、メモリセルアレイ１Ａ、１Ｂの配置面積を必要最小限の領域に維持することが可能となる。
【００６１】
また、ワード線ＷＬ００〜ＷＬ０３、ＷＬ１０〜ＷＬ１３の下層には、層間絶縁層を挟んでポリシリコン配線層で形成されるゲート端子１３が配置されている。個々のＭＯＳトランジスタへのプログラムは、ワード線とゲート端子１３とを第１コンタクト１４で接続するか、もしくは第1コンタクト１４を配置せずゲート端子１３をフローティング状態にするか、の何れかの状態を形成することで行うことができる。これにより、ゲート端子１３を形成するポリシリコン配線層の上層に積層される層間絶縁層の形成プロセス後に、各ＭＯＳトランジスタへのプログラムを行えばよく、マスクＲＯＭの完成までの期間を短縮することが可能となる。
【００６２】
ここで、第１コンタクト１４はコンタクト領域の一例である。
【００６３】
尚、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本願の実施形態において、ワード線、ビット線、ＧＮＤ線が形成されるメタル配線層は、図４〜７に示した階層の順番に限定されない。
【符号の説明】
【００６４】
１                                                      メモリセルブロック
１Ａ、１Ｂ                                              メモリセルアレイ
１Ｃ                                                    選択領域
１０、１１                                              デプレッション用インプラ領域
１３                                                    ゲート端子
１４                                                    第１コンタクト
１５                                                    第２コンタクト
１６                                                    第３コンタクト
１００〜１０３                                          拡散層
１２０                                                  ＮＡＮＤ型メモリユニット
ＷＬ００〜ＷＬ０３、ＷＬ１０〜ＷＬ１３                  ワード線
ＷＳ０、ＷＳ１                                          セレクト線
ＢＬ０〜ＢＬ３                                          ビット線
ＧＮＤ                                                  接地線
ＴＲ０〜ＴＲ４、ＴＳ００〜ＴＳ３０、ＴＳ０１〜ＴＳ３１  ＭＯＳトランジスタ
【図１】
2014086571.tif 000003
【図２】
2014086571.tif 000004
【図３】
2014086571.tif 000005
【図４】
2014086571.tif 000006
【図５】
2014086571.tif 000007
【図６】
2014086571.tif 000008
【図７】
2014086571.tif 000009