(57)【要約】【課題】ウェルや基板のプロファイルの影響によりバイアス抵抗が変わり、安定した保護動作が行えない可能性があった。【解決手段】１導電型の第１半導体層上に配された第２導電型の第１ウェルと、第１半導体層下に配され、第１半導体層の周囲の領域から前記第１ウェル側に突出した部分を有する第２導電型の第２ウェルと、第１ウェルを囲むように第１ウェル、第２ウェル間に配され、底部が第１半導体層と接し、かつ、分断部を有する第２半導体層と、分断部に配され、第１ウェルと第２ウェルとを接続する第２導電型のウェル接続部と、第１ウェル上のゲート電極と、ゲート電極の両側の第１ウェルに形成される第２導電型の第１拡散層及び第２拡散層と、第２半導体層及び第２拡散層と電気的に接続された第１接続ノードと、第１拡散層及び第２ウェルと電気的に接続された第２接続ノードと、を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に配されるとともに、前記第１導電型とは逆導電型である第２導電型の第１ウェルと、
前記第１半導体層下に配されるとともに、前記第１半導体層の領域の周囲の領域から前記第１ウェル側に突出した部分を有し、かつ、前記第２導電型である第２ウェルと、
前記第１ウェルの周囲を囲むように前記第１ウェルと前記第２ウェルとの間に配されるとともに、底部が前記第１半導体層と接し、かつ、１又は複数の分断部を有する第２半導体層と、
前記分断部に配されるとともに、前記第１ウェルと前記第２ウェルとを電気的に接続し、かつ、前記第２導電型であるウェル接続部と、
前記第１ウェル上の所定の領域に配されたゲート電極と、
前記ゲート電極の両側の前記第１ウェルに形成されるとともに、前記第２導電型である第１拡散層及び第２拡散層と、
前記第２半導体層及び前記第２拡散層と電気的に接続された第１接続ノードと、
前記第１拡散層及び前記第２ウェルと電気的に接続された第２接続ノードと、
を備える半導体装置。
【請求項２】
前記第１ウェル及び前記第１拡散層並びに前記第２拡散層は、寄生バイポーラトランジスタを構成し、
前記第１ウェル及び前記ウェル接続部及び前記第２ウェルは、寄生抵抗を構成し、
前記第２半導体層及び前記第２ウェルは、寄生ダイオードを構成する請求項１記載の半導体装置。
【請求項３】
前記第１接続ノードは、Ｉ／Ｏ端子であり、
前記第２接続ノードは、グランド端子である請求項１又は２記載の半導体装置。
【請求項４】
前記第１導電型は、Ｎ型であり、
前記第２導電型は、Ｐ型である請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
前記第１半導体層は、ディープＮウェル又はＮ＋埋込層であり、
前記第２半導体層は、Ｎウェル又はＮ＋シンカー層である請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば、ＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＥＳＤ（Electrostatic Discharge；静電気放電）保護素子を有する半導体装置に関して、以下のようなものが開示されている。特許文献１では、Ｎチャンネルトランジスタのソース（Ｎ型拡散領域）−第１Ｐ型ウェルドレイン（Ｎ型拡散領域）を主電極とする寄生バイポーラトランジスタが構成され、当該寄生バイポーラトランジスタのベースである第１Ｐ型ウェルと、エミッタであるソースとの間のバイアス抵抗を配置したものが開示されている。バイアス抵抗として、第１Ｐ型ウェルと、給電用の第２Ｐ型ウェルとの間に、Ｎ型拡散層、Ｎ型ウェル、Ｐ−型ウェルによってできる空乏層が配置される。これによって、寄生バイポーラトランジスタの動作をより少ない電流で起こしやすくすることができる。この手法では、空乏層により、寄生バイポーラトランジスタのベースである第１Ｐ型ウェルから給電用の第２Ｐ型ウェルへの電流経路を長くすることによって、バイアス抵抗を大きくすることを実現している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−４０８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本願発明者により与えられる。
【０００５】
特許文献１に記載の手法では、Ｐ型ウェルやその下部のＰ型基板のプロファイルの影響により、ベースのバイアス抵抗が変わるため、製造のばらつき等の影響を受け易く、安定した保護動作が行えない可能性がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一視点においては、半導体装置において、１導電型の第１半導体層と、前記第１半導体層上に配されるとともに、前記第１導電型とは逆導電型である第２導電型の第１ウェルと、前記第１半導体層下に配されるとともに、前記第１半導体層の領域の周囲の領域から前記第１ウェル側に突出した部分を有し、かつ、前記第２導電型である第２ウェルと、前記第１ウェルの周囲を囲むように前記第１ウェルと前記第２ウェルとの間に配されるとともに、底部が前記第１半導体層と接し、かつ、１又は複数の分断部を有する第２半導体層と、前記分断部に配されるとともに、前記第１ウェルと前記第２ウェルとを電気的に接続し、かつ、前記第２導電型であるウェル接続部と、前記第１ウェル上の所定の領域に配されたゲート電極と、前記ゲート電極の両側の前記第１ウェルに形成されるとともに、前記第２導電型である第１拡散層及び第２拡散層と、前記第２半導体層及び前記第２拡散層と電気的に接続された第１接続ノードと、前記第１拡散層及び前記第２ウェルと電気的に接続された第２接続ノードと、を備える。
【発明の効果】
【０００８】
一視点によれば、ＥＳＤ保護時に第１ウェル、第１拡散層、第２拡散層、ウェル接続部、第２ウェルよりなる寄生素子（保護素子）を安定、かつ、効率よく動作させることができ、ゲート電極、第１拡散層、第２拡散層よりなる素子（被保護素子）へのストレスを低減し、より効率的にＥＳＤ保護を行うことができる。
【図面の簡単な説明】
【０００９】
【図１】実施形態１に係る半導体装置におけるＥＳＤ保護回路を模式的に示した概略図である。
【図２】実施形態１に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。
【図３】実施形態１に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図２のＸ−Ｘ´間の断面図である。
【図４】実施形態１に係る半導体装置におけるＥＳＤ保護回路のＩ／Ｏ端子にＥＳＤ電圧が印加された時の状態を模式的に示した概略図である。
【図５】実施形態１に係る半導体装置におけるＥＳＤ保護回路のＩ／Ｏ端子にＥＳＤ電圧が印加された時の状態を模式的に示した平面図である。
【図６】実施形態１に係る半導体装置におけるＥＳＤ保護回路のＩ／Ｏ端子にＥＳＤ電圧が印加された時の状態を模式的に示した図５のＸ−Ｘ´間の断面図である。
【図７】実施形態２に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。
【図８】実施形態２に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図７のＸ−Ｘ´間の断面図である。
【図９】実施形態３に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。
【図１０】実施形態３に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図９のＸ−Ｘ´間の断面図である。
【図１１】実施形態４に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。
【図１２】実施形態４に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図１１のＸ−Ｘ´間の断面図である。
【発明を実施するための形態】
【００１０】
［実施形態１］
実施形態１に係る半導体装置について図面を用いて説明する。図１は、実施形態１に係る半導体装置におけるＥＳＤ保護回路を模式的に示した概略図である。図４は、実施形態１に係る半導体装置におけるＥＳＤ保護回路のＩ／Ｏ端子にＥＳＤ電圧が印加された時の状態を模式的に示した概略図である。なお、図４のＥＳＤ電圧は、ＥＳＤ電圧検出器１３におけるＮＰ接合ダイオードの逆方向のバイアス（正電圧）となる場合である。
【００１１】
半導体装置におけるＥＳＤ保護回路は、ＥＳＤ保護対象となるＭＯＳトランジスタ１１をＥＳＤ（静電放電）のサージから保護する回路である（図１参照）。ＥＳＤ保護回路は、ＭＯＳトランジスタ１１と、Ｉ／Ｏ端子１２と、ＥＳＤ電圧検出器１３と、電圧制御レジスタ１４と、を有する。
【００１２】
ＭＯＳトランジスタ１１は、ＥＳＤから保護される被保護素子である。ＭＯＳトランジスタ１１は、ドレインがＩ／Ｏ端子１２と電気的に接続され、ソースがグランドと電気的に接続されている（図１参照）。ＭＯＳトランジスタ１１のゲート電極（図３の３１ａ、３１ｂ）は、所定の接続ノード（図示せず）に電気的に接続される。ＭＯＳトランジスタ１１は、Ｉ／Ｏ端子１２にＥＳＤ電圧が印加された場合、ＭＯＳトランジスタ１１のドレインがコレクタとなり、バックゲートがベースとなり、ソースがエミッタとなる寄生バイポーラトランジスタ１５として動作する（図４参照）。
【００１３】
Ｉ／Ｏ端子１２は、信号の入出力が行なわれる接続ノードである（図１参照）。Ｉ／Ｏ端子１２は、ＭＯＳトランジスタ１１のドレイン、及び、ＥＳＤ電圧検出器１３と電気的に接続されている。
【００１４】
ＥＳＤ電圧検出器１３は、Ｉ／Ｏ端子１２に印加されたＥＳＤ電圧を検出することにより電圧制御レジスタ１４の動作を制御する機能部である。ＥＳＤ電圧検出器１３は、ＮＰ接合ダイオード（寄生ダイオード）とすることができる。ＥＳＤ電圧検出器１３は、ＥＳＤ電圧がＮＰ接合ダイオードの順方向のバイアスの場合、ＥＳＤ電流を電圧制御レジスタ１４を介してグランドに向けて出力する。ＥＳＤ電圧検出器１３は、Ｉ／Ｏ端子１２からのＥＳＤ電圧がＮＰ接合ダイオードの逆方向のバイアスの場合、ＥＳＤ電圧に応じてＮウェル（図６の２３）及びディープＮウェル（図６の２２）で空乏化された空乏層（図６の３６）が拡大することで、電圧制御レジスタ１４における寄生抵抗（図６の１６）の抵抗値を増加させる。
【００１５】
電圧制御レジスタ１４は、ＭＯＳトランジスタ１１のバックゲート（寄生バイポーラトランジスタ１５のベース）に付く抵抗の抵抗値を電圧で制御するレジスタである（図１、図４参照）。電圧制御レジスタ１４は、ＥＳＤ電圧による空乏層（図６の３６）の広がりによって抵抗値が変化する寄生抵抗（図６の１６；ベース抵抗）とすることができる。電圧制御レジスタ１４は、一端がＭＯＳトランジスタ１１のバックゲート（寄生バイポーラトランジスタ１５のベース）に電気的に接続され、他端がグランドと電気的に接続されている。電圧制御レジスタ１４は、Ｉ／Ｏ端子１２からのＥＳＤ電圧がＥＳＤ電圧検出器１３におけるＮＰ接合ダイオードの順方向のバイアスの場合、寄生抵抗（図６の１６）の抵抗値を増加させることなく、ＥＳＤ電圧検出器１３からのＥＳＤ電流をグランドに向けて出力する。電圧制御レジスタ１４は、Ｉ／Ｏ端子１２からのＥＳＤ電圧がＥＳＤ電圧検出器１３におけるＮＰ接合ダイオードの逆方向のバイアスの場合、ＥＳＤ電圧に応じてＥＳＤ電圧検出器１３での空乏層（図６の３６）が拡大することで、ＭＯＳトランジスタ１１のバックゲート（寄生バイポーラトランジスタ１５のベース）とグランドとの間の寄生抵抗（図６の１６）の抵抗値を増加させる。
【００１６】
図２は、実施形態１に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。図３は、実施形態１に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図２のＸ−Ｘ´間の断面図である。図５は、実施形態１に係る半導体装置におけるＥＳＤ保護回路のＩ／Ｏ端子にＥＳＤ電圧が印加された時の状態を模式的に示した平面図である。図６は、実施形態１に係る半導体装置におけるＥＳＤ保護回路のＩ／Ｏ端子にＥＳＤ電圧が印加された時の状態を模式的に示した図５のＸ−Ｘ´間の断面図である。なお、図５、図６のＥＳＤ電圧は、ＥＳＤ電圧検出器１３におけるＮＰ接合ダイオードの逆方向のバイアスとなる場合である。
【００１７】
半導体装置におけるＥＳＤ保護回路では、Ｐウェル２１上の所定の領域にディープＮウェル２２を介してＰウェル２４が形成されている。Ｐウェル２１は、ディープＮウェル２２及びＰウェル２４が形成された領域の周囲にも配されている。Ｐウェル２１とＰウェル２４との水平方向の間にはＮウェル２３が形成されている。Ｎウェル２３は、Ｐウェル２４の周囲を囲むように形成され、Ｎウェル２３の一部が分断した複数のＮウェル分断部２３ａを有する。Ｎウェル２３の底部は、ディープＮウェル２２と繋がっている。Ｎウェル２３の所定の領域上にＮ＋拡散層２８が形成されている。Ｎ＋拡散層２８は、コンタクト３２ｂを介してＩ／Ｏ端子１２と電気的に接続されている。Ｎウェル分断部２３ａには、Ｐウェル２１とＰウェル２４とを電気的に接続するＰウェル接続部２５が配されている。Ｐウェル２１におけるディープＮウェル２２及びＰウェル２４が形成された領域の周囲にある部分の所定の領域上に給電用のＰ＋拡散層２６が形成されている。Ｐ＋拡散層２６は、コンタクト３２ｂを介してグランドと電気的に接続されている。
【００１８】
Ｐウェル２４上では、第１ＭＯＳトランジスタ（図１の１１）として、バックゲートとなるＰウェル２４のチャネル上にゲート絶縁膜３０ａを介してゲート電極３１ａが形成され、Ｐウェル２４上の当該チャネルの両側にソースとなるＮ＋拡散層２７ａ、ドレインとなるＮ＋拡散層２７ｂが形成されている。また、第１ＭＯＳトランジスタに隣り合う第２ＭＯＳトランジスタ（図１の１１）として、バックゲートとなるＰウェル２４の他のチャネル上にゲート絶縁膜３０ｂを介してゲート電極３１ｂが形成され、Ｐウェル２４上の当該他のチャネルの両側にソースとなるＮ＋拡散層２７ｃ、ドレインとなるＮ＋拡散層２７ｂが形成されている。Ｎ＋拡散層２７ａは、コンタクト３２ｃを介してグランドと電気的に接続されている。Ｎ＋拡散層２７ｂは、隣り合う第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタの共通のドレインとなり、コンタクト３２ｄを介してＩ／Ｏ端子１２と電気的に接続されている。Ｎ＋拡散層２７ｃは、コンタクト３２ｅを介してグランドと電気的に接続されている。なお、ＭＯＳトランジスタの構成は、ＭＯＳトランジスタ同士が隣り合った構成でなくてもよい。
【００１９】
Ｐ＋拡散層２６とＮ＋拡散層２８の間のＰウェル２１及びＮウェル２３上には、フェールド絶縁膜３５が形成されている。Ｎ＋拡散層２７ａ、２７ｂ、２７ｃとＮ＋拡散層２８との間のＰウェル２４及びＮウェル２３上にも、フェールド絶縁膜３５が形成されている。Ｎ＋拡散層２７ａ、２７ｂ、２７ｃとＰ＋拡散層２６との間のＰウェル２１、２４及びＰウェル接続部２５並びにＮウェル２３上にも、フェールド絶縁膜３５が形成されている。
【００２０】
ＭＯＳトランジスタ（図１の１１）では、Ｉ／Ｏ端子１２にＥＳＤ電圧が印加された場合、ＭＯＳトランジスタ１１のドレインとなるＮ＋拡散層２７ｂがコレクタとなり、バックゲートとなるＰウェル２４がベースとなり、ソースとなるＮ＋拡散層２７ａ（又は２７ｃ）がエミッタとなるＮＰＮ型の寄生バイポーラトランジスタ１５として動作する。
【００２１】
寄生バイポーラトランジスタ１５のベースとなるＰウェル２４とＰ＋拡散層２６との間の経路（Ｐウェル２４、Ｐウェル接続部２５、Ｐウェル２１）は、空乏層３６の広がりに応じて抵抗が変化する寄生抵抗１６（ベース抵抗）として動作する。
【００２２】
Ｉ／Ｏ端子１２にＥＳＤ電圧が印加された時、ＥＳＤ電圧がＮウェル２３とＰウェル２４とで形成される寄生ダイオードの順方向のバイアスの場合、Ｉ／Ｏ端子１２に電気的に接続されたＮウェル２３にＥＳＤ電圧が入力されると、Ｎウェル２３からＰウェル２１を介してＰ＋拡散層２６に向かって電流が流れ、ＥＳＤサージをグランドに向けて排出する。
【００２３】
また、Ｉ／Ｏ端子１２にＥＳＤ電圧が印加された時、ＥＳＤ電圧がＮウェル２３とＰウェル２４とで形成される寄生ダイオードの逆方向のバイアスの場合、Ｉ／Ｏ端子１２に電気的に接続されたＮウェル２３にＥＳＤ電圧が入力されることにより、Ｎウェル２３及びディープＮウェル２２での空乏層３６が広がり、Ｎウェル分断部２３ａでの隣り合う空乏層３６間の間隔が非常に狭くなり（又は、Ｎウェル分断部２３ａでの隣り合う空乏層３６同士が繋がり）、寄生抵抗１６が高抵抗化（又はオープン化）する。寄生抵抗１６が高抵抗化することにより、寄生バイポーラトランジスタ１５が動作しやすい状態となり、Ｉ／Ｏ端子１２に電気的に接続されたＮ＋拡散層２７ｂにＥＳＤ電圧が入力されると、Ｎ＋拡散層２７ｂからＰウェル２４を介してＮ＋拡散層２７ａに向かって電流が流れ、ＥＳＤサージをグランドに向けて排出する。
【００２４】
なお、実施形態１に係る半導体装置は、リソグラフィ、不純物注入等の公知の手法の組合せによって製造することができる。
【００２５】
実施形態１によれば、Ｉ／Ｏ端子１２にＥＳＤ電圧（正電圧）が印加された時に、ＥＳＤ保護素子となる寄生バイポーラトランジスタ１５のベースに接続された寄生抵抗１６の抵抗を、ウェル等のプロファイルによらず、ＥＳＤ電圧による空乏層３６の拡大によって高抵抗化あるはオープンとすることで、寄生バイポーラトランジスタ１５を安定、かつ、効率よく動作させることができる。これにより、ＥＳＤ保護対象となるＭＯＳトランジスタ１５への過大なストレスを与えることなく、より効率的にＥＳＤ保護を行うことができる。
【００２６】
［実施形態２］
実施形態２に係る半導体装置について図面を用いて説明する。図７は、実施形態２に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。図８は、実施形態２に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図７のＸ−Ｘ´間の断面図である。
【００２７】
実施形態２は、実施形態１のディープＮウェル（図３の２２）の代わりにＮ＋埋込層４１としたものである。Ｎ＋埋込層４１は、不純物注入でＰウェル２１、２４間に形成されるディープＮウェル（図３の２２）とは異なり、不純物注入及びエピタキシャル成長を利用してＰウェル２１、２４間に形成される。Ｎ＋埋込層４１は、ディープＮウェル（図３の２２）よりもＮ型不純物の濃度が高くなっている。Ｎ＋埋込層４１は、Ｎウェル２３の底部と接している。その他の構成は、実施形態１と同様である。実施形態２によれば、実施形態１と同様な効果を奏する。
【００２８】
［実施形態３］
実施形態３に係る半導体装置について図面を用いて説明する。図９は、実施形態３に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。図１０は、実施形態３に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図９のＸ−Ｘ´間の断面図である。
【００２９】
実施形態３は、実施形態２のＮウェル（図８の２３）の代わりにＮ＋シンカー層４２としたものである。Ｎ＋シンカー層４２は、Ｎウェル（図８の２３）よりもＮ型不純物の濃度が高くなっている。Ｎ＋シンカー層４２は、Ｐウェル２１とＰウェル２４との水平方向の間に配されている。Ｎ＋シンカー層４２は、Ｐウェル２４の周囲を囲むように形成され、Ｎ＋シンカー層４２の一部が分断した複数のＮ＋シンカー層分断部４２ａを有する。Ｎ＋シンカー層４２の底部は、Ｎ＋埋込層４１と繋がっている。その他の構成は、実施形態２と同様である。実施形態３によれば、実施形態２と同様な効果を奏する。
【００３０】
［実施形態４］
実施形態４に係る半導体装置について図面を用いて説明する。図１１は、実施形態４に係る半導体装置におけるＥＳＤ保護回路を模式的に示した平面図である。図１２は、実施形態４に係る半導体装置におけるＥＳＤ保護回路を模式的に示した図１１のＸ−Ｘ´間の断面図である。
【００３１】
実施形態４は、実施形態１のＮウェル（図３の２３）の代わりにＮ＋シンカー層４２としたものである。Ｎ＋シンカー層４２は、Ｎウェル（図３の２３）よりもＮ型不純物の濃度が高くなっている。Ｎ＋シンカー層４２は、Ｐウェル２１とＰウェル２４との水平方向の間に配されている。Ｎ＋シンカー層４２は、Ｐウェル２４の周囲を囲むように形成され、Ｎ＋シンカー層４２の一部が分断した複数のＮ＋シンカー層分断部４２ａを有する。Ｎ＋シンカー層４２の底部は、ディープＮウェル２２と繋がっている。その他の構成は、実施形態１と同様である。実施形態４によれば、実施形態１と同様な効果を奏する。
【００３２】
上記一視点に係る半導体装置の内容の一部を以下に記載する。
（１）前記半導体装置において、前記第１ウェル及び前記第１拡散層並びに前記第２拡散層は、寄生バイポーラトランジスタを構成し、前記第１ウェル及び前記ウェル接続部及び前記第２ウェルは、寄生抵抗を構成し、前記第２半導体層及び前記第２ウェルは、寄生ダイオードを構成する。
（２）前記半導体装置において、前記第１接続ノードは、Ｉ／Ｏ端子であり、前記第２接続ノードは、グランド端子である。
（３）前記半導体装置において、前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型である。
（４）前記半導体装置において、前記第１半導体層は、ディープＮウェル又はＮ＋埋込層であり、前記第２半導体層は、Ｎウェル又はＮ＋シンカー層である。
【００３３】
なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
【００３４】
また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００３５】
１１  ＭＯＳトランジスタ
１２  Ｉ／Ｏ端子（接続ノード）
１３  ＥＳＤ電圧検出器
１４  電圧制御レジスタ
１５  寄生バイポーラトランジスタ
１６  寄生抵抗
２１  Ｐウェル（第２ウェル）
２２  ディープＮウェル（第１半導体層）
２３  Ｎウェル（第２半導体層）
２３ａ  Ｎウェル分断部（分断部）
２４  Ｐウェル（第１ウェル）
２５  Ｐウェル接続部（ウェル接続部）
２６  Ｐ＋拡散層
２７ａ、２７ｃ  Ｎ＋拡散層（第１拡散層）
２７ｂ  Ｎ＋拡散層（第２拡散層）
２８  Ｎ＋拡散層
３０ａ、３０ｂ  ゲート絶縁膜
３１ａ、３１ｂ  ゲート電極
３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ  コンタクト
３５  フェールド絶縁膜
３６  空乏層
４１  Ｎ＋埋込層（第１半導体層）
４２  Ｎ＋シンカー層（第２半導体層）
４２ａ  Ｎ＋シンカー層分断部（分断部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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