(57)【要約】【課題】２次の温度特性をキャンセルした電圧を簡易な回路構成で発生することを可能とする。【解決手段】直列接続した可変抵抗とＰＮ接合素子を有する第１回路を備え、ＰＮ接合素子の端子間電圧の温度特性の非線型成分に相当する温度特性を有する第１電流を、前記直列接続した可変抵抗とＰＮ接合素子に流す基準電圧発生回路。【選択図】図１
2014086000.tif 000002
【特許請求の範囲】
【請求項１】
直列接続した可変抵抗とＰＮ接合素子を有する第１回路を備え、
ＰＮ接合素子の端子間電圧の温度特性の非線型成分に相当する温度特性を有する第１電流を、前記直列接続した可変抵抗とＰＮ接合素子に流す基準電圧発生回路。
【請求項２】
電流密度が互いに異なる２つのＰＮ接合素子の端子間電圧の差電圧と同じ温度特性を有する第２電流を発生する第２回路と、
ＰＮ接合素子の端子間電圧の温度特性の非線型成分に相当する温度特性を有する第３電流を発生する第３回路と、
を備え、
前記第１電流は、前記第２電流と前記第３電流とを足し合わせた電流である請求項１に記載の基準電圧発生回路。
【請求項３】
前記第２回路は、
前記電流密度が互いに異なる２つのＰＮ接合素子の一方である第１ＰＮ接合素子によって第１ノードと所定の電源電位の間を接続する第１負荷回路と、
前記電流密度が互いに異なる２つのＰＮ接合素子の他方である第２ＰＮ接合素子と第１抵抗との直列接続によって第２ノードと前記所定の電源電位の間を接続する第２負荷回路と、
前記第１ノードに流れる電流を前記第２ノードに転写して前記第２負荷回路に流す第１カレントミラー回路と、
前記第１ノードと前記第２ノードの電位を一致させる第１制御回路と、を有し、
前記第２電流は、前記第１抵抗に流れる電流である請求項２に記載の基準電圧発生回路。
【請求項４】
前記第１電流は、第２カレントミラー回路によって前記第１回路に転写されて前記直列接続した可変抵抗とＰＮ接合素子に流れる請求項１に記載の基準電圧発生回路。
【請求項５】
前記第１回路の可変抵抗は、前記第２ノードに接続されることにより、前記第１カレントミラー回路が前記第１ノードから第２ノードに転写する電流が流れており、
前記第１回路のＰＮ接合素子と前記第２ＰＮ接合素子とが共通化されている請求項３に記載の基準電圧発生回路。
【請求項６】
前記第３回路は、
第３ノードと前記所定の電源電位の間を接続する第２抵抗によって構成される第３負荷回路と、
第４ノードと前記所定の電源電位の間を接続する第３ＰＮ接合素子によって構成される第４負荷回路と、
前記第４ノードと前記第２ノードを接続する第３抵抗と、前記第３ノードと前記第１ノードの電位を一致させる第２制御回路と、
前記第３ノードに流れる電流を前記第４ノードに転写して前記第４負荷回路に流す第３カレントミラー回路と、
前記第２ノードに流れる電流を前記第４ノードに転写して前記第４負荷回路に流す第４カレントミラー回路と、を有し、
前記第３電流は、前記第３抵抗に流れる電流である請求項３に記載の基準電圧発生回路。
【請求項７】
前記第３抵抗は、バッファを介して前記第４ノードに接続されている請求項６に記載の基準電圧発生回路。
【請求項８】
請求項１に記載の基準電圧発生回路を備えた半導体素子。
【請求項９】
請求項１に記載の基準電圧発生回路を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、電源電圧に依存することなく一定の基準電圧を発生する基準電圧発生回路に関する。
【背景技術】
【０００２】
従来、電源電圧に依存することなく一定の基準電圧を発生する回路として、バンドギャップリファレンス回路（以下、ＢＧＲ回路と略す。）が知られている。
【０００３】
ＢＧＲ回路では、いわゆるトリミングと呼ばれる調整によって温度による電圧変動を極力抑えるように調整を行い、１次の温度特性についてキャンセルした状態で用いられる。しかしながら、ベース−エミッタ間電圧Ｖｂｅが持つ２次の温度特性（及び２次以上の非線型的な温度特性）のキャンセルは難しく、アプリケーションによってはこれが大きな誤差として見えてしまう。そこで、この２次の温度特性をキャンセルする方法がいくつか提案されている（特許文献１、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２１９２３３号公報
【非特許文献】
【０００５】
【非特許文献１】Curvature-Compensated BiCMOS Bandgap with 1-V Supply Voltage, Piero Malcovati, Franco Maloberti, IEEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.36, No.7, JULY 2001
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のＢＧＲ回路は、複雑な回路を必要とするというデメリットがあった。また、非特許文献１に記載のＢＧＲ回路は、２次の温度特性のキャンセルは実現できているものの、１次の温度特性のトリミングを行う際に温度を振って確認する必要があり、コストアップにつながるというデメリットがあった。
【０００７】
本技術は、上記事情に鑑みてなされたものであり、電源電圧に依存しない基準電圧を発生するための基準電圧発生回路であって、簡易な回路構成で２次の温度特性をキャンセル可能とし、より望ましくは１次の温度特性のトリミングをも常温で簡単に行える基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本技術に係る態様の一つは、直列接続した可変抵抗とＰＮ接合素子を有する第１回路を備え、ＰＮ接合素子の端子間電圧の温度特性の非線型成分に相当する温度特性を有する第１電流を、前記直列接続した可変抵抗とＰＮ接合素子に流す基準電圧発生回路である。
【０００９】
当該基準電圧発生回路において、前記第１回路には、ＰＮ接合素子の端子間電圧の温度特性の非線型成分と同じ温度特性を有する第１電流が流れるようになっている。この第１電流が第１回路に流れることにより、第１回路の可変抵抗には、前記ＰＮ接合素子の２次以上の温度特性に起因する電圧と正負反対の電圧が発生する。従って、第１回路には、第１回路のＰＮ接合素子の端子間電圧の２次以上の温度特性に起因する電圧変動が抑制された電圧が発生することになる。すなわち、２次の温度特性をキャンセルした電圧を、簡易な回路構成で発生することが可能となる。
【００１０】
なお、本技術の態様は、基準電圧発生回路に限るものではなく、基準電圧発生回路を他の機器（半導体素子、電子機器、等）に組み込んだ状態で実施したり他の方法とともに実施したりする等、各種の態様を含むものである。
【発明の効果】
【００１１】
本技術によれば、簡易な回路構成で２次の温度特性をキャンセル可能であって、１次の温度特性のトリミングを常温で簡単に行うことが可能な基準電圧発生回路を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本実施形態に係る基準電圧発生回路の構成例を示す図である。
【図２】抵抗Ｒ１に流れる電流の温度特性を説明する図である。
【図３】抵抗Ｒ３に流れる電流の温度特性を説明する図である。
【図４】第４ノードに流れる電流の温度特性を説明する図である。
【図５】本実施形態に係る基準電圧Ｖｂｇｒのトリミングを説明する図である。
【図６】変形例１に係る基準電圧発生回路の構成例を示す図である。
【図７】変形例２に係る基準電圧発生回路の構成例を示す図である。
【発明を実施するための形態】
【００１３】
以下、下記の順序に従って本技術を説明する。
（１）基準電圧発生回路の構成：
（２）変形例１：
（３）変形例２：
（４）まとめ：
【００１４】
（１）基準電圧発生回路の構成： 
図１は、本実施形態に係る基準電圧発生回路の構成を示す回路図である。基準電圧発生回路１００は、第１電源電位ＶＤＤ及び所定の電源電位としての第２電源電位ＶＳＳ（ＶＳＳ＜ＶＤＤ）を供給されており、基準電圧（ＶＢＧＲ−ＶＳＳ）を発生する。ただし、第２電源電位ＶＳＳをグランド電位（０Ｖ）とすることが一般的なため、以下ではＶＳＳ＝０の場合を例に取り説明を行う。
【００１５】
基準電圧発生回路１００は、基準電流制御信号Ｓ１を生成して第１制御ノードＮ０１に出力する第２回路としての基準電流制御信号生成回路１０と、当該基準電流制御信号生成回路１０が生成する基準電流制御信号Ｓ１の非線型な温度特性を補正する第３回路としての補正回路２０と、第１制御ノードＮ０１における基準電流制御信号Ｓ１に従って電流を流すことにより出力端子Ｔｏｕｔに基準電圧ＶＢＧＲを出力する第１回路としての基準電圧出力回路３０とを備えている。
【００１６】
第１制御ノードＮ０１は、後述する第１電流源１３，第２電流源１４，第４電流源２４，第６電流源３２に接続されており、これら第１電流源１３，第２電流源１４，第４電流源２４，第６電流源３２に流れる電流は第１制御ノードＮ０１の電圧によって制御される。
【００１７】
［基準電流制御信号生成回路］
基準電流制御信号生成回路１０は、第１ノードＮ１と第２電源電位ＶＳＳとの間に接続された第１負荷回路１１と、第２ノードＮ２と第２電源電位ＶＳＳとの間に接続された第２負荷回路１２と、第１電源電位ＶＤＤと第１ノードＮ１との間に接続されて基準電流制御信号Ｓ１に従って第１負荷回路１１に流す電流Ｉ１を発生する第１電流源１３と、第１電源電位ＶＤＤと第２ノードＮ２との間に接続されて基準電流制御信号Ｓ１に従って第２負荷回路１２に流す電流Ｉ２を発生する第２電流源１４と、第１ノードＮ１と第２ノードＮ２の電位差を増幅して基準電流制御信号Ｓ１を生成する第１制御回路としての差動増幅器１５と、を備えている。
【００１８】
図１において、第１負荷回路１１は、第１ＰＮ接合素子としてのＮＰＮ型バイポーラトランジスタＱ１（以下、ＮＰＮ型バイポーラトランジスタは基本的に単にトランジスタと記載することとする。）によって構成されている。第２負荷回路１２は、第２ノードＮ２の側から順に直列に接続された第１抵抗としての抵抗Ｒ１と第２ＰＮ接合素子としてのトランジスタＱ２によって構成されている。第１電流源１３は、ＰチャネルＭＯＳトランジスタ（以下、ｐＦＥＴと記載する）Ｔ１によって構成されている。第２電流源１４は、ｐＦＥＴ Ｔ２によって構成され、差動増幅器１５は、オペアンプＯＰ１によって構成されている。
【００１９】
なお、トランジスタＱ１，Ｑ２は、ベースとエミッタを短絡することによりダイオード接続されており、また、これら２つのトランジスタＱ１，Ｑ２は、電流密度が互いに異なるものとする。
【００２０】
以上のように構成された基準電流制御信号生成回路１０において、第１電流源１３を構成するｐＦＥＴ Ｔ１と第２電流源１４を構成するｐＦＥＴ Ｔ２は、ゲートが互いに接続された第１カレントミラー回路を構成している。これらｐＦＥＴ Ｔ１，Ｔ２のトランジスタサイズ（チャネル長及びチャネル幅）を同一とすることにより、ｐＦＥＴ Ｔ１，Ｔ２には、等価なドレイン電流が発生する。
【００２１】
ｐＦＥＴ Ｔ１のドレイン電流は、トランジスタＱ１のコレクタ及びベースに供給される。このトランジスタＱ１のエミッタは第２電源電位ＶＳＳに接続されている。これにより、トランジスタＱ１の両端には、当該トランジスタＱ１のベース−エミッタ間電圧に相当する電圧Ｖｂｅ１が発生する。すなわち、第１ノードＮ１の電圧は電圧Ｖｂｅ１となる。
【００２２】
一方、ｐＦＥＴ Ｔ２のドレイン電流は、抵抗Ｒ１を介してトランジスタＱ２のコレクタ及びベースに供給される。トランジスタＱ２のエミッタは第２電源電位ＶＳＳに接続されている。これにより、トランジスタＱ２の両端には、当該トランジスタＱ２のベース−エミッタ間電圧に相当する電圧Ｖｂｅ２が発生する。
【００２３】
ここで、オペアンプＯＰ１は、第１ノードＮ１と第２ノードＮ２の電圧を比較して、その差を増幅することで生成した基準電流制御信号Ｓ１を第１制御ノードＮ０１へ出力している。第１制御ノードＮ０１には、ｐＦＥＴ Ｔ１，Ｔ２（及び、後述するｐＦＥＴ Ｔ４，Ｔ６）のゲートが接続されている。このため、第２ノードＮ２の電圧と第１ノードＮ１の電圧が一致した状態に保たれる。図１では、第１ノードＮ１の電圧がＶｂｅ１であることから、第２ノードＮ２の電圧もＶｂｅ１に保たれることになる。
【００２４】
このとき、第２負荷回路１２を構成する抵抗Ｒ１の両端電圧は、下記（１）式に示すΔＶｂｅとなり、抵抗Ｒ１には、下記（２）式に示す電流Ｉ２が流れることになる。
【数１】
2014086000.tif 000003
【数２】
2014086000.tif 000004
【００２５】
図２は、抵抗Ｒ１に流れる電流の温度特性を説明する図である。電流密度の異なる２つのトランジスタＱ１，Ｑ２の電圧の差分であるΔＶｂｅは、これら２つのトランジスタのＱ１，Ｑ２の電圧が有する温度特性がほぼキャンセルされて、１次の線型的な温度特性を有することになる。従って、図２に示すように、ΔＶｂｅを印加される抵抗Ｒ１に流れる電流Ｉ２も同様に１次の線型的な温度特性を有することとなる。
【００２６】
［補正回路］
次に、補正回路２０は、第３負荷回路２１、第４負荷回路２２、第３電流源２３、第４電流源２４、第５電流源２５、第２制御回路としての差動増幅器２６、及び差電圧相当電流生成回路２７を備えている。
【００２７】
第３負荷回路２１は、第３ノードＮ３と第２電源電位ＶＳＳとの間を接続している。
第４負荷回路２２は、第４ノードＮ４と第２電源電位ＶＳＳとの間を接続している。
第３電流源２３は、第３ノードＮ３と第２電源電位ＶＤＤとの間を接続し、補正電流制御信号Ｓ２に従って第３負荷回路２１に電流Ｉ３を流す。
【００２８】
第４電流源２４は、第４ノードＮ４と第２電源電位ＶＤＤとの間を接続し、基準電流制御信号Ｓ１に従って第４負荷回路２２に電流Ｉ４を流す。
第５電流源２５は、第４ノードＮ４と第２電源電位ＶＤＤとの間を接続し、補正電流制御信号Ｓ２に従って第４負荷回路２２に電流Ｉ５を流す。
【００２９】
差動増幅器２６は、第１ノードＮ１と第３ノードＮ３の電位の差を増幅して補正電流制御信号Ｓ２を生成し、当該補正電流制御信号Ｓ２を第３電流源２３と第５電流源２５の第２制御ノードＮ０２に出力する。
差電圧相当電流生成回路２７は、第２ノードＮ２とノードＮ４の差電圧に相当する電流Ｉ６を発生する。
【００３０】
図１においては、第３負荷回路２１は第２抵抗としての抵抗Ｒ３で構成されている。第４負荷回路２２は第３ＰＮ接合素子としてのトランジスタＱ３で構成されている。第３電流源２３はｐＦＥＴ Ｔ３にて構成されている。第４電流源２４はｐＦＥＴ Ｔ４にて構成されている。第５電流源２５はｐＦＥＴ Ｔ５にて構成されている。差動増幅器２６はオペアンプＯＰ２にて構成されている。差電圧相当電流生成回路２７は、第２ノードＮ２と第４ノードＮ４とを接続する第３抵抗としての抵抗Ｒ４と、第２ノードＮ１と第４ノードＮ４とを接続する抵抗Ｒ５により構成されている。
【００３１】
以上のように構成された補正回路２０において、第４電流源２４を構成するｐＦＥＴ Ｔ４は、そのゲートを上述したｐＦＥＴ Ｔ１やｐＦＥＴ Ｔ２と同じく第１制御ノードＮ０１に接続されることで第４カレントミラー回路を構成している。そして、ｐＦＥＴ Ｔ４のトランジスタサイズをｐＦＥＴ Ｔ１，Ｔ２のトランジスタサイズ（チャネル長及びチャネル幅）を同一とすることにより、ｐＦＥＴ Ｔ４には、ｐＦＥＴ Ｔ１，Ｔ２と等価なドレイン電流が流れることになる。
【００３２】
また、第３電流源２３を構成するｐＦＥＴ Ｔ３と第５電流源２５を構成するｐＦＥＴ Ｔ５は、ゲートを互いに接続された第３カレントミラー回路を構成している。これらｐＦＥＴ Ｔ３，Ｔ５のトランジスタサイズ（チャネル長及びチャネル幅）を同一とすることにより、ｐＦＥＴ Ｔ３とｐＦＥＴ Ｔ５には、等価なドレイン電流が発生する。
【００３３】
ここで、差動増幅器ＯＰ２は、第１ノードＮ１と第３ノードＮ３の電圧を比較して、その差を増幅することで生成した補正電流制御信号Ｓ２を第２制御ノードＮ０２へ出力する。第２制御ノードＮ０２には、ｐＦＥＴ Ｔ３，Ｔ５のゲートが接続されている。これにより、第１ノードＮ１の電圧と第３ノードＮ３の電圧が一致した状態に保たれる。
【００３４】
このとき、図１では、第１ノードＮ１の電圧がＶｂｅ１であるため、第３ノードＮ３の電圧もＶｂｅ１となり、抵抗Ｒ３には、下記（３）式の電流Ｉ３が流れることになる。
【数３】
2014086000.tif 000005
【００３５】
図３は、抵抗Ｒ３に流れる電流の温度特性を説明する図である。同図に示すように、トランジスタＱ１に流れる電流によって生じるベース−エミッタ間電圧Ｖｂｅ１によって抵抗Ｒ３に流れる電流Ｉ３は、トランジスタＱ１のベース−エミッタ間電圧Ｖｂｅ１と同じ温度特性を示す。すなわち、電流Ｉ３は、図３に示すような、２次以上の非線型成分がキャンセルされていない負の温度係数を有することになる。
【００３６】
そして、このようにして生成された電流Ｉ３は、ｐＦＥＴ Ｔ３とｐＦＥＴ Ｔ５との間に形成された第３カレントミラー回路によって、ｐＦＥＴ Ｔ５のドレイン電流に転写される。また、ｐＦＥＴ Ｔ２に流れる電流Ｉ２は、ｐＦＥＴ Ｔ２とｐＦＥＴ Ｔ４との間に形成された第４カレントミラー回路によって、ｐＦＥＴ Ｔ４のドレイン電流に転写される。
【００３７】
従って、第４ノードＮ４には、電流Ｉ３（電流Ｉ５）と電流Ｉ２（電流Ｉ４）を足し合わせた電流Ｉ４５が発生する。この電流Ｉ４５は、電流Ｉ３が上述したようにトランジスタＱ１のベースエミッタ間電圧Ｖｂｅ１と同じ温度特性を有し、電流Ｉ２が上述したように１次の線型的な温度特性を有するため、図４に示すように、一次の温度特性がキャンセルされたフラットな温度特性を示すことになる。
【００３８】
この電流Ｉ４５は、トランジスタＱ３のコレクタ及びベースに供給される。トランジスタＱ３のエミッタは第２電源電位ＶＳＳに接続されている。これにより、トランジスタＱ３の両端には、当該トランジスタＱ３のベース−エミッタ間電圧に相当する電圧Ｖｂｅ３が発生し、第４ノードＮ４の電圧は電圧Ｖｂｅ３となる。このとき、第２ノードＮ２と第４ノードＮ４の間には、電圧Ｖｂｅ１と電圧Ｖｂｅ３の差分に相当する電位差が発生する。
【００３９】
ここで、電圧Ｖｂｅ１と電圧Ｖｂｅ３の特性について理論的に説明を行う。まず、下記（４）式は、一般的なバイポーラトランジスタのベース−エミッタ間電圧の一般式である。
【数４】
2014086000.tif 000006
【００４０】
この式（４）において、ＶＢＧは、ＰＮ接合のバンドギャップ電圧（シリコンであれば１Ｖ等）を表し、ＶＢＥ０は、絶対温度が０［Ｋ］のときのベース−エミッタ間電圧Ｖｂｅを表し、Ｔｒはベース−エミッタ間電圧Ｖｂｅ自体の温度変動を見るときの基準となる温度（例えば常温）を表し、ηは、半導体のプロセス（材料、ドープ量、濃度等）によって決まる値（一般的には「４」）を表し、αは、バイポーラトランジスタにどの程度の電流を流すかによって変わってくる値（バイポーラトランジスタに正の温度特性を持つ電流が流れている状態であれば「１」、バイポーラトランジスタにＰＴＡＴ（a term proportional to the absolute temperature）な電流が流れている状態であれば「０」）を表す。
【００４１】
また、この式（４）によれば、α＝１の場合のＰＴＡＴ電流が流れているときのＶｂｅ（ＰＴＡＴ）と、α＝０の場合の温度特性がフラットな電流が流れているときのＶｂｅ（Ｆｌａｔ）の差分を取ると、下記（５）式に示すように、式（４）の最終項に示す非線型項成分のみを取り出すことができることが分かる。
【数５】
2014086000.tif 000007
【００４２】
ここで、上述したＶｂｅ２は上記（５）式におけるＶｂｅ（ＰＴＡＴ）に相当し、上述したＶｂｅ３は上記（５）式におけるＶｂｅ（Ｆｌａｔ）に相当するため、第２ノードＮ２と第４ノードＮ４の間には、上記（５）式におけるＶｄｉｆｆに相当する非線型項成分のみを有する電圧が発生することとなる。
【００４３】
従って、抵抗Ｒ４を介して第２ノードＮ２と第４ノードＮ４の間を流れる電流（以下、補正電流と呼ぶ。）を、第２ノードＮ２を介してｐＦＥＴ Ｔ２に流すことにより、ｐＦＥＴ Ｔ２には、ＰＴＡＴ電流と補正電流を足し合わせた、下記（６）に示す電流Ｉ２が流れることになる。なお、図１において抵抗Ｒ４の隣に記載されている抵抗Ｒ５は、第１ノードＮ１にバイアスをかけるためのものである。
【数６】
2014086000.tif 000008
【００４４】
［基準電圧出力回路］
次に、基準電圧出力回路３０は、第５ノードＮ５と第２電源電位ＶＳＳとの間に接続された第５負荷回路３１と、第５ノードＮ５と第２電源電位ＶＤＤとの間に接続されて第５負荷回路３１に電流Ｉ７を流す第６電流源３２とを含んで構成されている。なお、第５ノードＮ５には、基準電圧発生回路１００が基準電圧ＶＢＧＲを出力するための出力端子Ｔｏｕｔが接続されている。
【００４５】
以上のように構成された基準電圧出力回路３０において、第５負荷回路３１は、直列接続された可変抵抗Ｒ２とトランジスタＱ４とで構成されている。可変抵抗Ｒ２は、第１回路の可変抵抗に相当し、トランジスタＱ４は、第１回路のＰＮ接合素子に相当する。第６電流源３２を構成するｐＦＥＴ Ｔ６は、そのゲートを、上述したｐＦＥＴ Ｔ１やｐＦＥＴ Ｔ２と同じく第１制御ノードＮ０１に接続された第２カレントミラー回路を構成している。そして、ｐＦＥＴ Ｔ６のトランジスタサイズをｐＦＥＴ Ｔ１，Ｔ２のトランジスタサイズ（チャネル長及びチャネル幅）を同一とすることにより、ｐＦＥＴ Ｔ６のドレイン電流は、ｐＦＥＴ Ｔ２に流れる上記（６）式の電流Ｉ２と等価な電流Ｉ７が流れることになる。
【００４６】
基準電圧出力回路３０においては、電流Ｉ７が流れることにより、第５負荷回路３１に、下記（７）式に示す基準電圧Ｖｂｇｒが発生する。
【数７】
2014086000.tif 000009
上記（７）式において、Ｖｂｅ４は、トランジスタＱ４に発生するベースエミッタ間電圧である。
【００４７】
このようにして生成された基準電圧Ｖｂｇｒは、可変抵抗Ｒ２の値を適宜に調整することによって電圧が一意に決まるため、常温のみ所望の電圧に調整することで、１次の温度特性をキャンセルすることが可能となる。
【００４８】
図５は、本実施形態に係る基準電圧Ｖｂｇｒのトリミングを説明する図である。同図に示すように、本実施形態に係る基準電圧Ｖｂｇｒは、従来の通常のＢＧＲ電圧出力回路（２次の温度特性の補正を行わない回路）の場合と同じく、ＰＴＡＴ電流により抵抗可変に発生する電圧と最終段のトランジスタＱ４に発生するベースエミッタ間電圧Ｖｂｅ４の足し合わせで直接に出力を作ることで、絶対値のズレを発生させずに、常温出力電圧のモニタのみで、１次の温度特性をキャンセルするトリミングが可能になっている。
【００４９】
これにより、２次の温度特性（２次以上の非線型成分も含む）をキャンセルしつつ、背景技術に記載の非特許文献１に記載の技術に比べてトリミングコストを抑えることができる。また、背景技術の特許文献１に記載の技術に比べて簡易な回路構成で、２次の温度特性（２次以上の非線型成分も含む）のキャンセルを実現することができる。
【００５０】
（２）変形例１： 
なお、図６に示す変形例１のような構成を採用してもよい。図６は、変形例１に係る基準電圧発生回路２００の構成を示す回路図である。変形例１では、基準電圧を出力する箇所を、第２電流源１３や第２負荷回路１２が配置されるライン上に変更したものである。なお、図６及び本変形例１に係る説明では、上述した実施形態に係る基準電圧発生回路１００と共通する構成に同じ符号を付して、詳細な説明を省略することとする。
【００５１】
図６に示すように、基準電圧発生回路２００では、基準電圧発生回路１００の電圧出力回路３０を削除し、代わりに第２ノードＮ２と第２電流源１４の間に上述した基準電圧発生回路１００における可変抵抗Ｒ２と同じ機能を有する可変抵抗Ｒ２２を介挿してある。基準電圧Ｖｂｇｒを出力するための出力端子Ｔｏｕｔは、可変抵抗Ｒ２２と第２電流源１４の間に接続されている。
【００５２】
これにより、可変抵抗Ｒ２２には、上述したＰＴＡＴ電流と補正回路が生成する電流Ｉ６を足し合わせた電流が流れることとなる。第２ノードＮ２には、上述した実施形態と同様の電圧Ｖｂｅ１が発生しているので、出力端子Ｔｏｕｔには、可変抵抗Ｒ２２の両端に発生する電圧と第２ノードＮ２の電圧Ｖｂｅ１を足しあわせた電圧が、基準電圧Ｖｂｇｒとして出力される。
【００５３】
この変形例１に係る基準電圧発生回路２００によれば、ｐＦＥＴ Ｔ６とトランジスタＱ４が削除できるため、回路面積を縮小することができる。
【００５４】
（３）変形例２： 
また、電流Ｉ６による理想値からのズレの影響を遮断するため、図７に示す変形例２のように、バッファを介挿しても良い。図７は、変形例２に係る基準電圧発生回路３００の構成を示す回路図である。なお、図７及び本変形例２に係る説明では、上述した実施形態に係る基準電圧発生回路１００と共通する構成に同じ符号を付して詳細な説明を省略することとする。
【００５５】
図７に示すように、基準電圧発生回路３００では、抵抗Ｒ４，Ｒ５と第４ノードＮ４の間に、バッファ２２８を追加した構成となっている。第４ノードＮ４に接続されている第４負荷回路２２を構成するトランジスタＱ３には、理論上、温度依存性の無い電流を流す必要があるが、電流Ｉ６を抜き差しした場合にトランジスタＱ３に流れる電流は理想的な補正電流からずれる。そのため、差電圧相当電流発生回路２７をバッファできることで、補正電流によるトランジスタＱ３への影響を減らすことで、さらなる精度向上が見込まれる。
【００５６】
（４）まとめ：
以上説明した実施形態に係る基準電圧発生回路は、直列接続した可変抵抗とＰＮ接合素子を有する基準電圧出力回路３０を備え、ＰＮ接合素子の端子間電圧の温度特性の非線型成分に相当する温度特性を有する電流Ｉ７を、基準電圧出力回路３０の可変抵抗Ｒ２とトランジスタＱ４に流す基準電圧発生回路としてある。このように構成された基準電圧発生回路において、電流Ｉ７が基準電圧出力回路３０に流れることにより、基準電圧出力回路３０の可変抵抗Ｒ２には、ＰＮ接合素子の２次以上の温度特性に起因する電圧と正負反対の電圧が発生する。従って、基準電圧出力回路３０には、基準電圧出力回路３０のトランジスタＱ４の端子間電圧の２次以上の温度特性に起因する電圧変動が抑制された電圧が発生することになる。すなわち、２次の温度特性をキャンセルした電圧を、簡易な回路構成で発生することが可能となる。
【００５７】
なお、本技術は上述した実施形態や変形例に限られず、上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、公知技術並びに上述した実施形態および変形例の中で開示した各構成を相互に置換したり組み合わせを変更したりした構成、等も含まれる。また，本技術の技術的範囲は上述した実施形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００５８】
そして、本技術は、以下のような構成を取ることができる。
【００５９】
（Ａ）  直列接続した可変抵抗とＰＮ接合素子を有する第１回路を備え、
ＰＮ接合素子の端子間電圧の温度特性の非線型成分に相当する温度特性を有する第１電流を、前記直列接続した可変抵抗とＰＮ接合素子に流す基準電圧発生回路。
【００６０】
（Ｂ）  電流密度が互いに異なる２つのＰＮ接合素子の端子間電圧の差電圧と同じ温度特性を有する第２電流を発生する第２回路と、
ＰＮ接合素子の端子間電圧の温度特性の非線型成分に相当する温度特性を有する第３電流を発生する第３回路と、
直列接続した可変抵抗とＰＮ接合素子を有する第１回路と、
を備え、
上記第一電流は、前記第２電流と前記第３電流とを足し合わせた電流である前記（Ａ）に記載の基準電圧発生回路。
【００６１】
（Ｃ）  前記第２回路は、
前記電流密度が互いに異なる２つのＰＮ接合素子の一方である第１ＰＮ接合素子によって第１ノードと所定の電源電位の間を接続する第１負荷回路と、
前記電流密度が互いに異なる２つのＰＮ接合素子の他方である第２ＰＮ接合素子と第１抵抗との直列接続によって第２ノードと前記所定の電源電位の間を接続する第２負荷回路と、
前記第１ノードに流れる電流を前記第２ノードに転写して前記第２負荷回路に流す第１カレントミラー回路と、
前記第１ノードと前記第２ノードの電位を一致させる第１制御回路と、を有し、
前記第２電流は、前記第１抵抗に流れる電流である前記（Ｂ）に記載の基準電圧発生回路。
【００６２】
（Ｄ）  前記第１電流は、第２カレントミラー回路によって前記第１回路に転写されて前記直列接続した可変抵抗とＰＮ接合素子に流れる前記（Ａ）〜（Ｂ）の何れか１項に記載の基準電圧発生回路。
【００６３】
（Ｅ）  前記第１回路の可変抵抗は、前記第２ノードに接続されることにより、前記第１カレントミラー回路が前記第１ノードから第２ノードに転写する電流が流れており、
前記第１回路のＰＮ接合素子と前記第２ＰＮ接合素子とが共通化されている前記（Ｃ）に記載の基準電圧発生回路。
【００６４】
（Ｆ）  前記第３回路は、
第３ノードと前記所定の電源電位の間を接続する第２抵抗によって構成される第３負荷回路と、
第４ノードと前記所定の電源電位の間を接続する第３ＰＮ接合素子によって構成される第４負荷回路と、
前記第４ノードと前記第２ノードを接続する第３抵抗と、前記第３ノードと前記第１ノードの電位を一致させる第２制御回路と、
前記第３ノードに流れる電流を前記第４ノードに転写して前記第４負荷回路に流す第３カレントミラー回路と、
前記第２ノードに流れる電流を前記第４ノードに転写して前記第４負荷回路に流す第４カレントミラー回路と、を有し、
前記第３電流は、前記第３抵抗に流れる電流である前記（Ｂ）又は（Ｃ）に記載の基準電圧発生回路。
【００６５】
（Ｇ）  前記第３抵抗は、バッファを介して前記第４ノードに接続されている前記（Ｆ）に記載の基準電圧発生回路。
【００６６】
（Ｈ）  前記（Ａ）〜（Ｇ）の何れか１項に記載の基準電圧発生回路を備えた半導体素子。
【００６７】
（Ｉ）  前記（Ａ）〜（Ｇ）の何れか１項に記載の基準電圧発生回路を備えた電子機器。
【符号の説明】
【００６８】
１０…基準電流制御信号生成回路、１１…第１負荷回路、１２…第２負荷回路、１３…第１電流源、１４…第２電流源、１５…差動増幅器、２０…補正回路、２１…第３負荷回路、２２…第４負荷回路、２３…第３電流源、２４…第４電流源、２５…第５電流源、２６…差動増幅器、２７…差電圧相当電流発生回路、３０…基準電圧出力回路、３１…第５負荷回路、３２…第６電流源、１００…基準電圧発生回路、２２８…バッファ、Ｉ１〜Ｉ７…電流、Ｎ１…第１ノード、Ｎ２…第２ノード、Ｎ３…第３ノード、Ｎ４…第４ノード、Ｎ５…第５ノード、Ｎ０１…第１制御ノード、Ｎ０２…第２制御ノード、ＯＰ１…オペアンプ、ＯＰ２…オペアンプ、Ｑ１〜Ｑ４…トランジスタ、Ｒ１，Ｒ３〜Ｒ５…抵抗、Ｒ２…可変抵抗、Ｒ２２…可変抵抗、Ｔ１〜Ｔ６…ｐＦＥＴ 、Ｔｏｕｔ…出力端子、ＶＤＤ…第１電源電位、ＶＳＳ…第２電源電位、ＶＢＧＲ…基準電圧、Ｖｂｅ１…電圧、Ｖｂｅ２…電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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