(57)【要約】      （修正有）【課題】インピーダンスが向上した薄膜型チップ素子及びその製造方法を提供する。【解決手段】薄膜型チップ素子１００は、基板１１０上に積層された複数の単位回路構造物１２０ａ、１２０ｂと、単位回路構造物１２０ａ、１２０ｂの間で単位回路構造物１２０ａ、１２０ｂを接合する接合層１３０と、を含む。また、前記単位回路構造物１２０ａ、１２０ｂは、それぞれ、下部パターン１２４と、前記下部パターン１２４を覆う下部ポリマー絶縁層１２５と、前記下部パターン１２４上に配置された上部パターン１２８と、前記下部ポリマー絶縁層１２５と同一の材質からなり、前記上部パターン１２８及び前記下部ポリマー絶縁層１２５を覆う上部ポリマー絶縁層１２９と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に積層された複数の単位回路構造物と、
前記単位回路構造物を接合する接合層と、を含む、薄膜型チップ素子。
【請求項２】
前記単位回路構造物は、それぞれ、
下部パターンと、
前記下部パターンを覆う下部ポリマー絶縁層と、
前記下部パターン上に配置された上部パターンと、
前記下部ポリマー絶縁層と同一の材質からなり、前記上部パターン及び前記下部ポリマー絶縁層を覆う上部ポリマー絶縁層と、を含む、請求項１に記載の薄膜型チップ素子。
【請求項３】
前記単位回路構造物は、それぞれ、
多層構造の金属コイルパターンと、
前記金属コイルパターンを覆うポリマー絶縁層と、を含む、請求項１に記載の薄膜型チップ素子。
【請求項４】
前記基板はフェライト磁性体基板である、請求項１に記載の薄膜型チップ素子。
【請求項５】
前記接合層は電解質元素を含有する電解質ポリマー層である、請求項１に記載の薄膜型チップ素子。
【請求項６】
前記接合層は、ナトリウム元素（Ｎａ）、カリウム元素（Ｋ）、カルシウム元素（Ｃａ）、マグネシウム元素（Ｍｇ）のうち少なくとも何れか一つの元素を含有する、請求項１に記載の薄膜型チップ素子。
【請求項７】
前記接合層は陽電荷を有するポリマーイオンと陰電荷を有するポリマーイオンが互いに電気的に結合して電気的に中性を有する、請求項１に記載の薄膜型チップ素子。
【請求項８】
複数の単位回路構造物を準備する段階と、
前記単位回路構造物を積層して積層物を製造する段階と、
前記単位回路構造物を接合する段階と、を含む、薄膜型チップ素子の製造方法。
【請求項９】
前記単位回路構造物を準備する段階は、
基板を準備する段階と、
前記基板上に下部パターンを形成する段階と、
前記下部パターンを覆う下部ポリマー絶縁層を形成する段階と、
前記下部ポリマー絶縁層上に上部パターンを形成する段階と、
前記上部パターン上に前記下部ポリマー絶縁層と同一の材質を有する上部ポリマー絶縁層を形成する段階と、を含む、請求項８に記載の薄膜型チップ素子の製造方法。
【請求項１０】
前記単位回路構造物を準備する段階は、
多層構造の金属コイルを有する回路層を形成する段階と、
前記回路層上に接合層を形成する段階と、を含み、
前記単位回路構造物を積層する段階は、前記単位回路構造物それぞれの接合層が互いに対向するように前記単位回路構造物を整列する段階を含む、請求項８に記載の薄膜型チップ素子の製造方法。
【請求項１１】
前記単位回路構造物を準備する段階は、
多層構造の金属コイル及び前記金属コイルを覆うポリマー絶縁層を有する回路層を形成する段階と、
前記回路層上に電解質元素を有する接合層を形成する段階と、を含み、
前記単位回路構造物を接合する段階は、前記積層物に電圧を印加する段階を含む、請求項８に記載の薄膜型チップ素子の製造方法。
【請求項１２】
前記単位回路構造物を準備する段階は、
フェライト磁性体基板を準備する段階と、
前記フェライト磁性体基板上に多層構造の金属コイルを有する回路層を形成する段階と、を含む、請求項８に記載の薄膜型チップ素子の製造方法。
【請求項１３】
前記単位回路構造物を準備する段階は、
基板を準備する段階と、
前記基板上に多層構造の金属コイルを有する回路層を形成する段階と、を含み、
前記薄膜型チップ素子の製造方法は、前記単位回路構造物を接合する段階の後に前記単位回路構造物のうち何れか一つから前記基板を除去する段階をさらに含む、請求項８に記載の薄膜型チップ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜型チップ素子及びその製造方法に関し、より詳細には、インピーダンス特性及び製造工程効率を向上した薄膜型チップ素子及びその製造方法に関する。
【背景技術】
【０００２】
近年、スマートフォンのような電子機器の高仕様化、多機能化及び小型化に伴い、これらの電子機器には差動伝送方式（ｄｉｆｆｅｒｅｎｔｉａｌ  ｔｒａｎｓｍｉｓｓｉｏｎ）を利用する高速インターフェースのような回路からコモンモードノイズ（ｃｏｍｍｏｎ  ｍｏｄｅ  ｎｏｉｓｅ）を除去するためのフィルタ（ｆｉｌｔｅｒ）の適用が必須である。これに応えるべく、高性能の小型コモンモードノイズフィルタ（ｃｏｍｍｏｎ  ｍｏｄｅ  ｎｏｉｓｅ  ｆｉｌｔｅｒ；ＣＭＦ）の開発が進められている。
【０００３】
薄膜型コモンモードノイズフィルタの性能を高めるためには、基本的にインピーダンス（ｉｎｐｅｄｅｎｃｅ）を増加しなければならない。チップ素子のインピーダンス特性を増加させる方法としては、フィルタ内のコイル金属パターンをさらに集積化して、前記コイル金属パターンを微細ピッチ化するとともに、コイル金属パターンの単位面積当たり占有面積を高める方法が効果的である。このために、コイル金属パターンが多層構造を有するように積層構造に具現するか、前記コイル金属パターンの巻回回数を増加させるなどの方法により、前記コイル金属パターンの集積化が進められている。
【０００４】
通常、フェライト磁性体基板上にフォトレジストパターンを用いたメッキ工程を繰り返して行ってコイル金属パターンを順に積層しながら多層構造のコイル金属パターンを形成した。しかし、このような方法によると、コイルパターンを有する下部回路層を形成した後、前記下部回路層上に次の回路層を積層する過程で、前記下部回路層の回路パターンを覆うフォトレジスト膜の表面が凸状になるバンピーサーフィス（ｂｕｍｐｙ  ｓｕｒｆａｃｅ）現象が生じる。このようにフォトレジスト膜の表面が凸状になる現象が生じる場合、後続工程として行われる露光及び現像工程の際に、前記フォトレジスト膜が過度にエッチングされて除去されたり、傾斜した側面のホール（ｈｏｌｅ）を有するフォトレジストパターンが形成されたりするため、回路パターンの層数を増やすほど微細回路パターンの形成が難しくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国登録特許第１０−０４２８９００号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、インピーダンスを向上した薄膜型チップ素子を提供することである。
【０００７】
本発明が解決しようとする課題は、微細ピッチを有するとともに、多層構造のコイルパターンを有する薄膜型チップ素子を提供することである。
【０００８】
本発明が解決しようとする課題は、インピーダンスを向上することができる薄膜型チップ素子の製造方法を提供することである。
【０００９】
本発明が解決しようとする課題は、フォトレジスト膜のバンピーサーフィス（ｂｕｍｐｙ  ｓｕｒｆａｃｅ）現象が発生して微細ピッチの回路パターンの形成効率が低下することを防止し、製造工程効率を向上した薄膜型チップ素子の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明による薄膜型チップ素子は、基板と、前記基板上に積層された複数の単位回路構造物と、前記単位回路構造物を接合する接合層と、を含む。
【００１１】
本発明の実施形態によると、前記単位回路構造物は、それぞれ、下部パターンと、前記下部パターンを覆う下部ポリマー絶縁層と、前記下部パターン上に配置された上部パターンと、前記下部ポリマー絶縁層と同一の材質からなり、前記上部パターン及び前記下部ポリマー絶縁層を覆う上部ポリマー絶縁層と、を含むことができる。
【００１２】
本発明の実施形態によると、前記単位回路構造物は、それぞれ、多層構造の金属コイルパターンと、前記金属コイルパターンを覆うポリマー絶縁層と、を含むことができる。
【００１３】
本発明の実施形態によると、前記基板はフェライト磁性体基板であることができる。
【００１４】
本発明の実施形態によると、前記接合層は電解質元素を含有する電解質ポリマー層であることができる。
【００１５】
本発明の実施形態によると、前記接合層は、ナトリウム元素（Ｎａ）、カリウム元素（Ｋ）、カルシウム元素（Ｃａ）、マグネシウム元素（Ｍｇ）のうち少なくとも何れか一つの元素を含有することができる。
【００１６】
本発明の実施形態によると、前記接合層は陽電荷を有するポリマーイオンと陰電荷を有するポリマーイオンが互いに電気的に結合して電気的に中性を有することができる。
【００１７】
本発明による薄膜型チップ素子の製造方法は、複数の単位回路構造物を準備する段階と、前記単位回路構造物を積層して積層物を製造する段階と、前記単位回路構造物を接合する段階と、を含む。
【００１８】
本発明の実施形態によると、前記単位回路構造物を準備する段階は、基板を準備する段階と、前記基板上に下部パターンを形成する段階と、前記下部パターンを覆う下部ポリマー絶縁層を形成する段階と、前記下部ポリマー絶縁層上に上部パターンを形成する段階と、前記上部パターン上に前記下部ポリマー絶縁層と同一の材質を有する上部ポリマー絶縁層を形成する段階と、を含むことができる。
【００１９】
本発明の実施形態によると、前記単位回路構造物を準備する段階は、多層構造の金属コイルを有する回路層を形成する段階と、前記回路層上に接合層を形成する段階と、を含み、前記単位回路構造物を積層する段階は、前記単位回路構造物それぞれの接合層が互いに対向するように前記単位回路構造物を整列する段階を含むことができる。
【００２０】
本発明の実施形態によると、前記単位回路構造物を準備する段階は、多層構造の金属コイル及び前記金属コイルを覆うポリマー絶縁層を有する回路層を形成する段階と、前記回路層上に電解質元素を有する接合層を形成する段階と、を含み、前記単位回路構造物を接合する段階は、前記積層物に電圧を印加する段階を含むことができる。
【００２１】
本発明の実施形態によると、前記単位回路構造物を準備する段階は、フェライト磁性体基板を準備する段階と、前記フェライト磁性体基板上に多層構造の金属コイルを有する回路層を形成する段階と、を含むことができる。
【００２２】
本発明の実施形態によると、前記単位回路構造物を準備する段階は、基板を準備する段階と、前記基板上に多層構造の金属コイルを有する回路層を形成する段階と、を含み、前記薄膜型チップ素子の製造方法は、前記単位回路構造物を接合する段階の後に前記単位回路構造物のうち何れか一つから前記基板を除去する段階をさらに含むことができる。
【発明の効果】
【００２３】
本発明による薄膜型チップ素子は、微細ピッチを有するとともに、単位面積当たり高い占有面積を有する多層構造のコイルパターンを備え、高いインピーダンス特性を有することができる。
【００２４】
本発明による薄膜型チップ素子は、多層構造の回路パターンを有する回路層が接合層による電気化学的な結合力により互いに接着して積層された構造を有する。これにより、接合層を使用することなくフォトレジストパターンを用いて回路層を積層する構造に比べて、微細回路パターンを有する多層構造の回路パターンを備える回路構造を有することで、インピーダンス特性を大幅に向上することができる。
【００２５】
本発明による薄膜型チップ素子の製造方法は、多層構造の回路パターンを有する単位回路構造物を準備した後、これらの単位回路構造物を積層する方式により多層回路パターンを有するチップ素子を製造する。これにより、基板上に単層回路パターンを有する回路層を繰り返して形成する方法に比べて、層ごとに不均一な回路パターンが製造される現象を防止し、微細ピッチの多層回路パターンを有することで、高いインピーダンス特性を有する薄膜型チップ素子を製造することができる。
【００２６】
また、本発明による薄膜型チップ素子の製造方法は、単位回路構造物を接合層を介在して積層するにあたり、前記接合層が電気化学的な結合力で前記単位回路構造物を接着することにより、接合層を使用することなく基板上に回路層を順に形成する方法に比べて、薄膜型チップ素子の製造工程効率を向上することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態による薄膜型チップ素子を示す図面である。
【図２】本発明の実施形態による薄膜型チップ素子の製造方法を示すフローチャートである。
【図３】本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【図４】本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【図５】本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【図６】本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【図７】本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【図８】本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【図９】本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【発明を実施するための形態】
【００２８】
本発明の利点及び特徴、そしてそれらを果たす方法は、添付図面とともに詳細に後述される実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、相異なる多様な形態で具現されることができる。本実施形態は、本発明の開示が完全になるようにするとともに、本発明が属する技術分野において通常の知識を有する者に発明の範疇を完全に伝達するために提供されることができる。明細書全体において、同一参照符号は同一構成要素を示す。
【００２９】
本明細書で用いられる用語は、実施形態を説明するためのものであり、本発明を限定しようとするものではない。本明細書で、単数型は特別に言及しない限り複数型も含む。明細書で用いられる「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は言及された構成要素、段階、動作及び／または素子は一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
【００３０】
以下、添付された図面を参照して、本発明による薄膜型チップ素子及びその製造方法について詳細に説明する。
【００３１】
図１は本発明の実施形態による薄膜型チップ素子を示す図面である。図１を参照すると、本発明の実施形態による薄膜型チップ素子１００は、スマートフォンのような多機能及び高性能の電子機器に備えられるチップ部品であることができる。例えば、前記薄膜型チップ素子１００は、コモンモードノイズフィルタ（Ｃｏｍｍｏｎ  Ｍｏｄｅ  Ｎｏｉｓｅ  Ｆｉｌｔｅｒ：ＣＭＦ）または薄膜型チップインダクタであることができる。
【００３２】
前記薄膜型チップ素子１００は、基板１１０及び前記基板１１０上に積層された単位回路構造物１２０を備えることができる。前記基板１１０は前記単位回路構造物１２０を製造するためのベース（ｂａｓｅ）であることができる。前記基板１１０としてはフェライト磁性体基板が用いられることができる。
【００３３】
前記単位回路構造物１２０は複数個が提供されることができる。前記単位回路構造物１２０はほぼ同一または類似した構造を有する複数の積層物からなり、それぞれの積層物は多層構造のコイルパターンを有することができる。前記積層物それぞれは別途の製造工程により製造されることができる。それぞれの前記単位回路構造物１２０の具体的な製造過程は後述する。
【００３４】
一例として、前記単位回路構造物１２０は、前記基板１１０上に順に積層された第１単位構造物１２０ａと、第２単位構造物１２０ｂと、を備えることができる。前記第１単位構造物１２０ａは、多層構造の回路パターンと、前記回路パターンをカバーするポリマー絶縁層と、で構成されることができる。例えば、前記第１単位構造物１２０ａは、前記基板１１０上に形成された下部パターン１２４と、前記下部パターン１２４上に積層された上部パターン１２８と、前記上下部パターン１２４、１２８をカバーするポリマー絶縁層と、を備えることができる。前記上下部パターン１２４、１２８それぞれは、コイル状に提供される金属パターンであることができ、互いに類似した構造を有することができる。前記ポリマー絶縁層は、製造工程過程で前記下部パターン１２４を覆う下部ポリマー絶縁層１２５と、前記下部ポリマー絶縁層１２５上で前記上部パターン１２８を覆う上部ポリマー絶縁層１２９と、が別途の工程により形成されることができる。この際、前記下部ポリマー絶縁層１２５と前記上部ポリマー絶縁層１２９は同一の材質で形成され、一つの前記ポリマー絶縁層をなすことができる。
【００３５】
前記第２単位構造物１２０ｂは、前記第１単位構造物１２０ａとほぼ同一の構造を有することができる。例えば、上部パターン１２８及び下部パターン１２４からなる多層構造の回路パターンと、前記回路パターンを覆うポリマー絶縁層と、で構成されることができる。
【００３６】
一方、前記薄膜型チップ素子１００は、前記単位回路構造物１２０の積層物を互いに接合させる接合層１３０をさらに含むことができる。一例として、前記接合層１３０は、前記第１及び第２の単位構造物１２０ａ、１２０ｂの間で、前記第１単位構造物１２０ａと前記第２単位構造物１２０ｂを電気的または化学的な結合力を用いて接合させることができる。前記接合層１３０は、電解質元素を含有した電解質ポリマー層として提供されることができる。前記電解質元素はナトリウム元素（Ｎａ）、カリウム元素（Ｋ）、カルシウム元素（Ｃａ）、マグネシウム元素（Ｍｇ）、及びその他の多様な元素のうち少なくとも何れか一つであることができる。
【００３７】
また、前記接合層１３０には、前記第１及び第２の単位構造物１２０ａ、１２０ｂ内の陰電荷ポリマーイオン（図８のPｏｌｙ−）と電気的及び化学的に結合する陽電荷ポリマーイオン（図８のＰｏｌｙ＋）が提供されることができる。これにより、前記接合層１３０自体は中性を有し、前記接合層１３０と前記単位回路構造物１２０は、前記ポリマーイオンの電気化学的な結合によって互いに接合されることができる。
【００３８】
上述したように、本発明の実施形態による薄膜型チップ素子１００は、基板１１０上に順に積層された第１及び第２の単位構造物１２０ａ、１２０ｂを備えるにあたり、前記第１及び第２の単位構造物１２０ａ、１２０ｂそれぞれは多層構造のコイルパターンを有することができる。このような構造の薄膜型チップ素子１００は、相対的に微細ピッチを有するとともに、単位面積当たり高い占有面積を占めるコイル回路パターンを具現することが可能な構造を有するため、高いインピーダンス特性を発揮することができる。これにより、本発明による薄膜型チップ素子は、微細ピッチを有するとともに、単位面積当たり高い占有面積を占める多層構造のコイルパターンを備え、高いインピーダンス特性を有することができる。
【００３９】
また、本発明の実施形態による薄膜型チップ素子１００は、基板１１０上に第１及び第２の単位構造物１２０ａ、１２０ｂを接合層１３０を介在して積層するにあたり、前記接合層１３０は、ポリマーイオンの電気化学的な結合力により前記第１及び第２の単位構造物１２０ａ、１２０ｂを接合することができる。このような構造の薄膜型チップ素子１００は、基板１１０に対してフォトレジストパターンを用いた工程を繰り返して行い、多層構造の回路パターンを具現する場合に比べて、既に製造された回路構造物を接合層１３０を用いて順に積層させる方式により製造されるため、多層構造の回路パターンを効果的に具現することができる。特に、従来のフォトレジストパターンを用いた工程を繰り返して行って回路パターンを具現する場合、前記フォトレジストパターン表面が凸状を有する、バンピーサーフィス（ｂｕｍｐｙ  ｓｕｒｆａｃｅ）現象により、前記フォトレジストパターンが露光及び現像工程によって過度にエッチングされて除去されたり、フォトレジストパターンに対して傾斜した側面のホール（ｈｏｌｅ）が形成されたりして、微細ピッチの回路パターンを形成し難くなる問題点が生じ得る。しかし、接合層１３０を利用する場合、所望の回路パターンの層数が具現されるように前記単位回路構造物１２０を積層することにより、前記バンピーサーフィス現象による問題点を根本的に解決することができる。従って、本発明による薄膜型チップ素子は、多層構造の回路パターンを有する回路層が接合層による電気化学的な結合力により互いに接着して積層された構造を有するため、接合層を使用することなくフォトレジストパターンを用いて回路層を積層する構造に比べて、微細回路パターンを有する多層構造の回路パターンを有する回路構造を有することにより、インピーダンス特性を大幅に向上することができる。
【００４０】
次に、本発明の実施形態による薄膜型チップ素子の製造方法について詳細に説明する。ここで、前記の本発明の実施形態による薄膜型チップ素子１００に対して重複する内容は省略または簡素化することができる。
【００４１】
図２は本発明の実施形態による薄膜型チップ素子の製造方法を示すフローチャートであり、図３から図９は本発明の実施形態による薄膜型チップ素子の製造過程を説明するための図面である。
【００４２】
単位回路構造物の製造は、図２においてＳ１１０として示されている。図２及び図３を参照すると、先ず、基板１１０を準備することができる（Ｓ１１１）。前記基板１１０は、前記単位回路構造物の製造のためのベースとして用いられることができる。前記基板１１０としては、フェライト磁性体基板が用いられることができる。
【００４３】
前記基板１１０上に金属シード層１２２を形成することができる（Ｓ１１２）。前記金属シード層１２２は、前記基板１１０上に金属メッキパターンを形成するためのものであることができる。前記金属シード層１２２は、チタン（Ｔｉ）、銅（Ｃｕ）、及びクロム（Ｃｒ）などの金属ターゲットを用いたスパッタリング工程を行って形成されることができる。一例として、前記金属シード層１２２を形成する段階は、前記基板１１０に対して銅スパッタリング工程を行って前記基板１１０上に銅薄膜を形成してなることができる。
【００４４】
前記金属シード層１２２上に下部パターン１２４を形成することができる（Ｓ１１３）。前記下部パターン１２４を形成する段階は、前記金属シード層１２２上にレジストパターン１２３を形成する段階と、前記レジストパターン１２３によって選択的に露出した前記金属シード層１２２をシード（Ｓｅｅｄ）とする電気メッキ工程を行う段階と、を含むことができる。前記電気メッキ工程が完了すると、前記レジストパターン１２３及び前記コイル形成領域以外の前記金属シード層１２２部分を順に除去することができる。これにより、前記金属シード層１２２上にコイル状の金属下部パターン１２４が形成されることができる。
【００４５】
図２及び図４を参照すると、下部パターン１２４を覆う下部ポリマー絶縁層１２５を形成することができる（Ｓ１１４）。前記下部ポリマー絶縁層１２５を形成する段階は、ポリマーイオンを含有したポリマー材料を準備した後、前記基板１１０上に前記ポリマー材料を塗布してなることができる。これにより、前記基板１１０上には下部パターン１２４及び前記下部パターン１２４をカバー（ｃｏｖｅｒ）する下部ポリマー絶縁層１２５からなる回路層が形成されることができる。
【００４６】
図２及び図５を参照すると、下部ポリマー絶縁層１２５上に上部パターン１２８を形成することができる（Ｓ１１５）。前記上部パターン１２８を形成する段階は、前記下部ポリマー絶縁層１２５に対して金属シード層１２６を形成する段階と、前記金属シード層１２６上にレジストパターン１２７を形成する段階と、前記レジストパターン１２７をメッキ防止膜にするメッキ工程を行う段階と、を含むことができる。前記メッキ工程が完了すると、前記レジストパターン１２７及び前記金属シード層１２６を順に除去することができる。
【００４７】
図２及び図６を参照すると、上部パターン１２８を覆う上部ポリマー絶縁層１２９を形成することができる（Ｓ１１６）。前記上部ポリマー絶縁層１２９を形成する段階は、前記の下部ポリマー絶縁層１２５を形成する工程とほぼ類似することができる。例えば、前記上部ポリマー絶縁層１２９を形成する段階は、前記の下部ポリマー絶縁層１２５を形成するためのポリマーを前記下部ポリマー絶縁層１２５上に塗布する段階を含むことができる。これにより、前記基板１１０上には互いに同一の材質のポリマー材料で形成された上下部ポリマー絶縁層１２５、１２９からなる一つのポリマー絶縁層が形成されることができる。
【００４８】
前記上部ポリマー絶縁層１２９上に接合層１３０を形成することができる（Ｓ１１７）。前記接合層１３０を形成する段階は、電解質元素を含有したポリマー材料を準備し、これを前記上部ポリマー絶縁層１２９上に塗布してなることができる。前記電解質元素は、ナトリウム元素（Ｎａ）、カリウム元素（Ｋ）、カルシウム元素（Ｃａ）、マグネシウム元素（Ｍｇ）、及びその外の様々な元素のうち少なくとも何れか一つであることができる。
【００４９】
上述した工程により、一つの単位回路構造物１２０を製造することができる。前記のような単位回路構造物の製造工程を繰り返して行い、複数の第１及び第２の単位構造物１２０ａ、１２０ｂを準備することができる。
【００５０】
図２及び図７を参照すると、接合層１３０を介在して単位回路構造物１２０を積層することができる（Ｓ１２０）。例えば、前記単位回路構造物１２０を積層する段階は、準備した第１及び第２の単位構造物１２０ａ、１２０ｂそれぞれの接合層１３０が互いに対向するように、前記第１及び第２の単位構造物１２０ａ、１２０ｂを整列した後、前記第１及び第２の単位構造物１２０ａ、１２０ｂを互いに密着させることができる。これにより、前記第１及び第２の単位構造物１２０ａ、１２０ｂが前記接合層１３０を介在して積層された積層物を製造することができる。
【００５１】
図２及び図８を参照すると、単位回路構造物１２０を接合することができる（Ｓ１３０）。例えば、第１及び第２の単位構造物１２０ａ、１２０ｂからなる積層物に電圧を印加することができる。これにより、前記積層物内に電場が加えられて、接合層１３０内の電解質元素のうち陽電荷を有する電解質元素（ＥＬ＋）がマイナス電圧に移動し、陰電荷を有する電解質元素（ＥＬ−）がプラス電圧に移動することができる。また、運動性が相対的に非常に低いポリマー絶縁層内のポリマーイオンのほとんどは接合層１３０に残ることができる。この際、前記ポリマーイオンのうち陽電荷を有するポリマーイオン（Ｐｏｌｙ＋）と陰電荷を有するポリマーイオン（Ｐｏｌｙ−）が互いに電気的または化学的に結合することにより、前記接合層１３０による第１及び第２の単位構造物１２０ａ、１２０ｂの接合が行われることができる。前記のような陽電荷ポリマーイオン（Ｐｏｌｙ＋）と陰電荷ポリマーイオン（Ｐｏｌｙ−）の電気的な結合により、前記接合層１３０が電気的に中性を有するポリマー層に最終的に具現されることができる。
【００５２】
図２及び図９を参照すると、単位回路構造物１２０のうち何れか一つから基板１１０を除去することができる（Ｓ１４０）。前記基板１１０を除去する段階は、第１及び第２の回路構造物１２０ａ、１２０ｂのうち何れか一つに備えられた基板１１０を選択的に除去して行われることができる。図９には本実施形態において第２回路構造物１２０ｂに備えられた基板１１０を除去する場合を図示したが、第１回路構造物１２０ａに備えられた基板１１０を除去してもよい。これにより、前記第１及び第２の単位構造物１２０ａ、１２０ｂに備えられた基板１１０のうち何れか一つを選択的に除去することにより、他の一つの基板１１０をフェライト磁性体基板として利用する薄膜型チップ素子１００を製造することができる。
【００５３】
上述したように、本発明の実施形態による薄膜型チップ素子の製造方法は、多層構造の回路パターンを有する単位回路構造物１２０をそれぞれ製造した後、これらの単位回路構造物１２０を積層する方式により薄膜型チップ素子を製造することができる。この場合、基板上に回路パターン及びこれを覆うポリマー絶縁層からなる回路層を繰り返して積層して形成する方法に比べて、フォトレジストパターン表面が凸状を有する、バンピーサーフィス（ｂｕｍｐｙ  ｓｕｒｆａｃｅ）現象による回路パターンの製造工程効率が低下する現象を防止することができる。これにより、本発明による薄膜型チップ素子の製造方法は、多層構造の回路パターンを有する単位回路構造物を準備した後、これらの単位回路構造物を積層する方式により多層回路パターンを有するチップ素子を製造する。これにより、基板上に単層回路パターンを有する回路層を繰り返して積層して形成する方法に比べて、層ごとに不均一な回路パターンが製造される現象を防止し、微細ピッチの多層回路パターンを有して高いインピーダンス特性を有する薄膜型チップ素子を製造することができる。
【００５４】
また、本発明による薄膜型チップ素子の製造方法は、単位回路構造物を接合層を介在して積層するにあたり、前記接合層は、電気化学的な結合力により前記単位回路構造物を接着させることで、接合層を使用することなく基板上に回路層を順に形成する方法に比べて、薄膜型チップ素子の製造工程効率を向上することができる。
【００５５】
以上の詳細な説明は本発明を例示するものである。また、上述の内容は本発明の好ましい実施形態を示して説明するものに過ぎず、本発明は多様な他の組合、変更及び環境で用いることができる。即ち、本明細書に開示された発明の概念の範囲、述べた開示内容と均等な範囲及び／または当業界の技術または知識の範囲内で変更または修正が可能である。上述の実施形態は本発明を実施するにおいて最善の状態を説明するためのものであり、本発明のような他の発明を用いるにおいて当業界に公知された他の状態での実施、そして発明の具体的な適用分野及び用途で要求される多様な変更も可能である。従って、以上の発明の詳細な説明は開示された実施状態に本発明を制限しようとする意図ではない。また、添付された請求範囲は他の実施状態も含むと解釈されるべきであろう。
【符号の説明】
【００５６】
１００  薄膜型チップ素子
１１０  基板
１２０  単位回路構造物
１２０ａ  第１単位構造物
１２０ｂ  第２単位構造物
１２４  下部パターン
１２８  上部パターン
１３０  接合層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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