(57)【要約】【課題】製造工程を簡素化することができる電子装置の製造方法を提供する。【解決手段】電子装置１００の製造方法は、基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置の製造方法であって、ＭＥＭＳ振動子２０を構成する第１構造体２２と、回路部３を構成するキャパシター４０の第１電極４２とを、第１シリコン層４を用いて形成する工程と、ＭＥＭＳ振動子２０を構成する第２構造体２４と、回路部３を構成するキャパシター４０の第２電極４２と、回路部３を構成するトランジスター３０のゲート電極３４とを、第２シリコン層８を用いて形成する工程と、を含む。【選択図】図１
2014053763.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置の製造方法であって、
前記ＭＥＭＳ振動子を構成する第１構造体と、前記回路部を構成するキャパシターの第１電極とを、第１シリコン層を用いて形成する工程と、
前記第１構造体を覆う犠牲層を形成する工程と、
前記ＭＥＭＳ振動子を構成する第２構造体と、前記回路部を構成する前記キャパシターの第２電極と、前記回路部を構成するトランジスターのゲート電極とを、第２シリコン層を用いて形成する工程と、
前記犠牲層を除去して前記第１構造体と前記第２構造体との間に空隙を形成する工程と、
を含む、電子装置の製造方法。
【請求項２】
請求項１において、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程の前に、前記第１構造体および前記第１電極を覆う第１酸化膜を形成する工程と、
前記第１酸化膜で覆われた前記第１構造体を覆う第２酸化膜と、前記トランジスターを構成するゲート絶縁膜とを、熱酸化で形成する工程と、
を含み、
前記犠牲層は、前記第１酸化膜および前記第２酸化膜で形成され、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程において、前記第２酸化膜の上方に前記第２構造体を形成し、前記ゲート絶縁膜の上方に前記ゲート電極を形成する、電子装置の製造方法。
【請求項３】
請求項１において、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程の前に、前記第１構造体および前記第１電極を覆う第１酸化膜を形成する工程と、
前記第１構造体を覆う前記第１酸化膜を除去する工程と、
前記第１酸化膜が除去された前記第１構造体を覆う第２酸化膜と、前記トランジスターを構成するゲート絶縁膜とを、熱酸化で形成する工程と、
を含み、
前記犠牲層は、前記第２酸化膜で形成され、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程において、前記第２酸化膜の上方に前記第２構造体を形成し、前記ゲート絶縁膜の上方に前記ゲート電極を形成する、電子装置の製造方法。
【請求項４】
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置の製造方法であって、
前記ＭＥＭＳ振動子を構成する第１構造体と、前記回路部を構成するキャパシターの第１電極と、前記回路部を構成するトランジスターのゲート電極とを、第１シリコン層を用いて形成する工程と、
前記第１構造体を覆う犠牲層を形成する工程と、
前記回路部を構成する前記キャパシターの第２電極と、前記ＭＥＭＳ振動子を構成する第２構造体とを、第２シリコン層を用いて形成する工程と、
前記犠牲層を除去して前記第１構造体と前記第２構造体との間に空隙を形成する工程と、
を含む、電子装置の製造方法。
【請求項５】
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置であって、
前記ＭＥＭＳ振動子は、
第１構造体と、
前記第１構造体との間に空隙を有した状態で、前記第１構造体との間の静電力によって振動可能に形成された第２構造体と、
を有し、
前記回路部は、
第１電極および前記第１電極に対向する第２電極を備えたキャパシターと、
ゲート電極を備えたトランジスターと、
を有し、
前記ＭＥＭＳ振動子の前記第１構造体と、前記キャパシターの前記第１電極とは、第１シリコン層を用いて形成され、
前記ＭＥＭＳ振動子の前記第２構造体と、前記キャパシターの前記第２電極と、前記トランジスターの前記ゲート電極とは、第２シリコン層を用いて形成されている、電子装置。
【請求項６】
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置であって、
前記ＭＥＭＳ振動子は、
第１構造体と、
前記第１構造体との間に空隙を有した状態で、前記第１構造体との間の静電力によって振動可能に形成された第２構造体と、
を有し、
前記回路部は、
第１電極および前記第１電極に対向する第２電極を備えたキャパシターと、
ゲート電極を備えたトランジスターと、
を有し、
前記ＭＥＭＳ振動子の前記第１構造体と、前記キャパシターの前記第１電極と、前記トランジスターの前記ゲート電極とは、第１シリコン層を用いて形成され、
前記ＭＥＭＳ振動子の前記第２構造体と、前記キャパシターの前記第２電極とは、第２シリコン層を用いて形成されている、電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置の製造方法および電子装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）は、微小構造体形成技術の１つで、例えば、ミクロンオーダーの微細な電子機械システムを作る技術やその製品のことをいう。
【０００３】
近年、このような半導体製造技術をベースとしたＭＥＭＳ素子が広く用いられている。特に、発振器の市場におけるＭＥＭＳ素子（ＭＥＭＳ振動子）の需要は、年々伸長傾向にある。このような発振器の構造は、ＭＥＭＳ振動子と発振器の動作回路とを別々の半導体基板（半導体チップ）で形成する場合と、ＭＥＭＳ振動子と発振器の動作回路とを同一基板上に形成する場合と、に大別される。
【０００４】
ＭＥＭＳ振動子と発振器の動作回路とを別々の半導体チップで形成する場合、それぞれの半導体チップを別のパッケージ上に実装し、ワイヤボンディング等で接続することが一般的である。しかし、この場合、パッケージコストや実装コストが必要となるため、ＭＥＭＳ振動子と発振器の動作回路とを同一基板上に形成する場合と比べて、コスト的に不利になってしまう。
【０００５】
一方で、ＭＥＭＳ振動子と発振器の動作回路とを同一基板上に形成する場合、製造工程が増加してしまうという問題がある。この問題に対して、特許文献１では、ＯＮＯキャパシタ部の下部電極を第１シリコン層を用いて形成すること、ＭＥＭＳ構造体部の下部構造体とＯＮＯキャパシタ部の上部電極とを第２シリコン層を用いて形成すること、ＭＥＭＳ構造体部の上部構造体とＣＭＯＳ回路部のゲート電極とを第３シリコン層を用いて形成することにより、製造工程を簡素化し低コスト化を実現している。
【０００６】
このような同一基板上に形成されたＭＥＭＳ振動子と回路部とを有する電子装置では、製造工程のさらなる簡素化が望まれている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１５３８１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明のいくつかの態様に係る目的の１つは、製造工程を簡素化することができる電子装置の製造方法を提供することにある。また、本発明のいくつかの態様に係る目的の１つは、製造工程を簡素化することができる電子装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る電子装置の製造方法は、
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置の製造方法であって、
前記ＭＥＭＳ振動子を構成する第１構造体と、前記回路部を構成するキャパシターの第１電極とを、第１シリコン層を用いて形成する工程と、
前記第１構造体を覆う犠牲層を形成する工程と、
前記ＭＥＭＳ振動子を構成する第２構造体と、前記回路部を構成する前記キャパシターの第２電極と、前記回路部を構成するトランジスターのゲート電極とを、第２シリコン層を用いて形成する工程と、
前記犠牲層を除去して前記第１構造体と前記第２構造体との間に空隙を形成する工程と、
を含む。
【００１０】
このような電子装置の製造方法によれば、第１構造体と第１電極とを第１シリコン層を用いて形成することにより、第１構造体および第１電極を同一工程で形成することができる。さらに、第２構造体と第２電極とゲート電極とを、第２シリコン層を用いて形成することにより、第２構造体、第２電極、およびゲート電極を同一工程で形成することができる。したがって、製造工程を簡素化することができる。
【００１１】
なお、本発明に係る記載では、「上方」という文言を、例えば、「特定のもの（以下、「Ａ」という）の「上方」に他の特定のもの（以下、「Ｂ」という）を形成する」などと用いる場合に、Ａ上に直接Ｂを形成するような場合と、Ａ上に他のものを介してＢを形成するような場合とが含まれるものとして、「上方」という文言を用いている。
【００１２】
本発明に係る電子装置の製造方法において、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程の前に、前記第１構造体および前記第１電極を覆う第１酸化膜を形成する工程と、
前記第１酸化膜で覆われた前記第１構造体を覆う第２酸化膜と、前記トランジスターを構成するゲート絶縁膜とを、熱酸化で形成する工程と、
を含み、
前記犠牲層は、前記第１酸化膜および前記第２酸化膜で形成され、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程において、前記第２酸化膜の上方に前記第２構造体を形成し、前記ゲート絶縁膜の上方に前記ゲート電極を形成してもよい。
【００１３】
このような電子装置の製造方法によれば、第１構造体と第２構造体との間の空隙（ギャップ）を形成するための層とキャパシターの誘電体層とを、同一工程で形成することができる。さらに、第１構造体と第２構造体との間の空隙を形成するための層とゲート絶縁膜とを、同一工程で形成することができる。したがって、製造工程を簡素化することができる。さらに、第１構造体と第２構造体との間の空隙の大きさを、第１酸化膜および第２酸化膜の膜厚で制御することができる。
【００１４】
本発明に係る電子装置の製造方法において、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程の前に、前記第１構造体および前記第１電極を覆う第１酸化膜を形成する工程と、
前記第１構造体を覆う前記第１酸化膜を除去する工程と、
前記第１酸化膜が除去された前記第１構造体を覆う第２酸化膜と、前記トランジスターを構成するゲート絶縁膜とを、熱酸化で形成する工程と、
を含み、
前記犠牲層は、前記第２酸化膜で形成され、
前記第２構造体と前記第２電極と前記ゲート電極とを前記第２シリコン層を用いて形成する工程において、前記第２酸化膜の上方に前記第２構造体を形成し、前記ゲート絶縁膜の上方に前記ゲート電極を形成してもよい。
【００１５】
このような電子装置の製造方法によれば、第１構造体と第２構造体との間の空隙（ギャップ）を形成するため層とゲート絶縁膜とを、同一工程で形成することができる。したがって、製造工程を簡素化することができる。さらに、第１構造体と第２構造体との間の空隙の大きさを、第２酸化膜の膜厚で制御することができる。
【００１６】
本発明に係る電子装置の製造方法は、
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置の製造方法であって、
前記ＭＥＭＳ振動子を構成する第１構造体と、前記回路部を構成するキャパシターの第１電極と、前記回路部を構成するトランジスターのゲート電極とを、第１シリコン層を用いて形成する工程と、
前記第１構造体を覆う犠牲層を形成する工程と、
前記回路部を構成する前記キャパシターの第２電極と、前記ＭＥＭＳ振動子を構成する第２構造体とを、第２シリコン層を用いて形成する工程と、
前記犠牲層を除去して前記第１構造体と前記第２構造体との間に空隙を形成する工程と、
を含む。
【００１７】
このような電子装置の製造方法によれば、第１構造体と第１電極とゲート電極とを、第１シリコン層を用いて形成することにより、第１構造体、第１電極、およびゲート電極を同一工程で形成することができる。さらに、第２構造体と第２電極とを、第２シリコン層を用いて形成することにより、第２構造体および第２電極を同一工程で形成することができる。したがって、製造工程を簡素化することができる。
【００１８】
本発明に係る電子装置は、
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置であって、
前記ＭＥＭＳ振動子は、
第１構造体と、
前記第１構造体との間に空隙を有した状態で、前記第１構造体との間の静電力によって振動可能に形成された第２構造体と、
を有し、
前記回路部は、
第１電極および前記第１電極に対向する第２電極を備えたキャパシターと、
ゲート電極を備えたトランジスターと、
を有し、
前記ＭＥＭＳ振動子の前記第１構造体と、前記キャパシターの前記第１電極とは、第１シリコン層を用いて形成され、
前記ＭＥＭＳ振動子の前記第２構造体と、前記キャパシターの前記第２電極と、前記トランジスターの前記ゲート電極とは、第２シリコン層を用いて形成されている。
【００１９】
このような電子装置によれば、ＭＥＭＳ振動子の第１構造体とキャパシターの第１電極とは、第１シリコン層を用いて形成され、ＭＥＭＳ振動子の第２構造体とキャパシターの第２電極とトランジスターのゲート電極とは、第２シリコン層を用いて形成されているため、製造工程を簡素化することができる。
【００２０】
本発明に係る電子装置は、
基板の上方に形成されたＭＥＭＳ振動子と回路部とを有する電子装置であって、
前記ＭＥＭＳ振動子は、
第１構造体と、
前記第１構造体との間に空隙を有した状態で、前記第１構造体との間の静電力によって
振動可能に形成された第２構造体と、
を有し、
前記回路部は、
第１電極および前記第１電極に対向する第２電極を備えたキャパシターと、
ゲート電極を備えたトランジスターと、
を有し、
前記ＭＥＭＳ振動子の前記第１構造体と、前記キャパシターの前記第１電極と、前記トランジスターの前記ゲート電極とは、第１シリコン層を用いて形成され、
前記ＭＥＭＳ振動子の前記第２構造体と、前記キャパシターの前記第２電極とは、第２シリコン層を用いて形成されている。
【００２１】
このような電子装置によれば、ＭＥＭＳ振動子の第１構造体とキャパシターの第１電極とトランジスターのゲート電極とは、第１シリコン層を用いて形成され、ＭＥＭＳ振動子の第２構造体とキャパシターの第２電極とは、第２シリコン層を用いて形成されているため、製造工程を簡素化することができる。
【図面の簡単な説明】
【００２２】
【図１】第１実施形態に係る電子装置を模式的に示す断面図。
【図２】第１実施形態に係る電子装置を示す回路図。
【図３】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図４】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図５】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図６】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図７】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図８】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図９】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１０】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１１】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１２】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１３】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１４】第１実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図１５】第１実施形態の変形例に係る電子装置の製造工程を模式的に示す断面図。
【図１６】第１実施形態の変形例に係る電子装置の製造工程を模式的に示す断面図。
【図１７】第１実施形態の変形例に係る電子装置の製造工程を模式的に示す断面図。
【図１８】第２実施形態に係る電子装置を模式的に示す断面図。
【図１９】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図２０】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図２１】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図２２】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図２３】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図２４】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図２５】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【図２６】第２実施形態に係る電子装置の製造工程を模式的に示す断面図。
【発明を実施するための形態】
【００２３】
以下、本発明の好適な実施形態について、図面を用いて詳細に説明する。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２４】
１．  第１実施形態
１．１．  電子装置
まず、第１実施形態に係る電子装置について、図面を参照しながら説明する。図１は、第１実施形態に係る電子装置１００を模式的に示す断面図である。
【００２５】
電子装置１００は、図１に示すように、基板１０と、ＭＥＭＳ振動子２０と、回路部３と、を含む。さらに、電子装置１００は、第１下地層１２と、第２下地層１４と、層間絶縁層５０，５２と、包囲壁６０と、第１被覆層７０と、第２被覆層７２と、パッシベーション層９０と、を含むことができる。
【００２６】
基板１０としては、例えば、シリコン基板等の半導体基板を用いる。基板１０として、セラミックス基板、ガラス基板、サファイア基板、ダイヤモンド基板、合成樹脂基板などの各種の基板を用いてもよい。基板１０の上方には、ＭＥＭＳ振動子２０および回路部３が形成されている。すなわち、ＭＥＭＳ振動子２０および回路部３は、同一基板１０に形成されている。
【００２７】
第１下地層１２は、基板１０上に形成されている。第１下地層１２は、例えば、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）絶縁層、セミリセスＬＯＣＯＳ絶縁層、トレンチ絶縁層である。第１下地層１２は、トランジスター３０と、ＭＥＭＳ振動子２０やキャパシター４０と、を電気的に分離することができる。
【００２８】
第２下地層１４は、第１下地層１２上に形成されている。第２下地層１４は、例えば、窒化シリコン層である。第２下地層１４は、後述するリリース工程において、エッチングストッパー層として機能することができる。
【００２９】
ＭＥＭＳ振動子２０は、第２下地層１４上（基板１０の上方）に形成されている。ＭＥＭＳ振動子２０は、図示の例では、空洞部２に収容（配置）されている。ＭＥＭＳ振動子２０は、例えば、片持ち梁型の振動子である。図示の例では、ＭＥＭＳ振動子２０は、第２下地層１４上に形成された第１構造体（以下「下部構造体」ともいう）２２と、下部構造体２２との間に空隙を有した状態で、下部構造体２２との間の静電力によって振動可能に形成された第２構造体（以下「上部構造体」ともいう）２４と、を有している。
【００３０】
下部構造体２２は、平板状の部材である。下部構造体２２の平面形状（基板１０の厚み方向から見た形状）は、例えば、長方形である。下部構造体２２の平面形状は、長方形に限定されずに、長方形以外の多角形であってもよい。下部構造体２２は、第１シリコン層４を用いて形成されている。下部構造体２２とキャパシター４０の下部電極４２と導電層６２とは、第１シリコン層４を用いて形成されている。下部構造体２２（第１シリコン層４）の材質は、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンである。
【００３１】
上部構造体２４は、下部構造体２２に対して所定の間隔を空けて形成されている。上部構造体２４は、第２下地層１４上に形成された支持部２４ａと、支持部２４ａから延出し下部構造体２２に対向して配置された梁部２４ｂと、を有する。梁部２４ｂの平面形状は特に限定されず、例えば、長方形である。梁部２４ｂの平面形状は、長方形に限定されずに、長方形以外の多角形であってもよい。上部構造体２４は、第２シリコン層８を用いて形成されている。上部構造体２４とトランジスター３０のゲート電極３４とキャパシター４０の上部電極４４とは、第２シリコン層８を用いて形成されている。上部構造体２４（第２シリコン層８）の材質は、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンである。
【００３２】
ＭＥＭＳ振動子２０では、下部構造体２２および上部構造体２４の間に電圧（交番電圧）が印加されると、梁部２４ｂは、構造体２２，２４間に発生する静電力により、基板１０の厚み方向に振動する。
【００３３】
なお、ＭＥＭＳ振動子２０は、図示の例に限定されず、例えば、梁部の両端部が固定された両持ち梁型の振動子であってもよい。また、ＭＥＭＳ振動子２０は、上部構造体が、支持部と、支持部から互い反対方向に延出する第１梁部および第２梁部と、を有し、第１梁部および第２梁部の各々に対向して、下部構造体が形成された振動子であってもよい。ＭＥＭＳ振動子２０は、上部構造体２４が下部構造体２２との間に空隙を有した状態で、下部構造体２２との間の静電力によって振動可能となるように形成されていればその構造は特に限定されない。
【００３４】
空洞部２は、ＭＥＭＳ振動子２０を収容するための空間である。空洞部２は、第２下地層１４上に（基板１０の上方に）形成され、内部にＭＥＭＳ振動子２０が配置されている。図示の例では、空洞部２は、第２下地層１４、包囲壁６０、および被覆層７０，７２によって画成（規定）されている。空洞部２内は、例えば、減圧状態である。これにより、ＭＥＭＳ振動子２０の動作精度の向上を図ることができる。なお、図示はしないが、空洞部２は、さらに層間絶縁層５０によって画成されていてもよい。
【００３５】
回路部３は、電子装置１００の動作回路を含んで構成されている。例えば、回路部３は、発振器の動作回路を含んで構成されている。回路部３は、温度補償のための温度センサー、アナログ・デジタル変換回路、論理回路、クロック回路、および電源制御回路等を含んで構成されてもよい。回路部３は、トランジスター３０と、キャパシター４０と、を含む。回路部３は、さらに、配線層８０，８２，８４，８６を含むことができる。
【００３６】
トランジスター３０は、基板１０上に形成されている。図示の例では、トランジスター３０は、基板１０の第１下地層１２が形成されていない領域に形成されている。トランジスター３０は、ゲート絶縁膜３２と、ゲート電極３４と、ソース領域３６と、ドレイン領域３７と、サイドウォール３８と、を有するＭＯＳトランジスターである。
【００３７】
ゲート絶縁膜３２は、基板１０上に形成されている。ゲート絶縁膜３２は、例えば、酸化シリコン層からなる。ゲート絶縁膜３２の一部は、基板１０とゲート電極３４とに挟まれている。ゲート電極３４は、ゲート絶縁膜３２上に形成されている。ゲート電極３４は、第２シリコン層８を用いて形成されている。ゲート電極３４の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコンである。ソース領域３６およびドレイン領域３７は、基板１０に形成されている。ソース領域３６およびドレイン領域３７は、基板１０に所定の不純物をドーピングすることにより形成される。サイドウォール３８は、ゲート電極３４の側方に形成されている。サイドウォール３８の材質は、例えば、酸化シリコンである。
【００３８】
キャパシター４０は、第１下地層１２上に形成されている。キャパシター４０は、第１電極（以下「下部電極」ともいう）４２と、第２電極（以下「上部電極」ともいう）４４と、下部電極４２と上部電極４４との間の誘電体層４６，４８と、を有する。キャパシター４０は、例えば、ＰＩＰ（ＰｏｌｙＳｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙｓｉｌｉｃｏｎ）キャパシターである。
【００３９】
下部電極４２は、第１下地層１２上に形成されている。下部電極４２は、第１シリコン層４を用いて形成されている。誘電体層４６，４８は、下部電極４２上に形成されている。第１誘電体層４６は、例えば、酸化シリコン層であり、第２誘電体層４８は、例えば、窒化シリコン層である。なお、ここでは、誘電体層４６，４８が２層の場合について説明
したが、誘電体層の総数は特に限定されず、単層であってもよいし、３層以上の層であってもよい。キャパシター４０は、誘電体層として酸化シリコン層で窒化シリコン層を挟んだＯＮＯキャパシターであってもよい。上部電極４４は、第２誘電体層４８上に形成されている。上部電極４４は、誘電体層４６，４８を介して、下部電極４２に対向するように形成されている。上部電極４４は、第２シリコン層８を用いて形成されている。電極４２，４４の平面形状は、例えば、長方形である。電極４２，４４の材質は、例えば、所定の不純物（例えばボロン）をドーピングすることにより導電性が付与された多結晶シリコンである。
【００４０】
第１配線層８０は、層間絶縁層５０上に形成されている。さらに、第１配線層８０は、層間絶縁層５０に設けられた貫通孔５１ａ内に形成され、ソース領域３６またはドレイン領域３７に接続されている。第１配線層８０は、ソース領域３６またはドレイン領域３７と、第２配線層８２と、を接続するための配線である。
【００４１】
第２配線層８２は、層間絶縁層５２上に形成されている。さらに、第２配線層８２は、層間絶縁層５２に設けられた貫通孔５３ａ内に形成され、第１配線層８０に接続されている。第２配線層８２は、第１配線層８０と、他の素子（例えばＭＥＭＳ振動子２０やキャパシター４０）と、を接続するための配線である。
【００４２】
第３配線層８４は、層間絶縁層５０上に設けられている。さらに、第３配線層８４は、層間絶縁層５０に設けられた貫通孔５１ｂ内に形成され、下部電極４２または上部電極４４に接続されている。第３配線層８４は、下部電極４２または上部電極４４と、第４配線層８６と、を接続するための配線である。
【００４３】
第４配線層８６は、層間絶縁層５２上に形成されている。さらに、第４配線層８６は、層間絶縁層５２に設けられた貫通孔５３ｂ内に形成され、第３配線層８４に接続されている。第４配線層８６は、第３配線層８４と、他の素子（例えばＭＥＭＳ振動子２０やトランジスター３０）と、を接続するための配線である。
【００４４】
配線層８０，８２，８４，８６としては、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体を用いる。回路部３は、トランジスター３０やキャパシター４０以外の素子を含んで構成されていてもよい。
【００４５】
層間絶縁層５０は、第１下地層１２上、第２下地層１４上、およびゲート絶縁膜３２上に（基板１０の上方に）形成されている。層間絶縁層５２は、層間絶縁層５０上に形成されている。層間絶縁層５０，５２は、空洞部２の周囲に形成されている。層間絶縁層５０，５２は、例えば、酸化シリコン層である。図示の例では、電子装置１００は、２層の層間絶縁層５０，５２を有しているが、その数は特に限定されない。
【００４６】
包囲壁６０は、空洞部２を画成している。包囲壁６０は、図示はしないが平面視において、ＭＥＭＳ振動子２０を囲む形状を有している。包囲壁６０の平面形状は、特に限定されず、例えば、円形状、多角形状などの任意の形状である。
【００４７】
包囲壁６０は、導電層６２と、第１金属層６４と、第２金属層６６と、を有している。図示の例では、基板１０側から、導電層６２、第１金属層６４、第２金属層６６の順で積層されている。なお、図示の例では、包囲壁６０は、２つの金属層６４，６６を有しているが、その数は特に限定されない。
【００４８】
導電層６２は、例えば、第１シリコン層４を用いて形成されている。導電層６２の材質は、例えば、所定の不純物をドーピングすることにより導電性が付与された多結晶シリコ
ンである。第１金属層６４および第２金属層６６は、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体である。
【００４９】
第１被覆層７０は、空洞部２を上方から覆って形成されている。第１被覆層７０は、空洞部２の上面を画成している。第１被覆層７０には、貫通孔７１が設けられている。図示の例では、貫通孔７１は、３つ設けられているが、その数は限定されない。後述するように、空洞部２を形成するリリース工程において、貫通孔７１を通して、エッチング液やエッチングガスを供給することができる。
【００５０】
第２被覆層７２は、第１被覆層７０上に配置されている。第２被覆層７２は、第１被覆層７０に形成された貫通孔７１を塞いでいる。これにより、貫通孔７１を通じて、外部から気体等が空洞部２に侵入することを防ぐことができる。第２被覆層７２は、例えば、アルミニウム層、チタン層、または、アルミニウム層およびチタン層の積層体である。第１被覆層７０および第２被覆層７２は、空洞部２を上方から覆って、空洞部２を封止する封止部材として機能することができる。
【００５１】
包囲壁６０および第１被覆層７０には、一定の電位（例えば接地電位）が与えられることが望ましい。これにより、包囲壁６０および第１被覆層７０を、電磁シールドとして機能させることができる。そのため、ＭＥＭＳ振動子２０を、外部と電気的に遮蔽することができる。
【００５２】
パッシベーション層９０は、層間絶縁層５２、第２配線層８２、第４配線層８６および第２金属層６６上に形成されている。パッシベーション層９０は、例えば、窒化シリコン層である。
【００５３】
図２は、本実施形態に係る電子装置１００を示す回路図である。
【００５４】
電子装置１００は、図２に示すように、例えば、ＭＥＭＳ振動子２０と、反転増幅回路１１０と、を含んで構成されている。反転増幅回路１１０は、例えば、図１に示す回路部３に設けられている。
【００５５】
ＭＥＭＳ振動子２０は、下部構造体２２と電気的に接続された第１端子２０ａと、上部構造体２４と電気的に接続された第２端子２０ｂと、を有している。ＭＥＭＳ振動子２０の第１端子２０ａは、反転増幅回路１１０の入力端子１１０ａと少なくとも交流的に接続する。ＭＥＭＳ振動子２０の第２端子２０ｂは、反転増幅回路１１０の出力端子１１０ｂと少なくとも交流的に接続する。
【００５６】
図示の例では、反転増幅回路１１０は、１つのインバーターから構成されているが、所望の発振条件が満たされるように、複数のインバーター（反転回路）や増幅回路を組み合わせて構成されていてもよい。
【００５７】
電子装置１００は、反転増幅回路１１０に対する帰還抵抗を含んで構成されていてもよい。図２に示す例では、反転増幅回路１１０の入力端子と出力端子とが抵抗１２０を介して接続されている。抵抗１２０は、例えば、回路部３に設けられている。
【００５８】
電子装置１００は、反転増幅回路１１０の入力端子１１０ａと基準電位（接地電位）との間に接続された第１キャパシター１３０と、反転増幅回路１１０の出力端子１１０ｂと基準電位（接地電位）との間に接続された第２キャパシター１３２と、を含んで構成されている。これにより、ＭＥＭＳ振動子２０とキャパシター１３０，１３２とで共振回路を構成する発振回路とすることができる。電子装置１００は、この発振回路で得られた発振
信号ｆを出力する。図１に示すキャパシター４０が、第１キャパシター１３０または第２キャパシター１３２であってもよい。
【００５９】
なお、電子装置１００は、さらに、分周回路（図示せず）を有していてもよい。分周回路は、発振回路の出力信号を分周し、発振信号ｆを出力してもよい。分周回路は、回路部３に設けられていてもよい。
【００６０】
本実施形態に係る電子装置１００は、例えば、以下の特徴を有する。
【００６１】
電子装置１００によれば、ＭＥＭＳ振動子２０の下部構造体２２と、キャパシター４０の下部電極４２とは、第１シリコン層４を用いて形成されている。これにより、下部構造体２２および下部電極４２を同一工程で形成することができる。さらに、電子装置１００によれば、ＭＥＭＳ振動子２０の上部構造体２４と、キャパシター４０の上部電極４４と、トランジスター３０のゲート電極３４とは、第２シリコン層８を用いて形成されている。これにより、上部構造体２４、上部電極４４、およびゲート電極３４を同一工程で形成することができる。したがって、製造工程を簡素化することができる。そのため、例えば、低コスト化を図ることができる。
【００６２】
電子装置１００では、基板１０の上方に形成されたＭＥＭＳ振動子２０および回路部３を有している。したがって、電子装置１００によれば、ＭＥＭＳ振動子２０と発振器の動作回路を含む回路部３を１チップ化できる。
【００６３】
１．２．  電子装置の製造方法
次に、第１実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図３〜図１４は、本実施形態に係る電子装置１００の製造工程を模式的に示す断面図である。
【００６４】
図３に示すように、基板１０上に第１下地層１２を形成する。第１下地層１２は、例えば、ＬＯＣＯＳ法、ＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）法により形成される。本工程では、基板１０の第１下地層１２が形成される領域以外の領域には、第１下地層１２よりも膜厚の小さい酸化シリコン層１２ａが形成される。
【００６５】
図４に示すように、第１下地層１２上に第２下地層１４を形成する。第２下地層１４は、例えば、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。
【００６６】
図５に示すように、下部構造体２２と、下部電極４２と、導電層６２とを、第１シリコン層４を用いて、形成する。具体的には、まず、第１シリコン層４を、基板１０の上方にＣＶＤ法やスパッタ法などによって成膜する。第１シリコン層４は、基板１０上、下地層１２，１４上に成膜される。次に、第１シリコン層４に所定の不純物をドーピングして導電性を付与する。次に、第１シリコン層４を、フォトリソグラフィー技術およびエッチング技術によってパターニングする。以上の工程により、下部構造体２２、下部電極４２、および導電層６２が形成される。このように、本工程では、下部構造体２２と、下部電極４２と、導電層６２とが、第１シリコン層４を用いて同時に形成される。第１シリコン層４は、例えば、多結晶シリコン層、アモルファスシリコン層である。
【００６７】
図６に示すように、下部構造体２２、下部電極４２、および導電層６２を覆う第１酸化膜５を形成する。第１酸化膜５は、例えば、下部構造体２２、下部電極４２、および導電層６２の表面を酸化（熱酸化）させることにより形成される。下部構造体２２、下部電極
４２、および導電層６２の熱酸化処理は、例えば、８００℃以上１１００℃以下で行われる。本工程において、下部構造体２２を覆う第１酸化膜５、下部電極４２を覆う第１酸化膜５、および導電層６２を覆う第１酸化膜５は、同時に形成される。第１酸化膜５は、例えば、酸化シリコン層である。下部電極４２を覆う第１酸化膜５が、第１誘電体層４６となる。なお、第１酸化膜５を、ＣＶＤ法やスパッタ法を用いて形成してもよい。
【００６８】
図７に示すように、第１酸化膜５で覆われた下部電極４２を覆う第２誘電体層４８を形成する。第２誘電体層４８は、例えば、ＣＶＤ法等により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第２誘電体層４８を形成する際のエッチングにより、第２下地層１４の露出している表面がエッチングされる。すなわち、第２下地層１４の、下部構造体２２および導電層６２が形成されていない領域の一部がエッチングされて、第２下地層１４の表面に凹部が形成される。第２誘電体層４８は、例えば、窒化シリコン層である。なお、誘電体層を３層以上にする場合には、さらに、第２誘電体層４８を形成する工程と同様の工程で成膜およびパターニングを繰り返す。
【００６９】
図８に示すように、酸化シリコン層１２ａを除去する。酸化シリコン層１２ａの除去は、公知のエッチング技術により行われる。このとき、下部構造体２２および導電層６２を覆う第１酸化膜５は、除去しない。
【００７０】
図９に示すように、基板１０が露出した領域（第１下地層１２が形成されていない領域）、第１酸化膜５で覆われた下部構造体２２、および第１酸化膜５で覆われた導電層６２を覆う第２酸化膜６を形成する。第２酸化膜６は、例えば、基板１０、下部構造体２２、および導電層６２の表面を酸化（熱酸化）させることにより形成される。基板１０の露出した領域上の第２酸化膜６が、ゲート絶縁膜３２となる。本工程において、ゲート絶縁膜３２、第１酸化膜５で覆われた下部構造体２２を覆う第２酸化膜６、および第１酸化膜５で覆われた導電層６２を覆う第２酸化膜６は、同時に形成される。本工程において、下部構造体２２を覆う第１酸化膜５および第２酸化膜６からなる犠牲層７が形成される。
【００７１】
図１０に示すように、上部構造体２４と、上部電極４４と、ゲート電極３４とを、第２シリコン層８を用いて形成する。
【００７２】
具体的には、まず、第２シリコン層８を、基板１０の上方にＣＶＤ法やスパッタ法などによって成膜する。第２シリコン層８は、ゲート絶縁膜３２上、第２下地層１４上、第２酸化膜６上、第２誘電体層４８上に成膜される。次に、第２シリコン層８に所定の不純物をドーピングして導電性を付与する。次に、第２シリコン層８を、フォトリソグラフィー技術およびエッチング技術によってパターニングする。以上の工程により、上部構造体２４、上部電極４４、およびゲート電極３４が形成される。このように、本工程では、上部構造体２４と、上部電極４４と、ゲート電極３４とが、第２シリコン層８を用いて同時に形成される。本工程において、上部構造体２４は、下部構造体２２を覆う第２酸化膜６上に形成される。すなわち、上部構造体２４は、酸化膜５，６を介して、下部構造体２２の上方に形成される。本工程において、ゲート電極３４は、ゲート絶縁膜３２上に形成される。第２シリコン層８は、例えば、多結晶シリコン層、アモルファスシリコン層である。本工程において、ＭＥＭＳ振動子２０およびキャパシター４０が形成される。
【００７３】
図１１に示すように、ソース領域３６、ドレイン領域３７、およびサイドウォール３８を形成する。本工程では、まず、基板１０の第１下地層１２が形成されていない領域に所定の不純物を注入して、不純物領域を形成する。次に、ゲート電極３４の側方にサイドウォール３８を、公知の方法により形成する。次に、サイドウォール３８をマスクとして、基板１０に所定の不純物をさらに注入して、ソース領域３６およびドレイン領域３７を形
成する。これにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造を形成することができる。本工程において、トランジスター３０が形成される。
【００７４】
図１２に示すように、ＭＥＭＳ振動子２０、トランジスター３０、キャパシター４０、および導電層６２を覆うように、基板１０の上方に層間絶縁層５０を形成する。層間絶縁層５０は、例えば、ＣＶＤ法や塗付(スピンコート)法により形成される。層間絶縁層５０を形成した後に、層間絶縁層５０の表面を平坦化する処理を行ってもよい。
【００７５】
次に、層間絶縁層５０をパターニングして、貫通孔５１ａ，５１ｂ，５１ｃを形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。貫通孔５１ａは、ソース領域３６またはドレイン領域３７を露出するように形成される。貫通孔５１ｂは、下部電極４２または上部電極４４を露出するように形成される。貫通孔５１ｃは、導電層６２を露出するように形成される。貫通孔５１ｃは、平面視において、ＭＥＭＳ振動子２０を囲むように形成される。
【００７６】
次に、第１配線層８０、第３配線層８４、および第１金属層６４を形成する。第１配線層８０は、層間絶縁層５０上および貫通孔５１ａ内に形成される。第３配線層８４は、層間絶縁層５０上および貫通孔５１ｂ内に形成される。第１金属層６４は、層間絶縁層５０上および貫通孔５１ｃ内に形成される。第１配線層８０、第３配線層８４、および第１金属層６４は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。本工程において、第１配線層８０、第３配線層８４、および第１金属層６４を同一工程で形成することができる。
【００７７】
図１３に示すように、第１配線層８０、第３配線層８４、および第１金属層６４を覆うように、層間絶縁層５０上に層間絶縁層５２を形成する。層間絶縁層５２は、例えば、ＣＶＤ法や塗付(スピンコート)法により形成される。層間絶縁層５２を形成した後に、層間絶縁層５２の表面を平坦化する処理を行ってもよい。
【００７８】
次に、層間絶縁層５２をパターニングして、貫通孔５３ａ，５３ｂ，５３ｃを形成する。パターニングは、例えば、フォトリソグラフィー技術およびエッチング技術によって行われる。貫通孔５３ａは、第１配線層８０を露出するように形成される。貫通孔５３ｂは、第３配線層８４を露出するように形成される。貫通孔５３ｃは、第１金属層６４を露出するように形成される。貫通孔５３ｃは、平面視において、ＭＥＭＳ振動子２０を囲むように形成される。
【００７９】
次に、第２配線層８２、第４配線層８６、第２金属層６６、および第１被覆層７０を形成する。第２配線層８２は、層間絶縁層５２上および貫通孔５３ａ内に形成される。第４配線層８６は、層間絶縁層５２上および貫通孔５３ｂ内に形成される。第２金属層６６は、層間絶縁層５２上および貫通孔５３ｃ内に形成される。第１被覆層７０は、層間絶縁層５２上に形成される。第２配線層８２、第４配線層８６、第２金属層６６、および第１被覆層７０は、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。本工程において、第２配線層８２、第４配線層８６、第２金属層６６、および第１被覆層７０を同一工程で形成することができる。本工程において、包囲壁６０が形成される。
【００８０】
次に、第１被覆層７０をパターニングして、貫通孔７１を形成する。なお、貫通孔７１は、第１被覆層７０を形成する工程において、同時に形成されてもよい。これにより、製造工程の簡素化を図ることができる。
【００８１】
図１４に示すように、第１被覆層７０上および層間絶縁層５２上にパッシベーション層９０を形成する。パッシベーション層９０は、例えば、ＣＶＤ法やスパッタ法などによって成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。
【００８２】
次に、貫通孔７１にエッチング液またはエッチングガスを通して、ＭＥＭＳ振動子２０の上方の層間絶縁層５０，５２および酸化膜５，６からなる犠牲層７を除去し、空洞部２を形成する（リリース工程）。リリース工程は、例えば、フッ化水素酸や緩衝フッ酸（フッ化水素酸とフッ化アンモニウムの混合液）などを用いたウェットエッチング、フッ化水素系のガスなどを用いたドライエッチングなどにより行われる。包囲壁６０および第１被覆層７０が、リリース工程においてエッチングされない材料で形成されることにより、空洞部２が包囲壁６０の外側へ拡がることを防止することができる。また、第２下地層１４は、エッチングストッパー層として機能することができる。リリース工程において、酸化膜５，６からなる犠牲層７が除去されることにより、ＭＥＭＳ振動子２０の下部構造体２２と上部構造体２４との間に空隙（ギャップ）が形成される。すなわち、酸化膜５，６は、下部構造体２２と上部構造体２４との間に空隙を形成するための犠牲層を構成している。
【００８３】
図１に示すように、第１被覆層７０およびパッシベーション層９０上に、貫通孔７１を塞ぐ第２被覆層７２を形成する。第２被覆層７２は、例えば、ＣＶＤ法やスパッタ法など気相成長法により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。これにより、空洞部２を減圧状態のまま封止することができる。
【００８４】
以上の工程により、電子装置１００を製造することができる。
【００８５】
本実施形態に係る電子装置１００の製造方法は、以下の特徴を有する。
【００８６】
本実施形態に係る電子装置１００の製造方法は、ＭＥＭＳ振動子２０を構成する下部構造体２２と、キャパシター４０の下部電極４２とを、第１シリコン層４を用いて形成する工程と、ＭＥＭＳ振動子２０を構成する上部構造体２４と、トランジスター３０のゲート電極３４と、キャパシター４０の上部電極４４とを、第２シリコン層８を用いて形成する工程と、を含む。このように、下部構造体２２と下部電極４２とを、第１シリコン層４を用いて形成することにより、下部構造体２２および下部電極４２を同一工程で形成することができる。さらに、上部構造体２４とゲート電極３４と上部電極４４とを、第２シリコン層８を用いて形成することにより、上部構造体２４、ゲート電極３４および上部電極４４を同一工程で形成することができる。したがって、本実施形態に係る電子装置１００の製造方法によれば、製造工程を簡素化することができる。そのため、例えば、低コスト化を図ることができる。
【００８７】
本実施形態に係る電子装置１００の製造方法は、ＭＥＭＳ振動子２０の下部構造体２２およびキャパシター４０の下部電極４２を覆う第１酸化膜５を形成する工程と、第１酸化膜５で覆われた下部構造体２２を覆う第２酸化膜６と、トランジスター３０を構成するゲート絶縁膜３２とを、熱酸化で形成する工程と、を含み、上部構造体２４と上部電極４４とゲート電極３４とを第２シリコン層８を用いて形成する工程において、第２酸化膜６上に上部構造体２４を形成し、ゲート絶縁膜３２上にゲート電極３４を形成する。このように、本実施形態では、ＭＥＭＳ振動子２０の下部構造体２２と上部構造体２４との間の空隙（ギャップ）を形成するための犠牲層７を構成する層と、キャパシター４０の第１誘電体層４６を構成する層とを、同一工程で形成することができる。さらに、犠牲層７を構成する層とゲート絶縁膜３２とを、同一工程で形成することができる。したがって、製造工
程を簡素化することができる。また、下部構造体２２と上部構造体２４との間の空隙の大きさを、第１酸化膜５および第２酸化膜６の膜厚で制御することができる。
【００８８】
本実施形態に係る電子装置１００の製造方法では、基板１０の上方に形成されたＭＥＭＳ振動子２０および回路部３を有している電子装置１００を得ることができる。したがって、ＭＥＭＳ振動子２０と発振器の動作回路を含む回路部３を１チップ化できる電子装置１００を得ることができる。
【００８９】
１．３．  電子装置の製造方法の変形例
次に、第１実施形態に係る電子装置１００の製造方法の変形例について、図面を参照しながら、説明する。図１５〜図１７は、第１実施形態の変形例に係る電子装置１００の製造工程を模式的に示す断面図である。以下、本変形例に係る電子装置の製造方法において、上述した第１実施形態に係る電子装置の製造方法の例と異なる点について説明し、同様の点については説明を省略する。
【００９０】
本変形例に係る電子装置１００の製造方法において、図７に示す第１酸化膜５で覆われた下部電極４２を覆う第２誘電体層４８を形成するまでの工程（図３〜図７に示す工程）は、上述した第１実施形態に係る電子装置１００の製造工程と同様である。そのため、その説明を省略する。
【００９１】
図１５に示すように、酸化シリコン層１２ａおよび下部構造体２２を覆う第１酸化膜５を除去する。酸化シリコン層１２ａおよび下部構造体２２を覆う第１酸化膜５の除去は、公知のエッチング技術により行われる。なお、図示の例では、導電層６２を覆う第１酸化膜５は除去されていないが、本工程において、導電層６２を覆う第１酸化膜５を除去してもよい。
【００９２】
図１６に示すように、基板１０が露出した領域（第１下地層１２が形成されていない領域）、第１酸化膜５が除去された下部構造体２２、および第１酸化膜５で覆われた導電層６２を覆う第２酸化膜６を形成する。基板１０が露出した領域上の第２酸化膜６が、ゲート絶縁膜３２となる。第２酸化膜６は、例えば、熱酸化により形成される。本工程において、下部構造体２２を覆う第２酸化膜６からなる犠牲層７が形成される。
【００９３】
図１７に示すように、上部構造体２４と、上部電極４４と、ゲート電極３４とを、第２シリコン層８を用いて形成する。
【００９４】
具体的には、まず、第２シリコン層８を、基板１０の上方にＣＶＤ法やスパッタ法などによって成膜する。第２シリコン層８は、ゲート絶縁膜３２上、第２下地層１４上、第１酸化膜５上、第２酸化膜６上、第２誘電体層４８上に成膜される。次に、第２シリコン層８に所定の不純物をドーピングして導電性を付与する。次に、第２シリコン層８を、フォトリソグラフィー技術およびエッチング技術によってパターニングする。以上の工程により、上部構造体２４、上部電極４４、およびゲート電極３４が形成される。このように、本工程では、上部構造体２４と、上部電極４４と、ゲート電極３４とが、第２シリコン層８を用いて同時に形成される。本工程において、上部構造体２４は、下部構造体２２を覆う第２酸化膜６上に形成される。すなわち、上部構造体２４は、第２酸化膜６を介して、下部構造体２２上に形成される。本工程において、ＭＥＭＳ振動子２０およびキャパシター４０が形成される。
【００９５】
以降の工程は、上述した第１実施形態に係る電子装置１００の製造方法と同様である（図１１〜図１４参照）。したがって、その説明を省略する。
【００９６】
以上の工程により、電子装置１００を製造することができる。
【００９７】
本変形例に係る電子装置１００の製造方法によれば、ＭＥＭＳ振動子２０の下部構造体２２およびキャパシター４０の下部電極４２を覆う第１酸化膜５を形成する工程と、下部構造体２２を覆う第１酸化膜５を除去する工程と、第１酸化膜５が除去された下部構造体２２を覆う第２酸化膜６と、トランジスター３０を構成するゲート絶縁膜３２とを、熱酸化で形成する工程と、を含み、上部構造体２４と上部電極４４とゲート電極３４とを第２シリコン層８を用いて形成する工程において、第２酸化膜６上に上部構造体２４を形成し、ゲート絶縁膜３２上にゲート電極３４を形成する。このように、本変形例では、ＭＥＭＳ振動子２０の下部構造体２２と上部構造体２４との間の空隙（ギャップ）を形成するための犠牲層７とゲート絶縁膜３２とを、同一工程で形成することができる。したがって、製造工程を簡素化することができる。また、下部構造体２２と上部構造体２４との間の空隙の大きさを、第２酸化膜６の膜厚で制御することができる。
【００９８】
２．  第２実施形態
２．１．  電子装置
次に、第２実施形態に係る電子装置について、図面を参照しながら説明する。図１８は、第２実施形態に係る電子装置１００を模式的に示す断面図である。
【００９９】
上述した電子装置１００では、図１に示すように、ＭＥＭＳ振動子２０の下部構造体２２とキャパシター４０の下部電極４２とは、第１シリコン層４を用いて形成されていた。さらに、ＭＥＭＳ振動子２０の上部構造体２４とトランジスター３０のゲート電極３４とキャパシター４０の上部電極４４とは、第２シリコン層８を用いて形成されていた。
【０１００】
これに対して、電子装置２００では、図１８に示すように、ＭＥＭＳ振動子２０の下部構造体２２とトランジスター３０のゲート電極３４とキャパシター４０の下部電極４２とは、第１シリコン層４を用いて形成されている。さらに、ＭＥＭＳ振動子２０の上部構造体２４とキャパシター４０の上部電極４４とは、第２シリコン層８を用いて形成されている。
【０１０１】
電子装置２００によれば、ＭＥＭＳ振動子２０の下部構造体２２と、トランジスター３０のゲート電極３４と、キャパシター４０の下部電極４２とは、第１シリコン層４を用いて形成されている。これにより、下部構造体２２、ゲート電極３４、および下部電極４２を同一工程で形成することができる。さらに、電子装置２００によれば、ＭＥＭＳ振動子２０の上部構造体２４と、キャパシター４０の上部電極４４とは、第２シリコン層８を用いて形成されている。これにより、上部構造体２４および上部電極４４を同一工程で形成することができる。したがって、製造工程を簡素化することができる。そのため、例えば、低コスト化を図ることができる。
【０１０２】
２．２．  電子装置の製造方法
次に、第２実施形態に係る電子装置の製造方法について、図面を参照しながら説明する。図１９〜図２６は、第２実施形態に係る電子装置１００の製造工程を模式的に示す断面図である。以下、第２実施形態に係る電子装置２００の製造方法において、上述した第１実施形態に係る電子装置１００の製造方法の例と異なる点について説明し、同様の点については説明を省略する。以下、第２実施形態に係る電子装置２００の製造方法において、上述した第１実施形態に係る電子装置１００の製造方法の例と異なる点について説明し、同様の点については説明を省略する。
【０１０３】
第２実施形態に係る電子装置２００の製造方法において、図４に示す第２下地層１４を形成する工程するまでの工程（図３および図４に示す工程）は、上述した第１実施形態に
係る電子装置１００の製造工程と同様である。そのため、その説明を省略する。
【０１０４】
図１９に示すように、酸化シリコン層１２ａを除去する。酸化シリコン層１２ａの除去は、公知のエッチング技術により行われる。
【０１０５】
図２０に示すように、基板１０の表面を酸化させることにより、ゲート絶縁膜３２を形成する。
【０１０６】
図２１に示すように、下部構造体２２と、ゲート電極３４と、下部電極４２と、導電層６２とを、第１シリコン層４を用いて、形成する。具体的には、まず、第１シリコン層４を、基板１０の上方にＣＶＤ法やスパッタ法などによって成膜する。第１シリコン層４は、ゲート絶縁膜３２上、下地層１２，１４上に成膜される。次に、第１シリコン層４に所定の不純物をドーピングして導電性を付与する。次に、第１シリコン層４を、フォトリソグラフィー技術およびエッチング技術によってパターニングする。以上の工程により、下部構造体２２、ゲート電極３４、下部電極４２、および導電層６２が形成される。このように、本工程では、下部構造体２２と、ゲート電極３４と、下部電極４２と、導電層６２とが、第１シリコン層４を用いて同時に形成される。第１シリコン層４は、例えば、多結晶シリコン層、アモルファスシリコン層である。
【０１０７】
図２２に示すように、ソース領域３６、ドレイン領域３７、およびサイドウォール３８を形成する。本工程において、トランジスター３０が形成される。
【０１０８】
図２３に示すように、トランジスター３０を覆う保護層３０ａを形成する。保護層３０ａの材質は、例えば、酸化シリコンである。なお、保護層３０ａの材質は、窒化シリコンであってもよい。保護層３０ａは、ＣＶＤ法等により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。
【０１０９】
図２４に示すように、下部構造体２２、下部電極４２、および導電層６２を覆う第１酸化膜５を形成する。第１酸化膜５は、例えば、下部構造体２２、下部電極４２、および導電層６２の表面を酸化（熱酸化）させることにより形成される。下部電極４２を覆う第１酸化膜５が、第１誘電体層４６となる。本工程において、下部構造体２２を覆う第１酸化膜５からなる犠牲層７が形成される。なお、第１酸化膜５を、ＣＶＤ法やスパッタ法を用いて形成してもよい。
【０１１０】
図２５に示すように、第１酸化膜５で覆われた下部電極４２を覆う第２誘電体層４８を形成する。第２誘電体層４８は、例えば、ＣＶＤ法等により成膜された後、フォトリソグラフィー技術およびエッチング技術によってパターニングされることにより形成される。第２誘電体層４８を形成する際のエッチングにより、第２下地層１４の露出している表面がエッチングされる。第２誘電体層４８は、例えば、窒化シリコン層である。
【０１１１】
図２６に示すように、上部構造体２４と、上部電極４４とを、第２シリコン層８を用いて形成する。
【０１１２】
具体的には、まず、第２シリコン層８を、基板１０の上方にＣＶＤ法やスパッタ法などによって成膜する。第２シリコン層８は、第２下地層１４上、第１酸化膜５上、第２誘電体層４８上に成膜される。次に、第２シリコン層８に所定の不純物をドーピングして導電性を付与する。次に、第２シリコン層８を、フォトリソグラフィー技術およびエッチング技術によってパターニングする。以上の工程により、上部構造体２４および上部電極４４が形成される。このように、本工程では、上部構造体２４と、上部電極４４とが、第２シリコン層８を用いて同時に形成される。上部構造体２４は、第１酸化膜５を介して、下部
構造体２２上に形成される。本工程において、ＭＥＭＳ振動子２０およびキャパシター４０が形成される。なお、本工程の後に、保護層３０ａを除去してもよい。また、保護層３０ａを除去せずに、保護層３０ａを層間絶縁層５０の一部として用いてもよい。
【０１１３】
以降の工程は、上述した第１実施形態に係る電子装置１００の製造方法と同様である。そのため、その説明を省略する。
【０１１４】
以上の工程により、電子装置２００を製造することができる。
【０１１５】
本実施形態に係る電子装置２００の製造方法は、ＭＥＭＳ振動子２０を構成する下部構造体２２と、トランジスター３０のゲート電極３４と、キャパシター４０の下部電極４２とを、第１シリコン層４を用いて形成する工程と、ＭＥＭＳ振動子２０を構成する上部構造体２４と、回路部３を構成するキャパシター４０の上部電極４４とを、第２シリコン層８を用いて形成する工程と、を含む。このように、下部構造体２２とゲート電極３４と下部電極４２とを、第１シリコン層４を用いて形成することにより、下部構造体２２、ゲート電極３４、および下部電極４２を同一工程で形成することができる。さらに、上部構造体２４と上部電極４４とを、第２シリコン層８を用いて形成することにより、上部構造体２４および上部電極４４を同一工程で形成することができる。したがって、本実施形態に係る電子装置２００の製造方法によれば、製造工程を簡素化することができる。そのため、例えば、低コスト化を図ることができる。
【０１１６】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１１７】
２…空洞部、３…回路部、４…第１シリコン層、５…第１酸化膜、６…第２酸化膜、７…犠牲層、８…第２シリコン層、１０…基板、１２…第１下地層、１４…第２下地層、２０…ＭＥＭＳ振動子、２０ａ…第１端子、２０ｂ…第２端子、２２…第１構造体（下部構造体）、２４…第２構造体（上部構造体）、２４ａ…支持部、２４ｂ…梁部、３０…トランジスター、３２…ゲート絶縁膜、３４…ゲート電極、３６…ソース領域、３７…ドレイン領域、３８…サイドウォール、４０…キャパシター、４２…第１電極（下部電極）、４４…第２電極（上部電極）、４６…第１誘電体層、４８…第２誘電体層、５０…層間絶縁層、５１ａ，５１ｂ，５１ｃ…貫通孔、５２…層間絶縁層、５３ａ，５３ｂ，５３ｃ…貫通孔、６０…包囲壁、６２…導電層、６４…第１金属層、６６…第２金属層、７０…第１被覆層、７１…貫通孔、７２…第２被覆層、８０…第１配線層、８２…第２配線層、８４…第３配線層、８６…第４配線層、９０…パッシベーション層、１００…電子装置、１１０…反転増幅回路、１１０ａ…入力端子、１１０ｂ…出力端子、１２０…抵抗、１３０…第１キャパシター、１３２…第２キャパシター、２００…電子装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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