(57)【要約】【課題】高電位信号を低電位信号に変換する入力回路を提供する。【解決手段】ＮＭＯＳトランジスタのゲート、ドレイン及びソースが、それぞれ、高電位信号が入力される入力端子、低電源電位が印加される電源端子、及び出力端子に接続される。電流源回路は、出力端子とグランド端子との間に設けられる。電流源制御回路は、入力端子に接続された第１ノードの電位が第１反転電位未満の場合に電流源回路をＯＮし、第１ノードの電位が第１反転電位以上の場合に電流源回路をＯＦＦする。【選択図】図１
2014099791.tif 000002
【特許請求の範囲】
【請求項１】
グランド電位と第１電源電位との間で電位が変動する入力信号が入力される入力端子と、
前記グランド電位が印加されるグランド端子と、
前記第１電源電位より低い第２電源電位が印加される電源端子と、
ゲートが前記入力端子に接続され、ドレインが前記電源端子に接続され、ソースが出力端子に接続された第１ＮＭＯＳトランジスタと、
前記出力端子と前記グランド端子との間に設けられた電流源回路と、
前記入力端子に接続された第１ノードと、
前記第１ノードの電位が第１反転電位未満の場合に前記電流源回路をＯＮし、前記第１ノードの電位が前記第１反転電位以上の場合に前記電流源回路をＯＦＦする電流源制御回路と
を備える
入力回路。
【請求項２】
請求項１に記載の入力回路であって、
ゲートが前記電源端子に接続され、ドレインが前記入力端子に接続され、ソースが前記第１ノードに接続された第２ＮＭＯＳトランジスタ
を更に備える
入力回路。
【請求項３】
請求項２に記載の入力回路であって、
ゲートが第２ノードに接続され、ドレインが前記第１ノードに接続され、ソースが前記電源端子に接続された第１ＰＭＯＳトランジスタ
を更に備え、
前記第１ノードの電位が前記第１反転電位未満の場合、前記電流源制御回路は、前記第２ノードと前記電源端子とを電気的に接続し、
前記第１ノードの電位が前記第１反転電位以上の場合、前記電流源制御回路は、前記第２ノードと前記グランド端子とを電気的に接続する
入力回路。
【請求項４】
請求項３に記載の入力回路であって、
前記第１ＰＭＯＳトランジスタの前記ドレインと前記第１ノードとの間に介在し、ゲートが前記入力端子に接続された第３ＮＭＯＳトランジスタ
を更に備える
入力回路。
【請求項５】
請求項１乃至４のいずれか一項に記載の入力回路であって、
前記出力端子の電位の反転電位が現れる第３ノードと、
ゲートが前記第３ノードに接続され、ドレインが前記出力端子に接続され、ソースが前記電源端子に接続された第２ＰＭＯＳトランジスタと、
ゲートが前記第３ノードに接続され、ドレインが前記出力端子に接続され、ソースが前記グランド端子に接続された第４ＭＯＳトランジスタと
を更に備える
入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電位信号を低電位信号に変換する入力回路に関する。
【背景技術】
【０００２】
特許文献１（特開２００９−７７０１６号公報）は、高電位信号を低電位信号に変換する入力回路を開示している。ここで、高電位信号の電位レベルは、グランド電位ＧＮＤから高電源電位ＶＣＣＨまでの範囲で変動し、低電位信号の電位レベルは、グランド電位ＧＮＤから低電源電位ＶＣＣＬまでの範囲で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。特許文献１では、入力回路内の全てのトランジスタが、低耐圧トランジスタで形成される。
【０００３】
より詳細には、第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタのドレイン同士が接続され、そこに高電位信号が入力される。第１のＰチャネル型トランジスタのソースは、第２のＰチャネル型トランジスタのゲートに接続され、第１のＮチャネル型トランジスタのソースは、第２のＮチャネル型トランジスタのゲートに接続されている。第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタのゲートは、低電源電圧に接続される。第２のＰチャネル型トランジスタのソースは、高電源電圧に接続され、第２のＮチャネル型トランジスタのソースは、接地電位に接続されている。第２のＰチャネル型トランジスタのドレインは、第３のＰチャネル型トランジスタのソースに接続され、第２のＮチャネル型トランジスタのドレインは、第３のＮチャネル型トランジスタのソースに接続されている。第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのゲートは、低電源電圧に接続されている。また、第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのドレイン同士が接続されており、それがレベルシフト回路の入力端子に接続されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−７７０１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の目的は、高電位信号を低電位信号に変換する入力回路に関して、新たな構成を提供することにある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。
【課題を解決するための手段】
【０００７】
入力回路は、入力端子、グランド端子、電源端子、第１ＮＭＯＳトランジスタ、電流源回路、第１ノード、及び電流源制御回路を備えている。入力端子には、グランド電位と第１電源電位との間で電位が変動する入力信号が入力される。グランド端子には、グランド電位が印加される。電源端子には、第１電源電位より低い第２電源電位が印加される。第１ＮＭＯＳトランジスタのゲート、ドレイン、及びソースは、それぞれ、入力端子、電源端子、及び出力端子に接続されている。電流源回路は、出力端子とグランド端子との間に設けられている。第１ノードは、入力端子に接続されている。電流源制御回路は、第１ノードの電位が第１反転電位未満の場合に電流源回路をＯＮし、第１ノードの電位が第１反転電位以上の場合に電流源回路をＯＦＦする。
【発明の効果】
【０００８】
本開示によれば、高電位信号を低電位信号に変換する入力回路に関して、新たな構成が提供される。
【図面の簡単な説明】
【０００９】
【図１】図１は、第１の実施の形態に係る入力回路の構成を示す回路図である。
【図２】図２は、第１の実施の形態に係る入力回路の動作を示すタイミングチャートである。
【図３】図３は、第２の実施の形態に係る入力回路の構成を示す回路図である。
【図４】図４は、第２の実施の形態に係る入力回路の動作を示すタイミングチャートである。
【図５】図５は、第３の実施の形態に係る入力回路の構成を示す回路図である。
【図６】図６は、第４の実施の形態に係る入力回路の構成を示す回路図である。
【図７】図７は、第５の実施の形態に係る入力回路の電流源回路の一構成例を示す回路図である。
【図８】図８は、第５の実施の形態に係る入力回路の電流源回路の他の構成例を示す回路図である。
【図９】図９は、第６の実施の形態に係る入力回路の電流源制御回路の一構成例を示す回路図である。
【図１０】図１０は、第７の実施の形態に係る入力回路の構成を示す回路図である。
【図１１】図１１は、第８の実施の形態に係る半導体集積回路の構成を概略的に示すブロック図である。
【発明を実施するための形態】
【００１０】
１．第１の実施の形態
１−１．構成
図１は、第１の実施の形態に係る入力回路１を示す回路図である。この入力回路１は、高電位信号を低電位信号に変換するための回路である。
【００１１】
より詳細には、入力回路１は、入力端子ＩＮ及び出力端子ＯＵＴを備えている。入力端子ＩＮには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位ＧＮＤと高電源電位ＶＣＣＨ（第１電源電位）との間で変動する。一方、出力端子ＯＵＴからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位ＧＮＤと低電源電位ＶＣＣＬ（第２電源電位）との間で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。例えば、高電源電位ＶＣＣＨは３．３Ｖであり、低電源電位ＶＣＣＬは１．８Ｖである。
【００１２】
入力回路１は更に、ＮＭＯＳトランジスタＭＮ１（第１ＮＭＯＳトランジスタ）、電流源回路１０、及び電流源制御回路２０を備えている。
【００１３】
ＮＭＯＳトランジスタＭＮ１のゲートは、入力端子ＩＮに接続されている。つまり、ＮＭＯＳトランジスタＭＮ１のゲートには入力信号が印加され、その入力信号の電位レベルによってＮＭＯＳトランジスタＭＮ１がＯＮ／ＯＦＦ制御される。また、ＮＭＯＳトランジスタＭＮ１のソース及びドレインは、それぞれ、出力端子ＯＵＴ及び電源端子に接続されている。電源端子には、低電源電位ＶＣＣＬが印加される。
【００１４】
電流源回路１０は、出力端子ＯＵＴとグランド電位ＧＮＤが印加されるグランド端子との間に接続されている。この電流源回路１０は、ＯＮ／ＯＦＦ制御可能である。ＯＮの場合、電流源回路１０は、出力端子ＯＵＴとグランド端子の間を電気的に接続する。一方、ＯＦＦの場合、電流源回路１０は、出力端子ＯＵＴとグランド端子との間の電気的接続を遮断する。この電流源回路１０は、後述の電流源制御回路２０によってＯＮ／ＯＦＦ制御される。
【００１５】
例えば図１において、電流源回路１０は、出力端子ＯＵＴとグランド端子との間に介在するＮＭＯＳトランジスタＭＮ１０を含んでいる。より詳細には、ＮＭＯＳトランジスタＭＮ１０のソース及びドレインは、それぞれ、グランド端子及び出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ１０のゲートは、電流源制御回路２０に接続されている。
【００１６】
電流源制御回路２０は、電流源回路１０をＯＮ／ＯＦＦ制御するための回路である。ここで、電流源制御回路２０は、高電位信号である入力信号の電位レベルに基づいて電流源回路１０をＯＮ／ＯＦＦ制御するように構成される。
【００１７】
例えば図１において、電流源制御回路２０は、インバータを備えている。そのインバータは、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０を備えている。ＰＭＯＳトランジスタＭＰ２０のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、電源端子、及び第２ノードＮ２に接続されている。ＮＭＯＳトランジスタＭＮ２０のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、グランド端子、及び第２ノードＮ２に接続されている。第１ノードＮ１は、このインバータの入力端子であり、また、入力回路１の入力端子ＩＮに接続されている。一方、第２ノードＮ２は、このインバータの出力端子であり、また、電流源回路１０のＮＭＯＳトランジスタＭＮ１０のゲートに接続されている。また、このインバータの反転電位は、Ｖｉｎｔ（ＧＮＤ＜Ｖｉｎｔ＜ＶＣＣＬ）であるとする。
【００１８】
第１ノードＮ１の電位が反転電位Ｖｉｎｔ未満の場合、ＰＭＯＳトランジスタＭＰ２０がＯＮし、ＮＭＯＳトランジスタＭＮ２０がＯＦＦする。その結果、第２ノードＮ２は、電源端子と電気的に接続され、第２ノードＮ２の電位は低電源電位ＶＣＣＬとなる。この場合、電流源回路１０のＮＭＯＳトランジスタＭＮ１０がＯＮする。すなわち、第１ノードＮ１の電位が反転電位Ｖｉｎｔ未満の場合、電流源制御回路２０は、電流源回路１０をＯＮする。その結果、出力端子ＯＵＴとグランド端子とが電気的に接続される。
【００１９】
一方、第１ノードＮ１の電位が反転電位Ｖｉｎｔ以上の場合、ＮＭＯＳトランジスタＭＮ２０がＯＮし、ＰＭＯＳトランジスタＭＰ２０がＯＦＦする。その結果、第２ノードＮ２は、グランド端子と電気的に接続され、第２ノードＮ２の電位はグランド電位ＧＮＤとなる。この場合、電流源回路１０のＮＭＯＳトランジスタＭＮ１０がＯＦＦする。すなわち、第１ノードＮ１の電位が反転電位Ｖｉｎｔ以上の場合、電流源制御回路２０は、電流源回路１０をＯＦＦする。その結果、出力端子ＯＵＴとグランド端子との間の電気的接続が遮断される。
【００２０】
１−２．動作
図２は、本実施の形態に係る入力回路１の動作を示すタイミングチャートである。図２には、入力端子ＩＮの電位（入力信号の電位）、第１ノードＮ１の電位、第２ノードＮ２の電位、及び出力端子ＯＵＴの電位（出力信号の電位）が示されている。
【００２１】
時刻Ｔ０において、入力信号の電位はグランド電位ＧＮＤである。このとき、ＮＭＯＳトランジスタＭＮ１はＯＦＦしている。第１ノードＮ１の電位はグランド電位ＧＮＤであり、ＰＭＯＳトランジスタＭＰ２０がＯＮしており、第２ノードＮ２の電位は低電源電位ＶＣＣＬである。電流源回路１０のＮＭＯＳトランジスタＭＮ１０はＯＮしており、出力端子ＯＵＴとグランド端子とを電気的に接続している。その結果、出力信号の電位はグランド電位ＧＮＤとなる。
【００２２】
時刻Ｔ０以降、入力信号の電位が、グランド電位ＧＮＤから高電源電位ＶＣＣＨまで徐々に上昇する。
【００２３】
時刻Ｔ１において、ＮＭＯＳトランジスタＭＮ１はＯＦＦ状態からＯＮ状態に変化する。このときＮＭＯＳトランジスタＭＮ１０もＯＮしているため、電源端子からＮＭＯＳトランジスタＭＮ１、ＭＮ１０を通してグランド端子に貫通電流が流れる。従って、ＮＭＯＳトランジスタＭＮ１は、ソースフォロアとして機能する。その結果、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）に追随して上昇する。ここで、ＮＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｎ１及びオーバードライブ電圧Ｖｏｖを考慮すると、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）から“Ｖｔｎ１＋Ｖｏｖ”だけ下がった電位となる。
【００２４】
その一方で、入力端子ＩＮの電位上昇に伴い、第１ノードＮ１の電位も上昇する。時刻Ｔ２において、第１ノードＮ１の電位が、上記インバータの反転電位Ｖｉｎｔを超える。その結果、ＮＭＯＳトランジスタＭＮ２０がＯＮし、第２ノードＮ２の電位が低電源電位ＶＣＣＬから低下し始める。時刻Ｔ３において、第２ノードＮ２の電位がグランド電位ＧＮＤとなる。これにより、電流源回路１０のＮＭＯＳトランジスタＭＮ１０は完全にＯＦＦし、出力端子ＯＵＴとグランド端子との間の電気的接続が遮断される。その結果、上記の貫通電流も遮断される。
【００２５】
その後、電源端子に接続されている出力端子ＯＵＴの電位は、低電源電位ＶＣＣＬまで上昇する。
【００２６】
時刻Ｔ４以降、入力信号の電位が、高電源電位ＶＣＣＨからグランド電位ＧＮＤまで徐々に減少する。
【００２７】
入力端子ＩＮの電位減少に伴い、第１ノードＮ１の電位も減少する。時刻Ｔ６において、第１ノードＮ１の電位が、上記インバータの反転電位Ｖｉｎｔを下回る。その結果、ＰＭＯＳトランジスタＭＰ２０がＯＮし、第２ノードＮ２の電位がグランド電位ＧＮＤから上昇し始める。時刻Ｔ７において、第２ノードＮ２の電位が低電源電位ＶＣＣＬとなる。これにより、電流源回路１０のＮＭＯＳトランジスタＭＮ１０は完全にＯＮする。このときＮＭＯＳトランジスタＭＮ１もＯＮしているため、電源端子からＮＭＯＳトランジスタＭＮ１、ＭＮ１０を通してグランド端子に貫通電流が流れる。
【００２８】
従って、ＮＭＯＳトランジスタＭＮ１はソースフォロアとして機能し、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）に追随して減少する。上記と同様、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）から“Ｖｔｎ１＋Ｖｏｖ”だけ下がった電位となる。入力端子ＩＮの電位減少に追随して、出力端子ＯＵＴの電位は、グランド電位まで減少する。
【００２９】
１−３．効果
以上に説明されたように、本実施の形態によれば、ＮＭＯＳトランジスタＭＮ１がソースフォロアとして機能する。ＮＭＯＳトランジスタＭＮ１がソースフォロアとして機能している間、出力端子ＯＵＴの電位は、入力端子ＩＮの電位から“Ｖｔｎ１＋Ｖｏｖ”だけ下がった電位となる。従って、入力回路１の論理反転電位（出力信号の論理レベルが切り替わるタイミングでの入力信号の電位）を、ＮＭＯＳトランジスタＭＮ１の設計により、任意に調整することができる。
【００３０】
２．第２の実施の形態
上記第１の実施の形態の構成の場合、インバータの入力である第１ノードＮ１に高電源電位ＶＣＣＨが印加される。このことは、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０の耐圧の観点から好ましくない。そこで、第２の実施の形態では、耐圧の観点から好適な構成を提案する。尚、第１の実施の形態と重複する説明は適宜省略する。
【００３１】
図３は、第２の実施の形態に係る入力回路１を示す回路図である。図１で示された回路構成と比較して、ＮＭＯＳトランジスタＭＮ２３（第２ＮＭＯＳトランジスタ）が追加されている。このＮＭＯＳトランジスタＭＮ２３は、入力端子ＩＮとインバータの入力である第１ノードＮ１との間に介在しており、入力端子ＩＮから第１ノードＮ１への高電位の伝搬を防止する役割を果たす。
【００３２】
より詳細には、ＮＭＯＳトランジスタＭＮ２３のドレイン及びソースは、それぞれ、入力端子ＩＮ及び第１ノードＮ１に接続されている。また、ＮＭＯＳトランジスタＭＮ２３のゲートは、低電源電位ＶＣＣＬが印加される電源端子に接続されている。このＮＭＯＳトランジスタＭＮ２３の閾値電圧がＶｔｎ２である場合、ＮＭＯＳトランジスタＭＮ２３のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ２”に抑えられる。すなわち、ＮＭＯＳトランジスタＭＮ２３は、第１ノードＮ１に高電位が伝搬することを防止する役割を果たす。
【００３３】
図４は、本実施の形態に係る入力回路１の動作を示すタイミングチャートである。上記の図２の場合と重複する説明は適宜省略する。入力信号の電位がグランド電位ＧＮＤから高電源電位ＶＣＣＨまで上昇する際、それに追随する第１ノードＮ１の電位の上昇は“ＶＣＣＬ−Ｖｔｎ２”で停止する（図中では、簡単のため、“Ｖｔｎ２”の分が省略されている）。また、入力信号の電位が高電源電位ＶＣＣＨからグランド電位ＧＮＤまで減少する際、時刻Ｔ５までは、第１ノードＮ１の電位は“ＶＣＣＬ−Ｖｔｎ２”に維持される。時刻Ｔ５以降、第１ノードＮ１の電位は、入力端子ＩＮの電位に追随して減少する。
【００３４】
以上に説明されたように、本実施の形態によれば、第１ノードＮ１の電位は、最大でも“ＶＣＣＬ−Ｖｔｎ２”に抑えられる。従って、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０に関する耐圧の問題は解消される。また、ＮＭＯＳトランジスタＭＮ１はソースフォロアとして動作するため、耐圧の問題は発生しない。従って、本実施の形態によれば、全てのトランジスタを低耐圧トランジスタとすることができる。このことは、回路面積削減の観点から好適である。
【００３５】
３．第３の実施の形態
上記第２の実施の形態の構成の場合、入力端子ＩＮに高電源電位ＶＣＣＨが印加された際、ＮＭＯＳトランジスタＭＮ２３を通したリーク電流により、第１ノードＮ１の電位が高電源電位ＶＣＣＨまで上昇する可能性がある。このことは、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０の耐圧の観点から好ましくない。そこで、第３の実施の形態では、そのようなリーク電流による問題を未然に防止するために好適な構成を提案する。尚、第２の実施の形態と重複する説明は適宜省略する。
【００３６】
図５は、第３の実施の形態に係る入力回路１を示す回路図である。図３で示された回路構成と比較して、ＰＭＯＳトランジスタＭＰ２３（第１ＰＭＯＳトランジスタ）が追加されている。ＰＭＯＳトランジスタＭＰ２３のドレイン及びソースは、それぞれ、第１ノードＮ１及び低電源電位ＶＣＣＬが印加される電源端子に接続されている。また、ＰＭＯＳトランジスタＭＰ２３のゲートは第２ノードＮ２に接続されており、その第２ノードＮ２の電位に応じてＰＭＯＳトランジスタＭＰ２３はＯＮ／ＯＦＦ制御される。
【００３７】
より詳細には、第２ノードＮ２の電位がグランド電位ＧＮＤの場合、ＰＭＯＳトランジスタＭＰ２３がＯＮする。これにより、第１ノードＮ１と電源端子とが短絡し、第１ノードＮ１の電位が低電源電位ＶＣＣＬに固定される。既出の図４を参照すると、本実施の形態の場合、第１ノードＮ１の電位は、低電源電位ＶＣＣＬに維持される。
【００３８】
また、第２ノードＮ２の電位がグランド電位ＧＮＤである期間（Ｔ３〜Ｔ６）は、入力端子ＩＮに比較的高電位が印加されている期間と一致する。つまり、入力端子ＩＮに比較的高電位が印加されている期間に、ＰＭＯＳトランジスタＭＰ２３がＯＮする。従って、その期間、第１ノードＮ１の電位は、ＮＭＯＳトランジスタＭＮ２３を通したリーク電流に関係なく、低電源電位ＶＣＣＬに維持される。その結果、リーク電流に起因する耐圧問題が解消される。
【００３９】
４．第４の実施の形態
図６は、第４の実施の形態に係る入力回路１の構成を示す回路図である。図５で示された回路構成と比較して、ＮＭＯＳトランジスタＭＮ２４（第３ＮＭＯＳトランジスタ）が追加されている。このＮＭＯＳトランジスタＭＮ２４は、上記のＰＭＯＳトランジスタＭＰ２３と第１ノードＮ１との間に介在している。より詳細には、ＰＭＯＳトランジスタＭＰ２３のドレインが第３ノードＮ３に接続されており、ＮＭＯＳトランジスタＭＮ２４のドレイン及びソースは、それぞれ、第３ノードＮ３及び第１ノードＮ１に接続されている。また、ＮＭＯＳトランジスタＭＮ２４のゲートは入力端子ＩＮに接続されており、入力端子ＩＮの電位に応じてＮＭＯＳトランジスタＭＮ２４はＯＮ／ＯＦＦ制御される。
【００４０】
入力端子ＩＮの電位の上昇期間において、その電位が所定値（ＶＣＣＬ＋α）以上になると、ＮＭＯＳトランジスタＭＮ２４はＯＮする。これにより、上記第３の実施の形態で説明したように、第１ノードＮ１と電源端子とが短絡し、第１ノードＮ１の電位が低電源電位ＶＣＣＬに固定される。
【００４１】
一方、入力端子ＩＮの電位の下降期間において、その電位が所定値（ＶＣＣＬ＋α）以下になると、ＮＭＯＳトランジスタＭＮ２４はＯＦＦする。つまり、ＮＭＯＳトランジスタＭＮ２４は、入力端子ＩＮの電位の下降期間において、第１ノードＮ１と電源端子とを電気的に切り離す役割を果たす。第１ノードＮ１と電源端子とが電気的に切り離されることにより、第１ノードＮ１の電位はグランド電位ＧＮＤに遷移しやすくなり、結果として、第２ノードＮ２の電位は低電源電位ＶＣＣＬに遷移しやすくなる（図４参照）。このことは、入力回路１の論理反転電位をＮＭＯＳトランジスタＭＮ２４の設計により調整することができることを意味する。
【００４２】
５．第５の実施の形態
電流源回路１０の構成は、既出の実施の形態で説明されたものに限られない。第５の実施の形態では、電流源回路１０の様々な変形例を説明する。尚、既出の実施の形態と重複する説明は適宜省略する。
【００４３】
図７に示される例では、電流源回路１０は、ＮＭＯＳトランジスタＭＮ１０と抵抗素子１１を備えている。ＮＭＯＳトランジスタＭＮ１０のゲート、ソース、及びドレインは、それぞれ、第２ノードＮ２、グランド端子、及び抵抗素子１１の一端に接続されている。抵抗素子１１の他端は、出力端子ＯＵＴに接続されている。このような構成により、動作電流が抑えられる。
【００４４】
図８に示される例では、電流源回路１０は、ＮＭＯＳトランジスタＭＮ１０とＮＭＯＳトランジスタＭＮ１１を備えている。ＮＭＯＳトランジスタＭＮ１０のゲート、ソース、及びドレインは、それぞれ、第２ノードＮ２、グランド端子、及びノードＮ１０に接続されている。ＮＭＯＳトランジスタＭＮ１０のゲート、ソース、及びドレインは、それぞれ、出力端子ＯＵＴ、ノードＮ１０、及び出力端子ＯＵＴに接続されている。このような構成により、動作電流が一定に保たれる。
【００４５】
６．第６の実施の形態
既出の実施の形態では、電流源制御回路２０は、第１ノードＮ１と第２ノードＮ２との間に接続されたインバータを備えている。但し、電流源制御回路２０は、それに限られない。例えば、図９に示されるように、インバータの代わりにＮＯＲゲートが第１ノードＮ１と第２ノードＮ２との間に設けられていてもよい。
【００４６】
より詳細には、そのＮＯＲゲートは、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２を備えている。ＰＭＯＳトランジスタＭＰ２１のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、ノードＮ４、及び第２ノードＮ２に接続されている。ＮＭＯＳトランジスタＭＮ２１のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、グランド端子、及び第２ノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ２２のゲート、ソース、及びドレインは、それぞれ、イネーブル端子、電源端子、及びノードＮ４に接続されている。ＮＭＯＳトランジスタＭＮ２２のゲート、ソース、及びドレインは、それぞれ、イネーブル端子、グランド端子、及び第２ノードＮ２に接続されている。
【００４７】
イネーブル端子には、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮをＨｉｇｈレベル（ディスエーブル）に設定することにより、入力端子ＩＮの電位にかかわらず、貫通電流の発生を防止することができる。
【００４８】
７．第７の実施の形態
図１０は、第７の実施の形態に係る入力回路１の構成を示す回路図である。既出の実施の形態における回路構成にいくつかのトランジスタを付加することにより、入力回路１にシュミット回路機能を持たせることができる。尚、既出の実施の形態中の出力端子ＯＵＴは、ノードＮ３０に置き換えられている。また、既出の実施の形態と重複する説明は適宜省略する。
【００４９】
図１０に示されるように、ノードＮ３０とノードＮ４０との間にインバータが接続されている。そのインバータは、ＰＭＯＳトランジスタＭＰ３０及びＮＭＯＳトランジスタＭＮ３０を備えている。ＰＭＯＳトランジスタＭＰ３０のゲート、ソース、及びドレインは、それぞれ、ノードＮ３０、電源端子、及びノードＮ４０に接続されている。ＮＭＯＳトランジスタＭＮ３０のゲート、ソース、及びドレインは、それぞれ、ノードＮ３０、グランド端子、及びノードＮ４０に接続されている。ノードＮ４０（第３ノード）には、ノードＮ３０（既出の実施の形態では出力端子ＯＵＴに相当）の電位の反転電位が現れる。
【００５０】
また、ノードＮ４０と出力端子ＯＵＴとの間にインバータが接続されている。そのインバータは、ＰＭＯＳトランジスタＭＰ４０及びＮＭＯＳトランジスタＭＮ４０を備えている。ＰＭＯＳトランジスタＭＰ４０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、電源端子、及び出力端子ＯＵＴに接続されている。ＮＭＯＳトランジスタＭＮ４０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、グランド端子、及び出力端子ＯＵＴに接続されている。
【００５１】
更に、ＰＭＯＳトランジスタＭＰ５０（第２ＰＭＯＳトランジスタ）及びＮＭＯＳトランジスタＭＮ５０（第４ＮＭＯＳトランジスタ）が設けられている。ＰＭＯＳトランジスタＭＰ５０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、電源端子、及びノードＮ３０に接続されている。ＮＭＯＳトランジスタＭＮ５０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、グランド端子、及びノードＮ３０に接続されている。
【００５２】
入力端子ＩＮの電位がグランド電位ＧＮＤから高電源電位ＶＣＣＨに遷移するとき、ノードＮ３０の電位はグランド電位ＧＮＤから低電源電位ＶＣＣＬに遷移する。ここで、入力端子ＩＮの電位がグランド電位ＧＮＤのとき、ノードＮ３０の電位はグランド電位ＧＮＤであり、ノードＮ４０の電位は低電源電位ＶＣＣＬである。この場合、ＰＭＯＳトランジスタＭＰ５０がＯＦＦし、ＮＭＯＳトランジスタＭＮ５０がＯＮする。これは、ノードＮ３０の電位の上昇を妨げるように機能する。従って、入力電位ＩＮの電位が上昇する際の入力回路１の論理反転電位を、高電位側に調整することができる。
【００５３】
一方、入力端子ＩＮの電位が高電源電位ＶＣＣＨからグランド電位ＧＮＤに遷移するとき、ノードＮ３０の電位は低電源電位ＶＣＣＬからグランド電位ＧＮＤに遷移する。ここで、入力端子ＩＮの電位が高電源電位ＶＣＣＨのとき、ノードＮ３０の電位は低電源電位ＶＣＣＬであり、ノードＮ４０の電位はグランド電位ＧＮＤである。この場合、ＮＭＯＳトランジスタＭＮ５０がＯＦＦし、ＰＭＯＳトランジスタＭＰ５０がＯＮする。これは、ノードＮ３０の電位の下降を妨げるように機能する。従って、入力電位ＩＮの電位が下降する際の入力回路１の論理反転電位を、低電位側に調整することができる。
【００５４】
このように、入力回路１にシュミット回路機能を持たせることができる。その結果、入力ノイズに対する耐性を強化することが可能となる。
【００５５】
８．第８の実施の形態
図１１は、既出の実施の形態に係る入力回路１を適用した半導体集積回路の構成を概略的に示すブロック図である。一例として、既出の実施の形態に係る入力回路１がソースシンクロナス（データ・クロック並送）システムに適用された場合を説明する。
【００５６】
ソースシンクロナスシステムは、ＶＣＣＨ電源１０１、送信側ＬＳＩ１０２、受信側ＬＳＩ１０３、及び伝送線路１０４を備えている。伝送線路１０４は、送信側ＬＳＩ１０２と受信側ＬＳＩ１０３との間を接続している。送信側ＬＳＩ１０２には、ＶＣＣＨ電源から高電源電位ＶＣＣＨが供給される。
【００５７】
受信側ＬＳＩ１０３は、既出の実施の形態に係る入力回路１と受信回路１１０を備えている。既出の実施の形態に係る入力回路１（ＶＣＣＨインタフェース）を採用した結果、受信側ＬＳＩ１０３に対してＶＣＣＨ電源から高電源電位ＶＣＣＨを供給する必要がなくなる。これにより、電源プレーン削除及び消費電力削減の効果が得られる。また、入力回路１の論理反転閾値を調整することによって、ジッタを低減し、信号伝送エラーレートを改善することが可能となる。
【００５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５９】
１    入力回路
１０    電流源回路
２０    電流源制御回路
１０１    ＶＣＣＨ電源
１０２    送信側ＬＳＩ
１０３    受信側ＬＳＩ
１０４    伝送線路
１１０    受信回路
Ｎ１    第１ノード
Ｎ２    第２ノード
Ｎ３    第３ノード
ＩＮ    入力端子
ＯＵＴ    出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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