(57)【要約】【課題】信号数を減らすとともに簡易な構成でシリアルデータを転送する。【解決手段】本発明は、ヘッドデータＳ１の各ビットを該ビットの値に応じてパルス幅変調することによりシリアルデータＳ５を生成し、露光部５においてシリアルデータＳ１１の立ち上がりエッジからヘッドデータＳ１のビットの値が反映される時間ｔ２だけシリアルデータＳ１１を遅延させ、遅延させた遅延シリアルデータＳ１２を基に露光ヘッドデータＳ６及び露光クロック信号Ｓ７を抽出するので、簡易な構成でシリアルデータを転送することができる。【選択図】図５
2014024212.tif 000002
【特許請求の範囲】
【請求項１】
画像データに基づくヘッドデータを送信する制御部と、前記ヘッドデータに基づき列状に配される複数の発光素子各々を駆動する駆動手段を有する露光ヘッドと、前記制御部から前記露光ヘッドにヘッドデータを伝搬するケーブルとを有する画像形成装置において、
前記制御部は、
前記ヘッドデータの各ビットを該ビットの値に応じてパルス幅変調してシリアルデータを生成するパルス幅変換手段と、
前記シリアルデータを前記ケーブルを介して送信する送信手段とを有し、
前記露光ヘッドは、
前記シリアルデータを前記ケーブルを介して受信する受信手段と、
前記シリアルデータの所定の変化点から前記ヘッドデータのビットの値が反映される時間だけ遅延させた遅延シリアルデータを出力する遅延回路と、
前記シリアルデータの所定の変化点を抽出する変化点抽出手段と、
前記遅延シリアルデータの所定の変化点における前記シリアルデータの値を、前記発光素子を駆動制御するための露光ヘッドデータとして抽出する抽出手段と、
前記シリアルデータと前記遅延シリアルデータとに基づいて、前記露光ヘッドデータの転送基準となる露光クロック信号を生成するクロック生成手段と、
前記露光クロック信号に同期して前記露光ヘッドデータを前記駆動手段に転送する転送手段と
を有することを特徴とする画像形成装置。
【請求項２】
前記パルス幅変換手段は、
３逓倍されたクロック信号の３クロック分のデータ長でなり、２クロック目の値が前記ヘッドデータのビットの値に応じた値となるように前記ヘッドデータをパルス幅変調する
ことを特徴とする請求項１に記載の画像形成装置。
【請求項３】
前記遅延回路は、
前記シリアルデータの所定の変化点から２クロック目に相当する時間だけ該シリアルデータを遅延させる
ことを特徴とする請求項２に記載の画像形成装置。
【請求項４】
前記クロック生成手段は、前記シリアルデータの所定の変化点、及び前記遅延シリアルデータの所定の変化点に基づいて露光クロック信号を生成する
ことを特徴とする請求項１に記載の画像形成装置。
【請求項５】
前記制御部は、前記露光ヘッドを制御するための制御信号が変化した場合、該制御信号をパルス幅変換して前記ヘッドデータに重畳する重畳手段をさらに有し、
前記パルス幅変換手段は、前記制御信号を、データ長が前記画像データより長くなるように該制御信号の値に応じてパルス幅変調し、
前記露光ヘッドは、前記シリアルデータをデータ長に基づいてヘッドデータと制御信号とに分離する分離手段とを有し、
前記駆動手段は、前記制御信号と前記露光クロック信号に同期した前記露光ヘッドデータとに基づいて前記発光素子を駆動させる
ことを特徴とする請求項１に記載の画像形成装置。
【請求項６】
前記パルス幅変換手段は、
３逓倍されたクロック信号の３クロック分のデータ長でなり、２クロック目の値を前記ヘッドデータのビットの値に応じた値とするように前記画像データをパルス幅変調し、
前記クロック信号の４クロック分のデータ長でなり、２クロック目の値を前記制御信号のビットの値に応じた値とし、４クロック目の値を前記画像データの１クロック目の値と異なる値とするように前記制御信号をパルス幅変調する
ことを特徴とする請求項５に記載の画像形成装置。
【請求項７】
前記所定の変化点は、立ち上がりエッジである
ことを特徴とする請求項１乃至６のいずれかに記載の画像形成装置。
【請求項８】
前記遅延回路は、
基板上に配されるミランダパターンにより形成される
ことを特徴とする請求項１に記載の画像形成装置。
【請求項９】
列状に配される複数の発光素子を有する露光ヘッドであって、
画像データに基づくヘッドデータの各ビットが該ビットの値に応じてパルス幅変調されたシリアルデータを所定のケーブルを介して受信する受信手段と、
前記シリアルデータの所定の変化点から前記ヘッドデータのビットの値が反映される時間だけ遅延させた遅延シリアルデータを出力する遅延回路と、
前記シリアルデータの所定の変化点を抽出する変化点抽出手段と、
前記遅延シリアルデータの所定の変化点における前記シリアルデータの値を、前記発光素子を駆動制御するための露光ヘッドデータとして抽出する抽出手段と、
前記シリアルデータと前記遅延シリアルデータとに基づいて、前記露光ヘッドデータの転送基準となる露光クロック信号を生成するクロック生成手段と、
前記露光ヘッドデータに基づき前記発光素子各々を駆動する駆動手段と、
前記露光クロック信号に同期して前記露光ヘッドデータを前記駆動手段に転送する転送手段と
を有することを特徴とする露光ヘッド。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像形成装置及び露光ヘッドに関するものである。
【背景技術】
【０００２】
従来、アレイ状発光素子（例えばＬＥＤ）からなる露光ヘッドを用いた画像形成装置では、ヘッドデータを画像処理部で生成した後、順次露光ヘッドに転送して露光させる。
【０００３】
画像処理部と露光ヘッドとは可撓性のプリント配線板からなるフレキシブルケーブルを介して接続され、複数ビット（通常４ビット単位）からなるパラレルヘッドデータ、転送や露光タイミングの基準となるクロック信号、及び制御信号をそれぞれ別々の信号線を介してパラレルに転送するようになされたものが提案されている（例えば、特許文献１参照）。
【０００４】
一方、パラレル信号をシリアルデータに変換して差動シリアルケーブルを用いて転送し、高速化及び多重化することで大容量転送を行うようになされた画像形成装置が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−３４３９４号公報
【特許文献２】特開２００６−１９２６０３公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、上述した画像形成装置では、露光部側でシリアルデータを同期させるためにＰＬＬ（Phase Locked Loop）回路やＣＤＲ（Clock Data Recovery）回路、発信回路などを設けなければならず、露光部の構成が複雑化してしまうといった問題があった。
【０００７】
本発明は以上の点を考慮したもので、信号数を減らすとともに簡易な構成でシリアルデータを転送し得る画像形成装置及び露光ヘッドを提案しようとするものである。
【課題を解決するための手段】
【０００８】
かかる課題を解決するため本発明においては、画像データに基づくヘッドデータを送信する制御部と、ヘッドデータに基づき列状に配される複数の発光素子各々を駆動する駆動手段を有する露光ヘッドと、制御部から露光ヘッドにヘッドデータを伝搬するケーブルとを有する画像形成装置において、制御部は、ヘッドデータの各ビットを該ビットの値に応じてパルス幅変調してシリアルデータを生成するパルス幅変換手段と、シリアルデータをケーブルを介して送信する送信手段とを有し、露光ヘッドは、シリアルデータをケーブルを介して受信する受信手段と、シリアルデータの所定の変化点からヘッドデータのビットの値が反映される時間だけ遅延させた遅延シリアルデータを出力する遅延回路と、シリアルデータの所定の変化点を抽出する変化点抽出手段と、遅延シリアルデータの所定の変化点におけるシリアルデータの値を、発光素子を駆動制御するための露光ヘッドデータとして抽出する抽出手段と、シリアルデータと遅延シリアルデータとに基づいて、露光ヘッドデータの転送基準となる露光クロック信号を生成するクロック生成手段と、露光クロック信号に同期して露光ヘッドデータを駆動手段に転送する転送手段とを有する。
【０００９】
また本発明は、列状に配される複数の発光素子を有する露光ヘッドであって、画像データに基づくヘッドデータの各ビットが該ビットの値に応じてパルス幅変調されたシリアルデータを所定のケーブルを介して受信する受信手段と、シリアルデータの所定の変化点からヘッドデータのビットの値が反映される時間だけ遅延させた遅延シリアルデータを出力する遅延回路と、シリアルデータの所定の変化点を抽出する変化点抽出手段と、遅延シリアルデータの所定の変化点におけるシリアルデータの値を、発光素子を駆動制御するための露光ヘッドデータとして抽出する抽出手段と、シリアルデータと遅延シリアルデータとに基づいて、露光ヘッドデータの転送基準となる露光クロック信号を生成するクロック生成手段と、露光ヘッドデータに基づき発光素子各々を駆動する駆動手段と、露光クロック信号に同期して露光ヘッドデータを駆動手段に転送する転送手段とを有する。
【００１０】
これにより、露光ヘッドにおいてパルス幅変調されたシリアルデータを遅延させ、遅延させた遅延シリアルデータを基に露光ヘッドデータと露光クロック信号とを抽出することができる。
【発明の効果】
【００１１】
本発明によれば、露光ヘッドにおいてパルス幅変調されたシリアルデータを遅延させ、遅延させた遅延シリアルデータを基に露光ヘッドデータと露光クロック信号とを抽出することができるので、露光ヘッドに従来のような回路を設ける必要がない分だけ簡易な構成でヘッドデータとクロック信号が合成され信号数が減らされたシリアルデータを転送することができる。
【図面の簡単な説明】
【００１２】
【図１】画像形成装置の構成を示す略線図である。
【図２】第１の実施の形態における制御部の構成を示す略線図である。
【図３】第１の実施の形態における露光部の回路構成を示す略線図である。
【図４】第１の実施の形態における露光部の外観構成を示す略線図である。
【図５】第１の実施の形態における画像データ転送システムの構成である。
【図６】第１の実施の形態におけるパルス幅変調された信号及び遅延された信号を示す略線図である。
【図７】第１の実施の形態における画像データ転送システム内の信号を示す略線図である。
【図８】第１の実施の形態におけるパルス幅変換回路の状態遷移図を示す略線図である。
【図９】クロック周波数に対する遅延時間、ミアンダパターンの長さ及び転送データ速度を示す略線図である。
【図１０】露光部における各種信号を示す略線図である。
【図１１】第２の実施の形態における制御部の構成を示す略線図である。
【図１２】第２の実施の形態における露光部の回路構成を示す略線図である。
【図１３】第２の実施の形態における露光部の外観構成を示す略線図である。
【図１４】第２の実施の形態における画像データ転送システムの構成を示す略線図である。
【図１５】重畳回路の構成を示す略線図である。
【図１６】重畳回路内の信号を示す略線図である。
【図１７】第２の実施の形態におけるパルス幅変調された信号及び遅延された信号を示す略線図である。
【図１８】第２の実施の形態における画像データ転送システム内の信号を示す略線図である。
【図１９】第２の実施の形態におけるパルス幅変換回路の状態遷移図を示す略線図である。
【発明を実施するための形態】
【００１３】
以下、発明を実施するための形態について、図面を用いて詳細に説明する。
【００１４】
〈１．第１の実施の形態〉
〔１−１．画像形成装置の構成〕
まず第１の実施の形態について説明する。図１に示すように画像形成装置１は、制御部２、感光部３、帯電部４、露光部５、現像器６、転写器７、定着器８を含む構成とされる。
【００１５】
制御部２は、各部を制御して適宜駆動させると共に、詳しくは後述するように、外部装置から入力される画像データを可撓性のプリント配線板からなるフレキシブルケーブルを介して露光部５に送信する。
【００１６】
感光部３は、静電潜像担持体であり、回転可能に支持される。帯電部４は、感光部３に所定の電圧を印可して表面を一様に帯電させる。
【００１７】
露光部５は、複数の発光素子（ＬＥＤ（Light Emitting Diode））が主走査方向に配置されるとともに、制御部２から入力される信号に基づいてＬＥＤを点灯させる回路等からなる露光ヘッド（ＬＥＤヘッド）であり、感光部３の上方に配される。露光部５は、制御部２から入力される信号に応じたＬＥＤを点灯させて感光部３の表面に光を照射し、感光部３の表面に静電潜像を形成する。
【００１８】
現像器６は、静電潜像にトナーを付着させて現像する。転写器７は、印刷媒体９の裏面から高電圧を印可し、現像器６により現像されたトナー像を紙などの印刷媒体９に転写する。定着器８は、印刷媒体９に転写されたトナー像を熱や圧力により該印刷媒体９に定着させる。
【００１９】
なお画像形成装置１は、図示されていない印刷媒体９の送り用ローラ類、制御部２の制御に基づいて送り用ローラや各部３〜８を作動させる機構部等を有する。
【００２０】
〔１−２．制御部の構成〕
制御部２は、図２に示すように、ＣＰＵ（Central Processing Unit）１１、ＲＯＭ（Read Only Memory）１２、ＲＡＭ（Random Access Memory）１３、ホストＩ／Ｆ（Interface）１４、ＬＥＤヘッドＩ／Ｆ１５及びパルス幅変換部１６を含む構成とされ、パルス幅変換部１６以外がバス１７を介して接続される。
【００２１】
ＣＰＵ１１は、ＲＯＭ１２に格納されたプログラムをＲＡＭ１３に展開して実行することにより各部を制御して各種処理を実行する。
【００２２】
具体的にＣＰＵ１１は、例えばＵＳＢ（Universal Serial Bus）でなるホストＩ／Ｆ１４を介して外部機器（ホストＰＣ等）から印刷データが供給されると、該印刷データを解析して画像データに変換する。そしてＣＰＵ１１は、変換した画像データをＲＡＭ１３に格納し、機構部の動作に合わせて順次ＬＥＤヘッドＩ／Ｆ１５に出力する。
【００２３】
ＬＥＤヘッドＩ／Ｆ１５は、供給される画像データに基づき露光部５のＬＥＤを点灯させるヘッドデータＳ１、転送や露光タイミングの基準となるクロック信号Ｓ２、ＬＥＤヘッドに１ライン分のヘッドデータＳ１が転送されると、該ヘッドデータＳ１を保持させるためのタイミング信号であるラッチ信号Ｓ３、及び保持されたヘッドデータに基づいてＬＥＤを発光させるためのタイミング信号であるストローブ信号Ｓ４を生成する。
【００２４】
ＬＥＤヘッドＩ／Ｆ１５は、生成したヘッドデータＳ１及びクロック信号Ｓ２をパルス幅変換部１６に出力すると共に、ラッチ信号Ｓ３及びストローブ信号Ｓ４を図示しない所定のケーブルを介して露光部５に出力する。
【００２５】
パルス幅変換部１６は、ＬＥＤヘッドＩ／Ｆ１５から送出されるヘッドデータＳ１及びクロック信号Ｓ２を合成することによりシリアルデータＳ５を生成し、該シリアルデータＳ５を差動シリアルケーブル４１（図５）を介して露光部５に出力する。
【００２６】
〔１−３．露光部の構成〕
〔１−３−１．露光部の回路構成〕
露光部５は、図３に示すように、ヘッドデータ生成回路２１、シフトレジスタ２２、ラッチ回路２３、ＡＮＤゲート２４１〜２４ｎ、電流制限回路２５１〜２５ｎ、ＦＥＴ（Field Effect Transistor）２６１〜２６ｎ及びＬＥＤ２７１〜２７ｎを含む構成とされる。
【００２７】
ヘッドデータ生成回路２１は、パルス幅変換部１６から入力されるシリアルデータＳ５から露光ヘッドデータＳ６及び露光クロック信号Ｓ７を生成し、シフトレジスタ２２に送出する。
【００２８】
シフトレジスタ２２は、露光クロック信号Ｓ７のタイミングに応じて露光ヘッドデータＳ６をシフトさせながら記憶していく。
【００２９】
ラッチ回路２３は、ラッチ信号Ｓ３が供給されるタイミングでシフトレジスタ２２に記憶されたデータを一斉に取り込む。
【００３０】
ＡＮＤゲート２４１〜２４ｎは、ラッチ回路２３に取り込まれたデータに基づいてストローブ信号Ｓ４の供給されるタイミングでＯＮされてＦＥＴ２６１〜２６ｎのゲートに電圧を印可する。
【００３１】
電流制限回路２５１〜２５ｎは、一端がＦＥＴ２６１〜２６ｎのソースに接続され、電源電圧ＶＤＤから各ＬＥＤ２７１〜２７ｎが同等の発光量になるように電流を調整する。
【００３２】
ＦＥＴ２６１〜２６ｎは、ゲートに電圧が印可されると、ソースに接続された電流制限回路２５１〜２５ｎを介して電源電圧ＶＤＤからドレインに接続されたＬＥＤ２７１〜２７ｎに電流を流す。
【００３３】
ＬＥＤ２７１〜２７ｎは、電流が流れることにより発光して感光部３の表面に光を照射する。
【００３４】
〔１−３−２．露光部の外観構成〕
露光部５は、図４に示すように、基板３１に、コネクタ３２、ＬＥＤアレイチップ３３１〜３３ｍ、駆動ＩＣ３４１〜３４ｍ、パッド３５ａ、３５ｂ及びミアンダパターン３６が配される。
【００３５】
基板３１は、例えばガラス布エポキシ基板でなり、片面または両面に銅箔を有するいわゆるリジッド基板を用いて構成される。なお、基板３１は、吸湿性や寸法変化が少なく、自己消炎性を有するＦＲ−４がよい。コネクタ３２は、差動シリアルケーブル４１等が接続される。
【００３６】
ＬＥＤアレイチップ３３１〜３３ｍは、１つ１つに複数のＬＥＤが配列され、該複数のＬＥＤが一列に並ぶようにして基板３１上に配される。駆動ＩＣ３４１〜３４ｍは、ＡＮＤゲート２４、電流制限回路２５及びＦＥＴ２６等からなり、それぞれＬＥＤアレイチップ３３１〜３３ｍと対向するように基板３１上に配され、対向するＬＥＤアレイチップ３３１〜３３ｍをそれぞれ駆動制御する。
【００３７】
パッド３５ａ及び３５ｂは、ミアンダパターン３６の端にそれぞれ接続される。ミアンダパターン３６は、基板３１上に形成されるジグザグのパターンであり、後述するディレイ回路５２（図５）に相当し、パターンの長さを利用して信号を遅延させる。具体的にはミアンダパターン３６は、基板３１の誘電率が５程度のエポキシ基板である場合に、０．０６ｎｓ／ｃｍの遅延時間が生じる。
【００３８】
すなわちミアンダパターン３６は、１ｎｓの遅延を生じさせるときはパターンの長さが１６ｃｍで、２．５ｎｓの遅延を生じさせるときはパターンの長さが４０ｃｍに設定される。なお、ミアンダパターン３６は、湿度、電圧、周波数の影響が少なく安定した遅延時間を得ることができる。
【００３９】
〔１−４．画像データ転送システムの構成〕
次に、図５を用いて、制御部２のパルス幅変換部１６、露光部５のヘッドデータ生成回路２１、及びパルス幅変換部１６とヘッドデータ生成回路２１とを接続する差動シリアルケーブル４１からなる画像データ転送システム４０について説明する。
【００４０】
差動シリアルケーブル４１は、ＬＶＤＳ（Low Voltage Differential Signaling）の差動信号を伝送する２本のケーブル４１ａ（ｄａｔａ＋）、４１ｂ（ｄａｔａ−）及び図示しないグランド線により構成される。ＬＶＤＳは、小振幅、低消費電力で比較的高速であり、標準的にはツイストペア銅線で最大６５５Ｍｂｉｔ／ｓの転送速度を出すことができる。
【００４１】
パルス幅変換部１６は、逓倍回路４２、パルス幅変換回路４３及びＬＶＤＳ出力バッファ４４を含む構成とされる。
【００４２】
逓倍回路４２は、例えばＰＬＬ回路でなり、ＬＥＤヘッドＩ／Ｆ１５から供給されるクロック信号Ｓ２を逓倍（本実施の形態では３逓倍）し、逓倍クロック信号Ｓ８としてパルス幅変換回路４３に出力する。
【００４３】
パルス幅変換回路４３は、逓倍回路４２から入力される逓倍クロック信号Ｓ８に同期して、ＬＥＤヘッドＩ／Ｆ１５から供給されるヘッドデータＳ１の１ビットのデータを、データの値に応じてパルス幅が異なるようにパルス幅変調したシリアルデータＳ５を生成する。
【００４４】
具体的にはパルス幅変換回路４３は、図６及び図７に示すように、ヘッドデータＳ１のビットが“０”の場合には逓倍クロック信号Ｓ８に同期して１クロック目が“１”で２クロック目及び３クロック目が“０”となるようにパルス幅変調されたシリアルデータＳ５を生成する。
【００４５】
またパルス幅変換回路４３は、ヘッドデータＳ１のビットが“１”の場合には逓倍クロック信号Ｓ８に同期して１クロック目及び２クロック目が“１”で３クロック目が“０”となるようにパルス幅変調されたシリアルデータＳ５を生成する。
【００４６】
すなわちパルス幅変換回路４３は、図８に示すように、各ステートＳＴ０〜ＳＴ６を逓倍クロック信号Ｓ８に同期して移行し、シリアルデータＳ５を生成する。
【００４７】
パルス幅変換回路４３は、リセット状態のステートＳＴ０から逓倍クロック信号Ｓ８が入力されるとリセットが解除されたらステートＳＴ１に移行しシリアルデータＳ５として“０”を出力する。
【００４８】
パルス幅変換回路４３は、ステートＳＴ１においてヘッドデータＳ１が入力されていない場合はステートＳＴ１をループする。一方、パルス幅変換回路４３は、ステートＳＴ１においてヘッドデータＳ１が入力されるとステートＳＴ２に移行しシリアルデータＳ５として“１”を出力する。
【００４９】
パルス幅変換回路４３は、ステートＳＴ２においてヘッドデータＳ１が“１”の場合はステートＳＴ３に移行してシリアルデータＳ５として“１”を出力し、その後ステートＳＴ４に移行してシリアルデータＳ５として“０”を出力する。
【００５０】
パルス幅変換回路４３は、ステートＳＴ４においてヘッドデータＳ１が入力されている場合はステートＳＴ２に移行し、ヘッドデータＳ１が入力されていない場合にはステートＳＴ１に移行する。
【００５１】
一方、パルス幅変換回路４３は、ステートＳＴ２においてヘッドデータＳ１が“０”の場合はステートＳＴ５に移行してシリアルデータＳ５として“０”を出力し、その後ステートＳＴ６に移行してシリアルデータＳ５として“０”を出力する。
【００５２】
パルス幅変換回路４３は、ステートＳＴ６においてヘッドデータＳ１が入力されている場合はステートＳＴ２に移行し、ヘッドデータＳ１が入力されていない場合にはステートＳＴ１に移行する。
【００５３】
このようにパルス幅変換回路４３は、ヘッドデータＳ１のビットが“１”の場合にはステートＳＴ２、ＳＴ３、ＳＴ４の順に移行してシリアルデータＳ５を“１”、“１”、“０”に変化させて出力する。
【００５４】
またパルス幅変換回路４３は、ヘッドデータＳ１のビットが“０”の場合にはステートＳＴ２、ＳＴ５、ＳＴ６の順に移行してシリアルデータＳ５を“１”、“０”、“０”に変化させて出力する。
【００５５】
ＬＶＤＳ出力バッファ４４は、パルス幅変換回路４３から入力されるシリアルデータＳ５を差動シリアルデータ対Ｓ５ａ及びＳ５ｂに変換してそれぞれケーブル４１ａ及び４１ｂを介してヘッドデータ生成回路２１に出力する。
【００５６】
このようにシリアルデータＳ５は、ヘッドデータＳ１が“１”であっても“０”であっても、１クロック目が“１”で３クロック目が“０”となるようにパルス幅変調されるので、ヘッドデータＳ１のビット間で“０”から“１”に立ち上がることになる。
【００５７】
よって後段のヘッドデータ生成回路２１では、シリアルデータＳ５の立ち上がりエッジを検出することによりヘッドデータＳ１のビットの変化を検出することができるとともに、シリアルデータＳ５の立ち上がりエッジを基準として逓倍された１クロック後から２クロックまでの間を抽出することにより当該ビットの“１”又は“０”を検出することができる。
【００５８】
一方、ヘッドデータ生成回路２１は、ＬＶＤＳ入力バッファ５１、ディレイ回路５２、Ｆ／Ｆ（Flip Flop）回路５３、５４、５５及びＸＮＯＲ回路５６により構成される。
【００５９】
ＬＶＤＳ入力バッファ５１は、差動シリアルケーブル４１を介して入力される差動シリアルデータ対Ｓ５ａ及びＳ５ｂをシリアルデータＳ１１に変換してディレイ回路５２、Ｆ／Ｆ回路５３の入力端子及びＦ／Ｆ回路５４のクロック端子に出力する。なおシリアルデータＳ１１はシリアルデータＳ５と同一の信号である。
【００６０】
ディレイ回路５２は、ミアンダパターン３６により形成され、ＬＶＤＳ入力バッファ５１から入力されるシリアルデータＳ１１を遅延させて遅延シリアルデータＳ１２としてＦ／Ｆ回路５３及び５５のクロック端子に出力する。
【００６１】
ここでディレイ回路５２は、図６に示すように、逓倍された逓倍クロック信号Ｓ８の１クロック分の時間ｔ１よりも長く２クロック分の時間ｔ３よりも短い時間ｔ２だけ遅延するように設定される。
【００６２】
従ってディレイ回路５２は、シリアルデータＳ１１を時間ｔ２だけ遅延させて遅延シリアルデータＳ１２を生成する。
【００６３】
なお、遅延時間ｔ２の一例として図９に、逓倍後のクロック周波数が８００ＭＨｚ、６００ＭＨｚ及び４００ＭＨｚの場合における時間ｔ１、ｔ２、ｔ３、ミアンダパターンの長さ及び転送データ速度をそれぞれ示す。
【００６４】
Ｆ／Ｆ回路５３は、入力されるシリアルデータＳ１１を、クロック端子に入力される遅延シリアルデータＳ１２の立ち上がりエッジのタイミングでデータを保持して露光ヘッドデータＳ６としてシフトレジスタ２２に出力する。
【００６５】
すなわちＦ／Ｆ回路５３は、シリアルデータＳ１１に対して時間ｔ２だけ遅延したタイミングで該シリアルデータＳ１１の“１”又は“０”を抽出することになるので、シリアルデータＳ１１におけるヘッドデータＳ１を構成するビットの“１”又は“０”に相当する期間のデータを抽出することができる。
【００６６】
これによりＦ／Ｆ回路５３は、ヘッドデータＳ１に対して時間ｔ２だけ遅延した露光ヘッドデータＳ６を抽出することができる。
【００６７】
Ｆ／Ｆ回路５４は、入力端子と反転出力端子が接続され、クロック端子に入力されるシリアルデータＳ１１の立ち上がりエッジのタイミングでデータを保持して立ち上がりエッジ信号Ｓ１３として出力端子からＸＮＯＲ回路５６に出力する。すなわちＦ／Ｆ回路５４は、シリアルデータＳ１１の立ち上がりエッジのタイミングで“１”及び“０”が反転する立ち上がりエッジ信号Ｓ１３をＸＮＯＲ回路５６に出力する。なお反転出力端子は出力端子から出力される信号を反転した信号が出力される。
【００６８】
Ｆ／Ｆ回路５５は、入力端子と反転出力端子が接続され、クロック端子に入力される遅延シリアルデータＳ１２の立ち上がりエッジのタイミングでデータを保持して立ち上がりエッジ信号Ｓ１４として出力端子からＸＮＯＲ回路５６に出力する。すなわちＦ／Ｆ回路５４は、遅延シリアルデータＳ１２の立ち上がりエッジのタイミングで“１”及び“０”が反転する立ち上がりエッジ信号Ｓ１４を出力する。
【００６９】
ＸＮＯＲ回路５６は、立ち上がりエッジ信号Ｓ１３及びＳ１４の排他的論理和をとった後にその信号を反転させることで、クロック信号Ｓ２に対して時間ｔ２だけ遅延した露光クロック信号Ｓ７を生成してシフトレジスタ２２に出力する。
【００７０】
このようにして画像データ転送システム４０は、逓倍回路４２により逓倍された逓倍クロック信号Ｓ８に同期してパルス幅変換回路４３でヘッドデータＳ１のビットに応じたパルス幅でなり、かつ時間ｔ２においてヘッドデータＳ１のビットが反映されている、ヘッドデータＳ１とクロック信号Ｓ２が合成されたシリアルデータＳ５を生成する。
【００７１】
そして画像データ転送システム４０は、シリアルデータＳ１１（Ｓ５）がディレイ回路５２により時間ｔ２だけ遅延された遅延シリアルデータＳ１２の立ち上がりエッジでシリアルデータＳ１１の値を取り出すことにより露光ヘッドデータＳ６を生成するとともに、シリアルデータＳ１１及び遅延シリアルデータＳ１２の立ち上がりエッジに基づいて露光クロック信号Ｓ７を取り出す。
【００７２】
これにより画像形成装置１は、ヘッドデータＳ１とクロック信号Ｓ２を合成することで信号線を１本（差動信号の場合は２本）に減らしてデータを制御部２から露光部５に送信することができ、高速なデータ転送が可能である。また画像形成装置１は、従来のように露光部側にＰＬＬ回路、ＣＤＲ（Clock Data Recovery）回路、発振回路を設ける必要がないため、簡易な構成にすることができる。
【００７３】
なお画像形成装置１では、図１０に示すように、期間ｐ１においてヘッドデータ生成回路２１から出力される露光ヘッドデータＳ６が露光クロック信号Ｓ７に同期してシフトレジスタ２２に取り込まれ、１ライン分送信が完了するとラッチ信号Ｓ３が入力されてラッチ回路２３に取り込まれる。
【００７４】
そして画像形成装置１では、期間ｐ２において、期間ｐ１と同様に露光ヘッドデータＳ６がシフトレジスタ２２に取り込まれるとともに、ラッチ回路２３に取り込まれたデータとストローブ信号Ｓ４がＡＮＤゲート２４に入力され、ストローブ信号Ｓ４が入力されている間だけＦＥＴ２６がＯＮされてＬＥＤ２７が点灯する。期間ｐ３以降も同様の処理が行われる。
【００７５】
〈２．第２の実施の形態〉
〔２−１．画像形成装置の構成〕
次に第２の実施の形態について第１の実施の形態と同一の構成については同一の符号を付して説明する。第２の実施の形態における画像形成装置１００（図１）は、制御部１０２、感光部３、帯電部４、露光部１０５、現像器６、転写器７、定着器８を含む構成とされる。
【００７６】
制御部１０２は、図１１に示すように、第１の実施の形態におけるＬＥＤヘッドＩ／Ｆ１５及びパルス幅変換部１６に代えてＬＥＤヘッドＩ／Ｆ１１５及びパルス幅変換部１１６が設けられ、その他の各部については第１の実施の形態における制御部２と同様である。
【００７７】
ＬＥＤヘッドＩ／Ｆ１１５は、供給される画像データに基づきヘッドデータＳ１、クロック信号Ｓ２、ラッチ信号Ｓ３及びストローブ信号Ｓ４を生成し、これらをパルス幅変換部１１６に送出する。またＬＥＤヘッドＩ／Ｆ１１５は、パルス幅変換部１１６からビジー信号Ｓ２２が供給された場合、ヘッドデータＳ１の出力を一時的に停止させる。
【００７８】
パルス幅変換部１１６は、ＬＥＤヘッドＩ／Ｆ１１５から供給されるヘッドデータＳ１、クロック信号Ｓ２、ラッチ信号Ｓ３及びストローブ信号Ｓ４を合成してシリアルデータＳ２１を生成し、該シリアルデータＳ２１を差動シリアルケーブル４１（図１４）を介して露光部５に送信する。
【００７９】
またパルス幅変換部１１６は、ＬＥＤヘッドＩ／Ｆ１１５からラッチ信号Ｓ３及びストローブ信号Ｓ４が変化した場合、ビジー信号Ｓ２２をＬＥＤヘッドＩ／Ｆ１１５に送出してヘッドデータＳ１の出力を停止させる。
【００８０】
露光部１０５は、図１２に示すように、ヘッドデータ生成回路１２１、シフトレジスタ２２、ラッチ回路２３、ＡＮＤゲート２４１〜２４ｎ、電流制限回路２５１〜２５ｎ、ＦＥＴ２６１〜２６ｎ及びＬＥＤ２７１〜２７ｎを含む構成とされる。
【００８１】
ヘッドデータ生成回路１２１は、パルス幅変換部１１６から入力されるシリアルデータＳ２１を露光ヘッドデータＳ２３、露光クロック信号Ｓ２４、露光ラッチ信号Ｓ２５及び露光ストローブ信号Ｓ２６に分離させる。
【００８２】
そしてヘッドデータ生成回路１２１は、露光ヘッドデータＳ２３及び露光クロック信号Ｓ２４をシフトレジスタ２２に送出し、露光ラッチ信号Ｓ２５をラッチ回路２３に送出し、露光ストローブ信号Ｓ２６をＡＮＤゲート２４１〜２４ｎに送出する。
【００８３】
〔２−２．露光部の外観構成〕
露光部１０５は、図１３に示すように、基板３１に、コネクタ３２、ＬＥＤアレイチップ３３１〜３３ｍ、駆動ＩＣ３４１〜３４ｍ、パッド３５ａ〜３５ｃ、ミアンダパターン３６、３７及びリピータバッファ３８が配される。
【００８４】
パッド３５ａ及び３５ｃは、ミアンダパターン３６の端がそれぞれ接続される。リピータバッファ３８は、パッド３５ｃとミアンダパターン３６の端の間に配されるとともに、ミアンダパターン３７の一端が接続され、分岐における歪を抑制する。パッド３５ｂは、ミアンダパターン３７の他端が接続される。
【００８５】
ミアンダパターン３６は後述するディレイ回路５２（図１４）に相当し、ミアンダパターン３７がディレイ回路１５１に相当する。
【００８６】
〔２−３．画像データ転送システムの構成〕
次に、図１４を用いて、制御部１０２のパルス幅変換部１１６、露光部１０５のヘッドデータ生成回路１２１、及びパルス幅変換部１１６とヘッドデータ生成回路１２１とを接続する差動シリアルケーブル４１からなる画像データ転送システム１４０について説明する。
【００８７】
パルス幅変換部１１６は、逓倍回路４２、重畳回路１４１、パルス幅変換回路１４２及びＬＶＤＳ出力バッファ４４を含む構成とされる。
【００８８】
逓倍回路４２は、ＬＥＤヘッドＩ／Ｆ１１５から供給されるクロック信号Ｓ２を逓倍（本実施の形態では３逓倍）し、逓倍クロック信号Ｓ８としてパルス幅変換回路１４２に出力する。
【００８９】
重畳回路１４１は、ヘッドデータＳ１にラッチ信号Ｓ３及びストローブ信号Ｓ４を合成してヘッド・コマンドデータＳ３１としてパルス幅変換回路１４２に送出する。また重畳回路１４１は、ラッチ信号Ｓ３又はストローブ信号Ｓ４に変化があった場合にビジー信号Ｓ２２をＬＥＤヘッドＩ／Ｆ１１５及びパルス幅変換回路１４２に送出する。
【００９０】
具体的には重畳回路１４１は、図１５に示すように、Ｆ／Ｆ回路１６１、１６２、ＸＯＲ回路１６３、１６４、ＯＲ回路１６５、ＰＳ（Parallel Serial）変換回路１６６及び選択回路１６７により構成される。
【００９１】
重畳回路１４１では、ＬＥＤヘッドＩ／Ｆ１１５から供給されるヘッドデータＳ１が選択回路１６７に入力され、ラッチ信号Ｓ３がＦ／Ｆ回路１６１の入力端子、ＸＯＲ回路１６３及びＰＳ変換回路１６６に入力され、ストローブ信号Ｓ４がＦ／Ｆ回路１６２の入力端子、ＸＯＲ回路１６４及びＰＳ変換回路１６６に入力される。
【００９２】
Ｆ／Ｆ回路１６１は、入力されるラッチ信号Ｓ３を、クロック端子に入力されるクロック信号Ｓ２の立ち上がりエッジのタイミングでデータを保持してＸＯＲ回路１６３に出力する。
【００９３】
ＸＯＲ回路１６３は、ＬＥＤヘッドＩ／Ｆ１１５から入力されるラッチ信号Ｓ３と、Ｆ／Ｆ回路１６１から入力される信号との排他的論理和を取り、その結果をＯＲ回路１６５に出力する。
【００９４】
一方、Ｆ／Ｆ回路１６２は、入力されるストローブ信号Ｓ４を、クロック端子に入力されるクロック信号Ｓ２の立ち上がりエッジのタイミングでデータを保持してＸＯＲ回路１６４に出力する。
【００９５】
ＸＯＲ回路１６４は、ＬＥＤヘッドＩ／Ｆ１１５から入力されるストローブ信号Ｓ４と、Ｆ／Ｆ回路１６２から入力される信号との排他的論理和を取り、その結果をＯＲ回路１６５に出力する。
【００９６】
このような回路構成により、Ｆ／Ｆ回路１６１及びＸＯＲ回路１６３でラッチ信号Ｓ３の信号変化を検出し、Ｆ／Ｆ回路１６２及びＸＯＲ回路１６４でストローブ信号Ｓ４の信号変化を検出することができる。
【００９７】
ＯＲ回路１６５は、ＸＯＲ回路１６３及び１６４から入力される信号の論理和を取り、その結果をＰＳ変換回路１６６に出力する。
【００９８】
ＰＳ変換回路１６６は、ＯＲ回路１６５から入力される信号に基づいてラッチ信号Ｓ３又はストローブ信号Ｓ４のどちらか一方の信号が変化したことを検出し、該変化を検出した場合にはビジー信号Ｓ２２を選択回路１６７、ＬＥＤヘッドＩ／Ｆ１１５及びパルス幅変換回路１４２に出力する。
【００９９】
またＰＳ変換回路１６６は、ラッチ信号Ｓ３又はストローブ信号Ｓ４の信号変化を検出した場合、変化したことを検出したタイミングで入力されるラッチ信号Ｓ３のビット、ストローブ信号Ｓ４のビット及び予備の２ビットからなる４ビットの制御信号を選択回路１６７に出力する。
【０１００】
選択回路１６７は、例えばＭＵＸ（Multiplexer）回路でなり、ビジー信号Ｓ２２が入力されていない場合はヘッドデータＳ１をヘッド・コマンドデータＳ３１として出力し、ビジー信号Ｓ２２が入力された場合は制御信号をヘッド・コマンドデータＳ３１として出力する。
【０１０１】
なお重畳回路１４１では、選択回路１６７から制御信号がヘッド・コマンドデータＳ３１として出力されている間は、ＬＥＤヘッドＩ／Ｆ１１５にビジー信号Ｓ２２が入力されて該ＬＥＤヘッドＩ／Ｆ１１５からヘッドデータＳ１が出力されないので、制御信号が出力される間のヘッドデータＳ１が欠落するといったことは生じない。
【０１０２】
重畳回路１４１における信号処理の一例を図１６に示すように、重畳回路１４１は、ラッチ信号Ｓ３又はストローブ信号Ｓ４のどちらか一方が変化した場合にはビジー信号Ｓ２２を出力して（“０”にして）ヘッドデータＳ１に４ビットの制御信号を割り込ませたヘッド・コマンドデータＳ３１を出力する。なお、ビジー信号Ｓ２２が出力されている間（“０”である間）はヘッドデータＳ１の出力が停止されている（同じ信号が出力されている）。
【０１０３】
パルス幅変換回路１４２は、ビジー信号Ｓ２２が入力されていない場合、すなわちヘッド・コマンドデータＳ３１がヘッドデータである場合、第１の実施の形態と同様に、ヘッド・コマンドデータＳ３１の１ビットのデータを、逓倍クロック信号Ｓ８の３クロック分のデータ長でなり該データの値に応じてパルス幅変調されたシリアルデータＳ２１を生成する。
【０１０４】
具体的にはパルス幅変換回路１４２は、図１７及び図１８に示すように、ビジー信号Ｓ２２が“１”で、かつヘッド・コマンドデータＳ３１のビットが“０”の場合には逓倍クロック信号Ｓ８の３クロック分のデータ長でなる“１”、“０”、“０”のシリアルデータＳ２１を生成する。
【０１０５】
またパルス幅変換回路１４２は、ビジー信号Ｓ２２が“１”で、かつヘッド・コマンドデータＳ３１のビットが“１”の場合には逓倍クロック信号Ｓ８の３クロック分のデータ長でなる“１”、“１”、“０”のシリアルデータＳ２１を生成する。
【０１０６】
一方、パルス幅変換回路１４２は、ビジー信号Ｓ２２が入力された場合、すなわちヘッド・コマンドデータＳ３１が制御信号である場合、ヘッド・コマンドデータＳ３１の制御信号に対応する各ビットを、逓倍クロック信号Ｓ８の４クロック分のデータ長でなり、それぞれのビットの値に応じてパルス幅変調されたシリアルデータＳ２１を生成する。
【０１０７】
具体的にはパルス幅変換回路１４２は、ビジー信号Ｓ２２が“０”で、かつヘッド・コマンドデータＳ３１のビットが“０”の場合には逓倍クロック信号Ｓ８の４クロック分のデータ長でなる“１”、“０”、“０”、“０”のシリアルデータＳ２１を生成する。
【０１０８】
またパルス幅変換回路１４２は、ビジー信号Ｓ２２が“０”で、かつヘッド・コマンドデータＳ３１のビットが“１”の場合には逓倍クロック信号Ｓ８の４クロック分のデータ長でなる“１”、“１”、“１”、“０”のシリアルデータＳ２１を生成する。
【０１０９】
すなわちパルス幅変換回路１４２は、図１９に示すように、各ステートＳＴ１０〜ＳＴ１８を逓倍クロック信号Ｓ８に同期して移行し、シリアルデータＳ２１を生成する。
【０１１０】
パルス幅変換回路１４２は、リセット状態のステートＳＴ１０から逓倍クロック信号Ｓ８が入力されるとリセットが解除されたらステートＳＴ１１に移行しシリアルデータＳ２１として“０”を出力する。
【０１１１】
パルス幅変換回路１４２は、ステートＳＴ１１においてヘッド・コマンドデータＳ３１が入力されていない場合はステートＳＴ１１をループする。一方、パルス幅変換回路１４２は、ステートＳＴ１１においてヘッド・コマンドデータＳ３１が入力されるとステートＳＴ１２に移行しシリアルデータＳ２１として“１”を出力する。
【０１１２】
パルス幅変換回路１４２は、ステートＳＴ１２においてヘッド・コマンドデータＳ３１が“１”の場合はステートＳＴ１３に移行してシリアルデータＳ２１として“１”を出力する。その後パルス幅変換回路１４２は、ビジー信号Ｓ２２が“１”の場合にはステートＳＴ１４に移行してシリアルデータＳ２１として“０”を出力する。
【０１１３】
またパルス幅変換回路１４２は、ステートＳＴ１３においてビジー信号Ｓ２２が“０”の場合にはステートＳＴ１７に移行してシリアルデータＳ２１として“１”を出力した後、ステートＳＴ１４に移行してシリアルデータＳ２１として“０”を出力する。
【０１１４】
パルス幅変換回路１４２は、ステートＳＴ１４においてヘッド・コマンドデータＳ３１が入力されている場合はステートＳＴ１２に移行し、ヘッド・コマンドデータＳ３１が入力されていない場合にはステートＳＴ１１に移行する。
【０１１５】
一方、パルス幅変換回路１４２は、ステートＳＴ１２においてヘッド・コマンドデータＳ３１が“０”の場合はステートＳＴ１５に移行してシリアルデータＳ２１として“０”を出力する。その後パルス幅変換回路１４２は、ビジー信号Ｓ２２が“１”の場合にはステートＳＴ１６に移行してシリアルデータＳ２１として“０”を出力する。
【０１１６】
またパルス幅変換回路１４２は、ステートＳＴ１５においてビジー信号Ｓ２２が“０”の場合にはステートＳＴ１８に移行してシリアルデータＳ２１として“０”を出力した後、ステートＳＴ１６に移行してシリアルデータＳ２１として“０”を出力する。
【０１１７】
パルス幅変換回路１４２は、ステートＳＴ１６においてヘッド・コマンドデータＳ３１が入力されている場合はステートＳＴ１２に移行し、ヘッド・コマンドデータＳ３１が入力されていない場合にはステートＳＴ１１に移行する。
【０１１８】
このようにパルス幅変換回路１４２は、ビジー信号Ｓ２２が“１”で、かつヘッド・コマンドデータＳ３１が“１”の場合にはステートＳＴ１２、ＳＴ１３、ＳＴ１４の順に移行してシリアルデータＳ２１を“１”、“１”、“０”に変化させて出力する。
【０１１９】
またパルス幅変換回路１４２は、ビジー信号Ｓ２２が“１”で、かつヘッド・コマンドデータＳ３１が“０”の場合にはステートＳＴ１２、ＳＴ１５、ＳＴ１６の順に移行してシリアルデータＳ２１を“１”、“０”、“０”に変化させて出力する。
【０１２０】
一方、パルス幅変換回路１４２は、ビジー信号Ｓ２２が“０”で、かつヘッド・コマンドデータＳ３１が“１”の場合にはステートＳＴ１２、ＳＴ１３、ＳＴ１７、ＳＴ１４の順に移行してシリアルデータＳ２１を“１”、“１”、“１”、“０”に変化させて出力する。
【０１２１】
またパルス幅変換回路１４２は、ビジー信号Ｓ２２が“０”で、かつヘッド・コマンドデータＳ３１が“０”の場合にはステートＳＴ１２、ＳＴ１５、ＳＴ１８、ＳＴ１６の順に移行してシリアルデータＳ２１を“１”、“０”、“０”、“０”に変化させて出力する。
【０１２２】
ＬＶＤＳ出力バッファ４４は、パルス幅変換回路１４２から入力されるシリアルデータＳ２１を差動シリアルデータ対Ｓ２１ａ及びＳ２１ｂに変換してそれぞれケーブル４１ａ及び４１ｂを介してヘッドデータ生成回路１２１に出力する。
【０１２３】
このようにシリアルデータＳ２１は、元データがヘッドデータＳ１であっても制御信号であっても、１クロック目が“１”で最終クロックが“０”となるようにパルス幅変調されるので、ビット間で“０”から“１”に立ち上がることになる。
【０１２４】
またシリアルデータＳ２１は、元データがヘッドデータＳ１であっても制御信号であっても１クロック目が“１”であるので、データ長が３クロック分のとき（元データがヘッドデータＳ１）は４クロック目が次のデータの１クロック目となり必ず“１”となる一方、データ長が４クロック分（元データが制御信号）のときは４クロック目は“０”となる。
【０１２５】
これにより後段のヘッドデータ生成回路１２１では、シリアルデータＳ２１の立ち上がりエッジを検出することによりヘッド・コマンドデータＳ３１のビットの変化を検出することができる。
【０１２６】
またヘッドデータ生成回路１２１では、シリアルデータＳ２１の立ち上がりエッジを基準として逓倍された１クロック後から２クロックまでの間を抽出することにより当該ビットの“１”又は“０”を検出することができる。
【０１２７】
さらにヘッドデータ生成回路１２１では、シリアルデータＳ２１の立ち上がりエッジを基準として逓倍された３クロック後から４クロックまでの間を抽出することによりヘッド・コマンドデータＳ３１がヘッドデータであるか制御信号であるかを検出することができる。
【０１２８】
一方、ヘッドデータ生成回路１２１は、ＬＶＤＳ入力バッファ５１、ディレイ回路５２、Ｆ／Ｆ回路５３、５４、５５及びＸＮＯＲ回路５６に加えて、リピータバッファ３８、ディレイ回路１５１、Ｆ／Ｆ回路１５２、ＡＮＤ回路１５３及びシフト回路１５４が設けられる。
【０１２９】
ＬＶＤＳ入力バッファ５１は、差動シリアルケーブル４１を介して入力される差動シリアルデータ対Ｓ２１ａ及びＳ２１ｂをシリアルデータＳ４１に変換してディレイ回路５２、Ｆ／Ｆ回路５３の入力端子及びＦ／Ｆ回路５４のクロック端子に出力する。なおシリアルデータＳ４１はシリアルデータＳ２１と同一の信号である。
【０１３０】
ディレイ回路５２は、ミアンダパターン３６により形成され、ＬＶＤＳ入力バッファ５１から入力されるシリアルデータＳ４１を遅延させて遅延シリアルデータＳ４２としてＦ／Ｆ回路５３及び５５のクロック端子に出力する。
【０１３１】
ここでディレイ回路５２は、図１７に示すように、逓倍された逓倍クロック信号Ｓ８の１クロック分の時間ｔ１から２クロック分の時間ｔ３までの間の時間ｔ２だけ遅延するように設定される。
【０１３２】
すなわちディレイ回路５２は、図１８に示すように、シリアルデータＳ２１を時間ｔ２だけ遅延させた第１遅延シリアルデータＳ４２を生成する。
【０１３３】
Ｆ／Ｆ回路５３は、入力されるシリアルデータＳ４１を、クロック端子に入力される第１遅延シリアルデータＳ４２の立ち上がりエッジのタイミングでデータを保持して露光ヘッドデータＳ２３としてシフトレジスタ２２及びシフト回路１５４に出力する。
【０１３４】
すなわちＦ／Ｆ回路５３は、シリアルデータＳ４１に対して時間ｔ２だけ遅延したタイミングで該シリアルデータＳ４１の“１”又は“０”を検出することになるので、シリアルデータＳ４１におけるヘッド・コマンドデータＳ３１を構成するビットの“１”又は“０”に相当するビットのデータを抽出することができる。
【０１３５】
これによりＦ／Ｆ回路５３は、ヘッド・コマンドデータＳ３１に対して時間ｔ２だけ遅延した露光ヘッドデータＳ２３を抽出することができる。
【０１３６】
Ｆ／Ｆ回路５４及び５５は、第１の実施の形態と同様に、シリアルデータＳ２１及び第１遅延シリアルデータＳ４２の立ち上がりエッジのタイミングで“１”及び“０”が反転する立ち上がりエッジ信号Ｓ４３及びＳ４４をＸＮＯＲ回路５６に出力する。
【０１３７】
ＸＮＯＲ回路５６は、立ち上がりエッジ信号Ｓ４３及びＳ４４の排他的論理和をとった後にその信号を反転させることにより擬似クロック信号Ｓ４５を生成してＡＮＤ回路１５３に出力する。
【０１３８】
一方、ディレイ回路１５１は、ミアンダパターン３７により形成され、ディレイ回路５２からリピータバッファ３８を介して入力される第１遅延シリアルデータＳ４２をさらに遅延させて第２遅延シリアルデータＳ４６としてＦ／Ｆ回路１５２のクロック端子に出力する。
【０１３９】
ここでディレイ回路５２、リピータバッファ３８及びディレイ回路１５１は、図１７に示すように、逓倍された逓倍クロック信号Ｓ８の３クロック分の時間ｔ４よりも長く４クロック分の時間ｔ６よりも短い時間ｔ５だけ遅延するように設定される。
【０１４０】
従って、ディレイ回路１５１は、図１８に示すように、シリアルデータＳ２１を時間ｔ５だけ遅延させた第２遅延シリアルデータＳ４６を生成することになる。
【０１４１】
Ｆ／Ｆ回路１５２は、入力されるシリアルデータＳ４１を、クロック端子に入力される第２遅延シリアルデータＳ４６の立ち上がりエッジのタイミングでデータを保持してＤａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７としてＡＮＤ回路１５３及びシフト回路１５４に出力する。
【０１４２】
ここでＤａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７は、図１８に示すように、第２遅延シリアルデータＳ４６の立ち上がりエッジでシリアルデータＳ４１が“１”から“０”に変化したとき、すなわちシリアルデータＳ４１がヘッドデータから制御信号に変化したときに“０”となる。
【０１４３】
そしてＤａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７は、第２遅延シリアルデータＳ４６の立ち上がりエッジでシリアルデータＳ４１が“０”から“１”に変化したとき、すなわちシリアルデータＳ４１が制御信号からヘッドデータに変化した時に“１”となる。
【０１４４】
ＡＮＤ回路１５３は、ＸＮＯＲ回路５６から入力される擬似クロック信号Ｓ４５と、Ｆ／Ｆ回路１５２から入力されるＤａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７の論理積を取ることにより、露光クロック信号Ｓ２４を生成してシフトレジスタ２２に出力する。
【０１４５】
この露光クロック信号Ｓ２４は、シリアルデータＳ４１がヘッドデータである間はクロックとして機能し、シリアルデータＳ４１が制御信号である間は“０”を出力してクロックとして機能しない。
【０１４６】
シフト回路１５４は、Ｆ／Ｆ回路５３から入力される露光ヘッドデータＳ２３から、Ｆ／Ｆ回路１５２から入力されるＤａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７が“０”になっている間のデータである、露光ラッチ信号Ｓ２５、露光ストローブ信号Ｓ２６及び予備信号からなる４ビット分の制御信号を取り出す。
【０１４７】
そしてシフト回路１５４は、露光ラッチ信号Ｓ２５をラッチ回路２３に出力し、露光ストローブ信号Ｓ２６をＡＮＤゲート２４１〜２４ｎに出力する。
【０１４８】
このようにして画像データ転送システム１４０は、逓倍回路４２により逓倍された逓倍クロック信号Ｓ８に同期してパルス幅変換回路４３でヘッドデータＳ１をパルス幅変換し、時間ｔ２においてヘッドデータＳ１のビットが反映されている、ヘッドデータＳ１とクロック信号Ｓ２が合成されたシリアルデータＳ２１を生成する。
【０１４９】
また画像データ転送システム１４０は、ラッチ信号Ｓ３又はストローブ信号Ｓ４が変化した場合、時間ｔ２において制御信号のビットが反映され、かつ時間ｔ５においてヘッドデータと制御信号が異なる値となるように該制御信号をパルス幅変換することによりシリアルデータＳ２１を生成する。
【０１５０】
そして画像データ転送システム１４０は、シリアルデータＳ４１（Ｓ２１）がディレイ回路５２により時間ｔ２だけ遅延された第１遅延シリアルデータＳ４２の立ち上がりエッジでシリアルデータＳ４１を取り出すことにより露光ヘッドデータＳ２３を生成する。
【０１５１】
また画像データ転送システム１４０は、シリアルデータＳ４１がディレイ回路５２、リピータバッファ３８及びディレイ回路１５１により時間ｔ５だけ遅延された第２遅延シリアルデータＳ４６の立ち上がりエッジでシリアルデータＳ４１を取り出すことによりＤａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７を生成する。
【０１５２】
画像データ転送システム１４０は、Ｄａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７を基にシリアルデータＳ４１に割り込まれた制御信号を抽出するとともに、該Ｄａｔａ／Ｃｍｄ−Ｎ信号Ｓ４７を基に制御信号が割り込まれヘッドデータが供給されていない間の露光クロック信号Ｓ２４を停止させる。
【０１５３】
ところで従来の画像形成装置では、画像データ（ヘッドデータ）に制御信号を合成してシリアルデータを生成する際には、多重化規則に従い、画像データと制御信号とをパケットにして送信していた。このため、制御信号に変化がなくても多重化規則に従い、制御信号をパケットにして送信することになる。
【０１５４】
従って従来の画像形成装置では、制御信号の送信数が増えたり、応答性が要求される制御信号を送信する割合が増えるなど、画像データの通信効率を低下させており、クロックが高速な割に画像データのデータ転送量を上げることができなかった。
【０１５５】
これに対して画像形成装置１００は、制御信号（ラッチ信号Ｓ３及びストローブ信号Ｓ４）が変化したタイミングでヘッドデータＳ１に該制御信号を割り込ませて送信することができるので、画像データに対する制御信号の割合が少なくて済む。
【０１５６】
一例として、４９９２ｂｉｔの画像データを転送中に制御信号が４回変化した場合、画像データのデータ量が４９９２ｂｉｔ×３クロック分＝１４９７６に対して制御信号のデータ量は４ｂｉｔ×４クロック分＝１６となるため、制御信号を割り込ませたことによる通信速度の低下は、１６／（１４９７６＋１６）＝０．００１０６７．．．となり、その誤差を０．１％程度に抑えることができる。
【０１５７】
かくして画像形成装置１００は、ヘッドデータＳ１、クロック信号Ｓ２、ラッチ信号Ｓ３及びストローブ信号Ｓ４を合成することで信号線を全体で１本（差動信号の場合は２本）に減らしてデータを制御部１０２から露光部１０５に送信することができるとともに、高速なデータ転送が可能である。また画像形成装置１００は、従来のように露光部側にＰＬＬ回路、ＣＤＲ（Click Data Recovery）回路、発振回路を設ける必要がないため、簡易な構成にすることができる。
【０１５８】
〈３．他の実施の形態〉
〔３−１．他の実施の形態１〕
上述した第１の実施の形態においては、ヘッドデータＳ１を逓倍クロック信号Ｓ８の３クロック分に相当するデータ長となるようにパルス幅変調した場合について述べた。本発明はこれに限らず、逓倍クロック信号Ｓ８の４クロック分以上のデータ長となるようにパルス幅変調すれば、例えば４逓倍された逓倍クロック信号の４クロック分のデータ長となるようにヘッドデータＳ１をパルス幅変調するようにしてもよい。
【０１５９】
このような場合、パルス幅変換部１６は、ヘッドデータＳ１の各ビットを、１クロック目が“１”となり、最終クロック目が“０”となり、その間の値がヘッドデータのビットの値に応じた値となるように変換すればよい。そしてディレイ回路５２は、シリアルデータＳ１１を２クロック以降最終クロック前までに相当する時間だけ遅延させるようにすればよい。
【０１６０】
なお第２の実施の形態においても同様にヘッドデータＳ１を４クロック分以上のデータ長となるようにパルス幅変調してもよい。この場合、制御信号はヘッドデータＳ１よりも１クロック分長いデータ長にパルス幅変換すれば、上述した場合と同様に動作させることができる。
【０１６１】
〔３−２．他の実施の形態２〕
上述した実施の形態においては、受信手段としてＬＶＤＳ入力バッファ５１、遅延回路としてディレイ回路５２、変化点抽出手段としてＦ／Ｆ回路５４、抽出手段としてＦ／Ｆ回路５３、クロック生成手段としてＦ／Ｆ回路５４、５５及びＸＮＯＲ回路５６、駆動手段としてＡＮＤゲート２４及びＦＥＴ２６、転送手段としてシフトレジスタ２２及びラッチ回路２３、パルス幅変換手段としてパルス幅変換回路４３、送信手段としてＬＶＤＳ出力バッファ４４によって画像形成装置が構成されるようにした場合について述べた。本発明はこれに限らず、他の構成でなる受信手段、遅延回路、変化点抽出手段、抽出手段、クロック生成手段、駆動手段、転送手段、パルス幅変換手段及び送信手段により画像形成装置が構成されていてもよい。
【産業上の利用可能性】
【０１６２】
本発明は、プリンタ装置等に広く利用することができる。
【符号の説明】
【０１６３】
１……画像形成装置、２、１０２……制御部、３……感光部、４……帯電部、５、１０５……露光部、６……現像器、７……転写器、８……定着器、１５、１１５……ＬＥＤヘッドＩ／Ｆ、１６、１１６……パルス幅変換部、２１、１２１……ヘッドデータ形成回路、３６、３７……ミアンダパターン、４１……差動シリアルケーブル、４２……逓倍回路、４３、１４２……パルス幅変換回路、５２、１５１……ディレイ回路、１４１……重畳回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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