(57)【要約】【課題】ＳＲＡＭセルを形成する構成素子の立ち上がり遅延時間と立ち下がり遅延時間とを分離して測定できるリング発振器を提供する。【解決手段】リング発振器３は、リング接続される複数の遅延回路を有し、複数の遅延回路の少なくとも１つは、ＳＲＡＭセル１０のレイアウト形状と同一のレイアウト形状を有するレイアウト領域１０ａに形成される遅延素子１２及び１６と、遅延素子１２及び１６と並列に接続されるパス回路２０とを有する。遅延素子１２及び１６は、複数の遅延回路の内の前段の遅延回路から遅延素子の入力端子に入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、複数の遅延回路の内の次段の遅延回路に出力信号を出力する。パス回路２０は、一方の遷移の他方の遷移に応答して、次段の遅延回路に出力信号を出力する。【選択図】図９
2014150353.tif 000002
【特許請求の範囲】
【請求項１】
リング接続される複数の遅延回路を有するリング発振器であって、
前記複数の遅延回路の少なくとも１つは、ＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト領域に形成される遅延素子と、前記遅延素子と並列に接続されるパス回路とを有し、
前記遅延素子は、前記複数の遅延回路の内の前段の遅延回路から前記遅延素子の入力端子に入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、前記複数の遅延回路の内の次段の遅延回路に出力信号を出力し、
前記パス回路は、前記一方の遷移の他方の遷移に応答して、前記次段の遅延回路に出力信号を出力することを特徴とするリング発振器。
【請求項２】
前記遅延素子及び前記パス回路はそれぞれ複数段に亘って直列接続され、前記遅延素子及び前記パス回路は入力された信号の反転信号を出力信号として出力する、請求項１に記載のリング発振器。
【請求項３】
前記遅延素子は、ゲートに入力信号が入力され且つソースが接地されたｎＭＯＳトランジスタ、又はゲートに入力信号が入力され且つソースが電源に接続されたｐＭＯＳトランジスタの何れか一方を含む、請求項１又は２に記載のリング発振器。
【請求項４】
前記ＳＲＡＭセルのレイアウト領域には、第１トランスミッショントランジスタと、第２トランスミッショントランジスタと、前記第２トランスミッショントランジスタのソースにゲートが接続され、電源にソースが接続された第１プルアップトランジスタと、前記第２トランスミッショントランジスタのソースにゲートが接続され、ソースが接地され且つ前記第１トランスミッショントランジスタのソースにドレインが接続された第１プルダウントランジスタと、前記第１プルアップトランジスタのドレインにゲートが接続され、電源にソースが接続され且つ前記第２トランスミッショントランジスタのソースにドレインが接続された第２プルアップトランジスタと、前記第１プルアップトランジスタのドレインにゲートが接続され、ソースが接地され且つ前記第２トランスミッショントランジスタのソースにドレインが接続された第２プルダウントランジスタとが配置され、
前記遅延素子は前記第２プルダウントランジスタを含む、請求項１〜３の何れか一項に記載のリング発振器。
【請求項５】
前記第１プルダウントランジスタのドレインと、前記第１プルアップトランジスタ、前記第２プルアップトランジスタ及び第２プルダウントランジスタそれぞれのドレインとの間の接続が切断されており、
前記切断は、ＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト領域に形成される配線層間を接続するビアを削除することにより実現される、請求項４に記載のリング発振器。
【請求項６】
前記ＳＲＡＭセルのレイアウト領域には、第１トランスミッショントランジスタと、第２トランスミッショントランジスタと、前記第２トランスミッショントランジスタのソースにゲートが接続され、ソースが開放され且つ前記第１トランスミッショントランジスタのソースにドレインが接続された第１プルアップトランジスタと、前記第２トランスミッショントランジスタのソースにゲートが接続され、ソースが接地され且つ前記第１トランスミッショントランジスタのソースにドレインが接続された第１プルダウントランジスタと、前記第１トランスミッショントランジスタのソースにゲートが接続され、電源にソースが接続され且つ前記第２トランスミッショントランジスタのソースにドレインが接続された第２プルアップトランジスタと、前記第１トランスミッショントランジスタのソースにゲートが接続され、ソースが接地され且つ前記第２トランスミッショントランジスタのソースにドレインが接続された第２プルダウントランジスタとが配置され、
前記遅延素子は前記第２プルアップトランジスタを含む、請求項１〜３の何れか一項に記載のリング発振器。
【請求項７】
前記第１プルアップトランジスタのソースと電源との間の接続が切断されており、
前記切断は、ＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト領域に形成される配線層間を接続するビアを削除することにより実現される、請求項６に記載のリング発振器。
【請求項８】
前記遅延素子及び前記パス回路は、前段の遅延素子及び前記パス回路と、後段の遅延素子及び前記パス回路とそれぞれ直接接続される、請求項１〜７の何れか一項に記載のリング発振器。
【請求項９】
前記遅延素子は複数個並列に接続される、請求項１〜８の何れか一項に記載のリング発振器。
【請求項１０】
複数のＳＲＡＭセルを有するＳＲＡＭセルアレイと、
請求項１〜９の何れか一項に記載のリング発振器と、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リング発振器及び半導体装置に関する。
【背景技術】
【０００２】
ＳＲＡＭセルが搭載される半導体装置の製造ばらつきの電気特性への影響を抑制するために、ＳＲＡＭセルの構成素子であるトランジスタのウエルのボディー電位又はワード線の電位を変更するなどして、ＳＲＡＭセルの電気特性を調整することが知られる。ＳＲＡＭセルの電気特性を調整するときに使用されるオン電流及びしきい値電圧などトランジスタの電気特性は、電気プローブ等を使用してアナログ信号として測定することは可能である。しかしながら、このような測定では、アナログ信号を測定することになるので、種々の測定ノイズの影響を受け易く、精度高く測定することは容易ではない。
【０００３】
一方、半導体装置に搭載される種々の素子の速度特性を評価するためにリング発振器を使用することが知られている。リング発振器は、単数又は複数の非反転素子と、奇数個の反転素子とをリング接続することにより形成される。
【０００４】
また、論理回路を形成するロジック部と、アレイ状に配置された複数のＳＲＡＭセルにより形成されるメモリ部とを有する半導体装置が知られている。このような半導体装置では、ロジック部に配置されるトランジスタは、種々の論理素子が同一の配置配線規則に基づいて配置されている。一方、メモリ部に配置されるＳＲＡＭセルは、論理回路を形成するロジック部に使用されるトランジスタと異なる配置配線規則で配置されることが多い。ＳＲＡＭセルは、一般に６トランジスタ構成が採用されるので、配置配線面積が大きくなることを防止するために、可能な限り配置間隔が狭められた配置配線規則が採用されるためである。
【０００５】
ロジック部と異なる配置配線規則により配置されるＳＲＡＭセルの速度を評価するために、複数のＳＲＡＭセルをリング接続して形成されるリング発振器を使用することが知られている。例えば、一対のトランスミッショントランジスタのゲート及びドレインを相互接続した複数のＳＲＡＭセルをリング接続することによって形成されるリング発振器を使用される。ここでは、ＳＲＡＭセル内部のインバータ素子の出力端子と、ＳＲＡＭセルのトランスミッショントランジスタのドレインとが接続されることにより反転信号を出力する遅延回路がリング接続されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−７３２８２号公報
【特許文献２】特公平４−３０７６４号公報
【特許文献３】特開平１０−２４２８０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、インバータ素子の出力端子とトランスミッショントランジスタのドレインをリング接続して形成されるリング発振器では、ＳＲＡＭセルの構成素子の立ち上がり遅延時間と立ち下がり遅延時間とをそれぞれ別個に測定されないという問題があった。すなわち、このようなリング発振器では、ＳＲＡＭセルの構成素子の立ち上がり遅延時間と立ち下がり遅延時間とを同時に測定しているので、立ち上がり遅延時間と立ち下がり遅延時間をそれぞれ分離して測定されないという問題があった。
【０００８】
そこで、本発明は、ＳＲＡＭセルを形成する構成素子の立ち上がり遅延時間と立ち下がり遅延時間とを分離して測定できるリング発振器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、リング発振器は、リング接続される複数の遅延回路を有する。複数の遅延回路の少なくとも１つは、ＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト領域に形成される遅延素子と、遅延素子と並列に接続されるパス回路とを有する。遅延素子は、複数の遅延回路の内の前段の遅延回路から遅延素子の入力端子に入力される信号の立ち上がり遷移又は立ち下がり遷移の何れか一方に応答して、複数の遅延回路の内の次段の遅延回路に出力信号を出力する。パス回路は、一方の遷移の他方の遷移に応答して、次段の遅延回路に出力信号を出力する。
【発明の効果】
【００１０】
一実施形態では、リング発振器は、一方の遷移の他方の遷移に応答して、次段の遅延回路に出力信号を出力するパス回路を有する。このため、リング発振器を使用して、ＳＲＡＭセルを形成する構成素子の立ち上がり遅延時間と立ち下がり遅延時間をそれぞれ分離して測定できる。
【図面の簡単な説明】
【００１１】
【図１】関連するリング発振器の回路ブロック図である。
【図２】図１に示すリング発振器のタイミングチャートを示す図である。
【図３】リング発振器の一例の回路ブロック図である。
【図４】図３に示すリング発振器の動作を示す図である。
【図５】図３に示すリング発振器の動作を示す図である。
【図６】リング発振器の他の例の回路ブロック図である。
【図７】図６に示すリング発振器の動作を示す図である。
【図８】図６に示すリング発振器の動作を示す図である。
【図９】リング発振器の他の例の回路ブロック図である。
【図１０】（ａ）は図１に示すリング発振器の変形の動作を示す図であり、（ｂ）は図９に示すリング発振器の動作を示す図である。
【図１１】（ａ）はＳＲＡＭセルの一例のレイアウト図であり、（ｂ）は図９に示すセルのレイアウト図であり、（ｃ）は図１３に示すセルのレイアウト図である。
【図１２】図９に示すリング発振器のシミュレーション波形を示す図である。
【図１３】リング発振器の他の例の回路ブロック図である。
【図１４】（ａ）は図１に示すリング発振器の変形の動作を示す図であり、（ｂ）は図１３に示すリング発振器の動作を示す図である。
【図１５】図１３に示すリング発振器のシミュレーション波形を示す図である。
【図１６】リング発振器の他の例の回路ブロック図である。
【図１７】図１６に示すリング発振器のシミュレーション波形を示す図である。
【図１８】リング発振器の他の例の回路ブロック図である。
【図１９】（ａ）はＳＲＡＭセルの一例のレイアウト図であり、（ｂ）は図１８に示す一方のセルのレイアウト図であり、（ｃ）は図１８に示す他方のセルのレイアウト図である。
【図２０】図１８に示すリング発振器のシミュレーション波形を示す図である。
【図２１】複数のリング発振器が搭載される半導体装置の一例を示す図である。
【発明を実施するための形態】
【００１２】
まず、図１及び２を参照して、本発明に関連するリング発振器について説明する。
【００１３】
図１は、本発明に関連するリング発振器９を示す図である。
【００１４】
リング発振器９は、半導体装置１１１上に形成され、一部の構成素子がリング発振器９に接続される複数のＳＲＡＭセル１０と、複数のプルアップ素子２０と、ＮＡＮＤ素子３０と、複数のインバータ素子３１及び３２と、制御部４０とを有する。
【００１５】
ＳＲＡＭセル１０は、６トランジスタ構成のＳＲＡＭセルである。ＳＲＡＭセル１０は、第１トランスミッショントランジスタ１１と、第２トランスミッショントランジスタ１２とを有する。ＳＲＡＭセル１０は、第１プルアップトランジスタ１３及び第１プルダウントランジスタ１４と、第２プルアップトランジスタ１５及び第２プルダウントランジスタ１６とを更に有する。
【００１６】
第１トランスミッショントランジスタ１１及び第２トランスミッショントランジスタ１２はそれぞれ、ｎＭＯＳトランジスタである。
【００１７】
第１トランスミッショントランジスタ１１のゲートは、ＶＳＳに接続され、第１トランスミッショントランジスタ１１は、常時オフ状態になる。第１トランスミッショントランジスタ１１のソースは、インバータ素子３１の出力端子に接続される。第１トランスミッショントランジスタ１１のドレインは、開放状態にされる。
【００１８】
第２トランスミッショントランジスタ１２のゲートは、ワード線に接続される。第２トランスミッショントランジスタ１２のドレインは、プルアップ素子２０のドレイン及びインバータ素子３２の入力端子に接続される。
【００１９】
第１トランスミッショントランジスタ１１及び第２トランスミッショントランジスタ１２では、双方向に電流が流れるため、ソース及びドレインを一義的に決定されない。そこで、本明細書では、第１トランスミッショントランジスタ１１及び第２トランスミッショントランジスタ１２のＳＲＡＭセル１０の構成素子と接続される端子をソースと称する。すなわち、第１プルアップトランジスタ１３及び第２プルアップトランジスタ１５並びに第１プルダウントランジスタ１４及び第２プルダウントランジスタ１６に接続される端子をソースと称する。一方、本明細書では、第１トランスミッショントランジスタ１１及び第２トランスミッショントランジスタ１２のＳＲＡＭセル１０の外部素子とビット線を解して接続される端子をドレインと称する。リング発振器９では、第１トランスミッショントランジスタ１１のドレインは配線Ｗを介して第１プルアップトランジスタ１３及び第１プルダウントランジスタ１４のドレインに接続される。さらに、配線Ｗには第２プルアップトランジスタ１５及び第２プルダウントランジスタ１６のゲートに接続される。
【００２０】
第１プルアップトランジスタ１３及び第２プルアップトランジスタ１５はそれぞれ、ｐＭＯＳトランジスタである。第１プルアップトランジスタ１３及び第２プルアップトランジスタ１５のソースはそれぞれ、ＶＤＤに接続される。
【００２１】
第１プルダウントランジスタ１４及び第２プルダウントランジスタ１６はそれぞれ、ｎＭＯＳトランジスタである。第１プルダウントランジスタ１４及び第２プルダウントランジスタ１６のソースはそれぞれ、ＶＳＳに接続される。
【００２２】
ＳＲＡＭセルを形成する上述の６つのトランジスタは、複数のプルアップ素子２０、複数のＮＡＮＤ素子３０、複数のインバータ素子３１及び３２等の論理回路素子よりも狭い配置配線規則に従って、半導体装置１０１上に配置配線されている。すなわち、ＳＲＡＭセルが形成されるレイアウト領域は、論理回路素子が形成される領域とは異なる配置配線規則で形成されている。
【００２３】
プルアップ素子２０は、ｐＭＯＳトランジスタを有する。プルアップ素子２０を形成するｐＭＯＳトランジスタは、動作速度が第１トランスミッショントランジスタ１１の動作速度の１０倍になるように配置される。
【００２４】
プルアップ素子２０のゲートはインバータ素子３１の出力端子に配線Ｗを介して接続され、プルアップ素子２０のソースはＶＤＤに接続される。プルアップ素子２０のドレインは、第２トランスミッショントランジスタ１２のドレインと、インバータ素子３２の入力端子とに接続される。
【００２５】
プルアップ素子２０は、並列に接続されるＳＲＡＭセル１０の第２トランスミッショントランジスタ１２のドレインの信号の信号レベルをＬレベル（低電位電源電圧,例えばＶＳＳ）からＨレベル(高電位電源電圧,例えばＶＤＤ)に立ち上がり遷移させる機能を有する。第１トランスミッショントランジスタ１１のソース、及びインバータ素子３１の出力端子の信号レベルが立ち下がり遷移すると、プルアップ素子２０はＨレベル信号を第１トランスミッショントランジスタ１１のソースに供給する。一方、インバータ素子３１の出力端子の信号レベルが立ち上がり遷移すると、プルアップ素子２０はオフ状態となり、プルアップ素子２０のドレインは、ハイインピーダンス状態になる。プルアップ素子２０は、複数のＳＲＡＭセル１０にそれぞれ並列接続され、インバータ素子３２に立ち上がり信号を出力する補償パス回路として機能する。すなわち、インバータ素子３１が立ち上がり信号を出力する場合には、信号は、ＳＲＡＭセル１０を介してインバータ素子３２に伝播する。一方、インバータ素子３１が立ち下がり信号を出力する場合には、信号は、プルアップ素子２０とを介してインバータ素子３２に伝播する。
【００２６】
ＮＡＮＤ素子３０の第１入力端子は制御部４０に接続され、ＮＡＮＤ素子３０の第２入力端子は最終段のインバータ素子３２の出力端子に接続される。ＮＡＮＤ素子３０の出力端子は初段のインバータ素子３１の入力端子に接続される。
【００２７】
ＮＡＮＤ素子３０の第１入力端子にＨレベル信号が入力されると、リング発振器９は発振状態になり、ＮＡＮＤ素子３０の第１入力端子にＬレベル信号が入力されると、リング発振器９は発振停止状態になる。
【００２８】
ＮＡＮＤ素子３０の第１入力端子にＨレベル信号が入力されているときに、第２入力端子にＬレベル信号が入力されると、ＮＡＮＤ素子３０の出力端子は、Ｈレベル信号を出力する。一方、ＮＡＮＤ素子３０の第１入力端子にＨレベル信号が入力されているときに、第２入力端子にＨレベル信号が入力されると、ＮＡＮＤ素子３０の出力端子は、Ｌレベル信号を出力する。リング発振器９では、ＮＡＮＤ素子３０の出力端子と第２入力端子とがリング接続されているので、第１入力端子にＨレベル信号が入力されるときに、リング発振器９は、接続される素子の遅延速度に応じた周期で発振する。
【００２９】
インバータ素子３１及び３２は、インバータ素子３１及び３２の間に接続されるＳＲＡＭセル１０及びプルアップ素子２０を介して直列接続される。インバータ素子３１及び３２は、複数のＳＲＡＭセル１０ごとにそれぞれ、直列接続される。
【００３０】
初段のインバータ素子３１の入力端子は、ＮＡＮＤ素子３０の出力端子に接続される。初段のインバータ素子３２の出力端子は、２段目のインバータ素子３１の入力端子に接続される。以降、前段のインバータ素子３２の出力端子は、次段のインバータ素子３１の入力端子に接続される。そして、最終段のインバータ素子３２の出力端子は、ＮＡＮＤ素子３０の一方の入力端子に接続される。
【００３１】
制御部４０は、複数の論理素子を有し、半導体装置１０１の外部から入力される指令信号に基づいて、リング発振器９を発振状態にする。制御部４０は、指令信号を受信すると、ワード線にＨレベル信号を供給し、次いでＮＡＮＤ素子の第１入力端子にＨレベル信号を供給する。
【００３２】
次に、発振状態のときのリング発振器９の構成素子の動作について説明する。
【００３３】
図２は、リング発振器９のタイミングチャートである。
【００３４】
波形〔ＥＮＡＢＬＥ〕は、ＮＡＮＤ素子３０の第１入力端子に入力されるイネーブル信号の波形である。波形〔ＥＮＡＢＬＥ〕がＨレベルのとき、リング発振器９は発振状態になる。波形〔ＷＬ〕は、第１トランスミッショントランジスタ１１のゲートに入力されるワード線信号の波形である。波形〔ＷＬ〕がＨレベルのとき、第２トランスミッショントランジスタ１２はアサートされる。
【００３５】
波形〔Ａ〕は、ＮＡＮＤ素子３０の出力信号の波形である。波形〔Ｂ〕は、インバータ素子３１の出力信号の波形である。波形〔Ｂ〕で示される波形を有する信号は、第１トランスミッショントランジスタ１１のソース及びプルアップ素子２０のゲートにそれぞれ配線Ｗを介して入力される。
【００３６】
波形〔Ｃ〕は、第２トランスミッショントランジスタ１２のソースの信号の波形である。波形〔Ｄ〕は、第２トランスミッショントランジスタ１２のドレイン、及びプルアップ素子２０のドレインの信号の波形である。波形〔Ｅ〕は、インバータ素子３２の出力信号の波形である。波形〔Ｅ〕で示される波形を有する信号は、次段のインバータ素子３１の入力端子に入力される。
【００３７】
波形〔ＯＵＴ〕は、最終段のインバータ素子３２の出力信号の波形である。波形〔ＯＵＴ〕で示される波形を有する信号は、ＮＡＮＤ素子の第２入力端子に入力される。
【００３８】
波形〔ＷＬ〕に示すように、制御部４０は、指令信号を受信すると、ワード線にＨレベル信号を供給する。ワード線にＨレベル信号が供給されることにより、第２トランスミッショントランジスタ１２はアサートされる。
【００３９】
次いで、波形〔ＥＮＡＢＬＥ〕に示すように、リング発振器９は、ＮＡＮＤ素子３０の第１入力端子に制御部４０からＮＡＮＤ素子３０の第１入力端子にＨレベル信号が供給されることにより、発振状態になる。
【００４０】
次いで、波形〔Ａ〕に示すように、第１入力端子にＨレベル信号が入力されてから時間Ｔf30経過後に、ＮＡＮＤ素子３０は、Ｌレベル信号をインバータ素子３１の入力端子に出力する。時間Ｔf30は、ＮＡＮＤ素子３０の立ち下がり遅延時間である。
【００４１】
次いで、波形〔Ｂ〕に示すように、入力端子にＬレベル信号が入力されてから時間Ｔr31経過後に、インバータ素子３１は、Ｈレベル信号を第２プルダウントランジスタ１６のゲート、及びプルアップ素子２０のゲート等に出力する。時間Ｔr31は、インバータ素子３１の立ち上がり遅延時間である。
【００４２】
次いで、波形〔Ｃ〕に示すように、入力端子にＨレベル信号が入力されてから時間Ｔf16経過後に、第２プルダウントランジスタ１６のドレインの信号は、Ｌレベル信号になる。時間Ｔf16は、第２プルダウントランジスタ１６のドレインの信号が立ち下がり遷移するときの遅延時間である。第２プルダウントランジスタ１６のドレインの信号は、第２トランスミッショントランジスタ１２のソースの信号と等価である。
【００４３】
次いで、波形〔Ｄ〕に示すように、第２トランスミッショントランジスタ１２のソースの信号がＬレベルになってから時間Ｔf12経過後に、第２トランスミッショントランジスタ１２のドレインの信号は、Ｌレベル信号になる。時間Ｔf12は、第２トランスミッショントランジスタ１２の立ち下がり遅延時間である。第２トランスミッショントランジスタ１２のドレインの信号は、インバータ素子３２の入力端子の信号と等価である。
【００４４】
次いで、波形〔Ｅ〕に示すように、入力端子にＬレベル信号が入力されてから時間Ｔr32経過後に、インバータ素子３２は、Ｈレベル信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr32は、インバータ素子３２の立ち下がり遅延時間である。
【００４５】
以降、信号の遷移は、最終段のインバータ素子３２まで順に伝播する。そして、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３２がＬレベルをＮＡＮＤ素子３０の第２入力端子に出力する。
【００４６】
次いで、波形〔Ａ〕に示すように、第２入力端子にＨレベル信号が入力されてから時間Ｔr30経過後に、ＮＡＮＤ素子３０は、Ｈレベル信号をインバータ素子３１の入力端子に出力する。時間Ｔr30は、ＮＡＮＤ素子３０の立ち上がり遅延時間である。
【００４７】
次いで、波形〔Ｂ〕に示すように、入力端子にＨレベル信号が入力されてから時間Ｔf31経過後に、インバータ素子３１は、Ｌレベル信号を第２プルダウントランジスタ１６のゲート、及びプルアップ素子２０のゲート等に出力する。時間Ｔf31は、インバータ素子３１の立ち下がり遅延時間である。
【００４８】
次いで、波形〔Ｄ〕に示すように、ゲートにＬレベル信号が入力されてから時間Ｔr20経過後に、プルアップ素子２０はオン状態になり、プルアップ素子２０のソースは、Ｈレベルになる。時間Ｔr20は、プルアップ素子２０の立ち上がり遅延時間である。
【００４９】
プルアップ素子２０のソースがＨレベルになると、第２トランスミッショントランジスタ１２のドレイン及びインバータ素子３２の入力端子はＨレベルになる。
【００５０】
次いで、波形〔Ｅ〕に示すように、入力端子にＬレベル信号が入力されてから時間Ｔr32経過後に、インバータ素子３２は、Ｈレベル信号を２段目のインバータ素子３１の入力端子に出力する。時間Ｔr32は、インバータ素子３２の立ち上がり遅延時間である。
【００５１】
そして、最終段のインバータ素子３２まで伝播して、波形〔ＯＵＴ〕に示すように、最終段のインバータ素子３２がＨレベルをＮＡＮＤ素子３０の第２入力端子に出力する。時間Ｔc2は、リング発振器９の発振周期である。
【００５２】
以上、発振状態のときのリング発振器９の構成素子の動作について説明した。
【００５３】
リング発振器９では、並列接続されるＳＲＡＭ１０とプルアップ素子２０との間にインバータ素子３１及び３２が挿入されるので、リング発振器９の発振周期にはインバータ素子３１及び３２の遅延値が含まれてしまう。このため、リング発振器９を使用して第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６の遅延値を評価するために、インバータ素子３１及び３２の遅延値を測定するためのリング発振器が別途用意されることになる。
【００５４】
また、第２プルダウントランジスタ１６のドレインは、第２トランスミッショントランジスタ１２を介して、インバータ素子３２の入力端子が接続されている。上述のように、ＳＲＡＭセル１０の内部素子と、インバータ素子３２とは異なる配置配線規則に基づいて配置される。このため、リング発振器９では、配線Ｗに印加される信号が立ち上がり遷移を開始するとき、第２プルダウントランジスタ１６はインバータ素子３２を負荷として駆動することになり、異なる配置配線規則に基づいて配置される素子の影響を受けることになる。
【００５５】
このように、リング発振器９は、インバータ素子３１及び３２を含むことに起因する問題があった。以下、図３〜２１を参照して、実施形態に係るリング発振器について説明する。
【００５６】
まず、図３〜５を参照して、リング発振器の一例について説明する。
【００５７】
図３は、リング発振器１を示す図である。
【００５８】
リング発振器１は、インバータ素子３１及び３２を有しないことが図１及び２を参照して説明したリング発振器９と相違する。また、リング発振器１は、偶数段のＳＲＡＭセル１０及びプルアップ素子２０をそれぞれ含む。
【００５９】
図４は、リング発振器１の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち上がり遷移したときの信号の流れを示す図である。図４において、太線がリング発振器１の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち上がり遷移するときの信号の流れである。
【００６０】
リング発振器１の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち上がり遷移するとき、奇数段では、ＳＲＡＭセル１０内部の第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６が遅延素子として機能する。また、偶数段では、プルアップ素子２０が遅延素子として機能する。リング発振器１の最終段のプルアップ素子２０から出力された立ち上がり信号は、ＮＡＮＤ素子３０素子を介して初段のＳＲＡＭセル１０に接続される配線Ｗに立ち下がり信号を出力する。
【００６１】
図５は、リング発振器１の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち下がり遷移したときの信号の流れを示す図である。図５において、太線がリング発振器１の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち下がり遷移するときの信号の流れである。
【００６２】
リング発振器１の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち下がり遷移するとき、奇数段では、プルアップ素子２０が遅延素子として機能する。また、偶数段では、ＳＲＡＭセル１０内部の第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６が遅延素子として機能する。リング発振器１のＳＲＡＭセル１０内部の第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６から出力された立ち下がり信号は、ＮＡＮＤ素子３０素子を介して初段のＳＲＡＭセル１０に接続される配線Ｗに立ち上がり信号を出力する。
【００６３】
リング発振器１はインバータ素子を含んでいないので、リング発振器１の発振周期は、第２プルダウントランジスタ１６の立ち下がり遅延値と、プルアップ素子２０の立ち上がり遅延値とにほぼ依存することになる。したがって、プルアップ素子２０の駆動能力を、第２プルダウントランジスタ１６の駆動能力よりも非常に大きくするように配置することにより、リング発振器１の発振周期は、第２プルダウントランジスタ１６の立ち下がり遅延値にほぼ依存することになる。
【００６４】
また、リング発振器１では、第２トランスミッショントランジスタ１２のドレインに、次段のＳＲＡＭセル１０の第１プルアップトランジスタ１３のドレインが接続されている。配線Ｗに印加される信号が立ち下がり遷移を開始するとき、第２プルダウントランジスタ１６と、次段のＳＲＡＭセル１０の第１プルアップトランジスタ１３とは同時にオンしている。このため、第２プルダウントランジスタ１６と、次段のＳＲＡＭセル１０の第１プルアップトランジスタ１３とは互いに引き合う形になり、配線Ｗに印加される信号が立ち下がり遷移するときの遅延値が大きくなる。例えば、ｎＭＯＳトランジスタの製造条件がスロー条件であり、ｐＭＯＳトランジスタの製造条件がファスト条件である場合、遅延素子である第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６の立ち下がり遅延値が大きくなる。
【００６５】
次に、図６〜８を参照して、リング発振器の他の例について説明する。
【００６６】
図６は、リング発振器２を示す図である。
【００６７】
リング発振器２は、プルアップ素子２０の代わりにプルダウン素子２１を含むことが図３〜５を参照して説明したリング発振器１と相違する。また、リング発振器２は、第２トランスミッショントランジスタ１２のソースとドレインとの間が短絡されていることが図３〜５を参照して説明したリング発振器１と更に相違する。
【００６８】
図７は、リング発振器２の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち下がり遷移したときの信号の流れを示す図である。図７において、太線がリング発振器２の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち下がり遷移するときの信号の流れである。
【００６９】
リング発振器２の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち下がり遷移するとき、奇数段では、ＳＲＡＭセル１０内部の第２プルアップトランジスタ１５が遅延素子として機能する。また、偶数段では、プルダウン素子２１が遅延素子として機能する。リング発振器２の最終段のプルダウン素子２１から出力された立ち下がり信号は、ＮＡＮＤ素子３０素子を介して初段のＳＲＡＭセル１０に接続される配線Ｗに立ち上がり信号を出力する。
【００７０】
図８は、リング発振器２の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち上がり遷移したときの信号の流れを示す図である。図８において、太線がリング発振器２の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち上がり遷移するときの信号の流れである。
【００７１】
リング発振器２の初段のＳＲＡＭセル１０に接続される配線Ｗに印加される信号が立ち上がり遷移するとき、奇数段では、プルダウン素子２１が遅延素子として機能する。また、偶数段では、ＳＲＡＭセル１０内部の第２プルアップトランジスタ１５が遅延素子として機能する。リング発振器２のＳＲＡＭセル１０内部の第２プルアップトランジスタ１５から出力された立ち上がり信号は、ＮＡＮＤ素子３０素子を介して初段のＳＲＡＭセル１０に接続される配線Ｗに立ち下がり信号を出力する。
【００７２】
リング発振器２はインバータ素子を含んでいないので、リング発振器２の発振周期は、第２プルアップトランジスタ１５の立ち上がり遅延値と、プルダウン素子２１の立ち下がり遅延値とにほぼ依存することになる。したがって、プルダウン素子２１の駆動能力を、第２プルアップトランジスタ１５の駆動能力よりも非常に大きくするように配置することにより、リング発振器１の発振周期は、第２プルアップトランジスタ１５の立ち上がり遅延値にほぼ依存することになる。
【００７３】
また、リング発振器２では、第２トランスミッショントランジスタ１２のドレインに、次段のＳＲＡＭセル１０の第１プルダウントランジスタ１４のドレインが接続されている。配線Ｗに印加される信号が立ち上がり遷移を開始するとき、第２プルアップトランジスタ１５と、次段のＳＲＡＭセル１０の第１プルダウントランジスタ１４とは同時にオンしている。このため、第２プルアップトランジスタ１５と、次段のＳＲＡＭセル１０の第１プルダウントランジスタ１４とが互いに引き合う形になり、配線Ｗに印加される信号が立ち上がり遷移するときの遅延値が大きくなる。
【００７４】
次に、図９〜１２を参照して、リング発振器の他の例について説明する。
【００７５】
図９は、リング発振器３を示す図である。
【００７６】
リング発振器３は、遅延素子として機能する奇数段の第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６と、奇数段のプルアップ素子２０と、制御部４０と、発振制御部５０とを有する。
【００７７】
リング発振器３では、ＳＲＡＭセル１０の代わりに、ＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト領域に形成される第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６が配置される。第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６を含むセル１０ａは、ＳＲＡＭセル１０と同一のレイアウト領域に形成される。しかしながら、セル１０ａでは、第１プルダウントランジスタ１４のドレインは、第１プルアップトランジスタ１３のドレイン、第２プルアップトランジスタ１５及び第２プルダウントランジスタ１６が接続される配線Ｗに結線されていない。すなわち、半導体素子１０２に搭載されるセル１０ａは、第１プルダウントランジスタ１４のドレインが配線Ｗに接続されていないことが、先に説明されたＳＲＡＭセル１０と相違する。
【００７８】
リング発振器３は、ＮＡＮＤ素子３０の代わりに発振制御部５０が配置されることが、図３〜５を参照して説明されたリング発振器１と更に相違する。発振制御部５０は、トランスミッション部５１と、インバータ素子５２と、プルダウントランジスタ５３とを有する。発振制御部５０は、イネーブル信号ＥＮＡＢＬＥがＨレベル信号のときトランスミッション部５１が開して出力端子ＯＵＴと配線Ｗとが導通状態になり、イネーブル信号ＥＮＡＢＬＥがＬレベル信号のとき配線ＷにＬレベル信号を印加する。
【００７９】
また、リング発振器３は、遅延素子である第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６が複数個並列に接続されていることが、先に説明されたリング発振器１と更に相違する。縦方向に配置された複数のセル１０ａの第２トランスミッショントランジスタ１２のドレインが互いに結線され、且つ第２プルダウントランジスタ１６のゲートが互いに結線されている。これにより、遅延素子である第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６が複数個並列に接続される。
【００８０】
図１０（ａ）は図１に示すリング発振器１の変形回路であるリング発振器９の動作を示す図であり、図１０（ｂ）は図９に示すリング発振器３の動作を示す図である。
【００８１】
リング発振器９では、インバータ素子３２の出力とＳＲＡＭセル１０とを接続する配線Ｗに第１プルダウントランジスタ１４が接続されている。このため、インバータ素子３２に入力される信号が立ち下がり遷移し、配線Ｗに印加される信号が立ち上がり遷移を開始するとき、インバータ素子３２のｐＭＯＳトランジスタと第１プルダウントランジスタ１４とが同時にオンする。これにより、インバータ素子３２のｐＭＯＳトランジスタと第１プルダウントランジスタ１４とが互いに引き合う形になり、インバータ素子３２が立ち上がり遷移するときの遅延値が大きくなる。特に、ｐＭＯＳトランジスタの製造条件がスロー条件であり、ｎＭＯＳトランジスタがファスト条件であるときに、インバータ素子３２が立ち上がり遷移するときの遅延値が大きくなる。また、ｐＭＯＳトランジスタの製造条件がファスト条件であり、ｎＭＯＳトランジスタがスロー条件であるときに、インバータ素子３２が立ち上がり遷移するときの遅延値が比較的小さくなる。
【００８２】
一方、リング発振器３では、プルアップ素子２０のドレインと第２プルダウントランジスタ１６とを接続する配線Ｗには第１プルダウントランジスタ１４が接続されていない。プルアップ素子２０のゲートに入力される信号が立ち下がり遷移し、配線Ｗに印加される信号が立ち上がり遷移を開始するとき、第１プルダウントランジスタ１４の影響を受けることがなく、プルアップ素子２０は立ち上がり遅延値を小さくことができる。
【００８３】
リング発振器３では、プルアップ素子２０の立ち上がり遅延値が小さくなり、且つ第２プルダウントランジスタ１６及び第２トランスミッショントランジスタ１２の遅延値が大きくなる。このため、リング発振器３の発振周期における第２プルダウントランジスタ１６及び第２トランスミッショントランジスタ１２の遅延値が占める割合を大きくすることができる。
【００８４】
リング発振器３では、ｐＭＯＳトランジスタの製造条件がスロー条件であり、ｎＭＯＳトランジスタがファスト条件であるときでも、トランジスタ特性を発振周波数に十分に反映できる。また、リング発振器３では、ｐＭＯＳトランジスタの製造条件がファスト条件であり、ｎＭＯＳトランジスタがスロー条件であるときでも、トランジスタ特性を発振周波数に十分に反映できる。
【００８５】
また、リング発振器３は、ＮＡＮＤ素子３０並びにインバータ素子３１及び３２を含まない。このため、リング発振器３の発振周期には第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６の遅延値と、遅延値が小さいプルアップ素子２０の遅延値とに依存することになる。リング発振器３の発振周期は、第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６が支配的になるので、ＳＲＡＭセルの遅延特性の評価をより高い精度で実行できる。
【００８６】
また、リング発振器３は、ＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト領域に形成される第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６が複数個並列に接続されている。リング発振器３は、複数個並列に接続された第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６を有するので、評価されるトランジスタの数を多くすることができる。評価されるトランジスタの数を多くすることにより、リング発振器３の周期は、第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６を形成するトランジスタそれぞれの特性のばらつきに依存しなくなる。したがって、リング発振器３の周期は、個々のトランジスタの特性のばらつきに大きく依存せず、リング発振器３が形成されるウェハの製造条件をより的確に評価することができる。
【００８７】
図１１（ａ）はリング発振器１に搭載されるＳＲＡＭセル１０のレイアウト図であり、図１１（ｂ）はリング発振器３に搭載されるセル１０ａのレイアウト図である。
【００８８】
ＳＲＡＭセル１０は、ウェルＷ１〜Ｗ４と、ポリシリコンＰ１〜Ｐ４と、ビアＶ１１〜Ｖ１４、Ｖ２１、Ｖ２２、Ｖ３１、Ｖ３２、Ｖ４１〜Ｖ４４と有する。一方、セル１０ａはビアＶ１３を有しないことがＳＲＡＭセル１０と相違する。
【００８９】
ＳＲＡＭセル１０とセル１０ａとの相違点はビアＶ１３を有するか否かだけなので、セル１０ａはＳＲＡＭセル１０から容易に形成することができる。また、セル１０ａのレイアウト構造は、ビアＶ１３を除きＳＲＡＭセル１０のレイアウト構造と同一であるので、セル１０ａを形成するトランジスタの遅延特性は、ＳＲＡＭセル１０の遅延特性とほぼ等しくなる。
【００９０】
図１２は、リング発振器３のシミュレーション波形を示す図である。図１２（ａ）はイネーブル信号ＥＮＡＢＬＥの波形であり、図１２（ｂ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がティピカル条件である場合の出力信号ＯＵＴの波形である。図１２（ｃ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。図１２（ｄ）はｎＭＯＳトランジスタの製造条件がファスト条件であり、ｐＭＯＳトランジスタの製造条件がスロー条件である場合の出力信号ＯＵＴの波形である。図１２（ｅ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がスロー条件である場合の出力信号ＯＵＴの波形ある。図１２（ｆ）はｎＭＯＳトランジスタの製造条件がスロー条件であり、ｐＭＯＳトランジスタの製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。
【００９１】
図１２に示すように、リング発振器３はトランジスタの製造条件に応じた周期で発振しており、リング発振器３の発振周期を解析することにより、トランジスタの製造条件によるＳＲＡＭセルの遅延特性を精度よく評価することができる。第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６の遅延値を評価することにより、ＳＲＡＭセルの書き込み動作の遅延特性を評価することができる。
【００９２】
次に、図１３〜１５を参照して、リング発振器の他の例について説明する。
【００９３】
図１３は、リング発振器４を示す図である。
【００９４】
リング発振器４は、遅延素子として機能する素子が第２トランスミッショントランジスタ１２及び第２プルダウントランジスタ１６ではなく、第２プルアップトランジスタ１５であることが、先に説明したリング発振器３と相違する。リング発振器４は、プルアップ素子２０の代わりにプルダウン素子２１が配置されることが、先に説明したリング発振器３と更に相違する。
【００９５】
リング発振器４の遅延素子として機能する第２プルアップトランジスタ１５を含むセル１０ｂは、ＳＲＡＭセル１０と同一のレイアウト領域に形成される。しかしながら、セル１０ｂでは、第１プルアップトランジスタ１３のソースは、電源電圧に接続されておらず、開放されている。また、セル１０ｂでは、第２トランスミッショントランジスタ１２のソースとドレインとの間が短絡されている。
【００９６】
図１４（ａ）は図１に示すリング発振器９の変形回路であるリング発振器９´の動作を示す図であり、図１４（ｂ）は図７に示すリング発振器４の動作を示す図である。
【００９７】
リング発振器９´はプルアップ素子２０の代わりにプルダウン素子２１が配置されることが、リング発振器９と相違する。リング発振器９´では、インバータ素子３１の出力とＳＲＡＭセル１０とを接続する配線Ｗに第１プルアップトランジスタ１３が接続されている。このため、インバータ素子３１に入力される信号が立ち上がり遷移し、配線Ｗに印加される信号が立ち下がり遷移を開始するとき、インバータ素子３１のｎＭＯＳトランジスタと第１プルアップトランジスタ１３とが同時にオンする。これにより、インバータ素子３１のｎＭＯＳトランジスタと第１プルアップトランジスタ１３とが互いに引き合う形になり、インバータ素子３１が立ち下がり遷移するときの遅延値が大きくなる。特に、ｎＭＯＳトランジスタの製造条件がスロー条件であり、ｐＭＯＳトランジスタがファスト条件であるときに、インバータ素子３１が立ち下がり遷移するときの遅延値が大きくなる。また、ｎＭＯＳトランジスタの製造条件がファスト条件であり、ｐＭＯＳトランジスタがスロー条件であるときに、インバータ素子３１が立ち下がり遷移するときの遅延値が比較的小さくなる。
【００９８】
一方、リング発振器４では、プルダウン素子２１のドレインと第２プルアップトランジスタ１５とを接続する配線Ｗに接続される第１プルアップトランジスタ１３のソースは開放されている。プルダウン素子２１のゲートに入力される信号が立ち上がり遷移し、配線Ｗに印加される信号が立ち下がり遷移を開始するとき、第１プルアップトランジスタ１３の影響を受けることがなく、プルダウン素子２１は立ち下がり遅延値を小さくことができる。
【００９９】
リング発振器４では、プルダウン素子２１の立ち下がり遅延値が小さくなり、且つ第２プルアップトランジスタ１５の遅延値が大きくなる。このため、リング発振器４の発振周期における第２プルアップトランジスタ１５の遅延値が占める割合を大きくすることができる。
【０１００】
リング発振器４では、ｎＭＯＳトランジスタの製造条件がスロー条件であり、ｐＭＯＳトランジスタがファスト条件であるときでも、トランジスタ特性が発振周波数に十分に反映できる。また、リング発振器４では、ｎＭＯＳトランジスタの製造条件がファスト条件であり、ｐＭＯＳトランジスタがスロー条件であるときでも、トランジスタ特性が発振周波数に十分に反映できる。
【０１０１】
図１１（ｃ）はリング発振器４に搭載されるセル１０ｂのレイアウト図である。
【０１０２】
図１１（ａ）に示されるＳＲＡＭセル１０と、セル１０ｂとの相違点はビアＶ３１を有するか否かだけなので、セル１０ｂはＳＲＡＭセル１０から容易に形成することができる。また、セル１０ｂのレイアウト構造は、ビアＶ３１を除きＳＲＡＭセル１０のレイアウト構造と同一であるので、セル１０ｂを形成するトランジスタの遅延特性は、ＳＲＡＭセル１０の遅延特性とほぼ等しくなる。
【０１０３】
図１５は、リング発振器４のシミュレーション波形を示す図である。図１５（ａ）はイネーブル信号ＥＮＡＢＬＥの波形であり、図１５（ｂ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がティピカル条件である場合の出力信号ＯＵＴの波形である。図１５（ｃ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。図１５（ｄ）はｎＭＯＳトランジスタの製造条件がスロー条件であり、ｐＭＯＳトランジスタの製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。図１５（ｅ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がスロー条件である場合の出力信号ＯＵＴの波形ある。図１５（ｆ）はｎＭＯＳトランジスタの製造条件がファスト条件であり、ｐＭＯＳトランジスタの製造条件がスロー条件である場合の出力信号ＯＵＴの波形である。
【０１０４】
図１５に示すように、リング発振器４はトランジスタの製造条件に応じた周期で発振しており、リング発振器４の発振周期を解析することにより、トランジスタの製造条件によるＳＲＡＭセルの遅延特性を精度よく評価することができる。第２プルアップトランジスタ１５の遅延値を評価することにより、ＳＲＡＭセルのｐＭＯＳトランジスタの遅延特性を評価することができる。
【０１０５】
次に、図１６及び１７を参照して、リング発振器の他の例について説明する。
【０１０６】
図１６は、リング発振器５を示す図である。
【０１０７】
リング発振器５は、第２トランスミッショントランジスタ１２のソースとドレインとの間が短絡されていることが、先に説明したリング発振器３と相違する。
【０１０８】
リング発振器５の遅延素子として機能する第２プルダウントランジスタ１６を含むセル１０ｃは、ＳＲＡＭセル１０と同一のレイアウト領域に形成される。しかしながら、セル１０ｃでは、第１プルダウントランジスタ１４のドレインが配線Ｗに接続されていない。また、セル１０ｃでは、第２トランスミッショントランジスタ１２のソースとドレインとの間が短絡されている。
【０１０９】
セル１０ｃのレイアウト形状は、図１１（ａ）に示すセル１０ａと同一の形状である。
【０１１０】
図１７は、リング発振器５のシミュレーション波形を示す図である。図１７（ａ）はイネーブル信号ＥＮＡＢＬＥの波形であり、図１７（ｂ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がティピカル条件である場合の出力信号ＯＵＴの波形である。図１７（ｃ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。図１７（ｄ）はｎＭＯＳトランジスタの製造条件がファスト条件であり、ｐＭＯＳトランジスタの製造条件がスロー条件である場合の出力信号ＯＵＴの波形である。図１７（ｅ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がスロー条件である場合の出力信号ＯＵＴの波形ある。図１７（ｆ）はｎＭＯＳトランジスタの製造条件がスロー条件であり、ｐＭＯＳトランジスタの製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。
【０１１１】
次に、図１８〜２０を参照して、リング発振器の他の例について説明する。
【０１１２】
図１８は、リング発振器６を示す図である。
【０１１３】
リング発振器６は、２ＲＷ型のＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト形状を有するレイアウト領域に形成される素子を遅延素子として使用することが、先に説明したリング発振器３と相違する。
【０１１４】
図１９（ａ）は２ＲＷ型のＳＲＡＭセル１０´のレイアウト図であり、図１９（ｂ）はリング発振器６に搭載されるセル１０ｄのレイアウト図であり、図１９（ｃ）はリング発振器６に搭載されるセル１０ｅのレイアウト図である。
【０１１５】
２ＲＷ型のＳＲＡＭセル１０´は、ウェルＷ５〜Ｗ９及びＷＡと、ポリシリコンＰ５〜Ｐ８と、ビアＶ５１〜Ｖ５３、Ｖ６１、Ｖ６２、Ｖ７１、Ｖ７２、Ｖ８１、Ｖ８２、Ｖ９１〜Ｖ９３、ＶＡ１、ＶＡ２と有する。セル１０ｅはビアＶ６２を有しないことがＳＲＡＭセル１０´と相違する。また、セル１０ｆはビアＶ９２を有しないことがＳＲＡＭセル１０´と相違する。
【０１１６】
図２０は、リング発振器６のシミュレーション波形を示す図である。図２０（ａ）はイネーブル信号ＥＮＡＢＬＥの波形であり、図２０（ｂ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がティピカル条件である場合の出力信号ＯＵＴの波形である。図２０（ｃ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。図２０（ｄ）はｎＭＯＳトランジスタの製造条件がファスト条件であり、ｐＭＯＳトランジスタの製造条件がスロー条件である場合の出力信号ＯＵＴの波形である。図２０（ｅ）はｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方の製造条件がスロー条件である場合の出力信号ＯＵＴの波形ある。図２０（ｆ）はｎＭＯＳトランジスタの製造条件がスロー条件であり、ｐＭＯＳトランジスタの製造条件がファスト条件である場合の出力信号ＯＵＴの波形である。
【０１１７】
リング発振器６では、２ＲＷ型のＳＲＡＭセルのレイアウト形状と同一のレイアウト形状を有するレイアウト形状を有するセル１０ｄ及び１０ｅを使用して、読み出しポートを交互に動作させることでレイアウト面積を縮小することができる。
【０１１８】
次に、図２１を参照して、複数のリング発振器が搭載される半導体装置の一例について説明する。
【０１１９】
図２１は、リング発振器３〜５が搭載される半導体装置１０７を示す図である。
【０１２０】
半導体装置１０７は、３つのリング発振器３〜５と、論理回路部１１０と、メモリ回路部１２０とを有する。
【０１２１】
論理回路部１１０は、同一の配置配線規則に基づいて配置される複数の論理回路を有する。メモリ回路部１２０は、論理回路の配置配線規則よりも間隔が狭い配置配線規則に基づいて配置される複数のＳＲＡＭセル１０がアレイ状に配置されるＳＲＡＭセルアレイ１２１を有する。ＳＲＡＭセルアレイ１２１は、半導体装置１０７の外部からＮウエルのボディー電位、Ｐウエルのボディー電位及びワード線の電位が調整可能である。
【０１２２】
リング発振器３〜５のＳＲＡＭセル１０ａ〜１０ｃは、メモリ回路部１２０のＳＲＡＭセルアレイ１２１に配置されるＳＲＡＭセル１０と同一の配置配線規則により配置される。リング発振器３〜５のプルアップ素子２０、プルダウン素子２１は、論理回路部１１０の論理回路と同一の配置配線規則により配置される。
【０１２３】
半導体装置１０７は、不図示の出力部をさらに有し、リング発振器３〜５のＯＵＴ端子から出力される発振信号をそれぞれ出力信号として取り出すことができる。
【０１２４】
半導体装置１０７では、リング発振器３〜５の発振周期に基づいてＮウエルのボディー電位、Ｐウエルのボディー電位及びワード線の電位を調整することができる。例えば、書き込み特性が悪い場合、トランスミッショントランジスタの電流をプルアップトランジスタの電流よりも大きくするように調整する。書き込み特性に加えて読み出し速度も遅い場合、プルアップトランジスタ、プルダウントランジスタの両方のボディ電位をフォワードにする。一方、読み出し速度が速い場合、ｎＭＯＳトランジスタのボディ電位をフォワードにすると、いわゆる安定性マージンが悪くなり、保持特性が悪化する。このため、読み出し速度が速い場合、ワード線の電位を調整して、トランスミッショントランジスタの電流を逆に少なめにするとともに、ｐＭＯＳのボディ電位をバックワードにして、プルアップトランジスタプル電流をより少なめにする。
【０１２５】
以下、他の実施形態について説明する。
【０１２６】
本発明の構成は、リング発振器１〜５の構成に限定されるものではない。例えば、リング発振器１〜５はインバータ素子を含んでいないが、リング発振器は単数又は複数のインバータ素子を含んでもよい。また、リング発振器３〜５の発振制御部５０の代わりに、リング発振器１に配置されるＮＡＮＤ素子３０を配置してもよい。
【０１２７】
また、リング発振器３〜５では、複数の遅延素子が直列接続して複数段に亘って配置されるが、並列接続された複数の遅延素子が単一段で配置されてもよい。また、リング発振器３〜５では、複数の遅延素子が並列接続されるが、単数の遅延素子が複数段に亘って配置されてもよい。
【０１２８】
半導体装置１０７は、ＳＲＡＭセルアレイ１２１とリング発振器３〜５とを有するが、リング発振器３〜５は半導体装置が形成されるウエハにそれぞれ１つずつ搭載してもよい。また、半導体装置１０７では、リング発振器３〜５はそれぞれ制御部４０を有するが、単一の制御部によりリング発振器３〜５をそれぞれ制御してもよい。
【０１２９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【符号の説明】
【０１３０】
１、２、３、４、５、６、９、９´    リング発振器
１０    ＳＲＡＭセル
１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ    セル
１１    第１トランスミッショントランジスタ
１２    第２トランスミッショントランジスタ
１３    第１プルアップトランジスタ
１４    第１プルダウントランジスタ
１５    第２プルアップトランジスタ
１６    第２プルダウントランジスタ
２０    プルアップ素子
２１    プルダウン素子
３０    ＮＡＮＤ素子
３１、３２    インバータ素子
４０    制御部
５０    発振制御部
１０１、１０２、１０３、１０４、１０５、１０６、１１１    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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