(57)【要約】【課題】ＳｉＣ基板にＳＴＩ構造を形成する場合において、リーク電流の発生を抑制する。【解決手段】半導体装置ＳＭ１の製造方法は、ＳｉＣ基板ＳＢ１にトレンチＴＲ１を形成する工程と、トレンチＴＲ１の側面および底面に対しＳｉ終端処理を施す工程と、トレンチＴＲ１の側面上および底面上に第１Ｓｉ層を形成する工程と、第１Ｓｉ層に対して熱処理を行う工程と、トレンチＴＲ１内に絶縁膜ＩＦ２を埋め込む工程と、を備える。これにより、ＳｉＣ基板にＳＴＩ構造を形成する場合において、リーク電流の発生を抑制することができる。【選択図】図１
2014053430.tif 000002
【特許請求の範囲】
【請求項１】
ＳｉＣ基板にトレンチを形成する工程と、
前記トレンチの側面および底面に対しＳｉ終端処理を施す工程と、
前記トレンチの側面上および底面上に第１Ｓｉ層を形成する工程と、
前記第１Ｓｉ層に対して熱処理を行う工程と、
前記トレンチ内に酸化膜を埋め込む工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記Ｓｉ終端処理は、分子線エピタキシー法を用いて行われる半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１Ｓｉ層に対して熱処理を行う前記工程において、熱処理は大気圧よりも高い圧力条件下により行われる半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第１Ｓｉ層に対して熱処理を行う前記工程において、熱処理は８００℃以上１０００℃以下の温度条件下により行われる半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
前記第１Ｓｉ層に対して熱処理を行う前記工程において、熱処理は、前記第１Ｓｉ層および前記ＳｉＣ基板のうち前記第１Ｓｉ層と接する部分が熱酸化される条件下において行われる半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第１Ｓｉ層に対して熱処理を行う工程において、熱処理は、前記第１Ｓｉ層の表面が熱酸化され、かつ前記第１Ｓｉ層のうち前記ＳｉＣ基板と接する部分、および前記ＳｉＣ基板が熱酸化されない条件下において行われる半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記トレンチ内に前記酸化膜を埋め込む工程の後において、
前記ＳｉＣ基板のうち前記トレンチが設けられていない領域へ不純物イオンを注入して、前記ＳｉＣ基板表面にウェル領域を形成する工程と、
前記ウェル領域表面に対し分子線エピタキシー法を用いてＳｉ終端処理を行う工程と、
前記ウェル領域上に第２Ｓｉ層を形成する工程と、
前記第２Ｓｉ層を熱酸化して、ゲート酸化膜を形成する工程と、
をさらに備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＳｉＣ基板を備える半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
半導体装置においては、素子におけるリーク電流を低減することが求められる。このような技術としては、たとえば特許文献１に記載のものが挙げられる。特許文献１に記載の技術は、素子分離膜が形成された半導体基板において、素子分離膜を埋め込むトレンチの底角部を含む部分に結晶欠陥が形成されているというものである。
【０００３】
また、特許文献２〜４には、半導体基板としてＳｉＣ基板を用いる技術が開示されている。特許文献２に記載の技術は、チャネル領域とゲート絶縁膜の界面における水素濃度が２．６×１０２０ｃｍ−３以上であるというものである。特許文献３に記載の技術では、炭化ケイ素部分の上に、パッシベーション層を形成する酸化物層の電気的な完全性を損なう恐れのあるドーパントを実質的に含まないパッシベーション層が形成される。特許文献４に記載の技術は、Ｓｉ終端したＳｉＣからなる表面チャネル層の表面にＬＴＯ膜をデポジッションしたのち、７００℃以上かつ９００℃以下での熱処理を行うというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１７５２７７号公報
【特許文献２】特開２００８−２４４４５５号公報
【特許文献３】特開平７−６６１９２号公報
【特許文献４】特開２００３−１２４２０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置を集積回路化する場合、たとえば半導体装置を構成する半導体基板には、素子間を電気的に分離するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造が設けられる。しかしながら、ＳｉＣ基板にＳＴＩ構造を形成する場合、ＳＴＩ構造により互いに分離される素子間におけるリーク電流が問題となるおそれがあった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、ＳｉＣ基板に形成されたトレンチの内壁に対し、Ｓｉ終端処理を施す。次いで、トレンチの側面および底面に第１Ｓｉ層を形成した後、この第１Ｓｉ層に対して熱処理を行う。
【発明の効果】
【０００７】
前記一実施の形態によれば、ＳｉＣ基板にＳＴＩ構造を形成する場合において、リーク電流の発生を抑制することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置の製造方法を示す断面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す断面図である。また、図２〜図４は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＭ１の製造方法は、以下のようにして行われる。まず、ＳｉＣ基板ＳＢ１にトレンチＴＲ１を形成する。次に、トレンチＴＲ１の側面および底面に対しＳｉ終端処理を施す。次に、トレンチＴＲ１の側面上および底面上にＳｉ層ＳＬ１を形成する。次に、Ｓｉ層ＳＬ１に対して熱処理を行う。次に、トレンチＴＲ１内に絶縁膜ＩＦ２を埋め込む。
以下、半導体装置ＳＭ１の構成、および製造方法について詳細に説明する。
【００１１】
まず、半導体装置ＳＭ１の構成について説明する。
図１に示すように、半導体装置ＳＭ１は、ＳｉＣ基板ＳＢ１を備えている。ＳｉＣ基板ＳＢ１には、ＭＯＳトランジスタＭＴ１、バイポーラトランジスタＢＴ１および素子分離膜ＥＩ１が形成されている。
ＳｉＣ基板ＳＢ１は、ＳｉＣにより構成された半導体基板である。本実施形態においては、素子分離膜ＥＩ１、ＭＯＳトランジスタＭＴ１およびバイポーラトランジスタＢＴ１がＳｉＣにより構成される層に設けられていればよい。このため、ＳｉＣ基板ＳＢ１として、たとえばＳｉ基板上にＳｉＣ層が設けられた半導体基板が用いられる。
【００１２】
素子分離膜ＥＩ１は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有している。すなわち、ＳｉＣ基板ＳＢ１に形成されたトレンチＴＲ１内に絶縁膜ＩＦ１および絶縁膜ＩＦ２が埋め込まれることにより、素子分離膜ＥＩ１が形成される。
素子分離膜ＥＩ１は、ＭＯＳトランジスタＭＴ１およびバイポーラトランジスタＢＴ１を、それぞれ他の半導体素子から電気的に分離する機能を有する。これにより、半導体装置ＳＭ１の集積回路化を図ることが可能となる。
【００１３】
ＭＯＳトランジスタＭＴ１は、たとえばゲート電極ＧＥ１、ゲート絶縁膜ＧＩ１、サイドウォールＳＷ１、エクステンション領域ＥＸ１、ソース・ドレイン領域ＳＤ１およびウェル領域ＷＬ１を有している。ＭＯＳトランジスタＭＴ１は、ｎ型トランジスタまたはｐ型トランジスタのいずれであってもよい。
本実施形態において、素子分離膜ＥＩ１は、ＭＯＳトランジスタＭＴ１の周囲に設けられている。これにより、ＭＯＳトランジスタＭＴ１は、素子分離膜ＥＩ１により他の素子から電気的に分離されることとなる。
【００１４】
ウェル領域ＷＬ１は、ＳｉＣ基板ＳＢ１の表面に形成される。また、ウェル領域ＷＬ１は、ＳｉＣ基板ＳＢ１のうちトレンチＴＲ１が設けられていない領域に形成される。ウェル領域ＷＬ１は、ウェル領域ＷＬ１の周囲に設けられた素子分離膜ＥＩ１により他の領域から分離されることとなる。
ゲート絶縁膜ＧＩ１は、ウェル領域ＷＬ１上に位置するよう、ＳｉＣ基板ＳＢ１上に形成されている。ゲート絶縁膜ＧＩ１は、たとえばＳｉＯ２により構成される。ゲート電極ＧＥ１は、ウェル領域ＷＬ１上に位置するよう、ゲート絶縁膜ＧＩ１上に形成されている。ゲート電極ＧＥ１は、たとえば多結晶Ｓｉ膜により構成される。
【００１５】
サイドウォールＳＷ１は、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に設けられている。サイドウォールＳＷ１は、例えばシリコン酸化膜により構成される。
ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の両側に位置するようＳｉＣ基板ＳＢ１に設けられている。エクステンション領域ＥＸ１は、平面視でソース・ドレイン領域ＳＤ１とゲート電極ＧＥ１の間に位置するようＳｉＣ基板ＳＢ１に設けられている。なお、ソース・ドレイン領域ＳＤ１とエクステンション領域ＥＸ１は、ＳｉＣ基板ＳＢ１のうちウェル領域ＷＬ１内に設けられる。
【００１６】
バイポーラトランジスタＢＴ１は、たとえばエミッタＥＭ１、コレクタＣＬ１、ベースＢＳ１、エミッタ領域ＥＲ１、コレクタ領域ＣＲ１およびベース領域ＢＲ１を有している。バイポーラトランジスタＢＴ１は、ｎｐｎ型トランジスタまたはｐｎｐ型トランジスタのいずれであってもよい。
本実施形態において、素子分離膜ＥＩ１は、バイポーラトランジスタＢＴ１の周囲に設けられている。これにより、バイポーラトランジスタＢＴ１は、素子分離膜ＥＩ１により他の素子から電気的に分離されることとなる。
【００１７】
ベース領域ＢＲ１は、ＳｉＣ基板ＳＢ１の表面に形成される。また、ベース領域ＢＲ１は、ＳｉＣ基板ＳＢ１のうちトレンチＴＲ１が設けられていない領域に形成される。ベース領域ＢＲ１は、ベース領域ＢＲ１の周囲に設けられた素子分離膜ＥＩ１により他の領域から分離されることとなる。本実施形態において、ベース領域ＢＲ１は、ウェル領域ＷＬ１から電気的に分離される。
ベース領域ＢＲ１内には、エミッタ領域ＥＲ１およびコレクタ領域ＣＲ１が形成される。エミッタ領域ＥＲ１およびコレクタ領域ＣＲ１は、それぞれＳｉＣ基板ＳＢ１の表面に形成される。また、エミッタ領域ＥＲ１およびコレクタ領域ＣＲ１は、互いに離間するように形成される。
【００１８】
ＳｉＣ基板ＳＢ１上には、エミッタ領域ＥＲ１と接続するエミッタＥＭ１、コレクタ領域ＣＲ１と接続するコレクタＣＬ１、およびベース領域ＢＲ１に接続するベースＢＳ１が形成される。エミッタＥＭ１、コレクタＣＬ１およびベースＢＳ１は、それぞれＳｉＣ基板ＳＢ１に接続するコンタクトと、当該コンタクトと接続する配線と、により構成されている。エミッタＥＭ１、コレクタＣＬ１およびベースＢＳ１のそれぞれを構成する各コンタクトは、互いに絶縁膜等からなる分離構造を介して離間されている。本実施形態では、たとえばゲート絶縁膜ＧＩ１と同時に形成される絶縁膜ＩＦ３、ゲート電極ＧＥ１と同時に形成される導電膜ＣＦ１、ならびに絶縁膜ＩＦ３および導電膜ＣＦ１の上面および側面を覆う絶縁膜ＩＦ４により、当該分離構造が構成される。なお、絶縁膜ＩＦ４は、たとえばシリコン酸化膜である。
【００１９】
素子分離膜ＥＩ１は、ＳｉＣ基板ＳＢ１に設けられたトレンチＴＲ１内に絶縁膜が埋め込まれることにより形成されたＳＴＩ構造を有する。トレンチＴＲ１の深さは、特に限定されず、各素子を互いに電気的に分離できる程度の深さを採用することができる。
トレンチＴＲ１内には、絶縁膜ＩＦ１および絶縁膜ＩＦ２が埋め込まれている。絶縁膜ＩＦ１は、トレンチＴＲ１の側面上および底面上に形成される。また、絶縁膜ＩＦ２は、トレンチＴＲ１を埋め込むように、絶縁膜ＩＦ１上に設けられる。絶縁膜ＩＦ１および絶縁膜ＩＦ２は、たとえばＳｉＯ２により構成される。
【００２０】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法を説明する。
まず、図２（ａ）に示すように、ＳｉＣ基板ＳＢ１上に、酸化膜ＯＦ１および窒化膜ＮＦ１を順に積層する。酸化膜ＯＦ１および窒化膜ＮＦ１は、後述する絶縁膜ＩＦ２を研磨して素子分離膜ＥＩ１を形成する工程において、マスクとして機能する。
窒化膜ＮＦ１は、たとえばＳｉＮにより構成される。また、窒化膜ＮＦ１は、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。
酸化膜ＯＦ１は、たとえばＳｉＯ２により構成される。また、酸化膜ＯＦ１は、たとえばＣＶＤ法を用いて形成される。
【００２１】
次に、図２（ｂ）に示すように、ＳｉＣ基板ＳＢ１にトレンチＴＲ１を形成する。本実施形態において、窒化膜ＮＦ１および酸化膜ＯＦ１のうちトレンチＴＲ１上に位置する部分は、選択的に除去される。このため、窒化膜ＮＦ１および酸化膜ＯＦ１には、平面視でトレンチＴＲ１と重なる開口が設けられる。
次いで、ＳｉＣ基板ＳＢ１の表面に対し、たとえば酸化膜エッチングを行う。なお、このとき酸化膜ＯＦ１の露出している端部は、酸化膜エッチングにより削られることとなる。
【００２２】
トレンチＴＲ１の形成は、次のように行われる。
まず、窒化膜ＮＦ１上にレジスト膜を形成する。次いで、当該レジスト膜を露光、現像することによりパターニングする。このとき、ＳｉＣ基板ＳＢ１のうちトレンチＴＲ１を形成する領域以外の領域がレジスト膜により覆われるよう、レジスト膜をパターニングする。次いで、パターニングされたレジスト膜をマスクとして、酸化膜ＯＦ１および窒化膜ＮＦ１に対しドライエッチングを行う。これにより、酸化膜ＯＦ１および窒化膜ＮＦ１を選択的に除去する。さらに、パターニングされたレジスト膜をマスクとして、ＳｉＣ基板ＳＢ１を所定の深さまでエッチングする。これにより、ＳｉＣ基板ＳＢ１にトレンチＴＲ１が形成される。
【００２３】
次に、図３（ａ）に示すように、トレンチＴＲ１の側面および底面に対しＳｉ終端処理を施す。Ｓｉ終端処理とは、ＳｉＣ基板ＳＢ１表面に存在する炭素の未結合手（以下、ダングリングボンドともいう）をＳｉ原子ＳＡ１にて終端させる処理である。
ＳｉＣとＳｉＯ２との界面にダングリングボンドが残存すると、これに起因した界面準位の発生によりリーク電流が誘起されるおそれがある。このため、ＳｉＣ基板ＳＢ１と、ＳｉＯ２からなる素子分離膜ＥＩ１と、の界面におけるリーク電流が問題となっていた。
本実施形態によれば、上述のように、トレンチＴＲ１の側面および底面に対しＳｉ終端処理を施す。すなわち、トレンチＴＲ１の側面および底面に存在するダングリングボンドが、Ｓｉ原子ＳＡ１により終端される。このため、ＳｉＣ基板ＳＢ１表面のうちトレンチＴＲ１の側面および底面に該当する部分に残存するダングリングボンドに起因したリーク電流を抑制できる。したがって、ＳｉＣ基板ＳＢ１にＳＴＩ構造を有する素子分離膜ＥＩ１を形成する場合において、リーク電流の発生を抑制することができる。
【００２４】
Ｓｉ終端処理は、たとえばエピタキシャル法を用いて行われる。
本実施形態においては、たとえば分子線エピタキシー法（ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ））を用いてＳｉ終端処理が行われる。これにより、成長中の表面状態を観察しながら、ダングリングボンドにＳｉ原子ＳＡ１を配置することができる。従って、複雑な結晶多形を有するＳｉＣ基板においても、基板表面に現れるダングリングボンドを、確実に終端させることが可能となる。
ＳｉＣ基板ＳＢ１表面のうち、トレンチＴＲ１の側面および底面に該当する部分において、特に複雑な結晶多形が現れる。本実施形態では、このようなトレンチＴＲ１の側面および底面に対してＳｉ終端処理行うため、Ｓｉ終端処理として分子線エピタキシー法を用いることによる効果が顕著に得られることとなる。
また、Ｓｉ終端処理として分子線エピタキシー法を用いる場合、８００℃より低い温度条件下での処理が可能となる。このため、８００℃以上で処理することによりＳｉＣ基板へダメージが生じてしまうことを抑制できる。
【００２５】
次に、図３（ｂ）に示すように、トレンチＴＲ１の側面上および底面上にＳｉ層ＳＬ１を形成する。Ｓｉ層ＳＬ１は、たとえばＳｉにより構成され、特に多結晶Ｓｉにより構成されることが好ましい。また、Ｓｉ層ＳＬ１は、たとえばＣＶＤ法により形成される。Ｓｉ層ＳＬ１を形成することにより、トレンチＴＲ１の側面および底面に生じるダングリングボンドを完全に封じ込めることが可能となる。
Ｓｉ層ＳＬ１の層厚は、特に限定されないが、たとえば１０ｎｍ以上である。これにより、ダングリングボンドをＳｉ層ＳＬ１によって確実に封じ込めることができる。
【００２６】
次に、図３（ｂ）（ｃ）に示すように、Ｓｉ層ＳＬ１に対して熱処理を行う。これにより、トレンチＴＲ１の側面上および底面上に、絶縁膜ＩＦ１が形成されることとなる。
Ｓｉ基板を用いたデバイスでは、通常素子分離膜を埋め込むためのトレンチ内壁を熱酸化してＳｉＯ２膜を形成した後、当該ＳｉＯ２膜上にＳｉＯ２からなる素子分離膜を形成する。本実施形態によれば、素子分離膜ＥＩ１を埋め込む前にトレンチＴＲ１の内壁を熱酸化してＳｉＯ２からなる絶縁膜ＩＦ１を形成するため、Ｓｉデバイスに用いられる既存のプロセスを利用して、素子分離膜ＥＩ１を形成することが可能となる。したがって、半導体装置の製造が煩雑となることを回避できる。
また、熱処理により、Ｓｉ層ＳＬ１はＳｉＣ基板ＳＢ１とともに酸化される。このため、これらのＳｉ層ＳＬ１とＳｉＣ基板ＳＢ１との熱膨張係数差に起因してトレンチＴＲ１内に生じる応力が緩和される。これにより、当該応力により結晶欠陥の発生を抑制し、リーク電流の低減を実現することができる。
【００２７】
本実施形態において、Ｓｉ層ＳＬ１に対する熱処理は、たとえばＳｉ層ＳＬ１、およびＳｉＣ基板ＳＢ１のうちＳｉ層ＳＬ１と接する部分が熱酸化される条件下により行われる。また、本実施形態における熱処理としては、たとえば低温／高圧酸化（以下、Ｐａｓｓｉｖｅ酸化ともいう）が用いられる。
この場合、Ｓｉ層ＳＬ１およびＳｉＣ基板ＳＢ１が酸化されて形成されるＳｉＯ２層と、ＳｉＣ基板ＳＢ１と、の界面に、ＳｉＯ２からなるガラス層が生成される。このガラス層が形成されることにより、ＳｉＣ基板ＳＢ１の酸化損耗現象が抑制される。すなわち、熱処理に起因したＳｉＣ基板ＳＢ１表面におけるダングリングボンドの発生を抑制しつつ、熱処理を施すことが可能となる。このため、ＳｉＯ２層とＳｉＣ基板ＳＢ１との界面が存在する場合であっても、リーク電流の発生を抑制することができる。
【００２８】
上記Ｐａｓｓｉｖｅ酸化は、高酸素圧力条件下にて行われる。本実施形態において、上記Ｐａｓｓｉｖｅ酸化は、たとえば大気圧よりも高い高圧条件下により行われる。また、上記Ｐａｓｓｉｖｅ酸化は、たとえば８００℃以上１０００℃以下の低温条件下により行われる。このような条件下により熱酸化を行うことで、上述したようにガラス層（ＳｉＯ２）が生成される。このガラス層が保護膜となるため、熱処理に起因したＳｉＣ基板ＳＢ１表面におけるダングリングボンドの発生を抑制することができる。また、十分な熱酸化を施すことが可能となる。
また、上記範囲のような低温条件下で熱処理を行うため、ＳｉＣ基板ＳＢ１にダメージが生じることを抑制することができる。
【００２９】
次に、図４（ａ）に示すように、トレンチＴＲ１内に絶縁膜ＩＦ２を埋め込む。絶縁膜ＩＦ２は、トレンチＴＲ１内を埋め込むようにＳｉＣ基板ＳＢ１の全面上に設けられる。また、絶縁膜ＩＦ２は、たとえばＣＶＤ法により形成される。
絶縁膜ＩＦ２は、たとえばＳｉＯ２により構成される。また、絶縁膜ＩＦ２は、たとえばＨＤＰ−ＮＳＧ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｎｏｎ  Ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ）膜である。
【００３０】
次に、図４（ｂ）に示すように、トレンチＴＲ１外に位置する絶縁膜ＩＦ１および絶縁膜ＩＦ２、ならびに窒化膜ＮＦ１および酸化膜ＯＦ１を除去する。この工程は、以下のように行われる。
まず、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて絶縁膜ＩＦ２を、窒化膜ＮＦ１が露出するまで研磨する。次いで、窒化膜ＮＦ１および酸化膜ＯＦ１を除去する。これにより、トレンチＴＲ１内に位置する絶縁膜ＩＦ１および絶縁膜ＩＦ２が残存し、トレンチＴＲ１外に位置する絶縁膜ＩＦ１、絶縁膜ＩＦ２、酸化膜ＯＦ１および窒化膜ＮＦ１が除去されることとなる。
このようにして、ＳｉＣ基板ＳＢ１に素子分離膜ＥＩ１が形成されることとなる。
【００３１】
その後、ＳｉＣ基板ＳＢ１に、ＭＯＳトランジスタＭＴ１およびバイポーラトランジスタＢＴ１を形成する。これにより、半導体装置ＳＭ１が形成されることとなる。
【００３２】
次に、本実施形態の効果を説明する。
本実施形態によれば、ＳｉＣ基板ＳＢ１に形成されたトレンチＴＲ１の内壁に対し、Ｓｉ終端処理を施す。次いで、トレンチＴＲ１の側面および底面にＳｉ層ＳＬ１を形成した後、Ｓｉ層ＳＬ１に対して熱処理を行う。これにより、ＳｉＣ基板ＳＢ１を用いた場合であっても、ダングリングボンドの発生を抑制しつつ、ＳＴＩ構造を有する素子分離膜ＥＩ１の形成が可能となる。したがって、ＳｉＣ基板にＳＴＩ構造を形成する場合において、リーク電流の発生を抑制することができる。
また、ＳｉＣ基板を用いているため、Ｓｉ基板を用いる場合と比較して、低損失で高周波特性に優れ、かつ高耐圧、高熱伝導率および高破壊電界を有する半導体装置を実現することが可能となる。
【００３３】
（第２の実施形態）
図５〜７は、第２の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図である。
本実施形態における半導体装置ＳＭ１の製造方法では、ＭＯＳトランジスタＭＴ１を構成するチャネル領域の表面に対しＳｉ終端処理を行う。素子分離膜ＥＩ１を形成する方法については、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様に行うことができる。以下、本実施形態に係る半導体装置ＳＭ１の製造方法につき、詳細に説明する。
【００３４】
まず、第１の実施形態と同様にして、図２〜４に示すように、ＳｉＣ基板ＳＢ１に素子分離膜ＥＩ１を形成する。
次に、図５（ａ）に示すように、ＳｉＣ基板ＳＢ１上にスルー酸化膜ＴＦ１を形成する。スルー酸化膜ＴＦ１は、たとえばＳｉＣ基板ＳＢ１の全面上に形成される。ＳｉＣ基板ＳＢ１に不純物イオンを注入してウェル領域ＷＬ１を形成する際には、このスルー酸化膜ＴＦ１を介してＳｉＣ基板ＳＢ１に不純物イオンを注入する。
スルー酸化膜ＴＦ１は、たとえばＳｉＯ２により構成される。また、スルー酸化膜ＴＦ１は、ＣＶＤ法等の高温熱処理を伴わない方法により形成されることが好ましい。
【００３５】
次に、図５（ｂ）に示すように、フォトレジストＰＲ１を形成する。フォトレジストＰＲ１は、スルー酸化膜ＴＦ１上の全面にレジスト膜を形成した後、これを露光、現像してパターニングすることにより得られる。パターニングされたフォトレジストＰＲ１には、開口部ＯＰ１が形成されている。開口部ＯＰ１は、ＳｉＣ基板ＳＢ１のうちウェル領域ＷＬ１を形成する領域と平面視で重なるように設けられる。
次いで、フォトレジストＰＲ１をマスクとして、ＳｉＣ基板ＳＢ１に不純物イオンを注入する。当該不純物イオン注入は、ＳｉＣ基板ＳＢ１のうちトレンチＴＲ１が設けられていない領域に対し行われる。これにより、ＳｉＣ基板ＳＢ１表面にウェル領域ＷＬ１が形成される。次いで、フォトレジストＰＲ１およびスルー酸化膜ＴＦ１を除去する。
【００３６】
次に、図６（ａ）に示すように、ウェル領域ＷＬ１表面に対し分子線エピタキシー法を用いてＳｉ終端処理を行う。これにより、ウェル領域ＷＬ１上に生じるダングリングボンドをＳｉ原子ＳＡ１により終端させることができる。ウェル領域ＷＬ１は、ＭＯＳトランジスタＭＴ１のチャネル領域を構成する。このため、ＭＯＳトランジスタＭＴ１のチャネル領域に残存するダングリングボンドに起因したリーク電流の発生を抑制することが可能となる。
ウェル領域ＷＬ１に対して行われるＳｉ終端処理は、たとえば第１の実施形態においてトレンチＴＲ１の側面および底面に対し行った処理と同様に行われる。
【００３７】
次に、図６（ｂ）に示すように、ウェル領域ＷＬ１上にＳｉ層ＳＬ２を形成する。Ｓｉ層ＳＬ２は、たとえばＳｉまたは多結晶Ｓｉにより構成される。また、Ｓｉ層ＳＬ２は、たとえばＣＶＤ法により形成される。なお、Ｓｉ層ＳＬ２は、たとえばＳｉＣ基板ＳＢ１の全面上に形成される。
【００３８】
次に、図６（ｃ）に示すように、Ｓｉ層ＳＬ２を熱酸化する。これにより、ウェル領域ＷＬ１上にゲート絶縁膜ＧＩ１が形成される。
Ｓｉ層ＳＬ２の熱酸化は、たとえば第１の実施形態においてＳｉ層ＳＬ１に対し行う熱処理と同様の条件により行われる。すなわち、Ｓｉ層ＳＬ２、およびＳｉＣ基板ＳＢ１のうちＳｉ層ＳＬ２と接する部分が熱酸化される条件下で、かつ上記Ｐａｓｓｉｖｅ酸化を用いて、Ｓｉ層ＳＬ２に対して熱処理を施すことにより行われる。これにより、Ｓｉ層ＳＬ２およびＳｉＣ基板ＳＢ１が酸化されて形成されるＳｉＯ２層と、ＳｉＣ基板ＳＢ１と、の界面に、ＳｉＯ２からなるガラス層が生成される。このため、熱処理に起因したウェル領域ＷＬ１表面におけるダングリングボンドの発生を抑制しつつ、ゲート絶縁膜ＧＩ１を形成することが可能となる。
【００３９】
次に、図７（ａ）に示すように、ゲート絶縁膜ＧＩ１上に導電膜ＣＦ１を形成する。導電膜ＣＦ１は、たとえばドーピングされた多結晶Ｓｉ膜である。
次いで、導体膜ＣＦ１上にフォトレジストＰＲ２を形成する。フォトレジストＰＲ２は、導体膜ＣＦ１上に形成されたレジスト膜を露光、現像してパターニングすることにより形成される。
【００４０】
次に、図７（ｂ）に示すように、フォトレジストＰＲ２をマスクとしたドライエッチングにより、導体膜ＣＦ１およびゲート絶縁膜ＧＩ１を選択的に除去する。これにより、ゲート電極ＧＥ１が形成される。また、ゲート絶縁膜ＧＩ１は、たとえばゲート電極ＧＥ１と重なる部分のみが残存し、他の部分は除去される。
次いで、ゲート電極ＧＥ１および素子分離膜ＥＩ１をマスクとしてＳｉＣ基板ＳＢ１に不純物イオンを注入することにより、エクステンション領域ＥＸ１を形成する。次いで、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に、サイドウォールＳＷ１を形成する。次いで、ゲート電極ＧＥ１、サイドウォールＳＷ１および素子分離膜ＥＩ１をマスクとしてＳｉＣ基板ＳＢ１に不純物イオンを注入することにより、ソース・ドレイン領域ＳＤ１を形成する。これにより、ＭＯＳトランジスタＭＴ１が形成されることとなる。
【００４１】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
本実施形態によれば、ウェル領域ＷＬ１表面に対しＳｉ終端処理が施されている。すなわち、ＭＯＳトランジスタＭＴ１を構成するチャネル領域の表面に対し、Ｓｉ終端処理が行われることとなる。したがって、ＭＯＳトランジスタＭＴ１内におけるダングリングボンドに起因したリーク電流の発生を抑制することが可能となる。
【００４２】
（第３の実施形態）
図８は、第３の実施形態に係る半導体装置ＳＭ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＭ１の製造方法は、Ｓｉ層ＳＬ１に対して熱処理を行う工程を除いて、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様に行われる。
【００４３】
本実施形態においては、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様にしてＳｉ層ＳＬ１を形成する工程までを行う。
【００４４】
次に、図８（ａ）に示すように、Ｓｉ層ＳＬ１に対して熱処理を行う。
本実施形態において、当該熱処理は、Ｓｉ層ＳＬ１の表面が熱酸化され、かつＳｉ層ＳＬ１のうちＳｉＣ基板ＳＢ１と接する部分、およびＳｉＣ基板ＳＢ１が熱酸化されない条件下において行われる。これにより、ＳｉＣ基板ＳＢ１とＳｉ層ＳＬ１との界面に存在するＳｉ終端処理が施されたＳｉ終端部、およびＳｉＣ基板ＳＢ１に対し、熱酸化によるダメージが生じてしまうことを抑制できる。
本実施形態では、たとえばＳｉ層ＳＬ１のうち熱酸化されない部分の厚さが１０ｎｍ程度となるよう、Ｓｉ層ＳＬ１に対して熱処理を行う、
【００４５】
また、ＳｉＣとＳｉＯ２の界面における界面準位密度は、ＳｉとＳｉＯ２の界面における界面準位密度よりも高い。このため、ＳｉＣ基板ＳＢ１とＳｉＯ２層との界面が存在する場合、界面準位密度の高さに起因したリーク電流の発生が問題となるおそれがある。
本実施形態によれば、ＳｉＣ基板ＳＢ１表面は、Ｓｉ層ＳＬ１のうち熱酸化されていない部分と接することとなる。このため、ＳｉＣ基板ＳＢ１とＳｉＯ２層との界面が存在しない。したがって、ＳｉＣ基板ＳＢ１とＳｉＯ２層との界面に生じる界面準位密度に起因したリーク電流の発生を抑制できる。
【００４６】
次に、図８（ｂ）に示すように、トレンチＴＲ１内に絶縁膜ＩＦ２を埋め込む。絶縁膜ＩＦ２は、トレンチＴＲ１内を埋め込むようにＳｉＣ基板ＳＢ１の全面上に設けられる。
次に、図８（ｃ）に示すように、トレンチＴＲ１外に位置するＳｉ層ＳＬ１、絶縁膜ＩＦ１および絶縁膜ＩＦ２、ならびに窒化膜ＮＦ１および酸化膜ＯＦ１を除去する。
その後、ＳｉＣ基板ＳＢ１に、ＭＯＳトランジスタＭＴ１およびバイポーラトランジスタＢＴ１を形成する。これにより、半導体装置ＳＭ１が形成されることとなる。
【００４７】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００４９】
ＳＭ１  半導体装置
ＳＢ１  ＳｉＣ基板
ＩＦ１、ＩＦ２、ＩＦ３、ＩＦ４  絶縁膜
ＣＦ１  導電膜
ＥＩ１  素子分離膜
ＴＲ１  トレンチ
ＮＦ１  窒化膜
ＯＦ１  酸化膜
ＳＬ１、ＳＬ２  Ｓｉ層
ＳＡ１  Ｓｉ原子
ＰＲ１、ＰＲ２  フォトレジスト
ＴＦ１  スルー酸化膜
ＯＰ１  開口部
ＭＴ１  ＭＯＳトランジスタ
ＢＴ１  バイポーラトランジスタ
ＧＬ１  ゲート配線
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＳＷ１  サイドウォール
ＥＸ１  エクステンション領域
ＳＤ１  ソース・ドレイン領域
ＷＬ１  ウェル領域
ＥＭ１  エミッタ
ＣＬ１  コレクタ
ＢＳ１  ベース
ＥＲ１  エミッタ領域
ＣＲ１  コレクタ領域
ＢＲ１  ベース領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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