(57)【要約】【課題】  記憶容量の増加を伴わずに、多種類のデータを更新できる伝送装置を提供する。【解決手段】  伝送装置は、着脱自在に設けられ、主信号の伝送処理を行う複数の伝送処理部と、前記複数の伝送処理部の着脱を検出し、前記複数の伝送処理部を制御する制御部とを有し、前記複数の伝送処理部は、それぞれ、前記伝送処理に関し、伝送処理部の種類に対応するデータを保持し、前記制御部は、新たに伝送処理部が実装されたことを検出した場合、前記複数の伝送処理部のうち、該実装された伝送処理部の種類に対応する前記データを保持する伝送処理部から該実装された伝送処理部に、前記データがコピーされるように制御する。【選択図】図５
2014225164.tif 000002
【特許請求の範囲】
【請求項１】
着脱自在に設けられ、主信号の伝送処理を行う複数の伝送処理部と、
前記複数の伝送処理部の着脱を検出し、前記複数の伝送処理部を制御する制御部とを有し、
前記複数の伝送処理部は、それぞれ、前記伝送処理に関し、伝送処理部の種類に対応するデータを保持し、
前記制御部は、新たに伝送処理部が実装されたことを検出した場合、前記複数の伝送処理部のうち、該実装された伝送処理部の種類に対応する前記データを保持する伝送処理部から該実装された伝送処理部に、前記データがコピーされるように制御することを特徴とする伝送装置。
【請求項２】
前記複数の伝送処理部は、それぞれ、前記データをそれぞれ記憶する第１記憶部及び第２記憶部を有し、
前記第１記憶部は、前記複数の伝送処理部のうち、当該伝送処理部の種類に対応する前記データを記憶し、
前記第２記憶部は、前記複数の伝送処理部のうち、他の伝送処理部の種類に対応する前記データを記憶することを特徴とする請求項１に記載の伝送装置。
【請求項３】
前記第２記憶部は、前記複数の伝送処理部のうち、当該伝送処理部の実装位置に応じて決定された他の伝送処理部の種類に対応する前記データを記憶することを特徴とする請求項２に記載の伝送装置。
【請求項４】
前記制御部は、前記複数の伝送処理部の何れかが抜去されたことを検出した場合、前記複数の伝送処理部の残りのうち、該抜去された伝送処理部の実装位置に応じた伝送処理部の前記第１記憶部から、前記実装位置に応じた他の伝送処理部の前記第２記憶部に、前記データがコピーされるように制御することを特徴とする請求項３に記載の伝送装置。
【請求項５】
前記制御部は、新たに伝送処理部が実装されたことを検出した場合、該実装された伝送処理部の前記第１記憶部から、前記複数の伝送処理部のうち、該実装位置に応じた伝送処理部の前記第２記憶部に、前記データがコピーされ、前記複数の伝送処理部のうち、該実装位置に応じた他の伝送処理部の前記第１記憶部から、該実装された伝送処理部の前記第２記憶部に、前記データがコピーされるように制御することを特徴とする請求項３に記載の伝送装置。
【請求項６】
前記制御部は、
前記データを記憶する第３記憶部を有し、
前記複数の伝送処理部の何れかが抜去されたことを検出した場合、前記複数の伝送処理部の残りに、該抜去された伝送処理部と同一種類の伝送処理部が含まれていないとき、当該種類に対応する前記データを前記第２記憶部に記憶する伝送処理部から、前記データを読み出して前記第３記憶部に記憶することを特徴とする請求項２乃至５の何れかに記載の伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、伝送装置に関する。
【背景技術】
【０００２】
通信需要の増加に伴い、１０（Ｇｂｐｓ）〜１００（Ｇｂｐｓ）の高速伝送が可能な伝送装置が普及している。伝送装置は、主信号の伝送処理を行うインターフェースカードと、インターフェースカードを制御する制御カードとを有する。インターフェースカード及び制御カードは、伝送装置の筐体であるラックに設けられた複数のスロット内にそれぞれ実装される。
【０００３】
インターフェースカードは、処理対象の主信号の形態、ポート数、１ポート当たりの伝送容量、及びハードウェア構成（例えば、実装される電子部品の生産停止や改良により生ずるバリエーション）などに応じて、複数の種類が存在する。なお、主信号の形態としては、例えば、ＳＯＮＥＴ（Synchronous Optical NETwork）／ＳＤＨ（Synchronous Digital Hierarchy）、及びイーサネット（登録商標、以下同様）が挙げられる。
【０００４】
インターフェースカードは、上記の種類に応じた機能を実現するＦＰＧＡ（Field Programmable Gate Array）が実装されている。ＦＰＧＡは、外部のメモリに記憶された回路データに従ってコンフィグレーションされることにより、回路が形成され、動作するデバイスである。なお、同一機能のインターフェースカードであっても、実装されたＦＰＧＡの種別が異なるものが存在する。これは、ＦＰＧＡの生産停止や改良に伴い、インターフェースカードが設計変更され、ＦＰＧＡが他の品種に置き換わるためである。
【０００５】
ＦＰＧＡの回路データは、例えば、機能を追加するために改良されるので、通信サービスにおいて運用中のインターフェースカードは、その都度、回路データの更新が必要となる。この場合、インターフェースカードは、装置内通信により、制御カードから回路データを取得する。制御カードは、ＦＰＧＡの回路データを、監視制御用の通信回線を介して、データセンター（例えばネットワーク管理装置）からダウンロードし、制御カード内に設けられたメモリなどの記憶デバイスに記憶させる。
【０００６】
監視制御用の通信回線の速度（例えば１２８（ｋｂｐｓ））は遅いため、仮に、回路データの更新が必要になるたびにダウンロードを実行すると、多くの時間がかかる。そこで、制御カードは、予め、データセンターから全種類のインターフェースカードに対応する回路データをダウンロードして保持しておき、回路データの更新処理のたびに、インターフェースカードに回路データを送信する。装置内通信の通信速度は、監視制御用の通信回線の速度より速い（例えば１００（Ｍｂｐｓ））ので、回路データの更新に要する時間が短縮され、結果として、通信サービス開始までの時間も短縮される。
【０００７】
例えば特許文献１には、データを各種の処理形態に応じたフォーマットに変換するＦＰＧＡを備えた通信装置が開示されている。また、特許文献２には、信号処理を行う信号処理部に、ＦＰＧＡが設けられた伝送装置が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−３１４５７９号公報
【特許文献２】特開２００８−２２７９９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
インターフェースカードの種類は、例えば技術の進歩や通信サービスの多様化により増加し、これに伴い、回路データの種類も増加している。しかし、制御カードに実装された記憶デバイスの記憶容量は、有限であるため、回路データの種類の増加によって、将来的に記憶容量が不足するという問題が懸念される。
【００１０】
これに対して、記憶デバイスの記憶容量を増加させることが考えられるが、ハードウェアの変更を伴うので、制御カード自体の設計変更が必要となる。このため、新しい種類のインターフェースカードを追加する場合、既に運用中の制御カードを、設計変更された新規の制御カードに入れ替えなければならないという問題が生ずる。なお、このような問題は、ＦＰＧＡの回路データに限られず、他種のデータ（プログラムデータなど）に関しても存在する。
【００１１】
そこで本件は上記の課題に鑑みてなされたものであり、記憶容量の増加を伴わずに、多種類のデータを更新できる伝送装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本明細書に記載の伝送装置は、着脱自在に設けられ、主信号の伝送処理を行う複数の伝送処理部と、前記複数の伝送処理部の着脱を検出し、前記複数の伝送処理部を制御する制御部とを有し、前記複数の伝送処理部は、それぞれ、前記伝送処理に関し、伝送処理部の種類に対応するデータを保持し、前記制御部は、新たに伝送処理部が実装されたことを検出した場合、前記複数の伝送処理部のうち、該実装された伝送処理部の種類に対応する前記データを保持する伝送処理部から該実装された伝送処理部に、前記データがコピーされるように制御する。
【発明の効果】
【００１３】
本明細書に記載の伝送装置は、記憶容量の増加を伴わずに、多種類のデータを更新できるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】実施例に係る伝送装置の正面図である。
【図２】伝送装置の機能構成を示す構成図である。
【図３】カード管理テーブルの内容の一例を示す図である。
【図４】版数管理テーブルの内容の一例を示す図である。
【図５】第１実施例におけるインターフェースカードの実装時の動作を示す図である。
【図６】第１実施例におけるインターフェースカードの実装時の処理を示すフローチャートである。
【図７】第１実施例におけるインターフェースカードの抜去時の処理を示すフローチャートである。
【図８】第２実施例における回路データの保持の状態を示す図である。
【図９】第２実施例におけるカード管理テーブルの一例を示す図である。
【図１０】第２実施例におけるインターフェースカードの抜去時の動作を示す図である。
【図１１】第２実施例におけるインターフェースカードの実装時の動作を示す図である。
【図１２】第２実施例におけるインターフェースカードの抜去時の処理を示すフローチャートである。
【図１３】第２実施例におけるインターフェースカードの実装時の処理を示すフローチャートである。
【図１４】第３実施例におけるインターフェースカードの抜去時の動作を示す図である。
【図１５】第３実施例におけるインターフェースカードの実装時の動作を示す図である。
【図１６】第３実施例におけるインターフェースカードの抜去時の処理を示すフローチャートである。
【図１７】第３実施例におけるインターフェースカードの実装時の処理を示すフローチャートである。
【発明を実施するための形態】
【００１５】
図１は、実施例に係る伝送装置の正面図である。伝送装置は、ネットワークに接続されて、例えば、１０（Ｇｂｐｓ）〜１００（Ｇｂｐｓ）の主信号を伝送する。
【００１６】
伝送装置は、筐体である直方体形状のラック３、一対の制御カード（制御部）１、及び複数のインターフェースカード（伝送処理部）２を有する。ラック３は、制御カード１及びインターフェースカード２を収容する。制御カード１及びインターフェースカード２は、複数の電子部品が実装された電子回路基板である。なお、伝送装置は、制御カード１及びインターフェースカード２として、カード形状以外の形状のものを有してもよい。
【００１７】
複数のインターフェースカード２は、ラック３に着脱自在に設けられ、主信号の伝送処理を行う。複数のインターフェースカード２は、それぞれ、ラック３の前面に設けられた複数のスロット＃１〜＃Ｎの何れかに実装され、ラック３の背面基板を介して制御回路１及び他のインターフェースカード２と電気的に接続される。なお、インターフェースカード２の実装位置、つまりスロット番号（＃１〜＃Ｎ（Ｎは自然数））は、種類により限定されない。
【００１８】
インターフェースカード２は、処理対象となる主信号の形態やハードウェア構成などに応じて複数の種類が存在する。主信号の形態としては、例えば、ＳＯＮＥＴ／ＳＤＨ、及びイーサネット（登録商標、以下同様）が挙げられる。また、ハードウェア構成とは、例えば、実装される電子部品の生産停止や改良により生ずるバリエーションを指す。
【００１９】
制御カード１は、ラック３に着脱自在に設けられ、インターフェースカード２の着脱を検出し、インターフェースカード２を制御する。制御カード１は、ラック３に設けられた他のスロットに実装され、ラック３の背面基板を介して他方の制御回路１及びインターフェースカード２と電気的に接続される。制御カード１の実装位置、つまりスロット番号は固定されている。なお、図１において、制御カード１のスロットは、ラック３の最端部であるが、中央部であってもよい。
【００２０】
一対の制御カード１は、運用系及び予備系としてそれぞれ用いられ、運用系の制御カード１が故障した場合、予備系の制御カード１が運用系に切り替わる。なお、一対の制御カード１の構成及び動作に相違はないので、以降の説明では、一方の制御カード１について述べる。
【００２１】
図２は、伝送装置の機能構成を示す構成図である。インターフェースカード２は、ＣＰＵ（Central Processing Unit）２０と、ＲＡＭ（Random Access Memory）２１と、カード情報記憶部２２と、コンフィグレーション回路２３と、フラッシュメモリ２４とを含む。インターフェースカード２は、さらに、ＦＰＧＡ２５と、実装信号生成部２６と、制御通信回路２７と、受信器２８と、送信器２９とを含む。
【００２２】
ＣＰＵ２０は、インターフェースカード２の動作を制御する。ＣＰＵ２０は、フラッシュメモリ２４に記憶されたプログラム２４０を、そのデータバスに接続されたコンフィグレーション回路２３を介して読み出すことにより、所定の動作を実行する。このとき、ＲＡＭ２１は、ワーキングメモリとして機能する。なお、インターフェースカード２は、ＣＰＵ２０に代えて、他のプロセッサを有してもよい。また、プログラム２４０は、フラッシュメモリ２４に代えて、他の不揮発性メモリに記憶されてもよい。
【００２３】
ＣＰＵ２０は、制御通信回路２７を介して制御カード１と通信する。制御通信回路２７は、ラック３の背面基板に配設されたバス配線３０に接続され、通信処理を行う。なお、バス配線３０に代えて、ＬＡＮ（Local Area Network）配線が設けられてもよい。
【００２４】
カード情報記憶部２２は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）であり、インターフェースカード２の種類を示すカード情報を記憶する。ＣＰＵ２０は、制御カード１から要求されたとき、カード情報記憶部２２から該種類を示すカード情報を読み出し、制御カード１に送信する。
【００２５】
コンフィグレーション回路２３は、インターフェースカード２の電源投入時、つまり実装時、または制御カード１が再コンフィグレーションを指示したとき、フラッシュメモリ２４から回路データ２４１を読み出す。コンフィグレーション回路２３は、読み出した回路データ２４１を、ＦＰＧＡ２５にロードすることによりＦＰＧＡ２５の回路を形成する。
【００２６】
ＦＰＧＡ２５は、回路データ２４１に基づいてプログラム可能な論理デバイスである。ＦＰＧＡ２５は、回路データ２４１に基づいて形成された回路を有し、主信号の伝送処理などを行う。回路データ２４１は、伝送処理に関し、インターフェースカード２の種類に対応する。つまり、回路データ２４１は、インターフェースカード２の種類に応じた固有のデータである。なお、インターフェースカード２は、ＦＰＧＡ２５に代えて、他のプログラム可能な論理デバイスを有してもよい。
【００２７】
ＦＰＧＡ２５は、送信器２９及び受信器２８と接続されている。送信器２９は、ＬＥＤ（Laser Emission Diode）などの発光デバイスであり、伝送路３２ａに接続され、ＦＰＧＡ２５からの入力信号に従って、主信号Ｓを伝送路３２ａに送信する。受信器２８は、ＰＤ（Photo Detector）などの受光デバイスであり、伝送路３２ｂに接続され、伝送路３２ｂから主信号Ｓを受信して、ＦＰＧＡ２５に出力する。
【００２８】
実装信号生成部２６は、インターフェースカード２が実装されたとき、ラック３の背面基板に設けられた実装検出ライン３１を介して、制御部１に実装通知信号を出力する。実装通知信号は、例えば所定値以上の電圧信号として生成される。なお、実装検出ライン３１は、スロットごとに設けられている。
【００２９】
一方、制御カード１は、ＣＰＵ１０と、ＲＡＭ１１と、アクセス制御回路１２と、可搬型メモリ１３と、制御通信回路１４と、実装状態検出部１５とを含む。
【００３０】
ＣＰＵ１０は、制御カード１の動作を制御する。アクセス制御回路１２は、可搬型メモリ１３に対するＣＰＵ１０の書き込み処理及び読み出し処理を制御する。ＣＰＵ１０は、可搬型メモリ１３に記憶されたプログラム１３０を、そのデータバスに接続されたアクセス制御回路１２を介して読み出すことにより、所定の動作を実行する。このとき、ＲＡＭ１１は、ワーキングメモリとして機能する。なお、制御カード１は、ＣＰＵ１０に代えて、他のプロセッサを有してもよい。
【００３１】
可搬型メモリ１３としては、例えばコンパクトフラッシュ（登録商標）が挙げられるが、これに限定されず、ＳＤカードなどの他のメモリであってもよい。また、可搬型メモリ１３に代えて、非可搬型の不揮発性メモリが設けられてもよい。
【００３２】
ＣＰＵ１０は、制御通信回路１４を介してインターフェースカード２と通信する。制御通信回路１４は、ラック３の背面基板に配設されたバス配線３０に接続され、通信処理を行う。ＣＰＵ１０は、所定の処理に従い、各インターフェースカード２のＣＰＵ２０に要求または指示を送信し、ＣＰＵ２０から応答を受信する。
【００３３】
実装状態検出部１５は、実装検出ライン３１を介して、各スロット＃１〜＃Ｎのインターフェースカード２の実装状態を検出する。実装状態検出部１５は、実装通知信号を受信した場合、当該スロットにインターフェースカード２が実装されたことを検出する。また、実装状態検出部１５は、実装通知信号を受信しなくなった場合、当該スロットからインターフェースカード２が抜去されたこと（つまり非実装状態になったこと）を検出する。
【００３４】
実装状態検出部１５は、例えばＰＣＩ（Peripheral Component Interconnect）バスを介してＣＰＵ１０と接続されている。ＣＰＵ１０は、実装状態検出部１５から、スロット＃１〜＃Ｎごとの実装情報（実装、または非実装）を取得することにより、インターフェースカード２の実装及び抜去を検出する。
【００３５】
ＣＰＵ１０は、インターフェースカード２の実装を検出すると、該インターフェースカード２のＣＰＵ２０に、カード情報及び回路データの版数情報を要求する。これに応じて、インターフェースカード２のＣＰＵ２０は、カード情報記憶部２２からカード情報を取得して、制御カード１のＣＰＵ１０に送信する。また、インターフェースカード２のＣＰＵ２０は、フラッシュメモリ２４に記憶された回路データ２４１のヘッダから版数情報を取得して、制御カード１のＣＰＵ１０に送信する。
【００３６】
ＣＰＵ１０は、インターフェースカード２から受信したカード情報及び版数情報に基づいて、ＲＡＭ１１に記憶されたカード管理テーブル１１０を更新する。図３には、カード管理テーブル１１０の内容の一例が示されている。
【００３７】
カード管理テーブル１１０は、スロット番号（＃１〜＃Ｎ）ごとに、実装されたインターフェースカード２の種類（「カード種類」）と、インターフェースカード２が保持する回路データ２４１の版数（「データ版数」）とが記録されている。ＣＰＵ１０は、インターフェースカード２の実装を検出した場合、カード情報に基づいてカード種類を更新し、版数情報に基づいてデータ版数を更新する。
【００３８】
図３の例では、例えば、Ａタイプ〜Ｄタイプのインターフェースカード２がスロット＃１〜＃４に実装されている。また、例えば、スロット＃１に実装されたインターフェースカード２は、版数「３」の回路データ２４１を保持している。
【００３９】
また、実装されていないスロット＃５、つまり非実装状態のスロットに対応するカード種類及びデータ版数は、無効状態（「−」）を示す。ＣＰＵ１０は、インターフェースカード２の抜去を検出した場合、当該スロットのカード種類及びデータ版数を、無効状態（「−」）に更新する。
【００４０】
また、ＲＡＭ１１は、版数管理テーブル１１１を記憶する。版数管理テーブル１１１は、インターフェースカード２の種類ごとに対応する回路データ２４１の最新版数が記録されている。図４には、版数管理テーブル１１１の内容の一例が示されている。図４の例では、例えば、Ａタイプのインターフェースカード２に対応する回路データ２４１の最新版数は、「３」である。
【００４１】
ＣＰＵ１０は、カード管理テーブル１１０に記憶されたデータ版数が、版数管理テーブル１１１に記録された最新版数ではない場合、後述するように、インターフェースカード２間で回路データ２４１をコピーさせることにより更新処理を実行する。
【００４２】
また、ＣＰＵ１０は、バス配線３０を介して、データセンター４と通信することにより、版数管理テーブル１１１及び回路データ２４１をダウンロードする。ＣＰＵ１０は、ダウンロードした回路データ２４１を、可搬型メモリ１３にいったん記憶し、インターフェースカード２に送信する。また、ＣＰＵ１０は、ダウンロードした版数管理テーブル１１１をＲＡＭ１１に記憶する。なお、版数管理テーブル１１１の更新は、例えば、データセンター４からの通知を契機として行われる。
【００４３】
データセンター４は、例えばネットワーク管理装置であり、低速の通信回線４０を介して、伝送装置のバス配線３０に接続されている。なお、該通信回線４０と、バス配線３０の間において、通信速度の変換処理などがなされる。
【００４４】
仮に、上述した従来方式のように、制御カード１のＣＰＵ１０が、データセンター４からインターフェースカード２の全種類に対応する回路データ２４１をダウンロードして、可搬型メモリ１３に記憶する、とする。この場合、回路データ２４１の種類の増加により、可搬型メモリ１３の記憶容量が不足するという問題が生ずる。
【００４５】
（第１実施例）
そこで、以下の実施例では、制御カード１が、新たに実装されたインターフェースカード２の種類に対応する回路データ２４１を保持するインターフェースカード２から、該実装されたインターフェースカード２に回路データ２４１がコピーされるように制御する。これにより、実施例に係る伝送装置は、記憶容量の増加を伴わずに多種類の回路データ２４１を更新する。
【００４６】
図５には、第１実施例におけるインターフェースカード２の実装時の動作が示されている。詳しくは、図５は、スロット＃１〜＃４に、Ａタイプ〜Ｄタイプのインターフェースカード２がそれぞれ実装されている場合に、スロット＃５に新たにＣタイプのインターフェースカード２が実装されたときの動作を示す。
【００４７】
また、図５には、各インターフェースカード２の種類（Ａタイプ〜Ｄタイプ）、及び、各インターフェースカード２のフラッシュメモリ２４に記憶された回路データ２４１の種類（Ａタイプ〜Ｄタイプ）が記載されている。例えば、スロット＃１のインターフェースカード２は、その種類（Ａタイプ）に対応するＡタイプの回路データ２４１を保持し、スロット＃２のインターフェースカード２は、その種類（Ｂタイプ）に対応するＢタイプの回路データ２４１を保持する。なお、スロット＃５に新たに実装されたインターフェースカード２は、古い版数の回路データ２４１（つまり、最新版数ではない回路データ２４１）を保持しているため、回路データ２４１の更新の対象となる。
【００４８】
図５（ａ）及び（ｂ）は、スロット＃５にインターフェースカード２が実装されたときの状態（１）及び（２）を、時系列の順に従って示す。まず、状態（１）において、スロット＃５に新たにＣタイプのインターフェースカード２が実装されると、制御カード１のＣＰＵ１０は、実装状態検出部１５により当該インターフェースカード２の実装を検出する。そして、制御カード１のＣＰＵ１０は、インターフェースカード２のＣＰＵ２０に、カード情報及び回路データ２４１の版数情報を要求し、その応答を取得する。
【００４９】
制御カード１のＣＰＵ１０は、版数管理テーブル１１１を参照することにより、スロット＃５に実装されたインターフェースカード２の回路データ２４１が最新版ではないと判定する。そして、制御カード１のＣＰＵ１０は、カード管理テーブル１１０を参照することにより、他のスロット＃１〜＃４のインターフェースカード２から、スロット＃５のインターフェースカード２と同一種類のインターフェースカード２を検索する。
【００５０】
つまり、制御カード１のＣＰＵ１０は、他のスロット＃１〜＃４に実装済みのインターフェースカード２のうち、スロット＃５に新たに実装されたインターフェースカード２の種類（Ｃタイプ）に対応する回路データ２４１を保持するカードを検索する。本例では、スロット＃３のインターフェースカード２が、スロット＃５のインターフェースカード２と同一種類（Ｃタイプ）であるので、該当するカードとして検索される。
【００５１】
次に、状態（２）において、制御カード１のＣＰＵ１０は、スロット＃３のインターフェースカード２から、スロット＃５のインターフェースカード２に、回路データ２４１がコピーされるように制御する。より具体的には、制御カード１のＣＰＵ１０は、スロット＃３のインターフェースカード２のＣＰＵ２０に、スロット＃５のインターフェースカード２へ回路データ２４１を送信するように指示する。
【００５２】
スロット＃３のインターフェースカード２のＣＰＵ２０は、当該指示を受けると、所定の手順に従い、フラッシュメモリ２４から回路データ２４１を読み出し、バス配線３０を介し、スロット＃５のインターフェースカード２へ回路データ２４１を送信する。スロット＃５のインターフェースカード２のＣＰＵ２０は、回路データ２４１を受信すると、回路データ２４１のエラーなどのチェックを行ってパスした場合、フラッシュメモリ２４に回路データ２４１を書き込む。これにより、スロット＃５のインターフェースカード２の回路データ２４１が更新される。
【００５３】
スロット＃５のインターフェースカード２のＣＰＵ２０は、回路データ２４１の更新が完了すると、制御カード１のＣＰＵ１０に完了を通知する。制御カード１のＣＰＵ１０は、当該通知を受信すると、スロット＃５のインターフェースカード２に、ＦＰＧＡ２５の再コンフィグレーションを実行するように指示する。
【００５４】
スロット＃５のインターフェースカード２のＣＰＵ２０は、当該指示を受信すると、コンフィグレーション回路２３にＦＰＧＡ２５の再コンフィグレーションを実行させる。再コンフィグレーションは、例えば、インターフェースカード２をリセットすることにより行われてもよい。これにより、スロット＃５のインターフェースカード２のＦＰＧＡ２５は、最新版の回路データ２４１に基づいた回路が形成されて動作する。
【００５５】
図６は、第１実施例におけるインターフェースカード２の実装時の処理を示すフローチャートである。制御カード１のＣＰＵ１０は、スロット＃Ｋ（Ｋは自然数）に新たにインターフェースカード２が実装されたことを検出すると（ステップＳｔ１のＹＥＳ）、ステップＳｔ２以降の処理を実行し、そうでない場合（ステップＳｔ１のＮＯ）、処理を終了する。
【００５６】
ＣＰＵ１０は、当該インターフェースカード２から、カードの種類及び回路データ２４１の版数を読み出す（ステップＳｔ２）。つまり、ＣＰＵ１０は、当該インターフェースカード２からカード情報及び版数情報を取得する。
【００５７】
次に、ＣＰＵ１０は、読み出したカードの種類及び回路データ２４１の版数に基づいて、カード管理テーブル１１０のスロット＃Ｋのカード種類及びデータ版数を更新する（ステップＳｔ３）。次に、ＣＰＵ１０は、スロット＃Ｋについて、回路データ２４１の版数と、版数管理テーブル１１１の版数とを比較する（ステップＳｔ４）。これにより、ＣＰＵ１０は、スロット＃Ｋの回路データ２４１が、最新版であるか否かを判定する。
【００５８】
比較の結果、一致する場合（ステップＳｔ４のＹＥＳ）、ＣＰＵ１０は、スロット＃Ｋの回路データ２４１の更新の必要はないと判定して、処理を終了する。一方、比較の結果、一致しない場合（ステップＳｔ４のＮＯ）、ＣＰＵ１０は、スロット＃Ｋの回路データ２４１の更新の必要があると判定して、ステップＳｔ５以降の処理を実行する。
【００５９】
ＣＰＵ１０は、カード管理テーブル１１０に基づいて、他のスロットに、スロット＃Ｋのインターフェースカード２と同一種類のインターフェースカード２が実装済みであるか否かを判定する（ステップＳｔ５）。ＣＰＵ１０は、同一種類のインターフェースカード２が実装済みの場合（ステップＳｔ５のＹＥＳ）、ステップＳｔ６以降の処理を実行する。
【００６０】
この場合、ＣＰＵ１０は、該当するスロットのインターフェースカード２から、スロット＃Ｋのインターフェースカード２に、回路データ２４１をコピーするように制御する（ステップＳｔ６）。これにより、スロット＃Ｋのインターフェースカード２において、フラッシュメモリ２４に記憶された回路データ２４１が更新される。
【００６１】
一方、同一種類のインターフェースカード２が実装済みではない場合（ステップＳｔ５のＮＯ）、ＣＰＵ１０は、ステップＳｔ７以降の処理を実行する。この場合、ＣＰＵ１０は、データセンター４から、スロット＃Ｋのインターフェースカード２の種類に対応する回路データ２４１をダウンロードする（ステップＳｔ７）。次に、ＣＰＵ１０は、ダウンロードした回路データ２４１をスロット＃Ｋのインターフェースカード２にコピーする（ステップＳｔ８）。これにより、スロット＃Ｋのインターフェースカード２において、フラッシュメモリ２４に記憶された回路データ２４１が更新される。
【００６２】
次に、ＣＰＵ１０は、スロット＃Ｋのインターフェースカード２のＦＰＧＡ２５を再コンフィグレーションするように制御する（ステップＳｔ９）。これにより、スロット＃Ｋのインターフェースカード２のコンフィグレーション回路２３は、更新された回路データ２４１に基づいて、ＦＰＧＡ２５を再コンフィグレーションする。
【００６３】
次に、ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｋのデータ版数を最新版数に更新する（ステップＳｔ１０）。このようにして、インターフェースカードの実装時の処理は行われる。
【００６４】
また、図７は、第１実施例におけるインターフェースカードの抜去時の処理を示すフローチャートである。制御カード１のＣＰＵ１０は、スロット＃Ｋのインターフェースカード２が抜去されたことを検出すると（ステップＳｔ１１のＹＥＳ）、ステップＳｔ１２の処理を実行し、そうでない場合（ステップＳｔ１１のＮＯ）、処理を終了する。
【００６５】
ステップＳｔ１２において、ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｋのカード種類及びデータ版数を、無効状態（つまり、図３の「−」）に更新して、処理を終了する。このようにして、インターフェースカードの抜去時の処理は行われる。
【００６６】
このように、本実施例において、複数のインターフェースカード２は、それぞれ、伝送処理に関し、自己の種類に対応する回路データ２４１を保持する。制御カード１は、新たにインターフェースカード２が実装されたことを検出した場合、実装済みの複数のインターフェースカード２のうち、同一種類のインターフェースカード２から該インターフェースカード２に、回路データ２４１がコピーされるように制御する。
【００６７】
したがって、インターフェースカード２の回路データ２４１の更新は、他のインターフェースカード２が保持する回路データ２４１をコピーすることにより行われる。このため、制御カード１は、可搬型メモリ１３に、インターフェースカード２の全種類に対応する回路データ２４１を記憶する必要がない。また、回路データ２４１のコピーは、バス配線３０を介して行われるので、データセンター４からダウンロードする場合より高速に完了する。よって、本実施例に係る伝送装置は、記憶容量の増加を伴わずに、多種類のデータを更新できる。
【００６８】
（第２実施例）
上記の実施例では、各インターフェースカード２は、自己の種類に対応する回路データ２４１しか保持しないが、他のインターフェースカード２に対応する予備の回路データ２４１も保持してもよい。
【００６９】
図８には、第２実施例における回路データ２４１の保持の状態が示されている。図８には、各インターフェースカード２の種類（Ａタイプ〜Ｄタイプ）、及び、各インターフェースカード２のフラッシュメモリ２４の第１領域及び第２領域に記憶された回路データ２４１の種類（Ａタイプ〜Ｄタイプ）が記載されている。
【００７０】
本実施例において、各フラッシュメモリ２４は、回路データ２４１をそれぞれ記憶する第１領域（第１記憶部）及び第２領域（第２記憶部）を有する。なお、第１領域及び第２領域は、同一のフラッシュメモリ２４に設けられたものに限定されず、別々のフラッシュメモリ２４に設けられてもよい。
【００７１】
第１領域は、複数のインターフェースカード２のうち、自己のインターフェースカード２の種類に対応する回路データ２４１を記憶する。図８の例では、スロット＃１のインターフェースカード２は、Ａタイプであるため、Ａタイプの回路データ２４１を第１領域に記憶し、スロット＃２のインターフェースカード２は、Ｂタイプであるため、Ｂタイプの回路データ２４１を第１領域に記憶する。
【００７２】
第２領域は、複数のインターフェースカード２のうち、他のインターフェースカード２の種類に対応する回路データ２４１を記憶する。より具体的には、第２領域は、複数のインターフェースカード２のうち、自己のインターフェースカード２の実装位置、つまりスロットに応じて決定された他のインターフェースカード２の種類に対応する回路データ２４１を記憶する。
【００７３】
図８の例では、各インターフェースカード２のフラッシュメモリ２４の第２領域は、自己のインターフェースカード２のスロット番号より１つ大きいスロット番号のインターフェースカード２の種類に対応する回路データ２４１を記憶する。例えば、スロット＃１のインターフェースカード２のフラッシュメモリ２４の第２領域は、スロット＃２のインターフェースカード２の種類に対応する回路データ２４１を記憶する。また、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域は、スロット＃３のインターフェースカード２の種類に対応する回路データ２４１を記憶する。
【００７４】
なお、該当するスロットにインターフェースカード２が実装されていない場合、フラッシュメモリ２４の第２領域は、昇順で次のスロット番号に該当するスロットに実装されたインターフェースカード２の回路データ２４１と同一の回路データ２４１を記憶する。図８の例において、仮に、スロット＃２が未実装状態である場合、スロット＃１のインターフェースカード２のフラッシュメモリ２４の第２領域は、スロット＃３のインターフェースカード２に対応する回路データ２４１を記憶する。
【００７５】
また、スロット番号が最大のスロットに実装されたインターフェースカード２に関して、フラッシュメモリ２４の第２領域は、最小のスロット番号のスロットに実装されたインターフェースカード２の種類に対応する回路データ２４１を記憶する。図８の例では、スロット＃４のインターフェースカード２のフラッシュメモリ２４の第２領域は、スロット＃１のインターフェースカード２の種類（Ａタイプ）に対応するＡタイプの回路データ２４１を記憶する。
【００７６】
このように、各インターフェースカード２は、実装位置であるスロットに応じて決定された他のインターフェースカード２の種類に対応する回路データ２４１を、フラッシュメモリ２４の第２領域に記憶する。このため、制御カード１は、第２領域の回路データ２４１を、容易に管理することができる。
【００７７】
また、各インターフェースカード２は、自己の種類に対応する回路データ２４１、及び、他のインターフェースカード２に対応する回路データ２４１の２種類を保持するので、各回路データ２４１の情報をカード管理テーブル１１０により管理する。図９には、第２実施例におけるカード管理テーブルの一例が示されている。ここで、「カード種類」及び「データ版数」については、既に述べたとおりである。
【００７８】
「予備データ種類」は、他のインターフェースカード２の種類に対応する回路データ２４１の種類（Ａタイプ〜Ｄタイプ）を示す。「予備データ版数」は、のインターフェースカード２の種類に対応する回路データ２４１の版数を示す。なお、図９の例は、図８の状態に対応している。
【００７９】
図１０には、第２実施例におけるインターフェースカードの抜去時の動作が示されている。図１０（ａ）及び（ｂ）は、図８に示された状態において、スロット＃３のインターフェースカード２が抜去された後の状態（１）及び（２）を、時系列の順に従って示す。
【００８０】
まず、状態（１）において、制御カード１のＣＰＵ１０は、スロット＃３のインターフェースカード２が抜去されたことを検出すると、カード管理テーブル１１０のスロット＃３に関する情報を更新する。つまり、ＣＰＵ１０は、カード＃３の「カード種類」及び「データ版数」を、無効状態（「−」）とする。
【００８１】
次に、状態（２）において、制御カード１のＣＰＵ１０は、インターフェースカード２が抜去されたスロット＃３のスロット番号より１つ小さいスロット番号＃２を検索する。また、制御カード１のＣＰＵ１０は、インターフェースカード２が抜去されたスロット＃３のスロット番号より１つ大きいスロット番号＃４を検索する。
【００８２】
そして、制御カード１のＣＰＵ１０は、スロット＃４のインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する。なお、コピー処理の手順は、図５を参照して述べたとおりである。
【００８３】
このとき、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域にもともと記憶されていたＣタイプの回路データ２４１は、Ｄタイプの回路データ２４１により上書きされる。これにより、スロット＃４のインターフェースカード２に対応する予備の回路データ２４１が、スロット＃２のインターフェースカード２に保持される。
【００８４】
このように、制御カード１は、複数のインターフェースカード２の何れかが抜去されたことを検出した場合、残りのインターフェースカード２のうち、該抜去された インターフェースカード２のスロット番号に応じて２つのインターフェースカード２を選択する。そして、制御カード１は、選択したインターフェースカード２の一方に実装されたインターフェースカード２の第１領域から、他方のインターフェースカード２に実装されたインターフェースカード２の第２領域に、回路データ２４１がコピーされるように制御する。このため、インターフェースカード２が抜去された後、再度、図８に示されるような回路データ２４１の冗長構成が形成される。
【００８５】
また、図１１には、第２実施例におけるインターフェースカード２の実装時の動作が示されている。図１１（ａ）〜（ｄ）は、図１０（ｂ）に示された状態において、スロット＃３にＡタイプのインターフェースカード２が実装された後の状態（１）〜（４）を、時系列の順に従ってそれぞれ示す。
【００８６】
まず、状態（１）において、制御カード１のＣＰＵ１０は、スロット＃３に、Ａタイプのインターフェースカード２が実装されたことを検出すると、カード管理テーブル１１０のスロット＃３に関する情報を更新する。なお、スロット＃３のインターフェースカード２の回路データ２４１は、最新の版数ではないとする。
【００８７】
制御カード１のＣＰＵ１０は、他のスロット＃１，＃２，＃４に実装済みのインターフェースカード２のうち、スロット＃３に新たに実装されたインターフェースカード２の種類（Ａタイプ）に対応するＡタイプの回路データ２４１を保持するカードを検索する。より具体的には、制御カード１のＣＰＵ１０は、スロット＃３に新たに実装されたインターフェースカード２と同一種類のインターフェースカード２を他のスロット＃１，＃２，＃４から検索する。
【００８８】
本例では、スロット＃１のインターフェースカード２が、スロット＃３のインターフェースカード２と同一種類（Ａタイプ）であるので、該当するカードとして検索される。このとき、例えば、スロット＃３のインターフェースカード２が故障している場合、制御カード１のＣＰＵ１０は、Ａタイプの予備のデータを第２領域に記憶するスロット＃４のインターフェースカード２を検索してもよい。
【００８９】
次に、状態（２）において、制御カード１のＣＰＵ１０は、スロット＃１のインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃３のインターフェースカード２の第１領域に、回路データ２４１がコピーされるように制御する。これにより、スロット＃３のインターフェースカード２において、第１領域の回路データ２４１が更新される。なお、コピー処理の手順は、図５を参照して述べたとおりである（以降も同様）。
【００９０】
次に、状態（３）において、制御カード１のＣＰＵ１０は、インターフェースカード２が実装されたスロット＃３のスロット番号より１つ小さいスロット番号＃２を検索する。そして、制御カード１のＣＰＵ１０は、スロット＃３のインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する。
【００９１】
このとき、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域にもともと記憶されていたＤタイプの回路データ２４１は、Ａタイプの回路データ２４１により上書きされる。これにより、スロット＃３のインターフェースカード２の種類に対応する予備の回路データ２４１が、スロット＃２のインターフェースカード２に保持される。
【００９２】
次に、状態（４）において、制御カード１のＣＰＵ１０は、インターフェースカード２が実装されたスロット＃３のスロット番号より１つ大きいスロット番号＃４を検索する。そして、制御カード１のＣＰＵ１０は、スロット＃４のインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃３のインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する。これにより、スロット＃４のインターフェースカード２の種類に対応する予備の回路データ２４１が、スロット＃３のインターフェースカード２に保持される。
【００９３】
このように、制御カード１は、新たにインターフェースカード２が実装されたことを検出した場合、該実装されたインターフェースカード２のスロット番号に応じて２つのインターフェースカード２を選択する。そして、制御カード１は、該実装されたインターフェースカード２の第１領域から、選択した２つのインターフェースカード２の一方に実装されたインターフェースカード２の第２領域に、回路データ２４１がコピーされるように制御する。また、制御カード１は、選択した２つのインターフェースカード２の他方の第１領域から、該実装されたインターフェースカード２の第２領域に、回路データ２４１がコピーされるように制御する。このため、インターフェースカード２が実装された後、再度、図８に示されるような回路データ２４１の冗長構成が形成される。
【００９４】
また、図１２は、第２実施例におけるインターフェースカード２の抜去時の処理を示すフローチャートである。制御カード１のＣＰＵ１０は、スロット＃Ｋのインターフェースカード２が抜去されたことを検出すると（ステップＳｔ３１のＹＥＳ）、ステップＳｔ３２以降の処理を実行し、そうでない場合（ステップＳｔ３１のＮＯ）、処理を終了する。
【００９５】
ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｋのカード種類及びデータ版数を、無効状態（つまり、図３の「−」）に更新する（ステップＳｔ３２）。次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２の実装数が複数であるか否かを判定する（ステップＳｔ３３）。ＣＰＵ１０は、インターフェースカード２の実装数が複数である場合（ステップＳｔ３３のＹＥＳ）、ステップＳｔ３４以降の処理を実行し、そうでない場合（ステップＳｔ３３のＮＯ）、処理を終了する。
【００９６】
ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２が実装されたスロット＃Ｍを、スロット＃Ｋ−１から降順で検索する（ステップＳｔ３４）。ここで、スロット番号Ｋがスロットの最小番号である場合、ＣＰＵ１０は、最大番号のスロットから降順で検索を行う。また、スロット番号がＫより小さいスロットに、インターフェースカード２が実装されていない場合も、ＣＰＵ１０は、最大番号のスロットから降順で検索を行う。
【００９７】
次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２が実装されたスロット＃Ｌを、スロット＃Ｋ＋１から昇順で検索する（ステップＳｔ３５）。ここで、スロット番号Ｋがスロットの最大番号である場合、ＣＰＵ１０は、最小番号のスロットから昇順で検索を行う。また、スロット番号がＫより大きいスロットに、インターフェースカード２が実装されていない場合も、ＣＰＵ１０は、最小番号のスロットから昇順で検索を行う。なお、ステップＳｔ３５の処理は、ステップＳｔ３４より先に実行されてもよい。
【００９８】
次に、ＣＰＵ１０は、スロット＃Ｌのインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃Ｍのインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する（ステップＳｔ３６）。これにより、回路データ２４１の冗長構成が形成される。
【００９９】
次に、ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｍの予備データ種類及び予備データ版数を更新する（ステップＳｔ３７）。このようにして、インターフェースカードの抜去時の処理は行われる。
【０１００】
また、図１３は、第２実施例におけるインターフェースカードの実装時の処理を示すフローチャートである。本実施例において、新たに実装されたインターフェースカード２の第１領域の回路データ２４１の更新処理は、図１０（ｂ）を参照して述べたように、第１実施例と同一であるため、図６のフローチャートに示されるとおりである。このため、図１３は、当該更新処理の終了後に実行される処理を示す。
【０１０１】
制御カード１のＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２の実装数が複数であるか否かを判定する（ステップＳｔ２１）。ＣＰＵ１０は、インターフェースカード２の実装数が複数である場合（ステップＳｔ２１のＹＥＳ）、ステップＳｔ２２以降の処理を実行し、そうでない場合（ステップＳｔ２１のＮＯ）、処理を終了する。
【０１０２】
ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２が実装されたスロット＃Ｍを、スロット＃Ｋ−１から降順で検索する（ステップＳｔ２２）。ここで、Ｋがスロットの最小番号である場合、ＣＰＵ１０は、最大番号のスロットから降順で検索を行う。また、スロット番号がＫより小さいスロットに、インターフェースカード２が実装されていない場合も、ＣＰＵ１０は、最大番号のスロットから降順で検索を行う。
【０１０３】
次に、ＣＰＵ１０は、スロット＃Ｋのインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃Ｍのインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する（ステップＳｔ２３）。次に、ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｍの予備データ種類及び予備データ版数を更新する（ステップＳｔ２４）。
【０１０４】
次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２が実装されたスロット＃Ｌを、スロット＃Ｋ＋１から昇順で検索する（ステップＳｔ２５）。ここで、Ｋがスロットの最大番号である場合、ＣＰＵ１０は、最小番号のスロットから昇順で検索を行う。また、スロット番号がＫより大きいスロットに、インターフェースカード２が実装されていない場合も、ＣＰＵ１０は、最小番号のスロットから昇順で検索を行う。
【０１０５】
次に、ＣＰＵ１０は、スロット＃Ｌのインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃Ｋのインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する（ステップＳｔ２６）。これにより、回路データ２４１の冗長構成が形成される。なお、ステップＳｔ２５及びＳｔ２６の処理は、ステップＳｔ２２の処理より先に実行されてもよい。
【０１０６】
次に、ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｋの予備データ種類及び予備データ版数を更新する（ステップＳｔ２７）。このようにして、インターフェースカードの実装時の処理は行われる。
【０１０７】
このように、本実施例において、複数のインターフェースカード２は、それぞれ、回路データ２４１をそれぞれ記憶する第１領域及び第２領域を有する。第１領域は、自己のインターフェースカード２の種類に対応する回路データ２４１を記憶する。第２領域は、他のインターフェースカード２の種類に対応する回路データを記憶する。
【０１０８】
したがって、本実施例によると、各インターフェースカード２は、自己の種類に対応する回路データ２４１だけでなく、他のインターフェースカード２の種類に対応する回路データ２４１も保持する。このため、本実施例に係る伝送装置は、冗長構成された回路データ２４１を保持できる。
【０１０９】
（第３実施例）
これまで述べた実施例では、インターフェースカード２が抜去された場合、他に、抜去されたインターフェースカード２と同一種類のインターフェースカード２がなければ、当該種類の回路データ２４１は消失する。図１０の例では、Ｃタイプのインターフェースカード２が抜去されたとき、回路データ２４１のコピー処理のため、スロット＃２の第２領域に記憶されたＣタイプの回路データ２４１は、Ｄタイプの回路データ２４１により上書きされて消失する。ここで、Ｃタイプのインターフェースカード２は残っていないので、新たにＣタイプのインターフェースカード２が実装されると、データセンター４からのダウンロードにより回路データ２４１を更新するため、多くの時間がかかる。
【０１１０】
そこで、抜去されたインターフェースカード２と同一種類のインターフェースカード２が残っていない場合、回路データ２４１のコピー処理に先立ち、当該種類に対応する回路データ２４１を制御カード１の可搬型メモリ（第２記憶部）１３に退避させると望ましい。
【０１１１】
図１４には、第３実施例におけるインターフェースカード２の抜去時の動作が示されている。なお、図１４には、各インターフェースカード２の種類（Ａタイプ〜Ｄタイプ）、及び、各インターフェースカード２のフラッシュメモリ２４の第１領域及び第２領域に記憶された回路データ２４１の種類（Ａタイプ〜Ｄタイプ）が記載されている。また、図１４には、制御カード１の可搬型メモリ１３に記憶された回路データ２４１の種類（Ａタイプ〜Ｄタイプ）も記載されている。
【０１１２】
図１４（ａ）〜（ｃ）は、図８に示された状態において、スロット＃３のインターフェースカード２が抜去された後の状態（１）〜（３）を、時系列の順に従ってそれぞれ示す。
【０１１３】
まず、状態（１）において、制御カード１のＣＰＵ１０は、スロット＃３のインターフェースカード２が抜去されたことを検出すると、カード管理テーブル１１０のスロット＃３に関する情報を更新する。つまり、ＣＰＵ１０は、カード＃３の「カード種類」及び「データ版数」を、無効状態（「−」）とする。
【０１１４】
次に、状態（２）において、制御カード１のＣＰＵ１０は、抜去されたインターフェースカード２と同一種類（Ｃタイプ）のインターフェースカード２が他に存在しないので、Ｃタイプの回路データ２４１を可搬型メモリ１３に退避させる。つまり、制御カード１のＣＰＵ１０は、スロット＃２のインターフェースカード２の第２領域からＣタイプの回路データ２４１を読み出し、可搬型メモリ１３に記憶する。
【０１１５】
このとき、制御カード１のＣＰＵ１０は、スロット＃２のインターフェースカード２に、フラッシュメモリ２４の第１領域の回路データ２４１を送信するように指示する。インターフェースカード２のＣＰＵ２０は、該指示を受けると、フラッシュメモリ２４の第１領域の回路データ２４１を読み出して、バス配線３０を介し、制御カード１に送信する。制御カード１のＣＰＵ１０は、回路データ２４１を受信すると、可搬型メモリ１３に記憶する。
【０１１６】
次に、状態（３）において、制御カード１のＣＰＵ１０は、インターフェースカード２が抜去されたスロット＃３のスロット番号より１つ小さいスロット番号＃２を検索する。また、制御カード１のＣＰＵ１０は、インターフェースカード２が抜去されたスロット＃３のスロット番号より１つ大きいスロット番号＃４を検索する。
【０１１７】
そして、制御カード１のＣＰＵ１０は、スロット＃４のインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する。このため、回路データ２４１の冗長構成が、再度、形成される。なお、コピー処理の手順は、図５を参照して述べたとおりである。
【０１１８】
これにより、制御カード１は、Ｃタイプのインターフェースカード２が抜去され、他に同一種類のインターフェースカード２が残っていない場合であっても、Ｃタイプの回路データ２４１を保持できる。
【０１１９】
図１５には、第３実施例におけるインターフェースカードの実装時の動作が示されている。図１５（ａ）〜（ｄ）は、図１４（ｃ）に示された状態において、スロット＃３にＣタイプのインターフェースカード２が実装された後の状態（１）〜（４）を、時系列の順に従ってそれぞれ示す。なお、このように、抜去されたインターフェースカード２と同一種類のインターフェースカード２が再び実装される場合としては、故障などのためにインターフェースカード２を交換する場合が想定される。
【０１２０】
まず、状態（１）において、制御カード１のＣＰＵ１０は、スロット＃３にＣタイプのインターフェースカード２が実装されたことを検出すると、カード管理テーブル１１０を更新する。
【０１２１】
次に、状態（２）において、制御カード１のＣＰＵ１０は、可搬型メモリ１３に記憶したＣタイプの回路データ２４１が、スロット＃３のインターフェースカード２に対応するので、回路データ２４１を該インターフェースカード２の第１領域にコピーする。なお、可搬型メモリ１３に記憶された回路データ２４１の種類及び版数は、例えば、カード管理テーブル１１０に記録されてもよいし、他の記憶手段に記憶されてもよい。
【０１２２】
このとき、制御カード１のＣＰＵ１０は、可搬型メモリ１３から回路データ２４１を読み出して、バス配線３０を介し、スロット＃３のインターフェースカード２に送信する。インターフェースカード２のＣＰＵ２０は、回路データ２４１を受信すると、フラッシュメモリ２４の第１領域に記憶する。なお、可搬型メモリ１３の回路データ２４１は、その後、消去されてもよいし、そのまま保持されてもよい。
【０１２３】
次に、状態（３）において、制御カード１のＣＰＵ１０は、インターフェースカード２が実装されたスロット＃３のスロット番号より１つ小さいスロット番号＃２を検索する。そして、制御カード１のＣＰＵ１０は、スロット＃３のインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する。
【０１２４】
このとき、スロット＃２のインターフェースカード２のフラッシュメモリ２４の第２領域にもともと記憶されていたＤタイプの回路データ２４１は、Ａタイプの回路データ２４１により上書きされる。これにより、スロット＃３のインターフェースカード２の種類に対応する予備の回路データ２４１が、スロット＃２のインターフェースカード２に保持される。
【０１２５】
次に、状態（４）において、制御カード１のＣＰＵ１０は、インターフェースカード２が実装されたスロット＃３のスロット番号より１つ大きいスロット番号＃４を検索する。そして、制御カード１のＣＰＵ１０は、スロット＃４のインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃３のインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する。これにより、スロット＃４のインターフェースカード２の種類に対応する予備の回路データ２４１が、スロット＃３のインターフェースカード２に保持される。これにより、回路データ２４１の冗長構成が、再度、形成される。
【０１２６】
図１６は、第３実施例におけるインターフェースカード２の抜去時の処理を示すフローチャートである。制御カード１のＣＰＵ１０は、スロット＃Ｋのインターフェースカード２が抜去されたことを検出すると（ステップＳｔ６１のＹＥＳ）、ステップＳｔ６２以降の処理を実行し、そうでない場合（ステップＳｔ６１のＮＯ）、処理を終了する。
【０１２７】
ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｋのカード種類及びデータ版数を、無効状態（つまり、図３の「−」）に更新する（ステップＳｔ６２）。次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２の実装数が１以上であるか否かを判定する（ステップＳｔ６３）。ＣＰＵ１０は、インターフェースカード２の実装数が１以上である場合（ステップＳｔ６３のＹＥＳ）、ステップＳｔ６４以降の処理を実行し、そうでない場合（ステップＳｔ６３のＮＯ）、処理を終了する。
【０１２８】
次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２が実装されたスロット＃Ｍを、スロット＃Ｋ−１から降順で検索する（ステップＳｔ６４）。ここで、Ｋがスロットの最小番号である場合、ＣＰＵ１０は、最大番号のスロットから降順で検索を行う。また、スロット番号がＫより小さいスロットに、インターフェースカード２が実装されていない場合も、ＣＰＵ１０は、最大番号のスロットから降順で検索を行う。
【０１２９】
次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、抜去されたインターフェースカード２と同一種類のインターフェースカード２が実装済みであるか否かを判定する（ステップＳｔ６５）。ＣＰＵ１０は、同一種類のインターフェースカード２が実装済みである場合（ステップＳｔ６５のＹＥＳ）、ステップＳｔ６７以降の処理を実行する。
【０１３０】
一方、ＣＰＵ１０は、同一種類のインターフェースカード２が実装済みでない場合（ステップＳｔ６５のＮＯ）、スロット＃Ｍのインターフェースカード２の第２領域に記憶された回路データ２４１を、可搬型メモリ１３にコピーする（ステップＳｔ６６）。
【０１３１】
次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２の実装数が複数であるか否かを判定する（ステップＳｔ６７）。ＣＰＵ１０は、インターフェースカード２の実装数が複数である場合（ステップＳｔ６７のＹＥＳ）、ステップＳｔ６８以降の処理を実行し、そうでない場合（ステップＳｔ６７のＮＯ）、処理を終了する。
【０１３２】
次に、ＣＰＵ１０は、カード管理テーブル１１０を参照して、インターフェースカード２が実装されたスロット＃Ｌを、スロット＃Ｋ＋１から昇順で検索する（ステップＳｔ６８）。ここで、Ｋがスロットの最大番号である場合、ＣＰＵ１０は、最小番号のスロットから昇順で検索を行う。また、スロット番号がＫより大きいスロットに、インターフェースカード２が実装されていない場合も、ＣＰＵ１０は、最小番号のスロットから昇順で検索を行う。
【０１３３】
次に、ＣＰＵ１０は、スロット＃Ｌのインターフェースカード２のフラッシュメモリ２４の第１領域から、スロット＃Ｍのインターフェースカード２のフラッシュメモリ２４の第２領域に、回路データ２４１がコピーされるように制御する（ステップＳｔ６９）。これにより、回路データ２４１の冗長構成が形成される。
【０１３４】
次に、ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｍの予備データ種類及び予備データ版数を更新する（ステップＳｔ７０）。このようにして、インターフェースカードの抜去時の処理は行われる。
【０１３５】
また、図１７は、第３実施例におけるインターフェースカード２の実装時の処理を示すフローチャートである。制御カード１のＣＰＵ１０は、スロット＃Ｋに新たにインターフェースカード２が実装されたことを検出すると（ステップＳｔ４１のＹＥＳ）、ステップＳｔ４２以降の処理を実行し、そうでない場合（ステップＳｔ４１のＮＯ）、処理を終了する。
【０１３６】
ＣＰＵ１０は、当該インターフェースカード２から、カードの種類及び回路データ２４１の版数を読み出す（ステップＳｔ４２）。つまり、ＣＰＵ１０は、当該インターフェースカード２からカード情報及び版数情報を取得する。
【０１３７】
次に、ＣＰＵ１０は、読み出したカードの種類及び回路データ２４１の版数に基づいて、カード管理テーブル１１０のスロット＃Ｋのカード種類及びデータ版を更新する（ステップＳｔ４３）。次に、ＣＰＵ１０は、スロット＃Ｋについて、回路データ２４１の版数と、版数管理テーブル１１１の版数とを比較する（ステップＳｔ４４）。これにより、ＣＰＵ１０は、スロット＃Ｋの回路データ２４１が、最新版であるか否かを判定する。
【０１３８】
比較の結果、一致する場合（ステップＳｔ４４のＹＥＳ）、ＣＰＵ１０は、スロット＃Ｋの回路データ２４１の更新の必要はないと判定して、処理を終了する。一方、比較の結果、一致しない場合（ステップＳｔ４４のＮＯ）、ＣＰＵ１０は、スロット＃Ｋの回路データ２４１の更新の必要があると判定して、ステップＳｔ４５以降の処理を実行する。
【０１３９】
ＣＰＵ１０は、カード管理テーブル１１０に基づいて、他のスロットに、スロット＃Ｋのインターフェースカード２と同一種類のインターフェースカード２が実装済みであるか否かを判定する（ステップＳｔ４５）。ＣＰＵ１０は、同一種類のインターフェースカード２が実装済みの場合（ステップＳｔ４５のＹＥＳ）、ステップＳｔ４６以降の処理を実行する。
【０１４０】
この場合、ＣＰＵ１０は、該当するスロットのインターフェースカード２から、スロット＃Ｋのインターフェースカード２に、回路データ２４１をコピーするように制御する（ステップＳｔ４６）。これにより、スロット＃Ｋのインターフェースカード２において、フラッシュメモリ２４の第１領域に記憶された回路データ２４１が更新される。
【０１４１】
一方、同一種類のインターフェースカード２が実装済みではない場合（ステップＳｔ４５のＮＯ）、ＣＰＵ１０は、可搬型メモリ１３に、スロット＃Ｋのインターフェースカード２の種類に対応する回路データ２４１を記憶しているか否かを判定する（ステップＳｔ４７）。このとき、ＣＰＵ１０は、カード管理テーブル１１０を参照することにより、当該判定を行う。
【０１４２】
可搬型メモリ１３に、当該種類の回路データ２４１が記憶されている場合（ステップＳｔ４７のＹＥＳ）、ＣＰＵ１０は、可搬型メモリ１３から、スロット＃Ｋのインターフェースカード２に、回路データ２４１をコピーする（ステップＳｔ４８）。
【０１４３】
また、可搬型メモリ１３に、当該種類の回路データ２４１が記憶されていない場合（ステップＳｔ４７のＮＯ）、ＣＰＵ１０は、データセンター４から、スロット＃Ｋのインターフェースカード２の種類に対応する回路データ２４１をダウンロードする（ステップＳｔ４９）。そして、ＣＰＵ１０は、ダウンロードした回路データ２４１をスロット＃Ｋのインターフェースカード２にコピーする（ステップＳｔ５０）。これにより、スロット＃Ｋのインターフェースカード２において、フラッシュメモリ２４の第１領域に記憶された回路データ２４１が更新される。
【０１４４】
次に、ＣＰＵ１０は、スロット＃Ｋのインターフェースカード２のＦＰＧＡ２５を再コンフィグレーションするように制御する（ステップＳｔ５１）。これにより、スロット＃Ｋのインターフェースカード２のコンフィグレーション回路２３は、更新された回路データ２４１に基づいて、ＦＰＧＡ２５を再コンフィグレーションする。
【０１４５】
次に、ＣＰＵ１０は、カード管理テーブル１１０のスロット＃Ｋのデータ版数を最新版数に更新する（ステップＳｔ５２）。このようにして、インターフェースカードの実装時の処理は行われる。なお、制御カード１のＣＰＵ１０は、図１７に示される処理を実行した後、図１３に示される処理と同一の処理を実行する。
【０１４６】
このように、本実施例では、制御カード１は、複数のインターフェースカード２の何れかが抜去されたことを検出した場合、該抜去されたインターフェースカード２と同一種類のインターフェースカード２の有無を判定する。そして、同一種類のインターフェースカード２がないとき、制御カード１は、当該種類に対応する前記データを前記第２記憶部に記憶するインターフェースカード２から、回路データ２４１を読み出して可搬型メモリ１３に記憶する。
【０１４７】
したがって、制御カード１は、抜去されたインターフェースカード２の種類に対応する回路データ２４１が消失しないように、回路データ２４１を可搬型メモリ１３に記憶することにより、退避させることができる。このため、その後、抜去されたインターフェースカード２と同一種類のインターフェースカード２が新たに実装された場合でも、制御カード１は、可搬型メモリ１３に記憶された回路データ２４１を、該インターフェースカード２にコピーできる。よって、実装されたインターフェースカード２において、回路データ２４１の更新が可能となる。
【０１４８】
これまで述べたように、実施例に係る伝送装置は、着脱自在に設けられ、主信号の伝送処理を行う複数のインターフェースカード２と、複数のインターフェースカード２の着脱を検出し、複数のインターフェースカード２を制御する制御カード１とを有する。複数のインターフェースカード２は、それぞれ、伝送処理に関し、インターフェースカード２の種類に対応する回路データ２４１を保持する。制御カード１は、新たにインターフェースカード２が実装されたことを検出した場合、複数のインターフェースカード２のうち、該実装されたインターフェースカード２の種類に対応する回路データ２４１を保持するインターフェースカード２から該実装されたインターフェースカード２に、回路データ２４１がコピーされるように制御する。
【０１４９】
このように、本実施例において、複数のインターフェースカード２は、それぞれ、伝送処理に関し、インターフェースカード２の種類に対応する回路データ２４１を保持する。制御カード１は、新たにインターフェースカード２が実装されたことを検出した場合、実装済みの複数のインターフェースカード２のうち、同一種類のインターフェースカード２から該インターフェースカード２に、回路データ２４１がコピーされるように制御する。
【０１５０】
したがって、インターフェースカード２の回路データ２４１の更新は、他のインターフェースカード２が保持する回路データ２４１をコピーすることにより行われる。このため、制御カード１は、インターフェースカード２の全種類に対応する回路データ２４１を保持する必要がない。よって、本実施例に係る伝送装置は、記憶容量の増加を伴わずに、多種類の回路データ２４１を更新できる。
【０１５１】
なお、これまで述べた実施例では、更新対象としてＦＰＧＡ２５の回路データ２４１を前提としたが、これに限定されず、他種のデータを対象としてもよい。このようなデータとしては、プロセッサを駆動するプログラムデータや、インターフェースカード２の種類に応じて設定されるプロファイルデータなどが挙げられる。
【０１５２】
以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。
【０１５３】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  着脱自在に設けられ、主信号の伝送処理を行う複数の伝送処理部と、
前記複数の伝送処理部の着脱を検出し、前記複数の伝送処理部を制御する制御部とを有し、
前記複数の伝送処理部は、それぞれ、前記伝送処理に関し、伝送処理部の種類に対応するデータを保持し、
前記制御部は、新たに伝送処理部が実装されたことを検出した場合、前記複数の伝送処理部のうち、該実装された伝送処理部の種類に対応する前記データを保持する伝送処理部から該実装された伝送処理部に、前記データがコピーされるように制御することを特徴とする伝送装置。
（付記２）  前記複数の伝送処理部は、それぞれ、前記データをそれぞれ記憶する第１記憶部及び第２記憶部を有し、
前記第１記憶部は、前記複数の伝送処理部のうち、当該伝送処理部の種類に対応する前記データを記憶し、
前記第２記憶部は、前記複数の伝送処理部のうち、他の伝送処理部の種類に対応する前記データを記憶することを特徴とする付記１に記載の伝送装置。
（付記３）  前記第２記憶部は、前記複数の伝送処理部のうち、当該伝送処理部の実装位置に応じて決定された他の伝送処理部の種類に対応する前記データを記憶することを特徴とする付記２に記載の伝送装置。
（付記４）  前記制御部は、前記複数の伝送処理部の何れかが抜去されたことを検出した場合、前記複数の伝送処理部の残りのうち、該抜去された伝送処理部の実装位置に応じた伝送処理部の前記第１記憶部から、前記実装位置に応じた他の伝送処理部の前記第２記憶部に、前記データがコピーされるように制御することを特徴とする付記３に記載の伝送装置。
（付記５）  前記制御部は、新たに伝送処理部が実装されたことを検出した場合、該実装された伝送処理部の前記第１記憶部から、前記複数の伝送処理部のうち、該実装位置に応じた伝送処理部の前記第２記憶部に、前記データがコピーされ、前記複数の伝送処理部のうち、該実装位置に応じた他の伝送処理部の前記第１記憶部から、該実装された伝送処理部の前記第２記憶部に、前記データがコピーされるように制御することを特徴とする付記３に記載の伝送装置。
（付記６）  前記制御部は、
前記データを記憶する第３記憶部を有し、
前記複数の伝送処理部の何れかが抜去されたことを検出した場合、前記複数の伝送処理部の残りに、該抜去された伝送処理部と同一種類の伝送処理部が含まれていないとき、当該種類に対応する前記データを前記第２記憶部に記憶する伝送処理部から、前記データを読み出して前記第３記憶部に記憶することを特徴とする付記２乃至５の何れかに記載の伝送装置。
（付記７）  前記複数の伝送処理部は、それぞれ、前記伝送処理を行うプログラム可能な論理デバイスを備え、
前記データは、前記論理デバイスの回路を形成することを特徴とする付記１乃至６の何れかに記載の伝送装置。
（付記８）  前記論理デバイスは、ＦＰＧＡであることを特徴とする付記７に記載の伝送装置。
（付記９）  複数のスロットが設けられたラックを、さらに有し、
前記複数の伝送処理部は、それぞれ、前記複数のスロットの１つに実装されることを特徴とする付記１乃至８の何れかに記載の伝送装置。
【符号の説明】
【０１５４】
１                    制御カード（制御部）
１０                  ＣＰＵ
１１                  ＲＡＭ
１１０                カード管理テーブル
１３                  可搬型メモリ（第３記憶部）
２                    インターフェースカード（伝送処理部）
２０                  ＣＰＵ
２２                  カード情報記憶部
２４                  フラッシュメモリ（第１記憶部、第２記憶部）
２５                  ＦＰＧＡ
２４１                回路データ（データ）
３                    ラック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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