(57)【要約】【課題】アレイ基板、アレイ基板の製造方法、ディスプレイデバイスを開示する。【解決手段】本発明のアレイ基板は、ベース基板と、ベース基板上に形成されたＴＦＴ、ゲートライン、データライン、及び画素電極と、を含み、ＴＦＴは、ベース基板上に順次形成されたボトムゲート、第１ゲート絶縁層、活性層、第２ゲート絶縁層、トップゲート、ゲート絶縁層、並びにソース電極及びドレイン電極を含み、ソース電極及びドレイン電極はそれぞれ、ゲート絶縁層及び第２絶縁層を通過する第１ビアホール及び第２ビアホールを介して活性層と接触し、画素電極はドレイン電極と接触する。本発明は、適切なシリコン膜が選択される状況で上部面及び下部面の両方に反転層を同時形成でき、上部面及び下部面の両方の反転層におけるキャリア濃度はシリコン膜が完全に枯渇した状況でのゲート圧の増加とともに急速に増加し、アレイ基板の駆動能力、並びに副しきい値及び周波数応答特性は、理想状態に近付く。【選択図】図１
2014106539.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、前記ベース基板上に形成されたＴＦＴ、ゲートライン、データライン、及び画素電極と、を含むアレイ基板であって、
前記ＴＦＴは、前記ベース基板上に順次形成されたボトムゲート、第１ゲート絶縁層、活性層、第２ゲート絶縁層、トップゲート、ゲート絶縁層、並びにソース電極及びドレイン電極を含み、
前記ソース電極及び前記ドレイン電極はそれぞれ、前記ゲート絶縁層及び前記第２絶縁層を通過する第１ビアホール及び第２ビアホールを介して前記活性層と接触し、前記画素電極は前記ドレイン電極と接触する、アレイ基板。
【請求項２】
前記アレイ基板はさらに、前記ＴＦＴと前記画素電極との間に位置する平坦化層を含み、前記平坦化層は第３ビアホールを覆わないが、前記ドレイン電極は前記第３ビアホールを介して前記画素電極と接触する、請求項１に記載のアレイ基板。
【請求項３】
前記アレイ基板はさらにニッケル層を含み、前記ニッケル層は、前記ソース電極と前記活性層との間及び／又は前記ドレイン電極と前記活性層との間に配置される、請求項１に記載のアレイ基板。
【請求項４】
前記トップゲートの厚さは１５０ｎｍ−３００ｎｍの範囲である、請求項１に記載のアレイ基板。
【請求項５】
前記トップゲートの厚さは２００ｎｍである、請求項４に記載のアレイ基板。
【請求項６】
前記ニッケル層の厚さは２０ｎｍ−２５ｎｍの範囲である、請求項３に記載のアレイ基板。
【請求項７】
前記活性層の厚さは２０ｎｍ−１００ｎｍの範囲である、請求項１に記載のアレイ基板。
【請求項８】
前記ゲート絶縁層の材料はＳｉＯ２及び／又はＳｉＮｘを含む、請求項１に記載のアレイ基板。
【請求項９】
請求項１〜８の何れか１項に記載のアレイ基板を含むディスプレイデバイス。
【請求項１０】
Ｓ１：順次に、ベース基板上に、ボトムゲート、第１ゲート絶縁層、活性層、及び第２ゲート絶縁層を形成するステップであって、ゲートラインが前記ボトムゲートの形成と同時に形成される、ステップと、
Ｓ２：前記第２ゲート絶縁層上にトップゲートを形成するステップと、
Ｓ３：順次に、前記トップゲート上に、ゲート絶縁層、ソース電極、ドレイン電極、及び画素電極を形成するステップと、
を含む、アレイ基板の製造方法。
【請求項１１】
ステップＳ２の前にさらにステップＳ２’を含み、ステップＳ２’は、前記ソース電極が形成される前記活性層上の領域及び／又は前記ドレイン電極が形成される前記活性層上の領域にニッケル層を形成するステップと、次いで、５００℃−５７０℃の範囲の温度で２時間、Ｈ２の雰囲気下で、前記活性層上に熱処理を実施するステップと、を含む、請求項１０に記載のアレイ基板の製造方法。
【請求項１２】
ステップＳ３の前にさらにステップＳ３’を含み、ステップＳ３’は、ステップＳ２’において熱処理にさらされた前記活性層をドーピングするステップを含む、請求項１１に記載のアレイ基板の製造方法。
【請求項１３】
ステップＳ３は、ステップＳ３’において形成された前記基板上に絶縁膜を形成するステップ、パターニングプロセスを介して、それぞれ前記ソース電極が形成される領域及び前記ドレイン電極が形成される領域に、第１ビアホール及び第２ビアホールを形成するステップ、及び前記第１ビアホール及び前記第２ビアホールによって前記活性層を露出させるステップと、
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、前記ソース電極及び前記ドレイン電極のパターンを形成するステップ、及び前記ソース電極及び前記ドレイン電極のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び前記平坦化層のパターンを形成するように、パターニングプロセスを介して、前記平坦化層膜における前記ドレイン電極に対応する領域に第３ビアホールを形成するステップと、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して前記画素電極のパターンを形成するステップであって、前記画素電極は前記ドレイン電極と接触しているステップと、を含み、
前記ＴＦＴと前記画素電極との間に形成された前記平坦化層は、前記第３ビアホールを覆わないが、前記ドレイン電極は前記第３ビアホールを介して前記画素電極と接触する、請求項１２に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はディスプレイ技術の分野に関し、特に、アレイ基板及びアレイ基板の製造方法、並びにディスプレイデバイスに関する。
【背景技術】
【０００２】
情報及びネットワークの進歩とともに、電子ディスプレイ技術が広く使用されてきた。近年、液晶ディスプレイ（ＬＣＤ）ディスプレイデバイス及びアクティブマトリクス／有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイデバイスの評判が高い。ＬＣＤ及びＡＭＯＬＥＤディスプレイデバイスは通常、薄膜トランジスタ（ＴＦＴ）アレイ基板を駆動するための技術などのアクティブマトリクス駆動技術を用いて駆動される。
【０００３】
現在のアレイ基板は通常、一側ゲート構造を採用するが、一側ゲート構造を有するアレイ基板は、オンになったときにゲートの付近側に存在する導電性チャネルのみを有し、電子はそれらの移動の間に非常に分散しやすく、結果として低移動度をもたらし、アレイ基板の性能を制限する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的課題は、アレイ基板の性能を改善し、アレイ基板の駆動能力及び副しきい値特性（ｓｕｂ−ｔｈｒｅｓｈｏｌｄ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ）を改善し、並びに従来技術の欠点に対処するために、アレイ基板、アレイ基板の製造方法、及びディスプレイデバイスを提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、ベース基板と、前記ベース基板上に形成されたＴＦＴ、ゲートライン、データライン、及び画素電極と、を含むアレイ基板を提供し、前記ＴＦＴは、前記ベース基板上に順次形成されたボトムゲート、第１ゲート絶縁層、活性層、第２ゲート絶縁層、トップゲート、ゲート絶縁層、並びにソース電極及びドレイン電極を含み、ここで、前記ソース電極及び前記ドレイン電極はそれぞれ、ゲート絶縁層及び第２絶縁層を通過する第１ビアホール及び第２ビアホールを介して活性層と接触し、前記画素電極は、ドレイン電極と接触する。
【０００６】
ここで、アレイ基板はさらに、ＴＦＴと画素電極との間に位置する平坦化層を含み、平坦化層は、第３ビアホールを覆わないが、ドレイン電極は第３ビアホールを介して画素電極と接触する。
【０００７】
ここで、アレイ基板はさらにニッケル層を含み、ニッケル層は、ソース電極と活性層との間及び／又はドレイン電極と活性層との間に配置される。
【０００８】
ここで、トップゲートの厚さは、１５０ｎｍ−３００ｎｍの範囲である。
【０００９】
好ましくは、トップゲートの厚さは、２００ｎｍである。
【００１０】
ここで、ニッケル層の厚さは、２０ｎｍ−２５ｎｍの範囲である。
【００１１】
ここで、活性層の厚さは、２０ｎｍ−１００ｎｍの範囲である。
【００１２】
ここで、ゲート絶縁層の材料は、ＳｉＯ２及び／又はＳｉＮｘを含む。
【００１３】
本発明はさらに、上記アレイ基板を含むことを特徴とするディスプレイデバイスを提供する。
【００１４】
本発明はさらに、以下のステップを含むアレイ基板の製造方法を提供する：
Ｓ１：順次に、ベース基板上に、ボトムゲート、第１ゲート絶縁層、活性層、及び第２ゲート絶縁層を形成するステップであって、ゲートラインがボトムゲートの形成と同時に形成される、ステップ；
Ｓ２：第２ゲート絶縁層上にトップゲートを形成するステップ；
Ｓ３：順次に、トップゲート上に、ゲート絶縁層、ソース電極、ドレイン電極、及び画素電極を形成するステップ。
【００１５】
ここで、ステップＳ２の前に、本方法はさらに、ソース電極が形成される活性層上の領域及び／又はドレイン電極が形成される活性層上の領域にニッケル層を形成するステップと、次いで、５００℃−５７０℃の範囲の温度で２時間、Ｈ２の雰囲気下で、活性層上に熱処理を実施するステップと、を含むステップＳ２’を含む。
【００１６】
ここで、ステップＳ３の前に、本方法はさらに、ステップＳ２’において熱処理にさらされた活性層をドーピングするステップを含むステップＳ３’を含む。
【００１７】
ここで、ステップＳ３は、ステップＳ３’において形成された基板上に絶縁膜を形成するステップ、パターニングプロセスを介して、それぞれソース電極が形成される領域及びドレイン電極が形成される領域に、第１ビアホール及び第２ビアホールを形成するステップ、及び第１ビアホール及び第２ビアホールによって活性層を露出させるステップと、
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極及びドレイン電極のパターンを形成するステップ、及びソース電極及びドレイン電極のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極に対応する領域に第３ビアホールを形成するステップと、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極のパターンを形成するステップであって、画素電極はドレイン電極と接触しているステップと、を含み、
ＴＦＴと画素電極との間に形成された平坦化層は、第３ビアホールを覆わないが、ドレイン電極は第３ビアホールを介して画素電極と接触する。
【発明の効果】
【００１８】
本発明によって提供されるアレイ基板は、二側ゲート構造を採用し、つまり、ゲートは活性層の両側に形成され、二側ゲート構造を有するアレイ基板は、オンになったときに活性層の両側に存在する導電性チャネルを有し、キャリアはそれらの移動の間に簡単に分散せず、上部面及び下部面の両方への反転層の同時形成は、適切なシリコン膜（活性層）が選択される状況で達成され得、上部面及び下部面の両方の反転層におけるキャリア濃度は、シリコン膜が完全に枯渇した状況でのゲート圧の増加とともに急速に増加し、アレイ基板の駆動能力、並びに副しきい値及び周波数応答特性は、理想状態に近付く。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態１のアレイ基板の構造概略図である。
【図２】本発明の実施形態２のアレイ基板の構造概略図である。
【図３】本発明の実施形態４のアレイ基板の製造方法のフローチャートである。
【図４】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図５】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図６】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図７】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図８】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図９】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図１０】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図１１】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図１２】本発明の実施形態４のアレイ基板の製造方法を示す構造概略図である。
【図１３】本発明の実施形態５のアレイ基板の製造方法のフローチャートである。
【図１４】本発明の実施形態５のアレイ基板の製造方法を示す構造概略図である。
【図１５】本発明の実施形態５のアレイ基板の製造方法を示す構造概略図である。
【発明を実施するための形態】
【００２０】
本発明の特定の実施がさらに、図面及び実施形態を参照して、以下に詳細に説明される。以下の実施形態は、本発明を説明するのに使用されるが、本発明の範囲を制限するのには使用されない。
【００２１】
［実施形態１］
図１に示すように、本発明は、ベース基板１１と、ベース基板１１上に形成されたＴＦＴ、ゲートライン、データライン、及び画素電極１１２と、を含むアレイ基板を提供し、ＴＦＴは、ベース基板１１上に順次形成された、ボトムゲート１２、第１ゲート絶縁層１３、活性層１４、第２ゲート絶縁層１６、トップゲート１７、ゲート絶縁層１８、並びにソース電極１９及びドレイン電極１１０を含み、ゲート絶縁層１８の材料は、ＳｉＯ２及び／又はＳｉＮｘを含む。
【００２２】
この実施形態において、シリコン膜の上部面及び下部面の両方への反転層の同時形成は、適切なシリコン膜が選択される状況で達成され得、上部面及び下部面の両方の反転層におけるキャリア濃度は、シリコン膜が完全に枯渇した状況でのゲート圧の増加とともに急速に増加し、アレイ基板の駆動能力、並びに副しきい値及び周波数応答特性は、理想状態に近付く。
【００２３】
ここで、ソース電極１９及びドレイン電極１１０はそれぞれ、ゲート絶縁層１８及び第２絶縁層１６を通過する第１ビアホール１９１及び第２ビアホール１１０１を介して活性層１４と接触し（図１０参照）、画素電極１１２はドレイン電極１１０と接触する。
【００２４】
アレイ基板はさらに、ＴＦＴと画素電極１１２との間に位置する平坦化層１１１を含み、平坦化層１１１は第３ビアホール１１１１を覆わないが（図１２参照）、ドレイン電極１１０は第３ビアホール１１１１を介して画素電極１１２と接触する。
【００２５】
トップゲート１７の厚さは、１５０ｎｍ−３００ｎｍの範囲であり、好ましくは２００ｎｍである；活性層１４はα−Ｓｉ膜であり、２０ｎｍ−１００ｎｍの範囲の厚さを有する。
【００２６】
第１絶縁層１３は、ＳｉＯ２及びＳｉＮｘを含み、ボトムゲート１２付近の部分はＳｉＮｘを使用し、活性層１４付近の部分はＳｉＯ２を使用する。
【００２７】
第２絶縁層１６は、ＳｉＯ２及びＳｉＮｘを含み、トップゲート１７付近の部分はＳｉＮｘを使用し、活性層１４付近の部分はＳｉＯ２を使用する。
【００２８】
［実施形態２］
図２に示すように、本実施形態のアレイ基板は、実施形態１のアレイ基板と実質的に同一の構造を有し、また、ベース基板１１と、ベース基板１１上に形成されたＴＦＴ、ゲートライン、データライン、及び画素電極１１２と、を含み、ＴＦＴは、ベース基板１１上に順次形成された、ボトムゲート１２、第１ゲート絶縁層１３、活性層１４、第２ゲート絶縁層１６、トップゲート１７、ゲート絶縁層１８、並びにソース電極１９及びドレイン電極１１０を含み、ゲート絶縁層１８はＳｉＮｘを含む。
【００２９】
ここで、ソース電極１９及びドレイン電極１１０はそれぞれ、ゲート絶縁層１８及び第２絶縁層１６を通過する第１ビアホール１９１及び第２ビアホール１１０１を介して活性層１４と接触し、画素電極１１２はドレイン電極１１０と接触する。
【００３０】
アレイ基板はさらに、ＴＦＴと画素電極１１２との間に位置する平坦化層１１１を含み、平坦化層１１１は第３ビアホール１１１１を覆わないが（図１２参照）、ドレイン電極１１０は第３ビアホール１１１１を介して画素電極１１２と接触する。
【００３１】
トップゲート１７の厚さは、１５０ｎｍ−３００ｎｍの範囲であり、好ましくは２００ｎｍである；活性層１４はα−Ｓｉ膜であり、２０ｎｍ−１００ｎｍの範囲の厚さを有する。
【００３２】
第１絶縁層１３は、ＳｉＯ２及びＳｉＮｘを含み、ボトムゲート１２付近の部分はＳｉＮｘを使用し、活性層１４付近の部分はＳｉＯ２を使用する。
【００３３】
第２絶縁層１６は、ＳｉＯ２及びＳｉＮｘを含み、トップゲート１７付近の部分はＳｉＮｘを使用し、活性層１４付近の部分はＳｉＯ２を使用する。
【００３４】
上記２つの実施形態のアレイ基板の違いは、ＴＦＴがさらにニッケル層１５を含み、ニッケル層１５がソース電極１９と活性層１４との間に配置され、ニッケル層１５の厚さが２０ｎｍ−２５ｎｍの範囲であることに存する。
【００３５】
ニッケル層１５は、活性層（α−Ｓｉ膜）の側面結晶化を誘導することでき、それは効果的に、結晶化プロセスの相変化エネルギーを低減し、変更された活性層は多結晶状態であり、ポリシリコンの高移動度は、ＴＦＴデバイスの性能を改善する手助けをする。
【００３６】
［実施形態３］
本実施形態のアレイ基板は、実施形態１及び実施形態２のアレイ基板と実質的に同一の構造を有し、また、ベース基板１１と、ベース基板１１上に形成されたＴＦＴ、ゲートライン、データライン、及び画素電極１１２と、を含み、ＴＦＴは、ベース基板１１上に順次形成された、ボトムゲート１２、第１ゲート絶縁層１３、活性層１４、第２ゲート絶縁層１６、トップゲート１７、ゲート絶縁層１８、並びにソース電極１９及びドレイン電極１１０を含み、ゲート絶縁層１８はＳｉＯｘを含む。
【００３７】
ここで、ソース電極１９及びドレイン電極１１０はそれぞれ、ゲート絶縁層１８及び第２絶縁層１６を通過する第１ビアホール１９１及び第２ビアホール１１０１を介して活性層１４と接触し、画素電極１１２はドレイン電極１１０と接触する。
【００３８】
アレイ基板はさらに、ＴＦＴと画素電極１１２との間に位置する平坦化層１１１を含み、平坦化層１１１は第３ビアホール１１１１を覆わないが（図１２参照）、ドレイン電極１１０は第３ビアホール１１１１を介して画素電極１１２と接触する。
【００３９】
トップゲート１７の厚さは、１５０ｎｍ−３００ｎｍの範囲であり、好ましくは２００ｎｍである；活性層１４はα−Ｓｉ膜であり、２０ｎｍ−１００ｎｍの範囲の厚さを有する。
【００４０】
第１絶縁層１３は、ＳｉＯ２及びＳｉＮｘを含み、ボトムゲート１２付近の部分はＳｉＮｘを使用し、活性層１４付近の部分はＳｉＯ２を使用する。
【００４１】
第２絶縁層１６は、ＳｉＯ２及びＳｉＮｘを含み、トップゲート１７付近の部分はＳｉＮｘを使用し、活性層１４付近の部分はＳｉＯ２を使用する。
【００４２】
実施形態３は、アレイ基板に含まれるニッケル層１５がドレイン電極１１０と活性層１４との間に配置されるか、又はソース電極１９と活性層１４との間及びドレイン電極１１０と活性層１４との間に配置される点で実施形態２とは異なり、ニッケル層１５の厚さは、２０ｎｍ−２５ｎｍの範囲である。
【００４３】
［実施形態４］
図３に示すように、図４〜１２を参照すると、本発明はまた、以下のステップを含むアレイ基板の製造方法を提供する：
Ｓ１：図４〜６に示すように、順次に、ベース基板１１上に、ボトムゲート１２、第１ゲート絶縁層１３、活性層１４、及び第２ゲート絶縁層１６を形成するステップであって、ゲートラインがボトムゲート１２の形成と同時に形成される、ステップ；
Ｓ２：図７に示すように、第２ゲート絶縁層１６上にトップゲート１７を形成するステップ；
Ｓ３’：図８に示すように、活性層１４をドーピングするステップ；
Ｓ３：図９〜１２及び図１に示すように、順次に、トップゲート１７上に、図１に示すようなゲート絶縁層１８、ソース電極１９、ドレイン電極１１０、平坦化層１１１、及び画素電極１１２を形成するステップ。
【００４４】
Ｓ３は特に、Ｓ３’のステップによって形成された基板上に絶縁膜を形成するステップ、パターニングプロセスを介して、それぞれソース電極１９が形成される領域及びドレイン電極１１０が形成される領域に、第１ビアホール１９１及び第２ビアホール１１０１を形成するステップ、及び第１ビアホール１９１及び第２ビアホール１１０１によって活性層１４を露出させるステップと、
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極１９及びドレイン電極１１０のパターンを形成するステップ、及びソース電極１９及びドレイン電極１１０のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層１１１のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極１１０に対応する領域に第３ビアホール１１１１を形成するステップ（図１２参照）と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極１１２のパターンを形成するステップであって、画素電極１１２はドレイン電極１１０と接触しているステップと、を含む。
【００４５】
ここで、ＴＦＴと画素電極１１２との間に形成された平坦化層１１１は、第３ビアホール１１１１を覆わないが、ドレイン電極１１０は第３ビアホール１１１１を介して画素電極１１２と接触する。
【００４６】
［実施形態５］
図４〜１２に示すように、本実施形態によるアレイ基板の製造方法は実施形態４と実質的に同一であり、
Ｓ１：順次に、ベース基板１１上に、ボトムゲート１２、第１ゲート絶縁層１３、活性層１４、及び第２ゲート絶縁層１６を形成するステップであって、ゲートラインがボトムゲート１２の形成と同時に形成される、ステップ；
Ｓ２：第２ゲート絶縁層１６上にトップゲート１７を形成するステップ；
Ｓ３’：活性層１４をドーピングするステップ；
Ｓ３：順次に、トップゲート１７上に、図１に示すようなゲート絶縁層１８、ソース電極１９、ドレイン電極１１０、平坦化層１１１、及び画素電極１１２を形成するステップ；
を含む。
【００４７】
Ｓ３は特に、Ｓ３’のステップによって形成された基板上に絶縁膜を形成するステップ、パターニングプロセスを介して、それぞれソース電極１９が形成される領域及びドレイン電極１１０が形成される領域に、第１ビアホール１９１及び第２ビアホール１１０１を形成するステップ、及び第１ビアホール１９１及び第２ビアホール１１０１によって活性層１４を露出させるステップと、
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極１９及びドレイン電極１１０のパターンを形成するステップ、及びソース電極１９及びドレイン電極１１０のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層１１１のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極１１０に対応する領域に第３ビアホール１１１１を形成するステップ（図１２参照）と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極１１２のパターンを形成するステップであって、画素電極１１２はドレイン電極１１０と接触しているステップと、を含む。
【００４８】
ここで、ＴＦＴと画素電極１１２との間に形成された平坦化層１１１は、第３ビアホール１１１１を覆わないが、ドレイン電極１１０は第３ビアホール１１１１を介して画素電極１１２と接触する。
【００４９】
実施形態５は、図１３に示すように、且つ図１４及び１５を参照すると、本実施形態がＳ２の前にさらにＳ２’を含むという点で、実施形態４とは異なる。Ｓ２’は、ソース電極１９が形成される活性層１４上の領域にニッケル層１５を形成するステップと、次いで、５００℃の温度で２時間、Ｈ２の雰囲気下で、活性層１４上に熱処理を実施するステップと、を含む。
【００５０】
活性層（α−Ｓｉ膜）上への金属Ｎｉの添加は、α−ＳｉからＰ−Ｓｉに変更する相変化のエネルギーを効果的に低減でき、変更された活性層は多結晶状態であり、側面結晶化が達成され得、このようなプロセスは、金属誘導化側面結晶化プロセス（ＭＩＬＣ  ｐｒｏｃｅｓｓ）である。
【００５１】
本実施形態では、ＭＩＬＣプロセスが採用され、ニッケル層はスパッタリングプロセスを用いてアモルファスシリコン膜の表面上に堆積され、アモルファスシリコンは適切な温度でポリシリコンに変更され得、誘導化側面結晶化がさらに達成される。この方法は、結晶化プロセスにおける相変化エネルギーを効果的に低減し、ポリシリコンの高移動度はデバイスの性能の改善を手助けする。二つのゲートを有する構造は、副しきい値状態のキャリアをＳｉ−ＳｉＯ２界面から離すことができ、それは効果的に、それらがソース−ドレイン電場下で漂流するときに多くの欠陥（ｄｅｆｅｃｔｓ）に衝突するという事実から生じるチャネルにおけるキャリアの散乱を低減し、故に移動度を顕著に改善する。
【００５２】
［実施形態６］
本実施形態のアレイ基板の製造方法は、実施形態５と実質的に同一であり、それはまた、
Ｓ１：順次に、ベース基板１１上に、ボトムゲート１２、第１ゲート絶縁層１３、活性層１４、及び第２ゲート絶縁層１６を形成するステップであって、ゲートラインがボトムゲート１２の形成と同時に形成される、ステップ；
Ｓ２：第２ゲート絶縁層１６上にトップゲート１７を形成するステップ；
Ｓ３’：活性層１４をドーピングするステップ；
Ｓ３：順次に、トップゲート１７上に、図１に示すようなゲート絶縁層１８、ソース電極１９、ドレイン電極１１０、平坦化層１１１、及び画素電極１１２を形成するステップ；
を含む。
【００５３】
Ｓ３は特に、ステップＳ３’において形成された基板上に絶縁膜を形成するステップ、パターニングプロセスを介して、それぞれソース電極１９が形成される領域及びドレイン電極１１０が形成される領域に、第１ビアホール１９１及び第２ビアホール１１０１を形成するステップ、及び第１ビアホール１９１及び第２ビアホール１１０１によって活性層１４を露出させるステップと、
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極１９及びドレイン電極１１０のパターンを形成するステップ、及びソース電極１９及びドレイン電極１１０のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層１１１のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極１１０に対応する領域に第３ビアホール１１１１を形成するステップ（図１２参照）と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極１１２のパターンを形成するステップであって、画素電極１１２はドレイン電極１１０と接触しているステップと、を含む。
【００５４】
ここで、ＴＦＴと画素電極１１２との間に形成された平坦化層１１１は、第３ビアホール１１１１を覆わないが、ドレイン電極１１０は第３ビアホール１１１１を介して画素電極１１２と接触する。
【００５５】
実施形態６は、本実施形態がＳ２の前にさらにＳ２’を含む点で、実施形態５とは異なる。Ｓ２’は、ドレイン電極１１０が形成される活性層１４上の領域にニッケル層１５を形成するステップと、次いで、５４０℃の温度で２時間、Ｈ２の雰囲気下で、活性層１４上に熱処理を実施するステップと、を含む。
【００５６】
［実施形態７］
本実施形態のアレイ基板の製造方法は、実施形態６と実質的に同一であり、それはまた、
Ｓ１：順次に、ベース基板１１上に、ボトムゲート１２、第１ゲート絶縁層１３、活性層１４、及び第２ゲート絶縁層１６を形成するステップであって、ゲートラインがボトムゲート１２の形成と同時に形成される、ステップ；
Ｓ２：第２ゲート絶縁層１６上にトップゲート１７を形成するステップ；
Ｓ３’：活性層１４をドーピングするステップ；
Ｓ３：順次に、トップゲート１７上に、図１に示すようなゲート絶縁層１８、ソース電極１９、ドレイン電極１１０、平坦化層１１１、及び画素電極１１２を形成するステップ；
を含む。
【００５７】
Ｓ３は特に、ステップＳ３’において形成された基板上に絶縁膜を形成するステップ、パターニングプロセスを介して、それぞれソース電極１９が形成される領域及びドレイン電極１１０が形成される領域に、第１ビアホール１９１及び第２ビアホール１１０１を形成するステップ、及び第１ビアホール１９１及び第２ビアホール１１０１によって活性層１４を露出させるステップと、
ソース−ドレイン金属膜を形成するステップ、パターニングプロセスを介して、ソース電極１９及びドレイン電極１１０のパターンを形成するステップ、及びソース電極１９及びドレイン電極１１０のパターンの形成と同時にデータラインを形成するステップと、
平坦化層膜を形成するステップ、及び平坦化層１１１のパターンを形成するように、パターニングプロセスを介して、平坦化層膜におけるドレイン電極１１０に対応する領域に第３ビアホール１１１１を形成するステップ（図１２参照）と、
透明導電性膜を形成するステップ、及びパターニングプロセスを介して画素電極１１２のパターンを形成するステップであって、画素電極１１２はドレイン電極１１０と接触しているステップと、を含む。
【００５８】
ここで、ＴＦＴと画素電極１１２との間に形成された平坦化層１１１は、第３ビアホール１１１１を覆わないが、ドレイン電極１１０は第３ビアホール１１１１を介して画素電極１１２と接触する。
【００５９】
実施形態７は、本実施形態がＳ２の前にさらにＳ２’を含む点で、実施形態６及び５とは異なる。Ｓ２’は、ソース電極１９が形成される活性層１４上の領域及びドレイン電極１１０が形成される活性層１４上の領域にニッケル層１５を形成するステップと、次いで、５７０℃の温度で２時間、Ｈ２の雰囲気下で、活性層１４上に熱処理を実施するステップと、を含む。
【００６０】
［実施形態８］
本実施形態は、上記実施形態の何れかに記載のアレイ基板を含むディスプレイデバイスを提供する。
【００６１】
上記実施は、本発明を説明するためにのみ使用され、本発明を限定するためには使用されず、当業者は本発明の精神及び範囲を逸脱することなく、様々な変更及び修正をすることができる。したがって、すべての等価の技術的解決策は、本発明の範囲内に属し、本発明の保護範囲は特許請求の範囲によって定義されるべきである。
【符号の説明】
【００６２】
１１      基板
１２      ボトムゲート
１３      第１ゲート絶縁層
１４      活性層
１５      ニッケル層
１６      第２ゲート絶縁層
１７      トップゲート
１８      ゲート絶縁層
１９      ソース電極
１１０    ドレイン電極
１１１    平坦化層
１１２    画素電極
１９１    第１ビアホール
１１０１  第２ビアホール
１１１１  第３ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【外国語明細書】
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