(57)【要約】【課題】光電変換素子間を素子分離する素子分離領域と、被写体光の一部または全部を遮光する遮光膜とを形成する製造工程を簡略化することができる固体撮像装置の製造方法および固体撮像装置を提供すること。【解決手段】本発明の実施形態に係る固体撮像装置の製造方法は、トレンチ形成工程と、凹部形成工程と、被覆工程と、埋め込み工程とを含む。トレンチ形成工程では、複数の光電変換素子間を素子分離する位置にトレンチを形成する。凹部形成工程では、撮像画像の画質調整に用いられる調整用の光電変換素子へ入射する被写体光の少なくとも一部を遮光する遮光膜が形成される位置に凹部を形成する。被覆工程では、トレンチおよび凹部の内周面を絶縁膜によって被覆する。埋め込み工程では、絶縁膜によって内周面が被覆されたトレンチおよび凹部の内部へ遮光部材を埋め込む。【選択図】図２
2014086538.tif 000002
【特許請求の範囲】
【請求項１】
画像の撮像に用いられる撮像用の光電変換素子と撮像画像の画質調整に用いられる調整用の光電変換素子とを含む複数の光電変換素子間を素子分離する位置に、トレンチを形成するトレンチ形成工程と、
前記調整用の光電変換素子へ入射する被写体光の少なくとも一部を遮光する遮光膜が形成される位置に、凹部を形成する凹部形成工程と、
前記トレンチおよび前記凹部の内周面を絶縁膜によって被覆する被覆工程と、
前記絶縁膜によって内周面が被覆された前記トレンチおよび前記凹部の内部へ遮光部材を埋め込む埋め込み工程と
を含むことを特徴とする固体撮像装置の製造方法。
【請求項２】
前記凹部形成工程では、
前記調整用の光電変換素子における受光面よりも被写体光が入射する側に前記凹部の底面が位置するように前記凹部を形成する
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記トレンチ形成工程および前記凹部形成工程は、
同時に実施され、
前記凹部形成工程では、
前記トレンチと等しい深さの前記凹部を形成する
ことを特徴とする請求項１に記載の固体撮像装置の製造方法。
【請求項４】
前記調整用の光電変換素子は、
位相差検出方式による焦点の調整に用いられる光電変換素子であり、
前記凹部形成工程では、
前記調整用の光電変換素子における受光面に対して開口面が所定方向へ偏った前記凹部を形成する
ことを特徴とする請求項１〜３のいずれか一つに記載の固体撮像装置の製造方法。
【請求項５】
画像の撮像に用いられる撮像用の光電変換素子と撮像画像の画質調整に用いられる調整用の光電変換素子とを含む複数の光電変換素子と、
前記複数の光電変換素子間を素子分離する位置に設けられるトレンチと、
前記調整用の光電変換素子へ入射する被写体光の少なくとも一部を遮光する遮光膜が形成される位置に設けられる凹部と、
前記トレンチおよび前記凹部の内周面を被覆する絶縁膜と、
前記絶縁膜によって内周面が被覆された前記トレンチおよび前記凹部の内部へ埋め込まれた遮光部材と
を備えることを特徴とする固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置の製造方法および固体撮像装置に関する。
【背景技術】
【０００２】
従来、画像の撮像に用いられる撮像用の光電変換素子と、撮像画像の画質調整に用いられる調整用の光電変換素子とを含む複数の光電変換素子を備える固体撮像装置がある。
【０００３】
かかる固体撮像装置では、各光電変換素子の間にＤＴＩ（Deep  Trench  Isolation）やＳＴＩ（Shallow  Trench  Isolation）が設けられ、ＤＴＩやＳＴＩによって各光電変換素子が素子分離される。また、調整用の光電変換素子における被写体光が入射する側には、入射する被写体光の一部または全部を遮光する遮光膜が設けられる。
【０００４】
ここで、被写体光の全部を遮光する遮光膜が設けられる光電変換素子は、オプティカルブラックと呼ばれ、撮像画像における黒色の基準を決定するために用いられる。また、被写体光の一部を遮光する遮光膜が設けられる光電変換素子は、例えば、位相差検出方式による焦点の調整に用いられる。
【０００５】
これら光電変換素子間を素子分離するＤＴＩやＳＴＩ等の素子分離領域と、被写体光の一部または全部を遮光する遮光膜とは、それぞれ個別の製造工程によって形成されることが一般的であり、その製造工程が煩雑であるという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−３３５８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の一つの実施形態は、光電変換素子間を素子分離する素子分離領域と、被写体光の一部または全部を遮光する遮光膜とを形成する製造工程を簡略化することができる固体撮像装置の製造方法および固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一つの実施形態によれば、固体撮像装置の製造方法が提供される。固体撮像装置の製造方法は、トレンチ形成工程と、凹部形成工程と、被覆工程と、埋め込み工程とを含む。トレンチ形成工程では、画像の撮像に用いられる撮像用の光電変換素子と撮像画像の画質調整に用いられる調整用の光電変換素子とを含む複数の光電変換素子間を素子分離する位置に、トレンチを形成する。凹部形成工程では、前記調整用の光電変換素子へ入射する被写体光の少なくとも一部を遮光する遮光膜が形成される位置に、凹部を形成する。被覆工程では、前記トレンチおよび前記凹部の内周面を絶縁膜によって被覆する。埋め込み工程では、前記絶縁膜によって内周面が被覆された前記トレンチおよび前記凹部の内部へ遮光部材を埋め込む。
【図面の簡単な説明】
【０００９】
【図１】実施形態に係るＣＭＯＳセンサの上面視による説明図。
【図２】実施形態に係るピクセル部の一部を示す説明図。
【図３】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図４】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図５】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図６】実施形態に係るＣＭＯＳセンサの製造工程を示す断面視による説明図。
【図７】実施形態の変形例に係るＣＭＯＳセンサの製造工程を示す説明図。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【００１１】
本実施形態では、固体撮像装置の一例として、入射する被写体光を光電変換する光電変換素子の被写体光が入射する面とは逆の面側に配線層が形成される裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサを例に挙げて説明する。
【００１２】
なお、本実施形態に係る固体撮像装置は、裏面照射型ＣＭＯＳイメージセンサに限定するものではなく、表面照射型ＣＭＯＳイメージセンサや、ＣＣＤ（Charge  Coupled  Device）イメージセンサ等といった任意のイメージセンサであってもよい。
【００１３】
図１は、実施形態に係る裏面照射型ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ１」と記載する）の上面視による説明図である。図１に示すように、ＣＭＯＳセンサ１は、ピクセル部２と、ロジック部３とを備える。
【００１４】
ピクセル部２は、上面視マトリックス（行列）状に設けられる複数の光電変換素子を備える。かかる各光電変換素子は、入射する被写体光を受光量（受光強度）に応じた量の電荷へ光電変換して電荷蓄積領域に蓄積する。
【００１５】
これら複数の光電変換素子には、画像の撮像に用いられる撮像用の光電変換素子と撮像画像の画質調整に用いられる調整用の光電変換素子とが含まれる。なお、光電変換素子の構成については、図２を参照して後述する。
【００１６】
ロジック部３は、タイミングジェネレータ３１、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ（アナログ／デジタル）変換回路３６、増幅回路３７等を備える。
【００１７】
タイミングジェネレータ３１は、ピクセル部２、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、ゲインコントロール回路３５、Ａ／Ｄ変換回路３６、増幅回路３７等に対して動作タイミングの基準となるパルス信号を出力する処理部である。
【００１８】
垂直選択回路３２は、マトリックス状に配置される複数の光電変換素子の中から電荷を読み出す光電変換素子を行単位で順次選択する処理部である。かかる垂直選択回路３２は、行単位で選択した各光電変換素子に蓄積された電荷を、各画素の輝度を示す画素信号として光電変換素子からサンプリング回路３３へ出力させる。
【００１９】
サンプリング回路３３は、垂直選択回路３２によって行単位で選択された各光電変換素子から入力される画素信号から、ＣＤＳ(Correlated  Double  Sampling:相関２重サンプリング)によってノイズを除去して一時的に保持する処理部である。
【００２０】
水平選択回路３４は、サンプリング回路３３によって保持されている画素信号を列毎に順次選択して読み出し、ゲインコントロール回路３５へ出力する処理部である。ゲインコントロール回路３５は、水平選択回路３４から入力される画素信号のゲインを調整してＡ／Ｄ変換回路３６へ出力する処理部である。
【００２１】
Ａ／Ｄ変換回路３６は、ゲインコントロール回路３５から入力されるアナログの画素信号をデジタルの画素信号へ変換して増幅回路３７へ出力する処理部である。増幅回路３７は、Ａ／Ｄ変換回路３６から入力されるデジタルの画素信号を増幅して所定のＤＳＰ（Digital  Signal  Processor（図示略））へ出力する処理部である。
【００２２】
このように、ＣＭＯＳセンサ１では、ピクセル部２に配置される複数の光電変換素子が入射する被写体光を受光量に応じた量の電荷へ光電変換して蓄積し、ロジック部３が各光電変換素子に蓄積された電荷を画素信号として読み出すことによって撮像を行う。
【００２３】
次に、図２を参照し、実施形態に係るピクセル部２の構成について説明する。図２は、実施形態に係るピクセル部２の一部を示す説明図である。なお、図２における（ａ）には、実施形態に係るピクセル部２の一部の断面を模式的に示しており、図２における（ｂ）には、図２に（ａ）で示すピクセル部２のＡ−Ａ´線による模式的な断面を示している。
【００２４】
図２に（ａ）で示すように、ピクセル部２は、例えば、Ｓｉ（シリコン）ウェハ等の支持基板２７上に設けられる。かかるピクセル部２は、入射する被写体光を受光量に応じた電荷へ光電変換して蓄積する複数の光電変換素子２０ａ、２０ｂを備える。
【００２５】
各光電変換素子２０ａ、２０ｂは、例えば、Ｂ（ボロン）等のＰ型の不純物がドープされたＰ型Ｓｉ（シリコン）領域２１と、例えば、Ｐ（リン）等のＮ型の不純物がドープされたＮ型Ｓｉ領域２２とのＰＮ接合によって形成されるフォトダイオードである。
【００２６】
ここで、光電変換素子２０ａは、画像の撮像に使用される光電変換素子である。かかる光電変換素子２０ａの被写体光が入射する側の面（ここでは、上面）には、反射防止膜となるＳｉＮ（窒化シリコン）膜２８が設けられ、ＳｉＮ膜２８の上面には、ＴＥＯＳ（テトラエトキシシラン）酸化膜２９が設けられる。
【００２７】
一方、光電変換素子２０ｂは、撮像画像の画質調整に使用される光電変換素子であり、例えば、位相差検出方式による撮像レンズ（図示略）の焦点の調整に用いられる。かかる光電変換素子２０ｂの被写体光が入射する側の面（ここでは、上面）にも、反射防止膜となるＳｉＮ膜２８が設けられる。
【００２８】
そして、かかるＳｉＮ膜２８の上面には、光電変換素子２０ｂへ入射する被写体光の少なくとも一部を遮光する位置に、周面が絶縁膜４２によって被覆された遮光部材４１によって形成される遮光膜４３が設けられる。
【００２９】
かかる遮光膜４３は、図２に（ｂ）で示すように、光電変換素子２０ｂにおける受光面の斜め半分を覆うように設けられる。なお、ＳｉＮ膜２８の上面で遮光膜４３が設けられない位置には、ＴＥＯＳ酸化膜２９が設けられる。
【００３０】
ここで、図２の（ｂ）に示すように、ピクセル部２には、受光面における一方の斜め半分が遮光される調整用の光電変換素子２０ｂと、受光面における他方の斜め半分が遮光される調整用の光電変換素子２０ｂとが設けられる。これにより、一方の斜め半分が遮光された光電変換素子２０ｂと、他方の斜め半分が遮光された光電変換素子２０ｂとには、それぞれ異なる斜め方向から位相の異なる被写体光が入射する。
【００３１】
このように、ピクセル部２では、角度の異なる斜め方向から入射する被写体光を一方の斜め半分が遮光された光電変換素子２０ｂと、他方の斜め半分が遮光された光電変換素子２０ｂとによって受光させることにより、被写体光を瞳分割する。そして、ＣＭＯＳセンサ１では、瞳分割した各被写体光を用いて一対の像を形成し、形成した一対の像の間隔に基づいて撮像レンズ（図示略）のフォーカス（焦点）のズレを調整する制御を行う。
【００３２】
また、ＴＥＯＳ酸化膜２９および遮光膜４３上には、各光電変換素子２０ａ、２０ｂと対向する位置に、それぞれ、カラーフィルタＲ、Ｇ、Ｂのいずれかが設けられ、カラーフィルタＲ、Ｇ、Ｂの上面にはマイクロレンズＬが設けられる。なお、カラーフィルタＲは、赤色の入射光を選択的に透過させ、カラーフィルタＧは、緑色の入射光を選択的に透過させ、カラーフィルタＢは、青色の入射光を選択的に透過させるフィルタである。また、マイクロレンズＬは、入射する被写体光を対応する光電変換素子２０ａ、２０ｂへ集光する平凸レンズである。
【００３３】
これら複数の光電変換素子２０ａ、２０ｂにおける各Ｎ型Ｓｉ領域２２は、光電変換された電荷を蓄積する電荷蓄積領域であり、Ｐ型Ｓｉ領域２１の内部に上面視マトリックス状に設けられる。これらの各光電変換素子２０ａ、２０ｂは、素子分離領域４０によって電気的および光学的に素子分離される。
【００３４】
素子分離領域４０は、絶縁膜４２によって周面が被覆された遮光部材４１であり、図２に（ｂ）で示すように、各光電変換素子２０ａ、２０ｂの周囲を囲むように、上面視格子状に設けられる。かかる素子分離領域４０によれば、遮光部材４１の周面を被覆する絶縁膜４２によって各光電変換素子２０ａ、２０ｂ間を電気的に素子分離することができ、遮光部材４１によって各光電変換素子２０ａ、２０ｂ間を光学的に素子分離することができる。
【００３５】
ここで、素子分離領域４０と遮光膜４３とはデュアルダマシンによって同時に形成される。このため、隣設される調整用の光電変換素子２０ｂの間を素子分離する素子分離領域４０および遮光膜４３内部の遮光部材４１には境界がなく、遮光部材４１の周面が切れ目のない絶縁膜４２によって被覆された状態となっている。
【００３６】
このように、実施形態に係る素子分離領域４０と遮光膜４３とは、デュアルダマシンによる同時形成が可能なので、素子分離領域４０と遮光膜４３とを形成する製造工程を簡略化することができる。なお、かかるデュアルダマシンによって素子分離領域４０と遮光膜４３とを同時に形成する製造工程については、図３〜図６を参照して後述する。
【００３７】
また、ピクセル部２は、光電変換素子２０ａ、２０ｂにおける被写体光が入射する側の面（ここでは、上面）とは逆の面（ここでは、下面）側に、各Ｎ型Ｓｉ領域２２から電荷を読み出すための読み出しゲート２４を備える。各読み出しゲート２４の周面には、サイドウォール２５が設けられる。これらの読み出しゲート２４およびサイドウォール２５は、層間絶縁膜２３の内部に埋設される。
【００３８】
かかる層間絶縁膜２３の内部には、読み出しゲート２４以外に多層配線２６等が埋設される。かかる多層配線２６は、例えば、光電変換された電荷の読出しや、ＣＭＯＳセンサ１が備える図示しない他の回路素子への駆動信号の伝送等に用いられる。
【００３９】
次に、図３〜図６を参照し、実施形態に係るＣＭＯＳセンサ１の製造方法について説明する。なお、ＣＭＯＳセンサ１におけるロジック部３の製造方法は、従来の一般的なＣＭＯＳセンサと同様である。このため、以下では、ＣＭＯＳセンサ１におけるピクセル部２の製造方法について説明し、ロジック部３の製造方法については、その説明を省略する。
【００４０】
図３〜図６は、実施形態に係るＣＭＯＳセンサ１の製造工程を示す断面視による説明図である。なお、図３〜図６には、ピクセル部２における３画素部分の製造工程を模式的に示している。
【００４１】
ＣＭＯＳセンサ１を製造する場合には、まず、図３に（ａ）で示す構造体を形成する。具体的には、例えば、Ｂ等のＰ型の不純物がドープされたＰ型Ｓｉ領域２１が形成されたＳｉウェハ等の半導体基板を用意する。
【００４２】
そして、Ｐ型Ｓｉ領域２１内部における所定位置へ、例えば、Ｐ等のＮ型の不純物を拡散させることによってＮ型Ｓｉ領域２２を複数形成する。このとき、Ｎ型Ｓｉ領域２２は、撮像画像の各画素に対応するように上面視においてマトリックス状に複数形成される。
【００４３】
これにより、Ｐ型Ｓｉ領域２１とＮ型Ｓｉ領域２２とのＰＮ接合が形成されてフォトダイオードである複数の光電変換素子２０ａ、２０ｂが形成される。なお、Ｎ型Ｓｉ領域２２は、光電変換素子２０ａ、２０ｂによって光電変換される電荷を蓄積する電荷蓄積領域となる。
【００４４】
続いて、Ｐ型Ｓｉ領域２１における被写体光が入射する側とは逆側の面（ここでは、下面）の所定位置に、ゲート酸化膜（図示略）を介して読み出しゲート２４およびサイドウォール２５を形成した後、層間絶縁膜２３を形成する。
【００４５】
続いて、層間絶縁膜２３に埋設される多層配線２６を形成する。かかる多層配線２６は、例えば、ＳｉＯ膜等の層間絶縁膜２３を成膜する工程と、層間絶縁膜２３に所定の配線パターンを形成する工程と、配線パターン内にＣｕ等を埋め込んで配線を形成する工程とを繰り返すことで形成される。
【００４６】
その後、層間絶縁膜２３と支持基板２７とを貼り合わせ、支持基板２７によって半導体基板を支持した状態で半導体基板を研削することにより、Ｐ型Ｓｉ領域２１における被写体光が入射する面（ここでは、上面）を露出させる。
【００４７】
続いて、Ｐ型Ｓｉ領域２１の上面に反射防止膜となるＳｉＮ膜２８を成膜した後、ＳｉＮ膜２８の上面に、後にハードマスクとして使用するＴＥＯＳ酸化膜２９を成膜する。これらＳｉＮ膜２８およびＴＥＯＳ酸化膜２９は、例えば、ＣＶＤ（Chemical  Vapor  Deposition）によって形成される。
【００４８】
その後、ＴＥＯＳ酸化膜２９の上面にレジスト５１を塗布し、各光電変換素子２０ａ、２０ｂを素子分離する素子分離領域４０（図２の（ａ）参照）の形成位置上におけるレジスト５１をフォトリソグラフィーによって選択的に除去する。これにより、図３に（ａ）で示す構造体が形成される。
【００４９】
続いて、レジスト５１をソフトマスクとして使用した異方性エッチングを行うことにより、図３に（ｂ）で示すように、各光電変換素子２０ａ、２０ｂを素子分離する素子分離領域４０の形成位置上におけるＴＥＯＳ酸化膜２９およびＳｉＮ膜２８を除去する。
【００５０】
その後、図４に（ａ）で示すように、レジスト５１を剥離した後、ＴＥＯＳ酸化膜２９をハードマスクとして使用した異方性エッチングを行うことにより、図４に（ｂ）で示すように、各光電変換素子２０ａ、２０ｂを素子分離する位置にトレンチ６１を形成する。
【００５１】
このとき、ＴＥＯＳ酸化膜２９は、上面がエッチングされて膜厚が薄化される。続いて、図４に（ｃ）で示すように、例えば、樹脂等の有機部材５２によってトレンチ６１を一旦埋め戻すと共に、かかる有機部材５２によってＴＥＯＳ酸化膜２９の上面を被覆する。
【００５２】
その後、有機部材５２の上面にレジスト５３を塗布する。そして、図５に（ａ）で示すように、調整用の光電変換素子２０ｂの受光面（Ｐ型Ｓｉ領域２１の上面）側に設けられる遮光膜４３（図２における（ａ）参照）の形成位置上におけるレジスト５３をフォトリソグラフィーによって除去する。また、このとき、トレンチ６１（図４における（ｂ）参照）の形成位置上におけるレジスト５３についてもフォトリソグラフィーによって除去する。
【００５３】
続いて、図５に（ｂ）で示すように、レジスト５３をソフトマスクとして使用した異方性エッチングを行うことにより、遮光膜４３（図２における（ａ）参照）が形成される位置に凹部６２を形成する。
【００５４】
具体的には、調整用の光電変換素子２０ｂにおける受光面側に、調整用の光電変換素子２０ｂにおける受光面の少なくとも一部と重なる開口面を有する凹部６２を形成する。このとき、凹部６２は、調整用の光電変換素子２０ｂにおける受光面に対して開口面が所定方向へ偏った位置に形成される（図２における（ｂ）参照）。
【００５５】
このように、光電変換素子２０ｂにおける受光面に対して開口面が所定方向へ偏った位置に凹部６２を形成することにより、かかる凹部６２へ後に遮光部材４１を埋め込むことで位相差検出方式による焦点調整用の光電変換素子２０ｂを形成することができる。
【００５６】
また、ここでのエッチングでは、調整用の光電変換素子２０ｂにおける受光面よりも被写体光が入射する側に凹部６２の底面が位置するように凹部６２を形成する。これにより、調整用の光電変換素子２０ｂの一部がエッチングによって除去されることを防止することができる。なお、このときのエッチングによって、トレンチ６１（図４における（ｂ）参照）の形成位置上における有機部材５２も除去される。
【００５７】
その後、レジスト５３および有機部材５２をアッシングし、図５に（ｃ）で示すように、有機部材５２の上面からレジスト５３を除去すると共に、ＴＥＯＳ酸化膜２９の上面およびトレンチ６１の内部から有機部材５２を除去する。
【００５８】
続いて、図６に（ａ）で示すように、トレンチ６１および凹部６２の内周面を絶縁膜４２によって被覆する。ここで形成される絶縁膜４２は、例えば、ＡＬＤ（Atomic  Layer  Deposition）によってトレンチ６１および凹部６２の内周面に成膜されるＳｉＯ膜である。
【００５９】
その後、図６に（ｂ）で示すように、絶縁膜４２によって内周面が被覆されたトレンチ６１および凹部６２の内部へ遮光部材４１を埋め込む。ここで埋め込まれる遮光部材４１は、例えば、Ａｌ（アルミニウム）、Ｗ（タングステン）、Ｃｕ（銅）等の遮光性を有する金属である。かかる遮光性を有する金属は、例えば、スパッタリングや電解メッキ法を用いてトレンチ６１および凹部６２の内部へ埋め込まれる。
【００６０】
続いて、ウェットエッチング、ドライエッチング、またはＣＭＰ（Chemical  Mechanical  Polishing）によって、遮光部材４１の不要な部分を除去し、図６に（ｃ）で示すように、ＴＥＯＳ酸化膜２９の上面を露出させる。こうして、実施形態に係るＣＭＯＳセンサ１の製造方法では、デュアルダマシンによって、素子分離領域４０と遮光膜４３とが同時に形成される。
【００６１】
最後に、こうして形成された構造体の上面における所定位置に、カラーフィルタＲ、Ｇ、Ｂ、およびマイクロレンズＬを順次形成して、図２に（ａ）で示すピクセル部２を備えたＣＭＯＳセンサ１が製造される。
【００６２】
このように、本実施形態によれば、図３に（ａ）で示す工程および図５に（ａ）で示す工程で計２回のフォトリソグラフィーを行うだけで、素子分離領域４０の形成位置にトレンチ６１を形成し、遮光膜４３の形成位置に凹部６２を形成することができる。
【００６３】
そして、本実施形態では、こうして形成したトレンチ６１および凹部６２の内周面を絶縁膜４２によって被覆した後、トレンチ６１および凹部６２の内部へ遮光部材４１を埋め込むことで、素子分離領域４０と遮光膜４３とを同時に形成することができる。かかる本実施形態によれば、素子分離領域４０および遮光膜４３をデュアルダマシンによって同時形成することで、素子分離領域４０と遮光膜４３とを形成する製造工程を簡略化することができる。
【００６４】
なお、上述したＣＭＯＳセンサ１およびＣＭＯＳセンサ１の製造方法は一例であり、種々の変形が可能である。以下、図７を参照し、変形例に係るＣＭＯＳセンサの製造方法について説明する。
【００６５】
図７は、実施形態の変形例に係るＣＭＯＳセンサの製造工程を示す説明図である。ここで、図７の（ａ）には、変形例１に係るＣＭＯＳセンサの製造工程を示しており、図７の（ｂ）には、変形例２に係るＣＭＯＳセンサの製造工程を示している。
【００６６】
なお、図７では、カラーフィルタＲ、Ｇ、ＢおよびマイクロレンズＬが形成される前の状態を示している。以下では、図７に示す構成要素のうち、図２〜図６に示す構成要素と同一または同様の機能を有する構成要素については、図２〜図６に示す符号と同一の符合を付することにより、その説明を省略する。
【００６７】
図７に（ａ）で示すように、変形例１に係るＣＭＯＳセンサを製造する場合、トレンチ６１を形成する工程と凹部６２を形成する工程とは同時に実施される。このとき、凹部６２は、トレンチ６１と等しい深さとなるように形成される。
【００６８】
具体的には、変形例１に係る製造方法では、ＴＥＯＳ酸化膜２９を形成した後、ＴＥＯＳ酸化膜２９の上面に、素子分離領域４０の形成位置および遮光膜４３の形成位置が選択的に除去されたレジスト５１を設ける。そして、かかるレジスト５１をマスクとして使用した異方性エッチングを行う。
【００６９】
これにより、素子分離領域４０の形成位置にトレンチ６１が形成され、同時に、遮光膜４３の形成位置にトレンチ６１と同じ深さの凹部６２が形成される。続いて、同じ深さに形成されたトレンチ６１および凹部６２の内周面を絶縁膜４２によって被覆した後、トレンチ６１および凹部６２の内部に遮光部材４１を埋め込むことにより、素子分離領域４０と遮光膜４４とを同時に形成する。
【００７０】
かかる製造方法によれば、素子分離領域４０および遮光膜４４を形成するために必要なフォトリソグラフィーは、ＴＥＯＳ酸化膜２９の上面に形成するレジスト５１をパターニングする際の一回で済む。したがって、変形例１に係る製造方法によれば、素子分離領域４０および遮光膜４４を形成する製造工程をさらに簡略化することができる。
【００７１】
次に、図７に（ｂ）で示すように、変形例２に係る製造方法では、遮光膜４５の底面と調整用の光電変換素子２０ｂにおける受光面（上面）とが絶縁膜４２を介して近接するように、遮光膜４５を形成する。
【００７２】
かかる遮光膜４５を形成する場合には、例えば、図５に（ｂ）で示す工程において、凹部６２の底面がＴＥＯＳ酸化膜２９の底面に達するまで、異方性エッチングを継続する。続いて、トレンチ６１内部の有機部材５２をアッシングによって除去した後、トレンチ６１および凹部６２の内周面を絶縁膜４２によって被覆し、その後、トレンチ６１および凹部６２の内部へ遮光部材４１を埋め込む。これにより、図７の（ｂ）に示す素子分離領域４０と遮光膜４５とが同時に形成される。
【００７３】
かかる製造方法によれば、調整用の光電変換素子２０ｂにおける受光面の直上に遮光膜４５を形成することができるので、調整用の光電変換素子２０ｂに対する遮光性をより向上させた遮光膜４５を形成することができる。
【００７４】
なお、上述した実施形態では、調整用の光電変換素子２０ｂが位相差検出方式による撮像レンズの焦点調整に使用される場合について説明したが、オプティカルブラック用として使用されるように構成されてもよい。
【００７５】
例えば、調整用の光電変換素子２０ｂの受光面側に設けられる遮光膜４３、４４、４５による遮光領域を、光電変換素子２０ｂの受光面全体へ拡張させることにより、調整用の光電変換素子２０ｂをオプティカルブラック用として使用することが可能となる。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１  ＣＭＯＳセンサ、  ２  ピクセル部、  ３  ロジック部、  ２０ａ、２０ｂ  光電変換素子、  ２１  Ｐ型Ｓｉ領域、  ２２  Ｎ型Ｓｉ領域、  ２３  層間絶縁膜、  ２４  読み出しゲート、  ２５  サイドウォール、  ２６  多層配線、  ２７  支持基板、  ２８  ＳｉＮ膜、  ２９  ＴＥＯＳ酸化膜、  ４０  素子分離領域、  ４１  遮光部材、  ４２  絶縁膜、  ４３、４４、４５  遮光膜、  ５１、５３  レジスト、  ５２  有機部材、  ６１  トレンチ、  ６２  凹部
【図１】
2014086538.tif 000003
【図２】
2014086538.tif 000004
【図３】
2014086538.tif 000005
【図４】
2014086538.tif 000006
【図５】
2014086538.tif 000007
【図６】
2014086538.tif 000008
【図７】
2014086538.tif 000009