(57)【要約】【課題】本発明は液晶ディプレインの技術分野に関し、画素ユニット構造、アレー基板及び表示装置を開示する。【解決手段】該画素ユニット構造はストレージキャパシターを実現すると共に画素ユニットの高開口率及び低作製コストを保証する。該画素ユニット構造は、薄膜トランジスタTFTと第一の遮蔽層とを含み、前記第一の遮蔽層がTFTアクチブ層のドレイン領域と対向し、且つアレー基板の共通電極に接続し、前記アクチブ層のドレイン領域との間でキャパシターを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
薄膜トランジスタと第一の遮蔽層とを含む画素ユニット構造であって、前記第一の遮蔽層が薄膜トランジスタのアクチブ層のドレイン領域と対向し、且つアレー基板の共通電極に接続し、前記アクチブ層のドレイン領域との間でキャパシターを形成する、ことを特徴とする画素ユニット構造。
【請求項２】
前記薄膜トランジスタは、前記アクチブ層と、第二の絶縁層と、グリッドと、同一層に位置するソース及びドレインとを含み、
前記ソースが前記画素ユニット構造のデータ線と前記アクチブ層のソース領域を連接し、前記ドレインが前記画素ユニット構造の画素電極と前記アクチブ層のドレイン領域を連接する、ことを特徴とする請求項１に記載の画素ユニット構造。
【請求項３】
更に、前記第一の遮蔽層と同一層に位置する第二の遮蔽層を含み、前記第二の遮蔽層が、前記アクチブ層における、ドレイン領域以外の他の領域と対向する、ことを特徴とする請求項１に記載の画素ユニット構造。
【請求項４】
前記画素ユニット構造は、
第三の絶縁層と、前記第三の絶縁層に順次に設けられた第四の絶縁層、共通電極層、第五の絶縁層及び画素電極とを、或いは、第三の絶縁層と、前記第三の絶縁層に順次に設けられた第四の絶縁層、画素電極、第五の絶縁層、共通電極層とを更に含み、
前記第三の絶縁層、第四の絶縁層及び第五の絶縁層は何れもビアホールを有し、各前記ビアホールには導電材が充填され、各前記ビアホールに充填された導電材が相互に接続しており、
前記ドレインが前記相互接続の導電材を介して前記画素電極に接続している、ことを特徴とする請求項１に記載の画素ユニット構造。
【請求項５】
前記アクチブ層が、単結晶シリコン又は低ドーピング処理された多結晶シリコン、及び高ドーピング処理された多結晶シリコンにより間隔に形成される、ことを特徴とする請求項１に記載の画素ユニット構造。
【請求項６】
前記アクチブ層のソース領域とドレイン領域の材質が、高ドーピング処理された多結晶シリコンである、ことを特徴とする請求項５に記載の画素ユニット構造。
【請求項７】
前記画素ユニット構造が少なくとも１個のグリッドを有し、前記アクチブ層における単結晶シリコン又は低ドーピング処理された多結晶シリコンが前記グリッドと対向する、ことを特徴とする請求項５項に記載の画素ユニット構造。
【請求項８】
前記第一の遮蔽層と前記第二の遮蔽層が一体成形される、ことを特徴とする請求項３に記載の画素ユニット構造。
【請求項９】
ベース基板と、前記ベース基板に位置する複数の、請求項１〜８の何れか一項に記載の画素ユニット構造とを含むアレー基板であって、
各前記画素ユニット構造の第一の遮蔽層がそれぞれ、前記アレー基板の共通電極に接続する、或いは、
各前記画素ユニット構造の第一の遮蔽層が、直列連結して共に前記アレー基板の共通電極に接続する、ことを特徴とするアレー基板。
【請求項１０】
請求項９に記載のアレー基板を含む、ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置分野に関し、特に画素ユニット構造、アレー基板及び表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ液晶ディスプレー（Thin Film Transistor Liquid Crystal Display、略称：TFT-LCD）は体積が小さく、パワー消耗が低く、無輻射などのメリットがあり、タブレット表示分野で主導的な地位を占拠している。
【０００３】
LCDは電界の形式により多種類に分けられ、そのうち、アドバンスドスーパーディメンションスイッチ（Advanced super Dimension Switch、略称：ADS）型TFT-LCDは視角が広く、開口率が高く、透過率が高いなどのメリットがあるため、広汎的に応用されている。それは同一平面内の画素電極辺縁で生じた平行電界及び画素電極層と共通電極層との間で生じた縦方向電界により多次元空間複合電界を形成し、画素電極と共通電極との間の電位差が液晶分子の回動を駆動させ、液晶ユニット内の画素電極間、画素電極真上方の全ての配向液晶分子の何れにも旋回スイッチングを生じさせ、異なる電位差によって液晶層透過率の変化を制御し、液晶ディスプレーに異なるグレースケールを形成させ、表示が実現されるようになる。
【０００４】
本発明の実現過程中、発明者の発現によると、１フレームの画面の時間間隔において、ある一つの画素電極は、当該画素電極と共通電極との間の液晶に一定の排列状況を維持させることにするように、共通電極との間に一定の電位差を維持しなければならない。また、液晶ディスプレーが作動していると、共通電極の電位が定常に不変であるため、画素電極の電位も１フレームの画面の時間間隔において不変となるように維持しなければならなく、故に、画素ユニット内にストレージキャパシターを設置する必要があり、当該ストレージキャパシターが画素電極の電位維持能力の補強に寄与する。ただし、ストレージキャパシターが増やされると、画素ユニットの開口率を減少させ、また、ストレージキャパシターの増やしは画素ユニット構造のマスクを作製する工程が増やされ、画素ユニット構造の作製コストが増やされることを意味する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の解決しようとする技術課題は、ストレージキャパシターを実現すると共に画素ユニットの高開口率及び低作製コストを保証する画素ユニット構造、アレー基板及び表示装置を提供することである。
【課題を解決するための手段】
【０００６】
上記技術課題を解決するために、本発明の画素ユニット構造及びアレー基板は下記の技術案を利用している。
【０００７】
薄膜トランジスタTFTと第一の遮蔽層とを含む画素ユニット構造であって、前記第一の遮蔽層がTFTアクチブ層のドレイン領域と対向し、且つアレー基板の共通電極に接続して、前記アクチブ層のドレイン領域との間でキャパシターを形成する。
【０００８】
更に、前記薄膜トランジスタはアクチブ層と、第二の絶縁層と、グリッドと、同一層に位置するソース及びドレインとを含み、前記ソースが前記画素ユニット構造のデータ線と前記アクチブ層のソース領域を連接し、前記ドレインが前記画素ユニット構造の画素電極と前記アクチブ層のドレイン領域を連接する。
【０００９】
前記画素ユニット構造は、前記第一の遮蔽層と同一層に位置する第二の遮蔽層を更に含み、前記第二の遮蔽層が、前記アクチブ層における、ドレイン領域以外の他の領域と対向する。
【００１０】
前記画素ユニット構造の駆動モードが高級スーパー次元スイッチングモードである場合、前記画素ユニット構造は、第三の絶縁層と、前記第三の絶縁層に順次に設けられた第四の絶縁層、共通電極層、第五の絶縁層及び画素電極とを、前記第三の絶縁層、第四の絶縁層及び第五の絶縁層は何れもビアホールを有し、各前記ビアホールには導電材が充填され、各前記ビアホールに充填された導電材が相互に接続し、そこで、前記アクチブ層のドレイン或いはソースが前記相互接続の導電材を介して前記画素電極に接続する。
【００１１】
前記アクチブ層が、単結晶シリコン又は低ドーピング処理された多結晶シリコン及び高ドーピング処理された多結晶シリコンにより間隔に形成される。
【００１２】
前記画素ユニット構造は少なくとも一つのグリッドを有し、前記アクチブ層における単結晶シリコン又は低ドーピング処理された多結晶シリコンが前記グリッドと対向する。
【００１３】
前記アクチブ層のソース領域及びドレイン領域の材質が、高ドーピング処理された多結晶シリコンである。
【００１４】
前記第一の遮蔽層と前記第二の遮蔽層が一体成形される。
【００１５】
ベース基板と、前記ベース基板に位置する複数の上記画素ユニット構造とを含むアレー基板であって、
各前記画素ユニット構造の第一の遮蔽層がそれぞれ、前記アレー基板の共通電極に接続する、或いは、
各前記画素ユニット構造の第一の遮蔽層が、直列連結して共に前記アレー基板の共通電極に接続する。
【００１６】
本発明はアレー基板を含む表示装置を更に提供する。
本発明により提供された画素ユニット構造において、第一の遮蔽層は、アクチブ層の、画素電極と接続するドレインとの間でキャパシターを形成することができるため、画素ユニット構造中のストレージキャパシターが実現される。また、前記ドレインとともにストレージキャパシターを形成する第一の遮蔽層が、画素電極に接続するドレインと対向しているため、前記画素ユニット構造の開口率に影響を与えることなく、前記画素ユニット構造の高開口率が保証される。
【００１７】
本発明或いは従来技術における技術案を明瞭に説明するために、下記のように実施例の記述における使用必要のある図面を簡単に紹介し、言うまでもなく、下記の記述中の図面は本発明の一部の実施例に過ぎなく、当業者にとって、創造的活動をしないことを前提において、これらの図面に基づいて他の図面を得ることもできる。
【図面の簡単な説明】
【００１８】
【図１】本発明実施例における画素ユニット構造の断面図一である。
【図２】本発明実施例における一部の画素ユニット構造の平面図一である。
【図３】本発明実施例における画素ユニット構造の断面図二である。
【図４】本発明実施例における一部の画素ユニット構造の平面図二である。
【図５】本発明実施例における一部の画素ユニット構造の平面図三である。
【図６】本発明実施例におけるアレー基板の平面図一である。
【図７】本発明実施例におけるアレー基板の平面図二である。
【図８】本発明実施例におけるアレー基板の平面図三である。
【発明を実施するための形態】
【００１９】
以下、本発明の図面を参照して本発明実施例における技術案を明瞭で全面的に記述し、言うまでもなく、記述された実施例が全部の実施例ではなく、本発明の一部の実施例である。本発明の実施例に基づいて、当業者が創造的活動をしないことを前提において得られる全ての他の実施例は何れも本発明の保護範囲に属するものである。
【００２０】
実施例一
本発明実施例は画素ユニット構造を提供し、図１に示すように、該画素ユニット構造は、薄膜トランジスタTFTと、第一の遮蔽層とを含み、前記第一の遮蔽層がTFTアクチブ層のドレイン領域と対向し、且つアレー基板の共通電極に接続して、前記アクチブ層のドレイン領域との間でキャパシターを形成する。
【００２１】
具体に、該画素ユニット構造は下から上へと順次に、第一の遮蔽層１と、第一の絶縁層２と、アクチブ層３と、第二の絶縁層４と、グリッド５と、同一層に位置するソース６及びドレイン７と、第三の絶縁層８とを含む。
【００２２】
前記画素ユニット構造において、前記第一の遮蔽層１がアクチブ層３のドレイン領域と対向し、前記ソース６が前記画素ユニット構造のデータ線と前記アクチブ層３のソース領域を連接し、前記ドレイン７が前記画素ユニット構造の画素電極９と前記アクチブ層３のドレイン領域を連接し、前記第一の遮蔽層１がアレー基板の共通電極の出力端に接続して、前記アクチブ層３のドレイン領域との間でキャパシターを形成する。本文において、画素ユニット構造のTFTについて、P型であってもN型であっても、前記TFTのソース、ドレインが互いに取り替えられ、データ線に接続する端をソースとして定義し、画素電極に接続する端をドレインとして定義する。
【００２３】
１フレームの画面が表示される時、前記グリッド５に電気信号が入力されて、アクチブ層３における、ソース領域とドレイン領域との間の領域を導通し、前記画素ユニット構造のデータ線が、ある一つの電位を有する電気信号を前記ソース６へ伝送し、該電気信号は、前記アクチブ層３により前記ドレイン７に伝送され、更に前記ドレイン７により前記ドレイン７と相互接続する画素電極９に伝送され、前記画素電極９と前記液晶ディスプレーの共通電極とが共同的に画素電極９と前記共通電極との間の液晶分子の偏向、排列状況を制御するようにして、液晶ディスプレーの画像表示を実現させる。
【００２４】
更に、前記第一の遮蔽層１が通常、金属で作製され、例えばモリブデン、アルミなどの金属材料で作製され、そして、前記第一の遮蔽層１がアレー基板の共通電極の出力端と相互接続し、更に、図１に示すように、前記第一の遮蔽層１がアクチブ層のドレイン領域と対向し、間に一層の第一の絶縁層２が介在し、且つ前記第一の遮蔽層１と前記アクチブ層のドレイン領域との間に電位差があるため、前記第一の遮蔽層１と前記アクチブ層のドレイン領域との間にストレージキャパシターが形成され、該ストレージキャパシターの存在は、前記画素電極９と前記共通電極との間の電位差異の維持に寄与するため、１フレーム画面の表示時間内に液晶分子が正常表示に必要な排列状況に維持されることに有利となり、液晶ディスプレーの画像表示効果を向上させる。
【００２５】
図１から分かるように、該ストレージキャパシターの大きさが、第一の遮蔽層１と前記ドレイン領域との対向面積と、第一の遮蔽層１と前記ドレインとの間の絶縁材料（即ち第一の絶縁層２の材料）の厚さと、誘電率と共同的により決められ、効果及び材料節約などの方面から考慮して、前記第一の遮蔽層１と前記ドレイン領域とが何れも前記第一の絶縁層２に密接的に貼り付け、そして、図２に示すように、前記第一の遮蔽層１の前記第一の絶縁層２における投影領域が、前記ドレイン領域の前記第一の絶縁層２における投影領域と完全に重なっている。
【００２６】
更に、図２に示すように、前記第一の遮蔽層１の前記第一の絶縁層２における投影領域が、前記ドレイン領域の前記第一の絶縁層２における投影領域と完全に重なることは、前記画素ユニット構造の開口率に影響を与えることなく、前記画素ユニット構造の高開口率を保証する。それに対して、従来技術では、ビアホールの存在により、アクチブ層のドレイン領域とともにストレージキャパシターを形成するGATE金属の間に大きい間隔が要するため、画素ユニット構造の開口率に酷く影響を与える。
【００２７】
説明必要であることは、前記第一の絶縁層２は通常、緩衝層と称され、前記第二の絶縁層４は通常、ゲート絶縁層（Gate Insulator、略称：GI）と称され、前記第三の絶縁層８は通常、層間絶縁体（Inter Layer Dielectric、略称：ILD）と称され、前記第一の絶縁層２、前記第二の絶縁層４及び前記第三の絶縁層８の材質が何れも窒化珪素、二酸化珪素又は他の混合物のうちの一種であってよく、前記第一の絶縁層２、前記第二の絶縁層４及び前記第三の絶縁層８の材質が同一種材料であってよい。
【００２８】
本実施例の技術案において、第一の遮蔽層は、アクチブ層の、画素電極に接続するドレイン領域との間でキャパシターを形成することができるため、画素ユニット構造におけるストレージキャパシターが実現される。また、前記ドレイン領域とともにストレージキャパシターを形成する第一の遮蔽層が、画素電極に接続するドレイン領域と対向するため、前記画素ユニット構造の開口率に影響を与えることなく、前記画素ユニット構造の高開口率が保証される。
【００２９】
実施例二
本発明実施例は画素ユニット構造を提供し、実施例一を元にし、図３に示すように、前記画素ユニット構造は、更に、前記第一の遮蔽層１と同一層に位置する第二の遮蔽層１０を含んでよく、前記第二の遮蔽層１０が、前記アクチブ層３における、ドレイン領域以外の他の領域と対向する。
【００３０】
実際に、画素ユニット構造は通常N型のTFTを利用し、N型のTFTのドレイン電流がP型TFTよりも大きく、特に照明される場合、過量の光線がTFTのアクチブ領域に散乱し或いは直接に照射し、チャネル辺縁区が励起され電子正孔対が生じ、一部の電子正孔がドレイン電流を形成し、ドレイン電流の大きさが著しく増加して、画素電極９の安定な電位の維持時間を大いに短くさせる。たとえストレージキャパシターが存在しても、ドレイン電流の存在もかなり大きい影響力を有するため、ドレイン電流の電流値をできるだけ低減する必要があり、故に、図３又は図４に示すように、通常、前記アクチブ層３における、ドレイン領域以外の他の領域と対向する前記第二の遮蔽層１０を前記画素ユニット構造内に設置して、前記第二の遮蔽層１０は前記アクチブ層３における、ドレイン領域以外の他の領域へ入射し可能な光線を遮蔽し、ドレイン電流の増大を防止する。そのため、一般的な画素ユニット構造内には何れも第二の遮蔽層１０を設置しなければならない。
【００３１】
前記第一の遮蔽層１と第二の遮蔽層１０は、画素ユニット構造の作製工程中の同一工程によって作製することができ、ストレージキャパシターの作製のために余計な工程を増やす必要がなく、画素ユニットの低作製コストが保証される。
【００３２】
更に、前記画素ユニット構造の駆動モードが高級スーパー次元スイッチングモードである場合、当該画素ユニット構造は、第三の絶縁層８に順次に設けられた第四の絶縁層１１、共通電極層１２、第五の絶縁層１３及び画素電極９を更に含み、前記第三の絶縁層８、第四の絶縁層１１及び第五の絶縁層１３は何れもビアホール１４を有し、各前記ビアホール１４に導電材が充填されており、且つ各前記ビアホール１４に充填された導電材が相互に接続しており、前記共通電極層１２と画素電極９の位置が相互転換してよく、両者の間に電界を形成することを満たせばよい。
【００３３】
それ故、前記アクチブ層３のドレイン７が前記相互接続の導電材を介して前記画素電極９に接続することができ、導電材としては通常、酸化インジウムスズ（Indium Tin Oxides、略称：ITO）を利用することができる。
【００３４】
層間ビアホールにおいて相互接続する導電材を介して、前記ドレイン７を前記画素電極９に接続し、別の接続方式により前記画素電極９と前記ドレイン７を接続する必要がなく、画素ユニット構造の作製工程を簡素化させ、且つ前記画素ユニット構造の開口率の縮小を防止させる。
【００３５】
通常、前記アクチブ層３が単結晶シリコン又は低ドーピング処理された多結晶シリコン及び高ドーピング処理された多結晶シリコンにより間隔に形成され、前記アクチブ層３のアクチブ領域の材質が、単結晶シリコン又は低ドーピング処理された多結晶シリコンであり、前記アクチブ層３のソース領域及びドレイン領域の材質が、高ドーピング処理された多結晶シリコンである。
【００３６】
ドーピングとは不純物半導体に対する処理工程であり、即ち、価電子帯に正孔を提供するアクセプター不純物又は伝導帯に電子を送信するドナー不純物になるように、真性半導体（ここでは、単結晶シリコン）に三価元素又は五価元素を混入することである。高ドーピングとは比較的に高濃度の不純物を真性半導体に混入することである。
【００３７】
図１又は図３に示すように、前記画素ユニット構造がグリッド５を少なくとも１つ有し、前記アクチブ層３における単結晶シリコン又は低ドーピング処理された多結晶シリコンが前記グリッド５と対向する。グリッド５の数の増加は、アクチブ層３におけるソース領域とドレイン領域との間の多結晶シリコンの総量の増加を意味し、更に、ソースとドレインとの間の抵抗値も増加し、それはアクチブ層３におけるドレイン電流の一層の低減に有利となるため、画素電極９の電位の安定に有利となる。
【００３８】
通常、図５に示すように、作製工程を簡素化し且つマスクのコストを低減させるために、前記第一の遮蔽層１と前記第二の遮蔽層１０を一体成形することができる。
【００３９】
更に、本発明実施例はアレー基板を提供し、図１に示すように、該アレー基板はベース基板１５と、前記ベース基板１５に位置する複数の上記画素ユニット構造を含み、各前記画素ユニット構造の第一の遮蔽層１がそれぞれ、前記アレー基板の共通電極の出力端（図示せず）に接続し、或いは、各上記画素ユニット構造の第一の遮蔽層１が、直列連結して共に前記アレー基板の共通電極の出力端（図示せず）に接続する。
【００４０】
前記第一の遮蔽層１と前記アレー基板の共通電極の出力端との接続について制限がなく、表示領域内の各画素ユニット構造の第一の遮蔽層１がそれぞれ前記アレー基板の共通電極の出力端と接続することであってよく、また、図６、図７又は図８に示すように、各第一の遮蔽層１を直列連結してから、表示領域内部又は外部で前記アレー基板の共通電極の出力端と接続させることであってもよい。
【００４１】
更に、前記第一の遮蔽層１と前記アレー基板の共通電極の出力端との具体的接続形式が多種あることが可能であり、導電材が充填されているビアホールを介して第一の遮蔽層１と前記アレー基板の共通電極の出力端とを接続させてよく、また、導電材が充填されているビアホール及び導電層により共同的に配合して実現してもよく、本発明ではそれについて制限しない。
【００４２】
上記は、本発明の具体的実施形態であるが、本発明の保護範囲がそれに限られることはなく、本技術分野を熟知する当業者の何れは、本発明に披露された技術範囲内にて変化又は取替を容易に思いつき、それは何れも本発明の保護範囲内にカバーされている。故に、本発明の保護範囲は前記特許請求の範囲に準じるべきである。
【００４３】
本出願は、２０１２年１１月１５日に中国で提出した中国特許出願番号２０１２１０４５９３３４.６及び２０１２年１１月２９日に中国で提出した中国特許出願番号２０１２１０５０１１３９.５の優先権を主張し、その全ての内容が引用によりこれに含まれている。
【符号の説明】
【００４４】
１    第一の遮蔽層
２    第一の絶縁層
３    アクチブ層
４    第二の絶縁層
５    グリッド
６    ソース
７    ドレイン
８    第三の絶縁層
９    画素電極
１０    第二の遮蔽層
１１    第四の絶縁層
１２    共通電極層
１３    第五の絶縁層
１４    ビアホール
１５    ベース基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014098900.tif 000009
【図８】
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