(57)【要約】【課題】信頼性の高い半導体装置を提供すること。【解決手段】半導体装置の製造方法は、第１領域に、半導体基板の上面から突出した第１配線層を形成する工程と、第２領域に、半導体基板の上面から突出した第２配線層を形成する工程と、第１配線層及び第２配線層を被覆する第１絶縁膜を形成する工程と、第１絶縁膜上に第２絶縁膜を形成する工程と、少なくとも第１領域において第１配線層の上方にある第２絶縁膜の少なくとも一部を除去する工程と、第１領域において第２絶縁膜の残部を除去する工程と、を含む。【選択図】図６
2014086450.tif 000002
【特許請求の範囲】
【請求項１】
第１領域及び第２領域を有する半導体基板上において、
前記第１領域に、前記半導体基板の上面から突出した第１配線層を形成する工程と、
前記第２領域に、前記半導体基板の上面から突出した第２配線層を形成する工程と、
前記第１配線層及び前記第２配線層を被覆する第１絶縁膜を形成する工程と、
前記第１絶縁膜上に第２絶縁膜を形成する工程と、
少なくとも前記第１領域において前記第１配線層の上方にある前記第２絶縁膜の少なくとも一部を除去する工程と、
前記第１領域において前記第２絶縁膜の残部を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２絶縁膜の前記少なくとも一部はドライエッチング処理により除去し、
前記第２絶縁膜の前記残部はウェットエッチング処理により除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜の前記少なくとも一部を除去する前に、前記第２領域を保護するマスクを形成する工程と、
前記第２絶縁膜の前記少なくとも一部を除去した後、前記マスクを除去する工程と、
をさらに含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１領域及び前記第２領域において、前記第２絶縁膜の前記少なくとも一部を除去することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記第２絶縁膜の前記少なくとも一部は平坦化処理により除去し、
前記第２絶縁膜の前記残部はウェットエッチング処理により除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
少なくとも前記第１配線層の上面上の前記第１絶縁膜が露出するように前記第２絶縁膜の前記少なくとも一部を除去することを特徴とする請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１領域において、前記第１絶縁膜の一部を除去して前記第１配線層の第１サイドウォールを形成する工程をさらに含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記第１領域において、前記第１配線層及び前記第１サイドウォールを被覆する第３絶縁膜を形成する工程と、
前記第１領域において、前記第３絶縁膜の一部を除去して前記第１配線層の第２サイドウォールを形成する工程と、
をさらに含むことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２絶縁膜を形成する前に、前記第２領域において前記第１絶縁膜の一部を除去して前記第２配線層の第３サイドウォールを形成する工程と、
前記第２領域において、前記第２配線層及び前記第３サイドウォールをマスクとして前記半導体基板に不純物を注入する工程と、
をさらに含むことを特徴とする請求項１〜８のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第２領域において前記第２絶縁膜の一部を除去して前記第２配線層の第４サイドウォールを形成する工程と、
前記第２領域において、前記第２配線層、前記第３サイドウォール及び前記第４サイドウォールをマスクとして前記半導体基板に不純物を注入する工程と、
をさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２領域において、前記第２配線層、前記第３サイドウォール及び前記第４サイドウォールを被覆する第３絶縁膜を形成する工程と、
前記第２領域において、前記第３絶縁膜の一部を除去して前記第２配線層の第５サイドウォールを形成する工程と、
前記第２領域において、前記第２配線層、前記第３サイドウォール、前記第４サイドウォール及び前記第５サイドウォールをマスクとして前記半導体基板に不純物を注入する工程と、
をさらに含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第３絶縁膜は、同一工程で前記第１領域にも形成されることを特徴とする請求項８〜１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記第１配線層は複数の列を有し、
前記複数の列は、所定の間隔を介して、同一方向に向かって並列的に延在していることを特徴とする請求項１〜１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記第１配線層及び前記第２配線層は同一工程で形成することを特徴とする請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１配線層をビット線として形成し、
前記第２配線層をゲート電極として形成することを特徴とする請求項１〜１４のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記第１絶縁膜は窒化シリコンであり、
前記第２絶縁膜は酸化シリコンであることを特徴とする請求項１〜１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記第１領域はメモリセル領域であり、
前記第２領域は周辺回路領域であることを特徴とする請求項１〜１６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板に形成した溝（トレンチ）にゲート電極が埋め込まれたトレンチゲート型トランジスタが知られている。例えば、特許文献１には、このトレンチゲート型トランジスタを備えるＤＲＡＭ（Dynamic Random Access Memory）が開示されている。
【０００３】
このようなＤＲＡＭにおいて、メモリセル領域におけるビット線及び周辺回路領域におけるゲート電極にサイドウォールを形成することがある。このサイドウォールは、半導体基板に不純物を注入する際のマスクとして使用される。メモリセル領域と周辺回路領域とでは不純物の最適な濃度分布が異なるので、マスクとなるサイドウォールの最適な膜厚も異なることになる。半導体基板上に異なる膜厚のサイドウォールを形成する方法としては、デュアルサイドウォールスペーサが知られている（例えば、特許文献２）。特許文献２に記載の方法においては、絶縁膜の積層数を変化させることによってサイドウォールの膜厚を異ならせている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１２９７７１号公報
【特許文献２】特開平０４−２１８９２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の観点から与えられる。
【０００６】
特許文献１に記載の半導体装置の製造方法においては、メモリセル領域のビット線と周辺回路領域のゲート電極とを同一工程で形成している（例えば特許文献１の図１７参照）。
【０００７】
図１０に、メモリセル領域のビット線にサイドウォールを形成する概略工程図を示す。図１０（ａ）においては、素子分離領域９０２を形成した半導体基板９０１上に、第１層間絶縁膜９０６及びビット線９０５が形成されている。ビット線９０５は、第１導電膜９０５ａ、第１バリア膜９０５ｂ、第２導電膜９０５ｃ及び第１カバー膜９０５ｄを有する。ビット線９０５を被覆するように、第１ライナ膜の前駆膜９０７’が形成されている。第１ライナ膜の前駆膜９０７’上には、周辺回路領域に形成するスペーサ膜の前駆膜９２９’が形成されている。
【０００８】
このとき、スペーサ膜の前駆膜９２９’の膜厚に着目すると、ビット線９０５上の膜厚Ｔ１は、ビット線９０５の側壁に沿った膜厚Ｔ２よりも厚くなる。そして、隣接するビット線９０５，９０５の間には、スペーサ膜の前駆膜９２９’によって囲まれた空隙９２９ｃが形成される。空隙９２９ｃの上部には、空隙９２９ｃを開放するスペーサ膜の前駆膜９２９’の開口部９２９ａが形成される箇所と、空隙９２９ｃを閉鎖する非開口部９２９ｂが形成される箇所とが存在する。
【０００９】
メモリセル領域にはスペーサ膜は形成しないので、ウェットエッチング処理によってメモリセル領域におけるスペーサ膜の前駆膜９２９’を除去する（図１０（ｂ））。後の工程において、隣接するビット線９０５間には、半導体基板９０１と電気的に接続する容量コンタクトを形成するので、容量コンタクトと半導体基板９０１とを確実に電気的に接続するために、隣接するビット線９０５間に存在するスペーサ膜の前駆膜９２９’は確実に除去する必要がある。このため、エッチング条件は、例えばエッチング時間を長く設定するなどして、形成したスペーサ膜の前駆膜９２９’を除去する設定よりも過剰な設定にしてある。
【００１０】
しかしながら、ビット線９０５の側壁の前駆膜９２９’は他の部分よりも薄いので早く除去されやすい。そして、過剰なエッチング条件となっているので、ビット線９０５のサイドウォールとなるビット線９０５側壁の第１ライナ膜の前駆膜９０７’もエッチング処理されてしまう。特に、開口部９２９ａが形成されている部分は、より早くエッチング液が空隙９２９ｃに浸入することになるので、よりエッチング処理されやすい。このため、第１ライナ膜の前駆膜９０７’からビット線９０５の側壁が露出したり、膜厚が薄くなっている欠損Ｄが形成されてしまう。
【００１１】
次に、第１ライナ膜の前駆膜９０７’をエッチバックして、ビット線９０５のサイドウォールとなる第１ライナ膜９０７を形成する（図１０（ｃ））。次に、第１ライナ膜９０７の外側に、第２ライナ膜９０８を形成する（図１０（ｄ））。しかし、欠損Ｄ部分には、第１ライナ膜９０７及び第２ライナ膜９０８が形成されていない部分や必要な膜厚が確保できていない部分が存在することになる。この場合、隣接するビット線９０５，９０５の間に容量コンタクトを形成すると、容量コンタクトとビット線９０５とが短絡してしまうことになる。
【００１２】
図１１に、メモリセル領域におけるビット線に沿った概略断面図を示す。図１１は、ビット線９０５、第１ライナ膜９０７及び第２ライナ膜９０８を形成した後の状態を示す。半導体基板９０１には、埋込ゲート電極９０４及びそのゲート絶縁膜９０３が形成されている。ビット線９０５は第２層間絶縁膜９１０で覆われている。
【００１３】
ビット線９０５の端部（楕円部分）における欠損Ｄの発生を防止するため、メモリセル領域と周辺回路領域との境界には、図１１に示すように、第１ライナ膜９０７及び第２ライナ膜９０８に欠損が発生することを防止するためのダミーゲート電極９３１を形成する必要がある。ダミーゲート電極９３１を形成することにより、ビット線９０５の端部に、メモリセル領域のビット線９０５間と同程度のスペーサ膜の前駆膜９２９’を形成することができる。これにより、非常に短いウェットエッチング時間でビット線９０５端部の第１ライナ膜の前駆膜９０７’が侵食されることを防止することができる。しなしながら、ダミーゲート電極９３１を形成すると、半導体装置の面積は、ダミーゲート電極９３１の分だけ大きくならざるを得ない。
【課題を解決するための手段】
【００１４】
本発明の第１視点によれば、第１領域及び第２領域を有する半導体基板上において、第１領域に、半導体基板の上面から突出した第１配線層を形成する工程と、第２領域に、半導体基板の上面から突出した第２配線層を形成する工程と、第１配線層及び第２配線層を被覆する第１絶縁膜を形成する工程と、第１絶縁膜上に第２絶縁膜を形成する工程と、少なくとも第１領域において第１配線層の上方にある第２絶縁膜の少なくとも一部を除去する工程と、第１領域において第２絶縁膜の残部を除去する工程と、を含む半導体装置の製造方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】半導体装置の概略平面図。
【図２】図１のII−II線に沿った概略断面図。
【図３】図１のIII−III線に沿った概略断面図。
【図４】図１のIV-IV線に沿った概略断面図。
【図５】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図６】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図７】第１実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図８】第２実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図９】第３実施形態に係る半導体装置の製造方法を説明するための概略工程図。
【図１０】メモリセル領域のビット線にサイドウォールを形成する概略工程図。
【図１１】メモリセル領域におけるビット線に沿った概略断面図。
【発明を実施するための形態】
【００１６】
上記視点の好ましい形態を以下に記載する。
【００１７】
上記第１視点の好ましい形態によれば、第２絶縁膜の少なくとも一部はドライエッチング処理により除去する。第２絶縁膜の残部はウェットエッチング処理により除去する。
【００１８】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２絶縁膜の少なくとも一部を除去する前に、第２領域を保護するマスクを形成する工程と、第２絶縁膜の少なくとも一部を除去した後、マスクを除去する工程と、をさらに含む。
【００１９】
上記第１視点の好ましい形態によれば、第１領域及び第２領域において、第２絶縁膜の少なくとも一部を除去する。
【００２０】
上記第１視点の好ましい形態によれば、第２絶縁膜の少なくとも一部は平坦化処理により除去する。第２絶縁膜の残部はウェットエッチング処理により除去する。
【００２１】
上記第１視点の好ましい形態によれば、少なくとも第１配線層の上面上の第１絶縁膜が露出するように第２絶縁膜の少なくとも一部を除去する。
【００２２】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１領域において、第１絶縁膜の一部を除去して第１配線層の第１サイドウォールを形成する工程をさらに含む。
【００２３】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１領域において、第１配線層及び第１サイドウォールを被覆する第３絶縁膜を形成する工程と、第１領域において、第３絶縁膜の一部を除去して第１配線層の第２サイドウォールを形成する工程と、をさらに含む。
【００２４】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２絶縁膜を形成する前に、第２領域において第１絶縁膜の一部を除去して第２配線層の第３サイドウォールを形成する工程と、第２領域において、第２配線層及び第３サイドウォールをマスクとして半導体基板に不純物を注入する工程と、をさらに含む。
【００２５】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２領域において第２絶縁膜の一部を除去して第２配線層の第４サイドウォールを形成する工程と、第２領域において、第２配線層、第３サイドウォール及び第４サイドウォールをマスクとして半導体基板に不純物を注入する工程と、をさらに含む。
【００２６】
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第２領域において、第２配線層、第３サイドウォール及び第４サイドウォールを被覆する第３絶縁膜を形成する工程と、第２領域において、第３絶縁膜の一部を除去して第２配線層の第５サイドウォールを形成する工程と、第２領域において、第２配線層、第３サイドウォール、第４サイドウォール及び第５サイドウォールをマスクとして半導体基板に不純物を注入する工程と、をさらに含む。
【００２７】
上記第１視点の好ましい形態によれば、第３絶縁膜は、同一工程で第１領域にも形成される。
【００２８】
上記第１視点の好ましい形態によれば、第１配線層は複数の列を有する。複数の列は、所定の間隔を介して、同一方向に向かって並列的に延在している。
【００２９】
上記第１視点の好ましい形態によれば、第１配線層及び第２配線層は同一工程で形成する。
【００３０】
上記第１視点の好ましい形態によれば、第１配線層をビット線として形成する。第２配線層をゲート電極として形成する。
【００３１】
上記第１視点の好ましい形態によれば、第１絶縁膜は窒化シリコンである。第２絶縁膜は酸化シリコンである。
【００３２】
上記第１視点の好ましい形態によれば、第１領域はメモリセル領域である。第２領域は周辺回路領域である。
【００３３】
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。
【００３４】
第１実施形態に係る半導体装置について説明する。図１に、半導体装置の概略平面図を示す。図２に、図１のII−II線に沿った概略断面図を示す。図３に、図１のIII−III線に沿った概略断面図を示す。図４に、図１のIV-IV線に沿った概略断面図を示す。図１は、ビット線と同一レベルの上面を示すが、各要素の相対的位置関係を示すために一部の要素のみを図示している。
【００３５】
半導体装置１００は、メモリセル領域Ａ、及びメモリセル領域Ａに隣接して形成された周辺回路領域Ｂを備える。半導体装置１００は、半導体基板１０１と、半導体基板１０１に形成され、活性領域１０１ａ，１０１ｂを区画する素子分離領域１０２と、を備える。
【００３６】
半導体装置１００は、メモリセル領域Ａにおいて、図１に示すＹ方向に延在すると共に、半導体基板１０１に埋め込まれた第１ゲート電極（ワード線）１０４と、図１に示すＸ方向に延在し、平面投影図において第１ゲート電極１０４と直交するするビット線１０５と、を備える。図１において、半導体基板１０１に形成された１つのメモリセル活性領域１０１ａは、素子分離領域１０２によって平面四辺形状に区画されている。複数のメモリセル活性領域１０１ａは、Ｘ方向及びＹ方向に対して斜めに（Ｘ’方向に沿って）直線的かつ破線状に点在している。また、複数のメモリセル活性領域１０１ａは、Ｙ方向に沿って等間隔に配列されている。平面投影図上、各メモリセル活性領域１０１ａは、３等分するように２本の第１ゲート電極１０４と交差している。
【００３７】
複数のビット線１０５は、隣接するビット線１０５と所定の間隔を介して、Ｘ方向に向かって並列的に配列している。ビット線１０５は、平面投影図上、隣接する２本の第１ゲート電極１０４で挟まれたメモリセル活性領域１０１ａの中央部分を通るように延在している。
【００３８】
また、半導体装置１００は、メモリセル領域Ａにおいて、半導体基板１０１上に形成された第１層間絶縁膜１０６と、ビット線１０５の両側面に絶縁材料で形成された第１ライナ膜１０７と、第１ライナ膜１０７の外側に絶縁材料で形成された第２ライナ膜１０８と、をさらに備える。ビット線１０５は、半導体基板１０１から突出するように形成され、第１層間絶縁膜１０６中に形成されている。第１ライナ膜１０７及び第２ライナ膜１０８はビット線１０５のサイドウォールとなっている。
【００３９】
ビット線１０５は複数の材料の積層体とすることができる。例えば、図２に示す形態においては、ビット線１０５は、第１導電膜１０５ａ、第１バリア膜１０５ｂ、第２導電膜１０５ｃ及び第１カバー膜１０５ｄの積層体となっている。第１導電膜１０５ａは、例えば、ポリシリコンを使用することができる。第１バリア膜１０５ｂとしては、例えば窒化タングステン（ＷＳｉ）を使用することができる。第２導電膜１０５ｃとしては、例えば、タングステン（Ｗ）を使用することができる。第１カバー膜１０５ｄとしては、例えば、窒化シリコン（ＳｉＮ）を使用することができる。
【００４０】
第１ライナ膜１０７は、容量コンタクト１０９とビット線１０５とを絶縁する膜である。第２ライナ膜１０８は、容量コンタクト１０９とビット線１０５とを絶縁する膜であると共に、第２層間絶縁膜１１０をＳＯＤ（Spin-On Dielectric）法で形成した場合に、ＳＯＤ膜の改質を行うために設けることができる。第１ライナ膜１０７としては、例えば、窒化シリコンを使用することができる。第２ライナ膜１０８としては、例えば、窒化シリコンを使用することができる。
【００４１】
また、半導体装置１００は、メモリセル領域Ａにおいて、さらに、ビット線１０５上に形成された第２層間絶縁膜１１０と、第２層間絶縁膜１１０上に形成された第１ストッパ膜１１１と、第１ストッパ膜１１１上に形成された第３層間絶縁膜１１６と、隣接するビット線１０５間に形成され、メモリセル活性領域１０１ａと電気的に接続されると共に、第２層間絶縁膜１１０から露出する容量コンタクト１０９と、第３層間絶縁膜１１６に形成され、第１ストッパ膜１１１を貫通し、容量コンタクト１０９と電気的に接続されたキャパシタ１１２と、を備える。第１ライナ膜１０７及び第２ライナ膜１０８は、容量コンタクト１０９とビット線１０５の間に介在し、容量コンタクト１０９とビット線１０５とを電気的に絶縁している。キャパシタ１１２は、容量コンタクト１０９と接触し、筒状ないし凹状に形成された下部電極１１３、筒ないし凹部の内壁を被覆するように下部電極１１３上に形成された容量絶縁膜１１４、及び下部電極１１３が形成する筒ないし凹部を充填するように形成された上部電極１１５を有する。半導体装置１００は、さらに、第３層間絶縁膜１１６又は上部電極１１５上に形成された第４層間絶縁膜１１７と、第４層間絶縁膜１１７上に形成された第１保護絶縁膜１１８と、配線及びコンタクト（図２において不図示）と、を備える。
【００４２】
また、半導体装置１００は、メモリセル領域Ａにおいて、半導体基板１０１の溝に埋め込まれた第１ゲート電極１０４と、第１ゲート電極１０４を被覆する第１ゲート絶縁膜１０３と、ソース／ドレイン領域となる不純物拡散領域（不図示）と、をさらに備える。第１ゲート電極１０４上には第１層間絶縁膜１０６が埋め込まれている。隣接する第１ゲート電極１０４間の半導体基板１０１の部分において、半導体基板１０１とゲート電極１０５とは電気的に接続されている。容量コンタクト１０９は、対となっている第１ゲート電極１０４の外側においてメモリセル活性領域１０１ａと電気的に接続されている。
【００４３】
半導体装置１００は、周辺回路領域Ｂにおいて、図１に示すＹ方向に延在する第２ゲート電極１２２と、第２ゲート絶縁膜１２１と、周辺回路活性領域１０１ｂに形成された不純物拡散領域（不図示）と、を備える。周辺回路領域Ｂは、例えば、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタを有する。図１において、半導体基板１０１に形成された１つの周辺回路活性領域１０１ｂは、素子分離領域１０２によって矩形状に区画されている。複数の周辺回路活性領域１０１ｂは、Ｘ方向及びＹ方向に格子状に配列されている。図１に示す形態において、１つの周辺回路活性領域１０１ｂは、長手方向がＸ方向となるように形成されている。第２ゲート電極１２２は、平面投影図上、周辺回路活性領域１０１ｂを２等分するように延在している。
【００４４】
半導体装置１００は、周辺回路領域Ｂにおいて、第２ゲート電極１２２の両側面に絶縁材料で形成された第３ライナ膜１２７と、第３ライナ膜１２７の外側に形成されたスペーサ膜１２９と、スペーサ膜１２９の外側に絶縁材料で形成された第４ライナ膜１２８と、をさらに備える。第２ゲート電極１２２は、半導体基板１０１から突出するように形成されている。第３ライナ膜１２７、スペーサ膜１２９及び第４ライナ膜１２８は、第２ゲート電極１２２のサイドウォールとなっている。
【００４５】
第２ゲート電極１２２は複数の材料の積層体とすることができる。例えば、図３に示す形態においては、第２ゲート電極１２２は、第３導電膜１２２ａ、第２バリア膜１２２ｂ、第４導電膜１２２ｃ及び第２カバー膜１２２ｄの積層体となっている。第３導電膜１２２ａは、例えば、ポリシリコンを使用することができる。第２バリア膜１２２ｂとしては、例えば窒化タングステン（ＷＳｉ）を使用することができる。第４導電膜１２２ｃとしては、例えば、タングステン（Ｗ）を使用することができる。第２カバー膜１２２ｄとしては、例えば、窒化シリコン（ＳｉＮ）を使用することができる。
【００４６】
第３ライナ膜１２７は、第２ゲート電極１２２と第１周辺回路コンタクト１３１とを絶縁する膜である。第４ライナ膜１２８は、第２ゲート電極１２２と第１周辺回路コンタクト１３１とを絶縁する膜であると共に、第５層間絶縁膜１３０をＳＯＤ（Spin-On Dielectric）法で形成した場合に、ＳＯＤ膜の改質を行うために設けることができる。第３ライナ膜１２７としては、例えば、窒化シリコンを使用することができる。スペーサ膜１２９としては、例えば酸化シリコン（ＳｉＯ２）を使用することができる。第４ライナ膜１２８としては、例えば、窒化シリコンを使用することができる。
【００４７】
半導体装置１００は、周辺回路領域Ｂにおいて、半導体基板１０１上に形成された第５層間絶縁膜１３０と、周辺回路活性領域１０１ｂに電気的に接続された第１周辺回路コンタクト１３１と、をさらに備える。第１周辺回路コンタクト１３１とゲート電極１２２との間に第３ライナ膜１２７、スペーサ膜１２９及び第４ライナ膜１２８が介在し、第１周辺回路コンタクト１３１とゲート電極１２２とを電気的に絶縁している。また、半導体装置１００は、周辺回路領域Ｂにおいて、第５層間絶縁膜１３０上に形成され、第１周辺回路コンタクト１３１と電気的に接続された第１周辺回路配線１３２と、第５層間絶縁膜１３０及び第１周辺回路配線１３２上に形成された第２ストッパ膜１３３と、第２ストッパ膜１３３上に形成された第６層間絶縁膜１３４と、第１周辺回路配線１３２に電気的に接続され、第６層間絶縁膜１３４を貫通する第２周辺回路コンタクト１３５と、第６層間絶縁膜１３４上に形成され、第２周辺回路コンタクト１３５と電気的に接続された第２周辺回路配線１３６と、第２周辺回路配線１３６を覆うように第６層間絶縁膜１３４上に形成された第２保護絶縁膜１３７と、をさらに備える。
【００４８】
その他の構成は、一般的なＤＲＡＭの構成を採ることが可能である。
【００４９】
次に、第１実施形態に係る半導体装置の製造方法について説明する。図５〜図７に、第１実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図５〜図７の左側はメモリセル領域Ａの概略部分断面図を示し、右側は周辺回路領域Ｂの概略部分断面図を示す。
【００５０】
半導体基板１０１に、素子分離領域１０２を形成する。次に、半導体基板１０１に溝部（トレンチ）を形成して、不純物を注入して不純物拡散領域（不図示）を形成する。次に、第１ゲート絶縁膜１０３及び第１ゲート電極１０４を形成する。次に、メモリセル領域Ａにおいて、半導体基板１０１及び第１ゲート電極１０４上に第１層間絶縁膜１０６を形成する。周辺回路領域Ｂにおいて、半導体基板１０１上に、第２ゲート絶縁膜１２１を形成する。
【００５１】
次に、メモリセル領域Ａにおいて、半導体基板１０１及び第１層間絶縁膜１０６上に、ビット線１０５を形成する。周辺回路領域Ｂにおいて、第２ゲート絶縁膜１２１上に、第２ゲート電極１２２を形成する（図５（ａ））。メモリセル領域Ａのビット線１０５と周辺回路領域Ｂの第２ゲート電極１２２とは、同一工程で形成することができる。例えば、図５（ａ）においては、ビット線１０５の各層１０５ａ〜１０５ｄ及び第２ゲート電極１２２の各層１２２ａ及び１２２ｄの前駆膜を同一工程により積層した後、それぞれ所定のパターンに成形して、ビット線１０５及び第２ゲート電極１２２を形成することができる。この場合、ビット線１０５と第２ゲート電極１２２とは同じ層構造を有することになる。また、対応する各層は同じ材料で形成されることになる。また、ビット線１０５及び第２ゲート電極１２２は半導体基板から突出することになる。
【００５２】
次に、メモリセル領域Ａに第１ライナ膜１０７の前駆膜１０７’を形成する。第１ライナ膜１０７の前駆膜１０７’はビット線１０５を被覆することになる。周辺回路領域Ｂに第３ライナ膜１２７の前駆膜１２７’を形成する（図５（ｂ））。第３ライナ膜１２７の前駆膜１２７’は第２ゲート電極１２２を被覆することになる。このとき、第１ライナ膜１０７の前駆膜１０７’及び第３ライナ膜１２７の前駆膜１２７’は同一工程で一連的ないし一体的に形成することができる。
【００５３】
次に、メモリセル領域Ａをマスク（不図示）で保護し、周辺回路領域Ｂにおいて、第３ライナ膜１２７の前駆膜１２７’をエッチバックして、第２ゲート電極１２２の側面にサイドウォールとして第３ライナ膜１２７を形成する（図５（ｃ））。次に、第３ライナ膜１２７をマスクして半導体基板１０１に不純物を注入して、周辺回路活性領域１０１ｂにＬＤＤ（Lightly Doped Drain）領域（不図示）を形成する。次に、マスクは、次工程におけるスペーサ膜１２９の前駆膜１２９’を形成するプロセス温度に耐えられないので、マスクを除去する。
【００５４】
次に、メモリセル領域Ａ及び周辺回路領域Ｂにスペーサ膜１２９の前駆膜１２９’を同一工程で形成する（図５（ｄ））。スペーサ膜１２９の前駆膜１２９’はビット線１０５及び第２ゲート電極１２２を被覆することになる。このとき、ビット線１０５のカバー膜１０５ｄの上面上の当該前駆膜１２９’の厚さは、隣接するビット線１０５間（ビット線１０５の側面）に形成された当該前駆膜１２９’の厚さよりも厚くなる。
【００５５】
次に、周辺回路領域Ｂをマスクで保護して、メモリセル領域Ａにおけるスペーサ膜１２９の前駆膜１２９’を段階的に除去する。まず、スペーサ膜１２９の前駆膜１２９’のうち、隣接するビット線１０５間にある部分以外の部分、すなわち、ビット線１０５のカバー膜１０５ｄの上面より高い位置にある部分又はその少なくとも一部を除去する（図６（ｅ））。例えば、図６（ｅ）に示すように、ビット線１０５の上面上の第１ライナ膜１０７の前駆膜１０７’が露出するまでスペーサ膜１２９の前駆膜１２９’を除去することができる。除去方法としては、例えば、ドライエッチングを使用することができる。ドライエッチングを使用する場合、異方性の高いエッチング法を用いると好ましい。
【００５６】
次に、スペーサ膜１２９の前駆膜１２９’の残部を除去する（図６（ｆ））。例えば、（図６（ｆ））に示す例においては、隣接するビット線１０５間に残存したスペーサ膜１２９の前駆膜１２９’を除去する。残存部分の除去方法としては、例えば、ウェットエッチングを使用することができる。このとき、周辺回路領域Ｂに形成していた保護マスクを同時に除去してもよい。
【００５７】
このスペーサ膜１２９の前駆膜１２９’の除去方法によれば、あらかじめ厚い部分であるビット線１０５上方部分を除去しておくので、残存部分のエッチング条件は、ビット線１０５上方部分の厚さに依存することなく、残存部分の厚さに応じて設定することができる。したがって、スペーサ膜１２９の前駆膜１２９’全部を一度のエッチング処理で除去する場合に比べて、エッチング処理時間を約５分の１にすることができる。また、ビット線１０５上方の前駆膜部分ではなく、ビット線１０５間に残存した前駆膜１２９’に合わせたエッチング条件とすることができるので、ビット線１０５の側壁に形成された第１ライナ膜１０７の前駆膜１０７’の侵食を防止することができる。さらに、隣接するビット線１０５間に、スペーサ膜１２９の前駆膜１２９’の開口部１２９ａを形成することができるので、ビット線１０５の側壁部分におけるエッチング量のばらつきを抑制することができる。これにより、ビット線１０５と容量コンタクト１０９との短絡を防止することができる。
【００５８】
また、メモリセル領域Ａと周辺回路領域Ｂとの境界に侵食防止のためのダミーゲート電極を形成する必要がなくなるので、半導体装置の面積を縮小することができる。例えば、メモリセル領域Ａと周辺回路領域Ｂと境界の長さを約５０％にすることができる。
【００５９】
次に、メモリセル領域Ａの第１ライナ膜１０７の前駆膜１０７’をエッチバックして、ビット線１０５の側面に沿ってサイドウォールとして第１ライナ膜１０７を形成する（図６（ｇ））。
【００６０】
次に、周辺回路領域Ｂのスペーサ膜１２９の前駆膜１２９’をエッチバックして、第３ライナ膜１２７の外側に、第２ゲート電極１２２のサイドウォールとしてスペーサ膜１２９を形成する（図７（ｈ））。次に、メモリセル領域Ａをマスク（不図示）で保護した後、第３ライナ膜１２７、スペーサ膜１２９及び第２ゲート電極１２２をマスクとして、周辺回路活性領域１０１ｂに不純物を注入してソース／ドレイン領域（不図示）を形成する。
【００６１】
次に、メモリセル領域Ａの保護マスクを除去した後、メモリセル領域Ａに第２ライナ膜１０８の前駆膜１０８’を形成する。第２ライナ膜１０８の前駆膜１０８’はビット線１０５及び第１ライナ膜１０７を被覆することになる。周辺回路領域Ｂに第４ライナ膜１２８の前駆膜１２８’を形成する（図７（ｉ））。第４ライナ膜１２８の前駆膜１２８’は、第３ライナ膜１２７、スペーサ膜１２９及び第２ゲート電極１２２を被覆することになる。このとき、第２ライナ膜１０８の前駆膜１０８’及び第４ライナ膜１２８の前駆膜１２８’は同一工程で一連的ないし一体的に形成することができる。次に、当該前駆膜１０８’，１２８’をエッチバックして、第１ライナ膜１０７の外側に、ビット線１０５のサイドウォールとして第２ライナ膜１０８を形成すると共に、スペーサ膜１２９の外側に、第２ゲート電極１２２のサイドウォールとして第４ライナ膜１２８を形成する。
【００６２】
次に、メモリセル領域Ａに第２層間絶縁膜１１０を形成し、周辺回路領域Ｂに第５層間絶縁膜１３０を形成する。第２層間絶縁膜１１０及び第５層間絶縁膜１３０は同一工程で形成することができる。第２層間絶縁膜１１０及び第５層間絶縁膜１３０は、例えばＳＯＤ法で形成することができる。次に、メモリセル領域Ａに容量コンタクト１０９を形成し、周辺回路領域Ｂに第１周辺回路コンタクト１３１を形成する。容量コンタクト１０９及び第１周辺回路コンタクト１３１は同一工程で形成することができる。次に、第１ストッパ膜１１１、第１周辺回路配線１３２、第２ストッパ膜１３３、キャパシタ１１２、第３層間絶縁膜１１６、第６層間絶縁膜１３４、第２周辺回路コンタクト１３５、第２周辺回路配線１３６、第４層間絶縁膜１１７、第１保護絶縁膜１１８及び第２保護絶縁膜１３７を形成して、半導体装置１００を製造することができる。
【００６３】
次に、第２実施形態に係る半導体装置の製造方法について説明する。図８に、第２実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図８は、第１実施形態に係る図６（ｅ）に対応する図面である。
【００６４】
第１実施形態においては、メモリセル領域Ａにおいてスペーサ膜１２９の前駆膜１２９’を部分的に除去する際、周辺回路領域Ｂは保護していたが、第２実施形態においては周辺回路領域Ｂにおいても、保護せずに、スペーサ膜１２９の前駆膜１２９’を部分的に除去する。
【００６５】
図５（ｄ）までの工程は第１実施形態と同様である。次に、周辺回路領域Ｂにマスクを形成することなく、図６（ｅ）の工程と同様にして、スペーサ膜１２９の前駆膜１２９’のうち、ビット線１０５のカバー膜１０５ｄの上面より高い位置にある部分又はその少なくとも一部をドライエッチングで除去する（図８）。このとき、周辺回路領域Ｂのスペーサ膜１２９の前駆膜１２９’はエッチバックされることになる。このエッチバックにより、図８に示すように、第２ゲート電極１２２のサイドウォールとしてスペーサ膜１２９を形成してもよい。これにより、第１実施形態と同様の効果を得ることができる。
【００６６】
これ以後の方法は第１実施形態と同様である。なお、上記工程でスペーサ膜１２９を形成した場合には、図７（ｈ）に対応する工程を省略することができる。
【００６７】
次に、第３実施形態に係る半導体装置の製造方法について説明する。図９に、第３実施形態に係る半導体装置の製造方法を説明するための概略工程図を示す。図９は、第１実施形態に係る図６（ｅ）に対応する図面である。
【００６８】
第１実施形態においては、メモリセル領域Ａにおいてスペーサ膜１２９の前駆膜１２９’を部分的に除去する方法としてドライエッチングを用いていたが、第３実施形態においては平坦化処理によってスペーサ膜１２９の前駆膜１２９’を部分的に除去する。
【００６９】
図５（ｄ）までの工程は第１実施形態と同様である。次に、化学的機械的研磨方法（ＣＭＰ（Chemical Mechanical Polishing）法）を使用して、スペーサ膜１２９の前駆膜１２９’の上部を平坦化処理により除去する（図９）。このとき、周辺回路領域Ｂのスペーサ膜１２９の前駆膜１２９’の上部も除去されることになる。スペーサ膜１２９の前駆膜１２９’は、図９に示すように、ビット線１０５の上面上の第１ライナ膜１０７の前駆膜１０７’が露出するまで除去することができる。これにより、第１実施形態と同様の効果を得ることができる。
【００７０】
また、スペーサ膜１２９の前駆膜１２９’は、ＣＭＰ処理とエッチング処理を併用して部分的除去してもよい。
【００７１】
これ以後の方法は第１実施形態と同様である。
【００７２】
本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
【００７３】
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
【００７４】
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００７５】
１００          半導体装置
１０１          半導体基板
１０１ａ        メモリセル活性領域
１０１ｂ        周辺回路活性領域
１０２          素子分離領域
１０３          第１ゲート絶縁膜
１０４          第１ゲート電極
１０５          ビット線
１０５ａ        第１導電膜
１０５ｂ        第１バリア膜
１０５ｃ        第２導電膜
１０５ｄ        第１カバー膜
１０６          第１層間絶縁膜
１０７          第１ライナ膜
１０７’        第１ライナ膜の前駆膜
１０８          第２ライナ膜
１０８’        第２ライナ膜の前駆膜
１０９          容量コンタクト
１１０          第２層間絶縁膜
１１１          第１ストッパ膜
１１２          キャパシタ
１１３          下部電極
１１４          容量絶縁膜
１１５          上部電極
１１６          第３層間絶縁膜
１１７          第４層間絶縁膜
１１８          第１保護絶縁膜
１２１          第２ゲート絶縁膜
１２２          第２ゲート電極
１２２ａ        第３導電膜
１２２ｂ        第２バリア膜
１２２ｃ        第４導電膜
１２２ｄ        第２カバー膜
１２７          第３ライナ膜
１２７’        第３ライナ膜の前駆膜
１２８          第４ライナ膜
１２８’        第４ライナ膜の前駆膜
１２９          スペーサ膜
１２９ａ        開口部
１３０          第５層間絶縁膜
１３１          第１周辺回路コンタクト
１３２          第１周辺回路配線
１３３          第２ストッパ膜
１３４          第６層間絶縁膜
１３５          第２周辺回路コンタクト
１３６          第２周辺回路配線
１３７          第２保護絶縁膜
９０１          半導体基板
９０２          素子分離領域
９０３          ゲート絶縁膜
９０４          埋込ゲート電極
９０５          ビット線
９０５ａ        第１導電膜
９０５ｂ        第１バリア膜
９０５ｃ        第２導電膜
９０５ｄ        第１カバー膜
９０６          第１層間絶縁膜
９０７          第１ライナ膜
９０７’        第１ライナ膜の前駆膜
９０８          第２ライナ膜
９１０          第２層間絶縁膜
９２９’        スペーサ膜の前駆膜
９２９ａ        開口部
９２９ｂ        非開口部
９２９ｃ        空隙
９３１          ダミーゲート電極
【図１】
2014086450.tif 000003
【図２】
2014086450.tif 000004
【図３】
2014086450.tif 000005
【図４】
2014086450.tif 000006
【図５】
2014086450.tif 000007
【図６】
2014086450.tif 000008
【図７】
2014086450.tif 000009
【図８】
2014086450.tif 000010
【図９】
2014086450.tif 000011
【図１０】
2014086450.tif 000012
【図１１】
2014086450.tif 000013