(57)【要約】【課題】レイアウト面積が小さな半導体装置を提供する。【解決手段】この低雑音増幅器では、入力電圧ＶＩＮ，ＶＩＰを増幅するチョッパアンプ１と、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに基づいてバイアス電圧ＶＢＮ２を生成し、チョッパアンプ１の動作点を調整するコモンモードフィードバック回路と、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮを所定周期で取り込み、取り込んだ電圧を出力端子Ｔ３，Ｔ４間に出力するサンプルホールド回路とを備え、コモンモードフィードバック回路とサンプルホールド回路を１つのスイッチトキャパシタ回路４で構成する。したがって、キャパシタの数を低減し、レイアウト面積を縮小できる。【選択図】図４
2014150477.tif 000002
【特許請求の範囲】
【請求項１】
第１のバイアス電圧によって動作点が設定され、第１および第２の入力端子間の電圧を増幅して第１および第２の出力端子間に出力する第１の差動増幅回路と、
前記第１の差動増幅回路の出力電圧に基づいて前記第１のバイアス電圧を生成し、前記第１の差動増幅回路の動作点を調整するコモンモードフィードバック回路と、
前記第１の差動増幅回路の出力電圧を予め定められた周期で取り込み、取り込んだ電圧を第３および第４の出力端子間に出力するサンプルホールド回路とを備え、
前記コモンモードフィードバック回路および前記サンプルホールド回路はスイッチトキャパシタ回路で構成され、
前記スイッチトキャパシタ回路は、
それらの一方電極が互いに接続された第１および第２のキャパシタと、
第１の期間において、前記第１および第２のキャパシタの一方電極に第１の定電圧を与えるとともに前記第１および第２のキャパシタの他方電極に第２の定電圧を与える第１の切換回路と、
前記第１の期間の次の第２の期間において、前記第１および第２の出力端子をそれぞれ前記第１および第２のキャパシタの他方電極に接続する第２の切換回路と、
前記第２の期間の次の第３の期間において、前記第１および第２のキャパシタの他方電極をそれぞれ前記第３および第４の出力端子に接続する第３の切換回路とを含み、
前記第１のバイアス電圧は前記第１および第２のキャパシタの一方電極に現れる電圧である、半導体装置。
【請求項２】
前記第１の差動増幅回路は、さらに、前記第１のバイアス電圧を受ける第１のバイアス端子を含み、
前記スイッチトキャパシタ回路は、さらに、前記第１のバイアス端子と前記第１および第２のキャパシタの一方電極との間に介挿され、前記第１の期間にオフし、前記第２および第３の期間にオンする第１のスイッチを含む、請求項１に記載の半導体装置。
【請求項３】
前記スイッチトキャパシタ回路は、さらに、それらの一方電極がともに前記第１のバイアス端子に接続され、それらの他方電極がそれぞれ前記第１および第２の出力端子に接続された第３および第４のキャパシタを含む、請求項２に記載の半導体装置。
【請求項４】
前記スイッチトキャパシタ回路は、さらに、前記第３および第４の出力端子間に接続された第５のキャパシタを含む、請求項３に記載の半導体装置。
【請求項５】
前記スイッチトキャパシタ回路は、
さらに、それらの一方電極が互いに接続された第３および第４のキャパシタと、
第４の期間において、前記第３および第４のキャパシタの一方電極に第３の定電圧を与えるとともに前記第３および第４のキャパシタの他方電極に第４の定電圧を与える第４の切換回路と、
前記第４の期間の次の第５の期間において、前記第１および第２の出力端子をそれぞれ前記第３および第４のキャパシタの他方電極に接続する第５の切換回路と、
前記第５の期間の次の第６の期間において、前記第１および第２のキャパシタの他方電極をそれぞれ前記第３および第４の出力端子に接続する第６の切換回路と、
前記第１のバイアス端子と前記第３および第４のキャパシタの一方電極との間に介挿され、前記第４の期間にオフし、前記第５および第６の期間にオンする第２のスイッチとを含み、
前記第４の期間は前記第２および第３の期間に等しく、
前記第５および第６の期間は前記第１の期間に等しい、請求項２に記載の半導体装置。
【請求項６】
前記スイッチトキャパシタ回路は、さらに、前記第３および第４の出力端子間に接続された第５のキャパシタを含む、請求項５に記載の半導体装置。
【請求項７】
前記第１の差動増幅回路はさらに第２のバイアス電圧によって動作点が設定され、
前記コモンモードフィードバック回路は、前記第１の差動増幅回路の出力電圧に基づいて前記第１および第２のバイアス電圧を生成し、前記第１の差動増幅回路の動作点を調整し、
前記スイッチトキャパシタ回路は、
さらに、それらの一方電極が互いに接続された第３および第４のキャパシタと、
第４の期間において、前記第３および第４のキャパシタの一方電極に第３の定電圧を与えるとともに前記第３および第４のキャパシタの他方電極に第４の定電圧を与える第４の切換回路と、
前記第４の期間の次の第５の期間において、前記第１および第２の出力端子をそれぞれ前記第３および第４のキャパシタの他方電極に接続する第５の切換回路と、
前記第５の期間の次の第６の期間において、前記第３および第４のキャパシタの他方電極をそれぞれ前記第３および第４の出力端子に接続する第６の切換回路とを含み、
前記第２のバイアス電圧は前記第３および第４のキャパシタの一方電極に現れる電圧であり、
前記第４の期間は前記第２および第３の期間に等しく、
前記第５および第６の期間は前記第１の期間に等しい、請求項１に記載の半導体装置。
【請求項８】
前記スイッチトキャパシタ回路は、さらに、前記第３および第４の出力端子間に接続された第５のキャパシタを含む、請求項７に記載の半導体装置。
【請求項９】
前記第１の差動増幅回路は、
前記第１および第２の入力端子間の電圧を予め定められた周波数の交流電圧に変換する第１のチョッパ回路と、
前記第１のチョッパ回路で生成された前記交流電圧を増幅する差動増幅器と、
前記差動増幅器で増幅された前記交流電圧を直流電圧に変換して前記第１および第２の出力端子間に出力する第２のチョッパ回路とを含む、請求項１に記載の半導体装置。
【請求項１０】
さらに、それぞれ前記第３および第４の出力端子に接続される第３および第４の入力端子を含み、第３および第４の入力端子間の電圧を増幅して第５および第６の出力端子間に出力する第２の差動増幅回路と、
前記第３の入力端子と前記第５の出力端子間に接続された第３のキャパシタと、
前記第４の入力端子と前記第６の出力端子間に接続された第４のキャパシタとを備える、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、たとえばチョッパアンプを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
チョッパアンプは、変調チョッパによって直流信号をチョッピングして交流信号に変調し、その交流信号を差動増幅器によって増幅し、増幅した交流信号を復調チョッパによって直流信号に復調するものである。差動増幅器で発生する直流雑音成分およびオフセット電圧は、変調チョッパによって変調されず、復調チョッパで交流信号に変調される。復調チョッパの出力信号すなわちチョッパアンプの出力信号には直流信号成分と交流雑音成分が含まれる。低域通過フィルタによってチョッパアンプの出力信号から交流雑音成分を除去することにより、直流信号を低雑音増幅することができる（特許文献１参照）。
【０００３】
また、コモンモードフィードバック回路は、差動増幅器の出力信号に基づいて差動増幅器のバイアス電圧を生成し、差動増幅器の動作点を調整する。特許文献２には、スイッチトキャパシタ型のコモンモードフィードバック回路が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２７９３７７号公報
【特許文献２】特開２００７−１９８２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、チョッパアンプの出力信号をサンプルホールド回路によって平均化することにより、チョッパアンプの出力信号から交流雑音成分を除去する方法を検討した。しかし、サンプルホールド回路を設けると、キャパシタの数が多くなり、レイアウト面積が大きくなるという問題がある（図１参照）。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、本願の半導体装置では、コモンモードフィードバック回路とサンプルホールド回路は１つのスイッチトキャパシタ回路で構成される。
【発明の効果】
【０００８】
前記一実施の形態によれば、キャパシタの数を減らし、レイアウト面積を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】本願の実施の形態の比較例となる低雑音増幅器の構成を示す回路ブロック図である。
【図２】図１に示したチョッパ回路の構成を示す回路図である。
【図３】図２に示したチョッパ回路を制御するクロック信号の波形を示す図である。
【図４】本願の実施の形態１による低雑音増幅器の構成を示す回路ブロック図である。
【図５】図３に示したスイッチを制御するクロック信号の波形を示す図である。
【図６】実施の形態１の変更例を示す回路ブロック図である。
【図７】本願の実施の形態２による低雑音増幅器の構成を示す回路ブロック図である。
【図８】本願の実施の形態３による低雑音増幅器の構成を示す回路ブロック図である。
【図９】本願の実施の形態４によるスイッチトキャパシタ型の積分器の構成を示す回路図である。
【図１０】実施の形態４の変更例を示す回路図である。
【発明を実施するための形態】
【００１０】
[比較例]
本願の実施の形態について説明する前に、まず実施の形態の比較例について説明する。比較例となる低雑音増幅器は、図１に示すように、入力端子Ｔ１，Ｔ２、出力端子Ｔ３，Ｔ４、チョッパアンプ１、コモンモードフィードバック回路２、およびサンプルホールド回路３を備える。この低雑音増幅器は、半導体基板の表面に形成された半導体集積回路装置（半導体装置）である。
【００１１】
入力端子Ｔ１，Ｔ２には、それぞれ直流電圧ＶＩＮ，ＶＩＰが与えられる。チョッパアンプ１は、入力電圧ＶＩＮ，ＶＩＰを増幅する回路であって、チョッパ回路ＣＰ１〜ＣＰ３、ＮチャネルＭＯＳトランジスタＱ１〜Ｑ７、およびＰチャネルＭＯＳトランジスタＰ１〜Ｐ７を含む。
【００１２】
チョッパ回路ＣＰ１は、図２に示すように、入力端子ＩＡ，ＩＢ、出力端子ＯＡ，ＯＢ、ＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４、およびＮチャネルＭＯＳトランジスタＱ１１〜Ｑ１４を含む。チョッパ回路ＣＰ１の入力端子ＩＡ，ＩＢは、それぞれ入力端子Ｔ１，Ｔ２に接続され、それぞれ直流電圧ＶＩＮ，ＶＩＰを受ける。
【００１３】
ＰチャネルＭＯＳトランジスタＰ１１は端子ＩＡ，ＯＡ間に接続され、ＰチャネルＭＯＳトランジスタＰ１２は端子ＩＡ，ＯＢ間に接続される。ＰチャネルＭＯＳトランジスタＰ１３は端子ＩＢ，ＯＢ間に接続され、ＰチャネルＭＯＳトランジスタＰ１４は端子ＩＢ，ＯＡ間に接続される。ＮチャネルＭＯＳトランジスタＱ１１〜Ｑ１４は、それぞれＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４に並列接続される。並列接続された１対のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタは、トランスファーゲートと呼ばれる。
【００１４】
ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１３のゲートはクロック信号ＦＢを受け、ＰチャネルＭＯＳトランジスタＰ１２，Ｐ１４のゲートはクロック信号Ｆを受ける。ＮチャネルＭＯＳトランジスタＱ１１，Ｑ１３のゲートはクロック信号Ｆを受け、ＮチャネルＭＯＳトランジスタＱ１２，Ｑ１４のゲートはクロック信号ＦＢを受ける。クロック信号ＦＢとＦは、図３（ａ）（ｂ）に示すように、互いに相補な信号である。クロック信号ＦＢ，Ｆの各々のデューティ比は１／２である。
【００１５】
クロック信号Ｆが「Ｈ」レベルである場合は、トランジスタＰ１１，Ｑ１１，Ｐ１３，Ｑ１３がオンするとともにトランジスタＰ１２，Ｑ１２，Ｐ１４，Ｑ１４がオフし、直流電圧ＶＩＮ，ＶＩＰはそれぞれ出力端子ＯＡ，ＯＢに出力される。クロック信号Ｆが「Ｌ」レベルである場合は、トランジスタＰ１２，Ｑ１２，Ｐ１４，Ｑ１４がオンするとともにトランジスタＰ１１，Ｑ１１，Ｐ１３，Ｑ１３がオフし、直流電圧ＶＩＮ，ＶＩＰはそれぞれ出力端子ＯＢ，ＯＡに出力される。したがって、入力端子ＩＡ，ＩＢ間の直流電圧は、チョッパ回路ＣＰ１によって交流電圧に変換されて出力端子ＯＡ，ＯＢ間に出力される。チョッパ回路ＣＰ２，ＣＰ３の各々も、チョッパ回路ＣＰ１と同じ構成である。
【００１６】
図１に戻って、ＮチャネルＭＯＳトランジスタＱ１，Ｑ２のゲートはそれぞれチョッパ回路ＣＰ１の出力端子ＯＡ，ＯＢに接続され、それらのソースは互いに接続される。ＮチャネルＭＯＳトランジスタＱ１，Ｑ２は、差動トランジスタ対を構成する。ＮチャネルＭＯＳトランジスタＱ３は、トランジスタＱ１，Ｑ２のソースと接地電圧ＶＳＳのラインとの間に接続され、そのゲートはバイアス電圧ＶＢＮ１を受け、定電流源を構成する。
【００１７】
ＰチャネルＭＯＳトランジスタＰ４，Ｐ５のソースはともに電源電圧ＶＤＤを受け、それらのゲートはバイアス電圧ＶＢＰ２を受け、それらのドレインはそれぞれＮチャネルＭＯＳトランジスタＱ１，Ｑ２のドレイン（出力ノードＮ１，Ｎ２）に接続される。ＰチャネルＭＯＳトランジスタＰ４，Ｐ５の各々は負荷抵抗素子として動作する。トランジスタＱ１〜Ｑ３，Ｐ４，Ｐ５は、第１の差動増幅器を構成する。この第１の差動増幅器は、トランジスタＱ１，Ｑ２のゲート間の電圧を増幅してノードＮ２，Ｎ１間に出力する。
【００１８】
また、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のゲートはそれぞれチョッパ回路ＣＰ１の出力端子ＯＡ，ＯＢに接続され、それらのソースは互いに接続される。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２は、差動トランジスタ対を構成する。ＰチャネルＭＯＳトランジスタＰ３は、トランジスタＰ１，Ｐ２のソースと電源電圧ＶＤＤのラインとの間に接続され、そのゲートはバイアス電圧ＶＢＰ１を受け、定電流源を構成する。
【００１９】
ＮチャネルＭＯＳトランジスタＱ４，Ｑ５のソースはともに接地電圧ＶＳＳを受け、それらのゲートはバイアス電圧ＶＢＮ２を受け、それらのドレインはそれぞれＰチャネルＭＯＳトランジスタＰ１，Ｐ２のドレイン（出力ノードＮ３，Ｎ４）に接続される。ＮチャネルＭＯＳトランジスタＱ４，Ｑ５の各々は負荷抵抗素子として動作する。トランジスタＰ１〜Ｐ３，Ｑ４，Ｑ５は、第２の差動増幅器を構成する。この第２の差動増幅器は、トランジスタＰ１，Ｐ２のゲート間の電圧を増幅してノードＮ４，Ｎ３間に出力する。
【００２０】
チョッパ回路ＣＰ２の入力端子ＩＡ，ＩＢはそれぞれＰチャネルＭＯＳトランジスタＰ４，Ｐ５のドレインに接続される。ＰチャネルＭＯＳトランジスタＰ６，Ｐ７のソースはそれぞれチョッパ回路ＣＰ２の出力端子ＯＡ，ＯＢに接続され、それらのゲートはともにバイアス電圧ＶＢＰ３を受け、それらのドレインはチョッパアンプ１の出力ノードＮ５，Ｎ６に接続される。ＰチャネルＭＯＳトランジスタＰ６，Ｐ７の各々は、抵抗素子として動作する。
【００２１】
チョッパ回路ＣＰ３の出力端子ＯＡ，ＯＢはそれぞれＮチャネルＭＯＳトランジスタＱ４，Ｑ５のドレインに接続される。ＮチャネルＭＯＳトランジスタＱ６，Ｑ７のドレインはそれぞれ出力ノードＮ５，Ｎ６に接続され、それらのゲートはともにバイアス電圧ＶＢＮ３を受け、それらのソースはそれぞれチョッパ回路ＣＰ３の入力端子ＩＡ，ＩＢに接続される。ＮチャネルＭＯＳトランジスタＱ６，Ｑ７の各々は、抵抗素子として動作する。
【００２２】
入力端子Ｔ１，Ｔ２に与えられた直流電圧ＶＩＮ，ＶＩＰはチョッパ回路ＣＰ１によって変調され、トランジスタＱ１〜Ｑ３，Ｐ４，Ｐ５を含む第１の差動増幅器によって増幅されるとともに、トランジスタＰ１〜Ｐ３，Ｑ４，Ｑ５を含む第２の差動増幅器によって増幅される。第１の差動増幅器の出力電圧は、チョッパ回路ＣＰ２によって直流電圧に変換され、ＰチャネルＭＯＳトランジスタＰ６，Ｐ７を介して出力ノードＮ５，Ｎ６に出力される。第２の差動増幅器の出力電圧は、チョッパ回路ＣＰ３によって直流電圧に変換され、ＮチャネルＭＯＳトランジスタＱ６，Ｑ７を介して出力ノードＮ５，Ｎ６に出力される。第１および第２の差動増幅器の出力電圧は、出力ノードＮ５，Ｎ６で加算される。このようなチョッパアンプ１は、フォールデッドカスコード型チョッパアンプと呼ばれる。
【００２３】
コモンモードフィードバック回路２は、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに基づいてバイアス電圧ＶＢＮ２を生成し、チョッパアンプ１の動作点を調整する回路であって、スイッチＳ１ａ〜Ｓ１ｃ，Ｓ２ａ〜Ｓ２ｃおよびキャパシタＣ１〜Ｃ４を含む。スイッチＳ１ａ〜Ｓ１ｃの一方端子はそれぞれ参照電圧ＶＲ、参照電圧ＶＲ、およびバイアス電圧ＶＢＮを受ける。参照電圧ＶＲおよびバイアス電圧ＶＢＮの各々は、一定の直流電圧である。キャパシタＣ１，Ｃ２の一方電極はそれぞれスイッチＳ１ａ，Ｓ１ｂの他方端子に接続され、それらの他方電極はともにスイッチＳ１ｃの他方端子に接続される。
【００２４】
スイッチＳ２ａ〜Ｓ２ｃの一方端子はそれぞれスイッチＳ１ａ〜Ｓ１ｃの他方端子に接続され、それらの他方端子はそれぞれノードＮ５、ノードＮ６、およびトランジスタＱ４のゲート（トランジスタＱ５のゲート）に接続される。キャパシタＣ３，Ｃ４の一方電極はそれぞれノードＮ５，Ｎ６に接続され、それらの他方電極はともにトランジスタＱ４，Ｑ５のゲートに接続される。
【００２５】
クロック信号Ｆが「Ｈ」レベルである期間は、スイッチＳ１ａ〜Ｓ１ｃがオンするとともに、スイッチＳ２ａ〜Ｓ２ｃがオフする。これにより、キャパシタＣ１，Ｃ２の各々が充電される。キャパシタＣ１〜Ｃ４の各々の容量値をＣとすると、キャパシタＣ１，Ｃ２に蓄えられる電荷量は２Ｃ（ＶＲ−ＶＢＮ）となる。
【００２６】
クロック信号Ｆが「Ｌ」レベルである期間は、スイッチＳ１ａ〜Ｓ１ｃがオフするとともに、スイッチＳ２ａ〜Ｓ２ｃがオンする。これにより、キャパシタＣ１，Ｃ２の各々が充電される。ノードＮ５，Ｎ６の電圧をそれぞれＶＯＰ，ＶＯＮとし、トランジスタＱ４，Ｑ５のゲートの電圧をバイアス電圧ＶＢＮ２とすると、キャパシタＣ１，Ｃ２に蓄えられる電荷量はＣ（ＶＯＰ＋ＶＯＮ−２ＶＢＮ２）となる。
【００２７】
電荷保存の法則より、２Ｃ（ＶＲ−ＶＢＮ）＝Ｃ（ＶＯＰ＋ＶＯＮ−２ＶＢＮ２）が成り立つので、ＶＢＮ２＝（ＶＯＰ＋ＶＯＮ）／２−ＶＲ＋ＶＢＮとなる。また、このときキャパシタＣ３，Ｃ４に電荷が蓄えられる。次いでクロック信号Ｆが「Ｈ」レベルになってスイッチＳ２ａ〜Ｓ２ｃがオフしても、バイアス電圧ＶＢＮ２はキャパシタＣ３，Ｃ４に保持された電荷によって維持される。
【００２８】
サンプルホールド回路３は、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮを所定周期で取り込み、取り込んだ電圧を出力端子Ｔ３，Ｔ４間に出力する回路であって、スイッチＳ１ｄ，Ｓ１ｅ，Ｓ２ｄ，Ｓ２ｅおよびキャパシタＣ５〜Ｃ７を含む。スイッチＳ１ｄ，Ｓ２ｄは、ノードＮ５と出力端子Ｔ３との間に直列接続される。スイッチＳ１ｅ，Ｓ２ｅは、ノードＮ６と出力端子Ｔ４との間に直列接続される。キャパシタＣ５の一方電極はスイッチＳ１ｄ，Ｓ２ｄ間のノードに接続され、その他方電極は接地電圧ＶＳＳを受ける。キャパシタＣ６の一方電極はスイッチＳ１ｅ，Ｓ２ｅ間のノードに接続され、その他方電極は接地電圧ＶＳＳを受ける。キャパシタＣ７は、出力端子Ｔ３，Ｔ４間に接続される。
【００２９】
クロック信号Ｆが「Ｈ」レベルである期間は、スイッチＳ１ｄ，Ｓ１ｅがオンするとともに、スイッチＳ２ｄ，Ｓ２ｅがオフする。これにより、キャパシタＣ５，Ｃ６がチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに充電される。換言すると、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮがサンプルホールド回路３に取り込まれる。
【００３０】
クロック信号Ｆが「Ｈ」レベルである期間は、スイッチＳ１ｄ，Ｓ１ｅがオフするとともに、スイッチＳ２ｄ，Ｓ２ｅがオンする。これにより、キャパシタＣ５，Ｃ６の電荷がキャパシタＣ７に転送されて保持される。キャパシタＣ７の一方電極および他方電極の電圧ＶＯＰＯ，ＶＯＮＯはそれぞれ出力端子Ｔ３，Ｔ４に出力される。
【００３１】
この低雑音増幅器では、上記第１および第２の差動増幅器で発生する直流雑音成分（フリッカーノイズ）およびオフセット電圧は、チョッパ回路ＣＰ１によって変調されず、チョッパ回路ＣＰ２，ＣＰ３で交流電圧に変調される。このため、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮには直流成分と交流雑音成分が含まれる。チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに含まれる交流雑音成分は、サンプルホールド回路３で平均化処理されて除去される。したがって、この低雑音増幅器によれば、直流電圧ＶＩＮ，ＶＩＰを低雑音で増幅することができる。
【００３２】
しかし、この低雑音増幅器では、コモンモードフィードバック回路２とサンプルホールド回路３を別々に設けているので、７個のキャパシタＣ１〜Ｃ７が必要となり、レイアウト面積が大きくなるという問題がある。
【００３３】
また、この低雑音増幅器では、クロック信号Ｆが「Ｌ」レベルである期間は、バイアス電圧ＶＢＮ２を生成してトランジスタＱ４，Ｑ５のゲートに与える。しかし、クロック信号Ｆが「Ｈ」レベルである期間はバイアス電圧ＶＢＮ２を生成せずにその前の期間で生成されたバイアス電圧ＶＢＮ２をキャパシタＣ３，Ｃ４で保持しているだけである。したがって、バイアス電圧ＶＢＮ２の値はクロック信号Ｆの半周期間は更新されず、コモンモードフィードバック回路２の性能が低いという問題がある。
【００３４】
[実施の形態１]
図４は、本願の実施の形態１による低雑音増幅器の構成を示す回路ブロック図であって、図１と対比される図である。図４を参照して、この低雑音増幅器が図１の低雑音増幅器と異なる点は、コモンモードフィードバック回路２およびサンプルホールド回路３が１つのスイッチトキャパシタ回路４で構成されている点である。スイッチトキャパシタ回路４は、スイッチＳ１ａ〜Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ，Ｓ４ａ〜Ｓ４ｄ，Ｓ５ａ，Ｓ５ｂ，Ｓ６ａ，Ｓ６ｂおよびキャパシタＣ１〜Ｃ５を含む。
【００３５】
スイッチＳ１ａ〜Ｓ１ｃの一方端子はそれぞれ参照電圧ＶＲ、参照電圧ＶＲ、およびバイアス電圧ＶＢＮを受ける。参照電圧ＶＲおよびバイアス電圧ＶＢＮの各々は、一定の直流電圧である。キャパシタＣ１，Ｃ２の一方電極はそれぞれスイッチＳ１ａ，Ｓ１ｂの他方端子に接続され、それらの他方電極はともにスイッチＳ１ｃの他方端子に接続される。スイッチＳ２ａ，Ｓ２ｂ，Ｓ４ｄの一方端子はそれぞれスイッチＳ１ａ〜Ｓ１ｃの他方端子に接続され、それらの他方端子はそれぞれノードＮ５、ノードＮ６、およびトランジスタＱ４のゲート（トランジスタＱ５のゲート）に接続される。トランジスタＱ４，Ｑ５のゲートは、チョッパアンプ１のバイアス端子を構成している。スイッチＳ３ａ，Ｓ３ｂの一方端子はそれぞれキャパシタＣ１，Ｃ２の一方電極に接続され、それらの他方端子はそれぞれ出力端子Ｔ３，Ｔ４に接続される。
【００３６】
スイッチＳ４ａ〜Ｓ４ｃの一方端子はそれぞれ参照電圧ＶＲ、参照電圧ＶＲ、およびバイアス電圧ＶＢＮを受ける。キャパシタＣ３，Ｃ４の一方電極はそれぞれスイッチＳ４ａ，Ｓ４ｂの他方端子に接続され、それらの他方電極はともにスイッチＳ４ｃの他方端子に接続される。スイッチＳ５ａ，Ｓ５ｂ，Ｓ１ｄの一方端子はそれぞれスイッチＳ４ａ〜Ｓ４ｃの他方端子に接続され、それらの他方端子はそれぞれノードＮ５、ノードＮ６、およびトランジスタＱ４のゲート（トランジスタＱ５のゲート）に接続される。
【００３７】
スイッチＳ６ａ，Ｓ６ｂの一方端子はそれぞれキャパシタＣ３，Ｃ４の一方電極に接続され、それらの他方端子はそれぞれ出力端子Ｔ３，Ｔ４に接続される。キャパシタＣ５は、出力端子Ｔ３，Ｔ４間に接続される。スイッチＳ１ａ〜Ｓ１ｄ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ，Ｓ４ａ〜Ｓ４ｄ，Ｓ５ａ，Ｓ５ｂ，Ｓ６ａ，Ｓ６ｂは、クロック信号Ｆ１〜Ｆ６によって制御される。
【００３８】
図５（ａ）〜（ｆ）は、クロック信号Ｆ１〜Ｆ６の波形を示す図である。クロック信号Ｆ１は、図５（ａ）に示すように、デューティ比が１／２のクロック信号である。クロック信号Ｆ２，Ｆ３の各々は、図５（ｂ）（ｃ）に示すように、デューティ比が１／４のクロック信号である。クロック信号Ｆ１は、たとえば時刻ｔ０〜ｔ２で「Ｈ」レベルとなり、時刻ｔ２〜ｔ４で「Ｌ」レベルになる。クロック信号Ｆ１が「Ｈ」レベルである期間では、クロック信号Ｆ２，Ｆ３はともに「Ｌ」レベルになる。クロック信号Ｆ１が「Ｌ」レベルである期間の前半ではクロック信号Ｆ２が「Ｈ」レベルになり、クロック信号Ｆ１が「Ｌ」レベルである期間の後半ではクロック信号Ｆ３が「Ｈ」レベルになる。
【００３９】
スイッチＳ１ａ〜Ｓ１ｄは、クロック信号Ｆ１が「Ｈ」レベルである期間はオンし、クロック信号Ｆ１が「Ｌ」レベルである期間はオフする。スイッチＳ２ａ，Ｓ２ｂは、クロック信号Ｆ２が「Ｈ」レベルである期間はオンし、クロック信号Ｆ２が「Ｌ」レベルである期間はオフする。スイッチＳ３ａ，Ｓ３ｂは、クロック信号Ｆ３が「Ｈ」レベルである期間はオンし、クロック信号Ｆ３が「Ｌ」レベルである期間はオフする。
【００４０】
クロック信号Ｆ４は、図５（ｄ）に示すように、デューティ比が１／２のクロック信号であり、クロック信号Ｆ１の反転信号である。クロック信号Ｆ５，Ｆ６の各々は、図５（ｅ）（ｆ）に示すように、デューティ比が１／４のクロック信号である。クロック信号Ｆ４は、たとえば時刻ｔ２〜ｔ４で「Ｈ」レベルとなり、時刻ｔ４〜ｔ６で「Ｌ」レベルになる。クロック信号Ｆ４が「Ｈ」レベルである期間では、クロック信号Ｆ５，Ｆ６はともに「Ｌ」レベルになる。クロック信号Ｆ４が「Ｌ」レベルである期間の前半ではクロック信号Ｆ５が「Ｈ」レベルになり、クロック信号Ｆ４が「Ｌ」レベルである期間の後半ではクロック信号Ｆ６が「Ｈ」レベルになる。
【００４１】
スイッチＳ４ａ〜Ｓ４ｄは、クロック信号Ｆ４が「Ｈ」レベルである期間はオンし、クロック信号Ｆ４が「Ｌ」レベルである期間はオフする。スイッチＳ５ａ，Ｓ５ｂは、クロック信号Ｆ５が「Ｈ」レベルである期間はオンし、クロック信号Ｆ５が「Ｌ」レベルである期間はオフする。スイッチＳ６ａ，Ｓ６ｂは、クロック信号Ｆ６が「Ｈ」レベルである期間はオンし、クロック信号Ｆ６が「Ｌ」レベルである期間はオフする。
【００４２】
次に、スイッチトキャパシタ回路４の動作について説明する。まずスイッチトキャパシタ回路４のうちの図４中の下側の部分（スイッチＳ１ａ〜Ｓ１ｃ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ，Ｓ４ｄおよびキャパシタＣ１，Ｃ２，Ｃ５）について説明する。クロック信号Ｆ１が「Ｈ」レベルである期間ＴＣａ（たとえば時刻ｔ０〜ｔ２）は、クロック信号Ｆ２〜Ｆ４が「Ｌ」レベルになる。これにより、スイッチＳ１ａ〜Ｓ１ｃがオンするとともに、スイッチＳ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂ，Ｓ４ｄがオフし、キャパシタＣ１，Ｃ２の各々が充電される。キャパシタＣ１，Ｃ２の各々の容量値をＣとすると、キャパシタＣ１，Ｃ２に蓄えられる電荷量は２Ｃ（ＶＲ−ＶＢＮ）となる。
【００４３】
クロック信号Ｆ１が「Ｌ」レベルである期間ＴＦａ（たとえば時刻ｔ２〜ｔ４）の前半期間ＴＳａ（たとえば時刻ｔ２〜ｔ３）は、クロック信号Ｆ２，Ｆ４が「Ｈ」レベルになり、クロック信号Ｆ３が「Ｌ」レベルになる。これにより、スイッチＳ１ａ〜Ｓ１ｃ，Ｓ３ａ，Ｓ３ｂがオフするとともに、スイッチＳ２ａ，Ｓ２ｂ，Ｓ４ｄがオンし、キャパシタＣ１，Ｃ２の各々が充電される。換言すると、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮがスイッチトキャパシタ回路４に取り込まれる。
【００４４】
ノードＮ５，Ｎ６の電圧をそれぞれＶＯＰ，ＶＯＮとし、トランジスタＱ４，Ｑ５のゲートの電圧をバイアス電圧ＶＢＮ２とすると、キャパシタＣ１，Ｃ２に蓄えられる電荷量はＣ（ＶＯＰ＋ＶＯＮ−２ＶＢＮ２）となる。電荷保存の法則より、２Ｃ（ＶＲ−ＶＢＮ）＝Ｃ（ＶＯＰ＋ＶＯＮ−２ＶＢＮ２）が成り立つので、ＶＢＮ２＝（ＶＯＰ＋ＶＯＮ）／２−ＶＲ＋ＶＢＮとなる。
【００４５】
クロック信号Ｆ１が「Ｌ」レベルである期間ＴＦａ（たとえば時刻ｔ２〜ｔ４）の後半期間ＴＨａ（たとえば時刻ｔ３〜ｔ４）は、クロック信号Ｆ３，Ｆ４が「Ｈ」レベルになり、クロック信号Ｆ２が「Ｌ」レベルになる。これにより、スイッチＳ１ａ〜Ｓ１ｃ，Ｓ２ａ，Ｓ２ｂがオフするとともに、スイッチＳ３ａ，Ｓ３ｂ，Ｓ４ｄがオンし、キャパシタＣ１，Ｃ２の電荷がキャパシタＣ５に転送されて保持される。キャパシタＣ５の一方電極および他方電極の電圧ＶＯＰＯ，ＶＯＮＯはそれぞれ出力端子Ｔ３，Ｔ４に出力される。
【００４６】
つまり、クロック信号Ｆ１が「Ｈ」レベルである充電期間ＴＣａは、スイッチＳ１ａ〜Ｓ１ｃがオンしてキャパシタＣ１，Ｃ２の各々が一定の電圧（ＶＲ−ＶＢＮ）にリセットされる。クロック信号Ｆ１が「Ｌ」レベルであるコモンモードフィードバック期間ＴＦａの前半のサンプリング期間ＴＳａは、スイッチＳ２ａ，Ｓ２ｂ，Ｓ４ｄがオンしてキャパシタＣ１，Ｃ２がそれぞれチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに充電され、バイアス電圧ＶＢＮ２がチョッパアンプ１にフィードバックされる。クロック信号Ｆ１が「Ｌ」レベルであるコモンモードフィードバック期間ＴＦａの後半のホールド期間ＴＨａは、スイッチＳ３ａ，Ｓ３ｂ，Ｓ４ｄがオンし、バイアス電圧ＶＢＮ２を基準とするキャパシタＣ１，Ｃ２の電圧ＶＯＰＯ，ＶＯＮＯが出力端子Ｔ３，Ｔ４に出力される。サンプリング期間ＴＳａに生成されたバイアス電圧ＶＢＮ２は、キャパシタＣ１，Ｃ２によってホールド期間ＴＨａも維持される。
【００４７】
次に、スイッチトキャパシタ回路４のうちの図４中の上側の部分（スイッチＳ４ａ〜Ｓ４ｃ，Ｓ５ａ，Ｓ５ｂ，Ｓ６ａ，Ｓ６ｂ，Ｓ１ｄおよびキャパシタＣ３，Ｃ４，Ｃ５）について説明する。図４中の上側の部分の動作は、動作のタイミングがクロック信号Ｆ１の半周期だけ遅れることを除けば、図４中の下側の部分の動作と同じである。
【００４８】
すなわち、クロック信号Ｆ４が「Ｈ」レベルである期間ＴＣｂ（たとえば時刻ｔ２〜ｔ４）は、クロック信号Ｆ５，Ｆ６，Ｆ１が「Ｌ」レベルになる。これにより、スイッチＳ４ａ〜Ｓ４ｃがオンするとともに、スイッチＳ５ａ，Ｓ５ｂ，Ｓ６ａ，Ｓ６ｂ，Ｓ１ｄがオフし、キャパシタＣ３，Ｃ４の各々が充電される。キャパシタＣ３，Ｃ４の各々の容量値をＣとすると、キャパシタＣ３，Ｃ４に蓄えられる電荷量は２Ｃ（ＶＲ−ＶＢＮ）となる。
【００４９】
クロック信号Ｆ４が「Ｌ」レベルである期間ＴＦｂの前半期間ＴＳｂ（たとえば時刻ｔ４〜ｔ５）は、クロック信号Ｆ５，Ｆ１が「Ｈ」レベルになり、クロック信号Ｆ６が「Ｌ」レベルになる。これにより、スイッチＳ４ａ〜Ｓ４ｃ，Ｓ６ａ，Ｓ６ｂがオフするとともに、スイッチＳ５ａ，Ｓ５ｂ，Ｓ１ｄがオンし、キャパシタＣ３，Ｃ４の各々が充電される。換言すると、チョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮがスイッチトキャパシタ回路４に取り込まれる。
【００５０】
ノードＮ５，Ｎ６の電圧をそれぞれＶＯＰ，ＶＯＮとすると、キャパシタＣ３，Ｃ４に蓄えられる電荷量はＣ（ＶＯＰ＋ＶＯＮ−２ＶＢＮ２）となる。電荷保存の法則より、２Ｃ（ＶＲ−ＶＢＮ）＝Ｃ（ＶＯＰ＋ＶＯＮ−２ＶＢＮ２）が成り立つので、ＶＢＮ２＝（ＶＯＰ＋ＶＯＮ）／２−ＶＲ＋ＶＢＮとなる。
【００５１】
クロック信号Ｆ４が「Ｌ」レベルである期間ＴＦｂの後半期間ＴＨｂ（たとえば時刻ｔ５〜ｔ６）は、クロック信号Ｆ６，Ｆ１が「Ｈ」レベルになり、クロック信号Ｆ５が「Ｌ」レベルになる。これにより、スイッチＳ１ａ〜Ｓ１ｃ，Ｓ５ａ，Ｓ５ｂがオフするとともに、スイッチＳ６ａ，Ｓ６ｂ，Ｓ１ｄがオンし、キャパシタＣ３，Ｃ４の電荷がキャパシタＣ５に転送されて保持される。キャパシタＣ５の一方電極および他方電極の電圧ＶＯＰＯ，ＶＯＮＯはそれぞれ出力端子Ｔ３，Ｔ４に出力される。
【００５２】
つまり、クロック信号Ｆ４が「Ｈ」レベルである充電期間ＴＣｂは、スイッチＳ４ａ〜Ｓ４ｃがオンしてキャパシタＣ３，Ｃ４の各々が一定の電圧（ＶＲ−ＶＢＮ）にリセットされる。クロック信号Ｆ４が「Ｌ」レベルであるコモンモードフィードバック期間ＴＦｂの前半のサンプリング期間ＴＳｂは、スイッチＳ５ａ，Ｓ５ｂ，Ｓ１ｄがオンしてキャパシタＣ３，Ｃ４がそれぞれチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに充電され、バイアス電圧ＶＢＮ２がチョッパアンプ１にフィードバックされる。クロック信号Ｆ４が「Ｌ」レベルであるコモンモードフィードバック期間ＴＦｂの後半のホールド期間ＴＨｂは、スイッチＳ６ａ，Ｓ６ｂ，Ｓ１ｄがオンし、バイアス電圧ＶＢＮ２を基準とするキャパシタＣ３，Ｃ４の電圧ＶＯＰＯ，ＶＯＮＯが出力端子Ｔ３，Ｔ４に出力される。サンプリング期間ＴＳｂに生成されたバイアス電圧ＶＢＮ２は、キャパシタＣ１，Ｃ２によってホールド期間ＴＨｂも維持される。
【００５３】
まとめると、クロック信号Ｆ１が「Ｌ」レベルであるコモンモードフィードバック期間ＴＦａ（クロック信号Ｆ４が「Ｈ」レベルである充電期間ＴＣｂ）では、キャパシタＣ１，Ｃ２を用いて生成されたバイアス電圧ＶＢＮ２がチョッパアンプ１にフィードバックされる。また、コモンモードフィードバック期間ＴＦａの前半はサンプリング期間ＴＳａであり、その後半はホールド期間ＴＨａであり、これら期間ＴＳａ，ＴＨａにおいてキャパシタＣ１，Ｃ２に保持されたチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮがバイアス電圧ＶＢＮ２を基準として出力端子Ｔ３，Ｔ４に出力される。
【００５４】
クロック信号Ｆ１が「Ｈ」レベルである充電期間ＴＣａ（クロック信号Ｆ４が「Ｌ」レベルであるコモンモードフィードバック期間ＴＦｂ）では、キャパシタＣ３，Ｃ４を用いて生成されたバイアス電圧ＶＢＮ２がチョッパアンプ１にフィードバックされる。また、コモンモードフィードバック期間ＴＦｂの前半はサンプリング期間ＴＳｂであり、その後半はホールド期間ＴＨｂであり、これら期間ＴＳｂ，ＴＨｂにおいてキャパシタＣ３，Ｃ４に保持されたチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮがバイアス電圧ＶＢＮ２を基準として出力端子Ｔ３，Ｔ４に出力される。
【００５５】
なお、サンプリング期間ＴＳａ，ＴＳｂ（クロック信号Ｆ２，Ｆ５が「Ｈ」レベルである期間）において、サンプリングしたチョッパアンプ１の出力電圧ＶＯＰ−ＶＯＮが効果的に平均化されるように、クロック信号Ｆ２，Ｆ５とクロック信号Ｆ，ＦＢの位相差が設定される。同様に、ホールド期間ＴＨａ，ＴＨｂ（クロック信号Ｆ３，Ｆ６が「Ｈ」レベルである期間）において、ホールドしたチョッパアンプ１の出力電圧ＶＯＰ−ＶＯＮが効果的に平均化されるように、クロック信号Ｆ３，Ｆ６とクロック信号Ｆ，ＦＢの位相差が設定される。
【００５６】
たとえば、クロック信号Ｆ２の周期をクロック信号Ｆの周期の２倍とし、クロック信号Ｆ２の位相をクロック信号Ｆの４分の１周期分だけクロック信号Ｆよりも遅らせる。これにより、クロック信号Ｆ２が「Ｈ」レベルであるサンプリング期間ＴＳａが、クロック信号Ｆが「Ｈ」レベルである４分の１周期とクロック信号Ｆが「Ｌ」レベルになる４分の１周期とに対応することとなり、ＶＯＰ−ＶＯＮを効果的に平均化することができる。また、このようにすればクロック信号Ｆ３，Ｆ５，Ｆ６とクロック信号Ｆとの関係も、クロック信号Ｆ２とクロック信号Ｆの関係と同様になり、ＶＯＰ−ＶＯＮを効果的に平均化することができる。
【００５７】
また、クロック信号Ｆ２が「Ｈ」レベルである期間をクロック信号Ｆの周期の自然数倍とし、クロック信号Ｆ２の位相をクロック信号Ｆの位相に一致させてもよい。これにより、クロック信号Ｆ２が「Ｈ」レベルであるサンプリング期間ＴＳａが、クロック信号Ｆが「Ｈ」レベルである２分の１周期の自然数倍とクロック信号Ｆが「Ｌ」レベルになる２分の１周期の自然数倍とに対応することとなり、ＶＯＰ−ＶＯＮを効果的に平均化することができる。また、このようにすればクロック信号Ｆ３，Ｆ５，Ｆ６とクロック信号Ｆとの関係も、クロック信号Ｆ２とクロック信号Ｆの関係と同様になり、ＶＯＰ−ＶＯＮを効果的に平均化することができる。他の構成および動作は、比較例と同じであるので、その説明は繰り返さない。
【００５８】
この実施の形態１では、スイッチトキャパシタ回路４はコモンモードフィードバック回路とサンプルホールド回路を兼ねており、５個のキャパシタＣ１〜Ｃ５を含む。したがって、７個のキャパシタＣ１〜Ｃ７を含む比較例よりもキャパシタの数を低減することができ、レイアウト面積を縮小することができる。
【００５９】
なお、スイッチＳはトランジスタで構成されており、スイッチＳのレイアウト面積はキャパシタＣのレイアウト面積よりも十分に小さい。したがって、実施の形態１では、比較例よりもスイッチＳの数は６個多いが、キャパシタＣの数が２個少ないので、実施の形態１のレイアウト面積は比較例のレイアウト面積よりも小さい。
【００６０】
また、この実施の形態１では、キャパシタＣ１，Ｃ２を用いて生成したバイアス電圧ＶＢＮ２とキャパシタＣ３，Ｃ４を用いて生成したバイアス電圧ＶＢＮ２とをチョッパアンプ１に交互に与え、バイアス電圧ＶＢＮ２をクロック信号Ｆの半周期毎に更新する。したがって、バイアス電圧ＶＢＮ２の値はクロック信号Ｆの１周期毎に更新される比較例よりも、高精度のバイアス電圧ＶＢＮ２を生成することができる。換言すると、半周期しかコモンモードフィードバックがかからない比較例に比べて、コモンモードフィードバックによる動作点補正が頻繁に実施されることになる。
【００６１】
図６は、実施の形態１の変更例を示す回路ブロック図であって、図４と対比される図である。図６の変更例が図４の低雑音増幅器と異なる点は、スイッチトキャパシタ回路４がスイッチトキャパシタ回路５で置換されている点である。スイッチトキャパシタ回路５は、スイッチトキャパシタ回路４からスイッチＳ４ａ〜Ｓ４ｃ，Ｓ５ａ，Ｓ５ｂ，Ｓ６ａ，Ｓ６ｂ，Ｓ１ｄを除去したものである。キャパシタＣ３，Ｃ４の一方電極はそれぞれノードＮ５，Ｎ６に接続され、それらの他方電極はともにトランジスタＱ４のゲート（トランジスタＱ５のゲート）に接続される。
【００６２】
次に、この低雑音増幅器の動作について説明する。クロック信号Ｆ１が「Ｈ」レベルである期間（時刻ｔ０〜ｔ２）は、スイッチＳ１ａ〜Ｓ１ｃがオンしてキャパシタＣ１，Ｃ２の各々が一定の電圧（ＶＲ−ＶＢＮ）にリセットされる。クロック信号Ｆ１が「Ｌ」レベルである期間の前半（時刻ｔ２〜ｔ３）は、スイッチＳ２ａ，Ｓ２ｂ，Ｓ４ｄがオンしてキャパシタＣ１，Ｃ２がそれぞれチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに充電され、バイアス電圧ＶＢＮ２がチョッパアンプ１にフィードバックされるとともに、キャパシタＣ３，Ｃ４に電荷が保持される。クロック信号Ｆ１が「Ｌ」レベルである期間の後半（時刻ｔ２〜ｔ３）は、スイッチＳ３ａ，Ｓ３ｂ，Ｓ４ｄがオンし、バイアス電圧ＶＢＮ２を基準とするキャパシタＣ１，Ｃ２の電圧ＶＯＰＯ，ＶＯＮＯが出力端子Ｔ３，Ｔ４に出力される。次にクロック信号Ｆ１が「Ｈ」レベルになる期間（時刻ｔ４〜ｔ６）では、バイアス電圧ＶＢＮ２はキャパシタＣ３，Ｃ４に保持された電荷によって維持される。
【００６３】
この変更例では、スイッチの数を実施の形態１の半分に低減することができる。ただし、サンプルホールドおよびコモンモードフィードバックの周波数（更新頻度）は実施の形態１の半分に低下する。
【００６４】
[実施の形態２]
図７は、本願の実施の形態２による低雑音増幅器の構成を示す回路ブロック図であって、図４と対比される図である。図７を参照して、この低雑音増幅器が図４の低雑音増幅器と異なる点は、スイッチトキャパシタ回路４がスイッチトキャパシタ回路６と置換されている点である。スイッチトキャパシタ回路６は、スイッチトキャパシタ回路４からスイッチＳ１ｄ，Ｓ４ｄを除去したものである。
【００６５】
キャパシタＣ１，Ｃ２の他方電極はトランジスタＱ４，Ｑ５のゲート（第１のバイアス端子）に接続され、キャパシタＣ１，Ｃ２を用いて生成されたバイアス電圧ＶＢＮ２がトランジスタＱ４，Ｑ５のゲートに与えられる。キャパシタＣ３，Ｃ４の他方電極はトランジスタＰ４，Ｐ５のゲート（第２のバイアス端子）に接続され、キャパシタＣ３，Ｃ４を用いて生成されたバイアス電圧ＶＢＰ２がトランジスタＰ４，Ｐ５のゲートに与えられる。また、スイッチＳ４ｃの一方電極は、バイアス電圧ＶＢＮの代わりにバイアス電圧ＶＢＰを受ける。バイアス電圧ＶＢＰは、一定の直流電圧である。トランジスタＰ４，Ｐ５のゲートの電圧をバイアス電圧ＶＢＰ２とする。
【００６６】
次に、この低雑音増幅器の動作について簡単に説明する。まずスイッチトキャパシタ回路６のうちの図７中の下側の部分（スイッチＳ１ａ〜Ｓ１ｃ，Ｓ２ａ，Ｓ２ｂ，Ｓ３ａ，Ｓ３ｂおよびキャパシタＣ１，Ｃ２，Ｃ５）について説明する。クロック信号Ｆ１が「Ｈ」レベルである期間（時刻ｔ０〜ｔ２）は、スイッチＳ１ａ〜Ｓ１ｃがオンしてキャパシタＣ１，Ｃ２の各々が一定の電圧（ＶＲ−ＶＢＮ）にリセットされる。このとき、バイアス電圧ＶＢＮ２は、バイアス電圧ＶＢＮにリセットされる。
【００６７】
クロック信号Ｆ１が「Ｌ」レベルである期間の前半（時刻ｔ２〜ｔ３）は、スイッチＳ２ａ，Ｓ２ｂがオンしてキャパシタＣ１，Ｃ２がそれぞれチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに充電され、バイアス電圧ＶＢＮ２＝（ＶＯＰ＋ＶＯＮ）／２−ＶＲ＋ＶＢＮがチョッパアンプ１にフィードバックされる。クロック信号Ｆ１が「Ｌ」レベルである期間の後半（時刻ｔ２〜ｔ３）は、スイッチＳ３ａ，Ｓ３ｂがオンし、バイアス電圧ＶＢＮ２を基準とするキャパシタＣ１，Ｃ２の電圧ＶＯＰＯ，ＶＯＮＯが出力端子Ｔ３，Ｔ４に出力される。
【００６８】
次に、スイッチトキャパシタ回路６のうちの図７中の上側の部分（スイッチＳ４ａ〜Ｓ４ｃ，Ｓ５ａ，Ｓ５ｂ，Ｓ６ａ，Ｓ６ｂおよびキャパシタＣ３，Ｃ４，Ｃ５）について説明する。図７中の上側の部分の動作は、動作のタイミングがクロック信号Ｆ１の半周期だけ遅れることを除けば、図７中の下側の部分の動作と同じである。
【００６９】
クロック信号Ｆ４が「Ｈ」レベルである期間（時刻ｔ２〜ｔ４）は、スイッチＳ４ａ〜Ｓ４ｃがオンしてキャパシタＣ３，Ｃ４の各々が一定の電圧（ＶＲ−ＶＢＰ）にリセットされる。このとき、バイアス電圧ＶＢＰ２は、バイアス電圧ＶＢＰにリセットされる。
【００７０】
クロック信号Ｆ４が「Ｌ」レベルである期間の前半（時刻ｔ４〜ｔ５）は、スイッチＳ５ａ，Ｓ５ｂがオンしてキャパシタＣ３，Ｃ４がそれぞれチョッパアンプ１の出力電圧ＶＯＰ，ＶＯＮに充電され、バイアス電圧ＶＢＰ２＝（ＶＯＰ＋ＶＯＮ）／２−ＶＲ＋ＶＢＰがチョッパアンプ１にフィードバックされる。クロック信号Ｆ４が「Ｌ」レベルである期間の後半（時刻ｔ５〜ｔ６）は、スイッチＳ６ａ，Ｓ６ｂがオンし、バイアス電圧ＶＢＰ２を基準とするキャパシタＣ３，Ｃ４の電圧ＶＯＰＯ，ＶＯＮＯが出力端子Ｔ３，Ｔ４に出力される。
【００７１】
他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態２でも、実施の形態１と同じ効果が得られる。
【００７２】
[実施の形態３]
図８は、本願の実施の形態３による低雑音増幅器の構成を示す回路ブロック図であって、図７と対比される図である。図８を参照して、この低雑音増幅器が図７の低雑音増幅器と異なる点は、フォールデッドカスコード型のチョッパアンプ１がゲート接地型のチョッパアンプ７で置換されている点である。チョッパアンプ７は、チョッパアンプ１のトランジスタＰ４，Ｐ５，Ｑ４，Ｑ５をそれぞれ抵抗素子Ｒ１〜Ｒ４で置換したものである。抵抗素子Ｒ１，Ｒ２の一方端子はともに電源電圧ＶＤＤのラインに接続され、それらの他方端子はそれぞれチョッパ回路ＣＰ２の入力端子ＩＡ，ＩＢに接続される。抵抗素子Ｒ３，Ｒ４の一方端子はそれぞれチョッパ回路ＣＰ３の出力端子ＯＡ，ＯＢに接続され、それらの他方端子はともに接地電圧ＶＳＳのラインに接続される。
【００７３】
また、キャパシタＣ１，Ｃ２の他方電極は、ＮチャネルＭＯＳトランジスタＱ６，Ｑ７のゲート（第１のバイアス端子）に接続される。トランジスタＱ６，Ｑ７のゲートには、キャパシタＣ１，Ｃ２を用いて生成されたバイアス電圧ＶＢＮ３＝（ＶＯＰ＋ＶＯＮ）／２−ＶＲ＋ＶＢＮが与えられる。また、キャパシタＣ３，Ｃ４の他方電極は、ＰチャネルＭＯＳトランジスタＰ６，Ｐ７のゲート（第２のバイアス端子）に接続される。トランジスタＰ６，Ｐ７のゲートには、キャパシタＣ３，Ｃ４を用いて生成されたバイアス電圧ＶＢＰ３＝（ＶＯＰ＋ＶＯＮ）／２−ＶＲ＋ＶＢＰが与えられる。
【００７４】
他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。この実施の形態３でも、実施の形態１と同じ効果が得られる。
【００７５】
[実施の形態４]
図９は、本願の実施の形態４によるスイッチトキャパシタ型の積分器の構成を示す回路図である。この積分器は、半導体基板の表面に形成された半導体集積回路装置（半導体装置）であって、入力端子Ｔ１，Ｔ２、出力端子Ｔ３，Ｔ４、演算増幅器１０，１１、スイッチトキャパシタ回路４、およびキャパシタＣ１０，Ｃ１１を備える。
【００７６】
入力端子Ｔ１，Ｔ２には、それぞれ直流電圧ＶＩＮ，ＶＩＰが与えられる。演算増幅器１０は、入力電圧ＶＩＮ，ＶＩＰを増幅して出力する。演算増幅器１０の動作点は、スイッチトキャパシタ回路４で生成されたバイアス電圧ＶＢＮ２によって調整される。演算増幅器１０は、図４で示したチョッパアンプ１と同じものでもよいし、チョッパアンプ１からチョッパ回路ＣＰ１〜ＣＰ３を除去したものでもよい。また、演算増幅器１０は、図８で示したチョッパアンプ７と同じものでもよいし、チョッパアンプ７からチョッパ回路ＣＰ１〜ＣＰ３を除去したものでもよい。
【００７７】
スイッチトキャパシタ回路４は、実施の形態１で説明した通り、演算増幅器１０の出力電圧ＶＯＰ，ＶＯＮを所定の周期で取り込み、取り込んだ電圧に基づいてバイアス電圧ＶＢＮ２を生成するとともに、取り込んだ電圧を保持および出力する。スイッチトキャパシタ回路４の出力電圧ＶＯＰＯ，ＶＯＮＯは、それぞれ演算増幅器１１の反転入力端子および非反転入力端子に与えられる。
【００７８】
演算増幅器１１の非反転出力端子および反転出力端子はそれぞれ出力端子Ｔ３，Ｔ４に接続される。キャパシタＣ１０は、演算増幅器１１の反転入力端子および非反転出力端子間に接続される。キャパシタＣ１１は、演算増幅器１１の非反転入力端子および非転出力端子間に接続される。
【００７９】
演算増幅器１０からスイッチトキャパシタ回路４を介して演算増幅器１１に流れる電流は、キャパシタＣ１０，Ｃ１１に充電される。出力端子Ｔ３，Ｔ４に現れる電圧ＶＯＰＯＡ，ＶＯＮＯＡの値は、入力端子Ｔ１，Ｔ２に与えられた電圧ＶＩＮ，ＶＩＰを積分した値になる。
【００８０】
この実施の形態４では、演算増幅器１０，１１間に設けられるサンプルホールド回路３と演算増幅器１０用のコモンモードフィードバック回路２とを１つのスイッチトキャパシタ回路４で構成した。このため、サンプルホールド回路３とコモンモードフィードバック回路２を別々に設けた場合に比べて、キャパシタの数を低減することができ、レイアウト面積を縮小することができる。
【００８１】
なお、スイッチトキャパシタ回路４の代わりに、図６で示したスイッチトキャパシタ回路５を設けてもよい。
【００８２】
また、図１０に示すように、スイッチトキャパシタ回路４の代わりに、図７で示したスイッチトキャパシタ回路６を設け、バイアス電圧ＶＢＮ２，ＶＢＰ２を演算増幅器１０にフィードバックしてもよい。
【００８３】
また、キャパシタＣ１０，Ｃ１１を除去し、スイッチトキャパシタ回路４または６の出力電圧を演算増幅器１１で増幅して次段に伝達してもよい。また、キャパシタＣ１０，Ｃ１１を除去し、演算増幅器１１をシングルエンド型の演算増幅器で置換し、スイッチトキャパシタ回路４または６の出力電圧をシングルエンド信号に変換してもよい。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８５】
Ｔ１，Ｔ２，ＩＡ，ＩＢ  入力端子、Ｔ３，Ｔ４，ＯＡ，ＯＢ  出力端子、１，７  チョッパアンプ、２  コモンモードフィードバック回路、３  サンプルホールド回路、ＣＰ１〜ＣＰ３  チョッパ回路、Ｑ１〜Ｑ７，Ｑ１１〜Ｑ１４  ＮチャネルＭＯＳトランジスタ、Ｐ１〜Ｐ７，Ｐ１１〜Ｐ１４  ＰチャネルＭＯＳトランジスタ、Ｓ１ａ〜Ｓ１ｄ，Ｓ２ａ〜Ｓ２ｅ，Ｓ３ａ，Ｓ３ｂ，Ｓ４ａ〜Ｓ４ｄ，Ｓ５ａ，Ｓ５ｂ，Ｓ６ａ，Ｓ６ｂ  スイッチ、Ｃ１〜Ｃ７，Ｃ１０，Ｃ１１  キャパシタ、４〜６  スイッチトキャパシタ回路、１０，１１  演算増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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