(57)【要約】【課題】被試験デバイスに電源電圧を与え、流れる電流を測定する電圧印加電流測定回路において正確な電流測定ができていなかった。【解決手段】リーク低減回路１０５は、抵抗素子Ｒの両端の電圧が測定範囲である所定の電圧未満では、バイパス経路内の一部のダイオード素子に流れた電流を残りのダイオード素子に流れないように制御する。リーク低減回路１０５は、抵抗素子Ｒの両端の電圧が所定の電圧以上となると、一部のダイオード素子に流れた電流を残りのダイオード素子に流れるように制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
負荷へ電圧を供給する電圧供給部と、
前記電圧供給部と前記負荷との間に設けられた抵抗素子と、
前記抵抗素子の両端の電圧に応じた測定値を出力する測定部と、  
前記抵抗素子が設けられた経路と並列のバイパス経路に直列に設けられた２個以上の同一の向きのダイオード素子を含むバイパス回路と、
前記抵抗素子の両端の電圧が測定範囲である所定の電圧未満では、前記バイパス経路内の一部のダイオード素子に流れた電流を残りのダイオード素子に流れないように制御し、前記抵抗素子の両端の電圧が前記所定の電圧以上となると、前記一部のダイオード素子に流れた電流を前記残りのダイオード素子に流れるように制御するリーク低減回路とを備えた、電圧印加電流測定回路。
【請求項２】
前記所定の電圧は、前記２個以上のダイオード素子のオン電圧の和である、請求項１記載の電圧印加電流測定回路。
【請求項３】
前記リーク低減回路は、前記バイパス回路に含まれるいずれかのダイオード素子である第１のダイオード素子のアノードと接続する第１の入力端子と、前記第１のダイオード素子のカソードに接続する第２の入力端子と、前記２つの入力端子のうちのいずれかにフィードバック接続される出力端子を有するオペアンプを含む、請求項２記載の電圧印加電流測定回路。
【請求項４】
前記バイパス回路は、前記抵抗素子が設けられた経路と並列の第１のバイパス経路に直列に設けられた２個以上の同一の向きのダイオード素子と、前記抵抗素子が設けられた経路と並列の第２のバイパス経路に直列に設けられた２個以上の同一の向きのダイオード素子を含み、
前記第２のバイパス経路に含まれるダイオード素子の向きは、前記第１のバイパス経路に含まれるダイオード素子の向きと逆向きであり、
前記リーク低減回路は、
前記第１のバイパス経路に含まれるいずれかのダイオード素子である第１のダイオード素子のアノードと接続する第１の入力端子と、前記第１のダイオード素子のカソードに接続する第２の入力端子と、前記２つの入力端子のいずれかにフィードバックされる出力端子を有する第１のオペアンプと、
前記第２のバイパス経路に含まれるいずれかのダイオード素子である第２のダイオード素子のアノードと接続する第１の入力端子と、前記第２のダイオード素子のカソードに接続する第２の入力端子と、前記２つの入力端子のいずれかにフィードバックされる出力端子を有する第２のオペアンプとを含む、請求項２記載の電圧印加電流測定回路。
【請求項５】
前記バイパス回路は、前記抵抗素子が設けられた経路と並列の第１のバイパス経路に直列に設けられた２個以上の同一の向きのダイオード素子と、前記抵抗素子が設けられた経路と並列の第２のバイパス経路に直列に設けられた２個以上の同一の向きのダイオード素子を含み、
前記第２のバイパス経路に含まれるダイオード素子の向きは、前記第１のバイパス経路に含まれるダイオード素子の向きと逆向きであり、
前記第１のバイパス経路に含まれる第１のダイオード素子のアノードおよび前記第２のバイパス経路に含まれる第２のダイオード素子のカソードは、第１のノードに接続し、前記第１のダイオード素子のカソードおよび前記第２のダイオード素子のアノードは、第２のノードに接続し、
前記リーク低減回路は、
前記第１のノードに接続する第１の入力端子と、前記第２のノードに接続する第２の入力端子と、前記２つの入力端子のいずれかにフィードバックされる出力端子を有するオペアンプを含む、請求項２記載の電圧印加電流測定回路。
【請求項６】
前記リーク低減回路は、前記オペアンプの出力端子から入力端子へのフィードバックの経路に設けられた抵抗素子を含む、請求項５記載の電圧印加電流測定回路。
【請求項７】
前記リーク低減回路は、前記フィードバックの経路に、前記抵抗素子と並列に設けられた容量素子を含む、請求項５記載の電圧印加電流測定回路。
【請求項８】
前記リーク低減回路は、前記抵抗素子が設けられた経路と並列であり、前記ダイオード素子が設けられていない別の経路に配置された容量素子を含む、請求項５記載の電圧印加電流測定回路。
【請求項９】
前記リーク低減回路は、前記オペアンプの前記第１の入力端子と前記第１のノードとの間、または前記オペアンプの前記第２の入力端子と前記第２のノードとの間に設けられた抵抗素子を含む、請求項５記載の電圧印加電流測定回路。
【請求項１０】
前記リーク低減回路は、前記オペアンプの前記第１の入力端子と前記第１のノードとの間、または前記オペアンプの前記第２の入力端子と前記第２のノードとの間に設けられた抵抗素子と容量素子の並列回路を含む、請求項５記載の電圧印加電流測定回路。
【請求項１１】
負荷へ与えるテスト用の電源電圧を指定するプロセッサと、
負荷へテスト用の電源電圧を与え、かつ前記負荷へ供給する電流を測定する電圧印加電流測定回路とを備え、
前記電圧印加電流測定回路は、
負荷へのテスト用の電源電圧を供給する電圧供給部と、
前記電圧供給部と前記負荷との間に設けられた抵抗素子と、
前記抵抗素子の両端の電圧に応じた測定値を出力する測定部と、  
前記抵抗素子が設けられた経路と並列のバイパス経路に直列に設けられた２個以上の同一の向きのダイオード素子を含むバイパス回路と、
前記抵抗素子の両端の電圧が測定範囲である所定の電圧未満では、前記バイパス経路内の一部のダイオード素子に流れた電流を残りのダイオード素子に流れないように制御し、前記抵抗素子の両端の電圧が前記所定の電圧以上となると、前記一部のダイオード素子に流れた電流を前記残りのダイオード素子に流れるように制御するリーク低減回路とを含む、半導体試験装置。
【請求項１２】
請求項１〜１１に記載の構成において、前記電圧供給部と前記負荷との間に設けられた抵抗素子と並列に構成される複数のダイオード素子のうち、そのうちの一部が抵抗素子に置き換えられ、前記バイパス回路は、ダイオード素子と前記抵抗素子の組合せである、電圧印加電流測定回路または半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧印加電流測定回路および半導体試験装置に関し、たとえば、被試験デバイスへ電圧を供給し、かつ被試験デバイスに供給される電流を測定する電圧印加電流測定回路、およびそのような電圧印加電流測定回路を含む半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置のデバイス用電源は、動作時または定常状態の電流値の測定機能を有する。この機能により、被試験デバイスの製品規格に対する合否判定や、デバイスのマージン評価等を実施することが出来る。この電流測定は通常、半導体試験装置のデバイス用電源回路に、被試験デバイスの電源用ピンとの経路に直列に電流検出抵抗を配置し、デバイスの電流量に比例して電流検出抵抗の両端に生じる電位差をＡ／Ｄ変換器などで検出することで実現する。
【０００３】
この手法によれば、電流量に応じて電位差が大きくなる為、ある電流を越えると、経路にフィードバック回路で電圧補正しきれないドロップが生じる。
【０００４】
また、Ａ／Ｄ変換器も入力可能な電圧範囲が決まっているため、電流領域毎に複数の電流検出抵抗を設置してこれを切替え（電流レンジ）、予め想定した電流領域内で使用するのが、通常である。たとえば、高精度な試験を要するスタンバイ電流測定時には、比較的大きな電流検出抵抗を使うことになる。しかしながら、１つのテストパターン内で電流測定タイミングまでに予め想定した電流領域を超える電流を要する動作区間があると、その電流レンジでは適応できない大きな電圧ドロップが発生することがある。その結果、デバイスが電流測定タイミングまでに誤動作をし、正常な電流測定が出来ないという問題がある。
【０００５】
これを解決するための手段として、電流検出用抵抗と並列にダイオード素子回路をバイパス回路として設置する手法が知られている（たとえば、特許文献１（特開平６−２５８３８２号公報）の図を参照）。測定電流範囲（電流レンジ内）では電流検出抵抗側を電流が流れ、電流測定タイミングまでに一時的に大電流を必要とする場合には、ダイオード素子回路側を電流が流れる。
【０００６】
一方、特許文献２（特開平８−１７８９７０号公報）の電流測定回路では、定電圧回路（ツェナーダイオード素子）とダイオード素子を直列に接続し、ダイオード素子両端と並列にバッファ回路を設けている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−２５８３８２号公報
【特許文献２】特開平８−１７８９７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１の手法では、ダイオード素子回路にμＡオーダーの漏れ電流が流れる為、微小電流レンジにて正確な電流測定が出来ないという問題がある。
【０００９】
特許文献２では、ツェナーダイオード素子を通過した漏れ電流は抵抗を介してバッファ回路で吸収されるが、吸収した電流に比例してＢＣ間に電位差が生まれ、結果的にこの電位差がダイオード素子間に流れる漏れ電流を発生させてしまう可能性がある。また、ツェナー電圧が一般的に数Ｖ以上の比較的高い電圧であるので、被検査装置の急激な電流変化において、フィードバック回路が追従するまでの過渡期間、被検査装置の供給電圧が数Ｖドロップすることがある。このような状態になると、被検査装置が誤動作状態に入り、誤った電流測定を実施してしまうという問題がある。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。
【課題を解決するための手段】
【００１１】
本発明の一実施形態の電圧印加電流測定回路は、抵抗素子の両端の電圧が測定範囲である所定の電圧未満では、バイパス経路内の一部のダイオード素子に流れた電流を残りのダイオード素子に流れないように制御する。リーク低減回路は、抵抗素子の両端の電圧が所定の電圧以上となると、一部のダイオード素子に流れた電流を残りのダイオード素子に流れるように制御する。
【発明の効果】
【００１２】
本発明の一実施形態によれば、正確な電流測定が可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態の半導体試験装置の構成を表わす図である。
【図２】第１の実施形態の電圧印加電流測定回路の構成を表わす図である。
【図３】第２の実施形態の電圧印加電流測定回路の構成を表わす図である。
【図４】第２の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図５】電圧印加電流測定回路の動作説明のための図である。
【図６】（ａ）は、ダイオード素子によるバイパス回路を設け、かつリーク低減回路を設けない場合の電圧−電流特性を表わす図である。（ｂ）は、ダイオード素子によるバイパス回路とリーク低減回路を設けた場合の電圧−電流特性を表わす図である。
【図７】（ａ）は、図４のダイオード素子Ｄ１の電圧−電流特性を表わす図である。（ｂ）は、図４のダイオード素子Ｄ２の電圧−電流特性を表わす図である。
【図８】第３の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図９】第４の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図１０】第５の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図１１】第６の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図１２】第７の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図１３】第８の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図１４】第９の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【図１５】第９の実施形態の変形例のバイパス回路およびリーク低減回路の構成を表わす図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
図１は、本発明の実施形態の半導体試験装置の構成を表わす図である。
【００１５】
半導体試験装置は、テスティングワークステーション２９と、テスタ本体２１と、テストヘッド３１ａ，３１ｂを備える。
【００１６】
テスティングワークステーション２９は、コントーラであって、プログラムに従って、被試験デバイス５ａ，５ｂに与える信号の周波数を決定し、被試験デバイス５ａ，５ｂに与える電圧を決定し、被試験デバイス５ａ，５ｂに与える制御信号を決定する。
【００１７】
テスタ本体２１は、メインフレームで構成される。テスタ本体２１は、テスティングコントロールプロセッサ２２と、タイミングジェネレータ２３と、パターンジェネレータ２４と、フェイルビットメモリ２５と、ＤＣユニット２８と、ピンコントロールユニット２７とを含む。
【００１８】
テスティングコントロールプロセッサ２２は、テスタ本体２１の構成要素を制御する。テスティングコントロールプロセッサ２２の機能の１つは、テスティングワークステーション２９からの指示に従って、被試験デバイス５ａ、５ｂへ与えるテスト用の電源電圧を指定する。
【００１９】
タイミングジェネレータ２３は、制御信号の立ち上り／立下りのタイミングなどを指定する。
【００２０】
パターンジェネレータ２４は、制御信号のハイおよびロウのロジックを指定する。
フェイルビットメモリ２５は、被試験デバイス５ａ，５ｂがメモリの場合に、フェイルしたメモリのアドレスを記憶する。
【００２１】
ＤＣユニット２８は、被試験デバイス５ａ，５ｂへテスト用の電源電圧を与え、かつ被試験デバイス５ａ，５ｂへ供給する電流を測定する電圧印加電流測定回路１０１を含む。
【００２２】
ピンコントロールユニット２７は、タイミングジェネレータ２３で生成されたタイミング、パターンジェネレータ２４で生成されたロジックに基づいて、被試験デバイス５ａ、５ｂに与える制御信号の波形を生成する。
【００２３】
テストヘッド３１ａは、ピンエレクトロニクスユニット３２ａと、Ｉ／Ｆ回路３３ａとを含む。
【００２４】
ピンエレクトロニクスユニット３２ａは、ピンコントロールユニット２７から送られる制御信号をＩ／Ｆ回路３３ａを通じて、被試験デバイス５ａへ供給する。
【００２５】
Ｉ／Ｆ回路３３ａは、被試験デバイス５ａとのインタフェースである。
図２は、第１の実施形態の電圧印加電流測定回路の構成を表わす図である。
【００２６】
図２では、説明の便宜上、ＤＵＴインタフェースは省略されている。
図２を参照して、電圧印加電流測定回路１０１は、電圧供給部１０２と、測定部１０３と、抵抗素子Ｒと、バイパス回路１０４と、リーク低減回路１０５とを備える。
【００２７】
電圧供給部１０２は、被試験デバイス（負荷）５へテスト用の電圧を供給する。
抵抗素子Ｒは、電圧供給部１０２と被試験デバイス（負荷）５との間に設けられる。
【００２８】
測定部１０３は、抵抗素子Ｒの両端の電圧に応じた測定値を出力する。
バイパス回路１０４は、抵抗素子Ｒと並列のバイパス経路に直列に設けられた２個以上の同一の向きのダイオード素子を含む。
【００２９】
リーク低減回路１０５は、抵抗素子Ｒの両端の電圧が測定範囲である所定の電圧未満では、バイパス経路１０４内の一部のダイオード素子に流れた電流を残りのダイオード素子に流れないように制御する。リーク低減回路１０５は、抵抗素子Ｒの両端の電圧が所定の電圧以上となると、一部のダイオード素子に流れた電流を残りのダイオード素子に流れるように制御する。
【００３０】
以上のように、本実施の形態によれば、測定範囲内において正確な電流の測定が可能となるとともに、測定範囲外の大電流はバイパス回路に流れることによって、測定部が誤動作するのを防止することができる。
【００３１】
［第２の実施形態]
図３は、第２の実施形態の電圧印加電流測定回路の構成を表わす図である。
【００３２】
図３を参照して、電圧印加電流測定回路２は、電圧供給部７１と、測定部６９と、抵抗素子Ｒと、バイパス回路６と、リーク低減回路７２と、スイッチＳＷ１と、スイッチＳＷ２とを備える。
【００３３】
電圧供給部７１は、Ｄ／Ａ変換回路３と、抵抗素子ＲＡと、抵抗素子ＲＯと、抵抗素子ＲＣと、オペアンプＯＰＡと、バッファＢ１と、バッファＢ２とを含む。
【００３４】
Ｄ／Ａ変換回路３は、プログラマブルに調整可能なテスト用の電源電圧であるアナログ電圧を出力する。Ｄ／Ａ変換回路３の出力が、抵抗素子ＲＡを介してオペアンプＯＰＡの負の入力端子に送られる。
【００３５】
オペアンプＯＰＡの出力は、所望の値となるように、抵抗素子ＲＯを介して、オペアンプＯＰＡの負の入力端子にフィードバックされる。オペアンプＯＰＡの出力が、バッファＢ２、抵抗素子Ｒ、およびスイッチＳＷ２を介して、被試験デバイス（負荷）５に供給される。また、被試験デバイス（負荷）５へ供給される電圧ＶｃｃがスイッチＳＷ１、バッファＢ１、および抵抗素子ＲＣを介して、オペアンプＯＰＡの負の入力端子にフィードバックされる。この構成により、被試験デバイス（負荷）５の動作電流に応じ、抵抗素子Ｒで電圧ドロップが生じても、オペアンプＯＰＡとバッファＢ２が飽和しない範囲では、所望の供給電圧ＶＣＣを維持できる。
【００３６】
抵抗素子Ｒは、バッファＢ２とスイッチＳＷ２との間に設けられる。
測定部６９は、オペアンプＯＰＢと、抵抗素子ＲＢと、容量素子ＣＡと、Ａ／Ｄ変換回路４とを含む。
【００３７】
オペアンプＯＰＢは、抵抗素子Ｒの一端と接続するノードＮ１と、抵抗素子Ｒの他端と接続するノードＮ２の間の電圧Ｖ１を増幅する。
【００３８】
容量素子ＣＡと、抵抗素子ＲＢは、オペアンプＯＰＢと、Ａ／Ｄ変換回路４の間に設けられ、フィルタを構成する。
【００３９】
Ａ／Ｄ変換回路４は、入力されるアナログ電圧をデジタル値に変換することによって、ノードＮ１とノードＮ２の間の電圧Ｖ１の大きさが得られる。Ａ／Ｄ変換回路４の出力を受ける図１のテスティングコントロールプロセッサ２２は、電圧Ｖ１の値を抵抗素子Ｒの抵抗値で除算することによって、被試験デバイス（負荷）５へ流れる電流Ｉｃｃの値を得ることができる。
【００４０】
Ａ／Ｄ変換回路４の入力電圧の範囲は、−Ｖａ〜Ｖａに定められている。Ｖａの値は、たとえば、５Ｖである。
【００４１】
スイッチＳＷ１およびスイッチＳＷ２は、被試験デバイス５へ電圧を供給するときにオンに切り換えられる。
【００４２】
図４は、第２の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【００４３】
図４を参照して、このバイパス回路６は、ダイオード素子Ｄ１と、ダイオード素子Ｄ２とを含む。リーク低減回路７２は、オペアンプＯＰ１と、抵抗素子ＲＬＣとを含む。
【００４４】
ダイオード素子Ｄ１およびダイオード素子Ｄ２は、抵抗素子Ｒが設けられた経路と並列のバイパス経路に直列に設けられる。ダイオード素子Ｄ１およびダイオード素子Ｄ２の向きは、同一である。すなわち、ダイオード素子Ｄ１のカソードは、ノードＮ３と接続する。ダイオード素子Ｄ１のアノードは、ノードＮ２と接続する。ダイオード素子Ｄ２のカソードは、ノードＮ１と接続する。ダイオード素子Ｄ２のアノードは、ノードＮ３と接続する。
【００４５】
オペアンプＯＰ１の正の入力端子は、ノードＮ１（したがって、ダイオード素子Ｄ２のカソード）と接続する。オペアンプＯＰ１の負の入力端子は、ノードＮ３（したがって、ダイオード素子Ｄ２のアノード）と接続する。
【００４６】
オペアンプＯＰ１の出力端子は、抵抗素子ＲＬＣを介してノードＮ３（したがって、オペアンプＯＰ１の負の入力端子）にフィードバック接続される。
【００４７】
（動作）
次に、本実施の形態の電圧印加電流測定回路の動作を説明する。説明を簡単にする為、図５のように、被試験デバイスが固定抵抗負荷ＲＬに置き換えて考える。この場合、負荷端電圧ＶＬと負荷電流ＩＬは比例関係にある。
【００４８】
図６（ａ）は、ダイオード素子によるバイパス回路を設け、かつリーク低減回路を設けない場合の電圧−電流特性を表わす図である。  図６（ｂ）は、ダイオード素子によるバイパス回路とリーク低減回路を設けた場合の電圧−電流特性を表わす図である。
【００４９】
図６（ａ）、図６（ｂ）において、横軸は、負荷ＲＬへ供給される電圧ＶＬを表わし、縦軸は、抵抗素子Ｒの両端の電圧Ｖ１を表わす。Ｖ１を定数（抵抗素子Ｒの抵抗値）で除算した値が抵抗素子Ｒに流れる電流（つまり、負荷ＲＬへ流れる電流）ＩＬを表わす。
【００５０】
図６（ａ）、図６（ｂ）では、オームの法則によって、電圧ＶＬが増加すると、負荷ＲＬへ流れる電流ＩＬが増加するため、電圧Ｖ１が増加する。
【００５１】
図６（ａ）では、ダイオード素子による漏れ電流のため、電圧ＶＬが大きくなると、抵抗素子の両端の電圧Ｖ１（したがって、抵抗素子Ｒを流れる電流）が本来の比例直線（図の破線）より減少する。
【００５２】
一方、図６（ｂ）では、ダイオード素子により漏れ電流の発生を防止できている。この効果については負荷が被試験デバイス（負荷）５であっても同様である。漏れ電流の無い理想の状態では、負荷へ流れる電流ＩＬと抵抗素子両端の電圧Ｖ１とはオームの法則により比例関係にあることから、図６（ａ）、図６（ｂ）において、横軸を被試験デバイス５（負荷）へ流れる動作電流Ｉｃｃ（以降、これについても負荷電流ＩＬと表記する）に置き換えれば良い。
【００５３】
図７（ａ）は、図４のダイオード素子Ｄ１の電圧−電流特性を表わす図である。図７（ｂ）は、図４のダイオード素子Ｄ２の電圧−電流特性を表わす図である。
【００５４】
図７（ａ）において、横軸は、ダイオード素子Ｄ１の両端の電圧ＶＤ１を表わし、縦軸は、ダイオード素子Ｄ１に流れる電流ＩＤ１を表わす。  図７（ｂ）において、横軸は、ダイオード素子Ｄ２の両端の電圧ＶＤ２を表わし、縦軸は、ダイオード素子Ｄ２に流れる電流ＩＤ２を表わす。
【００５５】
図７（ａ）に示すように、ダイオード素子Ｄ１に急激に電流が流れ始める電圧をオン電圧ＶＯＮ１という。図７（ｂ）に示すように、ダイオード素子Ｄ２に急激に電流が流れ始める電圧をオン電圧ＶＯＮ２という。図７（ａ）および図７（ｂ）の例では、オン電圧ＶＯＮ１およびＶＯＮ２は、いずれも約０．７Ｖである。図７（ａ）に示すように、ダイオード素子Ｄ１では、オン電圧ＶＯＮ１に達する前にも、リーク電流が流れる。一方、図７（ｂ）に示すように、ダイオード素子Ｄ２では、オン電圧ＶＯＮ２に達する前には、ほとんどリーク電流が流れない。
【００５６】
次に、図７（ａ）および図７（ｂ）を参照して、図４のバイパス回路６およびリーク低減回路７２の動作を説明する。
【００５７】
オペアンプＯＰ１の出力電圧をＶＬＣとし、飽和電圧をＶＦＵＬＬとする。ノードＮ２とＮ３の間の電圧をＶＤ１、ノードＮ２からノードＮ３へ流れる電流をＩＤ１とする。ノードＮ３とＮ１の間の電圧をＶＤ２、ノードＮ３からノードＮ１へ流れる電流をＩＤ２とする。抵抗素子Ｒを流れる電流をＩＲとし、ノードＮ１とノードＮ２の間の電圧をＶ１（＝ＶＤ１＋ＶＤ２）とする。ノードＮ２の電圧をＶＢＦ、バッファＢ２からノードＮ２へ流れる電流をＩＢＦとし、ノードＮ１から被試験デバイス５側へ流れる電流をＩＬとする。
【００５８】
ＶＬＣ＜ＶＦＵＬＬの領域において、オペアンプＯＰ１のイマジナリショートの動作によって、ＶＤ２＝０、ＩＤ２＝０となる。このとき、以下の式が成り立つ。
【００５９】
Ｖ１＝ＶＤ１＝ＩＲ×Ｒ  ・・・（１）
ＩＢＦ＝ＩＲ＋ＩＤ１  ・・・（２）
ＩＲ＝ＩＬ  ・・・（３）
ＶＬＣ＝ＶＢＦ−ＶＤ１−ＩＤ１×ＲＬＣ  ・・・（４）
式（３）に示すように、抵抗素子Ｒを流れる電流ＩＲが被試験デバイス５へ流れる電流と同じであるから、測定部６９によって抵抗素子Ｒを流れる電流を測定することによって、被試験デバイス５へ供給される正確な電流測定が可能となる。
【００６０】
抵抗素子Ｒを流れる電流ＩＲが小さいときには、ダイオード素子Ｄ１の両端の電圧ＶＤ１は、図７（ａ）に示すオン電圧ＶＯＮ１以下である。そのため、ダイオード素子Ｄ１へは漏れ電流を除いて電流が流れない。抵抗素子Ｒを流れる電流ＩＲが増加して、ダイオード素子Ｄ１の両端の電圧ＶＤ１が、図７（ａ）に示すオン電圧ＶＯＮ１になると、ダイオード素子Ｄ１に流れる電流ＩＤ１が急激に大きくなる。この電流ＩＤ１は、漏れ電流のみの領域も、オン電圧ＶＯＮ１以降の大きな電流が流れ始める領域も、オペアンプＯＰ１が飽和するまでは、抵抗素子ＲＬＣを通過して、オペアンプＯＰ１によって吸収される。このときには、Ｖ１＝ＶＤ１、ＩＬ＝ＩＲが維持される。
【００６１】
抵抗素子Ｒを流れる電流ＩＲが増加すると、オペアンプＯＰ１に流れ込む電流ＩＤ１の値も大きくなり、やがて、オペアンプＯＰ１が飽和する。その結果、ノードＮ１とノードＮ３の間の電圧ＶＤ２が正の値となる。電圧ＶＤ２が図７（ｂ）に示すオン電圧ＶＯＮ２に達するまでは、ダイオード素子Ｄ２にリーク電流が流れない。電圧ＶＤ２が図７（ｂ）に示すオン電圧ＶＯＮ２に達すると、一気にダイオード素子Ｄ２に電流ＩＤ２が流れる。その結果、ダイオード素子Ｄ１とダイオード素子Ｄ２が設けられるバイパス経路に電流が流れることになる。
【００６２】
以上の説明から明らかなように、被試験デバイス５への電流の測定レンジをＩＭＡＸ＝（ＶＤ１＋ＶＤ２）／Ｒ未満とすることによって、正確な電流測定が可能となる。電流の測定レンジを抵抗素子Ｒの両端の電圧に換算すると、電圧の測定レンジはＶＭＡＸ＝（ＶＤ１＋ＶＤ２）未満となる。
【００６３】
すなわち、測定する電流がＩＭＡＸ未満（抵抗素子Ｒの両端の電圧がＶＭＡＸ未満）では、バイパス経路を通って電流が被試験デバイスに流れることがないので、被試験デバイスに流れる電流を正確に測定することができる。また、測定する電流がＩＭＡＸ（抵抗素子Ｒの両端の電圧がＶＭＡＸ）を超えたときには、バイアス経路を通って電流が流れるため、測定対象である被試験デバイスが誤動作するのを防止することができる。
【００６４】
以上のように、本実施の形態によれば、第１の実施形態と同様に、測定範囲内において正確な電流の測定が可能となるとともに、測定範囲外の大電流はバイパス経路を通って流れるため、測定部が誤動作するのを防止することができる。
【００６５】
なお、本実施の形態では、バイパス経路に２個の直列のダイオード素子が設けられることしたが、３個以上の直列のダイオード素子を設けることとしてもよい。この場合、リーク低減回路内のオペアンプの２つの入力端子は、バイパス経路内のいずれかのダイオード素子のアノードとカソードに接続することになる。上記の変形事項は、以下に示す他の実施形態においても適用可能である。
【００６６】
［第３の実施形態］
図８は、第３の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【００６７】
図８を参照して、バイパス回路６は、第２の実施形態と同様に、ダイオード素子Ｄ１と、ダイオード素子Ｄ２とを含む、リーク低減回路７３は、オペアンプＯＰ１と、抵抗素子ＲＬＣとを含む。このリーク低減回路７３と、図５のリーク低減回路７２との相違点は、オペアンプＯＰ１の正の入力端子への入力と負の入力端子への入力が入れ替わっていることである。
【００６８】
ダイオード素子Ｄ１およびダイオード素子Ｄ２は、抵抗素子Ｒが設けられた経路と並列のバイパス経路に直列に設けられる。ダイオード素子Ｄ１およびダイオード素子Ｄ２の向きは、同一である。すなわち、ダイオード素子Ｄ１のカソードは、ノードＮ３と接続する。ダイオード素子Ｄ１のアノードは、ノードＮ２と接続する。ダイオード素子Ｄ２のカソードは、ノードＮ１と接続する。ダイオード素子Ｄ２のアノードは、ノードＮ３と接続する。
【００６９】
オペアンプＯＰ１の負の入力端子は、ノードＮ１（したがって、ダイオード素子Ｄ２のカソード）と接続する。オペアンプＯＰ１の正の入力端子は、ノードＮ３（したがって、ダイオード素子Ｄ２のアノード）と接続する。
【００７０】
オペアンプＯＰ１の出力端子は、抵抗素子ＲＬＣを介してノードＮ１（したがって、オペアンプＯＰ１の負の入力端子）にフィードバック接続される。
【００７１】
以上のように、本実施の形態によれば、第１の実施形態と同様に、測定範囲内において正確な電流の測定が可能となるとともに、測定範囲外の大電流はバイパス経路を通って流れるため、測定部が誤動作するのを防止することができる。
【００７２】
［第４の実施形態］
図９は、第４の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【００７３】
図９を参照して、バイパス回路６は、第２の実施形態と同様に、ダイオード素子Ｄ１と、ダイオード素子Ｄ２とを含む。リーク低減回路７４は、オペアンプＯＰ１と、抵抗素子ＲＬＣとを含む。このリーク低減回路７４と、図５のリーク低減回路７２との相違点は、オペアンプＯＰ１の正の入力端子、負の入力端子および出力端子の接続箇所である。
【００７４】
ダイオード素子Ｄ１およびダイオード素子Ｄ２は、抵抗素子Ｒが設けられた経路と並列のバイパス経路に直列に設けられる。ダイオード素子Ｄ１およびダイオード素子Ｄ２の向きは、同一である。すなわち、ダイオード素子Ｄ１のカソードは、ノードＮ３と接続する。ダイオード素子Ｄ１のアノードは、ノードＮ２と接続する。ダイオード素子Ｄ２のカソードは、ノードＮ１と接続する。ダイオード素子Ｄ２のアノードは、ノードＮ３と接続する。
【００７５】
オペアンプＯＰ１の正の入力端子は、ノードＮ３（したがって、ダイオード素子Ｄ１のカソード）と接続する。オペアンプＯＰ１の負の入力端子は、ノードＮ２（したがって、ダイオード素子Ｄ１のアノード）と接続する。
【００７６】
オペアンプＯＰ１の出力端子は、抵抗素子ＲＬＣを介してノードＮ２（したがって、オペアンプＯＰ１の負の入力端子）にフィードバック接続される。
【００７７】
以上のように、本実施の形態によれば、第１の実施形態と同様に、測定範囲内において正確な電流の測定が可能となるとともに、測定範囲外の大電流はバイパス経路を通って流れるため、測定部が誤動作するのを防止することができる。
【００７８】
なお、本実施の形態においても、第３の実施形態と同様に、リーク低減回路内のオペアンプの２つの入力端子への入力を入れ替えることとしてもよい。上記の変形事項は、以下に示す他の実施形態においても適用可能である。
【００７９】
［第５の実施形態］
図１０は、第５の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【００８０】
図１０を参照して、バイパス回路１６は、双方向電流に対応するものであり、被試験デバイス５へ正の電源電圧と負の電源電圧のいずれをも与えることができるようにしたものである。
【００８１】
バイパス回路１６は、ダイオード素子Ｄ１と、ダイオード素子Ｄ２と、ダイオード素子Ｄ３と、ダイオード素子Ｄ４とを含む。リーク低減回路７５は、オペアンプＯＰ１と、オペアンプＯＰ２と、抵抗素子ＲＬＣ１と、抵抗素子ＲＬＣ２とを含む。
【００８２】
ダイオード素子Ｄ１およびダイオード素子Ｄ２は、抵抗素子Ｒが設けられた経路と並列の第１のバイパス経路に直列に設けられる。ダイオード素子Ｄ１およびダイオード素子Ｄ２の向きは、同一である。すなわち、ダイオード素子Ｄ１のカソードは、ノードＮ３と接続する。ダイオード素子Ｄ１のアノードは、ノードＮ２と接続する。ダイオード素子Ｄ２のカソードは、ノードＮ１と接続する。ダイオード素子Ｄ２のアノードは、ノードＮ３と接続する。
【００８３】
ダイオード素子Ｄ３およびダイオード素子Ｄ４は、抵抗素子Ｒが設けられた経路と並列の第２のバイパス経路に直列に設けられる。ダイオード素子Ｄ３およびダイオード素子Ｄ４の向きは、同一であり、かつダイオード素子Ｄ１およびダイオード素子Ｄ２の向きと逆向きである。ダイオード素子Ｄ３のカソードは、ノードＮ２と接続する。ダイオード素子Ｄ３のアノードは、ノードＮ４と接続する。ダイオード素子Ｄ４のカソードは、ノードＮ４と接続する。ダイオード素子Ｄ４のアノードは、ノードＮ１と接続する。
【００８４】
オペアンプＯＰ１の正の入力端子は、ノードＮ１（したがって、ダイオード素子Ｄ２のカソード）と接続する。オペアンプＯＰ１の負の入力端子は、ノードＮ３（したがって、ダイオード素子Ｄ２のアノード）と接続する。オペアンプＯＰ１の出力端子は、抵抗素子ＲＬＣ１を介してノードＮ３（したがって、オペアンプＯＰ１の負の入力端子）と接続する。
【００８５】
オペアンプＯＰ２の正の入力端子は、ノードＮ２（したがって、ダイオード素子Ｄ３のカソード）と接続する。オペアンプＯＰ２の負の入力端子は、ノードＮ４（したがって、ダイオード素子Ｄ３のアノード）と接続する。オペアンプＯＰ２の出力端子は、抵抗素子ＲＬＣ２を介してノードＮ４（したがって、オペアンプＯＰ２の負の入力端子）と接続する。
【００８６】
以上のように、本実施の形態によれば、第１の実施形態と同様に、測定範囲内において正確な電流の測定が可能となるとともに、測定範囲外の大電流はバイパス経路を通って流れるため、測定部が誤動作するのを防止することができる。また、本実施の形態によれば、被試験デバイスへ正の電圧を与えるだけでなく、負の電圧も与えることができる。
【００８７】
なお、前述したようにオペアンプＯＰ１の２つの入力端子をダイオード素子Ｄ２ではなく、ダイオード素子Ｄ１のカソードおよびアノードに接続することとしてもよい。また、オペアンプＯＰ２の２つの入力端子をダイオード素子Ｄ３ではなくダイオード素子Ｄ４のカソードおよびアノードに接続することとしてもよい。
【００８８】
［第６の実施形態］
図１１は、第６の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【００８９】
図１１を参照して、バイパス回路２６は、ダイオード素子Ｄ１と、ダイオード素子Ｄ２と、ダイオード素子Ｄ３と、ダイオード素子Ｄ４とを含む。リーク低減回路７６は、オペアンプＯＰ１と、抵抗素子ＲＬＣとを含む。
【００９０】
ダイオード素子Ｄ１およびダイオード素子Ｄ２は、抵抗素子Ｒが設けられた経路と並列の第１のバイパス経路に直列に設けられる。ダイオード素子Ｄ１およびダイオード素子Ｄ２の向きは、同一である。すなわち、ダイオード素子Ｄ１のカソードは、ノードＮ３と接続する。ダイオード素子Ｄ１のアノードは、ノードＮ２と接続する。ダイオード素子Ｄ２のカソードは、ノードＮ１と接続する。ダイオード素子Ｄ２のアノードは、ノードＮ３と接続する。
【００９１】
ダイオード素子Ｄ３およびダイオード素子Ｄ４は、抵抗素子Ｒが設けられた経路と並列の第２のバイパス経路に直列に設けられる。ダイオード素子Ｄ３およびダイオード素子Ｄ４の向きは、同一であり、かつダイオード素子Ｄ１およびダイオード素子Ｄ２の向きと逆向きである。ダイオード素子Ｄ３のカソードは、ノードＮ２と接続する。ダイオード素子Ｄ３のアノードは、ノードＮ３と接続する。ダイオード素子Ｄ４のカソードは、ノードＮ３と接続する。ダイオード素子Ｄ４のアノードは、ノードＮ１と接続する。
【００９２】
リーク低減回路７６が、図１０のリーク低減回路７５と相違する点は、１つのオペアンプＯＰ１が、第１のバイパス経路（ダイオード素子Ｄ１およびダイオード素子Ｄ２の経路）と、第２のバイパス経路（ダイオード素子Ｄ３およびダイオード素子Ｄ４の経路）で供用される点である。
【００９３】
オペアンプＯＰ１の正の入力端子は、ノードＮ１（したがって、ダイオード素子Ｄ２のカソードおよびダイオード素子Ｄ４のアノード）と接続する。オペアンプＯＰ１の負の入力端子は、ノードＮ３（したがって、ダイオード素子Ｄ２のアノードおよびダイオード素子Ｄ４のカソード）と接続する。オペアンプＯＰ１の出力端子は、抵抗素子ＲＬＣを介してノードＮ３（したがって、オペアンプＯＰ１の負の入力端子）と接続する。
【００９４】
以上のように、本実施の形態によれば、第５の実施形態と同様に、測定範囲内において正確な電流の測定が可能となるとともに、測定範囲外の大電流はバイパス経路を通って流れるため、測定部が誤動作するのを防止することができる。また、本実施の形態によれば、被試験デバイスへ正の電圧を与えるだけでなく、負の電圧も与えることができる。さらに、本実施の形態では、リーク低減回路内を構成するオペアンプを１つにすることができ、部品の個数を削減することができる。
【００９５】
［第７の実施形態］
図１２は、第７の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【００９６】
図１２を参照して、バイパス回路２６は、図１１の第６の実施形態のものと同様なので説明を繰り返さない。
【００９７】
リーク低減回路７７は、図１１の第６の実施形態と同様のオペアンプＯＰ１と、抵抗素子ＲＬＣに加えて、位相補償用容量素子Ｃ１を含む。
【００９８】
位相補償用容量素子Ｃ１は、オペアンプＯＰ１の出力端子からオペアンプＯＰ１の負の入力端子へのフィードバック経路に、抵抗素子ＲＬＣと並列に設けられる。
【００９９】
以上のように、本実施の形態によれば、第６の実施形態と同様に、測定範囲内の正確な電流測定、測定範囲外の大電流による測定部の誤動作の防止、被試験デバイスへの正および負の電圧の供給、部品の個数の削減の効果が得られる。本実施の形態によれば、さらに位相補償が可能となり、オペアンプの発振を防止することができる。
【０１００】
［第８の実施形態］
図１３は、第８の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【０１０１】
図１３を参照して、バイパス回路２６は、図１１の第６の実施形態のものと同様なので説明を繰り返さない。
【０１０２】
リーク低減回路７８は、図１１の第６の実施形態と同様のオペアンプＯＰ１と、抵抗素子ＲＬＣに加えて、容量素子Ｃ１，Ｃ２，Ｃ３、抵抗素子Ｒ１，Ｒ２とを含む。
【０１０３】
容量素子Ｃ１は、オペアンプＯＰ１の出力端子からオペアンプＯＰ１の負の入力端子へのフィードバック経路に、直列接続された抵抗素子ＲＬＣおよび抵抗素子Ｒ１と並列に設けられる。
【０１０４】
容量素子Ｃ３は、抵抗素子Ｒが設けられた経路と並列の別の経路、すなわちダイオード素子が設けられるバイパス経路と異なる経路に設けられる。
【０１０５】
抵抗素子Ｒ１は、オペアンプＯＰ１の負の入力端子と、ノードＮ３（すなわち、ダイオード素子Ｄ２のアノードおよびダイオード素子Ｄ４のカソード）との間に設けられる。
【０１０６】
抵抗素子Ｒ２および容量素子Ｃ２の並列回路は、オペアンプＯＰ１の正の入力端子と、ノードＮ１（すなわち、ダイオード素子Ｄ２のカソードおよびダイオード素子Ｄ４のアノード）との間に設けられる。
【０１０７】
以上のように、本実施の形態によれば、第６の実施形態と同様に、測定範囲内の正確な電流測定、測定範囲外の大電流による測定部の誤動作の防止、被試験デバイスへの正および負の電圧の供給、部品の個数の削減の効果が得られる。さらに、本実施の形態によれば、さらに位相補償が可能となり、オペアンプの発振を防止することができるとともに、オペアンプの入力インピーダンスを調整することができる。
【０１０８】
なお、上述の抵抗素子Ｒ１、容量素子Ｃ１、容量素子Ｃ２、容量素子Ｃ３および抵抗素子Ｒ１、抵抗素子Ｒ２の並列回路は、すべて設けなくても、一部のみ設けるものとしてもよい。例えば、容量素子Ｃ２および抵抗素子Ｒ２の並列回路の代わりに、抵抗素子Ｒ２のみとしてもよい。
【０１０９】
［第９の実施形態］
図１４は、第９の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【０１１０】
図１４は、上述の実施形態のバイパス回路において、ダイオード素子の一部が抵抗素子におきかえられた構成を示す。
【０１１１】
図１４を参照して、リーク低減回路７２は、第２の実施形態と同様なので説明を繰り返さない。バイアス回路９６は、ダイオード素子Ｄ２と、抵抗素子ＲＭとを備える。
【０１１２】
抵抗素子ＲＭおよびダイオード素子Ｄ２は、抵抗素子Ｒが設けられた経路と並列のバイパス経路に直列に設けられる。抵抗素子ＲＭは、ノードＮ２とノードＮ３との間に設けられる。ダイオード素子Ｄ２のカソードは、ノードＮ１と接続する。ダイオード素子Ｄ２のアノードは、ノードＮ３と接続する。
【０１１３】
抵抗素子ＲＭが、電流検出用抵抗Ｒより充分小さければ、バイパス経路として機能しつつも、リークキャンセル回路のオペアンプ回路が飽和するまでは、上述の（３）の式（ＩＲ＝ＩＬ）が成り立つので、正確な電流測定が可能である。オペアンプが飽和する条件より大きな負荷電流では、Ｒ＞ＲＭである為、ＲＭ側、即ちバイパス経路側を流れる電流比率を多くすることができ、本構成においてもバイパス回路として機能する。本構成は、主にＶ１を（ＶＤ１＋ＶＤ２）より小さくしたい場合、即ち、電流検出用抵抗素子Ｒの値をより小さくしたい場合に有効である。
［第９の実施形態の変形例］
図１５は、第９の実施形態のバイパス回路およびリーク低減回路の構成を表わす図である。
【０１１４】
図１５は、図１４のバイパス回路において、抵抗素子ＲＭとダイオード素子の配置を逆にしたものである。
【０１１５】
図１５を参照して、リーク低減回路７２は、第２の実施形態と同様なので説明を繰り返さない。バイアス回路９７は、ダイオード素子Ｄ１と、抵抗素子ＲＭとを備える。
【０１１６】
抵抗素子ＲＭおよびダイオード素子Ｄ１は、抵抗素子Ｒが設けられた経路と並列のバイパス経路に直列に設けられる。抵抗素子ＲＭは、ノードＮ１とノードＮ３との間に設けられる。ダイオード素子Ｄ１のカソードは、ノードＮ３と接続する。ダイオード素子Ｄ１のアノードは、ノードＮ２と接続する。
【０１１７】
なお、図１４および図１５において、図４のバイパス回路に含まれるバイパス経路の２つの直列に接続されたダイオード素子の１つを抵抗素子に置き換えた例を説明したが、本発明は、上記の実施形態に限定されるものではない。たとえば、図８〜図１３のバイパス回路に含まれるバイパス経路の２つの直列に接続されたダイオード素子の１つを抵抗素子に置き換えるものとしてもよい。
【０１１８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１１９】
２，１０１  電圧印加電流測定回路、３  Ｄ／Ａ変換部、４  Ａ／Ｄ変換部、５ａ，５ｂ，５  被試験デバイス、６，１６，９６，９７，１０４  バイパス回路、２１  テスタ本体、２２  テスティングコントロールプロセッサ、２３  タイミングジェネレータ、２４  パターンジェネレータ、２５  フェイルビットメモリ、２７  ピンコントロールユニット、２８  ＤＣユニット、２９  テスティングワークステーション、３０  テスタバス、３１ａ，３１ｂ  テストヘッド、３２ａ，３２ｂ  ピンエレクトロニクスユニット、３３ａ，３３ｂ  Ｉ／Ｆ回路、６９，１０３  測定部、７１，１０２  電圧供給部、７２，７３，７４，７５，７６，７７，７８，１０５  リーク低減回路、Ｂ１，Ｂ２  バッファ、Ｒ，ＲＡ，ＲＢ，ＲＣ，ＲＭ，ＲＯ，ＲＬＣ，ＲＬＣ１，ＲＬＣ２，Ｒ１，Ｒ２  抵抗素子、ＣＡ，Ｃ１，Ｃ２，Ｃ３  容量素子、ＳＷ１，ＳＷ２  スイッチ、ＯＰＡ，ＯＰＢ，ＯＰ１，ＯＰ２  オペアンプ、Ｄ１，Ｄ２，Ｄ３，Ｄ４  ダイオード素子。
【図１】
2014085147.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014085147.tif 000012
【図１１】
2014085147.tif 000013
【図１２】
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【図１３】
2014085147.tif 000015
【図１４】
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【図１５】
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