(57)【要約】【課題】高品質な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板上に形成された第１の絶縁膜、第１の絶縁膜上に形成された電荷蓄積層、電荷蓄積層上に形成された第２の絶縁膜、及び第２の絶縁膜上に形成された制御電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、記憶部内に設けられ、少なくとも第１の設定回数を保持するフューズ領域と、複数のメモリセルの中から、選択されたメモリセルにデータを書き込む際に、第１の設定回数に達するまで、選択されたメモリセルの制御電極に、印加回数に応じて所定の電圧ずつ加算されるプログラム電圧を印加し、制御電極へのプログラム電圧の印加回数が、第１の設定回数に達すると、選択されたメモリセルに対してベリファイ動作を行い、選択されたメモリセルにデータが書き込まれていないと判定する場合は、制御電極にプログラム電圧の印加を行う制御回路とを備える。【選択図】      図８
2014053060.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１の絶縁膜、前記第１の絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された第２の絶縁膜、及び前記第２の絶縁膜上に形成された制御電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、
前記記憶部内に設けられ、第１の設定回数、第２の設定回数、第３の設定回数を保持するフューズ領域と、
前記複数のメモリセルの中から、選択されたメモリセルにデータを書き込む際に、前記第１の設定回数に達するまで、前記選択されたメモリセルの前記制御電極に、印加回数に応じて所定の電圧ずつ加算されるプログラム電圧を印加し、
前記制御電極への前記プログラム電圧の印加回数が、前記第１の設定回数に達すると、前記選択されたメモリセルに対してベリファイ動作を行い、
前記ベリファイ動作において、前記選択されたメモリセルにデータが書き込まれていないと判定する場合は、前記制御電極に前記プログラム電圧の印加を行い、
データの書き込み及びデータの消去の回数が前記第２の設定回数と等しくなる場合、前記フューズ領域に保持されている前記第１の設定回数から１を減算した値を、第１の設定回数として再設定し、
前記複数のメモリセルの中から、選択されたメモリセルからデータを消去する際に、前記第３の設定回数に達するまで、前記選択されたメモリセルが設けられている前記半導体基板に、印加回数に応じて所定の電圧ずつ加算される消去電圧を印加し、
前記半導体基板への前記消去電圧の印加回数が、前記第３の設定回数に達すると、前記選択されたメモリセルに対してベリファイ動作を行い、
前記ベリファイ動作において、前記選択されたメモリセルにデータが残っていると判定する場合は、前記半導体基板に前記消去電圧の印加を行う制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成された第１の絶縁膜、前記第１の絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された第２の絶縁膜、及び前記第２の絶縁膜上に形成された制御電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、
前記記憶部内に設けられ、少なくとも第１の設定回数を保持するフューズ領域と、
前記複数のメモリセルの中から、選択されたメモリセルにデータを書き込む際に、前記第１の設定回数に達するまで、前記選択されたメモリセルの前記制御電極に、印加回数に応じて所定の電圧ずつ加算されるプログラム電圧を印加し、
前記制御電極への前記プログラム電圧の印加回数が、前記第１の設定回数に達すると、前記選択されたメモリセルに対してベリファイ動作を行い、
前記ベリファイ動作において、前記選択されたメモリセルにデータが書き込まれていないと判定する場合は、前記制御電極に前記プログラム電圧の印加を行う制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
前記制御回路が前記第１の設定回数より多く前記制御電極にプログラム電圧を印加する場合に、前記選択されたメモリセルはデータが書き込まれることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記フューズ領域は、第２の設定回数を更に保持し、
前記制御回路は、データの書き込み及びデータの消去の回数が前記第２の設定回数と等しくなる場合、前記フューズ領域に保持されている前記第１の設定回数を再設定することを特徴とする請求項２または３の何れかに記載の半導体記憶装置。
【請求項５】
データの書き込み及びデータの消去の回数が、前記第２の設定回数と等しくなった場合に、前記選択されたメモリセルにデータを書き込む為に必要なプログラム電圧印加回数が減少することを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記制御回路は、データの書き込み及びデータの消去の回数が前記第２の設定回数と等しくなる場合、前記フューズ領域に保持されている前記第１の設定回数から１を減算した値を、第１の設定回数として再設定することを特徴とする請求項４または５の何れかに記載の半導体記憶装置。
【請求項７】
前記フューズ領域は、複数の前記第２の設定回数を保持することを特徴とする請求項４乃至６の何れか一項に記載の半導体記憶装置。
【請求項８】
前記フューズ領域は、第３の設定回数を更に保持し、
前記制御回路は、前記複数のメモリセルの中から、選択されたメモリセルからデータを消去する際に、前記第３の設定回数に達するまで、前記選択されたメモリセルが設けられている前記半導体基板に、印加回数に応じて所定の電圧ずつ加算される消去電圧を印加し、
前記半導体基板への前記消去電圧の印加回数が、前記第３の設定回数に達すると、前記選択されたメモリセルに対してベリファイ動作を行い、
前記ベリファイ動作において、前記選択されたメモリセルにデータが残っていると判定する場合は、前記半導体基板に前記消去電圧の印加を行う制御回路と、
を備えることを特徴とする請求項２乃至７の何れか一項に記載の半導体記憶装置。
【請求項９】
前記制御回路が前記第３の設定回数より多く前記半導体基板に消去電圧を印加する場合に、前記選択されたメモリセルはデータが消去されることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記制御回路は、前記データの書き込み及びデータの消去の回数をカウントするカウンタを備えることを特徴とする請求項２乃至９の何れか一項に記載の半導体記憶装置。
【請求項１１】
半導体基板上に形成された第１の絶縁膜、前記第１の絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された第２の絶縁膜、及び前記第２の絶縁膜上に形成された制御電極を含むゲート構造を有するメモリセルが複数設けられた記憶部と、
前記記憶部内に設けられ、少なくとも第１の設定回数を保持するフューズ領域と、
前記記憶部及び前記フューズ領域を制御する制御回路と、
を備える半導体記憶装置の制御方法であって、
前記制御回路によって、前記複数のメモリセルの中から、選択されたメモリセルにデータを書き込む際に、前記第１の設定回数に達するまで、前記選択されたメモリセルの制御電極に、印加回数に応じて所定の電圧ずつ加算されるプログラム電圧を印加することと、
前記制御回路によって、前記制御電極への前記プログラム電圧の印加回数が、前記第１の設定回数に達すると、前記選択されたメモリセルに対してベリファイ動作を行うことと、
前記制御回路によって、前記ベリファイ動作において、前記選択されたメモリセルにデータが書き込まれていないと判定する場合は、前記制御電極に前記プログラム電圧の印加を行うことと、
を備えることを特徴とする半導体記憶装置の制御方法。
【請求項１２】
前記制御回路によって前記第１の設定回数より多く前記制御電極にプログラム電圧を印加する場合に、前記選択されたメモリセルはデータが書き込まれることを特徴とする請求項１１に記載の半導体記憶装置の制御方法。
【請求項１３】
前記フューズ領域によって、第２の設定回数を更に保持することと、
前記制御回路によって、データの書き込み及びデータの消去の回数が前記第２の設定回数と等しくなる場合、前記フューズ領域に保持されている前記第１の設定回数を再設定することを更に備えることを特徴とする請求項１１または１２の何れかに記載の半導体記憶装置の制御方法。
【請求項１４】
データの書き込み及びデータの消去の回数が、前記第２の設定回数と等しくなった場合に、前記選択されたメモリセルにデータを書き込む為に必要なプログラム電圧印加回数が減少することを特徴とする請求項１３に記載の半導体記憶装置の制御方法。
【請求項１５】
前記制御回路は、データの書き込み及びデータの消去の回数が前記第２の設定回数と等しくなる場合、前記フューズ領域に保持されている前記第１の設定回数から１を減算した値を、第１の設定回数として再設定することを特徴とする請求項１３または１４の何れかに記載の半導体記憶装置の制御方法。
【請求項１６】
前記フューズ領域によって、第３の設定回数を更に保持することと、
前記制御回路によって、前記複数のメモリセルの中から、選択されたメモリセルからデータを消去する際に、前記第３の設定回数に達するまで、前記選択されたメモリセルが設けられている前記半導体基板に、印加回数に応じて所定の電圧ずつ加算される消去電圧を印加することと、
前記制御回路によって、前記半導体基板への前記消去電圧の印加回数が、前記第３の設定回数に達すると、前記選択されたメモリセルに対してベリファイ動作を行うことと、
前記制御回路によって、前記ベリファイ動作において、前記選択されたメモリセルにデータが残っていると判定する場合は、前記半導体基板に前記消去電圧の印加を行うことと、
を備えることを特徴とする請求項１１乃至１５の何れか一項に記載の半導体記憶装置の制御方法。
【請求項１７】
前記制御回路が前記第３の設定回数より多く前記半導体基板に消去電圧を印加する場合に、前記選択されたメモリセルはデータが消去されることを特徴とする請求項１６に記載の半導体記憶装置の制御方法。
【請求項１８】
複数のメモリセルを備える記憶部と、
第１の設定回数を保持するフューズ領域と、
前記複数のメモリセルの中から選択されたメモリセルに、プログラム電圧をステップアップさせながら印加し、
前記プログラム電圧の印加回数が、前記第１の設定回数に達すると、前記選択されたメモリセルに対してベリファイ動作を行い、
前記ベリファイ動作がパスしない場合は、前記選択されたメモリセルに前記プログラム電圧の印加を行う制御回路と、
を備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置及びその制御方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリの書き込み動作時においては、ＦＮ（Fowler Nordheim）トンネル電流により、基板からトンネル絶縁膜を介して浮遊ゲート内に電子が注入される。そのため、トンネル絶縁膜で電子がトラップされ（電子トラップ）、トンネル絶縁膜の特性劣化が生じてしまうことがある。
【０００３】
一方、消去時には、ＦＮトンネル電流により、浮遊ゲートからトンネル絶縁膜を介して基板へと電子が引き抜かれる。そのため、書き込み時と同様に、トンネル絶縁膜で電子がトラップされ（電子トラップ）、トンネル絶縁膜の特性劣化が生じる。
【０００４】
これらの電子トラップ等により、メモリセルはデータが書き込みやすくなり、このことがデータの過書き込みの原因となる。一方、これらの電子トラップにより、メモリセルからはデータが消去されにくくなり、このことがデータの消去時間の時長の原因となる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−５２４１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高品質な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体記憶装置は、半導体基板上に形成された第１の絶縁膜、前記第１の絶縁膜上に形成された電荷蓄積層、前記電荷蓄積層上に形成された第２の絶縁膜、及び前記第２の絶縁膜上に形成された制御電極を含むゲート構造を有するメモリセルトランジスタが複数設けられた記憶部と、前記記憶部内に設けられ、少なくとも第１の設定回数を保持するフューズ領域と、前記複数のメモリセルトランジスタの中から、選択されたメモリセルトランジスタにデータを書き込む際に、前記第１の設定回数に達するまで、前記選択されたメモリセルトランジスタの前記制御電極に、印加回数に応じて所定の電圧ずつ加算されるプログラム電圧を印加し、前記制御電極への前記プログラム電圧の印加回数が、前記第１の設定回数に達すると、前記選択されたメモリセルトランジスタに対してベリファイ動作を行い、前記ベリファイ動作において、前記選択されたメモリセルトランジスタにデータが書き込まれていないと判定する場合は、前記制御電極に前記プログラム電圧の印加を行う制御回路と、を備える。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示したブロック図である。
【図２】図２は、第１の実施形態に係るメモリセルアレイの基本的な構成を模式的に示したブロック図である。
【図３】図３は、図２に示される複数のメモリブロックのうち、１つのメモリブロックの回路例を示す回路図である。
【図４】図４は、第１の実施形態に係るメモリセルアレイの基本的な構成を模式的に示す平面図である。
【図５】図５は、図４におけるＡ−Ａ線に沿った断面図である。
【図６】図６は、メモリセルトランジスタの閾値と、メモリセルトランジスタの存在確率との関係を示すグラフである。
【図７】図７は、プログラム電圧印加回数と、プログラム電圧の印加によってデータの書き込みが完了するメモリセルとの関係を示すグラフである。
【図８】図８は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリのデータの書き込み動作を示すフローチャートである。
【図９】図９は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリのプログラム電圧の印加方法を模式的に示したグラフである。
【図１０】図１０は、第１の実施形態の比較例に係るＮＡＮＤ型フラッシュメモリのプログラム印加方法を模式的に示したグラフである。
【図１１】図１１は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリの基本的な構成を模式的に示すブロック図である。
【図１２】図１２は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み動作を模式的に示したフローチャートである。
【図１３】図１３は、プログラム電圧印加回数と、プログラム電圧印加によってデータの書き込みが完了するメモリセルとの関係を示すグラフである。
【図１４】図１４は、消去電圧印加回数と、消去電圧の印加によってデータの消去が完了するメモリセルとの関係を示すグラフである。
【図１５】図１５は、第３の実施形態に係るＮＡＮＤ型フラッシュメモリのデータの消去時の動作について概略的に説明するためのフローチャートである。
【図１６】図１６は、第３実施形態に係るＮＡＮＤ型フラッシュメモリの消去電圧の印加方法を模式的に示したグラフである。
【図１７】図１７は、第３の実施形態の比較例に係るＮＡＮＤ型フラッシュメモリの消去電圧の印加方法を模式的に示したグラフである。
【発明を実施するための形態】
【０００９】
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１０】
（第１の実施形態）
＜１．１  構成＞
＜１．１．１  ＮＡＮＤ型フラッシュメモリの全体構成＞
図１を用いて、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の構成を概略的に説明する。図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１０の基本的な構成を模式的に示すブロック図である。
【００１１】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１と、カラムデコーダ１２と、データ入出力バッファ１３と、データ入出力端子１４と、ロウデコーダ１５と、制御回路１６と、制御信号入力端子１７と、ソース線制御回路１８と、ウェル制御回路１９と、を備えている。
【００１２】
メモリセルアレイ１１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＲＣとを含む。このメモリセルアレイ１１は、電気的に書き換えが可能なメモリセルトランジスタ（単にメモリセル等とも称す）ＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルＭＣは、例えば、制御ゲート電極及び電荷蓄積層（例えば浮遊ゲート電極）を含む積層ゲートを有し、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
【００１３】
メモリセルアレイ１１上の所定の領域であるＲＯＭ  ｆｕｓｅ領域（単にフューズ領域とも称す）１１―１は、メモリ１０の初期化等に必要な各種の設定値を格納している。メモリ１０の電源投入（パワーオン）時に、ＲＯＭ  ｆｕｓｅ領域１１―１内に格納されている各種の設定値は、制御回路１６によって、自動的に読み出される。ＲＯＭ  ｆｕｓｅ領域１１−１内に格納されている各種の設定値は、例えば電圧設定データ、または書き込み時に用いるプログラム電圧若しくは消去時に用いる消去電圧の連続印加回数（設定値等とも称す）等である。そして、制御回路１６によって、この各種の設定値が自動的に読み出されることにより、メモリ１０の初期設定動作が行われる。また、電圧設定データとは、書き込み動作や消去動作用のパルス電圧のパルス幅やパルス高さのことである。制御回路１６は、このような電圧設定データ等に従って、電圧発生回路１６−１に電圧を発生させる。また、Ｒｏｍ  Ｆｕｓｅ領域１１−１は、書き込み回数及び消去回数のステップアップ回数を記憶することも可能である。
【００１４】
カラムデコーダ１２は、メモリセルアレイ１１内のビット線ＢＬの電圧をセンス増幅するセンスアンプ（図示せず）と、書き込みを行うためのデータをラッチするためのデータ記憶回路（図示せず）等を有している。カラムデコーダ１２は、ビット線ＢＬを介してメモリセルアレイ１１中のメモリセルＭＣのデータを読み出したり、ビット線ＢＬを介して該メモリセルＭＣの状態を検出したり、ビット線ＢＬを介して該メモリセルＭＣに書き込み制御電圧を印加して該メモリセルＭＣに書き込みを行う。
【００１５】
また、カラムデコーダ１２は、カラムデコーダ１２内のデータ記憶回路を選択し、このデータ記憶回路に読み出されたメモリセルＭＣのデータを、データ入出力バッファ１３を介してデータ入出力端子１４から外部（ホスト）へ出力する。
【００１６】
データ入出力バッファ１３は、データ入出力端子１４からデータを受信し、カラムデコーダ１２によって選択された該データ記憶回路に記憶される。また、データ入出力バッファ１３は、データ入出力端子１４を介して外部にデータを出力する。
【００１７】
データ入出力端子１４は、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスを受信する。
【００１８】
ロウデコーダ１５は、データの読み出し動作、書き込み動作、或いは消去動作時に、何れかのブロックＢＬＫを選択し、残りのブロックＢＬＫを非選択とする。つまり、ロウデコーダ１５は、メモリセルアレイ１１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。
【００１９】
ソース線制御回路１８は、メモリセルアレイ１１に接続されている。ソース線制御回路１８は、ソース線ＳＲＣの電圧を制御する。
【００２０】
ウェル制御回路１９は、メモリセルアレイ１１に接続されている。このウェル制御回路１９は、メモリセルトランジスタＭＴが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００２１】
制御回路１６は、メモリセルアレイ１１、ＲＯＭ  ｆｕｓｅ領域１１−１、カラムデコーダ１２、データ入出力バッファ１３、ロウデコーダ１５、ソース線制御回路１８、及びウェル制御回路１９を制御する。制御回路１６には、例えば電源電圧の昇圧を行う電圧発生回路１６−１が含まれているものとする。制御回路１６は、電圧発生回路１６−１により電源電圧を必要に応じて昇圧し、昇圧した電圧をカラムデコーダ１２、データ入出力バッファ１３、ロウデコーダ１５、及びソース線制御回路１８に印加する。
【００２２】
制御回路１６は、外部から制御信号入力端子１７を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）及びデータ入出力端子１４からデータ入出力バッファ１３を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路１６は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１１の各部に供給する。
【００２３】
＜１．１．２  メモリセルアレイの概要＞
次に、第１の実施形態に係るメモリセルアレイ１１の基本的な構成について概略的に説明する。図２は、実施形態に係るメモリセルアレイ１１の基本的な構成について模式的に示したブロック図である。また、図３は、図２に示される複数のメモリブロックのうち、１つのメモリブロックの回路例を示している。
【００２４】
図２に示すように、メモリセルアレイ１１は、複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍ（ｍは１以上の整数である）から構成される。複数のメモリブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍは、ビット線ＢＬ方向（カラム方向）に並んで配置される。
【００２５】
図３に示すように、１つのメモリブロックは、ワード線ＷＬ方向（ロウ方向）に並んだ複数のＮＡＮＤセル（セルユニット、またはＮＡＮＤストリングス等とも称す）を含む。
【００２６】
１つのＮＡＮＤセルは、直列接続される複数のメモリセルトランジスタ（単にメモリセルとも称す）ＭＴと、一端のメモリセルトランジスタＭＴのドレインに接続される選択ゲートトランジスタＳＴ１と、他端のメモリセルのソースに接続される選択ゲートトランジスタＳＴ２とを含む。
【００２７】
メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層と、電荷蓄積層上に形成されたゲート絶縁膜と、更にゲート絶縁膜上に形成された制御ゲート電極とを有する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択ゲートトランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択ゲートトランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択ゲートトランジスタＳＴ２のドレイン領域に接続されている。
【００２８】
ビット線ＢＬ０〜ＢＬｑ−１（ｑは１以上の整数である）は、選択ゲートトランジスタＳＴ１のドレインと接続される。ソース線ＳＬは、選択ゲートトランジスタＳＴ２のソースに接続される。尚、ビット線ＢＬ０〜ＢＬｑ−１についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。また、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００２９】
ワード線ＷＬ０〜ＷＬｎ−１（ｎは１以上の整数である）は、ＷＬ方向に延び、ＷＬ方向に隣接するメモリセルで共有接続される。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬｎ−１を区別しない場合には、単にワード線ＷＬと呼ぶことがある。
【００３０】
セレクトゲート線ＳＧＤ、ＳＧＳはそれぞれ、メモリセルの選択トランジスタＳＴ１、ＳＴ２のゲート電極で共有接続される。
【００３１】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００３２】
続いて、図４を用いて上記構成のメモリセルアレイ１１の平面図について説明する。
【００３３】
図４に示すように、ｐ型半導体基板中にはビット線ＢＬ方向に沿ったストライプ形状の素子領域ＡＡ（active area）が、ビット線ＢＬ方向に直交するワード線ＷＬ方向に沿って複数設けられている。隣接する素子領域ＡＡ間にはビット線ＢＬ方向に延びる素子分離領域ＳＴＩ（shallow trench isolation）が形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。
【００３４】
半導体基板上には、複数の素子領域ＡＡを跨ぐようにして、ワード線ＷＬ方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ，ＳＧＳが形成されている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。
【００３５】
ビット線ＢＬ方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線ＷＬとセレクトゲート線との間の素子領域ＡＡには、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００３６】
ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、ビット線ＢＬ方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。
【００３７】
また、ビット線ＢＬ方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上には、コンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は図示せぬソース線ＳＬに接続される。
【００３８】
次に、図５を用いて、上記構成のメモリセルアレイ１１の断面構成について説明する。図５は、図４においてＡ−Ａ線に沿った断面図を示している。
【００３９】
図５に示すように、ｐ型半導体基板（p-substrate）２００の表面領域内にｎ型ウェル領域（n-well）２０１、更にｎ型ウェル領域２０１上にｐ型ウェル領域（p-well）２０２が形成されている。尚、これらのｐ型半導体基板２００、ｎ型ウェル領域２０１、及びｐ型ウェル領域２０２を単に半導体基板２００〜２０２と称しても良い。
【００４０】
ｐ型ウェル領域２０２の活性領域ＡＡ上に、トンネル絶縁膜２０４として機能する例えば、シリコン酸化膜が形成され、トンネル絶縁膜２０４上にメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート構造が形成されている。メモリセルトランジスタＭＴにおけるトンネル絶縁膜２０４は、電子がトンネルするトンネル膜として機能する。
【００４１】
メモリセルトランジスタＭＴのゲート構造は、積層構造を有する。すなわち、トンネル絶縁膜２０４上に形成された電極膜２０５、電極膜２０５上に形成された絶縁膜２０６、及び絶縁膜２０６上に形成された電極膜２０７を備えている。電極膜２０５は、電荷を蓄積する電荷蓄積層として機能し、また絶縁膜２０６は、電極膜２０５に電荷を閉じこめるように機能する。また電極膜２０７は、制御ゲート（ワード線ＷＬ）として機能する。
【００４２】
以下、メモリセルトランジスタＭＴにおける電極膜２０５、絶縁膜２０６、及び電極膜２０７を、それぞれ電荷蓄積膜２０５、ゲート絶縁膜２０６、及び制御ゲート電極２０７と呼ぶことがある。電荷蓄積膜２０５は、メモリセルトランジスタＭＴ毎に分離され、ゲート絶縁膜２０６及び制御ゲート電極２０７はワード線ＷＬ方向で隣接するメモリセルトランジスタＭＴ間で共通に接続されている。すなわち、各メモリセルトランジスタＭＴの制御ゲート電極膜２０７は、ワード線に沿った方向において、隣接する素子分離領域を跨いで、隣接する活性領域ＡＡ間で共通接続されている。
【００４３】
選択トランジスタＳＴ１、ＳＴ２のゲート構造は、トンネル絶縁膜２０４上に形成された電極膜２０５、電極膜２０５の一部上に形成された絶縁膜２０６、及び絶縁膜２０６上と電極膜２０５の一部上とに形成された電極膜２０７を備えている。選択トランジスタＳＴ１、ＳＴ２のゲート構造において、電極膜２０５の一部は、電極膜２０７と電気的に接続されている。そして、ここでは便宜上、電極膜２０７をゲート電極２０７とも称す。選択トランジスタＳＴ１、ＳＴ２においては、ゲート電極２０７はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、ゲート電極２０７が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。
【００４４】
またゲート電極間に位置するｐ型半導体基板２００表面内には、ｎ＋型不純物拡散層２０３が形成されている。ｎ＋型不純物拡散層２０３は、隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域（ゲート電極直下の領域）は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋型不純物拡散層２０３及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２が形成されている。
【００４５】
更にｐ型半導体基板２００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２０８が形成されている。層間絶縁膜２０８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）２０３に達するコンタクトプラグＣＰ２が形成されている。
【００４６】
また層間絶縁膜２０８中には、ドレイン側の選択トランジスタＳＴの不純物拡散層（ドレイン）２０３に達するコンタクトプラグＣＰ１が形成されている。
【００４７】
＜１．１．３  メモリセルトランジスタＭＴの閾値分布について＞  
次に上記メモリセルトランジスタＭＴの閾値分布について図６を用いて説明する。図６は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００４８】
図６に示すように、各々のメモリセルトランジスタＭＴは、例えば２値（2-levels）のデータ（１ビットデータ）を保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘１’、及び‘０’の２種のデータを保持できる。
【００４９】
メモリセルトランジスタＭＴにおける‘１’データの閾値電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘０’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１である。このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’データ、及び‘１’データの１ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入すること、または電荷蓄積層から電荷を取り出すによって変動する。
【００５０】
また、上記メモリセルトランジスタＭＴは４値以上のデータを保持可能とされても良い。本実施形態では、例えばメモリセルトランジスタＭＴが‘１’データを保持している場合は、メモリセルトランジスタＭＴはデータ消去状態とし、メモリセルトランジスタＭＴが‘０’データを保持している場合は、メモリセルトランジスタＭＴはデータ書き込み状態とする。
【００５１】
＜１．２  第１の実施形態に係る半導体記憶装置の書き込み動作＞
次に、第１の実施形態に係る半導体記憶装置の書き込み方法について説明する。  
以下では選択ワード線及び選択ビット線に接続されたメモリセルトランジスタＭＴ（すなわちプログラムすべきメモリセルトランジスタＭＴ）を選択セルと呼び、選択ワード線及び非選択ビット線に接続されたメモリセルトランジスタＭＴ（すなわちプログラムすべきでないメモリセルトランジスタＭＴ）を非選択セルと呼ぶことがある。
【００５２】
前述の通り、データの書き込みは、同一のワード線に接続された全てのメモリセルトランジスタＭＴ（１ページ）に対して一括して行われる。またデータの書き込みは、消去状態のメモリブロックにおいて、セレクトゲート線ＳＧＳに近いメモリセルトランジスタＭＴから順に行われる。以下では、制御ゲートとチャネルとの間に電位差を与えて電荷蓄積層に電荷を注入し、これによりメモリセルトランジスタＭＴの閾値を上昇させる動作を「プログラム」と呼ぶ。このプログラムが複数回実行されることで、メモリセルトランジスタＭＴの閾値は所望の値まで上昇され、データの書き込み動作が行われる。また、選択セルの属するワード線ＷＬには、プログラム電圧が複数回印加される。後述するように、このプログラム電圧は、回数を重ねると、その回数分大きくなる。以下に示すプログラム電圧を区別しない場合には、単にプログラム電圧ＶＰＧＭと称す。
【００５３】
ところで、本実施形態に係る半導体記憶装置は、半導体記憶装置の認定試験等の際に、予め書き込み実験を行う。図７に示すように、制御回路１６が、正常なメモリセルに対して書き込み動作を行った場合、正常なメモリセルにデータが書き込まれる最小の回数がＳ＋１回、最大の回数がＳ＋ｘ（ｘは１以上の整数）回となる。この場合、Ｒｏｍ  Ｆｕｓｅ領域１１−１は、第１の設定回数（書き込みループ回数）として、正常なメモリセルにデータが書き込まれない程度のプログラム回数を記憶する。そして、本実施形態の場合、Ｒｏｍ  Ｆｕｓｅ領域１１−１は、正常なメモリセルにデータが書き込まれる最小の回数よりも１回少ないＳ回を第１の設定回数として、記憶する。尚、第１の設定回数は、基本的には正常なメモリセルにデータが書き込まれない程度のプログラム回数であるが、例えば、第１の設定回数は、正常なメモリセルにデータが書き込まれる最小の回数であっても良い。
【００５４】
更に以下では、プログラムすべきメモリセルトランジスタＭＴが接続されたビット線を選択ビット線と呼ぶ。また、既に閾値が所望の値まで上昇したこと等によりプログラムが不要であるメモリセルトランジスタＭＴが接続されたビット線を、非選択ビット線と呼ぶ。
【００５５】
図８は、書き込み動作のフローチャートである。本フローチャートに沿った書き込みシーケンスは、外部から書き込みコマンドを受け取った制御回路１６の制御に基づいて実行される。また図９は、図８における、書き込み動作におけるワード線ＷＬに印加されるプログラム電圧について、模式的に示した図である。
【００５６】
図９において、ＶＰＧＭ０〜ＶＰＧＭ（Ｓ−１）はそれぞれ、１回目〜Ｓ回目のプログラム電圧を表す。プログラム電圧ＶＰＧＭ０の値は、プログラム電圧の初期値に相当する。また、ΔＶＰＧＭは、プログラムが繰り返される際に加算されるプログラム電圧の増分である。本実施形態では、ΔＶＰＧＭは、ループ回数に依存しない一定の値に設定される。また、この増分ΔＶＰＧＭは、プログラム電圧の印加を繰り返す度に、プログラム電圧に加算される。つまり、プログラム電圧は、スタートのプログラム電圧ＶＰＧＭ０＋増分ΔＶＰＧＭ×（ループ回数−１）となる。
【００５７】
［ステップＳ１００１］
制御回路１６は、ロウデコーダ１５を介して、期間Δｔｐの間、選択セルに属するワード線ＷＬに最初のプログラム電圧ＶＰＧＭ０を印加する（プログラム（１回目））。この最初のプログラム電圧ＶＰＧＭ０の大きさは、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されている。
【００５８】
［ステップＳ１００２］
次に、制御回路１６は、プログラム電圧ＶＰＧＭの印加回数（単にプログラム回数とも称す）が、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されたＳ回（第１の設定回数）に達したか否かを判定する。
【００５９】
［ステップＳ１００３］
ステップＳ１００２において、制御回路１６は、プログラム回数（例えばＸ回（Ｘは１以上の整数））がＳ回（Ｓは１以上の整数）に達していないと判定した場合は、Ｘ回目のプログラム電圧ＶＰＧＭ（Ｘ−１）に増分電圧ΔＶＰＧＭを加えた（昇圧した）プログラム電圧ＶＰＧＭＸ（＝ＶＰＧＭ（Ｘ−１）＋ΔＶＰＧＭ）を、ロウデコーダ１５を介して選択ワード線ＷＬに印加する。その後、制御回路１６は、ステップＳ１００２を行う。
【００６０】
［ステップＳ１００４］
ステップＳ１００２において、制御回路１６は、プログラム回数がＳ回に達したと判定した場合は、これらのメモリセルの閾値電圧が、書き込みベリファイ電圧を超えたか否かを確認する。つまり、制御回路１６は、期間Δｔｖの間、選択セルに対してベリファイ動作を行う。制御回路１６は、このベリファイ動作を行い、パスかフェイルかを判定することで、選択セルにデータが書き込まれたか否かを判定する。具体的には、制御回路１６は、ロウデコーダ１５を介して選択ワード線ＷＬにベリファイ電圧ＶＶＥＲを印加することで、該判定を行う。  
そして、メモリセルの閾値電圧が書き込みベリファイ電圧を超える場合、書き込み処理を終了する。つまり、ステップＳ１００４において、制御回路１６は、ベリファイ動作によって、選択セルがパスであると判定する（選択セルにデータが書き込まれていると判定する）場合、制御回路１６は、選択セルへの書き込み動作を終了する。
【００６１】
［ステップＳ１００５］
ステップＳ１００４において、制御回路１６は、ベリファイ動作によって、選択セルがフェイルであると判定する（選択セルにデータが書き込まれていないと判定する）場合、制御回路１６は、Ｙ回目（Ｓ以上の整数）のプログラム電圧ＶＰＧＭ（Ｙ−１）に電圧ΔＶＰＧＭ分レベルを上げた（昇圧した）プログラム電圧ＶＰＧＭＹ（＝ＶＰＧＭ（Ｙ−１）＋ΔＶＰＧＭ）を、ロウデコーダ１５を介して選択ワード線ＷＬに印加する。その後、制御回路１６は、ステップＳ１００４を行う。
【００６２】
＜１．３  第１の実施形態に係る半導体記憶装置の書き込み動作の作用効果＞
上述した第１の実施形態によれば、半導体記憶装置は、半導体基板２０２上に形成された第１の絶縁膜２０４、第１の絶縁膜２０４上に形成された電荷蓄積層２０５、前記電荷蓄積層２０５上に形成された第２の絶縁膜２０６、及び前記第２の絶縁膜２０６上に形成された制御電極２０７を含むゲート構造を有するメモリセルＭＴが複数設けられた記憶部（メモリセルアレイ）１１と、記憶部１１内に設けられ、少なくとも第１の設定回数を保持するフューズ領域１１−１と、を備えている。また、半導体記憶装置は、複数のメモリセルＭＴの中から、選択されたメモリセルＭＴにデータを書き込む際に、第１の設定回数に達するまで、選択されたメモリセルＭＴの制御電極２０７に、印加回数に応じて所定の電圧ずつ加算されるプログラム電圧を印加し、制御電極２０７へのプログラム電圧の印加回数が、第１の設定回数に達すると、選択されたメモリセルＭＴに対してベリファイ動作を行い、ベリファイ動作において、選択されたメモリセルＭＴにデータが書き込まれていないと判定する場合は、制御電極２０７にプログラム電圧の印加を行う制御回路１６を備えている。
【００６３】
このように、第１の実施形態で説明した半導体記憶装置は、ステップアップ書き込み時のベリファイをスキップし、パルス波形（プログラム電圧）を階段状にしている。つまり、上述した書き込み動作においては、任意の回数までは、ベリファイ動作を行わず、プログラムを連続して行っている。
【００６４】
次に、図１０を用いて、第１の実施形態の比較例に係るデータの書き込み動作について簡単に説明する。  
図１０に示すように、比較例に係るデータの書き込み動作では、選択セルにデータが書き込まれるまで、制御部は、プログラム動作とベリファイ動作を繰り返す。具体的には、制御部は、１回目のプログラム動作の後にベリファイ動作を行い、フェイルと判定する場合は、プログラム電圧（１回目）ＶＰＧＭ０にΔＶＰＧＭを加えたプログラム電圧（２回目）ＶＰＧＭ１を用いて、２回目のプログラム動作を行う。制御部は、上記の動作を、ベリファイ動作を行い、パスと判定するまで繰り返す。
【００６５】
しかしながら、上述した第１の実施形態に係るデータの書き込み動作においては、Ｓ回では正常なメモリセルにデータが書き込まれないように設定されているので、最小でＳ＋１回のプログラムで選択セルにデータが書き込まれる。そのため、Ｓ＋１回目のプログラムで選択セルにデータの書き込みが終了するまでの時間は、Ｓ＋１回目のプログラムの後のベリファイ動作（２回目）も考慮すると、（Ｓ＋１）×Δｔｐ＋２×Δｔｖであることがわかる。しかしながら、上述した比較例のように、プログラムの直後に毎回ベリファイ動作を行う場合は、（Ｓ＋１）×（Δｔｐ＋Δｔｖ）だけ時間を要する事がわかる。これは、第１の実施形態で説明した書き込み動作に比べて、（Ｓ−１）×Δｔｖだけ時間が長いことがわかる。
【００６６】
以上のように、予め実験等により、正常なメモリセルが書き込まれない程度の回数だけプログラムを連続的に行い、その後にベリファイ動作を行うことで、書き込み動作に要する時間を大幅に短縮することが可能である。
【００６７】
尚、上述した実施形態においては、データの書き込み動作時間を短縮できるので、例えばスタートの書き込み電圧、またはステップアップ幅を下げて、時間が短くなった分、ゆっくり書く事で信頼性が高い書き込み動作を行うことも可能である。より具体的には以下の通りである。
【００６８】
上記実施形態によって、短縮されたベリファイ動作の時間を、プログラム動作に掛けても良い。例えば、書き込み動作時の最初に選択ワード線ＷＬに印加されるプログラム電圧ＶＰＧＭ０の電圧の大きさを、上述した実施形態におけるプログラム電圧ＶＰＧＭ０よりも小さくする事が可能である。そのため、正常なメモリセルにデータが書き込まれるまでの回数が増加する可能性がある。しかしながら、プログラム電圧ＶＰＧＭ０の電圧は小さいほど、メモリセルトランジスタＭＴのトンネル絶縁膜２０４（図５参照）へのダメージを抑制することが可能となる。
【００６９】
また、上述した実施形態を用いることで、ΔＶＰＧＭの値（ステップアップ幅）を従来の値に比べて小さくする事も可能である。この場合も、上述した場合と同様に、プログラム回数は増加するが、メモリセルトランジスタＭＴのトンネル絶縁膜２０４へのダメージを抑制することが可能となる。
【００７０】
（第２の実施形態）
次に、第２の実施形態に係る半導体記憶装置について説明する。第２の実施形態に係る半導体記憶装置は、メモリセルへの書き込み／消去回数等をカウントするループカウンタを更に備え、該ループカウンタに基づいて、適宜第１の設定回数を変更する点で第１の実施形態に係る半導体記憶装置と異なる。尚、第２の実施形態の半導体記憶装置の基本的な構成や、基本的なデータの書き込み方法等は、上述した実施形態で説明したものと同様なので、詳細な説明は省略する。
【００７１】
＜２．１  ＮＡＮＤ型フラッシュメモリの全体構成＞
図１１を用いて、第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１０−１の構成を概略的に説明する。図１１は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１０−１の基本的な構成を模式的に示すブロック図である。
【００７２】
図１１に示すように、制御回路１６は、ループカウンタ１６−２を更に備えている。ループカウンタ１６−２は、メモリセルトランジスタＭＴにデータが書き込まれた、またはデータが消去された回数をカウントし、カウント結果を所定の記憶領域（例えばメモリセルアレイ１１）に記憶しておく。
【００７３】
また、Ｒｏｍ  Ｆｕｓｅ領域１１−１には、後述する動作で制御回路１６に用いられる第２の設定回数が保持されている。この第２の設定回数は、データを書き込む為に必要なプログラム回数が減ってしまう、書き込み動作及び消去動作の合計回数である。この第２の設定回数は、半導体記憶装置の認定試験等で導出される。
【００７４】
＜２．２  第２の実施形態に係る半導体記憶装置の書き込み動作＞
次に、図１２を用いて、第２の実施形態に係る半導体記憶装置の書き込み動作について説明する。図１２は、第２の実施形態に係る半導体記憶装置の書き込み動作を模式的に示したフローチャートである。
【００７５】
［ステップＳ１１０１］
まず、制御回路１６は、今まで選択セルに行った書き込み動作、及び消去動作の回数をループカウンタ１６−２によって計測する。そして、制御回路１６は、該計測結果と、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されている第２の設定回数とが等しいか否かを判定する。
【００７６】
［ステップＳ１１０２］
ステップＳ１１０１において、制御回路１６が、該計測結果と、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されている第２の設定回数とが等しいと判定する場合、制御回路１６は、現在設定されている第１の設定回数から、１を減じた値を、新しい第１の設定回数として、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定する。  
これにより、この後、制御回路１６は、Ｒｏｍ  Ｆｕｓｅ領域１１−１に再設定されたデータを用いて、ステップＳ１１０３を行う。
【００７７】
ステップＳ１１０１において、制御回路１６が、該計測結果と、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されている第２の設定回数とが等しくないと判定する場合、ステップＳ１１０３に進む。
【００７８】
［ステップＳ１１０３］〜［ステップＳ１１０７］
基本的な動作は、第１の実施形態で説明したステップＳ１００１〜Ｓ１００５と同様であるので、詳細な説明は省略する。
【００７９】
＜２．３  第２の実施形態に係る半導体記憶装置の作用効果＞
上述した第２の実施形態によれば、フューズ領域１１−１は、第２の設定回数を更に保持し、データの書き込み及びデータの消去の回数が第２の設定回数と等しくなる場合、フューズ領域１１−１に保持されている第１の設定回数から１を減算した値を、第１の設定回数として再設定する。
【００８０】
ここで、図１３を用いて、第２の実施形態に係る半導体記憶装置の書き込み動作の作用効果の理解を容易にするために、書き込み動作及び消去動作の回数と、プログラム電圧の印加回数との関係について説明する。
【００８１】
図１３に示すように、メモリセルトランジスタＭＴは、書き込み動作または消去動作を繰り返すと、データの書き込み動作に必要なプログラム回数が変動する。具体的には、メモリセルトランジスタＭＴのトンネル絶縁膜２０４は、書き込み動作または消去動作の際のＦＮ電流によりダメージを受けてしまう。そのため、例えばメモリセルトランジスタＭＴのトンネル絶縁膜２０４を構成しているＳｉ−Ｏ結合が切れ、トンネル絶縁膜２０４内にトラップサイトが形成されてしまう。このように、トンネル絶縁膜２０４内にトラップサイトが形成されると、トラップサイトに電子がトラップされてしまい、必要なプログラム電圧印加回数が減少し、必要な消去電圧印加回数が増加するという問題が生じる。
【００８２】
そこで、半導体記憶装置１０−１の認定試験の際に、上記の問題が発生する可能性のある書き込み動作または消去動作の回数を導出する。例えば、書き込み動作または消去動作の回数が、０〜１０００回である場合は、書き込み動作に必要な最小プログラム動作回数はＳ＋１であり、最大プログラム動作回数はＳ＋ｘである（図中の状態Ａの分布を参照）。そして、例えば、書き込み動作または消去動作の回数が、１００１〜２０００回である場合は、書き込み動作に必要な最小プログラム動作回数はＳであり、最大プログラム動作回数はＳ＋４である（図中の状態Ｂの分布を参照）。更に、例えば、書き込み動作または消去動作の回数が、２００１〜３０００回である場合は、書き込み動作に必要な最小プログラム動作回数はＳ−１であり、最大プログラム動作回数はＳ＋３である（図中の状態Ｃの分布を参照）。
【００８３】
このように、メモリセルトランジスタＭＴに対する書き込み動作または消去動作を、所定の回数以上繰り返すと、プログラム回数と、該プログラム回数に対するデータの書き込みが完了した正常なメモリセルに関する分布が変動することがわかる。ここでは特に図示していないが、書き込み動作または消去動作の回数が更に増えると、該正常なメモリセルに関する分布は更に変動する。
【００８４】
ところで、書き込み回数及び消去回数を２００１回以上行った場合において、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されている第１の設定回数（Ｓ回）を変更しないと、例えばＳ−１回のプログラムを行った時点で、選択セルにデータが書き込まれてしまう事がある。そして、プログラム動作をＳ回行った後に、ベリファイ動作を行う構成になっている場合、書き込みが完了した選択セルに対して余計なプログラム電圧を印可することになる。その結果、該選択セルがオーバープログラム（過書き込み）される可能性が出てくる。
【００８５】
このようなオーバープログラムを防止する為に、書き込み動作または消去動作の回数が、該メモリセルの分布の変動する回数（第２の設定回数）に達した場合、制御回路１６は、Ｒｏｍ  Ｆｕｓｅ領域１１−１に記憶されている第１の設定回数（第２の設定回数に達したメモリセルトランジスタＭＴに対応する第１の設定回数）を、適当な値へと更新する。
【００８６】
このように、本実施形態では、書き込み及び消去回数が、第２の設定回数に達した場合、次回以降のプログラムのループ回数（第１の設定回数）を減少させる。これにより、オーバープログラムの発生を抑制することが可能となる。
【００８７】
尚、この更新後の第１の設定回数は、半導体記憶装置の認定試験等によって、算出されるものである。また、第２の設定回数は、例えば“１０００”及び“２０００”である。
【００８８】
（第３の実施形態）
次に、第３の実施形態に係る半導体記憶装置について説明する。第１及び第２の実施形態では、書き込み動作について説明したが、第３の実施形態では、選択セルの消去動作について説明する。尚、第３の実施形態の半導体記憶装置の基本的な構成等は、上述した実施形態で説明したものと同様なので、詳細な説明は省略する。
【００８９】
＜３．１  動作＞
＜３．１．２  第３の実施形態に係る半導体記憶装置の消去動作＞
上述したように、データの消去は、同一行に接続された全てのメモリセルトランジスタＭＴ（１ブロック）に対して一括して行われる。以下では、制御ゲートとチャネルとの間に電位差を与えて、トンネル絶縁膜を介して、電荷蓄積層から基板へと電子を引き抜き、これによりメモリセルトランジスタＭＴの閾値を下降させる動作を「消去」と呼ぶ。この消去が複数回実行されることで、メモリセルトランジスタＭＴの閾値は所望の値まで下降され、データの消去動作が行われる。また、メモリセルトランジスタＭＴの属するウェル（半導体基板）には、消去電圧が複数回印加される。後述するように、この消去電圧は、回数を重ねると、その回数分大きくなる。以下に示す消去電圧を区別しない場合には、単に消去電圧ＶＥＲＡと称す。
【００９０】
図１４に示すように、半導体記憶装置に対して予めデータの消去実験を行うことで、制御回路１６が、正常なメモリセルトランジスタに対して消去動作を行った場合、正常なメモリセルトランジスタからデータを消去できる最小の回数がＴ＋１回、最大の回数がＴ＋ｙ（ｙは１以上の整数）回となることがある。この場合、Ｒｏｍ  Ｆｕｓｅ領域１１−１は、第３の設定回数（消去ループ回数）として、正常なメモリセルトランジスタからデータが消去されない程度の消去電圧印加回数を記憶する。そして、本実施形態の場合、Ｒｏｍ  Ｆｕｓｅ領域１１−１は、正常なメモリセルトランジスタからデータが消去される最小の回数よりも１回少ないＴ回を第３の設定回数として、記憶する。尚、第３の設定回数は、基本的には正常なメモリセルトランジスタからデータが消去されない程度の消去電圧印加回数であるが、例えば、第３の設定回数は、正常なメモリセルトランジスタからデータが消去される最小の回数であっても良い。
【００９１】
＜３．１．２  第３の実施形態に係る半導体記憶装置の消去動作の具体例＞
図１５、１６を用いて第３実施形態に係る半導体記憶装置の消去時の動作について説明する。図１５は、本実施形態に係る半導体記憶装置の消去時の動作について概略的に説明するためのフローチャートである。
【００９２】
図１６において、ＶＥＲＡ０〜ＶＥＲＡ（Ｔ−１）はそれぞれ、１回目〜Ｔ回目の消去電圧を表す。消去電圧ＶＥＲＡ０の値は、ループ回数に対する消去電圧の初期値に相当する。また、ΔＶＥＲＡは、ループ回数に対する消去電圧の増分を表す。本実施形態では、ΔＶＥＲＡは、ループ回数に依存しない値に設定される。
【００９３】
［ステップＳ１２０１］
制御回路１６は、ウェル制御回路１９を介して、期間Δｔｅの間、消去対象となる全ビット（全メモリセルトランジスタＭＴ）のウェルに対し、最初の消去電圧ＶＥＲＡ０を印加する。この最初の消去電圧ＶＥＲＡ０の大きさは、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されている。
【００９４】
［ステップＳ１２０２］
次に、制御回路１６は、消去電圧ＶＥＲＡの印加回数が、Ｒｏｍ  Ｆｕｓｅ領域１１−１に設定されたＴ回（第３の設定回数）に達したか否かを判定する。
【００９５】
［ステップＳ１２０３］
ステップＳ１２０２において、制御回路１６は、消去電圧ＶＥＲＡの印加回数（例えばＸ回（Ｘは１以上の整数））がＴ回（Ｔは１以上の整数）に達していないと判定した場合は、Ｘ回目の消去電圧ＶＥＲＡ（Ｘ−１）に電圧ΔＶＥＲＡ分レベルを上げた（昇圧した）消去電圧ＶＥＲＡＸ（＝ＶＥＲＡ（Ｘ−１）＋ΔＶＥＲＡ）を、ウェル制御回路１９を介してウェルに印加する。その後、制御回路１６は、再びステップＳ１２０２を行う。
【００９６】
［ステップＳ１２０４］
ステップＳ１２０２において、制御回路１６は、消去電圧印加回数がＳ回に達したと判定した場合は、これらのビットの閾値電圧が、消去ベリファイ電圧を下回っているか否かを確認する。つまり、制御回路１６は、期間Δｔｖの間、選択セルに対してベリファイ動作を行う。制御回路１６は、このベリファイ動作を行い、パスかフェイルかを判定することで、選択セルにデータが書き込まれたか否かを判定する。具体的には、制御回路１６は、ウェル制御回路１９を介してウェルに消去ベリファイ電圧ＶＶＥＲを印加することで、該判定を行う。  
そして、制御回路１６は、これらの全ビットの閾値電圧が消去ベリファイ電圧を下回ると判定する場合、消去処理を終了する。つまり、ステップＳ１００４において、制御回路１６は、ベリファイ動作によって、選択セルがパスであると判定する（選択セルからデータが消去されていると判定する）場合、制御回路１６は、選択セルへの消去動作を終了する。
【００９７】
［ステップＳ１２０５］
ステップＳ１２０４において、制御回路１６は、ベリファイ動作によって、全ビットまたは残存ビットがフェイルであると判定する（選択セルからデータが消去されていないと判定する）場合、つまり、閾値電圧が消去ベリファイ電圧を下回っていないビット（即ち、残存ビット）があれば、これらの残存ビットに対し、制御回路１６は、Ｙ回目（Ｓ以上の整数）の消去電圧ＶＥＲＡ（Ｙ−１）に増分電圧ΔＶＥＲＡを加えた（昇圧した）消去電圧ＶＥＲＡＹ（＝ＶＥＲＡ（Ｙ−１）＋ΔＶＥＲＡ）を、ウェル制御回路１９を介してウェルに印加する。その後、制御回路１６は、再びステップＳ１２０４を行う。
【００９８】
そして、全残存ビットの閾値電圧が消去ベリファイ電圧を下回っていれば、消去処理を終了する。
【００９９】
＜３．２  第３の実施形態に係る半導体記憶装置の作用効果＞
上述した実施形態によれば、フューズ領域１１−１は、第３の設定回数を更に保持し、制御回路１６は、複数のメモリセルＭＴの中から、選択されたメモリセルＭＴからデータを消去する際に、第３の設定回数に達するまで、選択されたメモリセルＭＴが設けられている半導体基板２０２に、印加回数に応じて所定の電圧ずつ加算される消去電圧を印加し、半導体基板２０２への消去電圧の印加回数が、第３の設定回数に達すると、選択されたメモリセルＭＴに対してベリファイ動作を行い、ベリファイ動作において、選択されたメモリセルＭＴにデータが残っていると判定する場合は、半導体基板２０２に消去電圧の印加を行う制御回路１６と、を備えている。
【０１００】
このように、第３の実施形態で説明した半導体記憶装置は、ステップアップ消去時のベリファイをスキップし、パルス波形（消去電圧）を階段状にしている。つまり、上述した消去動作においては、任意の回数までは、ベリファイ動作を行わず、消去電圧の印加を連続して行っている。
【０１０１】
次に、図１７を用いて、第３の実施形態の比較例に係るデータの消去動作について簡単に説明する。  
図１７に示すように、比較例に係るデータの消去動作では、ビットからデータが消去されるまで、制御部は、消去動作とベリファイ動作を繰り返す。具体的には、制御部は、１回目の消去動作の後にベリファイ動作を行い、フェイルと判定する場合は、消去電圧（１回目）ＶＥＲＡ０にΔＶＥＲＡを加えた消去電圧（２回目）ＶＥＲＡ１を用いて、２回目の消去電圧の印加を行う。制御部は、上記の動作を、ベリファイ動作を行い、パスと判定するまで繰り返す。
【０１０２】
しかしながら、上述した第３の実施形態に係るデータの消去動作においては、Ｔ回では正常なメモリセルからデータを消去できないように設定されているので、最小でＴ＋１回の消去電圧の印加でメモリセルからデータが消去される。そのため、Ｔ＋１回目の消去電圧の印加でビットからのデータ消去が終了するまでの時間は、Ｔ＋１回目の消去の後のベリファイ動作（２回目）も考慮すると、（Ｔ＋１）×Δｔｅ＋２×Δｔｖであることがわかる。しかしながら、上述した比較例のように、消去電圧の印加の直後に毎回ベリファイ動作を行う場合は、（Ｔ＋１）×（Δｔｅ＋Δｔｖ）だけ時間を要する事がわかる。これは、第３の実施形態で説明した書き込み動作に比べて、（Ｔ−１）×Δｔｖだけ時間が長いことがわかる。
【０１０３】
以上のように、予め実験等により、正常なメモリセルからデータが消去されない程度の回数だけ消去を連続的に行い、その後にベリファイ動作を行うことで、消去動作に要する時間を大幅に短縮することが可能である。
【０１０４】
尚、上述した実施形態においては、データの消去時間を短縮できるので、例えばスタートの消去電圧、またはステップアップ幅を下げて、時間が短くなった分、ゆっくり書く事で信頼性が高い書き込み動作を行うことも可能である。より具体的には以下の通りである。
【０１０５】
上記実施形態によって、短縮されたベリファイ動作の時間を、消去動作に掛けても良い。例えば、消去動作時の最初にウェルに印加される消去電圧ＶＥＲＡ０の電圧の大きさを、上述した実施形態における消去電圧ＶＥＲＡ０よりも小さくする事が可能である。そのため、メモリセルからデータが消去されるまでの回数が増加する可能性がある。しかしながら、消去電圧ＶＥＲＡ０の電圧は小さいほど、メモリセルトランジスタＭＴのトンネル絶縁膜２０４（図５参照）へのダメージを抑制することが可能となる。
【０１０６】
また、上述した実施形態を用いることで、ΔＶＥＲＡの値（ステップアップ幅）を従来の値に比べて小さくする事も可能である。この場合も、上述した場合と同様に、消去電圧の印加回数は増加するが、メモリセルトランジスタＭＴのトンネル絶縁膜２０４へのダメージを抑制することが可能となる。
【０１０７】
（変形例等）
尚、第２の実施形態で説明したように、ループカウンタ１６−２が半導体記憶装置１０−１内に無い場合でも、外部機器のカウンタを用いて、第２の実施形態で説明したような制御を行うことでも、第２の実施形態と同様の効果を得ることが可能となる。
【０１０８】
また、第２の実施形態で説明したループカウンタ等は、第３の実施形態等でも適用可能である。具体的には、書き込み動作及び消去動作を繰り返すと、トンネル絶縁膜のトラップの増加に伴い、データの消去に必要な消去電圧印加回数が増加することがある。このような場合、第２の実施形態で説明した第２の設定回数を用いることで、例えば、図１２における、ステップＳ１１０２のように、書き込み及び消去回数が第２の設定回数と等しくなる場合、制御回路１６は、現在Ｒｏｍ  Ｆｕｓｅ領域１１−１に記憶されている第３の設定回数に１を加算した値を、第３の設定回数として再設定しても良い。
【０１０９】
また、第２の実施形態では、メモリセルへの書き込み及び消去回数等をカウントすることを前提に説明したが、必ずしもこれに限らず、例えば、制御回路１６が行った電圧のステップアップ回数（昇圧回数）等の合計によって、同様の動作を行っても良い。
【０１１０】
また、上述した各実施形態のメモリセルトランジスタに係る分布図は、あくまで、正常なメモリセルトランジスタを想定したものであり、認定試験等で不良と判定されるメモリセルトランジスタは特に考慮する必要は無い。
【０１１１】
また、メモリセルトランジスタＭＴの電荷蓄積層には、導電材料を用いても良いし、電荷トラップ型の絶縁膜を用いても良い。
【０１１２】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出される。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば、発明として抽出され得る。
【符号の説明】
【０１１３】
１０…ＮＡＮＤ型フラッシュメモリ      １１…メモリセルアレイ
１１−１…Ｒｏｍ  Ｆｕｓｅ領域      １２…カラムデコーダ
１３…データ入出力バッファ      １４…データ入出力端子    １５…ロウデコーダ
１６…制御回路    １６ａ…電圧発生回路    １６ｂ…ループカウンタ
１７…制御信号入力端子      １８…ソース線制御回路    １９…ウェル制御回路
２０２…半導体基板      ２０４…トンネル絶縁膜    ２０５…電荷蓄積膜
２０５…電荷蓄積層      ２０６…ゲート絶縁膜  ２０７…制御ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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