(57)【要約】【課題】発振回路を含む種々の回路を内蔵する半導体装置において、パッケージの構造によらず、内蔵される回路の特性を高精度に保証する。【解決手段】半導体装置は、発振回路を含む種々の回路を内蔵させた半導体チップを樹脂材料によって封止してパッケージ化した樹脂封止型の半導体装置である。半導体装置は、半導体基板の主表面に形成される複数の回路と、半導体基板の主表面に形成され、上記複数の回路に働く応力を検出する応力センサ１０とを備える。応力センサ１０は、半導体基板の主表面に形成され、第１の不純物濃度を有する第１導電型の第１の半導体抵抗と、半導体基板の主表面に形成され、第１の不純物濃度よりも低い第２の不純物濃度を有する前記第１導電型の第２の半導体抵抗とを含み、第１および第２の半導体抵抗の抵抗値の比または差に応じた電気信号を出力する。【選択図】図１７
2014225610.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成される複数の回路と、
前記半導体基板の主表面に形成され、前記複数の回路に働く応力を検出する応力センサとを備え、
前記応力センサは、
前記半導体基板の主表面に形成され、第１の不純物濃度を有する第１導電型の第１の半導体抵抗と、
前記半導体基板の主表面に形成され、前記第１の不純物濃度よりも低い第２の不純物濃度を有する前記第１導電型の第２の半導体抵抗とを含む、半導体装置。
【請求項２】
前記応力センサは、同一の応力に対する抵抗値の変動量が互いに異なる第１および第２の抵抗素子の抵抗値の比または差に応じた電気信号を出力するように構成され、
前記第１の半導体抵抗は、前記第１の抵抗素子を構成し、
前記第２の半導体抵抗は、前記第２の抵抗素子を構成する、請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体抵抗は、前記第１の不純物濃度を有する前記第１導電型の拡散抵抗であり、
前記第２の半導体抵抗は、前記第２の不純物濃度を有する前記第１導電型の拡散抵抗である、請求項２に記載の半導体装置。
【請求項４】
前記第１の半導体抵抗は、前記第１の不純物濃度を有する前記第１導電型の多結晶シリコン抵抗であり、
前記第２の半導体抵抗は、前記第２の不純物濃度を有する前記第１導電型の多結晶シリコン抵抗である、請求項２に記載の半導体装置。
【請求項５】
前記応力センサは、同一の応力に対する抵抗値の変動量が互いに異なる第１および第２の抵抗素子の抵抗値の比または差に応じた電気信号を出力するように構成され、
前記第１の抵抗素子は、前記第１の半導体抵抗および前記第２の半導体抵抗を第１の比率で組み合わせることによって形成され、
前記第１の比率は、前記第１および第２の抵抗素子に応力が働いていないときの前記第１および第２の抵抗素子の抵抗値が、温度によらず等しい値となるように設定される、請求項１に記載の半導体装置。
【請求項６】
前記２の抵抗素子は、第２導電型の半導体抵抗である、請求項５に記載の半導体装置。
【請求項７】
前記第２の抵抗素子は、不純物濃度が互いに異なる前記第２導電型の第３の半導体抵抗および第４の半導体抵抗を第２の比率で組み合わせることによって形成され、
前記第１および第２の比率は、前記第１および第２の抵抗素子に応力が働いていないときの前記第１および第２の抵抗素子の抵抗値が、温度によらず等しい値となるように設定される、請求項６に記載の半導体装置。
【請求項８】
前記第２の抵抗素子は、金属抵抗である、請求項５に記載の半導体装置。
【請求項９】
前記第１の半導体抵抗および前記第２の半導体抵抗は、前記半導体基板の主表面の前記第１導電型の不純物領域に第１の結晶軸の方向に形成された拡散抵抗であり、
前記第２の抵抗素子は、前記半導体基板の主表面の前記第１導電型の不純物領域に第２の結晶軸の方向に形成された拡散抵抗である、請求項５に記載の半導体装置。
【請求項１０】
前記応力センサの検出値に応じて各前記複数の回路の特性値を補正するための補正手段をさらに備える、請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記応力センサおよび前記複数の回路の各々は、前記半導体基板の主表面に近接して配置される、請求項１０に記載の半導体装置。
【請求項１２】
前記複数の回路の少なくとも１つは、前記半導体基板の主表面に形成される第３の抵抗素子を含み、
前記第３の抵抗素子は、前記半導体装置の１つのチップ辺に平行な方向に配置される、請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、たとえば、発振回路を含む種々の回路を内蔵する半導体装置に好適に用いられるものである。
【背景技術】
【０００２】
発振回路を含む種々の回路を内蔵する半導体装置の一例として、国際公開第２０１２／０７３００７Ａ１号（特許文献１）には、発振回路等を内蔵させた半導体チップを樹脂材料によって封止してパッケージ化した樹脂封止型の半導体装置が開示される。
【０００３】
この種の半導体装置においては、樹脂材料と半導体基板との間の熱膨張係数の違いにより、半導体チップに応力が発生する。そして、半導体チップに応力が加わると、その応力を受けて発振回路に含まれる基準抵抗が変形することによって基準抵抗の抵抗値が変動する。これにより、発振回路の発振周波数が変動してしまうことになる。特許文献１には、基準抵抗を構成する導電体パターンが半導体チップに発生する応力の影響をできるだけ受けないようにするために、導電体パターンの延在方向を、半導体チップの主面に発生する応力が小さくなる方向に設定することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２０１２／０７３３０７号
【特許文献２】特開２００５−２９１９７８号公報
【特許文献３】特開昭６２−２５２１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記の特許文献１に記載される半導体装置は、基準抵抗の抵抗値の変動をできる限り抑えることによって、発振回路の発振周波数の安定化を図るものである。しかしながら、基準抵抗の抵抗値の変動は半導体チップを封止するパッケージの構造（樹脂材料の物性、パッケージの形状および寸法など）に依存するため、発振周波数の精度もパッケージの構造によって異なったものとなってしまう。そのため、上記特許文献１の半導体装置においては、発振周波数などの回路の特性の精度保証値は、一連のパッケージのラインナップにおいて最も精度が劣化するパッケージに律則されることになる。なお、パッケージの構造は回路特性の精度に大きく影響するため、その変更は容易でない。したがって、半導体装置においては、パッケージの構造によらず、内蔵される回路の特性を高精度に保証することが大きな課題となる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態による半導体装置は、半導体基板の主表面に形成される複数の回路と、半導体基板の主表面に形成され、上記複数の回路に働く応力を検出する応力センサとを備える。応力センサは、半導体基板の主表面に形成され、第１の不純物濃度を有する第１導電型の第１の半導体抵抗と、半導体基板の主表面に形成され、第１の不純物濃度よりも低い第２の不純物濃度を有する前記第１導電型の第２の半導体抵抗とを含む。
【発明の効果】
【０００７】
上記の一実施の形態によれば、半導体チップを封止するパッケージの構造によらず、半導体チップに内蔵される回路の特性を高精度に保証することができる。
【図面の簡単な説明】
【０００８】
【図１】実施の形態１による半導体装置を構成する半導体チップの平面レイアウト図である。
【図２】半導体チップに形成される発振回路の一例を示す回路図である。
【図３】発振部の発振信号と、スイッチのオン・オフの切り替えと、容量の電圧との関係を模式的に示す説明図である。
【図４】実施の形態１による半導体装置の断面図である。
【図５】実施の形態１による半導体装置の上面側から半導体装置の内部を見た透視図である。
【図６】応力による抵抗配線の抵抗値の変化を説明する図である。
【図７】応力センサの一構成例を説明するための回路図である。
【図８】応力センサの他の構成例を説明するための回路図である。
【図９】応力センサの他の構成例を説明するための回路図である。
【図１０】応力センサの抵抗素子に用いられるＰ型拡散抵抗の断面図である。
【図１１】拡散抵抗における不純物濃度とピエゾ抵抗係数との関係を示す図である。
【図１２】応力センサの抵抗素子に用いられるＮ型拡散抵抗の断面図である。
【図１３】応力センサの抵抗素子に用いられるポリシリコン抵抗の断面図である。
【図１４】Ｐ型シリコン基板におけるピエゾ抵抗係数の結晶軸依存性を示す図である。
【図１５】Ｐ型シリコン基板に形成される抵抗素子を示す図である。
【図１６】Ｐ型ポリシリコン抵抗およびＮ型ポリシリコン抵抗における、応力に対する抵抗値の変化の様子を説明するための図である。
【図１７】実施の形態１による半導体装置における回路特性の補正を説明する図である。
【図１８】発振回路の回路図である。
【図１９】温度センサの回路図である。
【図２０】実施の形態１による半導体チップの平面図である。
【図２１】半導体チップに発生する応力をシミュレーションした結果を示す図である。
【図２２】応力センサおよび回路ブロックの配置の一例を示す平面レイアウト図である。
【図２３】応力センサおよび回路ブロックの配置の他の例を示す平面レイアウト図である。
【図２４】応力センサおよび回路ブロックの配置の他の例を示す平面レイアウト図である。
【図２５】実施の形態２による半導体装置を構成する半導体チップの回路図である。
【図２６】応力センサの構成例を説明するための回路図である。
【図２７】応力センサを構成する抵抗素子の構成を示す図である。
【発明を実施するための形態】
【０００９】
以下、一実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１０】
［実施の形態１］
（半導体装置の回路構成）
図１は、実施の形態１による半導体装置を構成する半導体チップの平面レイアウト図である。同図には、半導体チップＣＰに内蔵された回路ブロックなどのレイアウトの一例が示されている。
【００１１】
図１を参照して、半導体チップＣＰの主面には、発振回路およびその他の回路が形成されている。具体的には、半導体チップＣＰは、矩形状の平面形状を有しており、発振回路が形成された発振回路領域ＯＳＣと、発振回路以外の回路が形成された領域とを有している。例えば、半導体チップＣＰは、ＲＡＭ（Random  Access  Memory）が形成されたＲＡＭ領域ＲＡＭと、論理回路が形成された論理回路領域ＬＯＧと、フラッシュメモリ（不揮発性メモリ）が形成されたフラッシュメモリ領域ＦＬＡとを有している。半導体チップＣＰはさらに、Ａ／Ｄ（アナログ／デジタル）コンバータおよびＤ／Ａコンバータが形成されたＡＤ／ＤＡ領域ＡＤと、Ｉ／Ｆ回路が形成されたＩ／Ｆ回路領域ＩＦと、電源回路が形成された電源回路領域ＰＣとを有している。
【００１２】
半導体チップＣＰの主面の外周部には、半導体チップＣＰの主面の四辺に沿って複数のパッド電極ＰＤが配置されている。各パッド電極ＰＤは、半導体チップＣＰの内部配線層を介して、発振回路領域ＯＳＣ、ＲＡＭ領域ＲＡＭ、論理回路領域ＬＯＧ、フラッシュメモリ領域ＦＬＡ、ＡＤ／ＤＡ領域ＡＤ、Ｉ／Ｆ回路領域ＩＦ、電源回路領域ＰＣなどと電気的に接続されている。
【００１３】
（発振回路の構成）
図２は、半導体チップＣＰに形成される発振回路の一例を示す回路図である。図３は、発振部１３の発振信号（周波数Ｆ）と、スイッチＳＷ１のオン・オフの切り替えと、容量Ｃ１の電圧との関係を模式的に示す説明図である。
【００１４】
図２を参照して、発振回路は、電圧電流変換部１１と、電圧生成部１２と、発振部１３とから構成される。
【００１５】
電圧電流変換部１１は、基準抵抗Ｒｓｔを利用して入力電圧である基準電圧ＶｒｅｆＩを電流（基準電流）Ｉｒｅｆに変換する。具体的には、電圧電流変換部１１のオペアンプＯＰ１に基準電圧ＶｒｅｆＩが入力されると、基準電圧ＶｒｅｆＩが基準抵抗Ｒｓｔに印加されることによって基準電流Ｉｒｅｆが生成される。なお、基準抵抗Ｒｓｔの抵抗値をＲとすると、基準電流Ｉｒｅｆは、Ｉｒｅｆ＝ＶｒｅｆＩ／Ｒとなる。すなわち、基準抵抗Ｒｓｔは、基準電圧ＶｒｅｆＩを基準電流Ｉｒｅｆに変換するための抵抗とみなすことができる。基準電流Ｉｒｅｆは、トランジスタＴ１，Ｔ２で構成されたカレントミラー回路によってコピーされて電圧生成部１２に供給される。
【００１６】
電圧生成部１２は、電圧電流変換部１１からの入力電流Ｉｒｅｆを用いて、発振部１３の発振周波数Ｆに応じた電圧Ｖｏを生成する。具体的には、電圧電流変換部１１から供給された電流Ｉｒｅｆは、電圧生成部１２のスイッチＳＷ１に入力される。スイッチＳＷ１は、容量Ｃ１およびスイッチＳＷ２に接続されており、発振部１３の発振周波数Ｆに対して１／Ｆの時間だけスイッチＳＷ１がオン（導通）する。スイッチＳＷ１がオンする直前において、スイッチＳＷ２がオフ（非導通）されて容量Ｃ１が放電されており、容量Ｃ１の充電電圧は０Ｖとなっている。スイッチＳＷ２がオフされた状態でスイッチＳＷ１をオンすることにより、スイッチＳＷ１を介して容量Ｃ１に流れ込む電流（基準電流Ｉｒｅｆ）を受けて容量Ｃ１の充電が開始される。すなわち、スイッチＳＷ１がオンされる時間（１／Ｆの時間）、容量Ｃ１が基準電流Ｉｒｅｆにより充電される。このとき容量Ｃ１に蓄えられる電荷をＱとすると、Ｑ＝Ｉｒｅｆ×（１／Ｆ）となる。よって、容量Ｃ１の容量値をＣとし、電圧をＶとすると、電圧Ｖは、電荷Ｑおよび容量Ｃを用いて、下記式（１）で表わされる。
【００１７】
【数１】
2014225610.tif 000003
【００１８】
ここで、基準電流Ｉｒｅｆは、上述のように、基準電圧ＶｒｅｆＩおよび基準抵抗Ｒｓｔにより決まるため（Ｉｒｅｆ＝ＶｒｅｆＩ／Ｒｓｔ)、上記式（１）は、下記式（２）のように変形できる。
【００１９】
【数２】
2014225610.tif 000004
【００２０】
容量Ｃ１の電圧ＶはオペアンプＯＰ２の反転入力端子（−端子）に入力される。オペアンプＯＰ２の非反転入力端子（＋端子）には、基準電圧Ｖｒｅｆｃが入力される。オペアンプＯＰ２は、入力された電圧Ｖと基準電圧Ｖｒｅｆｃとの電圧差を増幅した電圧Ｖｏを出力する。
【００２１】
発振部１３は、電圧生成部１２からの入力電圧Ｖｏに応じた周波数で発振する。具体的には、電圧生成部１２から出力された電圧Ｖｏは、ＶＣＯ（Voltage  Control  Oscillator：電圧制御発振器）２０に入力される。ＶＣＯ２０は、入力電圧Ｖｏに応じた周波数Ｆで発振信号を出力する。ＶＣＯ２０は、電圧で発振周波数を制御する発振器であり、ＶＣＯ２０に入力する電圧Ｖｏが変化すると、それに応じてＶＣＯ２０が出力する発振信号の周波数Ｆも変化する。
【００２２】
発振部１３は、周波数Ｆの発振信号を出力するとともに、制御信号発生器３０に対して周波数フィードバック信号を出力する。制御信号発生器３０は、周波数フィードバック信号をスイッチＳＷ１，ＳＷ２のオン・オフを制御するためのスイッチング制御信号に変換する。具体的には、制御信号発生器３０は、発振部１３の発振周波数Ｆに応じて、スイッチＳＷ１のオンされる時間が１／Ｆとなるように、スイッチＳＷ１のスイッチング制御信号を生成する。また、スイッチＳＷ１，ＳＷ２が相補的かつ交互にオン・オフするように、スイッチＳＷ２のスイッチング制御信号を生成する。
【００２３】
このように、発振回路は、電圧生成部１２において、電圧電流変換部１１からの入力電流Ｉｒｅｆおよび発振部１３の発振周波数Ｆに応じて電圧Ｖｏを生成し、その生成した電圧Ｖｏを発振部１３に入力して、それに応じた周波数で発振部１３が発振するように構成される。電圧生成部１２で生成される電圧Ｖｏは、発振部１３の発振周波数Ｆに応じて制御され、かつ、その制御された電圧Ｖｏに応じて発振周波数Ｆが制御されるため、発振周波数Ｆが変動しても、その変動をフィードバックして発振部１３の発振周波数Ｆを制御することができる。これにより、発振部１３の発振周波数Ｆの変動を抑えることができ、安定した周波数で発振部１３を発振させることができる。
【００２４】
ここで、発振部１３の発振周波数Ｆは、容量Ｃ１の電圧Ｖと基準電圧Ｖｒｅｆｃとが一致したときに安定する。すなわち、発振周波数Ｆが安定した状態では、下記式（３）に示す関係が成立している。この関係を用いると、発振部１３の発振周波数Ｆは、下記式（４）のように表わすことができる。
【００２５】
【数３】
2014225610.tif 000005
【００２６】
【数４】
2014225610.tif 000006
【００２７】
上記式（４）から分かるように、発振周波数Ｆは、基準電圧ＶｒｅｆＩ，Ｖｒｅｆｃ、容量Ｃ１の容量値Ｃ、および基準抵抗Ｒの抵抗値Ｒに応じて変化する。したがって、これらの値のうちのいずれかが変動した場合には、発振周波数Ｆも変動してしまう。なお、基準電圧ＶｒｅｆＩ，Ｖｒｅｆｃによる変動については、回路の工夫等により相殺することができる。一方、容量Ｃ１の容量値および基準抵抗Ｒｓｔの抵抗値が変動すると、電圧生成部１２で生成される電圧Ｖｏが変動するため、発振部１３の発振周波数Ｆの変動を招いてしまう。特に、基準抵抗Ｒｓｔの抵抗値が変動した場合には、電圧電流変換部１１で生成される基準電流Ｉｒｅｆが変動するため、電圧生成部１２に入力される電流Ｉｒｅｆも変動し、その結果、電圧生成部１２から出力される電圧Ｖｏを変動させることとなる。
【００２８】
なお、基準抵抗Ｒｓｔの抵抗値が変動する主な要因としては、半導体チップＣＰを樹脂封止した樹脂封止型の半導体装置において、樹脂封止により半導体チップＣＰに応力が発生することが挙げられる。その一方で、この応力の発生によって容量Ｃ１の容量値はほとんど変動しないことが実験データ等により確認されている。
【００２９】
本実施の形態１では、半導体チップＣＰを樹脂封止したことに起因して発生する応力を検出し、その検出した応力に応じて電圧生成部１２から出力される電圧Ｖｏを補正することによって発振周波数Ｆの変動を補償する。これにより、発振部１３の発振周波数Ｆを安定させる。また、発振回路以外の回路についても同様に、半導体チップＣＰに発生する応力に応じて特性値を補正することにより、応力に起因した特性値の変動を補償する。
【００３０】
再び図１を参照して、半導体チップＣＰの主表面には、半導体チップＣＰに生じる応力を検出するための構成として、応力センサ１０が形成されている。発振回路領域ＯＳＣを含む複数の回路領域では、応力センサ１０の検出値を受けて各回路の特性値を補正する。
【００３１】
以下、実施の形態１による半導体装置の具体的な構成について説明する。
（半導体装置の全体構成）
最初に、実施の形態１による半導体装置の全体構成について説明する。実施の形態１による半導体装置は、樹脂封止された半導体チップＣＰ（図１）を備えた、樹脂封止型の半導体装置（半導体パッケージ）である。
【００３２】
図４は、実施の形態１による半導体装置の断面図である。図５は、実施の形態１による半導体装置の上面側から半導体装置の内部を見た透視図である。
【００３３】
図４および図５を参照して、実施の形態１による半導体装置ＰＫＧは、半導体チップＣＰと、半導体チップＣＰを支持または搭載するダイパッド（チップ搭載部）ＤＰと、導電体によって構成された複数のリードＬＤと、複数のリードＬＤと半導体チップＣＰの表面の複数のパッド電極ＰＤをそれぞれ電気的に接続する複数のボンディングワイヤＢＷと、これらを一体的に封止する封止樹脂部ＭＲとを備える。
【００３４】
封止樹脂部ＭＲは、例えば、熱硬化性樹脂材料などの樹脂材料などを用いて形成される。一例として、フィラーを含むエポキシ樹脂が用いられる。あるいは、低応力化を図るために、フェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニル系の熱硬化性樹脂を用いてもよい。封止樹脂部ＭＲによって半導体チップＣＰ、リードＬＤおよびボンディングワイヤＢＷが封止されて電気的および機械的に保護される。封止樹脂部ＭＲは、その厚さと交差する平面形状（外形形状）は、例えば矩形状とされている。なお、この平面矩形の角に丸みを帯びさせることもできる。
【００３５】
半導体チップＣＰは、単結晶シリコン等からなる半導体基板（半導体ウエハ）の主面に種々の半導体素子または半導体集積回路を形成した後、ダイシング等によって半導体基板を各半導体チップに分離して製造したものである。
【００３６】
半導体チップＣＰの一方の主面であり、かつ半導体素子が形成される側の主面１には、複数のパッド電極ＰＤが形成されている。各パッド電極ＰＤは、半導体チップＣＰの内部または表層部分に形成された半導体素子または半導体集積回路に電気的に接続されている。複数のパッド電極ＰＤは、半導体チップＣＰの主面１の周辺に沿って配置されている。以下の説明では、半導体チップＣＰにおいて、半導体素子が形成される側の主面１を主面１と表記し、主面１とは反対側の主面２を裏面２と表記する。
【００３７】
半導体チップＣＰは、主面１が上方を向くようにダイパッドＤＰの上面上に搭載される。半導体チップＣＰの裏面２は、ダイパッドＤＰの上面に接着材３を介して接着されて固定されている。接着材３は、導電性または絶縁性の接着材を必要に応じて用いることができる。また、半導体チップＣＰは、封止樹脂部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
【００３８】
リードＬＤは、導電体で構成されており、代表的に銅または銅合金などの金属材料からなる。各リードＬＤは、リードＬＤのうちの封止樹脂部ＭＲ内に位置する部分であるインナリード部と、リードＬＤのうちの封止樹脂部ＭＲ外に位置する部分であるアウタリード部とからなる。アウタリード部は、封止樹脂部ＭＲの側面から封止樹脂部ＭＲ外に突出している。複数のリードＬＤは、半導体チップＣＰの周囲に、各リードＬＤのインナリード部の一方端部が半導体チップＣＰと対向するように配置されている。
【００３９】
半導体チップＣＰの主面１の各パッド電極ＰＤは、各リードＬＤのインナリード部に、導電性接続部材であるボンディングワイヤＢＷを介して電気的に接続されている。ボンディングワイヤＢＷは導電性のワイヤであり、好ましくは金線や銅線などの金属細線からなる。ボンディングワイヤＢＷは、樹脂封止部ＭＲ内に封止されており、封止樹脂部ＭＲから露出されない。
【００４０】
各リードＬＤのアウタリード部は、アウタリード部の端部近傍の下面が封止樹脂部ＭＲの下面よりも若干下に位置するように折り曲げ加工されている。リードＬＤのアウタリード部は、半導体チップＣＰの外部接続用端子として機能する。
【００４１】
なお、本実施の形態では、半導体装置ＰＫＧがＱＦＰ（Quad  Flat  Package）形態の半導体装置である場合について説明したが、半導体チップＣＰを樹脂封止した樹脂封止型の半導体装置であれば、半導体装置ＰＫＧを他の形態の半導体装置とすることもできる。一例として、半導体装置ＰＫＧを、リードフレームを用いて製造した半導体装置であるＱＦＮ（Quad  Flat  Non-leaded  package）形態、ＳＯＰ（Small  Outline  Package）形態、あるいはＤＩＰ（Dual  Inline  Package）形態とすることもできる。
【００４２】
ここで、半導体チップＣＰ、ダイパッドＰＤ、複数のリードＬＤおよび複数のボンディングワイヤＢＷを樹脂封止するモールド工程後においては、半導体チップＣＰに応力が発生する。これは、封止樹脂部ＭＲの熱膨張係数が、半導体チップＣＰを構成する半導体基板の熱膨張係数に比べて大きいことによる。詳細には、モールド工程においては、封止樹脂部ＭＲ形成用のモールド金型のキャビティ内に樹脂材料を注入してから、注入した樹脂材料を硬化することで封止樹脂部ＭＲを形成する。樹脂材料を硬化するときの温度は例えば１５０〜２００℃程度と高温であり、樹脂材料の硬化後に室温まで冷却される。この冷却の際の封止樹脂部ＭＲの収縮量は、半導体チップＣＰの収縮量よりも大きいため、半導体チップＣＰには、図５の矢印で示すような応力（特に圧縮応力）が加わることになる。
【００４３】
半導体チップＣＰに応力が加わると、その応力によって半導体チップＣＰに内蔵されている基準抵抗Ｒｓｔの抵抗値が変動する可能性がある。これは、図６に示すように、基準抵抗Ｒｓｔを構成する抵抗配線が応力によって変形すると、その変形に起因して抵抗値が変動してしまうためである。
【００４４】
図６は、応力による抵抗配線の抵抗値の変化を説明する図である。
図６には、基準抵抗Ｒｓｔを構成する抵抗配線の概要が示されている。抵抗配線の延在方向（配線方向）の寸法を配線長さＬとし、配線方向に垂直な方向の寸法を配線幅Ｗとし、配線方向に垂直な方向の断面積を導体断面積Ａとし、抵抗配線の抵抗率を抵抗率ρとし、抵抗配線の抵抗値を抵抗値Ｒとする。
【００４５】
抵抗配線の抵抗の変化率ΔＲ／Ｒは、式（５）で近似される。すなわち、応力による抵抗配線の抵抗の変化率ΔＲ／Ｒは、応力による配線長さＬの変化率ΔＬ／Ｌと、応力による導体断面積Ａの変化率ΔＡ／Ａと、応力による抵抗率ρの変化率Δρ／ρとによって規定される。
【００４６】
【数５】
2014225610.tif 000007
【００４７】
上記式（５）から分かるように、配線抵抗の抵抗値の変動は、応力によって配線抵抗の形状（配線長さＬや断面積Ａ）が変化すること、および、配線抵抗の抵抗率ρが変化することによって発生する。なお、応力による抵抗率ρの変化は、ピエゾ抵抗効果によるものである。このピエゾ抵抗効果は、配線抵抗をシリコン膜で形成した半導体抵抗とした場合に、配線抵抗を金属膜で形成した金属抵抗とした場合と比較して、非常に大きくなる。したがって、配線抵抗を金属抵抗とした場合、配線抵抗の抵抗値の変動は、主に配線抵抗の形状の変化に起因して発生する。これに対して、配線抵抗を半導体抵抗とした場合、配線抵抗の抵抗値の変動は、主に抵抗率ρの変化に起因して発生する。
【００４８】
このように、半導体チップＣＰに発生する応力による配線抵抗の抵抗値の変動量は、配線抵抗の構造によって異なってくる。また、発生する応力そのものの大きさは、封止樹脂部ＭＲを構成する樹脂材料の熱膨張係数等によって異なったものとなる。したがって、半導体装置ＰＫＧにおいては、封止樹脂部ＭＲの材料や基準抵抗Ｒｓｔを構成する配線抵抗の構造が変わると、配線抵抗の抵抗値の変動量が異なるため、半導体チップＣＰに形成される回路の特性値の変動量も変わってしまう。そのため、半導体装置ＰＫＧのバリエーションを豊富化させるためには、半導体装置ＰＫＧごとに、応力による回路の特性値の変動量を把握してその変動量を適切に補償する必要が生じる。これには、多大な労力およびコストを費やすことになる。したがって、信頼性の高い半導体装置を低コストで実現するためには、応力に左右されない回路特性を保証することが必要となる。
【００４９】
そこで、本実施の形態１では、応力センサ１０を半導体チップＣＰに形成し、半導体チップＣＰに発生する応力を検出する。そして、検出された応力に応じて当該半導体チップＣＰ内部の回路の特性を補正する。これにより、応力に依存しない回路特性を実現する。
【００５０】
（応力センサの構成）
次に、実施の形態１による半導体装置に搭載される応力センサ１０の具体的構成について説明する。
【００５１】
図７〜図９は、応力センサ１０の構成例を説明するための回路図である。図７〜図９を参照して、応力センサ１０は、ピエゾ抵抗式の応力センサであって、応力に対する抵抗値の変動量が互いに異なる２種類の抵抗素子Ｒ１，Ｒ２を組合せて構成される。
【００５２】
図７では、応力センサ１０は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に接続された抵抗ブリッジ回路を含む。この抵抗ブリッジ回路は、２種類の抵抗素子Ｒ１，Ｒ２を２個ずつ、計４個の抵抗素子により構成される。
【００５３】
具体的には、抵抗素子Ｒ１は、応力の影響を受けにくい抵抗素子であり、抵抗素子Ｒ２は、応力の影響を受けやすい抵抗素子である。したがって、抵抗素子Ｒ１は、抵抗素子Ｒ２と比較して、同一の応力に対する抵抗値の変動量が小さくなる。
【００５４】
応力センサ１０は、応力に応じて各抵抗素子の抵抗値が変化することに伴ない、２つの出力端子間に電位差Ｖｏが生じる。抵抗素子Ｒ１の抵抗値をＲ１とし、抵抗素子Ｒ２の抵抗値をＲ２とすると、２つの出力端子間に生じる電位差Ｖｏは、下記式（６）によって示される。
【００５５】
【数６】
2014225610.tif 000008
【００５６】
応力センサ１０は、出力端子に生じた電圧信号Ｖｏを図示しない増幅器を介して出力する。
【００５７】
図８では、応力センサ１０は、オペアンプ３２および抵抗素子Ｒ１，Ｒ２からなる反転増幅回路を含む。反転増幅回路は、反転入力端子（−端子）に抵抗Ｒ１を介して入力電圧Ｖｒｅｆを加え、非反転入力端子（＋端子）を接地する。そして、フィードバック抵抗Ｒ２によって出力端子から反転入力端子に負帰還を掛ける。出力端子に生じる電位差Ｖｏは、下記式（７）によって示される。応力センサ１０は、出力端子に生じた電圧信号Ｖｏを図示しない増幅器を介して出力する。
【００５８】
【数７】
2014225610.tif 000009
【００５９】
図９では、応力センサ１０は、差動増幅器３４と、抵抗素子Ｒ１，Ｒ２とを含む。抵抗素子Ｒ１，Ｒ２にはそれぞれ、図示しない定電流源から一定の電流Ｉｏが供給される。差動増幅器３４は、抵抗素子Ｒ１の端子間電圧Ｖ１（＝Ｉｏ×Ｒ１）と、抵抗素子Ｒ２の端子間電圧Ｖ２（＝Ｉｏ×Ｒ２）との電圧差を所定の増幅率Ａで増幅する。出力端子に生じる電圧信号Ｖｏは、下記式（８）によって示される。
【００６０】
【数８】
2014225610.tif 000010
【００６１】
このように、応力センサ１０は、同一の圧力に対する抵抗値の変動量が互いに異なる２つの抵抗素子Ｒ１，Ｒ２を組合せて構成される。これにより、応力センサ１０からは、２つの抵抗素子Ｒ１，Ｒ２の抵抗値の比（＝Ｒ２／Ｒ１）または抵抗値の差（＝Ｒ２−Ｒ１）に比例した電圧信号Ｖｏが出力される。
【００６２】
［抵抗素子の構成］
以下、応力センサ１０に適用される抵抗素子の具体的な構成について説明する。
【００６３】
本実施の形態１において、応力センサ１０を構成する抵抗素子Ｒ１，Ｒ２は、半導体抵抗または金属抵抗により形成される。このうちの半導体抵抗には、半導体基板内に不純物を導入して形成した拡散抵抗、および多結晶シリコン（ポリシリコン）膜で形成したポリシリコン抵抗が含まれる。
【００６４】
図１０は、応力センサ１０の抵抗素子に用いられる拡散抵抗の断面図である。図１０には、Ｐ型拡散抵抗（Ｐ＋拡散抵抗）の断面図が示される。
【００６５】
図１０を参照して、Ｐ型拡散領域１０４は、Ｐ型の単結晶シリコンなどからなる半導体基板１００の主面から所定の深さに亘って形成されたＮ側ウェル（Ｎ型半導体領域）１０２に、例えばＩｎ（インジウム）やＢ（硼素）などのＰ型不純物をイオン注入することにより形成される。このＰ型拡散領域１０４を覆うように半導体基板１００上に絶縁膜１０８を堆積し、この絶縁膜１０８をドライエッチングすることにより、Ｐ型拡散領域１０４の上部にコンタクトホールを形成する。このコンタクトホールを導電体膜で埋めることによって、電極１１０が形成される。これによりＰ型拡散抵抗が形成される。
【００６６】
Ｐ型拡散抵抗が形成される領域である抵抗形成領域は、半導体基板１００の主面に形成された素子分離領域１０６によって規定される。なお、この素子分離領域１０６は、例えばＳＴＩ（Shallow  Trench  Isolation）法などによって、素子分離溝に酸化シリコンなどからなる絶縁体を埋め込むことによって形成される。
【００６７】
図１１は、Ｐ型拡散抵抗におけるＰ型不純物濃度とピエゾ抵抗係数との関係を示す図である。図１１を参照して、Ｐ型拡散抵抗のピエゾ抵抗係数は、Ｐ型不純物濃度に応じて変化する。ピエゾ抵抗係数は、Ｐ型不純物濃度が高くなるに従って小さくなる。すなわち、Ｐ型拡散抵抗は、Ｐ型不純物濃度が高くなるほど、応力に対する抵抗値の変動量が小さくなる。
【００６８】
したがって、図７〜図９に示した応力センサ１０の２つの抵抗素子Ｒ１，Ｒ２に、Ｐ型不純物濃度が互いに異なる２つのＰ型拡散抵抗を適用する構成とすれば、同一の応力に対する抵抗値の変動量を異ならせることができる。具体的には、応力の影響を受けにくい抵抗素子Ｒ１として、Ｐ型不純物濃度が高い方のＰ型拡散抵抗を用いる。一方、応力の影響を受けやすい抵抗素子Ｒ２として、Ｐ型不純物濃度が低い方のＰ型拡散抵抗を用いる。
【００６９】
なお、応力センサ１０の抵抗素子にＮ型拡散抵抗（Ｎ＋拡散抵抗）を用いる構成においても、上記と同様のことがいえる。図１２は、Ｎ型拡散抵抗の断面図である。図１２を参照して、Ｎ型拡散領域１１２は、Ｐ型の単結晶シリコンなどからなる半導体基板１００の主面に、例えばＰ（リン）Ａｓ（ヒ素）などのＮ型不純物をイオン注入することなどによって形成される。このＮ型拡散領域１１２を覆うように絶縁膜１０８を堆積した後、絶縁膜１０８をドライエッチングしてＮ型拡散領域１１２の上部にコンタクトホールを形成する。そして、このコンタクトホールを導電体膜で埋めることによって電極１１０を形成する。これにより、Ｎ型拡散抵抗が形成される。
【００７０】
図１１には、Ｎ型拡散抵抗におけるＮ型不純物濃度とピエゾ抵抗係数との関係が併せて示される。Ｎ型拡散抵抗を用いた場合、Ｐ型拡散抵抗の応力に対する抵抗変動の傾向が逆転する。Ｎ型拡散抵抗においても、Ｐ型拡散抵抗と同様に、Ｎ型不純物濃度が高くなるに従って、ピエゾ抵抗係数が小さくなるため、応力に対する抵抗値の変動量が小さくなる。したがって、応力センサ１０の抵抗素子Ｒ１にＮ型不純物濃度が高い方のＮ型拡散抵抗を用いる一方で、抵抗素子Ｒ２にＮ型不純物濃度が低い方のＮ型拡散抵抗を用いる構成とする。なお、抵抗素子Ｒ１，Ｒ２における不純物濃度の違いは、例えば、不純物のイオン注入量を異ならせることで実現できる。
【００７１】
図１３は、応力センサ１０に用いられるポリシリコン抵抗の断面図である。図１３には、Ｐ型ポリシリコン抵抗の断面図が示される。
【００７２】
図１３を参照して、Ｐ型ポリシリコン抵抗は、半導体基板１００の主面に形成された素子分離領域１１６上に堆積されたポリシリコン膜１１８を、フォトリソグラフィ法およびドライエッチング法を用いてパターニングすることによって形成される。
【００７３】
ポリシリコン抵抗の側壁上には、サイドウォールスペーサ１２０が形成される。サイドウォールスペーサ１２０は、例えば、半導体基板１００上に酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜を堆積し、この酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＲＩＥ（Reactive  Ion  Etching）法などにより異方性エッチングすることにより形成することができる。サイドウォールスペーサ１２０の形成後、ポリシリコン膜１１８にＰ型不純物をイオン注入する。そして、ポリシリコン膜１１８を覆うように半導体基板１００上に絶縁膜１０８を堆積し、この絶縁膜１０８をドライエッチングすることにより、ポリシリコン膜１１８の上部にコンタクトホールを形成する。このコンタクトホールを導電体膜で埋めることによって、電極１１０が形成される。これによりＰ型ポリシリコン抵抗が形成される。
【００７４】
なお、図示は省略するが、Ｎ型ポリシリコン抵抗は、図１３のポリシリコン膜１１８にＮ型不純物をイオン注入することにより形成することができる。
【００７５】
Ｐ型ポリシリコン抵抗およびＮ型ポリシリコン抵抗においても、上述した拡散抵抗と同様に、ポリシリコン膜１１８に注入される不純物の濃度に応じてピエゾ抵抗係数が変化する。具体的には、図１０に示した不純物濃度とピエゾ抵抗係数との関係と同様に、不純物濃度が高くなるに従ってピエゾ抵抗係数が小さくなる。
【００７６】
したがって、図７〜図９に示した応力センサ１０の２つの抵抗素子Ｒ１，Ｒ２に、不純物濃度が互いに異なる２つのポリシリコン抵抗を適用する構成とすれば、同一の応力に対する抵抗値の変動量を異ならせることができる。一例として、応力の影響を受けにくい抵抗素子Ｒ１として、Ｐ型不純物濃度が高い方のＰ型ポリシリコン抵抗を用いる。一方、応力の影響を受けやすい抵抗素子Ｒ２として、Ｐ型不純物濃度が低い方のＰ型ポリシリコン抵抗を用いる。あるいは、応力の影響を受けにくい抵抗素子Ｒ１として、Ｎ型不純物濃度が高い方のＮ型ポリシリコン抵抗を用いる一方で、応力の影響を受けやすい抵抗素子Ｒ２として、Ｎ型不純物濃度が低い方のＮ型ポリシリコン抵抗を用いる。
【００７７】
あるいは、応力センサ１０の２つの抵抗素子Ｒ１，Ｒ２に、不純物濃度が互いに異なる２つの半導体抵抗を適用する構成に代えて、金属抵抗および半導体抵抗をそれぞれ適用する構成としてもよい。上述したように、半導体抵抗は、金属抵抗と比較してピエゾ抵抗効果が非常に大きいため、応力に対する抵抗値の変動量が大きくなる。したがって、応力の影響を受けにくい抵抗素子Ｒ１として金属抵抗を用いる一方で、応力の影響を受けやすい素子Ｒ２として半導体抵抗を用いることができる。
【００７８】
または、単結晶シリコンからなる半導体基板（半導体ウエハ）において、結晶軸によってピエゾ抵抗係数の大きさが異なることを利用して、２つの抵抗素子Ｒ１，Ｒ２を、互いに異なる２つの結晶軸にそれぞれ形成された２つの拡散抵抗を用いて構成することも可能である。
【００７９】
図１４は、Ｐ型シリコン基板におけるピエゾ抵抗係数の結晶軸依存性を示す図である。図１４を参照して、Ｐ型シリコン基板の結晶面方位（１００）面上の＜１１０＞軸は、＜１００＞軸とよりもピエゾ抵抗係数が大きくなる。したがって、＜１１０＞軸は、＜１００＞軸と比較して、応力の影響を受けやすいことが分かる。
【００８０】
そこで、図１５に示すように、結晶面方位（１００）面上の、＜１１０＞軸に抵抗素子Ｒ２を形成するとともに、＜１１０＞軸に対して４５°の方向に抵抗素子Ｒ１を形成する。
【００８１】
なお、このようなピエゾ抵抗係数の結晶軸依存性は、Ｎ型シリコン基板においても見られる。よって、Ｎ型シリコン基板においても、ピエゾ抵抗係数の大きさが互いに異なる２つの結晶軸に２つの抵抗素子Ｒ１，Ｒ２をそれぞれ形成することによって、応力センサ１０を形成することができる。
【００８２】
以上に述べたように、半導体抵抗のピエゾ抵抗係数の大きさは、不純物濃度や結晶軸の方向によって異なる。さらに半導体抵抗は、不純物の導電型が異なると、応力に対する抵抗値の変化の方向が逆になるという特性を有する。図１６は、Ｐ型ポリシリコン抵抗およびＮ型ポリシリコン抵抗における、応力に対する抵抗値の変化の様子を説明するための図である。図１６において、横軸は各ポリシリコン抵抗に発生する応力（圧縮応力）を示し、縦軸は各ポリシリコン抵抗における抵抗値の変動率を示す。なお、抵抗値の変動率は、抵抗値Ｒおよび初期値Ｒｏを用いて、（Ｒ−Ｒｏ）／Ｒｏにより算出される。
【００８３】
図１６を参照して、Ｐ型ポリシリコン抵抗は、圧縮方向の応力が大きくなるに従って、変動率が負の方向に増加する。すなわち、Ｐ型ポリシリコン抵抗は、応力が大きくなるに従って抵抗値が小さくなるという負の応力依存性を有する。
【００８４】
これに対して、Ｎ型ポリシリコン抵抗は、圧縮方向の応力が大きくなるに従って、変動率が正の方向に増加する。すなわち、Ｎ型ポリシリコン抵抗は、応力が大きくなるに従って抵抗値が大きくなるという正の応力依存性を有する。
【００８５】
このように、Ｐ型ポリシリコン抵抗とＮ型ポリシリコン抵抗とは、逆の応力依存性を有する。なお、同じ特性がＰ型拡散抵抗とＮ型拡散抵抗とにも当てはまる。そこで、応力センサ１０の抵抗素子Ｒ１，Ｒ２の一方を、Ｐ型ポリシリコン抵抗（またはＰ型拡散抵抗）により形成し、かつ、他方をＮ型ポリシリコン抵抗（またはＮ型拡散抵抗）により形成する。これら２つの抵抗素子Ｒ１，Ｒ２は、応力が大きくなるほど抵抗値の差が大きくなることから、検出精度の高い応力センサ１０を実現できる。
【００８６】
なお、図１１に示したように、Ｐ型ポリシリコン抵抗（またはＰ型拡散抵抗）およびＮ型ポリシリコン抵抗（またはＮ型拡散抵抗）はいずれも、不純物濃度が低くなるほど、応力に対する抵抗値の変動量が大きくなる。したがって、Ｐ型ポリシリコン抵抗（またはＰ型拡散抵抗）およびＮ型ポリシリコン抵抗（Ｎ型拡散抵抗）の各々の不純物濃度を低くすることで、さらに検出精度を向上することができる。
【００８７】
（半導体チップにおける回路特性の補正）
以下に、応力センサ１０による応力の検出値を用いた回路特性の補正について説明する。実施の形態１では、一例として、図１７に示すように、応力センサ１０の検出値を受けて発振回路（高速発振回路ＯＳＣ１および低速発振回路ＯＳＣ２）および温度センサＴＨＳの特性値をそれぞれ補正する場合について説明する。
【００８８】
最初に、高速発振回路ＯＳＣ１および低速発振回路ＯＳＣ２の発振周波数の補正について説明する。図１８は、発振回路の回路図である。図１８に示す発振回路は、図２に示す発振回路において、補正部２２および加算部２４をさらに設けたものである。すなわち、電圧電流変換部１１、電圧生成部１２および発振部１３については、上述の図２に示す構成と同様であるので、詳細な説明は繰り返さない。
【００８９】
補正部２２は、応力センサ１０の検出値に基づいて、ＶＣＯ２０に入力する電圧Ｖｏを補正する。具体的には、補正部２２は、半導体チップＣＰに生じる応力と発振部１３の発振周波数Ｆの変動量との関係を予め実験等により取得するとともに、取得した関係をマップ形式で格納する。そして、応力センサ１０の検出値を受けると、格納したマップを参照し、検出値に対応する発振周波数Ｆの変動量を取得する。そして、取得した変動量に基づいて、入力電圧Ｖｏの補正量ΔＶｏを算出する。
【００９０】
加算部２４は、入力電圧Ｖｏに補正量ΔＶｏを加算してＶＣＯ２０へ出力する。ＶＣＯ２０は、補正後の入力電圧Ｖｏに応じた周波数Ｆで発振信号を出力する。
【００９１】
図１９は、温度センサＴＨＳの回路図である。図１９を参照して、温度センサＴＨＳは、温度センサ素子４０と、Ａ／Ｄコンバータ４２と、補正部４４とを含む。
【００９２】
温度センサ素子４０は、半導体チップＣＰの温度を検知して電気信号に変換する。Ａ／Ｄコンバータ４２は、温度センサ素子４０により生成されたアナログ信号である電気信号をデジタル信号に変換する。
【００９３】
補正部４４は、応力センサ１０の検出値に基づいて、Ａ／Ｄコンバータ４２から出力されるデジタル信号を補正する。具体的には、補正部４４は、半導体チップＣＰに生じる応力と温度センサＴＨＳの出力値の変動量との関係を予め実験等により取得するとともに、取得した関係をマップ形式で格納する。そして、応力センサ１０の検出値を受けると、格納したマップを参照し、検出値に対応する出力値の変動量を取得する。そして、取得した変動量に基づいて、温度センサＴＨＳの出力値を補正する。
【００９４】
このようにして、半導体チップＣＰに搭載される回路において、応力センサ１０の検出値に基づいた特性値の補正が行なわれる。これにより、応力に依存しない回路特性を実現する。
【００９５】
（半導体チップにおける応力センサの配置例）
以下に、半導体チップＣＰにおける応力センサ１０の配置例について説明する。
【００９６】
図２０は、半導体チップＣＰの平面図（上面図）である。図２０には半導体チップＣＰの主面１側が示されている。なお、図示は省略するが、半導体チップＣＰの主面１の周辺部には、四辺に沿って複数のパッド電極ＰＤ（図１参照）が配置されている。
【００９７】
半導体チップＣＰの平面形状は四角形状である。この半導体チップＣＰを樹脂封止した半導体装置ＰＫＧにおいては、上述したように、半導体チップＣＰを樹脂封止したことに起因して、半導体チップＣＰに応力が発生する。半導体チップＣＰ内に形成された応力センサ１０は、半導体チップＣＰに発生する応力を検出する。
【００９８】
図２１は、半導体チップＣＰに発生する応力をシミュレーションした結果を示す図である。図２１には、図２０における実線Ｌ１に沿った位置での応力が示されている。図２１の横軸は、実線Ｌ１に沿った位置における半導体チップＣＰの主面１の中心ＣＴからの距離に対応し、図２１の縦軸は、実線Ｌ１に沿った位置で発生している応力に対応する。実線Ｌ１は、半導体チップＣＰの主面１の中心ＣＴと、辺Ｓ１の中心とを結ぶ点に対応している。また、図２１において、四角印で示されたσｘは、辺Ｓ１に平行な方向の応力に対応し、ダイヤ印で示されたσｙは、辺Ｓ１に垂直な方向の応力に対応する。
【００９９】
図２１を参照して、図２０における実線Ｌ１に沿った位置での応力は、辺Ｓ１に平行な方向の応力σｘよりも、辺Ｓ１に垂直な方向の応力σｙの方が小さい。なお、半導体チップＣＰに発生している応力は圧縮応力（応力は負値）であるが、本実施の形態において、「応力が小さい」とは「応力の絶対値が小さい」ことを意味している。
【０１００】
図２１から分かるように、辺Ｓ１に垂直な方向の応力σｙは、半導体チップＣＰの主面１の中心ＣＴからの距離が大きくなるに従って小さくなり、辺Ｓ１の位置に近付くと増加に転じている。一方、辺Ｓ１に平行な方向の応力σｘは中心ＣＴからの距離が大きくなってもほとんど変化せず、辺Ｓ１の位置に近付くと増加し始める。すなわち、辺Ｓ１に垂直な方向の応力σｙは、辺Ｓ１に平行な方向の応力σｘと比較して、中心ＣＴからの距離による変化量が大きい。
【０１０１】
このように半導体チップＣＰに発生する応力は、半導体チップＣＰの主面１の中心ＣＴからの距離によって大きさが異なる。そのため、応力センサ１０と回路との相対的な位置関係によっては、応力センサ１０による応力の検出値と、実際に回路に働く応力との間にずれが生じる可能性がある。例えば、図２０における実線Ｌ１に沿って、中心ＣＴからの距離が小さい位置に応力センサ１０を配置し、中心ＣＴからの距離が大きい位置に回路を配置した場合、応力センサ１０による応力の検出値よりも実際に回路に働く応力の方が大きくなる。この結果、応力センサ１０の検出値に基づいた特性値の補正を正確に行なうことができなくなる虞がある。
【０１０２】
そこで、本実施の形態１では、応力センサ１０を回路に近接させて配置する。これにより、応力センサ１０の検出値と回路に働く応力とのずれを小さくする。
【０１０３】
図２２は、応力センサ１０および回路ブロックの配置の一例を示す平面レイアウト図である。図２２では、一例として、応力センサ１０、高速発振回路ＯＳＣ１、低速発振回路ＯＳＣ２、温度センサＴＨＳおよび論理回路ＬＯＧの配置について説明する。
【０１０４】
図２２を参照して、応力センサ１０を、半導体チップＣＰの主面の中心ＣＴを含む中心領域に配置する。そして、この応力センサ１０を囲うように発振回路ＯＳＣ１，ＯＳＣ２、温度センサＴＨＳおよび論理回路ＬＯＧを配置する。
【０１０５】
図２１に示したように、半導体チップＣＰの主面の中心ＣＴ付近においては、中心ＣＴからの距離による応力σｘ，σｙの変化量が小さい。したがって、この中心ＣＴ付近の領域に、応力センサ１０と半導体チップＣＰに発生する応力の影響を受けやすい回路とを集めて配置することで、１つの応力センサ１０の検出値を用いて、各回路の特性値の変動を補償することができる。
【０１０６】
図２３は、応力センサ１０および回路ブロックの配置の他の例を示す平面レイアウト図である。図２３では、応力センサ１０と、高速発振回路ＯＳＣ１および低速発振回路ＯＳＣ２との配置について説明する。
【０１０７】
図２３を参照して、応力センサ１０を、半導体チップＣＰの主面の中心ＣＴを含む中心領域に配置する。一方、高速発振回路ＯＳＣ１および低速発振回路ＯＳＣ２は、半導体チップＣＰの主面の外周に近い、すなわち、端部の領域に配置される。
【０１０８】
図２３のように、半導体チップＣＰにおけるレイアウト上、発振回路ＯＳＣ１，ＯＳＣ２を応力センサ１０に近接させて配置することができない場合には、各発振回路に含まれる基準抵抗Ｒｓｔを、半導体チップＣＰの辺Ｓ１に平行な方向に配置する。
【０１０９】
図２１に示したように、辺Ｓ１に平行な方向の応力σｘは中心ＣＴからの距離によってほとんど変化しない一方で、辺Ｓ１に垂直な方向の応力σｙは中心ＣＴからの距離によって変化する。基準抵抗Ｒｓｔを辺Ｓ１に平行な方向に配置することで、基準抵抗Ｒｓｔの抵抗値は、主に辺Ｓ１に平行な方向の応力σｘを受けて変動することになる。この応力σｘは、応力センサ１０が検出する応力とほとんど変わらないため、応力センサ１０の検出値に基づいた発振周波数Ｆの補正が可能となる。また、図２３においても、図２２と同様に、１つの応力センサ１０の検出値を用いて、各回路の特性値の変動を補償することができる。
【０１１０】
図２４は、応力センサ１０および回路ブロックの配置の他の例を示す平面レイアウト図である。図２４では、一例として、応力センサ１０、高速発振回路ＯＳＣ１、低速発振回路ＯＳＣ２および温度センサＴＨＳの配置について説明する。
【０１１１】
図２４を参照して、発振回路ＯＳＣ１，ＯＳＣ２および温度センサＴＨＳはそれぞれ、半導体チップＣＰの主面１の外周に近い、すなわち、端部の領域に配置される。
【０１１２】
半導体チップＣＰのレイアウト上、応力センサ１０を半導体チップＣＰの主面の中心ＣＴ付近に配置することができない場合には、図２４に示すように、回路ごとに応力センサを内蔵する。
【０１１３】
高速発振回路ＯＳＣ１に応力センサ１０Ａを内蔵することにより、応力センサ１０Ａは、高速発振回路ＯＳＣ１内部の基準抵抗Ｒｓｔに働く応力を正確に検出できる。これにより、応力センサ１０Ａの検出値に基づいて、高速発振回路ＯＳＣ１の発振周波数Ｆの補正を正確に行なうことができる。低速発振回路ＯＳＣ２および温度センサＴＨＳも同様に、内蔵する応力センサ１０Ｂ、１０Ｃの検出値に基づいて特性値の補正を正確に行なうことができる。
【０１１４】
このように、実施の形態１による半導体装置によれば、応力センサを半導体チップに形成して半導体チップに発生する応力を検出し、その検出された応力に応じて半導体チップに内蔵される回路の特性を補正する。これにより、半導体チップを封止するパッケージの構造によらず、内蔵される回路の特性を高精度に保証することができる。
【０１１５】
［実施の形態２］
上記の実施の形態１による半導体装置において、応力センサ１０における抵抗素子Ｒ１，Ｒ２の抵抗値と応力との関係は、半導体チップＣＰの温度に応じて変化する。そのため、温度の影響を受けて応力センサ１０の検出精度が劣化してしまう虞がある。
【０１１６】
実施の形態２では、応力センサの検出値を半導体チップＣＰの温度に依存しないようにするための応力センサの構成について説明する。
【０１１７】
図２５は、実施の形態２による半導体装置を構成する半導体チップＣＰの回路図である。
【０１１８】
図２５を参照して、実施の形態２による半導体チップＣＰは、実施の形態１による半導体チップＣＰにおいて、応力センサ１０に代えて、応力センサ１０Ａを設けたものである。
【０１１９】
応力センサ１０Ａは、半導体チップＣＰに発生する応力を検出し、その検出値を半導体チップＣＰに内蔵される各回路へ出力する。図２５には、応力センサ１０Ａの検出値を受けて発振回路（高速発振回路ＯＳＣ１および低速発振回路ＯＳＣ２）および温度センサＴＨＳの特性値をそれぞれ補正する場合が例示されている。
【０１２０】
温度センサＴＨＳは、図１９に示した構成を用いて応力センサ１０Ａの検出値に基づいて出力値を補正する。そして、温度センサＴＨＳは、その補正した出力値を応力センサ１０Ａにフィードバックする。応力センサ１０Ａは、温度センサＴＨＳの出力値に基づいて、応力の検出値を補正する。
【０１２１】
図２６は、応力センサ１０Ａの構成例を説明するための回路図である。
図２６を参照して、実施の形態２による応力センサ１０Ａは、図７に示す応力センサ１０と同様に、ピエゾ抵抗式の応力センサであって、応力に対する抵抗値の変動量が互いに異なる２種類の抵抗素子Ｒ１，Ｒ２を組合せて構成される。
【０１２２】
抵抗素子Ｒ１，Ｒ２には、上記の実施の形態１で示したように、不純物濃度が互いに異なる２つの同一導電型の半導体抵抗（拡散抵抗またはポリシリコン抵抗）、または、結晶軸の方向が互いに異なる２つの同一導電型の拡散抵抗を用いることができる。
【０１２３】
または、抵抗素子Ｒ１，Ｒ２の一方に金属抵抗を用いるとともに、他方に半導体抵抗を用いてもよい。あるいは、抵抗素子Ｒ１，Ｒ２に、導電型が互いに異なる２つの半導体抵抗を用いてもよい。
【０１２４】
抵抗素子Ｒ１，Ｒ２の抵抗値が応力に応じて変化することにより、応力センサ１０Ａの出力端子間に電位差Ｖｏが生じる。抵抗素子Ｒ１の抵抗値をＲ１とし、抵抗素子Ｒ２の抵抗値をＲ２とすると、電位差Ｖｏは下記式（９）によって示される。
【０１２５】
【数９】
2014225610.tif 000011
【０１２６】
本実施の形態２では、半導体チップＣＰに応力が発生していない状態において、２つの抵抗素子Ｒ１，Ｒ２の抵抗値の差（＝Ｒ２−Ｒ１）が、半導体チップＣＰの温度に依存せず零となるように、抵抗素子Ｒ１，Ｒ２を形成する。具体的には、抵抗素子Ｒ１，Ｒ２のいずれか一方を、不純物濃度が互いに異なる２つの半導体抵抗を用いて形成する。図２７を用いて、抵抗素子Ｒ１を、不純物濃度が互いに異なる２つの半導体抵抗Ｒａ，Ｒｂを用いて形成する構成について説明する。
【０１２７】
図２７を参照して、抵抗素子Ｒ１は、直列接続された２つの半導体抵抗Ｒａ，Ｒｂにより構成される。半導体抵抗Ｒａについて、ある基準温度Ｔｏにおける抵抗値をＲａｏとし、１次温度係数をＫａとすると、温度Ｔにおける抵抗値Ｒａの温度特性は、下記式（１０）で近似できる。
【０１２８】
【数１０】
2014225610.tif 000012
【０１２９】
ただし、ΔＴ＝Ｔ−Ｔｏとする。
半導体抵抗Ｒｂについても同様に、基準温度Ｔｏにおける抵抗値をＲｂｏとし、１次の温度係数をＫｂとすると、温度Ｔにおける抵抗値Ｒｂは、下記式（１１）で近似できる。
【０１３０】
【数１１】
2014225610.tif 000013
【０１３１】
抵抗素子Ｒ１は、これら２つの半導体抵抗Ｒａ，Ｒｂをα：βの比率で組み合わせて形成する。なお、α：βの比率は、半導体抵抗Ｒａの配線長さＬａおよび配線幅Ｗａと、半導体抵抗Ｒｂの配線長さＬｂおよび配線幅Ｗｂとによって調整可能である。
【０１３２】
抵抗素子Ｒ１の温度Ｔにおける抵抗値Ｒ１は、上記式（１０），（１１）を用いることにより、下記式（１２）のように表わすことができる。
【０１３３】
【数１２】
2014225610.tif 000014
【０１３４】
一方、抵抗素子Ｒ２を構成する半導体抵抗Ｒｃについて、基準温度Ｔｏにおける抵抗値をＲｃｏとし、１次の温度係数をＫｃとすると、温度Ｔにおける抵抗値Ｒ２は、下記式（１３）で近似できる。
【０１３５】
【数１３】
2014225610.tif 000015
【０１３６】
ここで、上述したように、半導体チップＣＰに応力が発生していない状態で、抵抗素子Ｒ１，Ｒ２の抵抗値の差（＝Ｒ２−Ｒ１）を温度Ｔによらず零にするためには、上記式（１２）に示すＲ１と、上記式（１３）に示すＲ２とが等しくなるように、変数α，βを決定すればよい。なお、変数α，βは、下記の式（１４），（１５）を解くことで算出することができる。
【０１３７】
【数１４】
2014225610.tif 000016
【０１３８】
【数１５】
2014225610.tif 000017
【０１３９】
このようにして、上記式（９）に示す電位差Ｖｏのうち、抵抗素子Ｒ１，Ｒ２の抵抗値の差（＝Ｒ２−Ｒ１）は、半導体チップＣＰの温度によらず零となる。したがって、残りのＶＤＤ／（Ｒ１＋Ｒ２）が温度によらず一定となるように、温度センサＴＨＳの出力値に応じて電源電圧ＶＤＤの大きさを補正することにより、電位差Ｖｏを温度に依存しない値とすることができる。
【０１４０】
（実施の形態２の変更例）
抵抗素子Ｒ１，Ｒ２の抵抗値を２次の温度特性まで考慮して近似する場合には、抵抗素子Ｒ１，Ｒ２の各々を、不純物濃度が互いに異なる２つの半導体抵抗を用いて形成する。具体的には、抵抗素子Ｒ１を、２つの半導体抵抗Ｒａ，Ｒｂをα：βの比率で組み合わせて形成するとともに、抵抗素子Ｒ２を、２つの半導体抵抗Ｒｃ，Ｒｄを１：γの比率で組み合わせて形成する。
【０１４１】
半導体抵抗Ｒａについて、ある基準温度Ｔｏにおける抵抗値をＲａｏとし、１次の温度係数をＫａ１とし、２次の温度係数をＫａ２とすると、温度Ｔにおける抵抗値Ｒａの温度特性は、下記式（１６）で近似できる。
【０１４２】
【数１６】
2014225610.tif 000018
【０１４３】
ただし、ΔＴ＝Ｔ−Ｔｏとする。
半導体抵抗Ｒｂについても同様に、基準温度Ｔｏにおける抵抗値をＲｂｏとし、１次の温度係数をＫｂ１とし、２次の温度係数をＫｂ２とすると、温度Ｔにおける抵抗値Ｒｂは、下記式（１７）で近似できる。
【０１４４】
【数１７】
2014225610.tif 000019
【０１４５】
抵抗素子Ｒ１は、これら２つの半導体抵抗Ｒａ，Ｒｂをα：βの比率で組み合わせて形成する。抵抗素子Ｒ１の温度Ｔにおける抵抗値Ｒ１は、上記式（１６），（１７）を用いることにより、下記式（１８）のように表わすことができる。
【０１４６】
【数１８】
2014225610.tif 000020
【０１４７】
半導体抵抗Ｒｃについても同様に、基準温度Ｔｏにおける抵抗値をＲｃｏとし、１次の温度係数をＫｃ１とし、２次の温度係数をＫｃ２とすると、温度Ｔにおける抵抗値Ｒｃの温度特性は、下記式（１９）で近似できる。
【０１４８】
【数１９】
2014225610.tif 000021
【０１４９】
ただし、ΔＴ＝Ｔ−Ｔｏとする。
半導体抵抗Ｒｄについても同様に、基準温度Ｔｏにおける抵抗値をＲｄｏとし、１次の温度係数をＫｄ１とし、２次の温度係数をＫｄ２とすると、温度Ｔにおける抵抗値Ｒｂは、下記式（２０）で近似できる。
【０１５０】
【数２０】
2014225610.tif 000022
【０１５１】
抵抗素子Ｒ２は、これら２つの半導体抵抗Ｒｃ，Ｒｄを１：γの比率で組み合わせて形成する。抵抗素子Ｒ２の温度Ｔにおける抵抗値Ｒ２は、上記式（１９），（２０）を用いることにより、下記式（２１）のように表わすことができる。
【０１５２】
【数２１】
2014225610.tif 000023
【０１５３】
ここで、上述したように、半導体チップＣＰに応力が発生していない状態で、抵抗素子Ｒ１，Ｒ２の抵抗値の差（＝Ｒ２−Ｒ１）を温度Ｔによらず零にするためには、上記式（１８）に示すＲ１と、上記式（２１）に示すＲ２とが等しくなるように、変数α，β，γを決定すればよい。なお、変数α，β，γは、下記の式（２２），（２３），（２４）を解くことで算出することができる。
【０１５４】
【数２２】
2014225610.tif 000024
【０１５５】
【数２３】
2014225610.tif 000025
【０１５６】
【数２４】
2014225610.tif 000026
【０１５７】
このようにして、上記式（９）に示す電位差Ｖｏのうち、抵抗素子Ｒ１，Ｒ２の抵抗値の差（＝Ｒ２−Ｒ１）は、半導体チップＣＰの温度によらず零となる。したがって、残りのＶＤＤ／（Ｒ１＋Ｒ２）が温度によらず一定となるように、温度センサＴＨＳの出力値に応じて電源電圧ＶＤＤの大きさを補正することにより、電位差Ｖｏを温度に依存しない値とすることができる。
【０１５８】
このように、実施の形態２による半導体装置によれば、半導体チップに形成された応力センサの検出精度が温度の影響を受けて劣化するのを防止できる。これにより、半導体チップに内蔵される回路の特性をより高精度に保証することが可能となる。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１６０】
１  主面、２  裏面、３  接着材、１０，１０Ａ〜１０Ｃ  応力センサ、１１  電圧電流変換部、１２  電圧生成部、１３  発振部、２０  ＶＣＯ、２２，４４  補正部、２４  加算部、３０  制御信号発生器、４０  温度センサ素子、４２  Ａ／Ｄコンバータ、１００  半導体基板、１０２  Ｎ側ウェル、１０４  Ｐ型拡散領域、１０６，１１６  素子分離領域、１０８  絶縁膜、１１０  電極、１１２  Ｎ型拡散領域、１１８  ポリシリコン膜、１２０  サイドウォールスペーサ、ＣＰ  半導体チップ、ＯＳＣ  発振回路領域、ＲＡＭ  ＲＡＭ領域、ＬＯＧ  論理回路領域、ＦＬＡ  フラッシュメモリ領域、ＡＤ  ＡＤ／ＤＡ領域、ＩＦ  Ｉ／Ｆ回路領域、ＰＣ  電源回路領域、ＰＤ  パッド電極、ＰＫＧ  半導体装置、ＭＲ  封止樹脂部、ＢＷ  ボンディングワイヤ、ＤＰ  ダイパッド、ＬＤ  リード、Ｒｓｔ  基準抵抗、ＴＨＳ  温度センサ。
【図１】
2014225610.tif 000027
【図２】
2014225610.tif 000028
【図３】
2014225610.tif 000029
【図４】
2014225610.tif 000030
【図５】
2014225610.tif 000031
【図６】
2014225610.tif 000032
【図７】
2014225610.tif 000033
【図８】
2014225610.tif 000034
【図９】
2014225610.tif 000035
【図１０】
2014225610.tif 000036
【図１１】
2014225610.tif 000037
【図１２】
2014225610.tif 000038
【図１３】
2014225610.tif 000039
【図１４】
2014225610.tif 000040
【図１５】
2014225610.tif 000041
【図１６】
2014225610.tif 000042
【図１７】
2014225610.tif 000043
【図１８】
2014225610.tif 000044
【図１９】
2014225610.tif 000045
【図２０】
2014225610.tif 000046
【図２１】
2014225610.tif 000047
【図２２】
2014225610.tif 000048
【図２３】
2014225610.tif 000049
【図２４】
2014225610.tif 000050
【図２５】
2014225610.tif 000051
【図２６】
2014225610.tif 000052
【図２７】
2014225610.tif 000053