(57)【要約】【課題】温度依存性の少ないクランプ回路を提供する。【解決手段】第１トランジスタ（１０２）の電流制御端子（ベース端子）にコンデンサ（１０１）を通して外部信号を与える回路（１２０）であって、第１トランジスタと第１トランジスタと同一導電型の第２トランジスタ（１０３）それぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第１の主端子（ポイントＢ）を第１抵抗（１０４）の一方の端子に接続し、第１抵抗の他方の端子を第１電圧源（＋電源）に接続し、第２トランジスタの電流制御端子（ベース端子）に規定電圧（定電圧源１０８の出力電圧）を与え、第１トランジスタの電流制御端子と、第１の主端子とは異なる第２の主端子（ポイントＣ）との間に第２抵抗（１０５）を配置し、第１トランジスタの第２の主端子と第２電圧源（−電源）との間に第３抵抗（１０６）を配置する。【選択図】図３
2014225715.tif 000002
【特許請求の範囲】
【請求項１】
第１トランジスタの電流制御端子にコンデンサを通して外部信号を与える回路であって、
前記第１トランジスタと前記第１トランジスタと同一導電型の第２トランジスタそれぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第１の主端子を第１抵抗の一方の端子に接続し、
前記第１抵抗の他方の端子を第１電圧源に接続し、
前記第２トランジスタの電流制御端子に規定電圧を与え、
前記第１トランジスタの電流制御端子と、前記一対の主端子のうち前記第１の主端子とは異なる第２の主端子との間に第２抵抗を配置し、
前記第１トランジスタの前記第２の主端子と第２電圧源との間に第３抵抗を配置した、
ことを特徴とするクランプ回路。
【請求項２】
前記第１トランジスタ及び前記第２トランジスタが、ＰＮＰ型バイポーラトランジスタ、またはｐチャネル型電界効果トランジスタである、
ことを特徴とする請求項１記載のクランプ回路。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタが、ＮＰＮ型バイポーラトランジスタ、またはｎチャネル型電界効果トランジスタである、
ことを特徴とする請求項１記載のクランプ回路。
【請求項４】
前記クランプ回路がＡＤ変換回路の直前に配置されている、
ことを特徴とする請求項１から３記載の信号処理システム。
【請求項５】
前記ＡＤ変換回路によるＡＤ変換後の信号に、さらにペデスタルクランプ処理を行うデジタルクランプ回路が配置されている、
ことを特徴とする請求項４記載の信号処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クランプ回路、及びそれを用いた信号処理システムに関する。
【背景技術】
【０００２】
クランプ回路は種々の用途に用いられる。例えばアナログテレビジョン放送を受信するテレビジョン受像器においてもクランプ回路が用いられる。
この点を説明すると、受信したアナログ映像信号（アナログ入力信号）をテレビジョン受像器内のディジタルシステムに入力する際には、アナログ入力信号をデジタル信号に変換する必要があり、このアナログデジタル変換（「Ａ／Ｄ変換」と言うことがある）を行うためにアナログ／デジタル変換器（「Ａ／Ｄ変換回路」と言うことがある）が用いられる。このアナログデジタル変換では、アナログ入力信号を正確にデジタル信号に変換するために、クランプ回路が必要となる。
図９に従来のクランプ回路の回路構成（特許文献１の図２）、図１０にこのクランプ回路に入力されるアナログ入力信号の波形を示す。
図９に示すように、アナログテレビジョン放送の受像機のアナログ入力信号１をエミッタフォロワ回路（ＮＰＮ型トランジスタ１５及び抵抗１６）によりインピーダンス変換し、変換後の信号をクランプ用コンデンサ１７により、その直流成分（ＤＣ成分）をカットし、映像信号処理用ディジタルシステム１８の入力端子２１に印加する。ＡＤ変換回路２４は、入力端子２１に現れる電圧レベルをデジタル化する。しかし、ＡＤ変換回路２４ではデジタル化できる電圧範囲が決まっている。
そのため、クランプ用コンデンサ１７、抵抗１９、電流源２２およびスイッチ素子２３によってクランプ回路５０を構成する。クランプ回路５０は、入力端子２１に現れる電圧レベルがＡＤ変換回路２４の電圧範囲となるように、コンデンサ１７によりＤＣ成分がカットされたアナログ入力信号１からＡＤ変換回路２４の基準電圧を再生する。
【０００３】
この従来のクランプ回路について、さらに説明を補足する。ＡＤ変換回路２４の基準電圧の再生方法として、図１０に示すようなアナログ信号１、例えばコンポジットビデオ信号（ＣＶＢＳ；Composite Video, Blanking, and Sync。ビデオ信号、帰線期間および同期信号から成る複合映像信号）のペデスタル期間（ポイントＧで示すバースト信号期間）を用いる方法と、ＣＶＢＳの同期期間（ポイントＦで示す）を用いる方法がある。
図９に戻って、図９に示すクランプ回路５０の回路構成は、ペデスタル期間を用いて基準電圧を再生する回路構成である。この回路構成では、ペデスタルレベル検出回路２５が、アナログ信号１のペデスタル期間の電圧レベル（ペデスタルレベル）の検出を行う。このとき、ペデスタルレベル検出回路２５は、ＡＤ変換回路２４がアナログ信号１をデジタル信号へ変換した後、このデジタルデータに基づいて行う。比較回路２６は、ペデスタルレベル検出回路２５の検出結果と基準データ２７との比較を行う。そして、クランプパルス発生回路２８は、比較回路２６の比較結果に応じて、クランプパルスを発生させ、スイッチ素子２３をオン（導通）させることにより、ペデスタルレベルを一定とする。
しかし、このクランプ回路５０の回路構成では、入力端子２１の電圧がＡＤ変換回路２４のデジタル化できる電圧範囲に入っていなければ、ＡＤ変換回路２４が動作しないという問題があった。
【０００４】
図１１は、この問題の解決を図るべく同期期間を用いるクランプ回路５１の回路構成を示す（特許文献１の図１）。
このクランプ回路５１は、コンデンサ４、ＰＮＰ型トランジスタ６（ＰＮＰ型バイポーラトランジスタ）、抵抗７、ＮＰＮ型トランジスタ８（ＮＰＮ型バイポーラトランジスタ）、抵抗１２、バイアス回路１３から構成される。クランプ回路５１は、エミッタフォロワ回路（ＮＰＮ型トランジスタ２及び抵抗３）により、アナログ入力信号１をインピーダンス変換し、インピーダンス変換後の信号のＤＣ成分をコンデンサ４によりカットし、ＮＰＮ型トランジスタ８のエミッタへ与えている。ＮＰＮ型トランジスタ８のベースには、バイアス回路１３の出力電圧ＶＢが与えられている。
この点について以下のように説明を補足する。
以下の（１）式に示すように、ＮＰＮ型トランジスタ８のエミッタ（ポイントＡで示す）の電圧ＶＥが、出力電圧ＶＢよりＮＰＮ型トランジスタ８の閾値電圧Ｖｂｅ分低くなると、ＮＰＮ型トランジスタ８がオンする。
ＶＥ＜ＶＢ−Ｖｂｅ・・・（１）
【０００５】
クランプ回路５１では、ＮＰＮ型トランジスタ８がオンすると、抵抗７を電流が流れるので、ＰＮＰ型トランジスタ６のベース電圧が低下する。このため、ＰＮＰ型トランジスタ６がオンしてコンデンサ４を充電し、ＮＰＮ型トランジスタ８のエミッタ電圧、即ちポイントＡの電圧ＶＥが上昇し、（ＶＢ−Ｖｂｅ）となる。ここで、アナログ信号１（ＣＶＢＳ）の最小電圧を与えるのは、図１０にポイントＦで示すアナログ信号１の同期信号期間である。よって、同期信号期間におけるポイントＡで示すＮＰＮ型トランジスタ８のエミッタ、すなわち、クランプ回路の出力電圧（次段に設けられるＡＤ変換回路への入力電圧）が（ＶＢ−Ｖｂｅ）となる。
【０００６】
図１２には、従来の別のクランプ回路の回路構成を示す（特許文献２の図５）。
クランプ回路５２は、コンデンサＣ１、ダイオードＤ１，抵抗Ｒ１、抵抗Ｒ２から構成される。クランプ回路５２の回路構成では、直流を含むアナログ信号を入力端子Ｉに入力し、コンデンサＣ１によりアナログ信号のＤＣ成分をカットし、ダイオードＤ１のカソードに入力している。また、ダイオードＤ１のアノードはＧＮＤ電位ＶＧとなっている。そのため、以下の（２）式に示すように、ダイオードＤ１のカソード（ポイントＨで示す）の電圧がダイオードＤ１の閾値電圧Ｖｃａ分低くなったとき、ダイオードＤ１が導通する。
ＶＨ＜ＶＧ−Ｖｃａ・・・（２）
このため、クランプ回路５２により、図１０にポイントＦで示すアナログ信号１の同期信号期間におけるクランプ回路の出力電圧（出力端子Ｏ１の電圧）が（ＶＧ−Ｖｃａ）となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平６−６２２７５号公報
【特許文献２】特開平７−４６１０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところで、ＮＰＮ型トランジスタの閾値電圧Ｖｂｅは、ＬＳＩが置かれる環境温度の影響を受けて変化する。
図１３は、ＮＰＮ型トランジスタにおけるベースとエミッタとの間の電圧（ベース・エミッタ間電圧）と、ベース電流との関係を示すグラフである。図１３に示すグラフは、クランプ回路が動作する環境温度Ｔａを、−２５℃、２５℃、１００℃と変化させたときのベース電流ＩＢのベース・エミッタ間電圧ＶＢＥ依存性を示している。この図１３に示すように、例えばベース電流ＩＢが１０μＡとなるときのベース・エミッタ間電圧ＶＢＥをＮＰＮ型トランジスタの閾値電圧Ｖｂｅとすると、閾値電圧Ｖｂｅは環境温度Ｔａが−２５℃から１００℃と変化すると、±０．１Ｖ程度変化する。
従って、図１１のクランプ回路５１の回路構成では、アナログ信号１の同期期間におけるクランプ回路の出力電圧（以下、同期信号電圧という）が（ＶＢ−Ｖｂｅ）となるので、同期信号電圧は温度により±０．１Ｖ程度変化することになる。
このため、例えばＴａ＝２５℃を基準にして、次段のＡＤ変換回路の入力電圧範囲を定めると、１００℃では０．１Ｖ程度Ｖｂｅが下がるので、その分、同期信号電圧レベルが上昇し、ＡＤ変換回路のデジタル化できる電圧範囲を無駄に使うことになるという課題がある。
【０００９】
また、ＬＳＩを製造するための複数の製造工程からなるＡＳＩＣ（Application Specific Integrated Circuit）プロセスに依っては、ＰＮＰ型トランジスタやｐ型ＦＥＴ（ｐチャネル型電界効果トランジスタ）しか製造できないプロセスもある。図１１に示すクランプ回路５１の構成では、ＮＰＮ型トランジスタが使われているため、そのようなプロセスには適用できないと言う課題もある。
これに対して、図１２に示すクランプ回路５２は、ダイオードから構成されるため、上記ＡＳＩＣプロセスによって生じる課題はないが、ダイオードの閾値電圧Ｖｃａも環境温度の影響を受けて変化する。
図１４は、ＰＮダイオードにおけるアノードとカソードとの間の電圧（順電圧ＶＦ）と、アノードからカソードに流れる電流（順電流ＩＦ）との関係を示すグラフである。図１４に示すグラフは、クランプ回路５２が動作する環境温度Ｔａを、図１３と同様に、−２５℃、２５℃、１００℃と変化させたときの順電流ＩＦの順電圧ＶＦ依存性を示している。この図１４に示すように、例えば順電流ＩＦが１ｍＡとなるときの順電圧ＶＦをＰＮダイオードの閾値電圧Ｖｃａとすると、閾値電圧Ｖｃａは環境温度Ｔａが−２５℃から１００℃と変化すると、±０．１Ｖ程度変化する。
このため、例えばＴａ＝２５℃を基準にして、次段のＡＤ変換回路の入力電圧範囲を定めると、１００℃では０．１Ｖ程度Ｖｃａが下がるので、その分、同期信号電圧レベルが上昇し、ＡＤ変換回路のデジタル化できる電圧範囲を無駄に使うことになるという課題がある。
本発明は、上記の問題点に鑑みなされたものであり、簡単な回路構成によりアナログ入力電圧を温度変化の少ない電圧にクランプするクランプ回路を提供することを主要な課題とする。なお、図１５に示す従来回路構成（特許文献２の図１）には、差動増幅回路Ａの入力端子Ｉａ１に上記クランプ回路５２の出力端子Ｏ１を接続し、他方の入力端子Ｉａ２にバイアス回路Ｂの出力を接続し、差動増幅回路Ａの出力端子Ｏａ１からクランプされた信号を出力する回路構成が示されている。しかしながら、このバイアス回路Ｂはクランプ電圧、またはクランプ電圧を中心に振幅する電圧を入力端子Ｉａ２に出力するものであるから、出力端子Ｏａ１から出力されるクランプ電圧のレベルは、クランプ回路５２と同様にダイオードの閾値電圧Ｖｃａを含んだレベルとなり、温度依存性を有するものとなってしまう。
【課題を解決するための手段】
【００１０】
本発明のクランプ回路は、上記課題を解決する第１の解決手段として、第１トランジスタの電流制御端子にコンデンサを通して外部信号を与える回路であって、前記第１トランジスタと前記第１トランジスタと同一導電型の第２トランジスタそれぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第１の主端子を第１抵抗の一方の端子に接続し、前記第１抵抗の他方の端子を第１電圧源に接続し、前記第２トランジスタの電流制御端子に規定電圧を与え、前記第１トランジスタの電流制御端子と、前記一対の主端子のうち前記第１の主端子とは異なる第２の主端子との間に第２抵抗を配置し、前記第１トランジスタの前記第２の主端子と第２電圧源との間に第３抵抗を配置した、ことを特徴とする。
【００１１】
上記第１の解決手段では、第２トランジスタが導通状態となるよう第２トランジスタの電流制御端子に規定電圧（ＶＤとする）を与える。第１の主端子は、第１トランジスタ及び第２トランジスタそれぞれのトランジスタの一対の主端子のうちいずれか一方の主端子であって、電流量を規定する基準電圧が印加される端子である。そのため、第１の主端子の電圧は、第２トランジスタの電流制御端子に与える規定電圧ＶＤと、第２トランジスタの電流制御端子及び基準電圧端子間の電圧（閾値電圧ＶｂｅまたはＶｔｈとする）との和により定まる。
第１トランジスタと第２トランジスタは同一導電型のトランジスタであるので、同等の性能を持ったトランジスタとすることができる。そのため、同期信号期間に第１トランジスタの電流制御端子の電圧が規定電圧ＶＤ以下になると、第１トランジスタの電流制御端子と基準電圧端子間との間の電圧も閾値電圧ＶｂｅまたはＶｔｈとなり、第１トランジスタが導通状態となる。これにより、第３抵抗により、第２の主端子の電位は上昇し、第２の主端子に第２抵抗を介して接続される第１トランジスタの電流制御端子の電圧は、規定電圧ＶＤ以下になることが抑えられ、規定電圧ＶＤにクランプされる。
つまり、第１トランジスタと第２トランジスタの温度特性が同等なので、温度に依らず第１トランジスタの電流制御端子電圧は、規定電圧ＶＤをピークとするクランプされた電圧となる。
【００１２】
また、本発明のクランプ回路は、上記課題を解決する第２の解決手段として、上記第１の解決手段において、前記第１トランジスタ及び前記第２トランジスタが、ＰＮＰ型トランジスタ、またはｐチャネル型電界効果トランジスタである、ことを特徴とする。
【００１３】
入力されるアナログ信号（ＣＶＢＳ）は、同期信号期間の電圧を一定とする信号である。上記第１及び第２トランジスタがＰＮＰ型トランジスタ、またはｐ型ＦＥＴであれば、正極性のＣＶＢＳの場合、同期期間電圧が最小電圧となるので、その最小電圧を上記規定電圧ＶＢとする。
【００１４】
また、本発明のクランプ回路は、上記課題を解決する第３の解決手段として、上記第１の解決手段において、前記第１トランジスタ及び前記第２トランジスタが、ＮＰＮ型トランジスタ、またはｎチャネル型電界効果トランジスタである、ことを特徴とする。
【００１５】
上記第１及び第２トランジスタがＮＰＮ型トランジスタ、またはｎ型ＦＥＴであれば、負極性のＣＶＢＳの場合、同期期間電圧が最大電圧となるので、その最大電圧を上記規定電圧ＶＢとする。
【００１６】
また、本発明の信号処理システムは、上記課題を解決する第１の解決手段として、前記クランプ回路がＡＤ変換回路の直前に配置されている、ことを特徴とする。
【００１７】
信号処理システムにおいて、クランプ回路をＡＤ変換回路の直前に配置することで、入力アナログ信号のＤＣ成分をカットした信号をＡＤ変換回路の入力電圧範囲に収める。
【００１８】
また、本発明の信号処理システムは、上記課題を解決する第１の解決手段として、上記第１の解決手段において、前記ＡＤ変換回路によるＡＤ変換後の信号に、さらにペデスタルクランプ処理を行うデジタルクランプ回路が配置されている、ことを特徴とする。
【００１９】
ペデスタルクランプ処理を行うデジタルクランプ回路を配置することにより、ＡＤ変換後バックポーチ期間（ペデスタル期間）を検出し、その期間の値が所定値となるようデジタル的なクランプを再度掛けることにより、映像信号の最小信号レベルをより正確に再生する。
【発明の効果】
【００２０】
本発明のクランプ回路によれば、入力アナログ信号をクランプした後の電圧が規定電圧ＶＤと等しくなり、第１または第２トランジスタの閾値電圧がクランプした電圧に含まれないので、クランプした後の電圧の温度依存性が少なくなる。
このため、クランプ回路の次段に接続されるＡＤ変換回路のデジタル化できる電圧範囲を有効に使えるという効果がある。
また、ＡＤ変換できる電圧範囲を有効に使えるので、クランプ回路を含む信号処理システムにおいて、ＡＤ変換回路の持つ階調分解能を有効に使え、量子化誤差の少ない、滑らかな映像が表示できる効果もある。
【図面の簡単な説明】
【００２１】
【図１】液晶表示装置１１１の全体構成ブロック図である。
【図２】Ｙ／Ｃ分離回路１１５の構成を示すブロック図である。
【図３】クランプ回路１２０の回路図である。
【図４】クランプ回路１２０の温度特性を説明するための図である。
【図５】撮像装置２１１の全体構成ブロック図である。
【図６】クランプ回路２１５の回路図である。
【図７】負極性ＣＶＢＳの信号波形図である。
【図８】クランプ回路３１１の回路図である。
【図９】特許文献１記載のクランプ回路の回路構成図である。
【図１０】正極性ＣＶＢＳの信号波形図である。
【図１１】特許文献１記載のクランプ回路の回路構成図である。
【図１２】特許文献２記載のクランプ回路の回路構成図である。
【図１３】ＮＰＮ型トランジスタにおけるベース電流ＩＢのベース・エミッタ間電圧ＶＢＥ依存性を示す図である。
【図１４】ＰＮダイオードにおける順電流ＩＦの順電圧ＶＦ依存性を示す図である。
【図１５】特許文献２記載のクランプ回路の回路構成図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら本発明の実施形態を詳細に説明する。
［第１の実施形態］
図１は、本発明のクランプ回路を適用する液晶表示装置１１１の全体構成ブロック図である。
液晶表示装置１１１は、図１に示すように、画像を表示するための液晶モジュール１１２、液晶モジュール１１２に表示用の映像信号を供給するための画像処理エンジン１１３（ＳｏＣ；System-on-a-Chip）、画像処理エンジン１１３に供給されるＲＦ信号（映像信号）を検波するチューナ１１４を少なくとも含んだ構成となっている。ここでは、映像信号として、放送波を想定して説明する。放送波としては、ＮＴＳＣ方式、ＰＡＬ方式等のインターレース信号とする。
【００２３】
画像処理エンジン１１３は、Ｙ／Ｃ分離回路１１５、ＮＲ回路１１６（ノイズ低減処理装置）、Ｉ／Ｐ変換回路１１７を備えて、検波後のＲＦ信号（映像信号）に対して所定の処理を施して、後段の液晶モジュール（表示装置）１１２に送信する。
すなわち、液晶表示装置１１１は、アンテナやケーブルから届くＲＦ信号をチューナ１１４で検波し、ＣＶＢＳ（コンポジットビデオ信号）を画像処理エンジン１１３に送信する。
【００２４】
画像処理エンジン１１３において、ＣＶＢＳをＹ／Ｃ分離回路１１５により輝度信号Ｙと色信号Ｃに分離する。ＮＲ回路１１６では、Ｙ／Ｃ信号からノイズを落とし、Ｉ／Ｐ変換回路１１７に出力する。Ｉ／Ｐ変換回路１１７では、液晶の解像度に合わせて入力映像を解像度変換し、液晶モジュール１１２へ出力する。
【００２５】
液晶モジュール１１２では、入力された映像信号をＴＣＯＮ回路１１８（タイミングコントローラ）で受けて、ＬＣＤ１１９（液晶パネル）の仕様に合わせた信号とタイミングに変換し、ＬＣＤ１１９に表示させる。このＬＣＤ１１９は、マトリックス状に配置され、入力される画像データに対応する画素を有する表示パネル（表示部）である。
【００２６】
図２は、Ｙ／Ｃ分離回路１１５のブロック構成を示す図である。
Ｙ／Ｃ分離回路１１５は、図２に示すように、アナログＣＶＢＳ（コンポジット映像信号）をクランプ回路１２０で電圧レベルをシフトし、ＡＤＣ回路１２１（Analog to Digital Converter）でアナログＣＶＢＳをデジタル化し、デコーダ１２２で輝度信号Ｙと色信号ＣｂＣｒに分離する。
【００２７】
図３は、クランプ回路１２０の回路構成、及び次段のＡＤＣ回路１２１等との関係を示す図である。
アナログＣＶＢＳは、図３に示すように、一旦コンデンサ１０１でＤＣカットされ、必要に応じてＬＰＦを掛けられ、ＡＤＣ回路１２１へ入力される。
ＡＤＣ回路１２１は、アナログ信号をデジタル信号に変換するが、本ＡＤＣ回路１２１の入力レベルは０Ｖ〜２Ｖの範囲である。そこで、クランプ回路１２０では、ＤＣカット後のクランプ回路１２０とＡＤＣ回路１２１との接続点（ポイントＥ）の電圧を、例えば０Ｖ〜２Ｖの範囲に入るよう調整する。
【００２８】
本発明の解決手段は、このクランプ回路１２０へ適用される。
本実施形態では、本発明の解決手段として、図３にその回路構成を示すクランプ回路１２０を用いる。
すなわち、クランプ回路１２０は、ＰＮＰ型トランジスタ１０２（第１トランジスタ）のベース端子にコンデンサ１０１を通してＣＶＢＳを与え、ＰＮＰ型トランジスタ１０２及びＰＮＰ型トランジスタ１０３（第２トランジスタ）それぞれのエミッタ端子（それぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第１の主端子）を第１抵抗１０４の一方の端子に接続する。また、第１抵抗１０４の他方の端子を正極性電圧源（＋電源）に接続し、ＰＮＰ型トランジスタ１０３のベース端子（電流制御端子）に規定電圧ＶＤを与える。また、ＰＮＰ型トランジスタ１０２のベース端子とコレクタ端子（一対の主端子のうち第１の主端子とは異なる第２の主端子）との間に第２抵抗１０５を配置し、ＰＮＰ型トランジスタ１０２のコレクタ端子と負極性電圧源（−電源）の間に第３抵抗１０６を配置した構成である。
なお、ＰＮＰ型トランジスタ１０３のコレクタ端子も負極性電圧源に接続されている。
また、ＰＮＰ型トランジスタ１０３の規定電圧ＶＤは、定電圧源１０８により正極性電圧源よりもＶｂｅ３以上低い値に設定されている。ここで、Ｖｂｅ３はＰＮＰ型トランジスタ１０３のベース・エミッタ間閾値電圧である。また、コンデンサ１０７は規定電圧ＶＤの変動を防止するためのコンデンサである。
【００２９】
図３に示すクランプ回路１２０において、ＰＮＰ型トランジスタ１０２及びＰＮＰ型トランジスタ１０３（ＰＮＰ型バイポーラトランジスタ）のエミッタ端子（ポイントＢで示す）の電圧ＶＢは、ＰＮＰ型トランジスタ１０３のベース端子（ポイントＤで示す）の電圧ＶＤと、ＰＮＰ型トランジスタ１０３のベース・エミッタ間閾値電圧Ｖｂｅ３とを用いて、次の式（３）で示す値になる。
ＶＢ＝ＶＤ＋Ｖｂｅ３・・・（３）
図１０において、正極性ＣＶＢＳの最低電圧は、ポイントＦで示す同期期間の電圧である。
この同期期間にポイントＥの電圧ＶＥが以下の式（４）で示す電圧以下となると、ＰＮＰ型トランジスタ１０２は導通する。
ＶＥ＜ＶＢ−Ｖｂｅ２＝ＶＤ＋Ｖｂｅ３−Ｖｂｅ２・・・（４）
ここで、Ｖｂｅ２はＰＮＰ型トランジスタ１０２のベース・エミッタ間閾値電圧である。
【００３０】
この同期期間の電圧がＶＥ＜ＶＢ−Ｖｂｅ２になると、ＰＮＰ型トランジスタ１０２のコレクタ端子（ポイントＣで示す）の電圧が、抵抗１０６にＰＮＰ型トランジスタ１０２のコレクタ電流が流れることにより上昇する。また、ＰＮＰ型トランジスタ１０２のコレクタ端子とベース端子との間に設けられる抵抗１０５は、ポイントＥの電圧を上昇させる。ＶＥ≒ＶＢ−Ｖｂｅ２となったとき、ＰＮＰ型トランジスタ１０２は非導通となる。
このように、クランプ回路１２０は、ＣＶＢＳ信号が最小電圧である同期期間において、ＡＤＣ回路１２１への入力電圧を、第１または第２トランジスタの閾値電圧を含まない値にすることができる。つまり、第１トランジスタと第２トランジスタを同一構造とすることで、上記式（４）において、第２トランジスタの閾値電圧Ｖｂｅ３と第１トランジスタの閾値電圧Ｖｂｅ２とを等しくすることができる。これにより、クランプ回路１２０は、温度依存のないクランプ電圧（電圧レベルＶＤ）を、ＣＶＢＳ信号の同期期間において、ＡＤＣ回路１２１に対して出力することができる。
【００３１】
そして、その後、ポイントＥの電圧は実際の映像信号の送信期間におけるＣＶＢＳ信号によりＶＥ≧ＶＢ−Ｖｂｅ２で推移するが、抵抗１０５と抵抗１０６を通してコンデンサ１０１の電荷が流出するので、やがてポイントＥの電圧がＶＥ＜ＶＢ−Ｖｂｅ２となると、再びＰＮＰ型トランジスタ１０２は導通する。しかし、実際の映像信号の送信期間にＰＮＰ型トランジスタ１０２を導通させることはできない。
そこで、この電荷放出期間を決めるコンデンサ１０１の値と抵抗１０５の値を充分大きく取って、時定数τを大きくする。
具体的には、クランプ回路１２０を構成する各素子の値を次のように設定した。例えば、コンデンサ１０１を０．０４７μＦ、抵抗１０５を１ＭΩ、抵抗１０６を８０ｋΩ、抵抗１０４を３．９ｋΩ、また、正極性電圧を＋５Ｖ、負極性電圧を−２Ｖとした。
このため、電荷放出期間の時定数τは、コンデンサ１０１と抵抗１０５の積で求められる約０．０４７秒となり、ＣＶＢＳの１Ｈ期間（例えば６０μ秒）と比べて充分大きくすることができた。これにより、クランプ回路１２０は、ＣＶＢＳ信号が同期期間になる毎に、ポイントＥの電圧を規定電圧ＶＤの電圧にすることができる。また、クランプ回路１２０は、１Ｈ期間経過ごとのポイントＥの電圧変動を抑えるので、クランプ回路１２０の次段であるＡＤＣ回路１２１の最小分解能を１ＬＳＢ以内に収めることができる。
【００３２】
図３に示す本願発明のクランプ回路１２０と、図１２に示す従来のクランプ回路との間で同期期間電圧の温度特性を比較したグラフを図４に示す。
図４は、出力電圧（同期期間電圧）が、環境温度が−２５℃と７０℃との間で２５℃の出力電圧に対してどれだけずれるか（相対的なズレ）を示している。図４において、◇印で示す「温度補償型」の温度依存性がクランプ回路１２０の温度依存性であり、□印で示す「ダイオード型」の温度依存性が従来のクランプ回路の温度依存性である。
この図４に示すように、従来のクランプ回路の同期期間電圧が±１００ｍＶ程度の温度依存性を有しているのに対して、図３に示す本願のクランプ回路１２０では同期期間電圧が温度に依らず殆ど一定であることが判る。
このため、従来技術では温度依存性を考慮して、次段のＡＤ変換回路の２５℃における入力電圧範囲を０．１Ｖ〜１．９Ｖとしなければならなかったが、本願発明では温度依存性を考慮することなく、次段のＡＤ変換回路の２５℃における入力電圧範囲を０Ｖ〜２．０Ｖとすることができる。
つまり、本願発明のクランプ回路１２０を、図３に示すようにＡＤＣ回路１２１の直前に配置することで、クランプ回路の出力電圧の温度依存性の影響を受けず、ＡＤ変換回路の入力電圧範囲を有効利用できる。
なお、図１０にポイントＦで示す同期期間電圧とポイントＧで示すバックポーチ期間（ペデストラル期間）の電圧差は、ＣＶＢＳを送信する放送環境により変化する。このため、ＡＤＣ回路１２１による映像信号のＡＤ変換後、バックポーチ期間のタイミングを検出し、その期間の平均値が所定値とるよう映像信号の値を変化させる。このようなベデスタルクランプ処理により、映像信号の最小信号レベルをより正確に再生できるので、図３に示す様にペデスタルクランプ回路１２３をＡＤＣ回路１２１の後段に配置することがより好ましい。
【００３３】
［第２の実施形態］
第２の実施形態では、本願発明のクランプ回路を他の画像処理システムに適用する例について説明する。
図５は、撮像装置２１１の構成である。
撮像装置２１１では、ＣＣＤ２１２（Charge Coupled Device）により、光信号をＲＧＢアナログ信号へ変換し、変換後のＲＧＢアナログ信号を信号処理回路２１３により映像信号またはＣＶＢＳデジタル信号に変換する。
ＩＦ回路２１４では、信号処理回路２１３が出力する映像信号をＨＤＭＩ＿ＩＦ回路２１９によりＨＤＭＩ信号（High-Definition Multimedia Interface規格に準拠したデジタル信号）へ変換し、ＣＶＢＳデジタル信号をＤＡＣ回路２２０によりＣＶＢＳアナログ信号へ変換する。
信号処理回路２１３は、入力されたＲＧＢアナログ信号をクランプ回路２１５でクランプし、ＡＤＣ回路２１６でデジタル変換し、画像処理回路２１７でＹＣｂＣｒ信号へ変換し、エンコーダ２１８でＣＶＢＳデジタル信号へ変換する。ＹＣｂＣｒ信号とは、映像を表示するための信号であって、明るさを表す輝度信号（Ｙ）、輝度信号と赤との差である色差信号（Ｃｂ）、及び輝度信号と青との差である色差信号（Ｃｒ）の３つの情報で色を表現する映像信号である。
【００３４】
このようなＲＧＢ信号用クランプ回路２１５にも本願発明のクランプ回路を適用できる。なお、本実施形態では、クランプ回路をＦＥＴ（電界効果トランジスタ）で構成する例について説明する。
図６は、クランプ回路１２０の回路構成、及び次段のＡＤＣ回路２１６等との関係を示す図である。なお、ペデスタルクランプ回路２２３については、第１の実施形態におけるペデスタルクランプ回路１２３と同じ機能を有する回路であるので、その説明を省略する。
図６に示すクランプ回路２１５は、図３に示すクランプ回路１２０におけるＰＮＰ型トランジスタ１０２，ＰＮＰ型トランジスタ１０３を、それぞれｐチャネル型電界効果トランジスタであるｐ型ＦＥＴ２０２，ｐ型ＦＥＴ２０３に置き換えた回路である。
すなわち、クランプ回路２１５は、ｐ型ＦＥＴ２０２（第１トランジスタ）のゲート端子にコンデンサ２０１を通してＣＶＢＳを与え、ｐ型ＦＥＴ２０２及びｐ型ＦＥＴ２０３（第２トランジスタ）のソース端子（それぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第１の主端子）を第１抵抗２０４の一方の端子に接続する。また、第１抵抗２０４の他方の端子を正極性電圧源（＋電源）に接続し、ｐ型ＦＥＴ２０３のゲート端子に規定電圧ＶＤを与える。また、ｐ型ＦＥＴ２０２のゲート端子（電流制御端子）と、ドレイン端子（一対の主端子のうち第１の主端子とは異なる第２の主端子）との間に第２抵抗２０５を配置し、ｐ型ＦＥＴ２０２のドレイン端子と負極性電圧源（−電源）の間に第３抵抗２０６を配置した構成である。
なお、ｐ型ＦＥＴ２０３のドレイン端子も負極性電圧源に接続されている。
また、ｐ型ＦＥＴ２０３の規定電圧ＶＤは、定電圧源２０８により正極性電圧源よりもＶｇｓ３以上低い値に設定されている。ここで、Ｖｇｓ３はＦＥＴ２０３のゲート・ソース間閾値電圧である。また、コンデンサ２０７は規定電圧ＶＤの変動を防止するためのコンデンサである。
【００３５】
図６に示すクランプ回路２１５においても、ｐ型ＦＥＴ２０２及びｐ型ＦＥＴ２０３のソース端子（ポイントＢで示す）の電圧ＶＢは、ｐ型ＦＥＴ２０３のゲート端子（ポイントＤで示す）の電圧ＶＤと、ｐ型ＦＥＴ２０３のゲート・ソース間閾値電圧Ｖｇｓ３を用いて、次の式（５）で示す値になる。
ＶＢ＝ＶＤ＋Ｖｇｓ３・・・（５）
アナログＲＧＢ信号も、正極性ＣＶＢＳと同様に正極性ブランキング期間を持つので、その期間にｐ型ＦＥＴ２０２のゲート端子（ポイントＥで示す）の電圧ＶＥが以下の電圧以下となると、ｐ型ＦＥＴ２０２は導通する。
ＶＥ＜ＶＢ−Ｖｇｓ２＝ＶＤ＋Ｖｇｓ３−Ｖｇｓ２・・・（６）
ここで、Ｖｇｓ２はｐ型ＦＥＴ２０２のゲート・ソース間閾値電圧である。
【００３６】
このブランキング期間の電圧がＶＥ＜ＶＢ−Ｖｇｓ２のとき、ｐ型ＦＥＴ２０２のドレイン端子（ポイントＣで示す）の電圧が上昇し、抵抗２０５を通して、ポイントＥの電圧を上昇させ、ＶＥ≒ＶＢ−Ｖｇｓ２となったとき、ＦＥＴ２０２は非導通となる。
これにより、クランプ回路２１５は、アナログＲＧＢ信号が最小電圧である正極性ブランキング期間において、次段のＡＤＣ回路２１６への入力電圧を、ｐ型ＦＥＴ２０２またはｐ型ＦＥＴ２０３の閾値電圧を含まない値にすることができる。つまり、上記式（６）において、ｐ型ＦＥＴ２０２とｐ型ＦＥＴ２０３を同一構造とすることで、ｐ型ＦＥＴ２０３の閾値電圧Ｖｇｓ３とｐ型ＦＥＴ２０２の閾値電圧Ｖｇｓ２とを等しくすることができる。これにより、クランプ回路２１５は、温度依存の少ないクランプ電圧ＶＤを、アナログＲＧＢ信号の正極性ブランキング期間において、ＡＤＣ回路２１６に対して出力することができる。
【００３７】
そして、その後、ポイントＥの電圧はＶＥ≧ＶＢ−Ｖｇｓ２で推移するが、抵抗２０５と抵抗２０６を通してコンデンサ２０１の電荷が流出するので、やがて同期期間にＶＥ＜ＶＢ−Ｖｇｓ２となり、再びｐ型ＦＥＴ２０２は導通する。
このように、クランプ回路２１５では、クランプ回路１２０のＮＰＮ型トランジスタの替わりにｐ型ＦＥＴを用いてもクランプ回路１２０と同様の効果が得られる。
特に、ｐ型ＦＥＴはＣＭＯＳトランジスタのみを形成するＡＳＩＣプロセスにより実現することが可能なので、本願発明のクランプ回路を、ＣＭＯＳトランジスタのみを用いて製造されるＬＳＩに内蔵させることが可能となる。
【００３８】
［第３の実施形態］
第３の実施形態では、負極性ＣＶＢＳを扱う場合について説明する。
図７は、負極性ＣＶＢＳの信号波形図である。
図７に示す負極性ＣＶＢＳでは、最大電圧が同期期間の電圧となる。
このような負極性ＣＶＢＳに対して、図３に示すクランプ回路１２０或いは図６に示すクランプ回路２１５を用いれば、図７における映像信号のピークである期間（ポイントＩで示す）の電圧が規定電圧ＶＤとなってしまう。しかしながら、映像信号のピークは映像により変化するので、この期間を一定にしても図７にポイントＦで示す同期期間の電圧は変動してしまう。
そこで、正の最大電圧を一定とできるクランプ回路が必要となる。
図８は、正の最大電圧を一定とするクランプ回路３１１の回路構成、及びクランプ回路３１１の次段回路であるＡＤＣ回路３１２等との関係を示す図である。なお、ＡＤＣ回路３１２、ペデスタルクランプ回路３１３、及びデコーダ３１４については、第１の実施形態におけるＡＤＣ回路１２１、ペデスタルクランプ回路１２３、及びデコーダ１２２と同じ機能を有する回路であるので、その説明を省略する。
【００３９】
図８に示すクランプ回路３１１は、ｎチャネル型電界効果トランジスタであるｎ型ＦＥＴ３０２（第１トランジスタ）のゲート端子にコンデンサ３０１を通してＣＶＢＳを与え、ｎ型ＦＥＴ３０２及びｎ型ＦＥＴ３０３（第２トランジスタ）のソース端子（それぞれのトランジスタの一対の主端子のうちいずれか一方に接続され、電流量を規定する基準電圧が印加される第１の主端子）を第１抵抗３０４の一方の端子に接続する。また、第１抵抗３０４の他方の端子を負極性電圧源（−電源）に接続し、ｎ型ＦＥＴ３０３のゲート端子に規定電圧ＶＤを与える。また、ｎ型ＦＥＴ３０２のゲート端子（電流制御端子）と、ドレイン端子（一対の主端子のうち第１の主端子とは異なる第２の主端子）との間に第２抵抗３０５を配置し、ｎ型ＦＥＴ３０２のドレイン端子と正極性電圧源（＋電源）の間に第３抵抗３０６を配置した構成である。
なお、ｎ型ＦＥＴ３０３のドレイン端子も正極性電圧源に接続されている。
また、ｎ型ＦＥＴ３０３の規定電圧ＶＤは、定電圧源３０８により負極性電圧源よりもＶｇｓ３以上高い値に設定されている。ここで、Ｖｇｓ３はＦＥＴ３０３のゲート・ソース間閾値電圧である。
【００４０】
図８に示すクランプ回路３１１においても、ｎ型ＦＥＴ３０２及びｎ型ＦＥＴ３０３のソース端子（ポイントＢで示す）の電圧ＶＢは、ｎ型ＦＥＴ３０３のゲート端子（ポイントＤで示す）の電圧ＶＤと、ｎ型ＦＥＴ３０３のゲート・ソース間閾値電圧Ｖｇｓ３を用いて、次の式（７）で示す値になる。
ＶＢ＝ＶＤ−Ｖｇｓ３・・・（７）
図７において、負極性ＣＶＢＳの最大電圧は、ポイントＦで示す同期期間の電圧である。
この同期期間にポイントＥの電圧ＶＥが以下の式（４）で示す電圧以上となると、ｎ型ＦＥＴ３０２は導通する。
ＶＥ＞ＶＢ＋Ｖｇｓ２＝ＶＤ−Ｖｇｓ３＋Ｖｇｓ２・・・（８）
この同期期間の電圧がＶＥ＞ＶＢ＋Ｖｇｓ２のとき、ポイントＣの電圧が低下し、抵抗３０５を通して、ポイントＥの電圧を低下させ、ＶＥ≒ＶＢ＋Ｖｇｓ２となったとき、ｎ型ＦＥＴ３０２は非導通となる。
そして、その後、ポイントＥの電圧はＶＥ≦ＶＢ＋Ｖｇｓ２で推移するが、抵抗３０５と抵抗３０６を通してコンデンサ３０１へ電荷が充電されるので、やがて同期期間の電圧がＶＥ＞ＶＢ＋Ｖｇｓ２となり、再びｎ型ＦＥＴ３０２は導通する。
このように、負極性信号に対しても本願発明のクランプ回路は有効である。
もちろん、第１の実施形態と第２の実施形態において説明したように、ＦＥＴとバイポーラトランジスタとを置き換えることができるので、第３の実施形態におけるｎ型ＦＥＴをＮＰＮ型トランジスタに置き換えて負極性ＣＶＢＳ用のクランプ回路を構成してもよい。
【産業上の利用可能性】
【００４１】
本発明は、画像信号や音声信号を処理する装置に適用できる。特に、動画像を表示するディスプレイ装置等に好適に適用できる。
【符号の説明】
【００４２】
２，８，９，１５…ＮＰＮ型トランジスタ、６，１０２，１０３…ＰＮＰ型トランジスタ、３，Ｒ１，Ｒ２，７，１０，１２，１６，１９，１０４，１０５，１０６，２０４，２０５，２０６，３０４，３０５，３０６…抵抗、１７，４，Ｃ１，１０１，１０７，２０１，２０７，３０１，３０７…コンデンサ、５…同期分離回路、１３…バイアス回路、２１，Ｉ…入力端子、２２…電流源、２３…スイッチ素子、２４…ＡＤ変換回路、２５…ペデスタルレベル検出回路、２６…比較回路、２７…基準データ、２８…クランプパルス発生回路、１０８，２０８，３０８…定電圧源、１１１…液晶表示装置、１１２…液晶モジュール、１１３…画像処理エンジン、１１４…チューナ、１１５…Ｙ／Ｃ分離回路、１１６…ＮＲ回路、１１７…Ｉ／Ｐ変換回路、１１８…ＴＣＯＮ回路、１２０，２１５，３１１，５０，５１，５２…クランプ回路、１２３，２２３，３１３…ペデスタルクランプ回路、１２１，２１６，３１２…ＡＤＣ回路、２１３…信号処理回路、２１４，２１９…ＩＦ回路、２１７…画像処理回路、２１８…エンコーダ、２２０…ＤＡＣ回路、２０２，２０３…ｐ型ＦＥＴ、３０２，３０３…ｎ型ＦＥＴ、１１９…ＬＣＤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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