(57)【要約】【課題】プログラマブルロジックデバイスにおいて必要に応じて回路を固定する。【解決手段】実施形態に係わる半導体集積回路は、メモリトランジスタＭＴ１と、ロジックトランジスタＬＴ１と、セレクタとを備える。セレクタは、メモリトランジスタを消去状態にする第１の電圧、並びに、メモリトランジスタの２つの不純物領域間に恒久的な導電パスを形成する第２の電圧Vshortを、選択的にメモリトランジスタＭＴ１の制御ゲートに印加する。第２の電圧VshortがメモリトランジスタＭＴ１の制御ゲートに印加されるとき、メモリトランジスタＭＴ１の２つの不純物領域は、第３の電圧に設定される。第１の導電型がＰ型であり、第２の導電型がＮ型であるとき、第３の電圧は、第２の電圧よりも大きく、第１の導電型がＮ型であり、第２の導電型がＰ型であるとき、第３の電圧は、第２の電圧よりも小さい。【選択図】図１１
2014053374.tif 000002
【特許請求の範囲】
【請求項１】
ウェルが第１の導電型を有する複数のメモリトランジスタと、
複数のロジックトランジスタと、
セレクタとを具備し、
前記複数のメモリトランジスタは、それぞれ、前記ウェル内に形成された第１の導電型と異なる第２の導電型を有する２つの不純物領域と、前記２つの不純物領域間のチャネル領域と、前記チャネル領域上の第１の絶縁膜と、前記第１の絶縁膜上の電荷蓄積膜と、前記電荷蓄積膜上の第２の絶縁膜と、前記第２の絶縁膜上の制御ゲート電極とを備え、
前記複数のメモリトランジスタは、第１のメモリトランジスタを含み、
前記セレクタは、前記第１のメモリトランジスタを消去状態にする第１の電圧、並びに、前記第１のメモリトランジスタの前記２つの不純物領域間に恒久的な導電パスを形成する第２の電圧を、選択的に前記第１のメモリトランジスタの前記制御ゲートに印加し、
前記第２の電圧が前記第１のメモリトランジスタの前記制御ゲートに印加されるとき、前記第１のメモリトランジスタの前記２つの不純物領域は、第３の電圧に設定され、
前記第１の導電型がＰ型であり、前記第２の導電型がＮ型であるとき、前記第３の電圧は、前記第２の電圧よりも大きく、
前記第１の導電型がＮ型であり、前記第２の導電型がＰ型であるとき、前記第３の電圧は、前記第２の電圧よりも小さい
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
プログラマブルロジックデバイスは、チップ製造後に回路を書き換えることができる半導体集積回路である。プログラマブルロジックデバイスの代表的なものとして、ＦＰＧＡ（Field Programmable Gate Array）が知られている。
【０００３】
プログラマブルロジックデバイスは、複数の配線を有し、回路の書き換えのために、これらの配線のうち選択された配線同士を電気的に接続又は非接続にすることができる。この接続状態を制御するためにいくつかの手法が存在する。
【０００４】
配線の接続を制御するための１つの手法は、トランジスタとメモリを用いるものである。メモリは、電気的にプログラム可能であり、プログラムされた情報に基づいてトランジスタのオン／オフが切り替わる。メモリとしては、一般的にＳＲＡＭが用いられる。
【０００５】
配線の接続を制御する他の手法は、複数の配線の間に２端子のアンチヒューズを設けるものである。アンチヒューズの端子間には、例えばアモルファスシリコンなどの絶縁膜が挿入されているため、その端子間は、高抵抗である。従って、上記の複数の配線同士は、電気的に接続されていない。しかし、端子間に所定の電圧を印加する、若しくは、端子間に所定の電流を流してやると、前記の絶縁膜に絶縁破壊が生じて端子間が短絡する。これにより、上記の複数の配線同士は、電気的に接続される。
【０００６】
アンチヒューズの抵抗変化は不可逆であるから、一度接続された配線同士を非接続状態に戻すことはできない。従って、例えば、宇宙線の影響を強く受ける環境下や、高温状態などの非日常的環境においても、アンチヒューズによって固定された回路情報が失われてしまうことはない。しかし、アンチヒューズを用いたプログラマブルロジックデバイスでは、一度回路情報を確定させるとその後の変更はできない。
【０００７】
一方で、トランジスタとメモリを用いたプログラマブルロジックデバイスの場合、ユーザーは、メモリの書き換えによって回路の書き換えを何回も行うことができる。しかし、もし、外的な要因によりメモリに記憶された情報が失われた場合、プログラマブルスイッチは、誤作動を起こす可能性がある。よって、上述のような非日常的環境下における使用には不向きである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第４，７５８，７４５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
実施形態は、回路の再構成が可能なプログラマブルロジックデバイスにおいて、必要に応じて回路を固定し、その回路の動作安定性を高める技術を提案する。
【課題を解決するための手段】
【００１０】
実施形態によれば、半導体集積回路は、ウェルが第１の導電型を有する複数のメモリトランジスタと、複数のロジックトランジスタと、セレクタとを具備し、前記複数のメモリトランジスタは、それぞれ、前記ウェル内に形成された第１の導電型と異なる第２の導電型を有する２つの不純物領域と、前記２つの不純物領域間のチャネル領域と、前記チャネル領域上の第１の絶縁膜と、前記第１の絶縁膜上の電荷蓄積膜と、前記電荷蓄積膜上の第２の絶縁膜と、前記第２の絶縁膜上の制御ゲートとを備え、前記複数のメモリトランジスタは、第１のメモリトランジスタを含み、前記セレクタは、前記第１のメモリトランジスタを消去状態にする第１の電圧、並びに、前記第１のメモリトランジスタの前記２つの不純物領域間に恒久的な導電パスを形成する第２の電圧を、選択的に前記第１のメモリトランジスタの前記制御ゲートに印加し、前記第２の電圧が前記第１のメモリトランジスタの前記制御ゲートに印加されるとき、前記第１のメモリトランジスタの前記２つの不純物領域は、第３の電圧に設定され、前記第１の導電型がＰ型であり、前記第２の導電型がＮ型であるとき、前記第３の電圧は、前記第２の電圧よりも大きく、前記第１の導電型がＮ型であり、前記第２の導電型がＰ型であるとき、前記第３の電圧は、前記第２の電圧よりも小さい。
【図面の簡単な説明】
【００１１】
【図１Ａ】不揮発メモリトランジスタを示す図。
【図１Ｂ】ロジックトランジスタを示す図。
【図２】ゲート電圧とチャネル電流の関係を示す図。
【図３Ａ】消去手法の例を示す図。
【図３Ｂ】短絡手法の例を示す図。
【図４Ａ】消去手法の例を示す図。
【図４Ｂ】短絡手法の例を示す図。
【図５Ａ】消去手法の例を示す図。
【図５Ｂ】短絡手法の例を示す図。
【図６】ゲート電圧とチャネル電流の関係を示す図。
【図７Ａ】ドレイン／ソース電圧とドレイン／ソース電流の関係を示す図。
【図７Ｂ】ドレイン／基板電圧とドレイン／基板電流の関係を示す図。
【図８】プログラマブルロジックデバイスを示す図。
【図９】プログラマブルロジックデバイスを示す図。
【図１０】プログラマブルロジックデバイスを示す図。
【図１１】プログラマブルロジックデバイスを示す図。
【図１２】電圧の印加タイミングを示す波形図。
【図１３Ａ】不揮発メモリトランジスタを示す図。
【図１３Ｂ】不揮発メモリトランジスタを示す図。
【図１４】プログラマブルロジックスイッチのアレイを示す図。
【図１５】プログラマブルロジックスイッチのアレイを示す図。
【図１６】プログラマブルロジックスイッチのアレイを示す図。
【図１７】プログラマブルロジックスイッチのアレイを示す図。
【図１８】プログラマブルロジックスイッチのアレイを示す図。
【図１９】ソースとドレインを短絡させる制御回路を示す図。
【図２０】セレクタを示す図。
【図２１】適用例としてのＦＰＧＡを示す図。
【図２２】適用例としてのＦＰＧＡを示す図。
【図２３】適用例としてのＦＰＧＡを示す図。
【図２４】適用例としてのＦＰＧＡを示す図。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら実施形態を説明する。
【００１３】
（基本構成）  
本実施形態における半導体集積回路は、例えば、複数のメモリトランジスタと、複数のロジックトランジスタと、セレクタとを備える。
【００１４】
複数のメモリトランジスタは、それぞれ、第１の導電型のウェルに形成されている。さらに前記の複数のメモリトランジスタは、それぞれ、前記のウェル内に形成された第１の導電型と異なる第２の導電型を有する２つの不純物領域（ソース及びドレイン）と、２つの不純物領域間のチャネル領域と、チャネル領域上の第１の絶縁膜と、第１の絶縁膜上の電荷蓄積膜と、電荷蓄積膜上の第２の絶縁膜と、第２の絶縁膜上の制御ゲートとを備える。
【００１５】
複数のメモリトランジスタは、第１のメモリトランジスタを含む。セレクタは、第１のメモリトランジスタを消去状態にする第１の電圧、並びに、第１のメモリトランジスタの２つの不純物領域間に恒久的な導電パスを形成する第２の電圧を、選択的に第１のメモリトランジスタの制御ゲートに印加する。
【００１６】
そして、第２の電圧が第１のメモリトランジスタの制御ゲートに印加されるとき、第１のメモリトランジスタの２つの不純物領域は、第３の電圧に設定される。このとき第１のメモリトランジスタのウェルは、好ましくは電気的にフロートな状態にする。
【００１７】
第３の電圧は以下の条件を満たす電圧である。第１の導電型がＰ型であり第２の導電型がＮ型である場合は、第３の電圧は第２の電圧よりも大きい電圧とする。一方で、第１の導電型がＮ型であり第２の導電型がＰ型である場合は、第３の電圧は第２の電圧よりも小さい電圧とする。すなわち、仮に前記のウェルに第２の電圧が印加され、前記の２つの不純物領域に第３の電圧が印加されたとすると、前記の２つの不純物領域と前記のウェルとのＰＮ接合には、逆バイアスの関係にある電圧がはたらく。
【００１８】
これにより、例えば、第１のメモリトランジスタの閾値状態（書き込み／消去）に応じて、回路の再構成が可能になると共に、回路の動作安定性を高めたいときは、第１のメモリトランジスタの２つの不純物領域間に恒久的な導電パスを形成することにより、回路を固定することができる。
【００１９】
この恒久的な導電パスを形成するときは、第１のメモリトランジスタの制御ゲートに第２の電圧を印加し、制御ゲートとチャネル領域との容量結合により、チャネル領域の電位を変調させる。また、この電位が変調されたチャネル領域と、第１のメモリトランジスタの２つの不純物領域との間が逆バイアス状態になるように、その２つの不純物領域に第３の電圧を印加する。
【００２０】
そして、このような電圧関係により、第１のメモリトランジスタの２つの不純物領域とチャネル領域とにより形成されるＰＮ接合を破壊すれば、回路を固定することが可能になる。
【００２１】
セレクタは、第１のメモリトランジスタを書き込み状態にする第４の電圧を、選択的に第１のメモリトランジスタの制御ゲートに印加してもよい。
【００２２】
尚、第１の導電型がＰ型であり第２の導電型がＮ型である場合は、第１の電圧は第２の電圧よりも大きく、第４の電圧は第１の電圧よりも大きい。一方で、第１の導電型がＮ型であり第２の導電型がＰ型である場合は、第１の電圧は第２の電圧よりも小さく、第４の電圧は第１の電圧よりも小さい。また、第３の電圧は、接地電圧であるのが望ましい。
【００２３】
また、第１のメモリトランジスタの２つの不純物領域間に恒久的な導電パスが形成されていない場合、第１のメモリトランジスタはオフ状態であることが望ましい。すなわち、このときの第１のメモリトランジスタの閾値電圧は、第１の導電型がＰ型であり第２の導電型がＮ型である場合は、０Ｖよりも大きく、第１の導電型がＮ型であり第２の導電型がＰ型である場合は、０Ｖよりも小さいのが望ましい。例えば、第１のメモリトランジスタが書き込み状態と消去状態のいずれの状態にあるときでも、その閾値電圧が常に上記の条件を満たすように、第１のメモリトランジスタのチャネル領域の不純物濃度等を調整しておく。
【００２４】
複数のメモリトランジスタ、複数のロジックトランジスタ、セレクタは、１チップ内に配置される。但し、第１及び第２の電圧は、チップの内部で生成することなく、チップの外部から内部に供給してもよい。
【００２５】
第１のメモリトランジスタは、例えば、MONOS(Metal-Oxide-Nitride-Oxide-Silicon)型の不揮発メモリトランジスタであり、その電荷蓄積膜は、例えば、シリコン窒化物及びシリコン酸窒化物のうちの１つを含む。
【００２６】
（実施例）  
図１Ａは、不揮発メモリトランジスタを示し、図１Ｂは、ロジックトランジスタを示している。
【００２７】
不揮発メモリトランジスタ（以下、単に、メモリトランジスタと称する）は、フラッシュメモリトランジスタである。
【００２８】
メモリトランジスタは、Ｐ型ウェル１０内のＮ型不純物領域（ソース及びドレイン）１５と、Ｎ型不純物領域１５間のチャネル領域と、チャネル領域上の第１の絶縁膜（ゲート絶縁膜）１１と、第１の絶縁膜１１上の電荷蓄積膜１２と、電荷蓄積膜１２上の第２の絶縁膜１３と、第２の絶縁膜１３上の制御ゲート電極１４とを備える。
【００２９】
メモリトランジスタは、電荷蓄積膜１２内に蓄積された電荷の量によってデータを記憶する。電荷蓄積膜１２としては、導電性のフローティングゲート（例えば、Ｎ型にドープされたポリシリコンや、Ｐ型にドープされたポリシリコンなど）を用いてもよいし、絶縁性のシリコン窒化物或いはシリコン酸窒化物を用いてもよいし、導電性のフローティングゲートの上方に絶縁性のシリコン窒化物或いはシリコン酸窒化物が積層された構造を用いてもよい。
【００３０】
特に、電荷蓄積膜１２として絶縁性のシリコン窒化物或いはシリコン酸窒化物を用いたメモリトランジスタはMONOS型メモリトランジスタと呼ばれる。MONOS型メモリトランジスタの製造プロセスは、ロジックトランジスタの製造プロセスと類似性が高く、例えば電荷蓄積膜１２として導電性のフローティングゲートを用いた場合に比べて、メモリトランジスタとロジックトランジスタとを近接して配置できる。そのため、チップの面積を小さくするためには、MONOS型メモリトランジスタを採用するのが望ましい。
【００３１】
尚、上記の説明では、メモリトランジスタは、Ｐ型ウェル１０内のＮ型トランジスタとして説明したが、これに代えて、Ｎ型ウェル内のＰ型トランジスタであってもよい。また、Ｐ型ウェル１０は、Ｐ型半導体基板に置き換えることも可能である。
【００３２】
また、ウェル及び半導体基板は、例えば、シリコンであるが、シリコン以外の半導体を用いることも可能である。第１の絶縁膜１１、電荷蓄積膜１２、第２の絶縁膜１３及び制御ゲート１４は、それぞれ、単層でもよいし、異なる材料を備える複数層の積層構造でもよい。
【００３３】
ロジックトランジスタは、ＦＥＴ（Field Effect Transistor）である。
【００３４】
ロジックトランジスタは、Ｐ型ウェル１０内のＮ型不純物領域（ソース及びドレイン）１５と、Ｎ型不純物領域１５間のチャネル領域と、チャネル領域上の第３の絶縁膜（ゲート絶縁膜）１８と、第３の絶縁膜１８上のゲート電極１９とを備える。
【００３５】
ロジックトランジスタは、Ｐ型ウェル１０とゲート電極１９との間に電荷蓄積膜を有さない。そのため、Ｐ型ウェル（基板）１０の上面からゲート電極１９の下面までの距離は、メモリトランジスタのＰ型ウェル１０の上面から制御ゲート電極１４の下面までの距離よりも短い。
【００３６】
例えば、ロジックトランジスタにおける、Ｐ型ウェル１０の上面からゲート電極１９の下面までの距離は、５ｎｍ以下であり、メモリトランジスタにおける、Ｐ型ウェル１０の上面から制御ゲート電極１４の下面までの距離は、１０ｎｍ以上である。
【００３７】
尚、上記の説明では、ロジックトランジスタは、Ｐ型ウェル１０内のＮ型トランジスタとして説明したが、これに代えて、Ｎ型ウェル内のＰ型トランジスタであってもよい。また、Ｐ型ウェル１０は、Ｐ型半導体基板に置き換えることも可能である。
【００３８】
また、ウェル及び半導体基板は、例えば、シリコンであるが、シリコン以外の半導体を用いることも可能である。第３の絶縁膜１８及びゲート電極１９は、それぞれ、単層でもよいし、異なる材料を備える複数層の積層構造でもよい。
【００３９】
書き込み状態にあるメモリトランジスタは、電荷蓄積膜１２内に蓄積された電子の数が比較的多く、閾値電圧が高い。一方で、消去状態にあるメモリトランジスタは、電荷蓄積膜１２内に蓄積された電子の数が比較的少なく、閾値電圧が低い。
【００４０】
図２は、メモリトランジスタのチャネル電流とゲート電圧との関係を示している。
【００４１】
同図は、書き込み／消去状態におけるメモリトランジスタのチャネル電流をゲート電圧に対してプロットしたものである。実線のグラフが消去状態の特性を表し、破線のグラフが書き込み状態の特性を表す。
【００４２】
メモリトランジスタを書き込み状態にする典型的な手法は２通りある。
【００４３】
１つの例は、制御ゲートとチャネル領域間に大きな電位差を作り、FN (Fowler-Nordheim)電流によって書き込む方法である。例えば、制御ゲートに２０Ｖを印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに接地電圧（０Ｖ）を印加する。
【００４４】
もう１つの例は、チャネルホットエレクトロンを使用する方法である。即ち、一方のＮ型不純物領域（ソース）と制御ゲート間に電位差を作ると共に、２つのＮ型不純物領域（ソース及びドレイン）間にも電位差を発生させる。例えば、制御ゲートに７Ｖを印加し、ドレインに４Ｖを印加し、ソースとＰ型ウェルに接地電圧を印加する。
【００４５】
メモリトランジスタを消去状態にするときには、上述のFN電流を用いた書き込み手法において、電圧の向きを逆にすればよい。
【００４６】
例えば、図３Ａに示すように、制御ゲートに負の消去電圧Verase（例えば−２０Ｖ）を印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに接地電圧を印加してもよい。もしくは、図４Ａに示すように、制御ゲートに接地電圧を印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに正の基板電圧Vsub（例えば２０Ｖ）を印加してもよい。もしくは、図５Ａに示すように、制御ゲートに負の消去電圧Verase（例えば−１０Ｖ）を印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに正の基板電圧Vsub（例えば１０Ｖ）を印加してもよい。
【００４７】
但し、メモリトランジスタとロジックトランジスタが同一のウェルに形成されている場合、ウェルに高い電圧を印加するのは望ましくない。なぜなら、ロジックトランジスタのゲート絶縁膜は非常に薄く、高電圧がロジックトランジスタのウェルに印加されると、ロジックトランジスタのゲート絶縁膜が破壊される可能性があるためである。
【００４８】
ここで、図３Ａのように、メモリトランジスタの制御ゲートに負の電圧を印加する場合について考える。負の電圧が制御ゲートに印加されると、制御ゲートとチャネル領域との間の容量結合により、チャネル領域の電位が負の方向に変調される。この時、ウェルに接地電圧が印加されていれば、チャネルの電位は、やがて接地電位に戻されるが、過渡状態において、チャネル領域の電位が負になる期間が存在する。この期間に、メモリトランジスタのソース及びドレインに接地電圧が印加されているとすると、上記の過渡状態において、チャネル領域とソースとの間、又は、チャネル領域とドレインとの間のＰＮ接合に逆方向のバイアス（逆バイアス）が印加される。
【００４９】
一般的なＰＮ接合においては、逆バイアス状態で電流が流れることはないが、上記の逆バイアスがある値を超えると、ＰＮ接合の破壊が生じ、ＰＮ接合の整流性が消失する。
【００５０】
従って、図３Ｂに示したように、メモリトランジスタのソース及びドレインに接地電圧を印加した状態で、制御ゲートに負の電圧Vshortを印加すると、チャネル領域とソースのＰＮ接合、或いは、チャネル領域とドレインのＰＮ接合が破壊される。このような状態になると、メモリトランジスタのソースとドレインは、電気的に短絡された状態となる。
【００５１】
尚、メモリトランジスタのソースとドレインを短絡させるために制御ゲートに印加する電圧Vshortは、メモリトランジスタを消去状態にするために制御ゲートに印加する電圧Veraseよりも小さい。
【００５２】
ソースとドレインが短絡すると（以下では、メモリトランジスタのソースとドレインが電気的に短絡した状態のことを短絡状態と称する）、ソースドレイン間を流れる電流は、ゲート電圧によらず、ほぼ一定となる。即ち、短絡状態とは、例えば、以下の式が成り立つ状態だと言える。短絡状態になる前のメモリトランジスタにおいて、消去状態における閾値電圧をVthe、書き込み状態における閾値電圧をVthwとする。さらにゲート電圧がVtheで、ドレイン電圧が50 mVのときのドレイン電流をID0、ゲート電圧がVthwでドレイン電圧が50 mVのときのドレイン電流をID1とする。
【００５３】
ID1／ID0≦Ａ      …（１）
式（１）におけるＡは、ドレイン電流の変化の割合を示すもので、通常のメモリトランジスタの場合、オン状態とオフ状態でのドレイン電圧の比は、106以上である。従って、例えば、Ａ＝10とし、ID1とID0の比が10以下であれば、ソース及びドレインは、短絡していると考えられる。
【００５４】
尚、閾値電圧は、例えば、以下のように求められる。
【００５５】
トランジスタのソースドレイン間に50 mVを印加し、ゲート電圧を変化させながらソースドレイン間の電流IDSを測定する。トランジスタのチャネル幅をW、チャネル長をLとしたとき、IDS×L／Wが10 nAとなるゲート電圧を閾値電圧と定義する。
【００５６】
本実施例では、上記の手法を用いて、プログラマブルロジックデバイス内のメモリトランジスタを短絡状態にすることを特徴とする。短絡状態への変化は不可逆なものであり、一度、短絡状態になったメモリトランジスタを、再び、書き込み状態、或いは、消去状態に戻すことはできない。即ち、メモリトランジスタを短絡状態にすることで、半永久的にオン状態を保つことができる。
【００５７】
尚、上記の図３Ｂの例において、制御ゲートにVshortを印加してメモリトランジスタを短絡状態にするとき、ウェルには接地電圧を印加してもよいし、ウェルの電位をフロートにしてもよい。但し、ウェルの電位をフロートにしておくと、チャネル領域の電位がより効率的に変調されるので、Vshortの絶対値を小さくすることができるので、より好ましい。
【００５８】
図６は、短絡状態になる前及び短絡状態になった後でのメモリトランジスタの特性を示している。
【００５９】
実線は、短絡状態前の特性である。ここで、メモリトランジスタのソース及びドレインには接地電圧を印加し、ウェルはフロートにし、制御ゲートにVshortを印加すると、短絡状態が実現され、破線で示す特性へと変化する。Vshortは、典型的には、−２５Ｖから−３０Ｖの範囲内の値である。
【００６０】
図７Ａは、短絡状態のメモリトランジスタにおける、ソースドレイン間の電流−電圧特性である。短絡状態でのソースドレイン間の抵抗は、オーミックである。図７Ｂは、短絡状態のメモリトランジスタにおける、ウェル（基板）とドレイン間の電流−電圧特性である。ウェルドレイン間にはＰＮ接合による整流性が残っている。
【００６１】
上記の説明では、メモリトランジスタを短絡状態にする電圧条件の例として、ウェルに接地電圧を印加する場合、もしくは、ウェルの電位をフロートにする場合について述べた。以下では別の電圧条件の例を、図４Ｂ及び図５Ｂを参照して説明する。
【００６２】
前述したように、メモリトランジスタを消去状態にするために、図４Ａに示したように、制御ゲートに接地電圧を印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに正の基板電圧Vsub（例えば２０Ｖ）を印加してもよい。この電圧条件を用いてメモリトランジスタの消去を行う場合は、図４Ｂに示したような電圧条件によって、メモリトランジスタを短絡状態にするのが望ましい。
【００６３】
図４Ｂに示した条件では、メモリトランジスタの制御ゲートに負の電圧Vshortを印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに正の基板電圧Vsubを印加する。Vsubは例えば２０Ｖであり、これはメモリトランジスタを消去状態にするためにウェルに印加する電圧と等しい。Vshortは例えば―５Ｖである。
【００６４】
さらに別の例として、メモリトランジスタを消去状態にするために、図５Ａに示したように、制御ゲートに負の消去電圧Verase（例えば−１０Ｖ）を印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに正の基板電圧Vsub（例えば１０Ｖ）を印加してもよい。この電圧条件を用いてメモリトランジスタの消去を行う場合は、図５Ｂに示したような電圧条件によって、メモリトランジスタを短絡状態にするのが望ましい。
【００６５】
図５Ｂに示した条件では、メモリトランジスタの制御ゲートに負の電圧Vshortを印加し、Ｎ型不純物領域（ソース及びドレイン）並びにＰ型ウェルに正の基板電圧Vsubを印加する。Vsubは例えば１０Ｖであり、これはメモリトランジスタを消去状態にするためにウェルに印加する電圧と等しい。Vshortは例えば―１５Ｖである。
【００６６】
尚、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５Ａ及び図５Ｂのいずれの例においても、Vshortは、Veraseよりも小さい電圧である。
【００６７】
本実施例は、プログラマブルロジックデバイスにおいて、メモリトランジスタに格納されたデータの安定性を高めるために利用できる。回路情報をフラッシュメモリに格納するプログラマブルロジックデバイスは、回路情報の書き換えが多数回可能であるという特徴があるが、フラッシュメモリのデータ保持期間は無限ではない。
【００６８】
しかし、本実施例の手法を用いると、特定のメモリトランジスタを半永久的にオン状態にしておくことができる。即ち、今後、書き換えを行わないと判断される情報が存在する場合、該当するメモリトランジスタを選択的に短絡状態にすることで、その情報は消えないものとできる。
【００６９】
尚、Vshortは、チップ内に設けられた電圧発生回路を用いて生成してもよいし、別チップに設けられた電源から供給されてもよい。いずれの場合も、図２０に示すように、必要に応じて、メモリトランジスタの制御ゲートをVshortに接続するためのセレクタ６０が必要である。
【００７０】
セレクタ６０は、メモリトランジスタの制御ゲートに印加する電圧を選択する役割を有しており、例えば、Vshort、Vwrite (書き込み電圧)、Verase (消去電圧)などを選択的にメモリトランジスタの制御ゲートに印加する。
【００７１】
短絡状態にしないメモリトランジスタは、常時オフ状態であることが望ましい。従って、プログラマブルロジックデバイスの動作中にメモリトランジスタの制御ゲートに印加される電圧は、メモリトランジスタがＮ型の場合、消去状態の閾値電圧よりも低く設定することが望ましい。さらには、予めメモリトランジスタの消去状態の閾値電圧が正であるように製造しておくと、プログラマブルロジックデバイスの動作中に制御ゲートに印加される電圧を０Ｖにすることが可能となるので、さらに望ましい。
【００７２】
以下では、本実施例の手法をプログラマブルロジックデバイスに適用した例について具体的に説明する。
【００７３】
プログラマブルロジックデバイスは、その内部に複数の配線を有し、その複数の配線の中から選択された配線同士を接続／非接続するためのプログラマブルロジックスイッチを有している。プログラマブルロジックスイッチは、１つ或いは複数のメモリを有し、メモリに格納された情報に基づいて、配線の接続／非接続を制御する。
【００７４】
図１Ａに示すメモリトランジスタは、プログラマブルロジックスイッチとして利用できる。例えば、配線Ａ、配線Ｂの接続状態を制御するために、メモリトランジスタのソースを配線Ａに電気的に接続し、メモリトランジスタのドレインを配線Ｂに電気的に接続してもよい。
【００７５】
尚、メモリトランジスタのソースと配線Ａとの接続、或いは、メモリトランジスタのドレインと配線Ｂとの接続は、直接接続されてもよいし、インバーターやバッファなどを介して接続されてもよい。
【００７６】
配線Ａと配線Ｂは、メモリトランジスタに格納された情報によって接続状態か非接続状態になるが、今後、これらの配線を接続状態でしか使用しないと判断された場合、メモリトランジスタを短絡状態にする。メモリトランジスタを短絡状態にする場合、例えば、図３Ｂのように、ソース及びドレインに接地電圧を印加した上で制御ゲートにVshortを印加する。このときメモリトランジスタのウェルには接地電圧を印加してもよいし、ウェルをフロートにしてもよい。あるいは、図４Ｂまたは図５Ｂに示したように、ソース、ドレイン、及びウェルに正の基板電圧Vsubを印加した上で制御ゲートにVshortを印加する。短絡状態への変化は、不可逆であるから、長時間経過後に、予期せず、配線Ａと配線Ｂが非接続状態に変化する可能性は無い。
【００７７】
ところで、一般的なプログラマブルロジックデバイスにおいては、複数のメモリトランジスタの制御ゲートが共通の制御配線に接続されている。従って、所定の選択メモリトランジスタを選択的に短絡状態にする場合、その所定の選択メモリトランジスタと同じ制御配線に接続されている非選択のメモリトランジスタが短絡状態になるのを防がなければならない。
【００７８】
このための方法としては、非選択メモリトランジスタのソース及びドレインを電気的にフロートにしておけばよい。或いは、非選択メモリトランジスタのソース及びドレインに、短絡防止電圧Vinhibitを印加してもよい。Vinhibitは、メモリトランジスタを短絡状態にするためにメモリトランジスタのソース及びドレインに印加する電圧よりも小さい。例えば、図３Ｂに示した条件によってメモリトランジスタを短絡状態にする場合、Vinhibitは―２Ｖ程度である。同様に、図４Ｂ及び図５Ｂに示した条件によってメモリトランジスタを短絡状態にする場合、Vinhibitは、例えばそれぞれ、１８Ｖ、８Ｖである。
【００７９】
プログラマブルロジックスイッチの別の形態として、図８に示したような構成においても、本実施例の手法は適用できる。
【００８０】
図８に示すプログラマブルロジックスイッチは、直列接続される２つのメモリトランジスタＭＴ１，ＭＴ２と、ロジックスイッチ回路(logic switch circuitry)３０を含む。
【００８１】
メモリトランジスタＭＴ１の制御ゲートは、ワード線ＷＬ１に接続され、２つの不純物領域（ソース及びドレイン）の一方は、ビット線ＢＬ１に接続され、他方は、ノードＱに接続される。メモリトランジスタＭＴ２の制御ゲートは、ワード線ＷＬ２に接続され、２つの不純物領域（ソース及びドレイン）の一方は、ビット線ＢＬ２に接続され、他方は、ノードＱに接続される。ノードＱはロジックスイッチ回路３０に接続される。
【００８２】
ロジックスイッチ回路３０は、メモリトランジスタＭＴ１，ＭＴ２に記憶されたデータに基づいて、配線Ａ、配線Ｂの接続状態を制御する。メモリトランジスタＭＴ１，ＭＴ２は、共通ウェルに形成され、その共通ウェルは、配線ＳＵＢ１に接続される。
【００８３】
プログラマブルロジックスイッチの動作中は、メモリトランジスタＭＴ１，ＭＴ２の一方を書き込み状態とし、他方を消去状態とする。ワード線ＷＬ１及びワード線ＷＬ２には、消去状態にあるメモリトランジスタの閾値電圧よりも大きく、書き込み状態にあるメモリトランジスタの閾値電圧よりも小さい動作電圧を印加する。またこのとき、ビット線ＢＬ１，ＢＬ２の一方には電源電圧を印加し、他方には接地電圧を印加する。これにより、所定の電圧（例えば、電源電圧、接地電圧など）が、ビット線ＢＬ１，ＢＬ２から、メモリトランジスタＭＴ１，ＭＴ２のうち消去状態にあるほうを介して、ロジックスイッチ回路３０に転送される。
【００８４】
ロジックスイッチ回路３０の単純な例として、図９に示すように、ロジックトランジスタＬＴ１を用いることができる。ロジックトランジスタＬＴ１のゲートは、ノードＱに接続される。また、図１０に示すように、メモリトランジスタＭＴ１，ＭＴ２及びロジックトランジスタＬＴ１を、共通のウェルに形成してもよい。この場合、その共通ウェルは、配線ＳＵＢ２１に接続される。
【００８５】
以下では、図１０に示す構造のプログラマブルロジックスイッチにおいて、メモリトランジスタＭＴ１を選択的に短絡状態にする方法を述べる。
【００８６】
そのための電圧の印加の第１の例を図１１に示す。メモリトランジスタＭＴ１の制御ゲートに、Vshortを印加し、ビット線ＢＬ１及びビット線ＢＬ２には接地電圧を印加する。メモリトランジスタＭＴ２の制御ゲートには、メモリトランジスタＭＴ２の閾値電圧よりも大きいパス電圧(Vpass)を印加する。Vshortは、例えば、−２５Ｖであり、Vpassは、例えば、１０Ｖである。配線ＳＵＢ２１には、接地電圧を印加するか、もしくは電気的にフロートにしておく。
【００８７】
この時、メモリトランジスタＭＴ２は、オン状態となるから、ノードＱには、メモリトランジスタＭＴ２を介して、接地電圧が印加される。従って、メモリトランジスタＭＴ１は、短絡状態となるが、メモリトランジスタＭＴ２は、ワード線ＷＬ２にVshortが印加されていないため、短絡状態とならない。また、ロジックトランジスタＬＴ１のゲートに印加される電圧は、接地電圧であるから、ロジックトランジスタＬＴ１の劣化や破壊は起こらない。
【００８８】
ここで、図１２に示すように、Vpassを印加するタイミングは、Vshortを印加するタイミングよりも前であるのが望ましい。もし、メモリトランジスタＭＴ２がオフ状態のときにワード線ＷＬ１にVshortが印加されると、メモリトランジスタＭＴ１のチャネル領域の電位が負の方向に変調されると同時に、ノードＱの電位も同様に変調される可能性があるからである。この場合、ロジックトランジスタＬＴ１のゲートに大きな電圧が印加され、ゲート絶縁膜の破壊が起こりうる。
【００８９】
同様の理由により、図１２に示すように、Vpassの印加を終了するタイミングは、Vshortの印加を終了するタイミングよりも後であるのが望ましい。
【００９０】
図１０に示す構造のプログラマブルロジックスイッチにおいて、メモリトランジスタＭＴ１を選択的に短絡状態にするための電圧条件の別の例として、配線ＳＵＢ２１に正の基板電圧Vsubを印加してもよい。この場合、ワード線ＷＬ１，ＷＬ２、ビット線ＢＬ１，ＢＬ２に印加する電圧は、それぞれ、前記の第１の例における値よりもVsubだけ大きくした値に設定する。
【００９１】
図１３Ａ及び図１３Ｂは、図８乃至図１１のメモリトランジスタＭＴ１，ＭＴ２のレイアウトを模式的に表した断面図である。尚、図１３Ａ及び図１３Ｂにおいて、図８乃至図１１の回路図の要素に対応する要素については、図８乃至図１１と同じ符号を付してある。
【００９２】
Ｐ型ウェル（半導体基板）１０内には、ＳＴＩ(Shallow Trench Isolation)等の素子分離領域１６が形成される。素子分離領域１６によって取り囲まれたＰ型ウェル１０は、素子領域となる。メモリトランジスタＭＴ１，ＭＴ２は、２つのＮ型不純物領域（ソース及びドレイン）１５を有する。
【００９３】
メモリトランジスタＭＴ１，ＭＴ２は、それぞれ、Ｐ型ウェル１０内のＮ型不純物領域１５間のチャネル領域上の第１の絶縁膜１１と、第１の絶縁膜１１上の電荷蓄積膜１２と、電荷蓄積膜１２上の第２の絶縁膜１３と、第２の絶縁膜１３上の制御ゲート１４とを備える。
【００９４】
メモリトランジスタＭＴ１の２つのＮ型不純物領域のうちの１つは、ビット線ＢＬ１に接続され、メモリトランジスタＭＴ２の２つのＮ型不純物領域のうちの１つは、ビット線ＢＬ２に接続される。メモリトランジスタＭＴ１の制御ゲート１４は、ワード線ＷＬ１に接続され、メモリトランジスタＭＴ２の制御ゲート１４は、ワード線ＷＬ２に接続される。
【００９５】
図１３Ａの構造では、メモリトランジスタＭＴ１，ＭＴ２の両方は、１つの素子領域内に配置される。この場合、メモリトランジスタＭＴ１の２つのＮ型不純物領域のうちの他の１つと、メモリトランジスタＭＴ２の２つのＮ型不純物領域のうちの他の１つは、共有化され、かつ、ノードＱに接続される。
【００９６】
図１３Ｂの構造では、メモリトランジスタＭＴ１，ＭＴ２は、互いに異なる素子領域内に配置される。この場合、メモリトランジスタＭＴ１の２つのＮ型不純物領域のうちの他の１つと、メモリトランジスタＭＴ２の２つのＮ型不純物領域のうちの他の１つは、互いに独立であるが、ノードＱに共通接続される。
【００９７】
図１３Ａの構造と図１３Ｂの構造は、回路上は等価である。しかし、本実施例の手法を用いて、２つのメモリトランジスタＭＴ１，ＭＴ２のうちの１つを短絡状態にする場合、図１３Ｂに示すように、２つのメモリトランジスタＭＴ１，ＭＴ２は、互いに異なる素子領域に形成されているのが望ましい。なぜなら、２つのメモリトランジスタＭＴ１，ＭＴ２間に素子分離領域１６を設けることにより、２つのメモリトランジスタの双方が予期せずに短絡状態になることを確実に防ぐことができるからである。
【００９８】
次に、図８乃至図１１のプログラマブルロジックスイッチによりアレイを構成する場合、即ち、あるプログラマブルロジックスイッチ内のメモリトランジスタの制御ゲートと、別のプログラマブルロジックスイッチ内のメモリトランジスタの制御ゲートとが共通のワード線に接続される場合について考える。
【００９９】
図１４は、図８に示すプログラマブルロジックスイッチによりアレイを構成したときの様子を示している。ここで同図では、簡単のため、４つのプログラマブルロジックスイッチによるアレイを示す。１つのプログラマブルロジックスイッチは、既に説明したように、２つのメモリトランジスタとロジックスイッチ回路３０を含む。
【０１００】
メモリトランジスタＭＴ１１，ＭＴ２１の制御ゲートは、ワード線ＷＬ１１に共通接続され、メモリトランジスタＭＴ１２，ＭＴ２２の制御ゲートは、ワード線ＷＬ１２に共通接続される。メモリトランジスタＭＴ３１，ＭＴ４１の制御ゲートは、ワード線ＷＬ２１に共通接続され、メモリトランジスタＭＴ３２，ＭＴ４２の制御ゲートは、ワード線ＷＬ２２に共通接続される。
【０１０１】
メモリトランジスタＭＴ１１，ＭＴ３１の２つの不純物領域のうちの１つは、ビット線ＢＬ１１に共通接続され、メモリトランジスタＭＴ１２，ＭＴ３２の２つの不純物領域のうちの１つは、ビット線ＢＬ１２に共通接続される。メモリトランジスタＭＴ２１，ＭＴ４１の２つの不純物領域のうちの１つは、ビット線ＢＬ２１に共通接続され、メモリトランジスタＭＴ２２，ＭＴ４２の２つの不純物領域のうちの１つは、ビット線ＢＬ２２に共通接続される。
【０１０２】
図１５は、図１４に示すプログラマブルロジックスイッチのアレイにおいて、メモリトランジスタＭＴ１１のみを選択的に短絡状態にするための電圧条件の第１の例を示している。
【０１０３】
ワード線ＷＬ１１には、Vshortを印加し、ワード線ＷＬ１２には、Vpassを印加する。Vshortは例えば―２５Ｖであり、Vpassは例えば１０Ｖである。ビット線ＢＬ１１及びビット線ＢＬ１２には、接地電圧を印加する。一方で、ビット線ＢＬ２１及びビット線ＢＬ２２は、電気的にフロートにする。ワード線ＷＬ２１及びワード線ＷＬ２２には、接地電圧を印加してもよいし、フロートにしてもよい。
【０１０４】
また、メモリトランジスタＭＴ１１のウェルには接地電圧を印加してもよいし、フロート状態にしてもよい。
【０１０５】
この時、メモリトランジスタＭＴ２１のゲートには、Vshortが印加されるが、２つの不純物領域（ソース及びドレイン）は、電気的にフロートであるため、メモリトランジスタＭＴ２１が短絡状態になることはない。
【０１０６】
図１５に示した電圧条件の例の別の形態として、メモリトランジスタＭＴ１１のウェルに正の基板電圧Vsubを印加してもよい。この場合、ワード線ＷＬ１１，ＷＬ１２、ビット線ＢＬ１１，ＢＬ１２に印加する電圧は、それぞれ、前記の第１の例における値よりもVsubだけ大きくした値に設定する。
【０１０７】
図１６は、図１４に示すプログラマブルロジックスイッチのアレイにおいて、メモリトランジスタＭＴ１１のみを選択的に短絡状態にするための電圧条件の第２の例を示している。
【０１０８】
ワード線ＷＬ１１には、Vshortを印加し、ワード線ＷＬ１２には、Vpassを印加する。Vshortは例えば―２５Ｖであり、Vpassは例えば１０Ｖである。ビット線ＢＬ１１及びビット線ＢＬ１２には、接地電圧を印加する。一方で、ビット線ＢＬ２１及びビット線ＢＬ２２には短絡防止電圧Vinhibitを印加する。Vinhibitは、ビット線ＢＬ１１，ＢＬ１２に印加する電圧よりも小さい電圧であり、例えば、−２Ｖである。ワード線ＷＬ２１及びワード線ＷＬ２２には、接地電圧を印加してもよいし、フロートにしてもよい。
【０１０９】
また、メモリトランジスタＭＴ１１のウェルには接地電圧を印加してもよいし、フロート状態にしてもよい。
【０１１０】
この時、メモリトランジスタＭＴ２１のゲートには、Vshortが印加されるが、２つの不純物領域（ソース及びドレイン）には、短絡防止電圧としてのVinhibitが印加されているため、メモリトランジスタＭＴ２１が短絡状態になることはない。
【０１１１】
図１６に示した電圧条件の例の別の形態として、メモリトランジスタＭＴ１１のウェルに正の基板電圧Vsubを印加してもよい。この場合、ワード線ＷＬ１１，ＷＬ１２、ビット線ＢＬ１１，ＢＬ１２，ＢＬ２１，ＢＬ２２に印加する電圧は、それぞれ、前記の第２の例における値よりもVsubだけ大きくした値に設定する。
【０１１２】
ところで、上記の第１の例及び第２の例において、各配線に電圧を印加している最中の、メモリトランジスタＭＴ２１とメモリトランジスタＭＴ２２の接点の電位について考える。
【０１１３】
第１の例では、上記の接点は電気的にフロートであるため、その電位はVshort，Vpass等によって変調された電位となる。この変調量は、メモリトランジスタＭＴ２１，ＭＴ２２における２つの不純物領域（ソース及びドレイン）と制御ゲートとの間の容量によって異なる。もしこの変調量が大きくなりすぎた場合、ロジックスイッチ回路３０の特性劣化が起こる可能性がある。従って、上記の容量は厳密に制御される必要がある。
【０１１４】
一方で、第２の例では、上記の接点の電位はVinhibitで固定される。従って、上述したような容量の制御が不要であるというメリットがある。
【０１１５】
図１７は、プログラマブルロジックスイッチのアレイの他の例を示している。ここで同図では、簡単のため、２つのプログラマブルロジックスイッチによるアレイを示す。本例では、１つのプログラマブルロジックスイッチは、１つのメモリトランジスタのみを含む。
【０１１６】
メモリトランジスタＭＴ１の２つの不純物領域（ソース及びドレイン）は、第１の配線Ａ１と第２の配線Ｂ１とに接続され、メモリトランジスタＭＴ２の２つの不純物領域（ソース及びドレイン）は、第３の配線Ａ２と第４の配線Ｂ２とに接続される。また、２つのメモリトランジスタＭＴ１，ＭＴ２の制御ゲートは、ワード線ＷＬに共通接続される。
【０１１７】
そして、メモリトランジスタＭＴ１に記憶された情報に基づいて、第１の配線Ａ１と第２の配線Ｂ１の接続／非接続を切り替え、メモリトランジスタＭＴ２に記憶された情報に基づいて、第３の配線Ａ２と第４の配線Ｂ２の接続／非接続を切り替える。
【０１１８】
図１８は、図１７に示すプログラマブルロジックスイッチのアレイにおいて、メモリトランジスタＭＴ１のみを選択的に短絡状態にする条件の例を示している。
【０１１９】
ワード線ＷＬには、Vshortを印加する。Vshortは例えば―２５Ｖである。第１の配線Ａ１及び第２の配線Ｂ１には、接地電圧を印加する。一方で、第３の配線Ａ２及び第４の配線Ｂ２は、電気的にフロートにするか、又は、短絡防止電圧としてのVinhibitを印加する。尚、Vinhibitは、配線Ａ１，Ｂ１に印加する電圧よりも小さい電圧であり、例えば、−２Ｖである。
【０１２０】
また、メモリトランジスタＭＴ１のウェルには接地電圧を印加してもよいし、フロート状態にしてもよい。
【０１２１】
この時、メモリトランジスタＭＴ２の制御ゲートには、Vshortが印加されるが、２つの不純物領域（ソース及びドレイン）は、電気的にフロートであるか、又は、短絡防止電圧としてのVinhibitが印加されているため、メモリトランジスタＭＴ２が短絡状態になることはない。
【０１２２】
図１８に示した電圧条件の例の別の形態として、メモリトランジスタＭＴ１のウェルに正の基板電圧Vsubを印加してもよい。この場合、ワード線ＷＬ、配線Ａ１，Ｂ１に印加する電圧は、それぞれ、前記の例における値よりもVsubだけ大きくした値に設定する。また、配線Ａ２，Ｂ２にVinhibitを印加する場合、この値も同様に、前記の例における値よりもVsubだけ大きくした値に設定する。
【０１２３】
本実施例の手法によってメモリトランジスタを短絡状態にするとき、一般的な書き込みや消去のときよりも大きな電流が発生する可能性がある。そのため、メモリトランジスタが短絡状態になった瞬間を検知して、電圧の印加を止めるシステムが付加されていることが望ましい。
【０１２４】
図１９は、電圧の印加を止めるシステムの例を模式的に示している。メモリトランジスタＭＴが短絡状態に切り替わると、ソースに流れる電流、及び、ドレインに流れる電流の値が、それぞれ大きく変化する。これらの電流のうちの一方、或いは、両方をモニターするための電流検出器（Current detector）５１を設ける。そして、電流検出器５１が電流値の変化を検出すると、その情報は、制御回路（Vshort controller）５２に送られる。制御回路５２は、その情報に基づいて、メモリトランジスタの制御ゲートに印加するVshortの供給／遮断を決定する。
【０１２５】
（適用例）  
図２１乃至図２４は、適用例としてのＦＰＧＡを示している。
【０１２６】
本例のＦＰＧＡは、図２１に示すように、アレイ状に配置されるタイル(Tile)を有するタイル部と、タイル部の周囲に配置されるＩ／Ｏ部とを有する。
【０１２７】
各タイルは、基本的な論理情報を実現するロジックブロックＬＢと、ロジックブロックＬＢの接続/非接続を決定するスイッチブロックＳＢとを含む。図２２乃至図２４に示すように、ロジックブロックＬＢ又はスイッチブロックＳＢを構成する回路は、メモリを含む。ＦＰＧＡにより実現する論理は、このメモリに記憶されるデータを書き換えることにより、任意に実現可能である。
【０１２８】
従来のＦＰＧＡでは、図２２乃至図２４に示すメモリは、例えば、ＳＲＡＭである。これに対し、本実施例のＦＰＧＡでは、図２２乃至図２４に示すメモリのうちの少なくとも１つは、例えば、図１Ａに示すような構造を有する不揮発メモリトランジスタ（フラッシュメモリ）を含む。
【０１２９】
そして、論理の変更（信号経路の選択）は、これら不揮発メモリトランジスタに記憶されたデータに基づいて行われる。また、本実施例によれば、必要に応じて、論理（回路情報）を固定し、その後の回路の動作を安定化させることができる。
【０１３０】
（むすび）  
実施形態によれば、回路の再構成が可能なプログラマブルロジックデバイスにおいて、必要に応じて回路を固定し、その回路の動作安定性を高めることができる。
【０１３１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３２】
１０：  Ｐ型ウェル（半導体基板）、  １１：  第１の絶縁膜、  １２：  電荷蓄積膜、  １３：  第２の絶縁膜、  １４：  制御ゲート電極、  １５：  Ｎ型不純物領域（ソース／ドレイン）、  １８：  第３の絶縁膜、  １９：  ゲート電極、  ＭＴ１，ＭＴ２：  メモリトランジスタ。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
2014053374.tif 000011
【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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