(57)【要約】【課題】第１導電型のソース領域と第２導電型の不純物半導体層との間での不純物濃度の変化を急峻にすることで、大きなオン電流を得ることが可能な半導体装置を提供する。【解決手段】一の実施形態によれば、半導体装置は、基板と、前記基板の表面に形成された、第１導電型のソース領域とを備える。さらに、前記装置は、前記ソース領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された、前記第１導電型と異なる第２導電型の不純物半導体層とを備える。さらに、前記装置は、前記不純物半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備える。さらに、前記装置は、前記基板上に前記不純物半導体層と離隔されるように形成された、または前記基板上に前記不純物半導体層の一部として形成された、前記第２導電型のドレイン領域を備える。【選択図】図１
2014053435.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面に形成された、第１導電型のソース領域と、
前記ソース領域上に形成され、２ｎｍ以下の膜厚を有し、窒素を含有するトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された、前記第１導電型と異なる第２導電型の不純物半導体層と、
前記不純物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板上に前記不純物半導体層と離隔されるように形成された、または前記基板上に前記不純物半導体層の一部として形成された、前記第２導電型のドレイン領域とを備え、
前記トンネル絶縁膜は、前記ソース領域と前記ドレイン領域との間に介在している、
半導体装置。
【請求項２】
基板と、
前記基板の表面に形成された、第１導電型のソース領域と、
前記ソース領域上に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜上に形成された、前記第１導電型と異なる第２導電型の不純物半導体層と、
前記不純物半導体層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記基板上に前記不純物半導体層と離隔されるように形成された、または前記基板上に前記不純物半導体層の一部として形成された、前記第２導電型のドレイン領域と、
を備える半導体装置。
【請求項３】
前記トンネル絶縁膜は、前記ソース領域と前記ドレイン領域との間に介在している、請求項２に記載の半導体装置。
【請求項４】
前記ソース領域と前記トンネル絶縁膜は、前記ドレイン領域の下方の領域まで拡がっており、
前記ドレイン領域は、前記ソース領域上に前記トンネル絶縁膜を介して形成されている、
請求項３に記載の半導体装置。
【請求項５】
前記ドレイン領域は、前記不純物半導体層と離隔されており、
前記ドレイン領域の下面の高さは、前記不純物半導体層の上面の高さよりも高い、
請求項２から４のいずれか１項に記載の半導体装置。
【請求項６】
前記トンネル絶縁膜の膜厚は、２ｎｍ以下である、請求項２から５のいずれか１項に記載の半導体装置。
【請求項７】
前記トンネル絶縁膜は、窒素を含有している、請求項２から６のいずれか１項に記載の半導体装置。
【請求項８】
基板と、
前記基板上に形成された、第１導電型のソース層と、
前記ソース層の側面に順に形成されたトンネル絶縁膜、前記第１導電型と異なる第２導電型の不純物半導体層、ゲート絶縁膜、およびゲート電極と、
前記基板の表面に形成された、前記第２導電型のドレイン層と、
を備える半導体装置。
【請求項９】
前記ソース層は、前記基板上に前記トンネル絶縁膜を介して形成されており、
前記ゲート電極は、前記基板上に前記ゲート絶縁膜を介して形成されている、
請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
トンネル型ＦＥＴ（ｔＦＥＴ）は、バンド間トンネル電流によりオン電流を得るトランジスタであり、従来型のＦＥＴよりもスウィングが小さいという利点がある。しかしながら、トンネル型ＦＥＴのオン電流は従来型のＦＥＴに比べて小さいため、オン電流を増大させるための提案が多くなされている。例えば、第１導電型のソース領域の上面とゲート絶縁膜の下面との間に、ポケット領域と呼ばれる第２導電型の不純物半導体層を設ける構造が提案されている。この場合、ソース領域とポケット領域とのｐｎ接合面での不純物濃度の変化が急峻であるほど、オン電流が大きくなる。しかしながら、トンネル型ＦＥＴを形成する際、ソース領域とポケット領域を形成するためのイオン注入を行った後に活性化アニールを行うことで、これらの領域の不純物が拡散してしまうという問題がある。その結果、不純物濃度の変化の急峻性が失われて、十分なオン電流が得られなくなる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Bowonder et al., “Low-Voltage Green Transistor Using Ultra Shallow Junction and Hetero-Tunneling”, IWJT2008
【発明の概要】
【発明が解決しようとする課題】
【０００４】
第１導電型のソース領域と第２導電型の不純物半導体層との間での不純物濃度の変化を急峻にすることで、大きなオン電流を得ることが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態によれば、半導体装置は、基板と、前記基板の表面に形成された、第１導電型のソース領域とを備える。さらに、前記装置は、前記ソース領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された、前記第１導電型と異なる第２導電型の不純物半導体層とを備える。さらに、前記装置は、前記不純物半導体層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備える。さらに、前記装置は、前記基板上に前記不純物半導体層と離隔されるように形成された、または前記基板上に前記不純物半導体層の一部として形成された、前記第２導電型のドレイン領域を備える。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態の半導体装置の構造を示す断面図である。
【図２】第１実施形態のソース領域および不純物半導体層内の不純物濃度分布について説明するためのグラフである。
【図３】第２実施形態の半導体装置の構造を示す断面図である。
【図４】第２実施形態の半導体装置の製造方法を示す断面図(1/3)である。
【図５】第２実施形態の半導体装置の製造方法を示す断面図(2/3)である。
【図６】第２実施形態の半導体装置の製造方法を示す断面図(3/3)である。
【図７】第３実施形態の半導体装置の構造を示す断面図である。
【図８】第４実施形態の半導体装置の構造を示す断面図である。
【図９】第４実施形態の半導体装置の製造方法を示す断面図(1/11)である。
【図１０】第４実施形態の半導体装置の製造方法を示す断面図(2/11)である。
【図１１】第４実施形態の半導体装置の製造方法を示す断面図(3/11)である。
【図１２】第４実施形態の半導体装置の製造方法を示す断面図(4/11)である。
【図１３】第４実施形態の半導体装置の製造方法を示す断面図(5/11)である。
【図１４】第４実施形態の半導体装置の製造方法を示す断面図(6/11)である。
【図１５】第４実施形態の半導体装置の製造方法を示す断面図(7/11)である。
【図１６】第４実施形態の半導体装置の製造方法を示す断面図(8/11)である。
【図１７】第４実施形態の半導体装置の製造方法を示す断面図(9/11)である。
【図１８】第４実施形態の半導体装置の製造方法を示す断面図(10/11)である。
【図１９】第４実施形態の半導体装置の製造方法を示す断面図(11/11)である。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を、図面を参照して説明する。
【０００８】
以下の説明では、第１、第２導電型をそれぞれｐ導電型、ｎ導電型としているが、これとは逆に、第１、第２導電型をそれぞれｎ導電型、ｐ導電型としてもよい。
【０００９】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１は、半導体装置を構成するトンネル型ＦＥＴの断面を示している。図１のトンネル型ＦＥＴは、ｎＦＥＴであるが、ｎ導電型とｐ導電型とを入れ替えてｐＦＥＴとしてもよい。
【００１０】
図１の半導体装置は、基板１と、素子分離絶縁膜２と、ソース領域３と、ドレイン領域４と、トンネル絶縁膜１１と、不純物半導体層１２と、半導体層１３と、ゲート絶縁膜１４と、ゲート電極１５と、側壁絶縁膜１６と、コンタクトプラグ１７と、層間絶縁膜１８とを備えている。
【００１１】
基板１は例えば、シリコン基板等の半導体基板である。図１には、基板１の表面に平行で、互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向が示されている。本実施形態の基板１は、ｎ型基板である。
【００１２】
素子分離絶縁膜２は、基板１の表面に形成された素子分離溝に埋め込まれている。素子分離絶縁膜２は、例えばシリコン酸化膜である。本実施形態の素子分離絶縁膜２は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
【００１３】
ソース領域３は、基板１の表面に形成されている。本実施形態のソース領域３は、ｐ＋型領域である。
【００１４】
トンネル絶縁膜１１は、ソース領域３上に形成されている。トンネル絶縁膜１１は、例えばシリコン酸化膜である。本実施形態では、トンネル絶縁膜１１の膜厚が、ソース領域３と不純物半導体層１２との間のバンド間トンネリングを阻害しない膜厚に設定されており、例えば２ｎｍ以下に設定されている。本実施形態のトンネル絶縁膜１１は、トンネル電流を通過させることが可能である。
【００１５】
不純物半導体層１２は、トンネル絶縁膜１１上に形成されており、トンネル絶縁膜１１を介してソース領域３上に形成されている。本実施形態の不純物半導体層１２は、ソース領域３とは逆導電型のｎ＋型層であり、ソース領域３との間にバンド間トンネル電流が流れる「トンネル型ＦＥＴのポケット領域」として機能する。不純物半導体層１２は例えば、ｎ型不純物を含有するシリコン層である。
【００１６】
半導体層１３は、基板１上に、トンネル絶縁膜１１および不純物半導体層１２に隣接するように形成されている。具体的には、半導体層１３は、トンネル絶縁膜１１および不純物半導体層１２のドレイン側に形成されている。本実施形態の半導体層１３は、ｉ型（イントリンシック）型のエピタキシャル半導体層である。半導体層１３は、例えばシリコン層である。
【００１７】
ドレイン領域４は、半導体層１３内に、不純物半導体層１２と離隔されるように形成されている。本実施形態のドレイン領域４は、ソース領域３とは逆導電型のｎ＋型領域である。本実施形態では、ドレイン領域４の下面が、ソース領域３の上面よりも高い位置に位置している。
【００１８】
ゲート絶縁膜１４は、不純物半導体層１２および半導体層１３上に形成されている。ゲート絶縁膜１４は、例えばシリコン酸化膜である。
【００１９】
ゲート電極１５は、ゲート絶縁膜１４上に形成されており、ゲート絶縁膜１４を介して不純物半導体層１２および半導体層１３上に形成されている。ゲート電極１５は、例えばポリシリコン層である。本実施形態のゲート電極１５は、ｎ＋型層である。
【００２０】
側壁絶縁膜１６は、ゲート電極１５等の側面に形成されている。具体的には、ソース側の側壁絶縁膜１６は、ゲート電極１５および不純物半導体層１２の側面に連続して形成されており、ドレイン側の側壁絶縁膜１６は、ゲート電極１５の側面に形成されている。側壁絶縁膜１６は、例えばシリコン窒化膜である。
【００２１】
層間絶縁膜１８は、基板１上に、トンネル型ＦＥＴを覆うように形成されている。層間絶縁膜１８は、例えばシリコン酸化膜である。
【００２２】
コンタクトプラグ１７は、層間絶縁膜１８内において、ソース領域３上、ドレイン領域４上、およびゲート電極１５上に形成されている。コンタクトプラグ１７のプラグ材は、例えばＡｌ（アルミニウム）である。
【００２３】
（１）ソース領域３および不純物半導体層１２内の不純物濃度分布
次に、図２を参照して、ソース領域３および不純物半導体層１２内の不純物濃度分布について説明する。
【００２４】
図２は、第１実施形態のソース領域３および不純物半導体層１２内の不純物濃度分布について説明するためのグラフである。
【００２５】
図２(ａ)は、活性化アニールにより不純物が拡散する前の不純物濃度分布を示す。横軸は深さを示し、縦軸は不純物濃度を示している。図２(ａ)に示すように、ｐ型不純物の濃度は、ソース領域３内では高濃度であり、トンネル絶縁膜１１と不純物半導体層１２内ではほぼ０である。一方、ｎ型不純物の濃度は、不純物半導体層１２内では高濃度であり、トンネル絶縁膜１１とソース領域３内ではほぼ０である。このように、本実施形態のｐ型不純物とｎ型不純物の濃度はいずれも、ソース領域３と不純物半導体層１２との間で急峻に変化している。
【００２６】
図２(ｂ)は、活性化アニールにより不純物が拡散した後の不純物濃度分布を示す。本実施形態では、ソース領域３と不純物半導体層１２との間にトンネル絶縁膜１１が形成されているため、ソース領域３と不純物半導体層１２との間での不純物の拡散を、トンネル絶縁膜１１により抑制することができる。
【００２７】
よって、図２(ｂ)に示すように、不純物半導体層１２内のｎ型不純物は、ソース領域３にはほとんど拡散しない。また、ソース領域３内のｐ型不純物は、ソース領域３の下方には拡散するものの、不純物半導体層１２にはほとんど拡散しない。このように、本実施形態によれば、ソース領域３と不純物半導体層１２との間での不純物の拡散を抑制することができ、これにより、ソース領域３と不純物半導体層１２との間での不純物濃度の変化の急峻性を維持することができる。その結果、本実施形態によれば、大きなオン電流を得ることができる。
【００２８】
（２）ソース領域３、トンネル絶縁膜１１、および不純物半導体層１２の詳細
次に、再び図１を参照して、ソース領域３、トンネル絶縁膜１１、および不純物半導体層１２について詳細に説明する。
【００２９】
不純物半導体層１２は、後述するように、ｎ＋型アモルファスシリコン層を結晶化して形成することが望ましいが、代わりに、ｎ＋型ポリシリコン層としてもよい。
【００３０】
不純物半導体層１２をｎ＋型ポリシリコン層とする場合、不純物半導体層１２は通常、欠陥を含むこととなる。しかしながら、不純物半導体層１２内のｎ型不純物を高濃度とすれば、不純物半導体層１２の下面近傍には空乏層がほとんど発生せず、バンド間トンネリングはほとんど、不純物半導体層１２の下面近傍とソース領域３の上面近傍との間で発生する。よって、本実施形態によれば、不純物半導体層１２をｎ＋型ポリシリコン層とする場合において、不純物半導体層１２内のｎ型不純物を高濃度とすることで、不純物半導体層１２中の欠陥がトンネル電流に与える悪影響を低減することができる。
【００３１】
なお、不純物半導体層１２をポリシリコン層とすることには、後述するように、不純物半導体層１２をアモルファスシリコン層から形成する場合に比べて、工程数を削減できるという利点がある。
【００３２】
また、本実施形態では、不純物半導体層１２がトンネル絶縁膜１１とゲート絶縁膜１４との間に挟まれているため、不純物半導体層１２内のｎ型不純物は、上方にも下方にもほとんど拡散しない。そのため、本実施形態では、不純物半導体層１２内のｎ型不純物を高濃度にすることは比較的容易である。よって、本実施形態によれば、不純物半導体層１２をｎ＋型ポリシリコン層とする場合において、ｎ型不純物の濃度が高く、欠陥がトンネル電流に与える悪影響が小さい不純物半導体層１２を容易に形成することができる。
【００３３】
また、不純物半導体層１２は、シリコン層以外の半導体層でもよい。トンネル型ＦＥＴがｎＦＥＴの場合には、シリコン層の伝導帯より低い伝導帯を有する半導体層、例えば、ＩｎXＧａ1-XＡｓ層（ただし０＜Ｘ＜１）を用いることで、トンネル電流をより流しやすくすることが可能となる。また、トンネル型ＦＥＴがｐＦＥＴの場合には、シリコン層の価電子帯より高い価電子帯を有する半導体層、例えば、ゲルマニウム層を用いることで、トンネル電流をより流しやすくすることが可能となる。
【００３４】
同様に、ソース領域３は、本実施形態ではシリコン層（シリコン基板）内に形成されているが、代わりに、シリコン層以外の半導体層内に形成してもよい。
【００３５】
また、トンネル絶縁膜１１は、窒素を含有する絶縁膜としてもよい。このようなトンネル絶縁膜１１の例としては、第１のシリコン酸化膜（ＳｉＯ２膜）と、シリコン窒化膜（Ｓｉ３Ｎ４膜）と、第２のシリコン酸化膜（ＳｉＯ２膜）とを順に含むＯＮＯ積層膜などが挙げられる。トンネル絶縁膜１１中に窒素を含有させることで、例えば、トンネル絶縁膜１１による不純物の拡散抑制効果を向上させることが可能となる。
【００３６】
また、トンネル絶縁膜１１は、シリコン酸化膜やＯＮＯ積層膜以外の絶縁膜でもよい。トンネル絶縁膜１１は例えば、ソース領域３や不純物半導体層１２のバンドギャップよりも広いバンドギャップを有し、ソース領域３と不純物半導体層１２との間での不純物の拡散を抑制可能な、シリコン酸化膜やＯＮＯ積層膜以外の絶縁膜としてもよい。
【００３７】
（３）第１実施形態の効果
最後に、第１実施形態の効果について説明する。
【００３８】
以上のように、本実施形態では、第１導電型のソース領域３と第２導電型の不純物半導体層１２との間に、トンネル絶縁膜１１を形成する。よって、本実施形態によれば、ソース領域３と不純物半導体層１２との間での不純物拡散を抑制し、不純物濃度の変化の急峻性を維持することで、大きなオン電流を得ることが可能となる。
【００３９】
また、本実施形態では、不純物半導体層１２をトンネル絶縁膜１１上に形成することで、不純物半導体層１２の膜質が向上する製造条件を選択することが可能となり、製造条件の自由度を高めることが可能となる。
【００４０】
（第２実施形態）
図３は、第２実施形態の半導体装置の構造を示す断面図である。
【００４１】
第１実施形態のドレイン領域４は、基板１上に不純物半導体層１２と離隔されるように形成されているのに対し、第２実施形態のドレイン領域４は、基板１上に不純物半導体層１２の一部として形成されている。よって、第２実施形態では、不純物半導体層１２のソース領域３とゲート電極１５との間に挟まれた領域が、ポケット領域として機能するだけでなく、不純物半導体層１２のそれ以外の領域がドレイン領域４としても機能する。
【００４２】
また、本実施形態では、トンネル絶縁膜１１が、ソース領域３とドレイン領域４との間に介在している。具体的には、本実施形態では、ソース領域３とトンネル絶縁膜１１が、ドレイン領域４の下方の領域まで拡がっており、ドレイン領域４が、ソース領域３上にトンネル絶縁膜１１を介して形成されている。
【００４３】
このように、本実施形態では、ソース領域３とドレイン領域４との間に、トンネル絶縁膜１１が介在している。よって、本実施形態によれば、ソース領域３とドレイン領域４との間に、ポケット領域を介さずに順方向電流が流れることを難しくすることができる。すなわち、本実施形態によれば、ソース領域３とドレイン領域４との間のリーク電流を低減することができる。
【００４４】
よって、本実施形態によれば、リーク電流を低減しつつ、ソース領域３とドレイン領域４との間の距離を小さくすることが可能となる。その結果、本実施形態によれば、トンネル電流が発生する、ソース領域３とポケット領域との対向面の面積を大きくとることが可能となる。
【００４５】
また、本実施形態によれば、第１実施形態に比べ、上記対向面の面積が不純物半導体層１２へのイオン注入時のパターニングによってばらつくことを低減することができる。
【００４６】
また、本実施形態によれば、不純物半導体層１２とドレイン領域４を別々に形成する必要や、基板１上に半導体層１３（図１参照）を形成する必要がなくなるため、半導体装置をより容易に製造できるようになる。
【００４７】
（１）第２実施形態の半導体装置の製造方法
次に、図４〜図６を参照して、第２実施形態の半導体装置の製造方法を説明する。
【００４８】
図４〜図６は、第２実施形態の半導体装置の製造方法を示す断面図である。
【００４９】
まず、基板１を用意し、次に、基板１の表面にソース領域３を形成するためのイオン注入を行う（図４(ａ)）。このイオン注入では、例えばＢ（ボロン）が注入される。
【００５０】
次に、基板１の全面に、膜厚２ｎｍ以下のトンネル絶縁膜１１を堆積する（図４(ａ)）。次に、リソグラフィとエッチングにより、レジスト膜をマスクとして、トンネル絶縁膜１１の一部に不図示の開口部を形成する。次に、レジスト膜を剥離する。
【００５１】
次に、基板１の全面に、不純物半導体層１２を形成するためのアモルファスシリコン層を堆積する（図４(ａ)）。次に、このアモルファスシリコン層内にｎ型不純物を注入するための低エネルギーイオン注入を行う。この際に注入されるｎ型不純物は、例えばＰ（リン）またはＡｓ（ヒ素）である。次に、基板１をアニールする。その結果、基板１の結晶を元にアモルファスシリコン層が結晶化される。
【００５２】
次に、図４(ｂ)に示すように、基板１の表面に素子分離絶縁膜２を形成する。素子分離絶縁膜２は例えば、次のように形成される。まず、不純物半導体層１２とトンネル絶縁膜１１を貫通する素子分離溝を、基板１の表面に形成する。次に、素子分離溝内にシリコン酸化膜が埋め込まれるように、基板１の全面にシリコン酸化膜を堆積する。次に、シリコン酸化膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化し、素子分離溝外のシリコン酸化膜を除去する。こうして、素子分離絶縁膜２が形成される。
【００５３】
次に、図４(ｃ)に示すように、不純物半導体層１２上に、ゲート絶縁膜１４を介してゲート電極１５を形成する。ゲート絶縁膜１４とゲート電極１５は例えば、次のように形成される。まず、基板１の全面に、ゲート絶縁膜１４を形成するための絶縁材と、ゲート電極１５を形成するための電極材を順に堆積する。次に、レジスト膜をマスクとして、電極材をエッチングする。こうして、ゲート絶縁膜１４とゲート電極１５が形成される。
【００５４】
次に、基板１の全面に、マスク層２１を形成する（図５(ａ)）。次に、リソグラフィとエッチングにより、マスク層２１に開口部を形成する（図５(ａ)）。この開口部は、ソース領域３用のコンタクトプラグの形成予定領域上に形成される。
【００５５】
次に、図５(ｂ)に示すように、マスク層２１をマスクとして、開口部の下のゲート絶縁膜１４と不純物半導体層１２をエッチングする。符号２２は、このエッチングにより形成された溝を示す。その後、マスク層２１は剥離される。
【００５６】
次に、図５(ｃ)に示すように、ゲート電極１５等の側面に、側壁絶縁膜１６を形成する。側壁絶縁膜１６は例えば、基板１の全面にシリコン窒化膜を堆積し、このシリコン窒化膜をエッチングすることで形成される。
【００５７】
次に、基板１の全面に、層間絶縁膜１８とマスク層２３を順に堆積する（図６(ａ)）。次に、リソグラフィとエッチングにより、マスク層２３に開口部を形成する（図６(ａ)）。この開口部は、ソース領域３、ドレイン領域４、ゲート電極１５用のコンタクトプラグの形成予定領域上に形成される。
【００５８】
次に、図６(ｂ)に示すように、マスク層２３をマスクとして、開口部の下の層間絶縁膜１８、ゲート絶縁膜１４、およびトンネル絶縁膜１１をエッチングする。符号２４は、このエッチングにより形成されたコンタクトホールを示す。その後、マスク層２３は剥離される。
【００５９】
次に、図６(ｃ)に示すように、コンタクトホール２４内にコンタクトプラグ１７を形成する。コンタクトプラグ１７は例えば、基板１の全面にプラグ材を堆積し、このプラグ材の表面をＣＭＰにより平坦化することで形成される。
【００６０】
その後、本実施形態では、基板１上に種々の層間絶縁膜、ビアプラグ、配線層などが形成される。こうして、図３の半導体装置が製造される。
【００６１】
なお、本実施形態の不純物半導体層１２は、アモルファスシリコン層を結晶化して形成する代わりに、ポリシリコン層としてもよい。この場合、不純物半導体層１２は、図４(ａ)の工程でポリシリコン層を堆積することで形成可能であり、図４(ａ)の工程でトンネル絶縁膜１１の一部に開口部を形成することは不要となる。その結果、図４(ａ)の工程における工程数を削減することが可能となる。
【００６２】
また、本実施形態の半導体装置の製造方法は、第１実施形態にも適用可能である。この場合には例えば、図４(ａ)の工程と図４(ｃ)の工程との間の時点で、不純物半導体層１２とトンネル絶縁膜１１を貫通する溝を形成し、溝の内部に半導体層１３を形成し、半導体層１３内にドレイン領域４を形成するためのイオン注入を行う。また、ソース領域３を形成するためのイオン注入では、注入範囲を、図３のソース領域３を形成するための広い範囲から、図１のソース領域３を形成するための狭い範囲に変更する。
【００６３】
（２）第２実施形態の効果
最後に、第２実施形態の効果について説明する。
【００６４】
以上のように、本実施形態では、ソース領域３とドレイン領域４との間にトンネル絶縁膜１１を介在させる。よって、本実施形態によれば、ソース領域３と不純物半導体層１２との間での不純物拡散を抑制するためのトンネル絶縁膜１１により、ソース領域３とドレイン領域４との間のリーク電流を低減することが可能となる。
【００６５】
（第３実施形態）
図７は、第３実施形態の半導体装置の構造を示す断面図である。
【００６６】
本実施形態のドレイン領域４は、第１実施形態のドレイン領域４と同様に、不純物半導体層１２と離隔されている。ただし、本実施形態では、ｎ＋型の不純物半導体層１２に隣接する位置に、ｎ−型の半導体領域１９が形成されている。そして、ｉ型（イントリンシック）型の半導体層１３は、半導体領域１９上に形成されており、ドレイン領域４は、この半導体層１３の表面に形成されている。その結果、本実施形態では、ドレイン領域４の下面の高さが、不純物半導体層１２の上面の高さよりも高くなっている。
【００６７】
また、本実施形態では、ソース領域３と不純物半導体層１２が、ゲート電極１５の下方の領域全体に拡がっているが、ドレイン領域４の下方の領域までは拡がっていない。よって、本実施形態では、ソース領域３と不純物半導体層１２との対向面の面積が、第２実施形態よりは狭いものの、第１実施形態よりは広くなっている。なお、本実施形態のトンネル絶縁膜１１は、ドレイン領域４の下方の領域まで拡がっているが、ソース領域３や不純物半導体層１２と同様に、ドレイン領域４の下方の領域までは拡がっていなくてもよい。
【００６８】
以上のように、本実施形態のドレイン領域４は、不純物半導体層１２に隣接する位置ではなく、この位置よりも高い地点に配置されている。よって、本実施形態によれば、ソース領域３とドレイン領域４との間の距離を長くし、これらの領域３、４間のリーク電流を低減することができる。
【００６９】
なお、本実施形態の不純物半導体層１２と半導体領域１９は例えば、図４(ａ)の工程にて、アモルファスシリコン層内にｎ＋型層とｎ−型層とを形成するイオン注入を行うことで形成可能である。その結果、前者がｎ＋型の不純物半導体層１２となり、後者がｎ−型の半導体領域１９となる。
【００７０】
また、本実施形態の半導体層１３とドレイン領域４は例えば、図６(ｂ)の工程と図６(ｃ)の工程との間に、コンタクトホール２４内に露出した半導体領域１９上に半導体層１３を形成し、この半導体層１３の表面にドレイン領域４を形成することで形成可能である。
【００７１】
なお、本実施形態では、ソース領域３と不純物半導体層１２の少なくともいずれか一方が、ドレイン領域４の下方の領域まで拡がっていてもよい。この場合にも、ソース領域３とドレイン領域４との間のリーク電流の低減という効果は得ることができる。
【００７２】
（第４実施形態）
図８は、第４実施形態の半導体装置の構造を示す断面図である。図８(ｂ)は、図８(ａ)に示すＩ−Ｉ’線に沿った断面を示している。
【００７３】
本実施形態の半導体装置は、縦型構造のトンネル型ＦＥＴを備えている。本実施形態の説明では、ソース領域３、ドレイン領域４をそれぞれ、ソース層３、ドレイン層４と表記することにする。
【００７４】
本実施形態では、図８に示すように、基板１上にソース層３が形成されており、ソース層３の側面に、トンネル絶縁膜１１、不純物半導体層１２、ゲート絶縁膜１４、およびゲート電極１５が順に形成されている。また、トンネル絶縁膜１１とゲート絶縁膜１４は、Ｌ字形の断面形状を有しており、ソース層３は、基板１上にトンネル絶縁膜１１を介して形成され、ゲート電極１５は、基板１上にゲート絶縁膜１４を介して形成されている。
【００７５】
また、ドレイン層４は、基板１の表面に、不純物半導体層１２と離隔されるように形成されている。本実施形態では、ソース層３が基板１の上方に形成され、ドレイン層４が基板１内に形成されているため、ドレイン層４の上面の高さは、ソース層３の下面の高さよりも低くなっている。
【００７６】
本実施形態の半導体装置はさらに、ソース層３上に形成された絶縁膜３１と、不純物半導体層１２上に形成された絶縁膜３２と、ゲート電極１５の側面に形成された絶縁膜３３とを備えている。絶縁膜３１〜３３は、例えばシリコン酸化膜である。絶縁膜３１〜３３の詳細については、後述する。
【００７７】
前述のように、第１〜第３実施形態では、ソース領域３の上面に、トンネル絶縁膜１１、不純物半導体層１２、ゲート絶縁膜１４、ゲート電極１５が順に形成されている。これに対し、本実施形態では、ソース層３の側面に、トンネル絶縁膜１１、不純物半導体層１２、ゲート絶縁膜１４、ゲート電極１５が順に形成されている。
【００７８】
よって、本実施形態によれば、ソース層３、トンネル絶縁膜１１、不純物半導体層１２、ゲート絶縁膜１４、およびゲート電極１５のサイズを垂直方向（Ｚ方向）に大きくすることで、各トンネル型ＦＥＴの基板占有面積を増やさずに、オン電流を増大させることができる。
【００７９】
本実施形態では、ソース層３に０Ｖを印加し、ドレイン層４とゲート電極１５に正の電圧（例えば１Ｖ）を印加すると、ソース層３からトンネル絶縁膜１１を介して不純物半導体層１２にトンネル電流が流れ、このトンネル電流が基板１を介してドレイン層４へと流れる。
【００８０】
なお、図８(ｂ)は、１つのトンネル型ＦＥＴが層間絶縁膜１８に囲まれている様子を示している。このように、本実施形態のトンネル型ＦＥＴは、１つずつ層間絶縁膜１８に囲まれており、基板１上に周期的に配置されている。
【００８１】
（１）第４実施形態の半導体装置の製造方法
次に、図９〜図１９を参照して、第４実施形態の半導体装置の製造方法を説明する。
【００８２】
図９〜図１９は、第４実施形態の半導体装置の製造方法を示す断面図である。
【００８３】
まず、基板１を用意し、次に、不図示のマスク層を利用したエッチングにより、基板１の表面に溝４１を形成する（図９）。
【００８４】
次に、基板１の全面にトンネル絶縁膜１１を堆積する。その結果、溝４１の側面および底面に、トンネル絶縁膜１１が形成される（図９）。
【００８５】
次に、基板１の全面に、ソース層３を形成するための半導体層（例えばｐ＋型ポリシリコン層）を堆積し、この半導体層の表面をＣＭＰにより平坦化する。その結果、溝４１の内部に、トンネル絶縁膜１１を介してソース層３が形成される（図９）。
【００８６】
次に、図１０に示すように、ソース層３の表面に絶縁膜３１を形成する。絶縁膜３１は例えば、次のように形成される。まず、酸化により、基板１とソース層３の表面に絶縁膜３１を形成する。この際、酸化速度の違いにより、ソース層３上の絶縁膜３１は、基板１上の絶縁膜３１よりも厚くなる。次に、ソース層３上の絶縁膜３１のみが残るように、絶縁膜３１の表面をＣＭＰにより平坦化する。こうして、図１０に示す絶縁膜３１が形成される。
【００８７】
次に、図１１に示すように、基板１の表面を浅くエッチングする。その結果、基板１の表面に溝４２が形成される。次に、図１２に示すように、基板１の全面に絶縁膜３２を堆積する。次に、図１３に示すように、絶縁膜３２をエッチングして、トンネル絶縁膜１１の側面に絶縁膜３２を残す。次に、図１４に示すように、トンネル絶縁膜１１、絶縁膜３１、および絶縁膜３２をマスクとして、基板１の表面をエッチングする。その結果、基板１の表面に溝４３が形成される。さらには、図１４に示すように、トンネル絶縁膜１１と溝４３との間に、基板１の一部が、基板１上に突き出た突出部分として残ることとなる。
【００８８】
次に、図１５に示すように、基板１上の突出部分へのイオン注入を行う。このイオン注入では、例えばＰ（リン）またはＡｓ（ヒ素）が注入される。その後、基板１のアニールを経ることで、基板１上の突出部分内に不純物半導体層１２が形成される（図１５）。
【００８９】
次に、図１６に示すように、基板１の全面に、ゲート絶縁膜１４を形成するための絶縁材を堆積する。
【００９０】
次に、図１７に示すように、不純物半導体層１２の側面に、ゲート絶縁膜１４を介してゲート電極１５と絶縁膜３３を順に形成する。ゲート電極１５と絶縁膜３３は例えば、次にように形成される。まず、基板１の全面に、ゲート電極１５を形成するための電極材を堆積した後、この電極材をエッチングする。次に、基板１の全面に絶縁膜３３を堆積した後、この絶縁膜３３をエッチングする。こうして、図１７に示すゲート電極１５と絶縁膜３３が形成される。
【００９１】
次に、ドレイン層４の形成予定領域上に形成されたゲート絶縁膜１４を除去する（図１８）。次に、ドレイン層４の形成予定領域の基板１内へのイオン注入を行う。このイオン注入では、例えばＰ（リン）が注入される。その後、基板１のアニールを経ることで、基板１の表面にドレイン層４が形成される（図１８）。
【００９２】
次に、基板１の表面に素子分離溝４４を形成する（図１９）。次に、基板１の全面に層間絶縁膜１８を堆積する（図１９）。次に、層間絶縁膜１８内において、ソース層３上、ドレイン層４上、およびゲート電極１５上に、コンタクトプラグ１７を形成する（図１９）。
【００９３】
その後、本実施形態では、基板１上に種々の層間絶縁膜、ビアプラグ、配線層などが形成される。こうして、図８の半導体装置が製造される。
【００９４】
（２）第４実施形態の効果
最後に、第４実施形態の効果について説明する。
【００９５】
以上のように、本実施形態では、第１導電型のソース層３と第２導電型の不純物半導体層１２との間に、トンネル絶縁膜１１を形成する。よって、本実施形態によれば、第１〜第３実施形態と同様に、ソース層３と不純物半導体層１２との間での不純物拡散を抑制し、不純物濃度の変化の急峻性を維持することで、大きなオン電流を得ることが可能となる。
【００９６】
また、本実施形態では、ソース層３の側面に、トンネル絶縁膜１１、不純物半導体層１２、ゲート絶縁膜１４、およびゲート電極１５を順に形成する。よって、本実施形態によれば、ソース層３、トンネル絶縁膜１１、不純物半導体層１２、ゲート絶縁膜１４、およびゲート電極１５のサイズを垂直方向に大きくすることで、各トンネル型ＦＥＴの基板占有面積を増やさずに、オン電流を増大させることが可能となる。
【００９７】
以上、第１から第４実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することを意図したものではない。これらの実施形態は、その他の様々な形態で実施することができる。また、これらの実施形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことにより、様々な変形例を得ることもできる。これらの形態や変形例は、発明の範囲や要旨に含まれており、特許請求の範囲及びこれに均等な範囲には、これらの形態や変形例が含まれる。
【符号の説明】
【００９８】
１：基板、２：素子分離絶縁膜、
３：ソース領域（ソース層）、４：ドレイン領域（ドレイン層）、
１１：トンネル絶縁膜、１２：不純物半導体層、１３：半導体層、
１４：ゲート絶縁膜、１５：ゲート電極、１６：側壁絶縁膜、
１７：コンタクトプラグ、１８：層間絶縁膜、１９：半導体領域、
２１：マスク層、２２：溝、２３：マスク層、２４：コンタクトホール、
３１〜３３：絶縁膜、４１〜４３：溝、４４：素子分離溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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