(57)【要約】【課題】一方の電極と半導体基板との間の寄生容量が小さな容量素子、及びこの容量素子を用いたエネルギの損失が小さなチャージポンプ回路を実現する。【解決手段】一方の電極の下部を他方の電極が覆うように導電層を形成し、かつ、一方の電極の側面の少なくとも一部を囲むように導電層を形成して容量素子を構成したため、一方の電極と半導体基板との間の寄生容量を小さくすることができる。また、本発明によれば、チャージポンプ回路において、寄生容量の小さな電極を低電圧側のノードとしたため、無効電流を抑え、エネルギの損失を小さくすることができる。【選択図】図１
2014064403.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電層と、
前記第１の導電層と同一平面上で、前記第１の導電層の側面の少なくとも一部を囲むように形成された第２の導電層と、
前記第２の導電層に接続され、前記第１の導電層と半導体基板との間に平面視で前記第１の導電層を覆うように形成された第３の導電層と、
を備え、
前記第１の導電層は、第１のノードに接続されて第１の電極を形成し、
前記第２及び第３の導電層は、第２のノードに接続されて第２の電極を形成していることを特徴とする容量素子。
【請求項２】
前記第１及び第２の導電層は、
櫛形状であり、前記第１及び第２の導電層の櫛が互いに入れ子になるように形成されていることを特徴とする請求項１に記載の容量素子。
【請求項３】
前記第１及び第２の導電層は、
渦巻形状であり、前記第２の導電層の渦巻よりも内側に前記第１の導電層の渦巻が入れ子になるように形成されていることを特徴とする請求項１に記載の容量素子。
【請求項４】
前記第２の導電層に接続され、前記第１の導電層の上方に平面視で前記第１の導電層を覆うように形成された第４の導電層を更に備え、
前記第２乃至第４の導電層は、前記第２のノードに接続されて前記第２の電極を形成していることを特徴とする請求項１から請求項３までのいずれか１項に記載の容量素子。
【請求項５】
請求項１から請求項４までのいずれか１項に記載の容量素子と、
前記第１のノードを基準電圧端子に接続し、前記第２のノードを第１の入力電圧端子に接続して前記容量素子に電荷を充電する充電動作と、前記第１のノードを第２の入力電圧端子に接続し、前記第２のノードを出力電圧端子に接続して前記容量素子に充電された電荷を前記出力電圧端子に放電する放電動作とを実現するための複数のスイッチと、
を備えたことを特徴とするチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子、チャージポンプ回路に関する。
【背景技術】
【０００２】
（チャージポンプ回路の構成例）
集積回路等の電子デバイスに入力される電源電圧等を昇圧して高い電源電圧を生成する回路として、チャージポンプ回路が知られている（例えば、特許文献１参照）。
図１１は、チャージポンプ回路の構成を示す図であり、特許文献１からチャージポンプ回路部分を抽出したものである。
図１１のチャージポンプ回路は、フライングキャパシタＣｑ、出力キャパシタＣｖｇ、ＭＯＳトランジスタによる複数のスイッチｓ１〜ｓ４を備えている。複数のスイッチｓ１〜ｓ４は、電荷をフライングキャパシタＣｑに蓄積し、この蓄積した電荷を出力キャパシタＣｖｇに転送するようにスイッチング動作する。
【０００３】
Ｐ型ＭＯＳトランジスタによるスイッチｓ１は、入力電圧ＶＣが印加される入力電圧端子Ｔ１とフライングキャパシタＣｑのノードＣＨとの間に設けられている。Ｎ型ＭＯＳトランジスタによるスイッチｓ２は、グラウンド電圧ＰＧＮＤが印加されるグラウンド端子Ｔ２とフライングキャパシタＣｑのノードＣＬとの間に設けられている。Ｐ型ＭＯＳトランジスタによるスイッチｓ３は、入力電圧ＶＭが印加される入力電圧端子Ｔ３とフライングキャパシタＣｑのノードＣＬとの間に設けられている。Ｐ型ＭＯＳトランジスタによるスイッチｓ４は、フライングキャパシタＣｑのノードＣＨと出力端子Ｔ４との間に設けられている。出力キャパシタＣｖｇは、出力端子Ｔ４とグラウンド電圧との間に設けられている。出力キャパシタＣｖｇに蓄えられている電荷による出力電圧ＶＧが、出力端子Ｔ４から導出される。
【０００４】
スイッチｓ１のゲートには、クロックＣＫＮの反転信号が入力される。このため、スイッチｓ１は、クロックＣＫＮがハイレベルの期間に、オン状態になる。
スイッチｓ２のゲートには、クロックＣＫＮが入力される。このため、スイッチｓ２は、クロックＣＫＮがハイレベルの期間に、オン状態になる。
スイッチｓ３のゲートおよびスイッチｓ４のゲートには、クロックＣＫの反転信号が入力される。このため、スイッチｓ３およびスイッチｓ４は、クロックＣＫがハイレベルの期間に、オン状態になる。
【０００５】
（チャージポンプ回路の動作例）
図１１のように構成されたチャージポンプ回路は、以下のように動作する。すなわち、まず、クロックＣＫＮがハイレベルの期間において、スイッチｓ１およびスイッチｓ２がオン状態になる。スイッチｓ３およびスイッチｓ４はオフ状態である。すると、入力電圧端子Ｔ１とグラウンド端子Ｔ２との間に入力電圧ＶＣが印加され、矢印Ｙ１１および矢印Ｙ１２の電流経路に沿って、フライングキャパシタＣｑに電荷が蓄えられる。
【０００６】
次に、クロックＣＫがハイレベルの期間において、スイッチｓ３およびスイッチｓ４がオン状態になる。スイッチｓ１およびスイッチｓ２はオフ状態である。すると、入力電圧端子Ｔ３の入力電圧ＶＭがフライングキャパシタＣｑのマイナス側電極に印加され、矢印Ｙ２１および矢印Ｙ２２の電流経路に沿って、フライングキャパシタＣｑに蓄えられていた電荷が出力キャパシタＣｖｇに転送される。
【０００７】
図１２は、図１１のチャージポンプ回路の動作例を示す波形図である。図１２は、クロックＣＫＮ、および、クロックＣＫのレベルを示している。本例では、クロックＣＫとクロックＣＫＮとは位相が１８０度異なる。図１２において、クロックＣＫＮがハイレベルの期間は、充電期間（Ｃｈａｒｇｅ）であり、クロックＣＫがハイレベルの期間は、転送期間（Ｔｒａｎｓｆｅｒ）である。
上述したように、クロックＣＫＮがハイレベルの期間は、スイッチｓ１、ｓ２がオンしてフライングキャパシタＣｑに電荷が蓄えられる充電動作が行われる。この充電される電荷は、図１２の斜線模様部分に対応する。
【０００８】
次に、クロックＣＫがハイレベルの期間は、スイッチｓ３、ｓ４がオンしてフライングキャパシタＣｑに蓄積されていた電荷が放電されて出力キャパシタＣｖｇに転送される放電動作が行われる。この放電される電荷は、図１２の格子模様部分に対応する。
上記動作を繰り返すことで、出力端子Ｔ４には、入力電圧ＶＣ及びＶＭよりも高い、昇圧された出力電圧ＶＧが出力される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−３３０００７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、上述したチャージポンプ回路の容量素子であるフライングキャパシタＣｑを集積回路上に実現すると、フライングキャパシタＣｑの各電極と半導体基板との間に寄生容量が形成される。
図１３は、寄生容量も含めたチャージポンプ回路の回路図である。図１３において、寄生容量Ｃｐｌは、フライングキャパシタＣｑの低電圧側のノードＣＬと半導体基板、つまりグラウンドとの間に形成される寄生容量である。寄生容量Ｃｐｈは、フライングキャパシタＣｑの高電圧側のノードＣＨと半導体基板との間に形成される寄生容量である。
【００１１】
このような構成において、スイッチｓ１、ｓ２がオンすると、矢印Ｙ１１、Ｙ１２およびＹ２２ｂの電流経路に沿って、寄生容量Ｃｐｈと入力電圧端子Ｔ１に印加される入力電圧ＶＣによって、フライングキャパシタＣｑに電荷が充電される。また、矢印Ｙ２１ｂの電流経路に沿って、寄生容量Ｃｐｌからグラウンドへ電荷が放電される。次に、スイッチｓ３、ｓ４がオンすると、矢印Ｙ２１、Ｙ２２およびＹ２２ａの電流経路に沿って、ノードＣＬに印加される入力電圧ＶＭによって、フライングキャパシタＣｑの電荷が出力キャパシタＣｖｇと寄生容量Ｃｐｈとに転送される。また、入力電圧端子Ｔ３の入力電圧ＶＭにより、矢印Ｙ２１ａの電流経路に沿って、寄生容量Ｃｐｌに電荷が充電される。
【００１２】
図１４は、図１３のチャージポンプ回路の動作例を示す波形図である。図１４は、クロックＣＫＮ、および、クロックＣＫのレベルを示している。本例では、クロックＣＫとクロックＣＫＮとは位相が１８０度異なる。図１４において、クロックＣＫＮがハイレベルの期間は、充電期間（Ｃｈａｒｇｅ）であり、クロックＣＫがハイレベルの期間は、転送期間（Ｔｒａｎｓｆｅｒ）である。
上述したように、クロックＣＫＮがハイレベルの期間にスイッチｓ１、ｓ２がオンしてフライングキャパシタＣｑに電荷が蓄えられる。この電荷は、図１４の斜線模様部分に対応する。また、寄生容量Ｃｐｌからグラウンドへ電荷が放電される。このグラウンドへ放電される電荷は、図１４のドット模様部分に対応する。
【００１３】
次に、クロックＣＫがハイレベルの期間にスイッチｓ３、ｓ４がオンしてフライングキャパシタＣｑに蓄積されていた電荷が出力キャパシタＣｖｇと寄生容量Ｃｐｈとに転送される。この電荷は、図１４の格子模様部分に対応する。
以上の動作において、スイッチｓ３、ｓ４がオンしてフライングキャパシタＣｑから寄生容量Ｃｐｈに充電された電荷は、スイッチｓ１、ｓ２がオンしたときに再びフライングキャパシタＣｑに戻される。しかし、スイッチｓ３、ｓ４がオンして入力電圧ＶＭから寄生容量Ｃｐｌに充電された電荷は、スイッチｓ１、ｓ２がオンしたときにグラウンドへ放電されてしまう。つまり、寄生容量Ｃｐｌに蓄えられたエネルギーは、スイッチｓ２のオン抵抗によって熱エネルギとして消費されてしまう。つまり、寄生容量Ｃｐｌに流れる電流は、昇圧動作とは関係ない無効電流である。
【００１４】
（一般的な容量素子のレイアウト例）
ここで、集積回路上に実現するキャパシタとしては、一般に、フリンジキャパシタ、ポリシリコン層を用いたｐｏｌｙ−ｐｏｌｙ  ＣＡＰや、金属層（Ｍｅｔａｌ）、絶縁体層（Ｉｎｓｕｌａｔｏｒ）、金属層（Ｍｅｔａｌ）の連続構造によって形成されるＭＩＭ  ＣＡＰなどが知られている。
【００１５】
図１５は、フリンジキャパシタと呼ばれている容量素子のレイアウト例を示す斜視図である。この容量素子は、一方の電極を形成する金属配線と他方の電極を形成する金属配線とを櫛形形状に形成し、各電極の櫛が入れ子になっている。また、この容量素子は、上下二層に形成された電極が、ビアホール（Ｖｉａ  ｈｏｌｅ）によって接続された構成になっている。なお、図１５において、説明の都合上、酸化膜の図示は省略してある。
【００１６】
半導体基板１００に近い側である一層目（下層）には、ノードＣＨの電極に対応する金属配線２０１と、ノードＣＬの電極に対応する金属配線３０１とが略平行に設けられている。そして、ノードＣＨの電極に対応する金属配線２０１から、金属配線３０１の方向に向かって金属配線２０２、２０３がそれぞれ延びている。金属配線２０２と金属配線２０３とは、略平行に設けられている。また、ノードＣＬの電極に対応する金属配線３０１から、金属配線２０１の方向に向かって金属配線３０２、３０３がそれぞれ延びている。金属配線３０２と金属配線３０３とは、略平行に設けられている。なお、ノードＣＨの電極に対応する金属配線２０１と、ノードＣＬの電極に対応する金属配線３０１とは電気的に接触していない。
【００１７】
半導体基板１００から遠い側である二層目（上層）には、ノードＣＨの電極に対応する金属配線４０１と、ノードＣＬの電極に対応する金属配線５０１とがほぼ平行に設けられている。そして、ノードＣＨの電極に対応する金属配線４０１から、金属配線５０１の方向に向かって金属配線４０２、４０３がそれぞれ延びている。金属配線４０２と金属配線４０３とは、略平行に設けられている。また、ノードＣＬの電極に対応する金属配線５０１から、金属配線４０１の方向に向かって金属配線５０２、５０３がそれぞれ延びている。金属配線５０２と金属配線５０３とは、略平行に設けられている。なお、ノードＣＨの電極に対応する金属配線４０１と、ノードＣＬの電極に対応する金属配線５０１とは電気的に接触していない。
【００１８】
上述した一層目の金属配線２０１と二層目の金属配線４０１とは、ビアホール３１、３２、３３および３４によって電気的に接続されている。同様に、上述した一層目の金属配線３０１と二層目の金属配線５０１とは、ビアホール４１、４２、４３および４４によって電気的に接続されている。
このように構成された容量素子において、ノードＣＨの電極に対応する金属配線２０１〜２０３および４０１〜４０３と、ノードＣＬの電極に対応する金属配線３０１〜３０３および５０１〜５０３との間に容量が形成され、この容量をチャージポンプ回路のフライングキャパシタＣｑとして用いることができる。
【００１９】
ところで、図１５のように構成された容量素子において、半導体基板１００からの距離が近い、最下層に、ノードＣＬの電極に対応する金属配線が存在すると、寄生容量Ｃｐｈと同等の寄生容量Ｃｐｌが現れる。したがって、このような容量素子をチャージポンプ回路のフライングキャパシタＣｑとして用いると、ノードＣＬに接続された電極から半導体基板１００に見える寄生容量Ｃｐｌが大きくなる。寄生容量Ｃｐｌが大きくなると、チャージポンプ回路の無効電流が増え、つまりエネルギの損失が大きくなる。
【００２０】
特に、近年半導体プロセスの微細化に伴い、容量素子の半導体基板に対する寄生容量が増しているため、このような無効電流によるエネルギの損失は無視できない問題である。
本発明は上記した点に鑑みてなされたものであり、その目的は、一方の電極と半導体基板との間の寄生容量が小さな容量素子、及びこの容量素子を用いたエネルギの損失が小さなチャージポンプ回路を提供することである。
【課題を解決するための手段】
【００２１】
本発明のある態様による容量素子は、第１の導電層と、前記第１の導電層と同一平面上で、前記第１の導電層の側面の少なくとも一部を囲むように形成された第２の導電層と、前記第２の導電層に接続され、前記第１の導電層と半導体基板との間に平面視で前記第１の導電層を覆うように形成された第３の導電層と、を備え、前記第１の導電層は、第１のノードに接続されて第１の電極を形成し、前記第２及び第３の導電層は、第２のノードに接続されて第２の電極を形成していることを特徴とする。
【００２２】
この構成によれば、一方の電極の下部を他方の電極が覆うように導電層を形成し、かつ、一方の電極の側面の少なくとも一部を囲むように導電層を形成して容量素子を構成し、一方の電極と半導体基板との間の寄生容量を小さくすることができる。
前記第１及び第２の導電層は、櫛形状であり、前記第１及び第２の導電層の櫛が互いに入れ子になるように形成されていてもよい。この構成によれば、一方の電極の側面の少なくとも一部を囲むように導電層を形成でき、半導体基板との間の寄生容量を小さくすることができる。
【００２３】
前記第１及び第２の導電層は、渦巻形状であり、前記第２の導電層の渦巻よりも内側に前記第１の導電層の渦巻が入れ子になるように形成されていてもよい。この構成によれば、一方の電極の側面の少なくとも一部を囲むように導電層を形成でき、半導体基板との間の寄生容量を小さくすることができる。
前記第２の導電層に接続され、前記第１の導電層の上方に平面視で前記第１の導電層を覆うように形成された第４の導電層を更に備え、前記第２乃至第４の導電層が、前記第２のノードに接続されて前記第２の電極を形成してもよい。この構成によれば、第１の導電層の上部から半導体基板への寄生容量を小さくすることができ、半導体基板との間の寄生容量をより小さくすることができる。
【００２４】
本発明のある態様によるチャージポンプ回路は、上記いずれかの容量素子と、前記第１のノードを基準電圧端子に接続し、前記第２のノードを第１の入力電圧端子に接続して前記容量素子に電荷を充電する充電動作と、前記第１のノードを第２の入力電圧端子に接続し、前記第２のノードを出力電圧端子に接続して前記容量素子に充電された電荷を前記出力電圧端子に放電する放電動作とを実現するための複数のスイッチと、を備えたことを特徴とする。
このようにチャージポンプ回路を構成すれば、寄生容量の小さな電極を低電圧側のノードとし、無効電流を抑え、エネルギの損失を小さくすることができる。
【発明の効果】
【００２５】
本発明によれば、一方の電極の下部を他方の電極が覆うように導電層を形成し、かつ、一方の電極の側面の少なくとも一部を囲むように導電層を形成して容量素子を構成したため、一方の電極と半導体基板との間の寄生容量を小さくすることができる。また、本発明によれば、チャージポンプ回路において、寄生容量の小さな電極を低電圧側のノードとしたため、無効電流を抑え、エネルギの損失を小さくすることができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態による容量素子の構成を示す斜視図である。
【図２】第１の実施形態による容量素子の形成方法を説明するための図である。
【図３】第１の実施形態による容量素子の形成方法を説明するための図である。
【図４】図３の構成の変形例を示す図である。
【図５】本発明の第２の実施形態による容量素子の構成を示す斜視図である。
【図６】図５の構成の変形例を示す図である。
【図７】本発明の第３の実施形態による容量素子の構成を示す斜視図である。
【図８】本発明の第４の実施形態による容量素子の構成を示す斜視図である。
【図９】本発明の第５の実施形態による容量素子の構成を示す斜視図である。
【図１０】本発明の第６の実施形態による容量素子の構成を示す斜視図である。
【図１１】チャージポンプ回路の構成を示す図である。
【図１２】図１１のチャージポンプ回路の動作例を示す波形図である。
【図１３】寄生容量も含めたチャージポンプ回路の回路図である。
【図１４】図１３のチャージポンプ回路の動作例を示す波形図である。
【図１５】フリンジキャパシタと呼ばれている容量素子のレイアウト例を示す斜視図である。
【発明を実施するための形態】
【００２７】
次に、図面を参照して、本発明の実施の形態を詳細に説明する。以下に参照する各図において、他の図と同等部分は同一符号を付し、同等部分の説明は適宜省略する。
（第１の実施形態）
図１は、本発明の第１の実施形態による容量素子の構成を示す斜視図である。なお、図１において、説明の都合上、酸化膜の図示は省略してある。
【００２８】
図１において、第１の実施形態による容量素子は、ノードＣＬの電極に対応する金属配線６００と、半導体基板１００との間に、平板状の金属配線２００を設けて導電層を形成した構成になっている。さらに、平板状の金属配線２００は、ビアホール３１〜３４を介して、ノードＣＨの電極に対応する金属配線４０１に接続されている。金属配線４０１は、金属配線６００と同じ層に形成されている。また、金属配線４０１には、同じ層に形成された金属配線４０２が接続されている。この金属配線４０２は、金属配線４０１の端部から、金属配線６００の側面の一部を囲むように延びた形状になっている。そして、金属配線４０１と金属配線２００とはビアホール３１〜３４によって電気的に接続され、さらに金属配線４０１は金属配線４０２と電気的に接続されている。
【００２９】
つまり、第１の実施形態による容量素子では、ノードＣＬの電極に対応する金属配線６００と半導体基板１００との間に平板状の金属配線２００を設けて導電層を形成している。このとき、金属配線２００は、平面視で金属配線６００を覆うように形成されている。
さらに、第１の実施形態による容量素子では、ノードＣＬの電極に対応する金属配線６００の側面の一部を、ノードＣＨの電極に対応する金属配線４０２が囲む構成になっている。このような構成になっているため、第１の実施形態による容量素子によれば、ノードＣＬの電極に対応する金属配線６００と半導体基板１００との間の寄生容量Ｃｐｌを小さくすることができる。
【００３０】
（形成方法）
図１の他に、図２および図３を参照して、第１の実施形態による容量素子の形成方法について説明する。図１〜図３においては、説明の都合上、酸化膜の図示は省略してある。
まず、図２のように、半導体基板１００の上方に、平板状の金属配線２００を形成する。その後、図３のように、金属配線２００の上方に、ビアホール３１〜３４を形成する。さらに、その上方に金属配線４０１および金属配線４０２を形成するとともに、これら金属配線４０１および４０２と同じ層に平板状の金属配線６００を形成する。以上により、図１を参照して説明した容量素子を得ることができる。
【００３１】
なお、図４のように、金属配線４０１と同じ層に形成された金属配線４０４を追加してもよい。図４は、図３の構成の変形例を示す図である。図４において、金属配線４０４は、金属配線４０１に接続されている。この金属配線４０４は、金属配線４０１の端部から、金属配線６００の側面の他の一部を囲むように延びた形状になっている。そして、金属配線４０１と金属配線２００とはビアホール３１〜３４によって電気的に接続され、さらに金属配線４０１は金属配線４０２と電気的に接続されている。このような構成になっているため、図４の容量素子によれば、ノードＣＬの電極に対応する金属配線６００と半導体基板１００との間の寄生容量Ｃｐｌをより小さくすることができる。
【００３２】
（第２の実施形態）
図５は、本発明の第２の実施形態による容量素子の構成を示す斜視図である。なお、図５において、説明の都合上、酸化膜の図示は省略してある。
図５において、第２の実施形態による容量素子は、ノードＣＬの電極に対応する金属配線５０１〜５０３と、半導体基板１００との間に、平板状の金属配線２００を設けて導電層を形成した構成になっている。さらに、平板状の金属配線２００は、ビアホール３１〜３４を介して、ノードＣＨの電極に対応する金属配線４０１に接続されている。金属配線４０１は、金属配線５０１〜５０３と同じ層に形成されている。また、金属配線４０１には、同じ層に形成された金属配線４０２が接続されている。
【００３３】
ノードＣＨの電極に対応する金属配線４０１と、ノードＣＬの電極に対応する金属配線５０１とは略平行に設けられている。そして、ノードＣＨの電極に対応する金属配線４０１から、金属配線５０１の方向に向かって金属配線４０２、４０３がそれぞれ延びている。金属配線４０２と金属配線４０３とは、略平行に設けられている。また、ノードＣＬの電極に対応する金属配線５０１から、金属配線４０１の方向に向かって金属配線５０２、５０３がそれぞれ延びている。金属配線５０２と金属配線５０３とは、略平行に設けられている。なお、ノードＣＨの電極に対応する金属配線４０１と、ノードＣＬの電極に対応する金属配線５０１とは電気的に接触していない。
【００３４】
このように、金属配線４０１〜４０３と、金属配線５０１〜５０３とは、同じ層に形成され、櫛形状電極の櫛歯部分が互いに入れ子状態になっており、櫛形電極をかみ合わせた構成を有している。
この第２の実施形態による容量素子では、ノードＣＬの電極に対応する金属配線５０１〜５０３と、半導体基板１００との間に、平板状の金属配線２００を設けて導電層を形成している。このとき、金属配線２００は、平面視で金属配線５０１〜５０３を覆うように形成されている。
【００３５】
さらに、第２の実施形態による容量素子では、ノードＣＬの電極に対応する金属配線５０２、５０３の側面の一部を、ノードＣＨの電極に対応する金属配線４０１〜４０３が囲む構成になっている。このような構成になっているため、第２の実施形態による容量素子は、第１の実施形態の場合よりも、寄生容量Ｃｐｌを小さくでき、かつ、小面積で各電極間の容量値すなわちフライングキャパシタＣｑの容量を大きくすることができる。
図５を参照して説明した第２の実施形態による容量素子は、図２および図３を参照して説明したように、半導体基板１００の上方に平板状の金属配線２００を設け、さらに、ビアホール３１〜３４を設け、さらに金属配線４０１〜４０３、および、金属配線５０１〜５０３を設けることによって、形成することができる。
【００３６】
なお、図６のように、金属配線４０１と同じ層に形成された金属配線４０４を追加してもよい。図６は、図５の構成の変形例を示す図である。図６において、金属配線４０４は、金属配線４０１に接続されている。この金属配線４０４は、金属配線４０１の端部から、金属配線５０２の側面の一部を囲むように延びた形状になっている。そして、金属配線４０１と金属配線２００とはビアホール３１〜３４によって電気的に接続され、さらに金属配線４０１は金属配線４０４と電気的に接続されている。このような構成になっているため、図６の容量素子によれば、ノードＣＬの電極に対応する金属配線５０１〜５０３と半導体基板１００との間の寄生容量Ｃｐｌをより小さくすることができる。
【００３７】
（第３の実施形態）
図７は、本発明の第３の実施形態による容量素子の構成を示す斜視図である。なお、図７において、説明の都合上、酸化膜の図示は省略してある。
図７において、第３の実施形態による容量素子は、ノードＣＨの電極に対応する金属配線４００と、ノードＣＬの電極に対応する金属配線５００とが平行に並んだ状態で渦巻形状になっている。そして、この渦巻形状において、ノードＣＨの電極に対応する金属配線４００よりも、ノードＣＬの電極に対応する金属配線５００が内側に位置している。この結果、金属配線４００と金属配線５００とは、金属配線４００の渦巻の内側に、金属配線５００の渦巻が入れ子になっている位置関係になっている。
【００３８】
さらに、第３の実施形態による容量素子では、金属配線４００および５００と、半導体基板１００との間に、平板状の金属配線２００を設けて導電層を形成している。このとき、金属配線２００は、平面視で金属配線４００および５００を覆うように形成されている。
さらに、第３の実施形態による容量素子では、金属配線が渦巻形状になっているので、ノードＣＬの電極に対応する金属配線５００の側面の大部分が、ノードＣＨの電極に対応する金属配線４００で囲まれた構成になる。
【００３９】
このような構成になっているため、第３の実施形態による容量素子は、第１の実施形態の場合よりも、寄生容量Ｃｐｌを小さくでき、かつ、小面積で各電極間の容量値すなわちフライングキャパシタＣｑの容量を大きくすることができる。
図７を参照して説明した第３の実施形態による容量素子は、図２および図３を参照して説明したように、半導体基板１００の上方に平板状の金属配線２００を設け、さらに、ビアホール３１〜３４を設け、さらに金属配線４００、および、金属配線５００を設けることによって、形成することができる。
【００４０】
（第４の実施形態）
図８は、本発明の第４の実施形態による容量素子の構成を示す斜視図である。なお、図８において、説明の都合上、酸化膜の図示は省略してある。
この第４の実施形態は、図４の構成において、ノードＣＬの電極に対応する金属配線６００の上方を覆うように、金属配線７００を追加した構成である。金属配線７００と金属配線４０１とはビアホール４１〜４５によって電気的に接続されている。このような構成になっているため、図８の容量素子によれば、ノードＣＬの電極に対応する金属配線６００の上部から半導体基板への寄生容量を小さくすることができ、ノードＣＬの電極に対応する金属配線６００と半導体基板１００との間の寄生容量Ｃｐｌをより小さくすることができる。
【００４１】
（第５の実施形態）
図９は、本発明の第５の実施形態による容量素子の構成を示す斜視図である。なお、図９において、説明の都合上、酸化膜の図示は省略してある。
この第５の実施形態は、図６の構成において、ノードＣＬの電極に対応する金属配線５０１〜５０３の上方を覆うように、金属配線７００を追加した構成である。金属配線７００と金属配線４０１とはビアホール４１〜４５によって電気的に接続されている。このような構成になっているため、図９の容量素子によれば、ノードＣＬの電極に対応する金属配線５０１〜５０３の上部から半導体基板への寄生容量を小さくすることができ、ノードＣＬの電極に対応する金属配線５０１〜５０３と半導体基板１００との間の寄生容量Ｃｐｌをより小さくすることができる。
【００４２】
（第６の実施形態）
図１０は、本発明の第６の実施形態による容量素子の構成を示す斜視図である。なお、図１０において、説明の都合上、酸化膜の図示は省略してある。
この第６の実施形態は、図７の構成において、ノードＣＨの電極に対応する金属配線４００およびノードＣＬの電極に対応する金属配線５００の上方を覆うように、金属配線７００を追加した構成である。金属配線７００と金属配線４００とはビアホール４１〜４４によって電気的に接続されている。このような構成になっているため、図１０の容量素子によれば、ノードＣＬの電極に対応する金属配線５００の上部から半導体基板への寄生容量を小さくすることができ、ノードＣＬの電極に対応する金属配線５００と半導体基板１００との間の寄生容量Ｃｐｌをより小さくすることができる。
【００４３】
上述した第４の実施形態から第６の実施形態までの容量素子は、ノードＣＨの電極を成す金属配線を最下層の導電層（メタル層）で実現し、その直上の導電層でノードＣＬの電極を成す金属配線を実現し、さらにその直上の導電層でノードＣＬの電極を平面視で覆うようにノードＣＨの電極を成す金属配線を実現した。
しかし、これらの構成に限らず、ノードＣＨの電極を成す金属配線を最下層の導電層（メタル層）で実現し、その導電層よりも上の異なる階層の導電層でノードＣＬの電極を成す金属配線を実現し、この金属配線よりも上の導電層でノードＣＬの電極を平面視で覆うようにノードＣＨの電極を成す金属配線を実現してもよい。つまり、ノードＣＬの電極を成す金属配線を異なる複数の階層の導電層で形成して、ノードＣＬの電極を平面視で覆い且つ挟み込むようにノードＣＨの電極を実現してもよい。この場合も、第４の実施形態から第６の実施形態までの容量素子と、同様の効果が得られる。
【００４４】
（チャージポンプ回路）
上述した第１の実施形態から第６の実施形態までの容量素子は、チャージポンプ回路のフライングキャパシタＣｑとして用いることができる。具体的には、上述した第１の実施形態から第６の実施形態までの容量素子を、図１１および図１３を参照して説明した、チャージポンプ回路のフライングキャパシタＣｑとして用いることができる。第１の実施形態から第６の実施形態までの容量素子を用いれば、寄生容量Ｃｐｌをより小さくすることができる。このため、図１３の矢印Ｙ２１ｂの電流経路に沿って、グラウンドへ放電される電荷が小さくなり、エネルギの損失を小さくすることができる。
【００４５】
（まとめ）
以上説明したように、チャージポンプ回路のフライングキャパシタ等に用いられる容量素子において、一方の電極の下部を他方の電極が覆うように導電層を形成し、かつ、一方の電極の側面の少なくとも一部を囲むように導電層を形成して容量素子を構成することにより、一方の電極と半導体基板との間の寄生容量を小さくすることができる。また、このような容量素子を、チャージポンプ回路に用い、寄生容量の小さな電極を低電圧側のノードとすることにより、無効電流を抑え、エネルギの損失を小さくすることができる。
【符号の説明】
【００４６】
３１〜３４、４１〜４５  ビアホール
１００  半導体基板
２００〜２０３、３０１〜３０３
４００〜４０４、５００〜５０３、６００、７００  金属配線
Ｃｐｈ、Ｃｐｌ  寄生容量
Ｃｑ  フライングキャパシタ
Ｃｖｇ  出力キャパシタ
ｓ１〜ｓ４  スイッチ
Ｔ１、Ｔ３  入力電圧端子
Ｔ２  グラウンド端子
Ｔ４  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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