(57)【要約】【課題】不良の発生を精度よく推定することが可能な半導体製造装置に用いられる管理方法を提供する。【解決手段】半導体製造装置に用いられる管理方法は、不良を領域性不良とランダム不良に切り分ける。領域性不良は、複数のウェハを用いて認識する。複数のウェハのそれぞれには、複数の半導体チップが形成される。複数のウェハを用いて、不良となっている半導体チップが多発している多発領域が、ウェハから抽出され、領域性不良と推定される。一方、ランダム不良は、ウェハ単位で認識される。複数のウェハのそれぞれから、多発領域を除いた領域において、不良となっている半導体チップが多発しているウェハが抽出される。抽出されたウェハにおける不良の半導体チップは、ランダム不良により発生していると推定される。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれ複数の半導体チップが形成される複数のウェハのそれぞれに対して、時系列的に複数の処理工程を適用することにより、前記複数のウェハのそれぞれに前記複数の半導体チップを形成するところの半導体製造装置に用いられる管理方法であって、
不良の半導体チップが多発しているウェハにおける多発領域を、前記複数のウェハを用いて抽出する多発領域抽出工程と、
前記複数のウェハのそれぞれから、前記多発領域を除く領域を抽出する抽出工程と、
を具備し、
前記多発領域抽出工程により抽出された多発領域と前記抽出工程で抽出された領域とに基づいて、前記複数の処理工程における不良の発生を推定する、半導体製造装置に用いられる管理方法。
【請求項２】
請求項１に記載の半導体製造装置に用いられる管理方法において、
前記抽出工程は、前記多発領域を除く領域における不良の半導体チップの数が、第１の値よりも多いウェハを、前記複数のウェハから抽出するウェハ抽出工程を、具備する、半導体製造装置に用いられる管理方法。
【請求項３】
請求項２に記載の半導体製造装置に用いられる管理方法において、
前記複数の半導体チップのそれぞれは、メモリが形成される領域を具備し、
前記半導体製造装置に用いられる管理方法は、前記複数のウェハのそれぞれにおける前記複数の半導体チップにおけるメモリの不良を判定する不良判定工程を具備し、
前記不良判定工程により、メモリの不良が判定されたとき、該メモリを具備する半導体チップを不良の半導体チップと判定する、半導体製造装置に用いられる管理方法。
【請求項４】
請求項３に記載の半導体製造装置に用いられる管理方法において、
前記半導体製造装置は、前記複数の処理工程を適用することにより、前記複数のウェハよりも多くのウェハのそれぞれに、前記複数の半導体チップを形成する、半導体製造装置に用いられる管理方法。
【請求項５】
請求項３に記載の半導体製造装置に用いられる管理方法において、
前記半導体製造装置に用いられる管理方法は、
前記多発領域を明示する画像と前記ウェハ抽出工程で抽出されたウェハを特定する画像とを表示する表示工程、を具備する、半導体製造装置に用いられる管理方法。
【請求項６】
請求項３に記載の半導体製造装置に用いられる管理方法において、
前記半導体製造装置に用いられる管理方法は、前記複数のウェハのそれぞれに形成される複数のレイヤに対して、レイヤ別に不良率を算出する算出工程を具備し、
前記多発領域におけるレイヤ別の不良率と、前記抽出工程により抽出される領域におけるレイヤ別の不良率とに基づいて、前記複数の処理工程における不良の発生を推定する、半導体製造装置に用いられる管理方法。
【請求項７】
それぞれ複数の半導体チップが形成される複数のウェハのそれぞれに対して、時系列的に複数の処理工程を適用することにより、前記複数のウェハのそれぞれに前記複数の半導体チップを形成する製造工程と、
不良の半導体チップが多発しているウェハにおける多発領域を、前記複数のウェハを用いて抽出する多発領域抽出工程と、
前記複数のウェハのそれぞれから、前記多発領域を除く領域を抽出する抽出工程と、
前記多発領域抽出工程により抽出された多発領域と前記抽出工程で抽出された領域とに基づいて、前記複数のウェハのそれぞれに前記複数の半導体チップを形成するときに用いられる製造工程の条件を変更する変更工程と、
を具備する、半導体集積回路装置の製造方法。
【請求項８】
請求項７に記載の半導体集積回路装置の製造方法において、
前記抽出工程は、前記多発領域を除く領域における不良の半導体チップの数が、第１の値よりも多いウェハを、前記複数のウェハから抽出するウェハ抽出工程を、具備する、半導体集積回路装置の製造方法。
【請求項９】
請求項８に記載の半導体集積回路装置の製造方法において、
前記複数の半導体チップのそれぞれは、メモリが形成される領域を具備し、
前記半導体集積回路装置の製造方法は、前記複数のウェハのそれぞれにおける前記複数の半導体チップにおけるメモリの不良を判定する不良判定工程を具備し、
前記不良判定工程により、メモリの不良が判定されたとき、該メモリを具備する半導体チップを不良の半導体チップと判定する、半導体集積回路装置の製造方法。
【請求項１０】
請求項９に記載の半導体集積回路装置の製造方法において、
前記半導体集積回路装置の製造方法は、前記複数のウェハのそれぞれに形成される複数のレイヤに対して、レイヤ別に不良率を算出する算出工程を具備し、
前記変更工程は、前記多発領域におけるレイヤ別の不良率と、前記抽出工程により抽出される領域におけるレイヤ別の不良率とに基づいて、前記複数の処理工程における不良の発生を推定し、製造工程の条件を変更する、半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造装置に用いられる管理方法および半導体集積回路装置（以下、半導体デバイスとも称する）の製造方法に関し、特に半導体デバイスに発生する故障（不良）の解析に基づき、その半導体デバイスを製造する際に用いられる半導体製造装置の管理を行う管理方法および半導体集積回路装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化、高機能化に伴い、新たな半導体デバイスの製造を開始するとき、その新たな半導体デバイスの製造歩留まりを、迅速に高めて、安定化させることが、難しくなってきている。その原因の一つとして、半導体デバイスに、その集積度が比較的高いメモリ（記憶回路）が設けられ、そのメモリの部分において発生する不良が多様化していることが挙げられる。また、メモリでの不良発生の頻度も高くなっていることが挙げられる。
【０００３】
メモリ部分で発生する不良の種類としては、半導体デバイスを製造する際の処理工程において、異物の混入などに起因する配線の短絡、断線および／あるいは層間コンタクトの非導通不良、ウェハに膜を形成する際の成膜時における膜厚のウェハ面内ばらつきによるパターン形状不良等がある。また、処理工程を経て製造されたトランジスタの特性ばらつき、および／あるいはトランジスタにより構成された回路における応答速度のばらつき等に起因する不良もある。
【０００４】
新たな半導体デバイスを製造する際、製造の開始時期から、迅速に高い製造歩留りを達成し、それを安定化させることが望ましい。そのためには、上述した様な不良に関し、ウェハ毎にその発生の状況を監視および解析し、不良発生の原因に該当する処理工程を推定し、原因に該当する処理工程に関わる製造装置（例えば、ＣＶＤ装置、エッチング装置等）および／あるいは製造装置における製造条件などを絞り込むことが重要である。また、製造の開始時期から、迅速に製造歩留まりを高めるには、不良内容別の対策について、優先順位付けを行い、効率よく対策を実施していくことが望しい。
【０００５】
ウェハ毎に原因となる処理工程を定量化するために、メモリに対して電気的な試験を行い、その良否の判定結果を整理して、メモリ内のフェイルビットの配列パターン（フェイルビットモードと称する）を得ることが行われる。これにより得たフェイルビットモード別の不良率と、設計レイアウトを用いた欠陥感度シミュレーションの結果とを用いて、工程別欠陥密度を算出する技術が、特許文献１に記載されている。
【０００６】
特許文献２には、ウェハにおけるフェイルビットの分布を可視化し、不良解析を効率化する技術が開示されている。また、フェイルビットが発生している領域を認識し、その領域毎に欠陥感度シミュレーションを行なう技術が、特許文献３に記載されている。
【０００７】
この特許文献３においては、ウェハを複数の同心円状に分割し、フェイルビットの発生数が多い同心円領域を特性系不良領域と呼び、それ以外の領域を異物系不良と呼び、分類することが示されている。また、近接した領域にフェイルビットが発生している場合には、それらをクラスタ不良として分類することが示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６，７０１，４７７号公報
【特許文献２】特開平１１−８７４５４号公報
【特許文献３】特開２０１１−１８７８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１においては、欠陥感度シミュレーションの対象が、欠陥のみとなっている。そのため、同一ウェハ上に、欠陥系不良と特性系（電気的な特性系）不良とが混在している場合、工程別欠陥密度などの推定精度が悪くなるという課題がある。ウェハ上に混在して分布する特性系不良と欠陥系不良については、それらを効率よく分類することが望まれる。
【００１０】
特許文献２においては、複数のウェハにおけるフェイルビット分布を可視化し、それらを比較することが示されている。しかしながら、不良が分布する部分を領域として認識するまでには至っていない。
【００１１】
特許文献３では、単一のウェハにおける不良が注視されている。単一のウェハにおいて、フェイルビットが、その同心円状に分布している場合、あるいは単一のウェハにおいて密集している領域がある場合、フェイルビットの発生領域が認識される。しかしながら、例えば、製造歩留りがある程度向上した場合、フェイルビットの発生頻度は低下する。この場合、単一のウェハを対象にしているだけでは、フェイルビットの発生領域を認識することが困難となることが危惧される。そのため、フェイルビットの発生領域を認識する精度が低下することが危惧される。結果として、欠陥感度シミュレーションを用いた工程別欠陥密度の推定精度が低下することが危惧される。また、フェイルビットの分布が同心円状でない、あるいはクラスタ状ではない場合は、フェイルビットの認識も低下する。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
半導体製造装置に用いられる管理方法においては、不良が領域性不良とランダム性の不良に切り分けられる。領域性不良は、複数のウェハを用いて認識する。複数のウェハのそれぞれには、複数の半導体チップが形成される。複数のウェハを用いて、不良となっている半導体チップが多発している多発領域が、抽出され、領域性不良と推定される。一方、ランダム性の不良は、ウェハ単位で認識される。複数のウェハのそれぞれから、多発領域を除いた領域において、不良となっている半導体チップが多発しているウェハが抽出される。抽出されたウェハにおける不良の半導体チップは、ランダム性の不良により発生しているものと推定される。領域性不良とランダム性の不良とを区別することにより、不良の発生を精度よく推定することが可能となる。また、領域性不良を、複数のウェハを用いて、統計的に推定する様にしたことにより、不良の発生を確実に認識することが可能となる。
【００１４】
認識された領域性不良とランダム性の不良にと基づいて、ウェハに対して時系列的に適用される処理工程の見直しが行われる。見直しは、例えば処理工程で用いられる製造条件の変更として行われる。例えば、製造条件の変更によって、領域性不良を迅速に解消することにより、新しい半導体デバイスを製造する際、製造開始からの製造歩留まりの向上を迅速に図ることが可能となる。言い換えるならば、製造開始から歩留まりの高い半導体製造方法を提供することが可能となる。
【００１５】
一実施の形態においては、不良の判定は、半導体チップに形成されるメモリに対する電気的な試験の結果に基づいて行われる。これにより、欠陥系不良と特性系（電気的な特性系）不良の両方が、不良として認識される。
【００１６】
また、一実施の形態においては、領域性不良とランダム不良は、ウェハにおける位置として表示される。これにより、解析の容易化を図ることが可能となる。
【００１７】
さらに、一実施の形態によれば、領域性不良（多発領域）とランダム不良のそれぞれに対して、欠陥感度シミュレーションを用いた工程別欠陥密度の推定が行われる。これにより、不良の解析により有効な情報の提供が行われる。
【発明の効果】
【００１８】
一実施の形態によれば、不良の発生を精度よく推定することが可能な半導体製造装置に用いられる管理方法を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】一実施の形態に係わる半導体製造装置、管理システムおよび不良解析システムの構成を示すブロック図である。
【図２】複数のウェハにおける不良のチップの重ね合わせの概念を説明するための概念図である。
【図３】不良のチップを重ね合わせた際に不良多発領域を抽出する概念を説明するためのヒストグラム図である。
【図４】不良多発領域外における不良チップ数が多いウェハを抽出する概念を説明するためのヒストグラム図である。
【図５】不良多発領域、および領域外不良多発ウェハを抽出する処理を示すフローチャート図である。
【図６】解析結果の画面出力の１例を示す図である。
【図７】解析結果の画面出力の１例を示す図である。
【図８】一実施の形態に係わる半導体製造ラインの欠陥発生状況の監視方法を示したブロック図である。
【図９】一実施の形態に係わる半導体製造ラインにおける欠陥対策の効果確認方法を示したブロック図である。
【図１０】不良の発生の一例を示す模式図である。
【図１１】不良の発生の一例を示す模式図である。
【図１２】不良の発生の一例を示す模式図である。
【図１３】不良の発生の一例を示す模式図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
＜全体構成＞
図１は、半導体製造装置１２、管理システム１１および不良解析システム２の構成を示すブロック図である。同図において、１０は、半導体製造ラインを示しており、半導体製造装置１２と、この半導体製造装置１２を管理する管理システム１１を含んでいる。半導体製造装置１２は、同図では、１個のブロックによって示されているが、複数のウェハ（半導体ウェハ）のそれぞれに対して、時系列的に複数の処理を適用する複数の半導体製造装置を含んでいる。半導体製造装置１２は、例えば、ウェハをチャンバに入れ、ウェハに対して成膜を行うＣＶＤ装置、スパッタリング装置、エッチング装置等を含んでいる。これらの各製造装置によって、複数のウェハのそれぞれには、時系列的な処理（処理工程）が行われ、ウェハに複数の半導体チップが形成される。
【００２２】
不良解析システム２は、半導体製造ライン１０（管理システム１１および半導体製造装置１２）との間で情報の送受を行う。また、製造する半導体デバイスのレイアウトに関するレイアウト情報２６を受け、後で説明するが解析結果の表示および／あるいは管理システム１１への指示を行う。この不良解析システム２は、製造来歴データベース（図では、製造来歴ＤＢ）３１を有しており、製造来歴データベース３１には、半導体製造ライン１０から、半導体の製造に関わる情報が供給され、格納される。半導体の製造に関わる情報としては、製造条件指定情報２０、装置状態監視情報２１、インライン検査結果２２、電気テスト結果２３、フェイルビット解析結果２４、各種不良解析結果２５があり、これらの情報は、製造来歴データベース３１に収集される。
【００２３】
この実施の形態においては、製造する半導体チップには、メモリが設けられている。言い換えるならばメモリが内蔵されている半導体チップを製造する場合について、以下説明する。上記したフェイルビット解析結果２４は、半導体チップに内蔵されたメモリ部分に対する電気的テスト（試験）によって得られる。そのため、フェイルビット解析結果２４は、電気テスト結果２３の一部の情報であり、電気テスト結果と理解することもできるが、後の説明を容易にするために、この実施の形態においては、分離して記載している。
【００２４】
メモリは、マトリクス状に配置された複数のメモリ素子と、特に制限されないが、マトリクスの各行にそれぞれ配置された複数のワード線と、マトリクスの各列にそれぞれ配置された複数のビット線とを有している。マトリクス状に配置された複数のメモリ素子のそれぞれは、対応するワード線とビット線に接続されている。複数のワード線からワード線を選択することにより、その選択されたワード線に接続されているメモリ素子が選択され、選択されたメモリ素子に接続されているビット線を介して、メモリ素子へのデータの書き込みあるいは読み出しが行われる。特に制限されないが、メモリ部分に不良が発生している場合、フェイルビット解析結果が形成される。フェイルビットは、メモリ素子の不良を表している。本明細書においては、フェイルビットは、以下単にＦ．Ｂ．と称し、フェイルビット解析結果２４は単にＦ．Ｂ．データと称することもある。
【００２５】
上記した様に、Ｆ．Ｂ．データは、半導体デバイスに搭載したメモリ部分の電気的な動作の良あるいは不良に関する情報である。また、Ｆ．Ｂ．データは、特に不良であったメモリ素子の配置を、実際の半導体デバイスにおける配置に従って、仮想的な座標にプロットした位置に関する位置情報も有している。この様に位置（配置）に関する情報を有することにより、その周囲は良ビットのメモリ素子であるのに単独に、１ビットだけ不良が発生しているときは、シングルビット（以下Ｓ．Ｂ．と称する）不良であると推測できる。ワード線方向に１列に並んだ複数のメモリ素子が、Ｆ．Ｂ．となっている場合には、ワード線（以下Ｗ．Ｌ．と称する）不良であると推測できる。また、ビット線方向に並んだ複数のメモリ素子が、Ｆ．Ｂ．となっている場合には、ビット線（以下Ｂ．Ｌ．と称する）不良で有ると推測できる。この様に推測して、分類すると、Ｓ．Ｂ．不良の場合は、メモリ素子自身を生成するレイヤ（層）に、Ｗ．Ｌ．不良の場合は、Ｗ．Ｌ．を生成するレイヤに、Ｂ．Ｌ．不良の場合は、Ｂ．Ｌ．を生成するレイヤに問題があると判断できる。この様に、Ｓ．Ｂ．不良、Ｗ．Ｌ．不良、Ｂ．Ｌ．不良のようにＦ．Ｂ．の分布を分類したものをＦ．Ｂ．モードと呼ぶ。
【００２６】
また、半導体デバイスの製造に用いられるホトマスクに対するレイアウト情報２６は、ＣＡＡ（Ｃｒｉｔｉｃａｌ  Ａｒｅａ  Ａｎａｌｙｓｉｓ）シミュレーションツール２７に供給される。ＣＡＡシミュレーションツール２７は、例えば、特許文献３および特開２０１０−７３９９２号公報に記載されているので、ここでは詳細には述べないが、レイアウト上に、仮想的に複数の異物をランダムに投下し、工程別フェイルビットモード（Ｆ．Ｂ．モード）別のクリティカルエリアを算出する処理部である。算出された結果の情報、すなわち工程別フェイルビットモード別のクリティカルエリアの情報は、クリティカルエリアデータベース（ＤＢ）３２に格納される。
【００２７】
図１において、３０は不良解析部を示している。不良解析部３０は、レイヤ別異物不良率計算部４１、不良多発領域抽出部４０、領域外不良多発ウェハ抽出部４２、不良原因調査部４３および設定情報４４を有している。
【００２８】
クリティカルエリアＤＢ３２に格納された情報は、レイヤ別異物不良率計算部４１によって読み出される。レイヤ別異物不良率計算部４１は、この読み出した情報に基づき、特許文献３および特開２０１０−７３９９２号公報に記載されている技術を利用して、レイヤ毎の異物不良率を計算する。
【００２９】
レイヤ別異物不良率計算部４１における計算の結果と、製造来歴ＤＢ３１に格納されているＦ．Ｂ．データが、不良多発領域抽出部４０に供給される。不良多発領域抽出部４０は、供給される計算結果とＦ．Ｂ．データとを用いて、ウェハにおいて不良が多発している領域を抽出する。また、レイヤ別異物不良率計算部４１における計算の結果と、製造来歴ＤＢ３１に格納されているＦ．Ｂ．データと、不良多発領域抽出部４０による抽出の結果は、領域外不良多発ウェハ抽出部４２に供給される。領域外不良多発ウェハ抽出部４２は、供給されているこれらの情報を用いて、不良が多発している領域（不良多発領域抽出部４０による抽出された領域）の外の領域で不良が多発しているウェハを抽出する。設定情報４４は、不良多発領域抽出部４０、領域外不良多発ウェハ抽出部４２、不良原因調査部４３に対して設定情報を供給する部である。不良多発領域抽出部４０、領域外不良多発ウェハ抽出部４２および設定情報４４に関しては、後に処理の内容を説明する。
【００３０】
レイヤ別異物不良率計算部４１、不良多発領域抽出部４０、領域外不良多発ウェハ抽出部４２によって得られた情報は、例えば、不良が多発している領域におけるレイヤ別欠陥密度および／あるいは不良多発領域外のレイヤ別欠陥密度として、不良の解析に供される。すなわち、得られた情報は、入出力部４５に供給され、不良が多発している領域のレイヤ別欠陥密度および／あるいは不良多発領域外のレイヤ別欠陥密度は、入出力部４５において、出力および／あるいは表示される。もちろん、これらの密度に関する解析結果が、入出力部４５から、出力・表示される様にしてもよい。入出力部４５からの出力・表示を用いて、例えば、製造ラインの監視、不良対策の効果確認等を行うことができる。また、入出力部４５から、管理システム１１へ情報を供給することにより、製造ラインを制御することも可能である。
【００３１】
不良原因調査部４３には、製造条件指定情報２０、装置状態監視情報２１、インライン検査結果２２、電気テスト結果２３、フェイルビット解析結果２４、各種不良解析結果２５、レイヤ別異物不良率計算部４１、不良多発領域抽出部４０、領域外不良多発ウェハ抽出部４２によって得られた情報などが供給される。不良原因調査部４３は、供給される情報を用いて、各種解析も併せて行い、原因解析を行う。不良原因調査部４３での原因解析の結果は、入出力部４５にて出力・表示される。
【００３２】
＜不良多発領域抽出部４０および領域外不良多発ウェハ抽出部４２＞
次に、不良多発領域抽出部４０および領域外不良多発ウェハ抽出部４２における処理の概念を説明する。
【００３３】
＜＜不良多発領域の抽出＞＞
まず、不良多発領域の抽出について説明する。図２は、ウェハ上の不良チップの重ね合わせの概念を示す概念図である。
【００３４】
同図において、２０１、２０６、２０７は、ウェハである。それぞれのウェハ２０１、２０６、２０７には、不良の半導体チップが発生している。図では、ウェハにおいて、不良の半導体チップが発生している位置が、●の記号で示されている。例えば、ウェハ２０１においては、２カ所の位置で、不良の半導体チップが発生している。この２カ所の位置の内の１カ所の不良半導体チップが、２０２として示されている。同様に、ウェハ２０６においては、１カ所で不良半導体チップが発生しており、ウェハ２０７においては、２カ所で不良半導体チップが発生していることが示されている。
【００３５】
同図において、２０３は、１枚の仮想のウェハを示している。ウェハ２０１、２０６、２０７のそれぞれにおいて不良半導体チップが発生している位置（カ所）に対応するところの仮想ウェハ２０３における位置に●の記号が付されている。すなわち、ウェハ２０１、２０６、２０７のそれぞれにおける不良半導体チップの位置が、仮想ウェハ２０３に転写され、それぞれの位置が仮想ウェハ２０３に反映されている。見方を変えると、仮想ウェハ２０３上に、ウェハ２０１、２０６、２０７が重ね合わせられ、それぞれにおける不良半導体チップの位置が、仮想ウェハ２０３上にプロットされている。同図では、仮想ウェハ２０３にプロットされた位置の例が２０４として示されている。図２に示した例においては、仮想ウェハ２０３において、破線で囲まれた領域２０５が、不良多発領域として抽出される。
【００３６】
重ね合わせるウェハの選択方法としては、例えば１ロットを構成するウェハの全てを重ね合わせる方法がある。また、選択方法としては、１日の間に製造したところの複数のロットのそれぞれから、或いは数日の間に製造した複数のロットのそれぞれから、所定の枚数のウェハを抜き取って、重ね合わせる様にしてもよい。いずれにしても、仮想ウェハ２０３に重ね合わせられる複数のウェハのそれぞれは、製造され、不良の有無の検査において、不良半導体チップが発生していることが確認されているウェハである。
【００３７】
以下、単に領域と記す場合は、不良多発領域２０５を意味する。また、単に領域内と記す場合は、不良多発領域２０５内を意味する。さらに、単に領域外と記す場合は、不良多発領域２０５の外の領域を意味する。
【００３８】
次に、不良半導体チップを含む複数のウェハを重ね合わせて、不良多発領域２０５を抽出する処理を、図３を用いて、説明する。図３において、横軸３０１は、重ね合わせたウェハの枚数Ｎと、重ね合わせた複数のウェハ間において同一の位置で不良と判定された不良半導体チップの数（あるいはその不良半導体チップを含むウェハの枚数）Ｐとの割合Ｐｏｖ（＝Ｐ／Ｎ）である。ここで、不良半導体チップとは、同一のＦ．Ｂ．モードで不良と判定されたものを指す。
【００３９】
例えば、１００枚のウェハを対象とし、そのウェハ間で、同じ位置における半導体チップが、Ｓ．Ｂ．不良と判定され、その数が、１０（不良と判定された半導体チップを含むウェハの枚数）で有れば、割合Ｐｏｖは、１／１０（＝１０／１００）となる。横軸３０１に示した割合Ｐｏｖの最大値は、同一位置における半導体チップの全てが、同じＦ．Ｂ．モードで不良と判定された場合で、その値は１となる。割合Ｐｏｖは、仮想ウェハにおける不良の半導体チップの位置（座標ｉ、ｊ）、Ｆ．Ｂ．モードｍ毎に計算する。なお、複数のウェハを仮想ウェハに重ね合わせるため、仮想ウェハにおける半導体チップの位置は、重ね合わせた複数のウェハのそれぞれにおいて、対応する位置に該当する。
【００４０】
図３においては、便宜上、不良半導体チップの位置を示す添え字ｉ、ｊと、Ｆ．Ｂ．モードを示す添え字ｍは省略している。図３において、縦軸３０２は、各Ｐｏｖの値における発生頻度である。すなわち、図３には、互いに同じ位置において不良が発生する頻度がヒストグラムで表されている。言い換えるならば、図３の横軸３０１（Ｐｏｖ）は、ウェハにおける不良率を表し、縦軸３０２は、その不良率の発生数を表している。この様なヒストグラムを、Ｆ．Ｂ．モード毎に作成する。Ｆ．Ｂ．モードは、上記した例では、Ｓ．Ｂ．モードを含む３種類であったので、この実施の形態においては、ヒストグラムは３種類作成される。
【００４１】
この実施の形態においては、重ね合わせたウェハ枚数に対する不良の発生する割合Ｐｏｖが、例えば、図３に示した３０３をしきい値として、その値を超えると、不良多発と判定する。このしきい値３０３を超える、割合Ｐｏｖを有する半導体チップにおける位置（カ所）を纏めて、その纏めた領域を不良多発領域２０５とする。図３においては、不良半導体チップの位置を示す座標（添え字）が省略されているが、しきい値３０３を超える割合Ｐｏｖを有する半導体チップの位置は、添え字を参照することにより把握することができる。
【００４２】
上記の様にして、しきい値３０３を基準として、この基準を超えるか否かにより分類を行う。分類した例を図１０および図１１に示す。図１０および図１１には、仮想ウェハ２０３が示されており、仮想ウェハ２０３上に、不良半導体チップの発生位置が、●記号でプロットされている。図１０には、不良半導体チップが発生しているが、同じ位置であって、同じＦ．Ｂ．モードで発生している不良半導体チップの割合Ｐｏｖが、しきい値３０３を超えていない場合を示している。すなわち、しきい値３０３以下の不良しか発生していない場合を示している。
【００４３】
図１０に対して、図１１には、しきい値３０３を超える割合Ｐｏｖを有する半導体チップの位置が、仮想ウェハ２０３上に、●記号でプロットされている。●記号でプロットされている半導体チップの位置を纏めることによって、互いに近接している不良多発の位置を纏め、不良多発領域２０５が形成される。なお、図１１には、不良多発領域２０５に含まれていない不良多発の位置にも●記号で示されている。図１０にも、図１１との比較のために、破線で不良多発領域２０５を示しているが、図１０の例では、しきい値３０３を超える割合Ｐｏｖを有する半導体チップの位置は存在していない。
【００４４】
＜＜領域外不良多発ウェハの抽出＞＞
次に、不良多発領域２０５（図２および図１１）外の領域における不良半導体チップ数（以下、領域外不良チップ数あるいは領域外不良半導体チップ数と呼ぶ）が多いウェハの抽出について、説明する。図４は、領域外不良半導体チップ数が多いウェハの抽出を説明するための概念図である。
【００４５】
図４において、横軸４０１は、領域外で発生する不良半導体チップ数（不良領域外不良チップ数）を示している。横軸の最大値は、ウェハに形成される全チップ数から、不良多発領域２０５に含まれるチップ数を引いた数である。縦軸４０２は、領域外不良チップ数における発生頻度である。ここで、発生頻度は、ある領域外不良チップ数に該当する不良チップ数（不良多発領域２０５に含まれる不良チップの数を除く）を有するウェハの枚数を意味する。この実施の形態においては、領域外不良チップ数が多発しているウェハか否かの判定のためのしきい値が、図４において、しきい値４０３として示されている。そのため、しきい値４０３を超える域外不良チップ数を有するウェハが、領域外不良チップ多発ウェハとして抽出される。図４は、領域外不良チップの発生頻度を示すヒストグラムが示されているとも理解できる。特に制限されないが、頻度として、図４のヒストグラムに登録する際に、そのウェハの識別番号を付与しておくことにより、図４から領域外不良チップ多発ウェハを容易に把握することが可能である。
【００４６】
この様に、しきい値４０３を用いて、領域外不良チップ多発ウェハか否かの分類を行うことができる。この様にして分類したウェハの例を、図１２および図１３に示す。図１２と図１３には、仮想ウェハ２０３が示されており、ウェハを重ねることにより抽出した不良半導体チップの位置が、●記号で、仮想ウェハ２０３上にプロットされている。図１２および図１３のいずれにおいても、図３を用いて説明した様にして、不良多発領域２０５が抽出され、破線で囲まれている。図１２においては、重ね合わせたウェハにおいて、不良多発領域２０５を除く領域においても、不良チップが発生している。そのため、●記号が、仮想ウェハ２０３には、破線で囲んだ不良多発領域２０５を除く領域にも記載されている。しかしながら、図１２の例では、不良多発領域２０５を除く領域における不良チップ（●記号）の数が、領域外不良チップ多発ウェハか否かの判定基準であるしきい値４０３以下である。そのため、このウェハは、領域外不良チップ多発ウェハではないと判定される。一方、図１３では、不良多発領域２０５を除く領域における不良チップ（●記号）の数が、領域外不良チップ多発ウェハか否かの判定基準であるしきい値４０３を超えるため、領域外不良チップ多発ウェハであると判定され、抽出される。
【００４７】
図１２および図１３では、仮想ウェハ２０３に反映された不良チップを用いて説明したが、仮想ウェハ２０３ではなく、製造したウェハ２０１、２０６、２０７（図２）を用いて、領域外不良チップ多発ウェハか否かの判定を行うことができる。この場合、製造したウェハ２０１、２０６、２０７のそれぞれにおける不良チップから、不良多発領域２０５における不良チップが除かれ、上記したしきい値４０３と比較される。
【００４８】
＜＜不良多発領域抽出と領域外不良多発ウェハの抽出処理＞＞
上記した不良多発領域抽出および領域外不良多発ウェハ抽出は、図１に示した不良多発領域抽出部４０および領域外不良多発ウェハ抽出部４２において、行われる。図５には、これらの抽出部４０および４２において、不良多発領域抽出および領域外不良多発ウェハ抽出を行うための処理フローが示されている。次に、この処理フローを示す図５を用いて、処理を説明する。図５において、その右側には、不良多発領域抽出部４０により実行される処理工程と、領域外不良多発ウェハ抽出部４２により実行される処理工程とを区別するために、区切りが示されている。
【００４９】
まず、ステップ５０１において、処理対象とするウェハが選択される。図２でも説明したが、選択は、１ロットごとに選択してもよいし、複数のロットの中から１枚あるいは複数枚抽出することにより、複数のロット分を纏めて選択する様にしてもよい。
【００５０】
ステップ５０２は、チップ重ね合わせ・Ｆ．Ｂ．不良率算出を行なうステップである。フェイルビット解析結果２４は、図１に示した製造来歴データベース３１から取得する。選択した複数のウェハを対象にして、それぞれのウェハにおいて同じ位置に配置されている半導体チップ毎、Ｆ．Ｂ．モード毎に不良率Ｐｏｖを計算する。ウェハにおける半導体チップの位置（ｉ、ｊ）を対象として、その対象位置でのＦ．Ｂ．モードｍの不良チップ数をＮ（ｉ、ｊ、ｍ）とし、重ね合わせたウェハの枚数をＭ（例えば１ロットに含まれるウェハの枚数）とすると、不良率Ｐｏｖ（ｉ、ｊ、ｍ）は、式（１）となる。なお、Ｆ．Ｂ．モードｍの不良チップ数は、フェイルビット解析結果２４から取得できる。
【００５１】
Ｐｏｖ（ｉ、ｊ、ｍ）＝Ｎ（ｉ、ｊ、ｍ）／Ｍ  ・・・式（１）
ステップ５０３は、求めた不良率Ｐｏｖ（ｉ、ｊ、ｍ）に基づいて、ヒストグラムを作成するステップである。ヒストグラムはＦ．Ｂ．モードごとに作成する。図３に示したしきい値３０３もＦ．Ｂ．モード毎に設定する。しきい値は予め定めておき、図１の設定情報４４に登録しておく。登録されているしきい値が、ステップ５０３において、設定情報４４から取得される。
【００５２】
ステップ５０４では、しきい値３０３と、仮想ウェハにおける複数の半導体チップのそれぞれの位置（ｉ、ｊ）における不良率Ｐｏｖ（ｉ、ｊ、ｍ）との間で大小の比較が行われる。
【００５３】
いずれかのＦ．Ｂ．モードｍにおいて、しきい値３０３より大きい不良率Ｐｏｖ（ｉ、ｊ、ｍ）があれば、不良多発フラグＦＦｌａｇ（ｉ、ｊ）を１とする（ステップ５０５）。これに対して、全てのＦ．Ｂ．モードｍにおいて、不良率Ｐｏｖ（ｉ、ｊ、ｍ）≦しきい値３０３ならば、不良多発フラグＦＦｌａｇ（ｉ、ｊ）は０とする（ステップ５０６）。すなわち、チップの位置（ｉ、ｊ）に対応した不良多発フラグＦＦｌａｇ（ｉ、ｊ）が設けられ、その位置が不良多発であるか否かに従って、対応する不良多発フラグＦＦｌａｇ（ｉ、ｊ）がセットされる。次に、ステップ５０７にてウェハにおいてチップが存在する領域に対して、不良多発フラグＦＦｌａｇ（ｉ、ｊ）の総和（セットされた１の総和）を取り、総和をＦｃｏｕｎｔとする。
【００５４】
この総和Ｆｃｏｕｎｔを用いて、ステップ５０８にて、不良多発領域２０５内のチップ位置（ｉ、ｊ）、不良モード（Ｆ．Ｂ．モード）ｍのＰｃｈｉｐ（ｉ、ｊ、ｍ）を算出する。Ｐｃｈｉｐ（ｉ、ｊ、ｍ）は、式（２）で求まる。
【００５５】
Ｐｃｈｉｐ（ｉ、ｊ、ｍ）＝Ｎ（ｉ、ｊ、ｍ）／Ｆｃｏｕｎｔ  ・・・式（２）
なお、図５においては、Ｐｃｈｉｐの添え字ｉ、ｊ、ｍは便宜上省略されている。
【００５６】
求めたＰｃｈｉｐ（ｉ、ｊ、ｍ）は、ウェハにおける半導体チップの位置毎で、Ｆ．Ｂ．モード毎の不良多発領域内における不良チップ率を表す。
【００５７】
ステップ５０９では、不良多発領域に属する（含まれる）チップを抽出する。これは不良多発フラグＦＦｌａｇ（ｉ、ｊ）＝１となっているウェハにおける半導体チップの位置（ｉ、ｊ）をリストアップすればよい。不良多発フラグＦＦｌａｇ（ｉ、ｊ）は、Ｆ．Ｂ．モードｍの種類には依存せずに、その位置（ｉ、ｊ）における不良率Ｐｏｖがしきい値３０３を超えていた場合、１がセットされるが、その位置（ｉ、ｊ）から、不良モードを求めることが可能であるため、Ｆ．Ｂ．モードｍ毎にリストアップすることも可能である。
【００５８】
リストアップ後、例えば目視で不良多発領域を判定してもよいし、不良チップ間の距離に関してしきい値を定め、この定めたしきい値内に収まっていれば、不良多発領域を構成する不良多発であると判定してもよい。
【００５９】
ステップ５１０では、不良多発領域外の領域におけるＦ．Ｂ．モード別の不良率Ｐｗａｆｅｒを算出する。
【００６０】
不良多発領域外における半導体チップ位置（ｉ、ｊ）を対象として、Ｆ．Ｂ．モードｍで発生している不良半導体チップ（ｉ、ｊ、ｍ）の数を足し合わせたものをＦｏｕｔ（ｍ）とする。ウェハに形成される全半導体チップの数をＴとすると、求める不良多発領域外でのＦ．Ｂ．モード別の不良率Ｐｗａｆｅｒ（ｍ）は、次式（３）の様になる。
【００６１】
Ｐｗａｆｅｒ（ｍ）＝Ｆｏｕｔ（ｍ）／（Ｔ−Ｆｃｏｕｎｔ）  ・・・式（３）
この不良率Ｐｗａｆｅｒ（ｍ）は、ウェハ毎に求める。また、Ｆ．Ｂ．モード毎に求める。ステップ５１１においては、ウェハ毎に求めたＰｗａｆｅｒ（ｍ）を用いて、ヒストグラムを作成する。すなわち、ある値の不良率Ｐｗａｆｅｒ（ｍ）を有するウェハの発生枚数が、発生毎に積算され、頻度が求められ、図４に示した様なヒストグラムが作成される。このヒストグラムは、Ｆ．Ｂ．モード毎に作成される。
【００６２】
ステップ５１２では、Ｆ．Ｂ．モード毎に設定したしきい値４０３と、ヒストグラムにおけるＰｗａｆｅｒ（ｍ）との大小が比較される。Ｐｗａｆｅｒ（ｍ）＞しきい値４０３ならば、そのウェハを領域外不良多発ウェハとして抽出し（ステップ５１３）、処理を終了する。Ｐｗａｆｅｒ（ｍ）≦しきい値ならばそのまま処理を終了する。ここで用いているしきい値４０３についても、予めその値を定めておき、設定情報４４（図１）に格納しておく。
【００６３】
上記したステップ５０１からステップ５０９までは、図１に示した不良多発領域抽出部４０により実施され、ステップ５１０からステップ５１３までは、図１に示した領域外不良多発ウェハ抽出部４２で実施される。上記したステップは、例えば、計算機によりプログラムを実行することにより、達成される。
【００６４】
＜解析結果の出力例＞
図６には、上記した不良多発領域抽出部４０と領域外不良多発ウェハ抽出部４２を用いて、不良解析を実施した結果の例が示されている。特に制限されないが、図１に示した入出力部４５には、表示装置が設けられており、この表示装置の画面に、図６の画像が表示される。
【００６５】
表示装置の画面には、大別すると３個の表示欄が設けられる。同図において、中央上部の領域にある表示欄には、上記した不良多発領域２０５におけるレイヤ別欠陥密度６０１が表示される。また、中央下部の領域にある表示欄には、不良多発領域外の領域におけるレイヤ別欠陥密度６０２が表示される。それぞれのレイヤ別欠陥密度６０１、６０２は、レイヤ別に、欠陥密度が明示され、レイヤ毎の欠陥密度が山積みされた棒グラフの形状で表される。図６において、右下部の領域における表示欄には、レイヤ毎の表示の仕方を示す凡例６０３が表示されている。
【００６６】
不良多発領域におけるレイヤ別欠陥密度（領域内レイヤ別欠陥密度）６０１を表す棒グラフにおいて、横軸６０４は、ロット＿ウェハの番号を示している。例えば、ロット番号と、そのロットにおけるウェハ番号によって、ロット＿ウェハ番号は構成される。ここには、不良多発領域２０５を抽出する際に、重ね合わせられた複数のウェハのロット＿ウェハ番号が並ぶ。一方、縦軸６０５は、不良多発領域における欠陥密度を表している。すなわち、横軸のロット＿ウェハ番号で特定されるウェハに対して、不良多発領域における各レイヤの欠陥密度が、山積みされた形で表示されている。
【００６７】
不良多発領域外の領域におけるレイヤ別欠陥密度（領域外レイヤ別欠陥密度）６０２についても、同様に、横軸６０６は、ロット＿ウェハの番号を示している。一方、縦軸６０７は、不良多発領域２０５外の領域における欠陥密度を表している。すなわち、横軸のロット＿ウェハ番号で特定されるウェハに対して、不良多発領域外の領域における各レイヤの欠陥密度が、山積みされた形で表示されている。
【００６８】
この実施の形態においては、各レイヤ（層）の欠陥密度を、山積みする際、半導体ウェハにおけるレイヤ（層）と、山積みする欠陥密度のレイヤとが同じ順番になる様にされている。すなわち、山積みされた欠陥密度のレイヤの順番は、ウェハにおいて、下から上に向かうレイヤ（層）順と同じにしている。また、この実施の形態においては、領域内レイヤ別欠陥密度６０１におけるロッド＿ウェハ番号と、領域外レイヤ別欠陥密度６０２におけるロッド＿ウェハ番号とは、同じ順番で並ぶ様にされている。この様にすることにより、同じロット＿ウェハ番号のウェハに関して、領域内の欠陥密度と領域外の欠陥密度との間の比較・参照が容易になる。また、ウェハに形成されたレイヤと山積みされた欠陥密度との間の関係の把握も容易となる。
【００６９】
ここで述べているレイヤ別の欠陥密度は、図１に示したレイヤ別異物不良率計算部４１の計算により求めることができる。この計算により求めたレイヤ別の欠陥密度を、不良多発領域抽出部４０（図１）で抽出した不良多発領域２０５と、この不良多発領域２０５を除く領域（不良多発領域の外の領域）とで分け、さらに、図６の様にして表示するロッド＿ウェハ番号毎に求める。これにより、欠陥多発領域内とその外の領域のそれぞれに対して、レイヤ別の欠陥密度を、ロッド＿ウェハ番号毎に求めることができる。
【００７０】
＜適用例＞
図８は、半導体製造ラインにおける欠陥発生状況を監視する場合の処理を示すブロック図である。同図において、８０１は、半導体ウェハを処理するウェハ処理工程、８０２は、ウェハ処理工程８０１の処理が終わった後、半導体ウェハに対してプローブ試験を行うプローブ試験工程８０２である。図８において、８０３は、プローブ試験工程８０２を経て、供給された半導体ウェハを選別し、半導体デバイスを組み立てる選別・組立工程である。
【００７１】
ウェハ処理工程８０１においては、図１の半導体製造装置１２に含まれている各種の製造装置により半導体ウェハに対して種々の処理が行われる。例えば、図１で述べた様に、ＣＶＤ装置による成膜処理、エッチング装置によるエッチング処理等が、半導体ウェハに対して行われ、半導体ウェハに複数の半導体チップが形成される。このウェハ処理工程８０１において、半導体チップには、レイアウト情報に従って、メモリ部分を含む回路が形成される。
【００７２】
プローブ試験工程８０２においては、ウェハに形成された回路の試験が実施され、試験の結果は、製造来歴データベース３１に格納される。ウェハに形成されている複数の半導体チップにおけるメモリ部分に対しても試験が実施される。この試験において、各メモリ部分におけるメモリ素子の動作の良否が試験され、試験の結果であるＦ．Ｂ．データは、フェイルビット解析結果２４として、製造来歴データベース３１に格納される。この場合、ウェハ全数における全メモリ部分のＦ．Ｂ．データが、製造来歴データベース３１に格納できれば好適であるが、一部のウェハを抜き取り、その結果を格納する様にしてもよい。格納されたＦ．Ｂ．データであるフェイルビット解析結果２４は、不良多発領域抽出部４０と領域外不良多発ウェハ抽出部４２に供給され、図５で説明した処理が行われる。
【００７３】
図５の処理が行われることにより、図６で説明した様な表示画面、あるいは後で説明する図７の表示画面がユーザに提供される。これらの表示画面を、ユーザが確認することにより、半導体製造ラインの監視８０４が行われる。例えば、図６に示した表示内容を確認することにより、ロット＿ウェハ順に領域内および／あるいは領域外におけるレイヤ別欠陥密度の推移を監視することが出来る。確認において、領域内あるいは領域外のレイヤ別欠陥密度の山積み高さが、突発的に高くなったとき、それが徐々に高くなっているとき、あるいは一定の間隔をおいて山積み高さが高いときには、異常が半導体製造ライン１０（図１）に発生していると推定することができる。
【００７４】
図６等で表示されている内容から、上記例示した様な状態変化が確認できないときには、半導体製造ライン１０には異常が発生していないと推定し、日々、製造来歴データベース３１に格納されるＦ．Ｂ．データを基にして表示される表示画面（図６等）で、製造ラインの監視を継続する（図８においては、“問題なし”と表示）。
【００７５】
上記した例示の様な状態変化が確認できたならば、問題ありと推定して、対策８０５を行う。対策８０５においては、例えば、レイヤ（層）別に、欠陥密度の値および／あるいは変化を注視する。これにより、例えば、複数のレイヤの内、特定のレイヤにおいて、突発的に、欠陥密度が大きくなっていたり、徐々に大きくなっていたり、あるいは一定の間隔をおいて大きな値を示していることがあれば、当該レイヤが原因で欠陥密度が変化していることがわかり、その対策を行う。
【００７６】
また、監視８０４の工程において、図６と後で説明する図７を用いて、欠陥密度の変化が最も特徴的なウェハを見つけ出し（抽出し）、見つけ出したウェハを、欠陥の状況を物理解析するためのウェハとして用いる様にする。この様にすると、物理解析の対象とするウェハの選択および／あるいは物理解析対象ウェハにおける解析箇所を特定する為の時間と工数を大幅に低減することが可能となり、対策８０５の工程の迅速化と効率化を図ることが可能となる。対策８０５の工程においては、物理解析の結果等を用いて、該当するレイヤを中心に、半導体製造装置、ホトマスク、製造に用いる使用薬剤などの来歴を調べ、不良原因を探索する。
【００７７】
なお、図８において、８０６は不良解析部である。図１にも不良解析部３０が示されているが、図１に示した不良解析部３０から不良原因調査部４３およびレイヤ別異物不良率計算部４１が省略されているため、異なる番号８０６が、不良解析部に割り当ててある。
【００７８】
実施の形態によれば、半導体ウェハにおける不良は、特定の領域に集中している領域性の不良と、ランダム性の不良に分けられる。特に、領域性の不良は、複数の半導体ウェハを仮想的に重ね合わせ、複数の半導体ウェハにおいて多くの頻度で不良が発生している位置（半導体チップ）として抽出される。また、ランダム性の不良は、領域性の不良を除いて、半導体ウェハ単位で抽出される。この場合、特にランダム性の不良が多い半導体ウェハが領域外不良多発ウェハとして抽出される。この様に、領域性の不良とランダム性の不良とを分離し、把握することにより、それぞれに適した対策を検討・採用することが可能となる。
【００７９】
また、例えば、領域性の不良を、新規開発の早期段階で解消することにより、製造初期段階から迅速に製造歩留まりの向上を図ることも可能となる。例えば、領域性の不良は、製造装置（製造条件）に依存することが考えられるため、製造初期段階から製造装置への不良対策を実施することが望ましい。ランダム性の不良に関しては、領域性の不良を除いて、その不良の原因を解析することが可能となるため、原因に対する対策の容易化を図ることも可能となる。
【００８０】
領域性の不良は、その発生が例えば、同心円状に多く発生すると言う様な予測に基づいて、抽出することも考えられる。しかしながら、予測あるいは予期しない状態に陥ることもある。これに対して、実施の形態においては、複数の半導体ウェハを重ね合わせ、複数の半導体ウェハの同じ位置で、故障が発生する頻度に基いて、領域性の不良を推定する様にしている。言い換えるならば、複数の半導体ウェハを用い、統計的に領域性の不良を抽出することが可能であり、領域性の不良の抽出を高精度化することが可能であり、解析精度の向上を図ることが可能である。
【００８１】
また、実施の形態においては、不良は、フェイルビットに基づいて検出される。フェイルビットの分布は様々であり、事前に予測しきれるものではない。しかしながら、フェイルビットの分布がどのようなものでも、ランダム不良と領域性不良を切り分けることが可能である。
【００８２】
さらに、領域性の不良とランダム性の不良に分離して、工程別不良率を推定している。これにより、推定結果の精度を向上させることが可能となる。実施の形態においては、領域性の不良を不良多発領域として抽出した後、不良多発領域外において不良チップ数が多いウェハを抽出し、抽出した不良多発領域や領域外不良多発ウェハのそれぞれで工程別欠陥密度や歩留りを推定し比較することを可能としている。
【００８３】
半導体製品のプロセス立ち上げの初期はランダム欠陥だけでなく、領域性がある欠陥に関して、対策を行なわなければ歩留り向上は望めない。実施の形態においては、領域性不良の分布とそこで発生している不具合を把握することが可能であるので、迅速な歩留まり向上が可能となる。
【００８４】
設計情報であるレイアウト情報とフェイルビットテスト結果を用いて、半導体ウェハにチップを形成する工程、所謂前工程における不良発生状況を推測することが可能であり、第三者に対して生産を委託する際の前工程の管理等の面でも有用である。
【００８５】
（実施の形態２）
実施の形態１で説明した表示画面（図６）に加え、図７に示す様な表示画面が追加される。もちろん、図６に示した表示画面の表示を止め、図７に示す表示画面だけが提供される様にしてもよい。以下で述べるが、図７に示す表示画面を提供することにより、個々の半導体ウェハの不良原因をより詳しく追及することが可能となる。
【００８６】
図７には、図６と同様に、図１に示した入出力部４５に設けられた表示装置により表示される表示画面の例が示されている。図７に示した表示画面には、大別すると５つの表示欄が設けられている。すなわち、図７において、左上部の領域には、不良多発領域マップ７０１を表示する表示欄が設けられ、左下部の領域には、レイヤ別欠陥密度の山積み棒グラフ７１７を表示する表示欄が設けられている。また、図７において、右上部の領域にはロット＿ウェハ番号７１６を表示する表示欄が設けられ、右中部の領域には、領域内Ｆ．Ｂ．モード別マップ７０２を表示する表示欄が設けられ、右下部の領域には、領域外Ｆ．Ｂ．モード別マップ７０３を表示する表示欄が設けられている。
【００８７】
左上部の領域に表示されるところの不良多発領域マップ７０１は、図５のステップ５０９にて、ＦＦｌａｇ＝１として抽出した半導体チップを、ウェハの形状を示す円画像の上にマッピングしたものである。この実施の形態においては、破線で不良多発領域が囲まれて、示されている。右上部の領域に表示されるロット＿ウェハ番号７１６は、対象の半導体ウェハが属しているロットとそのロットにおけるウェハを特定するための番号である。
【００８８】
ロット＿ウェハ番号７１６を表示する表示欄の下側の表示欄に表示される不良多発領域内Ｆ．Ｂ．モード別マップ７０２には、Ｆ．Ｂ．モード別に、ウェハにおける不良半導体チップの位置がマップされ、表示される。実施の形態では、Ｆ．Ｂ．モードは、３種類であったので、３個のマップが、領域内Ｆ．Ｂ．モード別マップ７０２に表示されている。すなわち、不良多発領域において、Ｓ．Ｂ．モードで不良となっている半導体チップのウェハにおける位置が、ウェハ形状（円形）の上にマップされ、Ｓ．Ｂ．マップ７０５として表示されている。同様に、不良多発領域内で、Ｗ．Ｌ．モードで不良となっている半導体チップの位置が、Ｗ．Ｌ．マップ７０６として表示され、Ｂ．Ｌ．モードで不良となっている半導体チップの位置が、Ｂ．Ｌ．マップ７０７として表示されている。また、これらのマップには、不良多発領域を囲む様に破線が表示されている。
【００８９】
領域内Ｆ．Ｂ．モード別マップ７０２を表示する領域の下側（右下部）の表示欄に表示される不良多発領域外Ｆ．Ｂ．モード別マップ７０３には、不良多発領域外の領域におけるＦ．Ｂ．モード別の不良半導体チップの分布がそれぞれＳ．Ｂ．マップ７０８、Ｗ．Ｌ．マップ７０９、Ｂ．Ｌ．マップ７１０として表示される。ここで、Ｓ．Ｂ．マップ７０８には、不良多発領域外の領域において、Ｓ．Ｂ．モードで不良となっている半導体チップの位置が、ウェハ形状の上にマップされている。同様に、Ｗ．Ｌ．マップ７０９には、不良多発領域外の領域において、Ｗ．Ｌ．モードで不良となっている半導体チップの位置がマップされ、Ｂ．Ｌ．マップ７１０には、Ｂ．Ｌ．モードで不良となっている半導体チップの位置がマップされている。これらのＳ．Ｂ．マップ７０８、Ｗ．Ｌ．マップ７０９およびＢ．Ｌ．マップ７１０のそれぞれにも、特に制限されないが、不良多発領域が破線で囲んで示してある。
【００９０】
また、領域外Ｆ．Ｂ．モード別マップ７０３には、このマップ７０３で表示されているウェハが、図５の処理５１３において、領域外不良が多発していると判定されたウェハに該当している場合、その旨を示す領域多発フラグ７０４を表示する表示欄が設けられている。
【００９１】
領域内Ｆ．Ｂ．モード別マップ７０２により表示される半導体ウェハと、領域外Ｆ．Ｂ．モード別マップ７０３により表示される半導体ウェハは、同じウェハであり、その特定が、ロット＿ウェハ番号７１６に表示される番号によって特定される。同じ半導体ウェハについて、不良多発領域内のＦ．Ｂ．モード別のマップと、不良多発領域外の領域におけるＦ．Ｂ．モード別のマップとが表示されるため、各モード別マップ（７０５−７０７）と各モード別マップ（７０８−７１０）とは、同じ並べ方をすることが、見やすさの観点で望ましい。一例としては、図７の様に、上下に配置し、順番を同じにする。
【００９２】
図７の左下部の表示欄に表示されるレイヤ別欠陥密度の山積み棒グラフ７１７は、その横軸７１１が、不良多発領域内（領域内）、不良多発領域外の領域（領域外）、領域内―領域外の３つに区分けされている。また、縦軸７１２は、欠陥密度を示している。横軸７１１において区分けされた不良多発領域内の部分には、不良多発領域内におけるレイヤ（層）について、そのレイヤ毎の欠陥密度が山積みされ、山積み棒グラフ７１３が形成されている。同様に、区分けされた不良多発領域外の領域の部分では、不良多発領域外の領域におけるレイヤの欠陥密度が山積み棒グラフ７１４によって示されている。横軸７１１において区分けされた領域内―領域外の部分では、不良多発領域におけるレイヤ毎の欠陥密度と不良多発領域外の領域におけるレイヤ毎の欠陥密度との差分が、山積み棒グラフ７１５によって示されている。領域内と領域外の欠陥密度の差分に関しては、レイヤをａ、そのレイヤａにおける領域内の欠陥密度をＤａ＿ｏｕｔ、同じくレイヤａにおける領域外の欠陥密度をＤａ＿ｉｎとした場合、そのレイヤａに関する領域内と領域外の差分（欠陥密度差）をＤａ＿ｄとすると、次式（４）、（５）を用いて算出する。
【００９３】
Ｄａ＿ｏｕｔ≧Ｄａ＿ｉｎのとき、Ｄａ＿ｄ＝０  ・・・式（４）
Ｄａ＿ｏｕｔ＜Ｄａ＿ｉｎのとき、Ｄａ＿ｄ＝Ｄａ＿ｉｎ−Ｄａ＿ｏｕｔ  ・・・式（５）
図７に示したレイヤ別欠陥密度の表示７１７は、各区分の欠陥密度を山積みした高さを１に規格化して、レイヤ別欠陥密度の構成比の形にして表示しても良い。
【００９４】
また、図６および図７において示した山積み棒グラフにおいては、レイヤが異なることを、斜線等を用いて示している。
【００９５】
図６の表示画面では、複数のウェハを比較して、考察ができる。これに対して、図７では、１個のウェハについて、不良半導体チップの出現パターンを確認することができる。例えば、図６を用いて、解析用のウェハを選択し、選択した解析用のウェハに対して、図７に示す様な表示を行う様にする。これにより、さらに詳しく不良原因の追究が可能となる。
【００９６】
（実施の形態３）
不良原因の解析や監視だけでなく、欠陥（不良）の対策を実施した後で、その効果の確認を実施することも可能である。
【００９７】
図９は、半導体製造ライン１０（図１）における欠陥対策の効果を確認する処理を示したブロック図である。図８に示した実施の形態と図９に示す実施の形態とは類似している。そのため、図８との相違点を主に説明する。
【００９８】
図８で説明した様に、ウェハ処理工程８０１の処理が終わったあと、半導体ウェハはプローブ試験工程８０２を経て、選別・組立工程８０３に送られる。プローブ試験工程において、メモリ素子部分の動作の良否が試験され、その結果がＦ．Ｂ．データとして製造来歴データベース３１に格納される。格納されたＦ．Ｂ．データは不良多発領域抽出部４０、領域外不良多発ウェハ抽出部４２にて、図５で示した処理に従い処理され、図６、図７の様な表示画面によってユーザに提供される。
【００９９】
図７においては、ウェハ毎に不良多発領域内外の不良発生チップがＦ．Ｂ．モード毎に可視化されている。また領域内外のレイヤ別欠陥密度も可視化されている。図８における監視８０４において、異常（状態変化）が検知された場合、その異常を発生しているウェハに関して図７に基づき不良発生状況を記録する。
【０１００】
記録された不良発生状況に応じた対策８０５を、ウェハ処理工程８０１に対して行う。対策８０５を行った後、ウェハ処理工程８０１で処理されたウェハに対して、プローブ試験８０２を行い、再度、Ｆ．Ｂ．データを取得し、図７に基づく不良発生状況を確認する。この様に対策８０５を行った前と後において、レイヤ別欠陥密度の低減が図られているか、不良多発領域の形状は変化したか、といったことが、効果確認９０１の工程において行われる。効果確認９０１の工程において、レイヤ別欠陥密度が低減していたり、不良多発領域が縮小していれば対策が功を奏したことが確認できる。これに対して、レイヤ別欠陥密度が低減せず、不良多発領域も縮小していないならば、対策は功を奏していないので別途他の対策を立案・実施することが必要で有ることが判明する。
【０１０１】
すなわち、プロセスの変更、加工条件の変更などの対策を実施した後の効果を確認することができる。例えば、効果確認９０１の工程で対策前後のレイヤ別不良率を比較し、対策の狙いとしているレイヤの不良率が減少していればその対策の効果があったと判断できる。もし、不良率に変化がないとしたら、実行された対策に効果がないと判断でき、別の対策に移る。別の対策としては、プロセスの更なる変更、加工条件の更なる変更がある。すなわち、製造に際して用いられる製造工程での条件が変更される。言い換えるならば、製造工程に用いられる製造条件を変更するところの半導体集積回路装置の製造方法とも把握することができる。
【０１０２】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【０１０３】
例えば、図６に示した領域内レイヤ別欠陥密度６０１及び領域外レイヤ別欠陥密度６０２をそれぞれ、領域内レイヤ別不良率６０１及び領域外レイヤ別不良率６０２として表わ
しても良い。この場合、縦軸の欠陥密度６０５、６０７をそれぞれ不良率６０５、６０７
とした表示画面（表示グラフ）とする。不良率は、上記の欠陥密度から求めたものとする。又、同様に、図７の左下部の表示欄に表示されるレイヤ別欠陥密度の山積み棒グラフ７１７もレイヤ別不良率の山積み棒グラフ７１７としても良い、この場合縦軸７１２は不良率を表す。
【符号の説明】
【０１０４】
２４  フェイルビット解析結果
３１  製造来歴データベース
４０  不良多発領域抽出部
４２  領域外不良多発ウェハ抽出部
４４  設定情報
４５  入出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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