(57)【要約】      （修正有）【課題】自動レイアウト・ツール等により生成された配線パターンの間隔を広くする。【解決手段】配線パターンの分割工程Ｓ４における第１配線パターンから分割された直線部と第１配線パターンに所定の間隔以下で対向する第２配線パターンから分割された直線部とを、異なるレイヤーに配置工程Ｓ１０において前記所定の間隔以下で対向しないように異なる層に配置して、パターン合成工程Ｓ１４において配線、パターンを合成して、マスクデータの出力工程Ｓ１６においてマスクデータを出力する。【選択図】図２
2014086439.tif 000002
【特許請求の範囲】
【請求項１】
第１レイヤーにおいて対向する第１配線パターンと第２配線パターンを、ビアパターンに対応する複数のビア部と複数の直線部とに分割する第１工程と、
前記各ビア部を、当該各ビア部が位置する第１ビア部領域に対応する第２レイヤー内の第２ビア部領域または前記第１ビア部領域に対応する第３レイヤー内の第３ビア部領域に配置する第２工程と、
前記各直線部を、当該各直線部が位置する第１直線部領域に対応する前記第２レイヤー内の第２直線部領域または前記第１直線部領域に対応する前記第３レイヤー内の第３直線部領域に配置する第３工程と、
前記複数のビア部と前記複数の直線部のうち前記第２レイヤーに配置された部分を合成して第３配線パターンを形成するとともに、前記複数のビア部と前記複数の直線部のうち前記第３レイヤーに配置された部分を合成して第４配線パターンを形成する第４工程と、
前記第１レイヤーの代わりに、前記第３配線パターンを有する前記第２レイヤーと前記第４配線パターンを有する前記第３レイヤーとを有するマスクパターンを生成する第５工程を有し、
前記第３工程では、前記各直線部を、前記第１配線パターンから分割された前記各直線部と前記第２配線パターンから分割された前記各直線部が前記所定の間隔以下で対向しないように、前記第２直線部領域または前記第３直線部領域に配置する
マスクパターンの製造方法。
【請求項２】
請求項１に記載のマスクパターンの製造方法において、
前記第２工程では、前記複数のビア部のうち複数のビア部が前記第１レイヤーの上側のビアパターンに対応する上層ビア部である場合には、前記各上層ビア部を前記第２レイヤー内の前記第２ビア部領域および前記第３レイヤー内の前記第３ビア部領域のいずれか一方に配置し、前記複数のビア部のうち複数のビア部が前記第１レイヤーの下側のビアパターンに対応する下層ビア部である場合には、前記各下層ビア部を前記第２ビア部領域および前記第３ビア部領域のいずれか一方に配置することを
特徴とするマスクパターンの製造方法。
【請求項３】
請求項１又は２に記載のマスクパターンの製造方法において、
前記第１配線パターンおよび前記第２配線パターンのいずれか一方または双方が、分岐または屈折する特異部を有し、
前記第１工程では、前記第１配線パターンと前記第２配線パターンを、前記複数のビア部と前記特異部と前記複数の直線部とに分割し、
前記第２工程ではさらに、前記特異部を、前記特異部が位置する第１特異部領域に対応する前記第２レイヤー内の第２特異部領域または前記第１特異部領域に対応する前記第３レイヤー内の第３特異部領域に配置し、
第４工程では、前記特異部が前記第２レイヤーに配置された場合には、前記複数のビア部と前記特異部と前記複数の直線部のうち前記第２レイヤーに配置された部分を合成して前記第３配線パターンを形成し、前記特異部が前記第３レイヤーに配置された場合には、前記複数のビア部と前記特異部と前記複数の直線部のうち前記第３レイヤーに配置された部分を合成して前記第４配線パターンを形成することを
特徴とするマスクパターンの製造方法。
【請求項４】
請求項１乃至３のいずれか１項に記載のマスクパターンの製造方法において、
前記複数のビア部および前記複数の直線部のうち前記第１レイヤーで接していた第１部分と第２部分を、前記第２工程で異なるレイヤーに配置した場合、
前記第４工程では、配置された前記第１部分に接しさらに前記第２部分に対応する領域の端部に重なる接続部と前記第１部分とを合成することを
特徴とするマスクパターンの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクパターンの製造方法に関する。
【背景技術】
【０００２】
集積回路は、半導体基板に形成されたトランジスタとトランジスタに接続された配線とを有する装置である。集積回路のトランジスタおよび配線は、レジスト膜に転写されたマスクパターンにより形成される。マスクパターンは、配置配線（Place and Route）ツール等の自動レイアウト・ツールにより設計される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平３−３４５４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
自動レイアウト・ツールによりマスクパターンを設計すると、トランジスタの集積度に反比例して配線パターンの間隔が狭くなる。配線パターンの間隔が狭くなると集積回路に形成される配線の間隔も狭くなり、配線容量が増加する。すると配線を伝搬する信号の速度が遅くなり、集積回路の動作速度が遅くなる。
【課題を解決するための手段】
【０００５】
上記の問題を解決するために、本方法の一観点によれば、第１レイヤーにおいて所定の間隔以下で対向する第１配線パターンと第２配線パターンをビアパターンに対応する複数のビア部と複数の直線部とに分割する第１工程と、前記各ビア部を当該各ビア部が位置する第１ビア部領域に対応する第２レイヤー内の第２ビア部領域または前記第１ビア部領域に対応する第３レイヤー内の第３ビア部領域に配置する第２工程と、前記各直線部を当該各直線部が位置する第１直線部領域に対応する前記第２レイヤー内の第２直線部領域または前記第１直線部領域に対応する前記第３レイヤー内の第３直線部領域に配置する第３工程と、前記複数のビア部と前記複数の直線部のうち前記第２レイヤーに配置された部分を合成して第３配線パターンを形成するとともに前記複数のビア部と前記複数の直線部のうち前記第３レイヤーに配置された部分を合成して第４配線パターンを形成する第４工程と、前記第１レイヤーを前記第３配線パターンを有する前記第２レイヤーと前記第４配線パターンを有する前記第３レイヤーとに置き換える第５工程を有し、前記第３工程では前記各直線部を前記第１配線パターンから分割された前記各直線部と前記第２配線パターンから分割された前記各直線部が前記所定の間隔以下で対向しないように前記第２直線部領域または前記第３直線部領域に配置するマスクパターンの製造方法が提供される。
【発明の効果】
【０００６】
開示の方法によれば、自動レイアウト・ツール等により生成された配線パターンの間隔を広くすることができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施の形態１のパターン変換方法を実行するパターン変換装置の構成図である。
【図２】図２は、実施の形態１のパターン変換方法のフローチャートである。
【図３】図３は、実施の形態１の方法を説明する工程図である。
【図４】図４は、実施の形態１の方法を説明する工程図である。
【図５】図５は、実施の形態１の方法を説明する工程図である。
【図６】図６は、実施の形態１の方法を説明する工程図である。
【図７】図７は、実施の形態１の方法を説明する工程図である。
【図８】図８は、第１レイヤーにおける第１配線パターンおよび第２配線パターンそれぞれの領域を説明する図である。
【図９】図９は、出力されたマスクデータを用いて形成される配線構造の平面図である。
【図１０】図１０は、図９のX-X線に沿った断面図である。
【図１１】図１１は、接続部配置工程が実行されない例を説明する平面図である。
【図１２】図１２は、接続部配置工程が実行されない例を説明する平面図である。
【図１３】複数の上層ビア部がそれぞれ異なるレイヤーに配置されたマスクパターンの問題を説明する図である。
【図１４】複数の上層ビア部がそれぞれ異なるレイヤーに配置されたマスクパターンの問題を説明する図である。
【図１５】図１５は、実施の形態２の分割工程を説明する図である。
【図１６】図１６は、実施の形態２の分割工程を説明する図である。
【図１７】図１７は、実施の形態３のパターン変換方法のフローチャートである。
【図１８】図１８は、実施の形態３のパターン変換方法のフローチャートである。
【図１９】図１９は、実施の形態３のパターン変換方法のフローチャートである。
【図２０】図２０は、実施の形態３のパターン変換方法のフローチャートである。
【図２１】図２１は、マスクデータの構造を説明する図である。
【図２２】図２２は、マスクデータの構造を説明する図である。
【図２３】図２３は、レイアウトデータの構造を説明する図である。
【図２４】図２４は、変換データの構造を説明する図である。
【図２５】図２５は、第２レイヤーおよび第３レイヤーの推移を示す図である。
【図２６】図２６は、第２レイヤーおよび第３レイヤーの推移を示す図である。
【図２７】図２７は、第２レイヤーおよび第３レイヤーの推移を示す図である。
【図２８】図２８は、振り分けデータ部の推移を示す図である。
【図２９】図２９は、振り分けデータ部の推移を示す図である。
【図３０】図３０は、振り分けデータ部の推移を示す図である。
【図３１】図３１は、合成工程を説明する図である。
【図３２】図３２は、実施の形態４の集積回路の製造法を説明する工程断面図である。
【図３３】図３３は、実施の形態４の集積回路の製造法を説明する工程断面図である。
【図３４】図３４は、実施の形態４の集積回路の製造法を説明する工程断面図である。
【図３５】図３５は、実施の形態５の集積回路の製造法を説明する工程断面図である。
【図３６】図３６は、実施の形態５の集積回路の製造法を説明する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。
【０００９】
（実施の形態１）
（１）パターン変換装置
図１は、実施の形態１のパターン変換方法（マスクパターンの製造方法）を実行するパターン変換装置２の構成図である。パターン変換装置２は、例えばコンピュータである。実施の形態１のパターン変換方法は、あるマスクパターンから別のマスクパターンを製造するマスクパターンの製造方法である（実施の形態２〜３についても、同様）。
【００１０】
パターン変換装置２は、例えばＣＰＵ（Central Processing Unit）４と、ＲＯＭ６と、ＲＡＭ（Random Access Memory）８と、ハードディスクを有するＨＤＤ（Hard Disk Drive）１０とを有する。さらにパターン変換装置２は、バス１２と、入力装置１４と、出力装置１６とを有する。
【００１１】
入力装置１４は、外部からデータを取り込む装置である。出力装置１６は、外部にデータを出力する装置である。
【００１２】
ＣＰＵ４はＨＤＤ１０を制御するとともに、ＨＤＤ１０に記録されたプログラムをＲＡＭ８にロードし、ロードされたプログラムを実行する。ＨＤＤ１０は、コンピュータにより読取可能な記録媒体である。
【００１３】
ＲＯＭ６には、ＣＰＵ４が実行する基本的なプログラム等が記録されている。ＲＡＭ８には、プログラム以外にも、ＣＰＵ４がプログラムを実行する際の途中データが一時的に記録される。
【００１４】
ＨＤＤ１０には、実施の形態１のパターン変換方法をＣＰＵ４に実行させるパターン変換プログラム（ＣＰＵ４が実行可能なプログラム）１８が記録されている。コンピュータ２は、ＣＰＵ４がパターン変換プログラム１８を実行することでパターン変換装置になる。
【００１５】
ＨＤＤ１０にはさらに、入力されたマスクデータ２０と、パターン変換方法の実行過程で生成されるレイアウトデータ２２と、同じくパターン変換方法の実行過程で生成される変換データ２４とが一時的に記録される。マスクデータは、マスクパターンに対応するデータである。
【００１６】
レイアウトデータ２２の構造および推移については、実施の形態３で説明する。変換データ２４の構造および推移についても、同様である。
【００１７】
（２）パターン変換方法
図２は、実施の形態１のパターン変換方法のフローチャートである。図３〜７は、実施の形態１の方法を説明する工程図である。
【００１８】
（ｉ）マスクパターン入力工程（Ｓ２）
まず集積回路のマスクパターン（フォトマスクを形成する複数の図形）が、入力装置１４を介してパターン変換装置２に入力される。入力されるマスクパターンは、例えば自動レイアウト・ツールにより生成されたものである。
【００１９】
入力されるマスクパターンの配線層（以下、第１レイヤーと呼ぶ）には、図３（ａ）に示すように、所定の間隔Ｗ以下で対向する第１配線パターン２６ａと第２配線パターン２６ｂが配置されている。図３（ａ）の左上部には、マスクパターンのレイヤー名が示されている。図３（ｂ）〜図７（ｂ）等についても同様である。
【００２０】
図３（ａ）には、上記マスクパターンのビア層が有するビアパターン２８も示されている。各ビアパターン２８が示された位置は、各ビアパターン２８のビア層内における位置に対応している。各ビアパターン２８により形成されるビアは、第１配線パターン２６ａおよび第２配線パターン２６ｂにより形成される配線に接続される。図３（ｂ）〜図８等についても、同様である。
【００２１】
マスクパターン変換装置２は入力されたマスクパターン（マスクデータ２０）を、図１に示すようにＨＤＤ１０に記録する。マスクデータ２０のフォーマットは例えば、GDS II（Graphic Design System II）またはOASIS(Open Artwork System Interchange Standard)である。
【００２２】
ＣＰＵ２は入力されたマスクデータ２０に基づいてレイアウトデータ２２を生成し、ＨＤＤ１０に記録する。
【００２３】
（ii）分割工程（Ｓ４）
ＣＰＵ４は図３（ｂ）に示すように、第１レイヤーにおいて所定の間隔Ｗ以下で対向する第１配線パターン２６ａと第２配線パターン２６ｂを、ビアパターン２８に対応する複数のビア部３０と複数の直線部３２とに分割する。上記所定の間隔は例えば、デザインルールで定められた最小間隔の１．９倍である。
【００２４】
ビア部３０の長さは、所定の長さ以下が好ましい。所定の長さとしては、例えば第１配線パターン２６ａ（または、第２配線パターン２６ｂ）の幅の１〜１０倍が好ましい。なおビア部３０の長さとは、第１配線パターン２６ａ（または、第２配線パターン２６ｂ）の長手方向の長さである。
【００２５】
図８は、第１レイヤーにおける第１配線パターン２６ａおよび第２配線パターン２６ｂそれぞれの領域を説明する図である。図８に示すように、第１配線パターン２６ａおよび第２配線パターン２６ｂはそれぞれ、各ビア部３０がそれぞれ位置する複数の第１ビア部領域３４ａと、各直線部３２がそれぞれ位置する複数の第１直線部領域３６ａとを有する。
【００２６】
（iii）ビア部配置工程（Ｓ６）
ＣＰＵ４は各ビア部３０を図４に示すように、第２レイヤー内の第２ビア部領域３４ｂ（図４（ａ）参照）または第３レイヤー内の第３ビア部領域３４ｃ（図４（ｂ）参照）に配置する。
【００２７】
第２ビア部領域３４ｂは、第１レイヤーにおいて各ビア部３０それぞれが位置する第１ビア部領域３４ａ（図８参照）に対応する第２レイヤー内の領域である。第３ビア部領域３４ｃは、第１レイヤーにおいて各ビア部３０それぞれが位置する第１ビア部領域３４ａ（図８参照）に対応する第２レイヤー内の領域である。
【００２８】
この時ＣＰＵ４は、第１レイヤーの下側のビアパターン（以下、下層ビアパターンと呼ぶ）に対応するビア部（以下、下層ビア部と呼ぶ）が複数存在する場合には、各下層ビア部をすべて第２ビア部領域３４ｂおよび第３ビア部領域３４ｃのいずれか一方に配置する。なお「下側」とは、基板側のことである。
【００２９】
同様にＣＰＵ４は、第１レイヤーの上側のビアパターン（以下、上層ビアパターンと呼ぶ）に対応するビア部（以下、上層ビア部と呼ぶ）が複数存在する場合には、各上層ビア部をすべて第２ビア部領域３４ｂおよび第３ビア部領域３４ｃのいずれか一方に配置する。なお「上側」とは、第１レイヤーを挟んで基板の反対側のことである。
【００３０】
図４に示す例では、ビア部３０は全て第３レイヤー内の第３ビア部領域３４ｃに配置されている。
【００３１】
（iv）直線部配置工程（Ｓ８）
ＣＰＵ４は各直線部３２（図３（ｂ）参照）を、第２レイヤー内の第２直線部領域３６ｂ（図５（ａ）参照）または第３レイヤー内の第３直線部領域３６ｃ（図５（ｂ）参照）に配置する。
【００３２】
第２直線部領域３６ｂは、第１レイヤーにおいて各直線部３２それぞれが位置する第１直線部領域３６ａ（図８参照）に対応する第２レイヤー内の領域である。第３直線部領域３６ｃは、第１レイヤーにおいて各直線部３２それぞれが位置する第１直線部領域３６ａ（図８参照）に対応する第３レイヤー内の領域である。
【００３３】
この時ＣＰＵ４は図５に示すように、各直線部３２を、第１配線パターン２６ａから分割された各直線部３３と第２配線パターン２６ｂから分割された各直線部３５が所定の間隔Ｗ以下で対向しないように、第２直線部領域３６ｂまたは第３直線部領域３６ｃに配置する。
【００３４】
図５に示す例では、第１配線パターン２６ａから分割された直線部３３は、第２レイヤー内の第２直線部領域３６ｂに配置される。第２配線パターン２６ｂから分割された直線部３５は、第３レイヤー内の第３直線部領域３６ｃに配置される。したがって、第１配線パターン２６ａから分割された直線部と第２配線パターン２６ｂから分割された直線部は（所定の間隔Ｗ以下で）対向しない。
【００３５】
（v）判断工程（Ｓ１０）
ＣＰＵ４は、複数のビア部３０および複数の直線部３２のうち第１レイヤーで接していた第１部分（例えば、直線部）と第２部分（例えば、ビア部）を、直線部配置工程（Ｓ８）で異なるレイヤーに配置したか否を判断する（Ｓ１０）。
【００３６】
ＣＰＵ４は図５に示すように、異なるレイヤーに配置された第１部分３８ａと第２部分３８ｂが存在すると判断すると、接続部配置工程（Ｓ１２）を実行する。
【００３７】
ＣＰＵ４は、異なるレイヤーに配置された第１部分と第２部分は存在しないと判断すると、合成工程（Ｓ１４）を実行する。
【００３８】
（vi）接続部配置工程（Ｓ１２）
ＣＰＵ４は図６に示すように、第２レイヤーまたは第３レイヤーに配置された第１部分３８ａに接しさらに第２部分３８ｂに対応する領域４０の端部に重なる接続部４２を、第１部分３８ａが配置されたレイヤーに配置する。
【００３９】
図６に示す例ではＣＰＵ４は、第１部分３８ａ（直線部）を第２レイヤーに配置する。一方ＣＰＵ４は、第２部分３８ｂ（ビア部）を第３レイヤーに配置する。ＣＰＵ４は、第２レイヤーに配置された第１部分３８ａ（直線部）に接しさらに第２部分３８ｂ（ビア部）に対応する領域４０の端部に重なる接続部４２を第２レイヤーに配置する。
【００４０】
第２レイヤーは、例えば第３レイヤーの上に配置されるレイヤーである。或いは第２レイヤーは、第３レイヤーの下に配置されるレイヤーであってもよい。
【００４１】
その後ＣＰＵ４は、合成工程（Ｓ１４）を実行する。
【００４２】
（vii）合成工程（Ｓ１４）
ＣＰＵ４は複数のビア部３０と接続部４２と複数の直線部３２のうち第２レイヤーに配置された部分（図６（ａ）参照）を、図７（ａ）に示すように例えばＯＲ処理により合成して第３配線パターン２６ｃを形成する。
【００４３】
さらにＣＰＵ４は複数のビア部３０と接続部４２と複数の直線部３２のうち第３レイヤーに配置された部分（図６（ｂ）参照）を、図７（ｂ）に示すように例えばＯＲ処理により合成して第４配線パターン２６ｄを形成する。
【００４４】
（viii）出力工程（Ｓ１６）  
ＣＰＵ４はマスクデータ２０の第１レイヤーの代わりに、第３配線パターン２６ｃを有する第２レイヤー（図７（ａ）参照）と第４配線パターン２６ｄを有する第３レイヤー（図７（ｂ）参照）とを有するマスクパターンを生成し出力する。出力されるマスクパターン（マスクデータ）のフォーマットは、例えばGDS IIまたはOASISである。
【００４５】
図７に示すように、第３配線パターン２６ｃと第４配線パターン２６ｄは異なるレイヤーに配置される。したがって出力時の配線パターンの間隔は、ビアパターン２８の近傍を除き入力時の配線パターンより広くなる(図７も示す例では、無限大)。
【００４６】
（３）配線構造
図９は、変換されたマスクパターンを用いて形成される配線構造（集積回路の配線構造）４６の平面図である。
【００４７】
図９（ａ）には、変換されたマスクパターンの第２レイヤーにより形成される第１配線４４ａが示されている。第１配線４４ａは、第３配線パターン２６ｃ（図７（ａ）参照）に対応する配線である。図９（ａ）には、第３レイヤーにより形成される配線も破線で示されている。
【００４８】
図９（ｂ）には、変換されたマスクパターンの第３レイヤーにより形成される第２配線４４ｂおよび同じく第３レイヤーにより形成される複数の第３配線４４ｃが示されている。第２配線４４ｂは、第４配線パターン２６ｄ（図７（ｂ）参照）に対応する配線である。第３配線４４ｃは、第１配線パターン２６ａ（図３（ｂ）参照）から分割されたビア部２３０に対応する配線である。図９（ｂ）には、第２レイヤーにより形成される配線も破線で示されている。
【００４９】
図１０は、図９のX-X線に沿った断面図である。図１０に示すように配線構造４６は、第１層間絶縁膜４８ａと、第１層間絶縁膜４８ａの裏面（基板側の面）に接す第２層間絶縁膜４８ｂと、第２層間絶縁膜４８ｂの裏面に接す第３層間絶縁膜４８ｃとを有する。
【００５０】
配線構造４６はさらに、第３層間絶縁膜４８ｃに形成された下層ビア５０を有する。下層ビア５０は、下層ビアパターンに対応するビアである。
【００５１】
上述した第１配線４４ａは図１０に示すように、第２層間絶縁膜４８ｂに形成される。第２配線４４ｂと第３配線４４ｃは、第３層間絶縁膜４８ｃに形成される。
【００５２】
このように第１配線４４ａと第２配線４４ｂは異なる層間絶縁膜に形成されるので、第１配線４４ａと第２配線４４ｂの配線間容量は小さくなる。
【００５３】
ところで、配線を伝搬する信号の速度は、配線容量Ｃと配線抵抗ＲのＲＣ積により制限される。したがって第１配線４４ａと第２配線４４ｂが同じ層間絶縁膜に形成されても配線を高くすれば、配線抵抗Ｒが小さくなりＲＣ積は小さくなるようにも思われる。しかし配線を高くすると配線間容量も増加するので、ＲＣ積は殆ど変わらない。一方、実施の形態１によれば、配線抵抗Ｒを変えずに配線容量Ｃだけを小さくすることができる。したがってＲＣ積が小さくなり、配線を伝搬する信号の速度が速くなる。
【００５４】
ところで実施の形態１では、第１配線パターン２６ａから分割されたビア部２３０（図３（ｂ）参照）と直線部２３２（図３（ｂ）参照）は、図５に示すように異なるレイヤーに配置される。したがって直線部２３２により第１配線４４ａを形成しビア部２３０により第３配線４４ｃを形成すると、第１配線４４ａと第３配線４４ｃは辛うじて一辺で接触するだけである。
【００５５】
しかし実施の形態１では、直線部２３２と接続部４２（図６（ａ）参照）が合成された第３配線パターン２６ｃ（図７参照）により第１配線４４ａが形成される。したがって図１０に示すように、第１配線４４ａと第３配線４４ｃは確実に接続される。
【００５６】
なお、最初から第１配線パターンと第２配線パターンが異なるレイヤーに配置されるようにマスクパターンを設計することも考えられる。しかし、このような設計は複雑であり現実的でない。一方、実施の形態１のマスクパターンの変換方法は簡単である。
【００５７】
さらに実施の形態１のマスクパターンの変換方法は、既存のマスクパターンに対しても適用可能である。
【００５８】
（４）接続部配置工程が実行されない例
図１１及び１２は、接続部配置工程（Ｓ１２）が実行されない例を説明する平面図である。
【００５９】
この例では、パターン変換装置２に入力されるマスクパターンは、図１１（ａ）に示すように第１レイヤーに、上層ビアパターン５４に対応する第１配線パターン２６ａと下層ビアパターン５５に対応する第２配線パターン２６ｂとを有する。
【００６０】
第１配線パターン２６ａは、図１１（ｂ）に示すように、分割工程（Ｓ４）により上層ビアパターン５４に対応する複数のビア部３０と直線部３２とに分割される。
【００６１】
上層ビアパターン５４に対応する複数のビア部３０は、図１２（ａ）に示すように、ビア部配置工程（Ｓ６）により第２レイヤーに配置される。上層ビアパターン５４とともに第１配線パターン２６ａから分割された直線部３２も第２レイヤーに配置される。
【００６２】
したがって第１配線パターン２６ａから分割された部分は全て、第２レイヤーに配置される。同様に第２配線パターン２６ｂから分割された部分は図１２（ｂ）に示すように全て、第３レイヤーに配置される。
【００６３】
したがってＣＰＵ４は判断工程（Ｓ１０）で、第１レイヤーで接していた部分で異なるレイヤーに配置されたものは存在しないと判断し、接続部配置工程（Ｓ１２）は実行しない。
【００６４】
（５）ビア部配置工程について
図１３及び１４は、複数の上層ビア部がそれぞれ異なるレイヤーに配置されたマスクパターンを説明する図である。図１４は、図１３のXIV-XIV線に沿った断面図である。
【００６５】
図１３（ａ）は、このようなマスクパターンの第２レイヤーにより形成される第４配線４４ｄの一例を示している。図１３（ｂ）は、このようなマスクパターンの第３レイヤーにより形成される第５配線４４ｅの一例を示している。
【００６６】
第４配線４４ｄには例えば図１４に示すように、第１層間絶縁膜４８ａを貫通する第１上層ビア５１ａが接続される。第５配線４４ｅには例えば図１４に示すように、第１層間絶縁膜４８ａおよび第２層間絶縁膜４８ｂを貫通する第２上層ビア５１ｂが接続される。
【００６７】
したがって第１上層ビア５１ａが貫通する層間絶縁膜は、第２上層ビア５１ｂが貫通する層間絶縁膜より少ない。このため、第１上層ビア５１ａのビアホールを形成する条件と第２上層ビア５１ｂのビアホールを形成する条件は異なる。したがって、第１上層ビア５１ａと第２上層ビア５１ｂを同時に形成することは困難である。
【００６８】
一方、図２を参照して説明した方法によれば、上層ビア部は全て同じレイヤー（例えば、第２レイヤー）に配置されるので、このような問題は生じない。ただし第２層間絶縁膜４８ｂが十分に薄い場合等には、複数の上層ビア部が同じレイヤーに配置されてもよい。
【００６９】
（実施の形態２）
実施の形態２は、実施の形態１に類似している。したがって実施の形態１と共通する部分の説明は、省略または簡単にする。
【００７０】
図１５及び１６は、実施の形態２の分割工程を説明する図である。
【００７１】
実施の形態１では、パターン変換装置２に入力されるマスクパターンの配線層は、直線状の配線（図３（ａ）参照）を有している。ＣＰＵ４は図１５（ａ）に示すように、この直線状の配線パターンをビア部３０と直線部３２に分割する。
【００７２】
図１５（ａ）に示された領域５６は、配線パターンからビア部３０等を切り取る領域である。以下このような範囲を、変換禁止領域５６と呼ぶ。「変換」とは、配線パターン（ビア部、直線部など）が属するレイヤーを変更することである。
【００７３】
一方実施の形態２では図１５（ｂ）等に示すように、配線層に含まれる配線パターン（第１配線パターン２６ａおよび第２配線パターン２６ｂ）の一部または全部は、分岐または屈折する特異部５８を有している。図１５（ｂ）〜（ｃ）では、配線パターンが屈折する。図１６（ａ）〜（ｃ）では、配線パターンが分岐する。
【００７４】
実施の形態２の分割工程（Ｓ４）ではＣＰＵ４は、第１配線パターン２６ａと第２配線パターン２６ｂを、複数のビア部３０と特異部５８と複数の直線部３２とに分割する。
【００７５】
ビア部配置工程（Ｓ６）ではＣＰＵ４は特異部５８を、第２レイヤー内の第２特異部領域に配置する。第２特異部領域は、特異部５８が位置する第１レイヤー内の第１特異部領域に対応する第２レイヤー内の領域である。或いは、ＣＰＵ４は特異部５８を、第１特異部領域に対応する第３レイヤー内の第３特異部領域に配置する。
【００７６】
合成工程（Ｓ１４）ではＣＰＵ４は、特異部５８が前記第２レイヤーに配置された場合には、複数のビア部３０と特異部５８と複数の直線部３２のうち第２レイヤーに配置された部分を合成して、第３配線パターン２６ｃを形成する。一方、特異部５８が第３レイヤーに配置された場合にはＣＰＵ４は、複数のビア部３０と特異部５８と複数の直線部３２のうち第３レイヤーに配置された部分を合成して、第４配線パターン２６ｄを形成する。
【００７７】
分割された配線パターンが屈折または分岐していると、直線部配置工程（Ｓ８）の実行が困難になる。そこで実施の形態２では、第１配線パターン２６ａおよび第２配線パターン２６ｂから特異部５８を切り取ることで、分割された配線パターンが屈折または分岐しないようにする。
【００７８】
なお図１５（ｄ）に示すように、ビア部３０および特異５８以外の部分６０で、第１レイヤー内の配線パターンを分割してもよい。
【００７９】
（実施の形態３）
実施の形態３では、レイアウトデータ２２（図１参照）および変換データ２４（図１参照）の推移に従ってパターン変換方法を説明する。実施の形態１又は２と共通する部分の説明は、省略または簡単にする。
【００８０】
図１７〜２０は、実施の形態３のパターン変換方法（マスクパターンの製造方法）のフローチャートである。図２１及び２２は、マスクデータ２０の構造を説明する図である。図２３は、レイアウトデータ２２の構造を説明する図である。図２４は、変換データ２４の構造を説明する図である。
【００８１】
（１）マスクパターン入力工程（Ｓ２）
まずパターン変換装置２に、マスクデータが入力される。するとＣＰＵ４は、図１に示すように、マスクデータ２０をＨＤＤ１０に記録する。
【００８２】
マスクデータ２０は図２１に示すように、マスクパターンに含まれる複数のパターン（矩形パターン、多角形パターン、パスパターン等）それぞれに対応する第１パターンデータ７４ａを有する。各第１パターンデータ７４ａは、例えば「層番号」６２と「型番号」６４と「層名」６６と「形状」６８と「座標」７０とを有する。
【００８３】
図２１では、「形状」および「座標」の具体例は省略されている。「形状」は、各第１パターンデータ７４ａに対応するパターンの形状（矩形、多角形、パス等）である。「座標」は、各第１パターンデータ７４ａに対応するパターンの頂点座標等である。
【００８４】
「層番号」６２と「型番号」６４の組み合わせは、各パターンが配置されたレイヤーを表している。例えば「層番号」として「１」を有し「型番号」として「０」を有する第１パターンデータ７４ａは、素子分離領域形成層に対応する。「層番号」として「４１」を有し「型番号」として「０」を有する第１パターンデータ７４ａは、第１層目配線形成層（第１レイヤー）に対応する。
【００８５】
マスクデータ２０はさらに、各レイヤーに付随するデータを有する。「層番号」として「４１」を有し「型番号」として「１」を有する第１パターンデータ７４ａは、第１層目配線形成層（第１レイヤー）内の変換禁止領域５６を表すデータである。「層番号」として「４１」を有し「型番号」として「２」を有する第１パターンデータ７４ａは、配線パターンが短い等の理由により予め分割が禁止された配線パターン（以下、「変換不可領域」と呼ぶ）のデータである。
【００８６】
図２２には、図２１で省略された「形状」および「座標」の具体例が示されている。「形状」は例えば、”Rectangle”（矩形）である。「座標」は例えば、矩形パターンの頂点のうち対角する２点の座標である。
【００８７】
（２）変換パラメータ入力工程（Ｓ２０）
次にパターン変換装置２に、変換パラメータが入力される。入力された変換パラメータは、例えばＨＤＤ１０に記録される。
【００８８】
変換パラメータは例えば、「最大隣接距離」と「変換禁止領域寸法」と「最小配線長」と「接続長」等である。「最大隣接距離」は、実施の形態１で説明した所定の間隔Ｗ（図３（ａ）参照）である。「変換禁止領域寸法」は、変換禁止領域５６（図１５及び１６参照）の長さ（直線部３２の延在方向の寸法）である。
【００８９】
「最小配線長」は、長さが短く分割が物理的に困難になる配線の長さである。「最小配線長」より短い配線パターンは、分割されないまま第２レイヤーまたは第３レイヤーに配置される。このような配線パターンは例えば、「層番号」として「４１」を有し「型番号」として「２」を有する層（例えば、図２１の第１層目配線変換不可領域層）に記録されている。
【００９０】
「接続長」は、接続部４２（図６（ａ）参照）の長さである。
【００９１】
（３）レイアウトデータ生成工程（Ｓ２２）
ＣＰＵ４は、ＨＤＤ１０に記録されたマスクデータ２０からレイアウト情報を抽出する。ＣＰＵ４はさらに、抽出したレイアウト情報からレイアウトデータ２２を生成する。ＣＰＵ４はさらに、生成したレイアウトデータをＨＤＤ１０に記録する。
【００９２】
レイアウトデータ２２は図２３に示すように、マスクパターンに含まれる複数のパターンと変換禁止領域５６と上記「変換不可領域」それぞれに対応する第２パターンデータ７４ｂを有する。第２パターンデータ７４ｂは例えば、「層番号」６２と「型番号」６４と「形状」６６と「座標」７０とを有する。これらの情報は、マスクデータ２０に含まれる情報と同じものである。
【００９３】
第２パターンデータ７４ｂはさらに、各パターンの属性（例えば、「下層ビア」、「配線」、「配線禁止領域」、「変換不可領域」等）を表す「検出情報」７２を有する。
【００９４】
第２パターンデータ７４ｂはさらに、「配線幅」と「配線長」と「抵抗」と「容量」とを表す情報を有してもよい（図示せず）。「配線幅」は、各パターンの幅である。「配線長」は、各パターンの長さである。「抵抗」は、各パターンから形成される配線の抵抗値である。「容量」は、各パターンから形成される配線の容量値である。抵抗値および容量値は、各パターンの寸法等から算出される。
【００９５】
レイアウトデータ２２はさらに、「層番号」として「４１」を有し「型番号」として「３」または「４」を有する第３パターンデータ７４ｃを有する。第３パターンデータ７４ｃの「形状」および「座標」の初期値は、ヌル・データである。
【００９６】
「層番号」として「４１」を有し「型番号」として「３」を有する第３パターンデータ７４ｃは、実施の形態１で説明した第２レイヤーに対応する。「層番号」として「４１」を有し「型番号」として「４」を有する第３パターンデータ７４ｃは、実施の形態１で説明した第３レイヤーに対応する。
【００９７】
（４）分割工程（Ｓ４）
ＣＰＵ４は、第１層目配線形成層（第１レイヤー）において最大隣接距離（所定の間隔）以下で対向する配線パターンを検出し、変換禁止領域５６に対応する部分（以下、変換禁止部分と呼ぶ）と直線部３２に分割する。この時ビア部３０および特異部５８が、変換禁止部分として生成される。
【００９８】
変換禁止領域５６は、レイアウトデータ（図２３参照）から抽出される。具体的には第３パターンデータ７４ｃのうち「検出情報」７２として「変換禁止領域」が記録されたパターンデータの「形状」と「座標」が、変換禁止領域５６を表す情報として抽出される。
【００９９】
ＣＰＵ４は、変換禁止部分の「形状」および「座標」を一時的にＨＤＤ１０に記録する。
【０１００】
―変換データの生成―
ＣＰＵ４は図２４に示すように、配線パターンから分割された各直線部３２に対応する第４パターンデータ７４ｄと上記変換不可領域に対応する第５パターンデータ７４ｅとを有する変換データ２４を生成する。ＣＰＵ４は、生成した変換データ２４をＨＤＤ１０に記録する。
【０１０１】
第４パターンデータ７４ｄは例えば図２４に示すように、レイアウトデータ部７８と振り分けデータ部８０とを有する。
【０１０２】
レイアウトデータ部７８は、各直線部３２に対応する「識別子」８２と「層番号」６２と「型番号」６４と「座標」７０とを有する。「層番号」６２および「型番号」７０は、分割前の配線パターンの「層番号」および「型番号」である。「座標」７０は例えば、各パターン（各直線部または変換不可領域）の頂点座標のうち対角する２点の座標である。レイアウトデータ部７８はさらに「変換不可情報」９６と「順番」９８を有する。「順番」９８は、各パターンに付けられた番号である。
【０１０３】
「変換不可情報」９６は、各パターンの変換が予め禁止（「ＮＧ」）されているか否（「ＯＫ」）を示す。「変換不可情報」９６は、例えばレイアウトデータ２２の検出情報７２に基づいて生成される。
【０１０４】
レイアウトデータ部７８はさらに、「配線幅」と「配線長」と「抵抗」と「容量」を有してもよい。「配線幅」は、各パターンの幅である。「配線長」は、各パターンの長さである。
【０１０５】
「抵抗」は、各パターンに対応する配線の抵抗値である。「容量」は、各パターンに対応する配線の容量値である。これらの情報は、各パターンの寸法等から算出される。
【０１０６】
―振り分けデータ部―
振り分けデータ部８０は、「変換済み情報」８４と「上層／下層（型番号）」８６と「選択不可情報」８８とを有する。「上層／下層（型番号）」８６は、各パターンが配置されるレイヤーを示すデータである。
【０１０７】
「変換済み情報」８４の初期値は「未変換」である。「上層／下層（型番号）」８６と「選択不可情報」８８の初期値は、ヌル・データである。
【０１０８】
但し、「変換不可情報」９６として「ＮＧ」を有する第５パターンデータ７４ｅの「変換済み情報」８４は「済」に設定される。さらにこの第５パターンデータ７４ｅの「上層／下層（型番号）」８６は、「下層（４）」または「下層（３）」に設定される。すなわち「変換不可情報」９６が「ＮＧ」のパターン（配線不可領域）は、予め上層または下層に配置される。
【０１０９】
（５）変換禁止部の配置工程（Ｓ２４）
ＣＰＵ４は、変換禁止部に対応するパターンデータを、レイアウトデータ（図２３）に記録する。「変換禁止部の配置工程」（Ｓ２４）は、実施の形態１のビア部配置工程に対応する。
【０１１０】
具体的にはＣＰＵ４は、第３パターンデータ７４ｃの「形状」および「座標」として、変換禁止部の「形状」および「座標」を記録する。
【０１１１】
この時ＣＰＵ４は、変換禁止部が複数の下層ビア部を含む場合には、「型番号」として「３」および「４」のいずれか一方を有する第３パターンデータ７４ｃに、各下層ビア部の「形状」および「座標」を記録する。変換禁止部が複数の上層ビア部を含む場合も、同様である。
【０１１２】
（６）直線部配置工程（Ｓ８）
直線部配置工程（Ｓ８）の詳細は、図１９及び２０に示されている。
【０１１３】
―ステップＳ３０〜Ｓ４６―
図２５〜２７は、第２レイヤー（以下、上層と呼ぶ）および第３レイヤー（以下、下層と呼ぶ）の推移を示す図である。図２８〜３０は、振り分けデータ部８０の推移を示す図である。
【０１１４】
図２５〜２７には、第１層目配線形成層（第１レイヤー）に配置された各配線パターンが一点鎖線で示されている。図２５〜２７にはさらに、上層または下層に配置される変換禁止部９０（下層ビア部９２または上層ビア部９４）が示されている。図２５〜２７の「」内には、各直線部に対応する「順番」９８（図２８参照）が示されている。
【０１１５】
変換禁止部の配置工程（Ｓ２４）が終了した時点で上層および下層には、図２５（ａ）に示すように変換禁止部９０が配置されている。一方、直線部３２は未配置である。
【０１１６】
したがって図２８（ａ）に示すように、振り分けデータ部８０の「上層／下層（型番号）」および「選択不可情報」はヌル・データである。
【０１１７】
ＣＰＵ４は図１９に示すようにまず、未変換（未配置）の直線部が存在するか否かを振り分けデータ部８０の「変換済み情報」８４を参照して判断する（Ｓ３０）。
【０１１８】
未変換の直線部が存在する場合ＣＰＵ４は、未変換の直線部のうち「順番」９８（図２８参照）が最も小さい直線部を参照パターンに選択する（Ｓ３２）。図２８（ａ）および図２５（ａ）に示す例ではＣＰＵ４は、「順番」９８として「１」を有する直線部を参照パターンに選択する。
【０１１９】
次にＣＰＵ４は、参照パターンに選択した直線部に対向する直線部に未変換のものが存在する否かを、「変換済み情報」８４を参照して判断する（Ｓ３４）。参照パターンと直線部が対向するか否かは、例えば「座標」７０に基づいて判断することができる。
【０１２０】
未変換の直線部が存在する場合ＣＰＵ４は、未変換の直線部のうち最も長い直線部を変換対象に選択する（Ｓ３６）。例えばＣＰＵ４は、「順番」９８として「２」を有する直線部（図２５（ａ）参照）を選択する。
【０１２１】
ＣＰＵ４はステップ３２で選択した参照パターン（例えば、「順番」８４として「１」を有する直線部）が上層に配置されているか否かを、「上層／下層（型番号）」８６を参照して判断する（Ｓ３８）。
【０１２２】
「上層／下層（型番号）」８６が「上層」（または、「上層（３）」）であれば、変換対象に選択された直線部は上層に配置される。「上層／下層（型番号）」８６が「下層」（または、「下層（４）」）であれば、変換対象に選択された直線部は下層に配置される。
【０１２３】
ＣＰＵ４はステップＳ３２で選択した参照パターンが上層に配置されていないと判断すると、図２５（ｂ）に示すように変換対象として選択した直線部１００を上層に配置する（Ｓ４０）。図２５（ｂ）に示す例では、参照パターン（「順番」として「１」を有する直線部）が上層および下層のいずれにも配置されていないのでＣＰＵ４は、参照パターンは上層に配置されていないと判断する。
【０１２４】
具体的にはＣＰＵ４は図２８（ｂ）に示すように、直線部１００（「順番」として「２」を有する直線部）の「変換済み情報」８４を「済」に変換し、さらに「上層／下層（型番号）」８６をヌル・データから「上層」に変換する。一方ＣＰＵ４は、参照パターンが上層に配置されていると判断すると、直線部１００を下層に配置する（Ｓ４２）。
【０１２５】
次にＣＰＵ４は、ステップＳ４０またはステップＳ４２で変換（配置）した直線部１００を、参照パターンに選択する（Ｓ４４）。
【０１２６】
次にＣＰＵ４は、参照パターン（直線部１００）に対向する直線部のうちに未変換のものが存在するか否かを、変換済み情報８４（図２８（ｂ）参照）を参照して判断する（Ｓ４６）。
【０１２７】
ＣＰＵ４は、未変換の直線部が存在する場合には、ステップＳ３６に戻ってステップＳ３６〜Ｓ４６を再度実行する。これにより例えば、図２５（ｃ）〜図２６（ａ）に示すように、直線部３２が順次上層または下層に配置される。
【０１２８】
具体的には例えばＣＰＵ４はまず、図２９（ａ）に示すように、「順番」が「３」の直線部の「変換済み情報」８４を「済」に変換し、「上層／下層（型番号）」８６を「下層」に変換する。次にＣＰＵ４は「順番」が「４」の直線部の「変換済み情報」８４を「済」に変換し、「上層／下層（型番号）」８６を「上層」に変換する。
【０１２９】
―ステップＳ４８〜Ｓ５４―
ＣＰＵ４はステップ４６で、参照パターンに対向する直線部のうちに未変換のものが存在しないと判断した場合には、ステップＳ４８〜Ｓ５４を実行する。
【０１３０】
ステップＳ４８ではＣＰＵ４は、ステップ４６で対向する直線部に未変換のものが存在しないと判断された参照パターンの「選択不可情報」８８（図２９（ｂ）参照）を「不可」にする（Ｓ４８）。
【０１３１】
例えば図２５（ｂ）〜図２６（ａ）に示すように「順番」が「２」と「３」と「４」の直線部がこの順番で変換（配置）された場合、ＣＰＵ４は「順番」として「４」を有する直線部を最後に参照パターンとして選択する（Ｓ４４）。図２６（ａ）に示すように、この直線部に対向する未変換の直線部は存在しない。したがってＣＰＵ４は、参照パターンに対向する未変換の直線部は存在しないと判断する（Ｓ４６）。
【０１３２】
するとＣＰＵ４はステップＳ４８を実行し図２９（ｂ）に示すように、選択した参照パターン（「順番」として「４」を有する直線部）の「選択不可情報」８８を「不可」にする（Ｓ４８）。
【０１３３】
次にＣＰＵ４は、「変換済み情報」８４および「選択不可情報」８８を参照して、変換済み（配置済み）でかつ参照パターンとして選択可能な（「選択不可情報」８８が「不可」でない）直線部が存在するか判断する（Ｓ５０）。
【０１３４】
ＣＰＵ４は、変換済みで選択可能な直線部が存在すると判断した場合には、変換済みで選択可能と判断した直線部の中から参照パターンに選択する（Ｓ５２）。
【０１３５】
この時ＣＰＵ４は、「順番」９８に基づいて参照パターンを選択する。例えば、ステップＳ４８で「不可」された直線部の「順番」（例えば、「４」）を基準順番として、この基準順番の次に大きい「順番」を有する直線部を参照パターンに選択する。このような直線部が存在しない場合には、基準順番の次に小さい「順番」を有する直線部を参照パターンに選択する。
【０１３６】
図２９（ｂ）に示す例では、変換済みで選択可能な直線部の「順番」は「２」と「３」である。ステップＳ４８で「不可」された直線部の「順番」は「４」である。したがってＣＰＵ４は、「４」の次に小さい「３」を「順番」として有する直線部を参照パターンに選択する。
【０１３７】
次にＣＰＵ４は、参照パターンに対向する未変換（未配置）の直線部が存在するか判断する（Ｓ５４）。ＣＰＵ４は、参照パターンに対向する未変換（未配置）の直線部が存在しないと判断した場合、ステップＳ４８に戻る。
【０１３８】
図２６（ａ）に示す例では、参照パターン（「順番」が「３」の直線部）に対向する直線部は全て変換済み（配置済み）である。したがってＣＰＵ４は、参照パターンに対向する未変換の直線部は存在しないと判断し、ステップＳ４８に戻りステップＳ４８〜Ｓ５４を再度実行する。
【０１３９】
図２９（ｂ）に示す例ではＣＰＵ４は図３０（ａ）に示すように、「順番」として「３」を有する直線部の「選択不可情報」８８を「不可」にする（Ｓ４８）。次にＣＰＵ４は、「順番」として「２」を有する直線部を参照パターンに選択する（Ｓ５２）。次にＣＰＵ４は、参照パターン（「順番」として「２」を有する直線部）に対向する未変換の直線部が存在するか判断する（Ｓ５４）。この状態では図２６（ａ）に示すように、参照パターン（「順番」として「２」を有する直線部）に対向する未変換の直線部が存在する。
【０１４０】
―ステップＳ３６への戻り―
ＣＰＵ４はステップＳ５４で、参照パターンに対向する未変換（未配置）の直線部が存在すると判断した場合、ステップＳ３６に戻りステップＳ３６〜Ｓ４６を実行する。
【０１４１】
これにより例えば図２６（ｂ）〜図２７（ｂ）に示すように、「順番」が「１」と「５」と「８」と「６」の直線部３２が順次上層または下層に配置される。
【０１４２】
具体的には例えばＣＰＵ４はまず、図３０（ａ）に示すように、「順番」が「１」と「５」と「８」と「６」の直線部３２の「上層／下層（型番号）」８６を、順次「上層」または「下層」に変換する。
【０１４３】
―ステップＳ３０への戻り―
一方ＣＰＵ４は、ステップＳ５０で変換済み（配置済み）でかつ参照パターンとして選択可能な直線部が存在ないと判断した場合、ステップＳ３０に戻る。
【０１４４】
例えば図２７（ｂ）に示すように「番号」が「７」以外の直線部が変換済みになり、「番号」として「６」を有する直線部が参照パターンとして選択された場合を考える。
【０１４５】
この場合ＣＰＵ４はステップＳ４６で、参照パターンに対向する未変換の直線部は存在しないと判断する。するとＣＰＵ４はステップＳ４８〜Ｓ５４を繰り返し実行し、「順番」として「８」と「５」と「２」と「１」を有する直線部をこの順番で参照パターンに選択する。この時ＣＰＵ４は図３０（ａ）及び（ｂ）に示すように、「順番」として「６」と「８」と「５」と「２」と「１」を有する直線部の「選択不可情報」８８をこの順番で「不可」にする。
【０１４６】
この状態では図３０（ｂ）に示すように、変換済み（配置済み）で参照パターンとして選択可能な直線部が存在ない。したがってＣＰＵ４は、変換済み（配置済み）で参照パターンとして選択可能な直線部が存在ないと判断し、ステップＳ３０に戻る（Ｓ５０）。
【０１４７】
ＣＰＵ４はステップＳ３０で未変換の直線部が存在すると判断すると、未変換の直線部のうち「順番」が最も小さい直線部を参照パターンに選択する（Ｓ３２）。
【０１４８】
図３０（ｂ）に示す例では、「番号」として「７」を有する直線部が未変換である。したがってＣＰＵ４は未変換の直線部が存在すると判断し（Ｓ３０）、「番号」として「７」を有する直線部を参照パターンに選択する（Ｓ３２）。
【０１４９】
ＣＰＵ４はステップＳ３４で参照パターンに対向する直線部が存在しないと判断した場合、参照パターンを上層または下層に配置する（Ｓ５６）。さらにＣＰＵ４は、この参照パターンの「選択不可情報」８８を「不可」にする（Ｓ５８）。
【０１５０】
例えばＣＰＵ４は図３０（ｃ）に示すように、「番号」として「７」を有する直線部の「変換済み情報」８４を「済み」にし、さらに「上層／下層（形番号）」８６を「上層」にする（Ｓ５６）。ＣＰＵ４さらには、「番号」が「７」の直線部の「選択不可情報」８８を「不可」にする（Ｓ５８）。これにより全ての直線部が変換済み（配置済み）になる。
【０１５１】
この状態では、未変換の直線部は存在しない。するとＣＰＵ４はステップＳ３０で未変換の直線部が存在しなと判断し、直線配置工程Ｓ８を終了する。
【０１５２】
直線配置工程Ｓ８によれば、第１レイヤーにおいて最大隣接距離（所定の間隔）以下で対向する直線パターンから分割された直線部は全て、最大隣接距離（所定の間隔）以下では対向しないようになる。
【０１５３】
（７）判断工程（Ｓ１０）および接続部配置工程（Ｓ１２）
判断工程（Ｓ１０）および接続部配置工程（Ｓ１２）は、実施の形態１のものと略同じである。したがって、判断工程（Ｓ１０）および接続部配置工程（Ｓ１２）の説明は省略する。
【０１５４】
（８）合成工程（Ｓ１４）
図３１は、合成工程を説明する図である。
【０１５５】
ＣＰＵ４は上層に配置されたパターンをＯＲ処理により合成しその「形状」および「座標」を、図３１に示すようにレイアウトデータのパターンデータのうち上層に対応するパターンデータ１０２の「形状」６８および「座標」７０に記録する。さらにＣＰＵ４は下層に配置されたパターンをＯＲ処理により合成しその「形状」および「座標」を、図３１に示すようにレイアウトデータのパターンデータのうち下層に対応するパターンデータ１０３の「形状」６８および「座標」７０の記録する。
【０１５６】
（９）出力工程（Ｓ１６）
ＣＰＵ４は、レイアウトデータ（図３１）から各レイヤーのパターンデータを抽出し、抽出したパターンデータによりマスクデータを生成する。この時ＣＰＵ４は、第１層目配線形成層（第１レイヤー）のパターンデータの代わりに、上層（第２レイヤー）および下層（第３レイヤー）のパターンデータを抽出する。
【０１５７】
ＣＰＵ４は、このように生成したマスクデータを出力する。
【０１５８】
（実施の形態４）
図３２〜３４は、実施の形態４の集積回路の製造法を説明する工程断面図である。
【０１５９】
（１）マスク製造工程
まず実施の形態１〜３と略同じ方法で、例えば自動レイアウト・ツールで生成されたマスクパターンを変換する。
【０１６０】
今、第１層目配線層内の配線パターンの間隔が所定の間隔Ｗより広く第２層目配線層内の配線パターンの間隔が所定の間隔Ｗより狭いマスクパターンを、自動レイアウト・ツールが生成したとする。さらに第２層目配線層内の各配線パターンは、下層ビア層に含まれる下層ビアパターンに対応しているとする。
【０１６１】
パターン変換装置２は、第２層目配線層を下層と上層に変換し、第１層目配線層と下層ビア層と下層と上層を含むマスクパターン（マスクデータ）を出力する。
【０１６２】
出力されたマスクパターンにより、複数のフォトマスクが製造される。
【０１６３】
（２）トランジスタ形成〜第１層目配線の形成工程（図３２（ａ））
上述した第１層目配線層等に対応するフォトマスクにより図３２（ａ）に示すように、トランジスタ１０４とビア１１２と第１層目配線１０６を、半導体基板１０８上に形成する。トランジスタ１０４は、素子分離絶縁膜１１０により他のトランジスタから電気的に分離される。
【０１６４】
（３）層間絶縁膜の堆積工程（図３２（ａ））
第１層目配線層１０６の上に、層間絶縁膜１１４を堆積する。層間絶縁膜１１４は、例えば厚さ約100nmの絶縁膜（SiO2膜、SiN膜、TEOS（Tetraethyl orthosilicate）膜、USG(tetraethyl orthosilicate undoped silicate glass)膜、BPSG（Boro-phospho silicate glass）膜、SiOC膜, ポーラスLow-k膜など）である。層間絶縁膜１１４は多層の層間絶縁膜であってもよい。
【０１６５】
（４）ビアホールの形成工程（図３２（ｂ））
上述した下層ビア層に対応するフォトマスクを用いて層間絶縁膜１１４上に、エッチングマスク(図示せず)を形成する。エッチングマスクは、反射防止膜と反射防止膜上に形成されたフォトレジスト膜とを有する（以下、同様）。
【０１６６】
このエッチングマスクを介して層間絶縁膜１１４を例えばＲＩＥ（Reactive Ion Etching）によりエッチングして図３２（ｂ）に示すように、ビアホール１１６を形成する。その後、エッチングマスクを除去する。
【０１６７】
（５）配線溝の形成工程（図３２（ｃ））
ビアホール１１６が形成された層間絶縁膜１１４上に、上述した下層に対応するフォトマスクを用いて、エッチングマスク(図示せず)を形成する。
【０１６８】
このエッチングマスクを介して層間絶縁膜１１４をエッチングして図３２（ｃ）に示すように、配線溝１１８を形成する。その後、エッチングマスクを除去する。
【０１６９】
（６）配線材料堆積およびＣＭＰ工程（図３３（ａ）〜（ｂ））
ビアホール１１６と配線溝１１８が形成された層間絶縁膜１１４上に図３３（ａ）に示すように、配線材料１２０(Cu,W,Ta,TaN,Ti,TiN,Ru等)を堆積する。その後、配線材料１２０をＣＭＰ（Chemical Mechanical Polishing）によりエッチングして、図３３（ｂ）に示すように下層ビア５０と下層配線１２２を形成する。
【０１７０】
（７）配線溝の形成工程（図３３（ｂ）〜（ｃ））   
下層ビア５０と下層配線１２２が形成された層間絶縁膜１１４の上に、層間絶縁膜１２４を堆積する。この層間絶縁膜１２４上に、上述した上層に対応するフォトマスクを用いて、エッチングマスク(図示せず)を形成する。このエッチングマスクを介して層間絶縁膜１２４をエッチングして、配線溝１２６を形成する。その後、エッチングマスクを除去する。
【０１７１】
（８）配線材料堆積およびＣＭＰ工程（図３４（ａ）〜（ｂ））
配線溝１２６が形成された層間絶縁膜１２４上に、図３４（ａ）に示すように配線材料１２８(Cu,W,Ta,TaN,Ti,TiN,Ru等)を堆積する。その後、配線材料１２８をＣＭＰによりエッチングして、図３４（ｂ）に示すように上層配線１３０を形成する。
【０１７２】
その後、上層配線１３０が形成された層間絶縁膜１２４の上に、層間絶縁膜１３２を堆積する。
【０１７３】
実施の形態４によれば、変換前のマスクパターンで対向していた配線パターンが上層と下層に分離されるので、集積回路の配線容量が小さくなる。
【０１７４】
（実施の形態５）
実施の形態５は、実施の形態４に類似している。したがって実施の形態４と共通する部分の説明は、省略または簡単にする。
【０１７５】
図３５〜３６は、実施の形態５の集積回路の製造法の工程断面図である。
【０１７６】
（１）マスク製造工程
まず実施の形態４と略同じ手順で、複数のフォトマスを製造する。
【０１７７】
但し変換されたマスクパターンは、接続部４２（図６（ａ）参照）が配置された接続部層を有する。したがってフォトマスクには、この接続部層に対応するマスクが含まれる。
【０１７８】
（２）トランジスタ形成〜下層配線の形成工程（図３５（ａ））
製造されたフォトマスクにより実施の形態４と略同じ手順により、図３５（ａ）に示すように半導体基板１０８上に、トランジスタ１０４と、第１層目配線１０６と、下層ビア５０と、下層配線１２２とを形成する。
【０１７９】
実施の形態４では図３２（ａ）に示すように、第１層目配線１０６は一層の層間絶縁膜１３２に形成される。一方、実施の形態５の第１層目配線１０６は二層の層間絶縁膜１３４に形成される。
【０１８０】
層間絶縁膜１３４のうち基板側の絶縁膜は、例えば厚さ約20nmのSiN膜（或いは、TEOS膜、SiOC膜など）である。表面側の絶縁膜は、例えば厚さ約100nmのSiO2膜(或いは、SiN膜、TEOS膜、USG膜、BPSG膜、SiOC膜、ポーラスLow-k膜など)である。
【０１８１】
（３）層間絶縁膜の形成（図３５（ａ））
下層配線１２２が形成された層間絶縁膜１１４の上に図３５（ａ）に示すように、二層の層間絶縁膜１３６を堆積する。層間絶縁膜１３６の構成は、層間絶縁膜１３４と同じである。
【０１８２】
（４）接続部ホールの形成（図３５（ｂ））
上述した接続部層に対応するフォトマスクを用いて層間絶縁膜１３６上に、エッチングマスク(図示せず)を形成する。このエッチングマスクを介して二層の層間絶縁膜１３６を例えばＲＩＥによりエッチングして、図３５（ｂ）に示すように接続部ホール１３８を形成する。その後、エッチングマスクを除去する。
【０１８３】
（５）配線溝の形成工程（図３６（ａ））
その後、接続部ホール１３８が形成された層間絶縁膜１３６上に、下層ビア層に対応するフォトマスクを用いてエッチングマスク(図示せず)を形成する。このエッチングマスクを介して層間絶縁膜１３６のうち上側の絶縁膜をエッチングして、配線溝１２６を形成する。その後、エッチングマスクを除去する。
【０１８４】
（６）配線材料堆積およびＣＭＰ工程（図３６（ｂ））
接続部ホール１３８と配線溝１１８が形成された層間絶縁膜１３６上に、配線材料(Cu,W,Ta,TaN,Ti,TiN,Ru等)を堆積する。この配線材料をＣＭＰによりエッチングして、図３６（ｂ）に示すように上層配線１４０を形成する。
【０１８５】
その後、上層配線１４０が形成された層間絶縁膜１３６の上に、層間絶縁膜１４２を堆積する。
【０１８６】
実施の形態５によれば、下層配線１２２が形成された層間絶縁膜１１４に発生するクラック等の欠陥は、上層配線１４０が形成された層間絶縁膜１３６のうち下側の絶縁膜により覆われる。したがって層間絶縁膜１１４の欠陥を介して上層配線１４０と下層配線１２２が接続されることはない。
【０１８７】
以上の例では、パターン変換方法（マスクパターンの製造方法）の全工程がパターン変換装置により実行される。しかしパターン変換方法の一部または全部は、人手により行われてもよい。
【０１８８】
また以上の例では、変換される層（レイヤー）は一層である。しかし複数の層が変換されてもよい。
【０１８９】
以上の例では、パターン変換されるマスクパターンは、自動レイアウト・ツールで生成される。しかし人手で生成されたマスクパターンを、変換してもよい。
【符号の説明】
【０１９０】
２・・・パターン変換装置
２６ａ・・・第１配線パターン
２６ｂ・・・第２配線パターン
２６ｃ・・・第３配線パターン
２６ｄ・・・第４配線パターン
３０・・・ビア部
３２・・・直線部
３４ａ・・・第１ビア部領域
３６ａ・・・第１直線部領域
３８ａ・・・第１部分
３８ｂ・・・第２部分
５８・・・特異部
６０・・・部分
９０・・・変換禁止部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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