(57)【要約】【課題】周辺回路のトランジスタの動作速度の低下を抑制し、かつ、メモリセルアレイのワード線抵抗の上昇を抑制することができる半導体記憶装置およびその製造方法を提供する。【解決手段】本実施形態による半導体記憶装置は、半導体基板を備える。複数のメモリセルは、半導体基板の上方に設けられている。周辺回路は、複数のメモリセルの周辺に設けられている。第１のバリア膜は、周辺回路に含まれるトランジスタの第１のゲート電極上に設けられた第１の窒化膜を含む。第２のバリア膜は、複数のメモリセルの第２のゲート電極上に設けられ、第１の窒化膜とは異なる第２の窒化膜を含む。金属膜は、第１および第２のバリア膜上に設けられている。【選択図】図４
2014053563.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられた複数のメモリセルと、
前記複数のメモリセルの周辺に設けられた周辺回路と、
前記周辺回路に含まれるトランジスタの第１のゲート電極上に設けられたチタンシリサイド膜と、前記チタンシリサイド上に設けられたチタン窒化膜とを含む第１のバリア膜と、
前記複数のメモリセルの第２のゲート電極上に設けられたタングステン窒化膜を含む第２のバリア膜と、
前記第１および第２のバリア膜上に設けられたタングステンを含む金属膜とを備えたことを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の上方に設けられた複数のメモリセルと、
前記複数のメモリセルの周辺に設けられた周辺回路と、
前記周辺回路に含まれるトランジスタの第１のゲート電極上に設けられた第１の窒化膜を含む第１のバリア膜と、
前記複数のメモリセルの第２のゲート電極上に設けられ、前記第１の窒化膜とは異なる第２の窒化膜を含む第２のバリア膜と、
前記第１および第２のバリア膜上に設けられた金属膜とを備えた半導体記憶装置。
【請求項３】
前記第１のバリア膜は、前記第１のゲート電極上に設けられた金属シリサイドを含み、
前記第１の窒化膜は、前記金属シリサイド上に設けられていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１のバリア膜は、前記第１のゲート電極上に設けられたチタンシリサイド膜と、前記チタンシリサイド膜上に設けられたチタン窒化膜とを含むことを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
前記第２のバリア膜は、タングステン窒化膜を含むことを特徴とする請求項２から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記第２のバリア膜は、シリコン窒化膜を含むことを特徴とする請求項２から請求項４のいずれか一項に記載の半導体記憶装置。
【請求項７】
半導体基板の上方にゲート電極の材料を形成し、
複数のメモリセルが形成されるセルアレイ領域の周辺に形成される周辺回路領域における前記ゲート電極の材料上に、第１の窒化膜を含む第１のバリア膜を形成し、
前記セルアレイ領域における前記ゲート電極の材料上に、前記第１の窒化膜とは異なる第２の窒化膜を含む第２のバリア膜を形成し、
前記第１および第２のバリア膜上に金属膜を堆積し、
前記金属膜、前記第１および第２のバリア膜、および、前記ゲート電極の材料を加工することによって、前記周辺回路領域および前記メモリセル領域にそれぞれゲート電極を形成することを具備した半導体記憶装置の製造方法。
【請求項８】
前記第２のバリア膜は、前記セルアレイ領域における前記ゲート電極の材料を窒化することによって形成されることを特徴とする請求項７に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置において、ゲート抵抗およびワード線抵抗を低減するために、金属層がコントロールゲートの上部に設けられている。通常、コントロールゲートと金属層との間には、金属の拡散防止のためにバリア膜が設けられている。しかし、コントロールゲートと金属層との間にバリア膜を設けた場合、バリア膜の材料によっては、コントロールゲートと金属層との間の界面抵抗（ＥＩ抵抗）が上昇し、あるいは、金属層のシート抵抗（Ｒｓ）が上昇する場合がある。
【０００３】
コントロールゲートと金属層との間の界面抵抗が上昇すると、周辺回路のトランジスタの動作速度が低下してしまう。また、金属層のシート抵抗が上昇すると、メモリセルアレイのワード線抵抗が上昇してしまう。界面抵抗およびシート抵抗の両方を低下させるバリア膜の材料は、現時点で見つかっていない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
周辺回路のトランジスタの動作速度の低下を抑制し、かつ、メモリセルアレイのワード線抵抗の上昇を抑制することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による半導体記憶装置は、半導体基板を備える。複数のメモリセルは、半導体基板の上方に設けられている。周辺回路は、複数のメモリセルの周辺に設けられている。第１のバリア膜は、周辺回路に含まれるトランジスタの第１のゲート電極上に設けられた第１の窒化膜を含む。第２のバリア膜は、複数のメモリセルの第２のゲート電極上に設けられ、第１の窒化膜とは異なる第２の窒化膜を含む。金属膜は、第１および第２のバリア膜上に設けられている。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に従った半導体記憶装置の構成を示す図。
【図２】ＮＡＮＤストリングＮＳおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの構造を示す断面図。
【図３】周辺回路領域２のトランジスタＴｒの構造を示す断面図。
【図４】メモリセルＭＣのゲート電極ＭＣＧの構成、トランジスタＴｒのゲート電極Ｇの構成、および、メモリセルアレイ１と周辺回路領域２との間の境界部ＢＲの構成をより詳細に示す断面図。
【図５】電荷蓄積層ＣＡを用いた抵抗素子Ｒの断面図。
【図６】抵抗素子Ｒを用いて界面抵抗ＲＥＩおよびシート抵抗ＲＳを測定した結果を示すグラフ。
【図７】第１の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図８】図７に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図９】図８に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１０】図９に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【図１１】第２の実施形態によるメモリセルＭＣのゲート電極ＭＣＧの構成、トランジスタＴｒのゲート電極Ｇの構成、および、メモリセルアレイ１と周辺回路領域２との間の境界部ＢＲの構成を示す断面図。
【図１２】第２の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。上下方向を指す語は、半導体基板のメモリセルＭＣが設けられる面側を上とした場合の相対方向を指し、重力加速度方向を基準とした上方向と異なる場合がある。
【０００９】
（第１の実施形態）
図１は、第１の実施形態に従った半導体記憶装置の構成を示す図である。半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、単にメモリとも言う）である。メモリは、複数のメモリセルＭＣをマトリクス状に二次元配置したメモリセルアレイ１と、メモリセルアレイ１を制御する周辺回路領域２とを備えている。
【００１０】
メモリセルアレイ１は、複数のブロックＢＬＫを有し、各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを有する。ブロックＢＬＫは、データの消去単位である。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣを有する。ＮＡＮＤストリングＮＳの両端のメモリセルＭＣは、選択ゲートトランジスタＳＧＤ、ＳＧＳに接続されている。メモリセルアレイ１の一端のメモリセルＭＣは、選択ゲートトランジスタＳＧＤを介してビット線ＢＬに接続されており、他端のメモリセルＭＣは、選択ゲートトランジスタＳＧＳを介してセルソースＣＥＬＳＲＣに接続されている。
【００１１】
ワード線ＷＬは、ロウ方向に配列されたメモリセルＭＣのコントロールゲートＣＧに接続されている。選択ゲート線ＳＬＤ、ＳＬＳは、それぞれ選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートに接続されている。ワード線ＷＬおよび選択ゲート線ＳＬＳ、ＳＬＤは、ロウデコーダＲＤおよびワード線ドライバＷＬＤにより駆動される。
【００１２】
各ビット線ＢＬは、選択ゲートトランジスタＳＧＤを介してＮＡＮＤストリングＮＳに接続されている。また、各ビット線ＢＬは、センスアンプ回路ＳＡに接続されている。一つのワード線ＷＬに接続された複数のメモリセルＭＣが、一括したデータ読出しおよびデータ書込みの単位であるページを構成する。
【００１３】
選択ゲート線ＳＬＳ、ＳＬＤが選択ゲートトランジスタＳＧＳ、ＳＧＤを駆動することによって、ＮＡＮＤストリングＮＳがビット線ＢＬとセルソースＣＥＳＲＣとの間に接続される。そして、ワード線ドライバＷＬＤが非選択ワード線ＷＬを駆動することによって、非選択メモリセルＭＣをオン状態にする。これにより、センスアンプＳＡがビット線ＢＬを介して選択メモリセルＭＣに電圧を印加することができる。これにより、センスアンプＳＡは、選択メモリセルＭＣのデータを検出し、あるいは、選択メモリセルＭＣにデータを書き込むことができる。
【００１４】
図２は、ＮＡＮＤストリングＮＳおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの構造を示す断面図である。ＮＡＮＤストリングＮＳは、シリコン基板１０に形成されたＰ型ウェル１２上に形成されている。セルソース線ＣＳＬは、ＮＡＮＤストリングＮＳのソース側に接続されたソース側選択ゲートトランジスタＳＧＳに接続されている。一方、ビット線ＢＬは、ＮＡＮＤストリングＮＳのドレイン側に接続されたドレイン側選択ゲートトランジスタＳＧＤに接続されている。
【００１５】
カラム方向に隣接する複数のメモリセルＭＣはｎ＋拡散層を共有している。それにより、選択ゲートトランジスタＳＧＤとＳＧＳとの間において、複数のメモリセルＭＣは直列に接続されている。
【００１６】
各メモリセルＭＣは、トンネルゲート絶縁膜１５を介してシリコン基板１０上に設けられた電荷蓄積層ＣＡと、ＩＰＤ（Inter Layer Dielectric）膜２０を介して電荷蓄積層ＣＡ上に設けられたコントロールゲートＣＧとを含む。
【００１７】
選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧは、メモリセルＭＣの電荷蓄積層ＣＡおよびコントロールゲートＣＧと同じ材料で構成されている。しかし、電荷蓄積層ＣＡとコントロールゲートＣＧとの間のＩＰＤ膜２０の一部は除去され電気的に接続されている。
【００１８】
メモリセルＭＣのゲート電極ＭＣＧおよび選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧ上には、ゲート抵抗およびワード線抵抗を低減するために、金属膜ＭＬが設けられている。ゲート電極ＭＣＧ、ＳＧと金属膜ＭＬとの間には、金属膜ＭＬの金属材料がゲート電極ＭＣＧ、ＳＧへ拡散しないようにバリア膜（図２では図示せず）が形成されている。バリア膜については後述する。
【００１９】
ゲート電極ＭＣＧおよび金属膜ＭＬは、ロウ方向に延伸しておりワード線ＷＬとしても機能する。
【００２０】
図３は、周辺回路領域２のトランジスタＴｒの構造を示す断面図である。トランジスタＴｒのゲート電極Ｇの構成は、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧの構成と同様である。ただし、ゲート電極Ｇと金属膜ＭＬとの間に設けられているバリア膜（図３では図示せず）は、ゲート電極ＭＣＧ、ＳＧと金属膜ＭＬとの間に設けられているバリア膜とは異なる。
【００２１】
トランジスタＴｒのソース層またはドレイン層は、コンタクトプラグＣＮＴを介して配線ＷＲに電気的に接続されている。周辺回路領域２では、このようなトランジスタＴｒ等の半導体素子がシリコン基板１０上に設けられており、これらの半導体素子はメモリセルアレイ１を制御するために動作する。
【００２２】
図４（Ａ）〜図４（Ｃ）は、メモリセルＭＣのゲート電極ＭＣＧの構成、トランジスタＴｒのゲート電極Ｇの構成、および、メモリセルアレイ１と周辺回路領域２との間の境界部ＢＲの構成をより詳細に示す断面図である。
【００２３】
図４（Ａ）は、周辺回路領域のトランジスタＴｒのゲート電極Ｇの構成をより詳細に示している。第１のゲート電極としてのゲート電極Ｇは、シリコン基板１０上に設けられたトンネルゲート絶縁膜１５と、トンネルゲート絶縁膜１５上に設けられた電荷蓄積層ＣＡと、電荷蓄積層ＣＡ上に設けられたゲート間絶縁膜２０と、ゲート間絶縁膜２０上に設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧ上に設けられた第１のバリア膜ＢＭ１と、バリア膜ＢＭ１上に設けられた金属層ＭＬとを備えている。
【００２４】
トンネルゲート絶縁膜１５は、例えば、シリコン酸化膜等の絶縁膜を用いて形成される。電荷蓄積層ＣＡは、例えば、ポリシリコン、ポリシリコンとシリコン窒化膜との積層膜等の材料を用いて形成される。ゲート間絶縁膜２０は、例えば、シリコン酸化膜、シリコン窒化膜またはＨｉｇｈ−ｋ膜等の絶縁膜である。コントロールゲート電極ＣＧは、例えば、ドープトポリシリコン等の導電膜を用いて形成されている。第１のバリア膜ＢＭ１の材料は、例えば、コントロールゲート電極ＣＧ上に設けられた金属シリサイドＭＳと、金属シリサイドＭＳ上に設けられた第１の窒化膜ＭＮとの積層膜である。金属シリサイドＭＳは、例えば、チタンシリサイド膜等の材料を用いて形成される。第１の窒化膜ＭＮは、例えば、チタン窒化膜等の材料を用いて形成される。この場合、第１のバリア膜ＢＭ１は、チタンシリサイド膜とチタン窒化膜との積層膜となる。チタンシリサイド膜は、コントロールゲート電極ＣＧ上に設けられ、チタン窒化膜は、チタンシリサイド膜上に設けられている。尚、第１のバリア膜ＢＭ１の形成時において、コントロールゲート電極ＣＧ上にはチタンが堆積されるが、実際には、ＮＡＮＤ型フラッシュメモリが完成するまでの工程中の熱でチタンシリサイド膜になっていると考えられる。従って、バリア膜ＢＭ１の材料はチタンとチタン窒化膜の積層膜だが、ＮＡＮＤ型フラッシュメモリの完成品におけるバリア膜ＢＭの材質はチタンシリサイドとチタン窒化膜との積層膜といってよい。以下、チタンシリサイド膜とチタン窒化膜との積層膜をＴｉ（ＴｉＳｉ）／ＴｉＮ膜と呼ぶ。金属層ＭＬは、例えば、タングステン等の低抵抗金属を用いて形成されている。
【００２５】
図４（Ｃ）には、メモリセルＭＣのゲート電極ＭＣＧの構成がより詳細に示されている。第２のゲート電極としてのゲート電極ＭＣＧは、シリコン基板１０上に設けられたトンネルゲート絶縁膜１５と、トンネルゲート絶縁膜１５上に設けられた電荷蓄積層ＣＡと、電荷蓄積層ＣＡ上に設けられたゲート間絶縁膜２０と、ゲート間絶縁膜２０上に設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧ上に設けられたバリア膜ＢＭ２と、バリア膜ＢＭ２上に設けられた金属層ＭＬとを備えている。
【００２６】
トンネルゲート絶縁膜１５、電荷蓄積層ＣＡ、ゲート間絶縁膜２０、コントロールゲート電極ＣＧ、金属層ＭＬの各材料は、トランジスタＴｒのゲート電極Ｇの対応する構成の各材料と同様である。第２のバリア膜としてのバリア膜ＢＭ２は、バリア膜ＭＢ１の材料（第１の窒化膜）とは異なる第２の窒化膜として、例えば、タングステン窒化膜等の金属窒化膜を用いて形成されている。尚、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧは、電荷蓄積層ＣＡ、ゲート間絶縁膜２０、コントロールゲート電極ＣＧおよび金属層ＭＬにおいて、トランジスタＴｒのゲート電極Ｇの構成と同様である。一方、ゲート電極ＳＧは、メモリセルＭＣのゲート電極ＭＣＧと同様に、コントロールゲート電極ＣＧと金属層ＭＬとの間に第２のバリア膜ＢＭ２を備えている。
【００２７】
図４（Ｂ）には、メモリセルアレイ１と周辺回路領域２との間の境界部ＢＰの構成を示す。トンネルゲート絶縁膜１５、電荷蓄積層ＣＡ、ゲート間絶縁膜２０、コントロールゲート電極ＣＧ、金属層ＭＬは、メモリセルアレイ１および周辺回路領域２において共通である。従って、境界部ＢＰにおいても、トンネルゲート絶縁膜１５、電荷蓄積層ＣＡ、ゲート間絶縁膜２０、コントロールゲート電極ＣＧ、金属層ＭＬは、メモリセルＭＣのゲート電極ＭＣＧおよびトランジスタＴｒのゲート電極Ｇと同様の構成を有する。
【００２８】
一方、第１のバリア膜ＢＭ１および第２のバリア膜ＭＢ２は互いに異なる材料からなり、かつ、互いに異なる構成を有する。第１のバリア膜ＢＭ１および第２のバリア膜ＭＢ２はそれぞれ異なる工程で形成されるため、境界部ＢＰにおいて、第１のバリア膜ＢＭ１および第２のバリア膜ＭＢ２の一方は、他方の上に重複する。図４（Ｂ）では、第２のバリア膜ＢＭ２が第１のバリア膜ＢＭ１の上に重複している。尚、製造方法によっては、第１のバリア膜ＢＭ１が第２のバリア膜ＢＭ２の上に重複することもある。
【００２９】
このように、本実施形態によるメモリは、周辺回路領域２のトランジスタＴｒの第１のゲート電極Ｇ上に第１の窒化膜としてＴｉ（ＴｉＳｉ）／ＴｉＮ膜を含む第１のバリア膜を備える。さらに、メモリは、メモリセルＭＣの第２のゲート電極ＭＣＧ上に、第２の窒化膜としてタングステン窒化膜を含む第２のバリア膜を備える。メモリセルアレイ１と周辺回路領域２とにおいて異なるバリア膜ＢＭ１、ＢＭ２を備えることにより、図５および図６を参照して説明するように、メモリは以下の効果を有する。
【００３０】
図５は、電荷蓄積層ＣＡを用いた抵抗素子Ｒの断面図である。図６は、抵抗素子Ｒを用いて界面抵抗ＲＥＩおよびシート抵抗ＲＳを測定した結果を示すグラフである。
【００３１】
抵抗素子Ｒは、互いに切断された金属膜ＭＬにそれぞれ接続されたコンタクトプラグＣＮＴ１、ＣＮＴ２を備えている。また、抵抗素子Ｒは、エッチング領域ＥＩ（Etching Inter-poly）１、ＥＩ２を有する。コントロールゲートＣＧは、エッチング領域ＥＩ１、ＥＩ２において電荷蓄積層ＣＡに接続されている。コンタクトプラグＣＮＴ１は、エッチング領域ＥＩ１を介して電荷蓄積層ＣＡに電気的に接続され、エッチング領域ＥＩ２を介してコンタクトプラグＣＮＴ２に電気的に接続されている。これにより、抵抗素子Ｒは、電荷蓄積層ＣＡを用いた抵抗素子として機能する。
【００３２】
このような抵抗素子Ｒにおいて金属層ＭＬとコントロールゲートＣＧとの間のバリア膜としてタングステン窒化膜を用いた場合、図６のグラフのＷＮ（Ｔ１）に示すように、金属膜ＭＬのシート抵抗ＲＳは比較的低く抑えられるものの、金属層ＭＬとコントロールゲートＣＧとの間の界面抵抗ＲＥＩが比較的高くなった。このとき、タングステン窒化膜の膜厚はＴ１とした。
【００３３】
一方、金属層ＭＬとコントロールゲートＣＧとの間のバリア膜としてＴｉ（ＴｉＳｉ）／ＴｉＮ膜を用いた場合、図６のグラフのＴｉ（ＴｉＳｉ）／ＴｉＮ（Ｔ１）に示すように、金属膜ＭＬのシート抵抗ＲＳはタングステン窒化膜のそれよりも高くなるが、金属層ＭＬとコントロールゲートＣＧとの間の界面抵抗ＲＥＩは、タングステン窒化膜のそれよりも低くなった。このとき、Ｔｉ（ＴｉＳｉ）／ＴｉＮ膜の膜厚はＴ１とした。この傾向は、Ｔｉ（ＴｉＳｉ）／ＴｉＮ膜の膜厚をＴ２（Ｔ２＞Ｔ１）に厚くしても同様であった。このように、金属膜ＭＬのシート抵抗ＲＳおよび金属層ＭＬとコントロールゲートＣＧとの間の界面抵抗ＲＥＩは、バリア膜ＢＭ１またはＢＭ２の材料の相違によって互いに相反する傾向を有する。
【００３４】
金属膜ＭＬのシート抵抗ＲＳは、金属膜ＭＬの下地となるバリア膜の材料によって金属膜ＭＬの粒界の大きさ（グレインサイズ）が異なるため変化する。例えば、バリア膜がＴｉ（ＴｉＳｉ）／ＴｉＮ膜である場合、金属膜ＭＬ（例えば、タングステン）のグレインサイズは、比較的小さくなる。これに対し、バリア膜がタングステン窒化膜である場合、金属膜ＭＬのグレインサイズは、比較的大きくなる。これにより、バリア膜がＴｉ（ＴｉＳｉ）／ＴｉＮ膜である場合のシート抵抗ＲＳは、バリア膜がタングステン窒化膜である場合のシート抵抗ＲＳよりも高くなる。
【００３５】
バリア膜がＴｉ（ＴｉＳｉ）／ＴｉＮ膜である場合、ＴｉＮ膜とコントロールゲートＣＧとの間には、比較的抵抗の低いシリサイド（ＴｉＳｉ）膜が形成される。バリア膜がタングステン窒化膜である場合、タングステン窒化膜とコントロールゲートＣＧとの間には、シリサイド（ＴｉＳｉ）膜よりも抵抗の高いシリコン窒化膜が形成される。これにより、バリア膜がＴｉ（ＴｉＳｉ）／ＴｉＮ膜である場合の界面抵抗ＲＥＩは、バリア膜がタングステン窒化膜である場合の界面抵抗ＲＥＩよりも低くなる。
【００３６】
通常、金属層ＭＬとコントロールゲートＣＧとの間の界面抵抗ＲＥＩが高い場合、周辺回路領域２のトランジスタＴｒの動作速度が低下する。周辺回路領域２における配線は、ワード線ＷＬほど微細化されていないため、シート抵抗ＲＳよりも界面抵抗ＲＥＩを低く抑えることが重要となる。従って、本実施形態による周辺回路領域２では、バリア膜は、Ｔｉ（ＴｉＳｉ）／ＴｉＮ膜のような界面抵抗ＲＥＩの低い第１のバリア膜ＢＭ１であることが好ましい。
【００３７】
一方、メモリセルアレイ１において、ワード線ＷＬのライン幅は、リソグラフィ技術の最小加工寸法Ｆ（Feature size）の半分（ハーフピッチ）以下に微細化されている。また、ワード線ＷＬは、メモリセルアレイ１内の複数のメモリブロックＢＬＫに亘って設けられるため、周辺回路領域２における配線と比べると長い。このように微細化され、かつ、細長いワード線ＷＬにおいては、シート抵抗ＲＳが低いことが重要となる。従って、本実施形態によるメモリセルアレイ１では、バリア膜は、タングステン窒化膜のように金属層ＭＬのシート抵抗ＲＳを低下させる第２のバリア膜ＢＭ２であることが好ましい。
【００３８】
このように、本実施形態によれば、周辺回路領域２のトランジスタＴｒのゲート電極Ｇに第１のバリア膜ＢＭ１を用い、メモリセルＭＣのゲート電極ＭＣＧに第１のバリア膜ＢＭ１と異なる第２のバリア膜ＢＭ２を用いる。これにより、周辺回路領域２のトランジスタＴｒの動作速度の改善と、メモリセルアレイ１におけるワード線ＷＬのシート抵抗ＲＳの低減とを両立させることができる。
【００３９】
尚、周辺回路領域２において、バリア膜としてタングステン窒化膜を用いると、界面抵抗ＲＥＩが高くなる。これに対処するために、コンタクトプラグＣＮＴ１、ＣＮＴ２を電荷蓄積層ＣＡに直接接続することが考えられる。しかし、この場合、コンタクトプラグＣＮＴ１、ＣＮＴ２を形成する際に、電荷蓄積層ＣＡに達する深いコンタクトホール（図示せず）を形成する必要がある。このような深いコンタクトホールは、金属層ＭＬに接続するコンタクトプラグに用いられる比較的浅いコンタクトホールと同時に形成することはできない。従って、電荷蓄積層ＣＡに達する深いコンタクトホールを形成するためには、リソグラフィ工程およびエッチング工程を追加する必要がある。さらに、トランジスタＴｒのゲート電極Ｇにおいて界面抵抗は依然として高いままとなってしまう。従って、本実施形態のように  周辺回路領域２とメモリセルアレイ１とにおいて、互いに異なるバリア膜ＢＭ１、ＢＭ２を設けることがより有効である。
【００４０】
図７（Ａ）〜図１０（Ｃ）は、第１の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図である。
【００４１】
まず、シリコン基板１０上にトンネルゲート絶縁膜１５を形成する。トンネルゲート絶縁膜１５には、例えば、シリコン酸化膜を用い、シリコン基板１１を酸化して形成できる。尚、選択ゲートトランジスタＳＧＳ、ＳＧＤの領域および周辺回路領域には、トンネルゲート絶縁膜１５と異なるゲート絶縁膜を形成してもよい。
【００４２】
次に、電荷蓄積層ＣＡの材料をトンネルゲート絶縁膜１５上に堆積する。電荷蓄積層ＣＡの材料は、例えば、ポリシリコン、ポリシリコンとシリコン窒化膜との積層膜等の材料を用いて形成される。
【００４３】
次に、素子分離としてＳＴＩ（Shallow Trench Isolation）（図示せず）の形成後、ゲート間絶縁膜（ＩＰＤ膜）２０を電荷蓄積層ＣＡ上に堆積する。ゲート間絶縁膜２０は、例えば、シリコン酸化膜、シリコン窒化膜またはＨｉｇｈ−ｋ膜等の絶縁膜である。トランジスタＴｒに設けられたゲート間絶縁膜２０の一部を除去する。このゲート間絶縁膜２０のエッチングにおいて、選択ゲートトランジスタＳＧＳ、ＳＧＤに設けられたゲート間絶縁膜２０の一部も除去される。抵抗素子Ｒのエッチング領域ＥＩ１，ＥＩ２のゲート間絶縁膜２０も除去される。
【００４４】
次に、コントロールゲートＣＧの材料をゲート間絶縁膜２０上に堆積する。コントロールゲートＣＧの材料は、例えば、ドープトポリシリコン等の導電膜である。トランジスタＴｒ、選択ゲートトランジスタＳＧＳ、ＳＧＤおよび抵抗素子Ｒにおいて、コントロールゲートＣＧの材料は、ゲート間絶縁膜２０を除去した部分にて、電荷蓄積層ＣＡと電気に接続される。これにより、図７（Ａ）〜図７（Ｃ）に示すように、ゲート電極（ＣＡ、ＣＧ）の材料がシリコン基板１０上に形成される。
【００４５】
次に、コントロールゲート電極ＣＧ上に第１のバリア膜ＢＭ１を堆積する。第１のバリア膜ＢＭ１は、コントロールゲート電極ＣＧ上に形成された金属膜ＭＳと、金属膜ＭＳ上に形成された第１の窒化膜ＭＮとを含む。金属膜ＭＳは、堆積後、金属シリサイドになると考えられる。例えば、金属膜ＭＳは、チタン膜を用いて形成され、堆積後、チタンシリサイド膜厚になる。第１の窒化膜ＭＮは、例えば、チタン窒化膜を用いて形成される。チタン膜の膜厚は、例えば、約２ｎｍである。チタン窒化膜の膜厚は、例えば、約１０ｎｍである。
【００４６】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、図８（Ａ）〜図８（Ｃ）に示すように、メモリセルアレイ１の領域にある第１のバリア膜ＢＭ１の材料を除去し、周辺回路領域２におけるコントロールゲート電極ＣＧの材料上に第１のバリア膜ＢＭ１を残置させる。
【００４７】
次に、コントロールゲート電極ＣＧの材料および第１のバリア膜ＢＭ１上に第２のバリア膜ＢＭ２の材料を堆積する。第２のバリア膜ＢＭ２の材料は、第１のバリア膜ＢＭ１の材料（第１の窒化膜）とは異なる第２の窒化膜を用いて形成されている。第２のバリア膜ＢＭ２は、例えば、タングステン窒化膜等の金属窒化膜を用いて形成されている。タングステン窒化膜の膜厚は、例えば、約４０ｎｍである。
【００４８】
次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、図９（Ａ）〜図９（Ｃ）に示すように、周辺回路領域２にある第２のバリア膜ＢＭ２の材料を除去し、メモリセルアレイ１のコントロールゲート電極ＣＧの材料上に第２のバリア膜ＢＭ２を残置させる。このとき、図９（Ｂ）に示すように、境界部ＢＰにおいて、第２のバリア膜ＢＭ２は、第１のバリア膜ＢＭ１の上に重複する。
【００４９】
次に、図１０（Ａ）〜図１０（Ｃ）に示すように、第１および第２のバリア膜ＢＭ１、ＢＭ２上に金属層ＭＬの材料を堆積する。金属膜ＭＬの材料は、例えば、タングステン等の低抵抗金属を用いて形成される。
【００５０】
さらに、ハードマスク（図示せず）を金属層ＭＬ上に形成し、リソグラフィ技術  およびＲＩＥ法、並びに、側壁転写法を用いてハードマスクを所望のレイアウトパターンに加工する。このハードマスクをマスクとして用いて、金属層ＭＬ、第１および第２のバリア膜ＢＭ１、ＢＭ２、ゲート電極（ＣＧ、ＣＡ）の材料、および、ゲート間絶縁膜２０を加工する。これにより、図４（Ａ）〜図４（Ｃ）に示すように、メモリセルアレイ１および周辺回路領域２にゲート電極ＭＣＧ、Ｇが形成される。その後、層間絶縁膜ＩＬＤおよびビット線ＢＬ等を形成することによって、本実施形態によるメモリが完成する。
【００５１】
本実施形態による製造方法は、周辺回路領域２のトランジスタＴｒのゲート電極Ｇに第１のバリア膜ＢＭ１を形成し、メモリセルＭＣのゲート電極ＭＣＧに第１のバリア膜ＢＭ１と異なる第２のバリア膜ＢＭ２を形成する。これにより、本実施形態は、周辺回路領域２のトランジスタＴｒの動作速度の改善と、メモリセルアレイ１におけるワード線ＷＬのシート抵抗ＲＳの低減とを両立させることができる。
【００５２】
また、本実施形態では、コンタクトプラグは、金属層ＭＬに達するコンタクトプラグで足り、電荷蓄積層ＣＡにまで達する深いコンタクトプラグは不要となる。従って、コンタクトプラグの形成の際に、リソグラフィ工程およびエッチング工程は、複数回繰り返す必要がない。これにより、製造工程の増加を抑制することができる。
【００５３】
（第２の実施形態）
図１１（Ａ）〜図１１（Ｃ）は、第２の実施形態によるメモリセルＭＣのゲート電極ＭＣＧの構成、トランジスタＴｒのゲート電極Ｇの構成、および、メモリセルアレイ１と周辺回路領域２との間の境界部ＢＲの構成を示す断面図である。第２の実施形態は、第２のバリア膜ＢＭ２が、シリコン窒化膜を用いて形成されている点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
【００５４】
第２のバリア膜ＢＭ２がシリコン窒化膜を含む場合、タングステン窒化膜と同様に、界面抵抗ＲＥＩは上昇するものの、第２のバリア膜ＢＭ２上の金属層ＭＬのシート抵抗ＲＳが低くなる。従って、第２の実施形態も、第１の実施形態と同様の効果を得ることができる。
【００５５】
図１２（Ａ）〜図１２（Ｃ）は、第２の実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図である。図７（Ａ）〜図８（Ｃ）を参照して説明した工程を経た後、スパイクアニールを用いて、コントロールゲート電極ＣＧの表面を窒化する。これにより、図１２（Ａ）〜図１２（Ｃ）に示すように、メモリセルアレイ１の領域のコントロールゲート電極ＣＧ上に第２のバリア膜ＢＭ２としてシリコン窒化膜が選択的に形成される。次に、図１０（Ａ）〜図１０（Ｃ）を参照して説明したように、第１および第２のバリア膜ＢＭ１、ＢＭ２上に金属層ＭＬの材料を堆積する。その後、金属層ＭＬ、第１および第２のバリア膜ＢＭ１、ＢＭ２、ゲート電極（ＣＧ、ＣＡ）の材料、および、ゲート間絶縁膜２０を加工する。これにより、図１１（Ａ）〜図１１（Ｃ）に示すように、メモリセルアレイ１および周辺回路領域２にゲート電極ＭＣＧ、Ｇが形成される。その後、層間絶縁膜ＩＬＤおよびビット線ＢＬ等を形成することによって、第２の実施形態によるメモリが完成する。
【００５６】
第２の実施形態において、第２のバリア膜ＢＭ２の形成には、リソグラフィ工程およびエッチング工程を必要としない。従って、第２の実施形態による製造方法は、第１の実施形態の製造方法よりも工程が短縮され得る。さらに、第２の実施形態も、周辺回路領域２のトランジスタＴｒのゲート電極Ｇに第１のバリア膜ＢＭ１を形成し、メモリセルＭＣのゲート電極ＭＣＧに第１のバリア膜ＢＭ１と異なる第２のバリア膜ＢＭ２を形成する。これにより、第２の実施形態は、第１の実施形態と同様に、周辺回路領域２のトランジスタＴｒの動作速度の改善と、メモリセルアレイ１におけるワード線ＷＬのシート抵抗ＲＳの低減とを両立させることができる。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５８】
１・・・メモリセルアレイ、２・・・周辺回路領域、ＭＣ・・・メモリセル、Ｔｒ・・・トランジスタ、ＢＰ・・・境界部、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＮＳ・・・ＮＡＮＤストリング、ＳＧＤ、ＳＧＳ・・・選択ゲートトランジスタ、ＣＡ・・・電荷蓄積層、ＣＧ・・・コントロールゲート、ＢＭ１・・・第１のバリア膜、ＢＭ２・・・第２のバリア膜、ＭＮ・・・第１の窒化膜、ＭＳ・・・金属シリサイド、ＭＬ・・・金属層、１０・・・シリコン基板、１２・・・ウェル、１５・・・トンネルゲート絶縁膜、２０・・・ＩＰＤ膜、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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