(57)【要約】【課題】クロスポイント型メモリにおいて、上層配線を加工した後に、引き続いてその下のメモリセル加工をドライエッチングで行う場合に、上層配線のサイドエッチングによる寸法異常の発生や上層配線の倒れによるショートの発生を抑制する不揮発性記憶装置を提供する。【解決手段】実施形態によれば、メモリセルアレイ部ＭＣＡと、Ｘ方向に延在する複数のワード線ＷＬが、メモリセルアレイ部ＭＣＡ外に引き出されて形成されるワード線フックアップ部ＷＨＵと、ワード線ＷＬよりも上層に設けられ、Ｙ方向に延在する複数のビット線ＢＬが、メモリセルアレイ部ＭＣＡ外に引き出されて形成されるビット線フックアップ部ＢＨＵと、 ビット線ＢＬに接続されるダミー配線ＤＬと、を備える。ダミー配線ＤＬは、ビット線ＢＬとダミー配線ＤＬの面積の和が各ビット線ＢＬで等しくなるように設けられる。【選択図】図１
2014150234.tif 000002
【特許請求の範囲】
【請求項１】
セレクタ層と抵抗変化層とが順に積層された複数の不揮発性メモリセルがマトリクス状に形成されるメモリセルアレイ層を有するメモリセル形成領域と、
前記メモリセル形成領域で前記不揮発性メモリセルに接続され、第１方向に延在する複数の第１配線が、前記メモリセル形成領域外に引き出されて形成される第１配線フックアップ領域と、
前記メモリセル形成領域で前記不揮発性メモリセルに前記第１配線よりも上層で接続され、前記第１方向に交差する第２方向に延在する複数の第２配線が、前記メモリセル形成領域外に引き出されて形成される第２配線フックアップ領域と、 
前記第２配線に接続される第１ダミー配線と、
前記第１配線に接続される第２ダミー配線と、
を備え、
前記メモリセルアレイ層は、高さ方向に複数積層され、高さ方向に隣接する前記メモリセルアレイ層間で前記第１配線または前記第２配線が共有され、
前記抵抗変化層は、Ｓｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏからなる群から選択される少なくとも１種以上の元素を含む金属酸化膜、カーボン膜またはカルコゲナイド化合物であり、
前記第２配線フックアップ領域での前記複数の第２配線の長さが、前記メモリセル形成領域の前記第１方向の中央部に設けられるものが最も長く、前記第１方向の両端部に向かうにつれて短くなるように形成され、
前記第１配線フックアップ領域での前記複数の第１配線の長さが、前記メモリセル形成領域の前記第２方向の中央部に設けられるものが最も長く、前記第２方向の両端部に向かうにつれて短くなるように形成され、
前記メモリセル形成領域と前記第２配線フックアップ領域での前記第２配線と前記第１ダミー配線の面積の和が前記各第２配線で等しくなるように、前記メモリセル形成領域の前記第１方向の中央部に設けられる前記第２配線の長さを基準にして、その他の第２配線に接続される前記第１ダミー配線の長さが決定され、
前記メモリセル形成領域と前記第１配線フックアップ領域での前記第１配線と前記第２ダミー配線の面積の和が前記各第１配線で等しくなるように、前記メモリセル形成領域の前記第２方向の中央部に設けられる前記第１配線の長さを基準にして、その他の第１配線に接続される前記第２ダミー配線の長さが決定されることを特徴とする不揮発性記憶装置。
【請求項２】
複数の不揮発性メモリセルがマトリクス状に形成されるメモリセルアレイ層を有するメモリセル形成領域と、
前記メモリセル形成領域で前記不揮発性メモリセルに接続され、第１方向に延在する複数の第１配線が、前記メモリセル形成領域外に引き出されて形成される第１配線フックアップ領域と、
前記メモリセル形成領域で前記不揮発性メモリセルに前記第１配線よりも上層で接続され、前記第１方向に交差する第２方向に延在する複数の第２配線が、前記メモリセル形成領域外に引き出されて形成される第２配線フックアップ領域と、 
前記第２配線に接続される第１ダミー配線と、
を備え、
前記メモリセル形成領域と前記第２配線フックアップ領域での前記第２配線と前記第１ダミー配線の面積の和が前記各第２配線で等しくなるように、前記第１ダミー配線を設けることを特徴とする不揮発性記憶装置。
【請求項３】
前記第１配線に接続される第２ダミー配線をさらに備え、
前記メモリセル形成領域と前記第１配線フックアップ領域での前記第１配線と前記第２ダミー配線の面積の和が前記各第１配線で等しくなるように、前記第２ダミー配線を設けることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記複数の第２配線は、それぞれ同じ幅を有し、
前記第１ダミー配線は、前記第２配線と同じ幅を有し、
前記第２配線と前記第１ダミー配線の長さの和が前記各第２配線で等しくなるように前記第１ダミー配線の長さが設定され、
前記複数の第１配線は、それぞれ同じ幅を有し、
前記第２ダミー配線は、前記第１配線と同じ幅を有し、
前記第１配線と前記第２ダミー配線の長さの和が前記各第１配線で等しくなるように前記第２ダミー配線の長さが設定されることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記第２配線フックアップ領域での前記複数の第２配線の長さが、前記メモリセル形成領域の前記第１方向の中央部に設けられるものが最も長く、前記第１方向の両端部に向かうにつれて短くなるように形成され、
前記メモリセル形成領域の前記第１方向の中央部に設けられる前記第２配線の長さを基準にして、その他の第２配線に接続される前記第１ダミー配線の長さが決定され、
前記第１配線フックアップ領域での前記複数の第１配線の長さが、前記メモリセル形成領域の前記第２方向の中央部に設けられるものが最も長く、前記第２方向の両端部に向かうにつれて短くなるように形成され、
前記メモリセル形成領域の前記第２方向の中央部に設けられる前記第１配線の長さを基準にして、その他の第１配線に接続される前記第２ダミー配線の長さが決定されることを特徴とする請求項４に記載の不揮発性記憶装置。
【請求項６】
第１方向に延在する複数の第１配線と、前記第１方向と交差する第２方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間の各交差位置に挟持されるように複数の不揮発性メモリセルが配置される不揮発性メモリセルアレイ層と、を備える不揮発性記憶装置の製造方法において、
基板上に、前記第１配線となる第１配線材料層と、前記不揮発性メモリセルを構成するメモリ層構成層と、を順に積層し、
ドライエッチングによって、メモリセル形成領域と前記メモリセル形成領域の前記第１方向に隣接する第１配線フックアップ領域では、前記メモリ層構成層と前記第１配線材料層とをエッチングして、前記第１方向に延在する第１ラインアンドスペースパターンを有する第１パターンを形成し、前記メモリセル形成領域の前記第２方向に隣接する第２配線フックアップ領域では、前記メモリ層構成層と前記第１配線材料層とを除去し、
前記メモリセル形成領域と前記第１配線フックアップ領域では、前記第１ラインアンドスペースパターンを構成するラインパターン間に埋め込まれるように、前記第２配線フックアップ領域では、ドライエッチングによって除去された領域に、層間絶縁膜を形成し、
前記層間絶縁膜と前記メモリ層構成層上に、前記第２配線となる第２配線材料層を形成し、
ドライエッチングによって、前記メモリセル形成領域と前記第２配線フックアップ領域では、前記第２配線材料層と前記メモリ層構成層と前記層間絶縁膜とを加工して、前記第２方向に延在する第２ラインアンドスペースパターンと、前記第２ラインアンドスペースパターンを構成する各ラインパターンの面積が等しくなるように前記各ラインパターンに接続される第１ダミーパターンと、を有する第２パターンを形成し、前記第１配線フックアップ領域では、前記第２配線材料層と前記メモリ層構成層とを除去することを特徴とする不揮発性記憶装置の製造方法。
【請求項７】
第１方向に延在する複数の第１配線と、前記第１方向と交差する第２方向に延在する複数の第２配線と、前記第１配線と前記第２配線との間の各交差位置に挟持されるように複数の不揮発性メモリセルが配置される不揮発性メモリセルアレイ層と、を備える不揮発性記憶装置の製造方法において、
基板上に、前記第１配線となる第１配線材料層と、不揮発性メモリセルを構成する第１メモリ層構成層と、を順に積層し、
ドライエッチングによって、メモリセル形成領域と前記メモリセル形成領域の前記第１方向に隣接する第１配線フックアップ領域では、前記第１メモリ層構成層と前記第１配線材料層とをエッチングして、前記第１方向に延在する第１ラインアンドスペースパターンを有する第１パターンを形成し、前記メモリセル形成領域の前記第２方向に隣接する第２配線フックアップ領域では、前記第１メモリ層構成層と前記第１配線材料層とを除去し、
前記メモリセル形成領域と前記第１配線フックアップ領域では、前記第１ラインアンドスペースパターンを構成するラインパターン間に埋め込まれるように、前記第２配線フックアップ領域では、ドライエッチングによって除去された領域に、第１層間絶縁膜を形成し、
前記第１層間絶縁膜と前記第１メモリ層構成層上に、前記第２配線となる第２配線材料層と、不揮発性メモリセルを構成する第２メモリ層構成層と、を順に積層し、
ドライエッチングによって、前記メモリセル形成領域と前記第２配線フックアップ領域では、前記第２メモリ層構成層と前記第２配線材料層と前記第１メモリ層構成層と前記第１層間絶縁膜とを加工して、前記第２方向に延在する第２ラインアンドスペースパターンと、前記第２ラインアンドスペースパターンを構成する各ラインパターンの面積が等しくなるように前記各ラインパターンに接続される第１ダミーパターンと、を有する第２パターンを形成し、前記第１配線フックアップ領域では、前記第２メモリ層構成層と前記第２配線材料層と前記第１メモリ層構成層と前記第１層間絶縁膜とを除去することを特徴とする不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive  Random  Access  Memory）が注目されている。このようなＲｅＲＡＭでのメモリセルアレイ領域は、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１方向に並行して延在する複数のワード線と、第１方向に垂直な第２方向に並行して延在する複数のビット線との交差部に、アレイ状に配列されることによって、構成される。また、ワード線とビット線は各々ワード線フックアップ領域とビット線フックアップ領域へと引き出され、コンタクトを介して別の配線層に接続される。
【０００３】
ここで、ワード線フックアップ領域とビット線フックアップ領域では、各ワード線と各ビット線にコンタクトを接続するコンタクト接続部が、隣接する配線同士で形成位置が重ならないように設けられる。その結果、メモリセルアレイ領域およびフックアップ領域を合わせたワード線配線長やビット線配線長は隣接配線間で異なる。そのため、ドライエッチングプロセスによってワード線またはビット線を加工する段階で、配線のチャージアップ量が異なる現象が生じる。特にクロスポイント型メモリにおいては上層配線を加工した後に、引き続いて交点のメモリセル加工を行なう必要があるが、上層配線が加工された段階で配線間のチャージアップ量が異なる。このような状態で、メモリセルおよびメモリセル間を埋め込んでいる層間絶縁膜をドライエッチングで加工すると、入射粒子（イオン、電子）の軌道の曲がりによる上層配線のサイドエッチングによる寸法異常や、上層配線下の層間絶縁膜がサイドエッチングされて上層配線が倒れショートしてしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３０１４０号号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、クロスポイント型メモリにおいて、上層配線を加工した後に、引き続いてその下のメモリセル加工をドライエッチングで行う場合に、上層配線のサイドエッチングによる寸法異常の発生や上層配線の倒れによるショートの発生を抑制する不揮発性記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態によれば、メモリセル形成領域と、第１配線フックアップ領域と、第２配線フックアップ領域と、第１ダミー配線と、を備える不揮発性記憶装置が提供される。前記メモリセル形成領域は、複数の不揮発性メモリセルがマトリクス状に形成されるメモリセルアレイ層を有する領域である。前記第１配線フックアップ領域は、前記メモリセル形成領域で前記不揮発性メモリセルに接続され、第１方向に延在する複数の第１配線が、前記メモリセル形成領域外に引き出されて形成される領域である。前記第２配線フックアップ領域は、前記メモリセル形成領域で前記不揮発性メモリセルに前記第１配線よりも上層で接続され、前記第１方向に交差する第２方向に延在する複数の第２配線が、前記メモリセル形成領域外に引き出されて形成される領域である。前記第１ダミー配線は、前記第２配線に接続される。そして、前記メモリセル形成領域と前記第２配線フックアップ領域での前記第２配線と前記第１ダミー配線の面積の和が前記各第２配線で等しくなるように、前記第１ダミー配線を設ける。
【図面の簡単な説明】
【０００７】
【図１】図１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの構成の一例を模式的に示す図である。
【図２−１】図２−１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図２−２】図２−２は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図３−１】図３−１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図３−２】図３−２は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図４−１】図４−１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図４−２】図４−２は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図５−１】図５−１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図５−２】図５−２は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図６−１】図６−１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図６−２】図６−２は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図７−１】図７−１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図７−２】図７−２は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。
【図８】図８は、実施形態による不揮発性記憶装置の他の構成例を模式的に示す上面図である。
【図９】図９は、実施形態による不揮発性記憶装置の他の構成例を模式的に示す上面図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる場合がある。さらに、以下の実施形態で用いられる不揮発性記憶装置の上面図では、構成部材間の関係をわかりやすくするために、ハッチングを付している。さらにまた、以下の実施形態では、不揮発性記憶装置として抵抗変化型メモリを例に挙げて説明する。
【０００９】
図１は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの構成の一例を模式的に示す図であり、図１（ａ）は、実施形態による抵抗変化型メモリの上面図を示し、図１（ｂ）は抵抗変化型メモリのメモリセルの構造の一例を示す断面図である。なお、図１（ａ）では、下層の配線を便宜上表示しており、図１（ｂ）では、ワード線上のワード線に沿った断面構造を示している。
【００１０】
抵抗変化型メモリは、Ｘ方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さのＹ方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差部に抵抗変化素子ＶＲとセレクタ層ＳＬとが直列に接続された抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置されるメモリセルアレイ部ＭＣＡを有する。また、メモリセルアレイ部ＭＣＡのＸ方向の一方の側には、メモリセルアレイ部ＭＣＡからのワード線ＷＬが引き出されたワード線フックアップ部ＷＨＵが設けられ、メモリセルアレイ部ＭＣＡのＹ方向の一方の側には、メモリセルアレイ部ＭＣＡからビット線ＢＬが引き出されたビット線フックアップ部ＢＨＵが設けられる。
【００１１】
メモリセルアレイ部ＭＣＡでは、図１（ｂ）に示されるように、Ｘ方向に延在するワード線ＷＬ上に、メモリセルＭＣを構成するセレクタ層ＳＬと抵抗変化素子ＶＲが積層され、抵抗変化素子ＶＲ上にＹ方向に延在するビット線ＢＬが形成されている。
【００１２】
セレクタ層ＳＬは、メモリセルＭＣに流れる電流の向きを制御する層であり、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなり、ワード線ＷＬ上に形成される。たとえば、ＰＩＮ接合を有する多結晶シリコン膜などによって構成することができる。
【００１３】
抵抗変化素子ＶＲは、下部電極層ＬＥ、不揮発性記憶層としての抵抗変化層ＲＷおよび上部電極層ＵＥを有する。下部電極層ＬＥと上部電極層ＵＥは、抵抗変化層ＲＷと反応して抵抗変化層ＲＷの可変抵抗性を損なわない金属材料または金属窒化物材料からなる。このような下部電極層ＬＥと上部電極層ＵＥとして、たとえば、Ｐｔ，Ａｕ，Ａｇ，Ｒｕ，Ｉｒ，Ｃｏ，Ａｌ，Ｔｉ，Ｗ，Ｍｏ，Ｔａなどから選択される少なくとも１つの金属材料、またはＴｉ，Ｗ，Ｍｏ，Ｔａなどから選択される少なくとも１つの金属材料の窒化物を用いることができる。上部電極層ＵＥまたは下部電極層ＬＥは、場合によっては省略することが可能である。
【００１４】
抵抗変化層ＲＷは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物やカーボン膜などからなる抵抗変化材料、カルコゲナイド化合物の結晶／アモルファス化の状態変化によって抵抗値を変化させる相変化メモリ材料などによって構成される。抵抗変化材料として、たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む金属酸化膜などを例示することができる。なお、抵抗変化層ＲＷ自体が整流特性を有する材料である場合には、セレクタ層ＳＬは省略される。
【００１５】
ワード線フックアップ部ＷＨＵでは、メモリセルアレイ部ＭＣＡから延びるワード線ＷＬが形成される。ここでは、ラインアンドスペース状のパターンのワード線ＷＬのうち、Ｙ方向の中央部付近に形成される２本のワード線ＷＬを最も長くし、Ｙ方向の両端部に向かうにつれて徐々に短くなるようにしている。また、ワード線ＷＬの端部には、コンタクト接続部ＣＣが設けられており、このコンタクト接続部ＣＣにワード線コンタクトＷＣが設けられる。ワード線コンタクトＷＣは、その端部で周辺回路に接続される配線と接続される。
【００１６】
ビット線フックアップ部ＢＨＵでは、メモリセルアレイ部ＭＣＡから延びるビット線ＢＬが形成される。ここでは、ラインアンドスペース状のパターンのビット線ＢＬのうち、Ｘ方向の中央部付近に形成される２本のビット線ＢＬを最も長くし、Ｘ方向の両端部に向かうにつれて徐々に短くなるようにしている。また、ビット線ＢＬの端部には、コンタクト接続部ＣＣが設けられており、このコンタクト接続部ＣＣにビット線コンタクトＢＣが設けられる。ビット線コンタクトＢＣは、その端部で周辺回路に接続される配線と接続される。
【００１７】
隣接するメモリセルＭＣ間や、ワード線ＷＬとビット線ＢＬとの間はたとえば層間絶縁膜などによって絶縁されている。
【００１８】
本実施形態では、図１（ａ）に示されるように、上層の配線層であるビット線ＢＬにおいて、メモリセルアレイ部ＭＣＡとビット線フックアップ部ＢＨＵに形成されるビット線ＢＬの面積が等しくなるように、ビット線フックアップ部ＢＨＵにダミー配線ＤＬが設けられている。なお、図１（ａ）の例では、通常、どのビット線ＢＬの幅も同一であり、またビット線ＢＬの一方の端部に設けられるコンタクト接続部ＣＣの形も同一であるので、ビット線ＢＬとダミー配線ＤＬを合計した長さが、どのビット線ＢＬでも等しくなるようにダミー配線ＤＬが設けられる。この例では、ビット線ＢＬのＸ方向中央部に設けられるビット線ＢＬの長さに合わせるように、他のビット線ＢＬにダミー配線ＤＬが設けられている。上記したように、ビット線ＢＬの長さは、Ｘ方向の中央部付近で最も長く、Ｘ方向の両端部に向かうにつれて徐々に短くなるように形成されているので、ダミー配線ＤＬの長さは、Ｘ方向の両端部に配置されるもので最も長く、Ｘ方向の中央部付近に向かうにつれて徐々に短くなる。
【００１９】
このダミー配線ＤＬは、後述するように、上層配線と下層配線との間の層をラインアンドスペース状に加工する際に、ラインアンドスペース状に加工された各上層配線でのチャージアップ量を等しくする機能を有する。
【００２０】
このような構成の抵抗変化型メモリにおいて、目的とするメモリセルＭＣに所定の電圧が印加されるように、ワード線ＷＬとビット線ＢＬに印加する電圧を制御して、メモリセルＭＣを構成する抵抗変化層ＲＷの抵抗状態を変化させる。具体的には、低抵抗状態の抵抗変化層ＲＷに電流を流し、ジュール加熱によって抵抗が１〜２桁増加した高抵抗状態に戻すリセット（消去）処理を行ったり、高抵抗状態の抵抗変化層ＲＷに電圧を与えて低抵抗状態に戻すセット（書き込み）処理を行ったりする。このように、リセット処理とセット処理によって高抵抗状態／低抵抗状態を作り出して抵抗値情報を記憶し、メモリセルＭＣに流れる電流差を検出することでメモリとして機能させるようにしている。
【００２１】
つぎに、このような構成の抵抗変化型メモリの製造方法について説明する。図２−１〜図７−２は、実施形態による不揮発性記憶装置としての抵抗変化型メモリの製造方法の手順の一例を模式的に示す図である。これらの図において、図２−１（ａ）、図３−１（ａ）、図４−１（ａ）、図５−１（ａ）、図６−１（ａ）および図７−１（ａ）は上面図であり、図２−１（ｂ）、図３−１（ｂ）、図４−１（ｂ）、図５−１（ｂ）、図６−１（ｂ）および図７−１（ｂ）は図１（ａ）のＡ−Ａ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬ上の断面図であり、図２−２（ａ）、図３−２（ａ）、図４−２（ａ）、図５−２（ａ）、図６−２（ａ）および図７−２（ａ）は、図１（ａ）のＢ−Ｂ断面に対応する図で、ワード線ＷＬに沿ったワード線ＷＬがない部分の断面図であり、図２−２（ｂ）、図３−２（ｂ）、図４−２（ｂ）、図５−２（ｂ）、図６−２（ｂ）および図７−２（ｂ）は図１（ａ）のＣ−Ｃ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬ上の断面図であり、図２−２（ｃ）、図３−２（ｃ）、図４−２（ｃ）、図５−２（ｃ）、図６−２（ｃ）および図７−２（ｃ）は図１（ａ）のＤ−Ｄ断面に対応する図で、ビット線ＢＬに沿ったビット線ＢＬがない部分の断面図である。なお、図６−１（ａ）では、下層の配線を便宜上表示している。
【００２２】
まず、図示しない半導体基板上に、メモリセルＭＣのワード線ＷＬとビット線ＢＬに接続されるセル制御用トランジスタなどの素子と、素子に接続される配線層とを含む図示しない周辺回路（Complementary  Metal-Oxide-Semiconductor（ＣＭＯＳ）  Logic回路など）を形成し、周辺回路上に層間絶縁膜ＩＬＤ１を形成する。ついで、図２−１〜図２−２に示されるように、層間絶縁膜ＩＬＤ１上の全面にメモリセルアレイ層を構成するための膜を積層する。すなわち、配線材料層ＥＬ１と、セレクタ層ＳＬと、抵抗変化素子ＶＲを構成する下部電極層ＬＥ、抵抗変化層ＲＷおよび上部電極層ＵＥと、を順に積層する。
【００２３】
その後、図３−１〜図３−２に示されるように、上部電極層ＵＥ上にワード線パターンマスクを用いて、上部電極層ＵＥ、抵抗変化層ＲＷ、下部電極層ＬＥ、セレクタ層ＳＬおよび配線材料層ＥＬ１を反応性イオンエッチング法（Reactive  Ion  Etching）などのドライエッチングによって、Ｘ方向に延在したラインアンドスペース形状にパターニングする。ここでは、配線材料層ＥＬ１の底部がＹ方向に隣接する配線材料層ＥＬ１と切断されるまでエッチングする。これによって、配線材料層ＥＬ１はワード線ＷＬとなり、セレクタ層ＳＬ、下部電極層ＬＥ、抵抗変化層ＲＷおよび上部電極層ＵＥは、ワード線ＷＬと同じＸ方向に延在したパターンとして形成される。
【００２４】
図３−１（ａ）に示されるように、ワード線ＷＬは、メモリセルアレイ形成領域ＲMCAとワード線フックアップ形成領域ＲWHUにわたって形成される。ワード線フックアップ形成領域ＲWHUでは、ワード線ＷＬは、Ｙ方向中央部に配置されるものが最も長く、ワード線フックアップ形成領域ＲWHUのＹ方向の両端部に行くほど短くなるようにパターニングされる。また、ワード線フックアップ形成領域ＲWHUで、ワード線ＷＬのＸ方向端部には、ワード線コンタクトＷＣと接続し、ワード線ＷＬの幅よりも大きい幅を有するコンタクト接続部ＣＣが接続されるようにパターニングされる。これによって、ワード線ＷＬが形成される位置以外では、上部電極層ＵＥから配線材料層ＥＬ１までの積層膜が除去される。
【００２５】
なお、ここで、エッチングの最中に配線材料層ＥＬ１がチャージアップしても、ワード線ＷＬとして切断される前までは平板状の形状を有しており、電荷が均等に分布している状態にある。そのため、エッチングの際の荷電粒子（イオンや電子）の軌道が、配線材料層ＥＬ１に帯電した電荷によって曲げられてしまう現象は発生しにくい。そこでこの例では、メモリセルアレイ層の下層に配置される下層配線（ワード線ＷＬ）を従来どおりの方法でエッチングしている。
【００２６】
ついで、図４−１〜図４−２に示されるように、エッチングした領域にＴＥＯＳ（Tetraethoxysilane）膜などの層間絶縁膜ＩＬＤ２を埋め込み、ＣＭＰ（Chemical  Mechanical  Polishing）法によって上部電極層ＵＥよりも上に形成されている層間絶縁膜ＩＬＤ２を除去しつつ上面を平坦化する。これによって、メモリセルアレイ形成領域ＲMCAとワード線フックアップ形成領域ＲWHUのＸ方向に延在したラインアンドスペース状のパターン間、およびビット線フックアップ形成領域ＲBHUに層間絶縁膜ＩＬＤ２が埋め込まれる。
【００２７】
その後、図５−１〜図５−２に示されるように、上部電極層ＵＥ上と層間絶縁膜ＩＬＤ２上に配線材料層ＥＬ２を形成する。
【００２８】
ついで、図６−１〜図６−２に示されるように、ビット線パターンマスクを用いて、配線材料層ＥＬ２と、上部電極層ＵＥ、抵抗変化層ＲＷ、下部電極層ＬＥおよびセレクタ層ＳＬからなる積層膜と、積層膜間に埋め込まれた層間絶縁膜ＩＬＤ２と、をドライエッチングによって、Ｙ方向に延在するラインアンドスペース形状にパターニングする。ここでは、セレクタ層ＳＬの底部がＸ方向に隣接するセレクタ層ＳＬと分離されるまでエッチングする。これによって、２層目の配線材料層ＥＬ２はビット線ＢＬとなり、メモリセルアレイ形成領域ＲMCA内のワード線ＷＬとビット線ＢＬの各交差位置に、ワード線ＷＬの幅とビット線ＢＬの幅とで規定されたセレクタ層ＳＬと、下部電極層ＬＥ，抵抗変化層ＲＷおよび上部電極層ＵＥを含む抵抗変化素子ＶＲとの積層膜からなるメモリセルＭＣが配置されたメモリセルアレイが形成される。
【００２９】
また、図６−１（ａ）に示されるように、ビット線ＢＬは、メモリセルアレイ部ＭＣＡとビット線フックアップ部ＢＨＵにわたって形成される。ビット線フックアップ部ＢＨＵでは、ビット線ＢＬは、Ｘ方向中央部に配置されるものが最も長く、ビット線フックアップ部ＢＨＵのＸ方向の両端部に行くほど短くなるようにパターニングされる。また、ビット線フックアップ部ＢＨＵで、ビット線ＢＬのＹ方向端部には、ビット線コンタクトＢＣと接続し、ビット線ＢＬの幅よりも大きい幅のコンタクト接続部ＣＣが接続されるようにパターニングされる。これによって、ビット線ＢＬが形成される位置以外では、配線材料層ＥＬ２からセレクタ層ＳＬまでと層間絶縁膜ＩＬＤ２が除去される。
【００３０】
さらに、本実施形態では、ビット線フックアップ部ＢＨＵで、各ビット線ＢＬの面積（各ビット線ＢＬの幅が同一の場合には長さ）が等しくなるように、コンタクト接続部ＣＣの延長上に、ダミー配線ＤＬが形成されるようにパターニングを行っている。ここでは、Ｘ方向の中央部に配置される２本のビット線ＢＬの面積（長さ）を基準にして、他のビット線ＢＬに、長さの異なるダミー配線ＤＬが設けられている。
【００３１】
このように上層配線であるビット線ＢＬの形状にパターニングする場合には、エッチングの初期の段階で配線材料層ＥＬ２がＹ方向に延在するラインアンドスペース状のビット線ＢＬに加工され、エッチングの際にチャージアップしてしまう。特に、各ビット線ＢＬの長さが異なると、チャージアップ量に違いが生じてしまう。しかし、ラインアンドスペース状のビット線ＢＬの面積（長さ）が、全てのビット線ＢＬで同一となるようにダミー配線ＤＬを設けているので、各ビット線ＢＬのチャージアップ量は略同じとなり、各ビット線ＢＬは略同電位になる。つまり、ダミー配線ＤＬを設けてビット線ＢＬとダミー配線ＤＬとを足した面積（長さ）が等しくなるようにパターニングされた各ビット線ＢＬ間のチャージアップ量に差が生じ難くなる。
【００３２】
また、配線材料層ＥＬ２を加工した後も、その下の上部電極層ＵＥ、抵抗変化層ＲＷ、下部電極層ＬＥおよびセレクタ層ＳＬからなる積層膜や層間絶縁膜ＩＬＤ２もラインアンドスペース状に加工し続けなければならない。このとき、上記したように加工した配線材料層ＥＬ２すなわちビット線ＢＬのチャージアップ量に各配線間で違いがあると、入射粒子の軌道が曲がってしまい、ビット線ＢＬよりも下の膜の加工時に寸法異常などが発生してしまう。しかし、本実施形態では、各ビット線ＢＬの面積（長さ）が等しくなるようにダミー配線ＤＬを設けたので、エッチング時に加工後の各ビット線ＢＬの電位を略等しくすることができる。その結果、ドライエッチング中の入射粒子が基板面に対して垂直方向に入射するようになり、入射粒子の軌道の曲がりによるビット線ＢＬのサイドエッチングによる寸法異常や、ビット線ＢＬ下の層間絶縁膜がサイドエッチングされてビット線ＢＬが倒れ、ショートしてしまうという問題の発生を抑制することができる。
【００３３】
その後、図７−１〜図７−２に示されるように、エッチングした領域にＴＥＯＳ膜などの層間絶縁膜ＩＬＤ３を埋め込み、ＣＭＰ法によってビット線ＢＬよりも上に形成されている層間絶縁膜ＩＬＤ３を除去するとともに上面を平坦化する。これによって、メモリセルアレイ部ＭＣＡとビット線フックアップ部ＢＨＵのＹ方向に延在したラインアンドスペース状のパターン間、およびワード線フックアップ部ＷＨＵに層間絶縁膜ＩＬＤ２が埋め込まれる。
【００３４】
その後、ワード線フックアップ部ＷＨＵとビット線フックアップ部ＢＨＵのコンタクト接続部ＣＣと接続されるように層間絶縁膜ＩＬＤ２，ＩＬＤ３に貫通孔を形成する。ついで、貫通孔内に導電性材料を埋め込むことによって、それぞれの領域にワード線コンタクトＷＣとビット線コンタクトＢＣとが形成される。また層間絶縁膜ＩＬＤ３の上部にワード線コンタクトＷＣおよびビット線コンタクトＢＣに接続する配線層を形成することで、図１（ａ）と図１（ｂ）に示されるような不揮発性記憶装置が製造される。
【００３５】
なお、上記でワード線ＷＬをパターニングする際に使用されるワード線パターンマスクやビット線ＢＬをパターニングする際に使用されるビット線パターンマスクとして、適当なマスク材を用いることができる。たとえば、ワード線パターンマスクやビット線パターンマスクとして、ラインアンドスペース状のレジストパターンを用いてもよい。また、加工対象上にシリコン酸化膜などからなるハードマスクとレジストを形成し、レジストにラインアンドスペース状のパターンを形成した後、ハードマスクにラインアンドスペース状のパターンを転写したものをワード線パターンマスクやビット線パターンマスクとして用いてもよい。
【００３６】
また、上部電極層ＵＥと上層配線（ビット線ＢＬ）との間に層間絶縁膜ＩＬＤ２の埋め込みの際にストッパ膜として機能する導電性材料からなるキャップ膜を設けてもよい。この場合には、キャップ膜は、図２−１〜図２−２で示される工程で、上部電極層ＵＥ上に形成される。
【００３７】
なお、上記したように、ダミー配線ＤＬは、ビット線フックアップ部ＢＨＵに形成される場合を示したが、これに限定されるものではない。図８は、実施形態による不揮発性記憶装置の他の構成例を模式的に示す上面図である。図１（ａ）の場合では、ビット線フックアップ部ＢＨＵにダミー配線ＤＬを設ける場合を示したが、図８に示されるように、メモリセルアレイ部ＭＣＡのビット線フックアップ部ＢＨＵとは反対側に、ダミー配線ＤＬを設けてもよい。この場合にも、全てのビット線ＢＬの面積（長さ）が同一となるように、長さの異なるダミー配線ＤＬが設けられる。
【００３８】
また、以上の例では、ダミー配線ＤＬをビット線ＢＬの幅と同じにして、ビット線ＢＬの長さを同一とするようにしたが、ダミー配線ＤＬの幅をビット線ＢＬと異なるようにしてもよい。この場合には、全てのビット線ＢＬで面積が等しくなるように、ダミー配線ＤＬの長さが調整される。
【００３９】
さらに、以上の例では、最も長いビット線ＢＬの面積（長さ）に合わせて、ダミー配線ＤＬを配置する場合を示したが、最も長いビット線ＢＬよりも大きい面積（長い長さ）に合わせて、ダミー配線ＤＬを配置することも可能である。
【００４０】
さらにまた、上記した説明では、抵抗変化型メモリが１層のメモリセルアレイ層で構成される場合を例に挙げたが、メモリセルアレイ層が複数積層されるとともに、積層方向に隣接するメモリセルアレイ層間で、ビット線ＢＬまたはワード線ＷＬを共有した構造の３次元クロスポイント型メモリに対しても本実施形態を適用することができる。この場合には、最下層以外のビット線ＢＬまたはワード線ＷＬとなる配線にダミー配線ＤＬが設けられる。
【００４１】
この場合の製造方法は、たとえば図４−１〜図４−２の後に、上部電極層ＵＥ上と層間絶縁膜ＩＬＤ２上に、２層目の配線材料層、セレクタ層、下部電極層、抵抗変化層および上部電極層を順に積層し、直下の配線の延在方向に対して基板面内で９０度回転した方向に延在するラインアンドスペース状に、２層目の上部電極層から１層目のセレクタ層ＳＬまでパターニングを行い、パターニングした領域に層間絶縁膜を埋め込む。そして、図２−１〜図２−２に示される処理からこのような処理を所定の回数繰り返すことによって、任意の数積層された不揮発性記憶装置を製造することができる。
【００４２】
図９は、実施形態による不揮発性記憶装置の他の構成例を模式的に示す上面図である。この図では、メモリセルアレイ層が複数積層された不揮発性記憶装置で、最下層のメモリセルアレイ層以外のメモリセルアレイ層の下層配線（たとえばワード線ＷＬ）と上層配線（たとえばビット線ＢＬ）のパターニングの様子を示している。この図に示されるように、ダミー配線ＤＬは、上層配線であるビット線ＢＬだけでなく、下層配線であるワード線ＷＬにも接続されるように設けられている。また、不揮発性記憶装置の最下層のメモリセルアレイ層においても、このような構造を有していてもよい。
【００４３】
本実施形態では、上層配線と下層配線の間の層を上層配線とともにラインアンドスペース状にドライエッチングする場合に、ラインアンドスペース状の上層配線に接続されるダミー配線ＤＬを設けて、各ラインパターンのビット線ＢＬとダミー配線ＤＬの合計の面積が略同一となるようにパターニングした。これによって、エッチング時の各上層配線のチャージアップ量が略同一となり、上層配線を加工し、さらに上層配線と下層配線の間の層を加工する際に、各上層配線間のチャージアップ量に差が生じにくくなる。その結果、ドライエッチング中の入射粒子の軌道の曲がりによる配線形状の異常などの加工異常の発生を抑制することができるという効果を有する。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
ＢＣ…ビット線コンタクト、ＢＨＵ…ビット線フックアップ部、ＢＬ…ビット線、ＣＣ…コンタクト接続部、ＤＬ…ダミー配線、ＥＬ１，ＥＬ２…配線材料層、ＩＬＤ１〜ＩＬＤ３…層間絶縁膜、ＬＥ…下部電極層、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ部、ＲBHU…ビット線フックアップ形成領域、ＲMCA…メモリセルアレイ形成領域、ＲＷ…抵抗変化層、ＲWHU…ワード線フックアップ形成領域、ＳＬ…セレクタ層、ＵＥ…上部電極層、ＶＲ…抵抗変化素子、ＷＣ…ワード線コンタクト、ＷＨＵ…ワード線フックアップ部、ＷＬ…ワード線。
【図１】
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【図２−１】
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【図２−２】
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【図３−１】
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【図３−２】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図８】
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【図９】
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