(57)【要約】【課題】各段飽和増幅器の信号レベルを測定し、その結果に基づいて各段飽和増幅器の利得を一括制御し、ＤＣオフセットキャンセルが不完全となることを防止する。【解決手段】直列に接続された飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃと、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃに対し、増幅後の増幅範囲が線形増幅範囲に収まる信号の信号レベルの上限値である上限信号レベルを対応付けて記憶するメモリと、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃのうちの少なくともいずれかに入力される信号の信号レベルを測定し、測定した信号レベルを測定信号レベルとして出力する電力測定回路１０９と、電力測定回路１０９から出力された測定信号レベルと、メモリに記憶された上限信号レベルとに基づいて、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃの利得を制御する制御信号生成回路１０８とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に接続された複数の飽和増幅器と、
前記複数の飽和増幅器の各飽和増幅器に対し、各飽和増幅器に入力された場合に増幅後の増幅範囲が線形増幅範囲に収まる信号の信号レベルの上限値である上限信号レベルを対応付けて記憶するメモリと、
前記複数の飽和増幅器のうちの少なくともいずれかに入力される信号の信号レベルを測定し、測定した信号レベルを測定信号レベルとして出力する電力測定回路と、
前記電力測定回路から出力された前記測定信号レベルと、前記メモリに記憶された各飽和増幅器に対応する前記上限信号レベルとに基づいて、各飽和増幅器の利得を制御する制御回路と
を備えることを特徴とする飽和増幅回路。
【請求項２】
前記電力測定回路は、
前記複数の飽和増幅器の各飽和増幅器に入力される信号の信号レベルを測定し、各飽和増幅器の前記測定信号レベルを出力し、
前記制御回路は、
前記電力測定回路から出力された各飽和増幅器の前記測定信号レベルと、前記メモリに記憶された各飽和増幅器に対応する前記上限信号レベルとを比較して、各飽和増幅器の前記測定信号レベルが各飽和増幅器に対応する前記上限信号レベルより高い場合には、各飽和増幅器の利得を下げる制御信号を生成し、生成した前記制御信号を各飽和増幅器に出力することを特徴とする請求項１に記載の飽和増幅回路。
【請求項３】
前記電力測定回路は、
ピークホールド回路であることを特徴とする請求項１又は２に記載の飽和増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣオフセットをキャンセルするＤＣオフセットキャンセル回路を備えた飽和増幅回路に関する。
【背景技術】
【０００２】
アナログ回路では、回路を構成する素子のバラつきなどによってＤＣオフセットが生じ、特性を劣化させる原因となる。中でも、飽和増幅器は、微小信号を所望の信号レベルまで増幅するために、非常に高い利得が設定されている。このため、ＤＣオフセットも同時に高い利得で増幅され、特性劣化が顕著に現れる。このようなＤＣオフセットによる特性劣化を回避するために、従来からＤＣオフセットキャンセル回路を付加する方法が用いられている。
【０００３】
しかし、高い利得を持った飽和増幅器においては、一定レベル以上の信号が入力されると出力が飽和してしまい、入力信号に対して利得が相対的に低下する。相対的な利得低下により、ＤＣオフセットキャンセルが正常に機能しなくなり、特性劣化が生じてしまう。
【０００４】
このような特性の劣化を抑制するための技術として、以下の技術が開示されている。
特許文献１には、補正電圧を各段に分配する技術が開示されている。
特許文献２には、増幅段全体の利得制御を行う技術が開示されている。
特許文献３には、外部からのゲインコントロール電圧により帰還量の調整を行う技術が開示されている。
特許文献４には、第１の増幅器の増幅利得を最大となるように制御した上で、第２の増幅器への入力に基づいて第２の補正部の補正を行い、その後、補正された第２の増幅信号に基づいて第１の補正部の補正を行っており、出力に近い側から順に調整する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２７８１５３号公報
【特許文献２】特開２０１１−２５０１３６号公報
【特許文献３】特開２００４−０７２３６１号公報
【特許文献４】特開２０１２−０３９３６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１には、補正電圧を各段に分配する技術が開示されているが、補正電圧を信号ラインに直接印加して補正を行うので、動作が複雑になるという課題がある。
【０００７】
特許文献２には、増幅段全体の利得制御について開示されているが、増幅段全体の利得制御のため、精度の高い個別の利得制御が行えないという課題がある。
【０００８】
特許文献３には、外部からのゲインコントロール電圧により帰還量の調整を行っており、信号レベルを測定し内部で制御信号を生成することができないという課題がある。
【０００９】
特許文献４には、第１の増幅器の増幅利得を最大となるように制御した上で、第２の増幅器への入力に基づいて第２の補正部の補正を行い、その後、補正された第２の増幅信号に基づいて第１の補正部の補正を行っており、一括制御ができず、動作が複雑になるという課題がある。
【００１０】
本発明は、各段飽和増幅器の信号レベルを測定し、その結果に基づいて各段飽和増幅器の利得を一括制御し、ＤＣオフセットキャンセルが不完全となること防止することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る飽和増幅回路は、直列に接続された複数の飽和増幅器と、前記複数の飽和増幅器の各飽和増幅器に対し、各飽和増幅器に入力された場合に増幅後の増幅範囲が線形増幅範囲に収まる信号の信号レベルの上限値である上限信号レベルを対応付けて記憶するメモリと、前記複数の飽和増幅器のうちの少なくともいずれかに入力される信号の信号レベルを測定し、測定した信号レベルを測定信号レベルとして出力する電力測定回路と、
前記電力測定回路から出力された前記測定信号レベルと、前記メモリに記憶された各飽和増幅器に対応する前記上限信号レベルとに基づいて、各飽和増幅器の利得を制御する制御回路とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明に係る飽和増幅回路によれば、内部に構成された構成部の動作により、飽和増幅器の利得の調整を個別に制御することができるとともに、一括制御することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る飽和増幅回路１００の回路構成図である。
【図２】実施の形態２に係る飽和増幅回路１０１の回路構成図の一例である。
【図３】実施の形態２に係る飽和増幅回路１０１の回路構成図の他の例である。
【図４】実施の形態３に係る飽和増幅回路１０２の回路構成図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態について、図を用いて説明する。なお、各実施の形態の説明において、「上」、「下」、「左」、「右」、「前」、「後」、「表」、「裏」といった方向は、説明の便宜上、そのように記しているだけであって、装置、器具、部品等の配置や向き等を限定するものではない。
【００１５】
実施の形態１．
図１は、本実施の形態に係る飽和増幅回路１００の回路構成図である。
【００１６】
図１において、飽和増幅回路１００は、中間段である飽和増幅部１０４、飽和増幅器（出力段）１０５、ＬＰＦ（ローパスフィルタ）、帰還増幅器１０６、電力測定回路１０９、制御信号生成回路１０８、加算回路１１０を備える。
【００１７】
飽和増幅部１０４は、直列に接続された飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃを備える。飽和増幅部１０４に印加された入力信号Ｐｉｎは、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃで増幅され、さらに、飽和増幅器（出力段）１０５で増幅されて出力信号Ｐｏｕｔとして出力される。
【００１８】
ＬＰＦは、飽和増幅部１０４から出力された増幅出力のうち、ＤＣオフセット成分のみを飽和増幅部１０４の入力側に帰還させる。このＤＣオフセット成分は、帰還増幅器１０６を介して所定の帰還信号に変換され、加算回路１１０により入力信号Ｐｉｎと加算される。これにより、入力信号ＰｉｎからＤＣオフセット成分が除去される。飽和増幅回路１００は、このようにＤＣオフセットをキャンセルする（除去する）ＤＣオフセットキャンセル回路である。
【００１９】
飽和増幅器（中間段）１０４ａ〜１０４ｃおよび帰還増幅器１０６は、制御信号生成回路１０８により生成された制御信号が印加されることにより、各々数段階の利得設定が可能な飽和増幅器とする。飽和増幅器１０５の利得設定機能の有無は問わない。
【００２０】
電力測定回路１０９は、複数の飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃのうちの少なくともいずれかに入力される信号の信号レベルを測定し、測定した信号レベルに対応した信号を測定信号レベルとして出力する。電力測定回路１０８は、測定点の入力の信号レベルに１対１に対応した測定信号レベルを出力する。
【００２１】
図１に示すように、本実施の形態では、飽和増幅器（中間段）１０４ａの入力側（Ｓａ）、飽和増幅器（中間段）１０４ｂの入力側（Ｓｂ）、飽和増幅器（中間段）１０４ｃの入力側（Ｓｃ）の３点が測定点となっている。飽和増幅器（中間段）１０４ａの入力側の信号レベルを測定信号レベルＬａとし、飽和増幅器（中間段）１０４ｂの入力側の信号レベルを測定信号レベルＬｂとし、飽和増幅器（中間段）１０４ｃの入力側の信号レベルを測定信号レベルＬｃとする。測定信号レベルＬａ，Ｌｂ，Ｌｃは、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃのそれぞれの入力側の信号レベルを示す信号である。
【００２２】
制御信号生成回路１０８は、電力測定回路１０９から送出された測定点Ｓａ，Ｓｂ，Ｓｃの測定信号レベルＬａ，Ｌｂ，Ｌｃを受信して、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれの飽和・非飽和を判定する。制御信号生成回路１０８は、判定結果に基づいて、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれに印加する制御信号を生成する。
【００２３】
次に、前提となるＤＣオフセットキャンセル回路におけるＤＣオフセットキャンセル能力の低下について説明する。ここでは、ＤＣオフセットキャンセル回路として、電力測定回路１０９及び制御信号生成回路１０８がない場合の飽和増幅回路１００を想定する。
【００２４】
飽和増幅部１０４の入力信号をＤＣオフセット成分のＰｉｎ＿ｏｆｆｓｅｔとし、飽和増幅部１０４の出力信号のＤＣオフセット成分Ｐｏｕｔ＿ｏｆｆｓｅｔとする。また、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃ全体の利得をＡとし、帰還増幅器１０６の利得をＧとする。このとき、ＤＣ成分の伝達関数は以下の式１となる。
Ｐｏｕｔ＿ｏｆｆｓｅｔ＝−（Ａ／（１＋ＡＧ））Ｐｉｎ＿ｏｆｆｓｅｔ  （式１）
【００２５】
ＤＣオフセットキャンセル回路（電力測定回路１０９及び制御信号生成回路１０８がない場合の飽和増幅回路１００）に一定レベル以上の信号が入力されると、飽和増幅部１０４の飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃの少なくともいずれかで出力が飽和してしまい、入力信号に対し利得Ａが相対的に低下する。入力信号に対し利得Ａが相対的に低下すると、上記式１に示すように、帰還するＤＣオフセット（Ｐｏｕｔ＿ｏｆｆｓｅｔ）の値が小さくなる。すなわち、増幅範囲が線形な領域である場合（利得Ａが相対的に低下していない場合）の動作に比べ、増幅範囲が飽和している場合（利得Ａが相対的に低下している場合）はＤＣオフセットキャンセル能力が低下する。
【００２６】
本実施の形態に係る飽和増幅回路１００（電力測定回路１０９及び制御信号生成回路１０８を備えた回路）では、入力レベルに応じて格段（飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれ）の利得を切り替え、最終段（飽和増幅器（出力段）１０５）の入力まで飽和しないように調整する制御を行う。
【００２７】
次に、本実施の形態に係る飽和増幅回路１００の動作について説明する。
【００２８】
電力測定回路１０９は、測定点Ｓａ，Ｓｂ，Ｓｃそれぞれの測定信号レベルＬａ，Ｌｂ，Ｌｃを測定する。電力測定回路１０９は、測定された測定信号レベルに対応したレベルの直流信号を生成し、制御信号生成回路１０８へ送出する。電力測定回路１０９は、測定点毎に測定信号レベルに対応したレベルの直流信号を生成して出力する。
【００２９】
制御信号生成回路１０８は、内部に発生させた閾値を有する。内部に発生させた閾値とは、例えば、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃのそれぞれに対し、自己に入力された場合に増幅後の増幅範囲が線形増幅範囲に収まる信号の信号レベルの上限値である上限信号レベルを対応付けてメモリ等に記憶したものである。メモリは、制御信号生成回路１０８の内部に備えられていてもよいし、制御信号生成回路１０８の外部に備えられていてもよい。飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃのそれぞれに対し、上限信号レベルＭａ，Ｍｂ，Ｍｃが対応付けられているものとする。
【００３０】
閾値（上限信号レベルＭａ，Ｍｂ，Ｍｃ）は、予めメモリに記憶された設計値でもよい。あるいは、閾値（上限信号レベルＭａ，Ｍｂ，Ｍｃ）は、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃ単体の測定結果から確認できる飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれの出力が飽和する入力レベルに対応した直流信号レベルを設定してもよい。
【００３１】
制御信号生成回路１０８（制御回路）は、電力測定回路１０９から出力された測定信号レベルと、メモリに記憶された各飽和増幅器に対応する上限信号レベル（閾値）とに基づいて、各飽和増幅器が飽和しないように各飽和増幅器の利得を制御する。
【００３２】
制御信号生成回路１０８は、例えば、電力測定回路１０８から出力された各飽和増幅器の測定信号レベルと、メモリに記憶された各飽和増幅器に対応する上限信号レベルとを比較して、各飽和増幅器の測定信号レベルが各飽和増幅器に対応する上限信号レベルより高い場合には、各飽和増幅器が飽和しないように各飽和増幅器の利得を下げる制御信号を生成し、生成した制御信号を各飽和増幅器に出力する。制御信号生成回路１０８は、制御対象の全飽和増幅器に一括して制御信号を送出する。
【００３３】
制御信号生成回路１０８は、電力測定回路１０９により生成した信号（測定信号レベル）と、内部で発生させた閾値とを比較することで各段増幅器（飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃ）への制御信号を生成する。測定された信号に応じて各段（飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃ）の利得設定を決定し、全制御対象の飽和増幅器に一括して制御信号を送出する。
【００３４】
制御信号生成回路１０８は、測定点での入力レベルが大きく中間段の出力が飽和してしまう場合であれば、入力信号レベルに応じて飽和増幅器（中間段）１０４ａ〜１０４ｃ、帰還増幅器１０６のいずれか、もしくは全部に対し制御端子に利得を下げる制御信号を印加して自動調整を行う。
【００３５】
このように入力レベルに応じてループ内の利得を自動的に制御することで中間段での飽和を防止する。中間段での飽和が防止されることにより、所望の範囲で正常にオフセットキャンセルが機能するようになる。
【００３６】
以上のように、本実施の形態に係る飽和増幅回路１００は、入力部および各段飽和増幅器の出力に接続された電力測定回路１０９により入力および段間の信号レベルの測定を行い入力信号に比例した直流信号に変換し、制御信号生成回路１０８により測定結果と内部で生成した閾値との比較に基づいて制御信号を生成し、生成された制御信号により各段（飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃ）の利得を個別に自動調整することを特徴とするＤＣオフセットキャンセル回路である。
【００３７】
本実施の形態に係る飽和増幅回路１００は、電力測定回路１０９により測定した段間の信号レベルに基づいて制御信号生成回路１０８により各段増幅器への制御信号を生成する。大きな信号レベルの信号入力時には各段増幅器の利得を中間段で飽和しないように下げる方向に制御し、段間の信号を常に線形増幅範囲に収めることにより、たとえ大きな信号レベルで入力された場合であっても正常なオフセットキャンセル動作を可能とする。これによりＤＣオフセットに起因する特性劣化を防ぐことが可能となる。
【００３８】
本実施の形態に係る飽和増幅回路１００によれば、多段接続された飽和増幅器において、中間増幅器での飽和により利得が相対的に低下し、直流帰還系によるＤＣオフセットキャンセルが不完全になる事を改善する。
【００３９】
本実施の形態に係る飽和増幅回路１００によれば、多段接続された飽和増幅器について、段間の信号レベルを測定し、その結果に基づいて各段増幅器の利得を中間段で飽和しないように制御し、線形増幅範囲に収めることで特性劣化の防止を可能とする。
【００４０】
本実施の形態に係る飽和増幅回路１００によれば、中間段での出力飽和によりＤＣオフセットキャンセルが正常に働いていなかった範囲においても正常に機能するように調整することで、所望の動作範囲内でＤＣオフセットの影響を抑えた正常な増幅が可能となる。
【００４１】
実施の形態２．
図２は、本実施の形態に係る飽和増幅回路１０１の回路構成図の一例である。図３は、本実施の形態に係る飽和増幅回路１０１の回路構成図の他の例である。
【００４２】
図２及び図３を用いて、実施の形態１の飽和増幅回路１００と、飽和増幅回路１０１との相違点について説明する。図２及び図３において、図１と同様の機能構成には同一の符号を付し、その説明を省略する。
【００４３】
図２において、図１と異なる点は、飽和増幅回路１０１は、測定点Ｓｄが飽和増幅部１０４の入力側（加算回路１１０の入力側）にのみ設けられている点である。
【００４４】
電力測定回路１０９は、測定点Ｓｄの入力レベルを測定し、測定信号レベルＬｄとして制御信号生成回路１０８へ出力する。
【００４５】
制御信号生成回路１０８は、電力測定回路１０９から入力した測定点Ｓｄの測定信号レベルＬｄに基づいて、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれが飽和しないように、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれの利得を調整するための制御信号を生成する。制御信号生成回路１０８は、生成した飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれの制御信号を一括で送出する。
【００４６】
例えば、制御信号生成回路１０８は、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃ、及び帰還増幅器１０６のそれぞれの特性（利得）を記憶している。制御信号生成回路１０８は、入力した測定点Ｓｄの測定信号レベルＬｄとそれぞれの特性（利得）とから、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれの入力レベルを算出入力レベルＫａ，Ｋｂ，Ｋｃとして算出する。そして、制御信号生成回路１０８は、メモリに記憶されている飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれの閾値（上限信号レベルＭａ，Ｍｂ，Ｍｃ）と、算出した算出信号レベルＫａ，Ｋｂ，Ｋｃとを比較する。制御信号生成回路１０８は、比較結果に基づいて、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃが飽和しないように、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれに対応する制御信号を生成する。そして、制御信号生成回路１０８は、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれに対応する制御信号を、飽和増幅器（中間段）１０４ａ，１０４ｂ，１０４ｃそれぞれに対して一括に送出する。
【００４７】
図３に示すように、飽和増幅回路１０１は、測定点Ｓｄを飽和増幅器（中間段）１０４ｂと飽和増幅器（中間段）１０４ｃとの間に設けてもよい。あるいは、測定点Ｓｄを飽和増幅器（中間段）１０４ｂと飽和増幅器（中間段）１０４ｃとの間に設けてもよい。あるいは、測定点を飽和増幅器（中間段）１０４ａと飽和増幅器（中間段）１０４ｂとの間、及び、飽和増幅器（中間段）１０４ｂと飽和増幅器（中間段）１０４ｃとの間の２箇所に設けてもよい。測定点は、制御信号生成回路１０８が飽和増幅器（中間段）１０４ａ〜１０４ｃのそれぞれの利得を調整することができれば、どこにいくつ配置されても構わない。
【００４８】
実施の形態３．
図４は、本実施の形態に係る飽和増幅回路１０２の回路構成図である。図４において、図１と異なる点について説明する。図１と同様の機能構成については同一の符号を付し、その説明を省略する。
【００４９】
図４に示すように、飽和増幅回路１０２においては、電力測定回路１０９がピークホールド回路１１１となっている。図４を用いて、飽和増幅回路１０２の構成における動作を説明する。
【００５０】
飽和増幅回路１０２の構成ではピークホールド回路１１１を用いて各測定点の信号レベルの電圧測定を行う。測定点の位置については、実施の形態１〜２で説明したように、Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ（図１〜図３参照）その他の位置に設けることができる。
【００５１】
ピークホールド回路１１１は、測定点の信号振幅の最大値もしくは最小値を検出・保持し、測定信号レベルとして制御信号生成回路１０８へ送出する。制御信号生成回路１０８が測定信号レベルを受信した場合の動作は、実施の形態１〜２において説明したものと同様である。
【００５２】
本実施の形態に係る飽和増幅回路１０２は、ピークホールド回路１１１の入力信号振幅の最大値もしくは最小値を保持する動作を利用して測定点の信号レベル測定を行う電力測定回路を備えたので、既存の回路を用いて簡単に回路を構成することができる。
【００５３】
以上、本発明の実施の形態について説明したが、これらの実施の形態のうち、２つ以上を組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。あるいは、これらの実施の形態のうち、２つ以上を部分的に組み合わせて実施しても構わない。なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。
【符号の説明】
【００５４】
１００，１０１，１０２  飽和増幅回路、１０４  飽和増幅部、１０４ａ，１０４ｂ，１０４ｃ  飽和増幅器（中間段）、１０５  飽和増幅器（出力段）、１０６  帰還増幅器、１０８  制御信号生成回路、１０９  電力測定回路、１１０  加算回路、１１１  ピークホールド回路、Ｍａ，Ｍｂ，Ｍｃ  上限信号レベル、Ｌａ，Ｌｂ，Ｌｃ  測定信号レベル、Ｐｉｎ  入力信号、Ｐｏｕｔ  出力信号、Ｓａ，Ｓｂ，Ｓｃ，Ｓｄ  測定点。
【図１】
2014053835.tif 000003
【図２】
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【図３】
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【図４】
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