(57)【要約】      （修正有）【課題】ビルドイン負荷減衰器を備えた広帯域デジタルアナログ変換器のためのシステムおよび方法を提供する。【解決手段】回路３１０は、デジタルアナログ変換器（ＤＡＣ）を備え、ＤＡＣ３２２は、ダブルカスケード電流源と差動電流モードスイッチ（ＤＣＭＳ）とを備える。回路は、直流電流（ＤＣ）オフセットステージ３２４、負荷減衰器３３０をさらに備える。ダブルカスケード電流源は、ＤＣＭＳとレール電圧との間に設け、ＤＡＣの出力は、負荷減衰器への入力とする。【選択図】図３
2014225888.tif 000002
【特許請求の範囲】
【請求項１】
ダブルカスケード電流源と差動電流モードスイッチ（ＤＣＭＳ）とを備える、デジタルアナログ変換器（ＤＡＣ）と、
直流電流（ＤＣ）オフセットステージと、
負荷減衰器と
を具備するデジタルアナログ変換の回路。
【請求項２】
前記ダブルカスケード電流源は、前記ＤＣＭＳとレール電圧との間にある、請求項１の回路。
【請求項３】
前記ＤＡＣの出力は、前記負荷減衰器へ入力される、請求項１の回路。
【請求項４】
前記ＤＣオフセットステージの出力は、前記負荷減衰器へ入力される、請求項１の回路。
【請求項５】
前記ダブルカスケード電流源は、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記第１のＰＭＯＳトランジスタのドレインと接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のバイアス電圧と接続される、
請求項１の回路。
【請求項６】
前記負荷減衰器からの前記ＤＡＣの抵抗は、前記第２のＰＭＯＳトランジスタのトランスコンダクタンス×第１の抵抗×第２の抵抗と等しく、前記第１の抵抗は、前記第２のＰＭＯＳトランジスタのドレインからソースへの抵抗であり、前記第２の抵抗は、前記第１のＰＭＯＳトランジスタのドレインからソースへの抵抗である、
請求項５の回路。
【請求項７】
前記ＤＣＭＳは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の出力と接続され、前記第１のＰＭＯＳのゲートは、第１のデータ入力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の前記出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のデータ入力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続される、
請求項１の回路。
【請求項８】
前記ＤＣオフセットステージは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）と接続され、
前記第２のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、ＶＢＰと接続される
請求項１の回路。
【請求項９】
前記負荷減衰器は、
第１の増幅器と、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２の増幅器と、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１の増幅器のポジティブ入力は、第１のリファレンス信号を受け、
前記第１のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第１の入力および前記第１の増幅器のネガティブ入力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の増幅器の出力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第１の出力と接続され、
前記第２の増幅器のポジティブ入力は、第２のリファレンス信号を受け、
前記第２のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第２の入力および前記第２の増幅器のネガティブ入力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、前記第２の増幅器の出力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第２の出力と接続される、
請求項１の回路。
【請求項１０】
前記第１および第２の増幅器は、伝達関数を持ち、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとは、トランスコンダクタンスを持ち、前記ＤＡＣからの前記負荷減衰器の抵抗は、１／前記伝達関数と前記トランスコンダクタンスとの商、である、
請求項９の回路。
【請求項１１】
前記負荷減衰器からの前記ＤＡＣの抵抗と、前記ＤＡＣからの前記負荷減衰器の抵抗との比は、負荷抵抗によって制限されない、請求項１の回路。
【請求項１２】
出力振幅は前記ＤＡＣの中で見られず、前記ＤＡＣの信号／コード依存の振る舞いを低減する、請求項１の回路。
【請求項１３】
前記負荷減衰器によって必要とされる付加電流は、前記ＤＣオフセットステージによって供給される、請求項１の回路。
【請求項１４】
前記負荷減衰器の入力ノードの低インピーダンスは、グリッチエネルギーの高速放電を可能にする、請求項１の回路。
【請求項１５】
前記負荷減衰器の出力と接続されたフィルタをさらに具備する、請求項１の回路。
【請求項１６】
前記ＤＡＣは、低パワー高分解能の広帯域ＤＡＣである、請求項１の回路。
【請求項１７】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）を実現するための方法であって、
ダブルカスケード電流源である電流源により電流を発生させることと、
差動電流モードスイッチ（ＤＣＭＳ）に前記発生された電流を適用することと、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換することと、
前記アナログ信号を負荷減衰器を通って通過させることと
を具備する、方法。
【請求項１８】
ＤＣオフセットステージを使用して、直流電流（ＤＣ）成分を前記アナログ信号へ加えることをさらに具備する、請求項１７の方法。
【請求項１９】
前記ダブルカスケード電流源は、前記ＤＣＭＳとレール電圧との間にある、請求項１７の方法。
【請求項２０】
前記ＤＣオフセットステージの出力は、前記負荷減衰器へ入力される、請求項１８の方法。
【請求項２１】
前記ダブルカスケード電流源は、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記第１のＰＭＯＳトランジスタのドレインと接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のバイアス電圧と接続される、
請求項１７の方法。
【請求項２２】
前記負荷減衰器からの前記ＤＡＣの抵抗は、前記第２のＰＭＯＳトランジスタのトランスコンダクタンス×第１の抵抗×第２の抵抗と等しく、前記第１の抵抗は、前記第２のＰＭＯＳトランジスタのドレインからソースへの抵抗であり、前記第２の抵抗は、前記第１のＰＭＯＳトランジスタのドレインからソースへの抵抗である、
請求項２１の方法。
【請求項２３】
前記ＤＣＭＳは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の出力と接続され、前記第１のＰＭＯＳのゲートは、第１のデータ入力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の前記出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のデータ入力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続される、
請求項１７の方法。
【請求項２４】
前記ＤＣオフセットステージは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）と接続され、
前記第２のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、ＶＢＰと接続される
請求項１８の方法。
【請求項２５】
前記負荷減衰器は、
第１の増幅器と、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２の増幅器と、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１の増幅器のポジティブ入力は、第１のリファレンス信号を受け、
前記第１のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第１の入力および前記第１の増幅器のネガティブ入力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の増幅器の出力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第１の出力と接続され、
前記第２の増幅器のポジティブ入力は、第２のリファレンス信号を受け、
前記第２のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第２の入力および前記第２の増幅器のネガティブ入力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、前記第２の増幅器の出力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第２の出力と接続される、
請求項１７の方法。
【請求項２６】
前記第１および第２の増幅器は、伝達関数を持ち、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとは、トランスコンダクタンスを持ち、前記ＤＡＣからの前記負荷減衰器の抵抗は、１／前記伝達関数と前記トランスコンダクタンスとの商、である、
請求項２５の方法。
【請求項２７】
前記負荷減衰器からの前記ＤＡＣの抵抗と、前記ＤＡＣからの前記負荷減衰器の抵抗との比は、負荷抵抗によって制限されない、請求項１７の方法。
【請求項２８】
出力振幅は前記ＤＡＣの中で見られず、前記ＤＡＣの信号／コード依存の振る舞いを低減する、請求項１７の方法。
【請求項２９】
前記負荷減衰器によって必要とされる付加電流は、前記ＤＣオフセットステージによって供給される、請求項１８の方法。
【請求項３０】
前記負荷減衰器の入力ノードの低インピーダンスは、グリッチエネルギーの高速放電を可能にする、請求項１７の方法。
【請求項３１】
前記負荷減衰器の出力をフィルタリングすることをさらに具備する、請求項１７の方法。
【請求項３２】
前記ＤＡＣは、低パワー高分解能の広帯域ＤＡＣである、請求項１７の方法。
【請求項３３】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）を備えたワイヤレス装置であって、
ダブルカスケード電流源である電流源により電流を発生させる手段と、
差動電流モードスイッチ（ＤＣＭＳ）に前記発生された電流を適用する手段と、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換する手段と、
前記アナログ信号を負荷減衰器を通って通過させる手段と
を備える、ワイヤレス装置。
【請求項３４】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）のためのコンピュータプログラム製品であって、前記コンピュータプログラム製品は命令を備えたコンピュータ読み出し可能媒体を含み、前記命令は、
ダブルカスケード電流源である電流源により電流を発生させるためのコードと、
差動電流モードスイッチ（ＤＣＭＳ）に前記発生された電流を適用するためのコードと、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換するためのコードと、
前記アナログ信号を負荷減衰器を通って通過させるためのコードと
を備える、コンピュータプログラム製品。
【発明の詳細な説明】
【関連出願】
【０００１】
本願は、「ビルドイン負荷減衰器を備えた広帯域デジタルアナログ変換器」に対する２００９年９月３０日に出願された米国仮出願番号第６１／２４７，４２４号と関連し、優先権を主張する。
【技術分野】
【０００２】
本開示は、概ね通信システムに関する。より具体的には、本開示は、ビルドイン負荷減衰器を備えた広帯域デジタルアナログ変換器のためのシステムおよび方法に関する。
【背景】
【０００３】
ワイヤレス通信システムは、音声、ビデオ、データなどのような様々なタイプの通信コンテントを提供するために広く展開される。これらのシステムは、複数のワイヤレス通信装置と１以上の基地局との同時通信をサポート可能なマルチプルアクセスシステムとしてもよい。
【０００４】
ワイヤレス通信装置は、バッテリ作動モバイル装置としてもよい。したがって、ワイヤレス通信装置の電源消費の減少は、そのワイヤレス通信装置用のバッテリ寿命の向上を導くことができる。
【０００５】
ワイヤレス通信装置は、アナログおよびデジタル回路の双方を含むとしてもよい。例えば、ワイヤレス通信装置へおよびからの信号の実際の送信は、アナログ回路を使用して実行されることができ、そして、ワイヤレス通信装置内の信号処理は、デジタル回路によって実行されることができる。ワイヤレス通信装置は、アナログ回路による使用のために、デジタル信号をアナログ信号に変換するデジタルアナログ変換器（ＤＡＣ）を利用することができる。
【０００６】
ワイヤレス通信システムに使用される帯域幅およびデータレートが増加したので、より高いデータレートでより広いスペクトルを横切って作動可能なＤＡＣがますます重要になった。比較的低い電力消費の広帯域ＤＡＣを実現することによって利益を得ることができる。
【図面の簡単な説明】
【０００７】
【図１】図１は、ワイヤレス通信装置の各種のコンポーネントを示す。
【図２】図２は、ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器に対するデータフローを示すブロック図である。
【図３】図３は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣを示す回路図である。
【図４】図４は、ダブルカスケード電流源を備えたＤＡＣを示すブロック図である。
【図５】図５は、ダブルカスケード電流源を備えたＤＡＣの回路図である。
【図６】図６は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣを実現するための方法のフロー図である。
【図７】図７は、図６の方法に対応するミーンズプラスファンクションブロックを示す。
【図８】図８は、デジタルプリディストーション技術を実行するための、システムオンアチップ（ＳＯＣ）におけるビルトイン負荷減衰器を備えた広帯域ＤＡＣの使用に対するデータフローを示すブロック図である。
【図９】図９は、本開示にしたがって構成されるワイヤレス装置内に含まれることができるある複数のコンポーネントを示す。
【詳細な説明】
【０００８】
デジタルアナログ変換のための回路が記述される。その回路は、ダブルカスケード電流源を含むデジタルアナログ変換器（ＤＡＣ）と、差動電流モード（ＤＣＭＳ）とを含む。その回路は、また、直流電流（ＤＣ）オフセットステージを含む。その回路は、また、負荷減衰器を含む。
【０００９】
ダブルカスケード電流源は、ＤＣＭＳとレール電圧との間にあるとしてもよい。ＤＡＣの出力は、負荷減衰器への入力としてもよい。ＤＣオフセットステージの出力は、負荷減衰器への入力としてもよい。ダブルカスケード電流源は、第１のｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタを含むとしてもよい。第１のＰＭＯＳトランジスタのソースは、レール電圧と接続されてもよく、第１のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧と接続されてもよい。ダブルカスケード電流源は、また、第２のＰＭＯＳトランジスタを含むとしてもよい。第２のＰＭＯＳトランジスタのソースは、第１のＰＭＯＳトランジスタのドレインと接続されてもよく、第２のＰＭＯＳトランジスタのゲートは、第２のバイアス電圧と接続されてもよい。
【００１０】
負荷減衰器からのＤＡＣの抵抗は、第２のＰＭＯＳトランジスタのトランスコンダクタンス×第１の抵抗×第２の抵抗と等しい。第１の抵抗は、第２のＰＭＯＳトランジスタのドレインからソースまでの抵抗としてもよく、第２の抵抗は、第１のＰＭＯＳのドレインからソースまでの抵抗としてもよい。
【００１１】
ＤＣＭＳは、第１のｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタを含むとしてもよい。第１のＰＭＯＳトランジスタのソースは、ダブルカスケード電流源の出力と接続されてもよい。第１のＰＭＯＳトランジスタのゲートは、第１のデータ入力と接続されてもよく、第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続されてもよい。ＤＣＭＳは、また、第２のＰＭＯＳトランジスタを含むとしてもよい。第２のＰＭＯＳトランジスタのソースは、ダブルカスケード電流源の出力と接続されてもよい。第２のＰＭＯＳトランジスタのゲートは、第２のデータ入力と接続されてもよく、第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続されてもよい。
【００１２】
ＤＣオフセットステージは、第１のｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタを含むとしてもよい。第１のＰＭＯＳトランジスタのソースは、レール電圧と接続されてもよく、第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続されてもよく、第１のＰＭＯＳトランジスタのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）と接続されるとしてもよい。ＤＣオフセットステージは、また、第２のＰＭＯＳトランジスタを含むとしてもよい。第２のＰＭＯＳトランジスタのソースは、レール電圧と接続されてもよく、第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続されてもよく、第２のＰＭＯＳトランジスタのゲートは、ＶＢＰと接続されてもよい。
【００１３】
負荷減衰器は、第１の増幅器を含むとしてもよい。第１の増幅器のポジティブ入力は、第１のリファレンス信号を受けるとしてもよい。負荷減衰器は、また、第１のｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタを含むとしてもよい。第１のＰＭＯＳのソースは、負荷減衰器の第１の入力、および、第１の増幅器のネガティブ入力と接続されてもよく、第１のＰＭＯＳトランジスタのゲートは、第１の増幅器の出力と接続されてもよく、第１のＰＭＯＳトランジスタのドレインは、負荷減衰器の第１の出力と接続されてもよい。負荷減衰器は、さらに、第２の増幅器を含むとしてもよい。第２の増幅器のポジティブ入力は、第２のリファレンス信号を受けるとしてもよい。負荷減衰器は、また、第２のＰＭＯＳトランジスタを含むとしてもよい。第２のＰＭＯＳトランジスタのソースは、負荷減衰器の第２の入力、および、第２の増幅器のネガティブ入力と接続されてもよく、第２のＰＭＯＳトランジスタのゲートは、第２の増幅器の出力と接続されてもよく、第２のＰＭＯＳトランジスタのドレインは、負荷減衰器の第２の出力と接続されてもよい。
【００１４】
第１および第２の増幅器は、伝達関数を持つとしてもよい。第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタとは、トランスコンダクタンスを持つとしてもよい。ＤＡＣからの負荷減衰器の抵抗は、１／伝達関数とトランスコンダクタンスとの商、でもよい。負荷減衰器からのＤＡＣの抵抗と、ＤＡＣからの負荷減衰器の抵抗との比は、負荷抵抗によって制限されなくてもよい。
【００１５】
出力振幅は、ＤＡＣの中で見られず、ＤＡＣの信号／コード依存の振る舞いを低減する。負荷減衰器によって要求される付加的な電流は、ＤＣオフセットステージによって供給されてもよい。負荷減衰器の入力ノードの低インピーダンスは、グリッチエネルギーの高速放電を可能にしてもよい。回路は、また、負荷減衰器の出力と接続されるフィルタを含む。ＤＡＣは、低パワー高分解能広帯域ＤＡＣでもよい。
【００１６】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）を実行するための方法が、また、記述される。電流は、ダブルカスケード電流源である電流源として発生される。発生された電流は、差動電流モードスイッチ（ＤＣＭＳ）に提供される。デジタル信号は、ＤＣＭＳを使用してアナログ信号へ変換される。アナログ信号は、負荷減衰器を通過する。その方法は、また、ＤＣオフセットステージを使用して直流（ＤＣ）成分をアナログ信号に加えることを含むとしてもよい。
【００１７】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）を持つワイヤレス装置が、記述される。ワイヤレス装置は、電流源によって電流を発生させるための手段を備える。電流源は、ダブルカスケード電流源である。ワイヤレス装置は、また、差動電流モードスイッチ（ＤＣＭＳ）へ発生された電流を供給するための手段を備える。ワイヤレス装置は、さらに、ＤＣＭＳを使用してデジタル信号をアナログ信号へ変換するための手段を備える。ワイヤレス装置は、また、アナログ信号を負荷減衰器を通って通過させるための手段を備える。
【００１８】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）のためのコンピュータプログラム製品が、また、記述される。そのコンピュータプログラム製品は、その上命令を持つコンピュータ読み出し可能媒体を備える。命令は、ダブルカスケード電流源である電流源によって電流を発生させるためのコードを含む。命令は、また、差動電流モードスイッチ（ＤＣＭＳ）へ発生された電流を供給するためのコードを含む。命令は、さらに、ＤＣＭＳを使用してデジタル信号をアナログ信号へ変換するためのコードを含む。命令は、また、アナログ信号を負荷減衰器を通って通過させるためのコードを含む。
【００１９】
図１は、ワイヤレス通信装置１０２の各種のコンポーネントを示す。ワイヤレス通信装置１０２は、ワイヤレス通信システムにおいて使用される場合がある。ワイヤレス通信装置１０２は、また、端末、アクセス端末、ユーザ装置（ＵＥ）、加入者ユニット、局、モバイル局など、と呼ばれてもよく、または、のいくらかまたは全ての機能性を含むとしてもよい。ワイヤレス通信装置１０２は、セルラー電話、携帯情報端末（ＰＤＡ）、ワイヤレス装置、ワイヤレスモデム、ハンドヘルド装置、ラップトップコンピュータなどでもよい。
【００２０】
ワイヤレス通信装置１０２は、任意の与えられた時期に、ダウンリンク（ＤＬ）および／またはアップリンク（ＵＬ）上で、ゼロ、１つ、または複数の基地局と通信することができる。ダウンリンク（またはフォワードリンク）は、基地局からワイヤレス通信装置１０２への通信リンクを指し、アップリンク(またはリバースリンク)はワイヤレス通信装置１０２から基地局への通信リンクを指す。
【００２１】
ワイヤレス通信装システムは、利用可能なシステム資源（例えば帯域幅および送信電力）を共有することによって、複数のユーザとの通信をサポート可能なマルチプルアクセスシステムとしてもよい。そのようなマルチプルアクセスシステムの例は、符号分割多元接続（ＣＤＭＡ)システム、時分割多元接続（ＴＤＭＡ）システム、周波数分割多元接続（ＦＤＭＡ）システム、直交周波数分割多元接続（ＯＦＤＭＡ）システム、および空間の空間分割多元接続（ＳＤＭＡ）システムを含む。
【００２２】
ワイヤレス通信装置１０２は、ロングタームエボリューション（ＬＴＥ）および７メガヘルツ（ＭＨｚ）の帯域幅を持つデータオンリーリビジョン（ＤｏｒＢ７）のようなワイヤレス通信システムで使用される場合がある。ＬＴＥおよびＤｏｒＢ７のようなワイヤレス通信システムは、連続的に、高データレートまたは帯域幅を運転することができる。増加された帯域幅は、デジタルアナログ変換器（ＤＡＣ）の増加された帯域幅を必要とする場合がある。例えば、増加された帯域幅は、広帯域ＤＡＣを必要としてもよい。広帯域ＤＡＣは、広範囲の周波数を扱うことが可能なＤＡＣに関連する。ＤＡＣの増加された帯域幅は、システムオンアチップ（ＳＯＣ）におけるデジタルプリディストーション（ＤＰＤ）技術の現実的な実装を可能にする。ＤＰＤの使用は、ＰＡを受理可能なレベルへ線形化することにより、ワイヤレスシステムへ適用されるべき低コスト非線形のパワー増幅器（ＰＡ）を可能にすることができる。
【００２３】
ワイヤレス通信装置１０２は、送信チェーン１０４を含むとしてもよい。送信チェーン１０４は、送信のための信号を準備することができる。例えば、送信チェーン１０４は、送信のためのデジタル信号１０６を受けることができる。デジタルモジュレータ１０８は、デジタル信号を変調することができる。例えば、デジタルモジュレータ１０８は、変調ＣＤＭＡまたはＯＦＤＭＡのための変調スキームを適用してもよい。その後、変調されたデジタル信号は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣ１１０を使用してアナログ信号に変換されてもよい。変換されたアナログ信号は、その後、フィルタ１１２を使用してフィルタリングされてもよい。フィルタリングされた信号は、さらに、ドライバ増幅器１１４によって増幅されてもよい。増幅された信号は、さらに、パワー増幅器１１６を使用して増幅されてもよい。その後、信号は、アンテナ１１８を使用して、ワイヤレス通信装置１０２によって送信されてもよい。
【００２４】
低パワーのワイヤレスまたは消費者装置は、より少ない電流で作動するＤＡＣを要求する場合がある。そのような適用において、信号対雑音歪比（ＳＮＤＲ）、スプリアスフリーダイナミックレンジ（ＳＦＤＲ）および全高調歪（ＴＨＤ）を含むダイナミック線形性性能は、そのシステム条件を満たす対象のキー仕様である。
【００２５】
より少ない電流で作動する高分解能の広帯域ＤＡＣアーキテクチャは、ワイヤレス通信装置１０２によく合わせられる。他の広帯域ＤＡＣは、比較的高いパワー消費に依存しており、広い帯域を達成するためにバッテリ駆動装置における使用を不適当にする。さらに、これらの広帯域ＤＡＣは、電力損失の賢明な使用を示さなかった。ビルトイン負荷減衰器を備えた広帯域ＤＡＣ１１０は、低スプリアウスで、最適な電源消費を持つことができる。
【００２６】
図２は、ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器２１０に対するデータフローを示すブロック図である。ビルトイン負荷減衰器を備えた広帯域ＤＡＣ２１０は、ダブルカスケード電流源を備えたＤＡＣ２２２を含むとしてもよい。ダブルカスケード電流源を備えたＤＡＣ２２２は、デジタル入力信号２２０を受けるとしてもよい。ダブルカスケード電流源を備えたＤＡＣ２２２は、図４に関して後で付加的に詳細に議論される。ダブルカスケード電流源を備えたＤＡＣ２２２の出力２２６は、負荷減衰器２３０へ入力されるとしてもよい。負荷減衰器２３０は、また、直流電流（ＤＣ）オフセットステージ２２４の出力２２８を受けるとしてもよい。負荷減衰器２３０は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣ２１０内に構築されてもよい。負荷減衰器２３０は、ダブルカスケード電流源を備えたＤＡＣ２２２の性能を改善することができる。例えば、負荷減衰器２３０は、ダブルカスケード電流源を備えたＤＡＣ２２２の性能が、負荷抵抗または各種の外部のインタフェースによって制限されないことを、保証することができる。負荷減衰器２３０は、その後、アナログ出力２３２を出力してもよい。
【００２７】
図３は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０を示す回路図である。図３のビルトイン負荷減衰器３１０を備えた広帯域ＤＡＣは、図２のビルトイン負荷減衰器を備えた広帯域ＤＡＣ２１０の一構成としてもよい。ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０は、ダブルカスケード電流源を備えたＤＡＣ３２２を含むとしてもよい。ダブルカスケード電流源を備えたＤＡＣ３２２は、レール電圧Ｖｄｄａ ３３２と接続されてもよい。ダブルカスケード電流源３２２は、２つの出力ＤＡＣ＿ｏｕｔ ３３８ａおよびＤＡＣ＿ｏｕｔｂ ３３８ｂを持つとしてもよい。ダブルカスケード電流源を備えたＤＡＣ３２２の出力３３８からダブルカスケード電流源を備えたＤＡＣ３２２へ向けて、ＤＡＣインピーダンスＲ＿ｄａｃ ３４０が観測されてもよい。Ｒ＿ｄａｃ ３４０は、図５に関して後で付加的に詳細に議論される。
【００２８】
ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０は、直流電流（ＤＣ）オフセットステージ３２４を含むとしてもよい。ＤＣオフセットステージ３２４は、ダブルカスケード電流源を備えたＤＡＣ３２２のアナログ出力３３８にＤＣ成分を追加してもよい。ＤＣオフセットステージ３２４は、また、付加的な電流を、負荷減衰器３３０の適当な作動に供給してもよい。付加的な電流は、標準のＤＡＣ電流のおよそ２５％としてもよい。ＤＣオフセットステージ３２４は、第１のｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタ３３６ａおよび第２のＰＭＯＳトランジスタ３３６ｂを含むとしてもよい。第１のＰＭＯＳトランジスタ３３６ａのソースは、レール電圧Ｖｄｄａ ３３２と接続されてもよい。第１のＰＭＯＳトランジスタ３３６ａのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）３３４と接続されてもよい。第１のＰＭＯＳトランジスタ３３６ａのドレインは、ＤＡＣ＿ｏｕｔ ３３８ａと接続されてもよい。第２のＰＭＯＳトランジスタ３３６ｂのソースは、レール電圧Ｖｄｄａ ３３２と接続されてもよく、第２のＰＭＯＳトランジスタ３３６ｂのゲートは、ＶＢＰ３３４と接続されてもよい。第２のＰＭＯＳトランジスタ３３６ｂのドレインは、ＤＡＣ＿ｏｕｔｂ ３３８ｂと接続されてもよい。
【００２９】
ＤＡＣ＿ｏｕｔ ３３８ａは、負荷減衰器３３０の第１の入力と接続されてもよい。ＤＡＣ＿ｏｕｔｂ ３３８ｂは、負荷減衰器３３０の第２の入力と接続されてもよい。負荷減衰器３３０は、第３のＰＭＯＳトランジスタ３４４ａを含むとしてもよい。第３のＰＭＯＳトランジスタ３４４ａのソースは、負荷減衰器３３０の第１の入力と接続されてもよい。そして、第３のＰＭＯＳトランジスタ３４４ａのソースは、ＤＡＣ＿ｏｕｔ ３３８ａと接続されてもよい。第３のＰＭＯＳトランジスタ３４４ａのソースは、また、第１の増幅器３４８ａのネガティブ入力と接続されてもよい。リファレンス信号ＲＥＦ ３５０ａは、第１の増幅器３４８ａのポジティブ入力と接続されてもよい。第１の増幅器３４８ａは、電圧伝達関数Ａ（ｓ）を持つとしてもよい。第１の増幅器３４８ａの出力は、第３のＰＭＯＳトランジスタ３４４ａのゲートと接続されてもよい。第３のＰＭＯＳトランジスタ３４４ａのドレインは、負荷減衰器３３０の第１の出力と接続されてもよい。第３のＰＭＯＳトランジスタ３４４ａは、ｇｍａ３４６ａのトランスコンダクタンスを持つとしてもよい。
【００３０】
負荷減衰器３３０は、第４のＰＭＯＳトランジスタ３４４ｂを含むとしてもよい。第４のＰＭＯＳトランジスタ３４４ｂのソースは、負荷減衰器３３０の第２の入力と接続されてもよい。そして、第４のＰＭＯＳトランジスタ３４４ｂのソースは、ＤＡＣ＿ｏｕｔｂ ３３８ｂと接続されてもよい。第４のＰＭＯＳトランジスタ３４４ｂのソースは、また、第２の増幅器３４８ｂのネガティブ入力と接続されてもよい。第２の増幅器３４８ｂは、電圧伝達関数Ａ（ｓ）を持つとしてもよい。リファレンス信号ＲＥＦ ３５０ｂは、第２の増幅器３４８ｂのポジティブ入力と接続されるとしてもよい。第２の増幅器３４８ｂの出力は、第４のＰＭＯＳトランジスタ３４４ｂのゲートと接続されてもよい。第４のＰＭＯＳトランジスタ３４４ｂのドレインは、負荷減衰器３３０の第２の出力と接続されてもよい。第４のＰＭＯＳトランジスタ３４４ｂは、ｇｍａ３４６ｂのトランスコンダクタンスを持つとしてもよい。
【００３１】
負荷減衰器３３０の第１の出力は、第１のスイッチ３５２ａと接続されるとしてもよい。第１のスイッチ３５２ａが閉の位置にある場合、負荷減衰器３３０の第１の出力は、フィルタ３５４と接続されるとしてもよい。負荷減衰器３３０の第１の出力は、また、第２のスイッチ３５６ａと接続されるとしてもよい。第２のスイッチ３５６ａは、フィルタバイパススイッチと呼ばれてもよい。第２のスイッチ３５６ａが閉の位置にある場合、負荷減衰器３３０の第１の出力は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０の第１の出力ＯＵＴＰ ３６０ａと接続される。第３のスイッチ３５８ａは、フィルタ３５４を第１の出力ＯＵＴＰ ３６０ａへ接続してもよい。
【００３２】
負荷減衰器３３０の第２の出力は、第４のスイッチ３５２ｂと接続されてもよい。第４のスイッチ３５２ｂが閉の位置にある場合、負荷減衰器３３０の第２の出力は、フィルタ３５４と接続されてもよい。負荷減衰器３３０の第２の出力は、また、第５のスイッチ３５６ｂと接続されるとしてもよい。第５のスイッチ３５６ｂは、フィルタバイアススイッチでもよい。第５のスイッチ３５６ｂが閉の位置にある場合、負荷減衰器３３０の第２の出力は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０の第２の出力ＯＵＴＭ ３６０ｂと接続される。第６のスイッチ３５８ｂは、フィルタ３５４を第２の出力ＯＵＴＭ ３６０ｂへ接続してもよい。
【００３３】
ダブルカスケード電流源を備えたＤＡＣ３２２から負荷減衰器３３０へ向かう負荷抵抗Ｒ＿ｌｏａｄ ３４２は、式１を用いて計算されてもよい：
【数１】
2014225888.tif 000003
【００３４】
負荷減衰器３３０は、絶縁ステージとして機能してもよい。したがって、減衰器の後のブロックのどんな電圧振幅も、ＤＡＣ３２２によって見られず、ＤＡＣ３２２の性能に影響を及ぼさない。したがって、コード依存の振る舞いのインパクトは最小化されることができる。ＤＡＣ出力３３８の低インピーダンスノード（負荷減衰器３３０の入力ノード）は、グリッチエネルギーの高速放電を可能にすることができる。動的性能はしたがって改善されることができる。
【００３５】
ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０のためのオーバーヘッド電流は、負荷減衰器３３０のためのＤＣオフセット電流とＤＣバイアス電流とを含む。ＤＣオフセット電流は、全作動範囲を通じて機能性を持つために、負荷減衰器３３０に必要とされる。ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０を実装するためにトータルで必要とされるオーバーヘッド電流は、電流フォールディングステージを使用する先行技術の約２５％とすることができる。
【００３６】
ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０は、負荷減衰器３３０とＤＣオフセット電流ステージ３２４とを無効にすることにより広帯域性能を必要としない適用にために、低パワーで下位（バックヤード）互換のあるモードに容易に再構成されることができる。ビルトイン負荷減衰器を備えた広帯域ＤＡＣ３１０は、潜在的に、負荷減衰器３３０の後にポストフィルタリングステージを統合する余地を提供してもよい。差動回路の性質により、キャパシタンスの領域は、シングルエンドモードにおけるフィルタ実装と比較して１／２に減少されることができる。
【００３７】
負荷減衰器３３０が絶縁器として働くため、ＤＡＣ電流スイッチのための最も小さなフィーチャーサイズが使用されてもよく、それによって、動的な性能と同様に帯域幅も改善する。ＤＡＣ電流スイッチは、差動電流モードスイッチ（ＤＣＭＳ）としてもよい。ＤＣＭＳは、図４に関して後で付加的に詳細に議論される。絶縁ステージなしで、電流スイッチのサイズは、入力／出力の静電気放電（ＥＳＤ）ルールによって決定されてもよい。したがって、絶縁ステージなしで、電流スイッチのサイズはかなり大きいかもしれない。
【００３８】
図４は、ダブルカスケード電流源を備えたＤＡＣ４２２を示すブロック図である。図４のダブルカスケード電流源を備えたＤＡＣ４２２は、図２のダブルカスケード電流源を備えたＤＡＣ２２２の一構成としてもよい。ダブルカスケード電流源を備えたＤＡＣ４２２は。ダブルカスケード電流源４６２を含むとしてもよい。ダブルカスケード電流源４６２は、図５に関して後で付加的に詳細に議論される。ダブルカスケード電流源４６２は、差動電流モードスイッチ（ＤＣＭＳ）４６へ電流４６４を供給してもよい。ＤＣＭＳ４６６は、デジタル入力４６８を受けるとしてもよい。ＤＣＭＳ４６６は、その後、アナログ出力４７０を発生させてもよい。
【００３９】
図５は、ダブルカスケード電流源を備えたＤＡＣ５２２の回路図である。図５のダブルカスケード電流源を備えたＤＡＣ５２２は、図４のダブルカスケード電流源を備えたＤＡＣ４２２の一構成としてもよい。ダブルカスケード電流源を備えたＤＡＣ５２２は、ダブルカスケード電流源５６２と差動電流モードスイッチ（ＤＣＭＳ）５６６とを含むとしてもよい。ダブルカスケード電流源５６２は、第１のＰＭＯＳトランジスタ５７２ａを含むとしてもよい。第１のＰＭＯＳトランジスタ５７２ａのソースは、レール電圧Ｖｄｄａ ５３２と接続されるとしてもよい。第１のＰＭＯＳトランジスタ５７２ａのゲートは、第１のバイアス電圧Ｂｉａｓ１ ５７４ａと接続されてもよい。第１のＰＭＯＳトランジスタ５７２ａは、第１のトランスコンダクタンスｇｍ１ ５７１ａを持つとしてもよい。第１のＰＭＯＳトランジスタ５７２ａは、第１のトレインソース抵抗ｒｄｓ１ ５７３ａを持つとしてもよい。ｒｄｓ５７３に対するより高い値は、式（２）および式（３）で示されるような高分解能ＤＡＣ ５２２のためになるとしてもよい。この理由のために、ダブルカスコードは、抵抗Ｒ＿ｄａｃ ３４０を増加させるために使用されてもよい。ｒｄｓが十分に高い場合、ダブルカスコードは必要ではないかもしれない。
【００４０】
ダブルカスケード電流源５６２は、第２のＰＭＯＳトランジスタ５７２ｂを含むとしてもよい。第２のＰＭＯＳトランジスタ５７２ｂのソースは、第１のＰＭＯＳトランジスタ５７２ａのドレインと接続されてもよい。第２のＰＭＯＳトランジスタ５７２ｂのゲートは、第２のバイアス電圧Ｂｉａｓ２ ５７４ｂと接続されてもよい。第２のＰＭＯＳトランジスタ５７２ｂは、第２のトランスコンダクタンスｇｍ２ ５７１ｂと第２のトレインソース抵抗ｒｄｓ２ ５７３ｂとを持つとしてもよい。第２のＰＭＯＳトランジスタ５７２ｂのドレインは、差動電流モードスイッチ（ＤＣＭＳ）５６６の入力ノードＣｓ ５７６と接続されてもよい。
【００４１】
ＤＣＭＳ５６６は、第３のＰＭＯＳトランジスタ５７８ａを含むとしてもよい。第３のＰＭＯＳトランジスタ５７８ａのソースは、入力ノードＣｓ ５７６と接続されてもよい。第３のＰＭＯＳトランジスタ５７８ａのゲートは、第１のデータ入力Ｄａｔａ ５８０ａと接続されてもよい。第３のＰＭＯＳトランジスタ５７２ａのドレインは、第１の出力ＤＡＣ＿ｏｕｔｂ ５３８ｂと接続されてもよい。
【００４２】
ＤＣＭＳ５６６は、第４のＰＭＯＳトランジスタ５７８ｂを含むとしてもよい。第４のＰＭＯＳトランジスタ５７８ｂのソースは、入力ノードＣｓ ５７６と接続されてもよい。第４のＰＭＯＳトランジスタ５７８ｂのゲートは、第２のデータ入力Ｄａｔａ＿ｂ ５８０ｂと接続されてもよい。第４のＰＭＯＳトランジスタ５７８ｂのドレインは、第２の出力ＤＡＣ＿ｏｕｔ ５３８ａと接続されてもよい。
【００４３】
出力５３８の観点から、ダブルカスケード電流源５２２を備えたＤＡＣ５２２の抵抗は、Ｒ＿ｄａｃ ５４０である。Ｒ＿ｄａｃ ５４０は、式（２）を使用して計算されてもよい：
【数２】
2014225888.tif 000004
【００４４】
負荷抵抗に関するＤＡＣ抵抗の比率は、式（３）を使用して知られる:
【数３】
2014225888.tif 000005
【００４５】
したがって、Ｒratioは、負荷減衰器３３０の後の外部の負荷抵抗によって制限されない。高いＲratioは、負荷減衰器を使用することによって達成されてもよい。高いＲratioは、よりよい動的な性能、または、よりよい歪み性能を提供する場合がある。電流源と負荷との間のインピーダンス比の必要条件は、
【数４】
2014225888.tif 000006
【００４６】
を要求し、ｎは、ビット数である。インピーダンス比の必要条件は、ビルトイン負荷減衰器３３０を使用して達成されることができる。負荷減衰器３３０は、ＲＥＦ３５０ａ−ｂの電圧に、ＤＡＣ＿ｏｕｔ ３３８ａおよびＤＡＣＯ＿ｏｕｔｂ ３３８ｂをセットしてもよいため、出力振幅は、ＤＡＣ５２２の入力ノードＣｓ ５７６に示されない。出力振幅がＤＡＣ５２２の入力ノードＣｓ ５７６に示される場合、ＤＣＭＳ５６６の信号またはコード依存の振る舞いは、増加されてもよい。出力振幅が入力ノードＣｓ ５７６に示されない場合、ＤＡＣ５２２の信号またはコード依存の振る舞いは減少され、信号振幅の発達とともに歪みは低下されない。上方の余地は、代替のＤＡＣの配置よりも、図５のＤＡＣ５２２において比較的小さくなるが、この技術は、妥当な上方の余地を提供することができる。上方の余地は、トランジスタが飽和領域で作動できるように要求された最小電圧を指す。
【００４７】
図６は、ビルトイン負荷減衰器３１０を備えた広帯域ＤＡＣを実現するための方法６００のフロー図である。方法６００は、ワイヤレス通信装置１０２によって実行されるとしてもよい。ワイヤレス通信装置１０２は、電流源を使用して電流４６４を発生されるとしてもよい６０２。電流源は、ダブルカスケード電流源４６２でもよい。ワイヤレス通信装置１０２は、次に、ＤＣＭＳ４６６に発生された電流４６４を適用してもよい６０４。ワイヤレス通信装置１０２は、ＤＣＭＳ４６６を使用してデジタル信号４６８をアナログ信号４７０に変換するとしてもよい６０６。ワイヤレス通信装置１０２は、ＤＣオフセットステージ３２４を使用してＤＣ成分をアナログ信号４７０に加えるとしてもよい６０８。ワイヤレス通信装置１０２は、次に、アナログ信号４７０を負荷減衰器３３０を通って通過させるとしてもよい６１０。
【００４８】
上述された図６の方法６００は、図７で示されるミーンズプラスファンクションブロック７００に対応する、各種のハードウェアおよび／またはソフトウェアのコンポーネントおよび／またはモジュールによって実行されるとしてもよい。換言すれば、図６に示されるブロック６０２〜６１０は、図７に示されるミーンズプラスファンクションブロック７０２〜７１０に対応する。
【００４９】
図８は、デジタルプリディストーション技術を実行するための、システムオンアチップ（ＳＯＣ）８８２におけるビルトイン負荷減衰器を備えた広帯域ＤＡＣ８１０の使用に対するデータフローを示すブロック図である。ＳＯＣ８８２は、コンピュータあるいは他の電子システムの全てのコンポーネントを持つ単一の集積回路としてもよい。例えば、ＳＯＣ８８２は、デジタル、アナログ、混合信号、および無線周波数（ＲＦ）機能を含むとしてもよい。ＳＯＣ８８２は、デジタルプリディストーションモジュール８８４を含むとしてもよい。デジタルプリディストーションモジュール８８４は、デジタル信号８８５を受けるとしてもよい。デジタルプリディストーションモジュール８８４は、パワー増幅器８８６の出力での全部の応答が線形であるように、パワー増幅器８８６の逆応答を持つとしてもよい。
【００５０】
ＳＯＣ８８２は、ビルトイン負荷減衰器を備えた広帯域ＤＡＣ８１０を含むとしてもよい。図８のビルトイン負荷減衰器８１０を備えた広帯域ＤＡＣ８１０は、図１のビルトイン負荷減衰器１１０を備えた広帯域ＤＡＣの一構成としてもよい。ビルトイン負荷減衰器を備えた広帯域ＤＡＣ８１０は、デジタルプリディストーションモジュール８８４の出力を受けるとしてもよい。ビルトイン負荷減衰器を備えた広帯域ＤＡＣ８１０は、次に、アナログ信号をパワー増幅器８８６へ出力してもよい。ある構成において、パワー増幅器８８６は、低コスト非線形パワー増幅器８８６でもよい。パワー増幅器８８６は、次に、条件にあった線形出力８８８を出力してもよい。
【００５１】
図９は、ワイヤレス装置９０１内に含まれることができるある複数のコンポーネントを示す。図９のワイヤレス装置９０１は、図１のワイヤレス通信装置１０２の一構成としてもよい。ワイヤレス装置９０１は、ここに開示された本システムおおよび方法を実行することができる。
【００５２】
ワイヤレス装置９０１は、プロセッサ９０３を含む。プロセッサ９０３は、汎用のシングルまたはマルチチップのマイクロプロセッサ（例えばＡＲＭ）、専用のマイクロプロセッサ（例えばデジタルシグナルプロセッサ（ＤＳＰ））、マイクロコントローラ、プログラマブルゲートアレイなどでもよい。プロセッサ９０３は、中央演算装置（ＣＰＵ）と呼ばれてもよい。単なるシングルプロセッサ９０３が図９のワイヤレス装置９０１に示されているが、代替的な構成として、プロセッサの組み合わせ（例えばＡＲＭとＤＳＰ）を使用することができる。
【００５３】
ワイヤレス装置９０１は、また、メモリ９０５を含む。メモリ９０５は、電子情報を記憶可能な電子コンポーネントとしてもよい。メモリ９０５は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、磁気ディスク記憶装置媒体、光記憶装置媒体、ＲＡＭにおけるフラッシュメモリ装置、プロセッサとともに備えられるオンボードメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタなどにより具体化されることができ、それらの組み合わせを含む。
【００５４】
データ９０７および命令９０９は、メモリ９０５内に記憶されてもよい。命令９０９は、ここに開示される方法を実現するためにプロセッサ９０３によって実行可能としてもよい。命令９０９の実行は、メモリ９０５に記憶されているデータ９０７の使用を伴なうとしてもよい。プロセッサ９０３が命令９０９を実行した場合、命令の様々な部分９０９ａは、プロセッサ９０３へロードされてもよく、データの様々な部分９０７ａはプロセッサ９０３へロードされてもよい。
【００５５】
ワイヤレス装置９０１は、また、ワイヤレス装置９０１へおよびから、信号を送信および受信することを可能にするための送信機９１１および受信機９１３を含むとしてもよい。送信機９１１および受信機９１３は、総体として、トランシーバ９１５と呼ばれてもよい。アンテナ９１７は、トランシーバ９１５と電気的に連結されてもよい。ワイヤレス装置９０１は、また、複数のトランスミッタ、複数の受信機、複数のトランシーバおよび／または複数のアンテナ(図示されない)を含むとしてもよい。
【００５６】
ワイヤレス装置９０１の様々なコンポーネントは、パワーバス、制御信号バス、ステータス信号バス、データバスなどの１以上のバスで互いに連結されてもよい。明瞭さのために、様々なバスは、バスシステム９１９として図９に示される。
【００５７】
ここに記述された技術は、直交多重化スキームに基づく通信システムを含む、様々な通信システムに使用されてもよい。そのような通信システムの例は、直交周波数分割多元接続（ＯＦＤＭＡ）システム、シングルキャリア周波数分割多元接続（ＳＣ−ＦＤＭＡ）システムなどを含む。ＯＦＤＭＡシステムは、直交周波数分割多元システムは直交周波数分割多重化（ＯＦＤＭ）を利用し、それは複数の直交副搬送波へ全システムの帯域幅を分割する変調方式である。これらの副搬送波は、また、トーン、ビンなどと呼ばれてもよい。ＯＦＤＭで、それぞれの副搬送波は、データとともに独立して変調されてもよい。ＳＣ−ＦＤＭＡシステムは、システムの帯域幅の全域に分配される副搬送波上で送信するためのインタリーブ型ＦＤＭＡ（ＩＦＤＭＡ）、隣接する副搬送波の１ブロック上で送信するためのローカルＦＤＭＡ（ＬＦＤＭＡ）、または、隣接する副搬送波の複数のブロック上で送信するための拡張されたＦＤＭＡ（ＥＦＤＭＡ）を利用してもよい。一般的に、変調シンボルはＯＦＤＭによる周波数領域、および、ＳＣ−ＦＤＭＡによる時間領域で送られる。
【００５８】
用語「決定」は、種々様々のアクションを包含し、したがって、「決定」は、演算、計算、処理、導出、調査、ルックアップ（テーブル、データベース、または、他のデータ構造のルックアップ）、確かめることなどを含むことができる。また、「決定」は、受けること（例えば情報を受けること）、アクセスすること（例えばメモリにおけるデータをアクセスすること）などを含むことができる。また、「決定」は、決めること、選択すること、選ぶこと、確立することなどを含むことができる。
【００５９】
語「基づく」は、もし他に明確に特定されていなければ、「のみに基づく」を意味しない。換言すると、語「基づく」は、「のみに基づく」と「に少なくとも基づく」との双方を説明する。
【００６０】
用語「プロセッサ」は、汎用プロセッサ、中央演算装置（ＣＰＵ）、マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、コントローラ、マイクロコントローラ、ステートマシンなどを包含するように広く解釈されるべきである。いくつかの環境の下で、「プロセッサ」は、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などを指してもよい。用語「プロセッサ」は、例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと協働する１以上のマイクロプロセッサ、または、任意のそのような構成のように、処理装置の組み合わせを指してもよい。
【００６１】
用語「メモリ」は、電子情報を記憶可能な任意の電子コンポーネントを包含するように広く解釈されるべきである。用語、メモリは、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ）、プログラマブルリードオンリーメモリ（ＰＲＯＭ）、消去可能プログラマブルリードオンリーメモリ（ＥＰＲＯＭ）、電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、磁気または光データストレージ、レジスタなどのような、様々なタイプのプロセッサ読み出し可能媒体を指すとしてもよい。もし、プロセッサは、メモリ、から上方を読み出し、および／または、へ情報を書き込むことができるならば、メモリは、プロセッサと電気的に通信状態にあると言われる。プロセッサと統合しているメモリは、プロセッサと電気的に通信状態にある。
【００６２】
用語「命令」および「コード」は、任意のタイプのコンピュータ読み出し可能ステートメントを含むように広く解釈されるべきである。例えば、用語「命令」および「コード」は、１以上のプログラム、ルーチン、サブルーチン、関数、手順などを指すとしてもよい。「命令」および「コード」は、単一のコンピュータ読み出し可能ステートメントまたは多数のコンピュータ読み出し可能ステートメントを備えるとしてもよい。
【００６３】
ここに記述される機能は、ハードウェア、ソフトウェア、または、それらの任意の組み合わせで実現されるとしてもよい。もし、ソフトウェアで実現されるならば、機能は、コンピュータ読み出し可能媒体に１以上の命令として記憶されてもよい。用語「コンピュータ読み出し可能媒体」または「コンピュータプログラム製品」は、コンピュータによってアクセスできる任意の利用可能媒体を指す。限定ではなく例として、コンピュータ読み出し可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージ装置、または、命令またはデータ構造の形式で所望のプログラムコードを運びまたは記憶するための使用されることができ、およびコンピュータによってアクセスされることができる任意の他の媒体を含むとしてもよい。ここで使用されるような、ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスクおよびブルーレイ（登録商標）ディスクを含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。
【００６４】
ソフトウェアまたは命令は、また、伝送媒体を越えて伝送されてもよい。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、伝送媒体の定義に含まれる。
【００６５】
ここに記述された方法は、記述された方法を達成するための１以上のステップまたはアクションを備える。方法のステップおよび／またはアクションは、請求の範囲から逸脱することなく、互いに交換されてもよい。換言すると、ステップまたはアクションの特定の順序が記述されている方法の適切なオペレーションに必要でなければ、特定のステップおよび／またはアクションの順序および／または使用は、請求の範囲から逸脱することなく変更されてもよい。
【００６６】
さらに、ここに記述された方法および技術を実行するためのモジュールおよび／または他の適切な手段は、図６に示されるそれらのもののように、ダウンロードされることができ、および／または、別の方法で装置によって得られることができる。例えば、ここで記述された方法を実行するための手段の伝送を促進するために、装置はサーバに連結されてもよい。あるいは、ここに記述された各種の方法は、装置が、その装置へストレージ手段を連結することまたは提供することで各種の方法を得ることができるように、ストレージ手段（例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、コンパクトディスク（ＣＤ）またはフロッピーディスクなど）経由で提供されることができる。さらに、に、ここに記述された方法および技術を装置に提供するための任意の他の適切な技術が利用されることができる。
【００６７】
請求項は、上記の正確な構成及びコンポーネントに限定されないことは、理解されるべきである。各種の変更、変化、およびバリエーションは、請求の範囲から逸脱することなく、ここに説明されたシステム、方法、および装置の配置、オペレーション、詳細の中で作成されてもよい。
【図１】
2014225888.tif 000007
【図２】
2014225888.tif 000008
【図３】
2014225888.tif 000009
【図４】
2014225888.tif 000010
【図５】
2014225888.tif 000011
【図６】
2014225888.tif 000012
【図７】
2014225888.tif 000013
【図８】
2014225888.tif 000014
【図９】
2014225888.tif 000015
【手続補正書】
【提出日】平成26年7月29日(2014.7.29)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の出力および第２の出力を有するデジタルアナログ変換器ＤＡＣ（３２２）であって、ダブルカスケード電流源（４６２）および差動電流モードスイッチＤＣＭＳ（４６６）を備えるデジタルアナログ変換器ＤＡＣ（３２２）と、
前記ＤＡＣの対応する第１の出力および第２の出力と接続された、第１の出力および第２の出力を有する直流電流ＤＣオフセットステージ（３２４）と、
絶縁ステージとして機能するように構成された負荷減衰器（３３０）であって、第１の入力および第２の入力を有する負荷減衰器（３３０）と、
を具備し、
前記ＤＡＣ（３２２）の第１の出力および第２の出力と、前記ＤＣオフセットステージ（３２４）の第１の出力および第２の出力は、前記負荷減衰器（３３０）の対応する第１の入力と第２の入力と接続され、
前記ＤＣオフセットステージ（３２４）は、付加電流を供給し、前記負荷減衰器（３３０）の作動をその全作動範囲を通じて可能にする、デジタルアナログ変換のための回路。
【請求項２】
前記ダブルカスケード電流源（４６２）は、出力を有し、
前記ＤＣＭＳは、入力を有し、
前記ダブルカスケード電流源の出力は、前記ＤＣＭＳ（４６６）の入力およびレール電圧（３３２）と接続される、請求項１の回路。
【請求項３】
前記ＤＣＭＳは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと、
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の出力と接続され、前記第１のＰＭＯＳのゲートは、第１のデータ入力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の前記出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のデータ入力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続される、
請求項１の回路。
【請求項４】
前記ＤＣオフセットステージは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと、
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）と接続され、
前記第２のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、ＶＢＰと接続される、
請求項１の回路。
【請求項５】
前記負荷減衰器は、
第１の増幅器と、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２の増幅器と、
第２のＰＭＯＳトランジスタと、
を具備し、
前記第１の増幅器のポジティブ入力は、第１のリファレンス信号を受け、
前記第１のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第１の入力および前記第１の増幅器のネガティブ入力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の増幅器の出力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第１の出力と接続され、
前記第２の増幅器のポジティブ入力は、第２のリファレンス信号を受け、
前記第２のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第２の入力および前記第２の増幅器のネガティブ入力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、前記第２の増幅器の出力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第２の出力と接続される、
請求項１の回路。
【請求項６】
前記第１および第２の増幅器は、伝達関数を持ち、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは、トランスコンダクタンスを持ち、前記ＤＡＣからの前記負荷減衰器の抵抗は、１／前記伝達関数と前記トランスコンダクタンスとの商、である、
請求項５の回路。
【請求項７】
前記負荷減衰器からの前記ＤＡＣの抵抗と、前記ＤＡＣからの前記負荷減衰器の抵抗との比は、負荷抵抗によって制限されない、請求項１の回路。
【請求項８】
出力振幅は前記ＤＡＣの中で見られず、前記ＤＡＣの信号／コード依存の振る舞いを低減する、請求項１の回路。
【請求項９】
前記負荷減衰器の入力ノードの低インピーダンスは、グリッチエネルギーの高速放電を可能にする、請求項１の回路。
【請求項１０】
前記負荷減衰器の出力と接続されたフィルタをさらに具備する、請求項１の回路。
【請求項１１】
前記ＤＡＣは、低パワー高分解能の広帯域ＤＡＣである、請求項１の回路。
【請求項１２】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器ＤＡＣを実現するための方法であって、
ダブルカスケード電流源である電流源により電流を発生させることと、
差動電流モードスイッチＤＣＭＳに前記発生された電流を適用することと、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換することと、
前記アナログ信号を、絶縁器として機能する負荷減衰器を通って通過させることと、
直流電流ＤＣオフセットステージを使用して、ＤＣ成分を前記アナログ信号に加えることと、
を具備し、
前記ＤＣオフセットステージは、付加電流を供給し、前記負荷減衰器の作動をその全作動範囲を通じて可能にする、
方法。
【請求項１３】
前記ダブルカスケード電流源は、前記ＤＣＭＳとレール電圧との間にある、請求項１２の方法。
【請求項１４】
前記ＤＣＭＳは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の出力と接続され、前記第１のＰＭＯＳのゲートは、第１のデータ入力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の前記出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のデータ入力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続される、
請求項１２の方法。
【請求項１５】
前記ＤＣオフセットステージは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと、
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）と接続され、
前記第２のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、ＶＢＰと接続される、
請求項１２の方法。
【請求項１６】
前記負荷減衰器は、
第１の増幅器と、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２の増幅器と、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１の増幅器のポジティブ入力は、第１のリファレンス信号を受け、
前記第１のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第１の入力および前記第１の増幅器のネガティブ入力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の増幅器の出力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第１の出力と接続され、
前記第２の増幅器のポジティブ入力は、第２のリファレンス信号を受け、
前記第２のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第２の入力および前記第２の増幅器のネガティブ入力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、前記第２の増幅器の出力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第２の出力と接続される、
請求項１２の方法。
【請求項１７】
前記第１および第２の増幅器は、伝達関数を持ち、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは、トランスコンダクタンスを持ち、前記ＤＡＣからの前記負荷減衰器の抵抗は、１／前記伝達関数と前記トランスコンダクタンスとの商、である、
請求項１６の方法。
【請求項１８】
前記負荷減衰器からの前記ＤＡＣの抵抗と、前記ＤＡＣからの前記負荷減衰器の抵抗との比は、負荷抵抗によって制限されない、請求項１２の方法。
【請求項１９】
出力振幅は前記ＤＡＣの中で見られず、前記ＤＡＣの信号／コード依存の振る舞いを低減する、請求項１２の方法。
【請求項２０】
前記負荷減衰器によって必要とされる付加電流は、前記ＤＣオフセットステージによって供給される、請求項１２の方法。
【請求項２１】
前記負荷減衰器の入力ノードの低インピーダンスは、グリッチエネルギーの高速放電を可能にする、請求項１２の方法。
【請求項２２】
前記負荷減衰器の出力をフィルタリングすることをさらに具備する、請求項１２の方法。
【請求項２３】
前記ＤＡＣは、低パワー高分解能の広帯域ＤＡＣである、請求項１２の方法。
【請求項２４】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）を有する、ワイヤレス装置であって、
ダブルカスケード電流源である電流源により電流を発生させる手段と、
差動電流モードスイッチ（ＤＣＭＳ）に前記発生された電流を適用する手段と、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換する手段と、
前記アナログ信号を、絶縁器として機能する負荷減衰器を通って通過させる手段と、
直流電流ＤＣオフセットステージを使用して、ＤＣ成分を前記アナログ信号に加える手段と、
を備え、
前記ＤＣオフセットステージは、付加電流を供給し、前記負荷減衰器の作動をその全作動範囲を通じて可能にし、
前記ダブルカスケード電流源は、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと、
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記第１のＰＭＯＳトランジスタのドレインと接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のバイアス電圧と接続され、
前記負荷減衰器からの前記ＤＡＣの抵抗は、前記第２のＰＭＯＳトランジスタのトランスコンダクタンス×第１の抵抗×第２の抵抗と等しく、前記第１の抵抗は、前記第２のＰＭＯＳトランジスタのドレインからソースへの抵抗であり、前記第２の抵抗は、前記第１のＰＭＯＳトランジスタのドレインからソースへの抵抗である、
ワイヤレス装置。
【請求項２５】
ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器ＤＡＣのためのコンピュータプログラムであって、
前記コンピュータプログラムは、１以上のプロセッサによって実行可能な命令を備えており、
前記命令は、請求項１２の方法を実行するためのコードを備える、コンピュータプログラム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】変更
【補正の内容】
【００６７】
請求項は、上記の正確な構成及びコンポーネントに限定されないことは、理解されるべきである。各種の変更、変化、およびバリエーションは、請求の範囲から逸脱することなく、ここに説明されたシステム、方法、および装置の配置、オペレーション、詳細の中で作成されてもよい。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[１]ダブルカスケード電流源と差動電流モードスイッチ（ＤＣＭＳ）とを備える、デジタルアナログ変換器（ＤＡＣ）と、
直流電流（ＤＣ）オフセットステージと、
負荷減衰器と
を具備するデジタルアナログ変換の回路。
[２]前記ダブルカスケード電流源は、前記ＤＣＭＳとレール電圧との間にある、前記[１]の回路。
[３]前記ＤＡＣの出力は、前記負荷減衰器へ入力される、前記[１]の回路。
[４]前記ＤＣオフセットステージの出力は、前記負荷減衰器へ入力される、前記[１]の回路。
[５]前記ダブルカスケード電流源は、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記第１のＰＭＯＳトランジスタのドレインと接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のバイアス電圧と接続される、
前記[１]の回路。
[６]前記負荷減衰器からの前記ＤＡＣの抵抗は、前記第２のＰＭＯＳトランジスタのトランスコンダクタンス×第１の抵抗×第２の抵抗と等しく、前記第１の抵抗は、前記第２のＰＭＯＳトランジスタのドレインからソースへの抵抗であり、前記第２の抵抗は、前記第１のＰＭＯＳトランジスタのドレインからソースへの抵抗である、
前記[５]の回路。
[７]前記ＤＣＭＳは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の出力と接続され、前記第１のＰＭＯＳのゲートは、第１のデータ入力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の前記出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のデータ入力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続される、
前記[１]の回路。
[８]前記ＤＣオフセットステージは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）と接続され、
前記第２のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、ＶＢＰと接続される
前記[１]の回路。
[９]前記負荷減衰器は、
第１の増幅器と、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２の増幅器と、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１の増幅器のポジティブ入力は、第１のリファレンス信号を受け、
前記第１のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第１の入力および前記第１の増幅器のネガティブ入力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の増幅器の出力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第１の出力と接続され、
前記第２の増幅器のポジティブ入力は、第２のリファレンス信号を受け、
前記第２のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第２の入力および前記第２の増幅器のネガティブ入力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、前記第２の増幅器の出力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、前記負荷減衰器の第２の出力と接続される、
前記[１]の回路。
[１０]前記第１および第２の増幅器は、伝達関数を持ち、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとは、トランスコンダクタンスを持ち、前記ＤＡＣからの前記負荷減衰器の抵抗は、１／前記伝達関数と前記トランスコンダクタンスとの商、である、
前記[９]の回路。
[１１]前記負荷減衰器からの前記ＤＡＣの抵抗と、前記ＤＡＣからの前記負荷減衰器の抵抗との比は、負荷抵抗によって制限されない、前記[１]の回路。
[１２]出力振幅は前記ＤＡＣの中で見られず、前記ＤＡＣの信号／コード依存の振る舞いを低減する、前記[１]の回路。
[１３]前記負荷減衰器によって必要とされる付加電流は、前記ＤＣオフセットステージによって供給される、前記[１]の回路。
[１４]前記負荷減衰器の入力ノードの低インピーダンスは、グリッチエネルギーの高速放電を可能にする、前記[１]の回路。
[１５]前記負荷減衰器の出力と接続されたフィルタをさらに具備する、前記[１]の回路。
[１６]前記ＤＡＣは、低パワー高分解能の広帯域ＤＡＣである、前記[１]の回路。
[１７]ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）を実現するための方法であって、
ダブルカスケード電流源である電流源により電流を発生させることと、
差動電流モードスイッチ（ＤＣＭＳ）に前記発生された電流を適用することと、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換することと、
前記アナログ信号を負荷減衰器を通って通過させることと
を具備する、方法。
[１８]ＤＣオフセットステージを使用して、直流電流（ＤＣ）成分を前記アナログ信号へ加えることをさらに具備する、前記[１７]の方法。
[１９]前記ダブルカスケード電流源は、前記ＤＣＭＳとレール電圧との間にある、前記[１７]の方法。
[２０]前記ＤＣオフセットステージの出力は、前記負荷減衰器へ入力される、前記[１８]の方法。
[２１]前記ダブルカスケード電流源は、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのゲートは、第１のバイアス電圧と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記第１のＰＭＯＳトランジスタのドレインと接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のバイアス電圧と接続される、
前記[１７]の方法。
[２２]前記負荷減衰器からの前記ＤＡＣの抵抗は、前記第２のＰＭＯＳトランジスタのトランスコンダクタンス×第１の抵抗×第２の抵抗と等しく、前記第１の抵抗は、前記第２のＰＭＯＳトランジスタのドレインからソースへの抵抗であり、前記第２の抵抗は、前記第１のＰＭＯＳトランジスタのドレインからソースへの抵抗である、
前記[２１]の方法。
[２３]前記ＤＣＭＳは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の出力と接続され、前記第１のＰＭＯＳのゲートは、第１のデータ入力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、
前記第２のＰＭＯＳトランジスタのソースは、前記ダブルカスケード電流源の前記出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、第２のデータ入力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続される、
前記[１７]の方法。
[２４]前記ＤＣオフセットステージは、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第１のＰＭＯＳトランジスタのドレインは、第１の出力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、ＰＭＯＳバイアス電圧（ＶＢＰ）と接続され、
前記第２のＰＭＯＳトランジスタのソースは、レール電圧と接続され、前記第２のＰＭＯＳトランジスタのドレインは、第２の出力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、ＶＢＰと接続される
前記[１８]の方法。
[２５]前記負荷減衰器は、
第１の増幅器と、
第１のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタと、
第２の増幅器と、
第２のＰＭＯＳトランジスタと
を具備し、
前記第１の増幅器のポジティブ入力は、第１のリファレンス信号を受け、
前記第１のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第１の入力および前記第１の増幅器のネガティブ入力と接続され、前記第１のＰＭＯＳトランジスタのゲートは、前記第１の増幅器の出力と接続され、前記第１のＰＭＯＳトランジスタのドレインは、
前記負荷減衰器の第１の出力と接続され、
前記第２の増幅器のポジティブ入力は、第２のリファレンス信号を受け、
前記第２のＰＭＯＳトランジスタのソースは、前記負荷減衰器の第２の入力および前記第２の増幅器のネガティブ入力と接続され、前記第２のＰＭＯＳトランジスタのゲートは、前記第２の増幅器の出力と接続され、前記第２のＰＭＯＳトランジスタのドレインは、
前記負荷減衰器の第２の出力と接続される、
前記[１７]の方法。
[２６]前記第１および第２の増幅器は、伝達関数を持ち、前記第１のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタとは、トランスコンダクタンスを持ち、前記ＤＡＣからの前記負荷減衰器の抵抗は、１／前記伝達関数と前記トランスコンダクタンスとの商、である、
前記[２５]の方法。
[２７]前記負荷減衰器からの前記ＤＡＣの抵抗と、前記ＤＡＣからの前記負荷減衰器の抵抗との比は、負荷抵抗によって制限されない、前記[１７]の方法。
[２８]出力振幅は前記ＤＡＣの中で見られず、前記ＤＡＣの信号／コード依存の振る舞いを低減する、前記[１７]の方法。
[２９]前記負荷減衰器によって必要とされる付加電流は、前記ＤＣオフセットステージによって供給される、前記[１８]の方法。
[３０]前記負荷減衰器の入力ノードの低インピーダンスは、グリッチエネルギーの高速放電を可能にする、前記[１７]の方法。
[３１]前記負荷減衰器の出力をフィルタリングすることをさらに具備する、前記[１７]の方法。
[３２]前記ＤＡＣは、低パワー高分解能の広帯域ＤＡＣである、前記[１７]の方法。
[３３]ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）を備えたワイヤレス装置であって、
ダブルカスケード電流源である電流源により電流を発生させる手段と、
差動電流モードスイッチ（ＤＣＭＳ）に前記発生された電流を適用する手段と、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換する手段と、
前記アナログ信号を負荷減衰器を通って通過させる手段と
を備える、ワイヤレス装置。
[３４]ビルトイン負荷減衰器を備えた広帯域デジタルアナログ変換器（ＤＡＣ）のためのコンピュータプログラム製品であって、前記コンピュータプログラム製品は命令を備えたコンピュータ読み出し可能媒体を含み、前記命令は、
ダブルカスケード電流源である電流源により電流を発生させるためのコードと、
差動電流モードスイッチ（ＤＣＭＳ）に前記発生された電流を適用するためのコードと、
前記ＤＣＭＳを用いてデジタル信号をアナログ信号に変換するためのコードと、
前記アナログ信号を負荷減衰器を通って通過させるためのコードと
を備える、コンピュータプログラム製品。
【外国語明細書】
2014225888000001.pdf