(57)【要約】【課題】広範囲な周波数の信号を低消費電力で出力する。【解決手段】クロック生成回路１０において、ハーフ電圧供給点ＴＶ１に接続された共振リアクトルＬｒと、接地電圧供給点ＴＶｓｓと出力端子ＴＶｏｕｔとの間に接続された共振キャパシタＣＬと、共振リアクトルＬｒと共振キャパシタＣＬとの間に接続されたるトランジスタＭＰ１と、出力端子Ｖｏｕｔに接続されたトランジスタＭＮ１とを設けた。こうして構成において、トランジスタＭＰ１，ＭＮ１のゲートに印加されるクロック信号φ１がハイになっている時間を調整することにより、広範囲な周波数の信号を低消費電力で出力することができる。【選択図】図１
2014053840.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧が供給される第１電圧供給点に接続された共振リアクトルと、
第２の電圧が供給される第２電圧供給点と出力端子との間に接続された共振キャパシタと、
前記共振リアクトルと前記出力端子との間に接続され、第１の切替信号によりオンまたはオフされる第１のスイッチング素子と、
前記出力端子と前記第２電圧供給点との間に接続され、第２の切替信号によりオンまたはオフされる第２のスイッチング素子と、
を備える信号伝送回路。
【請求項２】
請求項１記載の信号伝送回路であって、
前記第１の切替信号および前記第２の切替信号は、時間経過と共に周期的に前記第１のスイッチング素子および前記第２のスイッチング素子をオンオフ制御する信号であるものとすることもできる。
信号伝送回路。
【請求項３】
請求項２記載の信号伝送回路であって、
前記出力端子から１サイクル前に出力された信号の電圧である１サイクル前電圧を記憶し、前記１サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第１の切替信号および前記第２の切替信号の遷移のタイミングを調整するタイミング調整回路
を備える信号伝送回路。
【請求項４】
請求項３記載の信号伝送回路であって、
前記タイミング調整回路は、
前記第２電圧供給点に接続された第１の調整用キャパシタと、
前記第２電圧供給点に接続された第２の調整用キャパシタと、
第１の調整用切替信号により、前記出力端子と前記第１の調整用キャパシタとの間の接続と、前記出力端子と前記第２の調整用キャパシタとの接続とを切り替える切替スイッチと、
前記第２の調整用切替信号の立ち上がりまたは立ち下がりのタイミングで前記第１の調整用キャパシタの電圧と前記第２の調整用キャパシタとの電圧を比較し、比較結果を出力する比較回路と、
クロック信号が入力され、前記比較回路の比較結果に基づいて入力された入力クロック信号のパルス幅を調整し、前記パルス幅が調整されたクロック信号を前記第１の切替信号として前記第１のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第２の切替信号として前記第２のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第１の調整用切替信号として前記切替スイッチに供給し、前記パルス幅が調整されたクロック信号を前記第２の調整用切替信号として前記比較回路に供給するクロック信号供給回路と、
を有する回路である
信号伝送回路
【請求項５】
請求項１ないし４いずれか一つの請求項に記載の信号伝送回路であって、
前記第１の電圧は、前記第２の電圧より高い電圧である
信号伝送回路。
【請求項６】
請求項１記載の信号伝送回路であって、
第３の電圧が供給される第３電圧供給点と前記出力端子との間に接続され、第３の切替信号によりオンまたはオフされる第３のスイッチング素子
を備える信号伝送回路。
【請求項７】
請求項６記載の信号伝送回路であって、
前記第１の切替信号および前記第２の切替信号および前記第３の切替信号は、時間経過と共に周期的に前記第１のスイッチング素子および前記第２のスイッチング素子および前記第３のスイッチング素子をオンオフ制御する信号である
信号伝送回路。
【請求項８】
請求項７記載の信号伝送回路であって、
該出力端子から１サイクル前に出力された信号の電圧である１サイクル前電圧を記憶し、前記１サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第１の切替信号および前記第２の切替信号および前記第３の切替信号の遷移のタイミングを調整するタイミング調整回路
を備える信号伝送回路。
【請求項９】
請求項６ないし８いずれか一つの請求項に記載の信号伝送回路であって、
前記第１の電圧は、前記第２の電圧より高く前記第３の電圧より低い電圧である
信号伝送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号伝送回路に関する。
【背景技術】
【０００２】
従来、この種の信号伝送回路としては、一方端がクロックツリーに接続され他方端がキャパシタを介して電源ｖｄｄに接続されたインダクタと、一方端がインダクタの一方端に接続され他方端が接地されたキャパシタとを備えるものが提案されている（例えば、非特許文献１参照）。この回路では、インダクタとキャパシタとで構成されるＬＣ共振回路における共振を用いて信号を伝送しているから、消費電力を低減することができるとしている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Steven C.Chan, et al., "A Resonant Global Clock Distribution for the Cell Broadband Engine Processor", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 44, No.1, p.64-p.72. JANUARY 2009
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、こうした信号伝送回路では、広範囲な周波数領域において低消費電力で且つ適正に信号を出力することが望まれている。しかしながら、上述の信号伝送回路では、共振周波数より低い周波数の信号が入力されると消費電力が増大したり適正に動作しない場合がある。
【０００５】
本発明の信号伝送回路は、より広範囲な周波数の信号を低消費電力で出力することを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の信号伝送回路は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の信号伝送回路は、
第１の電圧が供給される第１電圧供給点に接続された共振リアクトルと、
第２の電圧が供給される第２電圧供給点と出力端子との間に接続された共振キャパシタと、
前記共振リアクトルと前記出力端子との間に接続され、第１の切替信号によりオンまたはオフされる第１のスイッチング素子と、
前記出力端子と前記第２電圧供給点との間に接続され、第２の切替信号によりオンまたはオフされる第２のスイッチング素子と、
を備えることを要旨とする。
【０００８】
この本発明の信号伝送回路では、第１の切替信号により第１のスイッチング素子をオンすると共に第２の切替信号により第２のスイッチング素子をオフすると、共振リアクトルと共振キャパシタンスとの共振により出力端子の電圧がパルス状に変化する。そして、出力端子の電圧が第２の電圧近傍になったタイミングで、第１の切替信号により第１のスイッチング素子をオフすると共に第２の切替信号により第２のスイッチング素子をオンにして出力端子の電圧を第２の電圧近傍の電圧に維持する。これにより、出力端子からパルス状の信号を出力することができる。このとき、第１の切替信号により第１のスイッチング素子をオフすると共に第２の切替信号により第２のスイッチング素子をオンにする時間を調整することにより、共振リアクトルと共振キャパシタンスとの共振周期より長い周期であれば、任意の周期のパルス状の信号を出力端子から出力することができる。これにより、より広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルと共振キャパシタンスとの共振を用いるため、消費電力の低減を図ることができる。これにより、広範囲な周波数の信号を低消費電力で出力することができる。
【０００９】
こうした本発明の信号伝送回路において、前記第１の切替信号および前記第２の切替信号は、時間経過と共に周期的に前記第１のスイッチング素子および前記第２のスイッチング素子をオンオフ制御する信号であるものとすることもできる。こうすれば、出力端子からクロック信号を出力することができる。
【００１０】
第１の切替信号および前記第２の切替信号が時間経過と共に周期的に第１のスイッチング素子，第２のスイッチング素子をオンオフ制御する信号である態様の本発明の信号伝送回路において、前記出力端子から１サイクル前に出力された信号の電圧である１サイクル前電圧を記憶し、前記１サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第１の切替信号および前記第２の切替信号の遷移のタイミングを調整するタイミング調整回路を備えるものとすることもできる。製造ばらつき等により、共振リアクトルのリアクタンスや共振キャパシタの容量値はばらつくため、第１の切替信号や第２の切替信号で第１のスイッチング素子や第２のスイッチング素子をオンオフするタイミングを予め適正に定めるのは困難である。したがって、出力端子から１サイクル前に出力された信号の電圧である１サイクル前電圧を記憶し、１サイクル前電圧と出力端子から出力された信号の電圧とを比較し、比較結果に基づいて前記第１の切替信号および前記第２の切替信号の遷移のタイミングを調整することにより、より適正なタイミングで第１のスイッチング素子や第２のスイッチング素子をオンオフすることができる。
【００１１】
タイミング調整回路を備える態様の本発明の信号伝送回路において、前記タイミング調整回路は、前記第２電圧供給点に接続された第１の調整用キャパシタと、前記第２電圧供給点に接続された第２の調整用キャパシタと、第１の調整用切替信号により、前記出力端子と前記第１の調整用キャパシタとの間の接続と、前記出力端子と前記第２の調整用キャパシタとの接続とを切り替える切替スイッチと、前記第２の調整用切替信号の立ち上がりまたは立ち下がりのタイミングで前記第１の調整用キャパシタの電圧と前記第２の調整用キャパシタとの電圧を比較し、比較結果を出力する比較回路と、クロック信号が入力され、前記比較回路の比較結果に基づいて入力されたクロック信号のパルス幅を調整し、前記パルス幅が調整されたクロック信号を前記第１の切替信号として前記第１のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第２の切替信号として前記第２のスイッチング素子に供給し、前記パルス幅が調整されたクロック信号を前記第１の調整用切替信号として前記切替スイッチに供給し、前記パルス幅が調整されたクロック信号を前記第２の調整用切替信号として前記比較回路に供給するクロック信号供給回路と、を有する回路であるものとすることもできる。
【００１２】
また、本発明の信号伝送回路において、前記第１の電圧は、前記第２の電圧より高い電圧であるものとすることもできる。
【００１３】
さらに、本発明の信号伝送回路において、第３の電圧が供給される第３電圧供給点と前記出力端子との間に接続され、第３の切替信号によりオンまたはオフされる第３のスイッチング素子を備えるものとすることもできる。この場合、第１の切替信号と第３の切替信号とにより第１のスイッチング素子および第３のスイッチング素子をオフすると共に第２の切替信号により第２のスイッチング素子オンすることにより出力端子の電圧が第２の電圧近傍の電圧となる。そして、第１の切替信号により第１のスイッチング素子をオンすると共に第２の切替信号と第３の切替信号とにより第２のスイッチング素子および第３のスイッチング素子をオフすると、共振リアクトルと共振キャパシタンスとの共振により出力端子の電圧が第３の電圧に向けて変化する。そして、共振リアクトルと共振キャパシタンスとの共振周期の半周期分の時間が経過したときに、第１の切替信号と第２の切替信号とにより第１のスイッチング素子および第２のスイッチング素子をオフすると共に第３の切替信号により第３のスイッチング素子をオフすることにより出力端子の電圧が第３の電圧近傍の電圧になる。さらに、所定時間経過後に、第１の切替信号により第１のスイッチング素子をオンすると共に第２の切替信号と第３の切替信号とにより第２のスイッチング素子および第３のスイッチング素子をオフすると、共振リアクトルと共振キャパシタンスとの共振により出力端子の電圧が第２の電圧に向けて変化する。そして、第１の切替信号と第３の切替信号とにより第１のスイッチング素子および第３のスイッチング素子をオフすると共に第２の切替信号により第２のスイッチング素子オンすることにより出力端子の電圧が第２の電圧近傍の電圧となる。これにより、出力端子からデューティ比が任意の信号を出力することができる。このとき、第１の切替信号により第１のスイッチング素子をオンすると共に第２の切替信号と第３の切替信号とにより第２のスイッチング素子および第３のスイッチング素子をオフする時間を調整することにより、共振リアクトルと共振キャパシタンスとの共振周期より長い周期であれば、任意の周期の信号を出力端子から出力することができる。したがってより広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルと共振キャパシタンスとの共振を用いるため、消費電力の低減を図ることができる。よって、広範囲な周波数の信号をより適正に且つより低消費電力で出力することができる。
【００１４】
第３のスイッチング素子を備える態様の本発明の信号伝送回路において、前記第１の切替信号および前記第２の切替信号および前記第３の切替信号は、時間経過と共に周期的に前記第１のスイッチング素子および前記第２のスイッチング素子および前記第３のスイッチング素子をオンオフ制御する信号であるものとすることもできる。こうすれば、出力端子からクロック信号を出力することができる。
【００１５】
第１の切替信号，第２の切替信号，第３の切替信号が時間経過と共に周期的に第１のスイッチング素子，第２のスイッチング素子，第３のスイッチング素子をオンオフ制御する信号である態様の本発明の信号伝送回路において、該出力端子から１サイクル前に出力された信号の電圧である１サイクル前電圧を記憶し、前記１サイクル前電圧と前記出力端子から出力された信号の電圧とを比較し、前記比較結果に基づいて前記第１の切替信号および前記第２の切替信号および前記第３の切替信号の遷移のタイミングを調整するタイミング調整回路を備えるものとすることもできる。製造ばらつき等により、共振リアクトルのリアクタンスや共振キャパシタの容量値はばらつくため、第１の切替信号や第２の切替信号，第３の切替信号で第１のスイッチング素子や第２のスイッチング素子，第３のスイッチング素子をオンオフするタイミングを予め適正に定めるのは困難である。したがって、出力端子から１サイクル前に出力された信号の電圧である１サイクル前電圧を記憶し、１サイクル前電圧と出力端子から出力された信号の電圧とを比較し、比較結果に基づいて前記第１の切替信号および前記第２の切替信号および第３の切替信号の遷移のタイミングを調整することにより、より適正なタイミングで第１のスイッチング素子や第２のスイッチング素子，第３のスイッチング素子とをオンオフすることができる。
【００１６】
第３のスイッチング素子を備える態様の本発明の信号伝送回路において、前記第１の電圧は、前記第２の電圧より高く前記第３の電圧より低い電圧であるものとすることもできる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施例としてのクロック生成回路１０の構成の概略を示す構成図である。
【図２】クロック信号φ１と出力端子ＴＶｏｕｔからの電圧Ｖｏｕｔとの関係の一例を示すタイミングチャートである。
【図３】本発明の第２実施例としてのクロック生成回路１００の構成の概略を示す構成図である。
【図４】クロック信号φ１と比較回路Ｃｏｍｐからの出力との関係の一例を示すタイミングチャートである。
【図５】本発明の第３実施例としてのクロック生成回路２１０の構成の概略を示す構成図である。
【図６】クロック信号φ１〜φ３と出力端子ＴＶｏｕｔからの電圧Ｖｏｕｔとの関係の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００１８】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例１】
【００１９】
図１は、本発明の第１実施例としてのクロック生成回路１０の構成の概略を示す構成図である。クロック生成回路１０は、図示するように、電源電圧ＶＤＤ（例えば、１．０Ｖ）の２分の１の電圧（ＶＤＤ／２）が印加されるハーフ電圧供給点ＴＶ１に接続されたリアクタンスＬの共振リアクトルＬｒと、接地電位Ｖｓｓが供給される接地電圧供給点ＴＶｓｓと出力端子ＴＶｏｕｔとの間に接続された容量値Ｃの共振キャパシタＣＬと、共振リアクトルＬｒと共振キャパシタＣＬとの間に接続されたｐ型のＭＯＳ(Metal Oxide Smiconductor)トランジスタであるトランジスタＭＰ１と、出力端子Ｖｏｕｔに接続されゲートがトランジスタＭＮ１のゲートに接続されたｎ型のＭＯＳトランジスタであるトランジスタＭＮ１とを備える。トランジスタＭＰ１，ＭＮ１のゲートには、接地電圧Ｖｓｓから電源電圧ＶＤＤの振幅のクロック信号φ１が印加される。
【００２０】
図２は、クロック信号φ１と出力端子ＴＶｏｕｔからの電圧Ｖｏｕｔとの関係の一例を示すタイミングチャートである。クロック信号φ１をロー（電圧Ｖｓｓ）にすると、トランジスタＭＰ１がオンになると共にトランジスタＭＮ１がオフになり、共振リアクトルＬｒと共振キャパシタＣＬとの共振により出力端子ＴＶｏｕｔの電圧Ｖｏｕｔがパルス状に変化する。このときのパルス幅は、共振リアクトルＬｒと共振キャパシタＣＬとの共振周期Ｔｒｅｓ（＝２π・√（Ｌ・Ｃ））程度となる。
【００２１】
続いて、クロック信号φ１をハイ（電圧ＶＤＤ）にすると、トランジスタＭＰ１がオフになると共にトランジスタＭＮ１がオンになり、出力端子ＴＶｏｕｔの電圧Ｖｏｕｔが接地電位Ｖｓｓとなる。ここで、クロック信号φ１は、出力端子Ｖｏｕｔの電圧が電圧Ｖｓｓ近傍になるタイミングとして予め定めたタイミングでハイにするものとした。この状態で、所定時間ｔｒｅｆが経過した後に、クロック信号φ１をロー（電圧Ｖｓｓ）にすると、トランジスタＭＰ１がオンになると共にトランジスタＭＮ１がオフになり、再び出力端子Ｖｏｕｔの電圧Ｖｏｕｔがパルス状に変化する。こうした動作を繰り返すことにより、出力端子ＴＶｏｕｔからクロック信号ＣＬＫを出力することができる。
【００２２】
このとき、クロック信号φ１がハイになっている時間である所定時間ｔｒｅｆを予め調整しておくことにより、共振周期Ｔｒｅｓより長い周期であれば、任意の周期のクロック信号ＣＬＫを出力端子Ｔｖｏｕｔから出力することができる。これにより、より広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルＬｒと共振キャパシタＣＬとの共振を用いてクロック信号ＣＬＫを生成するから、消費電力の低減を図ることができる。したがって、広範囲な周波数の信号を低消費電力で出力することができる。
【００２３】
以上説明した第１実施例のクロック生成回路１０では、ハーフ電圧供給点ＴＶ１に接続された共振リアクトルＬｒと、接地電圧供給点ＴＶｓｓと出力端子ＴＶｏｕｔとの間に接続された共振キャパシタＣＬと、共振リアクトルＬｒと共振キャパシタＣＬとの間に接続されたるトランジスタＭＰ１と、出力端子Ｖｏｕｔに接続されたトランジスタＭＮ１とを備え、トランジスタＭＰ１，ＭＮ１のゲートに印加されるクロック信号φ１がハイになっている時間を調整することにより、広範囲な周波数の信号を低消費電力で出力することができる。
【実施例２】
【００２４】
第１実施例のクロック生成回路１０では、トランジスタＭＰ１，ＭＮ１のゲートにハイになるタイミングが予め定められたクロック信号φ１を印加するものとしたが、製造ばらつき等により、共振リアクトルＬｒのリアクタンスＬや共振キャパシタＣＬの容量値Ｃがばらつくため、クロック信号φ１の遷移のタイミングを予め定めるのは困難である。第２実施例のクロック生成回路１００は、こうした不都合を回避するために、クロック信号φ１がハイになるタイミングを調整するタイミング調整回路１２０を備えている。図３は、本発明の第２実施例としてのクロック生成回路１００の構成の概略を示す構成図である。クロック生成回路１００は、クロック信号を生成するクロック生成部１１０と、クロック信号φ１の周期を調整するタイミング調整回路１２０とを備える。クロック生成部１１０の構成については、第１実施例のクロック生成回路１０と同様であるため、同一の構成には同一の符号を付し、詳細な説明を省略する。上述重複した説明を避けるため、その説明を省略する。
【００２５】
タイミング調整回路１２０は、接地電圧供給点ＴＶｓｓに接続された調整用キャパシタＣｒ１，Ｃｒ２と、フリップフロップＦＦを介して入力されるクロック信号φ１により制御され出力端子Ｔｖｏｕｔと調整用キャパシタＣｒ１との接続と出力端子Ｔｖｏｕｔと調整用キャパシタＣｒ２との接続とを切り替える切替スイッチＳＷと、クロック信号φ１の立ち上がりのタイミングで調整用キャパシタＣｒ１の電圧Ｖｃｒ１と調整用キャパシタＣｒ２との電圧Ｖｃｒ２とを比較して比較結果を出力する比較回路Ｃｏｍｐと、参照クロック信号ＣＬＫｒｅｆと比較回路Ｃｏｍｐによる比較結果に基づくパルス幅指令Ｐｗｒｅｑが入力されレジスタＲｅｇに記憶されているパルス幅指令Ｐｗｒｅｑに応じて参照クロック信号ＣＬＫｒｅｆのパルス幅を調整してクロック信号φ１としてクロック生成部１１０，フリップフロップＦＦ，切替スイッチＳＷ，比較回路Ｃｏｍｐに出力するクロック信号供給回路Ｃｓｐとを備える。
【００２６】
比較回路Ｃｏｍｐは、クロック信号φ１の立ち上がりのタイミングで、切替スイッチＳＷが接続されていないほうの調整用キャパシタの電圧を判定用閾値電圧にして、切替スイッチＳＷが接続されているほうの調整用キャパシタの電圧が判定用閾値電圧より低いか否かを判定する。例えば、あるクロック信号φ１の立ち上がりのタイミングで切替スイッチＳＷが調整用キャパシタＣｒ１に接続されている場合には、電圧Ｖｃｒ２を判定用閾値電圧にして、電圧Ｖｃｒ１が電圧Ｖｃｒ２より低いときにはクロック信号供給回路Ｃｓｐにパルス幅を長くするようパルス幅指令Ｐｗｒｅｑを送信し、電圧Ｖｃｒ１が電圧Ｖｃｒ２以上であるときにはクロック信号供給回路Ｃｓｐにパルス幅を短くするようパルス幅指令Ｐｗｒｅｑを送信する。そして、次のクロック信号φ１の立ち上がりのタイミングで切替スイッチＳＷが調整用キャパシタＣｒ２に接続されると、電圧Ｖｃｒ１を判定用閾値電圧にして、電圧Ｖｃｒ２が電圧Ｖｃｒ１より低いときにはクロック信号供給回路Ｃｓｐにパルス幅を長くするようパルス幅指令Ｐｗｒｅｑを送信し、電圧Ｖｃｒ２が電圧Ｖｃｒ１以上であるときにはクロック信号供給回路Ｃｓｐにパルス幅を短くするようパルス幅指令Ｐｗｒｅｑを送信する。このように、比較回路Ｃｏｍｐは、クロック信号φ１の立ち上がりのタイミングで、切替スイッチＳＷが接続されていないほうの調整用キャパシタの電圧を判定用閾値電圧にして、切替スイッチＳＷが接続されているほうの調整用キャパシタの電圧が判定用閾値電圧より低いか否かを判定する。
【００２７】
次に、こうして構成されたクロック生成回路１００の動作について説明する。図４は、クロック信号φ１と比較回路Ｃｏｍｐからの出力との関係の一例を示すタイミングチャートである。図中、一点鎖線は調整用キャパシタＣｒ２の電圧Ｖｃｒ２を示している。まずは、切替スイッチＳＷにより、出力端子Ｔｖｏｕｔと調整用キャパシタＣｒ１とが接続されており、調整用キャパシタＣｒ１が１サイクル前にクロック信号φ１が立ち上がったときの出力端子ＴＶｏｕｔの電圧Ｖｃｒ２を保持しているとする。クロック信号φ１がローのときには（時間０〜時間ｔ１）、調整用キャパシタＣｒ１の電圧Ｖｃｒ１が共振リアクトルＬｒと共振キャパシタＣＬとの共振周期Ｔｒｅｓでパルス状に変化する。
【００２８】
次に、クロック信号φ１が立ち上がったタイミング（時間ｔ１）で、比較回路Ｃｏｍｐにより、電圧Ｖｃｒ２を判定用閾値電圧（１サイクル前の電圧）として、調整用キャパシタＣｒ１の電圧Ｖｃｒ１と調整用キャパシタＣｒ２の電圧Ｖｃｒ２とが比較される。電圧Ｖｃｒ１が１サイクル前の電圧である電圧Ｖｃｒ２より低いときには、クロック信号φ１の立ち上がりのタイミングが早すぎるため、次のサイクルでは、クロック信号φ１のパルス幅が長くなるようクロック信号供給回路Ｃｓｐが参照クロック信号ＣＬＫｒｅｆのパルス幅を調整してクロック信号φ１として出力すると共に切替スイッチＳＷにより出力端子Ｔｖｏｕｔと調整用キャパシタＣｒ２とが接続される。このとき、切替スイッチＳＷにより出力端子Ｔｖｏｕｔと調整用キャパシタＣｒ２とが接続されているから、次に切替スイッチＳＷが切り換えられるまで、調整用キャパシタＣｒ１の電圧Ｖｃｒ１の電圧は維持され、トランジスタＭＰ１がオフすると共にトランジスタＭＮ１がオンするため、電圧Ｖｃｒ２は電圧Ｖｓｓ近傍に変化する。
【００２９】
そして、クロック信号φ１がローになると（時間ｔ２）、トランジスタＭＰ１がオンすると共にトランジスタＭＮ１がオフするため、調整用キャパシタＣｒ２の電圧Ｖｃｒ２が共振リアクトルＬｒと共振キャパシタＣＬとの共振周期Ｔｒｅｓでパルス状に変化する。
【００３０】
そして、クロック信号φ１が立ち上がったタイミング（時間ｔ３）で、比較回路Ｃｏｍｐにより、電圧Ｖｃｒ１を判定用閾値電圧（１サイクル前の電圧）として、調整用キャパシタＣｒ１の電圧Ｖｃｒ１と調整用キャパシタＣｒ２との電圧Ｖｃｒ２とが比較される。電圧Ｖｃｒ２が判定用閾値電圧である電圧Ｖｃｒ１より低いときには、クロック信号φ１の立ち上がりのタイミングが早すぎるため、次のサイクルでは、クロック信号φ１のパルス幅が長くなるようクロック信号供給回路Ｃｓｐが参照クロック信号ＣＬＫｒｅｆのパルス幅を調整してクロック信号φ１として出力すると共に切替スイッチＳＷにより出力端子Ｔｖｏｕｔと調整用キャパシタＣｒ１とが接続される。このとき、切替スイッチＳＷにより出力端子Ｔｖｏｕｔと調整用キャパシタＣｒ１とが接続されているから、次に切替スイッチＳＷが切り換えられるまで、調整用キャパシタＣｒ２の電圧Ｖｃｒ２の電圧は維持され、トランジスタＭＰ１がオフすると共にトランジスタＭＮ１がオンするため、電圧Ｖｃｒ１は電圧Ｖｓｓ近傍に変化する。
【００３１】
そして、クロック信号φ１がローになると（時間ｔ４）、トランジスタＭＰ１がオンすると共にトランジスタＭＮ１がオフするため、調整用キャパシタＣｒ１の電圧Ｖｃｒ１が共振リアクトルＬｒと共振キャパシタＣＬとの共振周期Ｔｒｅｓでパルス状に変化する。
【００３２】
その後、クロック信号φ１が立ち上がったタイミングで（時間ｔ５）、比較回路Ｃｏｍｐにより、電圧Ｖｃｒ２を判定用閾値電圧として、調整用キャパシタＣｒ１の電圧Ｖｃｒ１と調整用キャパシタＣｒ２との電圧Ｖｃｒ２とが比較される。電圧Ｖｃｒ１が電圧Ｖｃｒ２より高いときには、クロック信号φ１の立ち上がりのタイミングが遅すぎるため、次のサイクルでは、クロック信号φ１のパルス幅が短くなるようクロック信号供給回路Ｃｓｐが参照クロック信号ＣＬＫｒｅｆのパルス幅を調整してクロック信号φ１として出力すると共に切替られる。このような動作により、クロック信号φ１のパルス幅を調整することにより、クロック信号φ１がハイに遷移するタイミングを出力端子Ｔｖｏｕｔの電圧Ｖｏｕｔが立ち下がったタイミングに調整することができ、より適正なクロック信号ＣＬＫを出力することができる。
【００３３】
以上説明した第２実施例のクロック生成回路１００は、クロック信号φ１がハイになるタイミングを調整するタイミング調整回路１２０を備えているから、製造ばらつき等により共振リアクトルＬｒのリアクタンスＬや共振キャパシタＣＬの容量値Ｃがばらついた場合でもより適正なクロック信号ＣＬＫを出力することができる。
【００３４】
第２実施例のクロック生成回路１００では、比較回路Ｃｏｍｐを図３に例示した構成であるものとしたが、比較回路Ｃｏｍｐは図３に例示した構成に限定されるものではなく、出力端子Ｔｖｏｕｔから１サイクル前に出力された信号の電圧である１サイクル前電圧を記憶し、１サイクル前電圧と出力端子Ｔｖｏｕｔから出力された信号の電圧とを比較し、比較結果をクロック信号供給回路Ｃｓｐに供給するものであれば如何なるものとしても構わない。
【００３５】
第２実施例のクロック生成回路１００では、クロック信号供給回路Ｃｓｐを図３に例示した構成であるものとしたが、クロック信号供給回路Ｃｓｐは図３に例示した構成に限定されるものではなく、比較回路Ｃｏｍｐの比較結果に基づいてクロック信号φ１の遷移のタイミングを調整するものであれば如何なるものとしても構わない。
【００３６】
第１実施例のクロック生成回路１０，第２実施例のクロック生成部１１０では、トランジスタＭＰ１，ＭＮ１の共通接続されたゲートにクロック信号φ１が供給されるものとしたが、トランジスタＭＰ１，ＭＮ１のゲートを共通接続せずに、それぞれ個別にクロック信号φ１，φ２を供給するものとしてもよい。この場合、クロック信号φ１，φ２は同相のクロック信号であるものとすればよい。
【実施例３】
【００３７】
図５は、本発明の第３実施例としてのクロック生成回路２１０の構成の概略を示す構成図である。クロック生成回路２１０は、図示するように、電源電圧ＶＤＤ（例えば、１．０Ｖ）の２分の１の電圧（ＶＤＤ／２）が印加されるハーフ電圧供給点ＴＶ１に接続されたリアクタンスＬの共振リアクトルＬｒと、接地電位Ｖｓｓが供給される接地電圧供給点ＴＶｓｓと出力端子ＴＶｏｕｔとの間に接続された容量Ｃの共振キャパシタＣＬと、共振リアクトルＬｒと共振キャパシタＣＬとの間に接続されたｐ型のＭＯＳトランジスタであるトランジスタＭＰ１と、出力端子Ｖｏｕｔに接続されゲートがトランジスタＭＮ１のゲートに接続されたｎ型のＭＯＳトランジスタであるトランジスタＭＮ１と、電源電圧ＶＤＤが印加される電源電圧供給点ＴＶＤＤと出力端子Ｔｖｏｕｔとの間に接続されたｐ型のＭＯＳトランジスタであるトランジスタＭＰ２とを備える。トランジスタＭＰ１のゲートには接地電圧Ｖｓｓから電源電圧ＶＤＤの振幅のクロック信号φ１が印加され、トランジスタＭＮ１のゲートには接地電圧Ｖｓｓから電源電圧ＶＤＤの振幅のクロック信号φ２が印加され、トランジスタＭＰ２のゲートには、接地電圧Ｖｓｓから電源電圧ＶＤＤの振幅のクロック信号φ３が印加される。
【００３８】
図６は、クロック信号φ１，φ３と逆相の信号φ１，φ３、クロック信号φ２，出力端子ＴＶｏｕｔの電圧Ｖｏｕｔとの関係の一例を示すタイミングチャートである。クロック信号φ１をロー（電圧Ｖｓｓ），クロック信号φ２をロー，クロック信号φ３をハイ（電圧ＶＤＤ）にすると（時間ｔ３１）、トランジスタＭＰ１がオン，トランジスタＭＮ１がオフ，トランジスタＭＰ２がオフになり、共振リアクトルＬｒと共振キャパシタＣＬとの共振により出力端子ＴＶｏｕｔの電圧が共振リアクトルＬｒと共振キャパシタＣＬとの共振周期Ｔｒｅｓ（＝２π・√（Ｌ・Ｃ））の２分の１の時間である共振半周期（Ｔｒｅｓ／２）で上昇する。
【００３９】
そして、出力端子ＴＶｏｕｔが上昇したタイミングで、クロック信号φ１をハイ，クロック信号φ３をローにすると（時間ｔ３２）、トランジスタＭＰ１がオフ，トランジスタＭＮ１がオフ，トランジスタＭＰ２がオンになり、出力端子ＶＴｏｕｔの電圧が電圧ＶＤＤに上昇して維持される。
【００４０】
さらに、クロック信号φ１をハイ，クロック信号φ３をローにしたタイミング（時間ｔ３２）から所定時間経過したタイミングでクロック信号φ１をロー，クロック信号φ２をロー，クロック信号φ３をハイにすると（時間ｔ３３）、トランジスタＭＰ１がオン，トランジスタＭＮ１がオフ，トランジスタＭＰ２がオフになり、共振リアクトルＬｒと共振キャパシタＣＬとの共振により出力端子ＴＶｏｕｔの電圧Ｖｏｕｔが共振半周期（Ｔｒｅｓ／２）で下降する。
【００４１】
出力端子ＴＶｏｕｔの電圧Ｖｏｕｔが電圧Ｖｓｓ近傍に下降したタイミングで、クロックφ１をハイ、クロック信号φ２をハイにすると（時間ｔ３４）、トランジスタＭＰ１がオフ，トランジスタＭＮ１がオン，トランジスタＭＰ２がオフになり、出力端子ＶＴｏｕｔの電圧が電圧Ｖｓｓで維持される。こうした動作を繰り替えすことにより、出力端子Ｔｖｏｕｔからクロック信号ＣＬＫを出力することができる。
【００４２】
このとき、クロック信号φ１によりトランジスタＭＰ１のみがオンする時間（図６における時間ｔ３２〜時間ｔ３３，時間ｔ３４〜時間ｔ３５）を調整することにより、共振リアクトルＬｒと共振キャパシタＣＬとの共振周期より長い周期であれば、任意の周期の信号を出力端子から出力することができる。これにより、より広範囲な周波数の信号を適正に出力することができる。また、共振リアクトルＬｒと共振キャパシタンスＣｒとの共振を用いるため、消費電力の低減を図ることができる。これにより、広範囲な周波数の信号をより適正に且つより低消費電力で出力することができる。
【００４３】
以上説明した第３実施例のクロック生成回路２１０では、ハーフ電圧供給点ＴＶ１に接続された共振リアクトルＬｒと、接地電圧供給点ＴＶｓｓと出力端子ＴＶｏｕｔとの間に接続された共振キャパシタＣＬと、共振リアクトルＬｒと共振キャパシタＣＬとの間に接続されたるトランジスタＭＰ１と、出力端子Ｖｏｕｔに接続されたトランジスタＭＮ１と、電源電圧供給点ＴＶＤＤと出力端子Ｔｖｏｕｔとの間に接続されたトランジスタＭＰ２とを設け、トランジスタＭＰ１，ＭＮ１，ＭＰ２のゲートに印加されるクロック信号φ１〜φ３を調整することにより、広範囲な周波数の信号を低消費電力で出力することができる。
【００４４】
第１，第３実施例のクロック生成回路１０，１１０，第２実施例のクロック生成回路２１０のクロック生成部１１０では、トランジスタＭＰ１，ＭＮ１，ＭＰ２はＭＯＳトランジスタで構成されるものとしたが、クロック信号φ１〜φ３でオンオフするスイッチング素子であればよく、例えば、ＭＯＳトランジスタとは異なる種類のトランジスタであっても構わない。この場合、クロック信号φ１〜φ３がハイであるかローであるかは、スイッチング素子のオンオフのタイミングが上述したトランジスタＭＰ１，ＭＮ１，ＭＰ２のオンオフのタイミングとなるよう適宜定めれるものすればよい。
【００４５】
第１，第３実施例のクロック生成回路１０，１１０，第２実施例のクロック生成回路２１０のクロック生成部１１０では、クロック信号φ１〜φ３を接地電圧Ｖｓｓから電源電圧ＶＤＤの振幅を持っているものとしたが、クロック信号φ１〜φ３の振幅を大きくしトランジスタＭＰ１，ＭＮ１，ＭＰ２のゲート幅をより大きくし、トランジスタＭＰ１，ＭＮ１，ＭＰ２をサブスレッショルド領域で動作させるものとしてもよい。これにより、消費電力をより低減させることができる。
【００４６】
第１〜第３実施例のクロック生成回路１０〜２１０は、クロック信号φ１〜φ３を入力することによりクロック信号を生成するものとしたが、クロック信号φ１〜φ３に替えて、パルス状に立ち上がって立ち下がる信号を入力して逆相または同相の信号を出力することにより信号を伝送する信号伝送回路として機能させるものとしてもよい。
【００４７】
第１〜第３実施例のクロック生成回路１０では、共振リアクトルＬｒが接続されたハーフ電圧供給点ＴＶ１に電源電圧ＶＤＤの２分の１の電圧（ＶＤＤ／２）が供給されるものとしたが、ハーフ電圧供給点ＴＶ１に供給する電圧は電源電圧ＶＤＤの２分の１の電圧に限定されるものではなく、例えば、電源電圧ＶＤＤをハーフ電圧供給点ＴＶ１に供給するものとしてもよい。
【００４８】
実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係について説明する。実施例では、共振リアクトルＬｒが「共振リアクトル」に相当し、共振キャパシタＣＬが「共振キャパシタ」に相当し、トランジスタＭＰ１が「第１のトランジスタ」に相当し、トランジスタＭＮ１が「第２のトランジスタ」に相当する。また、タイミング調整回路１２０が「タイミング調整回路」に相当し、トランジスタＭＰ２が「第３のトランジスタ」に相当する。
【００４９】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００５０】
本発明は、信号伝送回路の製造産業などに利用可能である。
【符号の説明】
【００５１】
１０，１００，２１０  クロック信号生成回路、１１０  クロック生成部、１２０  タイミング調整回路、ＣＬ  共振キャパシタンス、Ｃｏｍｐ  比較回路、Ｃｓｐ  クロック信号供給回路、ＦＦ  フリップフロップ、Ｌｒ  共振リアクトル、ＭＰ１，ＭＰ２，ＭＮ１  トランジスタ、Ｒｅｇ  レジスタ、ＴＶＤＤ  電源電圧供給点、ＴＶ１  ハーフ電圧供給点、ＴＶｓｓ  接地電圧供給点、ＴＶｏｕｔ  出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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