(57)【要約】【課題】抵抗値を制御することができる抵抗素子を有する半導体装置を提供する。【解決手段】半導体装置は、半導体基板１０１と、絶縁膜１４ｂと、半導体素子と、ダイオード型内蔵抵抗子４ｄとを有する。絶縁膜１４ｂは半導体基板１０１の少なくとも一部を被覆している。半導体素子は、半導体基板１０１の一部からなるチャネル領域と、電極とを有する。ダイオード型内蔵抵抗素子４ｄは、ｐ型高濃度多結晶シリコン層２４ｂと、ｎ型低濃度多結晶シリコン層２３ａと、ｎ型高濃度多結晶シリコン層２４ａとを有している。ダイオード型内蔵ゲート抵抗４ｄは、スイッチング動作の中期に比して、初期および終期において高い抵抗値を有する。【選択図】図４６
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一部からなるチャネル領域と、前記チャネル領域を制御するためのゲート電極とを有する半導体素子と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記ゲート電極を流れる電流に対する抵抗となるように前記ゲート電極と電気的に接続され、ｐｎ接合を有する少なくとも１つの抵抗素子とを備えた、半導体装置。
【請求項２】
前記抵抗素子が前記ｐｎ接合を有するダイオードを含むことを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記ダイオードがツェナーダイオードであることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記少なくとも１つの抵抗素子が互いに電気的に並列に接続された複数の抵抗素子であり、前記複数の抵抗素子が、一の極性の前記ダイオードを有する少なくとも１つの前記抵抗素子と、前記一の極性と逆の極性を有する少なくとも１つの前記抵抗素子とを含むことを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
前記一の極性の前記ダイオードを有する少なくとも１つの前記抵抗素子の個数と、前記一の極性と逆の極性を有する少なくとも１つの前記抵抗素子の個数とが異なることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
半導体基板と、
前記半導体基板の一部からなるチャネル領域と、電極とを有する半導体素子と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、ソースとドレインとの間が前記電極を流れる電流に対する抵抗となるように前記電極と電気的に接続された接合型電界効果トランジスタを含む抵抗素子とを備えた、半導体装置。
【請求項７】
半導体基板と、
前記半導体基板の一部からなるチャネル領域と、電極とを有する半導体素子と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、ソースとドレインとの間が前記電極を流れる電流に対する抵抗となるように前記電極と電気的に接続されたＭＩＳ型電界効果トランジスタを含む抵抗素子とを備えた、半導体装置。
【請求項８】
前記抵抗素子が、前記ソースと前記ドレインとの間をバイパスするオーミック抵抗を有することを特徴とする、請求項７に記載の半導体装置。
【請求項９】
半導体基板と、
前記半導体基板の一部からなるチャネル領域と、電極とを有する半導体素子と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記電極を流れる電流に対する抵抗となるように前記電極と電気的に接続され、ダイオードとオーミック抵抗とを並列に有する少なくとも１つの領域を含む抵抗素子とを備えた、半導体装置。
【請求項１０】
前記少なくとも１つの領域が互いに電気的に直列に接続された１対の領域であり、前記１対の領域のそれぞれが有するダイオードの極性が互いに異なることを特徴とする、請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板の一部からなるチャネル領域と、電極とを有する半導体素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)やパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field-Effect Transistor)などの電力用の半導体チップがある。これらの半導体チップにおけるゲートの構造としては、主に、平面ゲート構造とトレンチゲート構造とがある。
【０００３】
トレンチゲート構造におけるゲート材料としては、従来、たとえば多結晶シリコンが用いられていた。近年、トレンチゲートの比抵抗を低くするために高融点金属を用いる方法が提案されている。たとえば、特開２００１−４４４３５号公報によれば、トレンチゲート構造におけるトレンチに、バッファ層である多結晶シリコン層と、高融点金属とが形成される。
【０００４】
またゲートに対してゲート抵抗と呼ばれる抵抗素子が接続されることがある。従来、ゲート抵抗は半導体チップに外付けされていたが、近年、ゲート抵抗を半導体チップに内蔵することが提案されている。
【０００５】
たとえば、特開２００２−８３９６４号公報によれば、半導体チップに内蔵されたゲート抵抗（内蔵ゲート抵抗）が提案されている。この公報によれば、多結晶シリコンなどからなる内蔵ゲート抵抗により半導体素子の並列接続時におけるスイッチング動作が安定化される。
【０００６】
また、たとえば、特開２００３−１９７９１４号公報によれば、ゲート外部接続電極の露出部であるゲートパッドの下に層間絶縁膜を介して多結晶シリコンなどからなる内蔵ゲート抵抗を設ける構成の半導体装置が提案されている。この公報によれば、この構成により、半導体基板の活性領域の面積が減らされることなく、大きな面積の内蔵ゲート抵抗を有し、過渡的なパルス電流の電流密度が抑えられた半導体装置が得られる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−４４４３５号公報
【特許文献２】特開２００２−８３９６４号公報
【特許文献３】特開２００３−１９７９１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のゲート抵抗が外付けされた半導体装置は部品点数が多くなるという問題があった。またゲート抵抗と半導体チップとの接続部分が外部ノイズによる電位変化を受けやすく、この電位変化はゲート抵抗を介さずに半導体チップ内のゲートに直接影響する。このため、半導体装置の誤作動や発振が生じやすいという問題があった。
【０００９】
また、たとえばＩＧＢＴの数百から数万個のゲートに電流が供給される場合のようにゲート抵抗に大電流が流される場合、信頼性の確保のためにゲート抵抗における電流経路の断面積を大きくする必要がある。上記の特開２００２−８３９６４号公報の半導体装置では、内蔵ゲート抵抗の幅寸法または厚み寸法が大きくされる必要がある。しかし厚み寸法が大きくされると、内蔵ゲート抵抗となる膜の成膜に要する時間が長くなる問題と、この成膜後の加工が困難となるという問題とがある。また幅寸法が大きくされると、内蔵ゲート抵抗の面積が大きくなり、半導体チップの面積が大きくなるという問題がある。
【００１０】
また上記の特開２００３−１９７９１４号公報の内蔵ゲート抵抗では、ゲートパッドと内蔵ゲート抵抗とが重なって形成されるため半導体チップの面積低減に効果はあるが、その低減効果はゲートパッド面積以下であるという問題がある。
【００１１】
それゆえ本発明の一の目的は、大電流を高い信頼性で流すことができる平面積の小さい抵抗素子を有する半導体装置を提供することである。
【００１２】
また本発明の他の目的は、抵抗値が制御されることができる抵抗素子を有する半導体装置を提供することである。
【００１３】
また本発明のさらに他の目的は、複数のゲート電極を有し、各ゲート電極への電位信号の伝達の遅延差が抑制された半導体装置を提供することである。
【００１４】
また本発明のさらに他の目的は、シャント抵抗を有する、より小型の半導体装置を提供することである。
【００１５】
また本発明のさらに他の目的は、寄生抵抗の小さい配線を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体基板と、絶縁膜と、半導体素子と、抵抗素子とを有している。半導体基板は第１の溝部を有している。絶縁膜は第１の溝部の内面を被覆している。半導体素子は、半導体基板の一部からなるチャネル領域と、電極とを有している。抵抗素子は、電極を流れる電流に対する抵抗となるように電極と電気的に接続され、かつ絶縁膜を介して第１の溝部の中に設けられている。
【００１７】
また半導体装置は、以下の特徴を有するものであってもよい。
一の局面に従う半導体装置は、半導体基板と、絶縁膜と、半導体素子と、抵抗素子とを有している。絶縁膜は半導体基板の少なくとも一部を被覆している。半導体素子は、半導体基板の一部からなるチャネル領域と、電極とを有している。抵抗素子は、電極を流れる電流に対する抵抗となるように電極と電気的に接続され、かつ絶縁膜を介して半導体基板上に設けられている。抵抗素子が半導体領域を含んでおり、半導体基板と抵抗素子との間の電位差により半導体領域に空乏層が生じる。
【００１８】
他の局面に従う半導体装置は、半導体基板と、半導体素子と、絶縁膜と、少なくとも１つの抵抗素子とを有している。半導体素子は、半導体基板の一部からなるチャネル領域と、チャネル領域を制御するためのゲート電極とを有している。絶縁膜は半導体基板上に設けられている。抵抗素子は、絶縁膜上に設けられ、ゲート電極を流れる電流に対する抵抗となるようにゲート電極と電気的に接続され、ｐｎ接合を有している。
【００１９】
さらに他の局面に従う半導体装置は、半導体基板と、半導体素子と、絶縁膜と、抵抗素子とを有している。半導体基板は第１の溝部を有している。
【００２０】
半導体素子は、半導体基板の一部からなるチャネル領域と、電極とを有している。絶縁膜は半導体基板上に設けられている。抵抗素子は、絶縁膜上に設けられ、ソースとドレインとの間が電極を流れる電流に対する抵抗となるように電極と電気的に接続された接合型電界効果トランジスタを含んでいる。
【００２１】
さらに他の局面に従う半導体装置は、半導体基板と、半導体素子と、絶縁膜と、抵抗素子とを有している。半導体素子は、半導体基板の一部からなるチャネル領域と、電極とを有している。絶縁膜は半導体基板上に設けられている。抵抗素子は、絶縁膜上に設けられ、ソースとドレインとの間が電極を流れる電流に対する抵抗となるように電極と電気的に接続されたＭＩＳ型電界効果トランジスタを含んでいる。
【００２２】
さらに他の局面に従う半導体装置は、半導体基板と、半導体素子と、絶縁膜と、抵抗素子とを有している。半導体素子は、半導体基板の一部からなるチャネル領域と、電極とを有している。絶縁膜は半導体基板上に設けられている。抵抗素子は、絶縁膜上に設けられ、電極を流れる電流に対する抵抗となるように電極と電気的に接続され、ダイオードとオーミック抵抗とを並列に有する少なくとも１つの領域を含んでいる。
【００２３】
さらに他の局面に従う半導体装置は、半導体基板と、半導体素子と、ゲートパッドと、ゲート配線と、複数の抵抗素子とを有している。半導体素子は、半導体基板の一部からなるチャネル領域と、チャネル領域を制御するための複数のゲート電極とを有している。ゲートパッドは複数のゲート電極と電気的に接続されている。ゲート配線は、複数のゲート電極の少なくとも１つと、ゲートパッドとを電気的に接続している。抵抗素子はゲート配線の途中に設けられている。ゲートパッドに比較的遠いゲート電極に接続された抵抗素子の抵抗値に比して、ゲートパッドに比較的近いゲート電極に接続された抵抗素子の抵抗値は大きい。
【００２４】
さらに他の局面に従う半導体装置は、半導体基板と、絶縁ゲート型バイポーラトランジスタと、絶縁膜と、第１および第２の抵抗素子とを有している。絶縁ゲート型バイポーラトランジスタは、半導体基板の一部からなるチャネル領域と、第１および第２のエミッタ電極と、ゲート電極とを有している。絶縁膜は半導体基板上に設けられている。第１の抵抗素子は、絶縁膜上に設けられ、第１および第２のエミッタ電極を互いに電気的に接続している。第２の抵抗素子は、絶縁膜上に設けられ、第１のエミッタ電極とゲート電極とを第２のエミッタ電極の電位に対応した電気抵抗を伴って電気的に接続している。
【００２５】
さらに他の局面に従う半導体装置は、半導体基板と、絶縁ゲート型バイポーラトランジスタと、絶縁膜と、第１および第２の抵抗素子とを有している。絶縁ゲート型バイポーラトランジスタは、半導体基板の一部からなるチャネル領域と、第１および第２のエミッタ電極と、ゲート電極とを有している。絶縁膜は、半導体基板上に設けられている。第１の抵抗素子は、絶縁膜上に設けられ、第１および第２のエミッタ電極を互いに電気的に接続している。第２の抵抗素子は、絶縁膜上に設けられ、第２のエミッタ電極の電位に対応した電気抵抗を有し、ゲート電極を流れる電流に対する抵抗となるようにゲート電極と電気的に接続されている。
【００２６】
さらに他の局面に従う半導体装置は、半導体基板と、半導体素子と、絶縁膜と、第１および第２の配線とを有している。半導体基板は溝部を有している。半導体素子は、半導体基板の一部からなるチャネル領域と、電極とを有している。絶縁膜は溝部の内面を被覆している。第１の配線は、電極と電気的に接続され、かつ絶縁膜を介して溝部の中に設けられている。第２の配線は、溝部の上に設けられ、第１の配線と電気的に並列接続されている。
【発明の効果】
【００２７】
本発明の半導体装置では抵抗素子は第１の溝部の中に設けられている。これにより、大電流を高い信頼性で流すことができる抵抗素子の平面積を小さくすることができる。
【００２８】
本発明の一の局面に従う半導体装置では、抵抗素子が半導体領域を含んでいる。この半導体領域の半導体特性が用いられることにより、抵抗素子の抵抗値が制御されることができる。
【００２９】
本発明の他の局面に従う半導体装置では、ゲートパッドに比較的遠いゲート電極に接続された抵抗素子の抵抗値に比して、ゲートパッドに比較的近いゲート電極に接続された抵抗素子の抵抗値は大きい。これにより、各ゲート電極への電位信号の伝達の遅延差が抑制される。
【００３０】
本発明のさらに他の局面に従う半導体装置では、第１および第２のエミッタ電極を互いに電気的に接続している第１の抵抗素子は絶縁膜上に設けられている。これにより、シャント抵抗を有する半導体装置を小型化することができる。
【００３１】
本発明のさらに他の局面に従う半導体装置では、溝部の中に設けられた第１の配線と、溝部の上に設けられた第２の配線とが並列接続されている。これにより配線の寄生抵抗を小さくすることができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。
【図２】本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。
【図３】図２のＩＩＩ部の概略的な部分上面図である。
【図４】図３のゲートパッド、ゲート主配線およびエミッタパッド（エミッタ電極）が省略された図である。
【図５】図４の層間絶縁膜が省略された図である。
【図６】図５のゲートパッド側および主配線側の多結晶シリコン層が省略された図である。
【図７】図６のゲート酸化膜の一部および絶縁膜の一部が省略された図である。
【図８】本発明の実施の形態１における半導体装置がプリント基板に実装された状態の概略的な等価回路を示す図である。
【図９】本発明の実施の形態１における半導体装置のゲートパッドと、プリント基板のパッドとの接続の様子を概略的に示す説明図である。
【図１０】本発明の実施の形態１の半導体装置の変形例における抵抗素子の構成を概略的に示す平面図である。
【図１１】本発明の実施の形態１の半導体装置の変形例における抵抗素子の構成を概略的に示す部分平面図である。
【図１２】本発明の実施の形態１の半導体装置の変形例における抵抗素子の構成を概略的に示す部分平面図である。
【図１３】本発明の実施の形態１の半導体装置の変形例における抵抗素子の構成を概略的に示す部分平面図である。
【図１４】本発明の実施の形態１の半導体装置の変形例における抵抗素子の構成を概略的に示す部分平面図である。
【図１５】本発明の実施の形態１の半導体装置の変形例における抵抗素子の構成を概略的に示す部分平面図である。
【図１６】第１の比較例における半導体装置の構成を概略的に示す上面図である。
【図１７】第１の比較例における半導体装置のゲートパッドと、プリント基板のパッドとの接続の様子を概略的に示す説明図である。
【図１８】第１の比較例における半導体装置がプリント基板に実装された状態の概略的な等価回路である。
【図１９】第２の比較例における半導体装置の概略的な部分平面図である。
【図２０】図１９のＸＸ−ＸＸ線に沿った概略的な断面図である。
【図２１】本発明の実施の形態２における半導体装置の構成を概略的に示す部分平面図である。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿った概略的な断面図である。
【図２３】図２１のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った概略的な断面図である。
【図２４】図２１のＸＸＩＶ−ＸＸＩＶ線に沿った概略的な断面図である。
【図２５】本発明の実施の形態２の半導体装置の第１の変形例における、金属部が埋め込まれた抵抗素子の構成を概略的に示す部分平面図である。
【図２６】本発明の実施の形態２の半導体装置の第２の変形例における、金属部が埋め込まれた抵抗素子の構成を概略的に示す部分平面図である。
【図２７】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図であり、図２１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に対応する断面図（ａ）およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面図（ｂ）である。
【図２８】本発明の実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図であり、図２１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に対応する断面図（ａ）およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面図（ｂ）である。
【図２９】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図であり、図２１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に対応する断面図（ａ）およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面図（ｂ）である。
【図３０】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図であり、図２１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に対応する断面図（ａ）およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面図（ｂ）である。
【図３１】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図であり、図２１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に対応する断面図（ａ）およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面図（ｂ）である。
【図３２】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図であり、図２１のＸＸＸＩＩａ−ＸＸＸＩＩａ線に対応する断面図（ａ）およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面図（ｂ）である。
【図３３】第３の比較例における半導体装置の製造方法の第１工程を示す概略的な部分断面図であり、図１９のＸＸ−ＸＸ線に対応する断面位置のうち平面型内蔵ゲート抵抗の近傍における部分断面図（ａ）および図２１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面位置における部分断面図（ｂ）である。
【図３４】第３の比較例における半導体装置の製造方法の第２工程を示す概略的な部分断面図であり、図１９のＸＸ−ＸＸ線に対応する断面位置のうち平面型内蔵ゲート抵抗の近傍における部分断面図（ａ）および図２１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面位置における部分断面図（ｂ）である。
【図３５】第３の比較例における半導体装置の製造方法の第３工程を示す概略的な部分断面図であり、図１９のＸＸ−ＸＸ線に対応する断面位置のうち平面型内蔵ゲート抵抗の近傍における部分断面図（ａ）および図２１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面位置における部分断面図（ｂ）である。
【図３６】第３の比較例における半導体装置の製造方法の第４工程を示す概略的な部分断面図であり、図１９のＸＸ−ＸＸ線に対応する断面位置のうち平面型内蔵ゲート抵抗の近傍における部分断面図（ａ）および図２１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面位置における部分断面図（ｂ）である。
【図３７】第３の比較例における半導体装置の製造方法の第５工程を示す概略的な部分断面図であり、図１９のＸＸ−ＸＸ線に対応する断面位置のうち平面型内蔵ゲート抵抗の近傍における部分断面図（ａ）および図２１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面位置における部分断面図（ｂ）である。
【図３８】第３の比較例における半導体装置の製造方法の第６工程を示す概略的な部分断面図であり、図１９のＸＸ−ＸＸ線に対応する断面位置のうち平面型内蔵ゲート抵抗の近傍における部分断面図（ａ）および図２１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面位置における部分断面図（ｂ）である。
【図３９】本発明の実施の形態３における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図４０】本発明の実施の形態３の第１の変形例における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図４１】本発明の実施の形態３の第２の変形例における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図４２】本発明の実施の形態３の第３の変形例における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図４３】本発明の実施の形態３における半導体装置の抵抗素子の動作を説明するための説明図である。
【図４４】本発明の実施の形態３における半導体装置の抵抗素子の動作を説明するための説明図である。
【図４５】本発明の実施の形態３における半導体装置の抵抗素子の動作を説明するための説明図である。
【図４６】本発明の実施の形態４における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図４７】本発明の実施の形態４の半導体装置の第１の変形例における抵抗素子の構成を概略的に示す部分断面図である。
【図４８】本発明の実施の形態４の半導体装置の第２の変形例における抵抗素子の構成を概略的に示す部分断面図である。
【図４９】本発明の実施の形態４の半導体装置の第３の変形例における抵抗素子の構成を概略的に示す部分断面図である。
【図５０】本発明の実施の形態６における半導体装置の抵抗素子の構成を概略的に示す平面図である。
【図５１】本発明の実施の形態６の変形例における半導体装置の抵抗素子の構成を概略的に示す平面図である。
【図５２】本発明の実施の形態７における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図５３】本発明の実施の形態８における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図５４】本発明の実施の形態９における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図５５】本発明の実施の形態１０における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図５６】本発明の実施の形態１１における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図（ａ）および本発明の実施の形態１１の変形例における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図（ｂ）である。
【図５７】本発明の実施の形態１１における半導体装置の抵抗素子の等価回路を示す図（ａ）および本発明の実施の形態１１の変形例における半導体装置の抵抗素子の等価回路を示す図（ｂ）である。
【図５８】本発明の実施の形態１１およびその変形例における半導体装置の抵抗素子のＲ２＜Ｒ１＜＜Ｒ０の場合の電圧−電流特性の説明図（ａ）および本発明の実施の形態１１およびその変形例における半導体装置の抵抗素子のＲ１＞Ｒ２＞＞Ｒ０の場合の電圧−電流特性の説明図（ｂ）である。
【図５９】本発明の実施の形態１２における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図６０】本発明の実施の形態１３における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【図６１】本発明の実施の形態１２の変形例における半導体装置の抵抗素子の構成を概略的に示す平面図（ａ）および本発明の実施の形態１３の変形例における半導体装置の抵抗素子の構成を概略的に示す平面図（ｂ）である。
【図６２】本発明の実施の形態１４における半導体装置の構成を概略的に示す上面図である。
【図６３】図６２のＬＸＩＩＩ部の概略的な部分平面図である。
【図６４】本発明の実施の形態１５における半導体装置の抵抗素子近傍の平面レイアウトを概略的に示す部分平面図である。
【図６５】本発明の実施の形態１５の変形例における半導体装置の抵抗素子近傍の平面レイアウトを概略的に示す部分平面図である。
【図６６】本発明の実施の形態１５における半導体装置のセンス電極の構成を説明するための概略断面図である。
【図６７】本発明の実施の形態１６における半導体装置のゲート主配線近傍の構成を概略的に示す部分断面斜視図である。
【図６８】本発明の実施の形態１６の第１の変形例における半導体装置のゲート主配線近傍の構成を概略的に示す部分断面図である。
【図６９】本発明の実施の形態１６の第２の変形例における半導体装置のゲート主配線近傍の構成を概略的に示す部分断面図である。
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態について図に基づいて説明する。
［実施の形態１］
最初に本実施の形態の半導体装置の構成の概略について説明する。
【００３４】
図１（ａ）〜（ｃ）は、本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。図２は、本発明の実施の形態１における半導体装置の構成を概略的に示す上面図である。図１（ａ）〜（ｃ）を参照して、本実施の形態のＩＧＢＴチップは電力用の半導体装置であり、トレンチゲート型の半導体素子であるＩＧＢＴ素子ＥＬと、抵抗素子であるトレンチ型内蔵ゲート抵抗４ｔとを有している。
【００３５】
図１（ａ）および（ｂ）を参照して、トレンチ型内蔵ゲート抵抗４ｔは半導体基板１０１に設けられた第１の溝部Ｔ１の中に絶縁膜１４ｂを介して形成されている。これによりトレンチ型内蔵ゲート抵抗４ｔは第１の溝部Ｔ１が深くされることにより電流経路の断面積が大きくなる構成を有している。
【００３６】
図１（ａ）および（ｃ）を参照して、ＩＧＢＴ素子ＥＬは上記の半導体基板１０１の一部をチャネル領域として有している。またＩＧＢＴ素子ＥＬはこのチャネル領域を制御するための多数のゲート電極１３を有している。ゲート電極１３の個数は、たとえば数百〜数万個である。
【００３７】
図１（ａ）〜（ｃ）および図２を参照して、ＩＧＢＴ素子ＥＬの各セルのゲート電極１３は、ゲート主配線５により互いに電気的に接続されている。このゲート主配線５は、ゲートパッド１周辺においてトレンチ型内蔵ゲート抵抗４ｔを介してゲートパッド１と電気的に接続されている。
【００３８】
これによりＩＧＢＴチップは、ゲートパッド１に対する入力がトレンチ型内蔵ゲート抵抗４ｔを介してＩＧＢＴ素子ＥＬの各ゲート電極１３に伝達される構成を有している。すなわちゲート電極１３を流れる電流に対する抵抗（ゲート抵抗）となるようにトレンチ型内蔵ゲート抵抗４ｔがゲート電極１３と電気的に接続されている。このゲート抵抗は、主にゲート電極１３に伝達される電位を遅延させたり、ＩＧＢＴ素子ＥＬのスイッチング時の電流／電圧の立ち上がりなどを調整したりする機能を有している。
【００３９】
なおゲート主配線５は、たとえば高濃度に不純物がドープされたゲート材料であるｎ型多結晶シリコンからなる多結晶シリコン層１２ｂを有する。またゲート主配線５は、配線としての抵抗が低減されるように主配線金属層１０ｂを有している。主配線側コンタクトホール９ｂにおいて多結晶シリコン層１２ｂと主配線金属層１０ｂとは接触しており、互いに電気的に接続されている。
【００４０】
次に本実施の形態の半導体装置の構成の詳細について説明する。図３は、図２のＩＩＩ部の概略的な部分上面図である。図４は、図３のゲートパッド、ゲート主配線およびエミッタパッド（エミッタ電極）が省略された図である。図５は、図４の層間絶縁膜が省略された図である。図６は、図５のゲートパッド側および主配線側の多結晶シリコン層が省略された図である。図７は、図６のゲート酸化膜の一部および絶縁膜の一部が省略された図である。なお、図３〜図７のＩａ−Ｉａ線、Ｉｂ−Ｉｂ線およびＩｃ−Ｉｃ線のそれぞれは、図１（ａ）〜（ｃ）の各々の断面位置を示す。
【００４１】
再び図１（ａ）を参照して、ＩＧＢＴチップは、基材として半導体基板１０１を有している。またＩＧＢＴチップは、この半導体基板１０１の一部を含むＩＧＢＴ素子ＥＬを有している。またＩＧＢＴチップは、絶縁膜１４ｂと、トレンチ型内蔵ゲート抵抗４ｔと、フィールド酸化膜７と、多結晶シリコン層１２ａ，１２ｂと、層間絶縁膜１１と、ゲートパッド金属層１０ａと、主配線金属層１０ｂとを有している。
【００４２】
なおフィールド酸化膜７は、半導体基板１０１と多結晶シリコン層１２ａ，１２ｂとを絶縁している膜であり、たとえばＬＯＣＯＳ(Local Oxidation of Silicon)法などにより形成されている。またゲートパッド金属層１０ａおよび主配線金属層１０ｂは、たとえばアルミニウム合金などの低抵抗の導電体材料からなる。
【００４３】
主に図１（ａ）、（ｂ）および図７を参照して、半導体基板１０１は絶縁膜１４ｂにより内面が被覆された第１の溝部Ｔ１を有している。すなわち、第１の溝部Ｔ１の底面と側面とが絶縁膜１４ｂにより被覆されている。この絶縁膜１４ｂにより、第１の溝部Ｔ１の中に設けられたトレンチ型内蔵ゲート抵抗４ｔと半導体基板１０１とが電気的に絶縁されている。
【００４４】
第１の溝部Ｔ１の寸法は、たとえば深さ寸法（図１（ａ）の縦方向の寸法）約１０μｍ、幅寸法（図１（ｂ）の横方向の寸法）１．２μｍであり、図７に示すように複数の第１の溝部Ｔ１が２．５μｍピッチで並走するように形成されている。絶縁膜１４ｂは第１の溝部Ｔ１の寸法に比して小さい膜厚寸法を有している。絶縁膜１４ｂの膜厚は、たとえば数十から２００ｎｍである。
【００４５】
なお隣り合うトレンチ型内蔵ゲート抵抗４ｔの間には複雑な構造がないため、トレンチ型内蔵ゲート抵抗４ｔのためのトレンチ（第１の溝部Ｔ１）のピッチは、ゲート電極１３のためのトレンチ（第２の溝部Ｔ２）のピッチよりも小さくすることが可能である。すなわち第１の溝部Ｔ１のピッチは、たとえば２．５μｍ程度の狭いピッチとすることもできる。
【００４６】
トレンチ型内蔵ゲート抵抗４ｔは電気抵抗体として用いられる材料からなり、たとえば１×１０19／ｃｍ3以上の高濃度にドープされたｎ型多結晶シリコンからなる。トレンチ型内蔵ゲート抵抗４ｔは、たとえばゲート電極１３の幅寸法Ｗ１（図６）と同一の幅寸法を有し、長さ方向（図６の横方向）に沿って流れる電流に抵抗を与える機能を有している。トレンチ型内蔵ゲート抵抗４ｔの深さ寸法（図１（ａ）および（ｂ）の縦方向の寸法）は、たとえば５〜２０μｍである。
【００４７】
トレンチ型内蔵ゲート抵抗４ｔの抵抗値は、トレンチ型内蔵ゲート抵抗４ｔが埋め込まれるトレンチの寸法や、埋込まれるｎ型多結晶シリコンのドーピング濃度に依存する値である。この抵抗値はトレンチ型内蔵ゲート抵抗４ｔの長さ１ｍｍに対し、たとえば数百Ωから数ｋΩである。
【００４８】
また１本のトレンチ型内蔵ゲート抵抗４ｔは数十から数百ｍＡの電流を流すことができる信頼性を有している。１本のトレンチ型内蔵ゲート抵抗４ｔは、たとえば長さ１ｍｍ当たり１ｋΩの抵抗値を有し、最大２００ｍＡの電流を流すことが可能な信頼性を有している。最大５Ａの電流が流される８Ωの抵抗を得るためには、長さ２００μｍのトレンチ型内蔵ゲート抵抗４ｔが２５本並列接続されればよい。
【００４９】
図１（ａ）および（ｂ）を参照して、第１の溝部Ｔ１に埋め込まれるように形成されたトレンチ型内蔵ゲート抵抗４ｔは、第１の溝部Ｔ１の開口側においては層間絶縁膜１１により被覆されている。層間絶縁膜１１には、ゲートパッド側コンタクトホール９ａおよび主配線側コンタクトホール９ｂが形成されている。
【００５０】
ゲートパッド側コンタクトホール９ａにおいては、ゲートパッド金属層１０ａが多結晶シリコン層１２ａを介してトレンチ型内蔵ゲート抵抗４ｔと接続されている。主配線側コンタクトホール９ｂにおいては、主配線金属層１０ｂが多結晶シリコン層１２ｂを介してトレンチ型内蔵ゲート抵抗４ｔと接続されている。
【００５１】
図１（ａ）および図３を参照して、ゲートパッド金属層１０ａの上面側はゲートパッド１としての機能を有している。すなわちゲートパッド金属層１０ａの上面側は、ワイヤボンディングなどにより外部からの配線を接続することができるように構成されている。主配線金属層１０ｂは多結晶シリコン層１２ｂと共にゲート主配線５を構成している。
【００５２】
図１（ａ）を参照して、ＩＧＢＴ素子ＥＬが形成された領域においてＩＧＢＴチップは、半導体基板１０１と、ゲート絶縁膜１４ａと、ゲート電極１３と、多結晶シリコン層１２ｂと、層間絶縁膜１１と、エミッタパッド１８とを有している。
【００５３】
図２を参照して、ＩＧＢＴ素子ＥＬは、エミッタパッド１８が形成された領域において、たとえば数百から数万個のセルからなる構造を有している。ＩＧＢＴ素子ＥＬは各セルにゲート電極１３を有している。
【００５４】
図１（ａ）、（ｃ）および図７を参照して、半導体基板１０１は、ｎ型エミッタ領域１５と、高濃度ｐ型領域１６と、ｐ型チャネル領域１７と、低濃度ｎ型ドリフト領域８と、ｎ型バッファ領域２０と、ｐ型コレクタ領域１９とを有している。
【００５５】
また半導体基板１０１はゲート絶縁膜１４ａにより内面が被覆された第２の溝部Ｔ２を有している。すなわち、第２の溝部Ｔ２の底面と側面とがゲート絶縁膜１４ａにより被覆されている。このゲート絶縁膜１４ａにより、第２の溝部Ｔ２の中に設けられたゲート電極１３と半導体基板１０１とが電気的に絶縁されている。
【００５６】
Ｔ２の寸法は、たとえば深さ寸法（図１（ａ）の縦方向の寸法）約１０μｍ、幅寸法（図１（ｃ）の横方向の寸法）１．２μｍであり、図７に示すように複数の第２の溝部Ｔ２が５．０μｍピッチで並走するように形成されている。ゲート絶縁膜１４ａは第２の溝部Ｔ２の寸法に比して小さい膜厚寸法を有している。ゲート絶縁膜１４ａの膜厚は、たとえば数十から２００ｎｍである。ゲート電極１３は、たとえば１×１０19／ｃｍ3以上の高濃度にドープされたｎ型多結晶シリコンから形成されている。
【００５７】
図１（ａ）、（ｃ）および図５を参照して、ゲート電極１３には多結晶シリコン層１２ｂが接触している。これによりゲート電極１３はゲート主配線５と接続されている。
【００５８】
図１（ａ）、（ｃ）を参照して、第２の溝部Ｔ２に埋め込まれるように形成されたゲート電極１３は、第２の溝部Ｔ２の開口側においては層間絶縁膜１１により被覆されている。
【００５９】
図３および図４を参照して、層間絶縁膜１１には、エミッタ用コンタクトホール９ｄが形成されている。エミッタ用コンタクトホール９ｄを介して、エミッタパッド（エミッタ電極）１８が、ｎ型エミッタ領域１５と、高濃度ｐ型領域１６と、ｐ型チャネル領域１７とに接続されている。
【００６０】
上記の構成において好ましくは、図１（ａ）に示すように、ゲートパッド側コンタクトホール９ａはトレンチ型内蔵ゲート抵抗４ｔの第１の溝部Ｔ１の開口側の面と重複領域を有するように形成されている。すなわち、層間絶縁膜１１は、ゲートパッド側コンタクトホール９ａの一部として、トレンチ型内蔵ゲート抵抗４ｔの第１の溝部Ｔ１の開口側におけるゲートパッド側コンタクトホール９ａＤを有している。
【００６１】
また、主配線側コンタクトホール９ｂはトレンチ型内蔵ゲート抵抗４ｔの第１の溝部Ｔ１の開口側の面と重複領域を有するように形成されている。すなわち、層間絶縁膜１１は、主配線側コンタクトホール９ｂの一部として、トレンチ型内蔵ゲート抵抗４ｔの第１の溝部Ｔ１の開口側における主配線側コンタクトホール９ｂＤを有している。
【００６２】
また、図１（ａ）および図２に示すように、ゲートパッド１とゲート主配線５とは層間絶縁膜１１により分離されており、ゲートパッド１とゲート電極１３との間の電流経路は実質的にトレンチ型内蔵ゲート抵抗４ｔを経由する電流経路のみである。ここで実質的な電流経路とは、寄生容量や寄生インダクタンスに起因する電流経路や、絶縁体中を流れる微小な電流の経路を含まない電流経路である。
【００６３】
また、図１（ａ）〜（ｃ）および図７に示すように、半導体基板１０１は、絶縁膜１４ｂと接し、かつＩＧＢＴ素子ＥＬの低濃度ｎ型ドリフト領域８と反対の導電型を有するｐ型領域２１を含んでいる。さらに好ましくは、ｐ型領域２１を低濃度ｎ型ドリフト領域８と反対の導電型とするための不純物濃度が、ＩＧＢＴ素子ＥＬのｐ型チャネル領域１７を低濃度ｎ型ドリフト領域８と反対の導電型とするための不純物濃度よりも高くされている。
【００６４】
またｐ型領域２１に反転層が形成されないようにｐ型領域２１の電位が制御されている。この制御が行なわれるために、たとえばｐ型領域２１がＩＧＢＴ素子ＥＬのｎ型エミッタ領域１５と電気的に接続されている。
【００６５】
次に本実施の形態のＩＧＢＴチップの使用方法について説明する。図８は、本発明の実施の形態１における半導体装置がプリント基板に実装された状態の概略的な等価回路を示す図である。図９は、本発明の実施の形態１における半導体装置のゲートパッドと、プリント基板のパッドとの接続の様子を概略的に示す説明図である。
【００６６】
図８および図９を参照して、ＩＧＢＴチップの回路１００は、たとえばプリント基板の回路２００に組み込まれて使用される。プリント基板は、外部エミッタパッド３ｅと、外部ゲートパッド３ｇと、外部コレクタパッド３ｃとを有している。外部エミッタパッド３ｅと、外部ゲートパッド３ｇと、外部コレクタパッド３ｃとは、たとえばアルミニウム合金などの、低抵抗の導電体材料からなる。
【００６７】
ＩＧＢＴチップのゲートパッド１と、プリント基板の外部ゲートパッド３ｇとは、アルミニウムや金などからなるワイヤ２ａにより接続される。またＩＧＢＴチップのｎ型エミッタ領域１５（図１（ｃ））およびｐ型コレクタ領域１９（図１（ａ））のそれぞれが、外部エミッタパッド３ｅおよび外部コレクタパッド３ｃの各々と電気的に接続されている。外部ゲートパッド３ｇには、外部から電位Ｖgが印加される。
【００６８】
なお、図８におけるコンデンサの記号およびコイルの記号のそれぞれは、ＩＧＢＴチップにおける寄生容量および寄生インダクタンスの各々を表わしている。また図中の矢印は、ＩＧＢＴ素子ＥＬのコレクタおよびエミッタからの出力が寄生容量および寄生インダクタンスを介してゲート電極に帰還する経路を表わしている。
【００６９】
なお本実施の形態の半導体装置は、後述する実施の形態２における半導体装置の製造方法の一部が簡略化された方法により製造することができる。
【００７０】
次に、本実施の形態におけるトレンチ型内蔵ゲート抵抗４ｔの構成の変形例について説明する。
【００７１】
図１０は、本発明の実施の形態１の半導体装置の変形例における抵抗素子の構成を概略的に示す平面図である。図１０を参照して、トレンチ型内蔵ゲート抵抗４ｔは、ゲートパッド側コンタクトホール９ａと面する部分において、層間絶縁膜１１に面する部分における最小幅と等しい幅寸法Ｗ１よりも広い幅寸法ＷＥ１を有する部分を含んでいる。またトレンチ型内蔵ゲート抵抗４ｔは、主配線側コンタクトホール９ｂと面する部分において、層間絶縁膜１１に面する部分における最小幅である幅寸法Ｗ１よりも広い幅寸法ＷＥ１を有する部分を含んでいる。
【００７２】
本変形例におけるトレンチ型内蔵ゲート抵抗４ｔの形状は図１０に示す形状に限定されるものではなく、たとえば図１１〜図１５に示す形状とすることができる。なお、図１１〜図１５においては、トレンチ型内蔵ゲート抵抗４ｔのゲートパッド側コンタクトホール９ａと面する部分の近傍について示すが、主配線側コンタクトホール９ｂと面する部分についても同様の構成とすることができる。
【００７３】
次に第１の比較例について説明する。
最初に本比較例における半導体装置の構成について説明する。図１６は、第１の比較例における半導体装置の構成を概略的に示す上面図である。図１６を参照して、本比較例の半導体装置としてのＩＧＢＴチップは、互いに一体となって形成されているゲートパッド１Ｃおよびゲート主配線５を有している。ゲートパッド１Ｃとゲート主配線５とは一体であるため、両者の間にはゲート抵抗としての抵抗素子が存在しない。
【００７４】
次に本比較例におけるＩＧＢＴチップの使用方法について説明する。図１７は、第１の比較例における半導体装置のゲートパッドと、プリント基板のパッドとの接続の様子を概略的に示す説明図である。図１８は、第１の比較例における半導体装置がプリント基板に実装された状態の概略的な等価回路である。
【００７５】
図１７を参照して、ＩＧＢＴチップとは別部品として外付ゲート抵抗４ｅが準備され、外部ゲートパッド３ｇに接続される。ゲート電極の電位を制御するためには外付ゲート抵抗４ｅを介して外部から電位Ｖgが印加される。
【００７６】
図１８を参照して、コンデンサの記号およびコイルの記号のそれぞれは、ＩＧＢＴチップの回路１００Ｃにおける寄生容量および寄生インダクタンスの各々を表わしている。また図中の矢印は、ＩＧＢＴ素子ＥＬのコレクタおよびエミッタからの出力が寄生容量および寄生インダクタンスを介してゲート電極に帰還する経路を表わしている。
【００７７】
外付ゲート抵抗４ｅはＩＧＢＴ素子ＥＬのゲート電極と外部ゲートパッド３ｇとの間に設けられていない。すなわちＩＧＢＴ素子ＥＬのコレクタおよびエミッタからの出力がゲート電極に帰還する経路上に外付ゲート抵抗４ｅが存在しない。
【００７８】
このため、外部ゲートパッド３ｇの電位が外部からのノイズにより変動すると、その電位変動が寄生インダクタンスを介してＩＧＢＴ素子ＥＬのゲート電極に直接伝達される。この結果、ゲート電極がノイズの影響を受けやすい。
【００７９】
また、上記変動がＩＧＢＴ素子ＥＬをアンプとして、図中矢印の示された経路によりＩＧＢＴ素子ＥＬのゲート電極に戻る際に、以下の式で表わされるＱ値が大きくなる。
【００８０】
【数１】
2014150275.tif 000003
【００８１】
このため、ゲート・エミッタ間電圧Ｖge、コレクタ・エミッタ間電圧Ｖce、コレクタ電流Ｉcなどに発振が発生しやすい。なお上記の式においてＬは寄生インダクタンス、Ｃは寄生容量、Ｒはゲート抵抗を表わす。
【００８２】
次に第２の比較例について説明する。図１９は、第２の比較例における半導体装置の概略的な部分平面図である。図２０は、図１９のＸＸ−ＸＸ線に沿った概略的な断面図である。なお、図１９が示す位置は、図５が示す位置と対応しており、図５と同様にゲートパッド、ゲート主配線、エミッタパッドおよび層間絶縁膜が省略されている。
【００８３】
図１９および図２０を参照して、本比較例の半導体装置としてのＩＧＢＴチップは、ゲートパッド１とゲート主配線５との間に、ゲート抵抗として平面型内蔵ゲート抵抗４ｐを有している。平面型内蔵ゲート抵抗４ｐは、フィールド酸化膜７上に設けられ、半導体基板１０１の基板面と平行な面を有する平面型の抵抗素子である。平面型内蔵ゲート抵抗４ｐは、たとえば膜厚数百ｎｍ程度の多結晶シリコン膜がパターニングされて形成されている。
【００８４】
たとえば数百から数万のＩＧＢＴ素子ＥＬのゲート電極１３に電流が供給される場合、平面型内蔵ゲート抵抗４ｐは大電流に耐える信頼性を有する必要がある。このため電流密度が過度に高くならないように電流経路に対する断面積が大きくされる。断面積を大きくするためには、平面型内蔵ゲート抵抗４ｐの膜厚寸法（図２０における縦方向の寸法）を大きくするか、または幅寸法（図１９における縦方向の寸法）を大きくする必要がある。
【００８５】
膜厚寸法が大きくされるためには、膜形成に要するプロセス時間が長くなる。たとえば通常用いられる平面型内蔵ゲート抵抗４ｐの厚みである数百ｎｍの厚さの多結晶シリコンが堆積されるには数時間を要する。この膜厚が数μｍまで大きくされる場合、堆積時間が数十時間となり、製造コストが増大する。また、多結晶シリコン膜が厚くなることにより、パターニングにおける写真製版時の焦点深度の確保や、エッチング時の段差部分での残渣の除去などが困難となる。
【００８６】
平面型内蔵ゲート抵抗４ｐの幅寸法が大きくされると、半導体基板１０１の基板面において平面型内蔵ゲート抵抗４ｐが占める面積が大きくなり、半導体装置の小型化の要請に適合しなくなる。
【００８７】
図２０を参照して、平面型内蔵ゲート抵抗４ｐの下に設けられたフィールド酸化膜７は、通常、約１μｍまたはそれ以上の厚さを有する。またフィールド酸化膜７は酸化膜であることから熱伝導度が小さい。すなわち平面型内蔵ゲート抵抗４ｐの下には熱伝導度の小さい膜が厚く形成されている。このため平面型内蔵ゲート抵抗４ｐの放熱が妨げられ、平面型内蔵ゲート抵抗４ｐの温度上昇が生じ、温度依存性に起因する抵抗値の変化が生じやすい。
【００８８】
本実施の形態によれば、ＩＧＢＴ素子ＥＬのゲート電極１３がトレンチ型内蔵ゲート抵抗４ｔに電気的に接続されている。これによりトレンチ型内蔵ゲート抵抗４ｔがゲート電極１３のゲート抵抗として機能することができる。
【００８９】
また、図１（ａ）および（ｂ）に示すように、トレンチ型内蔵ゲート抵抗４ｔは第１の溝部Ｔ１の中に設けられている。このため第１の溝部Ｔ１の深さ寸法を大きくすることによりトレンチ型内蔵ゲート抵抗４ｔの深さ方向の寸法も大きくすることができる。よって、半導体基板１０１の基板面におけるトレンチ型内蔵ゲート抵抗４ｔの平面積（図６における面積）が小さく保たれたまま、トレンチ型内蔵ゲート抵抗４ｔの電流密度を低減し、トレンチ型内蔵ゲート抵抗４ｔの信頼性を高めることができる。
【００９０】
また、図８に示すように、ゲートパッド１はトレンチ型内蔵ゲート抵抗４ｔを介してゲート電極１３と接続されている。このため、ゲートパッド１やゲートパッド１に接続された外部ゲートパッド３ｇに加わったノイズによる電位変化は、ゲート電極１３に伝達される際にトレンチ型内蔵ゲート抵抗４ｔにより抑制される。
【００９１】
また好ましくは、ゲートパッド１とゲート電極１３との間の電流経路は実質的にトレンチ型内蔵ゲート抵抗４ｔを経由する電流経路のみである。このためトレンチ型内蔵ゲート抵抗４ｔをバイパスする電流経路がなく、このバイパスする電流経路に起因して実質的なゲート抵抗が低下したり、ＩＧＢＴチップに故障が発生したりすることを防止することができる。
【００９２】
また、図１（ａ）に示すように、層間絶縁膜１１は、トレンチ型内蔵ゲート抵抗４ｔの第１の溝部Ｔ１の開口側において、ゲートパッド側コンタクトホール９ａＤを有している。このためゲートパッド１とトレンチ型内蔵ゲート抵抗４ｔとの間の電気的経路が広く確保され、電流集中による信頼性劣化を防止することができる。
【００９３】
また、図１（ａ）に示すように、層間絶縁膜１１は、トレンチ型内蔵ゲート抵抗４ｔの第１の溝部Ｔ１の開口側において、第１の溝部Ｔ１の開口側における主配線側コンタクトホール９ｂＤを有している。このためゲート主配線５とトレンチ型内蔵ゲート抵抗４ｔとの間の電気的経路が広く確保され、電流集中による信頼性劣化を防止することができる。
【００９４】
また、図１（ａ）および（ｃ）に示すようにゲート電極１３が第２の溝部Ｔ２内に設けられているため、ゲート電極１３の構造をトレンチゲート構造とすることができる。この第２の溝部Ｔ２は第１の溝部Ｔ１と同時に形成することができるため、トレンチゲート形成のためのプロセスコストを抑制することができる。
【００９５】
また、図１（ａ）および（ｂ）に示すように、半導体基板１０１は、絶縁膜１４ｂと接し、かつＩＧＢＴ素子ＥＬの低濃度ｎ型ドリフト領域８と反対の導電型を有するｐ型領域２１を含んでいる。これにより、ＩＧＢＴ素子ＥＬのコレクタとエミッタとの間の耐圧劣化を防止することができる。
【００９６】
またより好ましくは、ｐ型領域２１を低濃度ｎ型ドリフト領域８と反対の導電型とするための不純物濃度が、ＩＧＢＴ素子ＥＬのｐ型チャネル領域１７を低濃度ｎ型ドリフト領域８と反対の導電型とするための不純物濃度よりも高くされている。これにより、ｐ型領域２１をｎ型に反転させずにｐ型チャネル領域１７をｎ型に反転させることができる。なお上記第２の比較例のようにゲート抵抗とｐ型領域２１との間に約１μｍから２μｍの比較的厚いフィールド酸化膜７がある場合に比して、本実施の形態のように数十から２００μｍ程度の薄い絶縁膜１４ｂしかない場合は、比較的容易にｐ型領域２１の導電型の反転が起こる。よって上述した不純物濃度の設定により大きな効果を得ることができる。
【００９７】
またｐ型領域２１に反転層が形成されないようにｐ型領域２１の電位が制御されている。この制御が行なわれるために、たとえばｐ型領域２１がＩＧＢＴ素子ＥＬのｎ型エミッタ領域１５と電気的に接続されている。これによりＩＧＢＴ素子ＥＬのコレクタとエミッタとの間の耐圧劣化を防止することができる。
【００９８】
［実施の形態２］
最初に本実施の形態の半導体装置としてのＩＧＢＴチップの構成について説明する。
【００９９】
図２１は、本発明の実施の形態２における半導体装置の構成を概略的に示す部分平面図である。図２２〜図２４のそれぞれは、図２１のＸＸＩＩ−ＸＸＩＩ線、ＸＸＩＩＩ−ＸＸＩＩＩ線およびＸＸＩＶ−ＸＸＩＶ線の各々に沿った概略的な断面図である。
【０１００】
なお、図２１が示す位置は、図６が示す位置と対応している。また図２１においては、図６と同様に、ゲートパッド、ゲート主配線、エミッタパッド、層間絶縁膜、およびゲートパッド側と主配線側との多結晶シリコン層が省略されている。
【０１０１】
図２１〜図２４を参照して、本実施の形態のＩＧＢＴチップは金属部２２を有している。金属部２２は、第１の溝部Ｔ１に埋込まれた金属部２２ｂ１，２２ｂ２と、第２の溝部Ｔ２に埋め込まれた金属部２２ａとを含んでいる。金属部２２の材料は、高濃度ｎ型多結晶シリコンなどの半導体材料よりも低い比抵抗を有している。金属部２２の材料としては、たとえばタングステン、チタン、白金、銅などの高融点金属を用いることができる。
【０１０２】
図２４を参照して、ゲート電極１３は、多結晶シリコン層１２ｇと、この多結晶シリコン層１２ｇの中に埋め込まれた金属部２２ａとを有している。
【０１０３】
図２２および図２３を参照して、トレンチ型内蔵ゲート抵抗４ｔは、ゲートパッド側コンタクトホール９ａＤに面する部分において、埋込まれた金属部２２ｂ１を有している。またトレンチ型内蔵ゲート抵抗４ｔは、主配線側コンタクトホール９ｂＤに面する部分において、埋込まれた金属部２２ｂ２を有している。
【０１０４】
トレンチ型内蔵ゲート抵抗４ｔの埋込まれた金属部２２ｂ１，２２ｂ２以外の部分は、多結晶シリコン層１２ｒから形成されている。埋め込まれた金属部２２ｂ１，２２ｂ２は互いに多結晶シリコン層１２ｒを介して電気的に接続されている。
【０１０５】
主に図２１を参照して、図中破線で示すゲートパッド側コンタクトホール９ａと主配線側コンタクトホール９ｂとの間においてトレンチ型内蔵ゲート抵抗４ｔ上には層間絶縁膜１１（図２３および図２４）が設けられている。トレンチ型内蔵ゲート抵抗４ｔがこの層間絶縁膜１１に面する部分におけるトレンチ型内蔵ゲート抵抗４ｔの最小幅は幅寸法Ｗ２である。なお図２１は、トレンチ型内蔵ゲート抵抗４ｔが層間絶縁膜１１に面する部分におけるトレンチ型内蔵ゲート抵抗４ｔの幅が幅寸法Ｗ２で一定の場合を例示している。
【０１０６】
またトレンチ型内蔵ゲート抵抗４ｔはゲートパッド側コンタクトホール９ａに面する部分において、幅寸法Ｗ２よりも広い幅寸法ＷＥ１を有する部分を含んでいる。この広い幅寸法ＷＥ１を有する部分は幅寸法Ｗ２よりも大きい長さ寸法ＷＥ２を有している。
【０１０７】
図２２を参照して、上記の幅寸法Ｗ２を有する部分は層間絶縁膜１１の下に位置しており、多結晶シリコン層１２ｒにより形成されている。また上記幅寸法ＷＥ１を有する部分は、多結晶シリコン層１２ｒよりも低い比抵抗を有する金属部２２ｂ１を含んでいる。
【０１０８】
トレンチ型内蔵ゲート抵抗４ｔは主配線側コンタクトホール９ｂに面する部分において、幅寸法Ｗ２よりも広い幅寸法ＷＥ１を有する部分を含んでいる。この広い幅寸法ＷＥ１を有する部分は幅寸法Ｗ２よりも大きい長さ寸法ＷＥ２を有している。
【０１０９】
図２３を参照して、上記幅寸法ＷＥ１を有する部分は、多結晶シリコン層１２ｒよりも低い比抵抗を有する金属部２２ｂ２を含んでいる。
【０１１０】
図２１を参照して、ゲート電極１３は、最大幅（図中縦方向の寸法）として幅寸法Ｗ１を有している。この幅寸法Ｗ１は上記幅寸法Ｗ２よりも大きい。なお図２１は、ゲート電極１３の幅が幅寸法Ｗ１で一定の場合を例示している。
【０１１１】
図２４を参照して、ゲート電極１３が上記の幅寸法Ｗ１を有する部分は、多結晶シリコン層１２ｇよりも低い比抵抗を有する金属部２２ａを含んでいる。
【０１１２】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１１３】
次に、本実施の形態におけるトレンチ型内蔵ゲート抵抗４ｔの構成の変形例について説明する。
【０１１４】
図２５および図２６のそれぞれは、本発明の実施の形態２の半導体装置の第１および第２の変形例の各々における、金属部が埋め込まれた抵抗素子の構成を概略的に示す部分平面図である。なお図中破線にて、フィールド酸化膜、ゲートパッド側コンタクトホールおよび層間絶縁膜に対する抵抗素子のおおよその位置関係を示す。
【０１１５】
図２５を参照して、第１の変形例においては、トレンチ型内蔵ゲート抵抗４ｔは、ゲートパッド側コンタクトホール９ａと面する部分において、幅寸法Ｗ２よりも大きい幅寸法ＷＥ１の部分を有している。また幅寸法ＷＥ１の部分は幅寸法Ｗ２よりも大きい長さ寸法ＷＥ２の部分を有している。トレンチ型内蔵ゲート抵抗４ｔの幅寸法ＷＥ１の部分は、埋込まれた金属部２２ｂ１を有している。
【０１１６】
図２６を参照して、第２の変形例においては、トレンチ型内蔵ゲート抵抗４ｔは、ゲートパッド側コンタクトホール９ａと面する部分において、幅寸法Ｗ２よりも広い幅寸法ＷＥ１の部分を複数有している。また幅寸法ＷＥ１の部分のそれぞれは、幅寸法Ｗ２よりも大きい長さ寸法ＷＥ２の部分を有している。トレンチ型内蔵ゲート抵抗４ｔの幅寸法ＷＥ１の部分のそれぞれは、埋込まれた金属部２２ｂ１を有している。
【０１１７】
なお上記第１および第２の変形例においてはゲートパッド側コンタクトホール９ａと面する部分に金属部２２の一部が埋め込まれた構成について説明したが、主配線側コンタクトホール９ｂと面する部分についても同様の構成とすることができる。
【０１１８】
次に本実施の形態の半導体装置の製造方法について説明する。図２７〜図３２は、本発明の実施の形態２における半導体装置の製造方法を工程順に示す概略断面図である。なお、図２７（ａ）〜図３２（ａ）および図２７（ｂ）〜図３２（ｂ）のそれぞれは、図２１のＸＸＸＩＩａ−ＸＸＸＩＩａ線およびＸＸＸＩＩｂ−ＸＸＸＩＩｂ線の各々に対応する断面を示している。
【０１１９】
図２７（ａ）および（ｂ）を参照して、半導体基板１０１上に、シリコン酸化膜などからなる層間絶縁膜１１ａが堆積される。なお層間絶縁膜１１ａは層間絶縁膜１１の一部となる膜である。
【０１２０】
次に写真製版法により層間絶縁膜１１ａのパターニングが行なわれる。このパターニングされた層間絶縁膜１１ａがマスクとされて、半導体基板１０１のエッチングが行なわれる。これにより、第１の溝部Ｔ１と、第２の溝部Ｔ２とが形成される。この第１の溝部Ｔ１および第２の溝部Ｔ２のそれぞれの内面に、酸化や堆積などにより絶縁膜１４ｂおよびゲート絶縁膜１４ａの各々が形成される。
【０１２１】
これにより、幅寸法Ｗ２を有する、絶縁膜１４ｂに被覆された第１の溝部Ｔ１が形成される。また幅寸法Ｗ１を有する、ゲート絶縁膜１４ａに被覆された第２の溝部Ｔ２が形成される。
【０１２２】
主に図２８（ａ）および（ｂ）を参照して、半導体基板１０１上に高濃度の不純物がドープされた多結晶シリコン層１２が堆積される。この堆積により、図２８（ａ）に示すように、第１の溝部Ｔ１の幅寸法Ｗ２（図２７（ａ））の部分が完全に埋められる。また第１の溝部Ｔ１の幅寸法がＷＥ１の部分（図２２のゲートパッド側コンタクトホール９ａＤに面する部分）は一部のみが埋められる。また、図２８（ｂ）に示すように、第２の溝部Ｔ２は一部のみが埋められる。
【０１２３】
図２９（ａ）および（ｂ）を参照して、半導体基板１０１上に高融点金属などからなる金属部２２が多結晶シリコン層１２上に堆積される。これにより第１の溝部Ｔ１の幅寸法がＷＥ１の部分（図２２のゲートパッド側コンタクトホール９ａＤに面する部分）において一部残存していた溝が完全に埋められる。また、図２９（ｂ）に示すように、第２の溝部Ｔ２が完全に埋められる。
【０１２４】
次に金属部２２と、多結晶シリコン層１２とが順次エッチバックされる。
図３０（ａ）および（ｂ）を参照して、上記エッチバックにより、層間絶縁膜１１ａが露出される。
【０１２５】
図３１（ａ）および（ｂ）を参照して、半導体基板１０１上に層間絶縁膜１１ｂが形成される。形成方法としては、たとえばＢＰＳＧ(Boro-Phospho Silicate Glass)膜が堆積され、熱処理が加えられることで絶縁膜の表面が平坦化される方法が用いられる。なお層間絶縁膜１１ｂは層間絶縁膜１１の一部となる膜である。
【０１２６】
主に図３２（ａ）および（ｂ）を参照して、層間絶縁膜１１ａ，１１ｂが選択的に除去されることにより、エミッタ用コンタクトホール９ｄ、ゲートパッド側コンタクトホール９ａ（図２１）および主配線側コンタクトホール９ｂ（図２１）が形成される。
【０１２７】
次にアルミニウムやその化合物のような電極材料からなる金属膜が堆積され、この堆積された金属膜がパターニングされる。これにより、エミッタパッド１８、ゲートパッド金属層１０ａ（図２２）および主配線金属層１０ｂ（図２３および図２４）が形成される。
【０１２８】
以上により、本実施の形態の半導体装置としてのＩＧＢＴチップが形成される。
なお半導体基板１０１にｎ型エミッタ領域１５、高濃度ｐ型領域１６、ｐ型チャネル領域１７などを形成する工程は、第１の溝部Ｔ１および第２の溝部Ｔ２の形成工程の前後のいずれにおいても形成することができる。
【０１２９】
次に第３の比較例における半導体装置の製造方法について説明する。なお本比較例は、第２の比較例の構成に対して金属部２２が付された構成である。
【０１３０】
図３３〜図３８は、第３の比較例における半導体装置の製造方法を工程順に示す概略断面図である。なお、図３３（ａ）〜図３８（ａ）は、第２の比較例における図１９のＸＸ−ＸＸ線に対応する断面位置のうち平面型内蔵ゲート抵抗４ｐの近傍を示す概略的な部分断面図である。また、図３３（ｂ）〜図３８（ｂ）は、実施の形態２における図２１のＸＸＸＩＩｂ−ＸＸＸＩＩｂ線に対応する断面位置を示す。
【０１３１】
主に図３３（ａ）および（ｂ）を参照して、本実施の形態の図２９（ａ）および（ｂ）までの工程と類似の工程が行なわれるが、本実施の形態との相違点として第１の溝部Ｔ１の形成は行なわれない。その結果、図３３（ａ）に示すように、本実施の形態のトレンチ型内蔵ゲート抵抗４ｔの代わりに、半導体基板１０１の平坦な基板面に沿って平面型内蔵ゲート抵抗４ｐが形成される。
【０１３２】
図３４（ａ）および（ｂ）を参照して、半導体基板１０１上にフォトレジスト３１ａが塗布される。次に、図３４（ａ）に示すように、フォトレジスト３１ａが写真製版法によりパターニングされる。これにより、平面型内蔵ゲート抵抗４ｐ上において金属部２２の一部が露出される。
【０１３３】
図３５（ａ）および（ｂ）を参照して、金属部２２のうちフォトレジスト３１ａに被覆されていない部分がエッチングされる。これにより、図３５（ａ）に示すように、金属部２２が複数の領域に分離される。その後、フォトレジスト３１ａが除去される。
【０１３４】
主に図３６（ａ）および（ｂ）を参照して、半導体基板１０１上にフォトレジスト３１ｂが塗布される。次に、フォトレジスト３１ｂが平面型内蔵ゲート抵抗４ｐが形成された領域を覆い、かつゲート電極１３近傍を露出するように、フォトレジスト３１ｂが写真製版法によりパターニングされる。フォトレジスト３１ｂに覆われていない領域において、層間絶縁膜１１ａが露出するように、金属部２２と、多結晶シリコン層１２（図３５（ｂ））とが順次エッチバックされる。その後、フォトレジスト３１ｂが除去される。
【０１３５】
図３７（ａ）および（ｂ）を参照して、半導体基板１０１上に層間絶縁膜１１ｂが形成される。形成方法としては、たとえばＢＰＳＧ(Boro-Phospho Silicate Glass)膜が堆積され、熱処理が加えられることで絶縁膜の表面が平坦化される方法が用いられる。
【０１３６】
図３８（ａ）および（ｂ）を参照して、層間絶縁膜１１ａ，１１ｂが選択的にエッチングされる。これによりエミッタ用コンタクトホール９ｄなどのコンタクトホールが形成される。次に、エミッタパッド１８、ゲートパッド金属層１０ａおよび主配線金属層１０ｂが形成される。
【０１３７】
以上により、本比較例の半導体装置が形成される。本比較例の半導体装置の製造方法においては、図３４（ａ）および（ｂ）から図３５（ａ）および（ｂ）にかけての、フォトレジスト３１ａによるマスクが用いられて金属部２２が一部エッチングされる工程が必要となり、製造工程が複雑になる。
【０１３８】
またこの金属部２２の除去のためのエッチングの際に、オーバーエッチのバラツキにより平面型内蔵ゲート抵抗４ｐの膜厚バラツキが生じる。その結果、平面型内蔵ゲート抵抗４ｐのゲート抵抗としての抵抗値にバラツキが生じる。
【０１３９】
本実施の形態によれば、トレンチ型内蔵ゲート抵抗４ｔの幅寸法ＷＥ１（図２１）を有する部分は、図２２に示すように、トレンチ型内蔵ゲート抵抗４ｔがゲートパッド側コンタクトホール９ａＤに面する部分において多結晶シリコン層１２ｒの他に金属部２２ｂ１を含む。この金属部２２ｂ１は、多結晶シリコン層１２ｒの比抵抗よりも低い比抵抗を有する部分である。よってゲートパッド１とトレンチ型内蔵ゲート抵抗４ｔとの間での電流の局所集中が緩和され、ＩＧＢＴチップの信頼性が高くなる。
【０１４０】
またトレンチ型内蔵ゲート抵抗４ｔの幅寸法ＷＥ１（図２１）を有する部分は、図２３に示すように、トレンチ型内蔵ゲート抵抗４ｔが主配線側コンタクトホール９ｂＤに面する部分において多結晶シリコン層１２ｒの他に金属部２２ｂ２を含む。この金属部２２ｂ２は、多結晶シリコン層１２ｒの比抵抗よりも低い比抵抗を有する。よってゲート主配線５とトレンチ型内蔵ゲート抵抗４ｔとの間での電流の局所集中が緩和され、ＩＧＢＴチップの信頼性が高くなる。
【０１４１】
また、図２１に示すように、ゲート電極１３の幅寸法Ｗ１がトレンチ型内蔵ゲート抵抗４ｔの幅寸法Ｗ２よりも大きい。すなわち、図２７（ａ）および（ｂ）に示すように、トレンチ型内蔵ゲート抵抗４ｔ形成のための幅寸法Ｗ２の溝よりも、ゲート電極１３形成のための幅寸法Ｗ１の溝の方が幅が大きい。よって、この幅寸法Ｗ２の溝全体が多結晶シリコン層１２により埋められると同時に、幅寸法Ｗ１が完全には埋められていない状態とすることができる。よって、図３０に示すように、この埋められていない部分に金属部２２ａを埋め込むことができる。
【０１４２】
上記のように幅寸法Ｗ２の溝全体が比抵抗の比較的高い多結晶シリコン層１２により埋められることにより、十分に抵抗値の高いトレンチ型内蔵ゲート抵抗４ｔが得られる。
【０１４３】
同時に、ゲート電極１３が多結晶シリコン層１２よりも比抵抗の低い金属部２２ａを含むことにより、ゲート電極１３の電気抵抗を抑制することができる。よってゲート電極１３内におけるゲート電位の伝搬遅延のばらつきが抑制される。よってＩＧＢＴ素子ＥＬのスイッチング動作におけるオン領域とオフ領域とが混在する時間が抑制される。よってＩＧＢＴ素子ＥＬのコレクタとエミッタとの間を流れる電流が一部のオン領域に集中する時間を短くすることができる。よって一部のオン領域における局所的発熱が抑制されるので、ＩＧＢＴチップの信頼性を高めることができる。
【０１４４】
［実施の形態３］
最初に本実施の形態の半導体装置としてのＩＧＢＴチップの構成について説明する。図３９は、本発明の実施の形態３における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【０１４５】
図３９を参照して、本実施の形態の半導体装置の抵抗素子であるトレンチ型内蔵ゲート抵抗４ｔは、主要部として、半導体領域であるｎ型低濃度多結晶シリコン層２３ａを有している。またトレンチ型内蔵ゲート抵抗４ｔは、ゲートパッド側コンタクトホール９ａおよび主配線側コンタクトホール９ｂと接触する部分に設けられたｎ型高濃度多結晶シリコン層２４ａを有している。
【０１４６】
本実施の形態と、実施の形態１および２で示した半導体装置との相違点は、トレンチ型内蔵ゲート抵抗４ｔに埋込まれた物質の主要部が実施の形態１および２に比べて濃度の低い多結晶シリコン層であり、トレンチ型内蔵ゲート抵抗４ｔとそれに接するｐ型領域２１との電位差が調整されることにより、ｎ型低濃度多結晶シリコン層２３ａが蓄積状態、空乏状態および反転状態のうち、少なくとも２つの状態を取り得ることである。
【０１４７】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１４８】
次に本実施の形態の半導体装置における抵抗素子の動作について説明する。図４３〜４５は、本発明の実施の形態３における半導体装置の抵抗素子の動作を説明するための説明図である。なお、図中、Ｖ23H，Ｖ23Lのそれぞれはｎ型低濃度多結晶シリコン層２３ａの電流経路の両端の電位の各々を示す。またＶ21は半導体基板１０１の絶縁膜１４ｂ側の電位であり、半導体基板１０１がｐ型領域２１を有する場合はｐ型領域２１の電位を示す。
【０１４９】
図４３を参照して、Ｖ21がＶ21＞Ｖ23L＞＞Ｖ23Hを満たすように印加された場合、ｎ型低濃度多結晶シリコン層２３ａは蓄積状態となる。すなわちｎ型低濃度多結晶シリコン層２３ａの絶縁膜１４ｂ側の面に電子の蓄積層３２ａが形成される。この場合、ｎ型低濃度多結晶シリコン層２３ａ全体にわたってキャリアである電子が分布するため、ｎ型低濃度多結晶シリコン層２３ａ全体がトレンチ型内蔵ゲート抵抗４ｔにおける電流経路となり得る。
【０１５０】
図４４を参照して、Ｖ21が０＞（Ｖ21−Ｖ23L）＞（Ｖ23LでのＶth）を満たすように印加された場合、ｎ型低濃度多結晶シリコン層２３ａは空乏状態となる。すなわちｎ型低濃度多結晶シリコン層２３ａの絶縁膜１４ｂ側の面に空乏層３２ｄが形成される。この場合、空乏層３２ｄの部分はトレンチ型内蔵ゲート抵抗４ｔにおける電流経路とならないため、トレンチ型内蔵ゲート抵抗４ｔの抵抗値が増大する。なお上式においてＶthは、ｎ型低濃度多結晶シリコン層２３ａが電流を流すことができるか否かの閾値に達する電位である。
【０１５１】
図４５を参照して、Ｖ21が０＞（Ｖ23HでのＶth）＞（Ｖ21−Ｖ23H）を満たすように印加された場合、ｎ型低濃度多結晶シリコン層２３ａは反転状態となる。すなわちｎ型低濃度多結晶シリコン層２３ａの絶縁膜１４ｂ側の面に空乏層３２ｄと、反転層３２ｉとが形成される。この場合、空乏層３２ｄの部分はトレンチ型内蔵ゲート抵抗４ｔにおける電流経路とならない。また反転層３２ｉの部分は空乏層３２ｄによりトレンチ型内蔵ゲート抵抗４ｔの電流経路から分離される。よってトレンチ型内蔵ゲート抵抗４ｔの抵抗値がさらに増大する。
【０１５２】
図４０〜図４２のそれぞれは、本発明の実施の形態３の第１〜第３の変形例の各々における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【０１５３】
図４０を参照して、本実施の形態の第１の変形例の半導体装置の抵抗素子であるトレンチ型内蔵ゲート抵抗４ｔは、本実施の形態との相違点として、ゲートパッド側コンタクトホール９ａおよび主配線側コンタクトホール９ｂと接触する部分に設けられたｐ型高濃度多結晶シリコン層２４ｂをさらに有している。
【０１５４】
図４１を参照して、本実施の形態の第２の変形例の半導体装置の抵抗素子であるトレンチ型内蔵ゲート抵抗４ｔは、主要部として、半導体領域であるｐ型低濃度多結晶シリコン層２３ｂを有している。またトレンチ型内蔵ゲート抵抗４ｔは、ゲートパッド側コンタクトホール９ａおよび主配線側コンタクトホール９ｂと接触する部分に設けられたｐ型高濃度多結晶シリコン層２４ｂを有している。
【０１５５】
図４２を参照して、本実施の形態の第３の変形例の半導体装置の抵抗素子であるトレンチ型内蔵ゲート抵抗４ｔは、本実施の形態の第２の変形例との相違点として、ゲートパッド側コンタクトホール９ａおよび主配線側コンタクトホール９ｂと接触する部分に設けられたｎ型高濃度多結晶シリコン層２４ａをさらに有している。
【０１５６】
なお所望のゲート遅延を得る目的で空乏状態のゲート抵抗が非常に高い場合は、実施の形態１におけるトレンチ型内蔵ゲート抵抗４ｔ（図１（ａ））や実施の形態２におけるトレンチ型内蔵ゲート抵抗４ｔ（図２２および図２３）と併用されてもよい。
【０１５７】
また、ゲート電極１３とトレンチ型内蔵ゲート抵抗４ｔとが別々の工程で形成される場合、各工程において異なる濃度で多結晶シリコンがドーピングされることが可能である。これによりゲート電極１３やゲート主配線５のドーピング濃度が高くされることにより抵抗が低くされれば、ＩＧＢＴチップの遅延や損失を抑制することができる。
【０１５８】
本実施の形態によれば、ｐ型領域２１とトレンチ型内蔵ゲート抵抗４ｔとの間の電位差によりトレンチ型内蔵ゲート抵抗４ｔのｎ型低濃度多結晶シリコン層２３ａに空乏層が生じることによりトレンチ型内蔵ゲート抵抗４ｔの抵抗値を調整することができる。
【０１５９】
またｎ型高濃度多結晶シリコン層２４ａがトレンチ型内蔵ゲート抵抗４ｔのコンタクト部に形成されているため、ＩＧＢＴ素子ＥＬがオフ動作する際に、時間とともにゲート抵抗が大きくなる。これによりＩＧＢＴ素子ＥＬのサージを小さくすることができる。
【０１６０】
また本実施の形態の第１および第３の変形例のそれぞれによれば、トレンチ型内蔵ゲート抵抗４ｔの電気的コンタクト部にｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとが形成されている。これにより、蓄積状態でのゲート抵抗が小さくされ、特にＶg＜０Ｖの電位が印加される場合に遅延時間が安定化される。
【０１６１】
［実施の形態４］
最初に本実施の形態の半導体装置が有する抵抗素子の構成について説明する。図４６は、本発明の実施の形態４における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【０１６２】
図４６を参照して、本実施の形態のＩＧＢＴチップは、抵抗素子としてダイオード型内蔵ゲート抵抗４ｄを有している。ダイオード型内蔵ゲート抵抗４ｄは、ｐ型高濃度多結晶シリコン層２４ｂと、ｎ型低濃度多結晶シリコン層２３ａと、ｎ型高濃度多結晶シリコン層２４ａとを有している。ｎ型低濃度多結晶シリコン層２３ａは、ｐ型高濃度多結晶シリコン層２４ｂおよびｎ型高濃度多結晶シリコン層２４ａのそれぞれを介して、ゲートパッド１およびゲート主配線５の各々に電気的に接続されている。
【０１６３】
上記構成により、本実施の形態のダイオード型内蔵ゲート抵抗４ｄは、ｐ型高濃度多結晶シリコン層２４ｂとｎ型低濃度多結晶シリコン層２３ａとの界面にｐｎ接合面を有するダイオード（図中ダイオード記号）を含んでいる。
【０１６４】
なお、本実施の形態におけるｎ型低濃度多結晶シリコン層２３ａの不純物濃度の選択範囲は実施の形態３に比して広い。すなわち実施の形態３におけるｎ型低濃度多結晶シリコン層２３ａの不純物濃度は前述したように、反転状態、蓄積状態および空乏状態のうち少なくとも２つの状態を取り得るように調整されるが、本実施の形態はそのような制約は受けない。
【０１６５】
なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１６６】
次に本実施の形態の半導体装置における抵抗素子の動作について説明する。ＩＧＢＴ素子ＥＬ（図４６において図示せず）のスイッチング動作の初期および終期においては、ゲート電極１３（図４６において図示せず）のゲート抵抗であるダイオード型内蔵ゲート抵抗４ｄの両端の電位差は小さい。またダイオードはアノード−カソード間の電位差が小さい場合に高抵抗となり、逆に両端の電位差が大きい場合に低抵抗となる。このため、ダイオード型内蔵ゲート抵抗４ｄは、スイッチング動作の中期に比して、初期および終期において高い抵抗値を有する。
【０１６７】
次に本実施の形態の半導体装置の変形例について説明する。図４７〜図４９のそれぞれは、本発明の実施の形態４の半導体装置の第１〜第３の変形例の各々における抵抗素子の構成を概略的に示す部分断面図である。
【０１６８】
図４７を参照して、本実施の形態の第１の変形例においては、ダイオード型内蔵ゲート抵抗４ｄは、ｐ型低濃度多結晶シリコン層２３ｂとｎ型高濃度多結晶シリコン層２４ａとの界面にｐｎ接合面を有するダイオード（図中ダイオード記号）を含んでいる。
【０１６９】
図４８を参照して、本実施の形態の第２の変形例においては、本実施の形態と異なり、ダイオード型内蔵ゲート抵抗４ｄは半導体基板１０１の溝内に埋め込まれず、フィールド酸化膜７上に形成されている。
【０１７０】
図４９を参照して、本実施の形態の第３の変形例においては、上記第２の変形例におけるダイオードの導電型が入れ替えられている。
【０１７１】
本実施の形態によれば、ダイオード型内蔵ゲート抵抗４ｄは、ＩＧＢＴ素子ＥＬのスイッチング動作の中期に比して、初期および終期において高い抵抗値を有する。よってサージの発生が抑制される。これにより損失の小さなＩＧＢＴチップが得られる。
【０１７２】
また、パルス幅の小さな急激に変化するノイズ信号がゲートパッド１に加わった場合に、このノイズ信号に対するゲート電極１３の電位の応答を鈍化させ、ＩＧＢＴ素子ＥＬの誤動作を抑制することができる。
【０１７３】
なお、図４６におけるｎ型低濃度多結晶シリコン層２３ａの濃度が実施の形態３の場合と同様の場合は、実施の形態３と同様の効果も期待される。
【０１７４】
また、本実施の形態のダイオード型内蔵ゲート抵抗４ｄは、実施の形態１で示したオーミックなゲート抵抗である抵抗素子や、実施の形態３で示したｐ型領域２１との電位差により抵抗値が変化する抵抗素子、あるいは従来の抵抗素子と組み合わされてもよい。この組み合わせは、たとえば並列接続などにより行なうことができる。
【０１７５】
この場合、ゲート電位やゲート両端の電位差によってゲート抵抗値が細かく制御されることにより、スイッチング波形を所望のものに近づけることが可能である。
【０１７６】
［実施の形態５］
本実施の形態の半導体装置における半導体素子は、実施の形態４（図４６）と同様にダイオードを有している。ただし本実施の形態の抵抗素子が含んでいるダイオードは、ｎ型低濃度多結晶シリコン層２３ａの不純物濃度が高く、逆方向耐圧が低いツェナーダイオードである。すなわち本実施の形態の抵抗素子はツェナーダイオード型ゲート抵抗となっている。このツェナーダイオードは、逆方向特性が利用されて一定の耐圧を有するように設定される。
【０１７７】
なお、上記以外の構成については、上述した実施の形態４の構成とほぼ同じであるため、その説明を省略する。
【０１７８】
本実施の形態によれば、耐圧以下のノイズがゲートに印加された場合にゲート電極１３への充放電がなされない。これによりＩＧＢＴチップの誤動作を抑制することができる。
【０１７９】
［実施の形態６］
最初に本実施の形態の半導体装置が有する抵抗素子の構成について説明する。図５０および図５１のそれぞれは、本発明の実施の形態６およびその変形例の各々における半導体装置の抵抗素子の構成を概略的に示す平面図である。なお図中破線にて、ゲートパッド側コンタクトホール９ａ、主配線側コンタクトホール９ｂおよび層間絶縁膜１１に対する抵抗素子のおおよその位置関係を示す。
【０１８０】
図５０を参照して、本実施の形態の半導体装置は、ゲートパッド側コンタクトホール９ａと主配線側コンタクトホール９ｂとの間に、抵抗素子として複数のダイオードを有している。すなわち、ゲートパッド１（図５０において図示せず）とゲート主配線５（図５０において図示せず）とが、互いに電気的に並列に接続された複数の抵抗素子を有している。
【０１８１】
この複数のダイオードは、少なくとも１つの順方向のダイオード型内蔵ゲート抵抗４ｆと、少なくとも１つの逆方向のダイオード型内蔵ゲート抵抗４ｒとを含んでいる。ここで順方向および逆方向とは、ゲートパッド１からゲート主配線５への方向が基準とされたダイオードの極性のことである。
【０１８２】
好ましくは、トレンチ型内蔵ゲート抵抗４ｔの個数と、逆方向のダイオード型内蔵ゲート抵抗４ｒの個数とは、異なる個数とされる。
【０１８３】
なお、上記以外の構成については、上述した実施の形態４または５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１８４】
本実施の形態によれば、ＩＧＢＴ素子ＥＬのスイッチングのオン時およびオフ時において、実施の形態４または５と同様の効果が得られる。
【０１８５】
また順方向のダイオード型内蔵ゲート抵抗４ｆの個数と逆方向のダイオード型内蔵ゲート抵抗４ｒの個数とが異なる個数とされることにより、上記複数の抵抗素子は、ゲートパッド１とゲート主配線５との間で、電流方向によって相違する抵抗値を有する抵抗素子として機能する。よって、ＩＧＢＴ素子ＥＬのオン時とオフ時とで異なる電気抵抗を有する抵抗素子を形成することができる。
【０１８６】
なお、図５１の変形例に示すように、本実施の形態の抵抗素子は、実施の形態１で示したオーミックなゲート抵抗である抵抗素子や、実施の形態３で示したｐ型領域２１との電位差により抵抗値が変化する抵抗素子、あるいは従来の抵抗素子である内蔵ゲート抵抗４ｉを含んでもよい。
【０１８７】
［実施の形態７］
最初に本実施の形態の半導体装置が有する抵抗素子の構成について説明する。図５２は、本発明の実施の形態７における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【０１８８】
図５２を参照して、本実施の形態のＩＧＢＴチップは、接合型電界効果トランジスタ（ＪＦＥＴ(Junction Field Effect Transistor)）を含む抵抗素子であるＪＦＥＴ型内蔵ゲート抵抗４ｊを有している。ＪＦＥＴ型内蔵ゲート抵抗４ｊは、チャネル領域となるｐ型低濃度多結晶シリコン層２３ｂと、ソース／ドレイン領域となる１組のｐ型高濃度多結晶シリコン層２４ｂ，２４ｂと、ゲートとなるｎ型高濃度多結晶シリコン層２５とを有している。
【０１８９】
ｎ型高濃度多結晶シリコン層２５上には、ｎ型高濃度多結晶シリコン層２５と電気的に接続された電極２６が形成されている。電極２６はｎ型高濃度多結晶シリコン層２５の電位を制御する機能を有している。
【０１９０】
次に本実施の形態の抵抗素子の動作について説明する。電極２６によりｎ型高濃度多結晶シリコン層２５の電位が制御される。これにより空乏層２７が広がる深さ寸法（図中縦方向の寸法）が制御されるので、ＪＦＥＴ型内蔵ゲート抵抗４ｊの抵抗値が制御される。
【０１９１】
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１９２】
本実施の形態によれば、抵抗素子の外部から電極２６に電位信号が印加されることにより、抵抗素子の抵抗値を変えることができる。
【０１９３】
なお上記においては抵抗素子としてｐチャネル型ＪＦＥＴを含むＪＦＥＴ型内蔵ゲート抵抗４ｊについて説明したが、ｎチャネル型ＪＦＥＴを含むＪＦＥＴ型内蔵ゲート抵抗を用いることもできる。
【０１９４】
また上記においては抵抗素子として第１の溝部Ｔ１に埋め込まれたＪＦＥＴ型内蔵ゲート抵抗４ｊについて説明したが、抵抗素子は平面型であってもよい。
【０１９５】
また、実施の形態６と同様の効果を得るために、たとえばオン時とオフ時とでｎ型高濃度多結晶シリコン層２５に接続される電極２６の数が変えられて接続されてもよい。
【０１９６】
［実施の形態８］
図５３は、本発明の実施の形態８における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。図５３を参照して、本実施の形態のＩＧＢＴチップは、抵抗素子として接合制御ダイオード型内蔵ゲート抵抗４ｋを有している。
【０１９７】
接合制御ダイオード型内蔵ゲート抵抗４ｋは、ｐ型低濃度多結晶シリコン層２３ｂとｎ型高濃度多結晶シリコン層２４ａとの界面にｐｎ接合面を有している。これにより接合制御ダイオード型内蔵ゲート抵抗４ｋはダイオードを含む構成を有している。
【０１９８】
なお、これ以外の構成については、上述した実施の形態７（図５２）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０１９９】
本実施の形態によれば、抵抗素子の外部から電極２６に電位信号が印加されることにより、抵抗素子の抵抗値を変えることができる。また実施の形態４および５と同様の効果も得ることができる。
【０２００】
なお抵抗素子として、上記の接合制御ダイオード型内蔵ゲート抵抗４ｋの導電型が逆にされた抵抗素子を用いることもできる。
【０２０１】
また、図５３には第１の溝部Ｔ１に埋め込まれた接合制御ダイオード型内蔵ゲート抵抗４ｋについて示したが、抵抗素子は平面型であってもよい。
【０２０２】
また、実施の形態６と同様の効果を得るために、たとえばオン時とオフ時とでｎ型高濃度多結晶シリコン層２５に接続される電極２６の数が変えられて接続されてもよい。
【０２０３】
［実施の形態９］
図５４は、本発明の実施の形態９における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。図５４を参照して、本実施の形態の半導体装置としてのＩＧＢＴチップは、ＭＩＳ(Metal Insulator Semiconductor)型電界効果トランジスタを含む抵抗素子であるＭＯＳ(Metal Oxide Semiconductor)型ゲート抵抗４ｍを有している。またＩＧＢＴチップは、ＭＯＳ型ゲート抵抗４ｍ自体のゲート電位を制御するための電極２６を有している。
【０２０４】
ＭＯＳ型ゲート抵抗４ｍは、ｐ型低濃度多結晶シリコン層２３ｂと、１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａと、内蔵ゲート抵抗制御ゲート電極２８と、内蔵ゲート抵抗制御ゲート絶縁膜２９とを有している。
【０２０５】
ｐ型低濃度多結晶シリコン層２３ｂはＭＯＳ型ゲート抵抗４ｍのチャネル領域を形成している。１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａは、上記チャネル領域に対するソース／ドレイン領域としての機能を有している。内蔵ゲート抵抗制御ゲート電極２８は、内蔵ゲート抵抗制御ゲート電極２８の電位に応じて上記チャネル領域のキャリア濃度を制御する機能を有している。内蔵ゲート抵抗制御ゲート絶縁膜２９は、内蔵ゲート抵抗制御ゲート電極２８とｐ型低濃度多結晶シリコン層２３ｂとを絶縁している。電極２６は内蔵ゲート抵抗制御ゲート電極２８の電位を制御する機能を有している。
【０２０６】
なお、これ以外の構成については、上述した実施の形態４の第３の変形例（図４９）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０２０７】
本実施の形態によれば、抵抗素子の外部から電極２６に電位信号が印加されることにより、抵抗素子の抵抗値を変えることができる。また実施の形態４および５と同様の効果も得ることができる。
【０２０８】
なお、本実施の形態の説明はｎチャネル型のＭＯＳ型ゲート抵抗４ｍを用いて行ったが、ＭＯＳ型ゲート抵抗４ｍはｐチャネル型であってもよい。
【０２０９】
また、図５４には平面型のＭＯＳ型ゲート抵抗４ｍについて示したが、抵抗素子は第１の溝部Ｔ１に埋め込まれたトレンチ型であってもよい。
【０２１０】
また、ＭＯＳ型ゲート抵抗４ｍが含むＭＯＳトランジスタは、エンハンスメント型、デプレッション型のいずれであってもよい。
【０２１１】
また、実施の形態６と同様の効果を得るために、たとえばオン時とオフ時とで内蔵ゲート抵抗制御ゲート電極２８に接続される電極２６の数が変えられて接続されてもよい。
【０２１２】
［実施の形態１０］
図５５は、本発明の実施の形態１０における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。図５５を参照して、本実施の形態の半導体装置としてのＩＧＢＴチップは、抵抗素子としてゲート制御ダイオード型ゲート抵抗４ｇを有している。またＩＧＢＴチップは、ゲート制御ダイオード型ゲート抵抗４ｇ自体のゲート電位を制御するための電極２６を有している。
【０２１３】
ゲート制御ダイオード型ゲート抵抗４ｇは、ｐ型低濃度多結晶シリコン層２３ｂと、ｐ型高濃度多結晶シリコン層２４ｂと、ｎ型高濃度多結晶シリコン層２４ａと、内蔵ゲート抵抗制御ゲート電極２８と、内蔵ゲート抵抗制御ゲート絶縁膜２９とを有している。
【０２１４】
なお、これ以外の構成については、上述した実施の形態９（図５４）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０２１５】
本実施の形態によれば、抵抗素子の外部から電極２６に電位信号が印加されることにより、抵抗素子の抵抗値を変えることができる。また実施の形態４および５と同様の効果も得ることができる。また実施の形態４および５と同様の効果も得ることができる。
【０２１６】
なお、本実施の形態の説明はｎチャネル型のゲート制御ダイオード型ゲート抵抗４ｇを用いて行ったが、ゲート制御ダイオード型ゲート抵抗４ｇはｐチャネル型であってもよい。
【０２１７】
また、図５５には平面型のゲート制御ダイオード型ゲート抵抗４ｇについて示したが、抵抗素子は第１の溝部Ｔ１に埋め込まれたトレンチ型であってもよい。
【０２１８】
また、実施の形態６と同様の効果を得るために、たとえばオン時とオフ時とで内蔵ゲート抵抗制御ゲート電極２８に接続される電極２６の数が変えられて接続されてもよい。
【０２１９】
［実施の形態１１］
最初に本実施の形態の半導体装置が有する抵抗素子の構成について説明する。図５６（ａ）および（ｂ）は、本発明の実施の形態１１およびその変形例のそれぞれにおける半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【０２２０】
図５６（ａ）を参照して、本実施の形態における半導体装置は、抵抗素子として、ｎ型低濃度多結晶シリコン層２３ａと、１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａと、ｐ型高濃度多結晶シリコン層２４ｂとを有している。この抵抗素子は、絶縁膜ＩＬ上に形成されている。絶縁膜ＩＬは、フィールド酸化膜７または絶縁膜１４ｂである。また半導体装置は抵抗素子の上に１組の金属層１０，１０を有している。
【０２２１】
１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａは互いにｎ型低濃度多結晶シリコン層２３ａを介して電気的に接続されている。ｎ型高濃度多結晶シリコン層２４ａとｎ型低濃度多結晶シリコン層２３ａとは同一の導電型であるため、１組のｎ型低濃度多結晶シリコン層２３ａ，２３ａの間はオーミック抵抗である内蔵ゲート抵抗４ｉとしての機能を有している。
【０２２２】
ｐ型高濃度多結晶シリコン層２４ｂは１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａの間に設けられている。１組のｎ型高濃度多結晶シリコン層２４ａのうち一方（図中左方）のｎ型高濃度多結晶シリコン層２４ａと、ｐ型高濃度多結晶シリコン層２４ｂとの間はｎ型低濃度多結晶シリコン層２３ａを介して電気的に接続されている。
【０２２３】
ｐ型高濃度多結晶シリコン層２４ｂとｎ型低濃度多結晶シリコン層２３ａとの導電型が相違するため、両者の界面にｐｎ接合が形成されている。すなわちｐ型高濃度多結晶シリコン層２４ｂとｎ型高濃度多結晶シリコン層２４ａとの間に、ｐ型高濃度多結晶シリコン層２４ｂからｎ型高濃度多結晶シリコン層２４ａに向かって順方向となるダイオードを含むダイオード型内蔵ゲート抵抗４ｄが形成されている。
【０２２４】
上記の構成により、本実施の形態の抵抗素子は、モノリシック(monolithic)に形成されたダイオードとオーミック抵抗とを並列に有する領域を含んでいる。
【０２２５】
１組の金属層１０，１０のうち一方（図中左方）の金属層１０は、一方（図中左方）のｎ型高濃度多結晶シリコン層２４ａ上に、互いに接するように形成されている。
【０２２６】
また１組の金属層１０，１０のうち他方（図中右方）の金属層１０は、他方（図中右方）のｎ型高濃度多結晶シリコン層２４ａ上からｐ型高濃度多結晶シリコン層２４ｂ上にかけて形成されている。他方の金属層１０は、他方のｎ型高濃度多結晶シリコン層２４ａおよびｐ型高濃度多結晶シリコン層２４ｂのそれぞれと接するように形成されている。また他方の金属層１０とｎ型低濃度多結晶シリコン層２３ａとは層間絶縁膜１１により電気的に絶縁されている。
【０２２７】
上記の他方の金属層１０の構成により、他方の金属層１０の一部が他方のｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとの間に並列接続されたオーミックな抵抗３０としての機能を有している。
【０２２８】
なお、これ以外の構成については、上述した実施の形態１〜１０とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０２２９】
次に、本実施の形態の半導体装置が有する抵抗素子の動作の概略について説明する。
ｐ型高濃度多結晶シリコン層２４ｂ側が低電位の場合、抵抗素子は、ｎ型低濃度多結晶シリコン層２３ａを抵抗とした通常の内蔵ゲート抵抗４ｉとして機能する。
【０２３０】
ｐ型高濃度多結晶シリコン層２４ｂ側が高電位の場合、並列接続された抵抗３０の抵抗値と、ｎ型低濃度多結晶シリコン層２３ａの不純物濃度との関係が適度に調整されることにより、ダイオードと抵抗との並列動作が実現される。
【０２３１】
図５６（ｂ）を参照して、本実施の形態の変形例においては、ｐ型高濃度多結晶シリコン層２４ｂは、１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａのうち一方（図中左側）のｎ型高濃度多結晶シリコン層２４ａと共に、他方（図中右側）のｎ型高濃度多結晶シリコン層２４ａを挟む位置に設けられている。１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａのうち一方（図中左側）のｎ型高濃度多結晶シリコン層２４ａと、ｐ型高濃度多結晶シリコン層２４ｂとの間はｎ型低濃度多結晶シリコン層２３ａを介して電気的に接続されている。
【０２３２】
次に本実施の形態の半導体装置が有する抵抗素子の動作の詳細について説明する。
図５７（ａ）および（ｂ）は、本発明の実施の形態１１およびその変形例のそれぞれにおける半導体装置の抵抗素子の等価回路を示す図である。
【０２３３】
図５６（ａ）および図５７（ａ）を参照して、本実施の形態においては、電位Ｖ0は一方（図中左方）の金属層１０の電位である。電位Ｖ1は、他方（図中右方）の金属層１０の他方（図中右方）のｎ型高濃度多結晶シリコン層２４ａと接する部分における電位である。電位Ｖxは、他方（図中右方）の金属層１０のｐ型高濃度多結晶シリコン層２４ｂと
接する部分における電位である。
【０２３４】
抵抗Ｒ0は、内蔵ゲート抵抗４ｉにおける一方（図中左方）のｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとの間の部分の抵抗である。抵抗Ｒ1は、内蔵ゲート抵抗４ｉにおける他方（図中右方）のｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとの間の部分の抵抗である。抵抗Ｒ2は抵抗３０である。
【０２３５】
電流ｉ0，ｉ1およびｉ2のそれぞれは、抵抗Ｒ0，Ｒ1およびＲ2の各々を流れる電流である。
【０２３６】
図５６（ｂ）および図５７（ｂ）を参照して、本実施の形態の変形例においては、電位Ｖ1は他方（図中右方）の金属層１０におけるｐ型高濃度多結晶シリコン層２４ｂと接する部分における電位である。電位Ｖxは、他方（図中右方）のｎ型高濃度多結晶シリコン層２４ａと接する部分における電位である。
【０２３７】
抵抗Ｒ0は、内蔵ゲート抵抗４ｉにおける１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａ間の部分の抵抗である。抵抗Ｒ1は抵抗３０である。抵抗Ｒ2は、内蔵ゲート抵抗４ｉにおける他方（図中右方）のｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとの間の部分の抵抗である。
【０２３８】
図５８（ａ）は、本発明の実施の形態１１およびその変形例における半導体装置の抵抗素子のＲ2＜Ｒ1＜＜Ｒ0の場合の電圧−電流特性の説明図である。図５８（ｂ）は、本発明の実施の形態１１およびその変形例における半導体装置の抵抗素子のＲ1＞Ｒ2＞＞Ｒ0の場合の電圧−電流特性の説明図である。
【０２３９】
図５８（ａ）および（ｂ）を参照して、グラフにおける縦軸は、電流ｉ0，ｉ1，ｉ2のそれぞれを示す。横軸は、破線で示した電流ｉ1，ｉ2に対してはＶ1−Ｖxを示し、電流ｉ0に対してはＶ1−Ｖ0を示す。Φはダイオードの電圧−電流特性の関数である。
【０２４０】
抵抗成分の一部である抵抗Ｒ1に生じる電圧降下（Ｖ1−Ｖx）によってダイオードが順バイアスされてダイオード電流が流れ始めるには、所定の電流ｉfおよび電圧Ｖfを要する。そのとき抵抗素子全体には、Ｖ1-Ｖx＝Ｖfとなるように電圧Ｖ1-Ｖ0が印加される。ダイオードを流れる電流が電流ｉf以上の場合、抵抗成分の一部である抵抗Ｒ1とダイオード側の抵抗Ｒ2との比に依存した電流が流れる。ただしダイオードに電流が流れているとき
は抵抗Ｒ0および図５７（ｂ）における抵抗Ｒ2はバイポーラ動作をするため抵抗が低くなる。
【０２４１】
Ｒ2＜Ｒ1＜＜Ｒ0の場合、大きな電流Ｉfを要する。このため、（Ｖ1−Ｖ0）の大きなところまでｉ0＝（Ｖ1−Ｖ0）／（Ｒ1＋Ｒ0）の電流が流れ、その後ダイオードがオンして抵抗Ｒ2が低くなる。すなわち負性抵抗を示すスナップバックＳＢが起こる。
【０２４２】
Ｒ1＞Ｒ2＞＞Ｒ0の場合、Ｉfが小さくてもダイオードがオンするため、スナップバックＳＢは起こらない。また、（Ｖ1−Ｖ0）＜０のときはダイオードに電流が流れないため、ｉ0＝（Ｖ1−Ｖ0）／（Ｒ1＋Ｒ0）の電流が流れる。
【０２４３】
本実施の形態によれば、抵抗素子はダイオードとオーミック抵抗とをモノリシックに並列に有している。このため実施の形態６の変形例（図５１）に示す半導体装置と同様の効果を小さな面積で達成できる。
【０２４４】
また図５８（ａ）に示すようにスナップバックＳＢによる抵抗特性をも実現することができる。したがって、抵抗素子の両端が一定電位差になった場合に、ＩＧＢＴ素子ＥＬのゲート電極１３への充放電をスナップバックにより加速することが可能である。なお本実施の形態に比してその変形例の方が、抵抗３０が大きくされない限り、スナップバックＳＢを起こしやすい。
【０２４５】
なお、ｎ型低濃度多結晶シリコン層２３ａの少なくとも一部の抵抗値を変えるためには、他方のｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとの間の距離やｎ型低濃度多結晶シリコン層２３ａの濃度を少なくとも一部で変えることが有効である。
【０２４６】
また、中間に位置する高濃度層が電流経路を遮らない限り、抵抗素子はトレンチ型であっても平面型であってもよい。
【０２４７】
また、本実施の形態の構成における導電型が反転された構成は、本発明と実質的に同等の構成である。
【０２４８】
［実施の形態１２］
最初に本実施の形態の半導体装置が有する抵抗素子の構成について説明する。図５９は、本発明の実施の形態１２における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【０２４９】
図５９を参照して、本実施の形態における半導体装置は、抵抗素子として、ｎ型低濃度多結晶シリコン層２３ａと、１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａと、１組のｐ型高濃度多結晶シリコン層２４ｂ，２４ｂとを有している。この抵抗素子は、絶縁膜ＩＬ上に形成されている。絶縁膜ＩＬは、フィールド酸化膜７または絶縁膜１４ｂである。また半導体装置は抵抗素子の上に１組の金属層１０，１０を有している。
【０２５０】
１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａおよび１組のｐ型高濃度多結晶シリコン層２４ｂ，２４ｂの各層はｎ型低濃度多結晶シリコン層２３ａ上に形成されている。
【０２５１】
一方（図中左方）のｐ型高濃度多結晶シリコン層２４ｂと、他方（図中右方）のｎ型高濃度多結晶シリコン層２４ａとは、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ１の部分を介して電気的に接続されている。一方（図中左方）のｎ型高濃度多結晶シリコン層２４ａと、他方（図中右方）のｐ型高濃度多結晶シリコン層２４ｂとは、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ２の部分を介して電気的に接続されている。
【０２５２】
１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａは、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ３の部分を介して電気的に接続されている。ｎ型高濃度多結晶シリコン層２４ａとｎ型低濃度多結晶シリコン層２３ａとは同一の導電型であるため、１組のｎ型低濃度多結晶シリコン層２３ａ，２３ａの間はオーミック抵抗である内蔵ゲート抵抗４ｉとしての機能を有している。
【０２５３】
一方（図中左方）のｎ型高濃度多結晶シリコン層２４ａと一方のｐ型高濃度多結晶シリコン層２４ｂとは、一方の金属層１０により抵抗３０を伴って電気的に接続されている。また他方（図中右方）のｎ型高濃度多結晶シリコン層２４ａと他方のｐ型高濃度多結晶シリコン層２４ｂとは、他方の金属層１０により抵抗３０を伴って電気的に接続されている。
【０２５４】
一方（図中左方）のｐ型高濃度多結晶シリコン層２４ｂとｎ型低濃度多結晶シリコン層２３ａとの界面および他方（図中右方）のｐ型高濃度多結晶シリコン層２４ｂとｎ型低濃度多結晶シリコン層２３ａとの界面のそれぞれにはｐｎ接合が形成されている。すなわち１対のｐｎ接合ダイオードが形成されている。
【０２５５】
一方（図中左方）の金属層１０から、一方のｐ型高濃度多結晶シリコン層２４ｂ、ｎ型低濃度多結晶シリコン層２３ａおよび他方（図中右方）のｐ型高濃度多結晶シリコン層２４ｂを経由して他方の金属層１０へ向かう電流方向に対して、上記１対のダイオードのうち一方のダイオードは順方向の極性を有し、他方のダイオードは逆方向の極性を有している。
【０２５６】
上記の構成により、本実施の形態の抵抗素子は、ダイオードとオーミック抵抗とを並列に有する領域を１対含んでおり、この１対の領域のそれぞれが有するダイオードの極性は互いに異なっている。
【０２５７】
なお、これ以外の構成については、上述した実施の形態１１とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０２５８】
次に本実施の形態の半導体装置が有する抵抗素子の動作について説明する。
一方（図中左方）の金属層１０の側（図中Ｅ１側）が他方（図中右方）の金属層１０の側（図中Ｅ２側）に対して高電位とされると、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ１の領域のダイオードは順方向の電圧が印加されて活性状態となる。一方、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ２の領域のダイオードは逆方向の電圧が印加されて不活性状態となる。
【０２５９】
逆に、Ｅ１側がＥ２側に対して低電位とされると、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ１の領域のダイオードは逆方向の電圧が印加されて不活性状態となる。一方、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ２の領域のダイオードは順方向の電圧が印加されて活性状態となる。
【０２６０】
なお、ｎ型低濃度多結晶シリコン層２３ａの長さ寸法Ｌ３の抵抗は、Ｅ１側とＥ２側との間の電位関係に関わらず、活性状態となる。
【０２６１】
本実施の形態によれば、長さ寸法Ｌ１，Ｌ２を変えることにより、Ｅ１側とＥ２側との間の電圧方向ごとに、抵抗素子の抵抗値を独立して調整することができる。よって、ＩＧＢＴ素子ＥＬのスイッチングのオン時とオフ時とのゲート抵抗を独立して調整することができる。
【０２６２】
また、図５６（ａ）に示した実施の形態１１の構造と同様、抵抗素子の両端の電位差が一定の値に達したときにスナップバックによる負性抵抗特性を実現することができる。こためには、並列接続された金属層１０の抵抗３０の値が大きくされたり、ｎ型低濃度多結晶シリコン層２３ａの少なくとも一部の抵抗が低くされたり、金属層１０で互いに接続されたｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとの間の距離が小さくされたりすればよい。
【０２６３】
なお、実施の形態１１での図５６（ａ）の構造と図５６（ｂ）の構造との関係と同様に、図５９のｎ型高濃度多結晶シリコン層２４ａとｐ型高濃度多結晶シリコン層２４ｂとの配置が入れ替えられてもよい。
【０２６４】
また、中間に位置する高濃度層が電流経路を遮らない限り、抵抗素子はトレンチ型であっても平面型であってもよい。
【０２６５】
また、本実施の形態の構成における導電型が反転された構成は、本発明と実質的に同等の構成である。
【０２６６】
[実施の形態１３]
最初に本実施の形態の半導体装置が有する抵抗素子の構成について説明する。図６０は、本発明の実施の形態１３における半導体装置の抵抗素子近傍の構成を概略的に示す部分断面図である。
【０２６７】
図６０を参照して、本実施の形態における半導体装置は、抵抗素子として、ｐ型低濃度多結晶シリコン層２３ｂと、１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａと、１組のｐ型高濃度多結晶シリコン層２４ｂ，２４ｂと、内蔵ゲート抵抗制御ゲート絶縁膜２９と、内蔵ゲート抵抗制御ゲート電極２８とを有している。また半導体装置は、抵抗素子上に電極２６と、１組の金属層１０，１０とを有している。
【０２６８】
１組のｐ型高濃度多結晶シリコン層２４ｂ，２４ｂはｐ型低濃度多結晶シリコン層２３ｂ上に設けられており、互いにｐ型低濃度多結晶シリコン層２３ｂを介して電気的に接続されている。ｐ型高濃度多結晶シリコン層２４ｂとｐ型低濃度多結晶シリコン層２３ｂとの導電型は同一であるため、１組のｐ型高濃度多結晶シリコン層２４ｂ，２４ｂ間は通常の内蔵ゲート抵抗４ｉとしての機能を有している。
【０２６９】
１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａはｐ型低濃度多結晶シリコン層２３ｂ上に設けられている。１組のｎ型高濃度多結晶シリコン層２４ａ，２４ａの間に位置するｐ型低濃度多結晶シリコン層２３ｂの上には、内蔵ゲート抵抗制御ゲート絶縁膜２９と、内蔵ゲート抵抗制御ゲート電極２８とが、この順に設けられている。この構成により本実施の形態の抵抗素子はＭＩＳ型構造を有しており、実施の形態９のＭＯＳ型ゲート抵抗４ｍ（図５４）と同様の構造を含んでいる。
【０２７０】
なお上記のＭＩＳ型構造におけるｐ型低濃度多結晶シリコン層２３ｂなどの半導体層は絶縁膜ＩＬの上に設けられている。すなわち抵抗素子はＳＯＩ型の構造を有している。
【０２７１】
またＩＧＢＴチップは、ＭＯＳ型ゲート抵抗４ｍ自体のゲート電位を制御するための電極２６を有している。
【０２７２】
本実施の形態における内蔵ゲート抵抗４ｉ相当部の一方（図中左方）端部と、ＭＯＳ型ゲート抵抗４ｍ相当部の一方端部とは、一方の金属層１０により電気的に接続されている。また、内蔵ゲート抵抗４ｉ相当部の他方（図中右方）端部と、ＭＯＳ型ゲート抵抗４ｍ相当部の他方端部とは、他方の金属層１０により電気的に接続されている。すなわち抵抗素子は、ＭＯＳ型ゲート抵抗４ｍと内蔵ゲート抵抗４ｉとが並列接続された構成を有している。
【０２７３】
なお、これ以外の構成については、上述した実施の形態１１とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０２７４】
次に本実施の形態の半導体装置が有する抵抗素子の動作について説明する。
電極２６に信号が入力されると、内蔵ゲート抵抗制御ゲート電極２８の電位が変化し、ｐ型低濃度多結晶シリコン層２３ｂの内蔵ゲート抵抗制御ゲート絶縁膜２９側におけるチャネルの制御が行なわれる。これによりＭＯＳ型ゲート抵抗４ｍ相当部の抵抗値が外部から制御される。
【０２７５】
チャネルがなくなるように電極２６に信号が入力されることにより、抵抗素子の抵抗値は最大化されて内蔵ゲート抵抗４ｉの抵抗値となる。
【０２７６】
逆に反転層によるチャネルが形成されるように電極２６に信号が入力されることにより、抵抗素子にはＭＯＳ型ゲート抵抗４ｍ相当部を経由する電流経路が付加されて抵抗値が減少する。
【０２７７】
本実施の形態によれば、抵抗素子は内蔵ゲート抵抗４ｉ相当部とＭＯＳ型ゲート抵抗４ｍ相当部とが並列接続されている。これにより、抵抗素子の抵抗値を外部から容易に変えることができる。また実施の形態９（図５４）と異なり、抵抗値の最大値を内蔵ゲート抵抗４ｉ相当部の抵抗値とすることができる。また内蔵ゲート抵抗４ｉ相当部とＭＯＳ型ゲート抵抗４ｍ相当部とが半導体基板１０１の厚み方向に重ねられて形成されているため、半導体基板１０１上の小さな面積で抵抗素子を形成することができる。
【０２７８】
なお、本実施の形態の説明は、ｎチャネル型のＭＯＳ型ゲート抵抗４ｍとｐ型半導体層よりなる通常の内蔵ゲート抵抗４ｉとの並列構造について行なわれたが、ＭＯＳ型ゲート抵抗４ｍおよび通常の内蔵ゲート抵抗４ｉの導電型の組合せは任意である。
【０２７９】
また、ＭＯＳ型ゲート抵抗４ｍは、エンハンスメント型およびデプレッション型のいずれであってもよい。
【０２８０】
また、抵抗素子は平面型およびトレンチ型のいずれであってもよい。
上記実施の形態１１〜１３において、実施の形態１および実施の形態３〜１０に述べた構造の組合せがモノリシックに形成される場合について説明したが、この組合せは上記説明で述べた構造に限定されるものではない。
【０２８１】
たとえばダイオード型内蔵ゲート抵抗４ｄは、実施の形態５で説明したツェナーダイオード型ゲート抵抗に置換えることができる。また、ＭＯＳ型ゲート抵抗４ｍはＪＦＥＴ型ゲート抵抗４ｊに置換えることができる。また、内蔵ゲート抵抗４ｉは通常の内蔵ゲート抵抗４ｉは実施の形態３で説明したように不純物濃度が調整されてもよい。
【０２８２】
また、ｎ型高濃度多結晶シリコン層２４ａやｐ型高濃度多結晶シリコン層２４ｂは、図示した各断面図の奥行方向に平面的に二次元配置されてもよい。たとえば実施の形態１２（図５９）および実施の形態１３（図６０）のそれぞれの抵抗素子は、図６１（ａ）および（ｂ）に示すような配置とされることができる。
【０２８３】
また、１つの抵抗素子にはｎ型低濃度多結晶シリコン層２３ａおよびｐ型低濃度多結晶シリコン層２３ｂのいずれかが形成されている例について説明したが、本発明はこれに限定されるものではない。たとえばｎ型高濃度多結晶シリコン層２４ａおよびｐ型高濃度多結晶シリコン層２４ｂのそれぞれと金属層１０との電気的接続のための共通コンタクトが用いられるなどして、ｎ型低濃度多結晶シリコン層２３ａおよびｐ型低濃度多結晶シリコン層２３ｂをともに有するシリコン層を用いることもできる。
【０２８４】
［実施の形態１４］
実施の形態１〜１３においては、主に、ＩＧＢＴ素子ＥＬに接続されたゲート抵抗である抵抗素子自体について説明した。実際のＩＧＢＴチップにおいては、ゲート主配線５やゲート電極１３自体も電気抵抗を有している。よってゲート主配線５やゲート電極１３が寄生ゲート抵抗として作用している。
【０２８５】
複数のゲート電極１３を有するＩＧＢＴ素子ＥＬにおいてゲートパッド１から遠いゲート電極１３はゲートパッド１からの配線経路が長くなるため寄生ゲート抵抗の影響をより大きく受ける。逆にゲートパッド１近傍のゲート電極１３は寄生ゲート抵抗の影響をほとんど受けない。
【０２８６】
このため、ゲートパッド１からの配線経路の長短に起因して、各ゲート電極１３が形成されたセル間においてＩＧＢＴ素子ＥＬのオン／オフ動作の時間差が生じる。この結果、一部のセルに電流が集中したり、前述したようにその電流集中した部分的なアンプに対するＱ値が大きくなり発振を起こしたりする。
【０２８７】
図６２は、本発明の実施の形態１４における半導体装置の構成を概略的に示す上面図である。図６３は、図６２のＬＸＩＩＩ部の概略的な部分平面図である。
【０２８８】
図６２および図６３を参照して、本実施の形態の半導体装置としてのＩＧＢＴチップは、複数のゲート電極１３ａ〜１３ｄを有している。ゲートパッド１とゲート電極１３ａ〜１３ｄのそれぞれとを電気的に接続する配線経路の長さは、概して、ゲート電極１３ａ、ゲート電極１３ｂ、ゲート電極１３ｃおよびゲート電極１３ｄの順に長くなっている。
【０２８９】
また、ＩＧＢＴチップは、抵抗素子である内蔵ゲート抵抗４ｉａと、この内蔵ゲート抵抗４ｉａよりも抵抗値の小さい抵抗素子である内蔵ゲート抵抗４ｉｂとを有している。ゲートパッド１とゲート主配線５の一部（図６３における上部）とは一体となって形成されており、互いに電気的に接続されている。
【０２９０】
ゲート電極１３ａとゲートパッド１とは、内蔵ゲート抵抗４ｉａを介して互いに電気的に接続されている。
【０２９１】
ゲート電極１３ｂのゲートパッド１に近い側とゲートパッド１とは、内蔵ゲート抵抗４ｉａを介して互いに電気的に接続されている。また、ゲート電極１３ｂのゲートパッド１から遠い側とゲートパッド１とは、内蔵ゲート抵抗４ｉｂを介して互いに電気的に接続されている。
【０２９２】
ゲート電極１３ｃのゲートパッド１に近い側とゲートパッド１とは、内蔵ゲート抵抗４ｉｂを介して互いに電気的に接続されている。また、ゲート電極１３ｃのゲートパッド１から遠い側とゲートパッド１とは、内蔵ゲート抵抗を介さずに互いに電気的に接続されている。
【０２９３】
ゲート電極１３ｄのゲートパッド１に近い側および遠い側のそれぞれとゲートパッド１とは、内蔵ゲート抵抗を介さずに互いに電気的に接続されている。
【０２９４】
なお、上記以外の構成については、上述した実施の形態１〜１３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０２９５】
本実施の形態によれば、ゲートパッド１に比較的遠いゲート電極１３ｂ，１３ｃに接続された内蔵ゲート抵抗４ｉｂの抵抗値に比して、ゲートパッド１に比較的近いゲート電極１３ａに接続された内蔵ゲート抵抗４ｉａの抵抗値が大きくされている。また、ゲートパッド１から概して最も遠いゲート電極１３ｄは、内蔵ゲート抵抗４ｉａおよび４ｉｂのいずれも介さずにゲートパッド１と接続されている。
【０２９６】
これにより、上述した寄生ゲート抵抗のばらつきをある程度相殺し、ゲートパッド１からの配線経路に依存した電気信号の遅延の程度のばらつきを抑制することができる。よって、ゲートパッド１と各ゲート電極との配線に起因する各ゲート電極への電位信号の伝達の遅延差が抑制される。よってＩＧＢＴ素子ＥＬにおける局所的なオン領域への電流集中が起こりにくく、発振に対して耐性のあるＩＧＢＴチップが実現される。
【０２９７】
［実施の形態１５］
実施の形態１〜１４においては、ゲート電極１３と電気的に接続されてゲート抵抗として機能する抵抗素子について述べた。しかし本発明の抵抗素子が電気的に接続される電極はゲート電極１３に限定されるものではなく、他の電極に接続されたり、配線層間に設置されたりしてもよい。
【０２９８】
図６４および図６５は、本発明の実施の形態１５およびその変形例のそれぞれにおける半導体装置の抵抗素子近傍の平面レイアウトを概略的に示す部分平面図である。なお図中の矢印は電流の流れる方向を概略的に示している。図６６は、本発明の実施の形態１５における半導体装置のセンス電極の構成を説明するための概略断面図である。
【０２９９】
主に図６４を参照して、本実施の形態の半導体装置としてのＩＧＢＴチップは、通常のエミッタ電極（第１のエミッタ電極）であるエミッタパッド１８と、センスパッド（第２のエミッタ電極）である電極２６とを有している。またＩＧＢＴチップは、抵抗素子として、シャント抵抗（第１の抵抗素子）４ｓと、ＭＯＳ型ゲート抵抗（第２の抵抗素子）４ｍとを有している。またＩＧＢＴチップは、ゲートパッド１へのワイヤ２ａと、エミッタパッド１８へのワイヤ２ｂと、電気的接続のためのコンタクト９とを有している。
【０３００】
図６６を参照して、センスパッド（電極２６）はエミッタ電流がたとえば１／１００に分流されたパッドである。なお、図中Ｓはセンス端子、Ｅはエミッタ端子、Ｃはコレクタ端子を表わしている。
【０３０１】
再び図６４を参照して、シャント抵抗４ｓはエミッタパッド１８とセンスパッド（電極２６）とを互いに電気的に接続している。これにより、シャント抵抗４ｓは、エミッタパッド１８とセンスパッド（電極２６）との間にシャント抵抗４ｓを流れる電流に応じて電位差を発生させる機能を有している。シャント抵抗４ｓの具体的な構成としては、上述した実施の形態１〜１３で説明した抵抗素子の構成を用いることができる。
【０３０２】
ＭＯＳ型ゲート抵抗４ｍは、ゲートパッド１とエミッタパッド１８とを互いに電気的に接続している。ＭＯＳ型ゲート抵抗４ｍの内蔵ゲート抵抗制御ゲート電極２８はセンスパッド（電極２６）と電気的に接続されている。これにより、ＭＯＳ型ゲート抵抗４ｍは、センスパッド（電極２６）の電位に対応した電気抵抗を伴ってゲートパッド１とエミッタパッド１８とを電気的に接続する機能を有している。なお内蔵ゲート抵抗制御ゲート電極２８と電極２６とは一体として設けられてもよい。
【０３０３】
なお、上記以外の構成については、上述した実施の形態１〜１４の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０３０４】
次に本実施の形態のＩＧＢＴチップが有する抵抗素子の動作について説明する。
シャント抵抗４ｓに高電流が流れると、シャント抵抗４ｓ両端に生じた電位差が大きくなる。これによりＭＯＳ型ゲート抵抗４ｍがたとえばエンハンスメント型ｎチャネルＭＯＳＦＥＴの場合は、ゲートパッド１とエミッタパッド１８とが短絡される。またＭＯＳ型ゲート抵抗４ｍがたとえばデプレッション型ｐチャネルＭＯＳＦＥＴの場合は、ゲートパッド１とエミッタパッド１８との間が高い電気抵抗を伴って接続される。
【０３０５】
図６５を参照して、本実施の形態の変形例においては、ＭＯＳ型ゲート抵抗４ｍがゲートパッド１と主配線金属層１０ｂとを互いに電気的に接続している。
【０３０６】
本実施の形態によれば、ＩＧＢＴチップの外部にシャント抵抗が設けられる場合と異なり、センスパッド（電極２６）にワイヤが接続される必要がない。これにより、センスパッド（電極２６）の面積を小さくすることができ、ＩＧＢＴチップを小型化することができる。また高速での過電流検出が可能となる。
【０３０７】
なお、図６４（ａ）および（ｂ）では、センスパッド（電極２６）に発生した信号が直接ＭＯＳ型ゲート抵抗４ｍの内蔵ゲート抵抗制御ゲート電極２８に伝達される例について示したが、本発明はこれに限定されるものではない。たとえば絶縁膜上に堆積されたアモルファスシリコン層にレーザなどのエネルギ線が照射されるなどして得られた半導体基板１０１から電気的に分離された半導体層に論理回路が形成され、この論理回路の結果出力が内蔵ゲート抵抗制御ゲート電極２８に与えられてもよい。
【０３０８】
また、シャント抵抗４ｓとして実施の形態５で示したツェナーダイオード型内蔵抵抗が用いられると、センスパッドに発生する出力電圧をほぼ一定とすることができる。
【０３０９】
［実施の形態１６］
実施の形態１〜１５では、孤立する複数の導電体層間にさまざまな抵抗素子が設けられた例について述べた。実施の形態１〜３に示した電流経路としての溝状構造体は、たとえばゲート主配線の寄生抵抗値を小さくすることにも有効である。
【０３１０】
図６７は、本発明の実施の形態１６における半導体装置のゲート主配線近傍の構成を概略的に示す部分断面斜視図である。図６７を参照して、本実施の形態のゲート主配線は、主配線金属層１０ｂと、金属部２２と、多結晶シリコン層１２とを有している。また半導体基板１０１は絶縁膜１４により内面が被覆された溝部Ｔ３を有している。
【０３１１】
多結晶シリコン層１２および金属部２２からなる配線（第１の配線）の少なくとも一部は、絶縁膜１４を介して溝部Ｔ３の中に設けられている。主配線金属層１０ｂ（第２の配線）は、溝部Ｔ３の上に設けられている。主配線金属層１０ｂと金属部２２とは、ゲート主配線内のコンタクトホール９ｃの部分で接続されることにより、互いに電気的に並列接続されている。すなわち、第１および第２の配線が互いに電気的に並列接続されている。
【０３１２】
なお、上記以外の構成については、上述した実施の形態１〜１５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を省略する。
【０３１３】
図６８および図６９は、本発明の実施の形態１６の第１および第２の変形例のそれぞれにおける半導体装置のゲート主配線近傍の構成を概略的に示す部分断面図である。
【０３１４】
図６８を参照して、第１の変形例においては、絶縁膜１４により内面が被覆された溝部Ｔ３の中には金属部２２のみが埋め込まれている。
【０３１５】
図６９を参照して、第２の変形例においては、多結晶シリコン層１２が省略され、主配線金属層１０ｂと金属部２２とがコンタクトホール９ｃの部分で接続されている。
【０３１６】
本実施の形態によれば、ゲート主配線の一部が溝部Ｔ３に埋め込まれて形成されているので、ゲート主配線５の幅方向（図中横方向）の寸法が同一である平面状の配線に比して、寄生抵抗を小さくすることもできる。これにより、ゲートパッド１と各ゲート電極１３との配線に起因する各ゲート電極１３への電位信号の伝達の遅延差が抑制される。よってＩＧＢＴ素子ＥＬにおける局所的なオン領域への電流集中が起こりにくく、発振に対して耐性のあるＩＧＢＴチップが実現される。
【０３１７】
上記の各実施の形態においては、半導体素子としてＩＧＢＴ素子ＥＬを有する半導体装置について説明したが、本発明はパワーＭＯＳＦＥＴ素子など他の半導体素子を有する半導体装置へ適用することもできる。
【０３１８】
また、金属層１０の代わりに、内蔵ゲート抵抗に比べ十分抵抗の低い半導体層を用いることもできる。
【０３１９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０３２０】
本発明は、半導体基板の一部からなるチャネル領域と、電極とを有する半導体素子を備えた半導体装置に特に有利に適用され得る。
【符号の説明】
【０３２１】
ＥＬ  ＩＧＢＴ素子、ＩＬ  絶縁膜、Ｔ１  第１の溝部、Ｔ２  第２の溝部、Ｔ３  溝部、１，１Ｃ  ゲートパッド、２ａ，２ｂ  ワイヤ、３ｃ  外部コレクタパッド、３ｅ  外部エミッタパッド、３ｇ  外部ゲートパッド、４ｄ  ダイオード型内蔵ゲート抵抗、４ｅ  外付ゲート抵抗、４ｆ  順方向のダイオード型内蔵ゲート抵抗、４ｇ  ゲート制御ダイオード型ゲート抵抗、４ｉ，４ｉａ，４ｉｂ  内蔵ゲート抵抗、４ｊ  ＪＦＥＴ型内蔵ゲート抵抗、４ｋ  接合制御ダイオード型内蔵ゲート抵抗、４ｍ  ＭＯＳ型ゲート抵抗、４ｐ  平面型内蔵ゲート抵抗、４ｒ  逆方向のダイオード型内蔵ゲート抵抗、４ｓ  シャント抵抗、４ｔ  トレンチ型内蔵ゲート抵抗、５  ゲート主配線、７  フィールド酸化膜、８  低濃度ｎ型ドリフト領域、９  コンタクト、９ａ，９ａＤ  ゲートパッド側コンタクトホール、９ｂ，９ｂＤ  主配線側コンタクトホール、９ｃ  ゲート主配線内のコンタクトホール、９ｄ  エミッタ用コンタクトホール、１０  金属層、１０ａ  ゲートパッド金属層、１０ｂ  主配線金属層、１１，１１ａ，１１ｂ  層間絶縁膜、１２，１２ａ，１２ｂ，１２ｇ，１２ｒ  多結晶シリコン層、１３，１３ａ，１３ｂ，１３ｃ，１３ｄ  ゲート電極、１４  絶縁膜、１４ａ  ゲート絶縁膜、１４ｂ  絶縁膜、１５  ｎ型エミッタ領域、１６  高濃度ｐ型領域、１７  ｐ型チャネル領域、１８  エミッタパッド、１９  ｐ型コレクタ領域、２０  ｎ型バッファ領域、２１  ｐ型領域、２２  金属部、２２ａ，２２ｂ１，２２ｂ２  埋め込まれた金属部、２３ａ  ｎ型低濃度多結晶シリコン層、２３ｂ  ｐ型低濃度多結晶シリコン層、２４ａ  ｎ型高濃度多結晶シリコン層、２４ｂ  ｐ型高濃度多結晶シリコン層、２５  ｎ型高濃度多結晶シリコン層、２６  電極、２７  空乏層、２８  内蔵ゲート抵抗制御ゲート電極、２９  内臓ゲート抵抗制御ゲート絶縁膜、３０  抵抗、３１ａ，３１ｂ  フォトレジスト、３２ａ  蓄積層、３２ｄ  空乏層、３２ｉ  反転層、１００，１００Ｃ  ＩＧＢＴチップの回路、１０１  半導体基板、２００  プリント基板の回路。
【図１】
2014150275.tif 000004
【図２】
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【図３】
2014150275.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014150275.tif 000013
【図１１】
2014150275.tif 000014
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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