(57)【要約】【課題】高速かつ画素のノイズ成分の低減効果が得られる信号の読み出しを行うことができる撮像素子を提供する。【解決手段】行列状に配置された複数の画素からの信号を出力する垂直出力線を列毎に複数配置し、垂直出力線の信号を増幅する垂直出力線と同数の列増幅回路及び列増幅回路の出力を保持する信号保持部と、信号保持部の出力を複数の水平出力線から出力させる水平走査回路とを有する撮像素子にて、垂直走査回路により選択された行の画素が接続される垂直出力線と列増幅回路とを接続する際に、通常動作モード時には垂直出力線の１つを列増幅回路の１つに接続し、低ノイズ動作モード時には垂直出力線の１つを複数の列増幅回路に接続するともに、信号保持部に保持された信号を平均化するようにして、撮像素子から出力される信号のノイズ成分を低減し、かつ高速に信号の読み出しを行えるようにする。【選択図】図２Ｂ
2014064211.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された、光電変換素子を含む複数の画素と、
前記複数の画素のうち、信号の読み出し対象とする行を選択する第１の走査手段と、
前記複数の画素の列毎に少なくとも２本以上が配置され、前記複数の画素からの信号を出力する列方向出力線と、
接続された前記列方向出力線を介して入力される信号を増幅する、前記列方向出力線と同数の増幅手段と、
前記増幅手段の出力を保持する信号保持手段と、
前記信号保持手段の出力を、複数の行方向出力線から出力させる第２の走査手段と、
前記第１の走査手段により選択された行に配置されている画素が接続される前記列方向出力線を前記増幅手段に対して接続し、前記列方向出力線と前記増幅手段とを接続する際に、第１の動作モードでは前記列方向出力線の１つを前記増幅手段の１つに対して接続し、第２の動作モードでは前記列方向出力線の１つを前記増幅手段の少なくとも２つに対して接続する切り替え手段と、
前記第２の動作モードにて、同じ前記列方向出力線に接続された前記増幅手段の出力を保持する前記信号保持手段を接続し、前記信号保持手段に保持されている信号を平均化する平均化手段とを有することを特徴とする撮像素子。
【請求項２】
前記第２の動作モードでは、同じ前記列方向出力線に接続された前記増幅手段の出力を保持する前記信号保持手段の少なくとも２つが、異なるタイミングで前記増幅手段の出力を保持し、
前記平均化手段は、前記増幅手段の出力を異なるタイミングで保持した少なくとも２つの前記信号保持手段を含む複数の前記信号保持手段を接続することを特徴とする請求項１記載の撮像素子。
【請求項３】
前記信号保持手段は、前記増幅手段による出力を保持する第１の保持手段と、
前記第１の保持手段による出力を保持する第２の保持手段とを含むことを特徴とする請求項１又は２記載の撮像素子。
【請求項４】
前記第１の動作モードにて前記第２の走査手段が前記信号保持手段の出力を前記複数の行方向出力線から出力させる転送動作と、前記第２の動作モードにて前記第２の走査手段が前記信号保持手段の出力を前記複数の行方向出力線から出力させる転送動作とが同じであることを特徴とする請求項１〜３の何れか１項に記載の撮像素子。
【請求項５】
請求項１〜４の何れか１項に記載の撮像素子と、
前記撮像素子を駆動する駆動手段とを有することを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子、及びそれを有する撮像装置に関する。
【背景技術】
【０００２】
近年、撮像素子は、多画素化が進んでおり、それに伴い、画素信号の読み出し時間の高速化との両立が求められている。しかしながら、撮像素子では、画素信号を蓄積部に転送するための垂直転送において信号が安定するまでの時間は最低必要であり、画素信号を外部に出力するための水平転送の動作周波数を上げるのも困難である。また、信号の高速読み出しとともに、カメラ製品での設定可能な感度レンジの拡大に伴って信号をより低ノイズで読み出す要望も強い。例えば、出力チャネル数が切り替え可能な撮像素子においてノイズ抑圧部を有効に活用し、読み出しチャネル数を少なくした読み出しモードでは、不使用のノイズ抑圧部の容量を用いることで出力ゲインを増加する方法が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３００５２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された技術では、ゲインを大きくする場合には読み出しチャネル数を少なく設定するほかなく、通常の読み出し動作に比べて読み出し速度が低下してしまう。また、単に容量を並列接続してゲインを大きくする方法では、ゲインを乗じるブロック以前で既に信号に重畳されているノイズ成分についてもゲイン倍されてしまうため、特に撮像素子の画素部に起因するノイズ成分については低減効果がない。本発明の目的は、高速かつ画素のノイズ成分の低減効果が得られる信号の読み出しを行うことができる撮像素子を提供することである。
【課題を解決するための手段】
【０００５】
本発明に係る撮像素子は、行列状に配置された、光電変換素子を含む複数の画素と、前記複数の画素のうち、信号の読み出し対象とする行を選択する第１の走査手段と、前記複数の画素の列毎に少なくとも２本以上が配置され、前記複数の画素からの信号を出力する列方向出力線と、接続された前記列方向出力線を介して入力される信号を増幅する、前記列方向出力線と同数の増幅手段と、前記増幅手段の出力を保持する信号保持手段と、前記信号保持手段の出力を、複数の行方向出力線から出力させる第２の走査手段と、前記第１の走査手段により選択された行に配置されている画素が接続される前記列方向出力線を前記増幅手段に対して接続し、前記列方向出力線と前記増幅手段とを接続する際に、第１の動作モードでは前記列方向出力線の１つを前記増幅手段の１つに対して接続し、第２の動作モードでは前記列方向出力線の１つを前記増幅手段の少なくとも２つに対して接続する切り替え手段と、前記第２の動作モードにて、同じ前記列方向出力線に接続された前記増幅手段の出力を保持する前記信号保持手段を接続し、前記信号保持手段に保持されている信号を平均化する平均化手段とを有する。
【発明の効果】
【０００６】
本発明によれば、撮像素子から出力される信号のノイズ成分を低減し、かつ高速に信号の読み出しを行うことができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の実施形態による撮像装置の構成例を示す図である。
【図２Ａ】本実施形態における撮像素子の構成例を示す図である。
【図２Ｂ】本実施形態における撮像素子の構成例を示す図である。
【図２Ｃ】本実施形態における撮像素子の構成例を示す図である。
【図３】本実施形態における通常動作モード時の動作例を示すタイミングチャートである。
【図４】本実施形態における低ノイズ動作モード時の動作例を示すタイミングチャートである。
【図５】本実施形態における読み出しタイミングの一例を示す図である。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の一実施形態による撮像装置の構成例を示す図である。図１において、撮像素子１０は、光電変換素子を含む複数の画素を有しており、それらが行列状に（行方向及び列方向に）配置されている。撮像素子１０は、画素領域として有効画素領域１１ａ及びＯＢ画素（オプティカルブラック画素）領域１１ｂを有する。有効画素領域１１ａは、被写体からの光を受光し入射光量に応じて光電変換を行う複数の有効画素が配置されている領域である。ＯＢ画素領域１１ｂは、被写体からの光が遮光されるＯＢ画素が配置されている領域である。
【０００９】
出力アンプ１３ａは、水平走査回路（第２の走査回路）１２ａにより駆動される水平出力線（行方向出力線）１４ａの信号を増幅して出力する。出力アンプ１３ａより出力された信号は、撮像素子１０の出力端子１５ａより出力される。同様に、出力アンプ１３ｂ〜１３ｄは、水平走査回路１２ａ又は１２ｂにより駆動される水平出力線（行方向出力線）１４ｂ〜１４ｄの信号を増幅して出力する。出力アンプ１３ｂ〜１３ｄより出力されたそれぞれの信号は、撮像素子１０の出力端子１５ｂ〜１５ｄより出力される。
【００１０】
タイミングジェネレータ（ＴＧ）１７は、撮像素子１０の駆動タイミング等の制御を行うとともに、信号処理装置１８へ基準クロックを供給する。タイミングジェネレータ１７は、信号処理装置１８からの制御に基づき、撮像素子１０を駆動するための制御信号を生成して撮像素子１０に供給する。ＡＤ（アナログ・デジタル）変換器１６ａ、１６ｂは、撮像素子１０の出力端子１５ａ〜１５ｄから出力されたアナログの画素信号をデジタル信号に変換して信号処理装置１８に出力する。ＡＤ変換器１６ａ、１６ｂの各々は、２ｃｈの処理回路を有する。
【００１１】
信号処理装置１８は、外付けのメモリ１９を使用して、撮像素子１０により得られた信号に係る信号処理を行う。信号処理装置１８による処理結果は、例えば記録メディア２０に書き込んだり、あるいは表示手段２１により画像を出力したり、あるいは同じ情報をビデオ信号に変換した上でビデオ出力端子２２より出力したりされる。
【００１２】
図２Ａ、図２Ｂ、及び図２Ｃは、本実施形態における撮像素子の回路構成例を示す図である。図２Ａに示すように、画素３１（３１ａ〜３１ｄ）の各々は、フォトダイオード３２、転送スイッチ３３、リセットスイッチ３４、画素アンプ３５、及び行選択スイッチ３６を有する。フォトダイオード３２は、光電変換素子であり、光を信号電荷に変換して蓄積する。
【００１３】
転送スイッチ３３は、垂直走査回路（第１の走査回路）４１からの制御信号ΦＴＸにより導通／非導通（オン／オフ）が制御される。リセットスイッチ３４は、垂直走査回路４１からの制御信号ΦＲＥＳにより導通／非導通（オン／オフ）が制御される。行選択スイッチ３６は、垂直走査回路４１からの制御信号ΦＳＥＬにより導通／非導通（オン／オフ）が制御される。以下の説明において、制御信号ΦＴＸ、ΦＲＥＳ、ΦＳＥＬに関し、特定の１行（第ｉ行）の信号を示す場合には、それぞれ制御信号ΦＴＸ（ｉ）、ΦＲＥＳ（ｉ）、ΦＳＥＬ（ｉ）と記す。本実施形態では、画素行を選択するとき、特定の１行、あるいは連続する（隣接する）２行を同時に選択することが可能である。
【００１４】
各画素３１において、光電変換はフォトダイオード３２で行われる。光量電荷の蓄積期間中、転送スイッチ３３はオフ状態であり、画素アンプ３５で構成されるソースフォロアのゲート３９には、フォトダイオード３２で光電変換された電荷は転送されない。画素アンプ３５で構成されるソースフォロアのゲート３９は、蓄積動作を開始する前にリセットスイッチ３４がオンし、ゲートの寄生容量３８がリセット電源３９に応じた電圧に初期化されており、これがリセットレベルとなる。
【００１５】
次に又は同時に、行選択スイッチ３６がオンになると、負荷電流源４２及び画素アンプ３５で構成されるソースフォロア回路が動作状態になる。ここで転送スイッチ３３をオンさせることで、フォトダイオード３２に蓄積されていた電荷は、画素アンプ３５で構成されるソースフォロアのゲート３９に転送される。なお、電源４０は、画素アンプ３５のソースフォロアを駆動する電源である。この転送動作により、画素信号に応じた選択行の出力が、各列の垂直出力線（列方向出力線）４３ａ、４３ｂ、４３ｃ及び４３ｄ上に発生する。
【００１６】
本実施形態における撮像素子では、各画素列あたり少なくとも２本以上の垂直出力線（列方向出力線）が配置されており、垂直出力線と同数の列増幅回路が設けられている。図２Ａに示した例では、垂直出力線は各画素列あたり２本配置されており、行毎に交互に画素と接続される。例えば、第ｎ行の画素が垂直出力線（列方向出力線）４３ａ及び４３ｃに接続され、第（ｎ＋１）行の画素が垂直出力線（列方向出力線）４３ｂ及び４３ｄに接続される。図示していない他の行もこれに従い、交互に接続される。ここでは、偶数行の画素が垂直出力線４３ａ、４３ｃに、奇数行の画素が垂直出力線４３ｂ、４３ｄに接続されているものとする。また、先頭の画素列の画素に接続される垂直出力線４３ａ、４３ｂは、画素アレイの上部側に引き出されて読み出され、次の画素列の画素に接続される垂直出力線４３ｃ、４３ｄは、画素アレイの下部側に引き出されて読み出される。図示していない他の画素列の画素に接続される垂直出力線もこれに従い、各画素列の２本の垂直出力線は同方向に、そして列毎に交互に上下に接続される。
【００１７】
図２Ｂに示すように、垂直出力線４３ａは、制御信号ΦＳＥＬ＿ＶＬＡにより制御される垂直線接続スイッチ４４ａを介して列増幅回路に接続される。垂直出力線４３ａに対応する列増幅回路は、クランプ容量４６ａ、演算増幅器４７ａ、ゲイン設定用容量４９ａ、ゲイン可変手段５０ａ、及びクランプ容量リセット用スイッチ４８ａを有する。クランプ容量４６ａは、一端が垂直線接続スイッチ４４ａを介して垂直出力線４３ａに接続され、他端が演算増幅器４７ａの反転入力に接続される。演算増幅器４７ａの非反転入力には内部基準電圧Ｖｒｅｆが接続されている。また、演算増幅器４７ａの出力と反転入力との間に、ゲイン設定用容量４９ａ、ゲイン可変手段５０ａ、及びクランプ容量リセット用スイッチ４８ａが並列に接続される。
【００１８】
列増幅回路が有する演算増幅器４７ａの出力は、制御信号ΦＴＳ１ａにより制御される転送スイッチ５１ａを介して、信号保持部の第１の保持容量５２ａに接続される。また、第１の保持容量５２ａは、バッファアンプ５３ａの入力に接続される。バッファアンプ５３ａの出力は、制御信号ΦＴＳ２ａにより制御される転送スイッチ５４ａを介して、第２の保持容量５５ａに接続される。また、第２の保持容量５５ａは、バッファアンプ５６ａの入力に接続される。バッファアンプ５６ａの出力は、制御信号ΦＴＳ３により制御される転送スイッチ５７ａを介して、第３の保持容量５８ａに接続される。また、第３の保持容量５８ａは、水平走査回路１２ａからの信号Φｈａにより制御される転送スイッチ５９ａを介して、水平出力線１４ａに接続される。水平出力線１４ａは、出力アンプ１３ａに接続され、出力アンプ１３ａは、入力された信号に所定ゲインを乗じて出力する。
【００１９】
また、垂直出力線４３ｂは、制御信号ΦＳＥＬ＿ＶＬＢにより制御される垂直線接続スイッチ４４ｂを介して列増幅回路に接続される。垂直出力線４３ｂに対応する列増幅回路は、クランプ容量４６ｂ、演算増幅器４７ｂ、ゲイン設定用容量４９ｂ、ゲイン可変手段５０ｂ、及びクランプ容量リセット用スイッチ４８ｂを有する。クランプ容量４６ｂは、一端が垂直線接続スイッチ４４ｂを介して垂直出力線４３ｂに接続され、他端が演算増幅器４７ｂの反転入力に接続される。演算増幅器４７ｂの非反転入力には内部基準電圧Ｖｒｅｆが接続されている。また、演算増幅器４７ｂの出力と反転入力との間に、ゲイン設定用容量４９ｂ、ゲイン可変手段５０ｂ、及びクランプ容量リセット用スイッチ４８ｂが並列に接続される。
【００２０】
列増幅回路が有する演算増幅器４７ｂの出力は、制御信号ΦＴＳ１ｂにより制御される転送スイッチ５１ｂを介して、信号保持部の第１の保持容量５２ｂに接続される。また、第１の保持容量５２ｂは、バッファアンプ５３ｂの入力に接続される。バッファアンプ５３ｂの出力は、制御信号ΦＴＳ２ｂにより制御される転送スイッチ５４ｂを介して、第２の保持容量５５ｂに接続される。また、第２の保持容量５５ｂは、バッファアンプ５６ｂの入力に接続される。バッファアンプ５６ｂの出力は、制御信号ΦＴＳ３により制御される転送スイッチ５７ｂを介して、第３の保持容量５８ｂに接続される。また、第３の保持容量５８ｂは、水平走査回路１２ａからの信号Φｈｂにより制御される転送スイッチ５９ｂを介して、水平出力線１４ｂに接続される。水平出力線１４ｂは、出力アンプ１３ｂに接続され、出力アンプ１３ｂは、入力された信号に所定ゲインを乗じて出力する。
【００２１】
垂直線接続スイッチ４４ａ、４４ｂの出力側にはショートするためのショートスイッチ４５ａが設けられている。つまり、垂直線接続スイッチ４４ａ及びクランプ容量４６ａの接続点と、垂直線接続スイッチ４４ｂ及びクランプ容量４６ｂの接続点とが、制御信号ΦＳＨＲＴにより制御されるスイッチ４５ａを介して接続される。垂直線接続スイッチ４４ａ、４４ｂ及びスイッチ４５ａが、垂直出力線と列増幅回路との接続を制御する切り替え手段を構成する。本実施形態における撮像素子は、このスイッチ４５ａを介することで、垂直出力線４３ａに対応する列増幅回路に垂直出力線４３ｂを接続可能であり、垂直出力線４３ｂに対応する列増幅回路に垂直出力線４３ａを接続可能である。また、第１の保持容量５２ａと５２ｂの間には、制御信号ΦＳＨＲＴ＿ＣＴにより制御されるスイッチ６０ａが設けられ、第１の保持容量５２ａと５２ｂとはスイッチ６０ａを介して接続可能となっている。なお、図２Ｂに示した例において、信号保持部に保持容量と対で用意されているバッファアンプは、保持容量から保持容量へ電荷転送を行うと容量分割比により信号レベルが低減することを防止するために設けている。
【００２２】
また、図２Ｃに示すように、垂直出力線４３ｃは、制御信号ΦＳＥＬ＿ＶＬＡにより制御される垂直線接続スイッチ４４ｃを介して列増幅回路に接続される。垂直出力線４３ｃに対応する列増幅回路は、クランプ容量４６ｃ、演算増幅器４７ｃ、ゲイン設定用容量４９ｃ、ゲイン可変手段５０ｃ、及びクランプ容量リセット用スイッチ４８ｃを有する。クランプ容量４６ｃは、一端が垂直線接続スイッチ４４ｃを介して垂直出力線４３ｃに接続され、他端が演算増幅器４７ｃの反転入力に接続される。演算増幅器４７ｃの非反転入力には内部基準電圧Ｖｒｅｆが接続されている。また、演算増幅器４７ｃの出力と反転入力との間に、ゲイン設定用容量４９ｃ、ゲイン可変手段５０ｃ、及びクランプ容量リセット用スイッチ４８ｃが並列に接続される。
【００２３】
列増幅回路が有する演算増幅器４７ｃの出力は、制御信号ΦＴＳ１ａにより制御される転送スイッチ５１ｃを介して、信号保持部の第１の保持容量５２ｃに接続される。また、第１の保持容量５２ｃは、バッファアンプ５３ｃの入力に接続される。バッファアンプ５３ｃの出力は、制御信号ΦＴＳ２ａにより制御される転送スイッチ５４ｃを介して、第２の保持容量５５ｃに接続される。また、第２の保持容量５５ｃは、バッファアンプ５６ｃの入力に接続される。バッファアンプ５６ｃの出力は、制御信号ΦＴＳ３により制御される転送スイッチ５７ｃを介して、第３の保持容量５８ｃに接続される。また、第３の保持容量５８ｃは、水平走査回路１２ｂの信号Φｈｃにより制御される転送スイッチ５９ｃを介して、水平出力線１４ｃに接続される。水平出力線１４ｃは、出力アンプ１３ｃに接続され、出力アンプ１３ｃは、入力された信号に所定ゲインを乗じて出力する。
【００２４】
また、垂直出力線４３ｄは、制御信号ΦＳＥＬ＿ＶＬＢにより制御される垂直線接続スイッチ４４ｄを介して列増幅回路に接続される。垂直出力線４３ｄに対応する列増幅回路は、クランプ容量４６ｄ、演算増幅器４７ｄ、ゲイン設定用容量４９ｄ、ゲイン可変手段５０ｄ、及びクランプ容量リセット用スイッチ４８ｄを有する。クランプ容量４６ｄは、一端が垂直線接続スイッチ４４ｄを介して垂直出力線４３ｄに接続され、他端が演算増幅器４７ｄの反転入力に接続される。演算増幅器４７ｄの非反転入力には内部基準電圧Ｖｒｅｆが接続されている。また、演算増幅器４７ｄの出力と反転入力との間に、ゲイン設定用容量４９ｄ、ゲイン可変手段５０ｄ、及びクランプ容量リセット用スイッチ４８ｄが並列に接続される。
【００２５】
列増幅回路が有する演算増幅器４７ｄの出力は、制御信号ΦＴＳ１ｂにより制御される転送スイッチ５１ｄを介して、信号保持部の第１の保持容量５２ｄに接続される。また、第１の保持容量５２ｄは、バッファアンプ５３ｄの入力に接続される。バッファアンプ５３ｄの出力は、制御信号ΦＴＳ２ｂにより制御される転送スイッチ５４ｄを介して、第２の保持容量５５ｄに接続される。また、第２の保持容量５５ｄは、バッファアンプ５６ｄの入力に接続される。バッファアンプ５６ｄの出力は、制御信号ΦＴＳ３により制御される転送スイッチ５７ｄを介して、第３の保持容量５８ｄに接続される。また、第３の保持容量５８ｄは、水平走査回路１２ｂからの信号Φｈｄにより制御される転送スイッチ５９ｄを介して、水平出力線１４ｄに接続される。水平出力線１４ｄは、出力アンプ１３ｄに接続され、出力アンプ１３ｄは、入力された信号に所定ゲインを乗じて出力する。
【００２６】
垂直線接続スイッチ４４ｃ、４４ｄの出力側にはショートするためのショートスイッチ４５ｂが設けられている。つまり、垂直線接続スイッチ４４ｃ及びクランプ容量４６ｃの接続点と、垂直線接続スイッチ４４ｄ及びクランプ容量４６ｄの接続点とが、制御信号ΦＳＨＲＴにより制御されるスイッチ４５ｂを介して接続される。垂直線接続スイッチ４４ｃ、４４ｄ及びスイッチ４５ｂが、垂直出力線と列増幅回路との接続を制御する切り替え手段を構成する。本実施形態における撮像素子は、このスイッチ４５ｂを介することで、垂直出力線４３ｃに対応する列増幅回路に垂直出力線４３ｄを接続可能であり、垂直出力線４３ｄに対応する列増幅回路に垂直出力線４３ｃを接続可能である。また、第１の保持容量５２ｃと５２ｄの間には、制御信号ΦＳＨＲＴ＿ＣＴにより制御されるスイッチ６０ｂが設けられ、第１の保持容量５２ｃと５２ｄとはスイッチ６０ｂを介して接続可能となっている。なお、図２Ｃに示した例において、信号保持部に保持容量と対で用意されているバッファアンプは、保持容量から保持容量へ電荷転送を行うと容量分割比により信号レベルが低減することを防止するために設けている。
【００２７】
なお、ここでは簡単のため画素数を２×２画素を例として説明したが、一般に画素領域はさらに大きく、それぞれの回路、制御信号等もそれに対応するものとし、説明を省略する。
【００２８】
次に、本実施形態における撮像素子の通常動作について説明する。なお、以下の説明において、信号の状態は、ハイレベル（Ｈｉｇｈ状態）を“Ｈ”と記し、ローレベル（Ｌｏｗ状態）を“Ｌ”と記す。図３は、本実施形態における撮像素子の第１の動作モードである通常動作モード時（通常動作時）の動作例を示すタイミングチャートである。
【００２９】
まず、全画素リセット期間である時刻Ｔ１〜Ｔ２にて、制御信号ΦＴＸ（ｎ）、ΦＴＸ（ｎ＋１）が“Ｈ”とされる。図３においては、特定行の制御信号ΦＴＸ（ｎ）、ΦＴＸ（ｎ＋１）だけを図示しているが、この期間において、すべての行の画素に接続された制御信号ΦＴＸが“Ｈ”とされる。これにより、撮像素子が有するすべての画素のフォトダイオード３２の電荷は、転送スイッチ３３を介して画素アンプ３５で構成されるソースフォロワのゲート３９に転送され、フォトダイオード３２はリセットされる。そして、時刻Ｔ３にて、対象画像の光量を導光する不図示のメカシャッターが開いて、光電変換によって発生した信号電荷の蓄積を全画素で行い、その後の時刻Ｔ４にて、メカシャッターが閉じる。この時刻Ｔ３〜Ｔ４の時間が、すべての画素におけるフォトダイオード３２での信号電荷の蓄積時間となる。この状態では各画素のフォトダイオード３２には信号電荷が蓄積されている。
【００３０】
次に、２行単位での読み出し動作が開始される。以下では、第ｎ行の画素及び第（ｎ＋１）行の画素からの信号の読み出し動作を一例として説明する。
時刻Ｔ５にて、制御信号ΦＳＥＬ（ｎ）、ΦＳＥＬ（ｎ＋１）がともに“Ｈ”となる。これにより、第ｎ行及び第（ｎ＋１）行に配置されたすべての画素の行選択スイッチ３６がオンし、当該画素の画素アンプ３５と各垂直出力線に接続されている電流源４２とで構成されるソースフォロア回路が動作状態となる。また、このとき制御信号ΦＳＥＬ＿ＶＬＡ、ΦＳＥＬ＿ＶＬＢがともに“Ｈ”となり、垂直出力線４３ａ〜４３ｄのそれぞれが、対応する列増幅回路が有するクランプ容量４６ａ〜４６ｄに接続される。なお、制御信号ΦＳＥＬ＿ＶＬＡ、ΦＳＥＬ＿ＶＬＢは、撮影条件毎に切り替わる信号であり、本動作シーケンス中はこの状態のままとなる。
【００３１】
次に、時刻Ｔ６にて、制御信号ΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋１）がともに“Ｈ”となる。これにより、第ｎ行及び第（ｎ＋１）行に配置されたすべての画素のリセットスイッチ３４がオンし、各画素の画素アンプ３５で構成されるソースフォロワのゲート３９、つまりゲート容量３８がリセットされる。そして、時刻Ｔ７にて、制御信号ΦＲＥＳ（ｎ）、ΦＲＥＳ（ｎ＋１）がともに“Ｌ”となるが、各垂直出力線４３ａ〜４３ｄには、このリセット直後の信号レベルが出力される。
【００３２】
時刻Ｔ８にて、クランプパルスΦＣ０Ｒが“Ｈ”となる。クランプパルスΦＣ０Ｒが“Ｈ”となることで、演算増幅器４７ａ〜４７ｄはフォロワ状態となり、各演算増幅器４７ａ〜４７ｄの出力はほぼ基準電圧Ｖｒｅｆと等しくなる。時刻Ｔ９にて、クランプパルスΦＣ０Ｒが“Ｌ”となると、垂直出力線４３ａ〜４３ｄ上のリセット直後の出力が、基準としてクランプ容量４６ａ〜４６ｄによりクランプされる。
【００３３】
続いて、時刻Ｔ１０にて、制御信号ΦＴＸ（ｎ）、ΦＴＸ（ｎ＋１）がともに“Ｈ”となる。これにより、第ｎ行及び第（ｎ＋１）行に配置された画素の転送スイッチ３３がオンとなり、画素のフォトダイオード３２に蓄積されていた信号電荷が、画素アンプ３５で構成されるソースフォロワのゲート３９に転送される。ソースフォロワのゲート３９は、転送された信号電荷に応じてリセットレベルから電位が変動し信号レベルが確定する。これに応じて垂直出力線４３ａ〜４３ｄの電位もリセット状態の電位から変化し、垂直出力線４３ａ〜４３ｄの信号レベルも確定する。
【００３４】
各垂直出力線４３ａ〜４３ｄにおける電位変化は、垂直線接続スイッチ４４ａ〜４４ｄがすべてオンし、スイッチ４５ａ、４５ｂがオフしているため、対応する列増幅回路により増幅される。例えば、演算増幅器４７ａにおいては、クランプ容量４６ａ及び帰還容量４９ａを含み構成される反転増幅回路によって増幅され、増幅された信号レベルを確定させる。同様に、他の演算増幅器４７ｂ〜４７ｄにおいても各垂直出力線４３ｂ〜４３ｄの信号レベルが増幅されて出力される。そして、演算増幅器４７ａ〜４７ｄの出力が十分に安定した時刻Ｔ１１にて、制御信号ΦＴＸ（ｎ）、ΦＴＸ（ｎ＋１）がともに“Ｌ”とされる。
【００３５】
その後の時刻Ｔ１２にて、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂがともに“Ｈ”となり、転送スイッチ５１ａ〜５１ｄがオンし、各列増幅回路から出力される信号レベルが第１の保持容量５２ａ〜５２ｄに保持される。この動作は、第ｎ行及び第（ｎ＋１）行に配置されたすべての画素に対して同時並列に実行される。時刻Ｔ１３にて、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂがともに“Ｌ”になると、第１の保持容量５２ａ〜５２ｄは電位を保持する。以上で画素からは信号を出力し終えたので、時刻Ｔ１４にて、制御信号ΦＳＥＬ（ｎ）、ΦＳＥＬ（ｎ＋１）がともに“Ｌ”とされる。
【００３６】
次に、時刻Ｔ１５にて、制御信号ΦＴＳ２ａ、ΦＴＳ２ｂ、ΦＴＳ３がそれぞれ“Ｈ”となる。これにより、第１の保持容量５２ａ〜５２ｄに保持された電位は、第１の保持容量５２ａ〜５２ｄの各々に接続されたバッファアンプ５３ａ〜５３ｄ、及び転送スイッチ５４ａ〜５４ｄを介して、第２の保持容量５５ａ〜５５ｄに転送される。さらに、第２の保持容量５５ａ〜５５ｄに保持された電位は、バッファアンプ５６ａ〜５６ｄ及び転送スイッチ５７ａ〜５７ｄを介して、第３の保持容量５８ａ〜５８ｄに転送される。時刻Ｔ１６にて、制御信号ΦＴＳ２ａ、ΦＴＳ２ｂ、ΦＴＳ３がそれぞれ“Ｌ”になると、各列の信号出力は、第２の保持容量５５ａ〜５５ｄ、第３の保持容量５８ａ〜５８ｄにそれぞれ保持されていることになる。
【００３７】
次に、水平走査回路１２ａ、１２ｂは、転送スイッチ５９ａ〜５９ｄを制御することにより、第３の保持容量５８ａ〜５８ｄを水平出力線１４ａ〜１４ｄに接続する動作を行う。時刻Ｔ１７にて、制御信号Φｈａ〜Φｈｄが同時に“Ｈ”となり、転送スイッチ５９ａ〜５９ｄがオンする。すると水平出力線１４ａ〜１４ｄには、対応する第３の保持容量５８ａ〜５８ｄが接続され、第３の保持容量５８ａ〜５８ｄが保持していた信号電荷によって水平出力線１４ａ〜１４ｄの電位が定まる。出力アンプ１３ａ〜１３ｄは、水平出力線１４ａ〜１４ｄの信号に所定ゲインを乗じて出力する。そして、出力アンプ１３ａ〜１３ｄの出力信号が、出力端子１５ａ〜１５ｄを介して撮像素子１０の外部に出力され、ＡＤ変換器１６ａ、１６ｂによりアナログ−デジタル変換され、撮像素子からの出力データとされる。
【００３８】
図３においては、２列分の画素しか記載していないが、引き続き水平走査回路１２ａ、１２ｂは、以降の列に対しても同じように制御信号を制御して、水平出力線１４ａ〜１４ｄに対して第３の保持容量を２列ずつ順次接続していく。このようにして、図３に点線枠で示したように、第３の保持容量に保持された信号電荷に応じた信号を出力アンプ１３ａ〜１３ｄから順次出力する。そして、第ｎ行及び第（ｎ＋１）行におけるすべての画素列における第３の保持容量を水平出力線１４ａ〜１４ｄに対し接続し終えたところで、第ｎ行及び第（ｎ＋１）の画素からの信号の読み出し動作を終える。
【００３９】
これにより、出力アンプ１３ａからは第ｎ行の偶数列目の画素出力が順次出力され、出力アンプ１３ｂからは第（ｎ＋１）行の偶数列目の画素出力が順次出力される。また、出力アンプ１４ｃからは第ｎ行の奇数列目の画素出力が順次出力され、出力アンプ１４ｄからは第（ｎ＋１）行の奇数列目の画素出力が順次出力される。信号処理装置１８は、これらの画像データを適宜並べ替えるなど信号処理を行い、所望の画像データを生成する。
【００４０】
ここで、時刻Ｔ１７以降に行われる水平走査回路１２ａ、１２ｂの動作によって全列の画素出力を読み出すのに要する時間は、撮像素子の画素数が、詳細には１行の画素数が大きくなると非常に長い時間となってしまう。本実施形態における撮像素子において、水平走査回路１２ａ、１２ｂが、水平出力線１４ａ〜１４ｄに対して順次接続していくのは第３の保持容量である。そのため、水平走査回路１２ａ、１２ｂが動作中であっても、制御信号ΦＴＳ３が“Ｌ”となった時刻Ｔ１６以降には、列増幅回路が次の画素行に係る増幅動作を行っても、すでに第３の保持容量に保持されている信号に影響を与えることがない。
【００４１】
したがって、本実施形態では、時刻Ｔ１６以降直ちに第（ｎ＋２）行及び第（ｎ＋３）行に配置された画素を選択するための制御信号ΦＳＥＬ（ｎ＋２）、ΦＳＥＬ（ｎ＋３）をともに“Ｈ”とし、前述した時刻Ｔ５〜Ｔ１４と同じ動作を行うことが可能である。そのため、前２行の水平走査を行いながら次の２行の列増幅回路の動作を行うことが可能となり、結果として撮像素子の全画素からのトータルの読み出し時間を短縮することが可能である。逆に、時刻Ｔ５〜Ｔ１４における列増幅回路の動作中に、前の行である第（ｎ−１）行及び第（ｎ−２）行の水平走査が可能であるともいえる。
【００４２】
ここで、時刻Ｔ５〜Ｔ１４における列増幅回路の動作期間を「垂直転送期間」、時刻Ｔ１５〜Ｔ１６における動作期間を「蓄積部間転送期間」、時刻Ｔ１７以降における水平走査回路の動作期間を「水平転送期間」とする。図３に示した各動作のタイミング関係は、例えば概略的に図５（Ａ）に示すように表すことができる。
【００４３】
図５（Ａ）において、撮像素子の駆動の基準となる水平同期信号ＨＤを基準にすると最初のＨＤ期間で、まず第１行の垂直転送動作ＶＴ−１及び第２行の垂直転送動作ＶＴ−２を並列して行い、終了後に蓄積部間転送動作ＣＴを行う。次のＨＤ期間で、第１行の水平転送動作ＨＴ−１及び第２行の水平転送動作ＨＴ−２を行いながら、第３行の垂直転送動作ＶＴ−３及び第４行の垂直転送動作ＶＴ−４を行う。蓄積部間転送動作が行われると第３の保持容量に保持される信号が更新されてしまうことから、水平転送動作と蓄積部間転送動作は同時に行うことができないため、水平転送動作は垂直転送期間中に終えなくてはならない。よって、第１行の水平転送動作ＨＴ−１及び第２行の水平転送動作ＨＴ−２が終わった後に、第３行及び第４行の蓄積部間転送動作ＣＴを行うようタイミングをそろえる必要がある。同様に、次のＨＤ期間に、第３行の水平転送動作ＨＴ−３及び第４行の水平転送動作ＨＴ−４を行いながら、第５行の垂直転送動作ＶＴ−５及び第６行の垂直転送動作ＶＴ−６を行い、その水平転送動作終了後に第５行及び第６行の蓄積部間転送動作ＣＴを行う。
【００４４】
ここで、水平転送期間は、水平方向の画素数、すなわち１つの画素行が有する画素数により、その時間が決定する。一方、垂直転送期間、及び蓄積部間転送期間は、撮像素子が有する画素数には依存せず、列増幅回路の応答時間やバッファアンプの応答時間等で定まるため、ある一定の時間となる。そのため、本実施形態における撮像素子では、読み出し画素数に依存しない垂直転送期間と、読み出し画素数に依存する水平転送期間とが略同等のときに、最もそのパフォーマンスが良くなることが理解できる。
【００４５】
例えば、最も速い読み出しが要求される動画モード時に、画素信号の水平方向については間引き読み出し等を行っている状態で最も速い読み出しが要求される場合、次のようにすることで最適なシステムとすることが可能である。水平方向の間引き読み出し時の画素数から決まる水平転送時間と、垂直転送期間が略同等となるよう水平転送の動作周波数及び水平方向の出力チャネル数を設定し、前述した通常動作モードで読み出しを行うことで最適なシステムとすることが可能である。
【００４６】
ただし、このような場合に最適化したシステムでは、例えば水平方向について全画素を読み出す静止画モード時などには、垂直転送期間に比べて水平転送期間が大幅に長くなってしまう場合が生じる。この様子を図５（Ｂ）に示す。例えば、水平方向の読み出し画素数が３倍になった場合を考えると、水平転送期間も３倍となってしまう。一方、垂直転送期間及び蓄積部間転送期間は、読み出す画素数によって変わることがない。このような場合に、本実施形態における撮像素子では、垂直転送動作を一行分ずつ行ってもトータルの読み出し時間としては水平転送期間が支配的であるため影響が現れない。
【００４７】
そこで垂直転送動作を一行ずつ行うことで、各画素の出力を列増幅回路で増幅する際に、１画素の出力に対して複数の列増幅回路を用いて増幅することを可能とし、より低ノイズの出力を得ることが可能となる。本実施形態における撮像素子では、このような読み出し動作が可能であるため、この読み出し方法を低ノイズ動作モードと称し、以下に説明する。図４は、本実施形態における撮像素子の第２の動作モードである低ノイズ動作モード時の動作例を示すタイミングチャートである。本実施形態に示す例では、各画素の出力を列増幅回路で増幅する際に、１画素の出力に対して２つの列増幅回路を用いて増幅する。時刻Ｔ１〜Ｔ５の動作は、前述した通常動作モード時と同様であるので、その説明を省略する。
【００４８】
次に、２行単位での読み出し動作が開始される。以下では、第ｎ行の画素及び第（ｎ＋１）行の画素からの信号の読み出し動作を一例として説明する。
時刻Ｔ５にて、制御信号ΦＳＥＬ（ｎ）のみが“Ｈ”となり、第ｎ行に配置されたすべての画素の行選択スイッチ３６がオンし、当該画素の画素アンプ３５と各垂直出力線に接続されている電流源４２とで構成されるソースフォロア回路が動作状態となる。また、このとき制御信号ΦＳＥＬ＿ＶＬＡのみが“Ｈ”となり、さらに制御信号ΦＳＨＲＴが“Ｈ”となり、垂直線接続スイッチ４４ａ、４４ｃ及びスイッチ４５ａ、４５ｂがオンする。したがって、垂直出力線４３ａが２つの列増幅回路のクランプ容量４６ａ、４６ｂに接続され、垂直出力線４３ｃが２つの列増幅回路のクランプ容量４６ｃ、４６ｄに接続される。
【００４９】
次に、時刻Ｔ６にて、制御信号ΦＲＥＳ（ｎ）のみが“Ｈ”となり、第ｎ行に配置されたすべての画素のリセットスイッチ３４がオンし、各画素の画素アンプ３５で構成されるソースフォロワのゲート３９、つまりゲート容量３８がリセットされる。そして、時刻Ｔ７にて、制御信号ΦＲＥＳ（ｎ）が“Ｌ”となるが、各垂直出力線４３ａ、４３ｃには、このリセット直後の信号レベルが出力される。
【００５０】
時刻Ｔ８にて、クランプパルスΦＣ０Ｒが“Ｈ”となる。クランプパルスΦＣ０Ｒが“Ｈ”となることで、演算増幅器４７ａ〜４７ｄはフォロワ状態となり、各演算増幅器４７ａ〜４７ｄの出力はほぼ基準電圧Ｖｒｅｆと等しくなる。時刻Ｔ９にて、クランプパルスΦＣ０Ｒが“Ｌ”となると、垂直出力線４３ａ、４３ｃ上のリセット直後の出力が、基準としてクランプ容量４６ａ〜４６ｄによりクランプされる。
【００５１】
続いて、時刻Ｔ１０にて、制御信号ΦＴＸ（ｎ）のみが“Ｈ”となり、第ｎ行に配置された画素の転送スイッチ３３がオンし、画素のフォトダイオード３２に蓄積されていた信号電荷が、画素アンプ３５で構成されるソースフォロワのゲート３９に転送される。ソースフォロワのゲート３９は、転送された信号電荷に応じてリセットレベルから電位が変動し信号レベルが確定する。これに応じて垂直出力線４３ａ、４３ｃの電位もリセット状態の電位から変化し、垂直出力線４３ａ、４３ｃの信号レベルも確定する。
【００５２】
そして、演算増幅器４７ａ〜４７ｄの出力が十分に安定した時刻Ｔ１１にて、制御信号ΦＴＸ（ｎ）が“Ｌ”となった後、時刻Ｔ１２にて、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂがともに“Ｈ”となる。これにより、各列の列増幅回路の出力に接続された転送スイッチ５１ａ〜５１ｄがオンし、各列増幅回路から出力される信号レベルが第１の保持容量５２ａ〜５２ｄに保持される。この動作は、第ｎ行に配置されたすべての画素に対して同時並列に実行される。
【００５３】
時刻Ｔ１３にて、制御信号ΦＴＳ１ａが“Ｌ”になり、その後遅れて時刻Ｔ１４にて、制御信号ΦＴＳ１ｂが“Ｌ”になり、第１の保持容量５２ａ〜５２ｄは電位を保持する。以上で第ｎ行に配置された画素からは信号を出力し終えたので、時刻Ｔ１５にて、制御信号ΦＳＥＬ（ｎ）が“Ｌ”とされる。このようにして、垂直出力線４３ａを介して出力された信号は、演算増幅器４７ａ及び４７ｂで同時に増幅され、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂに応じて異なるタイミングで第１の保持容量５２ａ及び５２ｂに保持される。同様に、垂直出力線４３ｃを介して出力された信号は、演算増幅器４７ｃ及び４７ｄで同時に増幅され、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂに応じて異なるタイミングで第１の保持容量５２ｃ及び５２ｄに保持される。
【００５４】
ここで、ＣＭＯＳイメージセンサのランダムノイズの一因として、画素ソースフォロワの１／ｆノイズが挙げられるが、同一の信号ながら異なるタイミングで保持したことにより、１／ｆノイズ成分について異なる時刻の成分を含んでいる。その他、列増幅回路に起因するランダムノイズ等、異なる時刻に異なる列増幅回路で保持された信号間のノイズ成分の相関が少なければ、これらの信号を平均化することでランダムノイズをおよそ１／√２に低減することができる。そこで、低ノイズ動作モード時には、時刻Ｔ１６にて、制御信号ΦＳＨＲＴ＿ＣＴを“Ｈ”とする。制御信号ΦＳＨＲＴ＿ＣＴが“Ｈ”となることにより、スイッチ６０ａがオンし、異なるタイミングで第１の保持容量５２ａ及び５２ｂに保持された信号が加算平均され平均化される。同様に、制御信号ΦＳＨＲＴ＿ＣＴが“Ｈ”となることにより、スイッチ６０ｂがオンし、異なるタイミングで第１の保持容量５２ｃ及び５２ｄに保持された信号が加算平均され平均化される。そして、時刻Ｔ１７にて、制御信号ΦＳＨＲＴ＿ＣＴが“Ｌ”となる。
【００５５】
その後、時刻Ｔ１８にて、制御信号ΦＴＳ２ａのみが“Ｈ”となる。これにより、第１の保持容量５２ａ及び５２ｂに保持された信号の平均化結果が、バッファアンプ５３ａ及び転送スイッチ５４ａを介して、第２の保持容量５５ａに転送される。同様に、第１の保持容量５２ｃ及び５２ｄに保持された信号の平均化結果が、バッファアンプ５３ｃ及び転送スイッチ５４ｃを介して、第２の保持容量５５ｃに転送される。時刻Ｔ１９にて、制御信号ΦＴＳ２ａが“Ｌ”になると、第２の保持容量５５ａ及び５５ｃへの第ｎ列の信号出力の保持が完了し、第ｎ行の垂直転送が終了していることとなる。
【００５６】
引き続き、時刻Ｔ２０にて、制御信号ΦＳＥＬ（ｎ＋１）のみが“Ｈ”となる。これにより、第（ｎ＋１）行に配置されたすべての画素の行選択スイッチ３６がオンし、当該画素の画素アンプ３５と各垂直出力線に接続されている電流源４２とで構成されるソースフォロア回路が動作状態となる。また、このとき制御信号ΦＳＥＬ＿ＶＬＢのみが“Ｈ”となり、さらに制御信号ΦＳＨＲＴが“Ｈ”となり、垂直線接続スイッチ４４ｂ、４４ｄ及びスイッチ４５ａ、４５ｂがオンする。したがって、垂直出力線４３ｂが２つの列増幅回路のクランプ容量４６ａ、４６ｂに接続され、垂直出力線４３ｄが２つの列増幅回路のクランプ容量４６ｃ、４６ｄに接続される。
【００５７】
次に、時刻Ｔ２１にて、制御信号ΦＲＥＳ（ｎ＋１）のみが“Ｈ”となり、第（ｎ＋１）行に配置されたすべての画素のリセットスイッチ３４がオンし、各画素の画素アンプ３５で構成されるソースフォロワのゲート３９、つまりゲート容量３８がリセットされる。そして、時刻Ｔ２２にて、制御信号ΦＲＥＳ（ｎ＋１）が“Ｌ”となるが、各垂直出力線４３ｂ、４３ｄには、このリセット直後の信号レベルが出力される。
【００５８】
時刻Ｔ２３にて、クランプパルスΦＣ０Ｒが“Ｈ”となる。クランプパルスΦＣ０Ｒが“Ｈ”となることで、演算増幅器４７ａ〜４７ｄはフォロワ状態となり、各演算増幅器４７ａ〜４７ｄの出力はほぼ基準電圧Ｖｒｅｆと等しくなる。時刻Ｔ２４にて、クランプパルスΦＣ０Ｒが“Ｌ”となると、垂直出力線４３ｂ、４３ｄ上のリセット直後の出力が、基準としてクランプ容量４６ａ〜４６ｄによりクランプされる。
【００５９】
続いて、時刻Ｔ２５にて、制御信号ΦＴＸ（ｎ＋１）のみが“Ｈ”となる。制御信号ΦＴＸ（ｎ＋１）が“Ｈ”となることで、第（ｎ＋１）行に配置された画素の転送スイッチ３３がオンし、画素のフォトダイオード３２に蓄積されていた信号電荷が、画素アンプ３５で構成されるソースフォロワのゲート３９に転送される。ソースフォロワのゲート３９は、転送された信号電荷に応じてリセットレベルから電位が変動し信号レベルが確定する。これに応じて垂直出力線４３ｂ、４３ｄの電位もリセット状態の電位から変化し、垂直出力線４３ｂ、４３ｄの信号レベルも確定する。
【００６０】
そして、演算増幅器４７ａ〜４７ｄの出力が十分に安定した時刻Ｔ２６にて、制御信号ΦＴＸ（ｎ＋１）が“Ｌ”となった後、時刻Ｔ２７にて、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂがともに“Ｈ”となる。これにより、各列の列増幅回路の出力に接続された転送スイッチ５１ａ〜５１ｄがオンし、各列増幅回路から出力される信号レベルが第１の保持容量５２ａ〜５２ｄに保持される。この動作は、第（ｎ＋１）行に配置されたすべての画素に対して同時並列に実行される。
【００６１】
時刻Ｔ２８にて、制御信号ΦＴＳ１ａが“Ｌ”になり、その後遅れて時刻Ｔ２９にて、制御信号ΦＴＳ１ｂが“Ｌ”になり、第１の保持容量５２ａ〜５２ｄは電位を保持する。以上で第（ｎ＋１）行に配置された画素からは信号を出力し終えたので、時刻Ｔ２９にて制御信号ΦＳＥＬ（ｎ＋１）が“Ｌ”とされる。このようにして、垂直出力線４３ｂを介して出力された信号は、演算増幅器４７ａ及び４７ｂで同時に増幅され、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂに応じて異なるタイミングで第１の保持容量５２ａ及び５２ｂに保持される。同様に、垂直出力線４３ｄを介して出力された信号は、演算増幅器４７ｃ及び４７ｄで同時に増幅され、制御信号ΦＴＳ１ａ、ΦＴＳ１ｂに応じて異なるタイミングで第１の保持容量５２ｃ及び５２ｄに保持される。
【００６２】
そして、時刻Ｔ３０にて、制御信号ΦＳＨＲＴ＿ＣＴを“Ｈ”とする。制御信号ΦＳＨＲＴ＿ＣＴが“Ｈ”となることにより、スイッチ６０ａがオンし、異なるタイミングで第１の保持容量５２ａ及び５２ｂに保持された信号が平均化される。同様に、制御信号ΦＳＨＲＴ＿ＣＴが“Ｈ”となることにより、スイッチ６０ｂがオンし、異なるタイミングで第１の保持容量５２ｃ及び５２ｄに保持された信号が平均化される。そして、時刻Ｔ３１にて、制御信号ΦＳＨＲＴ＿ＣＴが“Ｌ”となる。
【００６３】
その後、時刻Ｔ３２にて、制御信号ΦＴＳ２ｂのみが“Ｈ”となる。これにより、第１の保持容量５２ａ及び５２ｂに保持された信号の平均化結果が、バッファアンプ５３ｂ及び転送スイッチ５４ｂを介して、第２の保持容量５５ｂに転送される。同様に、第１の保持容量５２ｃ及び５２ｄに保持された信号の平均化結果が、バッファアンプ５３ｄ及び転送スイッチ５４ｄを介して、第２の保持容量５５ｄに転送される。時刻Ｔ３３にて、制御信号ΦＴＳ２ｂが“Ｌ”になると、第２の保持容量５５ｂ及び５５ｄへの第（ｎ＋１）列の信号出力の保持が完了し、第（ｎ＋１）行の垂直転送が終了していることとなる。
【００６４】
続いて、時刻Ｔ３４にて、制御信号ΦＴＳ３が“Ｈ”となる。これにより、第２の保持容量５５ａ〜５５ｄに保持された電位は、バッファアンプ５６ａ〜５６ｄ及び転送スイッチ５７ａ〜５７ｄを介して、第３の保持容量５８ａ〜５８ｄに転送される。時刻Ｔ３５にて、制御信号ΦＴＳ３が“Ｌ”になると、各列の信号出力は、第３の保持容量５８ａ〜５８ｄにそれぞれ保持されていることになる。次に、水平走査回路１２ａ、１２ｂは、転送スイッチ５９ａ〜５９ｄを制御することにより、第３の保持容量５８ａ〜５８ｄを水平出力線１４ａ〜１４ｄに接続する動作を行う。これ以降の水平転送動作は、通常動作モード時と同様であるので、その説明は省略する。
【００６５】
本実施形態における撮像素子では、第３の保持容量５８ａ〜５８ｄを独立に設けたため、画素出力の第３の保持容量５８ａ〜５８ｄへの転送が終了したら直ちに水平走査を行うと同時に次の行の垂直転送を実行することが可能となる。しかも、画素出力の第２の保持容量５５ａ〜５５ｄへの転送は、画素行毎に順次行う必要があるが、第２の保持容量５５ａ〜５５ｄから第３の保持容量５８ａ〜５８ｄへの転送は、複数の画素行についてまとめて行うようにしている。そのため、画素行毎に順次垂直転送を行う間も変わらず前の行の水平走査を行うことが可能となる。
【００６６】
ここで、低ノイズ動作モード時における「垂直転送期間」、「蓄積部間転送期間」、及び「水平走査期間」のタイミング関係の一例の概略を図５（Ｃ）に示す。通常動作モード時と比較し、蓄積部間転送動作が、第１の保持容量から第２の保持容量への転送を行う第１蓄積部間転送動作ＣＴ１と、第２の保持容量から第３の保持容量への転送を行う第２蓄積部間転送動作ＣＴ２とに分離される。第２蓄積部間転送動作ＣＴ２が開始される前までは、前の行の水平転送動作が可能である。
【００６７】
図５（Ｃ）において、撮像素子の駆動の基準となる水平同期信号ＨＤを基準にすると最初のＨＤ期間で、まず第１行の垂直転送動作ＶＴ−１を行い、終了後に第１の蓄積部間転送動作ＣＴ１を行う。続いて第２行の垂直転送動作ＶＴ−２を行い、終了後に第１の蓄積部間転送動作ＣＴ１を行う。その後、第２の蓄積部間転送動作ＣＴ２を行う。次のＨＤ期間で、第１行の水平転送動作ＨＴ−１及び第２行の水平転送動作ＨＴ−２を行いながら、第３行の垂直転送動作ＶＴ−３及び第１の蓄積部間転送動作ＣＴ１、及び第４行の垂直転送動作ＶＴ−２及び第１の蓄積部間転送動作ＣＴ１を順に行う。第２の蓄積部間転送動作ＣＴ２が行われると第３の保持容量に保持される信号が更新されてしまうことから、水平転送動作と第２の蓄積部間転送動作ＣＴ２は同時に行うことができない。そのため、水平転送動作は第２の蓄積部間転送動作ＣＴ２が開始されるまでに終えなくてはならない。よって、第１行の水平転送動作ＨＴ−１及び第２行の水平転送動作ＨＴ−２が終わった後に、第３行及び第４行についての第２の蓄積部間転送動作ＣＴ２を行うようタイミングをそろえる必要がある。同様に、次のＨＤ期間で、第３行の水平転送動作ＨＴ−３及び第４行の水平転送動作ＨＴ−４を行いながら、第５行の垂直転送動作ＶＴ−５及び第１の蓄積部間転送動作ＣＴ１、及び第６行の垂直転送動作ＶＴ−２及び第１の蓄積部間転送動作ＣＴ１を順に行う。
【００６８】
ここで説明した第１の動作モードである「通常動作モード」と第２の動作モードである「低ノイズ動作モード」の切り替えは、静止画モード／動画モードといった動作による切り替え等に応じて対応して切り替えることが可能である。また、それ以外にも、低感度設定と高感度設定とによる切り替え、生成する画像サイズの大きさ切り替え設定による切り替え、設定されたノイズリダクション強度の切り替え等、各種切り替えに応じて対応して切り替えることが可能である。
【００６９】
本実施形態によれば、低ノイズ動作モード時であっても、撮像素子全体での画素信号の読み出し時間を低減することができるとともに、撮像素子の出力信号の低ノイズ化を実現することができる。また、保持容量と保持容量の間の信号の転送に際して、各段にバッファを設けていることで、容量間転送に伴う信号の低減を防ぎ、動作モードにかかわらず同じゲイン設定で同等の信号レベルを得ることが可能である。したがって、動作モードの変更にともない、後段でのゲイン設定を変更するといった必要がない。また、第３の保持容量５８ａ〜５８ｄを順次水平出力線１４ａ〜１４ｄに対して接続する水平走査に関しては、通常動作モード及び低ノイズ動作モードにおいて同様の動作となるので、回路規模も大きくなりにくい。
【００７０】
また、本実施形態においては、第１の蓄積部間転送動作の期間でも水平走査を実施できるよう第３の保持容量を設けているが、第３の保持容量を設けずに、第２の保持容量までを有する構成であっても良い。この場合には、第ｎ行の垂直転送後、第１の保持容量から第２の保持容量への転送を行う第１の蓄積部間転送動作ＣＴ１が開始される前までは前の行の水平走査動作を行うことが可能である。この場合の「垂直転送期間」、「蓄積部間転送期間」、及び「水平走査期間」のタイミング関係の一例の概略を図５（Ｄ）に示す。図５（Ｃ）に示した例と比較すると、読み出し時間の低減効果は少ないが、同様の効果をもつ低ノイズ動作モードをより小さな回路規模で実現することが可能となる。
【００７１】
なお、前述した説明では、画素行を選択するとき、特定の１行、あるいは連続する２行を同時に選択する例を一例として示したがこれに限定されるものではない。各画素列あたりＮ本（Ｎは２以上の整数）の垂直出力線を設けることで、特定の１行、あるいは連続する複数の行（最大でＮ行）を同時に選択することも可能である。
【００７２】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【００７３】
１０  撮像素子、１１  画素領域、１２  水平走査回路、１４  水平出力線、１７  タイミングジェネレータ、３１  画素、４１  垂直走査回路、４３  垂直出力線、４４  垂直線接続スイッチ、４５  スイッチ、４６  クランプ容量、４７  演算増幅器、５２  第１の保持容量、５５  第２の保持容量、５８  第３の保持容量、６０  スイッチ
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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