(57)【要約】 【課題】薄膜トランジスタ基板及びその製造方法を提供すること。【解決手段】開示した薄膜トランジスタ基板は、ベース基板と、前記ベース基板上に配置され、ソース電極、ドレイン電極及び前記ソース電極と前記ドレイン電極との間に配置されて酸化物半導体を含むチャネルを含むアクティブパターンと、前記アクティブパターン上に配置されたゲート絶縁パターンと、前記ゲート絶縁パターン上に配置され、前記チャネルとオーバーラップするゲート電極と、前記ベース基板と前記アクティブパターンの間に配置される遮光パターンとを含む。【選択図】図１
2014053590.tif 000002
【特許請求の範囲】
【請求項１】
ベース基板と、
前記ベース基板上に配置され、ソース電極、ドレイン電極及び前記ソース電極と前記ドレイン電極との間に配置されて酸化物半導体を含むチャネルを含むアクティブパターンと、
前記アクティブパターン上に配置されたゲート絶縁パターンと、
前記ゲート絶縁パターン上に配置され、前記チャネルとオーバーラップするゲート電極と、
前記ベース基板と前記アクティブパターンとの間に配置される遮光パターンと、を含むことを特徴とする薄膜トランジスタ基板。
【請求項２】
前記ソース電極及び前記ドレイン電極は、酸化物半導体から還元された金属を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記酸化物半導体は酸化亜鉛（ＺｎＯ）、亜鉛錫酸化物（ＺＴＯ）、亜鉛インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）及びインジウム亜鉛錫酸化物（ＩＺＴＯ）からなるグループから選択された少なくとも一つを含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項４】
前記ゲート電極と電気的に接続されたゲートラインと、
前記ソース電極と電気的に接続されたデータラインと、
前記ドレイン電極と電気的に接続された画素電極と、をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項５】
前記ゲートライン及び前記データラインのうち少なくとも一つは、下部キャッピング層、上部キャッピング層及び前記下部キャッピング層と前記上部キャッピング層との間に配置される金属層を含み、前記下部キャッピング層及び前記上部キャッピング層はモース硬度４以上の酸化物を含むことを特徴とする請求項４に記載の薄膜トランジスタ基板。
【請求項６】
前記金属層は銅を含み、前記下部キャッピング層及び前記上部キャッピング層はインジウム亜鉛酸化物を含むことを特徴とする請求項５に記載の薄膜トランジスタ基板。
【請求項７】
前記ゲートライン及び前記データラインのうち少なくとも一つは、６０度以上のテーパー角を有することを特徴とする請求項６に記載の薄膜トランジスタ基板。
【請求項８】
前記データラインをカバーするデータ絶縁層と、
前記データ絶縁層上に配置され、前記データラインによる段差を補償する第１平坦化膜と、をさらに含むことを特徴とする請求項４に記載の薄膜トランジスタ基板。
【請求項９】
前記遮光パターンは前記第１平坦化膜上に配置されることを特徴とする請求項８に記載の薄膜トランジスタ基板。
【請求項１０】
前記ゲート電極、前記ゲートライン、前記アクティブパターン及び前記第１平坦化膜をカバーするパッシベーション層と、
前記パッシベーション層上に配置される第２平坦化膜と、をさらに含むことを特徴とする請求項９に記載の薄膜トランジスタ基板。
【請求項１１】
前記データ絶縁層、前記第１平坦化膜、前記パッシベーション層及び前記第２平坦化膜を貫通する第１コンタクトホールを介して前記データラインに接続され、前記パッシベーション層及び前記第２平坦化膜を貫通する第２コンタクトホールを介して前記ソース電極に接続される接続電極をさらに含むことを特徴とする請求項１０に記載の薄膜トランジスタ基板。
【請求項１２】
前記遮光パターンと前記アクティブパターンとの間に配置されるバッファパターンをさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項１３】
前記遮光パターンは、シリコン酸化物、シリコンゲルマニウム合金、ゲルマニウム及び酸化チタンからなるグループから選択された少なくとも一つを含むことを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項１４】
前記遮光パターンは、平面図上において前記アクティブパターンと同じ形状を有することを特徴とする請求項１３に記載の薄膜トランジスタ基板。
【請求項１５】
前記遮光パターンは、平面図上において前記アクティブパターンより大きさが大きなことを特徴とする請求項１３に記載の薄膜トランジスタ基板。
【請求項１６】
前記遮光パターンは、前記ゲート電極全体及び前記アクティブパターン全体とオーバーラップすることを特徴とする請求項１５に記載の薄膜トランジスタ基板。
【請求項１７】
酸化物半導体層を形成する段階と、
前記酸化物半導体層をパターニングして酸化物半導体パターンを形成する段階と、
前記酸化物半導体パターン上にゲート絶縁層及びゲート金属層を順次に形成する段階と、
前記ゲート金属層をパターニングしてゲート電極を形成する段階と、
前記ゲート絶縁層をパターニングしてゲート絶縁パターンを形成して前記酸化物半導体パターンを露出する段階と、
前記酸化物半導体パターンの露出した部分を還元して、金属を含むソース電極及びドレイン電極を形成する段階と、を含む薄膜トランジスタ基板の製造方法。
【請求項１８】
前記酸化物半導体層は、酸化亜鉛（ＺｎＯ）、亜鉛錫酸化物（ＺＴＯ）、亜鉛インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）及びインジウム亜鉛錫酸化物（ＩＺＴＯ）からなるグループから選択された少なくとも一つを含むことを特徴とする請求項１７に記載の薄膜トランジスタ基板の製造方法。
【請求項１９】
前記ソース電極及び前記ドレイン電極を形成するために、前記酸化物半導体パターンの露出した部分にプラズマを加えることを特徴とする請求項１７に記載の薄膜トランジスタ基板の製造方法。
【請求項２０】
遮光層を形成する段階と、
前記遮光層上にバッファ層を形成する段階と、をさらに含み、
前記酸化物半導体層を形成する段階は、前記バッファ層上に前記酸化物半導体層を形成する段階を含むことを特徴とする請求項１７に記載の薄膜トランジスタ基板の製造方法。
【請求項２１】
前記遮光層は、シリコン酸化物、シリコンゲルマニウム合金、ゲルマニウム及び酸化チタンからなるグループから選択された少なくとも一つを含むことを特徴とする請求項２０に記載の薄膜トランジスタ基板の製造方法。
【請求項２２】
前記バッファ層をパターニングしてバッファパターンを形成する段階と、
前記遮光層をパターニングして遮光パターンを形成する段階と、をさらに含み、
前記バッファ層及び前記遮光層は前記ゲート絶縁層を形成する前にパターニングされ、平面図上において、前記バッファパターン及び前記遮光パターンは、前記酸化物半導体パターンと同じ形状を有することを特徴とする請求項２０に記載の薄膜トランジスタ基板の製造方法。
【請求項２３】
前記バッファ層をパターニングしてバッファパターンを形成する段階と、
前記遮光層をパターニングして遮光パターンを形成する段階と、をさらに含み、
前記バッファ層及び前記遮光層は、前記ゲート絶縁パターンを形成した後にパターニングされ、平面図上において、前記バッファパターン及び前記遮光パターンは前記酸化物半導体パターンより大きさが大きなことを特徴とする請求項２０に記載の薄膜トランジスタ基板の製造方法。
【請求項２４】
ベース基板上にデータ金属層を形成する段階と、
前記データ金属層をパターニングしてデータラインを形成する段階と、
前記データラインをカバーするデータ絶縁層を形成する段階と、
前記データ絶縁層上に、前記データラインによる段差を補償する第１平坦化膜を形成する段階と、をさらに含み、
前記酸化物半導体層を形成する段階は、前記第１平坦化膜上に前記酸化物半導体層を形成する段階を含むことを特徴とする請求項１７に記載の薄膜トランジスタ基板の製造方法。
【請求項２５】
前記データ金属層及び前記ゲート金属層のうち少なくとも一つは、下部キャッピング層、上部キャッピング層及び前記下部キャッピング層と前記上部キャッピング層との間に配置される金属層を含み、前記下部キャッピング層及び前記上部キャッピング層は、モース硬度４以上の酸化物を含むことを特徴とする請求項２４に記載の薄膜トランジスタ基板の製造方法。
【請求項２６】
前記金属層は銅を含み、前記下部キャッピング層及び前記上部キャッピング層はインジウム亜鉛酸化物を含むことを特徴とする請求項２５に記載の薄膜トランジスタ基板の製造方法。
【請求項２７】
前記金属層、前記下部キャッピング層及び前記上部キャッピング層は、同じエッチャントによってエッチングされ、前記データライン及び前記ゲート電極のうち少なくとも一つは６０度以上のテーパー角を有することを特徴とする請求項２５に記載の薄膜トランジスタ基板の製造方法。
【請求項２８】
前記ゲート電極、前記ソース電極、前記ドレイン電極及び前記第１平坦化膜をカバーするパッシベーション層を形成する段階と、
前記パッシベーション層上に配置される第２平坦化膜を形成する段階と、をさらに含むことを特徴とする請求項２４に記載の薄膜トランジスタ基板の製造方法。
【請求項２９】
前記データ絶縁層、前記第１平坦化膜、前記パッシベーション層及び前記第２平坦化膜をパターニングして、前記データラインを露出する第１コンタクトホール、前記ソース電極を露出する第２コンタクトホール及び前記ドレイン電極を露出する第３コンタクトホールを形成する段階と、
前記第２平坦化膜上に透明導電層を形成する段階と、
前記透明導電層をパターニングして前記データライン及び前記ソース電極と接続される接続電極並びに前記ドレイン電極と接続される画素電極を形成する段階と、をさらに含むことを特徴とする請求項２８に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板及びその製造方法に関し、より詳細には酸化物半導体を含む薄膜トランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
薄膜トランジスタ（ｔｈｉｎ  ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）は平板表示装置などの多様な電子装置に用いられている。例えば、薄膜トランジスタは、ＬＣＤ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）、 ＯＬＥＤ  Ｄｉｓｐｌａｙ（ｏｒｇａｎｉｃ  ｌｉｇｈｔ  ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ  ｄｉｓｐｌａｙ）、電気泳動ディスプレイ（ｅｌｅｃｔｒｏｐｈｏｒｅｔｉｃ  ｄｉｓｐｌａｙ）などの平板表示装置にてスイッチング素子または駆動素子として利用されている。
【０００３】
前記薄膜トランジスタは、ゲート電極、ソース電極、ドレーン電極、及び前記ソース電極とドレーン電極との間のチャネルを形成するチャネル層を含む。前記チャネル層は、アモルファスシリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ）、多結晶シリコン（ｐｏｌｙ  ｓｉｌｉｃｏｎ）または、酸化物半導体を含む酸化物半導体層を含む。
【０００４】
アモルファスシリコンは、電子移動度が約１〜１０ｃｍ２／Ｖ程度の低いレベルであるので薄膜トランジスタの駆動特性が低い方である。反面、電子移動度が数十〜数百ｃｍ２／Ｖの多結晶シリコンは、電子移動度は前記アモルファスシリコン層に比べて相対的に良いが、多結晶シリコン層を形成するためにはシリコンの結晶化工程が必須的に伴うことによって大型基板上に均一に形成しにくくて製造費用が高い短所がある。
【０００５】
反面、酸化物半導体は低温工程を利用して製造でき、大面積化が容易であるとともに高い電子移動度を有していて、酸化物半導体を利用した薄膜トランジスタに対する研究が活発に進行している。
【０００６】
一方、薄膜トランジスタのゲート電極は、ソース電極またはドレーン電極と寄生キャパシタンスを形成するが、このような寄生キャパシタンスは、データ信号またはゲート信号などの信号遅延の原因になり、高解像度及び大画面表示パネルの実現のために、前記寄生キャパシタンスを減少させる必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】韓国特許出願公開第２００７−００００２４７号公報
【特許文献２】韓国特許出願公開第２００８−００００７９２号公報
【特許文献３】米国特許７，５８６，１９７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、酸化物半導体の電気的特性を向上させることのできる薄膜トランジスタ基板を提供することを目的とする。
【０００９】
発明は、前記薄膜トランジスタ基板の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
発明の実施形態に係る薄膜トランジスタ基板は、ベース基板と、前記ベース基板上に配置され、ソース電極、ドレーン電極、及び前記ソース電極と前記ドレーン電極との間に配置され、酸化物半導体を含むチャネルを含むアクティブパターンと、前記アクティブパターン上に配置されたゲート絶縁パターンと、前記ゲート絶縁パターン上に配置され、前記チャネルと重畳するゲート電極と、前記ベース基板と前記アクティブパターンとの間に配置される遮光パターンとを含む。
【００１１】
一実施形態において、前記ソース電極及び前記ドレーン電極は、酸化物半導体から還元された金属を含む。
【００１２】
一実施形態において、前記酸化物半導体は、酸化亜鉛（ＺｎＯ）、亜鉛錫酸化物（ＺＴＯ）、亜鉛インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）または、インジウム亜鉛錫酸化物（ＩＺＴＯ）を含む。
【００１３】
一実施形態において、前記薄膜トランジスタ基板は、前記ゲート電極と電気的に接続されたゲートライン、前記ソース電極と電気的に接続されたデータライン及び前記ドレーン電極と電気的に接続された画素電極をさらに含む。
【００１４】
一実施形態において、前記ゲートライン及び前記データラインのうち、少なくとも一つは、下部キャッピング層、上部キャッピング層及び前記下部キャッピング層と前記上部キャッピング層との間に配置される金属層を含み、前記下部キャッピング層及び前記上部キャッピング層は、モース硬度４以上の酸化物を含む。
【００１５】
一実施形態において、前記金属層は、銅を含み、前記下部キャッピング層及び前記上部キャッピング層はインジウム亜鉛酸化物を含む。
【００１６】
一実施形態において、前記ゲートライン及び前記データラインのうち、少なくとも一つは、６０度以上のテーパー角を有する。
【００１７】
一実施形態において、前記薄膜トランジスタ基板は、前記データラインをカバーするデータ絶縁層及び前記データ絶縁層上に配置され、前記データラインによる段差を補償する第１平坦化膜をさらに含む。
【００１８】
一実施形態において、前記遮光パターンは、前記第１平坦化膜上に配置される。
【００１９】
一実施形態において、前記薄膜トランジスタ基板は、前記ゲート電極、前記ゲートライン、前記アクティブパターン及び前記第１平坦化膜をカバーするパッシベーション層並びに前記パッシベーション層上に配置される第２平坦化膜をさらに含む。
【００２０】
一実施形態において、前記薄膜トランジスタ基板は、前記データ絶縁層、前記第１平坦化膜、前記パッシベーション層及び前記第２平坦化膜を貫通する第１コンタクトホールを通じて前記データラインに接続され、前記パッシベーション層及び前記第２平坦化膜を貫通する第２コンタクトホールを通じて前記ソース電極に接続される接続電極をさらに含む。
【００２１】
一実施形態において、前記薄膜トランジスタ基板は、前記遮光パターンと前記アクティブパターンとの間に配置されるバッファパターンをさらに含む。
【００２２】
一実施形態において、前記遮光パターンは、シリコン酸化物、シリコンゲルマニウム合金、ゲルマニウムまたは酸化チタンを含む。
【００２３】
一実施形態において、前記遮光パターンは、平面図上で（平面視において）前記アクティブパターンと同じ形状を有する。
【００２４】
一実施形態において、前記遮光パターンは、平面図上で前記アクティブパターンより大きさが大きい。
【００２５】
一実施形態において、前記遮光パターンは、前記ゲート電極全体及び前記アクティブパターン全体と重畳する。
【００２６】
発明の実施形態に係る薄膜トランジスタ基板は、ベース基板と、前記ベース基板上に配置され、ソース電極、ドレーン電極及び前記ソース電極と前記ドレーン電極との間に配置されるチャネルを含むアクティブパターンと、前記アクティブパターン上に配置されたゲート絶縁パターンと、前記ゲート絶縁パターン上に配置され、前記チャネルと重畳するゲート電極とを含む。前記チャネルは酸化物半導体を含み、前記ソース電極及び前記ドレーン電極は、前記金属酸化物から還元された金属を含む。  
【００２７】
発明の実施形態に係る薄膜トランジスタ基板は、ベース基板と、前記ベース基板上に配置され、ソース電極、ドレーン電極及び前記ソース電極と前記ドレーン電極との間に配置されて酸化物半導体を含むチャネルを含むアクティブパターンと、前記アクティブパターン上に配置されたゲート絶縁パターンと、前記ゲート絶縁パターン上に配置され、前記チャネルと重畳するゲート電極と、前記ベース基板と前記アクティブパターンとの間に配置される遮光パターンと、前記ソース電極と分離して形成されて前記ソース電極と電気的に接続されたデータラインとを含み、
前記ソース電極及び前記ドレーン電極は、前記酸化物半導体から還元された金属を含む。
【００２８】
発明の実施形態に係る薄膜トランジスタ基板の製造方法は、酸化物半導体層を形成する段階と、前記酸化物半導体層をパターニングして酸化物半導体パターンを形成する段階と、前記酸化物半導体パターン上にゲート絶縁層及びゲート金属層を順次に形成する段階と、前記ゲート金属層をパターニングしてゲート電極を形成する段階と、前記ゲート絶縁層をパターニングしてゲート絶縁パターンを形成して前記酸化物半導体パターンを露出する段階と、前記酸化物半導体パターンの露出した部分を還元して、金属を含むソース電極及びドレーン電極を形成する段階とを含む。
【００２９】
発明の実施形態に係る薄膜トランジスタ基板の製造方法は、酸化物半導体層、ゲート絶縁層及びゲート金属層を順次に形成する段階と、前記ゲート金属層上にそれぞれ違う厚さを有する第１部分と第２部分を有するフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして利用してゲート金属層、前記ゲート絶縁層及び前記酸化物半導体層をパターニングしてゲートパターンを形成し、前記酸化物半導体層を露出する段階と、前記酸化物半導体層の露出した部分をエッチングして、酸化物半導体パターンを形成する段階と、前記フォトレジストパターンを部分的に除去して前記ゲートパターンを露出する段階と、前記ゲートパターンの露出した部分をエッチングして、ゲート電極及びゲート絶縁パターンを形成して前記酸化物半導体パターンを露出する段階と、前記酸化物半導体パターンの露出した部分を還元して、金属を含むソース電極及びドレーン電極を形成する段階とを含む。
【００３０】
発明の実施形態に係る薄膜トランジスタ基板の製造方法は、ベース基板上にデータラインを形成する段階と、前記データラインの上に、前記データラインによる段差を補償する平坦化膜を形成する段階と、前記平坦化膜上に遮光層を形成する段階と、前記遮光層上に酸化物半導体パターンを形成する段階と、前記酸化物半導体パターン上にゲート絶縁層及びゲート金属層を順次に形成する段階と、前記ゲート金属層をパターニングしてゲート電極を形成する段階と、前記ゲート絶縁層をパターニングしてゲート絶縁パターンを形成して前記酸化物半導体パターンを露出する段階と、前記酸化物半導体パターンの露出した部分をプラズマ処理して、金属を含むソース電極及びドレーン電極を形成する段階と、前記データラインと前記ソース電極を電気的に接続する段階とを含む。
【発明の効果】
【００３１】
発明によると、酸化物半導体の電気的特性を向上させることのできる薄膜トランジスタ基板及びその製造方法を提供することができる。                    
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る薄膜トランジスタ基板の平面図である。
【図２】図１のＩ−Ｉ’ラインに沿って切断した断面図である。
【図３】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図４】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図５】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図６】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図７】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図８】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図９】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図１０】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図１１】図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【図１２】本発明の他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図１３】本発明の他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図１４】本発明の他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図１５】本発明の他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図１６】本発明の他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図１７】本発明のまた他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図１８】本発明のまた他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図１９】本発明のまた他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図２０】本発明のまた他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図２１】本発明のまた他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【図２２】図２０に示した薄膜トランジスタ基板の遮光パターンを示した平面図である。
【発明を実施するための形態】
【００３３】
以下、添付した図面を参照して、本発明の望ましい実施形態をより詳細に説明する。
【００３４】
薄膜トランジスタ基板
図１は本発明の一実施形態に係る薄膜トランジスタ基板の平面図である。図２は図１のＩ−Ｉ’ラインに沿って切断した断面図である。
【００３５】
図１及び図２を参照すると、薄膜トランジスタ基板１００はベース基板１００、ゲートラインＧＬ、データラインＤＬ、アクティブパターン１２０を含む。
【００３６】
前記ゲートラインＧＬは平面図上において、第１方向Ｄ１に延び、前記データラインＤＬは第２方向Ｄ２に延びる。前記第１方向Ｄ１と前記第２方向Ｄ２は互いに交差する。例えば、前記第１方向Ｄ１と前記第２方向Ｄ２は実質的に互いに直交することができる。
【００３７】
前記ゲートラインＧＬは、ゲート電極ＧＥと電気的に接続される。例えば、前記ゲート電極ＧＥは前記ゲートラインＧＬから前記第２方向Ｄ２に突出することができる。
【００３８】
本実施形態において、前記ゲートラインＧＬ及び前記ゲート電極ＧＥは、多層構造を有する。具体的に、前記ゲートラインＧＬ及び前記ゲート電極ＧＥは、上部キャッピング層１８２、下部キャッピング層１８６及び前記上部キャッピング層１８２と前記下部キャッピング層１８６との間に配置された金属層１８４を含む。
【００３９】
前記上部キャッピング層１８２と前記下部キャッピング層１８６は、酸化物を含み、ブラッシュ（ｂｒｕｓｈ）を利用した洗浄において前記金属層１８４を保護できるように、前記金属層１８４より大きな硬度、約４．０以上のモース硬度を有することが望ましい。例えば、前記酸化物はインジウム亜鉛酸化物（ｉｎｄｉμｍ  ｚｉｎｃ  ｏｘｉｄｅ；ＩＺＯ）、インジウム錫酸化物（ｉｎｄｉμｍ  ｔｉｎ  ｏｘｉｄｅ；ＩＴＯ）、ガリウム亜鉛酸化物（ｇａｌｌｉμｍ  ｚｉｎｃ  ｏｘｉｄｅ；ＧＺＯ）、亜鉛アルミニウム酸化物（ｚｉｎｃ  ａｌμｍｉｎｉμｍ  ｏｘｉｄｅ；ＺＡＯ）のうちの一つ以上を含むことができる。  
【００４０】
発明の実施形態において、前記金属層１８４は銅を含み、前記上部キャッピング層１８２と前記下部キャッピング層１８６はインジウム亜鉛酸化物を含むことができる。  
【００４１】
他の実施形態において、ゲートラインは銅、銀、クロム、モリブデン、アルミニウム、チタン、マンガン、アルミニウムまたはこれらの合金を含む単一層構造またはそれぞれ異なる物質を含む複数の金属層を含む多層構造を有することができる。例えば、ゲートラインは銅層及び前記銅層の上部及び／または下部に形成されたチタン層を含むことができる。  
【００４２】
前記アクティブパターン１２０は、チャネル１２２、ソース電極１２４及びドレイン電極１２６を含む。前記チャネル１２２、前記ソース電極１２４及び前記ドレイン電極１２６は同じ層から形成されて、同じ層上に連続的に配列され、前記ソース電極１２４と前記ドレイン電極１２６との間に前記チャネル１２２が位置する。
【００４３】
前記チャネル１２２は前記ゲート電極ＧＥとオーバーラップする。具体的に、前記ゲート電極ＧＥは前記チャネル１２２の上に配置され、前記ゲート電極ＧＥと前記チャネル１２２との間にはゲート絶縁パターン１６０が配置される。また、前記ゲート絶縁パターン１６０は前記ゲートラインＧＬの下部に延びることができる。従って、前記ゲート絶縁パターン１６０は平面図上において、前記ゲート電極ＧＥ及び前記ゲートラインＧＬと実質的に同じ形状及び大きさを有することができる。
【００４４】
実施形態において、前記ゲート絶縁パターン１６０は多層構造を有し、具体的に、前記ゲート絶縁パターン１６０はそれぞれ異なる物質を含む上部ゲート絶縁パターン１６２及び下部ゲート絶縁パターン１６４を含むことができる。他の実施形態において、前記絶縁パターン１６０は絶縁物質を含む単一層構造を有することができる。
【００４５】
実施形態において、前記薄膜トランジスタ基板１００は前記ドレイン電極１２６と電気的に接続された画素電極ＰＥをさらに含む。
【００４６】
前記データラインＤＬは前記ベース基板１１０上に形成されて、前記ソース電極１２４と分離して形成され、前記ソース電極と電気的に接続される。例えば、前記データラインＤＬと前記ソース電極１２４は接続電極１３０を介して電気的に接続されることができる。実施形態において、前記データラインＤＬは多層構造を有することができる。具体的に、前記データラインＤＬは上部キャッピング層１７２、下部キャッピング層１７６及び前記上部キャッピング層１７２と前記下部キャッピング層１７６との間に配置された金属層１７４を含み、前記上部キャッピング層１７２と前記下部キャッピング層１７６は酸化物を含むことができる。  
【００４７】
発明の実施形態において、前記ゲートラインＧＬと類似に、前記上部キャッピング層１７２及び前記下部キャッピング層１７６は、インジウム亜鉛酸化物を含むことができ、金属層１７４は銅を含むことができる。他の実施形態において、前記データラインは、金属の単一層構造またはそれぞれ異なる物質を含む複数の金属層を含む多層構造を有することができる。
【００４８】
本実施形態において、前記ゲートラインＧＬ、前記ゲート電極ＧＥ及び前記データラインＤＬは、大きなテーパー角を有することによって、表示基板の開口率を増加させることができる。望ましくは、前記ゲートラインＧＬ、前記ゲート電極ＧＥ及び前記データラインＤＬのテーパー角は６０度以上であり、より望ましくは７０度以上である。
【００４９】
前記データラインＤＬが形成されたベース基板１１０上にはデータ絶縁層１１３が形成され、前記データラインＤＬをカバーして、前記データ絶縁層１１３の上には第１平坦化膜１１５が配置される。  
【００５０】
本実施形態において、前記データラインＤＬは、信号遅延を減少させるために相対的に大きなテーパー角と厚さを有し、これに伴い、相対的に大きな段差が誘発されるが、前記第１平坦化膜１１５は基板の上面を実質的に平坦化することによって、段差により発生する問題、例えば、信号配線の断線などを防止することができる。前記第１平坦化膜１１５は有機物質を含む絶縁膜であってもよい。
【００５１】
前記チャネル１２２、前記ソース電極１２４、前記ドレイン電極１２６及び前記ゲート電極ＧＥは、薄膜トランジスタを構成する。前記ゲートラインＧＬを介して前記ゲート電極ＧＥにゲート信号が伝達されると、前記チャネル１２２が導電性を有するようになって、これに伴い、前記データラインＤＬから提供されたデータ信号が、前記接続電極１３０、前記ソース電極１２４、前記チャネル１２２及び前記ドレイン電極１２６を介して前記画素電極ＰＥに伝達される。
【００５２】
前記薄膜トランジスタ基板１００は前記薄膜トランジスタ及び前記データ絶縁層１１３をカバーするパッシベーション層１１７及び前記パッシベーション層１１７をカバーする第２平坦化膜１１９を含む。前記画素電極ＰＥ及び前記接続電極１３０は前記第２平坦化膜１１９上に形成される。  
【００５３】
前記接続電極１３０は、前記第２平坦化膜１１９、前記パッシベーション層１１７、前記第１平坦化膜１１５及び前記データ絶縁層１１３を貫通して形成された第１コンタクトホールＣＨ１を介して前記データラインＤＬと接続され、前記第２平坦化膜１１９及び前記パッシベーション層１１７を貫通して形成された第２コンタクトホールＣＨ２を通じて前記ソース電極１２４と接続される。前記画素電極ＰＥは前記第２平坦化膜１１９及び前記パッシベーション層１１７を貫通して形成された第３コンタクトホールＣＨ３を介して、前記ドレイン電極１２６と接続される。
【００５４】
前記チャネル１２２下には前記遮光パターン１４０が配置される。前記遮光パターン１４０は前記チャネル１２２の下面をカバーして、前記薄膜トランジスタ基板１００の下部から前記チャネル１２２に外部光が入射されることを防止する。前記遮光パターン１４０は前記チャネル１２２を含む前記アクティブパターン１２０全体とオーバーラップする。実施形態において、前記遮光パターン１４０は前記アクティブパターン１２０と同じマスクを利用して形成されることができる。この場合、平面図上において前記遮光パターン１４０の端部は前記アクティブパターン１２０の端部と実質的に一致し、前記遮光パターン１４０は前記アクティブパターン１２０と実質的に同じ形状及び同じ大きさを有する。
【００５５】
他の実施形態において、前記遮光パターン１４０は前記チャネル１２２を含む前記アクティブパターン１２０全体とオーバーラップし、前記ゲート電極ＧＥの全体ともオーバーラップすることができる。即ち、ゲート電極ＧＥのうち、チャネル１２２とオーバーラップしない領域がある場合、遮光パターン１４０は、チャネル１２２とオーバーラップすると同時に、チャネル１２２とオーバーラップしないゲート電極ＧＥともオーバーラップすることができる。この場合、前記遮光パターン１２０は平面図上で前記アクティブパターン１２０より大きな面積を有することができる。
【００５６】
実施形態において、前記遮光パターン１４０と前記アクティブパターン１２０との間にはバッファパターン１５０が配置され、前記遮光パターン１４０は第１平坦化膜１１５の上に形成される。他の実施形態において、前記遮光パターン１４０と前記第１平坦化膜１１５との間には無機物質、例えば、シリコン窒化物またはシリコン酸化物を含む絶縁層が配置されることができる。
【００５７】
図３〜図１１は図１及び図２に示した薄膜トランジスタ基板の製造方法を示した断面図である。
【００５８】
図３を参照すると、ベース基板１１０上にデータ金属層２７０を形成する。前記ベース基板１１０としては、ガラス基板、クォーツ基板、シリコン基板、プラスチック基板などが用いられることができる。
【００５９】
前記データ金属層２７０は上部キャッピング層２７２、金属層２７４及び下部キャッピング層２７６を含む。例えば、前記上部キャッピング層２７２及び前記下部キャッピング層２７６は、インジウム亜鉛酸化物と同じ酸化物を含み、前記金属層２７４は銅などの金属を含む。前記金属層２７４の厚さは約１μｍ〜約３μｍであることができる。前記上部キャッピング層２７２及び前記下部キャッピング層２７６は、前記金属層２７４より大きな硬度、望ましくは、約４以上のモース硬度を有する。
【００６０】
前記金属層２７４は、スパッタリング法などによって形成されることができ、前記上部キャッピング層２７２及び前記下部キャッピング層２７６は、化学気相蒸着法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）、プラズマ化学気相蒸着法（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）などによって形成されることができる。
【００６１】
図４を参照すると、前記データ金属層をパターニングしてデータラインＤＬを形成する。  
【００６２】
例えば、前記上部キャッピング層２７２上にフォトレジスト組成物を塗布した後、前記データラインの形状に対応するフォトレジストパターンを形成し、前記フォトレジストパターンによってカバーされていない前記上部キャッピング層２７２、前記金属層２７４及び前記下部キャッピング層２７６を順次にエッチングして、前記データラインＤＬを形成する。
【００６３】
望ましくは、前記上部キャッピング層２７２、前記金属層２７４及び前記下部キャッピング層２７６は同じエッチャント（ｅｔｃｈａｎｔ）により同一工程でエッチングされる。これに伴い、前記データラインＤＬは大きなテーパー角を有することができ、これに伴い、表示基板の開口率を向上させることができる。前記テーパー角は、前記データラインの下面と側面によって形成される角として定義されることができ、望ましくは、前記データラインＤＬのテーパー角（θ）は、約６０度以上であることができる。
【００６４】
例えば、前記エッチャントとしては、リン酸、硝酸、酢酸、銅塩、フッ化金属酸（ｆｌｕｏｒｏｍｅｔａｌｌｉｃ  ａｃｉｄ）、硝酸塩、酢酸塩及び水を含むエッチング液が用いられることができる。
【００６５】
前記データラインＤＬは、上部キャッピング層１７２、下部キャッピング層１７６及び前記上部キャッピング層１７２と前記下部キャッピング層１７６との間に配置された金属層１７４を含む。前記データ金属層を形成した後に、または、前記データ金属層をエッチングした後に、前記データラインＤＬが形成されたベース基板１１０はブラッシュにより洗浄されることができる。前記酸化物を含む上部キャッピング層１７２は前記金属層１７４より高い硬度を有するので、前記ブラッシュとの摩擦によって前記金属層１７４が損傷することを防止することができる。また、前記下部キャッピング層１７６は前記データラインＤＬと前記ベース基板１１０との間の接着力を向上させることができる。
【００６６】
図５を参照すると、前記データラインＤＬをカバーするデータ絶縁層１１３、前記データ絶縁層１１３上に配置される第１平坦化膜１１５、前記第１平坦化膜１１５上に配置される遮光層２４０、前記遮光層２４０上に配置されるバッファ層２５０及び前記バッファ層２５０上に配置される酸化物半導体層２２０を前記ベース基板１１０上に順次に形成する。
【００６７】
このように、発明の実施形態において、データラインＤＬは薄膜トランジスタと分離して薄膜トランジスタより先に形成されることができる。また、発明の実施形態において、データラインＤＬは平坦化膜１１５に埋め込みされた（ｅｍｂｅｄｄｅｄ）形態を有することができる。
【００６８】
本実施形態において、前記第１平坦化膜１１５は有機物質を含むので、前記データラインＤＬと前記第１平坦化膜１１５が接触する場合、金属の拡散などによって前記データラインＤＬの電気特性が低下する。前記データ絶縁層１１３は無機物質を含み、前記データラインＤＬをカバーして保護する。例えば、前記データ絶縁層１１３はシリコン窒化物、シリコン酸化物、酸化アルミニウムのうちの一つ以上を含むことができ、厚さは約５００Å〜約２，０００Åであることができる。
【００６９】
次に、バインダ樹脂を含む組成物を前記データ絶縁層１１３上に塗布する。例えば、前記バインダ樹脂は高耐熱性のアクリル樹脂、フェノール樹脂などを含むことができ、前記組成物はスピンコーティングによって塗布されることができる。前記組成物は加熱または紫外線の照射によって硬化されて前記第１平坦化膜１１５を形成することができる。前記第１平坦化膜１１５は基板の表面を平坦化することができるように十分な厚さを有することが望ましい。
【００７０】
前記遮光層２４０は、金属、合金、絶縁性無機物質、有機物質のうちの一つ以上を含むことができる。望ましくは、前記遮光層２４０は、シリコン酸化物、シリコン−ゲルマニウム合金、ゲルマニウム、酸化チタンのうち一つ以上を含むことができる。本実施形態において、チャネルは酸化物半導体を含み、前記酸化物半導体は波長が約４５０ｎｍ以下である紫外線に対して特に弱いが、前記シリコン−ゲルマニウム合金は紫外線の遮光能力に優れている。従って、前記薄膜トランジスタ基板が表示装置に用いられる時、遮光層２４０がシリコン−ゲルマニウム合金を含む場合、光源などによって発生する紫外線を効果的に遮断して、チャネルを保護することができる。また、望ましく前記シリコン−ゲルマニウム合金は、アモルファス（ａｍｏｒｐｈｏｕｓ）状態を有することができ、前記遮光層２４０はシリコン−ゲルマニウム合金の単一層構造またはシリコン−ゲルマニウム合金層とゲルマニウム層を含む多層構造を有することができる。前記ゲルマニウム層は前記シリコン−ゲルマニウム合金層上または下に配置されることができる。
【００７１】
前記遮光層２４０の厚さは、約１００Å〜約２，０００Åであることができる。前記遮光層２４０の厚さが１００Å未満の場合、遮光能力が低下してチャネルの電気特性が低下し、前記遮光層２４０の厚さが２，０００Åを超過する場合、アクティブパターン１２０のソース電極１２４またはドレイン電極１２６と寄生キャパシタンスを形成して信号を遅延させる。
【００７２】
より望ましくは、前記遮光層２４０の厚さは約６００Å〜約２，０００Åであることができる。前記遮光層２４０の厚さが６００Å以上である場合、高い吸光度（ｏｐｔｉｃａｌ  ｄｅｎｓｉｔｙ）を有する。  
【００７３】
例えば、前記バッファ層２５０は、シリコン酸化物、酸化アルミニウム、酸化ハフニウム、酸化イットリウムのうちの一つ以上の絶縁性酸化物などを含むことができ、厚さは約５００Å〜約１μｍであることができる。
【００７４】
前記酸化物半導体層２２０は前記バッファ層２５０の上に形成される。前記酸化物半導体層２２０は金属酸化物半導体を含むことができる。例えば、前記金属酸化物半導体は、亜鉛、インジウム、ガリウム、錫、チタン、リンの酸化物またはこれらの組合を含むことができ、具体的に酸化亜鉛（ＺｎＯ）、亜鉛錫酸化物（ＺＴＯ）、亜鉛インジウム酸化物（ＺＩＯ）、インジウム酸化物（ＩｎＯ）、チタン酸化物（ＴｉＯ）、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）、インジウム亜鉛錫酸化物（ＩＺＴＯ）のうちの一つ以上を含むことができる。
【００７５】
前記酸化物半導体層２２０は、化学気相蒸着法、プラズマ化学気相蒸着法、溶液コーティング法などによって形成されることができる。
【００７６】
図６を参照すると、前記酸化物半導体層２２０をパターニングして、酸化物半導体パターン２２２を形成する。具体的に、前記酸化物半導体層２２０上にフォトレジストパターンＰＲを形成し、前記フォトレジストパターンＰＲをマスクで利用して、前記酸化物半導体層２２０の露出した部分をエッチングする。これに伴い、前記バッファ層２５０の上面が部分的に露出する。
【００７７】
続いて、前記フォトレジスターパターンＰＲをマスクとして利用して、前記バッファ層２５０及び前記遮光層２４０を順次にエッチングして、バッファパターン１５０及び遮光パターン１４０を形成し、前記フォトレジストパターンＰＲを除去する。従って、前記酸化物半導体パターン２２２、前記バッファパターン１５０及び前記遮光パターン１４０は実質的に同じ形状及び大きさを有する。
【００７８】
図７を参照すると、前記酸化物半導体パターン２２２及び前記第１平坦化膜１１５上にゲート絶縁層２６０及びゲート金属層２８０を形成する。
【００７９】
前記ゲート絶縁層２６０は上部ゲート絶縁層２６２及び下部ゲート絶縁層２６４を含む。前記下部ゲート絶縁層２６４は前記酸化物半導体パターン２２２と接触して、従って、水素量が相対的に少ない物質を含むことが望ましい。例えば、前記下部ゲート絶縁層２６４は、シリコン酸化物、酸化アルミニウム、酸化ハフニウム、酸化イットリウムのうちの一つ以上の絶縁性酸化物などを含むことができ、厚さは約５００Å〜約３，０００Åであることができる。前記上部ゲート絶縁層２６２は前記下部ゲート絶縁層２６４上に形成される。前記上部ゲート絶縁層２６２はシリコン窒化物などを含むことができ、約５００Å〜約２，０００Åであることができる。
【００８０】
本実施形態において、前記ゲート絶縁層は多層構造を有するか、またはこれに対し限定されるのではなく、例えば、シリコン酸化物と同じ絶縁性酸化物を含む単一層構造のゲート絶縁層が用いられることもできる。
【００８１】
前記ゲート金属層２８０は、上部キャッピング層２８２、金属層２８４及び下部キャッピング層２８６を含む。例えば、前記上部キャッピング層２８２及び前記下部キャッピング層２８６は、インジウム亜鉛酸化物と同じ酸化物を含み、前記金属層２８４は銅などの金属を含む。ゲート金属層の具体的な構成は、前記データ金属層と実質的に同一であることもできるので、オーバーラップする具体的な説明は省略する。
【００８２】
図８を参照すると、前記ゲート金属層をパターニングしてゲート電極ＧＬ及びゲートラインＧＬを形成する。  
【００８３】
例えば、前記上部キャッピング層２８２の上にフォトレジスト組成物を塗布した後、前記ゲート電極ＧＬ及び前記ゲートラインＧＬの形状に対応するフォトレジストパターンを形成し、前記フォトレジストパターンによってカバーされていない前記上部キャッピング層２８２、前記金属層２８４及び前記下部キャッピング層２８６を順次にエッチングして、前記ゲート電極ＧＬ及び前記ゲートラインＧＬを形成する。
【００８４】
望ましくは、前記上部キャッピング層２８２、前記金属層２８４及び前記下部キャッピング層２８６は同じエッチャント（ｅｔｃｈａｎｔ）により同一工程でエッチングされる。これに伴い、前記ゲートラインＧＬは大きなテーパー角を有することができ、これに伴い、表示基板の開口率を向上させることができる。
【００８５】
図９を参照すると、前記ゲート電極ＧＬ及び前記ゲートラインＧＬをマスクを利用して、前記上部ゲート絶縁層２６２及び前記下部ゲート絶縁層２６４をパターニングして、ゲート絶縁パターン１６０を形成する。従って、前記ゲート絶縁パターン１６０は前記ゲートラインＧＬ及びゲート電極ＧＥと実質的に同じ形状及び大きさを有する。
【００８６】
前記ゲート絶縁層をパターニングする過程で、前記酸化物半導体パターン２２２が露出されるが、前記ゲート絶縁層は前記酸化物半導体パターン２２２と他の物質を含み、これに伴い、エッチング選択性を有するので、前記酸化物半導体パターン２２２はエッチングされない。
【００８７】
次に、前記酸化物半導体パターン２２２からチャネル１２２、ソース電極１２４及びドレイン電極１２６を形成する。具体的に、前記ゲート電極ＧＥ及び前記ゲート絶縁パターン１６０によりカバーされずに露出された酸化物半導体パターン２２２をソース電極１２４及びドレイン電極１２６に変換する。  
【００８８】
例えば、前記ソース電極１２４及びドレイン電極１２６を形成するために、前記露出した酸化物半導体パターン２２２をプラズマ処理することができる。例えば、水素（Ｈ２）、ヘリウム（Ｈｅ）、ホスフィン（ＰＨ３）、アンモニア（ＮＨ３）、シラン（ＳｉＨ４）、メタン（ＣＨ４）、アセチレン（Ｃ２Ｈ２）、ジボラン（Ｂ２Ｈ６）、二酸化炭素（ＣＯ２）、ゲルマン（ＧｅＨ４）、セレン化水素（Ｈ２Ｓｅ）、硫化水素（Ｈ２Ｓ）、アルゴン（Ａｒ）、窒素（Ｎ２）、酸化窒素（Ｎ２Ｏ）、フルオロホルム（ＣＨＦ３）のうちの一つ以上の気体プラズマＰＴを前記露出した酸化物半導体パターン２２２に加えることができる。プラズマ処理された酸化物半導体パターン２２２を構成する半導体物質の少なくとも一部は還元されて金属性の導体で転換される。従って、還元処理された酸化物半導体パターン２２２は前記ソース電極１２４及びドレイン電極１２６を形成し、前記ゲート電極ＧＥ及び前記ゲート絶縁パターン１６０によりカバーされた部分は残留してチャネル１２２を形成する。
【００８９】
他の方法として、前記ソース電極１２４及びドレイン電極１２６を形成するために、還元気体の雰囲気で前記酸化物半導体パターン２２２を熱処理するかまたはイオン注入工程を遂行することもできる。
【００９０】
図１０を参照すると、前記ゲート電極ＧＥ、前記ゲートラインＧＬ、前記ソース電極１２４、前記ドレイン電極１２６及び前記第１平坦化膜１１５をカバーするパッシベーション層１１７を形成し、前記パッシベーション層１１７の上に第２平坦化膜１１９を形成する。
【００９１】
前記パッシベーション層１１７は、シリコン窒化物、シリコン酸化物、酸化アルミニウムのうちの一つ以上を含むことができる。前記第２平坦化膜１１９は前記薄膜トランジスタ基板の表面を平坦化し、フォトレジスト組成物を前記パッシベーション層１１７上にスピンコーティングして形成されることができる。
【００９２】
図１１を参照すると、前記データ絶縁層１１３、前記第１平坦化膜１１５、前記パッシベーション層１１７及び前記第２平坦化膜１１９をパターニングしてコンタクトホールを形成する。
【００９３】
具体的に、前記データ絶縁層１１３、前記第１平坦化膜１１５、前記パッシベーション層１１７及び前記第２平坦化膜１１９をパターニングして前記データラインＤＬを露出する第１コンタクトホールＣＨ１を形成し、前記パッシベーション層１１７及び前記第２平坦化膜１１９をパターニングして、前記ソース電極１２４の一部を露出する第２コンタクトホールＣＨ２及び前記ドレイン電極１２６の一部を露出する第３コンタクトホールＣＨ３を形成する。
【００９４】
具体的に、前記第２平坦化膜１１９を露光した後、前記第２平坦化膜１１９に現像液を加えて、非露光領域または露光領域を除去することによって前記第２平坦化膜１１９をパターニングすることができ、前記パターニングされた第２平坦化膜１１９をマスクとして利用して、露出したパッシベーション層１１７、第１平坦化膜１１５及びデータ絶縁層１１３をエッチングして前記第１〜第３コンタクトホールＣＨ１、ＣＨ２、ＣＨ３を形成することができる。
【００９５】
次に、前記第２平坦化膜１１９の上に透明挑戦層を形成する。前記透明挑戦層はインジウム亜鉛酸化物、インジウム錫酸化物のうちの一つ以上を含むことができる。  
【００９６】
前記透明挑戦層をパターニングして、図２に示した接続電極１３０及び画素電極ＰＥを形成する。前記接続電極１３０は前記第１コンタクトホールＣＨ１を介して、前記データラインＤＬと接触し、前記第２コンタクトホールＣＨ２を介して前記ソース電極１２４に接触する。
【００９７】
このように、発明の実施形態によれば、データラインＤＬとソース電極１２４を分離して形成した後、データラインＤＬとソース電極１２４を接続電極１３０を利用して電気的に接続することができる。
【００９８】
前記画素電極ＰＥは前記第３コンタクトホールＣＨ３を介して前記ドレイン電極１２６に接触する。
【００９９】
本発明の一実施形態によると、酸化物半導体層上にゲート電極を形成し、前記ゲート電極を利用して、前記酸化物半導体層からソース電極、ドレイン電極及びチャネルを形成することによって、寄生キャパシタンスの発生を減少させることができる。
【０１００】
また、酸化物半導体を含むチャネルの下部にゲート電極またはＢＭ（Ｂｌａｃｋ  Ｍａｔｒｉｘ）ではなく、遮光パターンを形成することによって、前記チャネルを外部光から保護して、薄膜トランジスタの信頼性を増加させることができる。
【０１０１】
また、酸化物半導体パターンと前記遮光パターンを一つのマスクを利用して形成することによって、必要なマスクの数を減少させることができる。
【０１０２】
また、データライン及び／またはゲートラインが酸化物キャッピング層を含むことによって、ブラッシュ洗浄による損傷、即ち、前記データライン及び／またはゲートラインが損傷されることを防止することができる、または、ブラッシュ洗浄によって発生した微細粒子が薄膜トランジスタの信頼性を低下させることを防止することができる。
【０１０３】
また、酸化物キャッピング層を含むデータ金属層及び／またはゲート金属層を一つのエッチャントでエッチングすることによって、前記データライン及び／または前記ゲートラインのテーパー角を増加させることができる。従って、表示パネルの開口率が増加することができる。
【０１０４】
また、前記データラインをカバーする有機平坦化膜を形成することによって、大きなテーパー角を有するデータラインを形成する過程で発生する基板上面の段差を補償して工程の信頼度を改善することができる。
【０１０５】
図１２〜図１６は本発明の他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【０１０６】
図１２を参照すると、ベース基板３１０上にデータラインＤＬを形成する。前記データラインＤＬは上部キャッピング層３７２、下部キャッピング層３７６及び前記上部キャッピング層３７２と前記下部キャッピング層３７６との間に配置された金属層３７４を含む。
【０１０７】
次に、前記データラインＤＬをカバーするデータ絶縁層３１３を形成し、前記データ絶縁層３１３上に第１平坦化膜３１５、遮光層４４０、バッファ層４５０、酸化物半導体層４２０を形成する。  
【０１０８】
前記データラインＤＬ、前記データ絶縁層３１３、前記第１平坦化膜３１５、前記遮光層４４０、前記バッファ層４５０及び前記酸化物半導体層４２０の具体的構成及び形成方法は、図３〜図５に示したこと実質的に同一であるので重複する具体的な説明は省略する。
【０１０９】
次に、前記酸化物半導体層４２０上にゲート絶縁層４６０及びゲート金属層４８０を順次に形成する。前記ゲート絶縁層４６０は上部ゲート絶縁層４６２及び下部ゲート絶縁層４６４を含み、前記ゲート金属層４８０は上部キャッピング層４８２、下部キャッピング層４８６及び前記上部キャッピング層４８２と前記下部キャッピング層４８６との間に配置された金属層４８４を含む。
【０１１０】
次に、前記ゲート金属層上にフォトリソグラフィ工程を通じてフォトレジストパターンを形成する。前記フォトレジストパターンはゲートラインに対応する第１フォトレジストパターンＰＲ１及びアクティブパターンに対応する第２フォトレジストパターンＰＲ２を含む。前記第２フォトレジストパターンＰＲ２は、互いに厚さが異なる第１部分ＰＲＴ１及び第２部分ＰＲＴ２を含む。前記第１部分ＰＲＴ１はゲート電極に対応し、前記第２部分ＰＲＴ２はソース電極及びドレイン電極に対応する。前記第１部分ＰＲＴ１は前記第２部分ＰＲＴ２より厚さが薄く、前記第２部分ＰＲＴ２と前記第１フォトレジストパターンＰＲ１の厚さは実質的に同一であることもできる。
【０１１１】
前記厚さの差を有する第２フォトレジストパターンＰＲ２を形成するためにハーフトーン露光を利用することができる。例えば、前記ゲート金属層上にネガティブフォトレジスト組成物を塗布してコーティング層を形成し、前記フォトレジストパターンが形成されていない領域に対応する遮光領域、前記第２部分ＰＲＴ２に対応する反透過領域、並びに前記第１部分ＰＲＴ１及び第１フォトレジストパターンＰＲ１に対応する透過領域を有するマスクを前記コーティング層上に配置した後、前記コーティング層に光を照射し、現像液を加えて遮光領域に対応するコーティング層を除去する。前記透過領域に対応するコーティング層は実質的に除去されないが、前記反透過領域に対応するコーティング層は、露光度の差によって一部分が除去されることによって、前記フォトレジストパターンは厚さの差を有するように形成される。
【０１１２】
図１３を参照すると、前記フォトレジストパターンをマスクとして利用して、前記ゲート金属層及びゲート絶縁層をパターニングして、ゲートラインＧＬ及びゲートパターンＧＰを形成する。  
【０１１３】
前記ゲートラインＧＬは、上部キャッピング層３８２、金属層３８４及び下部キャッピング層３８６を含む。望ましくは、前記ゲート金属層の前記上部キャッピング層４８２、前記金属層４８４及び前記下部キャッピング層４８６は同じエッチャント（ｅｔｃｈａｎｔ）により同一工程でエッチングされる。これに伴い、前記ゲートラインＧＬは大きなテーパー角を有することができ、これに伴い、表示基板の開口率を向上させることができる。
【０１１４】
前記ゲートラインＧＬ下にはゲート絶縁層から形成されたゲート絶縁パターン３６０が配置される。前記ゲート絶縁パターン３６０は上部ゲート絶縁パターン３６２と下部ゲート絶縁パターン３６４を含む。
【０１１５】
前記ゲートパターンＧＰは、前記ゲート金属層及び前記ゲート絶縁層から形成されて、前記第２フォトレジストパターンＰＲ２に対応する形状を有するパターンを含む。
【０１１６】
次に、前記酸化物半導体層４２０、前記バッファ層４５０及び前記遮光層４４０を露出した部分をエッチングして、酸化物半導体パターン４２２、バッファパターン３５０、及び遮光パターン３４０を形成する。これに伴い、前記第１平坦化膜３１５が部分的に露出することができる。
【０１１７】
本実施形態において、酸化物半導体層４２０、前記バッファ層４５０及び前記遮光層４４０は、ゲート金属層及びゲート絶縁層をエッチングした後にエッチングされる。従って、前記酸化物半導体パターン４２２、前記バッファパターン３５０及び前記遮光パターン３４０は、前記ゲートパターンＧＰ下のみならず、前記ゲートラインＧＬ下にも形成される。
【０１１８】
図１４を参照すると、アッシング（ａｓｈｉｎｇ）工程などを通じて、前記フォトレジストパターンを部分的に除去する。具体的に、前記フォトレジストパターンは全体的に厚さが減少し、これに伴い、第２フォトレジストパターンＰＲ２から第２部分ＰＲＴ２より小さい厚さを有する第１部分ＰＲＴ１が除去され、ゲートパターンＧＰの表面が部分的に露出する。
【０１１９】
次に、前記第２フォトレジストパターンＰＲ２をマスクとして利用して、前記ゲートパターンＧＰの露出した部分をエッチングして、ゲート電極ＧＥ及びゲート絶縁パターン３６０を形成する。前記ゲート電極ＧＥは上部キャッピング層３８２、金属層３８４及び下部キャッピング層３８６を含み、前記ゲート絶縁パターン３６０は上部ゲート絶縁パターン３６２と下部ゲート絶縁パターン３６４を含む。
【０１２０】
前記ゲートパターンＧＰの一部が除去されることによって、前記酸化物半導体パターン４２２の一部が露出する。
【０１２１】
図１５を参照すると、前記フォトレジストパターンを除去した後、前記ゲート電極ＧＥ及び前記ゲート絶縁パターン３６０によってカバーされずに露出された酸化物半導体パターン４２２をソース電極３２４及びドレイン電極３２６に変換する。前記ソース電極３２４及びドレイン電極３２６を形成するために、前記露出した酸化物半導体パターン４２２に気体プラズマＰＴを加えることができる。プラズマ処理された酸化物半導体パターン４２２を構成する半導体物質の少なくとも一部は、還元されて金属性の導体に転換される。これに伴い、導電性を有する前記ソース電極３２４及び前記ドレイン電極３２６が形成され、還元されなかった酸化物半導体パターン４２２の部分はチャネル３２２を形成する。これに伴い、同じ層から形成された前記ソース電極３２４、前記ドレイン電極３２６及び前記チャネル３２２を含むアクティブパターン３２０が形成される。
【０１２２】
図１６を参照すると、前記ゲート電極ＧＥ、前記ゲートラインＧＬ、前記ソース電極３２４、前記ドレイン電極３２６及び前記第１平坦化膜３１５をカバーするパッシベーション層３１７を形成して、前記パッシベーション層３１７上に第２平坦化膜３１９を形成する。
【０１２３】
次に、前記データ絶縁層３１３、前記第１平坦化膜３１５、前記パッシベーション層３１７及び前記第２平坦化膜３１９をパターニングして、前記データラインＤＬ、前記ソース電極３２４及び前記ドレイン電極３２６を露出するコンタクトホールを形成して、前記データラインＤＬと前記ソース電極３２４を電気的に接続する接続電極及び前記ドレイン電極３２６と電気的に接続される画素電極を形成する。前記コンタクトホール、前記接続電極及び前記画素電極の形成方法は、図１０及び図１１にて説明した工程と実質的に同一であることもできるので説明は省略する。
【０１２４】
本実施形態によると、前記ゲート電極ＧＥ、前記酸化物半導体層４２２、前記バッファ層４５０及び前記遮光層４４０を一つのマスクを利用してパターニングすることができる。従って、薄膜トランジスタ基板の製造に必要なマスクの数を減少させることができる。
【０１２５】
図１７〜図２１は本発明のまた他の実施形態に係る薄膜トランジスタ基板の製造方法を示した断面図である。
【０１２６】
図１７を参照すると、ベース基板５１０上にデータラインＤＬを形成する。前記データラインＤＬは上部キャッピング層５７２、下部キャッピング層５７６及び前記上部キャッピング層５７２と前記下部キャッピング層５７６との間に配置された金属層５７４を含む。
【０１２７】
次に、前記データラインＤＬをカバーするデータ絶縁層５１３を形成し、前記データ絶縁層５１３上に第１平坦化膜５１５、遮光層６４０、バッファ層６５０及び酸化物半導体層を形成する。  
【０１２８】
前記データラインＤＬ、前記データ絶縁層５１３、前記第１平坦化膜５１５、前記遮光層６４０、前記バッファ層６５０及び前記酸化物半導体層の具体的構成及び形成方法は、図３〜図５に示したことと実質的に同一であるので重複する具体的な説明は省略する。
【０１２９】
次に、前記酸化物半導体層をパターニングして酸化物半導体パターン６２２を形成する。具体的に、前記酸化物半導体層上にフォトレジストパターンＰＲを形成し、これをマスクとして利用して、前記酸化物半導体層をエッチングすることができる。  
【０１３０】
前記酸化物半導体層がエッチングされることにより、前記バッファ層６５０が部分的に露出するか、前記バッファ層６５０は前記酸化物半導体層と違った物質を含み、エッチング選択性を有するので、除去されない。
【０１３１】
図１８を参照すると、前記酸化物半導体パターン６２２と前記バッファ層６５０上にゲート絶縁層６６０及びゲート金属層６８０を順次に形成する。前記ゲート絶縁層６６０は上部ゲート絶縁層６６２及び下部ゲート絶縁層６６４を含み、前記ゲート金属層６８０は上部キャッピング層６８２、下部キャッピング層６８６及び前記上部キャッピング層６８２と前記下部キャッピング層６８６との間に配置された金属層６８４を含む。
【０１３２】
図１９を参照すると、前記ゲート絶縁層及びゲート金属層をパターニングし、ゲート電極ＧＥ、ゲートラインＧＬ及びゲート絶縁パターン５６０を形成する。例えば、前記ゲート金属層上に、前記ゲート電極ＧＥ及び前記ゲートラインＧＬに対応する形状を有するフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターンをマスクで利用して、前記ゲート金属層及び前記ゲート絶縁層をエッチングする。
【０１３３】
前記ゲート絶縁層がエッチングされることにより、前記酸化物半導体パターン６２２が部分的に露出されるかまたは前記酸化物半導体パターン６２２は前記ゲート電極及びゲート絶縁層と違った物質を含み、エッチング選択性を有するので、除去されない。
【０１３４】
図２０を参照すると、前記バッファ層６５０及び前記遮光層６４０をパターニングして、バッファパターン５５０及び遮光パターン５４０を形成する。具体的に、前記ゲートラインＧＬ及び前記酸化物半導体パターン６２２をマスクとして利用して、前記バッファ層６５０及び前記遮光層６４０をエッチングすることができる。この場合、平面図上において、酸化物半導体パターン６２２よりバッファパターン５５０及び遮光パターン５４０の大きさがより大きなこともできる。  
【０１３５】
図２２は図２０に示した薄膜トランジスタ基板の遮光パターンを示した平面図である。前記遮光パターン５４０は酸化物半導体パターン６２２全体とゲート電極ＧＥ全体とオーバーラップすることができる。図２２を参照すると、前記遮光パターン５４０は前記ゲートラインＧＬとオーバーラップする第１部分５４２、前記第１部分５４２から延び、前記ゲート電極ＧＥとオーバーラップする第２部分５４４及び前記第２部分５４４から延び、前記酸化物半導体パターン６２２とオーバーラップする第３部分５４６を含む。
【０１３６】
例えば、前記第１部分５４２はゲートラインＧＬに平行した第１方向に延び、前記第２部分５４４は第１方向と垂直である第２方向に延び、前記第３部分５４６は前記第１方向に沿って延びる。平面図上において、前記第２部分５４４の端部は前記ゲート電極ＧＥの端部と実質的に一致し、前記第３部分５４６の端部は前記酸化物半導体パターン６２２の端部と実質的に一致する。従って、前記酸化物半導体パターン６２２とオーバーラップする遮光パターン５４０の第１方向の長さＷ１は、前記酸化物半導体パターン６２２の第１方向の長さと実質的に同一であり、前記ゲート電極ＧＥとオーバーラップする遮光パターン５４０の第２方向の長さＷ２は前記ゲート電極ＧＥの第２方向の長さと実質的に同一である。
【０１３７】
前記バッファパターン５５０は、平面図上において、前記遮光パターン５４０と実質的に同じ形状を有する。
【０１３８】
次に、前記ゲート電極ＧＥ及び前記ゲート絶縁パターン５６０によってカバーされずに露出された酸化物半導体パターン６２２をソース電極５２４及びドレイン電極５２６に変換する。前記ソース電極５２４及びドレイン電極５２６を形成するために、前記露出した酸化物半導体パターン４２２に気体プラズマＰＴを加えることができる。前記ゲート電極ＧＥ及び前記ゲート絶縁パターン５６０とオーバーラップする酸化物半導体パターン６２２の部分は還元されないで、チャネル５２２を形成する。これに伴い、同じ層から形成された前記ソース電極５２４、前記ドレイン電極５２６及び前記チャネル５２２を含むアクティブパターン５２０が形成される。
【０１３９】
他の実施形態において、前記ソース電極５２４及びドレイン電極５２６を形成する段階は、前記バッファ層６５０及び前記遮光層６４０をパターニングする前に実行されることもできる。
【０１４０】
図２１を参照すると、前記ゲート電極ＧＥ、前記ゲートラインＧＬ、前記ソース電極５２４、前記ドレイン電極５２６及び前記第１平坦化膜５１５をカバーするパッシベーション層５１７を形成して、前記パッシベーション層５１７上に第２平坦化膜５１９を形成する。  
【０１４１】
次に、前記データ絶縁層５１３、前記第１平坦化膜５１５、前記パッシベーション層５１７及び前記第２平坦化膜５１９をパターニングし、前記データラインＤＬ、前記ソース電極５２４及び前記ドレイン電極５２６を露出するコンタクトホールを形成し、前記データラインＤＬと前記ソース電極５２４を電気的に接続する接続電極及び前記ドレイン電極５２６と電気的に接続される画素電極を形成する。前記コンタクトホール、前記接続電極及び前記画素電極の形成方法は、図１０及び図１１にて説明した工程と実質的に同一であることもできるので省略する。
【０１４２】
図１２〜図２１に示した薄膜トランジスタ基板の製造方法によると、遮光パターン３４０、５４０がアクティブパターン３２０、５２０だけでなくゲート電極ＧＥ及びゲートラインＧＬともオーバーラップする。従って、遮光領域が増加され、これに伴い、薄膜トランジスタの信頼性を増加させることができる。
【０１４３】
上記本実施形態によれば、酸化物半導体層からソース電極、ドレーン電極及びチャネルを形成することによって、寄生キャパシタンスの発生を減少させることができる。
【０１４４】
また、酸化物半導体を含むチャネル下部に遮光パターンを形成することによって、前記チャネルを外部光から保護して、薄膜トランジスタの信頼性を増加させることができる。
【０１４５】
また、酸化物半導体パターンと前記遮光パターンを一つのマスクを利用して形成することによって、必要なマスクの数を減少させることができる。
【０１４６】
また、データライン及び／またはゲートラインが酸化物キャッピング層を含むことによって、ブラッシュ洗浄による損傷前記データライン及び／またはゲートラインが損傷したりまたはブラッシュ洗浄によって発生した微細粒子が薄膜トランジスタの信頼性を低下させることを防止することができる。
【０１４７】
また、酸化物キャッピング層を含むデータ金属層及び／またはゲート金属層を一つのエッチャントでエッチングすることによって、前記データライン及び／または前記ゲートラインのテーパー角を増加させることができる。従って、表示パネルの開口率が増加することができる。
【０１４８】
また、前記データラインをカバーする有機平坦化膜を形成することによって、大きなテーパー角を有するデータラインを形成する過程で発生する基板上面の段差を補償して工程の信頼度を改善することができる。
【０１４９】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１５０】
本発明の実施形態に係る薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法は、液晶表示装置、有機ＥＬ表示装置、薄膜トランジスタを有する回路基板、半導体装置など表示装置及び電子装置に用いられることができる。
【符号の説明】
【０１５１】
１００                         薄膜トランジスタ基板
１１０、３１０、５１０         ベース基板
ＧＬ                           ゲートライン
ＤＬ                           データライン
ＧＥ                           ゲート電極
ＰＥ                           画素電極
１２０、３２０、５２０         アクティブパターン
１４０、３４０、５４０         遮光パターン
１３０                         接続電極
１１３、３１３、５１３         データ絶縁層
１１５、３１５、５１５                第１平坦化膜
１１７、３１７、５１７                パッシベーション層
１１９、３１９、５１９                第２平坦化膜
１５０、３５０、５５０                バッファパターン
１６０、３６０、５６０                ゲート絶縁パターン
ＣＨ１、ＣＨ２、ＣＨ３         コンタクトホール
【図１】
2014053590.tif 000003
【図２】
2014053590.tif 000004
【図３】
2014053590.tif 000005
【図４】
2014053590.tif 000006
【図５】
2014053590.tif 000007
【図６】
2014053590.tif 000008
【図７】
2014053590.tif 000009
【図８】
2014053590.tif 000010
【図９】
2014053590.tif 000011
【図１０】
2014053590.tif 000012
【図１１】
2014053590.tif 000013
【図１２】
2014053590.tif 000014
【図１３】
2014053590.tif 000015
【図１４】
2014053590.tif 000016
【図１５】
2014053590.tif 000017
【図１６】
2014053590.tif 000018
【図１７】
2014053590.tif 000019
【図１８】
2014053590.tif 000020
【図１９】
2014053590.tif 000021
【図２０】
2014053590.tif 000022
【図２１】
2014053590.tif 000023
【図２２】
2014053590.tif 000024