(57)【要約】【課題】ドレイン側選択トランジスタ間のコンタクト開口と、ソース側選択トランジスタ間のコンタクト開口を同一工程で行うことができる半導体記憶装置およびその製造方法を提供する。【解決手段】実施形態の半導体記憶装置によれば、半導体基板と、第１の導電体層と第２の導電体層を備える第１の一対の選択ゲート電極と、第２の一対の選択ゲート電極と、第１の一対の選択ゲート電極と第２の一対の選択ゲート電極に挟まれた領域に形成されたメモリセル領域と、層間絶縁膜と、第１の一対の選択ゲート間に設けられ、層間絶縁膜および第１の導電膜層を貫通して前記半導体基板表面上に接続する第１のコンタクトと、第２の一対の選択ゲート間に設けられた第２のコンタクトとを有しており、第１のコンタクトはその側面において絶縁膜を介して第１の導電膜層に接している。【選択図】図４
2014053542.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
第１の導電体層と第２の導電体層を備える第１の一対の選択ゲート電極と、
第２の一対の選択ゲート電極と、
前記第１の一対の選択ゲート電極と前記第２の一対の選択ゲート電極に挟まれた領域にマトリックス状に配置されたメモリセル領域と、
前記第１の一対の選択ゲート電極と前記第２の一対の選択ゲート電極と前記メモリセル領域を覆う層間絶縁膜と、
前記第１の一対の選択ゲート間に設けられた第１のコンタクトと、
前記第２の一対の選択ゲート間に設けられた第２のコンタクトと、
前記第１のコンタクトは、少なくとも前記層間絶縁膜および前記第１の導電膜層を貫通して前記半導体基板表面上に接続し、
前記第２のコンタクトは、少なくとも前記層間絶縁膜を貫通して前記半導体基板上に接続し、
前記第１のコンタクトには絶縁膜が形成されており、
前記第１のコンタクトは、前記第１のコンタクトの側面において少なくとも前記絶縁膜を介して前記第１の導電膜層に接しており、
前記第１の一対の選択ゲート電極間に設けられた前記第１のコンタクトは、前記第１の一対の選択ゲート電極のトランジスタを構成する複数のソース領域に共通に接続し、
前記第２の一対の選択ゲート電極間に設けられた前記第２のコンタクトは、前記第２の一対の選択ゲート電極のトランジスタを構成する複数のドレイン領域に対して個別に接続する複数のコンタクトであり、
前記半導体記憶装置のメモリセル周辺回路に、前記第１の導電体層上に達する第３のコンタクトを備え、
前記第１のコンタクトの側壁に形成された前記絶縁膜は、シリコン酸化膜であることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
第１の導電体層と第２の導電体層を備える第１の一対の選択ゲート電極と、
第２の一対の選択ゲート電極と、
前記第１の一対の選択ゲート電極と前記第２の一対の選択ゲート電極に挟まれた領域にマトリックス状に配置されたメモリセル領域と、
前記第１の一対の選択ゲート電極と前記第２の一対の選択ゲート電極と前記メモリセル領域を覆う層間絶縁膜と、
前記第１の一対の選択ゲート間に設けられた第１のコンタクトと、
前記第２の一対の選択ゲート間に設けられた第２のコンタクトと、
前記第１のコンタクトは、少なくとも前記層間絶縁膜および前記第１の導電膜層を貫通して前記半導体基板表面上に接続し、
前記第１のコンタクトには絶縁膜が形成されており、
前記第１のコンタクトは、前記第１のコンタクトの側面において少なくとも前記絶縁膜を介して前記第１の導電膜層に接していることを特徴とする半導体記憶装置。
【請求項３】
前記第１の一対の選択ゲート電極間に設けられた前記第１のコンタクトは、前記第１の一対の選択ゲート電極のトランジスタを構成する複数のソース領域に共通に接続し、
前記第２の一対の選択ゲート電極間に設けられた前記第２のコンタクトは、前記第２の一対の選択ゲート電極のトランジスタを構成する複数のドレイン領域に対して個別に接続する複数のコンタクトであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置のメモリセル周辺回路に、前記第１の導電体層上に達する第３のコンタクトを備えることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
第１の領域、第２の領域、第３の領域を有する半導体基板上に、
ゲート絶縁膜、第１導電膜、第１絶縁膜、第２導電膜、および第２絶縁膜を順に形成し、
前記第１の領域の前記第２絶縁膜、前記第２導電膜、前記第１絶縁膜、前記第１導電膜を除去することにより、第１の電極を形成し、
前記第２の領域と前記第３の領域の前記第２絶縁膜、および前記第２導電膜を除去することにより、第２および第３の電極を形成し、
前記第１電極の側壁部分、前記第２電極の側壁部分、および前記第３の電極の側壁部分に、側壁絶縁膜を形成したのち、第４絶縁膜、第５絶縁膜、および第６絶縁膜を形成し、
前記第１の領域の前記第６絶縁膜、前記第５絶縁膜、および前記第４絶縁膜を貫通し前記半導体基板表面に接続する第１コンタクト開口部と、
第２の領域の前記第６絶縁膜、前記第５絶縁膜、前記第４絶縁膜、および前記第１絶縁膜を貫通し前記第１導電膜表面に接続する第２コンタクト開口部と、
少なくとも前記第１コンタクト開口部および前記第２コンタクト開口部の開口面積よりも大きい開口面積を有し、前記第３の領域の前記第６絶縁膜、前記第５絶縁膜、前記第４絶縁膜、前記第１絶縁膜、前記第１導電膜および前記ゲート絶縁膜を貫通して前記半導体基板表面に接続する第３コンタクト開口部を有し、
前記第１コンタクト開口部と前記第２コンタクト開口部と前記第３コンタクト開口部は同一工程で形成されることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置は、多数のメモリセルをマトリクス状に配置しており、それらメモリセルとの電気的な読み出しや書き込みなどをするためにコンタクトが形成される。例えばＮＡＮＤ型フラッシュメモリ装置では、複数のメモリセルの両端部に選択ゲートトランジスタが配置され、ドレイン側の選択ゲートトランジスタ間ではビット線毎に個別にコンタクトが形成され、ソース側の選択ゲートトランジスタ間では複数のソースを共通に接続するコンタクトが形成される。
【０００３】
ドレイン側の選択ゲート線間のコンタクト開口部とソース側の選択ゲート間のコンタクト開口部とを同時に形成すべく、層間絶縁膜のエッチングを行うと、開口面積が大きいソース側のコンタクト開口部の層間絶縁膜が速くエッチングされるため、ソース側のコンタクト開口部が先に半導体基板の表面に達する。この後、ドレイン側のコンタクト開口部が半導体基板に達するまでエッチングを行うと、ソース側のコンタクト開口部分の素子領域および素子分離領域の掘れ量が、ドレイン側のコンタクト開口部よりも大きくなるという不具合がある。
【０００４】
従って、開口面積が異なるドレイン側のコンタクト開口部とソース側のコンタクト開口部の形成を同一工程で行うことは困難であり、このため、別々にリソグラフィー処理およびエッチング処理を行うと、工程数が増加してコストが高くなる問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許公開２０１２／１３９０２４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ドレイン側の選択トランジスタ間のコンタクトの開口と、ソース側の選択トランジスタ間のコンタクト開口を同一工程で行うことができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本実施形態の半導体記憶装置は、半導体基板と、第１の導電体層と第２の導電体層を備える第１の一対の選択ゲート電極と、第２の一対の選択ゲート電極とを備える。前記第１の一対の選択ゲート電極と前記第２の一対の選択ゲート電極に挟まれた領域にマトリックス状に配置されたメモリセル領域が配置される。前記第１の一対の選択ゲート電極と前記第２の一対の選択ゲート電極と前記メモリセル領域を覆う層間絶縁膜と、前記第１の一対の選択ゲート間に設けられた第１のコンタクトと、前記第２の一対の選択ゲート間に設けられた第２のコンタクトを備える。前記第１のコンタクトは、少なくとも前記層間絶縁膜および前記第１の導電膜層を貫通して前記半導体基板表面上に接続する。前記第１のコンタクトには絶縁膜が形成されている。前記第１のコンタクトは、側面において少なくとも前記絶縁膜を介して前記第１の導電膜層に接している。
【０００８】
本実施形態の半導体記憶装置の製造方法は、第１の領域、第２の領域、第３の領域を有する半導体基板上に、ゲート絶縁膜、第１導電膜、第１絶縁膜、第２導電膜、および第２絶縁膜を順に形成する。前記第１の領域の前記第２絶縁膜、前記第２導電膜、前記第１絶縁膜、前記第１導電膜を除去することにより、第１の電極を形成する。前記第２の領域と前記第３の領域の前記第２絶縁膜、および前記第２導電膜を除去することにより、第２および第３の電極を形成する。前記第１電極の側壁部分、前記第２電極の側壁部分、および前記第３の電極の側壁部分に、側壁絶縁膜を形成する。第４絶縁膜、第５絶縁膜、および第６絶縁膜を形成する。前記第１の領域の前記第６絶縁膜、前記第５絶縁膜、および前記第４絶縁膜を貫通し前記半導体基板表面に接続する第１コンタクト開口部を形成する。第２の領域の前記第６絶縁膜、前記第５絶縁膜、前記第４絶縁膜、および前記第１絶縁膜を貫通し前記第１導電膜表面に接続する第２コンタクト開口部を形成する。前記第３の領域の前記第６絶縁膜、前記第５絶縁膜、前記第４絶縁膜、前記第１絶縁膜、前記第１導電膜および前記ゲート絶縁膜を貫通して前記半導体基板表面に接続する第３コンタクト開口部を形成する。前記第３コンタクト開口部は、少なくとも前記第１コンタクト開口部および前記第２コンタクト開口部の開口面積よりも大きい開口面積を有する。前記第１コンタクト開口部と前記第２コンタクト開口部と前記第３コンタクト開口部は同一工程で形成される。
【図面の簡単な説明】
【０００９】
【図１】実施形態におけるＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示す図
【図２】実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の模式的な平面図
【図３】実施形態におけるＮＡＮＤ型フラッシュメモリ装置の周辺回路領域に形成される抵抗素子Ｒの平面図
【図４】実施形態のＮＡＮＤ型フラッシュメモリ装置において、（ａ）図２中Ａ−Ａ線で示す部分、（ｂ）図２中のＢ−Ｂ線で示す部分、（ｃ）図３中Ｅ−Ｅ線で示す部分の各縦断面図
【図５】製造工程の一段階における、（ａ）図２中Ａ−Ａ線で示す部分、（ｂ）図２中のＢ−Ｂ線で示す部分、（ｃ）図３中Ｅ−Ｅ線で示す部分の各縦断面図（その１）
【図６】製造工程の一段階における、（ａ）図２中Ａ−Ａ線で示す部分、（ｂ）図２中のＢ−Ｂ線で示す部分、（ｃ）図３中Ｅ−Ｅ線で示す部分の各縦断面図（その２）
【図７】製造工程の一段階における、（ａ）図２中Ａ−Ａ線で示す部分、（ｂ）図２中のＢ−Ｂ線で示す部分、（ｃ）図３中Ｅ−Ｅ線で示す部分の各縦断面図（その３）
【図８】製造工程の一段階における、（ａ）図２中Ａ−Ａ線で示す部分、（ｂ）図２中のＢ−Ｂ線で示す部分、（ｃ）図３中Ｅ−Ｅ線で示す部分の各縦断面図（その４）
【図９】実施形態のＮＡＮＤ型フラッシュメモリ装置において、（ａ）図２中Ｃ−Ｃ線で示す部分、（ｂ）図２中Ｄ−Ｄ線で示す部分の各縦断面図
【図１０】製造工程の一段階における、（ａ）図２中Ｃ−Ｃ線で示す部分、（ｂ）図２中Ｄ−Ｄ線で示す部分の各縦断面図（その１）
【図１１】製造工程の一段階における、（ａ）図２中Ｃ−Ｃ線で示す部分、（ｂ）図２中Ｄ−Ｄ線で示す部分の各縦断面図（その２）
【図１２】製造工程の一段階における、（ａ）図２中Ｃ−Ｃ線で示す部分、（ｂ）図２中Ｄ−Ｄ線で示す部分の各縦断面図（その３）
【図１３】製造工程の一段階における、（ａ）図２中Ｃ−Ｃ線で示す部分、（ｂ）図２中Ｄ−Ｄ線で示す部分の各縦断面図（その４）
【発明を実施するための形態】
【００１０】
以下、図面を参照して実施形態の半導体記憶装置について説明する。半導体記憶装置として、不揮発性半導体記憶装置のＮＡＮＤ型フラッシュメモリ装置に適用したものを図１乃至図１３を参照して説明する。以下の説明において、同一の機能、構成を有する構成要素については、同一符号を付している。図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【００１１】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示したものである。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１は、多数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、およびメモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有すると共に、図示しない入出力インタフェース回路などを備えている。
【００１２】
メモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ０〜ＢＬｎ−１側にそれぞれ接続されたビット線側（ドレイン側）選択ゲートトランジスタＳＴＤ１と、ソース線ＳＬ側に接続されたソース側選択ゲートトランジスタＳＴＳ１と、これら２個の選択ゲートトランジスタＳＴＤ１−ＳＴＳ１間に２のｋ乗個（例えば３２（＝ｍ）個）のメモリセルトランジスタＭＴ０…ＭＴｍ−１が直列接続されたものである。
【００１３】
１つのブロックは、セルユニットＵＣを行方向（図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックを列方向（図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
【００１４】
周辺回路領域はメモリセル領域の周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。周辺回路ＰＣには、図示はしていないが回路素子として抵抗素子Ｒが含まれている。
【００１５】
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、アドレスデコーダＡＤＣの外部から駆動電圧ＶＲＤＥＣが供給されるようになっており、ブロックの選択信号が与えられると駆動電圧ＶＲＤＥＣを昇圧して転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１に所定電圧を供給する。
【００１６】
転送トランジスタ部ＷＴＢは、ビット線側選択ゲートトランジスタＳＴＤに対応して設けられた転送ゲートトランジスタＷＴＧＤ、ソース側選択ゲートトランジスタＳＴＳに対応して設けられた転送ゲートトランジスタＷＴＧＳ、各メモリセルトランジスタＭＴ０〜ＭＴｍ−１に対応してそれぞれ設けられたワード線転送ゲートトランジスタＷＴ０〜ＷＴｍ−１などを備えている。転送トランジスタ部ＷＴＢは、各ブロックに設けられる。
【００１７】
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤ１に接続されている。ここで、選択ゲート線ＳＧＬＤ１は個々のセルユニットＵＣのドレイン側に接続されるため、ドレイン側の選択ゲート線ＳＧＬＤ１と称される。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳ１に接続されている。ここで、選択ゲート線ＳＧＬＳ１は個々のセルユニットＵＣのソース線側に接続されるため、ソース側選択ゲート線ＳＧＬＳ１と称される。
【００１８】
転送ゲートトランジスタＷＴ０〜ＷＴｍ−１は、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬ０〜ＷＤＬｍ−１にそれぞれ接続されており、他方がメモリセルアレイＡｒ（メモリセル領域Ｍ）内に設けられるワード線ＷＬ０〜ＷＬｍ−１にそれぞれ接続されている。
【００１９】
行方向に配列された複数のセルユニットＵＣのビット線側選択ゲートトランジスタＳＴＤは、そのゲート電極ＳＧが選択ゲート線ＳＧＬＤ１によって電気的に接続されている。同じく行方向に配列された複数のセルユニットＵＣのソース側選択ゲートトランジスタＳＴＳは、そのゲート電極ＳＧがソース側選択ゲート線ＳＧＬＳ１によって電気的に接続されている。ソース側選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。
【００２０】
図示しない隣接するブロックに接続する選択ゲート線ＳＧＬＤ２およびこれに接続されたビット線側選択ゲートトランジスタＳＴＤ２が、選択ゲート線ＳＧＬＤ１に接続されたビット線側選択ゲートトランジスタＳＴＤ１のソース/ドレイン領域とビット線との接続ＣＢを共通にして、接続ＣＢを介して対称に配置されている。
【００２１】
図示しない隣接するブロックに接続するソース側選択ゲート線ＳＧＬＳ２およびそれに接続されたソース側選択ゲートトランジスタＳＴＳ２が、ソース側選択ゲート線ＳＧＬＳ１およびこれに接続されたソース側選択ゲートトランジスタＳＴＳ１のソース/ドレイン領域とソース線ＳＬを共通にして、ソース線ＳＬを介して対称に配置されている。
【００２２】
行方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴ０〜ＭＴｍ−１は、それぞれ、そのゲート電極がワード線ＷＬ０〜ＷＬｍ−１によって電気的に接続されている。メモリセルトランジスタＭＴ０〜ＭＴｍ−１は、図２の説明ではメモリセルトランジスタＴｒｍと称する。
【００２３】
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴ０〜ＷＴｍ−１は、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。センスアンプＳＡは、ビット線ＢＬ０〜ＢＬｎ−１に接続されており、データの読出時に当該データを一時的に保存するラッチ回路を接続している。なお、図２以降では、周辺回路領域に形成される各種のトランジスタをＴｒＰと称して、説明に用いる。
【００２４】
図２は、メモリセル領域の一部のレイアウトパターンを平面図に示したものである。  図２に示すように、半導体基板２上のメモリセル領域には、半導体基板２に形成されたトレンチ内に絶縁膜を埋め込んで形成されたＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造の素子分離領域Ｓｂが、図２中のＹ方向に沿って延伸して形成されている。この素子分離領域Ｓｂは、図２中のＸ方向に所定間隔で複数形成されている。これにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになり、半導体基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。
【００２５】
ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２中Ｘ方向）に沿って延伸形成されている。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと素子領域Ｓａとが交差した所では、ゲート電極ＭＧと素子領域ＳａでメモリセルトランジスタＴｒｍが形成されている。なお、ゲート電極ＭＧはワード線ＷＬでもある。Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。
【００２６】
選択ゲートトランジスタＴｒｓ、Ｔｒｄは、ＮＡＮＤ列の両端部メモリセルトランジスタＴｒｍのＹ方向の両外側に隣接してそれぞれ設けられている。選択ゲートトランジスタＴｒｓ、Ｔｒｄは、Ｘ方向に複数設けられており、複数の選択ゲートトランジスタＴｒｓ、Ｔｒｄのゲート電極ＳＧは、ドレイン側選択ゲート線ＳＧＬＤ１、ソース側選択ゲート線ＳＧＬＳ１を通じて電気的に接続される。ドレイン側選択ゲートＳＧＬＤ１と素子領域Ｓａが交差する所で、ドレイン側選択ゲート線ＳＧＬＤ１であるゲート電極ＳＧと素子領域Ｓａで、選択ゲートトランジスタＴｒｄが構成されている。ビット線コンタクトＣＢは、隣接するドレイン側選択ゲート線ＳＧＬＤ１−ＳＧＬＤ２間の素子領域Ｓａ上に形成されている。ビット線コンタクトＣＢのコンタクト開口部は、個々の素子領域Ｓａ上に個別に接続されるように形成されている。
【００２７】
ソース側選択ゲートＳＧＬＳ１と素子領域Ｓａが交差する所で、ソース側選択ゲート線ＳＧＬＳ１を形成するゲート電極ＳＧと素子領域Ｓａによって選択ゲートトランジスタＴｒｓが構成されており、ソース線コンタクトＬＩは、隣接する一対のソース側選択ゲート線ＳＧＬＳ１−ＳＧＬＳ２間の素子領域Ｓａ上に、複数の素子領域Ｓａを共通接続するように形成されている。図２ではＸ方向に細長く開口面積が広い形状のコンタクト開口部として示されている。
【００２８】
図３は、周辺回路領域に形成される素子の一例として、抵抗素子Ｒを示した平面図であり、５個の抵抗素子Ｒを並べて配置した状態を示している。抵抗素子Ｒは素子分離領域Ｓｂｂにより分離された矩形状の活性領域Ｓａａに形成される。活性領域Ｓａａ上には、抵抗素子Ｒの抵抗体となる導体層が形成されている。活性領域Ｓａａの導体層のその両端部には一対の抵抗素子用のコンタクトＣＲが形成されている。コンタクトＣＲを除いた部分の導体層の上面には、メモリセルトランジスタのゲート構造を形成する際のゲート構成がダミーゲートＤＧとして形成されている。一対のコンタクトＣＲ間の導体層が抵抗素子Ｒとして機能する。なお、抵抗素子Ｒの形成個数や接続方法については図示のものに限らず、適宜の個数やコンタクト間の距離などを設定することにより、所定の抵抗値となるように接続することができる。抵抗素子用のコンタクトＣＲは個別に開口するコンタクト開口部を備えている。
【００２９】
図４乃至図８は実施形態を説明するため、実施形態が適用された構成を工程順に模式的に示した縦断面図である。
図４乃至図８において、（ａ）はドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部の断面図であり、図２におけるＡ−Ａ線での断面図である。（ｂ）は、ソース側の選択ゲート間のソース線コンタクトＬＩ部の断面図であり、図２におけるＢ−Ｂ線での断面図である。（ｃ）は、図３に示した抵抗素子ＲのＥ−Ｅ線における断面図である。
【００３０】
まず、図４について説明する  図４は実施形態で示される一連の工程を完了した状態を示す断面図である。
図４（ａ）は、ドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部の図２におけるＡ−Ａ線での断面図であり、半導体基板２上に、ゲート絶縁膜３を介して、第１のポリシリコン膜４、ポリシリコン膜間絶縁膜５、第２のポリシリコン膜６、および金属膜７としてタングステン（Ｗ）が積層されて、ゲート電極８を形成している。その上部に第１の絶縁膜９が積層されている。
【００３１】
第１のポリシリコン膜４、ポリシリコン膜間絶縁膜５、第２のポリシリコン膜６はメモリセル領域で用いられるトランジスタのゲート電極と共通の膜構成であり、それぞれ同じ工程で形成された膜である。ゲート絶縁膜３として、熱酸化法により形成したシリコン酸化膜や、シリコン酸化膜にプラズマ窒化処理を施したシリコン酸窒化膜（ＳｉＯＮ）を用いることができる。なお、実施形態では、ポリシリコン膜間絶縁膜５は開口部があり、第１のポリシリコン膜４と第２のポリシリコン膜６は相互に電気的導通が図られている。
【００３２】
ゲート電極８および第１の絶縁膜９の側面には、側壁部分を覆う側壁絶縁膜１０が設けられており、第２の絶縁膜１１と、ライナー絶縁膜１２により覆われている。本実施形態では第１の絶縁膜９、側壁絶縁膜１０、および第２の絶縁膜１１としてシリコン酸化膜、ライナー絶縁膜１２としてシリコン窒化膜を適用した。
【００３３】
ライナー絶縁膜１２の上面には層間絶縁膜１３が設けられている。コンタクト導電膜１５が、層間絶縁膜１３、ライナー絶縁膜１２、および第２の絶縁膜１１を貫通して形成されたコンタクト開口部内に埋め込み形成され、コンタクト導電膜１５は半導体基板２表面に接続されている。コンタクト導電膜１５が形成されるコンタクト開口部の側壁は、第３の絶縁膜１４により覆われている。本実施形態では、層間絶縁膜１３、および第３の絶縁膜１４としてシリコン酸化膜を適用した。コンタクト内に埋め込まれたコンタクト導電膜１５は、例えばチタンと窒化チタンの積層膜で形成されたバリアメタル（図示せず）と、タングステン（Ｗ）により形成されている。また半導体基板２には、第１の不純物領域２ａと第２の不純物領域２ｂが形成されている。第１の不純物領域２ａには例えばリン（Ｐ）が、第２の不純物領域２ｂには例えばヒ素（Ａｓ）が導入されている。
【００３４】
図４（ｂ）は、ソース側の選択ゲート線間のソース線コンタクトＬＩ部の図２におけるＢ−Ｂ線での断面図であり、半導体基板２上に、ゲート絶縁膜３を介して、第１のポリシリコン膜４、ポリシリコン膜間絶縁膜５、第２のポリシリコン膜６、金属膜７としてタングステン（Ｗ）が積層されており、第１のポリシリコン膜４およびポリシリコン膜間絶縁膜５は、第２のポリシリコン膜６よりも外側（コンタクト導電膜１５側）に張り出した構造をとって、ゲート電極８を形成している。ゲート電極８の上部には第１の絶縁膜９が積層されている。
【００３５】
コンタクト導電膜１５が、層間絶縁膜１３、ライナー絶縁膜１２、第２の絶縁膜１１、ポリシリコン膜間絶縁膜５、第１のポリシリコン膜４、およびゲート絶縁膜３を貫通して形成されたコンタクト開口部内に埋め込み形成され、コンタクト導電膜１５は半導体基板２表面に接続されている。コンタクト導電膜１５が形成されるコンタクト開口部の側壁は、第３の絶縁膜１４により覆われている。これにより、第１のポリシリコン膜４とコンタクト導電膜１５とが電気的に短絡しないように絶縁されるとともに、図面に示すように第１のポリシリコン膜４は図４（ｂ）における左右方向に電気的に分断されることとなる。本実施形態では、層間絶縁膜１３、および第３の絶縁膜１４としてシリコン酸化膜を適用した。コンタクト内に埋め込まれたコンタクト導電膜１５は、例えばチタンと窒化チタンの積層膜で形成されたバリアメタル（図示せず）と、タングステン（Ｗ）により形成されている。
【００３６】
図４（ｃ）は、図３に示した抵抗素子ＲのＥ−Ｅ線における断面図である。抵抗素子Ｒは、後の工程で示すように、コンタクト開口部が第１のポリシリコン膜４上に接続する構造を有する素子の代表例として示したものであり、ここで示した抵抗素子Ｒに限らず、第１のポリシリコン膜４上に接続するコンタクト開口部をもつ構造であれば、どのような素子や素子の部分にも適用することができる。半導体基板２上に、ゲート絶縁膜３を介して、第１のポリシリコン膜４、ポリシリコン膜間絶縁膜５、第２のポリシリコン膜６、金属膜７としてタングステン（Ｗ）が積層されており、第１のポリシリコン膜４およびポリシリコン膜間絶縁膜５は、第２のポリシリコン膜６の少なくとも一方の側面側で外側に張り出した構造をとって、ゲート電極８を形成している。さらに、その上部に第１の絶縁膜９が積層されている。
【００３７】
第１のポリシリコン膜４、ポリシリコン膜間絶縁膜５、第２のポリシリコン膜６は、メモリセル領域では、メモリセルで用いられるトランジスタのゲート電極と共通の膜構成であり、第１のポリシリコン膜４はメモリセル内トランジスタのゲート電極のフローティングゲート、第２のポリシリコン膜６は同じくコントロールゲートと同じ工程で形成された膜である。ゲート電極８および第１の絶縁膜９は、その側壁部分を覆う側壁絶縁膜１０が設けられており、全面が、第２の絶縁膜１１と、ライナー絶縁膜１２により覆われている。本実施形態では第１の絶縁膜９、側壁絶縁膜１０、および第２の絶縁膜１１としてシリコン酸化膜、ライナー絶縁膜１２としてシリコン窒化膜を適用した。層間絶縁膜１３が上面に設けられている。コンタクト導電膜１５が、層間絶縁膜１３、ライナー絶縁膜１２、第２の絶縁膜１１、およびポリシリコン膜間絶縁膜５を貫通して形成されたコンタクト開口部内に埋め込み形成され、コンタクト導電膜１５は第１のポリシリコン膜４表面に接続されている。コンタクト導電膜１５が形成されるコンタクト開口部の側壁は、第３の絶縁膜１４により覆われている。本実施形態では、層間絶縁膜１３、および第３の絶縁膜１４としてシリコン酸化膜を適用した。コンタクト内に埋め込まれたコンタクト導電膜１５は、例えばチタンと窒化チタンの積層膜で形成されたバリアメタル（図示せず）と、タングステン（Ｗ）により形成されている。
【００３８】
ここで、図４（ａ）乃至（ｃ）で説明した、ビット線コンタクトＣＢ、抵抗素子用のコンタクトＣＲおよびソース線コンタクトＬＩの大きさについて説明する。ビット線コンタクトＣＢと抵抗素子用のコンタクトＣＲは個別に開口するコンタクト開口部を備えている。一方、ソース線コンタクトＬＩは、複数の活性領域および複数の素子分離領域を跨ぐようにして、隣接する複数の活性領域を共通接続するように形成されている。そのため、ソース線コンタクトＬＩは、ビット線コンタクトＣＢや抵抗素子用のコンタクトＣＲよりも大きい開口面積を有する。従って、ソース線コンタクトＬＩのコンタクト開口部は、ビット線コンタクトＣＢおよび抵抗素子用のコンタクトＣＲの開口部と比較して、小さなアスペクト比を有する。
【００３９】
次に、図４乃至図８を用いて、工程毎に順を追って実施形態の各々の製造工程について説明する。
まず、図５に示すように、半導体基板２上に、ゲート絶縁膜３、第１のポリシリコン膜４、ポリシリコン膜間絶縁膜５を順次形成する。その後、図示しないリソグラフィー工程により形成されたフォトレジストをマスクにしてポリシリコン膜間絶縁膜５にエッチングを施し、選択的にポリシリコン膜間絶縁膜５の一部分を除去することにより、後の工程で形成される第２のポリシリコン膜６との電気的導通をとるための開口部を形成する。次に、第２のポリシリコン膜６を形成し、その後、金属膜７としてタングステン（Ｗ）を、さらにその上に第１の絶縁膜９を形成する。第１のポリシリコン膜４は、図示しないメモリセルゲート電極のフローティングゲート電極に相当し、第２のポリシリコン膜６は、図示しないメモリセルゲート電極のコントロールゲートに相当し、ポリシリコン膜間絶縁膜５は図示しないメモリセルゲート電極のフローティングゲートとコントロールゲートの間に設けられた絶縁膜に相当する。本実施形態では共通の工程によって形成される。ポリシリコン膜間絶縁膜５は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜を積層したＯＮＯ膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ膜）やＮＯＮＯＮ膜（Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ膜）、あるいは高誘電率を有する絶縁膜などが用いられる。タングステンの成膜は、スパッタリング法、もしくはＣＶＤ法（化学気相成長法、Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いることができる。
【００４０】
次に、リソグラフィー工程によりフォトレジスト１７ａを形成し、これをマスクにゲート電極形成のためのエッチングを施す。図５（ｂ）に示すソース側の選択ゲート間のソース線コンタクトＬＩ部、および図５（ｃ）に示す抵抗素子ＲにおけるコンタクトＣＲ部では、フォトレジスト１７ａのパターンが形成されており、これをマスクにして、第１の絶縁膜９、金属膜７および第２のポリシリコン膜６をエッチング除去し、ポリシリコン膜間絶縁膜５上でエッチングを停止する。従って、ポリシリコン膜間絶縁膜５および第１のポリシリコン膜４はエッチングされずに残されている。すなわち、本実施形態では、図５（ｂ）に示すソース側の選択ゲート間のソース線コンタクトＬＩ部、および図５（ｃ）に示す抵抗素子ＲにおけるコンタクトＣＲ部のゲート電極のエッチングを同一工程で共通に行う。一方、図５（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部では全面がフォトレジスト１７ａで覆われており、エッチングされない。次に、図５（ｂ）に示すソース側の選択ゲート間のソース線コンタクトＬＩ部に選択的にイオン注入を行い、半導体基板２中に不純物を導入する。不純物の導入は、イオン注入法により、例えば、リン（Ｐ）を、注入エネルギー２００ｋｅｖ、注入量１×１０１４ａｔｍｓ／ｃｍ２の条件にて、ポリシリコン膜間絶縁膜５、第１のポリシリコン膜４、およびゲート絶縁膜３を貫通させて半導体基板２中に注入する。
【００４１】
次に、図６に示すように、次のリソグラフィー工程によりフォトレジスト１７ｂを形成し、これをマスクにしてゲート電極形成のための第２のエッチングを施す。図６（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部、図６（ｂ）の左端部および図６（ｃ）の右端部では、フォトレジスト１７ｂのパターンが形成されており、これをマスクとして、第１の絶縁膜９、金属膜７、第２のポリシリコン膜６、ポリシリコン膜間絶縁膜５および第１のポリシリコン膜４が順次エッチングされ、ゲート絶縁膜３上でエッチングを停止する。一方、図６（ｂ）に示すソース側の選択ゲート間のソース線コンタクトＬＩ部、および図６（ｃ）に示す抵抗素子ＲにおけるコンタクトＣＲ部では、フォトレジスト１７ｂで形成されたパターンで覆われているため、図５で示した工程で残されたポリシリコン膜間絶縁膜５および第１のポリシリコン膜４はエッチングされない。以上の工程により、ゲート電極８およびその上部の第１の絶縁膜９が形成される。その後、図６（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部に選択的にイオン注入を行い、半導体基板２中に第１の不純物領域２ａを形成する。不純物の導入は、イオン注入法により、例えば、リン（Ｐ）を、注入エネルギー４０ｋｅｖ、注入量１×１０１４ａｔｍｓ／ｃｍ２の条件にて半導体基板２に注入する。
【００４２】
なお、ここでは図５に示す工程の後に続いて図６に示す工程を実施したが、これらの工程は順序を入れ替えることが可能である。図６に示す工程を実施した後、図５に示す工程を実施することができる。
【００４３】
次に、図７に示すように、フォトレジスト１７ｂを除去したのち、全面に絶縁膜を形成し、その後、全面に異方性ドライエッチングによるエッチバックを施すことにより、ゲート電極および第１の絶縁膜９の側面に側壁絶縁膜１０を形成する。ここで、側壁絶縁膜１０は、例えばシリコン酸化膜により形成されている。このエッチバック工程により、ゲート電極８は、ゲート電極８上の第１の絶縁膜９と側壁絶縁膜１０により上面およびＸ方向の側面を覆われた構造になる。図７（ａ）に示すように、ゲート電極８および側壁絶縁膜１０により覆われていない半導体基板２上のゲート絶縁膜はエッチング除去されているため、この領域では半導体基板２の表面が露呈している。図７（ｂ）、図７（ｃ）に示すように、ポリシリコン膜間絶縁膜５、第２のポリシリコン膜６が残されている領域では、ポリシリコン膜間絶縁膜５上に側壁絶縁膜１０が形成されており、ゲート電極８、側壁絶縁膜１０に覆われていない領域のポリシリコン膜間絶縁膜５が残されている。
【００４４】
次に、図７（ａ）に示された領域が開口された、図示しないフォトレジストパターン、ゲート電極８、第１の絶縁膜９、および側壁絶縁膜１０をマスクとして不純物の導入を行う。不純物の導入は、例えば、イオン注入法を用いて、例えば、ヒ素（Ａｓ）を、注入エネルギー５０ｋｅｖで、注入量１×１０１５ａｔｍｓ／ｃｍ２の条件で注入する。また、図７（ｂ）に示された領域が開口された図示しないフォトレジストパターン、ゲート電極８および側壁絶縁膜１０をマスクとして不純物導入を行う。不純物の導入は、例えば、イオン注入法を用いて、例えば、ヒ素（Ａｓ）を、注入エネルギー２５０ｋｅｖで、注入量１×１０１５ａｔｍｓ／ｃｍ２の条件にて、ポリシリコン膜間絶縁膜５、第１のポリシリコン膜４、およびゲート絶縁膜３を貫通させて半導体基板２中に注入する。この工程により、図７（ａ）および図７（ｂ）に示された領域で、半導体基板２に、第２の不純物領域２ｂを形成する。図７（ｃ）に示された領域は不純物の導入工程の間、図示しないフォトレジストに覆われているためイオン注入はされず、不純物領域は形成されない。次いで、全面に、第２の絶縁膜１１、ライナー絶縁膜１２、および層間絶縁膜１３を形成する。
【００４５】
次に、図８に示すように、図示しないフォトレジストをマスクとして、コンタクト開口部のエッチングを施す。図８（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部と、図８（ｃ）に示した抵抗素子におけるコンタクトＣＲは、開口面積の小さなコンタクト開口部であり、他方、図８（ｂ）で示したソース側の選択ゲート間のソース線コンタクトＬＩ部でのコンタクト開口部は、図の手前から奥方向に細長く大きく開口した、開口面積の大きな開口部である。
【００４６】
同一工程、同一条件でのエッチングであっても、開口部の大きいパターンほどエッチングレートは高く、開口部の小さなパターンではエッチングレートが低い。すなわち、エッチングレートは、開口部の大きいパターンほど大きく、エッチング量が大きい。従って、コンタクトＣＢ部と、図８（ｃ）に示した抵抗素子におけるコンタクトＣＲに比較して、図８（ｂ）に示したソース線コンタクトＬＩ部でのコンタクト開口部は開口面積が大きいため、ここでのエッチングは速く進み、コンタクトＣＢ部でコンタクト穴が半導体基板２に到達するよりも早くポリシリコン膜間絶縁膜５、第１のポリシリコン膜４に到達する。その後、コンタクトＣＢ部でのコンタクト開口部が半導体基板２に達し、さらに全体のエッチング量の均一性を考慮したオーバーエッチング時間を経過する間に、ソース線コンタクトＬＩ部でのコンタクト開口部では、ポリシリコン膜間絶縁膜５、第１のポリシリコン膜４を貫通して、ゲート絶縁膜３も貫通して半導体基板２表面に達してエッチングが停止する。図８（ｃ）に示した抵抗素子におけるコンタクトＣＲは、開口面積の小さなコンタクト開口部であり、エッチングレートが小さいため、図８（ｂ）に示したソース線コンタクトＬＩ部でのコンタクト開口部でのエッチングに比較して、エッチングが遅く進む。そのため、第１のポリシリコン膜４上でエッチングが停止した状態でエッチングが終了するため、第１のポリシリコン膜４を貫通して半導体基板２表面に達することはない。
【００４７】
以上により、図８（ａ）に示すコンタクトＣＢ部、図８（ｂ）に示すソース線コンタクトＬＩ部、および図８（ｃ）に示した抵抗素子におけるコンタクトＣＲを同一のエッチング工程を用いて開口することができ、図８（ｂ）に示すソース線コンタクトＬＩ部の半導体基板２の掘れを抑制し、図８（ｃ）に示した抵抗素子におけるコンタクトＣＲでは第１のポリシリコン膜４上でエッチングを停止させ、図８（ａ）に示すコンタクトＣＢ部では半導体基板２に達するコンタクト開口部１６を形成することができる。すなわち、開口面積の大小によるエッチングレートの差を利用して、異なる開口面積のコンタクト開口のエッチング終了時間がおおよそ同じになるように調整が可能となる。
【００４８】
次に、図８（ｂ）に示した領域では、後の工程で実施されるデュアル・ダマシン法によってコンタクト導電膜および配線の形成を行うため、コンタクト開口部１６に配線埋め込み用溝パターン１８が形成される。次に、図８（ａ）、図８（ｂ）、図８（ｃ）に示したコンタクト開口部１６、および配線埋め込み用溝パターン１８の側壁に、第３の絶縁膜１４を形成する。第３の絶縁膜１４は、例えば、全面にシリコン酸化膜を成膜したのち、異方性エッチングによるエッチバックを施すことにより形成する。
【００４９】
次に、図４に示すように、第３の絶縁膜１４が形成された図８（ａ）、図８（ｂ）、図８（ｃ）に示したコンタクト開口部１６、および配線埋め込み用溝パターン１８に、バリアメタルを形成し、次いで、タングステンを埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により層間絶縁膜１３上のバリアメタル、およびタングステンを除去することにより、コンタクト導電膜１５、および配線１９を形成する。ここで、バリアメタルとしてのチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の成膜は、スパッタリング法、もしくはＣＶＤ法を用いることができる。タングステンの成膜は、ＣＶＤ法を用いることができる。ここで用いた構造は、コンタクト導電膜１５および配線１９を、コンタクト開口部１６を形成した後に配線埋め込み用溝パターン１８を形成し、その後導電物質を埋め込んで、ＣＭＰで不要部分を除去することにより形成することから、ビア・ファースト（ｖｉａ ｆｉｒｓｔ）・デュアル・ダマシン構造と呼ぶ。
【００５０】
以上により、本実施形態の半導体装置が形成される。
本実施形態によれば、図５に示すように、ゲート電極形成工程で、図５（ｂ）に示すソース側の選択ゲート間のソース線コンタクトＬＩ部、および図５（ｃ）に示す抵抗素子ＲにおけるコンタクトＣＲ部の加工を同一工程で共通に行うことができるため、新たな工程の追加が必要なく、工程数削減に有効である。
【００５１】
本実施形態によれば、図８に示すように、図８（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部と、図８（ｂ）で示したソース側の選択ゲート間のソース線コンタクトＬＩ部と、図８（ｃ）に示す抵抗素子におけるコンタクトＣＲの加工を、同一工程で共通に行うことができるため、これらコンタクト開口を別々の工程として行う必要がなく、工程数削減に有効である。
【００５２】
図８（ｂ）に示すように、ソース側の選択ゲート間のソース線コンタクトＬＩ部の開口領域に第１のポリシリコン膜４を設置し、これを貫通させて加工しているため、第１のポリシリコン膜４を設置せずこれを貫通させない場合に比較して、コンタクト開口部底面の半導体基板２の掘れを抑制することが可能となる。
【００５３】
この工程を実現するために、本実施形態では、図４（ｂ）に示されるように、ソース側の選択ゲート線間のビット線へのソース線コンタクトＬＩ部では、第１のポリシリコン膜４およびポリシリコン膜間絶縁膜５が、第２のポリシリコン膜６よりも外側に張り出した構造をとっており、ソース線コンタクトＬＩ部におけるコンタクト導電膜１５が、層間絶縁膜１３、ライナー絶縁膜１２、第２の絶縁膜１１、ポリシリコン膜間絶縁膜５、第１のポリシリコン膜４、およびゲート絶縁膜３を貫通して形成されたコンタクト開口部内に埋め込み形成され、コンタクト導電膜１５は半導体基板２表面に接続された構造をとっている。また、コンタクト導電膜１５が形成されるコンタクト開口部の側壁は、第３の絶縁膜１４により覆われていることにより、第１のポリシリコン膜４とコンタクト導電膜１５とが電気的に短絡しないように絶縁されるとともに、第１のポリシリコン膜４はソース線コンタクトＬＩ部によって、図面上で左右に分断される構造をとっている。
【００５４】
次に、図９乃至図１３を用いて、工程毎に順を追って実施形態の形成プロセスについて説明する。
図９乃至図１３は実施形態を説明するため、実施形態が適用された構成を工程順に模式的に示した縦断面図である。図９乃至図１３において、（ａ）はドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部の図２におけるＣ−Ｃ線での断面図であり、（ｂ）は、ソース側の選択ゲート間のソース線コンタクトＬＩ部の図２におけるＤ−Ｄ線での断面図である。図４の工程と図９の工程、図５の工程と図１０の工程、図６の工程と図１１の工程、図７の工程と図１２の工程、図８の工程と図１３の工程は同一の工程であり、それぞれ断面の方向が異なっている。例えば、図４、図５、図６、図７、図８には素子分離領域２０が図示されないが、図９、図１０、図１１、図１２、図１３には図示されるという違いがある。
【００５５】
先に説明したとおり、ここでの工程は、図４乃至図８において説明した工程と同じである。同一符号の構成要素については同じ部材であり、具体的な材料などは図４乃至図８において説明したものと同じである。
【００５６】
まず、図９について説明する。図９は実施形態で示される一連の工程を完了した状態を示す断面図である。
図９（ａ）は、ドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部の図２におけるＣ−Ｃ線での断面図である。半導体基板２と、半導体基板２上に設けられたゲート絶縁膜３と、半導体基板２に形成されたトレンチ内に絶縁膜を埋め込んで形成されたＳＴＩ構造の素子分離領域２０と、素子分離領域２０で区画された活性領域２１が設けられている。素子分離領域２０の上方には、第２の絶縁膜１１、ライナー絶縁膜１２、および層間絶縁膜１３が設けられている。活性領域２１上には、層間絶縁膜１３、ライナー絶縁膜１２、および第２の絶縁膜１１を貫通して形成されたコンタクト開口部内にコンタクト導電膜１５が埋め込み形成されている。コンタクト導電膜１５は活性領域２１上に接続されている。
【００５７】
図９（ｂ）は、ソース側の選択ゲート線間のビット線へのソース線コンタクトＬＩ部の図２におけるＤ−Ｄ線での断面図である。半導体基板２と、半導体基板２に形成されたトレンチ内に絶縁膜を埋め込んで形成されたＳＴＩ構造の素子分離領域２０と、素子分離領域２０で区画された活性領域２１が設けられている。素子分離領域２０および活性領域２１の上に、この断面図では図示されない層間絶縁膜１３、ライナー絶縁膜１２、第２の絶縁膜１１、ポリシリコン膜間絶縁膜５、第１のポリシリコン膜４およびゲート絶縁膜３を貫通して形成されたコンタクト開口部内にコンタクト導電膜１５が埋め込み形成され、複数の活性領域２１上に共通に接続されている。
【００５８】
次に、図９乃至図１３を用いて、工程毎に順を追って実施形態の形成プロセスについて説明する。
まず、図１０について説明する。図１０に示した工程は、上記図５に示した工程と同じである。まず、半導体基板２上に、ゲート絶縁膜３、および第１のポリシリコン膜４を形成し、その後、図示しないリソグラフィー工程を経て、第１のポリシリコン膜４、ゲート絶縁膜３を順次エッチング除去し、半導体基板２をエッチングすることにより、半導体基板２にトレンチ２２を形成する。次いで、トレンチ２２に素子分離絶縁膜２３を埋設することによりＳＴＩ構造の素子分離領域２０を形成する。この素子分離領域２０により活性領域２１が区画される。活性領域２１は、後に続く工程を経て、トランジスタのチャネル領域やソース・ドレイン領域として用いられることになる。次に、ポリシリコン膜間絶縁膜５、第２のポリシリコン膜６、金属膜７、その上に第１の絶縁膜９を形成する。
【００５９】
次に、リソグラフィー工程によりフォトレジスト１７ａを形成し、これをマスクにゲート電極形成のためのエッチングを施す。図１０（ｂ）に示すソース側の選択ゲート間のソース線コンタクトＬＩ部は、フォトレジスト１７ａが選択的に除去されている領域であり、図示した領域の断面ではフォトレジストが存在しない。この領域では、第１の絶縁膜９、金属膜７および第２のポリシリコン膜６をエッチング除去し、ポリシリコン膜間絶縁膜５上でエッチングを停止させる。ポリシリコン膜間絶縁膜５および第１のポリシリコン膜４はエッチングされずに残されている。一方、図１０（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部では、全面がフォトレジスト１７ａで覆われており、この領域ではこの工程でエッチングされない。
【００６０】
次に、図１１に示すように、フォトレジスト１７ａを除去した後、次のリソグラフィー工程によりフォトレジスト１７ｂを形成し、これをマスクにしてエッチングを行う。図１１（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部は、フォトレジスト１７ｂが選択的に除去されており、図示した領域の断面ではフォトレジストが存在しない。この領域では、第１の絶縁膜９、金属膜７、第２のポリシリコン膜６、ポリシリコン膜間絶縁膜５および第１のポリシリコン膜４が順次エッチングされ、活性領域２１ではゲート絶縁膜３上で、素子分離領域２０では素子分離絶縁膜２３上にてエッチングを停止する。このエッチング工程により、素子分離絶縁膜２３表面が後退し、活性領域２１の表面高さより低くなる。一方、図１１（ｂ）に示すソース側の選択ゲート間のソース線コンタクトＬＩ部では、全面がフォトレジスト１７ｂで覆われており、この工程ではエッチングはされない。
【００６１】
なお、ここでは、図１０に示す工程の後に続いて図１１に示す工程を実施したが、これらの工程は順序を入れ替えることが可能である。図１１に示す工程を実施した後に、図１０に示す工程を実施することができる。
【００６２】
次に、図１２（ａ）および図１２（ｂ）に示すように、フォトレジスト１７ｂを除去、側壁絶縁膜１０を形成したのち、全面に、第２の絶縁膜１１、ライナー絶縁膜１２、および層間絶縁膜１３を形成する。
【００６３】
次に、図１３に示すように、図示しないフォトレジストをマスクとして、コンタクト開口部のエッチングを施す。図１３（ａ）に示すドレイン側の選択ゲート線間のビット線へのコンタクトＣＢ部は、開口面積の小さなコンタクト開口部であり、他方、図１３（ｂ）で示したソース側の選択ゲート間のソース線コンタクトＬＩ部でのコンタクト開口部は、図において左右方向に細長い開口部の中心部分の断面を示していることになる。このソース線コンタクトＬＩ部でのコンタクト開口部は、コンタクトＣＢ部に比較して開口面積の大きな開口部であり、図１３（ｂ）では全面がソース線コンタクトＬＩとして示されている。
【００６４】
上述のように、同一工程、同一条件でのエッチングであっても、開口部の大きいパターンほどエッチングレートは高く、開口部の小さなパターンではエッチングレートが低いことを利用して、ソース線コンタクトＬＩとコンタクトＣＢのコンタクト開口のエッチング終了時間がおおよそ同じになるように調整が可能となる。
【００６５】
図１３（ａ）に示した領域では、層間絶縁膜１３、ライナー絶縁膜１２、第２の絶縁膜１１を貫通して半導体基板２の活性領域２１表面まで到達するコンタクト開口部１６が形成され、図１３（ｂ）で示した領域では層間絶縁膜１３、ライナー絶縁膜１２、第２の絶縁膜１１、ポリシリコン膜間絶縁膜５、第１のポリシリコン膜４、ゲート絶縁膜３を貫通して半導体基板２まで到達するコンタクト開口部１６が形成さる。図１３（ｂ）は、図上で左右方向に延伸するコンタクト開口部１６の延伸方向に沿った中心部分の断面であるため、全面でのこれらの膜が除去された状態の断面図となっている。次に、コンタクト開口部１６の側壁に第３の絶縁膜１４を形成する。
【００６６】
次に、図９に示すように、コンタクト開口部１６に、バリアメタル（図示せず）を形成し、次いで、タングステンを埋め込み、ＣＭＰ法により層間絶縁膜１３上のバリアメタル、およびタングステンを除去することにより、コンタクト導電膜１５を形成する。
【００６７】
以上により、本実施形態の半導体装置が形成される。
本実施形態によれば、ゲート加工時に、ソース側の選択ゲート間のソース線コンタクトＬＩ部において、第１のポリシリコン膜４を残すようにしたため、コンタクト形成工程のエッチングでの素子分離絶縁膜２３の後退が抑制され、素子分離絶縁膜２３の高さが活性領域２１の表面高さよりも高い構造となり、接合リークが抑制される構造となる。
【００６８】
一方、コンタクトＣＢ部においては、ドレイン側の選択ゲート加工時に第１のポリシリコン膜４もエッチング除去しているため、コンタクト形成時にこの領域での素子分離絶縁膜２３が後退し、活性領域２１表面より素子分離絶縁膜２３の高さは低くなるため、これによりコンタクトの活性領域上への接触面積を十分に確保することが可能となり、コンタクト抵抗を低減することができる。
【００６９】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
第１の絶縁膜９、側壁絶縁膜１０、第２の絶縁膜１１、第３の絶縁膜をシリコン酸化膜、ライナー絶縁膜１２シリコン窒化膜とした例を示したが、これにかぎらず、適宜入れ替えたり異なる絶縁膜を設けたりするなどの変形が可能である。
【００７０】
周辺回路領域の素子として、抵抗素子以外に第１のポリシリコン膜４上にコンタクト開口部が形成される他の回路素子に適用しても良い。例えば、第１のポリシリコン膜４と半導体基板とを電極としてゲート絶縁膜を挟んだ構成の容量素子に適用することができる。
【００７１】
ＮＡＮＤ型フラッシュメモリ装置に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
【００７２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７３】
図面中、２は半導体基板、３はゲート絶縁膜、４は第１のポリシリコン膜、５はポリシリコン膜間絶縁膜、６は第２のポリシリコン膜、７は金属膜、８はゲート電極、９は第１の絶縁膜、１０は側壁絶縁膜、１１は第２の絶縁膜、１２はライナー絶縁膜、１３は層間絶縁膜、１４は第３の絶縁膜、１５はコンタクト導電膜、１６はコンタクト開口部、１９は配線、２０は素子分離領域、２１は活性領域である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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