(57)【要約】【課題】Ｄ／Ａ変換精度の悪化を抑制することができるＤ／Ａ変換器を提供する。【解決手段】Ｄ／Ａ変換器１は、直列に接続された抵抗素子Ｒ０〜Ｒ５と、抵抗素子Ｒ０〜Ｒ５の２倍の抵抗値に設定され、第１端子が抵抗素子Ｒ０〜Ｒ５に接続された抵抗素子Ｒ１０〜Ｒ１５と、抵抗素子Ｒ１０〜Ｒ１５の第２端子に接続されたスイッチ回路ＳＷ０〜ＳＷ５とを有する。Ｄ／Ａ変換器１は、抵抗素子Ｒ１０〜Ｒ１５の第１端子に第１端子が接続され、抵抗素子Ｒ１０〜Ｒ１５と等しい抵抗値に設定された抵抗素子Ｒ２０〜Ｒ２５と、抵抗素子Ｒ２０〜Ｒ２５の第２端子とＧＮＤ線との間に接続されたスイッチ回路Ｓ０〜Ｓ５と、スイッチ回路ＳＷ０〜ＳＷ５，Ｓ０〜Ｓ５を制御する制御回路５０とを有する。スイッチＳＷ０〜ＳＷ５は、ノードＮ０〜Ｎ５の状態を、低電位電圧ＧＮＤ、高電位電圧ＶＤ、及びハイインピーダンスのいずれか一つに設定する。【選択図】図１
2014150319.tif 000002
【特許請求の範囲】
【請求項１】
デジタル入力信号に応じたアナログ信号を生成するＤ／Ａ変換器であって、
第１出力端子と前記アナログ信号が出力される第２出力端子との間に直列に接続された複数の第１抵抗素子と、
前記第１抵抗素子の抵抗値の２倍の抵抗値を有し、前記複数の第１抵抗素子を接続する各接続ノード及び前記第１出力端子に、それぞれの第１端子が接続された複数の第２抵抗素子と、
前記複数の第２抵抗素子のそれぞれの第２端子に接続された複数の第１スイッチ回路と、
前記第１出力端子に第１端子が接続された第２抵抗素子を除いた残りの前記第２抵抗素子の第１端子のうちの少なくとも１つに第１端子が接続され、前記第１抵抗素子の抵抗値の２倍の抵抗値を有する第３抵抗素子と、
前記第３抵抗素子の第２端子に第１端子が接続され、第２端子が第１配線に接続された第２スイッチ回路と、
前記デジタル入力信号に基づいて、前記第１スイッチ回路を制御する第１信号を生成するとともに、前記第２スイッチ回路を制御する第２信号を生成する制御回路と、を有し、
前記複数の第１スイッチ回路のうち少なくとも、前記第３抵抗素子の第１端子が接続される前記第１抵抗素子の接続ノードと前記第１出力端子との間に第１端子が接続された前記第２抵抗素子に接続された第１スイッチ回路は、当該第１スイッチ回路と前記第２抵抗素子との接続ノードの状態を、第１電圧、前記第１電圧と異なる第２電圧、及びハイインピーダンスのいずれか一つに設定することを特徴とするＤ／Ａ変換器。
【請求項２】
前記第１スイッチ回路は、
前記第２抵抗素子との接続ノードと低電位電圧である前記第１電圧の間に接続される第１トランジスタと、
前記第２抵抗素子との接続ノードと高電位電圧である前記第２電圧の間に接続される第２トランジスタと、
を有し、
前記第１信号に基づいて、前記第１電圧又は前記第２電圧を前記第２抵抗素子との接続ノードに出力することを特徴とする請求項１に記載のＤ／Ａ変換器。
【請求項３】
前記制御回路は、
前記第２スイッチ回路をオンし、前記第２抵抗素子と前記第３抵抗素子との接続ノードよりも前記第１出力端子側にある、前記第１抵抗素子の接続ノードに接続された前記第２抵抗素子に接続された前記第１スイッチ回路をハイインピーダンスにすることを特徴とする請求項１又は２に記載のＤ／Ａ変換器。
【請求項４】
前記制御回路は、
複数の前記第３抵抗素子に接続される前記第２スイッチ回路に対して、いずれか一つの前記第２スイッチ回路をオンすることを特徴とする請求項３に記載のＤ／Ａ変換器。
【請求項５】
前記第１出力端子に第１端子が接続され、前記第１抵抗素子の抵抗値の２倍の抵抗値を有する第４抵抗素子と、
前記第４抵抗素子の第２端子に第１端子が接続され、第２端子が前記第１配線に接続された第３スイッチ回路と、を有し、
前記制御回路は、前記デジタル入力信号に基づいて、前記第３スイッチ回路を制御する第３信号を生成することを特徴とする請求項１〜４のいずれか１つに記載のＤ／Ａ変換器。
【請求項６】
前記制御回路は、
前記デジタル入力信号が、前記デジタル入力信号の最下位ビットから第１ビットの１つ下位の第２ビットまで前記第１電圧に対応する第１論理レベルが連続し、前記第１ビットが前記第２電圧に対応する第２論理レベルとなる第１コードである場合に、前記最下位ビットから前記第２ビットまでのビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードをハイインピーダンスに設定する前記第１信号を生成し、前記第１ビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードを前記第２電圧に設定する前記第１信号を生成するとともに、前記第１ビットに対応する前記第２スイッチ回路をオンする前記第２信号を生成し、前記第３スイッチ回路をオフする前記第３信号を生成することを特徴とする請求項５に記載のＤ／Ａ変換器。
【請求項７】
前記第１出力端子に接続される前記第２抵抗素子の第２端子と接続される前記第１スイッチ回路は、前記デジタル入力信号の最下位ビットに対応し、
前記第２出力端子に一方の端子が接続される前記第１抵抗素子の他方の端子に接続される前記第２抵抗素子の第２端子と接続される前記第１スイッチ回路は、前記デジタル入力信号の最上位ビットに対応することを特徴とする請求項１乃至６のいずれか１つに記載のＤ／Ａ変換器。
【請求項８】
前記制御回路は、前記デジタル入力信号が前記第１コードとは異なるコードである場合に、前記第２スイッチ回路をオフする前記第２信号を生成し、前記第３スイッチ回路をオンする前記第３信号を生成することを特徴とする請求項６に記載のＤ／Ａ変換器。
【請求項９】
前記第３抵抗素子は、前記デジタル入力信号の最上位ビットに対応する前記第２抵抗素子の第１端子に第１端子が接続された第５抵抗素子を含み、
前記第２スイッチ回路は、前記第５抵抗素子の第２端子に接続された第４スイッチ回路を含み、
前記制御回路は、前記デジタル入力信号の最下位ビットから最上位ビットまでの全てのビットが前記第１論理レベルである場合に、前記最上位ビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードの電位を前記第１電圧に設定する前記第１信号を生成し、前記最上位ビット以外のビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードをハイインピーダンスに設定する前記第１信号を生成するとともに、前記第４スイッチ回路をオンする前記第２信号を生成し、前記第３スイッチ回路をオフする前記第３信号を生成することを特徴とする請求項６又は８に記載のＤ／Ａ変換器。
【請求項１０】
複数の前記第３抵抗素子と、複数の前記第２スイッチ回路とを有し、
前記制御回路は、前記デジタル入力信号が前記第１コードである場合に、前記第１ビットに対応する前記第２スイッチ回路をオンする前記第２信号を生成し、前記第１ビット以外のビットに対応する前記第２スイッチ回路をオフする前記第２信号を生成し、前記第３スイッチ回路をオフする前記第３信号を生成することを特徴とする請求項６，８，９のいずれか１つに記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａ変換器に関するものである。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するＤ／Ａ変換器の１つとして、Ｒ−２Ｒラダー抵抗網を用いたＲ−２Ｒ型Ｄ／Ａ変換器（Digital to Analog Converter）が知られている（例えば、特許文献１参照）。
【０００３】
図１９に示すように、従来のＲ−２Ｒ型Ｄ／Ａ変換器１００は、抵抗網１１０と、６ビットのデジタル入力信号Ｄ０〜Ｄ５に対応する６つのスイッチ２００〜２０５とを有している。スイッチ２００〜２０５は、高電位電圧ＶＤレベルの配線２２０と抵抗網１１０との間に接続されたトランジスタ２００ａ〜２０５ａと、抵抗網１１０と低電位電圧ＧＮＤレベルの配線２２１との間に接続されたトランジスタ２００ｂ〜２０５ｂとをそれぞれ有している。これらトランジスタ２００ａ〜２０５ａとトランジスタ２００ｂ〜２０５ｂとは、デジタル入力信号Ｄ０〜Ｄ５に応じて相補的にオンオフする。すなわち、スイッチ２００〜２０５は、ＣＭＯＳインバータ回路である。
【０００４】
Ｒ−２Ｒ型Ｄ／Ａ変換器１００は、抵抗網１１０に含まれる抵抗素子と各トランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂのオン抵抗とによって、高電位電圧ＶＤと低電位電圧ＧＮＤとの間の電圧差を分圧した電圧値のアナログ信号Ｖｏを出力する。例えば、Ｒ−２Ｒ型Ｄ／Ａ変換器１００は、図２０に示すように、コード（１０進数）及び設定コード（デジタル入力信号Ｄ０〜Ｄ５にて表わされる２進数）に応じた電圧値のアナログ信号Ｖｏを出力する。なお、図２０において、アナログ信号Ｖｏの電圧値は、高電位電圧ＶＤ＝６．４［Ｖ］、低電位電圧ＧＮＤ＝０［Ｖ］の場合を示す。また、コードは、デジタル入力信号Ｄ０〜Ｄ５にて表わされる２進数を１０進数で表わしたものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特公昭６３−４７２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、図１９に示したＲ−２Ｒ型Ｄ／Ａ変換器１００において、トランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂのサイズは、デジタル入力信号Ｄ０〜Ｄ５に応じて重み付けされている。図１９において、各トランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂの横に示した数値は、トランジスタサイズの比を示す。すなわち、「×１」は１倍、「×２」は２倍、「×４」は４倍、「×８」は８倍、「×１６」は１６倍、「×３２」は３２倍を示す。すなわち、トランジスタ２００ａ〜２０５ａのサイズ及びトランジスタ２００ｂ〜２０５ｂのサイズはそれぞれ、バイナリー（２のべき乗）の比率で重み付けされている。
【０００７】
トランジスタサイズの重み付けは、Ｒ−２Ｒ型Ｄ／Ａ変換器１００の微分非直線性（Differential Nonlinearity：ＤＮＬ）などのＤ／Ａ変換精度の悪化を抑制するために行われる。詳述すると、抵抗網１１０に含まれる抵抗素子に流れる電流の値は、設定コード（デジタル入力信号Ｄ０〜Ｄ２の論理レベル）によって変動する。ここで、図１９及び図２１に示すように、スイッチ２００のオン抵抗をＲ２００とし、スイッチ２０１のオン抵抗をＲ２０１とし、スイッチ２０２のオン抵抗をＲ２０２とし、スイッチ２０３のオン抵抗をＲ２０３とし、スイッチ２０４のオン抵抗をＲ２０４とし、スイッチ２０５のオン抵抗をＲ２０５とする。このとき、仮に、オン抵抗Ｒ２００〜Ｒ２０５の抵抗値が同一であった場合には、抵抗網１１０に含まれる抵抗素子に流れる電流によって、各オン抵抗Ｒ２００〜Ｒ２０５に接続された抵抗素子の端子ａ〜ｆの端子電圧にばらつきが生じる。この端子電圧のばらつきがＤＮＬを増大させる。このため、オン抵抗Ｒ２００〜Ｒ２０５の抵抗値を同一とした場合には、図２２に示すように、ＤＮＬ特性が大きく悪化する。ここで、図２２に示したＤＮＬ波形は、各コード（横軸）に対するＤＮＬの大きさ（縦軸）を示したものであり、オン抵抗Ｒ２００〜Ｒ２０５の抵抗値を同一とした場合のＤＮＬ特性を示している。上記ＤＮＬは、Ｄ／Ａ変換出力であるアナログ信号Ｖｏにおけるステップサイズの理想ステップサイズからの誤差である。このため、各コードにおけるＤＮＬが０に近いほど良好なＤＮＬ特性であると言え、各コードにおけるＤＮＬが０から離れるほどＤＮＬ特性が悪化していると言える。
【０００８】
上述のようにオン抵抗Ｒ２００〜Ｒ２０５の抵抗値を同一にした場合に対し、図１９に示すようにトランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂのトランジスタサイズをバイナリーの比率で重み付けした場合には、図２３に示すように、良好なＤＮＬ特性が得られる。詳述すると、図１９に示すようにトランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂのトランジスタサイズを重み付けすると、オン抵抗Ｒ２０５〜Ｒ２００の抵抗値がバイナリーの比率で重み付けされた抵抗値となる。すなわち、オン抵抗Ｒ２０５の抵抗値を基準とすると、オン抵抗Ｒ２０４が２倍の抵抗値、オン抵抗Ｒ２０３が４倍の抵抗値、オン抵抗Ｒ２０２が８倍の抵抗値、オン抵抗Ｒ２０１が１６倍の抵抗値、オン抵抗Ｒ２００が３２倍の抵抗値となる。例えば、オン抵抗Ｒ２０５を０．２［ｋΩ］に設定すると、オン抵抗Ｒ２０４が０．４［ｋΩ］、オン抵抗Ｒ２０３が０．８［ｋΩ］、オン抵抗Ｒ２０２が１．６［ｋΩ］、オン抵抗Ｒ２０１が３．２［ｋΩ］、オン抵抗Ｒ２００が６．４［ｋΩ］となる。このようにオン抵抗Ｒ２０５〜Ｒ２００の抵抗値がバイナリーの比率で重み付けされると、上述した端子ａ〜ｆの端子電圧のばらつきが抑制されるため、図２３に示すような良好なＤＮＬ特性を得ることができる。
【０００９】
しかしながら、Ｒ−２Ｒ型Ｄ／Ａ変換器１００の多ビット化が進むと、オン抵抗Ｒ２００〜Ｒ２０５の抵抗値のばらつき範囲が大きくなり、ＤＮＬ特性（Ｄ／Ａ変換精度）が悪化する。
【００１０】
詳述すると、図２３に示したＤＮＬ波形はスイッチ２００〜２０５の抵抗成分を固定値として扱った場合のＤＮＬ特性であるが、実際のＲ−２Ｒ型Ｄ／Ａ変換器１００では、トランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂのオン抵抗がスイッチ２００〜２０５の抵抗成分となる。ここで、ＭＯＳトランジスタのオン抵抗は、そのＭＯＳトランジスタのドレイン端子からソース端子への印加電圧値によって変動する。このため、トランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂのオン抵抗値は、設定コード（デジタル入力信号Ｄ０〜Ｄ５の論理レベル）の変化に伴って変動してしまう。したがって、設定コードの変化に伴ってトランジスタ２００ａ〜２０５ａ，２００ｂ〜２０５ｂのオン抵抗値がバイナリーの比率で重み付けされた抵抗値と誤差が生じ、端子ａ〜ｆの端子電圧にばらつきが生じるため、Ｄ／Ａ変換精度（ＤＮＬ特性）が悪化してしまう。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、デジタル入力信号に応じたアナログ信号を生成するＤ／Ａ変換器であって、第１出力端子と前記アナログ信号が出力される第２出力端子との間に直列に接続された複数の第１抵抗素子と、前記第１抵抗素子の抵抗値の２倍の抵抗値を有し、前記複数の第１抵抗素子を接続する各接続ノード及び前記第１出力端子に、それぞれの第１端子が接続された複数の第２抵抗素子と、前記複数の第２抵抗素子のそれぞれの第２端子に接続された複数の第１スイッチ回路と、前記第１出力端子に第１端子が接続された第２抵抗素子を除いた残りの前記第２抵抗素子の第１端子のうちの少なくとも１つに第１端子が接続され、前記第１抵抗素子の抵抗値の２倍の抵抗値を有する第３抵抗素子と、前記第３抵抗素子の第２端子に第１端子が接続され、第２端子が第１配線に接続された第２スイッチ回路と、前記デジタル入力信号に基づいて、前記第１スイッチ回路を制御する第１信号を生成するとともに、前記第２スイッチ回路を制御する第２信号を生成する制御回路と、を有し、前記複数の第１スイッチ回路のうち少なくとも、前記第３抵抗素子の第１端子が接続される前記第１抵抗素子の接続ノードと前記第１出力端子との間に第１端子が接続された前記第２抵抗素子に接続された第１スイッチ回路は、当該第１スイッチ回路と前記第２抵抗素子との接続ノードの状態を、第１電圧、前記第１電圧と異なる第２電圧、及びハイインピーダンスのいずれか一つに設定する。
【発明の効果】
【００１２】
本発明の一観点によれば、Ｄ／Ａ変換精度の悪化を抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】一実施形態のＤ／Ａ変換器を示すブロック回路図。
【図２】（ａ）〜（ｅ）は、スイッチの重み付け方法を示す説明図。
【図３】スイッチの重み付け方法を示す説明図。
【図４】ロジック回路の内部構成例を示す回路図。
【図５】一実施形態のＤ／Ａ変換器の動作を示す説明図。
【図６】（ａ）、（ｂ）は、一実施形態のＤ／Ａ変換器の作用を示す説明図。
【図７】（ａ）、（ｂ）は、従来のＤ／Ａ変換器の問題点を示す説明図。
【図８】（ａ）は、スイッチのオン抵抗値のばらつきが大きいＤ／Ａ変換器を示す回路図、（ｂ）は、（ａ）に示したＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図９】（ａ）は、スイッチのオン抵抗値のばらつきが大きい従来のＤ／Ａ変換器を示す回路図、（ｂ）は、（ａ）に示したＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図１０】（ａ）は、スイッチのオン抵抗値のばらつきが大きいＤ／Ａ変換器を示す回路図、（ｂ）は、（ａ）に示したＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図１１】（ａ）は、スイッチのオン抵抗値のばらつきが大きい従来のＤ／Ａ変換器を示す回路図、（ｂ）は、（ａ）に示したＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図１２】変形例のＤ／Ａ変換器を示すブロック回路図。
【図１３】変形例のＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図１４】（ａ）は、スイッチのオン抵抗値のばらつきが大きい変形例のＤ／Ａ変換器を示す回路図、（ｂ）は、（ａ）に示したＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図１５】（ａ）は、スイッチのオン抵抗値のばらつきが大きい従来のＤ／Ａ変換器を示す回路図、（ｂ）は、（ａ）に示したＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図１６】変形例のＤ／Ａ変換器を示すブロック回路図。
【図１７】（ａ）は、スイッチのオン抵抗値のばらつきが大きい変形例のＤ／Ａ変換器を示す回路図、（ｂ）は、（ａ）に示したＤ／Ａ変換器のＤＮＬ特性を示すグラフ、（ｃ）は、図１４（ａ）に示したＤ／Ａ変換器のＤＮＬ特性と、図１５（ａ）に示したＤ／Ａ変換器のＤＮＬ特性と、図１７（ａ）に示したＤ／Ａ変換器のＤＮＬ特性とを示すグラフ。
【図１８】変形例のＤ／Ａ変換器を示すブロック回路図。
【図１９】従来のＤ／Ａ変換器を示す回路図。
【図２０】従来のＤ／Ａ変換器の動作を示す説明図。
【図２１】従来のＤ／Ａ変換器の等価回路図。
【図２２】スイッチのオン抵抗値が全て同一である場合の従来のＤ／Ａ変換器のＤＮＬ特性を示すグラフ。
【図２３】スイッチのオン抵抗値がバイナリーの比率で重み付けされた場合の従来のＤＮＬ特性を示すグラフ。
【図２４】コードと端子ａ〜ｇの端子電圧との関係を示すグラフ。
【図２５】ＭＳＢ側でのスイッチのオン抵抗値のばらつきがＤＮＬ特性に与える影響を示すグラフ。
【図２６】ＬＳＢ側でのスイッチのオン抵抗値のばらつきがＤＮＬ特性に与える影響を示すグラフ。
【発明を実施するための形態】
【００１４】
以下、一実施形態を図１〜図１１に従って説明する。
図１に示すように、Ｄ／Ａ変換器１は、６ビットのデジタル入力信号Ｄ０〜Ｄ５に応じた電圧値のアナログ信号Ｖｏを生成するＲ−２Ｒ型Ｄ／Ａ変換器である。なお、デジタル入力信号Ｄ０は最下位ビット（Least Significant Bit：ＬＳＢ）、デジタル入力信号Ｄ１は２番目の下位ビット、デジタル入力信号Ｄ２は３番目の下位ビット、デジタル入力信号Ｄ３は４番目の下位ビットである。また、デジタル入力信号Ｄ４は５番目の下位ビット、デジタル入力信号Ｄ５は最上位ビット（Most Significant Bit：ＭＳＢ）である。
【００１５】
Ｄ／Ａ変換器１は、抵抗網１０と、デジタル入力信号Ｄ０〜Ｄ５にそれぞれ対応するスイッチ回路ＳＷ０〜ＳＷ５と、スイッチ回路Ｓ０〜Ｓ５と、インバータ回路２０〜２５，３０〜３５と、ノア回路４０〜４５と、デジタル入力信号Ｄ０〜Ｄ５が入力されるロジック回路５０とを有している。ここで、スイッチ回路ＳＷ０．ＳＷ１．ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５は、デジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５にそれぞれ対応して設けられたスイッチである。同様に、スイッチ回路Ｓ０，Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５は、デジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５にそれぞれ対応して設けられたスイッチである。
【００１６】
抵抗網１０は、第１出力端子と第２出力端子Ｔｏとの間に直列に接続された抵抗素子Ｒ０〜Ｒ５と、スイッチ回路ＳＷ０〜ＳＷ５とそれぞれ接続される抵抗素子Ｒ１０〜Ｒ１５と、抵抗素子Ｒ１０〜Ｒ１５の第１端子にそれぞれ接続された抵抗素子Ｒ２０〜Ｒ２５とを有している。抵抗素子Ｒ０〜Ｒ５の抵抗値は互いに等しく、所定の抵抗値Ｒに設定されている。抵抗素子Ｒ１０〜Ｒ１５の抵抗値は、抵抗素子Ｒ０〜Ｒ５の抵抗値Ｒの２倍（２Ｒ）に設定されている。抵抗素子Ｒ２０〜Ｒ２５の抵抗値は、抵抗素子Ｒ０〜Ｒ５の抵抗値Ｒの２倍（２Ｒ）に設定されている。すなわち、抵抗素子Ｒ２０〜Ｒ２５の抵抗値は、抵抗素子Ｒ１０〜Ｒ１５の抵抗値２Ｒと等しい抵抗値２Ｒに設定されている。図１において、各抵抗素子Ｒ０〜Ｒ５，Ｒ１０〜Ｒ１５，抵抗素子Ｒ２０〜Ｒ２５の抵抗値を判りやすくするため、抵抗素子Ｒ０〜Ｒ５を１つの抵抗シンボルにて示し、抵抗素子Ｒ１０〜Ｒ１５及び抵抗素子Ｒ２０〜Ｒ２５を２つの抵抗シンボルにて示している。なお、抵抗値２Ｒの抵抗素子Ｒ１０〜Ｒ１５，Ｒ２０〜Ｒ２５を、抵抗値Ｒの抵抗を２つ直列に接続した回路構成としてもよい。ここで、抵抗素子Ｒ１０，Ｒ１１，Ｒ１２，Ｒ１３，Ｒ１４，Ｒ１５は、デジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５にそれぞれ対応して設けられた抵抗である。
【００１７】
抵抗素子Ｒ０〜Ｒ５は互いに直列接続されている。抵抗素子Ｒ０〜Ｒ５が互いに接続されている各ノードには抵抗素子Ｒ１０〜Ｒ１５の第１端子及び抵抗素子Ｒ２０〜Ｒ２５の第１端子が接続されている。詳述すると、抵抗素子Ｒ０の第１端子（図１において右側端子）、つまり上記第１出力端子には、抵抗素子Ｒ１０の第１端子及び抵抗素子Ｒ２０の第１端子が接続されている。抵抗素子Ｒ０の第２端子と抵抗素子Ｒ１の第１端子が接続されている接続ノードには、抵抗素子Ｒ１１の第１端子及び抵抗素子Ｒ２１の第１端子が接続されている。抵抗素子Ｒ１の第２端子と抵抗素子Ｒ２の第１端子が接続されている接続ノードには、抵抗素子Ｒ１２の第１端子及び抵抗素子Ｒ２２の第１端子が接続されている。抵抗素子Ｒ２の第２端子と抵抗素子Ｒ３の第１端子が接続されている接続ノードには、抵抗素子Ｒ１３の第１端子及び抵抗素子Ｒ２３の第１端子が接続されている。抵抗素子Ｒ３の第２端子と抵抗素子Ｒ４の第１端子が接続されている接続ノードには、抵抗素子Ｒ１４の第１端子及び抵抗素子Ｒ２４の第１端子が接続されている。抵抗素子Ｒ４の第２端子と抵抗素子Ｒ５の第１端子が接続されている接続ノードには、抵抗素子Ｒ１５の第１端子及び抵抗素子Ｒ２５の第１端子が接続されている。そして、抵抗素子Ｒ５の第２端子が第２出力端子Ｔｏに接続されている。
【００１８】
抵抗素子Ｒ１０の第２端子はスイッチ回路ＳＷ０に接続され、抵抗素子Ｒ１１の第２端子はスイッチ回路ＳＷ１に接続され、抵抗素子Ｒ１２の第２端子はスイッチ回路ＳＷ２に接続されている。抵抗素子Ｒ１３の第２端子はスイッチ回路ＳＷ３に接続され、抵抗素子Ｒ１４の第２端子はスイッチ回路ＳＷ４に接続され、抵抗素子Ｒ１５の第２端子はスイッチ回路ＳＷ５に接続されている。また、抵抗素子Ｒ２０の第１端子は抵抗素子Ｒ１０の第１端子に接続され、抵抗素子Ｒ２０の第２端子はスイッチ回路Ｓ０に接続されている。抵抗素子Ｒ２１の第１端子は抵抗素子Ｒ１１の第１端子に接続され、抵抗素子Ｒ２１の第２端子はスイッチ回路Ｓ１に接続されている。抵抗素子Ｒ２２の第１端子は抵抗素子Ｒ１２の第１端子に接続され、抵抗素子Ｒ２２の第２端子はスイッチ回路Ｓ２に接続されている。抵抗素子Ｒ２３の第１端子は抵抗素子Ｒ１３の第１端子に接続され、抵抗素子Ｒ２３の第２端子はスイッチ回路Ｓ３に接続されている。抵抗素子Ｒ２４の第１端子は抵抗素子Ｒ１４の第１端子に接続され、抵抗素子Ｒ２４の第２端子はスイッチ回路Ｓ４に接続されている。抵抗素子Ｒ２５の第１端子は抵抗素子Ｒ１５の第１端子に接続され、抵抗素子Ｒ２５の第２端子はスイッチ回路Ｓ５に接続されている。
【００１９】
スイッチ回路ＳＷ０は、２つのトランジスタＴＰ０，ＴＮ０を有している。トランジスタＴＰ０は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ０は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＰ０のソース端子には、高電位電圧ＶＤが供給される配線（以下、ＶＤ線とも言う。）が接続されている。トランジスタＴＰ０のドレイン端子は、上記抵抗素子Ｒ１０の第２端子とトランジスタＴＮ０のドレイン端子とに接続されている。すなわち、抵抗素子Ｒ１０の第２端子とスイッチ回路ＳＷ０の出力端子とが接続されるノードＮ０には、トランジスタＴＰ０，ＴＮ０のドレイン端子が接続されている。トランジスタＴＮ０のソース端子には、低電位電圧ＧＮＤが供給される配線（以下、ＧＮＤ線とも言う。）が接続されている。トランジスタＴＰ０のゲート端子にはインバータ回路２０の出力端子が接続されている。インバータ回路２０の入力端子にはインバータ回路３０の出力端子が接続され、そのインバータ回路３０にはロジック回路５０から信号ＤＴ０が供給される。また、トランジスタＴＮ０のゲート端子にはノア回路４０の出力端子が接続されている。ノア回路４０には、インバータ回路３０の出力信号が供給されるとともに、ロジック回路５０から信号ＤＩ０が供給される。
【００２０】
トランジスタＴＰ０は、信号ＤＴ０の論理レベル（「０（論理Ｌレベル）」又は「１（論理Ｈレベル）」）に応じてオンオフする。また、トランジスタＴＮ０は、信号ＤＴ０の論理レベル及び信号ＤＩ０の論理レベル（「０（論理Ｌレベル）」又は「１（論理Ｈレベル）」）に応じてオンオフする。
【００２１】
例えば、ロジック回路５０からＬレベルの信号ＤＴ０が出力されると、インバータ回路２０から出力されるＬレベルの信号に応答してトランジスタＴＰ０がオンし、ノア回路４０から出力されるＬレベルの信号に応答してトランジスタＴＮ０がオフする。このようにトランジスタＴＰ０がオンすると、ノードＮ０にＶＤ線が接続され、ノードＮ０の電位がＨレベル（高電位電圧ＶＤレベル）に設定される。すなわち、オンしたトランジスタＴＰ０によって、ノードＮ０が高電位電圧ＶＤレベルにプルアップされる。また、ロジック回路５０からＨレベルの信号ＤＴ０及びＬレベルの信号ＤＩ０が出力されると、インバータ回路２０から出力されるＨレベルの信号に応答してトランジスタＴＰ０がオフし、ノア回路４０から出力されるＨレベルの信号に応答してトランジスタＴＮ０がオンする。このようにトランジスタＴＮ０がオンすると、ノードＮ０にＧＮＤ線が接続され、ノードＮ０の電位がＬレベル（低電位電圧ＧＮＤレベル）に設定される。すなわち、オンしたトランジスタＴＮ０によって、ノードＮ０が低電位電圧ＧＮＤレベルにプルダウンされる。そして、ロジック回路５０からＨレベルの信号ＤＴ０及びＨレベルの信号ＤＩ０が出力されると、インバータ回路２０から出力されるＨレベルの信号に応答してトランジスタＴＰ０がオフし、ノア回路４０から出力されるＬレベルの信号に応答してトランジスタＴＮ０がオフする。このようにトランジスタＴＰ０，ＴＮ０の双方がオフすると、ノードＮ０がＶＤ線及びＧＮＤ線と切り離されてオープン（ＯＰＥＮ）状態になる。すなわち、トランジスタＴＰ０，ＴＮ０の双方がオフすると、ノードＮ０がハイインピーダンス状態になる。このように、スイッチ回路ＳＷ０は、信号ＤＴ０，ＤＩ０に応答して、ノードＮ０をＨレベル、Ｌレベル、ハイインピーダンスのいずれかの状態に設定するスリーステート型のバッファ回路である。
【００２２】
スイッチ回路ＳＷ１〜ＳＷ５は、上記スイッチ回路ＳＷ０と同様の構成を有するため、ここでは簡単に説明する。
スイッチ回路ＳＷ１は、スイッチ回路ＳＷ０と同様に、ノードＮ１をＨレベル、Ｌレベル、ハイインピーダンスのいずれかの状態に設定するスリーステート型のバッファ回路である。このスイッチ回路ＳＷ１は、２つのトランジスタＴＰ１，ＴＮ１を有している。トランジスタＴＰ１は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ１は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＰ１のソース端子にはＶＤ線が接続されている。トランジスタＴＰ１のドレイン端子は、上記抵抗素子Ｒ１１の第２端子とトランジスタＴＮ１のドレイン端子とに接続されている。すなわち、抵抗素子Ｒ１１の第２端子とスイッチ回路ＳＷ１の出力端子とが接続されるノードＮ１には、トランジスタＴＰ１，ＴＮ１のドレイン端子が接続されている。トランジスタＴＮ１のソース端子にはＧＮＤ線が接続されている。トランジスタＴＰ１のゲート端子にはインバータ回路２１の出力端子が接続されている。インバータ回路２１の入力端子にはインバータ回路３１の出力端子が接続され、そのインバータ回路３１にはロジック回路５０から信号ＤＴ１が供給される。また、トランジスタＴＮ１のゲート端子にはノア回路４１の出力端子が接続されている。ノア回路４１には、インバータ回路３１の出力信号が供給されるとともに、ロジック回路５０から信号ＤＩ１が供給される。
【００２３】
トランジスタＴＰ１は、信号ＤＴ１の論理レベル（「０」又は「１」）に応じてオンオフする。また、トランジスタＴＮ１は、信号ＤＴ１の論理レベル及び信号ＤＩ１の論理レベル（「０」又は「１」）に応じてオンオフする。スイッチ回路ＳＷ１では、信号ＤＴ１，ＤＩ１に応答して、トランジスタＴＰ１，ＴＮ１の少なくとも一方がオフされる。
【００２４】
スイッチ回路ＳＷ２は、スイッチ回路ＳＷ０と同様に、ノードＮ２をＨレベル、Ｌレベル、ハイインピーダンスのいずれかの状態に設定するスリーステート型のバッファ回路である。このスイッチ回路ＳＷ２は、２つのトランジスタＴＰ２，ＴＮ２を有している。トランジスタＴＰ２は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ２は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＰ２のソース端子にはＶＤ線が接続されている。トランジスタＴＰ２のドレイン端子は、上記抵抗素子Ｒ１２の第２端子とトランジスタＴＮ２のドレイン端子とに接続されている。すなわち、抵抗素子Ｒ１２の第２端子とスイッチ回路ＳＷ２の出力端子とが接続されるノードＮ２には、トランジスタＴＰ２，ＴＮ２のドレイン端子が接続されている。トランジスタＴＮ２のソース端子にはＧＮＤ線が接続されている。トランジスタＴＰ２のゲート端子にはインバータ回路２２の出力端子が接続されている。インバータ回路２２の入力端子にはインバータ回路３２の出力端子が接続され、そのインバータ回路３２にはロジック回路５０から信号ＤＴ２が供給される。また、トランジスタＴＮ２のゲート端子にはノア回路４２の出力端子が接続されている。ノア回路４２には、インバータ回路３２の出力信号が供給されるとともに、ロジック回路５０から信号ＤＩ２が供給される。
【００２５】
トランジスタＴＰ２は、信号ＤＴ２の論理レベル（「０」又は「１」）に応じてオンオフする。また、トランジスタＴＮ２は、信号ＤＴ２の論理レベル及び信号ＤＩ２の論理レベル（「０」又は「１」）に応じてオンオフする。スイッチ回路ＳＷ２では、信号ＤＴ２，ＤＩ２に応答して、トランジスタＴＰ２，ＴＮ２の少なくとも一方がオフされる。
【００２６】
スイッチ回路ＳＷ３は、スイッチ回路ＳＷ０と同様に、ノードＮ３をＨレベル、Ｌレベル、ハイインピーダンスのいずれかの状態に設定するスリーステート型のバッファ回路である。このスイッチ回路ＳＷ３は、２つのトランジスタＴＰ３，ＴＮ３を有している。トランジスタＴＰ３は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ３は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＰ３のソース端子にはＶＤ線が接続されている。トランジスタＴＰ３のドレイン端子は、上記抵抗素子Ｒ１３の第２端子とトランジスタＴＮ３のドレイン端子とに接続されている。すなわち、抵抗素子Ｒ１３の第２端子とスイッチ回路ＳＷ３の出力端子とが接続されるノードＮ３には、トランジスタＴＰ３，ＴＮ３のドレイン端子が接続されている。トランジスタＴＮ３のソース端子にはＧＮＤ線が接続されている。トランジスタＴＰ３のゲート端子にはインバータ回路２３の出力端子が接続されている。インバータ回路２３の入力端子にはインバータ回路３３の出力端子が接続され、そのインバータ回路３３にはロジック回路５０から信号ＤＴ３が供給される。また、トランジスタＴＮ３のゲート端子にはノア回路４３の出力端子が接続されている。ノア回路４３には、インバータ回路３３の出力信号が供給されるとともに、ロジック回路５０から信号ＤＩ３が供給される。
【００２７】
トランジスタＴＰ３は、信号ＤＴ３の論理レベル（「０」又は「１」）に応じてオンオフする。また、トランジスタＴＮ３は、信号ＤＴ３の論理レベル及び信号ＤＩ３の論理レベル（「０」又は「１」）に応じてオンオフする。スイッチ回路ＳＷ３では、信号ＤＴ３，ＤＩ３に応答して、トランジスタＴＰ３，ＴＮ３の少なくとも一方がオフされる。
【００２８】
スイッチ回路ＳＷ４は、スイッチ回路ＳＷ０と同様に、ノードＮ４をＨレベル、Ｌレベル、ハイインピーダンスのいずれかの状態に設定するスリーステート型のバッファ回路である。このスイッチ回路ＳＷ４は、２つのトランジスタＴＰ４，ＴＮ４を有している。トランジスタＴＰ４は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ４は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＰ４のソース端子にはＶＤ線が接続されている。トランジスタＴＰ４のドレイン端子は、上記抵抗素子Ｒ１４の第２端子とトランジスタＴＮ４のドレイン端子とに接続されている。すなわち、抵抗素子Ｒ１４の第２端子とスイッチ回路ＳＷ４の出力端子とが接続されるノードＮ４には、トランジスタＴＰ４，ＴＮ４のドレイン端子が接続されている。トランジスタＴＮ４のソース端子にはＧＮＤ線が接続されている。トランジスタＴＰ４のゲート端子にはインバータ回路２４の出力端子が接続されている。インバータ回路２４の入力端子にはインバータ回路３４の出力端子が接続され、そのインバータ回路３４にはロジック回路５０から信号ＤＴ４が供給される。また、トランジスタＴＮ４のゲート端子にはノア回路４４の出力端子が接続されている。ノア回路４４には、インバータ回路３４の出力信号が供給されるとともに、ロジック回路５０から信号ＤＩ４が供給される。
【００２９】
トランジスタＴＰ４は、信号ＤＴ４の論理レベル（「０」又は「１」）に応じてオンオフする。また、トランジスタＴＮ４は、信号ＤＴ４の論理レベル及び信号ＤＩ４の論理レベル（「０」又は「１」）に応じてオンオフする。スイッチ回路ＳＷ４では、信号ＤＴ４，ＤＩ４に応答して、トランジスタＴＰ４，ＴＮ４の少なくとも一方がオフされる。
【００３０】
スイッチ回路ＳＷ５は、スイッチ回路ＳＷ０と同様に、ノードＮ５をＨレベル、Ｌレベル、ハイインピーダンスのいずれかの状態に設定するスリーステート型のバッファ回路である。このスイッチ回路ＳＷ５は、２つのトランジスタＴＰ５，ＴＮ５を有している。トランジスタＴＰ５は例えばＰチャネルＭＯＳトランジスタであり、トランジスタＴＮ５は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴＰ５のソース端子にはＶＤ線が接続されている。トランジスタＴＰ５のドレイン端子は、上記抵抗素子Ｒ１５の第２端子とトランジスタＴＮ５のドレイン端子とに接続されている。すなわち、抵抗素子Ｒ１５の第２端子とスイッチ回路ＳＷ５の出力端子とが接続されるノードＮ５には、トランジスタＴＰ５，ＴＮ５のドレイン端子が接続されている。トランジスタＴＮ５のソース端子にはＧＮＤ線が接続されている。トランジスタＴＰ５のゲート端子にはインバータ回路２５の出力端子が接続されている。インバータ回路２５の入力端子にはインバータ回路３５の出力端子が接続され、そのインバータ回路３５にはロジック回路５０から信号ＤＴ５が供給される。また、トランジスタＴＮ５のゲート端子にはノア回路４５の出力端子が接続されている。ノア回路４５には、インバータ回路３５の出力信号が供給されるとともに、ロジック回路５０から信号ＤＩ５が供給される。
【００３１】
トランジスタＴＰ５は、信号ＤＴ５の論理レベル（「０」又は「１」）に応じてオンオフする。また、トランジスタＴＮ５は、信号ＤＴ５の論理レベル及び信号ＤＩ５の論理レベル（「０」又は「１」）に応じてオンオフする。スイッチ回路ＳＷ５では、信号ＤＴ５，ＤＩ５に応答して、トランジスタＴＰ５，ＴＮ５の少なくとも一方がオフされる。
【００３２】
スイッチ回路Ｓ０は、１つのトランジスタＴ０を有している。トランジスタＴ０は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ０のドレイン端子（第１端子）は上記抵抗素子Ｒ２０の第２端子に接続されている。トランジスタＴ０のソース端子（第２端子）には低電位電圧ＧＮＤが供給される。トランジスタＴ０のゲート端子（制御端子）には、ロジック回路５０から信号ＤＳ０が供給される。このトランジスタＴ０は、信号ＤＳ０の論理レベル（「０（論理Ｌレベル）」又は「１（論理Ｈレベル）」）に応じてオンオフする。そして、トランジスタＴ０のオンオフ動作によって、抵抗素子Ｒ２０の第２端子とスイッチ回路Ｓ０とが接続されたノードＮＳ０がＬレベル（低電位電圧ＧＮＤレベル）又はハイインピーダンス状態に設定される。例えば、Ｈレベルの信号ＤＳ０に応答してトランジスタＴ０がオンすると、ノードＮＳ０がＧＮＤ線に接続され、ノードＮＳ０の電位がＬレベル（低電位電圧ＧＮＤレベル）に設定される。すなわち、オンしたトランジスタＴ０によって、ノードＮＳ０が低電位電圧ＧＮＤレベルにプルダウンされる。また、Ｌレベルの信号ＤＳ０に応答してトランジスタＴ０がオフすると、ノードＮＳ０がＧＮＤ線と切り離されてオープン状態になる。すなわち、トランジスタＴ０がオフすると、ノードＮＳ０がハイインピーダンス状態になる。
【００３３】
スイッチ回路Ｓ１は、１つのトランジスタＴ１を有している。トランジスタＴ１は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ１のドレイン端子（第１端子）は上記抵抗素子Ｒ２１の第２端子（ノードＮＳ１）に接続されている。トランジスタＴ１のソース端子（第２端子）にはＧＮＤ線が接続されている。トランジスタＴ１のゲート端子（制御端子）には、ロジック回路５０から信号ＤＳ１が供給される。このトランジスタＴ１は、信号ＤＳ１の論理レベル（「０」又は「１」）に応じてオンオフする。そして、トランジスタＴ１のオンオフ動作によって、抵抗素子Ｒ２１の第２端子とスイッチ回路Ｓ１とが接続されたノードＮＳ１がＬレベル（低電位電圧ＧＮＤレベル）又はハイインピーダンス状態に設定される。例えば、Ｈレベルの信号ＤＳ１に応答してトランジスタＴ１がオンすると、ノードＮＳ１にＧＮＤ線が接続され、ノードＮＳ１の電位がＬレベルに設定される。すなわち、オンしたトランジスタＴ１によって、ノードＮＳ１が低電位電圧ＧＮＤレベルにプルダウンされる。また、Ｌレベルの信号ＤＳ１に応答してトランジスタＴ１がオフすると、ノードＮＳ１がＧＮＤ線と切り離されてオープン状態になる。すなわち、トランジスタＴ１がオフすると、ノードＮＳ１がハイインピーダンス状態になる。
【００３４】
スイッチ回路Ｓ２〜Ｓ５は、上記スイッチ回路Ｓ１と同様の構成を有するため、ここでは簡単に説明する。
スイッチ回路Ｓ２は、１つのトランジスタＴ２を有している。トランジスタＴ２は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ２のドレイン端子（第１端子）は上記抵抗素子Ｒ２２の第２端子（ノードＮＳ２）に接続されている。トランジスタＴ２のソース端子（第２端子）にはＧＮＤ線が接続されている。トランジスタＴ２のゲート端子（制御端子）には、ロジック回路５０から信号ＤＳ２が供給される。このトランジスタＴ２は、信号ＤＳ２の論理レベル（「０」又は「１」）に応じてオンオフする。そして、トランジスタＴ２のオンオフ動作によって、抵抗素子Ｒ２２の第２端子とスイッチ回路Ｓ２とが接続されたノードＮＳ２がＬレベル（低電位電圧ＧＮＤレベル）又はハイインピーダンス状態に設定される。
【００３５】
スイッチ回路Ｓ３は、１つのトランジスタＴ３を有している。トランジスタＴ３は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ３のドレイン端子（第１端子）は上記抵抗素子Ｒ２３の第２端子（ノードＮＳ３）に接続されている。トランジスタＴ３のソース端子（第２端子）にはＧＮＤ線が接続されている。トランジスタＴ３のゲート端子（制御端子）には、ロジック回路５０から信号ＤＳ３が供給される。このトランジスタＴ３は、信号ＤＳ３の論理レベル（「０」又は「１」）に応じてオンオフする。そして、トランジスタＴ３のオンオフ動作によって、抵抗素子Ｒ２３の第２端子とスイッチ回路Ｓ３とが接続されたノードＮＳ３がＬレベル（低電位電圧ＧＮＤレベル）又はハイインピーダンス状態に設定される。
【００３６】
スイッチ回路Ｓ４は、１つのトランジスタＴ４を有している。トランジスタＴ４は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ４のドレイン端子（第１端子）は上記抵抗素子Ｒ２４の第２端子（ノードＮＳ４）に接続されている。トランジスタＴ４のソース端子（第２端子）にはＧＮＤ線が接続されている。トランジスタＴ４のゲート端子（制御端子）には、ロジック回路５０から信号ＤＳ４が供給される。このトランジスタＴ４は、信号ＤＳ４の論理レベル（「０」又は「１」）に応じてオンオフする。そして、トランジスタＴ４のオンオフ動作によって、抵抗素子Ｒ２４の第２端子とスイッチ回路Ｓ４とが接続されたノードＮＳ４がＬレベル（低電位電圧ＧＮＤレベル）又はハイインピーダンス状態に設定される。
【００３７】
スイッチ回路Ｓ５は、１つのトランジスタＴ５を有している。トランジスタＴ５は例えばＮチャネルＭＯＳトランジスタである。トランジスタＴ５のドレイン端子（第１端子）は上記抵抗素子Ｒ２５の第２端子（ノードＮＳ５）に接続されている。トランジスタＴ５のソース端子（第２端子）にはＧＮＤ線が接続されている。トランジスタＴ５のゲート端子（制御端子）には、ロジック回路５０から信号ＤＳ５が供給される。このトランジスタＴ５は、信号ＤＳ５の論理レベル（「０」又は「１」）に応じてオンオフする。そして、トランジスタＴ５のオンオフ動作によって、抵抗素子Ｒ２５の第２端子とスイッチ回路Ｓ５とが接続されたノードＮＳ５がＬレベル（低電位電圧ＧＮＤレベル）又はハイインピーダンス状態に設定される。
【００３８】
Ｄ／Ａ変換器１において、スイッチ回路ＳＷ０〜ＳＷ５に含まれるトランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５のオン抵抗値は０［Ω］が理想的である。これは、トランジスタを介して高電位電圧ＶＤ又は低電位電圧ＧＮＤが供給される抵抗の端子電圧が互いに等しいことを理想としているためである。また、Ｄ／Ａ変換器１において、各抵抗素子Ｒ０〜Ｒ５，Ｒ１０〜Ｒ１５に流れる電流量は、設定コード、即ちデジタル入力信号Ｄ０〜Ｄ５の論理レベル（「０（論理Ｌレベル）」又は「１（論理Ｈレベル）」）の組み合わせに応じて変化する。このため、トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５のオン抵抗値が０［Ω］よりも高く互いに等しい場合には、上記電流量の変化が抵抗素子Ｒ１０〜Ｒ１５の端子電圧の変動を招く。
【００３９】
そこで、トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５のオン抵抗値は、デジタル入力信号Ｄ０〜Ｄ５に応じて重み付けされている。例えば、トランジスタＴＰ５〜ＴＰ０のオン抵抗値は、バイナリー（２のべき乗）の比率（１：２：４：８：１６：３２）で重み付けされるとともに、トランジスタＴＮ５〜ＴＮ０のオン抵抗値は、バイナリーの比率で重み付けされている。また、トランジスタＴＰ５〜ＴＰ０，ＴＮ５〜ＴＮ０と並列に接続されたトランジスタＴ５〜Ｔ０のオン抵抗値も同様に、バイナリーの比率で重み付けされている。
【００４０】
詳述すると、図２（ａ）に示すように、トランジスタＴＰ５のオン抵抗値を基準抵抗値（×１）とし、この基準抵抗値に対して、トランジスタＴＰ４のオン抵抗値が２倍（×２）の抵抗値、トランジスタＴＰ３のオン抵抗値が４倍（×４）の抵抗値に設定されている。同様に、トランジスタＴＰ５のオン抵抗値（×１）に対して、トランジスタＴＰ２のオン抵抗値が８倍（×８）の抵抗値、トランジスタＴＰ１のオン抵抗値が１６倍（×１６）の抵抗値、トランジスタＴＰ０のオン抵抗値が３２倍（×３２）の抵抗値に設定されている。一方、トランジスタＴＮ５，Ｔ５のオン抵抗値を基準抵抗値（×１）とし、この基準抵抗値に対して、トランジスタＴＮ４，Ｔ４のオン抵抗値が２倍（×２）の抵抗値、トランジスタＴＮ３，Ｔ３のオン抵抗値が４倍（×４）の抵抗値に設定されている。同様に、トランジスタＴＮ５，Ｔ５のオン抵抗値（×１）に対して、トランジスタＴＮ２，Ｔ２のオン抵抗値が８倍（×８）の抵抗値、トランジスタＴＮ１，Ｔ１のオン抵抗値が１６倍（×１６）の抵抗値、トランジスタＴＮ０，Ｔ０のオン抵抗値が３２倍（×３２）の抵抗値に設定されている。
【００４１】
ここで、オン抵抗値が４倍に設定されたトランジスタＴＰ３としては、図２（ｃ）に示したチャネル幅Ｗｐ及びチャネル長Ｌｐの基準トランジスタＴｐを、図２（ｂ）に示すように２個並列に接続した構造（ｍ＝２）が用いられる。この場合のトランジスタＴＰ３のゲート面積は、Ｗｐ×Ｌｐ×２となる。同様に、オン抵抗値が４倍に設定されたトランジスタＴＮ３，Ｔ３としては、図２（ｅ）に示したチャネル幅Ｗｎ及びチャネル長Ｌｎの基準トランジスタＴｎを、図２（ｂ）に示すように２個並列に接続した構造（ｍ＝２）が用いられる。この場合のトランジスタＴＮ３，Ｔ３のゲート面積はそれぞれ、Ｗｎ×Ｌｎ×２となる。
【００４２】
オン抵抗値が２倍（トランジスタＴＰ３のオン抵抗値の１／２倍）に設定されたトランジスタＴＰ４としては、互いに並列に接続された４個の基準トランジスタＴｐ（ｍ＝４）が用いられる。この場合のトランジスタＴＰ４のゲート面積は、Ｗｐ×Ｌｐ×４となる。同様に、オン抵抗値が２倍（トランジスタＴＮ３，Ｔ３のオン抵抗値の１／２倍）に設定されたトランジスタＴＮ４，Ｔ４としては、互いに並列に接続された４個の基準トランジスタＴｎ（ｍ＝４）が用いられる。この場合のトランジスタＴＮ４，Ｔ４のゲート面積はそれぞれ、Ｗｎ×Ｌｎ×４となる。
【００４３】
オン抵抗値が基準抵抗値（トランジスタＴＰ３のオン抵抗値の１／４倍）に設定されたトランジスタＴＰ５としては、互いに並列に接続された８個の基準トランジスタＴｐ（ｍ＝８）が用いられる。この場合のトランジスタＴＰ５のゲート面積は、Ｗｐ×Ｌｐ×８となる。同様に、オン抵抗値が基準抵抗値（トランジスタＴＮ３，Ｔ３のオン抵抗値の１／４倍）に設定されたトランジスタＴＮ５，Ｔ５としては、互いに並列に接続された８個の基準トランジスタＴｎ（ｍ＝８）が用いられる。この場合のトランジスタＴＮ５，Ｔ５のゲート面積はそれぞれ、Ｗｎ×Ｌｎ×８となる。
【００４４】
一方、オン抵抗値が８倍（トランジスタＴＰ３のオン抵抗値の２倍）に設定されたトランジスタＴＰ２としては、図２（ｃ）に示すように、２個直列に接続された（２段積みされた）基準トランジスタＴｐ群を２個並列に接続した構造（ｍ＝２を２段積み）が用いられる。この場合のトランジスタＴＰ２のゲート面積は、Ｗｐ×Ｌｐ×４となる。同様に、オン抵抗値が８倍（トランジスタＴＮ３，Ｔ３のオン抵抗値の２倍）に設定されたトランジスタＴＮ２，Ｔ２としては、図２（ｃ）に示すように、２個直列に接続された（２段積みされた）基準トランジスタＴｎ群を２個並列に接続した構造が用いられる。この場合のトランジスタＴＮ２，Ｔ２のゲート面積は、Ｗｎ×Ｌｎ×４となる。
【００４５】
オン抵抗値が１６倍（トランジスタＴＰ３のオン抵抗値の４倍）に設定されたトランジスタＴＰ１としては、４個直列に接続された（４段積みされた）基準トランジスタＴｐ群を２個並列に接続した構造（ｍ＝２を４段積み）が用いられる。この場合のトランジスタＴＰ１のゲート面積は、Ｗｐ×Ｌｐ×８となる。同様に、オン抵抗値が１６倍（トランジスタＴＮ３，Ｔ３のオン抵抗値の４倍）に設定されたトランジスタＴＮ１，Ｔ１としては、４個直列に接続された（４段積みされた）基準トランジスタＴｎ群を２個並列に接続した構造（ｍ＝２を４段積み）が用いられる。この場合のトランジスタＴＮ１，Ｔ１のゲート面積は、Ｗｎ×Ｌｎ×８となる。
【００４６】
オン抵抗値が３２倍（トランジスタＴＰ３のオン抵抗値の８倍）に設定されたトランジスタＴＰ０としては、８個直列に接続された（８段積みされた）基準トランジスタＴｐ群を２個並列に接続した構造（ｍ＝２を８段積み）が用いられる。この場合のトランジスタＴＰ０のゲート面積は、Ｗｐ×Ｌｐ×１６となる。同様に、オン抵抗値が３２倍（トランジスタＴＮ３，Ｔ３のオン抵抗値の８倍）に設定されたトランジスタＴＮ０，Ｔ０としては、８個直列に接続された（８段積みされた）基準トランジスタＴｎ群を２個並列に接続した構造（ｍ＝２を８段積み）が用いられる。この場合のトランジスタＴＮ０，Ｔ０のゲート面積は、Ｗｎ×Ｌｎ×１６となる。
【００４７】
このように本例では、トランジスタＴＰ０〜ＴＰ５のゲートの総面積がＷｐ×Ｌｐ×４２となり、トランジスタＴＮ０〜ＴＮ５のゲートの総面積がＷｎ×Ｌｎ×４２となり、トランジスタＴ０〜Ｔ５のゲートの総面積がＷｎ×Ｌｎ×４２となる。
【００４８】
なお、図３に示した例のように各トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５，Ｔ０〜Ｔ５の構造を変更してもよい。トランジスタＴＰ０〜ＴＰ５のみについて以下に詳述する。オン抵抗値が基準抵抗値に設定されたトランジスタＴＰ５としては、互いに並列に接続された６４個の基準トランジスタＴｐ（ｍ＝６４）を用いてもよい。オン抵抗値が２倍に設定されたトランジスタＴＰ４は、互いに並列に接続された３２個の基準トランジスタＴｐ（ｍ＝３２）を用いてもよい。オン抵抗値が４倍に設定されたトランジスタＴＰ３は、互いに並列に接続された１６個の基準トランジスタＴｐ（ｍ＝１６）を用いてもよい。オン抵抗値が８倍に設定されたトランジスタＴＰ２は、互いに並列に接続された８個の基準トランジスタＴｐ（ｍ＝８）を用いてもよい。オン抵抗値が１６倍に設定されたトランジスタＴＰ１は、互いに並列に接続された４個の基準トランジスタＴｐ（ｍ＝４）を用いてもよい。オン抵抗値が３２倍に設定されたトランジスタＴＰ０は、互いに並列に接続された２個の基準トランジスタＴｐ（ｍ＝２）を用いてもよい。この場合には、トランジスタＴＰ０〜ＴＰ５のゲートの総面積は、Ｗｐ×Ｌｐ×１２６となる。ここでは、詳細な説明を省略したが、トランジスタＴＮ０〜ＴＮ５，Ｔ０〜Ｔ５についても同様に変更することができる。
【００４９】
図１に示したロジック回路５０は、６ビットのデジタル入力信号Ｄ０〜Ｄ５を入力し、それらデジタル入力信号Ｄ０〜Ｄ５の論理レベル（ビット値）の組み合わせ（つまり、設定コード）に応じて、上記信号ＤＴ０〜ＤＴ５，ＤＩ０〜ＤＩ５，ＤＳ０〜ＤＳ５を生成する。
【００５０】
例えば、ロジック回路５０は、設定コードに応じて、ノードＮ０〜Ｎ５及びノードＮＳ０〜ＮＳ５の電位が図５に示した電位となるように、所望の信号レベルの信号ＤＴ０〜ＤＴ５，ＤＩ０〜ＤＩ５，ＤＳ０〜ＤＳ５を生成する。なお、図５は、コード＝「０」（つまり、設定コード（デジタル入力信号Ｄ０〜Ｄ５）が「００００００」）からコード＝「６３」（つまり、設定コードが「１１１１１１」）までコードを１つずつ増加させたときの各ノードＮ０〜Ｎ５，ＮＳ０〜ＮＳ５の電位及びアナログ信号Ｖｏの電位を示している。この図５において、アナログ信号Ｖｏの電圧値は、高電位電圧ＶＤ＝６．４［Ｖ］、低電位電圧ＧＮＤ＝０［Ｖ］の場合を示す。コードは、デジタル入力信号Ｄ０〜Ｄ５の論理レベルにて表わされる２進数を１０進数で表わしたものである。また、テーブル内の記号「Ｈ」は対応するノードの電位が高電位電圧ＶＤレベル、記号「Ｌ」は対応するノードの電位が低電位電圧ＧＮＤレベル、記号「−」は対応するノードがオープン状態（ハイインピーダンス状態）に設定されていることをそれぞれ表わしている。
【００５１】
次に、ロジック回路５０の内部構成例について説明する。
図４に示すように、ロジック回路５０は、インバータ回路５１と、ノア回路５２〜５５と、ノア回路５６〜５９と、インバータ回路６０と、排他的論理和（ＥＸＯＲ）回路６１〜６５と、ナンド回路６６〜７１と、インバータ回路７２〜７７とを有している。
【００５２】
インバータ回路５１は、デジタル入力信号Ｄ０を論理反転した出力信号を、ノア回路５６とＥＸＯＲ回路６１，６２に出力する。
ノア回路５２は、デジタル入力信号Ｄ０，Ｄ１を否定論理和演算した結果を持つ出力信号を、ノア回路５６，５７とＥＸＯＲ回路６２，６３に出力する。ノア回路５３は、デジタル入力信号Ｄ０，Ｄ１，Ｄ２を否定論理和演算した結果を持つ出力信号を、ノア回路５６，５７，５８とＥＸＯＲ回路６３，６４に出力する。ノア回路５４は、デジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３を否定論理和演算した結果を持つ出力信号を、ノア回路５６，５７，５８，５９とＥＸＯＲ回路６４，６５に出力する。ノア回路５５は、デジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４を否定論理和演算した結果を持つ出力信号を、ノア回路５６，５７，５８，５９と、インバータ回路６０と、ＥＸＯＲ回路６５と、スイッチ回路Ｓ５内のトランジスタＴ５のゲート端子とに出力する。すなわち、ノア回路５５の出力信号は上記信号ＤＳ５となる。
【００５３】
ＥＸＯＲ回路６１は、高電位電圧ＶＤレベルの信号とインバータ回路５１の出力信号とを排他的論理和演算した結果を持つ上記信号ＤＳ０を出力する。ＥＸＯＲ回路６２は、インバータ回路５１の出力信号とノア回路５２の出力信号とを排他的論理和演算した結果を持つ上記信号ＤＳ１を出力する。ＥＸＯＲ回路６３は、ノア回路５２の出力信号とノア回路５３の出力信号とを排他的論理和演算した結果を持つ上記信号ＤＳ２を出力する。ＥＸＯＲ回路６４は、ノア回路５３の出力信号とノア回路５４の出力信号とを排他的論理和演算した結果を持つ上記信号ＤＳ３を出力する。ＥＸＯＲ回路６５は、ノア回路５４の出力信号とノア回路５５の出力信号とを排他的論理和演算した結果を持つ上記信号ＤＳ４を出力する。
【００５４】
ノア回路５６は、インバータ回路５１の出力信号とノア回路５２〜５５の出力信号とを否定論理和演算した結果を持つ出力信号を、ナンド回路６６とインバータ回路７２に出力する。ノア回路５７は、ノア回路５２〜５５の出力信号を否定論理和演算した結果を持つ出力信号を、ナンド回路６７とインバータ回路７３に出力する。ノア回路５８は、ノア回路５３〜５５の出力信号を否定論理和演算した結果を持つ出力信号を、ナンド回路６８とインバータ回路７４に出力する。ノア回路５９は、ノア回路５４，５５の出力信号を否定論理和演算した結果を持つ出力信号を、ナンド回路６９とインバータ回路７５に出力する。インバータ回路６０は、ノア回路５５の出力信号を論理反転した出力信号を、ナンド回路７０とインバータ回路７６に出力する。
【００５５】
ナンド回路６６は、デジタル入力信号Ｄ０とノア回路５６の出力信号とを否定論理積演算した結果を持つ上記信号ＤＴ０を出力する。ナンド回路６７は、デジタル入力信号Ｄ１とノア回路５７の出力信号とを否定論理積演算した結果を持つ上記信号ＤＴ１を出力する。ナンド回路６８は、デジタル入力信号Ｄ２とノア回路５８の出力信号とを否定論理積演算した結果を持つ上記信号ＤＴ２を出力する。ナンド回路６９は、デジタル入力信号Ｄ３とノア回路５９の出力信号とを否定論理積演算した結果を持つ上記信号ＤＴ３を出力する。ナンド回路７０は、デジタル入力信号Ｄ４とインバータ回路６０の出力信号とを否定論理積演算した結果を持つ上記信号ＤＴ４を出力する。ナンド回路７１は、デジタル入力信号Ｄ５と高電位電圧ＶＤレベルの信号とを否定論理積演算した結果を持つ上記信号ＤＴ５を出力する。
【００５６】
インバータ回路７２は、ノア回路５６の出力信号を論理反転した上記信号ＤＩ０を出力する。インバータ回路７３は、ノア回路５７の出力信号を論理反転した上記信号ＤＩ１を出力する。インバータ回路７４は、ノア回路５８の出力信号を論理反転した上記信号ＤＩ２を出力する。インバータ回路７５は、ノア回路５９の出力信号を論理反転した上記信号ＤＩ３を出力する。インバータ回路７６は、インバータ回路６０の出力信号を論理反転した上記信号ＤＩ４を出力する。インバータ回路７７は、高電位電圧ＶＤレベルの信号を論理反転した低電位電圧ＧＮＤレベル（Ｌレベル）固定の上記信号ＤＩ５を出力する。
【００５７】
本実施形態において、抵抗素子Ｒ０〜Ｒ５は第１抵抗素子の一例、抵抗素子Ｒ１０〜Ｒ１５は第２抵抗素子の一例、抵抗素子Ｒ２１〜Ｒ２５は第３抵抗素子の一例、抵抗素子Ｒ２０は第４抵抗素子の一例、抵抗素子Ｒ２５は第５抵抗素子の一例である。スイッチ回路ＳＷ０〜ＳＷ５は第１スイッチ回路の一例、スイッチ回路Ｓ１〜Ｓ５は第２スイッチ回路の一例、スイッチ回路Ｓ０は第３スイッチ回路の一例、スイッチ回路Ｓ５は第４スイッチ回路の一例である。ロジック回路５０、インバータ回路２０〜２５，３０〜３５及びノア回路４０〜４５は制御回路の一例、トランジスタＴＮ０〜ＴＮ５は第１トランジスタの一例、トランジスタＴＰ０〜ＴＰ５は第２トランジスタの一例、基準トランジスタＴｎは第１ＭＯＳトランジスタの一例、基準トランジスタＴｐは第２ＭＯＳトランジスタの一例である。信号ＤＴ０〜ＤＴ５，ＤＩ０〜ＤＩ５（又はトランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５のゲートに供給される信号）は第１信号の一例、信号ＤＳ１〜ＤＳ５は第２信号の一例、信号ＤＳ０は第３信号の一例、低電位電圧ＧＮＤは第１電圧の一例、高電位電圧ＶＤは第２電圧の一例である。
【００５８】
ところで、図１９及び図２１に示した従来のＲ−２Ｒ型Ｄ／Ａ変換器１００において、多ビット化が進むと、オン抵抗Ｒ２００〜Ｒ２０５の抵抗値のばらつき範囲が大きくなり、端子ａ〜ｆの端子電圧のばらつきが大きくなる点については上述した。さらに、端子ａ〜ｆの端子電圧の変動幅がＭＳＢ側の端子（例えば、端子ａ）よりもＬＳＢ側の端子（例えば、端子ｆ）の方が大きいことが明らかになった。
【００５９】
図２４は、図２１に示したオン抵抗Ｒ２０５〜Ｒ２００の抵抗値をバイナリーの比率で重み付けした場合に、コードを「０」から「６４」まで１つずつ増加させたときの各コードにおける端子ａ〜ｇの端子電圧をプロットしたものである。このとき、高電位電圧ＶＤ＝６．４［Ｖ］、低電位電圧ＧＮＤ＝０．０［Ｖ］であるため、理想的には、端子ａ〜ｇの端子電圧は、６．４［Ｖ］又は０．０［Ｖ］のいずれかの電圧値になる。このため、６．４［Ｖ］又は０［Ｖ］に対する端子ａ〜ｇの端子電圧のずれ量が大きいほど端子ａ〜ｇの端子電圧の変動幅が大きいということになる。
【００６０】
図２４の結果から明らかなように、ＭＳＢ側の端子（例えば、端子ａ〜ｃ）の端子電圧は６．４［Ｖ］又は０．０［Ｖ］に近い位置（電圧値）にプロットされているのに対し、ＬＳＢ側の端子になるほど（端子ｄ→ｅ→ｆ→ｇ）、その端子電圧が６．４［Ｖ］又は０［Ｖ］から離れた位置（電圧値）にプロットされている。すなわち、ＭＳＢからＬＳＢ側に向かうほど、端子ａ〜ｇの端子電圧の変動幅が大きくなる。この理由について考察する。上述したように、Ｒ−２Ｒ型Ｄ／Ａ変換器１００では、ＭＳＢからＬＳＢ側に向けてスイッチ２０５〜２００（トランジスタ２０５ａ〜２００ａ，２０５ｂ〜２００ｂ）のオン抵抗Ｒ２０５〜Ｒ２００の抵抗値をバイナリーの比率で重み付けしている。このとき、ＭＯＳトランジスタ２０５ａ〜２００ａ，２０５ｂ〜２００ｂは印加される電圧値に応じてオン抵抗値が変動する。このため、オン抵抗Ｒ２０５〜Ｒ２００の設定抵抗値が高いＬＳＢ側のトランジスタでは、自身のオン抵抗値が高いために自身のドレイン端子に発生する電圧の変動幅も大きくなってしまう。その結果として、ＭＳＢからＬＳＢ側に向かうほど、オン抵抗Ｒ２０５〜Ｒ２００の抵抗値のばらつき範囲（変動範囲）も大きくなってしまう。
【００６１】
以上のことから、Ｒ−２Ｒ型Ｄ／Ａ変換器１００の多ビット化が進むと、端子ａ〜ｇの端子電圧のばらつき範囲（変動範囲）が大きくなることが分かる。さらに、端子ａ〜ｇの端子電圧のばらつき範囲の拡大がオン抵抗Ｒ２０５〜Ｒ２００のばらつき範囲（変動範囲）の拡大を招き、その結果としてＲ−２Ｒ型Ｄ／Ａ変換器１００のＤ／Ａ変換精度が悪化するという問題が生じる。
【００６２】
そこで、本実施形態のＤ／Ａ変換器１では、設定コードに応じた所望の電圧値のアナログ信号Ｖｏを出力するのに必要な範囲内で可能な限りオン抵抗値の小さなトランジスタ（ＭＳＢ側のトランジスタ）をオンさせ、オン抵抗値の大きなトランジスタ（ＬＳＢ側のトランジスタ）を可能な限りオンさせないようにしている。例えば、Ｄ／Ａ変換器１のロジック回路５０は、設定コードに応じて、可能な限りＬＳＢ側のノードＮ０〜Ｎ５をオープン状態にするように、上記信号ＤＴ０〜ＤＴ５，ＤＩ０〜ＤＩ５を生成している。
【００６３】
図５に示すように、本例では、ＬＳＢであるデジタル入力信号Ｄ０からＭＳＢであるデジタル入力信号Ｄ５側に向かって「０」が１個以上続く場合に、連続した「０」であるデジタル入力信号に対応するノードをオープン状態に設定する。以下に、コードとそのコードに応じてロジック回路５０で設定されるノードＮ０〜Ｎ５，ＮＳ０〜ＮＳ５の電位との関係について詳述する。
【００６４】
まず、コード「０」（設定コード＝００００００）の場合には、ＬＳＢからＭＳＢまで全て「０」となる（ＬＳＢから「０」が６個連続する）。この場合には、ＭＳＢであるデジタル入力信号Ｄ５に対応するノードＮ５をＬレベルに設定するとともに、ＭＳＢに対応するスイッチ回路Ｓ５のノードＮＳ５をＬレベルに設定する。そして、Ｌレベルに設定されたノードＮＳ５よりもＬＳＢ側のノードＮ０〜Ｎ４，ＮＳ０〜ＮＳ４を全てオープン状態に設定する。詳述すると、コード「０」の場合のロジック回路５０は、設定コード＝００００００に応じて、Ｈレベルの信号ＤＴ５、Ｌレベルの信号ＤＩ５、Ｈレベルの信号ＤＳ５を生成する。これらＨレベルの信号ＤＴ５及びＬレベルの信号ＤＩ５に応答して、トランジスタＴＰ５がオフしトランジスタＴＮ５がオンするとともに、Ｈレベルの信号ＤＳ５に応答して、トランジスタＴ５がオンする。これにより、ノードＮ５がＧＮＤ線に接続され、ノードＮＳ５がＧＮＤに接続されるため、ノードＮ５，ＮＳ５の電位がＬレベル（低電位電圧ＧＮＤレベル）に設定される。一方、ロジック回路５０は、設定コード＝００００００に応じて、Ｈレベルの信号ＤＴ０〜ＤＴ４、Ｈレベルの信号ＤＩ０〜ＤＩ４、Ｌレベルの信号ＤＳ０〜ＤＳ４を生成する。これらＨレベルの信号ＤＴ０〜ＤＴ４及びＨレベルの信号ＤＩ０〜ＤＩ４に応答して、トランジスタＴＰ０〜ＴＰ４及びトランジスタＴＮ０〜ＴＮ４がオフする。これにより、ノードＮ０〜Ｎ４がオープン状態になる。また、Ｌレベルの信号ＤＳ０〜ＤＳ４に応答して、トランジスタＴ０〜Ｔ４がオフする。これにより、ノードＮＳ０〜ＮＳ４がオープン状態になる。このような電位状態（接続状態）になると、ノードＮ０〜Ｎ５，ＮＳ０〜ＮＳ５の中でＧＮＤ線以外に接続されているノードが存在しないため、アナログ信号Ｖｏはコード「０」に相当する０．０［Ｖ］となる。
【００６５】
次に、コード「１」（設定コード＝０００００１）の場合には、ＬＳＢから「０」が１回以上続かない。この場合には、「１」であるデジタル入力信号Ｄ０に対応するノードＮ０のみがＨレベルに設定され、「０」であるデジタル入力信号Ｄ１〜Ｄ５に対応するノードＮ１〜Ｎ５がＬレベルに設定される。さらに、ノードＮＳ０がＬレベルに設定され、ノードＮＳ１〜ＮＳ５がオープン状態に設定される。このように、ＬＳＢから「０」が１回以上続かないコードでは、従来のＤ／Ａ変換器１００に設定コード＝０００００１が入力された場合と同様の電位状態（接続状態）に設定される。具体的には、ＬＳＢから「０」が１回以上続かないコードでは、デジタル入力信号Ｄ０〜Ｄ５に応じて、ノードＮ０〜Ｎ５がＧＮＤ線又はＶＤ線のいずれか一方にそれぞれ接続される。さらに、ＬＳＢに対応するスイッチ回路Ｓ０のノードＮＳ０がＧＮＤ線に接続され、その他のスイッチ回路Ｓ１〜Ｓ５のノードＮＳ１〜ＮＳ５がオープン状態に設定される。
【００６６】
詳述すると、ＬＳＢから「０」が１回以上続かないコードで必ず「１」となるデジタル入力信号Ｄ０（ＬＳＢ）に応答して、ロジック回路５０は、Ｌレベルの信号ＤＳ０及びＨレベルの信号ＤＳ１〜ＤＳ５を出力する。Ｌレベルの信号ＤＳ０に応答してトランジスタＴ０がオンされ、Ｈレベルの信号ＤＳ１〜ＤＳ５に応答してトランジスタＴ１〜Ｔ５がオフされる。これにより、ノードＮＳ０がＧＮＤ線に接続されそのノードＮＳ０の電位がＬレベル（低電位電圧ＧＮＤレベル）に設定されるとともに、ノードＮＳ１〜ＮＳ５がオープン状態に設定される。
【００６７】
また、ロジック回路５０は、上記「１」のデジタル入力信号Ｄ０に応答して、デジタル入力信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５の論理レベルをそれぞれ論理反転した論理レベルを持つ信号ＤＴ０，ＤＴ１，ＤＴ２，ＤＴ３，ＤＴ４，ＤＴ５を生成するとともに、Ｌレベルの信号ＤＩ０〜ＤＩ５を生成する。これにより、デジタル入力信号Ｄ１〜Ｄ５が「０」である場合にはＨレベルの信号がトランジスタＴＰ１〜ＴＰ５，ＴＮ１〜ＴＮ５に供給され、デジタル入力信号Ｄ０〜Ｄ５が「１」である場合にはＬレベルの信号がトランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５に供給されることになる。
【００６８】
本例の場合には、「１」のデジタル入力信号Ｄ０に応答して、Ｌレベルの信号ＤＴ０及びＬレベルの信号ＤＩ０がロジック回路５０で生成され、それらＬレベルの信号ＤＴ０，ＤＩ０に応答してトランジスタＴＰ０がオンされトランジスタＴＮ０がオフされる。これにより、ノードＮ０がＶＤ線に接続されるため、ノードＮ０がＨレベル（高電位電圧ＶＤレベル）に設定される。また、「０」のデジタル入力信号Ｄ１〜Ｄ５に応答して、Ｈレベルの信号ＤＴ１〜ＤＴ５及びＬレベルの信号ＤＩ１〜ＤＩ５がロジック回路５０で生成され、それら信号ＤＴ１〜ＤＴ５，ＤＩ１〜ＤＩ５に応答してトランジスタＴＰ１〜ＴＰ５がオフされトランジスタＴＮ１〜ＴＮ５がオンされる。これにより、ノードＮ１〜Ｎ５がＧＮＤ線に接続されるため、ノードＮ１〜Ｎ５がＬレベル（低電位電圧ＧＮＤレベル）に設定される。
【００６９】
以上のような接続状態になると、アナログ信号Ｖｏはコード「１」に相当する０．１［Ｖ］となる。
次に、コード「２」（設定コード＝００００１０）の場合には、ＬＳＢから「０」が１回現われる。この場合には、ＬＳＢから「０」が１回以上連続した後に最初に「１」となるデジタル入力信号Ｄ１に対応するノードＮＳ１をＬレベルに設定し、そのノードＮＳ１よりもＬＳＢ側に設けられたノードＮ０，ＮＳ０をオープン状態に設定する。また、「１」となるデジタル入力信号Ｄ１に対応するノードＮ１をＨレベルに設定し、「０」となるデジタル入力信号Ｄ２〜Ｄ５に対応するノードＮ２〜Ｎ５をＬレベルに設定する。そして、上記Ｌレベルに設定したノードＮＳ１以外のノードＮＳ２〜ＮＳ５をオープン状態に設定する。すなわち、ＬＳＢから「０」が１回以上連続した後に最初に「１」となるデジタル入力信号Ｄ１からＭＳＢ側（上位ビット側）は、従来のＤ／Ａ変換器１００にデジタル入力信号Ｄ１〜Ｄ５＝００００１が入力された場合と同様の電位状態（接続状態）に設定される。以上のような接続状態になると、「０」であるデジタル入力信号Ｄ２〜Ｄ５に対応するノードＮ２〜Ｎ５にＧＮＤ線が接続され、「１」であるデジタル入力信号Ｄ１に対応するノードＮ１にＶＤ線が接続され、そのノードＮ１よりもＬＳＢ側のノードＮＳ１，Ｎ０，ＮＳ０ではＧＮＤ線以外に接続されているノードが存在しなくなる。これにより、Ｄ／Ａ変換器１の出力端子から見たインピーダンスは、従来のＤ／Ａ変換器１００にデジタル入力信号Ｄ０〜Ｄ５＝００００１０が入力された場合のインピーダンスと同一になる。その一方で、「０」のデジタル入力信号Ｄ０（ＬＳＢ）に対応するトランジスタＴＮ０，Ｔ０をオンさせずに、ノードＮ０，ＮＳ０をオープン状態に設定し、１つ上位ビットのデジタル入力信号Ｄ１に対応するスイッチ回路Ｓ１（トランジスタＴ１）をオンさせるようにした。このため、オン抵抗値の高いＬＳＢ側のトランジスタＴＮ０，Ｔ０がオンされずに、オン抵抗値が小さくばらつきも小さいＭＳＢ側のトランジスタＴ１がオンされることになる。これにより、オン抵抗値のばらつきを全体的に小さくすることができるため、そのばらつきに起因したＤ／Ａ変換精度の低下を抑制することができる。したがって、コード「２」に相当する０．２［Ｖ］のアナログ信号Ｖｏを精度良く生成することができる。
【００７０】
次に、コード「３」（設定コード＝００００１１）の場合には、ＬＳＢから「０」が１回以上続かない。この場合には、「１」であるデジタル入力信号Ｄ０に対応するノードＮ０のみがＨレベルに設定され、「０」であるデジタル入力信号Ｄ１〜Ｄ５に対応するノードＮ１〜Ｎ５がＬレベルに設定される。さらに、ノードＮＳ０がＬレベルに設定され、ノードＮＳ１〜ＮＳ５がオープン状態に設定される。すなわち、コード「１」の場合と同様に、従来のＤ／Ａ変換器に設定コード＝００００１１が入力された場合と同様の電位状態（接続状態）に設定される。このような接続状態になると、アナログ信号Ｖｏはコード「３」に相当する０．３［Ｖ］となる。
【００７１】
次に、コード「４」（設定コード＝０００１００）の場合には、ＬＳＢから「０」が２回連続して現われる。この場合には、ＬＳＢから「０」が連続した後に最初に「１」となるデジタル入力信号Ｄ２に対応するスイッチ回路Ｓ２のノードＮＳ２をＬレベルに設定し、そのノードＮＳ２よりもＬＳＢ側に設けられた全てのノードＮ１，ＮＳ１，Ｎ０，ＮＳ０をオープン状態に設定する。また、「１」となるデジタル入力信号Ｄ２に対応するノードＮ２をＨレベルに設定し、「０」となるデジタル入力信号Ｄ３〜Ｄ５に対応するノードＮ３〜Ｎ５をＬレベルに設定する。そして、上記Ｌレベルに設定したノードＮＳ２以外のノードＮＳ３〜ＮＳ５をオープン状態に設定する。すなわち、ＬＳＢから「０」が連続した後に最初に「１」となるデジタル入力信号Ｄ２からＭＳＢ側（上位ビット側）は、従来のＤ／Ａ変換器１００にデジタル入力信号Ｄ２〜Ｄ５＝０００１が入力された場合と同様の電位状態（接続状態）に設定される。以上のような接続状態になると、「０」であるデジタル入力信号Ｄ３〜Ｄ５に対応するノードＮ３〜Ｎ５にＧＮＤ線が接続され、「１」であるデジタル入力信号Ｄ２に対応するノードＮ２にＶＤ線が接続され、そのノードＮ２よりもＬＳＢ側のノードＮＳ２，Ｎ１，ＮＳ１，Ｎ０，ＮＳ０ではＧＮＤ線以外に接続されているノードが存在しなくなる。これにより、Ｄ／Ａ変換器１の出力端子から見たインピーダンスは、従来のＤ／Ａ変換器１００にデジタル入力信号Ｄ０〜Ｄ５＝００００１０が入力された場合のインピーダンスと同一になる。その一方で、「０」のデジタル入力信号Ｄ０，Ｄ１に対応するトランジスタＴＮ０，ＴＰ０，Ｔ０，ＴＮ１，ＴＰ１，Ｔ１をオンさせずに、ノードＮ０，ＮＳ０，Ｎ１，ＮＳ１をオープン状態に設定し、１つ上位ビットのデジタル入力信号Ｄ２に対応するスイッチ回路Ｓ２（トランジスタＴ２）をオンさせるようにした。このため、オン抵抗値の高いＬＳＢ側のトランジスタＴＮ０，Ｔ０，ＴＮ１，Ｔ１がオンされずに、オン抵抗値が小さくばらつきも小さいＭＳＢ側のトランジスタＴ２がオンされることになる。これにより、オン抵抗値のばらつきを全体的に小さくすることができるため、そのばらつきに起因したＤ／Ａ変換精度の低下を抑制することができる。したがって、コード「２」に相当する０．２［Ｖ］のアナログ信号Ｖｏを精度良く生成することができる。
【００７２】
以上のように、ＬＳＢから「０」が１回以上連続するコードでは、ＬＳＢから「０」が連続した後に最初に「１」となるデジタル入力信号に対応するノードＮＳ１〜ＮＳ５がＬレベルに設定され、そのＬレベルに設定されたノードよりもＬＳＢ側に設けられたノードが全てオープン状態に設定される（図５の破線枠参照）。そして、上記最初に「１」となるデジタル入力信号からＭＳＢ側（上位ビット側）は、従来のＤ／Ａ変換器１００と同様の電位状態（接続状態）に設定される。このとき、スイッチ回路Ｓ０〜Ｓ５内のトランジスタＴ０〜Ｔ５のいずれか１つのトランジスタのみがオンされる。このように、ＬＳＢから「０」が１回以上連続する場合にその「０」のデジタル入力信号に対応するＬＳＢ側のノードをオープン状態に設定することにより、オン抵抗値が高く設定されたＬＳＢ側のトランジスタを可能な限りオンさせないようにしている。
【００７３】
以降のコードでも同様に、設定コード（デジタル入力信号Ｄ０〜Ｄ５）に応じて、ノードＮ０〜Ｎ５，ＮＳ０〜ＮＳ５の電位が図５に示すように設定される。
以下に、ＬＳＢから「０」が１回以上連続するコードにおいて、ＬＳＢ側のノードを可能な限りオープン状態に設定したことによる作用を説明する。
【００７４】
まず、従来のＤ／Ａ変換器１００における問題点を説明する。上述したように、Ｒ−２Ｒ型Ｄ／Ａ変換器１００では、ＭＳＢからＬＳＢ側に向けてスイッチ２０５〜２００（トランジスタ２０５ａ〜２００ａ，２０５ｂ〜２００ｂ）のオン抵抗Ｒ２０５〜Ｒ２００の抵抗値をバイナリーの比率で重み付けしている。トランジスタ２０５ａ〜２００ａ，２０５ｂ〜２００ｂは印加される電圧値に応じてオン抵抗値が変動するため、オン抵抗Ｒ２０５〜Ｒ２００の設定抵抗値の高いＬＳＢ側のトランジスタでは、自身のオン抵抗値が高いために自身のドレイン端子に発生する電圧の変動幅も大きくなってしまう。その結果として、ＭＳＢからＬＳＢ側に向かうほど、オン抵抗Ｒ２０５〜Ｒ２００の抵抗値のばらつき範囲（変動範囲）が大きくなってしまう。このようにトランジスタ２０５ａ〜２００ａ，２０５ｂ〜２００ｂのオン抵抗値の変動が大きくなると、ビット間でのバイナリーの重み付け比率を大きく悪化させることになる。
【００７５】
図７（ａ）は、ＭＳＢ側からＬＳＢ側に向かうに連れて、バイナリーの比率で重み付けされたスイッチ２０５〜２００，２１０のオン抵抗値のばらつき範囲が大きくなる従来のＤ／Ａ変換器の一例を示している。図７（ａ）において、スイッチ２０５〜２００，２１０内に示した数値は、オン抵抗値の設定抵抗値からのばらつき範囲を％表記したものである。
【００７６】
例えば図７（ａ）に示したＤ／Ａ変換器１００にコード「３２」のデジタル入力信号Ｄ０〜Ｄ５＝１０００００が入力されると、図７（ｂ）に示すように、ノードａのみがＶＤ線に接続され、ノードｂ〜ｇがＧＮＤ線に接続される。このとき、ＧＮＤ線側では、スイッチ２０４〜２００，２１０における２％、３％、４％、５％、６％、６％のばらつきが合成されることになる。このため、ＧＮＤ線側におけるスイッチ２０４〜２００，２１０のオン抵抗値のばらつき範囲が大きくなり、Ｄ／Ａ変換精度が悪化するという問題が生じる。
【００７７】
一方、図６（ａ）は、ＭＳＢ側からＬＳＢ側に向かうに連れて、スイッチ回路ＳＷ５〜ＳＷ０，Ｓ５〜Ｓ０のオン抵抗値のばらつき範囲が大きくなる本実施形態のＤ／Ａ変換器１の一例を示している。図６（ａ）において、スイッチ回路ＳＷ０〜ＳＷ５，Ｓ０〜Ｓ５内に示した数値は、トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５，Ｔ０〜Ｔ５のオン抵抗値の設定抵抗値からのばらつき範囲を％表記したものである。
【００７８】
ここで、図６（ａ）に示したＤ／Ａ変換器１にコード「３２」のデジタル入力信号Ｄ０〜Ｄ５＝１０００００が入力されると、図６（ｂ）に示すように、ＬＳＢから「０」が連続した後に最初に「１」となるデジタル入力信号Ｄ５に対応するスイッチ回路Ｓ５のノードＮＳ５がＬレベルに設定される。また、「１」となるデジタル入力信号Ｄ５に対応するノードＮ５がＨレベルに設定される。そして、上記Ｌレベルに設定されたノードＮＳ５よりもＬＳＢ側の全てのノードＮ０〜Ｎ４，ＮＳ０〜ＮＳ４がオープン状態に設定される。これにより、図６（ｂ）に示すように、ノードＮ５のみがＶＤ線に接続され、ノードＮＳ５のみがＧＮＤ線に接続される。このように、ＭＳＢ側のオン抵抗値のばらつきが小さい（ここでは、１％）スイッチ回路Ｓ５のみがＧＮＤ線に接続される。このため、ＧＮＤ線側で２％〜６％のばらつきが合成される従来のＤ／Ａ変換器１００に比べて、ばらつき範囲の小さい、且つオン抵抗値の小さいトランジスタ（ここでは、トランジスタＴＰ５，Ｔ５）のみに電流が流れ、アナログ信号Ｖｏが生成されることになる。その結果、ＧＮＤ線側で２％〜６％のばらつきが合成される従来のＤ／Ａ変換器１００よりもＤ／Ａ変換精度の良いアナログ信号Ｖｏを生成することができる。すなわち、コード「３２」に相当する３．２［Ｖ］のアナログ信号Ｖｏを精度良く生成することができる。
【００７９】
次に、スイッチ回路ＳＷ０〜ＳＷ５，Ｓ０〜Ｓ５のオン抵抗に生じるばらつきとＤＮＬ特性との関係について図８〜図１１に従って説明する。
図８（ａ）は、スイッチ回路ＳＷ５〜ＳＷ０，Ｓ５〜Ｓ０のオン抵抗値に大きなばらつきが生じた場合の本実施形態のＤ／Ａ変換器１を示している。具体的には、スイッチ回路ＳＷ５〜ＳＷ０，Ｓ５〜Ｓ０の全てのオン抵抗値が図２に示した「Ｄ」の抵抗値、つまりトランジスタＴＰ５，ＴＮ５，Ｔ５の基準抵抗値に対して８倍の抵抗値になっている。このため、スイッチ回路ＳＷ５〜ＳＷ０及びスイッチ回路Ｓ５〜Ｓ０のオン抵抗値がそれぞれバイナリーの比率で重み付けされておらず、それらオン抵抗値のばらつきが大きくなっている。また、図９（ａ）は、図８（ａ）に示したＤ／Ａ変換器１と同様にスイッチ２０５〜２００，２１０のオン抵抗値に大きなばらつきが生じた場合の従来のＤ／Ａ変換器１００を示している。具体的には、スイッチ２０５〜２００，２１０の全てのオン抵抗値が図２に示した「Ｄ」の抵抗値になっている。
【００８０】
図８（ｂ）は、図８（ａ）に示したＤ／Ａ変換器１におけるＤＮＬ波形を示し、図９（ｂ）は、図９（ａ）に示したＤ／Ａ変換器１００におけるＤＮＬ波形を示している。これらＤＮＬ波形は、各コード（横軸）に対するＤＮＬの大きさ（縦軸）を示したものである。
【００８１】
図９（ｂ）のＤＮＬ波形に示すように、図９（ａ）に示したＤ／Ａ変換器１００では、４コード毎（コード＝４，８，１２，１６，２０，２４，２８，３２，３６，４０，４４，４８，５２，５６，６０）に大きなピーク波形が現われている。とくに、Ｄ／Ａ変換器１００では、１６コード毎（コード１６，３２，４８）に大きなピーク波形が現われている。これに対し、ＬＳＢから「０」が１回以上連続するコードにおいて、ＬＳＢ側のノードを可能な限りオープン状態となるように設定した本実施形態のＤ／Ａ変換器１では、図８（ｂ）に示すように、４コード毎に観測されるピーク波形のピーク値が小さくなっている。とくに、Ｄ／Ａ変換器１では、１６コード毎に観測されるピーク波形のピーク値が、従来のＤ／Ａ変換器１００のそれと比べて大幅に小さくなっている。これは、ピーク波形の観測されるコードがＬＳＢから「０」が２回以上連続するコードであり、それらのコードにおいて、ＬＳＢ側のノードを可能な限りオープン状態に設定することにより、ＧＮＤ線側のオン抵抗値のばらつきを低減したことに起因すると考えられる。上述のようにピーク波形のピーク値が小さくなったことにより、本実施形態のＤ／Ａ変換器１では、従来のＤ／Ａ変換器１００に比べて、ＤＮＬの変動幅（Ｐｅａｋ  ｔｏ  Ｐｅａｋ）が小さくなっている。すなわち、Ｄ／Ａ変換器１では、ＬＳＢ側のノードを可能な限りオープン状態に設定することにより、従来のＤ／Ａ変換器１００に対してＤＮＬ特性を大幅に改善している。
【００８２】
また、図１０（ａ）は、スイッチ回路ＳＷ５〜ＳＷ０，Ｓ５〜Ｓ０のオン抵抗値に大きなばらつきが生じた場合の本実施形態のＤ／Ａ変換器１を示している。具体的には、図１０（ａ）では、スイッチ回路ＳＷ５，ＳＷ４，ＳＷ３，ＳＷ２，ＳＷ１，ＳＷ０のオン抵抗値の設定抵抗値からのばらつき範囲がそれぞれ−１％、−２％、−３％、＋４％、＋５％、＋６％となっている。同様に、スイッチ回路Ｓ５，Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ０のオン抵抗値の設定抵抗値からのばらつき範囲がそれぞれ−１％、−２％、−３％、＋４％、＋５％、＋６％となっている。すなわち、図１０（ａ）では、スイッチ回路ＳＷ５〜ＳＷ０，Ｓ５〜Ｓ０のオン抵抗値がマイナス（−）方向とプラス（＋）方向の双方にばらついている。また、図１１（ａ）は、図１０（ａ）に示したＤ／Ａ変換器１と同様にスイッチ２０５〜２００のオン抵抗値に大きなばらつきが生じた場合の従来のＤ／Ａ変換器１００を示している。具体的には、バイナリーの比率で重み付けされたスイッチ２０５，２０４，２０３，２０２，２０１，２００のオン抵抗値のばらつき範囲がそれぞれ−１％、−２％、−３％、＋４％、＋５％、＋６％となっている。
【００８３】
図１０（ｂ）は、図１０（ａ）に示したＤ／Ａ変換器１におけるＤＮＬ波形を示し、図１１（ｂ）は、図１１（ａ）に示したＤ／Ａ変換器１００におけるＤＮＬ波形を示している。
【００８４】
図１１（ｂ）のＤＮＬ波形に示すように、図１１（ａ）に示したＤ／Ａ変換器１００では、４コード毎（コード＝４，８，１２，１６，２０，２４，２８，３２，３６，４０，４４，４８，５２，５６，６０）に大きなピーク波形が現われている。とくに、Ｄ／Ａ変換器１００では、コード「８」から１６コード毎（コード８，２４，４０，５６）に大きなピーク波形が現われている。すなわち、コードが、「７」から「８」、「２３」から「２４」、「３９」から「４０」、「５５」から「５６」に変化するときに大きなＤＮＬが発生している。詳述すると、マイナス方向のばらつきを持つスイッチ２００〜２０２に入力されるデジタル入力信号Ｄ０〜Ｄ２がＨレベルからＬレベルに変化し、プラス方向のばらつきを持つスイッチ２０３に入力されるＬレベルからＨレベルに変化するコード変化の場合に大きなＤＮＬが発生している。これに対し、本実施形態のＤ／Ａ変換器１では、図１０（ｂ）に示すように、４コード毎に観測されるピーク波形のピーク値が小さくなっている。とくに、Ｄ／Ａ変換器１では、コード「８」から１６コード毎に観測されるピーク波形のピーク値が大幅に小さくなっている。これは、コード「８」、「２４」、「４０」、「５６」がＬＳＢから「０」が３回連続するコードであり、それらのコードにおいて、ＬＳＢ側のノードを可能な限りオープン状態に設定したためと考えられる。このようにオープン状態に設定することにより、ＧＮＤ線側のオン抵抗値のばらつきを低減することができ、ＶＤ線又はＧＮＤ線に接続されるスイッチ回路ＳＷ３〜ＳＷ５，Ｓ３を同一方向（ここでは、マイナス方向）のばらつきを持つスイッチのみとすることができる。上述のようにピーク波形のピーク値が小さくなったことにより、本実施形態のＤ／Ａ変換器１では、従来のＤ／Ａ変換器１００に比べて、ＤＮＬの変動幅（Ｐｅａｋ  ｔｏ  Ｐｅａｋ）が小さくなっている。すなわち、本実施形態のＤ／Ａ変換器１では、オン抵抗値がプラス方向とマイナス方向の両方にばらついた場合であっても、ＬＳＢ側のノードを可能な限りオープン状態に設定することにより、従来のＤ／Ａ変換器に対してＤＮＬ特性を大幅に改善することができる。
【００８５】
以上説明した本実施形態によれば、以下の効果を奏することができる。
（１）抵抗値２Ｒの抵抗素子Ｒ１０〜Ｒ１５の第１端子にそれぞれ接続された抵抗素子Ｒ２０〜Ｒ２５を設け、それら抵抗素子Ｒ２０〜Ｒ２５の第２端子とＧＮＤ線との間にそれぞれスイッチ回路Ｓ０〜Ｓ５を挿入接続するようにした。具体的には、「抵抗値２Ｒの抵抗素子Ｒ１０〜Ｒ１５とスイッチ回路ＳＷ０〜ＳＷ５内のトランジスタＴＮ０〜ＴＮ５（プルダウンスイッチ）」とそれぞれ並列に接続される「抵抗素子Ｒ２０〜Ｒ２５とスイッチ回路Ｓ０〜Ｓ５内のトランジスタＴ０〜Ｔ５（プルダウンスイッチ）」を配置するようにした。また、上記抵抗素子Ｒ１０〜Ｒ１５に接続されるスイッチ回路ＳＷ０〜ＳＷ５をスリーステート型のバッファ回路とした。さらに、ＬＳＢから「０」が１回以上連続するコードでは、ＬＳＢから「０」が連続した後に最初に「１」となるデジタル入力信号に対応するノードＮＳ１〜ＮＳ５をＬレベルに設定し、そのＬレベルに設定したノードよりもＬＳＢ側に設けたノードを全てオープン状態に設定するようにした。このように、オン抵抗値が大きくばらつき範囲が大きいトランジスタ（ＬＳＢ側のトランジスタ）を可能な限りオンさせずに、オン抵抗値の小さくばらつき範囲が小さいトランジスタ（ＭＳＢ側のトランジスタ）をオンさせるようにしている。これにより、ＬＳＢ側のトランジスタをオンさせない場合には、そのオンさせないトランジスタのオン抵抗値がＤ／Ａ変換精度に影響を与えなくなるため、そのオン抵抗値を無視することができる。このため、ＬＳＢ側のトランジスタをオンさせない場合には、そのトランジスタをオンさせる場合に比べて、上記オンさせないトランジスタのオン抵抗値（ばらつきの生じやすいオン抵抗値）の分だけオン抵抗値のばらつきを小さくすることができる。したがって、Ｄ／Ａ変換器１を多ビット化させる場合であっても、その多ビット化に伴ってオン抵抗値のばらつきが拡大することを抑制することができる。
【００８６】
（２）ここで、スイッチ回路ＳＷ０〜ＳＷ５内のトランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５におけるオン抵抗の設定抵抗値（絶対値）を小さくすることによっても、スイッチ回路ＳＷ０〜ＳＷ５のオン抵抗値のばらつき範囲を小さくすることができる。但し、トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５におけるオン抵抗の設定抵抗値を小さくするには、各トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５のチャネル幅を大きくする必要がある。トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５のチャネル幅を大きくすることはそのまま素子面積の拡大を招き、Ｄ／Ａ変換器１の回路面積の拡大を招くことになってしまう。
【００８７】
これに対し、Ｄ／Ａ変換器１では、各トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５の素子面積を拡大することなく、多ビット化によるスイッチ回路ＳＷ０〜ＳＷ５のオン抵抗値のばらつき拡大を抑制することができる。このため、同程度のＤ／Ａ変換精度が要求される場合には、Ｄ／Ａ変換器１００に比べて、Ｄ／Ａ変換器１の面積を縮小することができる。
【００８８】
（３）複数の基準トランジスタＴｐ，Ｔｎを並列接続することで低いオン抵抗値を設定し、複数の基準トランジスタＴｐ，Ｔｎを直列接続することで高いオン抵抗値を設定するようにした。これにより、回路面積の増大を抑制することができる。詳述すると、図３に示すように、基準トランジスタＴｐ，Ｔｎの並列接続のみを利用してバイナリーの比率でオン抵抗値を重み付けする場合、つまり並列接続する基準トランジスタＴｐ，Ｔｎの個数でオン抵抗値を重み付けする場合には、ゲートの総面積がＷｐ×Ｌｐ×１２６＋Ｗｎ×Ｌｎ×２５２となる。同様に、トランジスタＴＰ０〜ＴＰ５，ＴＮ０〜ＴＮ５，Ｔ０〜Ｔ５のトランジスタサイズをバイナリーの比率で重み付けしたサイズに設定する場合にも、ゲートの総面積がＷｐ×Ｌｐ×１２６＋Ｗｎ×Ｌｎ×２５２となる。これに対して、図２に示すように、基準トランジスタＴｐ，Ｔｎの並列接続及び直列接続を利用してバイナリーの比率でオン抵抗値を重み付けした場合には、ゲートの総面積がＷｐ×Ｌｐ×４２＋Ｗｎ×Ｌｎ×８４となる。このように、基準トランジスタＴｐ，Ｔｎの直列接続を利用することで、ゲート面積の増大を好適に抑制することができる。
【００８９】
（４）但し、基準トランジスタＴｐ，Ｔｎを直列接続することは、その直列接続された基準トランジスタＴｐ，Ｔｎのオン抵抗値を計算する上では基準トランジスタＴｐ，Ｔｎのチャネル長Ｌｐ，Ｌｎを太くすることに相当するが、実際には物理的にチャネル長Ｌｐ，Ｌｎが太くなっているわけではない。このため、基準トランジスタＴｐ，Ｔｎを直列接続した構造では、製造ばらつきが生じやすく、オン抵抗値のばらつきが生じやすくなる。そして、図２に示すように、ＬＳＢ側のトランジスタＴＰ０〜ＴＰ２，ＴＮ０〜ＴＮ２，Ｔ０〜Ｔ２において、上述の基準トランジスタＴｐ，Ｔｎを直列接続した構造が採用されている。このため、ＬＳＢ側のトランジスタＴＰ０〜ＴＰ２，ＴＮ０〜ＴＮ２，Ｔ０〜Ｔ２のオン抵抗値にばらつきが生じやすくなっている。
【００９０】
しかし、このような構造を採用した場合であっても、本実施形態のＤ／Ａ変換器１は、高いＤ／Ａ変換精度でアナログ信号Ｖｏを生成することができる。この理由について以下に説明する。
【００９１】
まず、Ｄ／Ａ変換器１では、オン抵抗値のばらつきが生じやすいＬＳＢ側のトランジスタを可能な限りオンさせないようにし、可能な限りＭＳＢ側に設けたスイッチ回路Ｓ１〜Ｓ５をオンさせるようにした。これにより、ＬＳＢ側のトランジスタをオンさせない場合には、そのオンさせないトランジスタのオン抵抗値がＤ／Ａ変換精度に影響を与えなくなるため、そのオン抵抗値を無視することができる。このため、ＬＳＢ側のトランジスタをオンさせない場合には、そのトランジスタをオンさせる場合に比べて、上記オンさせないトランジスタのオン抵抗値（ばらつきの生じやすいオン抵抗値）の分だけオン抵抗値のばらつきを小さくすることができる。したがって、ＬＳＢ側のトランジスタＴＰ０〜ＴＰ２，ＴＮ０〜ＴＮ２，Ｔ０〜Ｔ２のオン抵抗値にばらつきが生じやすい場合であっても、そのばらつきに起因したＤ／Ａ変換精度の低下を好適に抑制することができる。
【００９２】
さらに、Ｒ−２Ｒ型Ｄ／Ａ変換器では、ＬＳＢ側でのオン抵抗値のばらつきがＤＮＬ特性に与える影響が、ＭＳＢ側でのオン抵抗値のばらつきがＤＮＬ特性に与える影響よりも小さい。この点については、従来のＤ／Ａ変換器１００を例に挙げて説明する。
【００９３】
図２５は、図２１に示した従来のＤ／Ａ変換器１００において、バイナリーの比率で重み付けされたオン抵抗Ｒ２０５〜Ｒ２００のうちＭＳＢに対応するオン抵抗Ｒ２０５の抵抗値のみが設定抵抗値から＋１０％変動した場合のＤＮＬ波形を示している。具体的には、オン抵抗Ｒ２０５〜Ｒ２００の設定抵抗値がそれぞれ０．２［ｋΩ］、０．４［ｋΩ］、０．８［ｋΩ］、１．６［ｋΩ］、３．２［ｋΩ］、６．４［ｋΩ］であるときに、オン抵抗Ｒ２０５のみが設定抵抗値から＋１０％変動して０．２２［ｋΩ］になっている場合のＤＮＬ波形を示している。また、図２６は、図２１に示した従来のＤ／Ａ変換器１００において、バイナリーの比率で重み付けされたオン抵抗Ｒ２００〜Ｒ２０５のうちＬＳＢに対応するオン抵抗Ｒ２００とオン抵抗Ｒ２１０のみが設定抵抗値から＋１０％変動した場合のＤＮＬ波形を示している。具体的には、オン抵抗Ｒ２０５〜Ｒ２００，Ｒ２１０の設定抵抗値がそれぞれ０．２［ｋΩ］、０．４［ｋΩ］、０．８［ｋΩ］、１．６［ｋΩ］、３．２［ｋΩ］、６．４［ｋΩ］、６．４［ｋΩ］であるときに、オン抵抗Ｒ２００，Ｒ２１０のみが設定抵抗値から＋１０％変動して７．０４［ｋΩ］になっている場合のＤＮＬ波形を示している。このように、設定抵抗値の高いＬＳＢ側のオン抵抗Ｒ２００が＋１０％変動する場合には、ＭＳＢ側のオン抵抗Ｒ２０５が＋１０％変動する場合に比べて、設定抵抗値から変動するオン抵抗値の絶対値が３２（２５）倍大きくなる。
【００９４】
図２５に示したＤＮＬ波形では、＋１０％のばらつきを持つオン抵抗Ｒ２０５に供給されるデジタル入力信号Ｄ５の信号レベルが切り替わるコード変化、つまりコード「３１」から「３２」に切り替わるコード変化にのみＤＮＬ特性が大きく悪化している。一方、図２４に示したＤＮＬ波形では、＋１０％のばらつきを持つオン抵抗Ｒ２００に供給されるデジタル入力信号Ｄ０の信号レベルだけが切り替わるコード変化の際にＤＮＬ特性が大きく悪化している。このとき、図２５及び図２６から明らかなように、図２５に示したＤＮＬ波形と図２６に示したＤＮＬ波形とでは、ＤＮＬの変動幅（Ｐｅａｋ  ｔｏ  Ｐｅａｋ）が同一になっている。すなわち、図２５と図２６とでは設定抵抗値から変動したオン抵抗値の絶対値が３２倍も異なるにも関わらず、ＤＮＬの変動幅は同一になっている。このことから、ＬＳＢ側でのオン抵抗値のばらつきがＤＮＬ特性に与える影響は、ＭＳＢ側でのオン抵抗値のばらつきがＤＮＬ特性に与える影響よりも３２倍小さいことが分かる。
【００９５】
このように、ＭＳＢ側でのオン抵抗値のばらつきよりもＬＳＢ側でのオン抵抗値のばらつきの方がＤＮＬ特性に与える影響が小さいため、ＬＳＢ側のトランジスタのオン抵抗値にばらつきが生じやすい場合であっても、そのばらつきに起因してＤ／Ａ変換精度が低下することを好適に抑制することができる。
【００９６】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記実施形態では、抵抗値２Ｒの複数の抵抗素子Ｒ１０〜Ｒ１５のうち、第１出力端子（抵抗素子Ｒ０の第１端子）に第１端子が接続された抵抗素子Ｒ１０を除いた残りの全ての抵抗素子Ｒ１１〜Ｒ１５の第１端子にそれぞれ接続された抵抗素子Ｒ２１〜Ｒ２５を設けるようにした。これに限らず、例えば図１２に示すＤ／Ａ変換器１Ａのように、上記抵抗素子Ｒ１１〜Ｒ１５の一部の抵抗（ここでは、抵抗素子Ｒ１１，Ｒ１２：第２抵抗素子）の第１端子に接続された抵抗素子Ｒ２１，Ｒ２２（第３抵抗素子）を設け、それら抵抗素子Ｒ２１，Ｒ２２にスイッチ回路Ｓ１，Ｓ２（第２スイッチ回路）を接続するようにしてもよい。すなわち、Ｄ／Ａ変換器１Ａでは、図１に示したＤ／Ａ変換器１から抵抗素子Ｒ２３，Ｒ２４，Ｒ２５及びスイッチ回路Ｓ３，Ｓ４，Ｓ５が省略されている。
【００９７】
このようなＤ／Ａ変換器１Ａであっても、設定コードに応じた所望の電圧値のアナログ信号Ｖｏを出力するのに必要な範囲内でオン抵抗値の大きなトランジスタ（ＬＳＢ側のトランジスタ）を可能な限りオンさせないようにしている。詳述すると、ＬＳＢから、抵抗素子Ｒ２２の第１端子と接続された抵抗素子Ｒ１２に対応するデジタル入力信号Ｄ２（第１ビット）の１つ下位のデジタル入力信号Ｄ１まで「０」が連続し、デジタル入力信号Ｄ２が「１」となるコードの場合に、デジタル入力信号Ｄ０，Ｄ１に対応するノードＮ１，Ｎ０，ＮＳ１，ＮＳ０をハイインピーダンスに設定する。そして、このコードの場合には、上記デジタル入力信号Ｄ２に対応するスイッチ回路Ｓ２をオンしてノードＮＳ２をＬレベルに設定する。また、ＬＳＢから、抵抗素子Ｒ２１の第１端子と接続された抵抗素子Ｒ１１に対応するデジタル入力信号Ｄ１（第１ビット）の１つ下位のデジタル入力信号Ｄ０（第２ビット）まで「０」が連続し、デジタル入力信号Ｄ１が「１」となるコードの場合に、デジタル入力信号Ｄ０に対応するノードＮ０，ＮＳ０をハイインピーダンスに設定する。すなわち、ＬＳＢが「０」であって、デジタル入力信号Ｄ１が「１」となるコードの場合に、ノードＮ０，ＮＳ０をハイインピーダンスに設定する。そして、このコードの場合には、上記デジタル入力信号Ｄ１に対応するスイッチ回路Ｓ１をオンしてノードＮＳ１をＬレベルに設定するとともに、そのスイッチ回路Ｓ１以外のスイッチ回路Ｓ２をオフしてノードＮＳ２をハイインピーダンスに設定する。
【００９８】
このように、オン抵抗値の大きなトランジスタ（ＬＳＢ側のトランジスタ）を可能な限りオンさせずに、オン抵抗値が小さくばらつきも小さいＭＳＢ側のトランジスタをオンさせることで、上記実施形態と同様の効果を奏することができる。すなわち、図１３に示したＤＮＬ波形では、ノードＮ１，Ｎ０，ＮＳ１，ＮＳ０がハイインピーダンスに設定されるコードにおけるＤＮＬが０に近い値になっている。このように、Ｄ／Ａ変換器１Ａでは、良好なＤＮＬ特性を得ることができる。なお、図１３は、スイッチ回路ＳＷ５〜ＳＷ０のオン抵抗値がバイナリーの比率で重み付けされた場合のＤ／Ａ変換器１ＡにおけるＤＮＬ波形を示している。
【００９９】
図１４（ａ）は、スイッチ回路ＳＷ５〜ＳＷ０，Ｓ２〜Ｓ０のうち、スイッチ回路ＳＷ２〜ＳＷ０，Ｓ２〜Ｓ０のオン抵抗値に大きなばらつきが生じた場合のＤ／Ａ変換器１Ａを示している。具体的には、スイッチ回路ＳＷ５〜ＳＷ２のオン抵抗値がそれぞれ図２に示した「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」の抵抗値、つまりスイッチ回路ＳＷ５の基準抵抗値に対してバイナリーの比率で重み付けされた抵抗値になっている。これに対し、スイッチ回路ＳＷ２〜ＳＷ０，Ｓ２〜Ｓ０の全てのオン抵抗値が図２に示した「Ｄ」の抵抗値になっている。このため、スイッチ回路ＳＷ２〜ＳＷ０，Ｓ２〜Ｓ０では、それらのオン抵抗値がそれぞれバイナリーの比率で重み付けされておらず、それらオン抵抗値のばらつきが大きくなっている。また、図１５（ａ）は、図１４（ａ）に示したＤ／Ａ変換器１Ａと同様に、スイッチ２０２〜２００，２１０のオン抵抗値に大きなばらつきが生じた場合の従来のＤ／Ａ変換器１００を示している。具体的には、スイッチ２０５，２０４，２０３，２０２のオン抵抗値がそれぞれ図２に示した「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」の抵抗値になっており、スイッチ２０２，２０１，２００，２１０の全てのオン抵抗値が「Ｄ」の抵抗値になっている。
【０１００】
図１４（ｂ）は、図１４（ａ）に示したＤ／Ａ変換器１ＡにおけるＤＮＬ波形を示し、図１５（ｂ）は、図１５（ａ）に示したＤ／Ａ変換器１００におけるＤＮＬ波形を示している。
【０１０１】
図１５（ｂ）のＤＮＬ波形に示すように、図１５（ａ）に示したＤ／Ａ変換器１００では、２コード毎に大きなピーク波形が現われている。とくに、コード４から８コード毎（コード４，１２，２０，２８，３６，４４，５２，６０）に大きなピーク波形が現われている。すなわち、コード「３」から「４」に変化するときのように、オン抵抗値のばらつきが大きいスイッチ２００，２０１に入力されるデジタル入力信号Ｄ０，Ｄ１が「１」から「０」に変化するコード変化のときに、大きなＤＮＬが発生している。これに対し、図１４（ａ）に示したＤ／Ａ変換器１Ａでは、図１４（ｂ）に示すように、２コード毎に観測されるピーク波形のピーク値が小さくなっている。とくに、Ｄ／Ａ変換器１Ａでは、コード「４」から８コード毎に観測されるピーク波形のピーク値が大幅に小さくなっている。これは、コード４，１２，２０，２８，３６，４４，５２，６０において、ＬＳＢ側のノードを可能な限りオープン状態に設定したことにより、ＧＮＤ線側のオン抵抗値のばらつきを低減することができたためと考えられる。
【０１０２】
・上記変形例では、抵抗素子Ｒ１１〜Ｒ１５のうち複数の抵抗素子Ｒ１１，Ｒ１２の第１端子にそれぞれ接続された抵抗素子Ｒ２１，Ｒ２２を設けるようにした。これに限らず、例えば図１６に示すＤ／Ａ変換器１Ｂのように、上記抵抗素子Ｒ１１〜Ｒ１５のうち１つの抵抗（ここでは、抵抗素子Ｒ１２：第２抵抗素子）の第１端子と接続された抵抗素子Ｒ２２（第３抵抗素子）を設け、その抵抗素子Ｒ２２にスイッチ回路Ｓ２（第２スイッチ回路）を接続するようにした。すなわち、Ｄ／Ａ変換器１Ｂでは、図１２に示したＤ／Ａ変換器１Ａから抵抗素子Ｒ２１及びスイッチ回路Ｓ１が省略されている。
【０１０３】
このようなＤ／Ａ変換器１Ｂであっても、設定コードに応じた所望の電圧値のアナログ信号Ｖｏを出力するのに必要な範囲内でオン抵抗値の大きなトランジスタ（ＬＳＢ側のトランジスタ）を可能な限りオンさせないようにしている。詳述すると、ＬＳＢから、抵抗素子Ｒ２２の第１端子に接続された抵抗素子Ｒ１２に対応するデジタル入力信号Ｄ２（第１ビット）の１つ下位のデジタル入力信号Ｄ１まで「０」が連続し、デジタル入力信号Ｄ２が「１」となるコードの場合に、デジタル入力信号Ｄ０，Ｄ１に対応するノードＮ１，Ｎ０，ＮＳ１，ＮＳ０をハイインピーダンスに設定する。そして、このコードの場合には、上記デジタル入力信号Ｄ２に対応するスイッチ回路Ｓ２をオンしてノードＮＳ２をＬレベルに設定する。
【０１０４】
このように、オン抵抗値の大きなトランジスタ（ＬＳＢ側のトランジスタ）を可能な限りオンさせずに、オン抵抗値が小さくばらつきも小さいＭＳＢ側のトランジスタをオンさせることで、上記実施形態と同様の効果を奏することができる。
【０１０５】
図１７（ａ）は、スイッチ回路ＳＷ５〜ＳＷ０，Ｓ２，Ｓ０のうち、スイッチ回路ＳＷ２〜ＳＷ０，Ｓ２，Ｓ０のオン抵抗値に大きなばらつきが生じた場合のＤ／Ａ変換器１Ｂを示している。具体的には、スイッチ回路ＳＷ５〜ＳＷ２のオン抵抗値がそれぞれ図２に示した「Ａ」、「Ｂ」、「Ｃ」、「Ｄ」の抵抗値、つまりスイッチ回路ＳＷ５の基準抵抗値に対してバイナリーの比率で重み付けされた抵抗値になっている。これに対し、スイッチ回路ＳＷ２〜ＳＷ０，Ｓ２，Ｓ０の全てのオン抵抗値が図２に示した「Ｄ」の抵抗値になっている。このため、スイッチ回路ＳＷ２〜ＳＷ０，Ｓ２，Ｓ０では、それらのオン抵抗値がそれぞれバイナリーの比率で重み付けされておらず、それらオン抵抗値のばらつきが大きくなっている。
【０１０６】
図１７（ｂ）は、図１７（ａ）に示したＤ／Ａ変換器１ＢにおけるＤＮＬ波形を示し、図１７（ｃ）は、図１４（ａ）に示したＤ／Ａ変換器１ＡにおけるＤＮＬ波形（実線参照）、図１７（ａ）に示したＤ／Ａ変換器１ＢにおけるＤＮＬ波形（一点鎖線参照）、図１５（ａ）に示した従来のＤ／Ａ変換器１００におけるＤＮＬ波形（破線参照）を示している。なお、図１７（ｃ）では、コード「０」〜「１６」におけるＤＮＬを拡大して示している。
【０１０７】
図１７（ｂ）に示したＤ／Ａ変換器１Ｂでは、コード「４」から８コード毎に観測されるピーク波形のピーク値が図１５（ｂ）に示した従来のＤ／Ａ変換器１００のそれに比べて小さくなっている。これは、コード４，１２，２０，２８，３６，４４，５２，６０において、ＬＳＢ側のノードを可能な限りオープン状態に設定したことにより、ＧＮＤ線側のオン抵抗値のばらつきを低減することができたためと考えられる。
【０１０８】
また、図１７（ｃ）に示すように、図１４（ａ）及び図１７（ｂ）にそれぞれ示したＤ／Ａ変換器１Ａ，１Ｂでは、従来のＤ／Ａ変換器１００に比べて、コード４，１２，２０，２８，３６，４４，５２，６０におけるＤＮＬが小さくなっている。また、図１４（ａ）に示したＤ／Ａ変換器１Ａでは、図１７（ｂ）に示したＤ／Ａ変換器１Ｂに比べて、上記コード４，１２，２０，２８，３６，４４，５２，６０以外のコードにおけるＤＮＬが全体的に小さくなっている。この結果から、抵抗素子Ｒ１１〜Ｒ１５のうち複数の抵抗素子Ｒ１１，Ｒ１２の第１端子に対して抵抗素子Ｒ２１，Ｒ２２を接続することにより、１つの抵抗素子Ｒ１２の第１端子に対して抵抗素子Ｒ２２を接続した場合よりも良好なＤＮＬ特性を得ることができる、ことが分かる。
【０１０９】
・上記実施形態及び上記各変形例では、ＬＳＢから「０」が１回以上連続するコードの場合に、そのコードに応じた所望の電圧値のアナログ信号Ｖｏを出力するのに必要な範囲内でオン抵抗値の大きなトランジスタ（ＬＳＢ側のトランジスタ）を可能な限りオンさせないようにした。これに限らず、例えばＬＳＢから「１」が１回以上連続するコードの場合に、そのコードに応じた所望の電圧値のアナログ信号Ｖｏを出力するのに必要な範囲内でオン抵抗値の大きなトランジスタを可能な限りオンさせないようにしてもよい。この場合には、例えば図１８に示すように、スイッチ回路Ｓ０〜Ｓ５がノードＮＳ０〜ＮＳ５とＶＤ線との間にそれぞれ挿入接続される。また、スイッチ回路Ｓ０〜Ｓ５内のトランジスタＴ０〜Ｔ５が、ＮチャネルＭＯＳトランジスタからＰチャネルＭＯＳトランジスタに変更される。
【０１１０】
図１８に示したＤ／Ａ変換器１Ｃにおいて、ＬＳＢから「１」が１回以上連続するコードでは、ＬＳＢから「１」が連続した後に最初に「０」となるデジタル入力信号に対応するノードＮＳ１〜ＮＳ５がＨレベルに設定され、そのＨレベルに設定されたノードよりもＬＳＢ側に設けられたノードが全てオープン状態に設定される。そして、上記最初に「０」となるデジタル入力信号からＭＳＢ側（上位ビット側）は、従来のＤ／Ａ変換器１００と同様の電位状態（接続状態）に設定される。このように、ＬＳＢから「１」が１回以上連続する場合にその「１」のデジタル入力信号に対応するＬＳＢ側のノードをオープン状態に設定することにより、オン抵抗値が高く設定されたＬＳＢ側のトランジスタを可能な限りオンさせないようにしている。これにより、上記実施形態と同様の効果を奏することができる。
【０１１１】
なお、Ｄ／Ａ変換器１Ｃにおいて、ＬＳＢであるデジタル入力信号Ｄ０が「０」となるコードでは、デジタル入力信号Ｄ０〜Ｄ５に応じて、ノードＮ０〜Ｎ５がＧＮＤ線又はＶＤ線のいずれか一方にそれぞれ接続される。さらに、ＬＳＢに対応するスイッチ回路Ｓ０のノードＮＳ０がＶＤ線に接続され、その他のスイッチ回路Ｓ１〜Ｓ５のノードＮＳ１〜ＮＳ５がオープン状態に設定される。このため、図１８に示したＤ／Ａ変換器１Ｃでは、コード「０」のときのアナログ信号Ｖｏが０．１［Ｖ］になり、コード「６３」のときのアナログ信号Ｖｏが６．４［Ｖ］になる。
【０１１２】
・図１２及び図１６に示した変形例では、第１端子が第３抵抗素子（例えば、抵抗素子Ｒ２３〜Ｒ２５）に接続されていない抵抗素子Ｒ１３〜Ｒ１５に接続されたスイッチ回路ＳＷ３〜ＳＷ５についても、上記実施形態のスイッチ回路ＳＷ３〜ＳＷ５と同様にスリーステート型のバッファ回路とした。これに限らず、最も上位ビット側に設けられた第３抵抗素子（ここでは、抵抗素子Ｒ２２）と接続された抵抗素子Ｒ１，Ｒ２間のノードよりも第２出力端子側に設けられたスイッチ回路ＳＷ３〜ＳＷ５を、従来のＤ／Ａ変換器１００におけるスイッチ２００〜２０５と同様のＣＭＯＳインバータ回路に変更してもよい。すなわち、スイッチ回路ＳＷ０〜ＳＷ５のうち少なくとも、第３抵抗素子の一例である抵抗２２の第１端子が接続された抵抗素子Ｒ１，Ｒ２間のノードと第１出力端子（抵抗素子Ｒ０の第１端子）との間に第１端子が接続された抵抗素子Ｒ１０〜Ｒ１２にそれぞれ接続されたスイッチ回路ＳＷ０〜ＳＷ２がスリーステート型のバッファ回路であればよい。
【０１１３】
・上記実施形態及び上記各変形例では、６ビットのＲ−２Ｒラダー抵抗型のＤ／Ａ変換器１，１Ａ〜１Ｃとしたが、各Ｄ／Ａ変換器１，１Ａ〜１Ｃのビット数を適宜変更してもよい。
【０１１４】
・上記実施形態及び上記各変形例では、高電位電圧ＶＤを６．４［Ｖ］、低電位電圧ＧＮＤを０．０［Ｖ］としたが、それぞれの電圧値を適宜変更してもよい。
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）
デジタル入力信号に応じたアナログ信号を生成するＤ／Ａ変換器であって、
第１出力端子と前記アナログ信号が出力される第２出力端子との間に直列に接続された複数の第１抵抗素子と、
前記第１抵抗素子の抵抗値の２倍の抵抗値を有し、前記複数の第１抵抗素子を接続する各接続ノード及び前記第１出力端子に、それぞれの第１端子が接続された複数の第２抵抗素子と、
前記複数の第２抵抗素子のそれぞれの第２端子に接続された複数の第１スイッチ回路と、
前記第１出力端子に第１端子が接続された第２抵抗素子を除いた残りの前記第２抵抗素子の第１端子のうちの少なくとも１つに第１端子が接続され、前記第１抵抗素子の抵抗値の２倍の抵抗値を有する第３抵抗素子と、
前記第３抵抗素子の第２端子に第１端子が接続され、第２端子が第１配線に接続された第２スイッチ回路と、
前記デジタル入力信号に基づいて、前記第１スイッチ回路を制御する第１信号を生成するとともに、前記第２スイッチ回路を制御する第２信号を生成する制御回路と、を有し、
前記複数の第１スイッチ回路のうち少なくとも、前記第３抵抗素子の第１端子が接続される前記第１抵抗素子の接続ノードと前記第１出力端子との間に第１端子が接続された前記第２抵抗素子に接続された第１スイッチ回路は、当該第１スイッチ回路と前記第２抵抗素子との接続ノードの状態を、第１電圧、前記第１電圧と異なる第２電圧、及びハイインピーダンスのいずれか一つに設定することを特徴とするＤ／Ａ変換器。
（付記２）
前記第１スイッチ回路は、
前記第２抵抗素子との接続ノードと低電位電圧である前記第１電圧の間に接続される第１トランジスタと、
前記第２抵抗素子との接続ノードと高電位電圧である前記第２電圧の間に接続される第２トランジスタと、
を有し、
前記第１信号に基づいて、前記第１電圧又は前記第２電圧を前記第２抵抗素子との接続ノードに出力することを特徴とする付記１に記載のＤ／Ａ変換器。
（付記３）
前記制御回路は、
前記第２スイッチ回路をオンし、前記第２抵抗素子と前記第３抵抗素子との接続ノードよりも前記第１出力端子側にある、前記第１抵抗素子の接続ノードに接続された前記第２抵抗素子に接続された前記第１スイッチ回路をハイインピーダンスにすることを特徴とする付記１又は２に記載のＤ／Ａ変換器。
（付記４）
前記制御回路は、
複数の前記第３抵抗素子に接続される前記第２スイッチ回路に対して、いずれか一つの前記第２スイッチ回路をオンすることを特徴とする付記３に記載のＤ／Ａ変換器。
（付記５）
前記第１出力端子に第１端子が接続され、前記第１抵抗素子の抵抗値の２倍の抵抗値を有する第４抵抗素子と、
前記第４抵抗素子の第２端子に第１端子が接続され、第２端子が前記第１配線に接続された第３スイッチ回路と、を有し、
前記制御回路は、前記デジタル入力信号に基づいて、前記第３スイッチ回路を制御する第３信号を生成することを特徴とする付記１乃至４のいずれか１つに記載のＤ／Ａ変換器。
（付記６）
前記制御回路は、
前記デジタル入力信号が、前記デジタル入力信号の最下位ビットから第１ビットの１つ下位の第２ビットまで前記第１電圧に対応する第１論理レベルが連続し、前記第１ビットが前記第２電圧に対応する第２論理レベルとなる第１コードである場合に、前記最下位ビットから前記第２ビットまでのビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードをハイインピーダンスに設定する前記第１信号を生成し、前記第１ビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードを前記第２電圧に設定する前記第１信号を生成するとともに、前記第１ビットに対応する前記第２スイッチ回路をオンする前記第２信号を生成し、前記第３スイッチ回路をオフする前記第３信号を生成することを特徴とする付記５に記載のＤ／Ａ変換器。
（付記７）
前記第１出力端子に接続される前記第２抵抗素子の第２端子と接続される前記第１スイッチ回路は、前記デジタル入力信号の最下位ビットに対応し、
前記第２出力端子に一方の端子が接続される前記第１抵抗素子の他方の端子に接続される前記第２抵抗素子の第２端子と接続される前記第１スイッチ回路は、前記デジタル入力信号の最上位ビットに対応することを特徴とする付記１乃至６のいずれか１つに記載のＤ／Ａ変換器。
（付記８）
前記制御回路は、前記デジタル入力信号が前記第１コードとは異なるコードである場合に、前記第２スイッチ回路をオフする前記第２信号を生成し、前記第３スイッチ回路をオンする前記第３信号を生成することを特徴とする付記６に記載のＤ／Ａ変換器。
（付記９）
前記第３抵抗素子は、前記デジタル入力信号の最上位ビットに対応する前記第２抵抗素子の第１端子に第１端子が接続された第５抵抗素子を含み、
前記第２スイッチ回路は、前記第５抵抗素子の第２端子に接続された第４スイッチ回路を含み、
前記制御回路は、前記デジタル入力信号の最下位ビットから最上位ビットまでの全てのビットが前記第１論理レベルである場合に、前記最上位ビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードの電位を前記第１電圧に設定する前記第１信号を生成し、前記最上位ビット以外のビットに対応する前記第１スイッチ回路と前記第２抵抗素子との接続ノードをハイインピーダンスに設定する前記第１信号を生成するとともに、前記第４スイッチ回路をオンする前記第２信号を生成し、前記第３スイッチ回路をオフする前記第３信号を生成することを特徴とする付記６又は８に記載のＤ／Ａ変換器。
（付記１０）
複数の前記第３抵抗素子と、複数の前記第２スイッチ回路とを有し、
前記制御回路は、前記デジタル入力信号が前記第１コードである場合に、前記第１ビットに対応する前記第２スイッチ回路をオンする前記第２信号を生成し、前記第１ビット以外のビットに対応する前記第２スイッチ回路をオフする前記第２信号を生成し、前記第３スイッチ回路をオフする前記第３信号を生成することを特徴とする付記６，８，９のいずれか１つに記載のＤ／Ａ変換器。
（付記１１）
前記第３抵抗素子及び前記第２スイッチ回路は、前記第１出力端子に第１端子が接続された第２抵抗素子を除いた残りの全ての前記第２抵抗素子に対して設けられていることを特徴とする付記１〜１０のいずれか１つに記載のＤ／Ａ変換器。
（付記１２）
前記各第１スイッチ回路は、
前記各第２抵抗素子の第２端子と電位が前記第１電圧である前記第１配線との間に接続された第１トランジスタと、
前記各第２抵抗素子の第２端子と電位が前記第２電圧である第２配線との間に接続された第２トランジスタと、を有し、
複数の前記第１トランジスタは、２のべき乗の比率でオン抵抗値が設定され、
複数の前記第２トランジスタは、２のべき乗の比率でオン抵抗値が設定され、
前記第１信号に応答して、前記第１トランジスタ及び前記第２トランジスタの少なくとも一方がオフされ、
前記第１スイッチは、
第１端子が前記第３抵抗素子の第２端子に接続され、第２端子が前記第１配線に接続され、制御端子に前記第２信号が供給される第３トランジスタを有することを特徴とする付記１〜１１のいずれか１つに記載のＤ／Ａ変換器。
（付記１３）
前記複数の第１トランジスタのうち少なくとも１つの前記第１トランジスタは、複数の第１ＭＯＳトランジスタが互いに直列に接続された構造を有し、
前記複数の第２トランジスタのうち少なくとも１つの前記第２トランジスタは、複数の第２ＭＯＳトランジスタが互いに直列に接続された構造を有することを特徴とする付記１２に記載のＤ／Ａ変換器。
【符号の説明】
【０１１５】
１，１Ａ〜１Ｃ  Ｄ／Ａ変換器
１０  抵抗網
２０〜２５，３０〜３５  インバータ回路
４０〜４５  ノア回路
５０  ロジック回路
Ｒ０〜Ｒ５  抵抗（第１抵抗素子）
Ｒ１０〜Ｒ１５  抵抗（第２抵抗素子）
Ｒ２０  抵抗（第４抵抗素子）
Ｒ２１〜Ｒ２５（第３抵抗素子）
ＳＷ０〜ＳＷ５  スイッチ（第１スイッチ回路）
Ｓ０  スイッチ（第３スイッチ回路）
Ｓ１〜Ｓ５  スイッチ（第２スイッチ回路）
ＴＮ０〜ＴＮ５  トランジスタ
ＴＰ０〜ＴＰ５  トランジスタ
Ｔ０〜Ｔ５  トランジスタ（第３トランジスタ）
Ｔｎ  基準トランジスタ
Ｔｐ  基準トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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