(57)【要約】【目的】表示パネルドライバの出力端子数が表示パネルのソースライン数よりも多い場合においても、無効な電力消費を生じさせることなく、画素データの取り込みを行うことが可能な表示パネルドライバ及びその駆動方法を提供することを目的とする。【構成】入力映像信号に基づく各画素に対応した画素データ片を、設定レジスタに格納されている情報に基づいて複数のラッチに個別に保持させ、各ラッチに保持されている画素データ片に対応した駆動パルスを表示パネルのソースラインに印加する。【選択図】図２
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【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データ片に対応した駆動パルスを表示パネルのソースラインに印加する表示パネルドライバであって、
設定レジスタの情報に基づき複数のイネーブル信号を生成するイネーブル生成部と、
前記イネーブル信号の各々が供給されていると共に、夫々に供給された前記イネーブル信号の活性化に応じて前記画素データ片を保持する複数のラッチ回路と、
前記複数のラッチ回路に保持された前記画素データ片の各々に対応した駆動パルスを生成して出力する駆動部と、を有することを特徴とする表示パネルドライバ。
【請求項２】
前記設定レジスタには、前記複数のラッチ回路の内で前記画素データ片の保持を開始及び／又は終了させるラッチ回路の位置を指定するラッチ指定情報が格納されていることを特徴とする請求項１に記載の表示パネルドライバ。
【請求項３】
前記設定レジスタには、前記イネーブル信号の各々を活性化させる順序を示す情報が格納されていることを特徴とする請求項１又は２のいずれかに記載の表示パネルドライバ。
【請求項４】
前記イネーブル生成部は、カウンタ回路を有し、当該カウンタ回路のカウント値に対応した前記イネーブル信号を活性化させることを特徴とする請求項１〜３のいずれか１に記載の表示パネルドライバ。
【請求項５】
前記イネーブル生成部は、各カウント値毎に前記イネーブル信号の各々を択一的に活性化させることを特徴とする請求項４に記載の表示パネルドライバ。
【請求項６】
前記イネーブル生成部は、アップダウンカウンタで構成されるカウンタ回路を有し、
前記設定レジスタに格納されている、前記イネーブル信号各々を活性化させる順序を示す情報に基づき前記カウンタ回路をカウントアップ又はカウントダウンさせることを特徴とする請求項３に記載の表示パネルドライバ。
【請求項７】
前記カウンタ回路は、前記設定レジスタに格納されている前記ラッチ指定情報に基づきカウントの初期値及び／又は終了値が設定されることを特徴とする請求項４又は６に記載の表示パネルドライバ。
【請求項８】
前記表示パネルドライバは、ｎビット（ｎは１以上の整数）で表される輝度階調を有する入力映像信号を表示可能であって、
前記イネーブル信号の各々は、前記ラッチ回路に含まれるｎ個のラッチ素子に供給されることを特徴とする請求項１〜７のいずれか１に記載の表示パネルドライバ。
【請求項９】
前記駆動部は、前記画素データ片の各々に対応したｋ個（ｋは２以上の整数）の駆動パルスを個別に出力するｋ個の出力部を含み、
前記イネーブル生成部は、前記設定レジスタの情報に基づきＬ個（Ｌ≦ｋ）の前記出力部各々に対応したラッチ回路に対して前記イネーブル信号を活性化させることを特徴とする請求項１に記載の表示パネルドライバ。
【請求項１０】
前記駆動部は、前記画素データ片の各々に対応したｋ個（ｋは２以上の整数）の駆動パルスを個別に出力するｋ個の出力部を含み、
前記イネーブル信号が前記出力部のＪ個単位（Ｊ＜ｋ）で供給される場合に配置されるイネーブル信号線は、少なくともｋ／Ｊ本であり、
単一の前記イネーブル信号は少なくともｎ×Ｊ個のラッチ素子に共通に接続されていることを特徴とする請求項８に記載の表示パネルドライバ。
【請求項１１】
前記設定レジスタ、前記イネーブル生成部、前記複数のラッチ回路及び前記駆動部は単一の半導体チップ上に形成されており、
前記設定レジスタ及び前記イネーブル生成部は、前記半導体チップのタイミング制御領域に形成されており、
前記複数のラッチ回路及び前記駆動部は、前記半導体チップのソースライン駆動領域に形成されていることを特徴とする請求項１〜１０のいずれか１に記載の表示パネルドライバ。
【請求項１２】
前記ソースライン駆動領域は、前記タイミング制御領域を挟むように、少なくとも２つに分割して配置されることを特徴とする請求項１１に記載の表示パネルドライバ。
【請求項１３】
前記イネーブル生成部及び前記ラッチ回路間に配線されるイネーブル信号線の数は、分割された２つの前記ソースライン駆動領域の各々で略等しいことを特徴とする請求項１１又は請求項１２に記載の表示パネルドライバ。
【請求項１４】
入力映像信号に応じた駆動パルスを表示パネルドライバにより表示パネルのソースラインに印加する表示パネルの駆動方法であって、
前記表示パネルドライバは、
前記入力映像信号に基づく各画素毎の画素データ片を順次択一的に保持すべきラッチ回路を指定する情報を設定レジスタへ格納するステップと、
前記設定レジスタの情報に従って順次活性化されたラッチ回路の各々に前記画素データ片を夫々格納させるステップと、
前記ラッチ回路に格納された複数の前記画素データ片に基づく駆動パルスを前記ソースラインに印加するステップと、を備えることを特徴とする表示パネルの駆動方法。
【請求項１５】
前記設定レジスタへ情報を格納するステップは、電源投入に応じて実施されることを特徴とする請求項１４に記載の表示パネルの駆動方法。
【請求項１６】
前記設定レジスタへ情報を格納するステップは、電源投入後において定期的なタイミングで繰り返し実施されることを特徴とする請求項１４に記載の表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号に応じて表示パネルを駆動する表示パネルドライバ及び駆動方法に関する。
【背景技術】
【０００２】
プラズマディスプレイパネル、液晶パネル、有機ＥＬ（Electro Luminescence)パネル等の表示パネルには、映像信号に応じた階調電圧を、表示パネルに形成されている複数のソースラインに供給するソースドライバが設けられている（例えば、特許文献１の図１参照）。ソースドライバは、制御部から供給されたスタートパルスに応じて、映像信号にて示される１表示ライン分の画素データを各画素毎に順次取り込み、この取り込んだ画素データに対応した階調電圧を、各ソースラインに接続されている出力端子の各々を介して送出する。
【０００３】
ところで、各メーカで製造される表示パネルの中には、そのソースラインの総数が必ずしもソースドライバの出力端子数と一致しないものが存在する。よって、例えば、１０００本のソースラインを有する表示パネルを、出力端子数が３００個のソースドライバＩＣ（Integrated Circuit）を４個用いて駆動する場合には、ソースドライバＩＣの出力端子の内の２００個が空き端子となる（例えば、特許文献１の図１３参照）。
【０００４】
また、このようなソースドライバとして、画素データの取り込み方向(スキャン方向）を切り換え可能にしたものが提案されている（例えば、特許文献２参照）。例えば、表示パネルに整列して配置されている第１〜第１０００のソースラインの内の第１番目のソースライン側から番号昇順に各ソースラインに対応した画素データの取り込みを行うのか、或いは第１０００番目のソースライン側から番号降順に各ソースラインに対応した画素データの取り込みを行うのかを選択的に実施可能となっているのである。
【０００５】
尚、かかるソースドライバでは、上記した如き空き端子が存在するソースドライバＩＣ側が含まれている場合に、このソースドライバＩＣ側からでも画素データの取り込みを開始できるようにすべく、以下の如き処理を行うようにしている。すなわち、スタートパルス（ＳＴＨ）の供給後、先ず、空き端子の各々に対応したダミーの画素データを順次取り込んだ後、表示パネルの各ソースラインに対応した実際の画素データの取り込みを順次実施するのである（例えば、特許文献２の図５参照）。
【０００６】
従って、空き端子側から画素データの取り込みを開始させる場合には、ダミーデータの取り込み処理が必要となり、無効な電力が消費されてしまうという問題が生じた。
【０００７】
また、表示パネルは、ソースドライバ等へ画素データやタイミングに関する信号を供給するものとしてタイミングコントローラを備えている。近年では、タイミングコントローラをソースドライバと一体で形成したＩＣが開発され始めている（例えば、特許文献３又は特許文献４参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許３５４４４７０号公報
【特許文献２】特開２０１０−２８１９９０号公報
【特許文献３】特開２００９−３２７１４号公報
【特許文献４】特開２０１０−１９０９３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、表示パネルドライバの出力端子数が表示パネルのソースライン数よりも多い場合においても、無効な電力消費を生じさせることなく、画素データの取り込みを行うことが可能な表示パネルドライバ及び駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る表示パネルドライバは、入力映像信号に基づく各画素毎の画素データ片に対応した駆動パルスを表示パネルのソースラインに印加する表示パネルドライバであって、設定レジスタの情報に基づき複数のイネーブル信号を生成するイネーブル生成部と、前記イネーブル信号の各々が供給されていると共に、夫々に供給された前記イネーブル信号の活性化に応じて前記画素データ片を保持する複数のラッチ回路と、前記複数のラッチ回路に保持された前記画素データ片の各々に対応した駆動パルスを生成して出力する駆動部と、を有する。
【００１１】
また、本発明に係る駆動方法は、入力映像信号に応じた駆動パルスを表示パネルドライバにより表示パネルのソースラインに印加する表示パネルの駆動方法であって、前記表示パネルドライバは、前記入力映像信号に基づく各画素毎の画素データ片を順次択一的に保持すべきラッチ回路を指定する情報を設定レジスタへ格納するステップと、前記設定レジスタの情報に従って順次活性化されたラッチ回路の各々に前記画素データ片を夫々格納させるステップと、前記ラッチ回路に格納された複数の前記画素データ片に基づく駆動パルスを前記ソースラインに印加するステップと、を備える。
【発明の効果】
【００１２】
本発明に係る表示パネルドライバは、入力映像信号に基づく１表示ライン分の画素各々に対応した画素データ片をラッチイネーブル信号に応じて第１〜第ｋラッチに個別に保持させ、各ラッチに保持されている画素データ片に対応した駆動パルスを表示パネルのソースラインに印加する。この際、かかる表示パネルドライバは、先頭ラッチ指定データ及びスキャン方向指定データが記憶される設定レジスタを備え、これら先頭ラッチ指定データ及びスキャン方向指定データに基づき以下の如く、各ラッチに画素データ片を取り込ませるようにしている。つまり、第１〜第ｋラッチ各々の内で先頭ラッチ指定データにて指定されたラッチ番号のラッチから、スキャン方向指定データにて指定されたラッチ番号昇順又は降順に各ラッチに択一的にラッチイネーブル信号を供給するのである。
【００１３】
従って、かかる構成によれば、表示パネルドライバに設けられた駆動パルス出力用の出力端子各々に対応したラッチの数（ｋ個）が表示パネルのソースラインの数より多い場合、つまり表示パネルドライバに空き端子ができる場合であっても、先頭ラッチ指定データにて指定されたラッチから直接、画素データ片の取り込みを開始することができる。これにより、第１〜第ｋラッチによる画素データ片の取り込み方向がラッチ番号昇順又はラッチ番号降順のいずれであっても、空き端子各々に対応したラッチにダミーデータを取り込ませる必要がなくなるので、無効な電力消費を抑えることが可能となる。
【図面の簡単な説明】
【００１４】
【図１】本発明に係る表示パネルドライバを含む表示装置の概略構成を示すブロック図である。
【図２】本発明に係る表示パネルドライバとしてのソースドライバ１３の内部構成を示すブロック図である。
【図３】画素データのスキャン方向と、設定データ送信部１４に記憶される設定データ（ＤＬＨ、ＤＬＴ、ＤＳＣＮ）との対応関係の一例を示す図である。
【図４】ラッチ番号昇順で画素データの取り込みを行う場合におけるソースドライバ１３の内部動作の一例を示すタイムチャートである。
【図５】ラッチ番号降順で画素データの取り込みを行う場合におけるソースドライバ１３の内部動作の一例を示すタイムチャートである。
【図６】単一のチップ上に駆動制御部１１及びソースドライバ１３を形成させる場合に適用されるレイアウトの一例を示す図である。
【発明を実施するための形態】
【００１５】
図１は、本発明に係る表示パネルドライバを含む表示装置の概略構成を示すブロック図である。
【００１６】
図１に示すように、かかる表示装置は、表示パネル１０、駆動制御部１１、走査ドライバ１２、ソースドライバ１３、及び設定データ送信部１４を含む。
【００１７】
表示パネル１０は、プラズマディスプレイパネル、液晶パネル、有機ＥＬパネル等からなる２次元画像表示用の表示パネルである。表示パネル１０には、夫々が２次元画面の水平方向に伸張するｎ本（ｎは２以上の整数）の走査ラインＣ１〜Ｃｎと、夫々が２次元画面の垂直方向に伸張するｍ本（ｍは２以上の整数）のソースラインＳ１〜Ｓｍとが設けられており、走査ライン及びソースラインの各交叉部の領域（破線に囲まれた領域）に画素を担う表示セルが形成されている。
【００１８】
駆動制御部１１は、ｎビット（ｎは１以上の整数）で２ｎ階調分の輝度を表現する入力映像信号に応じて走査ラインＣ１〜Ｃｎ各々に走査パルスを順次印加させるべき走査制御信号を生成し、これを走査ドライバ１２に供給する。走査ドライバ１２は、かかる走査制御信号に応じたタイミングで走査パルスを生成し、これを表示パネル１０の走査ラインＣ１〜Ｃｎ各々に順次択一的に印加する。
【００１９】
また、駆動制御部１１は、入力映像信号に基づく水平同期タイミング毎にスタートパルス信号ＳＴを生成し、これをソースドライバ１３に供給する。更に、駆動制御部１１は、入力映像信号に基づき各画素毎の輝度レベルを表す画素データＰＤを生成し、これを上記したスタートパルス信号ＳＴに応じて１表示ライン分（ｍ個）ずつ、シリアル形態にてスキャンクロック信号ＳＣＬＫに同期したタイミングでソースドライバ１３に供給する。すなわち、駆動制御部１１は、スタートパルス信号ＳＴ毎に、入力映像信号に基づき１表示ライン分の画素データＰＤの系列からなる画素データＰＤ１、ＰＤ２、ＰＤ３、・・・、ＰＤｍ−１、ＰＤｍを生成し、各画素データＰＤをスキャンクロック信号ＳＣＬＫのエッジタイミングにて順次、ソースドライバ１３に供給するのである。尚、駆動制御部１１は、かかるスキャンクロック信号ＳＣＬＫもソースドライバ１３に供給する。
【００２０】
ソースドライバ１３は、ソースライン数がｋ個（ｋは、ｍよりも大なる３以上の整数）の表示パネルに対応した表示パネルドライバであり、各画素毎の画素データ片を個別に取り込んで保持するｋ個のラッチからなるデータラッチ部（後述する）を有する。ソースドライバ１３は、各ラッチに保持された画素データ片が示す輝度レベルに対応した階調電圧を生成し、その階調電圧をピーク値とする駆動パルスＧＰを生成する。つまり、ソースドライバ１３は、ｋ個のラッチ各々に保持されている画素データ片に対応したｋ個の駆動パルスＧＰ１〜ＧＰｋを生成する。尚、ソースドライバ１３には、駆動パルスＧＰ１〜ＧＰｋを個別に出力する為の出力端子Ｄ１〜Ｄｋが設けられている。この際、図１に示すように、ソースドライバ１３の出力端子Ｄ１〜Ｄｋの内のＤ１〜Ｄｍが表示パネル１０のソースラインＳ１〜Ｓｍに夫々接続されている。すなわち、図１に示すように、ソースドライバ１３の出力端子Ｄ１〜Ｄｋの内のＤｍ＋１〜Ｄｋが空き端子となる。
【００２１】
なお、図１に示す実施例では、便宜上、ソースドライバ１３を１つだけで示しているが、使用形態によっては、複数個のソースドライバを用いることも可能である。複数個のソースドライバを用いる場合には、全てのソースドライバの駆動パルスＧＰを個別に出力する為の出力端子Ｄの合計数が上述のｋ個に相当する。
【００２２】
設定データ送信部１４は、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）の如き不揮発性メモリ、或いはプロセッサ等からなる。この際、設定データ送信部１４が不揮発性メモリである場合には、ソースドライバ１３の初期設定を行う為の設定データとして、先頭ラッチ指定データＤＬＨ、後尾ラッチ指定データＤＬＴ及びスキャン方向指定データＤＳＣＮが予めこの設定データ送信部１４に記憶されている。一方、設定データ送信部１４がプロセッサである場合には、この設定データ送信部１４は、他の情報に基づく演算結果を出力するものである。尚、先頭ラッチ指定データＤＬＨとは、ソースドライバ１３に搭載されているデータラッチ部内において、表示ラインの先頭の画素データ片の取り込みを担うべきラッチの番号を示すデータである。また、後尾ラッチ指定データＤＬＴとは、かかるデータラッチ部内において、表示ラインの最後尾の画素データ片の取り込みを担うべきラッチの番号を示すデータである。また、スキャン方向指定データＤＳＣＮとは、このデータラッチ部内において画素データ片の取り込み対象となるラッチを、ラッチ番号昇順及びラッチ番号降順の内のいずれのスキャン方向で順次択一的に選択して行くのかを指定するデータである。例えば、データラッチ部内においてラッチ番号の昇順に画素データ片を各ラッチに取り込ませる場合には論理レベル０、ラッチ番号の降順に画素データ片を各ラッチに取り込ませる場合には論理レベル１のスキャン方向指定データＤＳＣＮを、設定データ送信部１４に記憶させておく。
【００２３】
設定データ送信部１４は、電源投入時の初期設定時において、これら先頭ラッチ指定データＤＬＨ、後尾ラッチ指定データＤＬＴ及びスキャン方向指定データＤＳＣＮを駆動制御部１１に送出する。
【００２４】
図２は、駆動制御部１１及びソースドライバ１３の内部構成の一部を示すブロック図である。
【００２５】
図２に示すように、駆動制御部１１は、設定データレジスタ１３０、ラッチ選択カウンタ１３１、ラッチイネーブル生成部１３２を備え、ソースドライバ１３は、データラッチ部１３３及び駆動パルス出力部１３４を含む。
【００２６】
設定データレジスタ１３０は、電源投入時の初期設定時において設定データ送信部１４から供給された先頭ラッチ指定データＤＬＨ、後尾ラッチ指定データＤＬＴ及びスキャン方向指定データＤＳＣＮの内の少なくとも１のデータ片を記憶し、夫々をラッチ選択カウンタ１３１に供給する。すなわち、設定データレジスタ１３０には、電源投入のタイミングで、上記した先頭ラッチ指定データＤＬＨ及び／又は後尾ラッチ指定データＤＬＴ、並びにスキャン方向指定データＤＳＣＮ等からなる設定データが格納される。なお、ソースドライバ１３が設定データを格納可能な構成を有する場合には、設定データ送信部１４を省いても良い。
【００２７】
ラッチ選択カウンタ１３１は、アップダウンカウンタ１３１１及び比較器１３１２からなる。
【００２８】
アップダウンカウンタ１３１１は、スタートパルス信号ＳＴに応じて、先頭ラッチ指定データＤＬＨにて示されるラッチ番号をカウント初期値として取り込む。ここで、アップダウンカウンタ１３１１は、スキャン方向指定データＤＳＣＮがラッチ番号の昇順を示す場合にはアップカウンタとして動作し、上記カウント初期値からその値を、スキャンクロック信号ＳＣＬＫのパルス毎にアップカウントして行く。一方、アップダウンカウンタ１３１１は、スキャン方向指定データＤＳＣＮがラッチ番号の降順を示す場合にはダウンカウンタとして動作し、上記カウント初期値からその値を、スキャンクロック信号ＳＣＬＫのパルス毎にダウンカウントして行く。この際、アップダウンカウンタ１３１１は、現在のカウント値をラッチ選択値ＬＳとして比較器１３１２に供給する。比較器１３１２は、後尾ラッチ指定データＤＬＴにて示されるラッチ番号をカウント終了値として取り込み、その終了値と、ラッチ選択値ＬＳとが等しい場合に限り、カウント値をゼロにリセットさせるリセット信号ＲＳを生成しこれをアップダウンカウンタ１３１１に供給する。かかるリセット信号ＲＳに応じて、アップダウンカウンタ１３１１は、現在のカウント値をゼロにリセットしてそのカウント動作を停止する。
【００２９】
このように、アップダウンカウンタ１３１１は、先ず、スタートパルス信号ＳＴに応じて、先頭ラッチ指定データＤＬＨにて示されるラッチ番号をカウント初期値として取り込む。そして、アップダウンカウンタ１３１１は、そのカウント初期値を、スキャン方向指定データＤＳＣＮに従ってアップカウント又はダウンカウントして得られたカウント値をラッチ選択値ＬＳとして次段のラッチイネーブル生成部１３２に供給するのである。
【００３０】
ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳに基づき、ラッチイネーブル信号Ｅ１〜Ｅｋの内の１つだけを活性化した状態、つまりラッチイネーブルを示す論理レベル１、その他をラッチディスエーブルを示す論理レベル０としたラッチイネーブル信号Ｅ１〜Ｅｋを生成するデコーダからなる。
【００３１】
例えば、ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳがラッチ番号"１"を示す場合には、ラッチイネーブル信号Ｅ１〜Ｅｋの内のＥ１だけを、活性化した状態を示す論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ１〜Ｅｋを生成する。また、ラッチ選択値ＬＳがラッチ番号"２"を示す場合には、ラッチイネーブル生成部１３２は、ラッチイネーブル信号Ｅ１〜Ｅｋの内のＥ２だけを、活性化した状態を示す論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ１〜Ｅｋを生成する。また、ラッチ選択値ＬＳがラッチ番号"３"を示す場合には、ラッチイネーブル生成部１３２は、ラッチイネーブル信号Ｅ１〜Ｅｋの内のＥ３だけを、活性化した状態を示す論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ１〜Ｅｋを生成する。また、ラッチ選択値ＬＳがラッチ番号"ｍ"を示す場合には、ラッチイネーブル生成部１３２は、ラッチイネーブル信号Ｅ１〜Ｅｋの内のＥｍだけを、活性化した状態を示す論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ１〜Ｅｋを生成する。また、ラッチ選択値ＬＳがラッチ番号"ｋ"を示す場合には、ラッチイネーブル生成部１３２は、ラッチイネーブル信号Ｅ１〜Ｅｋの内のＥｋだけを、活性化した状態を示す論理レベル１、その他は全て論理レベル０となるラッチイネーブル信号Ｅ１〜Ｅｋを生成するのである。
【００３２】
ラッチイネーブル生成部１３２は、上記したラッチイネーブル信号Ｅ１〜Ｅｋをデータラッチ部１３３に供給する。
【００３３】
データラッチ部１３３は、ラッチ番号"１"〜"ｋ"が割り当てられているｋ個のラッチ１３３１〜１３３ｋからなり、夫々のイネーブル端子ＥＮに、上記したラッチイネーブル信号Ｅ１〜Ｅｋが夫々供給されている。尚、ラッチ１３３１〜１３３ｋの各々は、画素データ片のビット数分、つまりｎ個のラッチ素子を含むものである。また、ラッチ１３３１〜１３３ｋ各々のデータ入力端子Ｉには上記した画素データＰＤが共通に供給されおり、且つラッチ１３３１〜１３３ｋ各々のクロック入力端子には上記したスキャンクロック信号ＳＣＬＫが共通に供給されている。この際、ラッチ１３３１〜１３３ｋの内で、そのイネーブル端子ＥＮに論理レベル１のラッチイネーブル信号Ｅが供給された１つのラッチ１３３のみがスキャンクロック信号ＳＣＬＫに応じて画素データＰＤを取り込み、これを保持する。
【００３４】
かかる構成により、ラッチ１３３１〜１３３ｋは、駆動制御部１１から供給された画素データＰＤを、ラッチイネーブル生成部１３２から供給されたラッチイネーブル信号Ｅ１〜Ｅｋに応じて個別に取り込んでこれを保持する。そして、ラッチ１３３１〜１３３ｋは、夫々に保持された画素データを画素データＰＰＤ１〜ＰＰＤｋとして駆動パルス出力部１３４に供給する。
【００３５】
なお、図２に示す実施例では、ラッチイネーブル信号Ｅの本数ｋと同数のラッチ１３３１〜１３３ｋを設けているが、ラッチイネーブル信号Ｅの本数とラッチの個数は必ずしも一致していなくても良い。例えば、ラッチイネーブル信号Ｅ１の活性化を示す論理レベル１に応じて、複数のラッチが同時にデータを取り込むようにしても良い。この場合、画素データＰＤをデータラッチ部１３３に供給する為の供給線としては、同時に取り込むデータ数に対応したビット数分の本数が必要となる。また、画素データＰＤは、階調電圧に基づく多ビットで構成される。例えば、ソースドライバ１３の出力端子Ｄが９６０本、階調が８ビットで表され、同時取り込み数が６チャネルの場合、駆動制御部１１及びソースドライバ１３間に配置されるイネーブル信号Ｅは９６０本／６、つまり１６０本となる。また、画素データＰＤを供給する為の供給線の数は６×８ビット分となり、少なくとも４８本の供給線が駆動制御部１１及びソースドライバ１３間に配置される。要するに、１つのラッチイネーブル信号ＥがＪ個（Ｊ＜ｋ）のラッチ１３３に共通に接続されるのである。
【００３６】
駆動パルス出力部１３４は、画素データＰＰＤ１〜ＰＰＤｋの各々を個別に、その画素データＰＰＤにて示される輝度レベルに対応したピーク電圧を有する駆動パルスＧＰに変換するｋ個の駆動素子（図示せぬ）を備え、画素データＰＰＤ１〜ＰＰＤｋ各々に対応した駆動パルスＧＰ１〜ＧＰｋを夫々出力端子Ｄ１〜Ｄｋを介して出力する。すなわち、駆動パルス出力部１３４は、夫々が上記駆動素子と出力端子Ｄとからなるｋ個の出力部を備えているのである。この際、画素データＰＰＤの各々がｎビットでその輝度階調を表現するものであり、且つ１つのラッチイネーブル信号ＥがＪ個（Ｊ＜ｋ）の出力部に供給される場合には、配置されるイネーブル信号線は少なくともｋ／Ｊ本となる。また、この際、単一のラッチ１３３はｎ個のラッチ素子からなるので、各ラッチイネーブル信号は少なくともｎ×Ｊ個のラッチ素子に共通に接続されることになる。
【００３７】
以下に、上記したソースドライバ１３の動作について説明する。
【００３８】
先ず、図３（Ａ）の矢印方向に示す如く、ソースドライバ１３の出力端子Ｄ１〜Ｄｍに対応したラッチ１３３１〜１３３ｍに対して、ラッチ番号の昇順、つまり、ラッチ１３３１、１３３２、１３３３、・・・、１３３ｍ−１、１３３ｍの順に画素データを取り込ませる場合には、以下の如き先頭ラッチ指定データＤＬＨ、後尾ラッチ指定データＤＬＴ及びスキャン方向指定データＤＳＣＮを設定データ送信部１４に予め書き込んでおく。
【００３９】
ＤＬＨ："１"
ＤＬＴ："ｍ"
ＤＳＣＮ："０"
すなわち、表示ラインの先頭の画素データ片の取り込みを担うラッチのラッチ番号"１"を示す先頭ラッチ指定データＤＬＨ、表示ラインの最後尾の画素データ片の取り込みを担うラッチのラッチ番号"ｍ"を示す後尾ラッチ指定データＤＬＴを、設定データ送信部１４に書き込んでおく。更に、ラッチ番号の昇順に画素データ片の取り込みを行うことを示す論理レベル０のスキャン方向指定データＤＳＣＮを設定データ送信部１４に書き込んでおく。
【００４０】
これにより、アップダウンカウンタ１３１１は、図４に示す如く、スタートパルス信号ＳＴに応じて、カウント初期値として先頭ラッチ指定データＤＬＨにて示される値"１"を取り込み、その値をラッチ選択値ＬＳとしてラッチイネーブル生成部１３２に供給する。ラッチイネーブル生成部１３２は、このラッチ選択値ＬＳにて示される値"１"に応じて、図４に示すように、先ず、論理レベル１のラッチイネーブル信号Ｅ１をラッチ１３３１に供給する。この際、ラッチ１３３１は、画素データＰＤの値を取り込み、これを画素データＰＰＤ１として出力する。ここで、スキャン方向指定データＤＳＣＮが"０"であることから、アップダウンカウンタ１３１１はアップカウンタとして動作する。従って、スキャンクロック信号ＳＣＬＫの立ち上がりエッジ毎に、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが図４に示すように"１"ずつ増加して行く。これにより、ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳの値に応じて、図４に示す如く、順次択一的に論理レベル１となるラッチイネーブル信号Ｅ２、Ｅ３、・・・、Ｅｍ−１、Ｅｍをラッチ１３３２、１３３３、１３３４、・・・、１３３ｍ−１、１３３ｍに供給する。この際、ラッチ１３３２〜１３３ｍの各々は、図４に示す如く夫々に供給されたラッチイネーブル信号Ｅ２〜Ｅｍのタイミングで画素データＰＤの値を順に取り込み、夫々を画素データＰＰＤ２〜ＰＰＤｍとして出力する。ここで、アップダウンカウンタ１３１１のカウント値が、後尾ラッチ指定データＤＬＴにて示される値"ｍ"と等しくなると、比較器１３１２によってリセット信号ＲＳが生成され、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが"０"にリセットされる。従って、論理レベル１のラッチイネーブル信号Ｅｍがラッチ１３３ｍに供給された以降、論理レベル１のラッチイネーブル信号Ｅｍ＋１〜Ｅｋの生成は為されず、それ故、ラッチ１３３ｍ＋１〜１３３ｋの取り込み動作も為されない。その後、スタートパルス信号ＳＴが供給されると、再び、先頭ラッチ指定データＤＬＨにて示される"１"がアップダウンカウンタ１３１１に取り込まれ、上記した如き動作が繰り返し実施される。
【００４１】
このように、図１に示す如き接続形態では、ソースドライバ１３の出力端子Ｄ１〜Ｄｋの内のＤｍ＋１〜Ｄｋが空き端子となる。ここで、図３（Ａ）に示す如くラッチ番号昇順で画素データの取り込みを行う場合、ソースドライバ１３では、これら空き端子（Ｄｍ＋１〜Ｄｋ）に対応したラッチ１３３ｍ＋１〜１３３ｋをディスエイブル状態固定とし、ラッチ１３３１〜１３３ｍだけで画素データの取り込みを実施する。
【００４２】
次に、図３（Ｂ）の矢印方向に示す如く、ソースドライバ１３の出力端子Ｄ１〜Ｄｍに対応したラッチ１３３１〜１３３ｍに対して、ラッチ番号の降順、つまり、ラッチ１３３ｍ、１３３ｍ−１、・・・、１３３３、１３３２、１３３１の順に画素データを取り込ませる場合、以下の如き先頭ラッチ指定データＤＬＨ、後尾ラッチ指定データＤＬＴ及びスキャン方向指定データＤＳＣＮを設定データ送信部１４に予め書き込んでおく。
【００４３】
ＤＬＨ："ｍ"
ＤＬＴ："１"
ＤＳＣＮ："１"
すなわち、表示ラインの先頭の画素データ片の取り込みを担うラッチのラッチ番号"ｍ"を示す先頭ラッチ指定データＤＬＨ、表示ラインの最後尾の画素データ片の取り込みを担うラッチのラッチ番号"１"を示す後尾ラッチ指定データＤＬＴを、設定データ送信部１４に書き込んでおく。更に、ラッチ番号の降順に画素データ片の取り込みを行うことを示す論理レベル１のスキャン方向指定データＤＳＣＮを設定データ送信部１４に書き込んでおく。
【００４４】
これにより、アップダウンカウンタ１３１１は、図５に示す如く、スタートパルス信号ＳＴに応じて、カウント初期値として先頭ラッチ指定データＤＬＨにて示される値"ｍ"を取り込み、その値をラッチ選択値ＬＳとしてラッチイネーブル生成部１３２に供給する。ラッチイネーブル生成部１３２は、このラッチ選択値ＬＳにて示される値"ｍ"に応じて、図５に示すように、先ず、論理レベル１のラッチイネーブル信号Ｅｍをラッチ１３３ｍに供給する。この際、ラッチ１３３ｍは、画素データＰＤの値を取り込み、これを画素データＰＰＤｍとして出力する。ここで、スキャン方向指定データＤＳＣＮが"１"であることから、アップダウンカウンタ１３１１はダウンカウンタとして動作する。従って、スキャンクロック信号ＳＣＬＫの立ち上がりエッジ毎に、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが図５に示すように"１"ずつ減少して行く。これにより、ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳの値に応じて、図５に示す如く、順次択一的に論理レベル１となるラッチイネーブル信号Ｅｍ、Ｅｍ−１、・・・、Ｅ２、Ｅ１を、ラッチ１３３ｍ、１３３ｍ−１、・・・、１３３２、１３３１に供給する。この際、１３３ｍ−１〜１３３１の各々は、図５に示す如く夫々に供給されたラッチイネーブル信号Ｅｍ−１〜Ｅ１のタイミングで画素データＰＤの値を順に取り込み、夫々を画素データＰＰＤｍ−１〜ＰＰＤ１として出力する。ここで、アップダウンカウンタ１３１１のカウント値が、後尾ラッチ指定データＤＬＴにて示される値"１"と等しくなると、比較器１３１２によってリセット信号ＲＳが生成され、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが"０"にリセットされる。その後、スタートパルス信号ＳＴが供給されると、再び、先頭ラッチ指定データＤＬＨにて示される"ｍ"がアップダウンカウンタ１３１１に取り込まれ、上記した如き動作が繰り返し実施される。
【００４５】
従って、図３（Ｂ）に示す如くラッチ番号降順で画素データの取り込みを行う場合、ソースドライバ１３は、空き端子（Ｄｍ＋１〜Ｄｋ）に対応したラッチ１３３ｍ＋１〜１３３ｋを経由させることなく、ラッチ１３３ｍからラッチ番号降順で画素データの取り込みを行うことが可能となる。この際、空き端子（Ｄｍ＋１〜Ｄｋ）に対応したラッチ１３３ｍ＋１〜１３３ｋはディスエイブル状態固定となっているので、無効電力を消費させることなく、データラッチ部１３３によるラッチ系列中の中間に配置されているラッチ（Ｄｍ）から画素データの取り込みを開始させることが可能となる。
【００４６】
次に、図３（Ｃ）の矢印方向に示す如く、ソースドライバ１３の出力端子Ｄａ（ａは１より大なる整数）〜出力端子Ｄｂ（ｂ＝ａ＋ｍ−１）に対応したラッチ１３３ａ〜１３３ｂに対して、ラッチ番号の昇順、つまり、ラッチ１３３ａ、１３３ａ＋１、・・・、１３３ｂ−２、１３３ｂ−１、１３３ｂの順に画素データを取り込ませる場合、以下の如き先頭ラッチ指定データＤＬＨ、後尾ラッチ指定データＤＬＴ及びスキャン方向指定データＤＳＣＮを設定データ送信部１４に予め書き込んでおく。
【００４７】
ＤＬＨ："ａ"
ＤＬＴ："ｂ"
ＤＳＣＮ："０"
すなわち、表示ラインの先頭の画素データ片の取り込みを担うラッチのラッチ番号"ａ"を示す先頭ラッチ指定データＤＬＨ、表示ラインの最後尾の画素データ片の取り込みを担うラッチのラッチ番号"ｂ"を示す後尾ラッチ指定データＤＬＴを、設定データ送信部１４に書き込んでおく。更に、ラッチ番号の昇順に画素データ片の取り込みを行うことを示す論理レベル０のスキャン方向指定データＤＳＣＮを設定データ送信部１４に書き込んでおく。
【００４８】
これにより、アップダウンカウンタ１３１１は、スタートパルス信号ＳＴに応じて、カウント初期値として先頭ラッチ指定データＤＬＨにて示される値"ａ"を取り込み、その値をラッチ選択値ＬＳとしてラッチイネーブル生成部１３２に供給する。ラッチイネーブル生成部１３２は、このラッチ選択値ＬＳにて示される値"ａ"に応じて、先ず、論理レベル１のラッチイネーブル信号Ｅａをラッチ１３３ａに供給する。この際、ラッチ１３３ａは、画素データＰＤの値を取り込み、これを画素データＰＰＤａ１として出力する。ここで、スキャン方向指定データＤＳＣＮが"０"であることから、アップダウンカウンタ１３１１はアップカウンタとして動作する。従って、スキャンクロック信号ＳＣＬＫの立ち上がりエッジ毎に、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが"１"ずつ増加して行く。これにより、ラッチイネーブル生成部１３２は、ラッチ選択値ＬＳの値に応じて、順次択一的に論理レベル１となるラッチイネーブル信号Ｅａ＋１、Ｅａ＋２、・・・、Ｅｂ−１、Ｅｂをラッチ１３３ａ＋１、１３３ａ＋２、１３３ａ＋３、・・・、１３３ｂ−１、１３３ｂに供給する。この際、ラッチ１３３ａ＋１〜１３３ｂの各々は、夫々に供給されたラッチイネーブル信号Ｅａ＋１〜Ｅｂのタイミングで画素データＰＤの値を順に取り込み、夫々を画素データＰＰＤａ＋１〜ＰＰＤｂとして出力する。ここで、アップダウンカウンタ１３１１のカウント値が、後尾ラッチ指定データＤＬＴにて示される値"ｂ"と等しくなると、比較器１３１２によってリセット信号ＲＳが生成され、アップダウンカウンタ１３１１のカウント値、つまりラッチ選択値ＬＳが"０"にリセットされる。その後、スタートパルス信号ＳＴが供給されると、再び、先頭ラッチ指定データＤＬＨにて示される"ａ"がアップダウンカウンタ１３１１に取り込まれ、上記した如き動作が繰り返し実施される。従って、論理レベル１のラッチイネーブル信号Ｅ１〜Ｅａ−１及びＥｂ＋１〜Ｅｋの生成は為されず、それ故、ラッチ１３３１〜１３３ｋの内のラッチ１３３１〜１３３ａ−１及び１３３ｂ＋１〜１３３ｋに対する取り込み動作も為されない。
【００４９】
よって、図３（Ｃ）に示す如くソースドライバ１３の両端の端子群（Ｄ１〜Ｄａ−１及びＤｂ＋１〜Ｄｋ）を空き端子とする場合にも、これら空き端子に対応したラッチ１３３１〜１３３ａ−１及び１３３ｂ＋１〜１３３ｋを経由させることなく、ラッチ１３３ａからラッチ番号昇順で画素データの取り込みを行うことが可能となる。この際、空き端子（Ｄ１〜Ｄａ−１及びＤｂ＋１〜Ｄｋ）に対応したラッチ１３３１〜１３３ａ−１及び１３３ｂ＋１〜１３３ｋはディスエイブル状態固定となっている。これにより、無効電力を消費させることなく、データラッチ部１３３によるラッチ系列中の中間に配置されているラッチ（Ｄａ）から画素データの取り込みを開始させることが可能となる。
【００５０】
以上の如く、本発明に係る表示パネルドライバ（１３）は、入力映像信号に基づく１表示ライン分の画素各々に対応した画素データ片（ＰＤ）をラッチイネーブル信号（Ｅ１〜Ｅｋ）に応じて第１〜第ｋラッチ（１３３１〜１３３ｋ）に個別に保持させ、各ラッチに保持されている画素データ片に対応した駆動パルス（ＧＰ）を表示パネル（１０）のソースライン（Ｓ）に印加する。この際、かかる表示パネルドライバは、先頭ラッチ指定データ（ＤＬＨ）及びスキャン方向指定データ（ＤＳＣＮ）が記憶される設定レジスタ（１３０）を備え、これら先頭ラッチ指定データ及びスキャン方向指定データに基づき以下の如く、各ラッチに画素データ片を取り込ませるようにしている。つまり、第１〜第ｋラッチ各々の内で先頭ラッチ指定データにて指定されたラッチ番号のラッチから、スキャン方向指定データにて指定されたラッチ番号昇順又は降順に各ラッチに択一的にラッチイネーブル信号を供給するのである。
【００５１】
要するに、本発明に係る表示パネルドライバは、先ず、入力映像信号に基づく各画素毎の画素データ片を順次択一的に保持すべきラッチ回路を指定する情報を設定レジスタへ格納し、次に、設定レジスタの情報に従って順次活性化されたラッチ回路の各々に画素データ片を夫々格納させる。そして、ラッチ回路に格納された複数の画素データ片に基づく駆動パルスをソースラインに印加するのである。
【００５２】
従って、かかる構成によれば、表示パネルドライバに設けられた駆動パルス出力用の出力端子（Ｄ１〜Ｄｋ）各々に対応したラッチの数（ｋ個）が表示パネルのソースラインの数より多い場合、つまり表示パネルドライバに空き端子ができる場合であっても、先頭ラッチ指定データにて指定されたラッチから直接、画素データ片の取り込みを開始することができる。これにより、第１〜第ｋラッチによる画素データ片の取り込み方向がラッチ番号昇順又はラッチ番号降順のいずれであっても、空き端子各々に対応したラッチにダミーデータを取り込ませる必要がなくなるので、無効な電力消費を抑えることが可能となる。
【００５３】
なお、上記実施例では、電源投入時の初期設定時に、設定データレジスタ１３０への設定データ（ＤＬＨ、ＤＬＴ、ＤＳＣＮ）の反映を行うようにしているが、通常動作時内において定期的（例えば、１秒おき）にこれを実行するようにしても良い。このような定期的な設定データの反映処理によれば、外部ノイズによる設定データレジスタ１３０のデータ化けによる表示不具合を最小限に抑えることが可能となる。
【００５４】
また、図１の破線に囲まれた領域に示されている駆動制御部１１及びソースドライバ１３は、単一の半導体チップ上に形成されている。上述したように、図１及び図２に示す構成によれば、取り込み開始位置や取り込み終了位置に対する自由度を高めることが可能となる反面、ラッチイネーブル信号線が増加する。よって、駆動制御部１１とソースドライバ１３とを別チップで構成する場合、夫々を接続する配線が増大し、結果的にパッケージサイズの増大や搭載先の基板上の配線の制約を生むこととなる。両者を共に単一のチップ上に形成することでこれらの制約を最小限にとどめ、取り込み開始位置や取り込み終了位置の自由度を高めることが可能となる。
【００５５】
尚、駆動制御部１１とソースドライバ１３とを同一のチップ上に形成する場合、例えば、図６に示すように、ソースドライバ１３をソースドライバ１３ａ及び１３ｂに分割し、半導体チップ１００上において、これらソースドライバ１３ａ及び１３ｂで挟むように駆動制御部１１を配置する。つまり、図６に示す如く、半導体チップ１００の中央部に設けられたタイミング制御領域に、設定データレジスタ１３０及びラッチイネーブル生成部１３２を含む駆動制御部１１が形成されている。更に、このタイミング制御領域の両端に夫々設けられたソースライン駆動領域に、ラッチ１３３１〜１３３ｋ及び駆動パルス出力部１３４を含むソースドライバ１３が形成されているのである。この際、ソースドライバ１３ａには、ラッチ１３３１〜１３３ｋを第１及び第２のラッチ群に群分けした際の第１のラッチ群が含まれており、ソースドライバ１３ｂには第２のラッチ群が含まれている。ここで、例えば、第１及び第２のラッチ群が夫々８０個のラッチからなる場合、図６に示すように、駆動制御部１１及びソースドライバ１３ａ間にはラッチイネーブル信号Ｅ１〜Ｅ８０を伝送する為の８０本の配線が配置され、駆動制御部１１及びソースドライバ１３ｂ間にはラッチイネーブル信号Ｅ８１〜Ｅ１６０を伝送する為の８０本の配線が配置される。よって、合計１６０本のラッチイネーブル信号Ｅ８１〜Ｅ１６０用の配線が、図６に示すように駆動制御部１１の両端に夫々８０個ずつ略均等に分散するので、配線効率を向上させることが可能となる。
【符号の説明】
【００５６】
１３            ソースドライバ
１３０          設定データレジスタ
１３１          ラッチ選択カウンタ
１３２          ラッチイネーブル生成部
１３３          データラッチ部
１３１１        アップダウンカウンタ
１３１２        比較器
【図１】
2014085619.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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