(57)【要約】【課題】素子分離膜中にボイドが残留することを抑制する。【解決手段】半導体基板ＳＢ１の一面側に、第１溝部、および第１溝部よりも幅が広い第２溝部を形成する工程と、第１溝部を埋め込み、かつ第２溝部が残存するよう、半導体基板ＳＢ１の一面上、第１溝部内および第２溝部内に、シリコン酸化膜ＳＯ１を形成する工程と、シリコン酸化膜ＳＯ１上にシリコン膜ＳＦ１を形成する工程と、第２溝部を埋め込むようシリコン膜ＳＦ１上にシリコン酸化膜ＳＯ２を形成する工程と、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１およびシリコン酸化膜ＳＯ２に対し第１熱処理を行い、シリコン膜ＳＦ１を酸化する工程と、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２のうち、第１溝部と第２溝部の外部に位置する部分を除去するようＣＭＰ処理を行う工程と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板の一面側に、第１溝部、および前記第１溝部よりも幅が広い第２溝部を形成する工程と、
前記第１溝部を埋め込み、かつ前記第２溝部が残存するよう、前記半導体基板の前記一面上、前記第１溝部内および前記第２溝部内に、第１シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜を形成する工程と、
前記第２溝部を埋め込むよう前記シリコン膜上に第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜、前記シリコン膜および前記第２シリコン酸化膜に対し第１熱処理を行い、前記シリコン膜を酸化する工程と、
前記第１シリコン酸化膜、酸化された前記シリコン膜、および前記第２シリコン酸化膜のうち、前記第１溝部と前記第２溝部の外部に位置する部分を除去するようＣＭＰ処理を行う工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記シリコン膜の膜厚は、０．３ｎｍ以上１５ｎｍ以下である半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第１溝部の幅は４０ｎｍ以上８０ｎｍ以下であり、
前記第２溝部の幅は８０ｎｍ以上２５０ｎｍ以下である半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記第２シリコン酸化膜の成膜速度は、前記第１シリコン酸化膜の成膜速度よりも速い半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記第１熱処理は、窒素雰囲気下、酸素雰囲気下、または水雰囲気下にて行われる半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記ＣＭＰ処理を行う前記工程の後において、前記第１シリコン酸化膜、酸化された前記シリコン膜、および前記第２シリコン酸化膜に対して第２熱処理を行う工程を備える半導体装置の製造方法。
【請求項７】
請求項１に記載の半導体装置の製造方法において、
前記第１溝部および前記第２溝部を形成する前記工程において、前記半導体基板の前記一面側に前記第２溝部よりも幅が広い第３溝部が形成され、
前記第２シリコン酸化膜を形成する前記工程の後であって前記第１熱処理を行う前記工程の前において、前記第２シリコン酸化膜上に第３シリコン酸化膜を形成する工程を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば素子分離膜を有する半導体装置の製造方法に適用可能な技術である。
【背景技術】
【０００２】
半導体装置を構成する各素子は、たとえば素子分離膜によって互いに電気的に分離されている。素子分離膜を形成する方法としては、たとえばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）がある。ＳＴＩに関する技術としては、たとえば特許文献１および２が挙げられる。
【０００３】
特許文献１は、溝を含む半導体基板上に、炭素を含有したＳｉリッチなシリコン酸化膜を堆積した後、これを酸化性の雰囲気で熱処理するというものである。特許文献２に記載の技術は、溝を有するシリコン基板上に順に形成された二酸化シリコン膜および多結晶シリコン膜を、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により除去して溝内にのみ残置させた後、多結晶シリコン膜を熱酸化するというものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３０６９９２号公報
【特許文献２】特開平１１−２７４２８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
素子分離膜は、たとえば半導体基板に設けられた溝内に絶縁膜を埋め込むことにより形成される。互いに異なる幅を有する複数の素子分離膜を形成する場合には、互いに異なる幅を有する各溝内に、絶縁膜を埋め込むこととなる。
本発明者は、素子分離膜の幅が狭くなるにつれ、次の問題が生じるおそれがあることを見出した。すなわち、狭い幅を有する溝内に埋め込まれる絶縁膜中にボイドが残留しない条件により絶縁膜を形成する場合において、広い幅を有する溝内に埋め込まれる絶縁膜中にボイドが残留するおそれがあることがわかった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、第１溝部および第１溝部よりも幅が広い第２溝部を有する半導体基板上に、第１シリコン酸化膜、シリコン膜および第２シリコン酸化膜を順に形成する。次に、第１シリコン酸化膜、シリコン膜および第２シリコン酸化膜に対し熱処理を行う。そして、熱処理された第１シリコン酸化膜、シリコン膜および第２シリコン酸化膜に対し、ＣＭＰ処理を行う。
【発明の効果】
【０００７】
前記一実施の形態によれば、素子分離膜中にボイドが残留することを抑制できる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図１〜３に示す製造方法により製造される半導体装置を示す断面図である。
【図５】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１〜３は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。図４は、図１〜３に示す製造方法により製造される半導体装置を示す断面図である。
本実施形態に係る半導体装置の製造方法は、以下のように行われる。
まず、半導体基板ＳＢ１の一面側に、溝ＴＲ１、および溝ＴＲ１よりも幅が広い溝ＴＲ２を形成する。次に、溝ＴＲ１を埋め込み、かつ溝ＴＲ２が残存するよう、半導体基板ＳＢ１の一面上、溝ＴＲ１内および溝ＴＲ２内に、シリコン酸化膜ＳＯ１を形成する。次に、シリコン酸化膜ＳＯ１上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜ＳＦ１を形成する。次に、溝ＴＲ２を埋め込むようシリコン膜ＳＦ１上にシリコン酸化膜ＳＯ２を形成する。次に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し第１熱処理を行い、シリコン膜ＳＦ１を酸化する。次に、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２のうち、溝ＴＲ１と溝ＴＲ２の外部に位置する部分を除去するようＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行う。
このようにして、本実施形態に係る半導体装置の製造方法が行われる。
【００１１】
本実施形態によれば、溝ＴＲ１および溝ＴＲ１よりも幅が広い溝ＴＲ２を有する半導体基板ＳＢ１上に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２を順に形成する。次に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し熱処理を行う。そして、熱処理されたシリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し、ＣＭＰ処理を行う。
溝ＴＲ１内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果により消滅させることができる。また、溝ＴＲ１よりも広い幅を有する溝ＴＲ２内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果、および熱処理時におけるシリコン膜ＳＦ１の体積膨張により消滅させることができる。したがって、本実施形態によれば、異なる幅を有する素子分離膜を形成する場合において、素子分離膜中にボイドが残留することを抑制できる。
【００１２】
以下、本実施形態に係る半導体装置、およびその製造方法について詳細に説明する。
【００１３】
まず、本実施形態に係る半導体装置について説明する。
図４に示すように、本実施形態に係る半導体装置は、半導体基板ＳＢ１に設けられた素子分離膜ＥＩ１および素子分離膜ＥＩ２を備えている。半導体基板ＳＢ１上に設けられる各半導体素子は、素子分離膜ＥＩ１および素子分離膜ＥＩ２により、互いに電気的に分離される。本実施形態に係る半導体装置は、たとえば３２ｎｍ世代以降の微細配線パターンを有している。
【００１４】
本実施形態においては、たとえばトランジスタＭＴ１が、素子分離膜ＥＩ１および素子分離膜ＥＩ２によって他の素子から電気的に分離される。
トランジスタＭＴ１は、たとえば半導体基板ＳＢ１に形成されたウェル領域ＷＬ１に設けられる。また、トランジスタＭＴ１は、たとえばゲート絶縁膜ＧＩ１、ゲート電極ＧＥ１、サイドウォールＳＷ１、ソース・ドレイン領域ＳＤ１、およびエクステンション領域ＥＸ１により構成される。ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。サイドウォールＳＷ１は、ゲート電極ＧＥ１の側面上に設けられている。ソース・ドレイン領域ＳＤ１は、ウェル領域ＷＬ１中に、ゲート電極ＧＥ１の両側に位置するように設けられている。エクステンション領域ＥＸ１は、平面視でゲート電極ＧＥ１とソース・ドレイン領域ＳＤ１の間に位置するようウェル領域ＷＬ１中に設けられている。
【００１５】
素子分離膜ＥＩ１および素子分離膜ＥＩ２は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成される埋め込み絶縁膜である。素子分離膜ＥＩ１の幅と素子分離膜ＥＩ２の幅は、互いに異なる。本明細書において、各素子分離膜について、たとえば半導体基板ＳＢ１平面内における短辺方向を幅方向とする。たとえば、素子分離膜が第１方向に延伸する場合、半導体基板ＳＢ１平面内において第１方向と垂直な第２方向が、幅方向となる。図３、８、９においては、各図の左右方向が、各素子分離膜の幅方向となる。
なお、半導体基板ＳＢ１上には、たとえば素子分離膜ＥＩ１および素子分離膜ＥＩ２を含む複数の素子分離膜が設けられる。これらの各素子分離膜は、それぞれ任意の形状および幅を有することができる。
【００１６】
次に、本実施形態に係る半導体装置の製造方法について説明する。
まず、図１（ａ）に示すように、半導体基板ＳＢ１の一面上に、パッド膜ＰＤ１を形成する。半導体基板ＳＢ１は、たとえばシリコン基板である。パッド膜ＰＤ１は、後述するストッパ膜ＳＴ１から半導体基板ＳＢ１に対して印加される応力を緩和する機能を有する。パッド膜ＰＤ１は、たとえば半導体基板ＳＢ１を熱酸化することにより得られる。また、パッド膜ＰＤ１は、たとえばＳｉＯ２により構成される。
次いで、パッド膜ＰＤ１上にストッパ膜ＳＴ１を形成する。ストッパ膜ＳＴ１は、後述する絶縁膜ＩＦ２をＣＭＰ処理により除去する際のストッパとして機能する。ストッパ膜ＳＴ１は、たとえばＳｉＮにより構成される。
【００１７】
次に、図１（ｂ）に示すように、半導体基板ＳＢ１の一面側に、溝ＴＲ１、および溝ＴＲ１よりも幅が広い溝ＴＲ２を形成する。本実施形態においては、溝ＴＲ２は、たとえば上記第２方向において溝ＴＲ１よりも広い幅を有する。本明細書において、各溝について、たとえば半導体基板ＳＢ１平面内における短辺方向を幅方向とする。たとえば、溝が第１方向に延伸する場合、半導体基板ＳＢ１平面内において第１方向と垂直な第２方向が、幅方向となる。図１、２、５、６においては、各図の左右方向が、各溝の幅方向となる。
溝ＴＲ１および溝ＴＲ２は、たとえば次のように形成される。
【００１８】
まず、半導体基板ＳＢ１の一面上に設けられたストッパ膜ＳＴ１上に、レジストマスクおよびハードマスクが形成される。レジストマスクおよびハードマスクには、溝ＴＲ１および溝ＴＲ２に対応するパターンが形成されている。本実施形態においては、レジストマスクおよびハードマスクには、たとえば溝ＴＲ１および溝ＴＲ２を含む互いに異なる幅を有する複数の溝に対応したパターンが形成される。
【００１９】
次いで、これらのレジストマスクおよびハードマスクをマスクとして、ストッパ膜ＳＴ１、パッド膜ＰＤ１、および半導体基板ＳＢ１をエッチングする。これにより、半導体基板ＳＢ１の一面側に、溝ＴＲ１および溝ＴＲ２が形成される。また、ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、溝ＴＲ１上に位置する部分および溝ＴＲ２上に位置する部分のそれぞれに、開口が形成される。
本実施形態においては、半導体基板ＳＢ１には、たとえば溝ＴＲ１および溝ＴＲ２を含む互いに異なる幅を有する複数の溝が形成される。この場合、ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、各溝上にそれぞれ位置する複数の開口が形成される。
【００２０】
溝ＴＲ２は、溝ＴＲ１よりも幅が広い。また、溝ＴＲ１と溝ＴＲ２は、たとえば深さが互いに等しい。この場合、溝ＴＲ１は、溝ＴＲ２よりも高いアスペクト比を有する。
溝ＴＲ１の幅は、たとえば４０ｎｍ以上８０ｎｍ以下である。溝ＴＲ２の幅は、たとえば８０ｎｍ以上２５０ｎｍ以下である。本発明者が検討した結果、４０ｎｍ以上８０ｎｍ以下の幅を有する溝ＴＲ１内においてボイドが生じない条件により半導体基板ＳＢ１上に絶縁膜を形成する場合、８０ｎｍ以上２５０ｎｍ以下の幅を有する溝ＴＲ２内において特にボイドが残留しやすいことが分かった。このため、溝ＴＲ１および溝ＴＲ２の幅を上記数値範囲とすることにより、素子分離膜中にボイドが残留することを抑制できるという本実施形態の効果がより有効なものとなる。
【００２１】
次いで、溝ＴＲ１の内壁および溝ＴＲ２の内壁を覆う絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、たとえば溝ＴＲ１の内壁および溝ＴＲ２の内壁を熱酸化することにより形成される。絶縁膜ＩＦ１は、たとえばＳｉＯ２により構成される。
このようにして、溝ＴＲ１および溝ＴＲ２が形成されることとなる。
【００２２】
次に、図１（ｃ）に示すように、溝ＴＲ１を埋め込み、かつ溝ＴＲ２が残存するよう、半導体基板ＳＢ１の一面上、溝ＴＲ１内、および溝ＴＲ２内に、シリコン酸化膜ＳＯ１を形成する。このとき、溝ＴＲ１内に埋め込まれたシリコン酸化膜ＳＯ１中には、たとえばボイドＶＯ１が発生する。本実施形態においては、ストッパ膜ＳＴ１の上面および側面、ならびにパッド膜ＰＤ１の側面を覆うように、シリコン酸化膜ＳＯ１が形成される。
【００２３】
シリコン酸化膜ＳＯ１は、たとえばＳｉＯ２からなる。シリコン酸化膜ＳＯ１は、たとえばＴＥＯＳ（Ｔｅｔｒａｅｈｙｏｘｙｓｉｌａｎｅ）または３ＤＭＡＳ（ＳｉＨ［Ｎ（ＣＨ３）］３）を原料としたＬＰ−ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。
本実施形態において、シリコン酸化膜ＳＯ１の成膜速度は、後述するシリコン酸化膜ＳＯ２の成膜速度よりも遅くすることができる。これにより、狭い幅を有する溝ＴＲ１内におけるシリコン酸化膜ＳＯ１の埋め込み性を良好なものとすることができる。
【００２４】
溝ＴＲ１は、たとえばシリコン酸化膜ＳＯ１によって上端まで埋め込まれる。すなわち、遅い成膜速度で成膜されるシリコン酸化膜ＳＯ１により、狭い幅を有する溝ＴＲ１を埋め込むことができる。このため、溝ＴＲ１に対するシリコン酸化膜ＳＯ１の埋め込み性が良好となり、溝ＴＲ１に生じるボイドＶＯ１の大きさを小さくすることが可能となる。
一方、溝ＴＲ２は、シリコン酸化膜ＳＯ１によって上端まで埋め込まれない。このため、半導体基板ＳＢ１の一面側には溝ＴＲ２が残存することとなる。シリコン酸化膜ＳＯ１は、たとえば溝ＴＲ２の内壁を覆うように形成される。シリコン酸化膜ＳＯ１の膜厚は、たとえば溝ＴＲ２の側壁と底部において互いに等しい。
【００２５】
次に、図２（ａ）に示すように、シリコン酸化膜ＳＯ１上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜ＳＦ１を形成する。シリコン膜ＳＦ１は、たとえば溝ＴＲ２の側壁および底部を覆うようにシリコン酸化膜ＳＯ１上に形成される。
シリコン膜ＳＦ１は、たとえば熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）またはＡＬＤ法により形成される。これにより、シリコン酸化膜ＳＯ１上にシリコン膜ＳＦ１を被覆性良く形成することができる。
【００２６】
シリコン膜ＳＦ１の膜厚は、たとえば０．３ｎｍ以上１５ｎｍ以下である。
シリコン膜ＳＦ１の膜厚が１５ｎｍ以下であることにより、第１熱処理後において酸化されていないシリコン膜ＳＦ１が残留してしまうことを抑制できる。これにより、未酸化のシリコン膜ＳＦ１に起因して素子間が短絡してしまうことを防止することが可能となる。
また、シリコン膜ＳＦ１の膜厚が０．３ｎｍ以上であることにより、溝ＴＲ１および溝ＴＲ２中に生じるボイドを確実に消滅させることができる。これは、溝ＴＲ１の幅が４０ｎｍ以上８０ｎｍ以下であり、溝ＴＲ２の幅が８０ｎｍ以上２５０ｎｍ以下である場合において特に顕著となる。
一層のシリコン酸化膜により溝ＴＲ１および溝ＴＲ２を埋め込む場合において溝ＴＲ２中に生じうるボイドの幅をＤとした場合、本実施形態において形成されるシリコン膜ＳＦ１の膜厚はＤ×０．２２（ｎｍ）以上であることが好ましい。これにより、第１熱処理によって、溝ＴＲ２中に生じるボイドを確実に消滅させることが可能となる。
【００２７】
次に、図２（ｂ）に示すように、溝ＴＲ２を埋め込むよう、シリコン膜ＳＦ１上にシリコン酸化膜ＳＯ２を形成する。溝ＴＲ２は、たとえばシリコン酸化膜ＳＯ２によって上端まで埋め込まれる。
このとき、溝ＴＲ２内に埋め込まれたシリコン酸化膜ＳＯ２中には、たとえばボイドＶＯ３が発生する。また、シリコン酸化膜ＳＯ２のうち溝ＴＲ１上に位置する部分には、たとえばボイドＶＯ２が発生する。溝ＴＲ２は、溝ＴＲ１よりも幅が広い。このため、溝ＴＲ２に生じるボイドＶＯ３は、ボイドＶＯ１およびボイドＶＯ２よりも大きくなる。
本実施形態においては、溝ＴＲ２中において、シリコン膜ＳＦ１上に設けられたシリコン酸化膜ＳＯ２にのみボイドＶＯ３が発生する。このため、一層のシリコン酸化膜により溝ＴＲ１および溝ＴＲ２を埋め込む場合と比較して、溝ＴＲ２中に生じるボイドの大きさを小さくすることができる。
【００２８】
シリコン酸化膜ＳＯ２は、たとえばＳｉＯ２からなる。シリコン酸化膜ＳＯ２は、たとえばＴＥＯＳまたは３ＤＭＡＳ（ＳｉＨ［Ｎ（ＣＨ３）］３）を原料としたＬＰ−ＣＶＤ、ＳＡＣＶＤ、またはＡＬＤ法により形成される。
本実施形態において、シリコン酸化膜ＳＯ２の成膜速度は、シリコン酸化膜ＳＯ１の成膜速度よりも速くすることができる。これにより、半導体装置の製造方法における製造効率の向上を図ることができる。この場合においても、溝ＴＲ２は溝ＴＲ１よりも幅が広いことから、溝ＴＲ２内にシリコン酸化膜ＳＯ２を十分に埋め込むことができる。
【００２９】
次に、図３（ａ）に示すように、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１およびシリコン酸化膜ＳＯ２に対し第１熱処理を行い、シリコン膜ＳＦ１を酸化する。これにより、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２からなる絶縁膜ＩＦ２が形成されることとなる。
上記第１熱処理を行うことにより、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果により、ボイドＶＯ１、ボイドＶＯ２を消滅させることができる。また、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果、およびシリコン膜ＳＦ１が酸化されることによる体積膨張の効果により、ボイドＶＯ３を消滅させることもできる。したがって、素子分離膜にボイドが残留することを抑制することができる。
【００３０】
本実施形態においては、ＣＭＰ処理を施す前に第１熱処理が行われる。すなわち、第１熱処理を行う工程において、半導体基板ＳＢ１のうち溝ＴＲ１と溝ＴＲ２との間に位置する領域は、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１およびシリコン酸化膜ＳＯ２により覆われることとなる。本実施形態においては、たとえば半導体基板ＳＢ１のうち各溝の間に位置する領域全てが、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１およびシリコン酸化膜ＳＯ２により覆われる。
この場合、半導体基板ＳＢ１のうち各溝の間に位置する領域は、第１熱処理における影響を受けにくくなる。すなわち、半導体基板ＳＢ１のうち各溝の間に位置する領域が酸化されてしまうことを抑制することができる。したがって、半導体基板ＳＢ１に形成される拡散層の幅が第１熱処理の影響により変動してしまうことを抑制することが可能となる。
【００３１】
また、第１熱処理を施すことにより、シリコン膜ＳＦ１が酸化される。これにより、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２からなる絶縁膜ＩＦ２は、全ての領域においてシリコン酸化膜により構成されることとなる。
このため、絶縁膜ＩＦ２に対するＣＭＰ処理は、単一の条件下で行うことができる。したがって、半導体装置の製造を容易とすることができる。
【００３２】
第１熱処理は、たとえば窒素雰囲気下、酸素雰囲気下、または水雰囲気下において行われる。また、第１熱処理は、たとえば１０００度以上の温度条件下にて行われる。
【００３３】
次に、図３（ｂ）に示すように、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２のうち、溝ＴＲ１と溝ＴＲ２の外部に位置する部分を除去するようＣＭＰ処理を行う。本実施形態では、シリコン酸化膜ＳＯ２、酸化されたシリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２からなる絶縁膜ＩＦ２に対し、ＣＭＰ処理が施される。ＣＭＰ処理は、たとえばストッパ膜ＳＴ１をストッパとして行われる。これにより、溝ＴＲ１内に埋め込まれた素子分離膜ＥＩ１、および溝ＴＲ２内に埋め込まれた素子分離膜ＥＩ２が形成されることとなる。なお、本実施形態においては、素子分離膜ＥＩ１は、一部が溝ＴＲ１から突出した形状を有していてもよい。また、素子分離膜ＥＩ２は、一部が溝ＴＲ２から突出した形状を有していてもよい。
次いで、ウェットエッチングにより、溝ＴＲ１内および溝ＴＲ２内にそれぞれ埋め込まれている素子分離膜ＥＩ１および素子分離膜ＥＩ２の高さを調整する。次いで、ストッパ膜ＳＴ１を除去する。
【００３４】
その後、素子分離膜ＥＩ１および素子分離膜ＥＩ２により互いに電気的に分離される半導体素子を、半導体基板ＳＢ１に形成する。そして、半導体基板ＳＢ１上に多層配線層を形成する。このようにして、本実施形態に係る半導体装置が形成されることとなる。
【００３５】
次に、本実施形態の効果を説明する。
本実施形態によれば、溝ＴＲ１および溝ＴＲ１よりも幅が広い溝ＴＲ２を有する半導体基板ＳＢ１上に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２を順に形成する。次に、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し第１熱処理を行う。そして、第１熱処理が施されたシリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、およびシリコン酸化膜ＳＯ２に対し、ＣＭＰ処理を行う。
溝ＴＲ１内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果により消滅させることができる。また、溝ＴＲ１よりも広い幅を有する溝ＴＲ２内に生じるボイドは、熱処理時におけるシリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２の流動効果、およびシリコン膜ＳＦ１の体積膨張の効果により消滅させることができる。したがって、本実施形態によれば、異なる幅を有する素子分離膜を形成する場合において、素子分離膜中にボイドが残留することを抑制できる。
【００３６】
（第２の実施形態）
図５〜８は、第２の実施形態に係る半導体装置の製造方法を示す断面図であって、第１の実施形態に係る図１〜３に対応している。
本実施形態に係る半導体装置の製造方法においては、半導体基板ＳＢ１の一面側に、素子分離膜ＥＩ１、素子分離膜ＥＩ２および素子分離膜ＥＩ３が形成される。この点を除いて、本実施形態に係る半導体装置の製造方法は、第１の実施形態と同様である。
【００３７】
以下、本実施形態に係る素子分離膜の製造方法について詳細に説明する。
まず、図５（ａ）に示すように、半導体基板ＳＢ１の一面上に、パッド膜ＰＤ１およびストッパ膜ＳＴ１を順に形成する。パッド膜ＰＤ１およびストッパ膜ＳＴ１は、たとえば第１の実施形態と同様の構成を有する。
【００３８】
次に、図５（ｂ）に示すように、半導体基板ＳＢ１の一面側に、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ２よりも幅が広い溝ＴＲ３を形成する。
溝ＴＲ１および溝ＴＲ２は、たとえば第１の実施形態と同様の構成を有する。溝ＴＲ３は、溝ＴＲ１および溝ＴＲ２よりも幅が広い。また、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３は、たとえば深さが互いに等しい。このため、溝ＴＲ３は、たとえば溝ＴＲ１および溝ＴＲ２よりも低いアスペクト比を有する。
溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３は、次のように形成される。
【００３９】
まず、レジストマスクおよびハードマスクをマスクとして、ストッパ膜ＳＴ１、パッド膜ＰＤ１、および半導体基板ＳＢ１をエッチングする。これにより、半導体基板ＳＢ１の一面に、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３が形成される。
ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、溝ＴＲ１上に位置する部分、溝ＴＲ２上に位置する部分、および溝ＴＲ３上に位置する部分のそれぞれに、開口が形成される。本実施形態においては、半導体基板ＳＢ１には、たとえば溝ＴＲ１、溝ＴＲ２および溝ＴＲ３を含む互いに異なる幅を有する複数の溝が形成される。この場合、ストッパ膜ＳＴ１およびパッド膜ＰＤ１には、各溝上にそれぞれ位置する複数の開口が形成される。
【００４０】
次いで、溝ＴＲ１の内壁、溝ＴＲ２の内壁、および溝ＴＲ３の内壁を覆う絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、たとえば溝ＴＲ１の内壁、溝ＴＲ２の内壁、および溝ＴＲ３の内壁を熱酸化することにより形成される。
このようにして、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３が形成されることとなる。
【００４１】
次に、図６（ａ）に示すように、溝ＴＲ１を埋め込み、かつ溝ＴＲ２および溝ＴＲ３が残存するよう、半導体基板ＳＢ１の一面上、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内に、シリコン酸化膜ＳＯ１を形成する。シリコン酸化膜ＳＯ１は、たとえば第１の実施形態と同様に形成される。
溝ＴＲ１は、たとえばシリコン酸化膜ＳＯ１によって上端まで埋め込まれる。一方で、溝ＴＲ２および溝ＴＲ３は、シリコン酸化膜ＳＯ１によって上端まで埋め込まれない。このため、半導体基板ＳＢ１の一面側には溝ＴＲ２および溝ＴＲ３が残存することとなる。シリコン酸化膜ＳＯ１は、たとえば溝ＴＲ２および溝ＴＲ３の内壁を覆うように形成される。シリコン酸化膜ＳＯ１の膜厚は、たとえば溝ＴＲ２の側壁と底部において、また溝ＴＲ３の側壁と底部において、互いに等しい。
【００４２】
次に、図６（ｂ）に示すように、シリコン酸化膜ＳＯ１上に、多結晶シリコンまたはアモルファスシリコンにより構成されるシリコン膜ＳＦ１を形成する。シリコン膜ＳＦ１は、溝ＴＲ２の内壁および溝ＴＲ３の内壁を覆うように、シリコン酸化膜ＳＯ１上に形成される。シリコン膜ＳＦ１は、たとえば第１の実施形態と同様の構成を有する。
【００４３】
次に、図７（ａ）に示すように、溝ＴＲ２を埋め込むよう、シリコン膜ＳＦ１上にシリコン酸化膜ＳＯ２を形成する。このとき、たとえば溝ＴＲ３についても、シリコン酸化膜ＳＯ２によって埋め込まれる。溝ＴＲ２および溝ＴＲ３は、たとえばシリコン酸化膜ＳＯ２によって上端まで埋め込まれる。
シリコン酸化膜ＳＯ２は、たとえば第１の実施形態と同様の構成を有する。
【００４４】
次に、図７（ｂ）に示すように、シリコン酸化膜ＳＯ２上にシリコン酸化膜ＳＯ３を形成する。シリコン酸化膜ＳＯ３は、たとえばＳｉＯ２からなる。シリコン酸化膜ＳＯ３は、後述するＣＭＰ処理工程において面内均一性を確保する機能を有する。
シリコン酸化膜ＳＯ３は、たとえばＨＤＰ−ＣＶＤ（Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成される。本実施形態において、シリコン酸化膜ＳＯ３の成膜速度は、シリコン酸化膜ＳＯ３の成膜速度よりも速くすることができる。これにより、半導体装置の製造方法における製造効率の向上を図ることができる。
【００４５】
次に、図８（ａ）に示すように、シリコン酸化膜ＳＯ１、シリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３に対し第１熱処理を行い、シリコン膜ＳＦ１を酸化する。これにより、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２が形成される。
上記第１熱処理を行うことにより、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果により、ボイドＶＯ１、ボイドＶＯ２を消滅させることができる。また、シリコン酸化膜ＳＯ１およびシリコン酸化膜ＳＯ２中に生じる流動効果、およびシリコン膜ＳＦ１が酸化されることによる体積膨張の効果により、ボイドＶＯ３を消滅させることもできる。したがって、素子分離膜にボイドが残留することを抑制することができる。
第１熱処理は、たとえば第１の実施形態と同様に行われる。
【００４６】
次に、図８（ｂ）に示すように、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３のうち、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３の外部に位置する部分を除去するようＣＭＰ処理を行う。本実施形態では、シリコン酸化膜ＳＯ２、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２に対し、ＣＭＰ処理が施される。ＣＭＰ処理は、たとえばストッパ膜ＳＴ１をストッパとして行われる。これにより、溝ＴＲ１内に埋め込まれた素子分離膜ＥＩ１、溝ＴＲ２内に埋め込まれた素子分離膜ＥＩ２、および溝ＴＲ３内に埋め込まれた素子分離膜ＥＩ３が形成されることとなる。なお、本実施形態においては、素子分離膜ＥＩ１は、一部が溝ＴＲ１から突出した形状を有していてもよい。また、素子分離膜ＥＩ２は、一部が溝ＴＲ２から突出した形状を有していてもよい。また、素子分離膜ＥＩ３は、一部が溝ＴＲ３から突出した形状を有していてもよい。
次いで、ウェットエッチングにより、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内にそれぞれ埋め込まれている素子分離膜ＥＩ１、素子分離膜ＥＩ２、および素子分離膜ＥＩ３の高さを調整する。次いで、ストッパ膜ＳＴ１を除去する。
本実施形態においては、このようにして、素子分離膜ＥＩ１、素子分離膜ＥＩ２および素子分離膜ＥＩ３が形成される。
【００４７】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００４８】
（第３の実施形態）
図９は、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
本実施形態に係る半導体装置の製造方法は、ＣＭＰ処理を行う工程の後において、第２熱処理を行う工程を備える。この点を除いて、本実施形態に係る半導体装置の製造方法は、第２の実施形態に係る半導体装置の製造方法と同様である。
【００４９】
以下、本実施形態に係る素子分離膜の製造方法について詳細に説明する。
まず、第２の実施形態と同様にして第１熱処理を行う工程までを行う。これにより、図８（ａ）に示すように、半導体基板ＳＢ１の一面上、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内に絶縁膜ＩＦ２が形成された構造が得られる。絶縁膜ＩＦ２は、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる。
【００５０】
次に、図９（ａ）に示すように、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３のうち、溝ＴＲ１、溝ＴＲ２、および溝ＴＲ３の外部に位置する部分を除去するようＣＭＰ処理を行う。本実施形態では、シリコン酸化膜ＳＯ２、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２に対し、ＣＭＰ処理が施される。これにより、溝ＴＲ１内に埋め込まれた素子分離膜ＥＩ１、溝ＴＲ２内に埋め込まれた素子分離膜ＥＩ２、および溝ＴＲ３内に埋め込まれた素子分離膜ＥＩ３が形成されることとなる。
このとき、溝ＴＲ１および溝ＴＲ２よりも幅が広い溝ＴＲ３に埋め込まれた素子分離膜ＥＩ３の表面においては、たとえば凹部ＲＣ１が発生する。凹部ＲＣ１はＣＭＰ処理により生じるディッシングである。
【００５１】
次いで、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３に対して、第２熱処理を行う。本実施形態においては、シリコン酸化膜ＳＯ１、酸化されたシリコン膜ＳＦ１、シリコン酸化膜ＳＯ２、およびシリコン酸化膜ＳＯ３からなる絶縁膜ＩＦ２に対して、第２熱処理が行われることとなる。
上記第２熱処理を行うことにより、絶縁膜ＩＦ２中に生じる流動効果によって、凹部ＲＣ１を消滅させ、素子分離膜ＥＩ３の表面を平坦化することができる。また、上記第２熱処理によりシリコン酸化膜からなる絶縁膜ＩＦ２の膜質を改善することができる。これにより、素子分離膜ＥＩ１、素子分離膜ＥＩ２、および素子分離膜ＥＩ３について、半導体素子を形成する工程において行われるウェット処理に対する耐性を向上させることができる。したがって、本実施形態によれば、半導体装置の製造における製造安定性を向上させることが可能となる。
【００５２】
第２熱処理は、たとえば窒素雰囲気下、酸素雰囲気下、または水雰囲気下において行われる。また、第２熱処理は、たとえば１０００度以上の温度条件下にて行われる。
なお、第２熱処理は、たとえば第１熱処理と比較して半導体基板ＳＢ１に対し熱負荷が加わりにくい条件により行われる。これは、たとえば第１熱処理よりも短時間または低温の条件下において第２熱処理を行うことにより実現することができる。これにより、半導体基板ＳＢ１のうち各溝の間に位置する領域が酸化されてしまうことを抑制することができる。したがって、半導体基板ＳＢ１に形成される拡散層の幅が第２熱処理の影響により変動してしまうことを抑制することが可能となる。
【００５３】
次いで、ウェットエッチングにより、溝ＴＲ１内、溝ＴＲ２内、および溝ＴＲ３内にそれぞれ埋め込まれている素子分離膜ＥＩ１、素子分離膜ＥＩ２、および素子分離膜ＥＩ３の高さを調整する。次いで、ストッパ膜ＳＴ１を除去する。これにより、図９（ｂ）に示す構造が得られる。
本実施形態においては、このようにして、素子分離膜ＥＩ１、素子分離膜ＥＩ２および素子分離膜ＥＩ３が形成される。
【００５４】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００５５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５６】
ＳＢ１  半導体基板
ＴＲ１、ＴＲ２、ＴＲ３  溝
ＥＩ１、ＥＩ２、ＥＩ３  素子分離膜
ＩＦ１、ＩＦ２  絶縁膜
ＳＯ１、ＳＯ２、ＳＯ３  シリコン酸化膜
ＳＦ１  シリコン膜
ＰＤ１  パッド膜
ＳＴ１  ストッパ膜
ＶＯ１、ＶＯ２、ＶＯ３  ボイド
ＲＣ１  凹部
ＭＴ１  トランジスタ
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＳＷ１  サイドウォール
ＥＸ１  エクステンション領域
ＳＤ１  ソース・ドレイン領域
ＷＬ１  ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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