(57)【要約】【課題】ダミートレンチを用いたトレンチゲート型の素子において、ゲート容量を低減する。【解決手段】図１（ｃ）に示されるように、熱酸化を行い、図１（ｂ）の構造の表面に酸化膜（ＳｉＯ２）１７を形成する（第１酸化工程）。次に、図１（ｄ）に示されるように、第２の溝１６２の中とその近傍以外における酸化膜１７を選択的に除去する（酸化膜除去工程）。次に、この状態で再度熱酸化を行い、図１（ｅ）に示されるように、改めて酸化膜１７を全面に形成する（第２酸化工程）。今回の熱酸化時においては、最終的に形成された酸化膜１７の厚さは一様とはならず、第２の溝１６２の中及びその近傍の酸化膜１７は、第１の溝１６１の中の酸化膜１７よりも厚くなる。【選択図】図１
2014099449.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に溝が形成され、当該溝の各々の中において、表面に形成された酸化膜を介してゲート電極が形成され、当該ゲート電極が並列に接続されその電位が制御されることによって前記溝の側面にチャネルが誘起され、当該チャネルを介して電流が流れることによってスイッチング動作する半導体装置の製造方法であって、
前記溝は、前記ゲート電極の電位が制御されることよってその側面にチャネルが誘起される第１の溝と、前記ゲート電極の電位に関わらずその側面にはチャネルが誘起されない第２の溝と、に区分され、
前記半導体基板に前記溝を形成する溝形成工程と、
前記溝が形成された表面を熱酸化し、複数の前記溝の内面に酸化膜を形成する第１酸化工程と、
前記第２の溝の内面における前記酸化膜を除去せずに、前記第１の溝の内面における前記酸化膜を除去する酸化膜除去工程と、
当該酸化膜除去工程の後で、前記第２の溝の内面において前記酸化膜が残存した状態で再度熱酸化を行い、前記第１の溝の内面に前記酸化膜を再度形成する第２酸化工程と、
内面に前記酸化膜が形成された前記第１の溝及び前記第２の溝の中に前記ゲート電極を形成し、複数の当該ゲート電極を並列に接続するゲート電極形成工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝形成工程と前記第１酸化工程との間において、前記第２の溝の内面に酸化膜を形成した後で、当該酸化膜が前記第２の溝の内面における特定の領域において局所的に残存するように、前記酸化膜を除去する酸化膜厚調整工程を具備し、
前記第２の溝の中において、前記特定の領域において局所的に厚くされた前記酸化膜を前記第２酸化工程で得ることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法によって製造されたことを特徴とする半導体装置。
【請求項４】
半導体基板に溝が形成され、当該溝の各々の中において、表面に形成された酸化膜を介してゲート電極が形成され、複数の当該ゲート電極が並列に接続されその電位が制御されることによって前記溝の側面にチャネルが誘起され、当該チャネルを介して電流が流れることによってスイッチング動作する半導体装置であって、
前記溝は、前記ゲート電極の電位が制御されることよってその側面にチャネルが誘起される第１の溝と、前記ゲート電極の電位に関わらずその側面にはチャネルが誘起されない第２の溝と、に区分され、
前記第２の溝の内面に形成された前記酸化膜は、前記第１の溝の内面に形成された前記酸化膜よりも厚くされたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を複数具備し、特にダミートレンチを具備するトレンチゲート型の半導体装置、その製造方法に関する。
【背景技術】
【０００２】
近年、大電流で駆動することのできるパワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＩＧＢＴと略）が、大電力用のスイッチング素子として用いられている。
【０００３】
こうしたパワー半導体素子においては、動作電流のオン・オフがゲート電圧によって制御される。この動作電流は、パワーＭＯＳＦＥＴにおいては、ソース・ドレイン間の電流であり、ＩＧＢＴにおいては、パワーＭＯＳＦＥＴと同様の動作に加えてバイポーラトランジスタとしても同時に行われ、この動作電流はエミッタ・コレクタ間の電流となる。パワー半導体素子においては、この動作電流が充分大きくとれることが要求される。
【０００４】
図４は、パワーＭＯＳＦＥＴの構成の一例を示す断面図である。このパワーＭＯＳＦＥＴは、半導体基板中に形成された溝（トレンチ）中にゲートが形成されたトレンチゲート型の素子である。図４において、この半導体基板８０においては、ドレイン層となるｎ＋層８１の上に、ｎ−層８２、ｐ−層８３、ｐ層８４が順次形成されている。半導体基板８０の表面側には、ｐ層８４、ｐ−層８３、を貫通する溝（トレンチ）８５が形成されている。溝８５は、図４における紙面と垂直方向に延伸して平行に複数（図示された範囲では４つ）形成されている。溝８５の内面には酸化膜８６が一様に形成された上で、ゲート電極８７が溝８５を埋め込むように形成されている。また、半導体基板８０の表面側においては、溝８５の両側に、ソース領域となるｎ＋層８８が形成されている。半導体基板８０の裏面全面には、ｎ＋層（ドレイン層）８１と接触してドレイン電極８９が形成されている。一方、半導体基板８０の表面には、ソース電極９０が形成されている。半導体基板８０の表面側においては層間絶縁層９１が溝８５を覆うように形成されているため、ソース電極９０は、ｎ＋層８８とｐ層８４の両方に接触し、ゲート電極８７とは絶縁される。このため、各溝８５毎に、ゲート電極８７に印加された電圧によって溝８５の側面におけるｐ−層８３、ｐ層８４でチャネルが形成され、ｎ−層８２とｎ＋層８８の間でｎ型のＭＯＳＦＥＴとして動作し、このＭＯＳＦＥＴがオンとされる。すなわち、ゲート電極８７に印加する電圧によって、ソース電極９０とドレイン電極８９との間の電流のオン・オフを制御することができる。
【０００５】
図４に示されるように、溝８５及びその周囲の構造は並列に多数形成され、各ゲート電極８７は、図示された範囲外で並列に接続される。このため各溝８５毎に形成されたＭＯＳＦＥＴは全て並列に接続されており、このために、ソース電極９０・ドレイン電極８９間に大電流を流すことができ、そのオン・オフをゲート電極８７に印加する電圧によって制御することができる。
【０００６】
例えば特許文献１に記載されるように、こうしたトレンチゲート型の素子の具体的構成、例えば溝の配列構成等を最適化することによって、素子の特性を向上させることができる。例えば、溝８５の間隔が広い場合には、電界集中が発生しやすくなるため、ソース・ドレイン間の耐圧が低下することがある。このため、一般的には溝８５の間隔は、要求される耐圧によって適宜設定される。また、図４では単純化して溝８５が等間隔で形成されたものとしているが、溝８５は等間隔で形成される必要はなく、要求される特性に応じてその配置は適宜設定される。
【０００７】
また、全ての溝中（あるいはその周囲）の構造を同一とする必要はなく、溝毎に複数種類の構造を採用することによる最適化も行われる。例えば、図４の構成では全ての溝８５に対応してソース領域（ｎ＋層）８８が形成され、全ての溝８５においてチャネルが形成される構成としているが、特許文献１の図１３等に記載されるように、あえてチャネルが形成されず電流経路としては用いられない溝（ダミートレンチ）を形成する場合もある。この場合、ダミートレンチは、それ自身はＭＯＳＦＥＴにおける電流経路としては機能しないが、ダミートレンチを設けることによって、通電損失が低減する、負荷短絡耐量が向上する、等の効果が得られる。このため、ダミートレンチを設けたトレンチゲート型の素子は、パワー半導体素子として広く用いられている。
【０００８】
ダミートレンチを１個おきに形成した構成のパワーＭＯＳＦＥＴの一例の断面図を図５に示す。ここでは、左から２、４番目の溝８５がダミートレンチとなる。実際には、ＭＯＳＦＥＴとして機能する溝とダミートレンチの組み合わせの構成は特性に応じて各種のものが考えられるが、図５の例では、これを最も単純化して示している。ここで、特許文献１に記載の通り、ダミートレンチ（左から２、４番目の溝８５）中のゲート電極８７は、ＭＯＳＦＥＴのゲートとして機能する左から１、３番目の溝８５におけるゲート電極８７と並列に接続される場合もあり、これによって通電損失が低減する、負荷短絡耐量が向上する、等の効果が得られる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−２２９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
例えば、図５の構成においては、ゲート電極８７が全て並列に接続された場合、ゲート容量（ゲート・ソース間容量）は、４つの溝８５における各ゲート電極８７とソース電極９０（あるいは半導体基板８０）間の容量の和となる。ここで、本来のゲート容量は、ＭＯＳＦＥＴとして機能する左から１、３番目の溝８５におけるゲート電極８７とソース電極９０の容量の和であるが、図５の構成においては、ダミートレンチ（左から２、４番目の溝８５）における容量がこれに加わる。このため、図５の構成においては、ゲート容量（ゲート・ソース間の容量）が大きくなった。
【００１１】
このようにゲート容量が大きくなった場合には、スイッチング動作時におけるゲート電圧の上昇速度や下降速度を高くすることが困難となるため、スイッチング速度を高めることは困難であった。
【００１２】
すなわち、ダミートレンチを用いたトレンチゲート型の素子において、ゲート容量を低減することは困難であった。
【００１３】
本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置の製造方法は、半導体基板に溝が形成され、当該溝の各々の中において、表面に形成された酸化膜を介してゲート電極が形成され、当該ゲート電極が並列に接続されその電位が制御されることによって前記溝の側面にチャネルが誘起され、当該チャネルを介して電流が流れることによってスイッチング動作する半導体装置の製造方法であって、前記溝は、前記ゲート電極の電位が制御されることよってその側面にチャネルが誘起される第１の溝と、前記ゲート電極の電位に関わらずその側面にはチャネルが誘起されない第２の溝と、に区分され、前記半導体基板に前記溝を形成する溝形成工程と、前記溝が形成された表面を熱酸化し、複数の前記溝の内面に酸化膜を形成する第１酸化工程と、前記第２の溝の内面における前記酸化膜を除去せずに、前記第１の溝の内面における前記酸化膜を除去する酸化膜除去工程と、当該酸化膜除去工程の後で、前記第２の溝の内面において前記酸化膜が残存した状態で再度熱酸化を行い、前記第１の溝の内面に前記酸化膜を再度形成する第２酸化工程と、内面に前記酸化膜が形成された前記第１の溝及び前記第２の溝の中に前記ゲート電極を形成し、複数の当該ゲート電極を並列に接続するゲート電極形成工程と、を具備することを特徴とする。
本発明の半導体装置の製造方法は、前記溝形成工程と前記第１酸化工程との間において、前記第２の溝の内面に酸化膜を形成した後で、当該酸化膜が前記第２の溝の内面における特定の領域において局所的に残存するように、前記酸化膜を除去する酸化膜厚調整工程を具備し、前記第２の溝の中において、前記特定の領域において局所的に厚くされた前記酸化膜を前記第２酸化工程で得ることを特徴とする。
本発明の半導体装置は、前記半導体装置の製造方法によって製造されたことを特徴とする。
本発明の半導体装置は、半導体基板に溝が形成され、当該溝の各々の中において、表面に形成された酸化膜を介してゲート電極が形成され、複数の当該ゲート電極が並列に接続されその電位が制御されることによって前記溝の側面にチャネルが誘起され、当該チャネルを介して電流が流れることによってスイッチング動作する半導体装置であって、前記溝は、前記ゲート電極の電位が制御されることよってその側面にチャネルが誘起される第１の溝と、前記ゲート電極の電位に関わらずその側面にはチャネルが誘起されない第２の溝と、に区分され、前記第２の溝の内面に形成された前記酸化膜は、前記第１の溝の内面に形成された前記酸化膜よりも厚くされたことを特徴とする。
【発明の効果】
【００１５】
本発明は以上のように構成されているので、ダミートレンチを用いたトレンチゲート型の素子において、ゲート容量を低減することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を示す工程断面図（続き）である。
【図３】本発明の実施の形態に係る半導体装置の変形例の断面図である。
【図４】トレンチゲート型の従来の半導体装置の一例の断面図である。
【図５】ダミートレンチを用いた従来の半導体装置の一例の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態となる半導体装置の製造方法について説明する。この半導体装置は、ゲートによってチャネルのオン・オフが制御されて電流のオン・オフが制御されるトレンチゲート型のパワーＭＯＳＦＥＴである。ゲート電極は、半導体基板の表面に平行に形成された複数の溝（トレンチ）中に形成され、各ゲート電極は並列に接続される。各ゲート電極は、溝の中の表面に酸化膜が形成された上で、溝を埋め込んだ形態で形成される。
【００１８】
ただし、全ての溝においてチャネルが形成される構成とはされず、一部の溝（ダミートレンチ）においては、ソース領域が形成されないためにチャネルも形成されない。このため、ダミートレンチは電流経路としては機能しないが、ダミートレンチにおいてもゲート電極が形成され、かつダミートレンチを含む全ての溝中のゲート電極は並列に接続される。ここで、ダミートレンチ中における酸化膜は、チャネルが形成されＭＯＳＦＥＴとして機能する溝の中における酸化膜よりも厚くされる。
【００１９】
図１（ａ）〜（ｅ）、図２（ｇ）〜（ｉ）は、この半導体装置の製造方法を示す工程断面図である。ここで示される断面は、図４に対応する断面となっており、隣接する４つの溝（トレンチ）に対応した領域を示している。ダミートレンチは一つおきに形成されるものとしている。また、特許文献１に記載されるように、ダミートレンチを含んだ溝の構成としては各種のものがあるが、ここでは、図５に対応してダミートレンチを含む最も単純な構成の例について示している。
【００２０】
まず、図１（ａ）に示されるように、ドレイン層となるｎ＋層１１の上に、ｎ−層１２、ｐ−層１３、ｐ層１４が順次形成された半導体（Ｓｉ）基板１０の表面におけるｐ層１４中に、後でソース領域となるｎ＋層１５を局所的かつ周期的に形成する（ソース領域形成工程）。ｎ＋層１５は、例えばイオン注入や不純物拡散等によって、ダミートレンチではない溝に対応する箇所に局所的に形成することができる。あるいは、ｎ＋層１５をｐ層１４の表面全面に形成した後に、ｎ＋層１５の表面を局所的にエッチングして掘り下げることによって２つのｎ＋層１５の間にｐ層１４を露出させた構成としても、以降の製造工程を同様に行うことができる。
【００２１】
次に、図１（ｂ）に示されるように、図示される範囲では４箇所に溝（トレンチ）１６を形成する（溝形成工程）。溝１６は、第１の溝１６１と第２の溝（ダミートレンチ）１６２に区分される。第１の溝１６１は、ｎ＋層１５の中心（２箇所）に形成され、図示の範囲では左から１、３番目の溝１６がこれに相当する。一方、第２の溝１６２は、第１の溝１６１と半周期だけずれた位置に形成され、図示の範囲では左から２、４番目の溝１６がこれに相当する。各溝１６は、図１（ｂ）における紙面と垂直に延伸している。溝１６は、例えばフォトレジストをマスクとして、表面（ｐ層１４側）からｎ−層１２に達するまでドライエッチングを行うことによって形成され、第１の溝１６１、第２の溝１６２を同時に形成することができる。
【００２２】
次に、図１（ｃ）に示されるように、熱酸化を行い、図１（ｂ）の構造の表面に酸化膜（ＳｉＯ２）１７を形成する（第１酸化工程）。熱酸化により、酸化膜１７は、全ての溝１６（第１の溝１６１、第２の溝１６２）の内面を含む表面全体でほぼ一様な厚さで形成される。
【００２３】
一般に、ドライエッチングによって形成された溝１６の内面の最表面には、ドライエッチングによって多くの結晶欠陥が形成される。一方、酸化膜１７が熱酸化によって形成される際には、最表面のＳｉ層が酸素と反応して酸化膜（ＳｉＯ２）１７となるため、半導体基板１０の最表面近傍のＳｉ層はＳｉＯ２に変化する。このため、溝１６の内部の最表面における結晶欠陥を多く含むＳｉ層は酸化膜（ＳｉＯ２）１７に変化する。
【００２４】
次に、図１（ｄ）に示されるように、第２の溝１６２の中とその近傍以外における酸化膜１７を選択的に除去する（酸化膜除去工程）。これは、リソグラフィによって第２の溝１６２の中とその近傍にフォトレジスト層を形成した後に、バッファードフッ酸等を用いたウェットエッチングを行い、その後でフォトレジスト層を除去することによって容易に実現できる。
【００２５】
この工程によって、第１の溝１６１中の酸化膜１７は除去される。ここで除去される酸化膜１７は、前記の通り、結晶欠陥を多く含んだＳｉ層が変化して形成されたものである。また、ウェットエッチングが行われる際には、ドライエッチングの場合のような結晶欠陥が新たに形成されることはない。このため、第１の溝１６１内におけるこの酸化膜１７が除去されることによって、第１の溝１６１内においては結晶欠陥のないＳｉ表面が露出する。一方、第２の溝１６２中の酸化膜１７はそのまま残存する。なお、このように、結晶欠陥を多く含むＳｉ層を熱酸化し、形成されたＳｉＯ２層（犠牲酸化層）をウェットエッチングで除去することによって、結晶欠陥のないＳｉ層を露出させる工程は、犠牲酸化工程として知られており、トレンチゲート型の素子を製造する際には一般的に行われている。
【００２６】
次に、この状態で再度熱酸化を行い、図１（ｅ）に示されるように、改めて酸化膜１７を全面に形成する（第２酸化工程）。前回の熱酸化時（図１（ｃ）：第１酸化工程）においては、形成された酸化膜１７の厚さは一様であったのに対し、今回の熱酸化時においては、前回の熱酸化時に形成された酸化膜１７が残存した領域と除去された領域が混在するため、最終的に形成された酸化膜１７の厚さは一様とはならず、第２の溝１６２の中及びその近傍の酸化膜１７は、第１の溝１６１の中の酸化膜１７よりも厚くなる。すなわち、第２の溝（ダミートレンチ）１６２中の酸化膜１７は、動作時にチャネルが形成される第１の溝１６１中の酸化膜１７よりも厚くなる。具体的には、前者の箇所における酸化膜１７の厚さは例えば２５０ｎｍ程度、後者の箇所における酸化膜１７の厚さは例えば１５０ｎｍ程度とすることができる。なお、第１酸化工程で形成される酸化膜１７の膜厚は、結晶欠陥を多く含む層が酸化されるように適宜設定される。
【００２７】
後者の箇所における酸化膜１７はゲート酸化膜として機能するため、その厚さは、閾値等、要求されるＭＯＳＦＥＴのスイッチング特性に応じて設定される。この際、前記の通り、後者の箇所における酸化膜１７は結晶欠陥が除去された表面に形成されるため、この領域におけるＳｉＯ２／Ｓｉ界面の結晶欠陥は少ない。このため、この界面における表面準位密度も小さく、この領域では安定して良好なＭＯＳ特性を得ることができ、この界面を利用すれば良好なＭＯＳＦＥＴ特性が得られる。このように、犠牲酸化工程の後で再度酸化膜を熱酸化によって形成すれば、この界面において良好なＭＯＳＦＥＴ特性が得られることは、周知である。
【００２８】
次に、図２（ｆ）に示されるように、各溝１６（第１の溝１６１、第２の溝１６２）中を埋め込んでゲート電極１８を形成する（ゲート電極形成工程）。ゲート電極１８は、例えば導電性の多結晶シリコンで構成される。この材料を図１（ｅ）の構造の全面（溝１６の中を含む）にＣＶＤ法等によって形成した後に、エッチバックを行うことによって、各溝１６中においてのみこの材料を残存させて図２（ｆ）の形態とすることができる。なお、複数のゲート電極１８は、図示された範囲外で全て電気的に接続されているものとする。
【００２９】
次に、図２（ｇ）に示されるように、図２（ｆ）の構造の表面全体に層間絶縁層１９を形成する（層間絶縁層形成工程）。層間絶縁層１９は、例えば酸化膜１７と同様にＳｉＯ２で構成されるが、酸化膜１７は熱酸化で形成されたのに対し、層間絶縁層１９はＣＶＤ法等によって形成される。このため、層間絶縁層１９は、酸化膜１７と比べて厚く、充分な絶縁耐圧が得られる程度に厚く形成することができる。
【００３０】
次に、図２（ｈ）に示されるように、層間絶縁層１９とその下の酸化膜１７をパターニングし、各溝１６を含む狭い領域のみにこれらが残存した形態とする（層間絶縁層成形工程）。このパターニングは、フォトレジストをマスクとしてＳｉＯ２をドライエッチングあるいはウェットエッチングをすることによって行うことができる。ここで、第１の溝１６１周囲においてはｎ＋層１５が部分的に露出するように、層間絶縁層１９、酸化膜１７はパターニングされる。
【００３１】
次に、図２（ｉ）に示されるように、図２（ｈ）の構造の表面全体を覆ってソース電極２０を形成する（ソース電極形成工程）。層間絶縁層１９、酸化膜１７は前記の通りにパターニングされているため、ソース電極２０は、ｐ層１４と各ｎ＋層１５（ソース領域）に接続される。また、裏面側におけるｎ＋層１１（ドレイン層）にはドレイン電極２１を形成する。ソース電極２０は例えばＡｌ等からなる導体層、ドレイン電極２１は例えばＴｉ、Ｎｉ、Ａｕ等からなる導体層で構成することができ、これらを例えばスパッタリングによって、それぞれ表面、裏面に形成することができる。
【００３２】
図２（ｉ）の構成の半導体装置における半導体基板１０の構成、溝１６（第１の溝１６１、第２の溝（ダミートレンチ）１６２）の配置は、図５に示されたパワーＭＯＳＦＥＴと同様である。第１の溝１６１の側面においては、ゲート電極１８の電位が制御されることによってチャネルが誘起される一方で、第２の溝（ダミートレンチ）１６２の側面にはゲート電極１８の電位に関わらずチャネルは誘起されない。図１、２ではダミートレンチを含む溝１６の構成が最も単純である例について示しているが、特許文献１に記載されるように、電極の接続や溝周囲の構成を適宜変更することによって、様々な効果を得ることができ、例えば、通電損失の低減や、負荷短絡耐量の向上を同様に図ることができる。
【００３３】
ここで、前記の通り、第１の溝１６１中の酸化膜１７は結晶欠陥が除去された表面に形成されるため、第１の溝１６１において形成されるチャネルの特性を良好とすることができる。すなわち、第１酸化工程、酸化膜除去工程、第２酸化工程を行うことによって、動作時にチャネルが形成される第１の溝１６１において形成されるチャネルの特性を良好とすることができる。また、第１の溝１６１中の酸化膜１７の厚さによって、閾値等、パワーＭＯＳＦＥＴのスイッチング特性は影響を受けるが、この厚さは第２酸化工程の酸化条件で設定できる。
【００３４】
一方で、図２（ｉ）の構成においては、第２の溝（ダミートレンチ）１６２における酸化膜１７は、チャネルが形成される第１の溝１６１における酸化膜１７よりも厚くなる。このため、第２の溝１６２におけるゲート電極１８と半導体基板１０間の容量は、第１の溝１６１における容量よりも小さくなる。このため、第２の溝１６２中のゲート電極１８が第１の溝１６１中のゲート電極１８と並列に接続された場合でも、図５の構造のパワーＭＯＳＦＥＴと比べて全体のゲート容量を小さくすることができる。このため、ゲートの電圧上昇速度を高くし、スイッチング速度を高めることができる。
【００３５】
すなわち、上記の製造方法によれば、チャネルが形成される第１の溝１６１における酸化膜１７を良好なＭＯＳＦＥＴ特性が得られるように最適化し、かつ、第２の溝（ダミートレンチ）１６２における酸化膜１７を厚くすることによってゲート容量の増大を抑制することができる。
【００３６】
ここで、前記の通り、犠牲酸化層を形成し、これを除去した後に再度酸化膜を形成する工程は周知であり、特にトレンチゲート型の素子の製造工程においては、良好なＭＯＳＦＥＴ特性を得るために、これらの工程は一般的に行われている。
【００３７】
ただし、ここでは、図１（ｃ）の状態の酸化膜１７（犠牲酸化層に相当）を全て除去せず、図１（ｄ）に示されるようにこれを第２の溝１６２中において残存させている。これによって、この中において最終的に得られる酸化膜１７を厚くすることができる。第１の溝１６１中の酸化膜１７の厚さはＭＯＳＦＥＴの特性に応じて適宜設定されるために、ゲート容量を小さくするためにこれを厚くすることは困難であるのに対し、第２の溝１６２はダミートレンチであるため、その中の酸化膜１７を厚くすることによるＭＯＳＦＥＴの特性の上での悪影響はない。
【００３８】
この際、犠牲酸化層を形成してこれを全面において除去する従来の製造方法を実行する場合と比べて、図１（ｄ）の形態を実現するために新たに必要となる作業は、犠牲酸化層を除去する直前におけるフォトレジストパターンの形成、及び除去後におけるフォトレジストパターンの除去だけである。このため、これらの作業を従来の製造方法に追加するだけで、上記のような膜厚構成とされた酸化膜１７を得ることができる。すなわち、ダミートレンチを用いた場合でも、ゲート容量の増大が抑制されたパワーＭＯＳＦＥＴを容易に得ることができる。
【００３９】
なお、図１、２の構成においては、第２の溝（ダミートレンチ）１６２が１個おきに設けられたものとされたが、ダミートレンチをどういう構成で設けるかは、要求される特性に応じて適宜設定することができる。図３は、この構成の一例を示す、図２（ｉ）に対応する断面図である。
【００４０】
この構成においては、４つ形成された溝において、ｎ＋層１５（ソース領域）は、一番左側の溝の右側、左から２番目の溝の左側、左から４番目の溝の右側に形成される。すなわち、これらの溝が第１の溝１６１となる。これにより、第１の溝１６１におけるｎ＋層１５が形成された側の側面にチャネルが形成される。このため、左から１、２、４番目の溝においては、酸化膜１７は薄くされ、その厚さはＭＯＳＦＥＴの特性に応じて適宜設定される。
【００４１】
これに対して、左から３番目の溝においては、ｎ＋層１５（ソース領域）が形成されないため、この中における酸化膜１７は厚くされる。すなわち、左から３番目の溝が第２の溝（ダミートレンチ）１６２となる。これによって、全体のゲート容量の増大を抑制することができる。
【００４２】
また、第２の溝の内面における酸化膜厚を、素子領域の全体において均一とする必要はない。例えば、ある程度のゲート容量を維持した状態で、ゲートの耐圧を維持することが必要な場合もある。こうした場合、特に耐圧が懸念される領域において局所的に酸化膜を厚くすることが有効である。例えば、溝（第２の溝）の延伸方向の素子領域端部付近における耐圧が特に低くなる場合がある。この場合には、単一の第２の溝（ダミートレンチ）中においても、素子領域の端部において局所的に酸化膜を厚くすることによって、耐圧を確保することができる。こうした構成の酸化膜は、熱酸化と、酸化膜を局所的に除去する工程を更に追加することによって、上記と同様に形成することができる。
【００４３】
このためには、例えば、第１酸化工程の前に、第１酸化工程と同様に表面全体あるいは第２の溝中において均一に酸化膜を形成する。その後、第２の溝の中において、酸化膜を厚くすべき特定の領域以外においてこの酸化膜を除去する（酸化膜厚調整工程）。この工程は、上記の第１酸化工程、酸化膜除去工程と同様に行うことができる。これによって、第２の溝の中において、酸化膜を厚くすべき特定の領域のみに局所的に酸化膜が形成された状態とすることができる。その後で前記の第１酸化工程以降を行うことによって、第２酸化工程の後で得られる酸化膜を、第２の溝の中の特定の領域で局所的に厚くすることができる。こうした工程を経た場合においても、第１の溝中において良好なＭＯＳＦＥＴ特性が得られることは明らかである。また、酸化膜厚調整工程を複数回組み合わせることにより、第２の溝の中の酸化膜厚を３段階以上に設定することができることも明らかである。
【００４４】
なお、上記の例では、この半導体装置がパワーＭＯＳＦＥＴである場合について記載したが、溝周辺における構造、動作が同様であるＩＧＢＴも同様に製造することができ、同様の効果を奏することは明らかである。
【符号の説明】
【００４５】
１０、８０  半導体基板
１１、８１  ｎ＋層（ドレイン層）
１２、８２  ｎ−層
１３、８３  ｐ−層
１４、８４  ｐ層
１５、８８  ｎ＋層（ソース領域）
１６、８５  溝
１７、８６  酸化膜
１８、８７  ゲート電極
１９、９１  層間絶縁層
２０、９０  ソース電極
２１、８９  ドレイン電極
１６１  第１の溝
１６２  第２の溝（ダミートレンチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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