(57)【要約】【課題】電力効率を低下させることなく、差動パルスを確実に発生させる。【解決手段】比較器出力ＣＭＰ１、ＣＭＰ２の切り替わりタイミングで変化するパルス幅変調信号ＰＧ、ＮＧを生成する。このとき、比較器出力ＣＭＰ１、ＣＭＰ２の切り替わりタイミングが同一または切り替わりエッジの差が所定の遅延時間よりも短い場合は、比較器出力ＣＭＰ１の立ち上がりタイミングから遅延時間Δｄ１の間ＬＯＷレベルとなる立ち上がりマスク信号ＥＤＧＥ＿ＰＰを生成し、このマスク信号ＥＤＧＥ＿ＰＰがＨＩＧＨレベルとなるまでの間、パルス幅変調信号ＮＧの立ち上がりタイミングを遅延させ、同様に比較器出力ＣＭＰ１の立ち下がりタイミングから遅延時間Δｄ２の間ＬＯＷレベルとなる立ち下がりマスク信号ＥＤＧＥ＿ＰＮを生成し、このマスク信号ＥＤＧＥ＿ＰＮがＨＩＧＨレベルとなるまでの間、パルス幅変調信号ＮＧの立ち下がりタイミングを遅延させる。【選択図】          図６
2014086854.tif 000002
【特許請求の範囲】
【請求項１】
第１のハーフブリッジ増幅器および第２のハーフブリッジ増幅器を駆動するための第１のＰＷＭ制御信号および第２のＰＷＭ制御信号を生成するＰＷＭ制御信号生成部と、
前記ＰＷＭ制御信号生成部で生成された第１および第２のＰＷＭ制御信号の切り替わりタイミングを調整する切り替わりタイミング調整部と、
当該切り替わりタイミング調整部で調整された後の、前記第１および第２のＰＷＭ制御信号に基づき、前記第１および第２のハーフブリッジ増幅器を駆動する駆動回路と、を備え、
前記第１のハーフブリッジ増幅器および第２のハーフブリッジ増幅器の出力端の電位差に応じて負荷を駆動するようになっており、
前記切り替わりタイミング調整部は、
前記第１および第２のＰＷＭ制御信号のうち、立ち上がりタイミングが先である一のＰＷＭ制御信号の立ち上がりタイミングから所定の遅延時間が経過するまでの間継続する立ち上がりマスク信号を生成する立ち上がりマスク信号生成部と、
前記他方のＰＷＭ制御信号および前記立ち上がりマスク信号に基づき前記他方のＰＷＭ制御信号の立ち上がりタイミングを遅延させる立ち上がり遅延挿入部と、
前記第１および第２のＰＷＭ制御信号のうち、立ち下がりタイミングが先である一のＰＷＭ制御信号の立ち下がりタイミングから前記遅延時間が経過するまでの間継続する立ち下がりマスク信号を生成する立ち下がりマスク信号生成部と、
前記他方のＰＷＭ制御信号および前記立ち下がりマスク信号に基づき前記他方のＰＷＭ制御信号の立ち下がりタイミングを遅延させる立ち下がり遅延挿入部と、
を備えることを特徴とするスイッチングアンプ。
【請求項２】
前記ＰＷＭ制御信号生成部で生成された前記第１および第２のＰＷＭ制御信号のうち、予め決めてある一のＰＷＭ制御信号の切り替わりタイミングを他方のＰＷＭ制御信号に対して遅延させる遅延部を備えることを特徴とする請求項１記載のスイッチングアンプ。
【請求項３】
前記切り替わりタイミング調整部は、
前記一のＰＷＭ制御信号を前記遅延部で遅延させた信号と他のＰＷＭ制御信号とを、前記第１および第２のＰＷＭ制御信号として当該第１および第２のＰＷＭ制御信号の切り替わりタイミングを調整することを特徴とする請求項２記載のスイッチングアンプ。
【請求項４】
前記遅延部は、前記立ち上がりマスク信号または前記立ち下がりマスク信号を調整することを特徴とする請求項２または請求項３記載のスイッチングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ低減を図るようにしたスイッチングアンプに関する。
【背景技術】
【０００２】
従来より、例えば、音声信号などの入力信号を増幅する回路として、スイッチングアンプが使用されている（例えば、特許文献１、特許文献２参照）。
図１１は、特許文献１のスイッチングアンプを駆動装置７０として例示した回路図である。図１１において、駆動装置７０は、三角波発生器７１と、この三角波発生器７１からの三角波と信号基準レベルを中心として上レベルおよび下レベルを相補的に交互に推移する２種類のレベル信号ＰＯＳ、ＮＥＧとを比較する比較器７２、７３と、比較器７２の出力であるパルス幅変調信号ＣＭＰ１から駆動信号Ｖ１ＰおよびＶ１Ｎを生成するゲートドライブ回路７４と、比較器７３の出力であるパルス幅変調信号ＣＭＰ２を一定時間遅延させる遅延回路７５と、遅延回路７５の出力である遅延信号ＣＭＰ２Ｄから駆動信号Ｖ２Ｐ、Ｖ２Ｎを生成するゲートドライブ回路７６と、ゲートドライブ回路７４の出力Ｖ１Ｐ、Ｖ１Ｎにより駆動されて出力ＰＯＵＴを生成するハーフブリッジ増幅器７７と、ゲートドライブ回路７６の出力Ｖ２Ｐ、Ｖ２Ｎにより駆動されて出力ＮＯＵＴを生成するハーフブリッジ増幅器７８と、を備えている。なお、三角波発生器７１で発生する三角波とは、立ち上がり傾斜／立ち下がり傾斜の波形が対称となっている信号波である。
【０００３】
三角波発生器７１と比較器７２とで正極用のＰＷＭ回路を構成し、三角波発生器７１と比較器７３とで負極用のＰＷＭ回路を構成している。
ここで、遅延回路７５をもたない場合、入力信号が非常に小さいこと、または無信号状態であることなどにより、出力ＰＯＵＴと出力ＮＯＵＴとの立ち上がりまたは立ち下がりタイミングが一致した場合には“ＰＯＵＴ−ＮＯＵＴ”からなる差動パルスを生成することができなくなり、規則的な動作周期を維持することができなくなる。このように、規則的な動作を維持することができない場合、規則的な動作が行われている場合には生じることのないノイズスペクトルが発生することになり、このノイズスベクトルの可聴帯域分がノイズとなってユーザに聴こえることになる。
【０００４】
このノイズスペクトルの発生を防止するために、正極または負極用のＰＷＭ回路の出力側、図１１の場合には負極用のＰＷＭ回路の出力側に遅延回路７５を挿入し、比較器７３の出力信号ＣＭＰ２をパルス幅変調信号として用いるのではなく、比較器７３の出力信号ＣＭＰ２を遅延させたＣＭＰ２Ｄをパルス幅変調信号として用いることによって、規則的に差分パルスを発生するようにしている。
【０００５】
図１２は、遅延回路７５を挿入した場合の、駆動装置７０の動作の一例を示す、各部の信号波形を示す図である。
図１２（ａ）に示すように、２つのレベル信号ＰＯＳおよびＮＥＧが信号基準レベルと同等信号である場合、図１２（ｂ）に示すように、比較器７２および７３で、レベル信号ＰＯＳおよびＮＥＧを三角波信号ＴＲＩＡＮＧＬＥと比較した場合、その出力信号ＣＭＰ１、ＣＭＰ２の立ち上がりタイミングおよび立ち下がりタイミングは一致する。そのため、仮に遅延回路７５により出力信号ＣＭＰ２を遅延させない場合には、駆動信号Ｖ１Ｐ、Ｖ１Ｎ、Ｖ２Ｐ、Ｖ２Ｎの切り替わりタイミングが一致し、その結果、出力ＰＯＵＴとＮＯＵＴとの切り替わりタイミングが一致し、ＰＯＵＴ−ＮＯＵＴからなる差動パルスを生成することができない。
【０００６】
しかしながら、遅延回路７５を挿入することによって、比較器７３の出力信号ＣＭＰ２は遅延され、ＣＭＰ２Ｄ（図１２（ｃ））としてゲートドライブ回路７６に入力されるため、駆動信号Ｖ１ＰおよびＶ１Ｎと、Ｖ２ＰおよびＶ２Ｎと、で、切り替わりタイミングがずれる（図１２（ｄ））。そのため、出力ＰＯＵＴとＮＯＵＴとの切り替わりタイミングがずれ（図１２（ｅ））、図１２（ｆ）に示すように、ＰＯＵＴ−ＮＯＵＴからなる差分パルスが発生する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】ＵＳ６６１４２９７Ｂ２明細書
【特許文献２】特開２００６−９４１５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述のように、遅延回路７５を設けることによって、差動パルスを生成することができる。
しかしながら、駆動装置７０を構成する各素子には製造バラツキがあり、この製造バラツキによって、エッジがばらつく可能性がある。
つまり、図１３（ａ）に示すように、図１２と同じ２つのレベル信号ＰＯＳおよびＮＥＧと信号基準レベルとが、比較器７２および７３に入力されたとしても、比較器７２、７３の製造ばらつきなどの影響により、比較器７２、７３の出力信号ＣＭＰ１、ＣＭＰ２の切り替わりタイミングが一致せずに、ばらつく場合がある（図１３（ｂ））。
【０００９】
このように、ばらつきが生じた場合、比較器７３の出力信号ＣＭＰ２を遅延させたＣＭＰ２Ｄを得て、出力信号ＣＭＰ１と遅延させたＣＭＰ２Ｄ（図１３（ｃ））とを用いてゲートドライブ回路７４、７６を駆動したとしても、駆動信号Ｖ１Ｐ、Ｖ１Ｎ、Ｖ２Ｐ、Ｖ２Ｎの切り替わりタイミングが一致する可能性がある。図１３（ｄ）に示すように、例えば駆動信号Ｖ１Ｐ、Ｖ１Ｎ、Ｖ２Ｐ、Ｖ２Ｎの立ち上がりタイミングが一致した場合には、出力ＰＯＵＴとＮＯＵＴとの立ち下がりタイミングが一致し（図１３（ｅ））、その結果、図１３（ｆ）に示すように、ＰＯＵＴ−ＮＰＵＴからなる負値の差分パルスは発生せず、正値の差分パルスのみ発生することになる。
【００１０】
そのため、出力ＰＯＵＴとＮＰＵＴとの立ち上がり／立ち下がりタイミングが一致することを確実に回避するためには、製造バラツキを考慮して、遅延回路７５では比較器７３の出力信号ＣＭＰ２をある程度大きく遅延させる必要がある。このように、出力信号ＣＭＰ２をある程度大きく遅延させるということは、すなわち、負荷に印加する電流パルス幅が広がることになるため、必要以上の電流を負荷に供給することになって、無信号時の消費電流を増大させる。
【００１１】
本発明は、上記従来の問題点に着目してなされたものであり、消費電流を増大させることなく、差動パルスを確実に発生させるスイッチングアンプを提供することを目的としている。
【課題を解決するための手段】
【００１２】
本発明の一態様は、第１のハーフブリッジ増幅器および第２のハーフブリッジ増幅器（例えば図１に示すハーフブリッジ増幅器１７、１８）を駆動するための第１のＰＷＭ制御信号および第２のＰＷＭ制御信号を生成するＰＷＭ制御信号生成部（例えば図１に示す三角波発生器１１、比較器１２および１３）と、前記ＰＷＭ制御信号生成部で生成された第１および第２のＰＷＭ制御信号の切り替わりタイミングを調整する切り替わりタイミング調整部（例えば図１に示すエッジ検出・遅延挿入回路１４）と、当該切り替わりタイミング調整部で調整された後の、前記第１および第２のＰＷＭ制御信号に基づき、前記第１および第２のハーフブリッジ増幅器を駆動する駆動回路（例えば図１に示すゲートドライブ回路１５、１６）と、を備え、前記第１のハーフブリッジ増幅器および第２のハーフブリッジ増幅器の出力端の電位差に応じて負荷を駆動するようになっており、前記切り替わりタイミング調整部は、前記第１および第２のＰＷＭ制御信号のうち、立ち上がりタイミングが先である一のＰＷＭ制御信号の立ち上がりタイミングから所定の遅延時間が経過するまでの間継続する立ち上がりマスク信号を生成する立ち上がりマスク信号生成部（例えば図５に示すＰＧ立ち上がり検出部５３およびＮＧ立ち上がり検出部６２）と、前記他方のＰＷＭ制御信号および前記立ち上がりマスク信号に基づき前記他方のＰＷＭ制御信号の立ち上がりタイミングを遅延させる立ち上がり遅延挿入部（例えば図５に示すＮＡＮＤ回路５１および６１）と、前記第１および第２のＰＷＭ制御信号のうち、立ち下がりタイミングが先である一のＰＷＭ制御信号の立ち下がりタイミングから前記遅延時間が経過するまでの間継続する立ち下がりマスク信号を生成する立ち下がりマスク信号生成部（例えば図５に示すＰＧ立ち下がり検出部５７およびＮＧ立ち下がり検出部６６）と、前記他方のＰＷＭ制御信号および前記立ち下がりマスク信号に基づき前記他方のＰＷＭ制御信号の立ち下がりタイミングを遅延させる立ち下がり遅延挿入部（例えば図５に示すＮＯＲ回路５５および６４）と、を備えることを特徴とするスイッチングアンプである。
【００１３】
前記ＰＷＭ制御信号生成部で生成された前記第１および第２のＰＷＭ制御信号のうち、予め決めてある一のＰＷＭ制御信号の切り替わりタイミングを他方のＰＷＭ制御信号に対して遅延させる遅延部（例えば図５に示す遅延素子５２および５６）を備えていてよい。
前記切り替わりタイミング調整部は、前記一のＰＷＭ制御信号を前記遅延部で遅延させた信号と他のＰＷＭ制御信号とを、前記第１および第２のＰＷＭ制御信号として当該第１および第２のＰＷＭ制御信号の切り替わりタイミングを調整するものであってよい。
前記遅延部は、前記立ち上がりマスク信号または前記立ち下がりマスク信号を調整するものであってよい。
【発明の効果】
【００１４】
本発明によれば、第１のＰＷＭ制御信号および第２のＰＷＭ制御信号の立ち上がりのタイミングおよび立ち下がりのタイミングのそれぞれについて、第１および第２のＰＷＭ制御信号のうちのいずれか一方のＰＷＭ制御信号の切り替わりタイミングから予め設定した遅延時間が経過するまでの間、他方のＰＷＭ制御信号の切り替わりタイミングを遅延させるようにした。そのため、第１および第２のＰＷＭ制御信号どうしの立ち上がりエッジおよび立ち下がりエッジはそれぞれずれることになる。その結果、仮に、第１のＰＷＭ制御信号および第２のＰＷＭ制御信号の切り替わりタイミングが一致していたとしても、第１のＰＷＭ制御信号および第２のＰＷＭ制御信号の立ち上がりおよび立ち下がりエッジ間に、所定の遅延時間を設けることができ、すなわち、差動パルスを定期的に発生させることができる。また、差動パルスのパルス幅は、パルスとして認識することができればよく比較的狭くてよいため、差動パルスを定期的に発生させることによる消費電流の増加を抑制することができるため、電力効率の低下を抑制しつつ、不規則な差動パルスに起因してノイズが発生することを防止することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態のスイッチングアンプを説明するための回路ブロック図である。
【図２】ゲートドライブ回路の一例を示す回路図である。
【図３】図１のスイッチングアンプの負荷回路図の一例である。
【図４】図１の各部の信号波形の一例を示す信号波形図である。
【図５】エッジ検出・遅延挿入回路の一例を示す回路図である。
【図６】切り替わりタイミングが一致する場合の図１の各部の信号波形の一例を示す信号波形図である。
【図７】切り替わりタイミングのエッジ差が小さい場合の図１の各部の信号波形の一例を示す信号波形図である。
【図８】切り替わりタイミングのエッジ差が大きい場合の図１の各部の信号波形の一例を示す信号波形図である。
【図９】切り替わりタイミングのエッジ差が小さい場合の図１の各部の信号波形の一例を示す信号波形図である。
【図１０】切り替わりタイミングのエッジ差が大きい場合の図１の各部の信号波形の一例を示す信号波形図である。
【図１１】従来のスイッチングアンプを説明するための回路ブロック図の一例である。
【図１２】図１１のスイッチングアンプの各部の信号波形の一例を示す信号波形図である。
【図１３】図１１のスイッチングアンプの各部の信号波形の一例を示す信号波形図である。
【発明を実施するための形態】
【００１６】
以下、本発明のスイッチングアンプの一例を、図面を参照して説明する。
図１は、本実施形態のスイッチングアンプを説明するための回路図であって、スイッチングアンプを駆動装置として例示した図である。
図１において、駆動装置１を構成するスイッチングアンプは、三角波発生器１１と、比較器１２、１３と、エッジ検出・遅延挿入回路１４と、ゲートドライブ回路１５および１６と、ハーフブリッジ増幅器１７および１８とを備える。
【００１７】
三角波発生器１１は、立ち上がり傾斜と立ち下がり傾斜の波形が対称となっている三角波信号を発生する。
比較器１２は、三角波発生器１１から出力される三角波信号と、信号基準レベルを中心として上レベルおよび下レベルを相補的に交互に推移する２種類のレベル信号ＰＯＳおよびＮＥＧのうち、例えばレベル信号ＰＯＳとを入力し、レベル信号ＰＯＳを反転入力端子に入力し、三角波信号を非反転入力端子に入力し、これらの比較結果を、比較器出力ＣＭＰ１としてエッジ検出・遅延挿入回路１４に出力する。
【００１８】
同様に、比較器１３は、三角波発生器１１から出力される三角波信号と、２種類のレベル信号ＰＯＳおよびＮＥＧのうち、比較器１２に入力されるレベル信号とは別の信号、例えばレベル信号ＮＥＧと、を入力し、レベル信号ＮＥＧを反転入力端子に入力し、三角波信号を非反転入力端子に入力し、これらの比較結果を、比較器出力ＣＭＰ２としてエッジ検出・遅延挿入回路１４に出力する。
【００１９】
エッジ検出・遅延挿入回路１４は、比較器出力ＣＭＰ１およびＣＭＰ２のエッジのタイミングに応じて、比較器出力ＣＭＰ１またはＣＭＰ２のいずれか一方を遅延させた信号を、パルス幅変調信号ＰＧおよびＮＧとして出力する。
パルス幅変調信号ＰＧは、正極用の制御信号としてゲートドライブ回路１５に入力され、パルス幅変調信号ＮＧは、負極用の制御信号としてゲートドライブ回路１６に入力される。このエッジ検出・遅延挿入回路１４の構成は後述する。
【００２０】
ゲートドライブ回路１５、１６は、パルス幅変調信号ＰＧ、ＮＧに基づき、ハーフブリッジ増幅器１７、１８を駆動するための正極用の駆動信号Ｖ１ＰおよびＶ１Ｎと負極用の駆動信号Ｖ２ＰおよびＶ２Ｎとを生成する。そして、生成した駆動信号をそれぞれ対応するハーフブリッジ増幅器１７、１８に出力する。
図２は、ゲートドライブ回路１５、１６の一例を示す構成図である。これらゲートドライブ回路１５、１６は、同一構成を有する。図２では、正極用のゲートドライブ回路１５について説明する。
【００２１】
ゲートドライブ回路１５は、図２に示すように、Ｖ１Ｐ信号を生成する正極信号生成部２１と、Ｖ１Ｎ信号を生成する負極信号生成部２２とを備える。
正極信号生成部２１は、並列に接続された一対のＰチャネル型ＭＯＳトランジスタＭ１１、Ｍ１２のソースが電源Ｖｄｄに接続され、ドレインは、Ｎチャネル型ＭＯＳトランジスタＭ１３のドレインに接続される。Ｎチャネル型ＭＯＳトランジスタＭ１３は、Ｎチャネル型ＭＯＳトランジスタＭ１４を介して接地される。
【００２２】
ＭＯＳトランジスタＭ１１およびＭＯＳトランジスタＭ１４のゲートには、エッジ検出・遅延挿入回路１４からのパルス幅変調信号ＰＧが入力される。ＭＯＳトランジスタＭ１２およびＭＯＳトランジスタＭ１３のゲートには、後述の負極信号生成部２２で生成された駆動信号Ｖ１Ｎが遅延素子３１としてのインバータで遅延されて入力される。
そして、ＭＯＳトランジスタＭ１１、Ｍ１２と、ＭＯＳトランジスタＭ１３の接続点であるノードＮ１の電圧が増幅器などからなるドライバ３２に入力され、ドライバ３２の出力が、駆動信号Ｖ１Ｐとなる。
【００２３】
負極信号生成部２２は、直列に接続されたＰチャネル型ＭＯＳトランジスタＭ２１、Ｍ２２と、並列に接続された一対のＮチャネル型ＭＯＳトランジスタＭ２３、Ｍ２４とを備え、ＭＯＳトランジスタＭ２２のドレインと、ＭＯＳトランジスタＭ２３およびＭ２４のドレインとが接続され、これらが電源Ｖｄｄおよび接地間に接続される。
ＭＯＳトランジスタＭ２１およびＭＯＳトランジスタＭ２３のゲートに、エッジ検出・遅延挿入回路１４からのパルス幅変調信号ＰＧが入力され、ＭＯＳトランジスタＭ２２およびＭＯＳトランジスタＭ２４のゲートには、正極信号生成部２１で生成された駆動信号Ｖ１Ｐが遅延素子３６としてのインバータで遅延されて、入力される。
【００２４】
ＭＯＳトランジスタＭ２２と、ＭＯＳトランジスタＭ２３およびＭ２４との接続点であるノードＮ２の電圧が増幅器などからなるドライバ３７に入力され、ドライバ３７の出力が駆動信号Ｖ１Ｎとなる。
つまり、正極信号生成部２１および負極信号生成部２２は、パルス幅変調信号ＰＧに基づき、互いに同期した駆動信号Ｖ１ＰおよびＶ１Ｎを生成する。
以上はゲートドライブ回路１５の構成であり、ゲートドライブ回路１６では、同様の手順で、パルス幅変調信号ＮＧに基づき、互いに同期した駆動信号Ｖ２ＰおよびＶ２Ｎを生成する。
【００２５】
次に、ハーフブリッジ増幅器１７および１８について説明する。
図３は、ハーフブリッジ増幅器１７および１８を含む負荷駆動回路４０の一例を示す構成図である。
ハーフブリッジ増幅器１７は、図３に示すように、Ｐチャネル型ＭＯＳトランジスタＭ３１とＮチャネル型ＭＯＳトランジスタＭ３２とが直列に接続されて、直流電圧源Ｖｃｃと接地との間に接続されてなる。同様にハーフブリッジ増幅器１８は、Ｐチャネル型ＭＯＳトランジスタＭ３３とＮチャネル型ＭＯＳトランジスタＭ３４とが直列に接続されて、直流電圧源Ｖｃｃと接地との間に接続されてなる。ＭＯＳトランジスタＭ３１のゲートには駆動信号Ｖ１Ｐ、ＭＯＳトランジスタＭ３２のゲートには駆動信号Ｖ１Ｎが入力される。同様にＭＯＳトランジスタＭ３３のゲートには駆動信号Ｖ２Ｐ、ＭＯＳトランジスタＭ３４のゲートには駆動信号Ｖ２Ｎが入力される。
【００２６】
そして、ハーフブリッジ増幅器１７のＭＯＳトランジスタＭ３１およびＭ３２の接続点であるノードＯＵＴＰの電圧が出力信号ＰＯＵＴとなる。同様に、ハーフブリッジ増幅器１８のＭＯＳトランジスタＭ３３およびＭ３４の接続点であるノードＯＵＴＮの電圧が出力信号ＮＯＵＴとなる。そして、これらノードＯＵＴＰおよびＯＵＴＮ間に負荷として駆動コイルＬ１が接続される。
【００２７】
図４に示すように、出力信号の極性が「ＰＯＵＴ−ＮＯＵＴ」の場合を正極性とした場合、駆動信号によりハーフブリッジ増幅器１７および１８の各ＭＯＳトランジスタをオンオフ制御することによって、状態Ｔ８ａ（正極性側から負荷Ｌ１に電流を供給）、状態Ｔ８ｂ（負極性側から負荷Ｌ１に電流を供給）、状態Ｔ８ｃまたはＴ８ｄ（直流電圧源Ｖｃｃからの電流供給なし）の３値の出力状態をとるようになっている。
【００２８】
このような図１に示す回路構成においては、各部の信号波形は図４に示すようになる。
すなわち、比較器１２および１３には、図４（ａ）に示すように三角波発生器１１から基準信号である三角波信号ＴＲＩＡＮＧＬＥが入力されるとともに、２種類の相補的なレベル信号ＰＯＳおよびＮＥＧがそれぞれ入力される。そして、比較器１２では、三角波信号ＴＲＩＡＮＧＬＥとレベル信号ＰＯＳとが比較され、比較器１３では、三角波信号ＴＲＩＡＮＧＬＥとレベル信号ＮＥＧとが比較される。
【００２９】
比較器１２の比較器出力ＣＭＰ１は、三角波発生器１１の三角波信号ＴＲＩＡＮＧＬＥとレベル信号ＰＯＳとを比較した結果である。また、比較器１３の比較器出力ＣＭＰ２は、三角波発生器１１の三角波信号ＴＲＩＡＮＧＬＥとレベル信号ＮＥＧとを比較した結果である（図４（ｂ））。これら２つの比較器出力ＣＭＰ１、ＣＭＰ２は、エッジ検出・遅延挿入回路１４に入力され、エッジ検出・遅延挿入回路１４は、比較器出力ＣＭＰ１、ＣＭＰ２のうちのいずれか一方を遅延させたパルス幅変調信号ＰＧ、ＮＧを出力する。
【００３０】
このパルス幅変調信号ＰＧに基づきゲートドライブ回路１５から駆動信号Ｖ１Ｐ、Ｖ１Ｎが得られ、パルス幅変調信号ＮＧに基づきゲートドライブ回路１６から駆動信号Ｖ２Ｐ、Ｖ２Ｎが得られる（図４（ｃ））。
出力信号ＰＯＵＴ、ＮＯＵＴ（図４（ｄ））、ＰＯＵＴ−ＮＯＵＴ（図４（ｅ））については、出力信号の極性がＰＯＵＴ−ＮＯＵＴの場合を正極性とした場合、状態Ｔ８ａ（正極性側から負荷に電流を供給）、状態Ｔ８ｂ（負極性側から負荷に電流を供給）、状態Ｔ８ｃまたはＴ８ｄ（直流電流側からの電流供給なし）の３値の出力状態を表している。
【００３１】
出力信号が正極性の場合は、Ｔ８ａとＴ８ｃまたはＴ８ｄとの比率により出力振幅が決まる。出力信号が負極性の場合は、Ｔ８ｂとＴ８ｃまたはＴ８ｄとの比率により出力振幅が決まり、信号無入力時はＴ８ａ、Ｔ８ｂの割合が最も小さく、Ｔ８ｃ、Ｔ８ｄの割合が最も大きくなる。
次に、エッジ検出・遅延挿入回路１４について説明する。
【００３２】
図５は、エッジ検出・遅延挿入回路１４の一例を示す構成図である。
エッジ検出・遅延挿入回路１４は、ＰＧ信号生成部４１と、ＮＧ信号生成部４２と、を備える。ＰＧ信号生成部４１は、比較器１２の比較器出力ＣＭＰ１とＮＧ信号生成部４２の各部の信号とに基づき、パルス幅変調信号ＰＧを生成する。同様にＮＧ信号生成部４２は、比較器１３の比較器出力ＣＭＰ２とＰＧ信号生成部４１の各部の信号とに基づき、パルス幅変調信号ＮＧを生成する。
【００３３】
ＰＧ信号生成部４１は、比較器出力ＣＭＰ１の立ち上がりエッジを検出し、比較器出力ＣＭＰ１の立ち上がりエッジに対する処理を行う立ち上がりエッジ処理部４１ａと、比較器出力ＣＭＰ１の立ち下がりエッジを検出し、比較器出力ＣＭＰ１の立ち下がりエッジに対する処理を行う立ち下がりエッジ処理部４１ｂと、を備える。
同様に、ＮＧ信号生成部４２は、比較器出力ＣＭＰ２の立ち上がりエッジを検出し、比較器出力ＣＭＰ２の立ち上がりエッジに対する処理を行う立ち上がりエッジ処理部４２ａと、比較器出力ＣＭＰ２の立ち下がりエッジを検出し、比較器出力ＣＭＰ２の立ち下がりエッジに対する処理を行う立ち下がりエッジ処理部４２ｂと、を備える。
【００３４】
ＰＧ信号生成部４１の立ち上がりエッジ処理部４１ａは、比較器出力ＣＭＰ１と後述の立ち上がりマスク信号ＥＤＧＥ＿ＮＰとを入力するＮＡＮＤ回路５１と、立ち上がりエッジ処理部４２ａの後述のＮＡＮＤ回路６１のＮＡＮＤ出力を遅延させる遅延素子５２と、ＰＧ立ち上がり検出部５３と、インバータ５４とを含んでなる。
ＰＧ立ち上がり検出部５３は、遅延素子５３ａとＮＡＮＤ回路５３ｂとを含んで構成される。
【００３５】
ＮＡＮＤ回路５３ｂは、ＮＡＮＤ回路５１のＮＡＮＤ出力をインバータ５４で反転した反転出力ＰＧ＿Ｘと、ＮＡＮＤ回路５１のＮＡＮＤ出力を遅延素子５３ａで遅延させた遅延出力と、ＮＡＮＤ回路６１のＮＡＮＤ出力を遅延素子５２で遅延させた遅延出力とを入力し、比較器出力ＣＭＰ１の立ち上がりタイミングが比較器出力ＣＭＰ２の立ち上がりタイミングよりも早いときに、比較器出力ＣＭＰ１およびＣＭＰ２の立ち上がりタイミングに所定のずれが生じるように比較器出力ＣＭＰ２の立ち上がりタイミングを調整するための立ち上がりマスク信号ＥＤＧＥ＿ＰＰを出力する。
【００３６】
ＮＡＮＤ回路５１のＮＡＮＤ出力をインバータ５４で反転した反転出力ＰＧ＿Ｘが、比較器出力ＣＭＰ１の立ち上がりエッジのみが調整されてなる立ち上がりエッジ調整信号となる。つまり、この立ち上がりエッジ調整信号ＰＧ＿Ｘは、比較器出力ＣＭＰ１の立ち上がりタイミングを調整した信号である。
同様に、ＮＧ信号生成部４２の立ち上がりエッジ処理部４２ａは、比較器出力ＣＭＰ２と前記立ち上がりエッジ処理部４１ａのＮＡＮＤ回路５３ｂの出力である立ち上がりマスク信号ＥＤＧＥ＿ＰＰとを入力するＮＡＮＤ回路６１と、ＮＧ立ち上がり検出部６２と、インバータ６３と、を含んでなる。
【００３７】
ＮＧ立ち上がり検出部６２は、遅延素子６２ａとＮＡＮＤ回路６２ｂとを含んで構成される。ＮＡＮＤ回路６２ｂは、立ち上がりエッジ処理部４１ａの前記ＮＡＮＤ回路５１のＮＡＮＤ出力と、ＮＡＮＤ回路６１のＮＡＮＤ出力を遅延素子６２ａで遅延させた遅延出力と、ＮＡＮＤ回路６１のＮＡＮＤ出力をインバータ６３で反転した反転信号とを入力し、比較器出力ＣＭＰ２の立ち上がりタイミングが比較器出力ＣＭＰ１の立ち上がりタイミングよりも早いときに、比較器出力ＣＭＰ１およびＣＭＰ２の立ち上がりタイミングに所定のずれが生じるように比較器出力ＣＭＰ１の立ち上がりタイミングを調整するための立ち上がりマスク信号ＥＤＧＥ＿ＮＰを出力する。
【００３８】
ＮＡＮＤ回路６１のＮＡＮＤ出力をインバータ６３で反転した反転出力ＮＧ＿Ｘが、比較器出力ＣＭＰ２の立ち上がりエッジのみが調整されてなる立ち上がりエッジ調整信号となる。つまり、この立ち上がりエッジ調整信号ＮＧ＿Ｘは、比較器出力ＣＭＰ２の立ち上がりタイミングを調整した信号である。
一方、ＰＧ信号生成部４１の立ち下がりエッジ処理部４１ｂは、立ち上がりエッジ調整信号ＰＧ＿Ｘと後述の立ち下がりマスク信号ＥＤＧＥ＿ＮＮの反転信号とを入力するＮＯＲ回路５５と、立ち下がりエッジ処理部４２ｂの後述のＮＯＲ回路６４のＮＯＲ出力の反転信号を遅延させる遅延素子５６と、ＰＧ立ち下がり検出部５７と、インバータ５８、５９とを含んでなる。
【００３９】
ＰＧ立ち下がり検出部５７は、遅延素子５７ａとＮＡＮＤ回路５７ｂとを含んで構成される。
ＮＡＮＤ回路５７ｂは、ＮＯＲ回路５５のＮＯＲ出力をインバータ５８で反転し、この反転出力を遅延素子５７ａで遅延させた遅延出力と、ＮＯＲ回路５５のＮＯＲ出力と、立ち下がりエッジ処理部４２ｂの後述のＮＯＲ回路６４のＮＯＲ出力の反転信号を、遅延素子５６で遅延させた遅延出力と、を入力する。そして、ＮＡＮＤ回路５７ｂは、これら信号に応じて、立ち上がりエッジ調整信号ＰＧ＿Ｘの立ち下がりタイミングが立ち上がりエッジ調整信号ＮＧ＿Ｘの立ち下がりタイミングよりも早いときに立ち上がりエッジ調整信号ＰＧ＿Ｘと立ち上がりエッジ調整信号ＮＧ＿Ｘの立ち下がりタイミングに所定のずれが生じるように、立ち上がりエッジ調整信号ＮＧ＿Ｘの立ち下がりタイミングを調整するための立ち下がりマスク信号ＥＤＧＥ＿ＰＮを出力する。この立ち下がりマスク信号ＥＤＧＥ＿ＰＮはインバータ５９を介してＮＯＲ回路６４に入力される。
【００４０】
そして、ＮＯＲ回路５５のＮＯＲ出力をインバータ５８で反転した反転出力が、パルス幅変調信号ＰＧとなる。つまり、立ち下がりエッジ処理部４１ｂでは、比較器出力ＣＭＰ１の立ち上がりタイミングを調整した立ち上がりエッジ調整信号ＰＧ＿Ｘに対して、立ち下がりタイミングを調整しており、これがパルス幅変調信号ＰＧとなる。
同様にＮＧ信号生成部４２の立ち下がりエッジ処理部４２ｂは、立ち上がりエッジ調整信号ＮＧ＿Ｘと前記立ち下がりエッジ処理部４１ｂからの立ち下がりマスク信号ＥＤＧＥ＿ＰＮをインバータ５９で反転した反転出力とを入力するＮＯＲ回路６４と、ＮＯＲ回路６４のＮＯＲ出力を反転するインバータ６５と、ＮＧ立ち下がり検出部６６と、インバータ６７と、を含んでなる。
【００４１】
ＮＧ立ち下がり検出部６６は、遅延素子６６ａとＮＡＮＤ回路６６ｂとを含んで構成され、ＮＡＮＤ回路６６ｂは、立ち下がりエッジ処理部４１ｂのＮＯＲ回路５５のＮＯＲ出力をインバータ５８で反転した反転出力と、ＮＯＲ回路６４のＮＯＲ出力と、ＮＯＲ回路６４のＮＯＲ出力をインバータ６５で反転し、その反転信号を遅延素子６６ａで遅延させた遅延出力と、を入力する。そして、ＮＡＮＤ回路６６ｂは、これら信号に応じて、立ち上がりエッジ調整信号ＮＧ＿Ｘの立ち下がりタイミングが、立ち上がりエッジ調整信号ＰＧ＿Ｘの立ち下がりタイミングよりも早いときに、立ち上がりエッジ調整信号ＰＧ＿Ｘと立ち上がりエッジ調整信号ＮＧ＿Ｘの立ち下がりタイミングに所定のずれが生じるように、立ち上がりエッジ調整信号ＰＧ＿Ｘの立ち下がりタイミングを調整するための立ち下がりマスク信号ＥＤＧＥ＿ＮＮを出力する。この立ち下がりマスク信号ＥＤＧＥ＿ＮＮはインバータ６７を介してＮＯＲ回路５５に入力される。
【００４２】
そして、ＮＯＲ回路６４のＮＯＲ出力をインバータ６５で反転した反転出力が、パルス幅変調信号ＮＧとなる。つまり、立ち下がりエッジ処理部４２ｂでは、比較器出力ＣＭＰ２の立ち上がりタイミングを調整した立ち上がりエッジ調整信号ＮＧ＿Ｘに対して、立ち下がりタイミングを調整しており、これがパルス幅変調信号ＮＧとなる。
遅延素子５２の遅延時間は、遅延素子５２の遅延時間が、遅延素子５３ａ、６２ａの遅延時間以下となるように設定される。また、遅延素子５６の遅延時間は、遅延素子５６の遅延時間が遅延素子５７ａ、６６ａの遅延時間以下となるように設定される。また、各遅延素子５３ａ、５７ａ、６２ａ、６６ａは、例えば、後段のゲートドライブ回路１５、１６、ハーフブリッジ増幅器１７、１８を通過する過程において、寄生容量などの影響により「ＰＯＵＴ−ＮＯＵＴ」の差動パルスが消失することがなく差動パルスとして認識することができればよく、消費電流も増大しない値に設定される。例えば、携帯機器用途では１０ｎｓ程度に設定される。
【００４３】
次に、上記実施形態の動作を説明する。
図６は、パルス幅変調信号ＰＧおよびＮＧのエッジが同時の場合、つまり、比較器出力ＣＭＰ１およびＣＭＰ２をそのままパルス幅変調信号ＰＧ、ＮＧとして用いた場合には、パルス幅変調信号ＰＧとＮＧとで切り替わりエッジが同時となるような比較器出力ＣＭＰ１およびＣＭＰ２が入力された場合の、エッジ検出・遅延挿入回路１４の各部における信号波形を示したものである。すなわち、比較器出力ＣＭＰ１およびＣＭＰ２として切り替わりエッジが同時となる信号が入力された場合の信号波形を示したものである。
【００４４】
図６に示すように、比較器出力ＣＭＰ１と比較器出力ＣＭＰ２との立ち上がりタイミングおよび立ち下がりタイミングが同時である場合（図６（ａ））、比較器出力ＣＭＰ１およびＣＭＰ２がともにＬＯＷレベルであるときには、立ち上がりマスク信号ＥＤＧＥ＿ＰＰおよびＥＤＧＥ＿ＮＰがＨＩＧＨレベルとなり（図６（ｂ））、立ち上がりエッジ調整信号ＰＧ＿ＸおよびＮＧ＿ＸはＬＯＷレベルとなる（図６（ｃ））。
【００４５】
また、立ち下がりマスク信号ＥＤＧＥ＿ＰＮおよびＥＤＧＥ＿ＮＮがＨＩＧＨレベルとなり（図６（ｄ））、パルス幅変調信号ＰＧおよびＮＧはＬＯＷレベルとなる（図６（ｅ））。
その結果、ＰＯＵＴ−ＮＯＵＴは略零となる（図６（ｆ））。
時点ｔ１で、比較器出力ＣＭＰ１およびＣＭＰ２がＨＩＧＨレベルとなると、ＮＡＮＤ回路６１のＮＡＮＤ出力は、ＮＡＮＤ回路５１のＮＡＮＤ出力よりも遅延素子５２の遅延時間相当遅れてＰＧ立ち上がり検出部５３に入力される。一方、ＮＡＮＤ回路５１のＮＡＮＤ出力は、ＮＧ立ち上がり検出部６２をマスクするため、ＰＧ立ち上がり検出部５３が立ち上がりマスク信号ＥＤＧＥ＿ＰＰをＬＯＷレベルに変化させて、ＮＡＮＤ回路６１のＮＡＮＤ出力のＬＯＷレベルへの変化を遅延素子５３ａの遅延時間Δｄ１相当だけ遅延させる。また、ＮＡＮＤ回路５１のＮＡＮＤ出力は、比較器出力ＣＭＰ１の立ち上がりタイミングでＬＯＷレベルに切り替わることから、立ち上がりエッジ調整信号ＰＧ＿ＸもＨＩＧＨレベルに切り替わる。
【００４６】
遅延素子５２の遅延時間によりＮＧ立ち上がり検出部６２よりも早くＰＧ立ち上がり検出部５３が有効となるため、立ち上がりマスク信号ＥＤＧＥ＿ＰＰは、時点ｔ１で比較器出力ＣＭＰ１およびＣＭＰ２が立ち上がった時点から遅延時間Δｄ１が経過するまでの間、ＬＯＷレベルを維持した後、ＨＩＧＨレベルに切り替わる。このため、立ち上がりエッジ調整信号ＮＧ＿Ｘも、時点ｔ１から遅延時間Δｄ１が経過した時点ｔ２で、ＨＩＧＨレベルに切り替わる。
【００４７】
また、時点ｔ１で比較器出力ＣＭＰ１がＨＩＧＨレベルに切り替わり、立ち上がりエッジ調整信号ＰＧ＿ＸがＨＩＧＨレベルに切り替わると、ＮＯＲ回路５５のＮＯＲ出力がＬＯＷレベルに切り替わり、結果的に、パルス幅変調信号ＰＧがＨＩＧＨレベルに切り替わる。
一方、時点ｔ１で比較器出力ＣＭＰ２がＨＩＧＨレベルに切り替わるが、立ち上がりマスク信号ＥＤＧＥ＿ＰＰがＬＯＷレベルとなるため、立ち上がりエッジ調整信号ＮＧ＿Ｘは、時点ｔ１ではＨＩＧＨレベルに切り替わらず、時点ｔ１から遅延時間Δｄ１が経過した、立ち上がりマスク信号ＥＤＧＥ＿ＰＰが立ち上がる時点ｔ２で、ＨＩＧＨレベルに切り替わる。時点ｔ２で立ち上がりエッジ調整信号ＮＧ＿ＸがＨＩＧＨレベルに切り替わると、これに伴いパルス幅変調信号ＮＧもＨＩＧＨレベルに切り替わる。
【００４８】
その結果、比較器出力ＣＭＰ１およびＣＭＰ２の立ち上がりタイミングは同一であるが、パルス幅変調信号ＰＧおよびＮＧの立ち上がりタイミングが異なるため、時点ｔ１から時点ｔ２間でＰＯＵＴ−ＮＯＵＴが正値となり、すなわち、差動パルスが発生することになる。
つまり、遅延素子５３ａを設けることによって、比較器出力ＣＭＰ１およびＣＭＰ２がＨＩＧＨレベルに切り替わる時点ｔ１のタイミングで、立ち上がりマスク信号ＥＤＧＥ＿ＰＰをＬＯＷレベルに切り替え、これにより、図６中にハッチングで示すように、時点ｔ１から遅延時間Δｄ１の間、立ち上がりエッジ調整信号ＮＧ＿Ｘが変化することを禁止し、遅延時間Δｄ１が経過した時点でエッジ調整信号ＮＧ＿Ｘを切り替え、このエッジ調整信号ＮＧ＿Ｘの立ち上がりタイミングで変化するパルス幅変調信号ＮＧを生成している。
【００４９】
そのため、パルス幅変調信号ＮＧの切り替わりタイミングが遅延時間Δｄ１だけ遅れることになり、パルス幅変調信号ＰＧとＮＧとの立ち上がりタイミングがずれるため、正値の差動パルスを発生させることができる。
この状態から、時点ｔ３で、比較器出力ＣＭＰ１およびＣＭＰ２がともに立ち下がると、立ち上がりエッジ調整信号ＰＧ＿ＸおよびＮＧ＿Ｘは、ともにＬＯＷレベルに切り替わり、立ち上がりマスク信号ＥＤＧＥ＿ＰＰおよびＥＤＧＥ＿ＮＰはＨＩＧＨレベルを維持する。
【００５０】
一方、立ち上がりエッジ調整信号ＰＧ＿ＸおよびＮＧ＿ＸがＬＯＷレベルに切り替わったタイミングで、ＮＯＲ回路６４のＮＯＲ出力は、ＮＯＲ回路５５のＮＯＲ出力よりも遅延素子５６の遅延時間相当遅れてＰＧ立ち下がり検出部５７に入力される。一方、ＮＯＲ回路５５のＮＯＲ出力は、ＮＧ立ち下がり検出部６６をマスクするため、ＰＧ立ち下がり検出部５７が有効となり、パルス幅変調信号ＮＧがＬＯＷレベルに切り替わるタイミングを遅延させることになる。
【００５１】
そのため、立ち上がりエッジ調整信号ＰＧ＿ＸがＬＯＷレベルに切り替わるタイミングで、パルス幅変調信号ＰＧがＬＯＷレベルに切り替わる。また、ＮＡＮＤ回路５７ｂの出力である立ち下がりマスク信号ＥＤＧＥ＿ＰＮは、遅延素子５７ａの遅延時間Δｄ２相当の時間だけＬＯＷレベルを維持した後、時点ｔ３から遅延時間Δｄ２だけ経過した時点ｔ４でＨＩＧＨレベルに切り替わる。
そのため、パルス幅変調信号ＮＧは、立ち下がりマスク信号ＥＤＧＥ＿ＰＮが時点ｔ４でＨＩＧＨレベルに切り替わった時点でＬＯＷレベルに切り替わる。
つまり、パルス幅変調信号ＮＧの切り替わりタイミングが遅延時間Δｄ２だけ遅れることになり、パルス幅変調信号ＰＧとＮＧとの立ち下がりタイミングが異なるため、負値の差動パルスを発生させることができる。
【００５２】
そして、この状態から、時点ｔ５で、比較器出力ＣＭＰ１およびＣＭＰ２がともに立ち上がると、上記と同様に、立ち上がりマスク信号ＥＤＧＥ＿ＰＰが遅延時間Δｄ１だけＬＯＷレベルとなった後、時点ｔ６でＨＩＧＨレベルに切り替わるため、立ち上がりエッジ調整信号ＮＧ＿Ｘは、時点ｔ６で立ち上がることになり、パルス幅変調信号ＮＧの立ち上がりタイミングが遅延時間Δｄ１だけ遅れる。その結果、正値の差動パルスを発生させることができる。
【００５３】
このように、遅延素子５３ａ、５７ａを設け、比較器出力ＣＭＰ１、ＣＭＰ２の変化に対して、立ち上がりマスク信号ＥＤＧＥ＿ＰＰ、立ち下がりマスク信号ＥＤＧＥ＿ＰＮにより、立ち上がりエッジ調整信号ＮＧ＿Ｘ、パルス幅変調信号ＮＧの切り替わりタイミングを遅延させ、比較器出力ＣＭＰ２の切り替わりタイミングを強制的に遅延させた信号ＮＧを、パルス幅変調信号として用いるようにした。
そのため、比較器出力ＣＭＰ１およびＣＭＰ２の立ち上がりタイミングおよび立ち下がりタイミングが一致する場合であっても、比較器出力ＣＭＰ２の切り替わりタイミングを調整することによって、正値および負値の差動パルスを交互に発生させることができる。
【００５４】
また、一方の比較器出力の立ち上がりタイミングを基準にして他方の比較器出力の立ち上がりタイミングを調整するようにしている。つまり、一方の比較器出力の、バラツキが加味された切り替わりタイミングを基準に、他方の比較器出力の切り替わりタイミングを調整しているため、これら比較器出力ＣＭＰ１およびＣＭＰ２の切り替わりタイミングを調整してなるパルス幅変調信号ＰＧおよびＮＧに基づき決定される差分パルスにおいて、比較器出力ＣＭＰ１およびＣＭＰ２の製造バラツキによる影響は除去され、差分パルスは主に、遅延素子５３ａ、５７ａ、６２ａ、６６ａの製造バラツキの影響のみをうけることになる。したがって、差分パルスにおける製造バラツキの影響を抑制することができ、より的確に差分パルスを発生させることができる。
【００５５】
なお、図５では、エッジ検出・遅延挿入回路１４において、遅延素子５２および５６を、ＰＧ信号生成部４１側に設けているため、比較器出力ＣＭＰ１、ＣＭＰ２の立ち上がりタイミングまたは立ち下がりタイミングが同一である場合には、パルス幅変調信号ＰＧが優先され、パルス幅変調信号ＮＧの切り替わりタイミングを遅らせるようにしているが、これに限るものではない。
エッジ検出・遅延挿入回路１４において、遅延素子５２および５６を、ＮＧ信号生成部４２側に設けることで、比較器出力ＣＭＰ１、ＣＭＰ２の立ち上がりおよび立ち下がりの切り替わりタイミングが同一である場合に、パルス幅変調信号ＮＧを優先し、パルス幅変調信号ＰＧの切り替わりタイミングを遅らせるように構成することも可能である。
【００５６】
次に、図７は、パルス幅変調信号ＮＧに対して、パルス幅変調信号ＰＧの立ち上がりおよび立ち下がりエッジが早い場合であり、且つ立ち上がりのエッジ差および立ち下がりのエッジ差が小さい場合の、各部の信号波形を示したものである。つまり、比較器出力ＣＭＰ１およびＣＭＰ２をそのままパルス幅変調信号ＰＧ、ＮＧとして用いた場合には、パルス幅変調信号ＮＧよりもパルス幅変調信号ＰＧが先に切り替わるような比較器出力ＣＭＰ１およびＣＭＰ２が入力された場合であって、さらに、エッジ差が、遅延素子５３ａ、５７ａの遅延時間よりも短い場合の、エッジ検出・遅延挿入回路１４の各部における信号波形を示したものである。
【００５７】
図７に示すように、比較器出力ＣＭＰ２に対して、比較器出力ＣＭＰ１の立ち上がりタイミングおよび立ち下がりタイミングが早い場合（図７（ａ））、比較器出力ＣＭＰ１およびＣＭＰ２がともにＬＯＷレベルであるときには、立ち上がりマスク信号ＥＤＧＥ＿ＰＰおよびＥＤＧＥ＿ＮＰがＨＩＧＨレベルとなり（図７（ｂ））、立ち上がりエッジ調整信号ＰＧ＿ＸおよびＮＧ＿ＸはＬＯＷレベルとなる（図７（ｃ））。
【００５８】
また、立ち下がりマスク信号ＥＤＧＥ＿ＰＮおよびＥＤＧＥ＿ＮＮはＨＩＧＨレベルとなり（図７（ｄ））、パルス幅変調信号ＰＧおよびＮＧはＬＯＷレベルとなる（図７（ｅ））。
その結果、ＰＯＵＴ−ＮＰＵＴは略零となる（図７（ｆ））。
時点ｔ１１で、比較器出力ＣＭＰ１がＨＩＧＨレベルとなると、ＮＡＮＤ回路５１のＮＡＮＤ出力がＬＯＷレベルとなりこれにより、立ち上がりエッジ調整信号ＰＧ＿ＸがＨＩＧＨレベルとなる。また、ＮＡＮＤ回路５１のＮＡＮＤ出力は遅延素子５３ａを介してＮＡＮＤ回路５３ｂに入力されるため、遅延素子５３ａの遅延時間Δｄ１だけ遅延されてＮＡＮＤ回路５３ｂに入力される。
【００５９】
また、ＮＡＮＤ回路６１のＮＡＮＤ出力はＨＩＧＨレベルのままである。そのため、ＮＡＮＤ回路５３ｂの出力である立ち上がりマスク信号ＥＤＧＥ＿ＰＰは、図７（ｂ）に示すように、遅延素子５３ａの遅延時間Δｄ１だけＬＯＷレベルに切り替わった後、時点ｔ１３でＨＩＧＨレベルに切り替わる。
立ち上がりマスク信号ＥＤＧＥ＿ＰＰがＬＯＷレベルに切り替わるが、比較器出力ＣＭＰ２はＬＯＷレベルのままであるため、立ち上がりエッジ調整信号ＮＧ＿ＸはＬＯＷレベルのままとなる。そのため、パルス幅変調信号ＮＧはＬＯＷレベルのままである。
【００６０】
また、立ち上がりエッジ調整信号ＰＧ＿ＸがＨＩＧＨレベルに切り替わるため、パルス幅変調信号ＰＧはＨＩＧＨレベルに切り替わる。
そのため、ＰＯＵＴ−ＮＯＵＴは正値となる。
時点ｔ１２で、比較器出力ＣＭＰ２がＨＩＧＨレベルに切り替わると、このとき、立ち上がりマスク信号ＥＤＧＥ＿ＰＰは、ＬＯＷレベルを維持するためＮＡＮＤ回路６１のＮＡＤＮ出力はＨＩＧＨレベルを維持するため、立ち上がりエッジ調整信号ＮＧ＿Ｘは、ＬＯＷレベルを維持する。
【００６１】
時点ｔ１３で、立ち上がりマスク信号ＥＤＧＥ＿ＰＰがＨＩＧＨレベルに切り替わり、これに伴い立ち上がりエッジ調整信号ＮＧ＿ＸがＨＩＧＨレベルに切り替わるとパルス幅変調信号ＮＧがＨＩＧＨレベルに切り替わる。
その結果、パルス幅変調信号ＰＧが立ち上がる時点ｔ１１からパルス幅変調信号ＮＧが立ち上がる時点ｔ１３間で正値となる差動パルスが発生することになる。
【００６２】
時点ｔ１４で、比較器出力ＣＭＰ１がＬＯＷレベルに切り替わると、立ち上がりエッジ調整信号ＰＧ＿ＸがＬＯＷレベルに切り替わり、時点ｔ１５で、比較器出力ＣＭＰ２がＬＯＷレベルに切り替わると、立ち上がりエッジ調整信号ＮＧ＿ＸがＬＯＷレベルに切り替わる。
時点ｔ１４では、立ち下がりマスク信号ＥＤＧＥ＿ＮＮはＨＩＧＨレベルのままであり、立ち上がりエッジ調整信号ＰＧ＿ＸがＬＯＷレベルに切り替わり、ＮＯＲ回路５５のＮＯＲ出力がＨＩＧＨレベルに切り替わるため、パルス幅変調信号ＰＧはＬＯＷレベルに切り替わる。また、時点ｔ１４でＮＯＲ回路５５のＮＯＲ出力がＨＩＧＨレベルに切り替わり、遅延素子５７ａの遅延出力が、時点ｔ１４から遅延時間Δｄ２が経過した時点でＬＯＷレベルに切り替わる。また、立ち下がりマスク信号ＥＤＧＥ＿ＰＮが時点ｔ１４〜ｔ１６の間、ＬＯＷレベルとなり、立ち上がりエッジ調整信号ＮＧ＿Ｘは時点ｔ１５での比較器出力ＣＭＰ２の立ち下がりタイミングでＬＯＷレベルに切り替わるが、ＮＯＲ回路６４のＮＯＲ出力はＬＯＷレベルを維持するため、インバータ６５の出力、すなわち、パルス幅変調信号ＮＧは、ＨＩＧＨレベルを維持する。
【００６３】
そして、時点ｔ１６で立ち下がりマスク信号ＥＤＧＥ＿ＰＮがＬＯＷレベルに切り替わると、立ち上がりエッジ調整信号ＮＧ＿Ｘは時点ｔ１５でＬＯＷレベルに切り替わっているため、パルス幅変調信号ＮＧは時点ｔ１６でＬＯＷレベルに切り替わる。
そのため、時点ｔ１４でパルス幅変調信号ＰＧが立ち下がり、時点ｔ１６でパルス幅変調信号ＮＧが立ち下がるｔ１４〜ｔ１６の間、負値のＰＯＵＴ−ＮＯＵＴからなる差動パルスが発生する。
【００６４】
このように、比較器出力ＣＭＰ１、ＣＭＰ２の立ち上がりエッジおよび立ち下がりエッジどうしの差が比較的小さい場合、すなわち、エッジ差が、遅延素子５３ａ、５７ａの遅延時間よりも短い場合であっても、パルス幅変調信号ＰＧとＮＧとの間で、立ち上がりエッジ差および立ち下がりエッジ差を、遅延時間Δｄ１、Δｄ２相当だけそれぞれずらすことができる。そのため、ＰＯＵＴ−ＮＯＵＴに差が生じ、正値および負値の差動パルスを発生させることができる。
【００６５】
また、このとき、比較器出力ＣＭＰ２を遅延させてパルス幅変調信号ＮＧを得る場合に、比較器出力ＣＭＰ２の切り替わりタイミングから遅延時間だけ遅延させるのではなく、図７中にハッチングで示すように、先に切り替わった比較器出力ＣＭＰ１の切り替わりタイミングから遅延時間だけ遅延させるようにしている。そのため、パルス幅変調信号ＮＧが必要以上に遅延されることを回避することができ、すなわち、差動パルスのパルス幅を、最大でも遅延時間とすることができる。
【００６６】
次に、図８は、パルス幅変調信号ＮＧに対して、パルス幅変調信号ＰＧの立ち上がりおよび立ち下がりエッジが早い場合であり、且つ立ち上がりのエッジ差および立ち下がりのエッジ差が大きい場合の各部の信号波形を示したものである。つまり、比較器出力ＣＭＰ１およびＣＭＰ２をそのままパルス幅変調信号ＰＧ、ＮＧとして用いた場合には、パルス幅変調信号ＮＧよりもパルス幅変調信号ＰＧが先に切り替わるような比較器出力ＣＭＰ１およびＣＭＰ２が入力された場合であって、さらに、エッジ差が、遅延素子５３ａ、５７ａの遅延時間よりも長い場合の、エッジ検出・遅延挿入回路１４の各部における信号波形を示したものである。
【００６７】
図８に示すように、比較器出力ＣＭＰ１とＣＭＰ２との切り替わりタイミングの差が比較的大きいときには、時点ｔ２１で比較器出力ＣＭＰ１がＨＩＧＨレベルに切り替わると立ち上がりエッジ調整信号ＰＧ＿ＸがＨＩＧＨレベルに切り替わり、時点ｔ２３で比較器出力ＣＭＰ２がＨＩＧＨレベルに立ち上がると立ち上がりエッジ調整信号ＮＧ＿ＸがＨＩＧＨレベルに切り替わる。
【００６８】
時点ｔ２１では、立ち上がりマスク信号ＥＤＧＥ＿ＮＰはＨＩＧＨレベルのままであり、立ち上がりエッジ調整信号ＰＧ＿ＸがＨＩＧＨレベルに切り替わり、ＮＡＮＤ回路５１のＮＡＮＤ出力がＬＯＷレベルに切り替わるため、遅延素子５３ａの遅延出力は時点ｔ２１から遅延時間Δｄ１が経過した時点ｔ２２でＬＯＷレベルに切り替わる。時点ｔ２１では、遅延素子５２の遅延出力は引き続きＨＩＧＨレベルを維持するため、ＮＡＮＤ回路５３ｂの出力である立ち上がりマスク信号ＥＤＧＥ＿ＰＰは、時点ｔ２１でＬＯＷレベルに切り替わった後、時点ｔ２２で遅延素子５３ａの遅延出力がＬＯＷレベルに切り替わるまで、ＬＯＷレベルを維持する。
【００６９】
時点ｔ２１からｔ２２間では、立ち上がりマスク信号ＥＤＧＥ＿ＰＰはＬＯＷレベルとなるが、比較器出力ＣＭＰ２は、時点ｔ２３まではＬＯＷレベルを維持するため、ＮＡＮＤ回路６１のＮＡＮＤ出力は引き続きＨＩＧＨレベルを維持し、時点ｔ２３で、比較器出力ＣＯＭ２がＨＩＧＨレベルに切り替わり、立ち上がりマスク信号ＥＤＧＥ＿ＰＰおよび比較器出力ＣＭＰ２がともにＨＩＧＨレベルとなった時点でＬＯＷレベルに切り替わる。そのため、立ち上がりエッジ調整信号ＮＧ＿Ｘは、時点ｔ２３でＨＩＧＨレベルに切り替わる。
【００７０】
そして、立ち上がりエッジ調整信号ＰＧ＿Ｘは時点ｔ２１でＨＩＧＨレベルに立ち上がり、立ち下がりマスク信号ＥＤＧＥ＿ＮＮがＨＩＧＨレベルを維持するため、ＮＯＲ回路５５のＮＯＲ出力は時点ｔ２１ではＬＯＷレベルに切り替わる。また、立ち上がりエッジ調整信号ＮＧ＿Ｘは時点ｔ２３でＨＩＧＨレベルに切り替わり、立ち下がりマスク信号ＥＤＧＥ＿ＰＮは、ＨＩＧＨレベルを維持するため、ＮＯＲ回路６４のＮＯＲ出力は時点ｔ２３でＬＯＷレベルに切り替わる。そのため、パルス幅変調信号ＰＧは、時点ｔ２１でＨＩＧＨレベルに切り替わり、パルス幅変調信号ＮＧは時点ｔ２３でＨＩＧＨレベルに切り替わる。
【００７１】
その結果、時点ｔ２１でパルス幅変調信号ＰＧが立ち上がり、時点ｔ２３でパルス幅変調信号ＮＧが立ち上がるｔ２１〜ｔ２３の間、正値のＰＯＵＴ−ＮＯＵＴからなる差動パルスが発生する。
同様に時点ｔ２４で比較器出力ＣＭＰ１がＬＯＷレベルに切り替わり、時点ｔ２６で比較器出力ＣＭＰ２がＬＯＷレベルに切り替わる場合には、時点ｔ２４で比較器出力ＣＭＰ１がＬＯＷレベルに切り替わるタイミングから、遅延素子５７ａの遅延時間Δｄ２が経過するまでの間、すなわち、図８中にハッチングで示す期間、パルス幅変調信号ＮＧが変化することを防止している。
【００７２】
ここで、図８の場合、パルス幅変調信号ＰＧとＮＧとで、立ち上がりおよび立ち上がりのエッジの差が比較的大きくエッジ差が各遅延素子の遅延時間よりも長い。この場合には、立ち上がりマスク信号ＥＤＧＥ＿ＰＰがＬＯＷレベルとなる期間、すなわち、図８中にハッチングで示す、立ち上がりエッジ調整信号ＮＧ＿Ｘの変化を防止する期間は、比較器出力ＣＭＰ２が切り替わるタイミング以前に終了しており、比較器出力ＣＭＰ２が切り替わるタイミングにおいて、立ち上がりエッジ調整信号ＮＧ＿Ｘが遅延されることはなく、すなわち、立ち上がりエッジ調整信号ＮＧ＿Ｘの切り替わりが禁止されることはない。同様に、パルス幅変調信号ＮＧについても切り替わりが禁止されることはない。
【００７３】
したがって、比較器出力ＣＭＰ１とＣＭＰ２とで、立ち上がりエッジおよび立ち下がりエッジのエッジ差が、差動パルスを得るための十分なエッジ差であるときには、比較器出力ＣＭＰ２の立ち上がり／立ち下がりタイミングを遅延させることはない。すなわち十分な差動パルスを得ることができる状況において、不必要に比較器出力ＣＭＰ２を遅延させることはない。
【００７４】
次に、パルス幅変調信号ＰＧに対して、パルス幅変調信号ＮＧの立ち上がりおよび立ち下がりエッジが進んでいる早い場合、つまり、比較器出力ＣＭＰ１およびＣＭＰ２をそのままパルス幅変調信号ＰＧ、ＮＧとして用いた場合には、パルス幅変調信号ＰＧよりもパルス幅変調信号ＮＧが先に切り替わるような比較器出力ＣＭＰ１およびＣＭＰ２が入力された場合について説明する。
【００７５】
図９は、立ち上がりのエッジ差および立ち下がりのエッジ差が比較的小さい場合、すなわち、エッジ差が各遅延素子の遅延時間よりも短い場合の、各部の信号波形を示したものであり、図１０は、立ち上がりのエッジ差および立ち下がりのエッジ差が比較的大きい場合、すなわち、エッジ差が各遅延素子の遅延時間よりも長い場合の、各部の信号波形を示したものである。
【００７６】
図９に示すように、パルス幅変調信号ＮＧとＰＧとのエッジの切り替わりタイミングの差が、各遅延素子の遅延時間よりも短いときには、時点ｔ３１で、比較器出力ＣＭＰ２がＨＩＧＨレベルに切り替わると立ち上がりエッジ調整信号ＮＧ＿ＸがＨＩＧＨレベルに切り替わり、時点ｔ３２で比較器出力ＣＭＰ１がＨＩＧＨレベルに切り替わると、時点ｔ３３で立ち上がりエッジ調整信号ＰＧ＿ＸがＨＩＧＨレベルに切り替わるように調整される。
【００７７】
時点ｔ３１では、立ち上がりマスク信号ＥＤＧＥ＿ＰＰはＨＩＧＨレベルのままであり、比較器出力ＣＭＰ２がＨＩＧＨレベルに切り替わり、ＮＡＮＤ回路６１のＮＡＮＤ出力がＬＯＷレベルに切り替わるため、遅延素子６２ａの遅延出力は時点ｔ３１から遅延時間Δｄ３が経過した時点ｔ３３でＬＯＷレベルに切り替わる。遅延素子６２ａの遅延出力は時点ｔ３１では、引き続きＨＩＧＨレベルを維持する。そのため、ＮＡＮＤ回路６２ｂの出力である立ち上がりマスク信号ＥＤＧＥ＿ＮＰは、時点ｔ３１でＬＯＷレベルに切り替わった後、時点ｔ３３で遅延素子６２ａの遅延出力がＬＯＷレベルに切り替わるまで、ＬＯＷレベルを維持する。
【００７８】
一方、比較器出力ＣＭＰ１は、時点ｔ３２でＨＩＧＨレベルに切り替わるが、立ち上がりマスク信号ＥＤＧＥ＿ＮＰは、時点ｔ３１からｔ３３の間でＬＯＷレベルを維持するため、ＮＡＮＤ回路５１のＮＡＮＤ出力は引き続きＨＩＧＨレベルを維持し、時点ｔ３３で、立ち上がりマスク信号ＥＤＧＥ＿ＮＰおよび比較器出力ＣＭＰ１がともにＨＩＧＨレベルとなった時点でＬＯＷレベルに切り替わる。そのため、立ち上がりエッジ調整信号ＰＧ＿Ｘは、時点ｔ３３でＨＩＧＨレベルに切り替わる。
【００７９】
そして、立ち上がりエッジ調整信号ＮＧ＿Ｘは時点ｔ３１でＨＩＧＨレベルに立ち上がり、立ち下がりマスク信号ＥＤＧＥ＿ＰＮがＨＩＧＨレベルを維持するため、ＮＯＲ回路６４のＮＯＲ出力は時点ｔ３１でＬＯＷレベルに切り替わる。また、立ち上がりエッジ調整信号ＰＧ＿Ｘは時点ｔ３３でＨＩＧＨレベルに切り替わり、立ち下がりマスク信号ＥＤＧＥ＿ＮＮは、ＨＩＧＨレベルを維持するため、ＮＯＲ回路５５のＮＯＲ出力はＬＯＷレベルに切り替わる。
【００８０】
そのため、時点ｔ３１でパルス幅変調信号ＮＧがＨＩＧＨレベルに切り替わり、時点ｔ３３でパルス幅変調信号ＰＧがＨＩＧＨレベルに切り替わるまでの時点ｔ３１〜ｔ３３の間、負値のＰＯＵＴ−ＮＯＵＴからなる差動パルスが発生する。
同様に時点ｔ３４で比較器出力ＣＭＰ２がＬＯＷレベルに切り替わり、時点ｔ３５で比較器出力ＣＭＰ１がＬＯＷレベルに切り替わると、時点ｔ３４で比較器出力ＣＭＰ２がＬＯＷレベルに切り替わるタイミングから、遅延素子６６ａの遅延時間Δｄ４が経過するまでの間、すなわち、図９中にハッチングで示す期間は、パルス幅変調信号ＰＧが変化することを防止している。
【００８１】
そのため、パルス幅変調信号ＰＧとＮＧとの間の立ち下がりエッジ間に遅延時間Δｄ４相当のエッジ差を確保することができる。したがって、パルス幅変調信号ＮＧがＬＯＷレベルに切り替わり、時点ｔ３６でパルス幅変調信号ＰＧがＬＯＷレベルに切り替わるまでの時点ｔ３４〜ｔ３６の間、正値のＰＯＵＴ−ＮＯＵＴからなる差動パルスが発生する。
一方、図１０に示すように、パルス幅変調信号ＮＧとＰＧとのエッジの切り替わりタイミングの差が、各遅延素子の遅延時間よりも長いときには、時点ｔ４１で、比較器出力ＣＭＰ２がＨＩＧＨレベルに切り替わると立ち上がりエッジ調整信号ＮＧ＿ＸがＨＩＧＨレベルに切り替わり、時点ｔ４３で比較器出力ＣＭＰ１がＨＩＧＨレベルに切り替わると、立ち上がりエッジ調整信号ＰＧ＿ＸがＨＩＧＨレベルに切り替わる。
【００８２】
時点ｔ４１では、立ち上がりマスク信号ＥＤＧＥ＿ＰＰはＨＩＧＨレベルのままであり、比較器出力ＣＭＰ２がＨＩＧＨレベルに切り替わることから、ＮＡＮＤ回路６１のＮＡＮＤ出力がＬＯＷレベルに切り替わるため、遅延素子６２ａの遅延出力は時点ｔ４１から遅延時間Δｄ３が経過した時点ｔ４２でＬＯＷレベルに切り替わる。時点ｔ４１では、遅延素子６２ａの遅延出力は引き続きＨＩＧＨレベルを維持するため、ＮＡＮＤ回路６２ｂの出力である立ち上がりマスク信号ＥＤＧＥ＿ＮＰは、時点ｔ４１でＬＯＷレベルに切り替わった後、時点ｔ４２で遅延素子６２ａの遅延出力がＬＯＷレベルに切り替わるまで、ＬＯＷレベルを維持する。
【００８３】
一方、比較器出力ＣＭＰ１は、時点ｔ４３でＨＩＧＨレベルに切り替わるため、立ち上がりマスク信号ＥＤＧＥ＿ＮＰは、時点ｔ４２でＨＩＧＨレベルに切り替わった時点で、ＮＡＮＤ回路５１のＮＡＮＤ出力は引き続きＬＯＷレベルを維持し、時点ｔ４３で、比較器出力ＣＭＰ１がＨＩＧＨレベルに切り替わり、比較器出力ＣＭＰ１および立ち上がりマスク信号ＥＤＧＥ＿ＮＰがともにＨＩＧＨレベルとなった時点で、ＮＡＮＤ回路５１のＮＡＮＤ出力はＬＯＷレベルに切り替わる。
【００８４】
そのため、立ち上がりエッジ調整信号ＰＧ＿Ｘは、時点ｔ４３でＨＩＧＨレベルに切り替わる。
そして、立ち上がりエッジ調整信号ＮＧ＿Ｘは時点ｔ４１でＨＩＧＨレベルに切り替わり、立ち下がりマスク信号ＥＤＧＥ＿ＰＮがＨＩＧＨレベルを維持するため、ＮＯＲ回路６４のＮＯＲ出力は時点ｔ４１でＬＯＷレベルに切り替わる。また、立ち上がりエッジ調整信号ＰＧ＿Ｘは時点ｔ４３でＨＩＧＨレベルに切り替わり、立ち下がりマスク信号ＥＤＧＥ＿ＮＮは、ＨＩＧＨレベルを維持するため、ＮＯＲ回路５５のＮＯＲ出力は時点ｔ４３でＬＯＷレベルに切り替わる。そのため、パルス幅変調信号ＰＧは、時点ｔ４３でＨＩＧＨレベルに立ち上がる。
【００８５】
このため、時点ｔ４１でパルス幅変調信号ＮＧが立ち上がり、時点ｔ４３でパルス幅変調信号ＰＧが立ち上がるまでの時点ｔ４１からｔ４３の間、負値のＰＯＵＴ−ＮＯＵＴからなる差動パルスが発生する。
同様に時点ｔ４４で比較器出力ＣＭＰ２がＬＯＷレベルに切り替わり、時点ｔ４６で比較器出力ＣＭＰ１がＬＯＷレベルに切り替わる場合には、時点ｔ４４で比較器出力ＣＭＰ２がＬＯＷレベルに切り替わるタイミングから、遅延素子６６ａの遅延時間Δｄ４が経過する時点ｔ４５までの間、すなわち、図１０中にハッチングで示す期間は、パルス幅変調信号ＰＧが変化することが防止される。
【００８６】
そのため、パルス幅変調信号ＰＧとＮＧとの間の立ち下がりエッジおよび立ちエッジ間に遅延時間Δｄ４相当のエッジ差を確保することができる。
つまり、図９および図１０に示すように、パルス幅変調信号ＰＧに対して、パルス幅変調信号ＮＧの立ち上がりおよび立ち下がりエッジが進んでいる場合、比較器出力ＣＭＰ１がＨＩＧＨレベルに切り替わるタイミングで、立ち上がりエッジ調整信号ＰＧ＿Ｘの出力が所定の遅延時間だけ遅延され、立ち上がりエッジ調整信号ＰＧ＿Ｘに対して図９および図１０中に示すように、遅延時間の間、その変化が防止され、これに伴い、パルス幅変調信号ＰＧの変化も防止され所定の遅延時間が経過した時点でパルス幅変調信号ＰＧが立ち上がる。同様に、比較器出力ＣＭＰ１がＬＯＷレベルに切り替わるタイミングで、パルス幅変調信号ＰＧの変化が防止され、所定の遅延時間が経過した時点でパルス幅変調信号ＰＧがＬＯＷレベルに切り替わる。
【００８７】
そして、比較器出力ＣＭＰ１、ＣＭＰ２の立ち上がりエッジの差および立ち下がりエッジの差が、所定の遅延時間よりも短い場合には、図９に示すように、パルス幅変調信号ＰＧの立ち上がりおよび立ち下がりを強制的に遅らせているため、十分なパルス幅を有する差分パルスを発生させることができる。逆に、立ち上がりエッジの差および立ち下がりのエッジの差が所定の遅延時間よりも長い場合には、パルス幅変調信号ＰＧの立ち上がりおよび立ち下がりを遅らせたとしても、比較器出力ＣＭＰ１とＣＭＰ２とのエッジ差が遅延時間よりも長いため、比較器出力ＣＭＰ１の切り替わりタイミングが遅延されたパルス幅変調信号ＰＧが生成されることはなく、すなわち、パルス幅変調信号ＰＧに影響を与えることはない。
【００８８】
以上説明したように、本実施形態では、比較器出力ＣＭＰ１およびＣＭＰ２のうち、後から切り替わる方の比較器出力の切り替わりタイミングで変化するパルス幅変調信号ＰＧまたはＮＧについて、そのエッジの切り替わりを、先に切り替わった比較器出力のエッジのタイミングから所定の遅延時間相当の間禁止し、遅延時間経過後に切り替える構成とした。
【００８９】
そのため、先に切り替わった比較器出力に応じた切り替わりタイミングで変化するパルス幅変調信号と、後から切り替わる比較器出力に応じた切り替わりタイミングで変化するパルス幅変調信号との間に、遅延時間相当のエッジ差を確保することができる。そのため、パルス幅変調信号ＰＧとＮＧとの間に、遅延時間相当のパルス幅を有する、差分パルスを生成することができる。その結果、立ち上がりおよび立ち下がりエッジのタイミングで差動パルスを定期的に発生させることができる。
【００９０】
また、比較器出力ＣＭＰ１およびＣＭＰ２のエッジのタイミングが同一である場合には、遅延素子５２および５６によって、パルス幅変調信号ＰＧを優先し、パルス幅変調信号ＰＧの方がパルス幅変調信号ＮＧよりも先に切り替わるように、パルス幅変調信号ＮＧの切り替わりタイミングを調整するようにしたため、比較器出力ＣＭＰ１とＣＭＰ２とで切り替わりタイミングが一致する場合であっても、確実に差動パルスを発生させることができる。
【００９１】
その結果、差動パルスが定期的に発生しないことに起因して、ノイズスぺクトルが発生することを防止することができる。
また、このとき、一方のパルス幅変調信号を遅延させたとしても、この遅延により生じる差動パルスのパルス幅は最大でも所定の遅延時間相当である。ここで、差動パルスのパルス幅に応じた電流を負荷Ｌ１に流すことになるが、差動パルスのパルス幅は最大でも遅延時間相当であるため、強制的に発生された差動パルスにより負荷に供給される電流を増大させることがないため、電力効率の低下を回避することができる。
【００９２】
本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００９３】
１  駆動装置
１１  三角波発生器
１２、１３  比較器
１４  エッジ検出・遅延挿入回路
１５、１６  ゲードドライブ回路
１７、１８  ハーフブリッジ増幅器
５１  ＮＡＮＤ回路
５２  遅延素子
５３  ＰＧ立ち上がり検出部
５３ａ  遅延素子
５３ｂ  ＮＡＮＤ回路
５４  インバータ
５５  ＮＯＲ回路
５６  遅延素子
５７  ＰＧ立ち下がり検出部
５７ａ  遅延素子
５７ｂ  ＮＡＮＤ回路
５８  インバータ
６１  ＮＡＮＤ回路
６２  ＮＧ立ち上がり検出部
６２ａ  遅延素子
６２ｂ  ＮＡＮＤ回路
６３  インバータ
６４  ＮＯＲ回路
６５  インバータ
６６  ＮＧ立ち下がり検出部
６６ａ  遅延素子
６６ｂ  ＮＡＮＤ回路
６７  インバータ
ＣＭＰ１  比較器出力
ＣＭＰ２  比較器出力
ＥＤＧＥ＿ＮＮ  立ち上がりマスク信号
ＥＤＧＥ＿ＮＰ  立ち上がりマスク信号
ＥＤＧＥ＿ＰＮ  立ち下がりマスク信号
ＥＤＧＥ＿ＰＰ  立ち下がりマスク信号
Ｌ１  負荷
ＰＯＳ，ＮＥＧ  レベル信号
ＰＧ，ＮＧ  パルス幅変調信号
ＰＧ＿Ｘ，ＮＧ＿Ｘ  立ち上がりエッジ調整信号
Δｄ１，Δｄ２，Δｄ３，Δｄ４  遅延時間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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