(57)【要約】【課題】終端トレンチのゲート絶縁膜が絶縁破壊することを抑制する。【解決手段】第１下部絶縁膜ＦＩＬ１は、第１凹部（ゲートトレンチＴＲｇ）の底面及び側面の下部に形成され、ゲート絶縁膜ＧＩよりも厚い。また第１下部絶縁膜ＦＩＬ１の上端はゲート絶縁膜ＧＩの下端につながっている。第２下部絶縁膜ＦＩＬ２は第２凹部（終端トレンチＴＲｅ）の底面及び側面の下部に形成されている。上部絶縁膜ＦＩＨは、第２凹部（終端トレンチＴＲｅ）の側面の上部に形成され、かつ下端が第２下部絶縁膜ＦＩＬ２の上端につながっている。第２凹部（終端トレンチＴＲｅ）の深さは第１凹部（ゲートトレンチＴＲｇ）の深さの９０％以上１１０％以下である。また、第２下部絶縁膜ＦＩＬ２の厚さは第１下部絶縁膜ＦＩＬ１の厚さの９５％以上１０５％以下である。そして、上部絶縁膜ＦＩＨは、ゲート絶縁膜ＧＩよりも厚い。【選択図】図４
2014150148.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層上に形成され、前記ドレイン層よりも不純物濃度が低い第１導電型の低濃度不純物層と、
前記低濃度不純物層上に位置する第２導電型のベース層と、
前記ベース層に形成されていて下端が前記低濃度不純物層内に位置している第１凹部の側面の上部に形成されたゲート絶縁膜と、
前記第１凹部の底面及び側面の下部に形成され、前記ゲート絶縁膜よりも厚く、かつ前記ゲート絶縁膜につながっている第１下部絶縁膜と、
前記第１凹部に埋め込まれたゲート電極と、
前記ベース層に、前記ベース層よりも浅く形成され、平面視で前記第１凹部の隣に位置する第１導電型のソース層と、
平面視で前記第１凹部を囲んでいる第２凹部の底面及び側面の下部に形成された第２下部絶縁膜と、
前記第２凹部の側面の上部に形成され、かつ前記第２下部絶縁膜につながっている上部絶縁膜と、
前記第２凹部に埋め込まれている埋込電極と、
を備え、
前記第２凹部の深さは前記第１凹部の深さの９０％以上１１０％以下であり、
前記第２下部絶縁膜の厚さは前記第１下部絶縁膜の厚さの９５％以上１０５％以下であり、
前記上部絶縁膜は、前記ゲート絶縁膜よりも厚い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記上部絶縁膜は、前記第２下部絶縁膜の厚さの９５％以上１０５％以下である半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
複数の前記第１凹部が互いに平行に形成されており、
前記複数の第１凹部のそれぞれに、前記ゲート絶縁膜、前記第１下部絶縁膜、及び前記ゲート電極が形成されており、
前記複数の第１凹部の間隔は、前記第２凹部に最も近い前記第１凹部と前記第２凹部の間隔に等しい半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１凹部に繋がる第３凹部と、
前記第３凹部内に形成され、前記ゲート電極につながる引出電極と、
前記引出電極に接続する第１コンタクトと、
前記埋込電極に接続する第２コンタクトと、
を備え、
前記第３凹部の下部には前記第１下部絶縁膜が形成されており、かつ前記第３凹部の上部には、前記ゲート絶縁膜と同じ厚さの絶縁膜が形成されており、
前記上部絶縁膜は、前記第２下部絶縁膜よりも薄い半導体装置。
【請求項５】
第１導電型の半導体基板と、前記半導体基板よりも不純物濃度が低い第１導電型の半導体層が積層された積層基板の第１面に、第１凹部、及び前記第１凹部の周囲を囲む第２凹部を形成し、かつ、前記第１凹部の側面の上部及び前記積層基板の前記第１面を保護膜で覆う工程と、
前記保護膜をマスクとして前記第１凹部及び前記第２凹部を熱酸化することにより、前記第１凹部の側面の下部及び底面に位置する第１絶縁膜、前記第２凹部の側面及び底面に位置する第２絶縁膜を形成する工程と、
前記保護膜を除去する工程と、
前記第１凹部を熱酸化することにより、前記第１凹部の側面の上部に、前記第１絶縁膜及び前記第２絶縁膜よりも薄いゲート絶縁膜を形成する工程と、
前記第１凹部にゲート電極を埋め込むと共に、前記第２凹部に埋込電極を形成する工程と、
を備える半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板と、前記半導体基板よりも不純物濃度が低い第１導電型の半導体層が積層された積層基板の第１面に、第１凹部、及び前記第１凹部の周囲を囲む第２凹部を形成し、かつ、前記第１凹部の側面の上部、前記第２凹部の側面の上部、及び前記積層基板の前記第１面を保護膜で覆う工程と、
前記保護膜をマスクとして前記第１凹部及び前記第２凹部を熱酸化することにより、前記第１凹部の側面の下部及び底面に位置する第１絶縁膜、前記第２凹部の側面の下部及び底面に位置する第２絶縁膜を形成する工程と、
前記第２凹部の側面の上部に位置する前記保護膜を除去する工程と、
前記保護膜をマスクとして前記第１凹部及び前記第２凹部を熱酸化することにより、前記第２凹部の側面の上部に、前記第２絶縁膜よりも薄い第３絶縁膜を形成する工程と、
前記保護膜を除去する工程と、
前記第１凹部を熱酸化することにより、前記第１凹部の側面の上部に、前記第３絶縁膜よりも薄いゲート絶縁膜を形成する工程と、
前記第１凹部にゲート電極を埋め込むと共に、前記第２凹部に埋込電極を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関し、例えばトレンチゲート構造の縦型トランジスタを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置の一つに、縦型のトランジスタを有するものがある。縦型のトランジスタは、例えば大電流を制御する素子に用いられている。縦型のトランジスタには、トレンチゲート構造を有するものがある。トレンチゲート構造は、半導体基板に凹部を形成し、この凹部の側面にゲート絶縁膜を形成した後、この凹部内にゲート電極を埋め込んだものである。
【０００３】
近年は、平面視において、トレンチゲートの外側に、終端トレンチを設けることがある（例えば特許文献１〜４参照）。
【０００４】
特許文献１に記載の構造は、終端トレンチをトレンチゲートより浅く形成したものである。
【０００５】
特許文献２に記載の構造は、終端トレンチの側面に形成された絶縁膜が、ゲート絶縁膜の層構造とは異なるものである。具体的には、トレンチゲートの側面の下部及び底面、並びに終端トレンチの側面及び底面において、ゲート絶縁膜と同層の絶縁膜の上に、他の絶縁膜が堆積されている。なお、この他の絶縁膜は、終端トレンチの側面の上部のうちトレンチ電極に面する側には、形成されていない。
【０００６】
特許文献３に記載の構造は、終端トレンチの底面の絶縁膜を、トレンチゲートの底面の絶縁膜よりも薄くしたものである。
【０００７】
特許文献４に記載の構造は、終端トレンチの底面及び側面の絶縁膜を、トレンチゲートの底面及び側面の絶縁膜（ゲート絶縁膜を含む）よりも厚くしたものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２９９６１８号公報
【特許文献２】特表２００７−５２８５９８号公報
【特許文献３】特開２０１２−１９１８８号公報
【特許文献４】特表２０１０−５４１２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トランジスタに求められる特性の一つに、オン抵抗を低くすることがある。本発明者が検討した結果、終端トレンチとなる埋込電極を設けた場合、ドレイン電圧印加時に終端トレンチのゲート酸化膜で電界強度が高くなり、ゲート絶縁膜が絶縁破壊する場合があることが判明した。これを防ぐ手段としては、ゲート絶縁膜を厚くすることが挙げられるが、オン抵抗の上昇を招く。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態によれば、ゲート絶縁膜は、第１凹部の側面の上部に形成されている。第１凹部は、ベース層に形成されていて下端が低濃度不純物層内に位置している。第１下部絶縁膜は、第１凹部の底面及び側面の下部に形成され、ゲート絶縁膜よりも厚い。また第１下部絶縁膜の上端はゲート絶縁膜の下端につながっている。ゲート電極ＧＥは第１凹部に埋め込まれている。ソース層は第１導電型であり、ベース層に、ベース層よりも浅く形成され、平面視で第１凹部の隣に位置している。第２下部絶縁膜は第２凹部の底面及び側面の下部に形成されている。上部絶縁膜は、第２凹部の側面の上部に形成され、かつ下端が第２下部絶縁膜の上端につながっている。第２凹部は、平面視で第１凹部を囲んでいる。埋込電極は、第２凹部埋め込まれている。そして、第２凹部の深さは第１凹部の深さの９０％以上１１０％以下である。また、第２下部絶縁膜の厚さは第１下部絶縁膜の厚さの９５％以上１０５％以下である。そして、上部絶縁膜は、ゲート絶縁膜よりも厚い。
【発明の効果】
【００１１】
前記一実施の形態によれば、ドレイン電圧印加時に終端トレンチのゲート絶縁膜において電界強度が上昇することを抑制でき、信頼性を向上できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の平面図である。
【図２】半導体装置の要部を拡大した平面図である。
【図３】半導体装置の要部を拡大した平面図である。
【図４】半導体装置の断面図である。
【図５】半導体装置の製造方法を示す断面図である。
【図６】半導体装置の製造方法を示す断面図である。
【図７】半導体装置の製造方法を示す断面図である。
【図８】半導体装置の製造方法を示す断面図である。
【図９】半導体装置の製造方法を示す断面図である。
【図１０】半導体装置の製造方法を示す断面図である。
【図１１】半導体装置の製造方法を示す断面図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】第１の実施形態の効果を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第１の実施形態）
【００１５】
第１の実施形態に係る半導体装置を図１〜図４を参照しながら説明する。図１は、本実施形態に係る半導体装置の平面図である。図２及び図３は、半導体装置の要部を拡大した平面図である。図４は、半導体装置の断面図である。
【００１６】
図１〜図４において、ＣＥはセル領域、ＤＥはゲート引出領域、ＥＥは外周領域、ＴＲｇはゲートトレンチ、ＴＲｄは引き出し用トレンチ、ＴＲｅは終端トレンチ、ＣＴｓ、ＣＴｄ、及びＣＴｇはコンタクトホール、Ｍｓはソース配線、Ｍｇはゲート配線、ＰＧはプラグ、ＢＲはバリアメタル膜、ＯＰｓ、ＯＰｇは開口部、ＳＵＢは基板、ＳＢは基板本体、ＥＰはエピタキシャル層、ＧＥはゲート電極、ＰＲはｐ型領域、ＮＲはｎ型領域、ＧＩはゲート絶縁膜、ＣＤは導電体、ＦＩＬ１は第１下部絶縁膜、ＦＩＬ２は第２下部絶縁膜、ＦＩＨは上部絶縁膜、ＢＥは裏面電極、ＶＥは埋込電極である。
【００１７】
本実施形態に係る半導体装置は、ドレイン層（基板本体ＳＢ）、低濃度不純物層（エピタキシャル層ＥＰ）、ベース層（ｐ型領域ＰＲ）、ゲート絶縁膜ＧＩ、ゲート電極ＧＥ、第１下部絶縁膜ＦＩＬ１、第２下部絶縁膜ＦＩＬ２、ソース層（ｎ型領域ＮＲ）、上部絶縁膜ＦＩＨ、及び埋込電極ＶＥを備えている。ドレイン層（基板本体ＳＢ）は、第１導電型（以下の説明ではｎ型とする）である。低濃度不純物層（エピタキシャル層ＥＰ）はｎ型であり、ドレイン層（基板本体ＳＢ）上に形成され、ドレイン層（基板本体ＳＢ）よりも不純物濃度が低い。ベース層（ｐ型領域ＰＲ）は第２導電型（以下の説明ではｐ型とする）であり、低濃度不純物層（エピタキシャル層ＥＰ）上に位置している。ゲート絶縁膜ＧＩは、第１凹部（ゲートトレンチＴＲｇ）の側面の上部に形成されている。第１凹部（ゲートトレンチＴＲｇ）は、ベース層（ｐ型領域ＰＲ）に形成されていて下端が低濃度不純物層（エピタキシャル層）内に位置している。第１下部絶縁膜ＦＩＬ１は、第１凹部（ゲートトレンチＴＲｇ）の底面及び側面の下部に形成され、ゲート絶縁膜ＧＩよりも厚い。また第１下部絶縁膜ＦＩＬ１の上端はゲート絶縁膜ＧＩの下端につながっている。ゲート電極ＧＥは第１凹部（ゲートトレンチＴＲｇ）に埋め込まれている。ソース層（ｎ型領域ＮＲ）はｎ型であり、ベース層（ｐ型領域ＰＲ）に、ベース層（ｐ型領域ＰＲ）よりも浅く形成され、平面視で第１凹部（ゲートトレンチＴＲｇ）の隣に位置している。第２下部絶縁膜ＦＩＬ２は第２凹部（終端トレンチＴＲｅ）の底面及び側面の下部に形成されている。上部絶縁膜ＦＩＨは、第２凹部（終端トレンチＴＲｅ）の側面の上部に形成され、かつ下端が第２下部絶縁膜ＦＩＬ２の上端につながっている。第２凹部（終端トレンチＴＲｅ）は、平面視で第１凹部（ゲートトレンチＴＲｇ）を囲んでいる。埋込電極ＶＥは、第２凹部（終端トレンチＴＲｅ）埋め込まれている。
【００１８】
そして、第２凹部（終端トレンチＴＲｅ）の深さは第１凹部（ゲートトレンチＴＲｇ）の深さの９０％以上１１０％以下である。また、第２下部絶縁膜ＦＩＬ２の厚さは第１下部絶縁膜ＦＩＬ１の厚さの９５％以上１０５％以下である。そして、上部絶縁膜ＦＩＨは、ゲート絶縁膜ＧＩよりも厚い。
【００１９】
以下、詳細に説明する。
【００２０】
先ず、図１（ａ）を参照して、半導体装置の配線のレイアウトの概略について説明する。図１（ａ）は平面図であり、半導体装置のゲート配線Ｍｇ及びソース配線Ｍｓの形成領域を斜線部分で示している。半導体装置の中央部にはソース配線Ｍｓが設けられている。ゲート配線Ｍｇは、ソース配線Ｍｓの周囲を取り囲むように、半導体装置の縁に沿って環状に形成されている。ソース配線Ｍｓおよびゲート配線Ｍｇは、例えば窒化膜やポリイミド膜等からなるパッシベーション膜（不図示）で被覆されている。パッシベーション膜の所定領域にはメタルワイヤー等をボンディングするための開口部ＯＰｓ，ＯＰｇ（開口位置を破線で示す）がそれぞれ設けられている。
【００２１】
次に、図１（ｂ）の平面図を参照して、セル領域ＣＥ、ゲート引出領域ＤＥ、及び終端トレンチＴＲｅのレイアウトについて説明する。図中、セル領域ＣＥ及びゲート引出領域ＤＥを一点鎖線で示し、終端トレンチＴＲｅを鎖線で示す。半導体装置の中央部には、セル領域ＣＥが設けられている。セル領域ＣＥには、複数のセルトランジスタが配列されている。各セルトランジスタは、トレンチ構造のゲート電極ＧＥを有している。ソース配線Ｍｓはセル領域ＣＥを覆うように形成されている。セル領域ＣＥの４つの角のうち同一の辺に接する２つ（例えば一方の短辺の両サイド）には、ゲート引出領域ＤＥが設けられている。ゲート引出領域ＤＥは、セルトランジスタのゲート電極ＧＥをセル領域ＣＥ外部に引き出すための領域である。ゲート電極ＧＥは図面の両横方向に引き出されており、縦方向には引き出されていない。
【００２２】
つまり、横方向に見て、セル領域ＣＥと終端トレンチＴＲｅ間にはゲート引出領域ＤＥが介在するが、縦方向に見て、セル領域ＣＥと終端トレンチＴＲｅとは互いに隣接する。
【００２３】
平面視において、ゲート配線Ｍｇは、縦方向の終端トレンチＴＲｅおよびゲート引出領域ＤＥの一部にオーバーラップしつつ、セル領域ＣＥ（ソース配線Ｍｓ）を取り囲むように環状に形成されている。終端トレンチＴＲｅは、セル領域ＣＥおよびゲート引出領域ＤＥを取り囲むように、これらと一定距離だけ離間して環状に形成されている。
ゲート配線Ｍｇは、図中縦方向の終端トレンチＴＲｅ上にオーバーラップして形成されている。
【００２４】
次に、図２（ａ），（ｂ）を参照して、トレンチおよび拡散層のレイアウトについて説明する。図２（ａ），（ｂ）は、図１（ｂ）におけるＡ部の拡大平面図である。図示を省略するが図１におけるＢ部は、図中上下方向に延伸する線を基準にＡ部を線対称にした配置となっている。また、図２（ａ）では、トレンチの形成領域に斜線を付して示す。
【００２５】
セル領域ＣＥには、横方向（Ｘ方向）に延在するストライプ状のゲートトレンチＴＲｇが多数本、等ピッチ（隣接するトレンチ間の距離Ｌ１）で図中Ｙ方向に並んで配列されている。これら多数本のゲートトレンチＴＲｇの末端は、いずれも、縦方向（Ｙ方向）に延在するゲートトレンチＴＲｇに接続されている。セルトランジスタは、トレンチゲート構造を有する縦型ＭＯＳであり、ゲートトレンチＴＲｇはセルトランジスタを構成するゲート電極ＧＥとなる導電体ＣＤを埋め込むためのトレンチである。
【００２６】
ゲート引出領域ＤＥには、横方向（図中Ｘ方向）に延在する引き出し用トレンチＴＲｄ（第３凹部）が多数本、等ピッチ（隣接するトレンチ間の距離Ｌ１）で図中Ｙ方向に互いに平行に配列されている。これら多数本の引き出し用トレンチＴＲｄの一方は、いずれも縦方向（図中Ｙ方向）に延伸しているゲートトレンチＴＲｇに接続されており、また、他方は、いずれも縦方向（図中Ｙ方向）に延伸している引き出し用トレンチＴＲｃに接続されている。
【００２７】
引き出し用トレンチＴＲｄは、ゲートトレンチＴＲｇと連続的すなわち一体的に形成されている。すなわち、引き出し用トレンチＴＲｄは、ゲートトレンチＴＲｇと繋がっている。引き出し用トレンチＴＲｄは、ゲート電極ＧＥをセル領域ＣＥの外部に引き出す導電体ＣＤを埋め込むためのトレンチである。
【００２８】
終端トレンチＴＲｅは半導体装置の外周領域ＥＥに設けられており、最外のゲートトレンチＴＲｇｏ、最も外側に位置する引き出し用トレンチＴＲｄｏ、及び縦方向の引き出し用トレンチＴＲｃのいずれからも、一定の距離Ｌ２だけ離間して設けられている。終端トレンチＴＲｅは、その側壁の絶縁膜を厚くして電界強度を緩和し、絶縁破壊やリークが発生することを防止するため設けられている。距離Ｌ２は、ゲートトレンチＴＲｇの配置間隔Ｌ１と等しいか、もしくは狭い。
【００２９】
ゲート電極ＧＥ（ゲートトレンチＴＲｇの内部を埋め込む導電体ＣＤ）と、引出電極ＴＥ（引き出し用トレンチＴＲｄの内部を埋め込む導電体ＣＤ）とは、連続的かつ一体的に形成されている。埋込電極ＶＥ（終端トレンチＴＲｅの内部を埋め込む導電体ＣＤ）は、後述するコンタクトホールＣＴｇに埋め込まれたプラグＰＧ及びゲート配線Ｍｇを介して、ゲート電極ＧＥと接続されている。尚、トレンチＴＲｇ，ＴＲｄ，ＴＲｃ，ＴＲｅの内部を埋め込む導電体ＣＤは、例えばドープトポリシリコンである。
【００３０】
横方向のゲートトレンチＴＲｇ、縦方向のゲートトレンチＴＲｇ、及び横方向の引き出し用トレンチＴＲｄの幅は、すべて同じ幅Ｗ１で形成されている。縦方向の引き出し用トレンチＴＲｃは、後述するコンタクトを形成するスペースを確保するために幅Ｗ１よりも広い幅Ｗ２となっている（Ｗ１＜Ｗ２）。また、終端トレンチＴＲｅも、後述するコンタクトを形成するスペースを確保するために幅Ｗ１よりも広い幅Ｗ２となっている（Ｗ１＜Ｗ２）。トレンチＴＲｇ、ＴＲｄ、ＴＲｃ、ＴＲｅの深さ（基板表面からトレンチ底面までの距離）は、すべてほぼ同じ深さである。ただし、これらの深さには、ある程度のバラツキが生じることがある。この場合でも、終端トレンチＴＲｅの深さは、ゲートトレンチＴＲｇの深さの９０％以上１１０％以下になる場合がほとんどである。
【００３１】
セル領域ＣＥの表面層には、ｎ＋型不純物が導入されたｎ型領域ＮＲが形成されている。
ゲート引出領域ＤＥの表面層には、ｐ型不純物が導入されたｐ型領域ＰＲが形成されている。外周領域ＥＥの表面層には、ｐ型領域ＰＲが形成されている。ｐ型領域ＰＲは、終端トレンチＴＲｅと、最も終端トレンチＴＲｅに近いゲートトレンチＴＲｇｏの間の領域に形成されているが、終端トレンチＴＲｅの外側の所定領域にも形成されている。
【００３２】
次に、図３を参照してコンタクトホールのレイアウトについて説明する。図３は平面図であり、コンタクトホールの形成部分を斜線を付して示す。コンタクトホールの内部には例えばタングステンからなるプラグが埋設されており、層間絶縁膜の下の半導体層と、層間絶縁膜の上のゲート配線／ソース配線とを電気的に接続している。
【００３３】
セル領域ＣＥでは、互いに隣接する横方向のゲートトレンチＴＲｇの間には、コンタクトホールＣＴｓがゲートトレンチＴＲｇに沿って設けられている。また、最外のゲートトレンチＴＲｇｏと横方向の終端トレンチＴＲｅの間には、コンタクトホールＣＴｓｏがゲートトレンチＴＲｇに沿って形成されている。ゲート引出領域ＤＥでは、互いに隣接する横方向の引き出しトレンチＴＲｄ間にコンタクトホールＣＴｄが設けられている。また、最外の引き出し用トレンチＴＲｄｏと横方向の終端トレンチＴＲｅの間には、コンタクトホールＣＴｄｏが形成されている。コンタクトホールＣＴｄ，ＣＴｄｏは、いずれもセル領域ＣＥ側（すなわちゲート配線Ｍｇから離れる側）に片寄って配置されている。これにより、ゲート配線Ｍｇとソース配線Ｍｓ間の距離を十分確保できる。
【００３４】
縦方向の引き出し用トレンチＴＲｃ上には、コンタクトホールＣＴｇ（第１コンタクト）が配置されている。縦方向の終端トレンチＴＲｅ上には、コンタクトホールＣＴｅ（第２コンタクト）が配置されている。
【００３５】
次に、図４を参照して半導体装置の断面構造を説明する。図４（ａ）、（ｂ）はそれぞれ、図３のＸ−Ｘ線、Ｙ−Ｙ線における断面図である。つまり、図４（ａ）はゲート引出領域ＤＥおよび外周領域ＥＥの断面構造を示す。図４（ｂ）はセル領域ＣＥおよび外周領域ＥＥの断面構造を示す。
【００３６】
図４（ｂ）に示すように、基板ＳＵＢは、ｎ＋型のシリコンからなる基板本体ＳＢと、その上のｎ−型のエピタキシャル層ＥＰとを有している。基板本体ＳＢは、バルクのシリコン基板である。エピタキシャル層ＥＰは、基板本体ＳＢ上にエピタキシャル成長されたシリコン層である。
【００３７】
セル領域ＣＥには、ゲートトレンチＴＲｇが設けられている。ゲートトレンチＴＲｇの上部側壁は、ゲート絶縁膜ＧＩ（膜厚ｔ１）で被覆されている。ゲートトレンチＴＲｇの下部側壁は、ゲート絶縁膜ＧＩよりも厚い第１下部絶縁膜ＦＩＬ１（膜厚ｔ２）で被覆されている（ｔ１＜ｔ２）。ゲートトレンチＴＲｇの内部には、ドープトポリシリコンからなる導電体ＣＤが埋設されている。この導電体ＣＤはゲート電極ＧＥとして機能する。ゲート絶縁膜ＧＩの下端は第１下部絶縁膜ＦＩＬ１の上端に繋がっている。
【００３８】
基板ＳＵＢのうちゲートトレンチＴＲｇに隣接する領域には、所定深さのｐ型領域ＰＲ、ｎ型領域ＮＲがそれぞれ形成されている。ｐ型領域ＰＲはベース領域として機能し、ｎ型領域ＮＲはソース領域として機能する。ただし、最外周のゲートトレンチＴＲｇｏと終端トレンチＴＲｅの間に位置するｐ型領域ＰＲには、ｎ型領域ＮＲが形成されていない。
【００３９】
コンタクトホールＣＴｓは、厚さ方向において、層間絶縁膜ＩＬ２、絶縁膜ＩＬ１、及びｎ型領域ＮＲを貫通して、ｐ型領域ＰＲの途中まで入り込んでいる。コンタクトホールＣＴｓｏは、厚さ方向において、層間絶縁膜ＩＬ２及び絶縁膜ＩＬ１を貫通して、ｐ型領域ＰＲの途中まで形成されている。これらのコンタクトホールＣＴｓ、ＣＴｓｏの内部には、バリアメタルＢＲを介して、タングステンからなるプラグＰＧが埋め込まれている。プラグＰＧは、ｐ型領域ＰＲ及びｎ型領域ＮＲをソース配線Ｍｓに電気的に接続している。
【００４０】
外周領域ＥＥには、終端トレンチＴＲｅが設けられている。終端トレンチＴＲｅの深さｄ２は、ゲートトレンチＴＲｇの深さｄ１とほぼ同じか、または若干深い（ｄ１≒ｄ２）。図２で説明したように、終端トレンチＴＲｅの幅Ｗ２は、ゲートトレンチＴＲｇの幅Ｗ１よりも大きい（Ｗ１＜Ｗ２）。終端トレンチＴＲｅの上部側壁は上部絶縁膜ＦＩＨで覆われており、下部側壁は第２下部絶縁膜ＦＩＬ２で覆われている。本実施形態では、上部絶縁膜ＦＩＨの厚さｔ４は第２下部絶縁膜ＦＩＬ２の厚さｔ３にほぼ等しい（ｔ３＝ｔ４）。また、ここで、第２下部絶縁膜ＦＩＬ２の厚さｔ３とゲートトレンチＴＲｇの下部側壁を被覆する第１下部絶縁膜ＦＩＬ１の厚さｔ２とは同じ厚さである（ｔ３＝ｔ２）。ただし、ｔ３はｔ２の９５％以上１０５％以下であってもよい。
【００４１】
そして、最外のゲートトレンチＴＲｇｏと終端トレンチＴＲｅ間の距離Ｌ２は、互いに隣接するゲートトレンチＴＲｇ、ＴＲｇｏ間の距離Ｌ１と同じか、または小さい（Ｌ２≦Ｌ１）。
【００４２】
図４（ａ）に示すように、ゲート引出領域ＤＥには、引き出し用トレンチＴＲｄが設けられている。引き出し用トレンチＴＲｄの深さは、ゲートトレンチＴＲｇの深さｄ１と同じ深さである。前述したように、引き出し用トレンチＴＲｄの幅Ｗ２は、終端トレンチＴＲｅと同様、ゲートトレンチＴＲｇの幅Ｗ１よりも大きい（Ｗ１＜Ｗ２）。引き出し用トレンチＴＲｄの上部側壁は、ゲート絶縁膜ＧＩ（膜厚ｔ１）で被覆されている。引き出し用トレンチＴＲｄの下部側壁は、ゲートトレンチＴＲｇの下部側壁の第１下部絶縁膜ＦＩＬ１（膜厚ｔ２）と同じ厚さの絶縁膜ＦＩＬ３（膜厚ｔ２）で被覆されている。引き出し用トレンチＴＲｄの内部には、ドープトポリシリコンからなる導電体ＣＤが埋設されている。この導電体ＣＤは、ゲート電極ＧＥとゲート配線Ｍｇとを電気的接続する引出電極ＴＥである。
【００４３】
また、基板ＳＵＢのうち引き出し用トレンチＴＲｄに隣接する領域にも、ｐ型領域ＰＲが形成されている。
【００４４】
引き出し用トレンチＴＲｄの上にはコンタクトホールＣＴｄ設けられており、終端トレンチＴＲｅの上にはコンタクトホールＣＴｅが設けられている。コンタクトホールＣＴｄ，ＣＴｅは、いずれも層間絶縁膜ＩＬ２を貫通している。コンタクトホールＣＴｄ，ＣＴｅの内部には、上記したように、バリアメタルＢＲを介して、タングステンからなるプラグＰＧが埋め込まれている。プラグＰＧは、引き出し用トレンチＴＲｄに埋設された引出電極ＴＥ、及び終端トレンチＴＲｅに埋設された埋込電極ＶＥを、ゲート配線Ｍｇに接続している。
【００４５】
基板表面上には、絶縁膜ＩＬ１及び層間絶縁膜ＩＬ２が形成されている。また、層間絶縁膜ＩＬ２上には、ゲート配線Ｍｇが形成されている。さらに、基板ＳＵＢの裏面には、裏面電極ＢＥが形成されている。裏面電極ＢＥは、ドレイン電極として機能する。
【００４６】
なお、本図に示す例では、ゲートトレンチＴＲｇの側壁において、ゲート絶縁膜ＧＩと第１下部絶縁膜ＦＩＬ１との境界は、エピタキシャル層ＥＰ内に位置している。また、終端トレンチＴＲｅの側壁において、第２下部絶縁膜ＦＩＬ２と上部絶縁膜ＦＩＨの境界は段差が生じており、また、この境界はエピタキシャル層ＥＰ内に位置している。ただし、第２下部絶縁膜ＦＩＬ２と上部絶縁膜ＦＩＨの境界はない場合もある。
【００４７】
上記の半導体装置によると、終端トレンチＴＲｅの側壁の上部に位置する上部絶縁膜は、ゲートトレンチＴＲｇの側壁の上部に位置するゲート絶縁膜ＧＩよりも厚い。このようにすると、裏面電極ＢＥに大きな電圧が加わって終端トレンチＴＲｅの側壁の近傍における電界強度が大きくなっても、終端トレンチＴＲｅにおいて絶縁破壊が生じることを抑制できる。その結果、半導体装置の信頼性は向上する。
【００４８】
また、終端トレンチＴＲｅの第２下部絶縁膜ＦＩＬ２とゲートトレンチＴＲｇの第１下部絶縁膜ＦＩＬ１の厚さを同じにし、かつ、終端トレンチＴＲｅとゲートトレンチＴＲｇの深さを同じにしてやることで、終端トレンチの下方に、ゲートトレンチＴＲｇの下方の電界分布と類似する電界分布を形成できる。つまり、縦配列されたすべてのゲートトレンチＴＲｇおよび終端トレンチＴＲｅの下方に、より一様な電界分布を形成でき、耐圧が低い特異点が生じることを抑制できる。
【００４９】
ここで、終端トレンチＴＲｅの深さとゲートトレンチＴＲｇの深さを同じにすることの効果について検討する。ソース−ドレイン間に高電圧を印加した状態における空乏層とアバランシェ電流経路を図１３に示す。図１３（ａ）は、終端トレンチＴＲｅの深さがゲートトレンチＴＲｇよりも浅い場合の結果である。図１３（ｂ）は、終端トレンチＴＲｅの深さがゲートトレンチＴＲｇと同じ場合の結果である。
【００５０】
図１３（ａ）では、終端トレンチＴＲｅ（図中、最も右にあるトレンチ）の深さはゲートトレンチＴＲｇ（図中、終端トレンチ以外のトレンチ）よりも浅い。このため、ゲートトレンチＴＲｇとゲートトレンチＴＲｇの間の電界分布と、ゲートトレンチＴＲｇと終端トレンチＴＲｅの間の電界分布とが異なり、ゲートトレンチＴＲｇと終端トレンチＴＲｅの間に耐圧が低い特異点が生じる。つまり、終端トレンチＴＲｅの側壁を厚い絶縁膜で被覆して耐圧を向上させても、電界分布が不均一であるため、ゲートトレンチＴＲｇと終端トレンチＴＲｅの間でブレークダウンが生じてしまう。
【００５１】
一方、図１３（ｂ）では、終端トレンチＴＲｅ（図中、最も右にあるトレンチ）の深さはゲートトレンチＴＲｇ（図中、終端トレンチ以外のトレンチ）と同じである。このため、ゲートトレンチＴＲｇとゲートトレンチＴＲｇの間の電界分布と、ゲートトレンチＴＲｇと終端トレンチＴＲｅの間の電界分布とがほぼ一様となり、ゲートトレンチＴＲｇと終端トレンチＴＲｅの間に耐圧が低い特異点が存在しない。
【００５２】
上記の半導体装置が有する縦型ＭＯＳＦＥＴにおいて、ゲート電極ＧＥとソース配線Ｍｓ間にゲート電極ＧＥが高電位になるように所定電圧が印加されると、ゲート電極ＧＥと対向するｐ型領域ＰＲにチャネルが形成される。そして、このチャネルを通してドレイン−ソース間に電流が流れる。
【００５３】
次に、上記した半導体装置の製造方法を、図５〜図１１を参照しながら説明する。図５〜図１１は、いずれも図３のＹ−Ｙ線付近における断面図に対応している。尚、図３のＸ−Ｘ線付近における断面図については、図示および説明を省略するが、引き出し用トレンチＴＲｄｏ及びその内部の各構造は、ゲートトレンチＴＲｇ及びその内部の各構造を形成する工程と同時に形成される。また、後述するコンタクトホールＣＴｓを形成する工程において、引き出し用トレンチＴＲｄ上にはコンタクトホールＣＴｄが形成され、終端トレンチＴＲｅ上にはコンタクトホールＣＴｅが形成される。
【００５４】
先ず、図５（ａ）に示すように、ｎ＋型の半導体基板本体ＳＢ上にｎ−型のエピタキシャル層ＥＰが形成された基板ＳＵＢを準備する。次に、基板ＳＵＢの表面上に第１層ＬＹ１及び第２層ＬＹ２を積層したハードマスクＭＫ１を形成する。第１層ＬＹ１は、例えば酸化シリコン膜であり、第２層ＬＹ２は、例えば窒化シリコン膜からなる。ハードマスクＭＫ１は、トレンチが形成されるべき領域に開口を有している。次に、ハードマスクＭＫ１をマスクにして、ｎ−型のエピタキシャル層ＥＰを異方性エッチングして、上部トレンチＴｇｈ及び上部トレンチＴｅｈを同時に形成する。上部トレンチＴｇｈ及び上部トレンチＴｅｈは、後述する下部トレンチ形成により、それぞれゲートトレンチＴＲｇ及び終端トレンチＴＲｅとなる。ここで、上部トレンチＴｅｈの幅Ｗ２は、上部トレンチＴｇｈの幅Ｗ１よりも広い。また、上部トレンチＴｅｈの深さｄ４（基板表面からトレンチ底面までの距離）は、上部トレンチＴｇｈの深さｄ３とほぼ同じ深さである。但し、トレンチ幅が広いため若干深くなる（ｄ４≧ｄ３）。また、上部トレンチＴｅｈと上部トレンチＴｇｈの間の距離Ｌ２は、上部トレンチＴｇｈ，Ｔｇｈの間の距離Ｌ１とほぼ同じか、これよりも若干狭くする（Ｌ２≦Ｌ１）。
【００５５】
尚、埋め込み性を良くするために、上部トレンチＴｇｈ、Ｔｅｈの側面には８５°程度の傾斜角を設けておくことが好ましい。この傾斜角は、例えば、炭素を含む反応ガスＣＢｒＦ３を用いてエッチングすることにより設けられる。この方法では、炭素がプラズマ中で有機物（通称、デポ）を合成され、これがトレンチ側面に付着してエッチングマスクとして機能する。これにより、エッチングの進行に伴って側面に傾斜角が形成されていく。そして、反応ガス中の炭素が多いと、傾斜角が大きくなる。
【００５６】
なお、傾斜角を設ける方法は、特にこれに限定されない。例えば、トレンチ開口後にエッチングマスクのトレンチ開口周縁部付近を後退させるように等方性エッチングした後、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）を用いてエッチングする方法で傾斜角を設けてもよい。
【００５７】
次に、図５（ｂ）に示すように、ＣＶＤ法を用いて、上部トレンチＴｇｈ、Ｔｅｈの内面を含む基板全面に保護膜ＰＬ、例えば窒化膜（ＳｉＮ）を形成する。なお、本図以降、第２層ＬＹ２は、保護膜ＰＬの一部として図示する。
【００５８】
次に、図５（ｃ）に示すように、異方性エッチングを用いて、上部トレンチＴｇｈの底面の保護膜ＰＬ及び上部トレンチＴｅｈの底面の保護膜ＰＬを除去する。
【００５９】
次に、図６（ｄ）に示すように、保護膜ＰＬをマスクにして、ｎ−型のエピタキシャル層ＥＰをさらに異方性エッチングして、下部トレンチＴｇｌ及び下部トレンチＴｅｌを同時に形成する。これによって、ゲートトレンチＴＲｇおよび終端トレンチＴＲｅが同時に形成される。つまり、ゲートトレンチＴＲｇの深さｄ２は、終端トレンチＴＲｅの深さｄ２とほぼ同じ深さとなるか、幅が広い分、若干深くなる（ｄ１≦ｄ２）。尚、埋め込み性を良くするために、下部トレンチＴｇｌ，Ｔｅｌ側面にも８５°程度の傾斜角を設けておく。傾斜角を設ける方法は、前述の方法と同様である。
【００６０】
次に、図６（ｅ）に示すように、保護膜ＰＬをマスクにして、ＬＯＣＯＳ酸化する。これにより、下部トレンチＴｇｌ、Ｔｅｌの内壁には厚い絶縁膜ＳＩが形成される。
【００６１】
次に、図６（ｆ）に示すように、ＣＶＤ法を用いて、ゲートトレンチＴＲｇの内面及び終端トレンチＴＲｅの内面を含む基板表面に、ＣＶＤ絶縁膜ＣＶＩを形成する。
【００６２】
次に、図７（ｇ）に示すように、基板上にレジストマスクＭＫ２を形成する。レジストマスクＭＫ２は、終端トレンチＴＲｅの領域に開口を有している。
【００６３】
次に、図７（ｈ）に示すように、レジストマスクＭＫ２をマスクにして、ウェットエッチングを行う。これにより、終端トレンチＴＲｅの内面のＣＶＤ絶縁膜ＣＶＩは除去される。
【００６４】
次に、図７（ｉ）に示すように、レジストマスクＭＫ２を除去する。
【００６５】
次に、図８（ｊ）に示すように、ＣＶＤ絶縁膜ＣＶＩをマスクとして、熱リン酸で、終端トレンチＴＲｅの内面の保護膜ＰＬを除去する。ＣＶＤ絶縁膜ＣＶＩはレジストマスクに比べて耐酸性に優れているため、本工程のマスクとして好適である。
【００６６】
次に、図８（ｋ）に示すように、ＣＶＤ絶縁膜ＣＶＩおよび絶縁膜ＳＩをウェットエッチングで除去する。これにより、下部トレンチＴｇｌ、Ｔｅｌは横方向に拡張される。この拡張寸法は、絶縁膜ＳＩの膜厚を変更することで任意の寸法に設定できる。また、下部トレンチＴｇｌ、Ｔｅｌと上部トレンチＴｇｈ、Ｔｅｈの境目に段差ＳＴが生じる。
【００６７】
次に、図８（ｌ）に示すように、保護膜ＰＬをマスクにしてＬＯＣＯＳ酸化を行う。これにより、ゲートトレンチＴＲｇの内壁の下部には第１下部絶縁膜ＦＩＬ１が形成され、終端トレンチＴＲｅ内壁には第２下部絶縁膜ＦＩＬ２及び上部絶縁膜ＦＩＨが形成される。ここで、ゲートトレンチＴＲｇの第１下部絶縁膜ＦＩＬ１の厚さｔ２、終端トレンチＴＲｅの第２下部絶縁膜ＦＩＬ２の厚さｔ３、及び終端トレンチＴＲｅの上部絶縁膜ＦＩＨの厚さｔ４は、すべて同じ厚さである（ｔ２＝ｔ３＝ｔ４）。すなわちこの工程では、第２下部絶縁膜ＦＩＬ２と上部絶縁膜ＦＩＨの境界はほとんど形成されない。なお、厚さｔ４は、厚さｔ３の９５％以上１０５％以下であってもよい。
【００６８】
次に、図９（ｍ）に示すように、保護膜ＰＬを熱リン酸でエッチング除去する。
【００６９】
次に、図９（ｎ）に示すように、熱酸化法を用いて、ゲートトレンチＴＲｇの上部内壁にゲート絶縁膜ＧＩを形成する。このとき、第１下部絶縁膜ＦＩＬ１、第２下部絶縁膜ＦＩＬ２、及び上部絶縁膜ＦＩＨも酸化が進み、若干厚くなる。
【００７０】
次に、図９（ｏ）に示すように、基板全面に、例えばドープトポリシリコンからなる導電体ＣＤを堆積した後、エッチバックする。これにより、ゲートトレンチＴＲｇ内にはゲート電極ＧＥが形成され、終端トレンチＴＲｅ内には埋込電極ＶＥが形成される。さらに、図示していないが引き出し用トレンチＴＲｄｏ内には引出電極ＴＥが形成される。
【００７１】
次に、図１０（ｐ）に示すように、レジストパターンを用いたイオン注入工程により、所定領域にｐ型不純物、ｎ型不純物をそれぞれ所定深さまで導入する。これにより、ｐ型領域ＰＲ及びｎ型領域ＮＲを形成する。
【００７２】
次に、図１０（ｑ）に示すように、基板上に層間絶縁膜ＩＲを形成する。
【００７３】
次に、図１０（ｒ）に示すように、コンタクトホールＣＴｓを形成する。コンタクトホールＣＴｓは、層間絶縁膜ＩＲ、第１層ＬＹ１（絶縁膜ＩＬ１）、ｎ型領域ＮＲを貫通し、ｐ型領域ＰＲの途中深さに達する。その後、例えばチタン／窒化チタンからなるバリアメタルＢＲを全面に形成した後、例えばタングステンからなるプラグＰＧをコンタクトホールＣＴｓ内部に形成する。
【００７４】
次に、スパッタ法または蒸着法を用いて導電膜を形成し、さらにこの導電膜を選択的に除去する。これにより、基板表面にはソース配線Ｍｓ及びゲート配線Ｍｇが形成される。その後、それらの上にパッシベーション膜（不図示）を形成した後、パッシベーション膜（不図示）にボンディングのための開口部ＯＰｓ，ＯＰｇを形成する。最後に、基板裏面に裏面電極ＢＥを形成して、図１〜４に示すような半導体装置が完成する。
【００７５】
上記の半導体装置の製造方法によると、ゲートトレンチＴＲｇと終端トレンチＴＲｅを同時に形成するため、両者をほぼ同じ深さに形成できる。また、ゲートトレンチＴＲｇの第１下部絶縁膜ＦＩＬ１と終端トレンチＴＲｅ内壁の第２下部絶縁膜ＦＩＬ２とを同時に形成するため、両者をほぼ同じ厚さに形成できる。
【００７６】
なお上記した説明では、縦型トランジスタはｎチャネル型ＭＯＳＦＥＴであるが、ｐチャネル型ＭＯＳであってもよい。
【００７７】
（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置の構成を示す断面図である。本実施形態に係る半導体装置は、上部絶縁膜ＦＩＨの厚さｔ４が、ゲート絶縁膜ＧＩの厚さｔ１よりも厚く、かつ第２下部絶縁膜ＦＩＬ２の厚さｔ３よりも薄い点（ｔ１＜ｔ４＜ｔ３）を除いて、第１の実施形態に係る半導体装置と同様の構成である。
【００７８】
終端トレンチＴＲｅの内壁を被覆する絶縁膜（上部絶縁膜ＦＩＨ及び第２下部絶縁膜ＦＩＬ２）の厚さは、絶縁膜の絶縁破壊耐量を向上させるためには厚ければ厚いほどよい。ところが、最外のゲートトレンチＴＲｇｏと終端トレンチＴＲｅ間の距離Ｌ２を広げることなく、絶縁膜の厚みをどんどん厚くすると、コンタクトホールＣＴｓｏを形成するプロセスマージンＬＭが減少する。
【００７９】
これに対して本実施形態では、下部絶縁膜ＦＩＬの厚さｔ３は絶縁膜の絶縁破壊特性の観点から十分厚くできる。また、上部絶縁膜ＦＩＨの厚さｔ４を、耐圧とプロセスマージンＬＭの確保とが両立できる厚さに設定できる。
【００８０】
以下、第２の実施形態の半導体装置の製造方法の一例を、図１２を参照して説明する。
【００８１】
本実施形態に係る半導体装置の製造方法は、第１の実施形態の製造方法で説明した図９（ｊ）までは同様の製造フローであり説明を省略する。図１２（ａ）は図９（ｊ）に対応する。
【００８２】
図１２（ａ）に示すように、ＣＶＤ絶縁膜ＣＶＩをマスクとして、熱リン酸で、終端トレンチＴＲｅの内面の保護膜ＰＬを除去する。
【００８３】
次に、図１２（ｂ）に示すように、保護膜ＰＬをマスクにして、ＬＯＣＯＳ酸化を行う。これにより、終端トレンチＴＲｅの上部側壁に上部絶縁膜ＦＩＨを形成する。このとき、ゲートトレンチＴＲｇの上部側壁は、保護膜ＰＬとＣＶＤ絶縁膜の積層膜でマスクされているので酸化は進行しない。また、ゲートトレンチＴＲｇの第１下部絶縁膜ＦＩＬ１および終端トレンチＴＲｅの第２下部絶縁膜ＦＩＬ２は厚いため、厚さの増加量は上部絶縁膜ＦＩＨの厚さに比べて小さい。
【００８４】
次に、図１２（ｃ）に示すように、ウェットエッチングによりＣＶＤ絶縁膜を除去する。このとき、ゲートトレンチＴＲｇおよび終端トレンチＴＲｅの下部絶縁膜ＦＩＬもその厚さの一部がエッチングされる。その後、熱リン酸で保護膜ＰＬを除去する。
【００８５】
図１２（ｂ）の工程におけるＬＯＣＯＳ酸化条件を制御することにより、図１２（ｃ）の段階で、ゲートトレンチＴＲｇの第１下部絶縁膜ＦＩＬ１の厚さ、終端トレンチＴＲｅの第２下部絶縁膜ＦＩＬ２の厚さ、及び終端トレンチＴＲｅの上部絶縁膜ＦＩＨの厚さを、それぞれ所定の厚さｔ２、ｔ３、ｔ４にすることができる。但し、絶縁膜の絶縁破壊耐量の観点から、終端トレンチＴＲｅの上部絶縁膜ＦＩＨの厚さｔ４は、ゲート絶縁膜ＧＩの厚さｔ１よりも厚くする。
【００８６】
これ以降は、第１の実施形態における図９（ｎ）〜図１０（ｒ）の製造フローに続くので説明を省略する。
【００８７】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、終端トレンチＴＲｅの上部絶縁膜ＦＩＨの厚さｔ４を、第２下部絶縁膜ＦＩＬ２の厚さｔ３よりも薄くすることができる。これにより、第１下部絶縁膜ＦＩＬ１及び第２下部絶縁膜ＦＩＬ２の厚さを変更しなくても、上部絶縁膜ＦＩＨの厚さｔ４を耐圧とプロセスマージンＬＭの確保とが両立できる厚さに設定することができる。
【００８８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８９】
ＢＥ 裏面電極
ＢＲ バリアメタル
ＣＤ 導電体
ＣＥ セル領域
ＣＴｄ コンタクトホール
ＣＴｄｏ コンタクトホール
ＣＴｅ コンタクトホール
ＣＴｇ コンタクトホール
ＣＴｓ コンタクトホール
ＣＴｓｏ コンタクトホール
ＣＶＩ ＣＶＤ絶縁膜
ＤＥ ゲート引出領域
ＥＥ 外周領域
ＥＰ エピタキシャル層
ＦＩＨ 上部絶縁膜
ＦＩＬ１ 第１下部絶縁膜
ＦＩＬ２ 第２下部絶縁膜
ＦＩＬ３ 絶縁膜
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＬ１ 絶縁膜
ＩＬ２ 層間絶縁膜
ＩＲ 層間絶縁膜
ＬＭ プロセスマージン
ＬＹ１ 第１層
ＬＹ２ 第２層
Ｍｇ ゲート配線
ＭＫ１ ハードマスク
ＭＫ２ レジストマスク
Ｍｓ ソース配線
ＮＲ ｎ型領域
ＯＰｓ 開口部
ＯＰｇ 開口部
ＰＧ プラグ
ＰＬ 保護膜
ＰＲ ｐ型領域
ＳＢ 基板本体
ＳＩ 絶縁膜
ＳＴ 段差
ＳＵＢ 基板
ＴＥ 引出電極
ＴＲｃ 引き出し用トレンチ
ＴＲｄ 引き出し用トレンチ
ＴＲｄｏ 引き出し用トレンチ
ＴＲｅ 終端トレンチ
ＴＲｇ ゲートトレンチ
ＴＲｇｏ ゲートトレンチ
Ｔｅｈ 上部トレンチ
Ｔｅｌ 下部トレンチ
Ｔｇｈ 上部トレンチ
Ｔｇｌ 下部トレンチ
ＶＥ 埋込電極
【図１】
2014150148.tif 000003
【図２】
2014150148.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014150148.tif 000009
【図８】
2014150148.tif 000010
【図９】
2014150148.tif 000011
【図１０】
2014150148.tif 000012
【図１１】
2014150148.tif 000013
【図１２】
2014150148.tif 000014
【図１３】
2014150148.tif 000015