(57)【要約】【課題】メインセルとセンスセルとの間に素子分離層を形成することでこれらの間の素子分離を的確に行いつつ、素子分離層の下方での電界集中を緩和し、かつ、メインセルとセンスセルとが導通してしまわないようにする。【解決手段】メインセル領域Ｒｍとセンスセル領域Ｒｓの間を電気的に分離するように素子分離層１４を備える。また、素子分離層１４の底部において電界集中が緩和されるように電界緩和層１５を備えつつ、さらに電界緩和層１５を素子分離層１４の間においてメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とに分離する。これにより、メインセル領域Ｒｍとセンスセル領域Ｒｓの間に素子分離層１４を形成することでこれらの間の素子分離を的確に行いつつ、電界緩和層１５によって素子分離層１４の下方での電界集中を緩和できる。さらに、電界緩和層１５によってメインセル領域Ｒｍとセンスセル領域Ｒｓとが導通しないようにできる。【選択図】図１
2014150126.tif 000002
【特許請求の範囲】
【請求項１】
裏面側が高濃度不純物層（１）とされていると共に表面側が前記高濃度不純物層よりも低不純物濃度とされたドリフト層（２）とされ、第１導電型の炭化珪素にて構成された半導体基板（１、２）と、
前記ドリフト層（２）の上に形成された第２導電型の炭化珪素からなるベース領域（３）と、
前記ベース領域の上層部に形成され、前記ドリフト層よりも高不純物濃度の第１導電型の炭化珪素で構成されたソース領域（４）と、
前記ベース領域のうち前記ソース領域と前記ドリフト層との間に位置する部分の表層部もしくは表面上に構成されるチャネル領域の表面に形成されたゲート絶縁膜（７）と、
前記ゲート絶縁膜の表面に形成されたゲート電極（８）と、
前記ソース領域に電気的に接続されるソース電極（１０）と、
前記半導体基板の裏面側における前記高濃度不純物層と電気的に接続されるドレイン電極（１２）とを有するＭＯＳＦＥＴをメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）にそれぞれ備え、
さらに、前記メインセル領域と前記センスセル領域との間において、前記ベース領域の表面から該ベース領域よりも深くまで形成され、前記メインセル領域側と前記センスセル領域側とに分離する素子分離層（１４）と、
前記ベース領域の底部から前記素子分離層よりも深い位置まで形成された第２導電型の電界緩和層（１５）とを有し、
前記電界緩和層は、前記メインセル領域側と前記センスセル領域側とに分離されており、該電界緩和層の分離部分の内側に前記素子分離層の少なくとも一部が配置されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記半導体基板における前記高濃度不純物層は、オフ角を有するオフ基板であり、
前記ドリフト層および前記ベース領域は、前記高濃度不純物層の表面側に順にエピタキシャル成長させられることで前記オフ角を受け継いで形成されており、
前記素子分離層の幅をＷｉ、前記電界緩和層の分離部分の幅をＷｐ、前記ベース領域の厚みをＴｅ、前記オフ角をθとして、前記素子分離層の幅Ｗｉおよび前記電界緩和層の分離部分の幅Ｗｐが、
（数１）
Ｗｉ＞２Ｔｅ／ｔａｎθ−Ｗｐ＞０
の関係を満たす寸法とされていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記素子分離層の幅が前記電界緩和層の幅よりも大きく、前記素子分離層の幅内において前記電界緩和層の分離部分が配置され、該電界緩和層の分離部分の全域が前記素子分離層に架橋された構造となっていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記素子分離層の底部の一部が前記電界緩和層の分離部分の内側に配置され、前記素子分離層の一方の角部が前記電界緩和層に囲まれた構造となっていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項５】
前記素子分離層は、絶縁膜によって構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【請求項６】
前記ソース領域の表面から前記ベース領域よりも深くまでトレンチ（６）が形成されており、該トレンチの内壁面に前記ゲート絶縁膜が形成されていると共に、該トレンチ内において前記ゲート絶縁膜の表面に前記ゲート電極が形成されており、
前記素子分離層は、前記トレンチと同じ深さのトレンチ内に前記絶縁膜が形成されることによって構成されていることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記素子分離層は、前記ベース領域に該ベース領域と異なる導電型の不純物がイオン注入されることで、前記ベース領域が異なる導電型層とされて構成されていることを特徴とする請求項１ないし４のいずれか１つに記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型のＭＯＳＦＥＴをメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出する炭化珪素（以下、ＳｉＣという）半導体装置に関するものである。
【背景技術】
【０００２】
従来、特許文献１に、半導体素子をメインセルとセンスセルとに分け、メインセルに流れる電流をセンスセルにて検出するようにしたＳｉＣ半導体装置が開示されている。このＳｉＣ半導体装置では、縦型の電界効果トランジスタが形成されたメインセルと、ヘテロ接合ダイオードが形成されたセンスセルとの間に、ｎ型不純物をイオン注入して形成したｎ+型パンチスルーストッパ層を形成している。このｎ+型パンチスルーストッパ層により、メインセルとセンスセルとの間の素子分離を行っている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−０９３３８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
例えば、ｎチャネル型の縦型ＭＯＳＦＥＴをメインセルとセンスセルとに形成するようなＳｉＣ半導体装置を構成する場合、図７Ａに示す構造によってメインセルとセンスセルとの素子分離を行うことが考えられる。すなわち、ｎ+型ＳｉＣ基板Ｊ１上のｎ-型ドリフト層Ｊ２の表面もしくは上層部にｐ型ベース領域Ｊ３が形成され、このｐ型ベース領域を分離するようにｐ型ベース領域Ｊ３よりも深い素子分離層Ｊ４を形成することで、素子分離が行う構造が想定される。
【０００５】
しかしながら、素子分離層Ｊ４の底部において電界集中が発生し、耐圧構造が十分ではないという問題が発生し得る。このため、本発明者らは、図７Ｂに示すように、ｐ型ベース領域Ｊ３の下層にｐ型電界緩和層Ｊ５を形成することで素子分離層Ｊ４の底部を覆い、素子分離層Ｊ４の底部での電界集中を緩和して、十分な耐圧構造が得られるようにすることを考えた。ところが、素子分離層Ｊ４の下方にｐ型電界緩和層Ｊ５を形成すると、ｐ型電界緩和層Ｊ５を通じてメインセルとセンスセルが導通してしまい、これらの間の素子分離が行えなくなってしまう。
【０００６】
本発明は上記点に鑑みて、メインセルとセンスセルとの間に素子分離層を形成することでこれらの間の素子分離を的確に行いつつ、素子分離層の下方での電界集中を緩和し、かつ、メインセルとセンスセルとが導通してしまわないようにすることを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１ないし７に記載の発明では、縦型のＭＯＳＦＥＴをメインセル領域（Ｒｍ）およびセンスセル領域（Ｒｓ）にそれぞれ備えたＳｉＣ半導体装置であって、メインセル領域とセンスセル領域との間において、ベース領域（３）の表面から該ベース領域よりも深くまで形成され、メインセル領域側とセンスセル領域側とに分離する素子分離層（１４）と、ベース領域の底部から素子分離層よりも深い位置まで形成された第２導電型の電界緩和層（１５）とを有し、電界緩和層は、メインセル領域側とセンスセル領域側とに分離されており、該電界緩和層の分離部分の内側に素子分離層の少なくとも一部が配置されていることを特徴としている。
【０００８】
このように、メインセル領域とセンスセル領域の間を電気的に分離するように素子分離層を備えるようにしている。そして、素子分離層の底部において電界集中が緩和されるように電界緩和層を備えつつ、さらに電界緩和層の分離部分の内側に素子分離層の少なくとも一部が配置されることで、電界緩和層がメインセル領域側とセンスセル領域側とに分離されるようにしている。
【０００９】
これにより、素子分離層によってメインセル領域とセンスセル領域の間の素子分離を的確に行いつつ、電界緩和層によって素子分離層の下方での電界集中を緩和できる。さらに、電界緩和層によってメインセル領域とセンスセル領域とが導通しないようにすることも可能となる。
【００１０】
請求項２に記載の発明では、半導体基板における高濃度不純物層は、オフ角を有するオフ基板であり、ドリフト層およびベース領域は、高濃度不純物層の表面側に順にエピタキシャル成長させられることでオフ角を受け継いで形成されており、素子分離層の幅をＷｉ、電界緩和層の分離部分の幅をＷｐ、ベース領域の厚みをＴｅ、オフ角をθとして、素子分離層の幅Ｗｉおよび電界緩和層の分離部分の幅Ｗｐが、
（数１）
Ｗｉ＞２Ｔｅ／ｔａｎθ−Ｗｐ＞０
の関係を満たす寸法とされていることを特徴としている。
【００１１】
このように、素子分離層の幅Ｗｉおよび電界緩和層の分離部分の幅Ｗｐについて、数式１を満たすように設定することで、素子分離層のうちの少なくとも一部が電界緩和層の分離部分の内側に配置されるようにできる。これにより、オフ基板を用いてＳｉＣ半導体装置を形成する場合においても、素子分離層の幅内において確実に電界緩和層がメインセル領域側とセンスセル領域側とに分離されるようにできる。
【００１２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１実施形態にかかるＳｉＣ半導体装置の断面図である。
【図２Ａ】図１に示すＳｉＣ半導体装置の素子分離層１４と電界緩和層１５との関係を示した図である。
【図２Ｂ】図１に示すＳｉＣ半導体装置の素子分離層１４と電界緩和層１５との関係を示した図である。
【図２Ｃ】図１に示すＳｉＣ半導体装置の素子分離層１４と電界緩和層１５との関係を示した図である。
【図３】図１に示すＳｉＣ半導体装置における素子分離層１４の近傍の製造工程を示した断面図である。
【図４】本発明の第２実施形態で説明するｎ+型基板１をオフ基板にする場合のアライメントずれの様子を示した断面図である。
【図５】アライメントマークずれと素子分離層１４や電界緩和層１５の形成位置との関係を示した断面図である。
【図６】本発明の第３実施形態にかかるＳｉＣ半導体装置における素子分離層１４近傍の製造工程を示した断面図である。
【図７Ａ】メインセルとセンスセルとを素子分離した構造の一例を示した半導体装置の断面図である。
【図７Ｂ】メインセルとセンスセルとを素子分離しつつ、ｐ型電界緩和層Ｊ５を備えた場合の半導体装置の断面図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１５】
（第１実施形態）
本発明の第１実施形態について説明する。ここでは半導体素子として、反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられるＳｉＣ半導体装置を例に挙げて説明する。
【００１６】
図１に示すように、本実施形態にかかるＳｉＣ半導体装置は、メインセルとなる領域（以下、メインセル領域という）Ｒｍおよびセンスセルとなる領域（以下、センスセル領域という）Ｒｓを有した構成とされている。これら各領域Ｒｍ、Ｒｓには、同じ構造の反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられており、各領域Ｒｍ、Ｒｓの間が素子分離されていて電気的に分離されている。
【００１７】
具体的には、本実施形態のＳｉＣ半導体装置は、ＳｉＣからなる高濃度不純物層を構成するｎ+型基板１の表面側に、ｎ+型基板１よりも低不純物濃度のＳｉＣからなるｎ-型ドリフト層２が形成された半導体基板を用いて形成されている。ｎ-型ドリフト層２の上層部にはｎ-型ドリフト層２よりも高不純物濃度のＳｉＣで構成されたｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３の上層部分にはｎ+型ソース領域４およびｐ+型コンタクト領域５が形成されている。ｎ+型ソース領域４は、後述するトレンチゲート構造の両側に配置されており、ｐ+型コンタクト領域５は、ｎ+型ソース領域４を挟んでトレンチゲート構造と反対側に備えられている。
【００１８】
また、ｐ型ベース領域３およびｎ+型ソース領域４を貫通してｎ-型ドリフト層２に達するように、紙面垂直方向を長手方向とするトレンチ６が形成されている。このトレンチ６の側面と接するように上述したｐ型ベース領域３およびｎ+型ソース領域４が配置されている。
【００１９】
さらに、ｐ型ベース領域３のうちｎ+型ソース領域４とｎ-型ドリフト層２との間に位置する部分の表層部をチャネル領域として、このチャネル領域を含むトレンチ６の内壁面にはゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の表面にはドープトＰｏｌｙ−Ｓｉにて構成されたゲート電極８が形成されており、これらゲート絶縁膜７およびゲート電極８によってトレンチ６内が埋め尽くされている。
【００２０】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図１の紙面垂直方向を長手方向として延設されており、複数のトレンチゲート構造が図１中の左右方向に並べられることでストライプ状とされている。また、上述したｎ+型ソース領域４およびｐ+型コンタクト領域５もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【００２１】
さらに、ｎ-型ドリフト層２のうちｐ型ベース領域３よりも下方位置に、トレンチゲート構造におけるトレンチ６の間において、トレンチ６の長手方向と平行に並べられたｐ型ディープ層９が備えられている。ｐ型ディープ層９は、トレンチ６の底部よりも深くなるように形成されており、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば１．０×１０17／ｃｍ3〜１．０×１０19／ｃｍ3とされている。
【００２２】
また、ｎ+型ソース領域４およびｐ+型コンタクト領域５の表面やゲート電極８の表面には、ソース電極１０やゲート配線（図示せず）が形成されている。ソース電極１０およびゲート配線は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されており、少なくともｎ型ＳｉＣ（具体的にはｎ+型ソース領域４やｎ型ドープの場合のゲート電極８）と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、少なくともｐ型ＳｉＣ（具体的にはｐ+型コンタクト領域５やｐ型ドープの場合のゲート電極８）と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、これらソース電極１０およびゲート配線は、層間絶縁膜１１上に形成されることで電気的に絶縁されいる。この層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ+型ソース領域４およびｐ+型コンタクト領域５と電気的に接触させられ、ゲート配線はゲート電極８と電気的に接触させられている。
【００２３】
そして、ｎ+型基板１の裏面側にはｎ+型基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されており、メインセル領域Ｒｍとセンスセル領域Ｒｓの両方に同じ構造のＭＯＳＦＥＴが形成されている。そして、メインセル領域Ｒｍとセンスセル領域Ｒｓに備えられる反転型のＭＯＳＦＥＴのセル面積（セル数）が所定比率となるようにしてある。
【００２４】
また、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間において、ｐ型ベース領域３の表面からｐ型ベース領域３よりも深い位置まで素子分離層１４が形成されている。この素子分離層１４は、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間を素子分離、つまり電気的に分離するものであり、酸化膜などの絶縁膜もしくはｐ型ベース領域３と反対の導電型であるｎ型層によって構成されている。
【００２５】
さらに、メインセル領域Ｒｍのうちセンスセル領域Ｒｓの近傍や、センスセル領域Ｒｓのうちメインセル領域Ｒｍの近傍では、ＭＯＳＦＥＴが形成されていない部分が設けられている。この領域におけるｐ型ベース領域３の下方には、ｐ型層にて構成された電界緩和層１５が形成されている。この電界緩和層１５は、素子分離層１４よりも深い位置まで形成されており、素子分離層１４の底部がｐ型ベース領域３の底部から電界緩和層１５の底部までの間に位置させられている。このため、電界緩和層１５によって素子分離層１４の底部での電界集中を緩和することが可能となり、十分な耐圧構造が得られるようにしている。
【００２６】
また、電界緩和層１５は、素子分離層１４の底部において分離されている。このため、メインセル領域Ｒｍ側の電界緩和層１５とセンスセル領域Ｒｓ側の電界緩和層１５が電気的に分離されており、電界緩和層１５を通じてメインセル領域Ｒｍとセンスセル領域Ｒｓとが導通してしまわないようにしてある。
【００２７】
なお、この電界緩和層１５の深さおよび不純物濃度については任意であるが、電界集中を緩和するためにある程度深くて高不純物濃度である方が好ましく、本実施形態ではｐ型ディープ層９と同じ深さ同じ不純物濃度にしてある。
【００２８】
また、素子分離層１４の上には、フィールド酸化膜１６を介して層間絶縁膜１１が形成されている。そして、例えば素子分離層１４の上方において、メインセル領域Ｒｍとセンスセル領域Ｒｓそれぞれのソース電極１０が分離されており、それぞれ別々に外部との接続が行えるようになっている。
【００２９】
メインセル領域Ｒｍのうちセンスセル領域Ｒｓの近傍や、センスセル領域Ｒｓのうちメインセル領域Ｒｍの近傍において、ｐ型ベース領域３の上層部にｐ+型コンタクト領域５が形成されている。このｐ+型コンタクト領域５上において、層間絶縁膜１１にはコンタクトホールが形成させられており、このコンタクトホールを通じてｐ+型コンタクト領域５がソース電極１０に接続されている。これにより、ｐ型ベース領域３がソース電位に固定さられるようにしてある。
【００３０】
以上のようにして、メインセル領域Ｒｍおよびセンスセル領域Ｒｓに同じ構造の反転型のトレンチゲート構造のＭＯＳＦＥＴが備えられるＳｉＣ半導体装置が構成されている。このようなＳｉＣ半導体装置に備えられる反転型のトレンチゲート構造のＭＯＳＦＥＴは、ゲート電極８にゲート電圧を印加すると、ｐ型ベース領域３のうちトレンチ６に接している表面にチャネルが形成される。これにより、ソース電極１０から注入された電子がｎ+型ソース領域４からｐ型ベース領域３に形成されたチャネルを通った後、ｎ-型ドリフト層２に到達し、ソース電極１０とドレイン電極１２との間に電流を流すという動作が行われる。
【００３１】
そして、このような反転型のＭＯＳＦＥＴをメインセル領域Ｒｍとセンスセル領域Ｒｓそれぞれに形成し、メインセル領域Ｒｍとセンスセル領域Ｒｓに備えられたＭＯＳＦＥＴのセル面積（セル数）を所定比率に設定してある。このため、メインセル領域Ｒｍに流れる電流を所定比率で減少させた電流をセンスセル領域Ｒｓに流すことができる。したがって、センスセル領域Ｒｓに流れる電流を外部に出力することで、メインセル領域Ｒｍに流れる電流をセンシングできる。
【００３２】
このような構成のＳｉＣ半導体装置において、上記したようにメインセル領域Ｒｍとセンスセル領域Ｒｓの間を電気的に分離するように素子分離層１４を備えつつ、素子分離層１４の底部において電界集中が緩和されるように電界緩和層１５を備えている。さらに、電界緩和層１５の分離部分の内側に素子分離層１４の少なくとも一部が配置され、電界緩和層１５がメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とに分離されるようにしている。
【００３３】
これにより、メインセル領域Ｒｍとセンスセル領域Ｒｓの間に素子分離層１４を形成することでこれらの間の素子分離を的確に行いつつ、電界緩和層１５によって素子分離層１４の下方での電界集中を緩和できる。さらに、電界緩和層１５によってメインセル領域Ｒｍとセンスセル領域Ｒｓとが導通しないようにすることも可能となる。
【００３４】
なお、上記したように、素子分離層１４の底部において電界緩和層１５が分離された構造としているが、素子分離層１４と電界緩和層１５とが図２Ａ〜図２Ｃに示すいずれの関係であっても構わない。具体的には、図２Ａに示すＳｉＣ半導体装置は、素子分離層１４の幅内において電界緩和層１５の分離部分が配置され、電界緩和層１５の分離部分の全域が素子分離層１４に架橋された構造となっている。このような構成は少なくとも素子分離層１４の幅が電界緩和層１５の分離部分の幅よりも大きくされていることが必要だが、電界緩和層１５の分離部分の全域が素子分離層１４に架橋されているため、当該分離部分の全域を分離構造にできて好ましい。図２Ｂに示すＳｉＣ半導体装置は、素子分離層１４の底部の一部が電界緩和層１５の分離部分の内側に配置され、素子分離層１４の一方の角部が電界緩和層１５に囲まれた構造となっている。図２Ｃに示すＳｉＣ半導体装置は、素子分離層１４が電界緩和層１５の分離部分の内側に配置された構造となっている。これらいずれの場合であっても、素子分離層１４の底部全域に電界緩和層１５が形成された構造ではないため、電界緩和層１５を通じてメインセル領域Ｒｍとセンスセル領域Ｒｓとが導通してしまうことはない。このように、電界緩和層１５の分離部分の内側に素子分離層１４の少なくとも一部が配置された構造であればよいため、図２Ａ〜図２Ｃのいずれの形態とされていても良い。
【００３５】
続いて、本実施形態に掛かるＳｉＣ半導体装置の製造方法について、図３を参照して説明する。ただし、本実施形態のＳｉＣ半導体装置の製造方法のうち、素子分離層１４の形成工程以外については従来と同様であるため、ここでは素子分離層１４の形成工程を主に説明する。
【００３６】
〔図３（ａ）に示す工程〕
まず、ｎ+型基板１を用意し、このｎ+型基板１の表面にＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させる。または、ｎ+型基板１の表面に予めＳｉＣからなるｎ-型ドリフト層２をエピタキシャル成長させた、いわゆるエピ基板を用意する。このようにして、裏面側がｎ+型基板１で構成される高濃度不純物層、表面側が高濃度不純物層よりも低不純物濃度とされたｎ-型ドリフト層２で構成される半導体基板を用意する。
【００３７】
〔図３（ｂ）に示す工程〕
ｎ-型ドリフト層２の表面にＬＴＯなどで構成されるマスク２０を形成したのち、フォトリソグラフィ工程を経て、ｐ型ディープ層９および電界緩和層１５の形成予定領域においてマスク２０を開口させる。そして、マスク２０上からｐ型不純物（例えばボロンやアルミニウム）をイオン注入し、その後、熱処理によって活性化を行うことで、ｐ型ディープ層９および電界緩和層１５を形成する。その後、マスク２０を除去する。
【００３８】
〔図３（ｃ）に示す工程〕
ｐ型ディープ層９および電界緩和層１５の表面を含むｎ-型ドリフト層２の表面に、ｐ型不純物層をエピタキシャル成長させることにより、ｐ型ベース領域３を形成する。そして、図示していないが、ｐ型ベース領域３の上に、例えばＬＴＯ等で構成されるマスクを成膜し、フォトリソグラフィ工程を経て、ｎ+型ソース領域４の形成予定領域上においてマスクを開口させる。その後、ｎ型不純物（例えば窒素）をイオン注入する。続いて、先程使用したマスクを除去した後、再びマスクを成膜し、フォトリソグラフィ工程を経て、ｐ+型コンタクト領域５の形成予定領域上においてマスクを開口させる。その後、ｐ型不純物（例えばボロンやアルミニウム）をイオン注入する。そして、マスクを除去したのち、注入されたイオンを活性化することで、ｎ+型ソース領域４やｐ+型コンタクト領域５を形成する。
【００３９】
〔図３（ｄ）に示す工程〕
ｎ+型ソース領域４やｐ+型コンタクト領域５の表面を含むｐ型ベース領域３の表面に図示しないエッチングマスクを成膜したのち、素子分離層１４の形成予定領域においてエッチングマスクを開口させる。また、図示していないが、これと同時にメインセル領域Ｒｍやセンスセル領域Ｒｓ内においてトレンチ６の形成予定領域でもエッチングマスクを開口させる。そして、エッチングマスクを用いた異方性エッチングを行ったのち、必要に応じて等方性エッチングや犠牲酸化工程を行うことで、トレンチ６を形成すると同時に素子分離層１４の形成予定位置にもトレンチ２１を形成する。この後、エッチングマスクを除去する。
【００４０】
〔図３（ｅ）に示す工程〕
ゲート絶縁膜７の形成工程と素子分離層１４の形成工程を同時に行う。具体的には、ウェット雰囲気を用いたパイロジェニック法による熱酸化を行ったのち、トレンチ６、２１内を埋め込むようにＣＶＤ法によって酸化膜を成膜する。そして、図示しないマスクを配置すると共に、フォトリソグラフィ工程によってマスクのうちトレンチ６と対応する部分を開口させる。その後、マスクを用いて異方性エッチングを行うことで、トレンチ６の内部において酸化膜を部分的に除去する。これにより、トレンチ６の側面および底面に酸化膜が所望膜厚残され、ゲート絶縁膜７が構成される。このとき、マスクによってトレンチ２１内に形成された酸化膜は覆われた状態になっていることから、トレンチ６内の酸化膜を部分的に除去した後にもトレンチ２１内の酸化膜が残され、この酸化膜によって素子分離層１４が構成される。
【００４１】
この後の工程については従来と同様であるため図示しないが、次のような工程を行っている。具体的には、ゲート絶縁膜７の表面にｎ型不純物をドーピングしたポリシリコン層を成膜したのち、エッチバック工程等を行うことにより、トレンチ６内におけるゲート絶縁膜７の表面にゲート電極８を形成する。続いて、フィールド酸化膜１６および層間絶縁膜１１を成膜したのち、層間絶縁膜１１をパターニングしてｎ+型ソース領域４やｐ+型コンタクト領域５に繋がるコンタクトホールを形成すると共に、ゲート電極８に繋がるコンタクトホールを別断面に形成する。続いて、コンタクトホール内を埋め込むように電極材料を成膜したのち、これをパターニングすることでソース電極１０やゲート配線を形成する。また、ｎ+型基板１の裏面側にドレイン電極１２を形成する。これにより、図１に示した反転型のＭＯＳＦＥＴを有するＳｉＣ半導体装置が完成する。
【００４２】
以上説明したように、本実施形態では、メインセル領域Ｒｍとセンスセル領域Ｒｓの間を電気的に分離するように素子分離層１４を備えるようにしている。そして、素子分離層１４の底部において電界集中が緩和されるように電界緩和層１５を備えつつ、さらに電界緩和層１５が素子分離層１４の間においてメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とに分離されるようにしている。
【００４３】
これにより、メインセル領域Ｒｍとセンスセル領域Ｒｓの間に素子分離層１４を形成することでこれらの間の素子分離を的確に行いつつ、電界緩和層１５によって素子分離層１４の下方での電界集中を緩和できる。さらに、電界緩和層１５を通じてメインセル領域Ｒｍとセンスセル領域Ｒｓとが導通しないようにすることも可能となる。
【００４４】
また、上記した製造方法によれば、電界緩和層１５の形成工程をｐ型ディープ層９の形成工程と同時に行い、さらに素子分離層１４の形成工程をトレンチ６の形成工程やゲート絶縁膜７の形成工程と同時に行うようにしている。このため、製造工程の簡略化を図ることができると共に、電界緩和層１５および素子分離層１４の形成工程の両工程を共にＭＯＳＦＥＴの形成工程の一部と兼ねることで、これらを形成するためにのみ必要な工程を追加する必要がなくなる。したがって、製造工程の追加なしで、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間の素子分離構造を形成することが可能となる。
【００４５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してさらにオフ基板を用いる場合の素子分離層１４の形成方法を考慮したものであるが、基本構造に関しては第１実施形態と同様であるため、第１実施形態と異なっている部分に関してのみ説明する。
【００４６】
ＳｉＣ半導体装置では、ステップフロー成長が行われ易いように、オフ基板を用いて素子形成が行われることがある。そして、ｎ+型基板１として主表面が所定角度（例えば４度）のオフ角を有するオフ基板を用いる場合、ｎ+型基板１の上にｎ-型ドリフト層２やｐ型ベース領域３をエピタキシャル成長させる際に、表面の状態がオフ角分傾斜して受け継がれる。つまり、ｎ+型基板１のジャスト面に対して垂直方向において表面の状態が受け継がれ、ｎ+型基板１の主表面に対する垂直方向に受け継がれない。このため、イオン注入時などのマスク合わせ用のアライメントマークを例えば凹部などによって構成した場合に、それがエピタキシャル成長と共にずれてしまう。
【００４７】
例えば、上記第１実施形態で説明した製造方法によってＳｉＣ半導体装置を形成する場合、図４（ａ）に示すようにｐ型ディープ層９や電界緩和層１５の形成の際に用いたアライメントマークが、図４（ｂ）に示すようにｐ型ベース領域３を形成する際にずれる。このため、図４（ｃ）に示すように、アライメントマークを基準として素子分離層１４を形成する際に、アライメントマークのずれに起因してトレンチ２１の形成位置もずれてしまう。このような状態になると、素子分離層１４と電界緩和層１５の形成位置がずれてしまうため、上記した図２Ａ〜図２Ｃの関係を満たさなくなる可能性がある。したがって、本実施形態では、アライメントマークずれが発生したとしても素子分離層１４と電界緩和層１５の形成位置の関係が図３Ａもしくは図３Ｂの関係を満たすように各部の寸法を設定する。これについて、図５を参照して説明する。
【００４８】
図５に示すように、アライメントマークのズレ量をｘ、ｐ型ベース領域３の厚みをＴｅとし、オフ角をθとすると、ズレ量ｘは次式で表される。ただし、０°＜θ＜９０°とする。
【００４９】
（数２）
ｘ＝Ｔｅ／ｔａｎθ
また、素子分離層１４と電界緩和層１５の形成位置の関係が図２Ａもしくは図２Ｂの関係を満たすには、ズレ量ｘが素子分離層１４の中心と分離された電界緩和層１５の間の中心までの距離の和よりも小さい必要がある。このため、メインセル領域Ｒｍとセンスセル領域Ｒｓの間において分離されている電界緩和層１５の間隔をＷｐとし、素子分離層１４の幅をＷｉとして、次式を満たすことが必要となる。
【００５０】
（数３）
Ｗｉ／２＞ｘ−Ｗｐ／２＞０
したがって、上記数式２、３より、素子分離層１４の幅Ｗｉが次式を満たすようにすれば、素子分離層１４と電界緩和層１５の形成位置の関係が図２Ａもしくは図２Ｂの関係を満たすようにできる。
【００５１】
（数４）
Ｗｉ＞２Ｔｅ／ｔａｎθ−Ｗｐ＞０
このように、素子分離層１４の幅Ｗｉおよび電界緩和層１５の分離部分の幅Ｗｐについて、数式４を満たすように設定することで、素子分離層１４のうちの少なくとも一部が電界緩和層１５の分離部分の内側に配置されるようにできる。これにより、オフ基板を用いてＳｉＣ半導体装置を形成する場合においても、確実に電界緩和層１５が素子分離層１４の幅内においてメインセル領域Ｒｍ側とセンスセル領域Ｒｓ側とに分離されるようにでき、第１実施形態に示した効果を得ることができる。
【００５２】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して素子分離層１４の形成工程を変更したものであり、それ以外の部分については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００５３】
図６を参照して、本実施形態にかかるＳｉＣ半導体装置の製造方法を説明する。ただし、本実施形態のＳｉＣ半導体装置の製造方法のうち、素子分離層１４の形成工程以外については第１実施形態と同様であるため、第１実施形態と同様の部分については図３を参照して説明を省略する。
【００５４】
まず、図６（ａ）〜（ｃ）に示す工程において、図３（ａ）〜（ｃ）と同様の工程を行い、ｎ+型基板１の表面にｎ-型ドリフト層２を形成したのち、ｐ型ディープ層９および電界緩和層１５を形成し、さらにｐ型ベース領域３を形成する。そして、図６（ｄ）に示す工程において、ｐ型ベース領域３の上に図示しないマスクを配置し、フォトリソグラフィ工程を経て、マスクのうちの素子分離層１４の形成予定位置を開口させる。その後、マスクの上からｎ型不純物を注入する。このとき、ｎ型不純物のドーズ量がｐ型ベース領域３に含まれるｐ型不純物を打ち返してイオン注入された領域がｉ型もしくはｎ型となるように設定している。これにより、イオン注入された領域が部分的にｐ型ベース領域３と異なる導電型となり、素子分離層１４が構成される。
【００５５】
以上説明したように、素子分離層１４をイオン注入によって形成することも可能である。このような素子分離層１４は、絶縁膜によって構成されたものではないが、ｐ型ベース領域３とは異なる導電型であるｉ型もしくはｎ型の半導体層によって構成されることから、メインセル領域Ｒｍとセンスセル領域Ｒｓとの間の分離を行うことは可能である。
【００５６】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【００５７】
例えば、上記実施形態では、反転型のトレンチゲート構造のＭＯＳＦＥＴを素子として形成するＳｉＣ半導体装置を例に挙げて説明したが、これに限らず、例えばプレーナ型のＭＯＳＦＥＴであっても良いし、ｐ型ベース領域３のうちｎ-型ドリフト層２とｎ+型ソース領域４との間に位置する部分の表面に形成したｎ型チャネル層にチャネル領域を構成する蓄積型のＭＯＳＦＥＴであっても良い。また、ｐ型ベース領域３をｎ-型ドリフト層２の上にエピタキシャル成長させる場合について説明したが、イオン注入によって形成しても良い。
【００５８】
さらに、上記実施形態では、裏面側が高濃度不純物層、表面側がそれよりも低不純物濃度なドリフト層とされた半導体基板として、ｎ+型基板１の表面にｎ-型ドリフト層２を形成した構造を例に挙げて説明した。しかしながら、これは半導体基板の一例を示したに過ぎず、例えばｎ-型ドリフト層２にて構成される基板の裏面側にｎ型不純物をイオン注入すること、もしくはエピタキシャル成長によって高濃度不純物層を構成した半導体基板であっても良い。
【００５９】
また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。
【符号の説明】
【００６０】
１    ｎ+型基板
２    ｎ-型ドリフト層
３    ｐ型ベース領域
４    ｎ+型ソース領域
６    トレンチ
７    ゲート絶縁膜
８    ゲート電極
９    ｐ型ディープ層
１０  ソース電極
１２  ドレイン電極
１４  素子分離層
１５  電界緩和層
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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