(57)【要約】【課題】ＤＲＡＭのメモリセルにおけるホールド特性を向上させつつ、半導体装置の動作速度を向上させる。【解決手段】半導体基板ＳＢ１と、半導体基板ＳＢ１に設けられ、かつＤＲＡＭのセルトランジスタである第１導電型の第１トランジスタと、半導体基板ＳＢ１に設けられ、かつセルトランジスタ以外のトランジスタを構成する第１導電型の第２トランジスタと、第１トランジスタ上に設けられ、かつ第１トランジスタに対して引張応力または圧縮応力を印加する第１絶縁膜ＩＦ１と、第２トランジスタ上に設けられ、かつ引張応力または圧縮応力のうち第１絶縁膜が第１トランジスタへ印加する応力と反対方向の応力を、第２トランジスタに対して印加する第２絶縁膜ＩＦ２と、を備える。【選択図】図１
2014053469.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に設けられ、かつＤＲＡＭのセルトランジスタである第１導電型の第１トランジスタと、
前記半導体基板に設けられ、かつ前記セルトランジスタ以外のトランジスタを構成する前記第１導電型の第２トランジスタと、
前記第１トランジスタ上に設けられ、かつ前記第１トランジスタに対して引張応力または圧縮応力を印加する第１絶縁膜と、
前記第２トランジスタ上に設けられ、かつ引張応力または圧縮応力のうち前記第１絶縁膜が前記第１トランジスタへ印加する応力と反対方向の応力を、前記第２トランジスタに対して印加する第２絶縁膜と、
前記第１絶縁膜上および前記第２絶縁膜上に設けられた層間絶縁膜と、
少なくとも前記層間絶縁膜および前記第１絶縁膜を貫通して前記第１トランジスタと接続する第１コンタクトプラグと、
少なくとも前記層間絶縁膜および前記第２絶縁膜を貫通して前記第２トランジスタと接続する第２コンタクトプラグと、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１導電型は、Ｎ型であり、
前記第１絶縁膜は、前記第１トランジスタに対し圧縮応力を印加し、
前記第２絶縁膜は、前記第２トランジスタに対し引張応力を印加する半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１絶縁膜は、前記第１トランジスタ上、および前記第２絶縁膜を介して前記第２トランジスタ上に設けられている半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記半導体基板に設けられ、前記セルトランジスタ以外のトランジスタを構成し、かつ前記第１導電型とは反対の第２導電型を有する第３トランジスタを備え、
前記第１絶縁膜は、引張応力または圧縮応力のうち前記第１絶縁膜が前記第１トランジスタへ印加する応力と同一方向の応力を前記第３トランジスタに対して印加するよう前記第３トランジスタ上に設けられる半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１トランジスタが設けられた第１領域に位置する第１素子分離膜と、
前記第２トランジスタが設けられた第２領域に位置し、かつ前記第１素子分離膜よりも表面高さが低い第２素子分離膜と、
を備える半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２絶縁膜は、前記第２トランジスタ上、および前記第１絶縁膜を介して前記第１トランジスタ上に設けられる半導体装置。
【請求項７】
請求項２に記載の半導体装置において、
前記第１絶縁膜が前記第１トランジスタに対し印加する圧縮応力は、０．３ＧＰａ以上５．０ＧＰａ以下である半導体装置。
【請求項８】
請求項２に記載の半導体装置において、
前記第２絶縁膜が前記第２トランジスタに対し印加する引張応力は、０．３ＧＰａ以上５．０ＧＰａ以下である半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
前記第１絶縁膜および前記第２絶縁膜は、同一の絶縁材料により構成される半導体装置。
【請求項１０】
半導体基板と、
前記半導体基板に設けられ、かつＤＲＡＭのセルトランジスタである第１導電型の第１トランジスタと、
前記半導体基板に設けられ、かつ前記セルトランジスタ以外のトランジスタを構成する前記第１導電型の第２トランジスタと、
前記第１トランジスタ上に設けられた第１絶縁膜と、
前記第２トランジスタ上に設けられた第２絶縁膜と、
前記第１絶縁膜上および前記第２絶縁膜上に設けられた層間絶縁膜と、
少なくとも前記層間絶縁膜および前記第１絶縁膜を貫通して前記第１トランジスタと接続する第１コンタクトプラグと、
少なくとも前記層間絶縁膜および前記第２絶縁膜を貫通して前記第２トランジスタと接続する第２コンタクトプラグと、
を備え、
前記半導体基板のうち前記第１トランジスタが設けられた領域における格子間隔と、前記半導体基板のうち前記第２トランジスタが設けられた領域における格子間隔が互いに異なる半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１導電型は、Ｎ型であり、
前記半導体基板のうち前記第１トランジスタが設けられた領域における格子間隔は、前記半導体基板のうち前記第２トランジスタが設けられた領域における格子間隔よりも小さい半導体装置。
【請求項１２】
半導体基板に、ＤＲＡＭのセルトランジスタである第１導電型の第１トランジスタと、前記セルトランジスタ以外のトランジスタを構成する前記第１導電型の第２トランジスタと、を形成する工程と、
前記第１トランジスタ上に前記第１トランジスタに対して引張応力または圧縮応力を印加する第１絶縁膜を形成するとともに、前記第２トランジスタ上に引張応力または圧縮応力のうち前記第１絶縁膜が前記第１トランジスタへ印加する応力と反対方向の応力を前記第２トランジスタに対して印加する第２絶縁膜を形成する工程と、
前記第１絶縁膜上および前記第２絶縁膜上に層間絶縁膜を形成する工程と、
少なくとも前記層間絶縁膜および前記第１絶縁膜を貫通して前記第１トランジスタと接続する第１コンタクトプラグを形成するとともに、少なくとも前記層間絶縁膜および前記第２絶縁膜を貫通して前記第２トランジスタと接続する第２コンタクトプラグを形成する工程と、
を備える半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第１導電型は、Ｎ型であり、
前記第１絶縁膜は、前記第１トランジスタに対し圧縮応力を印加し、
前記第２絶縁膜は、前記第２トランジスタに対し引張応力を印加する半導体装置の製造方法。
【請求項１４】
請求項１２に記載の半導体装置の製造方法において、
前記第１絶縁膜を形成するとともに前記第２絶縁膜を形成する前記工程は、
前記第１トランジスタ上および前記第２トランジスタ上に、前記第２絶縁膜を形成する工程と、
前記第１トランジスタ上に形成された前記第２絶縁膜を選択的に除去する工程と、
前記第１トランジスタ上および前記第２トランジスタ上に、前記第１絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法において、
前記第１絶縁膜を形成するとともに前記第２絶縁膜を形成する前記工程は、前記第１絶縁膜を形成する前記工程の後において、さらに前記第２トランジスタ上の前記第１絶縁膜を除去する工程を含む半導体装置の製造方法。
【請求項１６】
請求項１２に記載の半導体装置の製造方法において、
前記第１絶縁膜を形成するとともに前記第２絶縁膜を形成する前記工程は、
前記第１トランジスタ上および前記第２トランジスタ上に、前記第１絶縁膜を形成する工程と、
前記第２トランジスタ上に形成された前記第１絶縁膜を選択的に除去する工程と、
前記第１トランジスタ上および前記第２トランジスタ上に、前記第２絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項１７】
請求項１６に記載の半導体装置の製造方法において、
前記第１絶縁膜を形成するとともに前記第２絶縁膜を形成する前記工程は、前記第２絶縁膜を形成する前記工程の後において、さらに前記第１トランジスタ上の前記第２絶縁膜を除去する工程を含む半導体装置の製造方法。
【請求項１８】
請求項１２に記載の半導体装置の製造方法において、
前記第１トランジスタと、前記第２トランジスタと、を形成する工程において、前記半導体基板に、前記セルトランジスタ以外のトランジスタを構成し、かつ前記第１導電型とは反対の第２導電型を有する第３トランジスタが形成され、
前記第１絶縁膜を形成するとともに前記第２絶縁膜を形成する前記工程は、
前記第１トランジスタ上、前記第２トランジスタ上および前記第３トランジスタ上に前記第２絶縁膜を形成する工程と、
前記第１トランジスタ上および前記第３トランジスタ上に形成された前記第２絶縁膜を選択的に除去する工程と、
前記第１トランジスタ上、前記第２トランジスタ上および前記第３トランジスタ上に前記第１絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記第１絶縁膜を形成するとともに前記第２絶縁膜を形成する前記工程は、前記第１絶縁膜を形成する前記工程の後において、さらに前記第２トランジスタ上の前記第１絶縁膜を除去する工程を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えばＤＲＡＭを有する半導体装置およびその製造方法に適用可能な技術である。
【背景技術】
【０００２】
メモリセルを内蔵する半導体装置に関する技術として、特許文献１〜３に記載されるものがある。特許文献１に記載の技術は、ＤＲＡＭメモリセルのキャパシタ部上層に形成された金属配線層と不純物拡散層と、を接続する電極層が第１エッチングストッパ層と第２エッチングストッパ層を貫通するというものである。特許文献２に記載の技術は、ＤＲＡＭのメモリセルを構成する第２トランジスタの第２サイドウォールの幅が、ロジック回路を構成する第１トランジスタの第１サイドウォールの幅よりも広いというものである。
【０００３】
特許文献３に記載の技術は、論理回路を構成する第１トランジスタおよび第２トランジスタに圧縮応力膜および引張応力膜をそれぞれ形成し、一方で、記憶回路部を構成する第３トランジスタには圧縮応力膜および引張応力膜のいずれも形成しないというものである。
トランジスタに応力を印加する技術としては、例えば特許文献４に記載のものも挙げられる。特許文献４は、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引張応力の内部応力を発生させつつ、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力の内部応力を発生させることが記載されている。また、非特許文献１および２においても、ＣＭＯＳを構成するＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴに応力を印加することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１８５７０３号公報
【特許文献２】特開２０１１−６６３９１号公報
【特許文献３】特開２００８−５３２８８号公報
【特許文献４】国際公開第０２／４３１５１号パンフレット
【非特許文献】
【０００５】
【非特許文献１】"Local Mechanical-Stress Control (LMC) :A New Technique for CMOS-Performance Enhancement" IEDM, p433-436, 2001
【非特許文献２】"Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing" IEDM, p1075-1077, 2004
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＤＲＡＭのメモリセルにおいては、そのホールド特性を向上させるため、セルトランジスタにおけるリーク電流を低減することが重要となる。一方で、半導体装置の動作速度を向上させるため、上記セルトランジスタ以外のトランジスタにおいてはオン電流の増大が求められる。特許文献１〜４に記載される技術では、これらの双方を実現することは難しかった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、ＤＲＡＭのセルトランジスタを構成する第１導電型の第１トランジスタに対し引張応力または圧縮応力を印加し、かつ上記セルトランジスタ以外のトランジスタを構成する第１導電型の第２トランジスタに対し引張応力または圧縮応力のうち第１トランジスタへ印加される応力と反対方向の応力を印加する。
【発明の効果】
【０００８】
前記一実施の形態によれば、ＤＲＡＭのメモリセルにおけるホールド特性を向上させつつ、半導体装置の動作速度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置を示す平面図である。
【図３】図１に示す半導体装置を示す平面拡大図である。
【図４】応力とリーク電流との関係を示すグラフである。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】図１に示す半導体装置の変形例を示す断面図である。
【図９】図８に示す半導体装置の製造方法を示す断面図である。
【図１０】第２の実施形態に係る半導体装置を示す断面図である。
【図１１】図１０に示す半導体装置の製造方法を示す断面図である。
【図１２】図１０に示す半導体装置の変形例を示す断面図である。
【図１３】図１２に示す半導体装置の製造方法を示す断面図である。
【図１４】第３の実施形態に係る半導体装置を示す断面図である。
【図１５】図１４に示す半導体装置の製造方法を示す断面図である。
【図１６】図１４に示す半導体装置の変形例を示す断面図である。
【図１７】図１６に示す半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
本明細書において、ある層の「上に」設けられているとは、当該層に接するように設けられている場合と、他の層を介して当該層の上方に設けられている場合の双方を含む。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＭ１を示す断面図である。なお、図１は半導体装置ＳＭ１を示す模式図であり、本実施形態に係る半導体装置ＳＭ１の構成は図１に示すものに限られない。
【００１２】
本実施形態における半導体装置ＳＭ１は、半導体基板ＳＢ１と、第１導電型の第１トランジスタと、第１導電型の第２トランジスタと、第１絶縁膜ＩＦ１と、第２絶縁膜ＩＦ２と、層間絶縁膜ＩＩ１と、コンタクトプラグＣＯ１と、コンタクトプラグＣＯ２と、を備える。なお、第１導電型とは、Ｐ型またはＮ型を指す。また、第２導電型とは、Ｐ型またはＮ型のうち第１導電型とは反対の導電型を指す。
【００１３】
第１トランジスタは、半導体基板ＳＢ１に設けられている。また、第１トランジスタは、ＤＲＡＭのセルトランジスタＣＴ１である。第２トランジスタは、半導体基板ＳＢ１に設けられている。また、第２トランジスタは、セルトランジスタＣＴ１以外のトランジスタを構成する。第１絶縁膜ＩＦ１は、第１トランジスタ上に設けられている。また、第１絶縁膜ＩＦ１は、第１トランジスタに対して引張応力または圧縮応力を印加する。第２絶縁膜ＩＦ２は、第２トランジスタ上に設けられている。また、第２絶縁膜ＩＦ２は、引張応力または圧縮応力のうち第１絶縁膜ＩＦ１が第１トランジスタへ印加する応力と反対方向の応力を第２トランジスタに対して印加する。層間絶縁膜ＩＩ１は、第１絶縁膜ＩＦ１上および第２絶縁膜ＩＦ２上に設けられている。コンタクトプラグＣＯ１は、少なくとも層間絶縁膜ＩＩ１および第１絶縁膜ＩＦ１を貫通して第１トランジスタと接続する。コンタクトプラグＣＯ２は、少なくとも層間絶縁膜ＩＩ１および第２絶縁膜ＩＦ２を貫通して第２トランジスタと接続する。
以下、本実施形態に係る半導体装置ＳＭ１について詳細に説明する。
【００１４】
図２は、図１に示す半導体装置ＳＭ１を示す平面図である。図３は、図１に示す半導体装置ＳＭ１を示す平面拡大図であり、図２の破線により囲まれた部分を示している。なお、図２および図３は半導体装置ＳＭ１を示す模式図であり、本実施形態に係る半導体装置ＳＭ１は図２および図３に示すものに限られない。
図２に示すように、半導体装置ＳＭ１は、半導体基板ＳＢ１上に設けられた、ＤＲＡＭ部ＤＰ１と、Ｌｏｇｉｃ部ＬＰ１と、ＤＲＡＭ周辺回路部ＰＰ１と、ＳＲＡＭ部ＳＰ１と、を有している。なお、これらの各回路の位置関係は、図２に示すものに限られず、適宜変更することができる。
【００１５】
本実施形態において、第１トランジスタは、ＤＲＡＭのセルトランジスタＣＴ１である。セルトランジスタＣＴ１は、ＤＲＡＭ部ＤＰ１に設けられる。セルトランジスタＣＴ１は、後述する容量素子ＣＥ１とともに、メモリセルＭＣ１を構成する。
本実施形態において、第１導電型は、Ｎ型である。この場合、セルトランジスタＣＴ１は、Ｎ型トランジスタとなる。セルトランジスタＣＴ１としてＮ型トランジスタを用いることにより、高速動作性能に優れた半導体装置ＳＭ１を実現することが可能となる。
【００１６】
ＤＲＡＭ部ＤＰ１には、複数のセルトランジスタＣＴ１が設けられている。複数のセルトランジスタＣＴ１は、例えばアレイ状に配列されている。
図３に示すように、本実施形態におけるＤＲＡＭ部ＤＰ１は、例えば第１方向に延伸し、かつ第１方向と半導体基板ＳＢ１平面内において直交する第２方向に配列された複数のゲート電極ＧＥ１を有する。また、半導体基板ＳＢ１のうちＤＲＡＭ部ＤＰ１を構成する領域には、例えば複数のソース・ドレイン領域ＳＤ１が設けられている。これら複数のソース・ドレイン領域ＳＤ１は、それぞれ上記ゲート電極ＧＥ１の横に配置される。本実施形態においては、これらのゲート電極ＧＥ１およびソース・ドレイン領域ＳＤ１により、複数のセルトランジスタＣＴ１が形成される。
【００１７】
図１に示すように、セルトランジスタＣＴ１は、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥ１と、サイドウォールＳＷ１と、ソース・ドレイン領域ＳＤ１と、エクステンション領域ＥＸ１と、を備えている。なお、セルトランジスタＣＴ１は、エクステンション領域ＥＸ１を備えていなくともよい。
セルトランジスタＣＴ１は、例えば半導体基板ＳＢ１に埋め込まれた素子分離膜ＥＩ１により、隣接するメモリセルを構成するセルトランジスタと電気的に離間されている。
【００１８】
ゲート絶縁膜ＧＩ１は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ１は、シリコン酸化膜等により構成される。ゲート電極ＧＥ１は、ゲート絶縁膜ＧＩ１上に設けられている。ゲート電極ＧＥ１は、ポリシリコン等により構成される。
サイドウォールＳＷ１は、ゲート電極ＧＥ１およびゲート絶縁膜ＧＩ１の側面上に設けられている。本実施形態において、サイドウォールＳＷ１は、例えばシリコン窒化膜とシリコン酸化膜を順に積層した積層構造を有する。なお、サイドウォールＳＷ１は、シリコン酸化膜またはシリコン窒化膜等により構成される単層構造であってもよい。サイドウォールＳＷ１は、例えば半導体基板ＳＢ１上およびゲート電極ＧＥ１上に堆積した絶縁膜をエッチバックすることにより形成される。
【００１９】
ソース・ドレイン領域ＳＤ１は、ゲート電極ＧＥ１の両側に位置するよう半導体基板ＳＢ１に設けられている。エクステンション領域ＥＸ１は、平面視でソース・ドレイン領域ＳＤ１とゲート電極ＧＥ１との間に位置するよう半導体基板ＳＢ１に設けられている。
【００２０】
本実施形態において、第２トランジスタは、上記セルトランジスタＣＴ１以外のトランジスタである。すなわち、第２トランジスタは、Ｌｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１に設けられるトランジスタである。
本実施形態において、第２トランジスタは、Ｎ型トランジスタＮＴ１である。
【００２１】
図３に示すように、Ｌｏｇｉｃ部ＬＰ１は、例えば複数のＮ型トランジスタＮＴ１および複数のＰ型トランジスタＰＴ１を有する。
Ｎ型トランジスタはゲート電極ＧＥ２とその横に配置されたソース・ドレイン領域ＳＤ２とから構成される。また、Ｐ型トランジスタもゲート電極ＧＥ２とその横に配置されたソース・ドレイン領域ＳＤ２とから構成される。
なお、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１においても、例えばそれぞれ複数のＮ型トランジスタＮＴ１および複数のＰ型トランジスタＰＴ１が設けられる。
【００２２】
図１に示すように、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１は、それぞれゲート絶縁膜ＧＩ２と、ゲート電極ＧＥ２と、サイドウォールＳＷ２と、ソース・ドレイン領域ＳＤ２と、エクステンション領域ＥＸ２と、を備えている。Ｎ型トランジスタＮＴ１とＰ型トランジスタＰＴ１は、例えば半導体基板ＳＢ１に埋め込まれた素子分離膜ＥＩ２により互いに電気的に離間されている。
なお、図１ではＬｏｇｉｃ部ＬＰ１に設けられたＮ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１の構成を示している。しかしながら、ＤＲＡＭ周辺回路部ＰＰ１およびＳＲＡＭ部ＳＰ１に設けられるＮ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１についても、図１に示すものと同様の構成とすることができる。
【００２３】
ゲート絶縁膜ＧＩ２は、半導体基板ＳＢ１上に設けられている。ゲート絶縁膜ＧＩ２は、シリコン酸化膜等により構成される。ゲート電極ＧＥ２は、ゲート絶縁膜ＧＩ２上に設けられている。ゲート電極ＧＥ２は、ポリシリコン等により構成される。
サイドウォールＳＷ２は、ゲート電極ＧＥ２およびゲート絶縁膜ＧＩ２の側面上に設けられている。本実施形態において、サイドウォールＳＷ２は、例えばシリコン窒化膜とシリコン酸化膜を順に積層した積層構造を有する。なお、サイドウォールＳＷ２は、シリコン酸化膜またはシリコン窒化膜等により構成される単層構造であってもよい。サイドウォールＳＷ２は、例えば半導体基板ＳＢ１上およびゲート電極ＧＥ２上に堆積した絶縁膜をエッチバックすることにより形成される。
【００２４】
ソース・ドレイン領域ＳＤ２は、ゲート電極ＧＥ２の両側に位置するよう半導体基板ＳＢ１に設けられている。エクステンション領域ＥＸ２は、平面視でソース・ドレイン領域ＳＤ２とゲート電極ＧＥ２との間に位置するよう半導体基板ＳＢ１に設けられている。
【００２５】
図１に示すように、セルトランジスタＣＴ１上には、第１絶縁膜ＩＦ１が設けられている。第１絶縁膜ＩＦ１は、例えばセルトランジスタＣＴ１に接するように設けられる。この場合、第１絶縁膜ＩＦ１は、ソース・ドレイン領域ＳＤ１、サイドウォールＳＷ１、およびゲート電極ＧＥ１に接することとなる。
第１絶縁膜ＩＦ１は、例えばシリコン窒化膜により構成される。このため、層間絶縁膜ＩＩ１をエッチングする際のエッチングストッパ膜として機能する。
第１絶縁膜ＩＦ１は、セルトランジスタＣＴ１に対して引張応力または圧縮応力を印加する。本実施形態においてセルトランジスタＣＴ１は、Ｎ型トランジスタである。この場合、第１絶縁膜ＩＦ１は、セルトランジスタＣＴ１に対して圧縮応力を印加するよう形成される。これにより、セルトランジスタＣＴ１により構成されるメモリセルＭＣ１のリーク電流を低減することができる。
【００２６】
図４は、応力とリーク電流との関係を示すグラフであり、セルトランジスタＣＴ１がＮ型トランジスタである場合の応力とリーク電流の関係を示している。
本発明者は、図４に示す結果により、Ｎ型のセルトランジスタＣＴ１に対して圧縮応力を印加した場合において、セルトランジスタＣＴ１のリーク電流が低減されることを実証した。このように、第１絶縁膜ＩＦ１からセルトランジスタＳＴ１へ印加される応力によってメモリセルＭＣ１のリーク電流を低減できることがわかる。
【００２７】
第１絶縁膜ＩＦ１がセルトランジスタＣＴ１に対し印加する圧縮応力は、例えば０．３ＧＰａ以上５．０ＧＰａ以下である。圧縮応力が上記上限値以下であることにより、半導体装置ＳＭ１に過剰な応力が印加されて半導体装置ＳＭ１にダメージが生じてしまうことを抑制することができる。また、圧縮応力が上記下限値以上であることにより、メモリセルＭＣ１におけるリーク電流を十分に低減することができる。
なお、第１絶縁膜ＩＦ１がセルトランジスタＣＴ１に対し印加する応力は、その形成条件によって調整することが可能である。例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により第１絶縁膜ＩＦ１を形成する場合には、反応ガス、圧力、温度、または高周波電力等を制御することにより、第１絶縁膜ＩＦ１がセルトランジスタＣＴ１に対し印加する応力を調整できる。
【００２８】
図１に示すように、Ｎ型トランジスタＮＴ１上には、第２絶縁膜ＩＦ２が設けられている。第２絶縁膜ＩＦ２は、例えばＮ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上に設けられる。第２絶縁膜ＩＦ２は、例えばＮ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１に接するように設けられる。この場合、第２絶縁膜ＩＦ２は、ソース・ドレイン領域ＳＤ２、サイドウォールＳＷ２、およびゲート電極ＧＥ２に接する。
第２絶縁膜ＩＦ２は、例えばシリコン窒化膜により構成される。このため、層間絶縁膜ＩＩ１をエッチングする際のエッチングストッパ膜として機能する。
また、本実施形態において第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２は、例えば同一の絶縁材料により構成される。これにより、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２を、同等のエッチング条件により同時にエッチングすることができる。従って、製造コストの低減を図ることができる。
【００２９】
第２絶縁膜ＩＦ２は、Ｎ型トランジスタＮＴ１に対し、引張応力または圧縮応力のうち第１絶縁膜ＩＦ１がセルトランジスタＣＴ１へ印加する応力と反対方向の応力を印加する。
本実施形態において、第１絶縁膜ＩＦ１は、セルトランジスタＣＴ１に対し圧縮応力を印加するよう形成される。このため、第２絶縁膜ＩＦ２は、Ｎ型トランジスタＮＴ１に対して引張応力を印加するよう形成される。
Ｎ型トランジスタＮＴ１においては、チャネルに対し引張ひずみを加えることで、キャリア移動度を向上させることができる。すなわち、Ｎ型トランジスタＮＴ１上に第２絶縁膜ＩＦ２を形成することで、Ｎ型トランジスタＮＴ１におけるキャリア移動度を向上することができる。これにより、Ｎ型トランジスタＮＴ１におけるオン電流が増大し、半導体装置ＳＭ１の動作速度を向上させることができる。
【００３０】
第２絶縁膜ＩＦ２がＮ型トランジスタＮＴ１に対し印加する引張応力は、例えば０．３ＧＰａ以上５．０ＧＰａ以下である。引張応力が上記上限値以下であることにより、半導体装置ＳＭ１に過剰な応力が印加されて半導体装置ＳＭ１にダメージが生じてしまうことを抑制することができる。また、引張応力が上記下限値以上であることにより、Ｎ型トランジスタＮＴ１におけるオン電流を十分に増大することができる。このため、半導体装置ＳＭ１の動作速度を十分に向上させることができる。
なお、第２絶縁膜ＩＦ２がセルトランジスタＣＴ１に対し印加する応力は、その形成条件によって調整することが可能である。例えばＣＶＤにより第２絶縁膜ＩＦ２を形成する場合には、反応ガス、圧力、温度、または高周波電力等を制御することにより、第２絶縁膜ＩＦ２がＮ型トランジスタＮＴ１に対し印加する応力を調整できる。
【００３１】
本実施形態において、第２絶縁膜ＩＦ２は、引張応力または圧縮応力のうち第１絶縁膜ＩＦ１がセルトランジスタＣＴ１へ印加する応力と反対方向の応力を、Ｎ型トランジスタＮＴ１に対して印加する。このため、半導体基板ＳＢ１のうちセルトランジスタＣＴ１が設けられた領域における格子間隔は、半導体基板ＳＢ１のうちＮ型トランジスタＮＴ１が設けられた領域における格子間隔と異なるものとなる。
本実施形態において、第１絶縁膜ＩＦ１は、セルトランジスタＣＴ１に対し圧縮応力を印加する。一方、第２絶縁膜ＩＦ２は、Ｎ型トランジスタＮＴ１に対し引張応力を印加する。このため、半導体基板ＳＢ１のうちセルトランジスタＣＴ１が設けられた領域における格子間隔は、半導体基板ＳＢ１のうちＮ型トランジスタＮＴ１が設けられた領域における格子間隔よりも小さくなる。
すなわち、本実施形態においては、Ｎ型トランジスタＮＴ１のチャネル領域における格子間隔を大きくして、Ｎ型トランジスタＮＴ１の動作速度を向上させることができる。一方、セルトランジスタＣＴ１のチャネル領域における格子間隔を小さくして、メモリセルＭＣ１のリーク電流を低減することができる。
なお、半導体基板ＳＢ１における格子間隔は、例えばＸ線解析などを用いて擬似的に測定することができる。また、シミュレーションにより半導体基板ＳＢ１における格子間隔を予測する事が可能である。
【００３２】
第１絶縁膜ＩＦ１は、例えばセルトランジスタＣＴ１上、および第２絶縁膜ＩＦ２を介してＮ型トランジスタＮＴ１上に設けられる。すなわち、Ｎ型トランジスタＮＴ１上には、第２絶縁膜ＩＦ２と第１絶縁膜ＩＦ１が順に積層される。本実施形態においては、Ｎ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上に、第２絶縁膜ＩＦ２と第１絶縁膜ＩＦ１が順に積層されることとなる。この場合、Ｎ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上に設けられた第１絶縁膜ＩＦ１を除去する工程が不要となる。従って、製造コストの低減を図ることができる。
なお、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２が互いに積層されている場合、上層に位置する膜は、下層に位置する膜を介してＮ型トランジスタＮＴ１に対し応力を印加する。一方、下層に位置する膜による応力は、Ｎ型トランジスタＮＴ１に直接印加される。このため、Ｎ型トランジスタＮＴ１には、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２のうち下層に位置する第２絶縁膜ＩＦ２の応力がより強く印加されることとなる。従って、Ｎ型トランジスタＮＴ１上に第２絶縁膜ＩＦ２と第１絶縁膜ＩＦ１が順に積層される場合であっても、Ｎ型トランジスタＮＴ１に対し引張応力を印加することができる。
【００３３】
図１に示すように、第１絶縁膜ＩＦ１上および第２絶縁膜ＩＦ２上には、層間絶縁膜ＩＩ１が設けられる。本実施形態において、ＤＲＡＭ部ＤＰ１では、第１絶縁膜ＩＦ１に接するように層間絶縁膜ＩＩ１が設けられる。また、ＤＲＡＭ部ＤＰ１以外の領域であるＬｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１およびＳＲＡＭ部ＳＰ１では、第２絶縁膜ＩＦ２上に第１絶縁膜ＩＦ１を介して層間絶縁膜ＩＩ１が設けられる。
層間絶縁膜ＩＩ１は、例えばシリコン酸化膜により構成される。
【００３４】
図１に示すように、ＤＲＡＭ部ＤＰ１には、コンタクトプラグＣＯ１が設けられている。本実施形態において、コンタクトプラグＣＯ１は、層間絶縁膜ＩＩ１および第１絶縁膜ＩＦ１を貫通してセルトランジスタＣＴ１のソース・ドレイン領域ＳＤ１に接続している。コンタクトプラグＣＯ１は、例えばタングステンにより構成される。
また、ＤＲＡＭ部ＤＰ１以外の領域であるＬｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１およびＳＲＡＭ部ＳＰ１には、コンタクトプラグＣＯ２が設けられている。本実施形態において、コンタクトプラグＣＯ２は、層間絶縁膜ＩＩ１、第１絶縁膜ＩＦ１、および第２絶縁膜ＩＦ２を貫通してＮ型トランジスタＮＴ１またはＰ型トランジスタＰＴ１のソース・ドレイン領域ＳＤ２に接続している。コンタクトプラグＣＯ２は、例えばタングステンにより構成される。
【００３５】
図１に示すように、層間絶縁膜ＩＩ１上には、層間絶縁膜ＩＩ２が設けられている。層間絶縁膜ＩＩ２は、例えばシリコン酸化膜により構成される。
ＤＲＡＭ部ＤＰ１には、例えばビット線ＢＬ１が設けられている。ビット線ＢＬ１は、層間絶縁膜ＩＩ２中に設けられる。また、ビット線ＢＬ１は、セルトランジスタＣＴ１のソース・ドレイン領域ＳＤ１に、コンタクトプラグＣＯ１を介して接続している。
【００３６】
ＤＲＡＭ部ＤＰ１には、層間絶縁膜ＩＩ２を貫通するようにコンタクトプラグＣＯ３が設けられている。コンタクトプラグＣＯ３は、セルトランジスタＣＴ１を構成するソース・ドレイン領域ＳＤ１のうちビット線ＢＬ１と接続していない一方と、コンタクトプラグＣＯ１を介して接続するように設けられる。コンタクトプラグＣＯ３は、例えばタングステンにより構成される。
また、ＤＲＡＭ部ＤＰ１以外の領域であるＬｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１およびＳＲＡＭ部ＳＰ１には、層間絶縁膜ＩＩ２を貫通するようにコンタクトプラグＣＯ４が設けられている。コンタクトプラグＣＯ４は、コンタクトプラグＣＯ２を介してＮ型トランジスタＮＴ１またはＰ型トランジスタＰＴ１を構成するソース・ドレイン領域ＳＤ２に接続している。コンタクトプラグＣＯ４は、例えばタングステンにより構成される。
【００３７】
図１に示すように、層間絶縁膜ＩＩ２上には、層間絶縁膜ＩＩ３が設けられている。層間絶縁膜ＩＩ３は、例えばシリコン酸化膜により構成される。
ＤＲＡＭ部ＤＰ１には、容量素子ＣＥ１が設けられている。容量素子ＣＥ１は、例えば層間絶縁膜ＩＩ３中に設けられる。また、容量素子ＣＥ１は、セルトランジスタＣＴ１と接続して、メモリセルＭＣ１を構成する。容量素子ＣＥ１は、下部電極ＬＥ１と、容量絶縁膜ＣＩ１と、上部電極ＵＥ１と、を順に積層してなる。
下部電極ＬＥ１は、コンタクトプラグＣＯ１およびコンタクトプラグＣＯ３を介して、セルトランジスタＣＴ１を構成するソース・ドレイン領域ＳＤ１のうちビット線ＢＬ１と接続していない一方と接続している。これにより、容量素子ＣＥ１は、セルトランジスタＣＴ１と接続することとなる。
【００３８】
ＤＲＡＭ部ＤＰ１以外の領域であるＬｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１およびＳＲＡＭ部ＳＰ１には、層間絶縁膜ＩＩ３を貫通するようにコンタクトプラグＣＯ５が設けられている。コンタクトプラグＣＯ５は、例えばタングステンにより構成される。
コンタクトプラグＣＯ５は、コンタクトプラグＣＯ２およびコンタクトプラグＣＯ４を介してＮ型トランジスタＮＴ１またはＰ型トランジスタＰＴ１を構成するソース・ドレイン領域ＳＤ２に接続している。ソース・ドレイン領域ＳＤ２は、これらのコンタクトプラグを介して、例えば上層に位置する配線に接続する。
【００３９】
次に、本実施形態に係る半導体装置ＳＭ１の製造方法を説明する。
図５〜７は、図１に示す半導体装置ＳＭ１の製造方法を示す断面図である。なお、図５〜７は半導体装置ＳＭ１の製造方法を示す模式図であり、本実施形態に係る半導体装置ＳＭ１の製造方法は図５〜７に示すものに限られない。
【００４０】
まず、図５（ａ）に示すように、半導体基板ＳＢ１に、ＤＲＡＭのセルトランジスタＣＴ１を構成する第１導電型の第１トランジスタと、セルトランジスタＣＴ１以外のトランジスタを構成する第１導電型の第２トランジスタを形成する。
本実施形態においては、半導体基板ＳＢ１のうちＤＲＡＭ部ＤＰ１に、Ｎ型のセルトランジスタＣＴ１を形成する。また、ＤＲＡＭ部ＤＰ１以外のＬｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１に、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１を形成する。
【００４１】
セルトランジスタＣＴ１、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１は、例えば次のように形成される。
まず、半導体基板ＳＢ１に素子分離膜ＥＩ１および素子分離膜ＥＩ２を形成する。次いで、半導体基板ＳＢ１上にゲート絶縁膜ＧＩ１およびゲート電極ＧＥ１、ならびにゲート絶縁膜ＧＩ２およびゲート電極ＧＥ２を形成する。次いで、素子分離膜ＥＩ１、素子分離膜ＥＩ２、ゲート電極ＧＥ１、およびゲート電極ＧＥ２をマスクとして、半導体基板ＳＢ１に対し不純物を注入する。これにより、エクステンション領域ＥＸ１およびエクステンション領域ＥＸ２を形成する。次いで、半導体基板ＳＢ１上、ゲート電極ＧＥ１上、およびゲート電極ＧＥ２上に絶縁膜を形成した後、これをエッチバックして、サイドウォールＳＷ１およびサイドウォールＳＷ２を形成する。次いで、素子分離膜ＥＩ１、素子分離膜ＥＩ２、ゲート電極ＧＥ１、ゲート電極ＧＥ２、サイドウォールＳＷ１およびサイドウォールＳＷ２をマスクとして、半導体基板ＳＢ１に対し不純物を注入する。これにより、ソース・ドレイン領域ＳＤ１およびソース・ドレイン領域ＳＤ２を形成する。このようにして、セルトランジスタＣＴ１、Ｎ型トランジスタＮＴ１、およびＰ型トランジスタＰＴ１が形成される。
【００４２】
次に、第１トランジスタ上に、第１トランジスタに対して引張応力または圧縮応力を印加する第１絶縁膜ＩＦ１を形成するとともに、第２トランジスタ上に引張応力または圧縮応力のうち第１絶縁膜ＩＦ１が第１トランジスタへ印加する応力と反対方向の応力を第２トランジスタに対して印加する第２絶縁膜ＩＦ２を形成する。本実施形態においては、セルトランジスタＳＴ１上にセルトランジスタＳＴ１に対して圧縮応力を印加する第１絶縁膜ＩＦ１を形成するとともに、Ｎ型トランジスタＮＴ１上にＮ型トランジスタＮＴ１に対して引張応力を印加する第２絶縁膜ＩＦ２を形成する。
第１絶縁膜ＩＦ１を形成するとともに第２絶縁膜ＩＦ２を形成する当該工程は、例えば次のように行われる。
【００４３】
まず、図５（ｂ）に示すように、半導体基板ＳＢ１上に第２絶縁膜ＩＦ２を形成する。このとき、第２絶縁膜ＩＦ２は、セルトランジスタＣＴ１、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１を覆うように形成される。第２絶縁膜ＩＦ２は、例えばセルトランジスタＣＴ１、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１に接するように形成される。なお、本実施形態においては、第２絶縁膜ＩＦ２は、例えばＤＲＡＭ部ＤＰ１、Ｌｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１を覆うように形成される。
第２絶縁膜ＩＦ２は、例えばＣＶＤ法により形成される。本実施形態においては、例えばＣＶＤ法による成膜の際の条件を調整することにより、Ｎ型トランジスタＮＴ１に対し引張応力が印加されるよう第２絶縁膜ＩＦ２を形成する。
【００４４】
次いで、図６（ａ）に示すように、第２絶縁膜ＩＦ２上に、フォトレジストＰＲ１を形成する。フォトレジストＰＲ１は、第２絶縁膜ＩＦ２上に形成されたレジスト膜を露光・現像することにより形成される。
フォトレジストＰＲ１は、第２絶縁膜ＩＦ２のうちセルトランジスタＣＴ１上に位置する部分が露出し、かつ第２絶縁膜ＩＦ２のうちＮ型トランジスタＮＴ１上に位置する部分が覆われるように形成される。本実施形態においては、第２絶縁膜ＩＦ２のうちセルトランジスタＣＴ１上に位置する部分が、フォトレジストＰＲ１から露出する。また、第２絶縁膜ＩＦ２のうちＮ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１上に位置する部分が、フォトレジストＰＲ１により覆われる。
【００４５】
次いで、フォトレジストＰＲ１をマスクとして、第２絶縁膜ＩＦ２を選択的にエッチングする。当該エッチング工程は、例えばドライエッチングにより行われる。これにより、セルトランジスタＣＴ１上の第２絶縁膜ＩＦ２が除去され、セルトランジスタＣＴ１が露出することとなる。
次いで、フォトレジストＰＲ１を除去する。フォトレジストＰＲ１の除去は、例えばアッシング処理により行われる。
【００４６】
次いで、図６（ｂ）に示すように、半導体基板ＳＢ１上および第２絶縁膜ＩＦ２上に、第１絶縁膜ＩＦ１を形成する。これにより、セルトランジスタＣＴ１上には、第２絶縁膜ＩＦ２を介さずに第１絶縁膜ＩＦ１が設けられる。この場合、セルトランジスタＣＴ１に接するように第１絶縁膜ＩＦ１が設けられる。また、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１上には、第２絶縁膜ＩＦ２を介して第１絶縁膜ＩＦ１が設けられることとなる。なお、本実施形態においては、第１絶縁膜ＩＦ１は、例えばＤＲＡＭ部ＤＰ１、Ｌｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１を覆うように形成される。
第１絶縁膜ＩＦ１は、例えばＣＶＤ法により形成される。本実施形態においては、例えばＣＶＤ法による成膜の際の条件を調整することにより、セルトランジスタＣＴ１に対し圧縮応力が印加されるよう第１絶縁膜ＩＦ１を形成する。
このようにして、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２が形成される。
【００４７】
次に、図７（ａ）に示すように、第１絶縁膜ＩＦ１上および第２絶縁膜ＩＦ２上に、層間絶縁膜ＩＩ１を形成する。本実施形態においては、セルトランジスタＣＴ１が設けられた領域において、第１絶縁膜ＩＦ１と接するように層間絶縁膜ＩＩ１が設けられる。また、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１が設けられた領域において、第２絶縁膜ＩＦ２上に第１絶縁膜ＩＦ１を介して層間絶縁膜ＩＩ１が設けられる。
【００４８】
次に、図７（ｂ）に示すように、層間絶縁膜ＩＩ１および第１絶縁膜ＩＦ１を貫通して第１トランジスタと接続する第１コンタクトプラグＣＯ１を形成するとともに、層間絶縁膜ＩＩ１および第２絶縁膜ＩＦ２を貫通して第２トランジスタと接続する第２コンタクトプラグＣＯ２を形成する。
本実施形態において、コンタクトプラグＣＯ１は、層間絶縁膜ＩＩ１および第１絶縁膜ＩＦ１を貫通してセルトランジスタＣＴ１と接続するよう形成される。また、コンタクトプラグＣＯ２は、層間絶縁膜ＩＩ１、第２絶縁膜ＩＦ２および第１絶縁膜ＩＦ１を貫通してＮ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１に接続するよう形成される。
【００４９】
次に、層間絶縁膜ＩＩ１上に、コンタクトプラグＣＯ１と接続するビット線ＢＬ１を形成する。次に、層間絶縁膜ＩＩ１上およびビット線ＢＬ１上に、層間絶縁膜ＩＩ２が形成される。層間絶縁膜ＩＩ２中には、コンタクトプラグＣＯ１と接続するコンタクトプラグＣＯ３、およびコンタクトプラグＣＯ２と接続するコンタクトプラグＣＯ４が埋め込まれる。次に、層間絶縁膜ＩＩ２上に、層間絶縁膜ＩＩ３を形成する。層間絶縁膜ＩＩ３中には、コンタクトプラグＣＯ３と接続する容量素子ＣＥ１が設けられている。また、層間絶縁膜ＩＩ３中には、コンタクトプラグＣＯ５が埋め込まれる。
このようにして、本実施形態に係る半導体装置ＳＭ１が形成される。
【００５０】
図８は、図１に示す半導体装置ＳＭ１の変形例を示す断面図である。本変形例に示す半導体装置ＳＭ１においては、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１が設けられている領域上に、第１絶縁膜ＩＦ１が設けられていない。すなわち、Ｎ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上の層間絶縁膜ＩＩ１は、第２絶縁膜ＩＦ２と接するように設けられる。
これにより、第１絶縁膜ＩＦ１から第２絶縁膜ＩＦ２に対して印加される圧縮応力によって第２絶縁膜ＩＦ２からＮ型トランジスタＮＴ１に対して印加される引張応力が緩和されてしまうことを抑制できる。従って、より効率的にＮ型トランジスタＮＴ１におけるオン電流の増大を図ることが可能となる。
【００５１】
本変形例において、ＤＲＡＭ部ＤＰ１と、ＤＲＡＭ部ＤＰ１以外の領域と、の間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、例えば互いに重なりあっている。このとき、第１絶縁膜ＩＦ１の端部が、第２絶縁膜ＩＦ２の端部上に重なることとなる。これらが重なる部分は、Ｎ型トランジスタＮＴ１が設けられている領域外であれば、その範囲は限定されない。なお、ＤＲＡＭ部ＤＰ１と、ＤＲＡＭ部ＤＰ１以外の領域と、の間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、互いに離間していてもよい。
【００５２】
図９は、図８に示す半導体装置ＳＭ１の製造方法を示す断面図である。本変形例に示す半導体装置ＳＭ１の製造方法において、第１絶縁膜ＩＦ１を形成するとともに第２絶縁膜ＩＦ２を形成する工程は、第１絶縁膜ＩＦ１を形成する工程の後において、さらにＮ型トランジスタＮＴ１上の第１絶縁膜ＩＦ１を除去する工程を含む。この点を除いて、上述した本実施形態に係る半導体装置ＳＭ１の製造方法と同様である。
【００５３】
Ｎ型トランジスタＮＴ１上の第１絶縁膜ＩＦ１を除去する工程は、次のように行われる。まず、図６（ｂ）に示すように第１絶縁膜ＩＦ１を形成した後、図９（ａ）に示すようにセルトランジスタＣＴ１が位置する領域を覆うようにフォトレジストＰＲ２を形成する。フォトレジストＰＲ２は、第１絶縁膜ＩＦ１上に設けられたレジスト膜を露光・現像することにより形成される。次いで、フォトレジストＰＲ２をマスクとして第１絶縁膜ＩＦ１を選択的にエッチングする。これにより、第２絶縁膜ＩＦ２上に設けられた第１絶縁膜ＩＦ１を除去する。本実施形態においては、少なくともＮ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上に設けられた第１絶縁膜ＩＦ１が除去される。
これにより、Ｎ型トランジスタＮＴ１上の第１絶縁膜ＩＦ１が除去されることとなる。
【００５４】
なお、本実施形態では、上述のように、第１導電型がＮ型である場合を示した。しかしながら、半導体装置ＳＭ１において、第１導電型はＰ型であってもよい。
この場合、第１のトランジスタであるセルトランジスタＣＴ１は、Ｐ型トランジスタとなる。また、第２のトランジスタは、Ｐ型トランジスタＰＴ１となる。
セルトランジスタＣＴ１がＰ型トランジスタである場合、第１絶縁膜ＩＦ１は、セルトランジスタＣＴ１に対して引張応力を印加するように設けられる。これにより、メモリセルＭＣ１におけるリーク電流の低減を図ることができる。
また、第２絶縁膜ＩＦ２は、Ｐ型トランジスタＰＴ１に対して圧縮応力を印加するように設けられる。この場合、チャネルに対し圧縮ひずみが加わるため、Ｐ型トランジスタＰＴ１におけるキャリア移動度が向上する。このため、Ｐ型トランジスタＰＴ１におけるオン電流を増大し、半導体装置ＳＭ１の動作速度を向上させることが可能となる。
従って、この場合においても、半導体装置の動作速度を向上させつつリーク電流の低減を図ることが可能となる。
【００５５】
次に、本実施形態の効果を説明する。
本実施形態では、セルトランジスタＣＴ１である第１導電型の第１トランジスタに対し引張応力または圧縮応力を印加する。一方、セルトランジスタＣＴ１以外のトランジスタを構成する第１導電型の第２トランジスタに対し、引張応力または圧縮応力のうち第１トランジスタへ印加される応力と反対方向の応力を印加する。すなわち、互いに同一の導電型を有するセルトランジスタＣＴ１と、セルトランジスタＣＴ１以外のトランジスタと、に対し、互いに異なる方向の応力を印加する。これにより、セルトランジスタＣＴ１におけるリーク電流の低減と、セルトランジスタＣＴ１以外のトランジスタにおけるオン電流の増大を、同時に実現することができる。従って、半導体装置の動作速度を向上させつつ、リーク電流の低減を図ることが可能となる。
【００５６】
（第２の実施形態）
図１０は、第２の実施形態に係る半導体装置ＳＭ２を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＭ２は、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２の構成を除いて、第１の実施形態に係る半導体装置ＳＭ１と同様の構成を有する。
【００５７】
半導体装置ＳＭ２には、半導体基板ＳＢ１に設けられ、セルトランジスタＣＴ１以外のトランジスタを構成し、かつ第１導電型とは反対の第２導電型を有する第３トランジスタが設けられている。第３トランジスタは、Ｌｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１に設けられている。
本実施形態において、第３トランジスタは、例えばＰ型トランジスタＰＴ１である。
【００５８】
図１０に示すように、第１絶縁膜ＩＦ１は、引張応力または圧縮応力のうち第１絶縁膜ＩＦ１がセルトランジスタＣＴ１へ印加する応力と同一方向の応力をＰ型トランジスタＰＴ１に対して印加するようＰ型トランジスタＰＴ１上に設けられる。本実施形態において、第１絶縁膜ＩＦ１は、Ｐ型トランジスタＰＴ１に対して圧縮応力を印加するようＰ型トランジスタＰＴ１上に設けられる。
第１絶縁膜ＩＦ１は、第２絶縁膜ＩＦ２を介さずにＰ型トランジスタＰＴ１上に設けられる。これにより、第１絶縁膜ＩＦ１からＰ型トランジスタＰＴ１に対して、圧縮応力を印加することができる。本実施形態において、第１絶縁膜ＩＦ１は、例えばセルトランジスタＣＴ１と接するように、またＰ型トランジスタＰＴ１と接するように設けられる。
【００５９】
本実施形態におけるこのような構成によれば、第１絶縁膜ＩＦ１からセルトランジスタＣＴ１およびＰ型トランジスタＰＴ１に対し、圧縮応力を印加することができる。
Ｐ型トランジスタＰＴ１においては、チャネルに対し圧縮ひずみを加えることで、キャリア移動度を向上させることができる。すなわち、Ｐ型トランジスタＰＴ１上に第１絶縁膜ＩＦ１を形成することで、Ｐ型トランジスタＰＴ１におけるキャリア移動度を向上することができる。これにより、Ｐ型トランジスタＰＴ１におけるオン電流を増大させることができる。このため、本実施形態においてはメモリセルＭＣ１のリーク電流を低減しつつ、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１の双方においてオン電流の増大を図ることが可能となる。
【００６０】
次に、本実施形態に係る半導体装置ＳＭ２の製造方法を説明する。
図１１は、図１０に示す半導体装置ＳＭ２の製造方法を示す断面図である。半導体装置ＳＭ２の製造方法は、第１絶縁膜ＩＦ１を形成するとともに第２絶縁膜ＩＦ２を形成する工程を除いて、第１の実施形態に係る半導体装置ＳＭ１の製造方法と同様である。
【００６１】
まず、第１の実施形態と同様に、半導体基板ＳＢ１に、セルトランジスタＣＴ１、Ｎ型トランジスタＮＴ１、およびＰ型トランジスタＰＴ１を形成する。これにより図５（ａ）に示す構成が得られる。
次に、図５（ｂ）に示すように、セルトランジスタＣＴ１上、Ｎ型トランジスタＮＴ１上、およびＰ型トランジスタＰＴ１上に、第２絶縁膜ＩＦ２を形成する。第２絶縁膜ＩＦ２の形成は、第１の実施形態と同様に行うことができる。
【００６２】
次に、図１１（ａ）に示すように、第２絶縁膜ＩＦ２上にフォトレジストＰＲ３を形成する。フォトレジストＰＲ３は、第２絶縁膜ＩＦ２上に形成されたレジスト膜を露光・現像することにより形成される。
フォトレジストＰＲ３は、第２絶縁膜ＩＦ２のうち、セルトランジスタＣＴ１上およびＰ型トランジスタＰＴ１上に位置する部分が露出し、かつ第２絶縁膜ＩＦ２のうちＮ型トランジスタＮＴ１上に位置する部分が覆われるように形成される。
【００６３】
次いで、フォトレジストＰＲ３をマスクとして、第２絶縁膜ＩＦ２を選択的にエッチングする。当該エッチング工程は、例えばドライエッチングにより行われる。これにより、セルトランジスタＣＴ１上およびＰ型トランジスタＰＴ１上の第２絶縁膜ＩＦ２が除去され、セルトランジスタＣＴ１およびＰ型トランジスタＰＴ１が露出することとなる。
次いで、フォトレジストＰＲ３を除去する。フォトレジストＰＲ３の除去は、例えばアッシング処理により行われる。
【００６４】
次に、図１１（ｂ）に示すように、半導体基板ＳＢ１上および第２絶縁膜ＩＦ２上に、第１絶縁膜ＩＦ１を形成する。これにより、セルトランジスタＣＴ１上およびＰ型トランジスタＰＴ１には、第２絶縁膜ＩＦ２を介さずに第１絶縁膜ＩＦ１が設けられる。この場合、セルトランジスタＣＴ１に接するように第１絶縁膜ＩＦ１が設けられる。また、Ｐ型トランジスタＰＴ１に接するように第１絶縁膜ＩＦ１が設けられる。なお、本実施形態においては、第１絶縁膜ＩＦ１は、例えばＤＲＡＭ部ＤＰ１、Ｌｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１を覆うように形成される。
第１絶縁膜ＩＦ１は、例えばＣＶＤ法により形成される。本実施形態においては、例えばＣＶＤ法による成膜の際の条件を調整することにより、セルトランジスタＣＴ１およびＰ型トランジスタＰＴ１に対して圧縮応力が印加されるよう第１絶縁膜ＩＦ１を形成する。
このようにして、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２が形成される。
【００６５】
その後、第１の実施形態と同様に、第１絶縁膜ＩＦ１上に、容量素子ＣＥ１を含む多層配線構造を形成する。このようにして、図１０に示す半導体装置ＳＭ２が得られる。
【００６６】
図１２は、図１０に示す半導体装置ＳＭ２の変形例を示す断面図である。本変形例に示す半導体装置ＳＭ２においては、Ｎ型トランジスタＮＴ１が設けられている領域上に第１絶縁膜ＩＦ１が設けられていない。すなわち、Ｎ型トランジスタＮＴ１上の層間絶縁膜ＩＩ１は、第２絶縁膜ＩＦ２と接するように設けられる。
これにより、第１絶縁膜ＩＦ１から第２絶縁膜ＩＦ２に対して印加される圧縮応力によって第２絶縁膜ＩＦ２からＮ型トランジスタＮＴ１に対して印加される引張応力が緩和されてしまうことを抑制できる。従って、より効率的にＮ型トランジスタＮＴ１におけるオン電流の増大を図ることが可能となる。
【００６７】
本変形例において、ＤＲＡＭ部ＤＰ１と、ＤＲＡＭ部ＤＰ１以外の領域と、の間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、例えば互いに重なりあっている。このとき、第１絶縁膜ＩＦ１の端部が、第２絶縁膜ＩＦ２の端部上に重なることとなる。これらが重なる部分は、Ｎ型トランジスタＮＴ１が設けられている領域外であれば、その範囲は限定されない。なお、ＤＲＡＭ部ＤＰ１と、ＤＲＡＭ部ＤＰ１以外の領域と、の間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、互いに離間していてもよい。
また、Ｎ型トランジスタＮＴ１とＰ型トランジスタＰＴ１との間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、例えば互いに重なりあっている。このとき、第１絶縁膜ＩＦ１の端部が、第２絶縁膜ＩＦ２の端部上に重なることとなる。これらが重なる部分は、Ｎ型トランジスタＮＴ１が設けられている領域外であれば、その範囲は限定されない。なお、Ｎ型トランジスタＮＴ１とＰ型トランジスタＰＴ１との間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、互いに離間していてもよい。
【００６８】
図１３は、図１２に示す半導体装置ＳＭ２の製造方法を示す断面図である。本変形例に示す半導体装置ＳＭ２の製造方法において、第１絶縁膜ＩＦ１を形成するとともに第２絶縁膜ＩＦ２を形成する工程は、第１絶縁膜ＩＦ１を形成する工程の後において、さらにＮ型トランジスタＮＴ１上の第１絶縁膜ＩＦ１を除去する工程を含む。この点を除いて、上述した本実施形態に係る半導体装置ＳＭ２の製造方法と同様である。
【００６９】
Ｎ型トランジスタＮＴ１上の第１絶縁膜ＩＦ１を除去する工程は、次のように行われる。まず、図１１（ｂ）に示すように第１絶縁膜ＩＦ１を形成した後、図１３（ａ）に示すようにセルトランジスタＣＴ１が設けられている領域およびＰ型トランジスタＰＴ１が設けられている領域を覆うようにフォトレジストＰＲ４を形成する。フォトレジストＰＲ４は、第１絶縁膜ＩＦ１上に設けられたレジスト膜を露光・現像することにより形成される。次いで、フォトレジストＰＲ４をマスクとして第１絶縁膜ＩＦ１を選択的にエッチングする。これにより、第２絶縁膜ＩＦ２上に設けられた第１絶縁膜ＩＦ１を除去する。本実施形態においては、少なくともＮ型トランジスタＮＴ１上に設けられた第１絶縁膜ＩＦ１が除去される。
これにより、Ｎ型トランジスタＮＴ１上の第１絶縁膜ＩＦ１が除去されることとなる。
【００７０】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態では、第３トランジスタに対し、引張応力または圧縮応力のうち第１トランジスタへ印加される応力と同一方向の応力を印加する。すなわち、互いに異なる導電型を有するセルトランジスタＣＴ１と、セルトランジスタＣＴ１以外のトランジスタと、に対し、互いに同一方向の応力を印加する。これにより、セルトランジスタＣＴ１と異なる導電型を有するセルトランジスタＣＴ１以外のトランジスタにおいても、オン電流の増大を図ることができる。従って、半導体装置の動作速度をより向上させることが可能となる。
【００７１】
（第３の実施形態）
図１４は、第３の実施形態に係る半導体装置ＳＭ３を示す断面図であり、第１の実施形態における図１に対応している。本実施形態に係る半導体装置ＳＭ３は、セルトランジスタＣＴ１上に第１絶縁膜ＩＦ１を形成した後、Ｎ型トランジスタＮＴ１上に第２絶縁膜ＩＦ２を形成する点を除いて、第１の実施形態に係る半導体装置ＳＭ１と同様に形成される。
【００７２】
半導体装置ＳＭ３の製造方法において、セルトランジスタＣＴ１上に第１絶縁膜ＩＦ１を形成した後、Ｎ型トランジスタＮＴ１上に第２絶縁膜ＩＦ２を形成する。すなわち、半導体基板ＳＢ１上に第１絶縁膜ＩＦ１を形成した後、第１絶縁膜ＩＦ１のうちＮ型トランジスタＮＴ１上に位置する部分を除去する工程を含む。
本実施形態においては、例えばＤＲＡＭ部ＤＰ１以外の領域上に設けられた第１絶縁膜ＩＦ１がエッチングにより除去される。この場合、半導体基板ＳＢ１のうちＤＲＡＭ部ＤＰ１以外の領域に位置する部分、および素子分離膜ＥＩ２は、オーバーエッチングされることとなる。
【００７３】
第１絶縁膜ＩＦ１をエッチングする際に素子分離膜ＥＩ２がオーバーエッチングされるため、ＤＲＡＭ部ＤＰ１以外の領域に設けられる素子分離膜ＥＩ２の表面高さは、ＤＲＡＭ部ＤＰ１に設けられる素子分離膜ＥＩ１の表面高さよりも低くなる。
また、第１絶縁膜ＩＦ１をエッチングする際に半導体基板ＳＢ１がオーバーエッチングされる。このため、半導体基板ＳＢ１のうち第１絶縁膜ＩＦ１が除去される領域に位置する部分の表面高さは、第１絶縁膜ＩＦ１が除去されない領域に位置する部分の表面高さよりも低くなる。
【００７４】
本実施形態に係るこのような構成によれば、セルトランジスタＣＴ１が設けられるＤＲＡＭ部ＤＰ１がオーバーエッチングされてしまうことを回避することができる。従って、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２を形成する際のオーバーエッチングに起因してセルトランジスタＣＴ１にダメージが生じてしまうことを抑制できる。
【００７５】
第２絶縁膜ＩＦ２は、例えばＮ型トランジスタＮＴ１上、および第１絶縁膜ＩＦ１を介してセルトランジスタＳＴ１上に設けられる。すなわち、セルトランジスタＳＴ１上には、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２が順に積層される。本実施形態においては、セルトランジスタＳＴ１上に、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２が順に積層されることとなる。この場合、セルトランジスタＳＴ１上に設けられた第２絶縁膜ＩＦ２を除去する工程が不要となる。従って、製造コストの低減を図ることができる。
なお、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２が互いに積層されている場合、上層に位置する膜は、下層に位置する膜を介してセルトランジスタＳＴ１に対し応力を印加する。一方、下層に位置する膜による応力は、セルトランジスタＳＴ１に直接印加される。このため、セルトランジスタＳＴ１には、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２のうち下層に位置する第１絶縁膜ＩＦ１の応力がより強く印加されることとなる。従って、セルトランジスタＳＴ１上に第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２が順に積層される場合であっても、セルトランジスタＳＴ１に対し圧縮応力を印加することができる。
【００７６】
次に、本実施形態に係る半導体装置ＳＭ３の製造方法を説明する。
図１５は、図１４に示す半導体装置ＳＭ３の製造方法を示す断面図である。半導体装置ＳＭ３の製造方法は、第１絶縁膜ＩＦ１を形成するとともに第２絶縁膜ＩＦ２を形成する工程を除いて、第１の実施形態に係る半導体装置ＳＭ３の製造方法と同様である。
【００７７】
まず、第１の実施形態と同様に、半導体基板ＳＢ１に、セルトランジスタＣＴ１、Ｎ型トランジスタＮＴ１、およびＰ型トランジスタＰＴ１を形成する。これにより、図５（ａ）に示す構成が得られる。
次に、図１５（ａ）に示すように、セルトランジスタＣＴ１上、Ｎ型トランジスタＮＴ１上、およびＰ型トランジスタＰＴ１上に、第１絶縁膜ＩＦ１を形成する。第１絶縁膜ＩＦ１は、例えばＣＶＤ法により形成される。本実施形態においては、例えばＣＶＤ法による成膜の際の条件を調整することにより、セルトランジスタＣＴ１に対して圧縮応力が印加されるよう第１絶縁膜ＩＦ１を形成する。
【００７８】
次に、図１５（ｂ）に示すように、第１絶縁膜ＩＦ１上にフォトレジストＰＲ５を形成する。フォトレジストＰＲ５は、第１絶縁膜ＩＦ１上に形成されたレジスト膜を露光・現像することにより形成される。
フォトレジストＰＲ５は、第１絶縁膜ＩＦ１のうちＮ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上に位置する部分が露出し、かつ第１絶縁膜ＩＦ１のうちセルトランジスタＣＴ１上に位置する部分が覆われるように形成される。
【００７９】
次いで、フォトレジストＰＲ５をマスクとして、第１絶縁膜ＩＦ１を選択的にエッチングする。当該エッチング工程は、例えばドライエッチングにより行われる。これにより、Ｎ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上の第１絶縁膜ＩＦ１が除去され、Ｎ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１が露出することとなる。
当該エッチング工程では、半導体基板ＳＢ１のうちフォトレジストＰＲ５により覆われていない領域がオーバーエッチングされる。すなわち、半導体基板ＳＢ１のうちＮ型トランジスタＮＴ１およびＰ型トランジスタＰＴ１が設けられる領域に位置する部分がオーバーエッチングされることとなる。また、フォトレジストＰＲ５により覆われていない素子分離膜ＥＩ２がオーバーエッチングされることとなる。
次いで、フォトレジストＰＲ５を除去する。フォトレジストＰＲ５の除去は、例えばアッシング処理により行われる。
【００８０】
次に、図１５（ｃ）に示すように、半導体基板ＳＢ１上および第１絶縁膜ＩＦ１上に、第２絶縁膜ＩＦ２を形成する。これにより、Ｎ型トランジスタＮＴ１上およびＰ型トランジスタＰＴ１上には、第１絶縁膜ＩＦ１を介さずに第２絶縁膜ＩＦ２が設けられる。この場合、Ｎ型トランジスタＮＴ１に接するように第２絶縁膜ＩＦ２が設けられる。また、Ｐ型トランジスタＰＴ１に接するように第２絶縁膜ＩＦ２が設けられる。なお、本実施形態においては、第２絶縁膜ＩＦ２は、例えばＤＲＡＭ部ＤＰ１、Ｌｏｇｉｃ部ＬＰ１、ＤＲＡＭ周辺回路部ＰＰ１、およびＳＲＡＭ部ＳＰ１を覆うように形成される。
第２絶縁膜ＩＦ２は、例えばＣＶＤ法により形成される。本実施形態においては、例えばＣＶＤ法による成膜の際の条件を調整することにより、Ｎ型トランジスタＮＴ１に対して圧縮応力が印加されるよう第２絶縁膜ＩＦ２を形成する。
このようにして、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２が形成される。
【００８１】
その後、第１の実施形態と同様に、第２絶縁膜ＩＦ２上に、容量素子ＣＥ１を含む多層配線構造を形成する。このようにして、図１４に示す半導体装置ＳＭ３が得られる。
【００８２】
図１６は、図１４に示す半導体装置ＳＭ３の変形例を示す断面図である。本変形例に示す半導体装置ＳＭ３においては、セルトランジスタＣＴ１が設けられている領域に第２絶縁膜ＩＦ２が設けられていない。すなわち、セルトランジスタＣＴ１上の層間絶縁膜ＩＩ１は、第１絶縁膜ＩＦ１と接するように設けられる。
これにより、第２絶縁膜ＩＦ２から第１絶縁膜ＩＦ１に対して印加される引張応力によって第１絶縁膜ＩＦ１からセルトランジスタＣＴ１に対して印加される圧縮応力が緩和されてしまうことを抑制できる。従って、より効率的にセルトランジスタＣＴ１におけるリーク電流の低減を図ることが可能となる。
【００８３】
本変形例において、ＤＲＡＭ部ＤＰ１と、ＤＲＡＭ部ＤＰ１以外の領域と、の間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、例えば互いに重なりあっている。このとき、第２絶縁膜ＩＦ２の端部が、第１絶縁膜ＩＦ１の端部上に重なることとなる。これらが重なる部分は、セルトランジスタＣＴ１が設けられている領域外であれば、その範囲は限定されない。なお、ＤＲＡＭ部ＤＰ１と、ＤＲＡＭ部ＤＰ１以外の領域と、の間に位置する第１絶縁膜ＩＦ１の端部と第２絶縁膜ＩＦ２の端部は、互いに離間していてもよい。
【００８４】
図１７は、図１６に示す半導体装置ＳＭ３の製造方法を示す断面図である。本変形例に示す半導体装置ＳＭ３の製造方法において、第１絶縁膜ＩＦ１を形成するとともに第２絶縁膜ＩＦ２を形成する工程は、第２絶縁膜ＩＦ２を形成する工程の後において、さらにセルトランジスタＣＴ１上の第２絶縁膜ＩＦ２を除去する工程を含む。この点を除いて、上述した本実施形態に係る半導体装置ＳＭ３の製造方法と同様である。
【００８５】
セルトランジスタＣＴ１上の第２絶縁膜ＩＦ２を除去する工程は、次のように行われる。まず、図１５（ｃ）に示すように第２絶縁膜ＩＦ２を形成した後、図１７（ａ）に示すようにＮ型トランジスタＮＴ１が位置する領域およびＰ型トランジスタＰＴ１が位置する領域を覆うようにフォトレジストＰＲ６を形成する。フォトレジストＰＲ６は、第２絶縁膜ＩＦ２上に設けられたレジスト膜を露光・現像することにより形成される。次いで、フォトレジストＰＲ６をマスクとして第２絶縁膜ＩＦ２を選択的にエッチングする。これにより、第１絶縁膜ＩＦ１上に設けられた第２絶縁膜ＩＦ２を除去する。本実施形態においては、少なくともセルトランジスタＣＴ１上に設けられた第２絶縁膜ＩＦ２が除去される。
これにより、セルトランジスタＣＴ１上の第２絶縁膜ＩＦ２が除去されることとなる。
【００８６】
本実施形態においても、第１の実施形態と同様の効果を得ることができる。
また、本実施形態では、セルトランジスタＣＴ１上に第１絶縁膜ＩＦ１を形成した後、Ｎ型トランジスタＮＴ１上に第２絶縁膜ＩＦ２を形成する。この場合、第１絶縁膜ＩＦ１および第２絶縁膜ＩＦ２を形成するに際し、セルトランジスタＣＴ１が設けられるＤＲＡＭ部ＤＰ１がオーバーエッチングされてしまうことを回避することができる。従って、オーバーエッチングに起因してセルトランジスタＣＴ１にダメージが生じてしまうことを抑制できる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００８８】
ＳＭ１、ＳＭ２、ＳＭ３  半導体装置
ＳＢ１  半導体基板
ＤＰ１  ＤＲＡＭ部
ＬＰ１  Ｌｏｇｉｃ部
ＰＰ１  ＤＲＡＭ周辺回路部
ＳＰ１  ＳＲＡＭ部
ＭＣ１  メモリセル
ＣＴ１  セルトランジスタ
ＣＥ１  容量素子
ＢＬ１  ビット線
ＮＴ１  Ｎ型トランジスタ
ＰＴ１  Ｐ型トランジスタ
ＩＦ１  第１絶縁膜
ＩＦ２  第２絶縁膜
ＧＥ１、ＧＥ２  ゲート電極
ＧＩ１、ＧＩ２  ゲート絶縁膜
ＳＷ１、ＳＷ２  サイドウォール
ＳＤ１、ＳＤ２  ソース・ドレイン領域
ＥＸ１、ＥＸ２  エクステンション領域
ＥＩ１、ＥＩ２  素子分離膜
ＣＯ１、ＣＯ２、ＣＯ３、ＣＯ４、ＣＯ５  コンタクトプラグ
ＩＩ１、ＩＩ２、ＩＩ３  層間絶縁膜
ＵＥ１  上部電極
ＣＩ１  容量絶縁膜
ＬＥ１  下部電極
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４、ＰＲ５、ＰＲ６  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2014053469.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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