(57)【要約】【課題】半導体装置の歩留り向上を図る。【解決手段】半導体基板１Ｓの厚さ方向において、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さが、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さよりも薄くなるように埋め込み層ＢＮＬ１を形成する。そして、埋め込み層ＢＮＬ１の厚さ方向の中心位置と、埋め込み層ＢＮＬ２の厚さ方向の中心位置が揃っている。この結果、例えば、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪む（凹む）ように配置される。言い換えれば、埋め込み層ＢＮＬ１の上面は、埋め込み層ＢＮＬ２の上面よりも低くなるように形成される。【選択図】図９
2014086564.tif 000002
【特許請求の範囲】
【請求項１】
ＮＰＮトランジスタとＰＮＰトランジスタとを組み合わせた静電保護素子を含み、
（ａ）半導体基板と、
（ｂ）前記半導体基板上に形成された半導体層と、
（ｃ）前記半導体基板内から前記半導体層内にわたって形成された第１埋め込み層と、
（ｄ）前記半導体層に形成された前記ＰＮＰトランジスタのＰ型エミッタ領域と、
（ｅ）前記半導体層に形成された前記ＮＰＮトランジスタのＰ型ベース領域と、
（ｆ）前記半導体層に形成され、平面視において、前記Ｐ型ベース領域に内包されるように形成された前記ＮＰＮトランジスタのＮ型エミッタ領域と、を備え、
前記半導体層は、前記ＰＮＰトランジスタのＮ型ベース領域として機能するとともに、前記ＮＰＮトランジスタのＮ型コレクタ領域としても機能し、かつ、前記ＮＰＮトランジスタの前記Ｐ型ベース領域は、前記ＰＮＰトランジスタのＰ型コレクタ領域としても機能する半導体装置であって、
前記第１埋め込み層のうち、断面視において、前記ＰＮＰトランジスタの前記Ｐ型エミッタ領域と前記ＮＰＮトランジスタの前記Ｐ型ベース領域で挟まれる部分を第１部分とし、前記第１部分以外の部分を第２部分とする場合、前記第１埋め込み層の前記第１部分は、前記第１埋め込み層の前記第２部分から窪んでいる半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１埋め込み層の前記第１部分上に形成されている前記半導体層の厚さは、前記第１埋め込み層の前記第２部分上に形成されている前記半導体層の厚さよりも厚い半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記第１埋め込み層の前記第１部分の上面は、前記第１埋め込み層の前記第２部分の上面よりも低い半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記半導体基板の厚さ方向において、
前記第１埋め込み層の前記第１部分の中心位置は、前記第１埋め込み層の前記第２部分の中心位置と揃っている半導体装置。
【請求項５】
請求項３に記載の半導体装置であって、
前記半導体基板の厚さ方向において、
前記第１埋め込み層の前記第１部分の中心位置は、前記第１埋め込み層の前記第２部分の中心位置よりも深い位置にある半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記第１埋め込み層の前記第１部分に導入されている不純物の濃度は、前記第１埋め込み層の前記第２部分に導入されている不純物の濃度よりも薄い半導体装置。
【請求項７】
請求項１に記載の半導体装置であって、
前記ＮＰＮトランジスタの前記Ｎ型エミッタ領域と前記Ｐ型ベース領域とは電気的に接続され、かつ、前記ＰＮＰトランジスタの前記Ｐ型エミッタ領域と前記Ｎ型ベース領域とは電気的に接続されている半導体装置。
【請求項８】
請求項１に記載の半導体装置であって、
前記静電保護素子は、電源端子とグランド端子の間に接続されている半導体装置。
【請求項９】
請求項１に記載の半導体装置であって、
前記静電保護素子は、出力端子とグランド端子の間に接続されている半導体装置。
【請求項１０】
請求項９に記載の半導体装置であって、
前記静電保護素子と並列に電界効果トランジスタが接続されている半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
前記静電保護素子は、前記半導体基板の静電保護素子形成領域に形成され、
前記電界効果トランジスタは、前記半導体基板のトランジスタ形成領域に形成され、
前記半導体基板の前記トランジスタ形成領域には、
（ｇ）前記半導体基板と、
（ｈ）前記半導体基板上に形成された前記半導体層と、
（ｉ）前記半導体基板内から前記半導体層内にわたって形成された第２埋め込み層と、
（ｊ）前記第２埋め込み層上の前記半導体層に形成されたソース領域と、
（ｋ）前記第２埋め込み層上の前記半導体層に形成され、前記ソース領域と離間したドレイン領域と、
（ｌ）前記ソース領域と前記ドレイン領域で挟まれたチャネル形成領域と、
（ｍ）前記チャネル形成領域上に形成されたゲート絶縁膜と、
（ｎ）前記ゲート絶縁膜上に形成されたゲート電極と、が形成されている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
前記半導体基板の厚さ方向において、
前記第２埋め込み層の中心位置は、前記第１埋め込み層の前記第２部分の中心位置と揃っており、かつ、前記第２埋め込み層の厚さは、前記第１埋め込み層の前記第２部分の厚さと同一である半導体装置。
【請求項１３】
請求項１１に記載の半導体装置であって、
前記第２埋め込み層に導入されている不純物の濃度は、前記第１埋め込み層の前記第２部分に導入されている不純物の濃度と同一である半導体装置。
【請求項１４】
ＮＰＮトランジスタとＰＮＰトランジスタとを組み合わせた静電保護素子を含み、
半導体基板と、
前記半導体基板上に形成された半導体層と、
前記半導体基板内から前記半導体層内にわたって形成された第１埋め込み層と、
前記半導体層に形成された前記ＰＮＰトランジスタのＰ型エミッタ領域と、
前記半導体層に形成された前記ＮＰＮトランジスタのＰ型ベース領域と、
前記半導体層に形成され、平面視において、前記Ｐ型ベース領域に内包されるように形成された前記ＮＰＮトランジスタのＮ型エミッタ領域と、を備え、
前記半導体層は、前記ＰＮＰトランジスタのＮ型ベース領域として機能するとともに、前記ＮＰＮトランジスタのＮ型コレクタ領域としても機能し、かつ、前記ＮＰＮトランジスタの前記Ｐ型ベース領域は、前記ＰＮＰトランジスタのＰ型コレクタ領域としても機能する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程と、
（ｂ）断面視において、前記半導体基板の第１領域を挟む第２領域に第２不純物濃度の第２半導体領域を形成する工程と、
（ｃ）前記（ｂ）工程後、エピタキシャル成長法により、前記半導体基板上に前記半導体層を形成する工程と、を有し、
前記（ｃ）工程で加えられる熱処理により、前記第２半導体領域から前記第１領域および前記半導体層に不純物が拡散して、前記半導体基板内から前記半導体層内にわたって前記第１埋め込み層が形成され、
前記第１埋め込み層のうち、平面視において、前記第１領域と重なる領域に形成されている部分を前記第１埋め込み層の第１部分とし、平面視において、前記第２領域と重なる領域に形成されている部分を前記第１埋め込み層の第２部分とする場合、前記第１埋め込み層の前記第１部分は、前記第１埋め込み層の前記第２部分から窪んで形成される半導体装置の製造方法。
【請求項１５】
請求項１４に記載の半導体装置の製造方法であって、
前記（ｂ）工程は、さらに、前記半導体基板の前記第１領域に、前記第２不純物濃度よりも低い第１不純物濃度の第１半導体領域を形成する半導体装置の製造方法。
【請求項１６】
ＮＰＮトランジスタとＰＮＰトランジスタとを組み合わせた静電保護素子を含み、
半導体基板と、
前記半導体基板上に形成された第１エピタキシャル層および前記第１エピタキシャル層上に形成された第２エピタキシャル層からなる半導体層と、
前記半導体基板内から前記半導体層内にわたって形成された第１埋め込み層と、
前記半導体層に形成された前記ＰＮＰトランジスタのＰ型エミッタ領域と、
前記半導体層に形成された前記ＮＰＮトランジスタのＰ型ベース領域と、
前記半導体層に形成され、平面視において、前記Ｐ型ベース領域に内包されるように形成された前記ＮＰＮトランジスタのＮ型エミッタ領域と、を備え、
前記半導体層は、前記ＰＮＰトランジスタのＮ型ベース領域として機能するとともに、前記ＮＰＮトランジスタのＮ型コレクタ領域としても機能し、かつ、前記ＮＰＮトランジスタの前記Ｐ型ベース領域は、前記ＰＮＰトランジスタのＰ型コレクタ領域としても機能する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程と、
（ｂ）前記半導体基板の第１領域に第１半導体領域を形成する工程と、
（ｃ）前記（ｂ）工程後、エピタキシャル成長法により、前記半導体基板上に前記第１エピタキシャル層を形成し、エピタキシャル成長法で使用される熱処理により、前記第１半導体領域から前記第１エピタキシャル層に不純物が拡散して、平面視において、前記第１領域と重なる領域の前記半導体基板から前記第１エピタキシャル層にわたって、前記第１埋め込み層の第１部分を形成する工程と、
（ｄ）前記（ｃ）工程後、断面視において、前記半導体基板の前記第１領域を挟む第２領域と重なる前記第１エピタキシャル層に第２半導体領域を形成する工程と、
（ｅ）前記（ｄ）工程後、エピタキシャル成長法により、前記第１エピタキシャル層上に第２エピタキシャル層を形成し、エピタキシャル成長法で使用される熱処理により、前記第２半導体領域から前記半導体基板および前記第２エピタキシャル層に不純物が拡散して、平面視において、前記第２領域と重なる領域の前記半導体基板、前記第１エピタキシャル層および前記第２エピタキシャル層にわたって、前記第１埋め込み層の第２部分を形成する工程と、を有し、
前記第１埋め込み層の前記第１部分は、前記第１埋め込み層の前記第２部分から窪んで形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、例えば、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせからなる静電保護素子を含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２０１２−３８９７４号公報（特許文献１）には、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせからなる静電保護素子を含む半導体装置が記載されている。
【０００３】
特開２００２−３５３２２８号公報（特許文献２）には、横型ＰＮＰトランジスタにおいて、エミッタ領域から埋め込み層へ流れる電流成分を低減し、横型ＰＮＰトランジスタの増幅率を向上させる技術が記載されている。具体的には、埋め込み層の第１領域内の部分の厚さは、第２領域から遠ざかるほど薄くなっており、エミッタ領域と埋め込み層との距離は、コレクタ領域と埋め込み層との距離よりも長くなっている。さらに、エミッタ領域の直下に形成されている埋め込み層の領域は、コレクタ領域の直下に形成されている埋め込み層の領域よりもＮ型不純物の濃度が低くなっているとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−３８９７４号公報
【特許文献２】特開２００２−３５３２２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば、半導体基板上に埋め込み層およびエピタキシャル層を形成し、この埋め込み層上のエピタキシャル層内に半導体素子を形成する半導体装置（アプリケーション）がある。この半導体装置において、高い静電保護性能が求められる場合には、半導体基板上に半導体素子とともに静電保護素子を形成することが行なわれている。
【０００６】
特に、静電保護素子の中でも、高い静電保護性能を有する静電保護素子として、ＮＰＮトランジスタ（バイポーラトランジスタ）とＰＮＰトランジスタ（バイポーラトランジスタ）との組み合わせからなる、いわゆるサイリスタ構造の静電保護素子が存在する。
【０００７】
このサイリスタ構造の静電保護素子は、静電気ノイズが半導体装置に印加された場合、内部の保護すべき半導体素子の耐圧よりも低い電圧でブレークダウンし、スナップバック状態に入ることで、端子間電圧が低下し、かつ、大電流を流しても静電保護素子の消費電力を低く抑えられる。このため、サイリスタ構造の静電保護素子を組み込んだ半導体装置によれば、静電気ノイズが印加された場合であっても、静電保護素子の発熱を抑制して、静電保護素子を破壊しにくくできるという特徴がある。
【０００８】
ここで、本発明者の検討によると、上述したサイリスタ構造の静電保護素子の特性は、埋め込み層上に形成されるエピタキシャル層の厚さの影響を大きく受けることが判明した。一方、半導体素子の特性もエピタキシャル層の厚さで変動することから、エピタキシャル層の厚さの有効範囲が規定されることになる。このため、静電保護素子の特性へのアプリケーションからの要求や半導体素子の特性によっては、エピタキシャル層の厚さの制限（有効範囲）が、エピタキシャル層を形成する際の厚さのゆらぎの規格範囲よりも狭くなってしまうことがある。この場合、要求される静電保護素子の特性や半導体素子の特性を満足できない事態が生じることになり、半導体装置の歩留りを低下させる要因となってしまう。
【０００９】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
一実施の形態における半導体装置は、半導体基板上に第１埋め込み層を介して形成された半導体層にＮＰＮトランジスタとＰＮＰトランジスタとを組み合わせた静電保護素子が形成されている。このとき、第１埋め込み層のうち、平面視において、ＰＮＰトランジスタのＰ型エミッタ領域とＮＰＮトランジスタのＰ型ベース領域で挟まれる部分を第１部分とし、前記第１部分以外の部分を第２部分とする場合、第１埋め込み層の第１部分は、第１埋め込み層の第２部分から窪んでいるものである。
【００１１】
また、一実施の形態における半導体装置の製造方法は、エピタキシャル成長法により、半導体基板上に半導体層を形成する工程を有し、この工程で加えられる熱処理により、半導体基板内から半導体層内にわたって第１埋め込み層が形成される。このとき、第１埋め込み層のうち、平面視において、第１領域と重なる領域に形成されている部分を第１埋め込み層の第１部分とし、平面視において、第２領域と重なる領域に形成されている部分を第１埋め込み層の第２部分とする場合、第１埋め込み層の第１部分は、第１埋め込み層の前記第２部分から窪んで形成されるものである。
【００１２】
さらに、一実施の形態における半導体装置の製造方法は、エピタキシャル成長法により、半導体基板上に第１エピタキシャル層を形成し、平面視において、第１領域と重なる領域の半導体基板から第１エピタキシャル層にわたって、第１埋め込み層の第１部分を形成する。その後、エピタキシャル成長法により、第１エピタキシャル層上に第２エピタキシャル層を形成し、平面視において、第２領域と重なる領域の半導体基板、第１エピタキシャル層および第２エピタキシャル層にわたって、第１埋め込み層の第２部分を形成する。このとき、第１埋め込み層の第１部分は、第１埋め込み層の第２部分から窪んで形成されるものである。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の歩留り向上を図ることができる。
【図面の簡単な説明】
【００１４】
【図１】静電保護素子の回路構成を示す回路図である。
【図２】関連技術における静電保護素子のレイアウト構成を示す平面図である。
【図３】図２のＡ−Ａ線で切断した断面図である。
【図４】静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。
【図５】図４に示すグラフにおいて、静電保護素子に要求される条件を示したグラフである。
【図６】ホールド電圧とエピタキシャル層の厚さとの関係、および、破壊電流とエピタキシャル層の厚さとの関係を示すグラフである。
【図７】一般的なバイポーラトランジスタの電流−電圧特性を示すグラフである。
【図８】実施の形態１における静電保護素子のレイアウト構成を示す平面図である。
【図９】図８のＡ−Ａ線で切断した断面図である。
【図１０】図９のＡ−Ａ線およびＢ−Ｂ線での不純物プロファイルを示すグラフである。
【図１１】実施の形態１の静電保護素子において、ホールド電圧とエピタキシャル層の厚さとの関係、および、破壊電流とエピタキシャル層の厚さとの関係を示すグラフである。
【図１２】本実施の形態１における静電保護素子と、埋め込み層全体の厚さおよび不純物濃度を小さくした場合の静電保護素子において、静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。
【図１３】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】背景技術におけるＰＮＰトランジスタの断面構造を示す図である。
【図２２】実施の形態２における静電保護素子の断面構成を示す図である。
【図２３】図２２のＡ−Ａ線およびＢ−Ｂ線での不純物プロファイルを示すグラフである。
【図２４】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】実施の形態３における静電保護素子の断面構成を示す図である。
【図２７】図２６のＡ−Ａ線およびＢ−Ｂ線での不純物プロファイルを示すグラフである。
【図２８】実施の形態３における半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態４における半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２０】
（実施の形態１）
＜静電保護素子の回路構成＞
図１は、静電保護素子の回路構成を示す回路図である。図１に示すように、電源電位（Ｖｄｄ）が印加される電源端子ＴＥ１と、基準電位（ＧＮＤ電位）が印加されるグランド端子ＴＥ２の間に静電保護素子ＥＳＤが設けられている。これにより、電源端子ＴＥ１とグランド端子ＴＥ２の間に大きな静電気ノイズが印加された場合であっても、電源端子ＴＥ１とグランド端子ＴＥ２の間に接続されている内部回路素子（図示せず）を保護することができる。同様に、静電保護素子ＥＳＤは、出力端子ＴＥ３とグランド端子ＴＥ２の間にも設けることができる。この場合、静電保護素子ＥＳＤは、出力端子ＴＥ３とグランド端子ＴＥ２の間に接続されている出力トランジスタ（電界効果トランジスタ）Ｑ１と並列に接続されることになる。したがって、例えば、出力端子ＴＥ３とグランド端子ＴＥ２の間に静電気ノイズが加わった場合であっても、静電保護素子ＥＳＤによって、静電保護素子ＥＳＤと並列接続されている出力トランジスタＱ１を保護することができる。
【００２１】
具体的に、上述した静電保護素子ＥＳＤは、例えば、図１に示すように、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせからなる、いわゆるサイリスタ構造をしている。このサイリスタ構造の静電保護素子ＥＳＤは、静電気ノイズが半導体装置に印加された場合、内部の保護すべき内部回路素子（半導体素子）の耐圧よりも低い電圧でブレークダウンし、スナップバック状態に入ることで、端子間電圧が低下し、かつ、大電流を流しても静電保護素子の消費電力を低く抑えられる。このため、サイリスタ構造の静電保護素子ＥＳＤを組み込んだ半導体装置によれば、静電気ノイズが印加された場合であっても、静電保護素子の発熱を抑制して、静電保護素子を破壊しにくくできるという特徴がある。
【００２２】
以下では、まず、本実施の形態１における半導体装置に関連した関連技術について説明し、その後、この関連技術に存在する改善の余地について説明する。そして、この関連技術に存在する改善の余地に対する工夫を施した本実施の形態１における技術的思想について説明することにする。
【００２３】
＜関連技術における静電保護素子のレイアウト構成＞
図２は、関連技術における静電保護素子のレイアウト構成を示す平面図である。図２において、半導体基板１Ｓには、Ｐ型不純物が導入されており、この半導体基板１Ｓに、Ｎ型半導体層からなる埋め込み層ＢＮＬが形成されている。そして、平面視において、この埋め込み層ＢＮＬに内包されるようにＮ型半導体領域ＮＲ１およびＮ型半導体領域ＮＲ２が形成されている。さらに、平面視において、埋め込み層ＢＮＬに内包されるようにＮ型半導体層からなるエピタキシャル層ＥＰＩが形成されており、平面視において、このエピタキシャル層ＥＰＩに内包されるように、Ｐ型半導体領域ＰＲ１およびＰ型半導体領域ＰＲ２が互いに離間して設けられている。さらに、平面視において、Ｐ型半導体領域ＰＲ１に内包されるように、Ｐ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）と、Ｎ型エミッタ領域ＮＥＲが互いに離間して形成されている。また、平面視において、Ｐ型半導体領域ＰＲ２に内包されるようにＰ型エミッタ領域ＰＥＲが形成されている。また、図２ではＰ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）と、Ｎ型エミッタ領域ＮＥＲは離間して形成しているが、接触していても良い。
【００２４】
＜関連技術における静電保護素子の断面構成＞
次に、このようにレイアウト構成されている関連技術における静電保護素子の断面構成について説明する。図３は、図２のＡ−Ａ線で切断した断面図である。図３に示すように、Ｐ型不純物を導入した半導体基板１Ｓ上には、Ｎ型半導体層からなる埋め込み層ＢＮＬが形成されており、この埋め込み層ＢＮＬ上に、Ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されている。このとき、埋め込み層ＢＮＬは、半導体基板１Ｓの内部からエピタキシャル層ＥＰＩ側にも拡散して形成される。
【００２５】
そして、エピタキシャル層ＥＰＩの表面には、素子分離領域ＳＴＩが形成されている。さらに、埋め込み層ＢＮＬの端部上からエピタキシャル層ＥＰＩの表面にわたってＮ型半導体領域ＮＲ１が形成されており、埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１で囲まれたエピタキシャル層ＥＰＩの領域に静電保護素子が形成されている。具体的に、関連技術において、静電保護素子は、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせから構成されており、埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１で囲まれた領域に、ＮＰＮトランジスタとＰＮＰトランジスタが形成される。
【００２６】
具体的に、図３に示すように、埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１で囲まれたエピタキシャル層ＥＰＩにＰ型半導体領域ＰＲ１およびＰ型半導体領域ＰＲ２が形成されており、このＰ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２は、互いに離間して形成されている。そして、Ｐ型半導体領域ＰＲ１に内包されるように、Ｐ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）およびＮ型エミッタ領域ＮＥＲが形成されている。このＰ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）とＮ型エミッタ領域ＮＥＲとは、素子分離領域ＳＴＩで分離されるように形成されている。
【００２７】
一方、Ｐ型半導体領域ＰＲ２に内包されるように、Ｐ型エミッタ領域ＰＥＲが形成されており、さらに、Ｎ型半導体領域ＮＲ１に内包されるように、Ｎ型半導体領域ＮＲ２が形成されている。このＮ型半導体領域ＮＲ２は、Ｎ型コレクタ領域ＮＣＲにもなる。
【００２８】
このように構成されている関連技術における静電保護素子においては、Ｎ型エミッタ領域ＮＥＲがＮＰＮトランジスタのエミッタ領域となり、Ｐ型ベース領域ＰＢＲおよびＰ型半導体領域ＰＲ１がＮＰＮトランジスタのベース領域となる。また、Ｎ型半導体層であるエピタキシャル層ＥＰＩと埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１とＮ型コレクタ領域ＮＣＲによって、ＮＰＮトランジスタのコレクタ領域が構成される。以上のようにして、埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１で囲まれた領域に、ＮＰＮトランジスタが形成されていることがわかる。
【００２９】
また、関連技術における静電保護素子においては、Ｐ型エミッタ領域ＰＥＲがＰＮＰトランジスタのエミッタ領域となり、Ｎ型半導体層であるエピタキシャル層ＥＰＩとＮ型半導体領域ＮＲ１によって、ＰＮＰトランジスタのベース領域が構成される。そして、Ｐ型半導体領域ＰＲ１およびＰ型コレクタ領域ＰＣＲがＰＮＰトランジスタのコレクタ領域となる。以上のようにして、埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１で囲まれた領域に、ＰＮＰトランジスタが形成されていることがわかる。
【００３０】
以上のことから、図３に示すように、埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１で囲まれた領域に、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせからなる、いわゆるサイリスタ構造の静電保護素子が形成されていることがわかる。特に、関連技術における静電保護素子においては、ＮＰＮトランジスタのＰ型ベース領域が、ＰＮＰトランジスタのＰ型コレクタ領域にもなっており、さらに、ＮＰＮトランジスタのＮ型コレクタ領域が、ＰＮＰトランジスタのＮ型ベース領域にもなっていることがわかる。
【００３１】
＜関連技術における静電保護素子の動作＞
関連技術における静電保護素子は、上記のように構成されており、以下に、その動作について、図３を参照しながら説明する。
【００３２】
まず、図３に示すように、ＰＮＰトランジスタのベース領域となるＮＰＮトランジスタのＮ型コレクタ領域ＮＣＲと、ＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲが、ともに電源端子ＴＥ１に接続されており、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲと、ＮＰＮトランジスタのＮ型エミッタ領域ＮＥＲが、ともにグランド端子ＴＥ２に接続されている。このため、ＰＮＰトランジスタのベース領域（Ｎ型コレクタ領域）とＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲは、ショートしていることになる。同様に、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲとＮＰＮトランジスタのＮ型エミッタ領域ＮＥＲは、ショートしていることになる。
【００３３】
このことから、静電気ノイズが印加されていない通常状態では、ＰＮＰトランジスタのベース領域（Ｎ型コレクタ領域）とＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲの間にバイアス電圧が印加されないことから、ＰＮＰトランジスタがオン動作することはない。同様に、静電気ノイズが印加されていない通常状態では、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲとＮＰＮトランジスタのＮ型エミッタ領域ＮＥＲの間にバイアス電圧が印加されないことから、ＮＰＮトランジスタがオン動作することはない。
【００３４】
続いて、例えば、電源端子ＴＥ１とグランド端子ＴＥ２の間に静電気ノイズ（静電気電圧）が印加された場合を考える。特に、電源端子ＴＥ１側に正電圧が印加され、グランド端子側に負電圧が印加されるとする。この場合、電源端子ＴＥ１とグランド端子ＴＥ２の間には、高い電圧が印加されることになる。特に、グランド端子ＴＥ２と電気的に接続されているＰ型半導体領域ＰＲ１に負電圧が印加され、電源端子ＴＥ１と電気的に接続されているＮ型半導体層であるエピタキシャル層ＥＰＩに正電圧が印加されることになる。したがって、エピタキシャル層ＥＰＩとＰ型半導体領域ＰＲ１の境界領域に形成されるＰＮ接合には、逆バイアスが印加されることになる。この逆バイアスが接合耐圧を超えると、アバランシェ現象が発現し、アバランシェブレークダウン状態となる。
【００３５】
この結果、多量の電子および正孔が発生し、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲおよびＰ型半導体領域ＰＲ１にベース電流が流れる。そして、このベース電流がＰ型半導体領域ＰＲ１およびＰ型ベース領域ＰＢＲによるベース抵抗に流れることにより、ＮＰＮトランジスタのＮ型エミッタ領域ＮＥＲと、このＮ型エミッタ領域ＮＥＲ直下のＰ型半導体領域ＰＲ１との間に電位差が生じる。この結果、ＮＰＮトランジスタがオン動作する。
【００３６】
これにより、電源端子ＴＥ１→Ｎ型コレクタ領域ＮＣＲ→Ｎ型半導体領域ＮＲ１→エピタキシャル層ＥＰＩ＋埋め込み層ＢＮＬ→Ｐ型半導体領域ＰＲ１→Ｎ型エミッタ領域ＮＥＲ→グランド端子ＴＥ２へＮＰＮトランジスタのコレクタ電流が流れる。このため、電源端子ＴＥ１とグランド端子ＴＥ２の間の電圧は、コレクタ電流とコレクタ抵抗Ｒｃの積で決定される電圧が要素の一つとなっているホールド電圧まで低下することになる。つまり、電源端子ＴＥ１とグランド端子ＴＥ２の間に高電圧である静電気ノイズが印加されると、ＮＰＮトランジスタがオン状態となり、電源端子ＴＥ１とグランド端子ＴＥ２の間の電圧がホールド電圧に低下することになる。この電圧が低下する状態は、スナップバック状態と呼ばれる。
【００３７】
さらに、ＮＰＮトランジスタがオン動作してスナップバック状態に入った後、ＮＰＮトランジスタのコレクタ電流が流れることにより、エピタキシャル層ＥＰＩに電位差が生じることになる。この結果、ＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲおよびＰ型半導体領域ＰＲ２と、このＰ型半導体領域ＰＲ２の直下に存在するエピタキシャル層ＥＰＩとの間に電位差が生じる。このとき、Ｎ型半導体層であるエピタキシャル層ＥＰＩは、ＰＮＰトランジスタのベース領域としても機能するため、ＰＮＰトランジスタのベース領域とＰ型エミッタ領域ＰＥＲの間に電位差が生じることになる。これにより、ＰＮＰトランジスタがオン動作することになる。
【００３８】
ＰＮＰトランジスタがオン動作することにより、ＰＮＰトランジスタのコレクタ電流が流れ、このＰＮＰトランジスタのコレクタ電流が流れることにより、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲおよびＰ型半導体領域ＰＲ１にベース電流が供給されることになる。この結果、ＮＰＮトランジスタにおいては、ベース電流が増加することから、ＮＰＮトランジスタのコレクタ電流が増加する。
【００３９】
このようにして、ＮＰＮトランジスタのコレクタ電流が増加すると、このコレクタ電流とコレクタ抵抗Ｒｃの積が上がることで端子間電圧が上昇する。すなわち、電源端子ＴＥ１とグランド端子ＴＥ２の間の端子間電圧がホールド電圧から上昇することになる。このとき、コレクタ電流と端子間電圧の積で決定される電力が静電保護素子に供給されることになり、静電保護素子が発熱し、静電保護素子の温度が上昇する。
【００４０】
ただし、静電気ノイズにおける電荷の帯電量（静電気電圧に対応する）が比較的小さい場合には、その後、静電保護素子を流れるＮＰＮトランジスタのコレクタ電流が減少して端子間電圧が低下する。この結果、端子間電圧がホールド電圧Ｖｈｏｌｄ以下になって、静電保護素子の動作が停止する。
【００４１】
このように関連技術における静電保護素子によれば、電源端子ＴＥ１とグランド端子ＴＥ２の間に高電圧である静電気ノイズが印加される場合であっても、ＮＰＮトランジスタがオン動作することによるスナップバック状態に入ることにより、電源端子ＴＥ１とグランド端子ＴＥ２の間の電圧がホールド電圧に低下する。この結果、電源端子ＴＥ１とグランド端子ＴＥ２の間に接続されている内部回路素子を静電気ノイズから保護することができる。
【００４２】
一方、静電気ノイズにおける電荷の帯電量が比較的大きい場合には、その後、ＮＰＮトランジスタのコレクタ電流が増加し続けるため、このコレクタ電流とコレクタ抵抗Ｒｃの積により端子間電圧が上昇する。そして、静電保護素子を構成するＮＰＮトランジスタのコレクタ電流が一定電流を超えると、静電保護素子の温度が破壊限界を超えることになり、静電保護素子の破壊に至る。
【００４３】
以上の動作をまとめると、図４に示すようになる。図４は、静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。図４において、横軸は端子間電圧を示しており、縦軸は静電保護素子を流れる電流を示している。
【００４４】
図４において、静電保護素子が接続されている端子間に静電気ノイズなどによって高電圧が印加され、この高電圧がアバランシェ耐圧ＢＶｊを超えると、静電保護素子の一部を構成するＮＰＮトランジスタがオン動作してスナップバック状態になる。このとき、端子間電圧は、スナップバック電圧Ｖｔ１から低下し、ホールド電圧Ｖｈｏｌｄに低下する。その後、静電保護素子の一部を構成するＰＮＰトランジスタがオン動作することにより、静電保護素子に流れる電流が増加する。この結果、端子間電圧が上昇し、静電保護素子に加わる電力が増加することになる。このことから、静電保護素子が発熱し、静電保護素子の温度が上昇する。そして、静電気ノイズにおける電荷の帯電量が比較的小さい場合には、その後、帯電した電荷を放出するために流れるＮＰＮトランジスタのコレクタ電流が減少して端子間電圧が低下する。この結果、端子間電圧がホールド電圧Ｖｈｏｌｄ以下になって、静電保護素子の動作が停止する。一方、静電気ノイズにおける電荷の帯電量が比較的大きい場合には、帯電した電荷を放出するために流れるＮＰＮトランジスタのコレクタ電流が増加し続け、静電保護素子の温度が上昇する。そして、静電保護素子の温度が破壊限界を超えることになり、静電保護素子の破壊に至ることになる。この時の破壊電流がＩｂｒｋになる。
【００４５】
＜静電保護素子に要求される条件＞
したがって、より大きな帯電量の静電気ノイズが印加される場合であっても、静電保護素子の破壊が生じないようにする観点から、静電保護素子の破壊が生じる破壊電流Ｉｂｒｋが大きいことが要求される。さらに、静電保護素子には、破壊電流Ｉｂｒｋが大きいことだけでなく、以下に示す条件も満たしている必要がある。
【００４６】
図５は、図４に示すグラフにおいて、静電保護素子に要求される条件を示したグラフである。図５に示すように、まず、アバランシェ耐圧（ブレークダウン電圧）ＢＶｊは、半導体装置（アプリケーション）の最大定格以上である必要がある。なぜなら、静電保護素子のアバランシェ耐圧ＢＶｊが半導体装置の最大定格よりも小さくなると、半導体装置の最大定格に達しない電圧であっても、静電保護素子がアバランシェブレークダウン状態となり、最大定格以下の電圧で静電保護素子が動作してしまうからである。逆に言えば、最大定格の範囲内では、半導体装置が破壊されないことから、最大定格の範囲内で静電保護素子を動作させる必要性はなく、静電保護素子の動作が必要とされるには、半導体装置が破壊される可能性のある最大定格以上の電圧が印加される場合であるからである。
【００４７】
次に、図５に示すように、スナップバック電圧Ｖｔ１は、内部回路素子（被保護素子）の耐圧Ｖｂｒｋよりも小さいことが要求される。なぜなら、スナップバック電圧Ｖｔ１が内部回路素子の耐圧Ｖｂｒｋよりも大きくなると、静電保護素子が動作した場合、内部回路素子に耐圧Ｖｂｒｋ以上の電圧が印加されることになり、内部回路素子が破壊されてしまう可能性があるからである。
【００４８】
続いて、図５に示すように、ホールド電圧Ｖｈｏｌｄは、電源電圧Ｖｄｄよりも大きいことが要求される。なぜなら、ホールド電圧Ｖｈｏｌｄが電源電圧Ｖｄｄよりも小さくなると、静電保護素子の動作が停止しなくなるからである。以上のように、静電保護素子には、様々な条件が要求されることになる。
【００４９】
＜関連技術における改善の余地＞
上述したように、静電保護素子の性能を決める条件として、ホールド電圧Ｖｈｏｌｄや破壊電流Ｉｂｒｋが存在するが、本発明者が検討したところ、ホールド電圧Ｖｈｏｌｄや破壊電流Ｉｂｒｋは、プロセス条件のゆらぎの影響を受けることが判明した。特に、本発明者の検討によると、例えば、図３に示す埋め込み層ＢＮＬ上に形成されるエピタキシャル層ＥＰＩの厚さのゆらぎによる影響が大きいことが判明した。
【００５０】
以下に、ホールド電圧Ｖｈｏｌｄとエピタキシャル層ＥＰＩの厚さとの関係、および、破壊電流Ｉｂｒｋとエピタキシャル層ＥＰＩの厚さとの関係について説明する。図６は、ホールド電圧Ｖｈｏｌｄとエピタキシャル層ＥＰＩの厚さとの関係、および、破壊電流Ｉｂｒｋとエピタキシャル層ＥＰＩの厚さとの関係を示すグラフである。図６において、横軸は、エピタキシャル層ＥＰＩの厚さを示している。一方、左側の縦軸は、ホールド電圧Ｖｈｏｌｄを示しており、右側の縦軸は、破壊電流Ｉｂｒｋを示している。
【００５１】
図６に示すように、まず、ホールド電圧Ｖｈｏｌｄに着目すると、エピタキシャル層ＥＰＩの厚さが厚くなるほど、ホールド電圧Ｖｈｏｌｄは低下することがわかる。この要因の１つとして以下に示す事項が考えられる。すなわち、エピタキシャル層ＥＰＩの厚さが厚くなるということは、ＮＰＮトランジスタのコレクタ領域の一部として機能するエピタキシャル層ＥＰＩの厚さが厚くなることを意味している。このことは、図３に示すコレクタ抵抗Ｒｃが低下することを意味し、この結果、コレクタ抵抗Ｒｃとコレクタ電流の積からなる電圧ドロップが要素の一つであるホールド電圧Ｖｈｏｌｄが低下することになる。
【００５２】
以上のことから、エピタキシャル層ＥＰＩの厚さが厚くなると、ホールド電圧Ｖｈｏｌｄが低下することが説明できる。そして、このホールド電圧Ｖｈｏｌｄの下限値は、電源電圧Ｖｄｄで規定されることから、図６に示すように、エピタキシャル層ＥＰＩの厚さの最大値は、ホールド電圧Ｖｈｏｌｄが電源電圧Ｖｄｄであるときの値となる。
【００５３】
一方、図６に示すように、破壊電流Ｉｂｒｋに着目すると、エピタキシャル層ＥＰＩの厚さが薄くなると、破壊電流Ｉｂｒｋが低下することがわかる。この要因の１つとして、静電保護素子の一部を構成するＰＮＰトランジスタのゲイン（電流増幅率）の低下を挙げることができる。すなわち、エピタキシャル層ＥＰＩの厚さが薄くなるということは、ＰＮＰトランジスタのベース領域として機能するエピタキシャル層ＥＰＩの厚さが薄くなることを意味している。このことは、ＰＮＰトランジスタのベース領域の縦方向（厚さ方向）の幅が狭くなることを意味している。
【００５４】
ここで、ＰＮＰトランジスタを流れる電流（正孔電流）は、図３に示すように、Ｐ型エミッタ領域からＰ型半導体領域ＰＲ２→エピタキシャル層ＥＰＩ（Ｎ型ベース領域）→Ｐ型半導体領域ＰＲ１に流れる。このとき、エピタキシャル層ＥＰＩの厚さが薄くなると、エピタキシャル層ＥＰＩを電流が流れる際、エピタキシャル層ＥＰＩの下層に形成されている不純物濃度の高いＮ型半導体層である埋め込み層ＢＮＬと接触しやすくなる。このように、エピタキシャル層ＥＰＩを流れる電流（正孔電流）が埋め込み層ＢＮＬに達すると、埋め込み層ＢＮＬに多数存在する電子と再結合してしまい、ＰＮＰトランジスタのコレクタ領域の一部であるＰ型半導体領域ＰＲ１には到達せず、ＰＮＰトランジスタのベース電流となってしまうのである。つまり、エピタキシャル層ＥＰＩの厚さが薄くなると、エピタキシャル層ＥＰＩを流れる電流（正孔電流）が埋め込み層ＢＮＬと接触しやすくなり、これによって、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が減少し、ＰＮＰトランジスタのベース電流となる成分が増加することになる。このことは、ＰＮＰトランジスタのゲインが低下することを意味する。
【００５５】
以上のようにして、エピタキシャル層ＥＰＩの厚さが薄くなると、ＰＮＰトランジスタのゲインが低下して、ＰＮＰトランジスタのコレクタ電流が減少することになる。ここで、図３に示す関連技術における静電保護素子においては、ＰＮＰトランジスタのコレクタ電流が、ＮＰＮトランジスタのベース電流としての機能も果たすことから、結果として、エピタキシャル層ＥＰＩの厚さが薄くなると、ＮＰＮトランジスタのベース電流が減少することになる。これにより、破壊電流Ｉｂｒｋが低下することになる。以下に、この理由について説明する。
【００５６】
図７は、一般的なバイポーラトランジスタの電流−電圧特性を示すグラフである。図７において、横軸はコレクタ−エミッタ間電圧を示しており、縦軸はコレクタ電流を示している。図７において曲線（１）は、相対的にベース電流が大きい場合の電流−電圧特性を示しており、曲線（２）は、相対的にベース電流が小さい場合の電流−電圧特性を示している。例えば、図７において、同じコレクタ電流Ｉ１を流す場合、ベース電流が大きいと（曲線（１））、コレクタ−エミッタ間電圧Ｖｃｅが小さな電圧Ｖ１となる。一方、ベース電流が小さいと（曲線（２））、コレクタ−エミッタ間電圧Ｖｃｅが大きな電圧Ｖ２となることがわかる。したがって、この特性を考えると、図３に示す関連技術における静電保護素子において、ＮＰＮトランジスタのベース電流が大きな状態で（図７の曲線（１）に相当）、ＮＰＮトランジスタのコレクタ電流Ｉ１が流れるとき、ＮＰＮトランジスタのコレクタ−エミッタ間電圧に相当する電源端子ＴＥ１とグランド端子ＴＥ２の間の端子間電圧は、電圧Ｖ１となる。一方、ＮＰＮトランジスタのベース電流が小さな状態で（図７の曲線（２）に相当）、ＮＰＮトランジスタのコレクタ電流Ｉ１が流れるとき、ＮＰＮトランジスタのコレクタ−エミッタ間電圧に相当する電源端子ＴＥ１とグランド端子ＴＥ２の間の端子間電圧は、電圧Ｖ２となる。
【００５７】
このことから、ＮＰＮトランジスタのベース電流が大きな状態で、ＮＰＮトランジスタのコレクタ電流Ｉ１が流れるとき、静電保護素子において、Ｉ１×Ｖ１の電力が消費されることになる。一方、ＮＰＮトランジスタのベース電流が小さな状態で、ＮＰＮトランジスタのコレクタ電流Ｉ１が流れるとき、静電保護素子において、Ｉ１×Ｖ２（＞Ｉ１×Ｖ１）の電力が消費されることになる。したがって、ＮＰＮトランジスタのベース電流が低減されると、同じコレクタ電流Ｉ１を流す場合でも、端子間電圧が大きくなる結果、消費電力が大きくなることになる。このことは、ＮＰＮトランジスタのベース電流が低減されると、消費電力が大きくなるため、静電保護素子が発熱して破壊しやすくなることを意味する。したがって、ＮＰＮトランジスタのベース電流が低減されると、静電保護素子の破壊電流Ｉｂｒｋは小さくなることがわかる。
【００５８】
以上のことから、エピタキシャル層ＥＰＩの厚さが薄くなると、ＰＮＰトランジスタのゲインが低下して、ＰＮＰトランジスタのコレクタ電流が減少する。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、ＮＰＮトランジスタのベース電流が減少することになる。さらに、ＮＰＮトランジスタのベース電流が減少すると、静電保護素子の破壊電流Ｉｂｒｋが低下することになる。このため、結局、エピタキシャル層ＥＰＩの厚さが薄くなると、静電保護素子の破壊電流Ｉｂｒｋが低下することになる。
【００５９】
この破壊電流Ｉｂｒｋの値は、半導体装置（アプリケーション）の要求で下限値が制限されることから、エピタキシャル層ＥＰＩの厚さの最小値は、破壊電流Ｉｂｒｋの下限値を確保する観点から規定されることになる。したがって、例えば、図６に示すように、ホールド電圧Ｖｈｏｌｄと破壊電流Ｉｂｒｋが設定されることにより、エピタキシャル層ＥＰＩの厚さに有効範囲が規定されることになる。この場合、エピタキシャル層ＥＰＩの厚さが上述した有効範囲に入っていれば、静電保護素子の性能を確保することができる。
【００６０】
ところが、例えば、図６に示すように、半導体装置（アプリケーション）の要求や内部回路素子の特性によっては、上述した有効範囲が、エピタキシャル層ＥＰＩを形成する際の厚さのゆらぎよりも狭くなってしまうことが考えられる。この場合、製造される半導体装置の中には、静電保護素子の性能を充分に発揮できない製品が製造されるおそれがある。つまり、関連技術においては、半導体装置の歩留りの低下を引き起こす可能性があり、この点で、関連技術には改善の余地が存在することになる。
【００６１】
ここで、例えば、上述した有効範囲を広げる手段として、ＰＮＰトランジスタのゲインを上げて、破壊電流Ｉｂｒｋを大きくすることが考えられる。具体的に、関連技術において、ＰＮＰトランジスタのゲインを上げる方法としては、例えば、ＰＮＰトランジスタのコレクタ領域とエミッタ領域との間の距離を狭くすることが考えられる。しかし、ＰＮＰトランジスタのコレクタ領域とエミッタ領域との間を狭くすると、エピタキシャル層ＥＰＩからなるＮＰＮトランジスタのコレクタ抵抗Ｒｃも小さくなり、この結果、ホールド電圧Ｖｈｏｌｄが低下してしまう。また、ＰＮＰトランジスタの耐圧も低下するため、静電保護素子のアバランシェ耐圧（ブレークダウン電圧）も低下してしまうことになる。
【００６２】
そこで、本実施の形態１では、静電保護素子におけるホールド電圧Ｖｈｏｌｄの低下やアバランシェ耐圧（ブレークダウン電圧）の低下を引き起こすことなく、静電保護素子の一部を構成するＰＮＰトランジスタのゲインを向上させることにより、静電保護素子の一部を構成するＮＰＮトランジスタのベース電流を増加させて、破壊電流Ｉｂｒｋを大きくする工夫を施している。以下では、この工夫を施した本実施の形態１における技術的思想について説明することにする。
【００６３】
＜実施の形態１における静電保護素子のレイアウト構成＞
図８は、本実施の形態１における静電保護素子のレイアウト構成を示す平面図である。図８において、半導体基板１Ｓには、Ｐ型不純物が導入されており、この半導体基板１Ｓに、Ｎ型半導体層からなる埋め込み層ＢＮＬ２が形成されている。そして、平面視において、この埋め込み層ＢＮＬ２に内包されるようにＮ型半導体領域ＮＲ１およびＮ型半導体領域ＮＲ２が形成されている。さらに、平面視において、埋め込み層ＢＮＬ２に内包されるようにＮ型半導体層からなるエピタキシャル層ＥＰＩが形成されており、平面視において、このエピタキシャル層ＥＰＩに内包されるように、Ｐ型半導体領域ＰＲ１およびＰ型半導体領域ＰＲ２が互いに離間して設けられている。さらに、平面視において、Ｐ型半導体領域ＰＲ１に内包されるように、Ｐ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）と、Ｎ型エミッタ領域ＮＥＲが互いに離間して形成されている。なお、このＰ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）と、Ｎ型エミッタ領域ＮＥＲは接触していても良い。また、平面視において、Ｐ型半導体領域ＰＲ２に内包されるようにＰ型エミッタ領域ＰＥＲが形成されている。
【００６４】
ここで、本実施の形態１では、平面視において、Ｐ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２に挟まれた領域に、Ｎ型半導体層からなる埋め込み層ＢＮＬ１が形成されている点に特徴がある。この埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２よりも不純物濃度が低くなっている。これにより、静電保護素子におけるホールド電圧の低下やアバランシェ耐圧の低下を引き起こすことなく、静電保護素子の一部を構成するＰＮＰトランジスタのゲインを向上させることができる。この結果、静電保護素子の一部を構成するＮＰＮトランジスタのベース電流を増加させて、破壊電流を大きくすることができるが、この詳細なメカニズムについては、後述することにする。
【００６５】
＜実施の形態１における静電保護素子の断面構成＞
次に、このようにレイアウト構成されている本実施の形態１における静電保護素子の断面構成について説明する。図９は、図８のＡ−Ａ線で切断した断面図である。図９に示すように、Ｐ型不純物を導入した半導体基板１Ｓ上には、Ｎ型半導体層からなる埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２が形成されており、この埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２上に、Ｎ型半導体層からなるエピタキシャル層ＥＰＩが形成されている。このとき、埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２は、半導体基板１Ｓの内部から拡散によりエピタキシャル層ＥＰＩの内部にわたって形成されている。
【００６６】
そして、エピタキシャル層ＥＰＩの表面には、素子分離領域ＳＴＩが形成されている。さらに、埋め込み層ＢＮＬ２の端部上からエピタキシャル層ＥＰＩの表面にわたってＮ型半導体領域ＮＲ１が形成されており、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれたエピタキシャル層ＥＰＩの領域に静電保護素子が形成されている。具体的に、本実施の形態１において、静電保護素子は、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせから構成されており、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれた領域に、ＮＰＮトランジスタとＰＮＰトランジスタが形成される。
【００６７】
具体的に、図９に示すように、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれたエピタキシャル層ＥＰＩにＰ型半導体領域ＰＲ１およびＰ型半導体領域ＰＲ２が形成されており、このＰ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２は、互いに離間して形成されている。そして、Ｐ型半導体領域ＰＲ１に内包されるように、Ｐ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）およびＮ型エミッタ領域ＮＥＲが形成されている。このＰ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）とＮ型エミッタ領域ＮＥＲとは、素子分離領域ＳＴＩで分離されるように形成されている。
【００６８】
一方、Ｐ型半導体領域ＰＲ２に内包されるように、Ｐ型エミッタ領域ＰＥＲが形成されており、さらに、Ｎ型半導体領域ＮＲ１に内包されるように、Ｎ型半導体領域ＮＲ２が形成されている。このＮ型半導体領域ＮＲ２は、Ｎ型コレクタ領域ＮＣＲにもなる。
【００６９】
このように構成されている本実施の形態１における静電保護素子においては、Ｎ型エミッタ領域ＮＥＲがＮＰＮトランジスタのエミッタ領域となり、Ｐ型ベース領域ＰＢＲおよびＰ型半導体領域ＰＲ１がＮＰＮトランジスタのベース領域となる。また、Ｎ型半導体層であるエピタキシャル層ＥＰＩと埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１とＮ型コレクタ領域ＮＣＲによって、ＮＰＮトランジスタのコレクタ領域が構成される。以上のようにして、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれた領域に、ＮＰＮトランジスタが形成されていることがわかる。
【００７０】
また、本実施の形態１における静電保護素子においては、Ｐ型エミッタ領域ＰＥＲがＰＮＰトランジスタのエミッタ領域となり、Ｎ型半導体層であるエピタキシャル層ＥＰＩによって、ＰＮＰトランジスタのベース領域が構成される。そして、Ｐ型半導体領域ＰＲ１およびＰ型コレクタ領域ＰＣＲがＰＮＰトランジスタのコレクタ領域となる。以上のようにして、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれた領域に、ＰＮＰトランジスタが形成されていることがわかる。
【００７１】
以上のことから、図９に示すように、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれた領域に、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせからなる、いわゆるサイリスタ構造の静電保護素子が形成されていることがわかる。特に、本実施の形態１における静電保護素子においては、ＮＰＮトランジスタのＰ型ベース領域が、ＰＮＰトランジスタのＰ型コレクタ領域にもなっており、さらに、ＮＰＮトランジスタのＮ型コレクタ領域が、ＰＮＰトランジスタのＮ型ベース領域にもなっていることがわかる。
【００７２】
なお、本実施の形態１において、埋め込み層ＢＮＬ２と電気的に接続されているＮ型半導体領域ＮＲ１の不純物濃度は、エピタキシャル層ＥＰＩの不純物濃度に比べて高くなっている。これは、例えば、図９において、Ｐ型半導体領域ＰＲ１とＮ型半導体領域ＮＲ１と半導体基板１Ｓ（Ｐ型基板）による寄生ＰＮＰトランジスタが動作することを抑制するためである。つまり、寄生ＰＮＰトランジスタのベース領域であるＮ型半導体領域ＮＲ１の不純物濃度が薄い場合には、寄生ＰＮＰトランジスタが動作しやすくなり、Ｐ型半導体領域ＰＲ１からＮ型半導体領域ＮＲ１を経由して半導体基板１Ｓに漏れ電流が流れやすくなる。この場合、漏れ電流による内部回路への影響が懸念される。このことから、本実施の形態１では、寄生ＰＮＰトランジスタを動作しにくくして漏れ電流を抑制するため、寄生ＰＮＰトランジスタのベース領域であるＮ型半導体領域ＮＲ１の不純物濃度を濃くしているのである。これにより、本実施の形態１によれば、寄生ＰＮＰトランジスタの漏れ電流に起因する内部回路への影響を抑制することができる。
【００７３】
＜実施の形態１の特徴＞
ここで、本実施の形態１の特徴点は、半導体基板１Ｓとエピタキシャル層ＥＰＩの間に２種類の埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２が形成されている点にある。具体的に、埋め込み層ＢＮＬ１は、図９に示す領域Ｒ１に形成され、埋め込み層ＢＮＬ２は、図９に示す領域Ｒ２に形成されている、このとき、領域Ｒ１は、断面視において、Ｐ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２で挟まれた領域として定義され、領域Ｒ２は、断面視において、領域Ｒ１を挟む領域として定義される。そして、領域Ｒ１および領域Ｒ２によって、静電保護素子が形成されている静電保護素子形成領域が形成されることになる。
【００７４】
埋め込み層ＢＮＬ１は、領域Ｒ１に形成されているが、別の表現をすると、断面視において、Ｐ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２で挟まれた領域に形成されているということができる。さらに、別の言い方をすると、埋め込み層ＢＮＬ１は、断面視において、ＮＰＮトランジスタのＮ型エミッタ領域ＮＥＲと、ＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲに挟まれた領域に形成されているということもできる。
【００７５】
一方、埋め込み層ＢＮＬ２は、領域Ｒ２に形成されているが、別の表現をすると、断面視において、埋め込み層ＢＮＬ１を挟むように形成されているということもできる。さらに、埋め込み層ＢＮＬ２は、Ｐ型半導体領域ＰＲ１からＮ型半導体領域ＮＲ１の下層にわたって形成されているとともに、Ｐ型半導体領域ＰＲ２からＮ型半導体領域ＮＲ１の下層にわたって形成されているということもできる。
【００７６】
なお、本実施の形態１では、便宜上、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とに分けて説明しているが、埋め込み層ＢＮＬ１を１つの埋め込み層の第１部分と定義し、埋め込み層ＢＮＬ２を同じ埋め込み層の第２部分と定義することもできる。つまり、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２を合わせて、１つの埋め込み層と呼び、それぞれの領域を第１部分および第２部分と呼ぶこともできる。
【００７７】
本実施の形態１では、構成の異なる２種類の埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２が存在する点に特徴があるが、以下に、具体的な埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２の構成上の相違点について説明する。
【００７８】
本実施の形態１における第１特徴点は、図９に示すように、半導体基板１Ｓの厚さ方向において、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さが、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さよりも薄くなっている点にある。言い換えれば、本実施の形態１における第１特徴点は、図９に示すように、半導体基板１Ｓの厚さ方向において、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さが、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さよりも厚くなっている点にあるということもできる。そして、本実施の形態１においては、埋め込み層ＢＮＬ１の厚さ方向の中心位置と、埋め込み層ＢＮＬ２の厚さ方向の中心位置が揃っている。この結果、本実施の形態１によれば、例えば、図９に示すように、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪む（凹む）ように配置されることになる。言い換えれば、埋め込み層ＢＮＬ１の上面は、埋め込み層ＢＮＬ２の上面よりも低くなるように形成されることになる。これにより、埋め込み層ＢＮＬ１上に形成されるエピタキシャル層ＥＰＩの厚さは、埋め込み層ＢＮＬ２上に形成されるエピタキシャル層ＥＰＩの厚さよりも厚くなる。つまり、断面視において、領域Ｒ１に形成されているエピタキシャル層ＥＰＩの厚さは、領域Ｒ２に形成されているエピタキシャル層ＥＰＩの厚さよりも厚くなることになる。このことは、Ｐ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２で挟まれたエピタキシャル層ＥＰＩの厚さがその他の領域のエピタキシャル層ＥＰＩの厚さよりも厚くなることを意味している。この結果、本実施の形態１によれば、次に示す効果を得ることができる。以下に、この効果について説明する。
【００７９】
ここで、例えば、図９において、Ｐ型半導体領域ＰＲ２（Ｐ型エミッタ領域ＰＥＲ）と、Ｎ型半導体層であるエピタキシャル層ＥＰＩと、Ｐ型半導体領域ＰＲ１（Ｐ型コレクタ領域ＰＣＲ）で形成されるＰＮＰトランジスタに着目する。このＰＮＰトランジスタは、静電保護素子の一部を構成する。このＰＮＰトランジスタにおいて、ＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲから放出された正孔は、Ｐ型半導体領域ＰＲ２→Ｎ型ベース領域となるエピタキシャル層ＥＰＩ→Ｐ型半導体領域ＰＲ１を経由して、Ｐ型コレクタ領域ＰＣＲに到達する。これにより、ＰＮＰトランジスタのコレクタ電流が流れることになる。
【００８０】
このとき、エピタキシャル層ＥＰＩの厚さが薄い場合には、エピタキシャル層ＥＰＩを電流が流れる際、エピタキシャル層ＥＰＩの下層に形成されている不純物濃度の高いＮ型半導体層である埋め込み層ＢＮＬと接触しやすくなる。このように、エピタキシャル層ＥＰＩを流れる電流（正孔電流）が埋め込み層ＢＮＬに達すると、埋め込み層ＢＮＬに多数存在する電子と再結合してしまい、ＰＮＰトランジスタのコレクタ領域の一部であるＰ型半導体領域ＰＲ１には到達せず、ＰＮＰトランジスタのベース電流となってしまう。つまり、エピタキシャル層ＥＰＩの厚さが薄い場合には、エピタキシャル層ＥＰＩを流れる電流（正孔電流）が埋め込み層ＢＮＬと接触しやすくなり、これによって、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が減少し、ＰＮＰトランジスタのベース電流となる成分が増加することになる。このため、ＰＮＰトランジスタのゲインが低下することになる。このことから、断面視において、エピタキシャル層ＥＰＩの厚さが薄い場合には、ＰＮＰトランジスタのゲインが低下して、ＰＮＰトランジスタのコレクタ電流が減少することになる。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、ＮＰＮトランジスタのベース電流が減少することになる。さらに、ＮＰＮトランジスタのベース電流が減少すると、静電保護素子の破壊電流が低下することになる。この結果、エピタキシャル層ＥＰＩの厚さが薄い場合には、静電保護素子の破壊電流が低下することになる。
【００８１】
この点に関し、本実施の形態１における静電保護素子においては、例えば、図９に示すように、埋め込み層ＢＮＬ１が埋め込み層ＢＮＬ２から窪むように形成されている。つまり、埋め込み層ＢＮＬ１上に形成されているエピタキシャル層ＥＰＩの厚さが厚くなっている。言い換えれば、ＰＮＰトランジスタのコレクタ電流およびベース電流が流れる領域Ｒ１において、埋め込み層ＢＮＬ１が窪んでおり、領域Ｒ１に形成されているエピタキシャル層ＥＰＩの厚さが厚くなっている。この結果、本実施の形態１によれば、領域Ｒ１に形成されているエピタキシャル層ＥＰＩが厚くなることから、エピタキシャル層ＥＰＩを流れて、Ｐ型半導体領域ＰＲ１からＰ型コレクタ領域ＰＣＲへ到達する正孔（電流）を増加させることができる。すなわち、正孔による電流が、エピタキシャル層ＥＰＩの下層に形成されている不純物濃度の高いＮ型半導体層である埋め込み層ＢＮＬ１と接触しにくくなり、正孔と電子の再結合を低減することができる。つまり、領域Ｒ１の埋め込み層ＢＮＬ１が窪んでいるために、エピタキシャル層ＥＰＩの厚さが厚くなる。この結果、エピタキシャル層ＥＰＩを流れる電流（正孔電流）が埋め込み層ＢＮＬと接触しにくくなり、これによって、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が増大し、ＰＮＰトランジスタのベース電流となる成分が減少することになる。このため、本実施の形態１によれば、ＰＮＰトランジスタのゲインが向上することになる。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、本実施の形態１における静電保護素子の一部を構成するＮＰＮトランジスタのベース電流が増加することになる。このように、ＮＰＮトランジスタのベース電流が増加すると、静電保護素子の破壊電流が向上することになる。すなわち、本実施の形態１によれば、領域Ｒ１の埋め込み層ＢＮＬ１を埋め込み層ＢＮＬ２から窪ませるように形成する結果、領域Ｒ１の埋め込み層ＢＮＬ１上に形成されているエピタキシャル層ＥＰＩの厚さを厚くすることができ、これによって、静電保護素子の破壊電流を向上することができるのである。
【００８２】
次に、本実施の形態１における第２特徴点は、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の不純物濃度が、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の不純物濃度よりも薄くなっている点にある。これにより、埋め込み層ＢＮＬ１の不純物濃度が薄いため、埋め込み層ＢＮＬ１の多数キャリアである電子の数を少なくすることができる。この結果、領域Ｒ１のエピタキシャル層ＥＰＩを流れる電流（正孔電流）の一部が埋め込み層ＢＮＬ１に達する場合であっても、埋め込み層ＢＮＬ１に存在する電子との再結合が抑制される。このことは、正孔と電子の再結合により、ＰＮＰトランジスタのコレクタ領域の一部であるＰ型半導体領域ＰＲ１に正孔が到達しなくなることを抑制できることを意味する。したがって、本実施の形態１の第２特徴点によっても、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分を増加させて、ＰＮＰトランジスタのベース電流となる成分を減少させることができる。このことから、本実施の形態１における第２特徴点によっても、ＰＮＰトランジスタのゲインを向上させることができる。
【００８３】
上述した第１特徴点と第２特徴点から、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２の不純物プロファイルを示すと図１０に示すようになる。図１０は、図９のＡ−Ａ線およびＢ−Ｂ線での不純物プロファイルを示すグラフである。すなわち、図１０は、埋め込み層ＢＮＬ１の不純物プロファイル（図９のＡ−Ａ線）と、埋め込み層ＢＮＬ２の不純物プロファイル（図９のＢ−Ｂ線）とを比較して示すグラフである。
【００８４】
図１０において、横軸は、エピタキシャル層ＥＰＩの表面からの深さ（μｍ）を示しており、縦軸は、不純物濃度（相対表示）を示している。なお、図１０において、破線は、埋め込み層ＢＮＬ１の不純物プロファイル（図９のＡ−Ａ線）を示し、実線は、埋め込み層ＢＮＬ２の不純物プロファイル（図９のＢ−Ｂ線）を示している。
【００８５】
図１０に示すように、埋め込み層ＢＮＬ１の不純物濃度は、埋め込み層ＢＮＬ２の不純物濃度よりも深い領域から立ち上がっているとともに、同じ深さにおける埋め込み層ＢＮＬ１の不純物濃度が、埋め込み層ＢＮＬ２の不純物濃度よりも薄くなっていることがわかる。このことから、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪んでおり、かつ、埋め込み層ＢＮＬ１の不純物濃度が、埋め込み層ＢＮＬ２の不純物濃度よりも薄くなっていることがわかる。
【００８６】
以上のことから、本実施の形態１における静電保護素子によれば、領域Ｒ１の埋め込み層ＢＮＬ１を埋め込み層ＢＮＬ２から窪ませるように形成する結果、領域Ｒ１の埋め込み層ＢＮＬ１上に形成されているエピタキシャル層ＥＰＩの厚さを厚くするという第１特徴点を有する。また、本実施の形態１における静電保護素子によれば、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の不純物濃度が、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の不純物濃度よりも薄くなるという第２特徴点を有する。このため、本実施の形態１によれば、上述した第１特徴点と第２特徴点の相乗効果により、領域Ｒ１のエピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分を増加させて、ＰＮＰトランジスタのベース電流となる成分を減少させることができる。このことから、本実施の形態１によれば、ＰＮＰトランジスタのゲインを向上させて、ＮＰＮトランジスタのベース電流を増加させることができ、これによって、静電保護素子の破壊電流を向上させることができる。
【００８７】
＜実施の形態１における静電保護素子の動作＞
本実施の形態１における静電保護素子は、上記のように構成されており、以下に、その動作について、図９を参照しながら説明する。
【００８８】
まず、図９において、例えば、電源端子ＴＥ１とグランド端子ＴＥ２の間に静電気ノイズ（静電気電圧）が印加された場合を考える。特に、電源端子ＴＥ１側に正電圧が印加され、グランド端子側に負電圧が印加されるとする。この場合、電源端子ＴＥ１とグランド端子ＴＥ２の間には、高い電圧が印加されることになる。特に、グランド端子ＴＥ２と電気的に接続されているＰ型半導体領域ＰＲ１に負電圧が印加され、電源端子ＴＥ１と電気的に接続されているＮ型半導体層であるエピタキシャル層ＥＰＩに正電圧が印加されることになる。したがって、エピタキシャル層ＥＰＩとＰ型半導体領域ＰＲ１の境界領域に形成されるＰＮ接合には、逆バイアスが印加されることになる。この逆バイアスが接合耐圧を超えると、アバランシェ現象が発現し、アバランシェブレークダウン状態となる。
【００８９】
この結果、多量の電子および正孔が発生し、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲおよびＰ型半導体領域ＰＲ１にベース電流が流れる。そして、このベース電流がＰ型半導体領域ＰＲ１およびＰ型ベース領域ＰＢＲによるベース抵抗に流れることにより、ＮＰＮトランジスタのＮ型エミッタ領域ＮＥＲと、このＮ型エミッタ領域ＮＥＲ直下のＰ型半導体領域ＰＲ１との間に電位差が生じる。この結果、ＮＰＮトランジスタがオン動作する。
【００９０】
これにより、電源端子ＴＥ１→Ｎ型コレクタ領域ＮＣＲ→Ｎ型半導体領域ＮＲ１→エピタキシャル層ＥＰＩ＋埋め込み層ＢＮＬ→Ｐ型半導体領域ＰＲ１→Ｎ型エミッタ領域ＮＥＲ→グランド端子ＴＥ２へＮＰＮトランジスタのコレクタ電流が流れる。このため、電源端子ＴＥ１とグランド端子ＴＥ２の間の電圧は、コレクタ電流とコレクタ抵抗の積が要素となるホールド電圧まで低下することになる。つまり、電源端子ＴＥ１とグランド端子ＴＥ２の間に高電圧である静電気ノイズが印加されると、ＮＰＮトランジスタがオン状態となり、電源端子ＴＥ１とグランド端子ＴＥ２の間の電圧がホールド電圧に低下することになる。この電圧が低下する状態がスナップバック状態である。
【００９１】
さらに、ＮＰＮトランジスタがオン動作してスナップバック状態に入った後、ＮＰＮトランジスタのコレクタ電流が流れることにより、エピタキシャル層ＥＰＩに電位差が生じることになる。この結果、ＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲおよびＰ型半導体領域ＰＲ２と、このＰ型半導体領域ＰＲ２の直下に存在するエピタキシャル層ＥＰＩとの間に電位差が生じる。このとき、Ｎ型半導体層であるエピタキシャル層ＥＰＩは、ＰＮＰトランジスタのベース領域としても機能するため、ＰＮＰトランジスタのベース領域とＰ型エミッタ領域ＰＥＲの間に電位差が生じることになる。これにより、ＰＮＰトランジスタがオン動作することになる。
【００９２】
ＰＮＰトランジスタがオン動作することにより、ＰＮＰトランジスタのコレクタ電流が流れる。このとき、本実施の形態１では、図９に示すように、断面視において、Ｐ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２に挟まれた領域Ｒ１に形成されている埋め込み層ＢＮＬ１が、領域Ｒ１を挟む領域Ｒ２に形成されている埋め込み層ＢＮＬ２に対して窪むように形成されている。つまり、埋め込み層ＢＮＬ１上に形成されているエピタキシャル層ＥＰＩの厚さが厚くなっている。この結果、本実施の形態１によれば、領域Ｒ１に形成されているエピタキシャル層ＥＰＩが厚くなることから、エピタキシャル層ＥＰＩを流れて、Ｐ型半導体領域ＰＲ１からＰ型コレクタ領域ＰＣＲへ到達する正孔（電流）を増加させることができる。すなわち、正孔による電流が、エピタキシャル層ＥＰＩの下層に形成されている不純物濃度の高いＮ型半導体層である埋め込み層ＢＮＬ１と接触しにくくなり、正孔と電子の再結合を低減することができる。すなわち、領域Ｒ１の埋め込み層ＢＮＬ１が窪んでいるために、エピタキシャル層ＥＰＩの厚さが厚くなる。このため、エピタキシャル層ＥＰＩを流れる電流（正孔電流）が埋め込み層ＢＮＬと接触しにくくなり、これによって、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が増大し、ＰＮＰトランジスタのベース電流となる成分が減少することになる。したがって、本実施の形態１によれば、ＰＮＰトランジスタのゲインが向上することになる。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、本実施の形態１における静電保護素子の一部を構成するＮＰＮトランジスタのベース電流が増加することになる。このように、ＮＰＮトランジスタのベース電流が増加すると、静電保護素子の破壊電流が向上することになる。そして、ＮＰＮトランジスタにおいては、ベース電流が増加することから、ＮＰＮトランジスタのコレクタ電流が増加する。
【００９３】
以上のようにして、ＮＰＮトランジスタのコレクタ電流が増加すると、このコレクタ電流とコレクタ抵抗の積が大きくなることにより端子間電圧が上昇する。すなわち、電源端子ＴＥ１とグランド端子ＴＥ２の間の端子間電圧がホールド電圧から上昇することになる。このとき、コレクタ電流と端子間電圧の積で決定される電力が静電保護素子に供給されることになり、静電保護素子が発熱し、静電保護素子の温度が上昇する。
【００９４】
しかし、本実施の形態１では、静電保護素子の一部を構成するＮＰＮトランジスタのベース電流が増加して、静電保護素子の破壊電流が向上している。この結果、静電気ノイズにおける電荷の帯電量（静電気電圧に対応する）が比較的大きな場合であっても、静電保護素子が破壊されることなく、静電気ノイズに起因する電荷をＮＰＮトランジスタのコレクタ電流として放出させることができる。その後、静電気ノイズに起因する電荷が少なくなると、静電保護素子を流れるＮＰＮトランジスタのコレクタ電流が減少して端子間電圧が低下する。この結果、端子間電圧がホールド電圧Ｖｈｏｌｄ以下になって、静電保護素子の動作が停止する。このようにして本実施の形態１における静電保護素子を動作させることができる。
【００９５】
＜実施の形態１における利点＞
続いて、本実施の形態１における利点について説明する。上述したように、本実施の形態１によれば、第１特徴点により、静電保護素子の一部を構成するＰＮＰトランジスタのベース領域（エピタキシャル層ＥＰＩ）の深さ方向の幅（長さ）を広げることができる。これにより、本実施の形態１によれば、ＰＮＰトランジスタのＰ型エミッタ領域ＰＥＲから放出されたキャリア（正孔）がＰ型コレクタ領域ＰＣＲに到達するまでの間で、正孔と電子が再結合する割合が減少する。この結果、本実施の形態１によれば、Ｐ型コレクタ領域ＰＣＲに到達したキャリア（正孔）で決定されるＰＮＰトランジスタのコレクタ電流が増加し、再結合で決定されるＰＮＰトランジスタのベース電流が減少するため、ＰＮＰトランジスタのゲインを向上させることができる。
【００９６】
例えば、本実施の形態１では、上述した領域Ｒ１におけるエピタキシャル層ＥＰＩの厚さ方向の幅は、５μｍから６μｍへ２０％増加している。ただし、電流は、エピタキシャル層ＥＰＩの表面側の方が多く流れるため、エピタキシャル層ＥＰＩの幅の増加分（２０％）までは、ＰＮＰトランジスタのゲインは増加しないが、例えば、ＰＮＰトランジスタのゲインを１０％程度向上させる効果が得られる。
【００９７】
このようにして、ＰＮＰトランジスタのゲインが上昇することにより、静電保護素子の一部を構成するＮＰＮトランジスタのＰ型ベース領域ＰＢＲに供給できる電流が増加する。これにより、ＮＰＮトランジスタのベース電流が増加することにより、静電保護素子の破壊電流を上昇させることができる。
【００９８】
一方、本実施の形態１によれば、第２特徴点により、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の不純物濃度が、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の不純物濃度よりも薄くなる。この結果、本実施の形態１によれば、ＮＰＮトランジスタのコレクタ抵抗が増加する。これにより、コレクタ電流とコレクタ抵抗の積で与えられる電圧ドロップ（電圧降下）が増加するため、ホールド電圧も高くなる。以上のことから、本実施の形態１によれば、破壊電流およびホールド電圧のエピタキシャル層ＥＰＩの厚さ依存性を高い方向にシフトさせることができる。
【００９９】
図１１は、実施の形態１の静電保護素子において、ホールド電圧Ｖｈｏｌｄとエピタキシャル層ＥＰＩの厚さとの関係、および、破壊電流Ｉｂｒｋとエピタキシャル層ＥＰＩの厚さとの関係を示すグラフである。図１１において、横軸は、エピタキシャル層ＥＰＩの厚さを示している。一方、左側の縦軸は、ホールド電圧Ｖｈｏｌｄを示しており、右側の縦軸は、破壊電流Ｉｂｒｋを示している。ここで、破線で示す曲線は、関連技術における静電保護素子を示し、実線で示す曲線は、本実施の形態１における静電保護素子を示している。図１１に示すように、本実施の形態１における静電保護素子は、関連技術における静電保護素子に比べて、ホールド電圧Ｖｈｏｌｄおよび破壊電流Ｉｂｒｋのエピタキシャル層ＥＰＩの厚さ依存性は、高い方向にシフトしていることがわかる。
【０１００】
この結果、図１１に示すように、本実施の形態１における静電保護素子によれば、関連技術における静電保護素子に比べて、ホールド電圧Ｖｈｏｌｄと破壊電流Ｉｂｒｋの有効範囲が広く取れることがわかる。この場合、エピタキシャル層ＥＰＩの厚さが上述した有効範囲に入っているため、静電保護素子の性能を確保することができる。
【０１０１】
例えば、関連技術を示す図６では、ホールド電圧Ｖｈｏｌｄと破壊電流Ｉｂｒｋの有効範囲が、エピタキシャル層ＥＰＩを形成する際の厚さのゆらぎよりも狭くなってしまっている。この場合、製造される半導体装置の中には、静電保護素子の性能を充分に発揮できない製品が製造されるおそれがある。つまり、関連技術においては、半導体装置の歩留りの低下を引き起こす可能性が存在する。
【０１０２】
これに対し、本実施の形態１を示す図１１では、ホールド電圧Ｖｈｏｌｄと破壊電流Ｉｂｒｋの有効範囲が、エピタキシャル層ＥＰＩを形成する際の厚さのゆらぎよりも広くなっている。このため、本実施の形態１では、エピタキシャル層ＥＰＩの厚さゆらぎを最大限考慮した場合であっても、静電保護素子の性能を充分に確保することができる。つまり、本実施の形態１においては、エピタキシャル層ＥＰＩの厚さゆらぎに対して、ホールド電圧Ｖｈｏｌｄおよび破壊電流Ｉｂｒｋのマージンを大きくとることが可能となる。この結果、本実施の形態１によれば、エピタキシャル層ＥＰＩの厚さゆらぎに対して、静電保護素子を含む半導体装置の歩留り向上を図ることができる利点が得られる。
【０１０３】
ここで、本実施の形態１では、埋め込み層の一部である埋め込み層ＢＮＬ１の厚さと不純物濃度を、埋め込み層の他部である埋め込み層ＢＮＬ２の厚さと不純物濃度よりも小さくしている。この点に関し、静電保護素子の一部を構成するＰＮＰトランジスタのゲインだけを向上させるのであれば、埋め込み層全体の厚さと不純物濃度を埋め込み層ＢＮＬ１と同様に小さくすることが考えられる。ところが、この場合、以下に示す不都合が生じるため、本実施の形態１における技術的思想が有用である点について説明する。
【０１０４】
例えば、埋め込み層全体の厚さと不純物濃度を小さくする場合、この埋め込み層は、静電保護素子形成領域だけでなく、内部回路素子形成領域にも形成されているため、内部回路素子形成領域においても埋め込み層の厚さと不純物濃度が小さくなる。このことは、内部回路素子の耐圧の変化や電流性能の低下を招くことを意味する。つまり、埋め込み層全体の厚さと不純物濃度を変化させる場合、静電保護素子とともに形成されている内部回路素子の特性変動が生じることになる。つまり、埋め込み層全体の厚さと不純物濃度を変化させる構成では、内部回路素子の特性への影響が大きくなり、望ましくないのである。
【０１０５】
また、本実施の形態１における静電保護素子では、静電気ノイズが印加された場合、Ｐ型半導体領域ＰＲ１とエピタキシャル層ＥＰＩの境界に生じるＰＮ接合でアバランシェブレークダウンを生じさせる必要がある。ところが、このアバランシェブレークダウンが生じるブレークダウン電圧（アバランシェ耐圧）は、エピタキシャル層ＥＰＩの厚さの影響を受ける。特に、埋め込み層全体の厚さを薄くすると、不純物濃度の薄いエピタキシャル層ＥＰＩの厚さが厚くなり、アバランシェ耐圧が上昇する。具体的には、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲと電気的に接続されているＰ型半導体領域ＰＲ１の直下に形成されている埋め込み層までの距離が広くなることにより、アバランシェ耐圧が高くなる。この結果、静電保護素子のアバランシェ耐圧よりも高いスナップバック電圧が内部回路素子の耐圧を超えるおそれが高まり、静電保護素子が動作する前に、内部回路素子が破壊されてしまうおそれが生じるという不都合が顕在化する。
【０１０６】
さらに、埋め込み層全体の厚さおよび不純物濃度を小さくする場合、静電保護素子の一部を構成するＮＰＮトランジスタのコレクタ抵抗が増大することになり、ホールド電圧が大幅に上昇する。そして、その後、コレクタ抵抗とコレクタ電流の積で規定される電圧の上昇も大きくなるため、低い電流でも、静電保護素子で消費する電力が大きくなる結果、破壊しやすくなる。つまり、埋め込み層全体の厚さおよび不純物濃度を小さくする場合、静電保護素子の破壊電流が低下することになる。
【０１０７】
これに対し、本実施の形態１では、まず、図９に示すように、領域Ｒ１の埋め込み層ＢＮＬ１においてだけ厚さと不純物濃度を小さくし、それ以外の領域（領域Ｒ２や内部回路素子形成領域）においては、厚さおよび不純物濃度が従来技術から変化しない埋め込み層ＢＮＬ２を形成するように構成されている。これにより、埋め込み層ＢＮＬ２に起因する内部回路素子の特性変動は生じないことになる。つまり、本実施の形態１によれば、内部回路素子に影響を与えることを防止できる。
【０１０８】
続いて、本実施の形態１では、ＮＰＮトランジスタのＰ型ベース領域ＰＢＲと電気的に接続されているＰ型半導体領域ＰＲ１の直下に形成されている埋め込み層ＢＮＬ２までの距離が変化しないため、アバランシェ耐圧を変化させないことができる。この結果、静電保護素子のアバランシェ耐圧よりも高いスナップバック電圧が内部回路素子の耐圧を超える可能性はなくなり、これによって、静電保護素子が動作する前に、内部回路素子が破壊されてしまうという不都合を回避することができる。
【０１０９】
さらに、本実施の形態１では、埋め込み層全体の厚さと不純物濃度を小さくしておらず、埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２のうち、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さと不純物濃度だけを小さくしている、このことから、本実施の形態１によれば、静電保護素子の一部を構成するＮＰＮトランジスタのコレクタ抵抗の上昇を最小限に抑えることができる。このため、ホールド電圧の上昇も小さく、かつ、その後、コレクタ抵抗とコレクタ電流の積で規定される電圧の上昇も少なくなる。この結果、本実施の形態１では、静電保護素子で消費する電力の増加も小さくなる。そして、本実施の形態１では、上述した第１特徴点および第２特徴点により、ＰＮＰトランジスタのゲインが上昇し、静電保護素子の一部を構成するＮＰＮトランジスタのＰ型ベース領域ＰＢＲに供給できる電流が増加する。これにより、ＮＰＮトランジスタのベース電流が増加することにより、静電保護素子の破壊電流が上昇する。したがって、本実施の形態１では、上述した第１特徴点および第２特徴点に起因する破壊電流の向上効果の影響が、コレクタ抵抗の上昇に起因する破壊電流の低下の影響よりも大きいことから、本実施の形態１における静電保護素子では、破壊電流を向上させることができる。
【０１１０】
図１２は、本実施の形態１における静電保護素子と、埋め込み層全体の厚さおよび不純物濃度を小さくした場合の静電保護素子において、静電保護素子が接続されている端子間の端子間電圧と、静電保護素子を流れる電流との関係を示すグラフである。図１２において、横軸は端子間電圧を示しており、縦軸は静電保護素子を流れる電流を示している。なお、折れ線グラフ（１）が本実施の形態１を示しており、折れ線グラフ（２）が埋め込み層全体の厚さおよび不純物濃度を小さくした場合を示している。
【０１１１】
図１２において、まず、埋め込み層全体の厚さおよび不純物濃度を小さくした場合、静電保護素子が接続されている端子間に静電気ノイズなどによって高電圧が印加され、この高電圧がアバランシェ耐圧ＢＶｊ２を超えると、静電保護素子の一部を構成するＮＰＮトランジスタがオン動作してスナップバック状態になる。このとき、端子間電圧は、スナップバック電圧Ｖｔ２から低下し、ホールド電圧Ｖｈｏｌｄ２に低下する。その後、静電保護素子の一部を構成するＰＮＰトランジスタがオン動作することにより、静電保護素子に流れる電流が増加する。このとき、埋め込み層全体の厚さおよび不純物濃度を小さくした場合、ホールド電圧Ｖｈｏｌｄ２後の状態において、電圧／電流に対応する傾きが大きくなっており、これは、コレクタ抵抗が大きいことを意味している。このため、埋め込み層全体の厚さおよび不純物濃度を小さくした場合では、破壊電流が低下することになる。また、埋め込み層全体の厚さおよび不純物濃度を小さくした場合では、スナップバック電圧Ｖｔ２が内部回路の耐圧よりも高くなっているため、内部回路が破壊される可能性があることがわかる。
【０１１２】
これに対し、図１２において、本実施の形態１の場合、静電保護素子が接続されている端子間に静電気ノイズなどによって高電圧が印加され、この高電圧がアバランシェ耐圧ＢＶｊ１を超えると、静電保護素子の一部を構成するＮＰＮトランジスタがオン動作してスナップバック状態になる。このとき、端子間電圧は、スナップバック電圧Ｖｔ１から低下し、ホールド電圧Ｖｈｏｌｄ１に低下する。その後、静電保護素子の一部を構成するＰＮＰトランジスタがオン動作することにより、静電保護素子に流れる電流が増加する。このとき、本実施の形態１では、ホールド電圧Ｖｈｏｌｄ１後の状態において、電圧／電流に対応する傾きが小さくなっており、これは、コレクタ抵抗が小さいことを意味している。このため、本実施の形態１では、破壊電流の低下を抑制することができる。また、本実施の形態１では、アバランシェ耐圧ＢＶｊ１よりも高いスナップバック電圧Ｖｔ１が内部回路の耐圧よりも低くなっているため、内部回路の破壊を防止することができることがわかる。以上のことから、埋め込み層全体の厚さと不純物濃度を埋め込み層ＢＮＬ１と同様に小さくする構成に比べて、本実施の形態１における構成が有用であることがわかる。
【０１１３】
＜実施の形態１における静電保護素子の製造方法＞
次に、本実施の形態１における静電保護素子（半導体装置）の製造方法について。図面を参照しながら説明する。
【０１１４】
まず、図１３に示すように、例えば、ボロン（Ｂ）などのＰ型不純物を導入した半導体基板１Ｓを用意する。そして、図１４に示すように、半導体基板１Ｓ上に、例えば、１００Å程度の薄い酸化シリコン膜ＯＸＦを形成し、この酸化シリコン膜ＯＸＦ上にレジスト膜ＦＲ１を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、不純物注入領域を開口するように行われる。
【０１１５】
続いて、パターニングしたレジスト膜ＦＲ１をマスクにしたイオン注入法により、半導体基板１Ｓ内に、例えば、アンチモンなどのＮ型不純物を導入する。このときのイオン注入法の条件は、例えば、４０ｋｅＶのエネルギーで、かつ、ドーズ量が１×１０１４／ｃｍ２である。これにより、半導体基板１ＳにＮ型半導体領域である埋め込み領域ＢＮＲを形成することができる。
【０１１６】
次に、図１５に示すように、レジスト膜ＦＲ１を除去した後、新たに、酸化シリコン膜ＯＸＦ上にレジスト膜ＦＲ２を塗布し、その後、フォトリソグラフィ技術を使用することにより、このレジスト膜ＦＲ２をパターニングする。そして、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、例えば、アンチモンなどのＮ型不純物を半導体基板１Ｓ内に導入する。このときのイオン注入法の条件は、例えば、４０ｋｅＶのエネルギーで、かつ、ドーズ量が１×１０１５／ｃｍ２である。これにより、半導体基板１ＳにＮ型半導体領域である埋め込み領域ＢＮＲ２を形成することができる。この結果、本実施の形態１では、半導体基板１Ｓ内に不純物濃度の薄い埋め込み領域ＢＮＲと、埋め込み領域ＢＮＲよりも不純物濃度の濃い埋め込み領域ＢＮＲ２を形成することができる。特に、断面視において、埋め込み領域ＢＮＲを挟むように埋め込み領域ＢＮＲ２が形成される。
【０１１７】
続いて、レジスト膜ＦＲ２を除去した後、半導体基板１Ｓに対して熱処理を施すことにより、半導体基板１Ｓに導入した不純物を活性化させる。このときの熱処理の温度は、例えば、１２００℃程度であり、加熱時間は、例えば、３０分程度である。
【０１１８】
そして、図１６に示すように、半導体基板１Ｓの表面に形成されている酸化シリコン膜ＯＸＦを除去した後、エピタキシャル成長法により、半導体基板１Ｓ上にＮ型半導体層からなるエピタキシャル層ＥＰＩを形成する。このときのエピタキシャル成長法の条件は、例えば、１１５０℃であり、形成されるエピタキシャル層ＥＰＩの厚さは、例えば、１０μｍである。ここで、上述した熱処理（１２００℃）とエピタキシャル成長法での加熱処理（１１５０℃）により、半導体基板１Ｓ内の埋め込み領域ＢＮＲおよび埋め込み領域ＢＮＲ２に導入されている不純物が活性化するとともに拡散して、半導体基板１Ｓの内部からエピタキシャル層ＥＰＩ内にわたって、埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２が形成される。このとき、埋め込み層ＢＮＬ１は、主に、不純物濃度の薄い埋め込み領域ＢＮＲに導入されているＮ型不純物が拡散することにより形成され、埋め込み層ＢＮＬ２は、主に、不純物濃度の濃い埋め込み領域ＢＮＲ２に導入されているＮ型不純物が拡散することにより形成される。この結果、埋め込み層ＢＮＬ１の厚さは、埋め込み層ＢＮＬ２の厚さよりも薄くなるとともに、埋め込み層ＢＮＬ１の不純物濃度は、埋め込み層ＢＮＬ２の不純物濃度よりも薄くなる。さらに、図１５に示す埋め込み領域ＢＮＲの深さと埋め込み領域ＢＮＲ２の深さは、ほぼ同じであるため、Ｎ型不純物が拡散して形成された埋め込み層ＢＮＬ１の中心位置と埋め込み層ＢＮＬ２の中心位置は、概ね揃うことになる。この結果、図１６に示すように、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２に対して窪んで（凹んで）形成されることになる。
【０１１９】
次に、図１７に示すように、エピタキシャル層ＥＰＩの表面に素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩは、例えばＬＯＣＯＳ（local Oxidation of silicon）法やＳＴＩ（shallow trench isolation）法を用いて形成することができる。例えば、ＳＴＩ法では、以下のようにして素子分離領域を形成している。すなわち、半導体基板１Ｓ上に形成されたエピタキシャル層ＥＰＩにフォトリソグラフィ技術およびエッチング技術を使用して素子分離溝を形成する。そして、素子分離溝を埋め込むようにエピタキシャル層ＥＰＩ上に酸化シリコン膜を形成し、その後、化学的機械的研磨法（ＣＭＰ；chemical mechanical polishing）により、エピタキシャル層ＥＰＩ上に形成された不要な酸化シリコン膜を除去する。これにより、素子分離溝内にだけ酸化シリコン膜を埋め込んだ素子分離領域ＳＴＩを形成することができる。
【０１２０】
続いて、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、エピタキシャル層ＥＰＩの表面から埋め込み層ＢＮＬ２に達するＮ型半導体領域ＮＲ１を形成する。このＮ型半導体領域ＮＲ１の不純物濃度は、エピタキシャル層ＥＰＩの不純物濃度よりも濃くなっている。このようにして、埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１で囲まれたエピタキシャル層ＥＰＩの領域が静電保護素子形成領域となる。
【０１２１】
その後、図１９に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、静電保護素子形成領域内にＰ型半導体領域ＰＲ１およびＰ型半導体領域ＰＲ２を形成する。このＰ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２は、図１９に示すように、互いに離間して形成されている。
【０１２２】
次に、図２０に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、静電保護素子形成領域内にＮ型エミッタ領域ＮＥＲ、Ｎ型コレクタ領域ＮＣＲおよびＮ型半導体領域ＮＲ２を形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、静電保護素子形成領域にＰ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）およびＰ型エミッタ領域ＰＥＲを形成する。
【０１２３】
ここで、Ｐ型半導体領域ＰＲ１に内包されるように、Ｐ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）およびＮ型エミッタ領域ＮＥＲが形成され、このＰ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）とＮ型エミッタ領域ＮＥＲとは、素子分離領域ＳＴＩで分離されている。
【０１２４】
一方、Ｐ型半導体領域ＰＲ２に内包されるように、Ｐ型エミッタ領域ＰＥＲが形成されており、さらに、Ｎ型半導体領域ＮＲ１に内包されるように、Ｎ型半導体領域ＮＲ２が形成されている。このＮ型半導体領域ＮＲ２は、Ｎ型コレクタ領域ＮＣＲにもなる。
【０１２５】
このとき、本実施の形態１においては、Ｎ型エミッタ領域ＮＥＲがＮＰＮトランジスタのエミッタ領域となり、Ｐ型ベース領域ＰＢＲおよびＰ型半導体領域ＰＲ１がＮＰＮトランジスタのベース領域となる。また、Ｎ型半導体層であるエピタキシャル層ＥＰＩと埋め込み層ＢＮＬとＮ型半導体領域ＮＲ１とＮ型コレクタ領域ＮＣＲによって、ＮＰＮトランジスタのコレクタ領域が構成される。以上のようにして、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれた静電保護素子形成領域に、ＮＰＮトランジスタが形成されていることがわかる。
【０１２６】
また、本実施の形態１においては、Ｐ型エミッタ領域ＰＥＲがＰＮＰトランジスタのエミッタ領域となり、Ｎ型半導体層であるエピタキシャル層ＥＰＩによって、ＰＮＰトランジスタのベース領域が構成される。そして、Ｐ型半導体領域ＰＲ１およびＰ型コレクタ領域ＰＣＲがＰＮＰトランジスタのコレクタ領域となる。以上のようにして、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれた静電保護素子形成領域に、ＰＮＰトランジスタが形成されていることがわかる。
【０１２７】
以上のことから、本実施の形態１では、図２０に示すように、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２とＮ型半導体領域ＮＲ１で囲まれた静電保護素子形成領域に、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせからなる、いわゆるサイリスタ構造の静電保護素子を形成することができる。
【０１２８】
特に、本実施の形態１では、図２０に示すように、半導体基板１Ｓの厚さ方向において、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さが、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さよりも薄くなるように形成される。これにより、埋め込み層ＢＮＬ１上に形成されるエピタキシャル層ＥＰＩの厚さは、埋め込み層ＢＮＬ２上に形成されるエピタキシャル層ＥＰＩの厚さよりも厚くなる。
【０１２９】
具体的に、本実施の形態１においては、埋め込み層ＢＮＬ２上に形成されているエピタキシャル層ＥＰＩの厚さは、例えば、およそ５μｍ程度であり、埋め込み層ＢＮＬ１上に形成されているエピタキシャル層ＥＰＩの厚さ（ＰＮＰトランジスタのベース領域の深さ）は、例えば、およそ６μｍとなる。この結果、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の深さは、領域Ｒ１の周囲の領域Ｒ２に形成されている埋め込み層ＢＮＬ２の深さよりも、およそ１μｍ程度（２０％程度）深くすることができる。
【０１３０】
なお、本実施の形態１では、Ｎ型半導体層からなるエピタキシャル層ＥＰＩを形成する例について説明したが、このエピタキシャル層ＥＰＩは、Ｐ型半導体層から形成してもよい。この場合は、静電保護素子形成領域のエピタキシャル層ＥＰＩ内にＮ型半導体層を形成し、このＮ型半導体層に静電保護素子を形成することになる。
【０１３１】
また、本実施の形態１では、始めに、ドーズ量の小さいイオン注入を実施し、その後、ドーズ量の大きなイオン注入を部分的に重ねて実施することにより、不純物濃度の薄い埋め込み領域ＢＮＲと、不純物濃度の濃い埋め込み領域ＢＮＲ２を形成している。ただし、本実施の形態１の技術的思想は、これに限らず、例えば、ドーズ量の小さいイオン注入と、ドーズ領域の大きなイオン注入を重ならない別パターンで実施することもできるし、始めに、ドーズ量の大きなイオン注入を実施し、その後、ドーズ量の小さなイオン注入を部分的に重ねて実施するようにしてもよい。
【０１３２】
さらに、本実施の形態１では、図２０に示すように、断面視において、Ｐ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２で挟まれた領域Ｒ１に埋め込み層ＢＮＬ１による窪みが形成されているが、この窪みは、Ｐ型エミッタ領域ＰＥＲの直下領域や、Ｎ型エミッタ領域ＮＥＲの直下領域まで形成されていてもよい。
【０１３３】
さらに、本実施の形態１では、Ｐ型ベース領域ＰＢＲ（Ｐ型コレクタ領域ＰＣＲ）とＮ型エミッタ領域ＮＥＲは離間して形成されているが、接触して形成しても良い。
【０１３４】
＜実施の形態１における技術的思想と背景技術との対比＞
最後に、本実施の形態１における技術的思想と背景技術（特開２００２−３５３２２８号公報）との相違点について説明する。
【０１３５】
まず、背景技術は、単体のＰＮＰトランジスタに関する技術であり、ＰＮＰトランジスタの増幅率（ゲイン）を向上させる技術が記載されている。具体的に、図２１は、背景技術におけるＰＮＰトランジスタの模式的な断面構造を示す図である。図２１において、背景技術では、Ｐ型エミッタ領域ＰＰＥＲの直下において、Ｐ型エミッタ領域ＰＰＥＲと埋め込み層ＰＢＮＬまでの距離を広げることが記載されている。これにより、背景技術によれば、Ｐ型エミッタ領域ＰＰＥＲから放出された正孔が、埋め込み層ＰＢＮＬで再結合せずに、Ｐ型コレクタ領域ＰＰＣＲに到達する割合を向上させることができ、この結果、ＰＮＰトランジスタのゲインを向上させることができるとしている。
【０１３６】
しかし、上述した背景技術では、Ｐ型エミッタ領域ＰＰＥＲの直下に放出された正孔は、図２１の矢印に示すように、コレクタの電界によって、Ｐ型コレクタ領域ＰＰＣＲの方向に向かうが、ベースの電界も加わり、始めは、斜め下方に向かい、徐々に方向を変えていく。このため、背景技術の構成では、Ｐ型エミッタ領域ＰＰＥＲの直下領域のエピタキシャル層ＰＥＰＩの厚さが厚くなって、Ｐ型エミッタ領域ＰＰＥＲの直下における再結合の機会が減っても、斜め下方に向かう正孔は、窪んだ埋め込み層ＰＢＮＬの側面に出会うことにより、再結合して消滅してしまう。このことから、背景技術においては、Ｐ型コレクタ領域ＰＰＣＲに到達する正孔を増加させる効果は小さく、ＰＮＰトランジスタのゲインの向上効果は小さくなると考えられる。
【０１３７】
これに対し、本実施の形態１における技術的思想も、ＰＮＰトランジスタのゲインを向上させる点で背景技術と共通する。しかし、本実施の形態１における技術的思想は、ＰＮＰトランジスタとＮＰＮトランジスタとを組み合わせた静電保護素子を対象とするものであり、単体のＰＮＰトランジスタを対象とする背景技術とは、そもそも、対象が異なる。そして、本実施の形態１の最終目的は、ＰＮＰトランジスタのゲインを向上させることにあるのではなく、ＰＮＰトランジスタのゲインを向上させることにより、ＮＰＮトランジスタのベース電流を増加し、これによって、静電破壊素子の破壊電流を上昇させることにある。つまり、本実施の形態１の最終目的は、ＰＮＰトランジスタとＮＰＮトランジスタとを組み合わせた静電保護素子を前提としたものであり、このような前提を有しない背景技術の最終目的とは、まったく相違することになる。
【０１３８】
さらに、本実施の形態１では、例えば、図９に示すように、半導体基板１Ｓの厚さ方向において、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さが、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さよりも薄くなるように構成されている。言い換えれば、本実施の形態１では、断面視において、Ｐ型半導体領域ＰＲ１とＰ型半導体領域ＰＲ２で挟まれた領域Ｒ１に形成されている埋め込み層ＢＮＬ１が、領域Ｒ１を挟む領域Ｒ２に形成されている埋め込み層ＢＮＬ２に対して窪む（凹む）ように構成されている。これにより、本実施の形態１によれば、背景技術と異なり、斜め下方に向かい、徐々に方向を変えていく正孔の流れる経路を埋め込み層ＢＮＬ１による窪みが邪魔することなく、電流経路を広くすることができるとともに、電流（正孔電流）が埋め込み層ＢＮＬと接触しにくくなる。これによって、本実施の形態１によれば、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が増大し、ＰＮＰトランジスタのベース電流となる成分が減少することになる。したがって、本実施の形態１によれば、ＰＮＰトランジスタのゲインが向上することになる。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、本実施の形態１における静電保護素子の一部を構成するＮＰＮトランジスタのベース電流が増加することになる。このように、本実施の形態１によれば、ＮＰＮトランジスタのベース電流が増加し、静電保護素子の破壊電流を向上させることができる。
【０１３９】
以上のことから、本実施の形態１の構成と、背景技術の構成とは、埋め込み層に窪みを設ける点で類似するが、埋め込み層に設けられる窪みの位置がまったく相違する。すなわち、背景技術では、図２１に示すように、Ｐ型エミッタ領域ＰＰＥＲの直下領域に窪みが形成されるのに対し、本実施の形態１では、図９に示すように、領域Ｒ２で挟まれた領域Ｒ１に窪みが形成される点でまったく相違することになる。
【０１４０】
この結果、本実施の形態１では、ＰＮＰトランジスタのゲインを大幅に向上させる効果が得られる一方、背景技術におけるＰＮＰトランジスタのゲインの向上効果は小さくなる。したがって、本実施の形態１における技術的思想と背景技術とを対比すると、その最終目的、構成、および、効果がまったく相違することがわかる。このことから、たとえ、当業者といえども、背景技術から本実施の形態１における技術的思想を想到することは、困難であると考えられる。
【０１４１】
（実施の形態２）
本実施の形態２では、領域Ｒ１に形成されている埋め込み層ＢＮＬ１が領域Ｒ２に形成されている埋め込み層ＢＮＬ２に対して窪んでいる構成を前記実施の形態１における静電保護素子の製造方法とは異なる方法で形成する例について説明する。
【０１４２】
＜実施の形態２における静電保護素子の断面構成＞
図２２は、本実施の形態２における静電保護素子の断面構成を示す図である。図２２に示す本実施の形態２における静電保護素子は、図９に示す前記実施の形態１における静電保護素子とほぼ同様の構成をしている。すなわち、図２２に示す本実施の形態２における静電保護素子のおいても、半導体基板１Ｓの厚さ方向において、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さが、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さよりも薄くなるように形成される。言い換えれば、本実施の形態２においても、図２２に示すように、半導体基板１Ｓの厚さ方向において、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さが、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さよりも厚くなっている。そして、本実施の形態２においても、埋め込み層ＢＮＬ１の厚さ方向の中心位置と、埋め込み層ＢＮＬ２の厚さ方向の中心位置が揃っている。この結果、本実施の形態２によれば、例えば、図２２に示すように、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪む（凹む）ように配置されることになる。言い換えれば、埋め込み層ＢＮＬ１の上面は、埋め込み層ＢＮＬ２の上面よりも低くなるように形成されることになる。これにより、埋め込み層ＢＮＬ１上に形成されるエピタキシャル層ＥＰＩの厚さは、埋め込み層ＢＮＬ２上に形成されるエピタキシャル層ＥＰＩの厚さよりも厚くなる。
【０１４３】
このとき、本実施の形態２では、図２２に示すように、埋め込み層ＢＮＬ１に形成されている窪みが、図９に示す前記実施の形態１の窪みと形状が相違している。具体的に、本実施の形態２の窪みは、前記実施の形態１の窪みよりも急峻でサイズが小さくなっている。これは、後述するように、本実施の形態２における静電保護素子の製造方法が、前記実施の形態１における静電保護素子の製造方法と相違するためである。
【０１４４】
以下に、本実施の形態２において、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２の不純物プロファイルを示す。図２３は、図２２のＡ−Ａ線およびＢ−Ｂ線での不純物プロファイルを示すグラフである。すなわち、図２３は、埋め込み層ＢＮＬ１の不純物プロファイル（図２２のＡ−Ａ線）と、埋め込み層ＢＮＬ２の不純物プロファイル（図２２のＢ−Ｂ線）とを比較して示すグラフである。
【０１４５】
図２３において、横軸は、エピタキシャル層ＥＰＩの表面からの深さ（μｍ）を示しており、縦軸は、不純物濃度（相対表示）を示している。なお、図２３において、破線は、埋め込み層ＢＮＬ１の不純物プロファイル（図２２のＡ−Ａ線）を示し、実線は、埋め込み層ＢＮＬ２の不純物プロファイル（図２２のＢ−Ｂ線）を示している。
【０１４６】
図２３に示すように、埋め込み層ＢＮＬ１の不純物濃度は、埋め込み層ＢＮＬ２の不純物濃度よりも深い領域から立ち上がっているとともに、同じ深さにおける埋め込み層ＢＮＬ１の不純物濃度が、埋め込み層ＢＮＬ２の不純物濃度よりも薄くなっていることがわかる。このことから、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪んでおり、かつ、埋め込み層ＢＮＬ１の不純物濃度が、埋め込み層ＢＮＬ２の不純物濃度よりも薄くなっていることがわかる。特に、図１０と図２３を比較するとわかるように、本実施の形態２では、埋め込み層ＢＮＬ１の深さが深くなっており、したがって、埋め込み層ＢＮＬ１による窪みの深さが深くなっていることがわかる。また、本実施の形態２では、埋め込み層ＢＮＬ１の不純物濃度と埋め込み層ＢＮＬ２の不純物濃度との差（図２３参照）が、前記実施の形態１における埋め込み層ＢＮＬ１の不純物濃度と埋め込み層ＢＮＬ２の不純物濃度との差よりも大きくなっていることがわかる。
【０１４７】
このように構成されている本実施の形態２における静電保護素子でも、埋め込み層ＢＮＬ１が埋め込み層ＢＮＬ２に対して窪んで形成されているため、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が増大し、ＰＮＰトランジスタのベース電流となる成分を減少させることができる。したがって、本実施の形態２によっても、ＰＮＰトランジスタのゲインが向上することになる。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、本実施の形態２における静電保護素子の一部を構成するＮＰＮトランジスタのベース電流が増加することになる。このように、本実施の形態２においても、ＮＰＮトランジスタのベース電流が増加し、静電保護素子の破壊電流を向上させることができる効果を得ることができる。
【０１４８】
＜実施の形態２における静電保護素子の製造方法＞
本実施の形態２における静電保護素子は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【０１４９】
まず、図２４に示すように、例えば、ボロン（Ｂ）などのＰ型不純物を導入した半導体基板１Ｓを用意する。そして、半導体基板１Ｓ上に、例えば、１００Å程度の薄い酸化シリコン膜ＯＸＦを形成し、この酸化シリコン膜ＯＸＦ上にレジスト膜ＦＲ３を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、不純物注入領域を開口するように行われる。
【０１５０】
続いて、パターニングしたレジスト膜ＦＲ３をマスクにしたイオン注入法により、半導体基板１Ｓ内に、例えば、アンチモンなどのＮ型不純物を導入する。これにより、半導体基板１Ｓ内に埋め込み領域ＢＮＲ３を形成することができる。このとき、互いに離間した埋め込み領域ＢＮＲ３の間に不純物が導入されない離間領域が形成される。この離間領域の幅は、例えば、１０μｍ程度である。
【０１５１】
次に、図２５に示すように、レジスト膜ＦＲ３を除去した後、半導体基板１Ｓに対して熱処理を施すことにより、半導体基板１Ｓに導入した不純物を活性化させる。そして、半導体基板１Ｓの表面に形成されている酸化シリコン膜ＯＸＦを除去した後、エピタキシャル成長法により、半導体基板１Ｓ上にＮ型半導体層からなるエピタキシャル層ＥＰＩを形成する。ここで、上述した熱処理とエピタキシャル成長法での加熱処理により、半導体基板１Ｓ内の埋め込み領域ＢＮＲ３に導入されている不純物が活性化するとともに拡散して、半導体基板１Ｓの内部からエピタキシャル層ＥＰＩ内にわたって、埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２が形成される。
【０１５２】
具体的には、図２４に示すように、互いに離間領域を介して形成されている埋め込み領域ＢＮＲ３に導入されているＮ型不純物が、上述した熱処理とエピタキシャル成長法での加熱処理によって、例えば、横方向に６μｍ程度拡散する。この結果、図２５に示すように、離間領域にもＮ型不純物が拡散するため、互いに離間領域を介して形成されている埋め込み領域ＢＮＲ３がつながる。つまり、離間している一対の埋め込み領域ＢＮＲ３が接続されて、埋め込み層ＢＮＬ２で挟まれた埋め込み層ＢＮＬ１が形成される。このとき、埋め込み層ＢＮＬ１は、元々、Ｎ型不純物が導入されていない領域にＮ型不純物が拡散することにより形成されるため、最初からＮ型不純物が導入されている領域に形成される埋め込み層ＢＮＬ２よりも不純物濃度が薄くなる。この結果、図２５に示すように、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２に対して窪むように形成される。
【０１５３】
その後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態２における静電保護素子を製造することができる。
【０１５４】
本実施の形態２においても、前記実施の形態１と同様に、領域Ｒ１に形成されている埋め込み層ＢＮＬ１が領域Ｒ２に形成されている埋め込み層ＢＮＬ２に対して窪んで形成されるため、ＰＮＰトランジスタのベース領域となる領域Ｒ１において、正孔の再結合が起きにくくなり、ＰＮＰトランジスタのゲイン（電流増幅率）が向上する。この結果、本実施の形態２においても、ＮＰＮトランジスタのベース電流が増加し、静電保護素子の破壊電流を向上させることができる。
【０１５５】
さらに、本実施の形態２では、埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２を形成する前提となる埋め込み領域ＢＮＲ３を一回のイオン注入で形成することができるため、前記実施の形態１に比べて工程数の削減を図ることができる。
【０１５６】
（実施の形態３）
本実施の形態３では、領域Ｒ１に形成されている埋め込み層ＢＮＬ１が領域Ｒ２に形成されている埋め込み層ＢＮＬ２に対して窪んでいる構成を前記実施の形態１における静電保護素子の製造方法とは異なる方法で形成する例について説明する。
【０１５７】
＜実施の形態３における静電保護素子の断面構成＞
図２６は、本実施の形態３における静電保護素子の断面構成を示す図である。図２６において、本実施の形態３における静電保護素子は、半導体基板１Ｓの厚さ方向において、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の深さ位置が、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の深さ位置よりも深くなるように形成されている。言い換えれば、本実施の形態３において、図２６に示すように、半導体基板１Ｓの厚さ方向において、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の深さ位置が、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の深さ位置よりも浅くなっている。つまり、本実施の形態３においては、埋め込み層ＢＮＬ１の厚さ方向の中心位置は、埋め込み層ＢＮＬ２の厚さ方向の中心位置よりも深い位置に位置している。そして、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さと、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さは、概ね同一である。さらに、本実施の形態３では、埋め込み層ＢＮＬ１の不純物濃度と、埋め込み層ＢＮＬ２の不純物濃度が概ね同一となっている。
【０１５８】
このように構成されている本実施の形態３の静電保護素子によれば、例えば、図２６に示すように、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪む（凹む）ように配置されることになる。言い換えれば、埋め込み層ＢＮＬ１の上面は、埋め込み層ＢＮＬ２の上面よりも低くなるように形成されることになる。これにより、埋め込み層ＢＮＬ１上に形成されるエピタキシャル層ＥＰＩの厚さは、埋め込み層ＢＮＬ２上に形成されるエピタキシャル層ＥＰＩの厚さよりも厚くなる。
【０１５９】
以下に、本実施の形態３において、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２の不純物プロファイルを示す。図２７は、図２６のＡ−Ａ線およびＢ−Ｂ線での不純物プロファイルを示すグラフである。すなわち、図２７は、埋め込み層ＢＮＬ１の不純物プロファイル（図２６のＡ−Ａ線）と、埋め込み層ＢＮＬ２の不純物プロファイル（図２６のＢ−Ｂ線）とを比較して示すグラフである。
【０１６０】
図２７において、横軸は、エピタキシャル層ＥＰＩの表面からの深さ（μｍ）を示しており、縦軸は、不純物濃度（相対表示）を示している。なお、図２７において、破線は、埋め込み層ＢＮＬ１の不純物プロファイル（図２６のＡ−Ａ線）を示し、実線は、埋め込み層ＢＮＬ２の不純物プロファイル（図２６のＢ−Ｂ線）を示している。
【０１６１】
図２７に示すように、埋め込み層ＢＮＬ１の不純物濃度は、埋め込み層ＢＮＬ２の不純物濃度よりも深い領域から立ち上がっている。一方、埋め込み層ＢＮＬ１の不純物濃度は、埋め込み層ＢＮＬ２の不純物濃度を深さ方向にシフトさせたものと同一になっていることがわかる。このことから、埋め込み層ＢＮＬ１内の不純物濃度と、埋め込み層ＢＮＬ２内の不純物濃度は同一であり、かつ、埋め込み層ＢＮＬ１の形成位置が、埋め込み層ＢＮＬ２の形成位置よりも深い位置に位置していることがわかる。したがって、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪んでおり、かつ、埋め込み層ＢＮＬ１の不純物濃度は、埋め込み層ＢＮＬ２の不純物濃度と概ね同一となっていることがわかる。
【０１６２】
このように構成されている本実施の形態３における静電保護素子でも、埋め込み層ＢＮＬ１が埋め込み層ＢＮＬ２に対して窪んで形成されているため、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が増大し、ＰＮＰトランジスタのベース電流となる成分を減少させることができる。したがって、本実施の形態３によっても、ＰＮＰトランジスタのゲインが向上することになる。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、本実施の形態３における静電保護素子の一部を構成するＮＰＮトランジスタのベース電流が増加することになる。このように、本実施の形態３においても、ＮＰＮトランジスタのベース電流が増加し、静電保護素子の破壊電流を向上させることができる効果を得ることができる。
【０１６３】
＜実施の形態３における静電保護素子の製造方法＞
本実施の形態３における静電保護素子は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
【０１６４】
まず、図２８に示すように、例えば、ボロン（Ｂ）などのＰ型不純物を導入した半導体基板１Ｓを用意する。そして、半導体基板１Ｓ上に、例えば、１００Å程度の薄い酸化シリコン膜ＯＸＦを形成し、この酸化シリコン膜ＯＸＦ上にレジスト膜ＦＲ４を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ４をパターニングする。レジスト膜ＦＲ４のパターニングは、不純物注入領域を開口するように行われる。
【０１６５】
続いて、パターニングしたレジスト膜ＦＲ４をマスクにしたイオン注入法により、半導体基板１Ｓ内に、例えば、アンチモンなどのＮ型不純物を導入する。これにより、半導体基板１Ｓ内に埋め込み領域ＢＮＲ４を形成することができる。
【０１６６】
次に、図２９に示すように、レジスト膜ＦＲ４を除去した後、半導体基板１Ｓに対して熱処理を施すことにより、半導体基板１Ｓに導入した不純物を活性化させる。そして、半導体基板１Ｓの表面に形成されている酸化シリコン膜ＯＸＦを除去した後、エピタキシャル成長法により、半導体基板１Ｓ上にＮ型半導体層からなるエピタキシャル層ＥＰＩ１を形成する。このエピタキシャル層ＥＰＩ１の厚さは、例えば、２μｍ程度である。
【０１６７】
ここで、上述した熱処理とエピタキシャル成長法での加熱処理により、半導体基板１Ｓ内の埋め込み領域ＢＮＲ４に導入されている不純物が活性化するとともに拡散して、半導体基板１Ｓの内部からエピタキシャル層ＥＰＩ１内にわたって、埋め込み層ＢＮＬ１が形成される。
【０１６８】
続いて、図３０に示すように、エピタキシャル層ＥＰＩ１の表面に薄い酸化シリコン膜ＯＸＦ２を形成し、この酸化シリコン膜ＯＸＦ２上にレジスト膜ＦＲ５を塗布する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ５をパターニングする。レジスト膜ＦＲ５のパターニングは、不純物注入領域を開口するように行われる。
【０１６９】
続いて、パターニングしたレジスト膜ＦＲ５をマスクにしたイオン注入法により、半導体基板１Ｓ内に、例えば、アンチモンなどのＮ型不純物を導入する。これにより、半導体基板１Ｓ内に埋め込み領域ＢＮＲ５を形成することができる。このとき、埋め込み領域ＢＮＲ５の不純物濃度は、図２８に示す段階における埋め込み領域ＢＮＲ４の不純物濃度と同一となっている。
【０１７０】
次に、図３１に示すように、レジスト膜ＦＲ５を除去した後、半導体基板１Ｓに対して熱処理を施すことにより、半導体基板１Ｓに導入した不純物を活性化させる。そして、半導体基板１Ｓの表面に形成されている酸化シリコン膜ＯＸＦ２を除去した後、エピタキシャル成長法により、半導体基板１Ｓ上にＮ型半導体層からなるエピタキシャル層ＥＰＩ２を形成する。
【０１７１】
ここで、上述した熱処理とエピタキシャル成長法での加熱処理により、半導体基板１Ｓ内の埋め込み領域ＢＮＲ５に導入されている不純物が活性化するとともに拡散して、半導体基板１Ｓの内部からエピタキシャル層ＥＰＩ１とエピタキシャル層ＥＰＩ２内にわたって、埋め込み層ＢＮＬ２が形成される。このようにして、埋め込み層ＢＮＬ１内の不純物濃度と、埋め込み層ＢＮＬ２内の不純物濃度が同一であり、かつ、埋め込み層ＢＮＬ１の厚さ方向の中心位置が、埋め込み層ＢＮＬ２の厚さ方向の中心位置よりも深い位置に位置するように、埋め込み層ＢＮＬ１と埋め込み層ＢＮＬ２を形成することができる。したがって、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪んでおり、かつ、埋め込み層ＢＮＬ１の不純物濃度は、埋め込み層ＢＮＬ２の不純物濃度と概ね同一となっている。
【０１７２】
その後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態３における静電保護素子を製造することができる。
【０１７３】
本実施の形態３においても、前記実施の形態１と同様に、領域Ｒ１に形成されている埋め込み層ＢＮＬ１が領域Ｒ２に形成されている埋め込み層ＢＮＬ２に対して窪んで形成されるため、ＰＮＰトランジスタのベース領域となる領域Ｒ１において、正孔の再結合が起きにくくなり、ＰＮＰトランジスタのゲイン（電流増幅率）が向上する。この結果、本実施の形態３においても、ＮＰＮトランジスタのベース電流が増加し、静電保護素子の破壊電流を向上させることができる。
【０１７４】
さらに、本実施の形態３では、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の不純物濃度と、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の不純物濃度が同一となっている。これにより、ＮＰＮトランジスタのコレクタ抵抗は、前記実施の形態１よりも低い値に維持される。このため、本実施の形態３における静電保護素子によれば、前記実施の形態１における静電保護素子に比べて、静電保護素子の端子間電圧を低く抑えることができる。この結果、本実施の形態３における静電保護素子によれば、発熱による素子破壊が起きにくくなり、前記実施の形態１に比べて、さらに破壊電流が大きく向上するという効果を得ることができる。
【０１７５】
（実施の形態４）
本実施の形態４では、例えば、図１に示すように、出力電圧Ｖｏｕｔが出力される出力端子ＴＥ３と、基準電位（ＧＮＤ電位）が印加されるグランド端子ＴＥ２の間に静電保護素子ＥＳＤを設ける例について説明する。このとき、出力端子ＴＥ３とグランド端子ＴＥ２の間には、出力トランジスタＱ１が接続されており、静電保護素子ＥＳＤは、出力トランジスタＱ１と並列に接続されることになる。
【０１７６】
＜実施の形態４における半導体装置の構成＞
図３２は、本実施の形態４における半導体装置の構成を示す断面図である。図３２において、半導体基板１Ｓには、トランジスタ形成領域ＴＲＲと静電保護素子形成領域ＥＳＤＲが設けられており、トランジスタ形成領域ＴＲＲに、例えば、図１に示す出力トランジスタＱ１が形成され、静電保護素子形成領域ＥＳＤＲに、例えば、図１に示す静電保護素子ＥＳＤが形成されている。
【０１７７】
以下に、まず、静電保護素子形成領域ＥＳＤＲに形成されている静電保護素子の構成について説明する。この本実施の形態４における静電保護素子は、前記実施の形態１〜３のそれぞれで説明した静電保護素子を適用することができる。このため、本実施の形態４における静電保護素子の構成は、前記実施の形態１〜３で説明した静電保護素子と同様の構成をしているため、詳細な構成の説明は省略する。
【０１７８】
図３２において、静電保護素子形成領域ＥＳＤＲには、半導体基板１Ｓ上に埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２が形成されており、この埋め込み層ＢＮＬ１および埋め込み層ＢＮＬ２上にエピタキシャル層ＥＰＩが形成されている。そして、このエピタキシャル層ＥＰＩに静電保護素子を構成するＮＰＮトランジスタとＰＮＰトランジスタが形成されている。
【０１７９】
ここで、本実施の形態４においても、半導体基板１Ｓの厚さ方向において、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さが、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さよりも薄くなるように形成される。言い換えれば、本実施の形態４においても、図３２に示すように、半導体基板１Ｓの厚さ方向において、領域Ｒ２に形成されている埋め込み層ＢＮＬ２の厚さが、領域Ｒ１に形成されている埋め込み層ＢＮＬ１の厚さよりも厚くなっている。そして、本実施の形態４においても、埋め込み層ＢＮＬ１の厚さ方向の中心位置と、埋め込み層ＢＮＬ２の厚さ方向の中心位置が揃っている。この結果、本実施の形態４によれば、例えば、図３２に示すように、埋め込み層ＢＮＬ１は、埋め込み層ＢＮＬ２から窪む（凹む）ように配置されることになる。言い換えれば、埋め込み層ＢＮＬ１の上面は、埋め込み層ＢＮＬ２の上面よりも低くなるように形成されることになる。これにより、埋め込み層ＢＮＬ１上に形成されるエピタキシャル層ＥＰＩの厚さは、埋め込み層ＢＮＬ２上に形成されるエピタキシャル層ＥＰＩの厚さよりも厚くなる。
【０１８０】
このように構成されている本実施の形態４における静電保護素子でも、埋め込み層ＢＮＬ１が埋め込み層ＢＮＬ２に対して窪んで形成されているため、エピタキシャル層ＥＰＩを流れる電流（正孔電流）のうち、ＰＮＰトランジスタのコレクタ電流となる成分が増大し、ＰＮＰトランジスタのベース電流となる成分を減少させることができる。したがって、本実施の形態４によっても、ＰＮＰトランジスタのゲインが向上することになる。そして、静電保護素子において、ＰＮＰトランジスタのコレクタ電流は、ＮＰＮトランジスタのベース電流として機能することから、本実施の形態４における静電保護素子の一部を構成するＮＰＮトランジスタのベース電流が増加することになる。このように、本実施の形態４においても、ＮＰＮトランジスタのベース電流が増加し、これによって、静電保護素子の破壊電流を向上させることができる効果を得ることができる。
【０１８１】
続いて、トランジスタ形成領域ＴＲＲに形成されている出力トランジスタの構成について説明する。本実施の形態４における出力トランジスタは、例えば、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)から構成されている。
【０１８２】
図３２において、トランジスタ形成領域ＴＲＲには、半導体基板１Ｓ上に埋め込み層ＢＮＬ３が形成されており、この埋め込み層ＢＮＬ３上にエピタキシャル層ＥＰＩが形成されている。そして、このエピタキシャル層ＥＰＩに出力トランジスタを構成するＬＤＭＯＳＦＥＴが形成されている。以下に、このＬＤＭＯＳＦＥＴの構成について説明する。
【０１８３】
図３２に示すように、埋め込み層ＢＮＬ３上に形成されたエピタキシャル層ＥＰＩ内に、Ｎ型半導体領域からなるオフセットドレイン領域ＯＤＲが形成されており、このオフセットドレイン領域ＯＤＲに内包されるようにＮ型半導体領域であるドレイン領域ＤＲが形成されている。そして、オフセットドレイン領域ＯＤＲと離間するように、エピタキシャル層ＥＰＩ内にＰ型ウェルＰＷＬが形成され、このＰ型ウェルＰＷＬに内包されるように、Ｎ型半導体領域からなるソース領域ＳＲおよびＰ型半導体領域ＰＲ３が形成されている。
【０１８４】
さらに、離間したソース領域ＳＲとオフセットドレイン領域ＯＤＲの間にチャネル形成領域が形成され、このチャネル形成領域上に、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。そして、このゲート絶縁膜ＧＯＸ上に、例えば、ポリシリコン膜を含むゲート電極Ｇが形成されている。
【０１８５】
このように構成されている本実施の形態４におけるＬＤＭＯＳＦＥＴにおいては、ドレイン領域ＤＲが出力端子ＴＥ３と電気的に接続され、かつ、ソース領域ＳＲおよびＰ型半導体領域ＰＲ３がグランド端子ＴＥ２と電気的に接続されている。これにより、本実施の形態４におけるＬＤＭＯＳＦＥＴは、出力端子ＴＥ３とグランド端子ＴＥ２の間に接続されていることになる。そして、図３２に示すように、出力端子ＴＥ３とグランド端子ＴＥ２の間には、静電保護素子も接続されていることから、出力端子ＴＥ３とグランド端子ＴＥ２の間に、ＬＤＭＯＳＦＥＴと静電保護素子が並列接続されていることがわかる。
【０１８６】
ここで、本実施の形態４においては、トランジスタ形成領域ＴＲＲに形成されている埋め込み層ＢＮＬ３は、静電保護素子形成領域ＥＳＤＲに形成されている埋め込み層ＢＮＬ２と同一の構成をしている。具体的に、半導体基板１Ｓの厚さ方向において、埋め込み層ＢＮＬ３の中心位置は、埋め込み層ＢＮＬ２の中心位置と揃っており、かつ、埋め込み層ＢＮＬ３の厚さは、埋め込み層ＢＮＬ２の厚さと同一となっている。さらに、埋め込み層ＢＮＬ３に導入されている不純物の濃度は、埋め込み層ＢＮＬ２に導入されている不純物の濃度と同一となっている。このように、本実施の形態４においては、同一の半導体基板１Ｓ上にＬＤＭＯＳＦＥＴと静電保護素子が形成されており、トランジスタ形成領域ＴＲＲに形成されている埋め込み層ＢＮＬ３が、静電保護素子形成領域ＥＳＤＲに形成されている埋め込み層ＢＮＬ２と同一構成となっている。このため、本実施の形態４によれば、トランジスタ形成領域ＴＲＲに形成されている埋め込み層ＢＮＬ３と、静電保護素子形成領域ＥＳＤＲに形成されている埋め込み層ＢＮＬ２とを別々の工程で形成する必要はなく、同一工程で形成することができる利点が得られる。
【０１８７】
＜実施の形態４における半導体装置の動作＞
本実施の形態４における半導体装置は、上記のように構成されており、以下に、その動作について簡単に説明する。例えば、ＮＰＮトランジスタとＰＮＰトランジスタの組み合わせからなる、いわゆるサイリスタ構造をした本実施の形態４における静電保護素子は、静電気ノイズが半導体装置に印加された場合、内部の保護すべき内部回路素子（例えば、ＬＤＭＯＳＦＥＴ）の耐圧よりも低い電圧でブレークダウンし、スナップバック状態に入ることで、端子間電圧が低下する。このことから、本実施の形態４によれば、高電圧の静電気ノイズが印加された場合であっても、内部回路素子（ＬＤＭＯＳＦＥＴ）に加わる端子間電圧を低くすることができる。この結果、内部回路素子（ＬＤＭＯＳＦＥＴ）を静電気ノイズから保護することができる。
【０１８８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０１８９】
１Ｓ  半導体基板
ＢＮＬ  埋め込み層
ＢＮＬ１  埋め込み層
ＢＮＬ２  埋め込み層
ＢＮＬ３  埋め込み層
ＢＮＲ  埋め込み領域
ＢＮＲ２  埋め込み領域
ＢＮＲ３  埋め込み領域
ＢＮＲ４  埋め込み領域
ＢＮＲ５  埋め込み領域
ＢＶｊ  アバランシェ耐圧
ＢＶｊ１  アバランシェ耐圧
ＢＶｊ２  アバランシェ耐圧
ＤＲ  ドレイン領域
ＥＰＩ  エピタキシャル層
ＥＰＩ１  エピタキシャル層
ＥＰＩ２  エピタキシャル層
ＥＳＤ  静電保護素子
ＥＳＤＲ  静電保護素子形成領域
ＦＲ１  レジスト膜
ＦＲ２  レジスト膜
ＦＲ３  レジスト膜
ＦＲ４  レジスト膜
ＦＲ５  レジスト膜
Ｇ  ゲート電極
ＧＯＸ  ゲート絶縁膜
Ｉｂｒｋ  破壊電流
Ｉ１  コレクタ電流
ＮＣＲ  Ｎ型コレクタ領域
ＮＥＲ  Ｎ型エミッタ領域
ＮＲ１  Ｎ型半導体領域
ＮＲ２  Ｎ型半導体領域
ＯＤＲ  オフセットドレイン領域
ＯＸＦ  酸化シリコン膜
ＯＸＦ２  酸化シリコン膜
ＰＢＮＬ  埋め込み層
ＰＢＲ  Ｐ型ベース領域
ＰＣＲ  Ｐ型コレクタ領域
ＰＥＰＩ  エピタキシャル層
ＰＥＲ  Ｐ型エミッタ領域
ＰＰＣＲ  Ｐ型コレクタ領域
ＰＰＥＲ  Ｐ型エミッタ領域
ＰＲ１  Ｐ型半導体領域
ＰＲ２  Ｐ型半導体領域
ＰＲ３  Ｐ型半導体領域
ＰＷＬ  Ｐ型ウェル
Ｑ１  出力トランジスタ
Ｒｃ  コレクタ抵抗
ＳＲ  ソース領域
ＳＴＩ  素子分離領域
ＴＥ１  電源端子
ＴＥ２  グランド端子
ＴＥ３  出力端子
ＴＲＲ  トランジスタ形成領域
Ｖｂｒｋ  耐圧
Ｖｄｄ  電源電圧
Ｖｈｏｌｄ  ホールド電圧
Ｖｈｏｌｄ１  ホールド電圧
Ｖｈｏｌｄ２  ホールド電圧
Ｖｔ１  スナップバック電圧
Ｖｔ２  スナップバック電圧
Ｖ１  電圧
Ｖ２  電圧
【図１】
2014086564.tif 000003
【図２】
2014086564.tif 000004
【図３】
2014086564.tif 000005
【図４】
2014086564.tif 000006
【図５】
2014086564.tif 000007
【図６】
2014086564.tif 000008
【図７】
2014086564.tif 000009
【図８】
2014086564.tif 000010
【図９】
2014086564.tif 000011
【図１０】
2014086564.tif 000012
【図１１】
2014086564.tif 000013
【図１２】
2014086564.tif 000014
【図１３】
2014086564.tif 000015
【図１４】
2014086564.tif 000016
【図１５】
2014086564.tif 000017
【図１６】
2014086564.tif 000018
【図１７】
2014086564.tif 000019
【図１８】
2014086564.tif 000020
【図１９】
2014086564.tif 000021
【図２０】
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【図２１】
2014086564.tif 000023
【図２２】
2014086564.tif 000024
【図２３】
2014086564.tif 000025
【図２４】
2014086564.tif 000026
【図２５】
2014086564.tif 000027
【図２６】
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【図２７】
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【図２８】
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【図２９】
2014086564.tif 000031
【図３０】
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【図３１】
2014086564.tif 000033
【図３２】
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