(57)【要約】      （修正有）【課題】出力スイッチの切り換え時に流れる充放電電流を低減できる表示装置を提供する。【解決手段】液晶表示装置が、液晶表示パネルのデータ線を駆動するデータ線ドライバを具備している。データ線ドライバでは、出力スイッチ２２Ｐ、２２Ｎを制御する１対の制御信号線３３Ｐ、３３Ｎが設けられる。制御信号線３３Ｐ、３３Ｎの間には電荷回収スイッチ３５が設けられ、制御信号線３３Ｐ、３３Ｎにおいて電荷回収が行われる。【選択図】図５
2014106488.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルの複数のデータ線を駆動する表示パネルドライバ
とを具備し、
前記表示パネルドライバが、
前記複数のデータ線のうちの第１データ線に接続される第１出力端子と、
前記複数のデータ線のうちの第２データ線に接続される第２出力端子と、
第１及び第２出力アンプと、
前記第１出力端子と前記第１出力アンプの出力の間に接続された第１出力スイッチと、
前記第２出力端子と前記第２出力アンプの出力の間に接続された第２出力スイッチと、
第１及び第２制御信号線と、
第１制御信号を前記第１制御信号線に供給し、前記第１制御信号と相補の第２制御信号を前記第２制御信号線に供給するように構成された第１出力スイッチ制御部と、
第１電荷回収スイッチ
とを具備し、
前記第１出力スイッチ及び前記第２出力スイッチのそれぞれは、前記第１制御信号と前記第２制御信号の少なくとも一方に応答して動作し、
前記第１電荷回収スイッチは、前記第１制御信号線と前記第２制御信号線との間に接続されている
表示装置。
【請求項２】
請求項１に記載の表示装置であって、
更に、
前記第２出力端子と前記第１出力アンプの出力の間に接続された第３出力スイッチと、
前記第１出力端子と前記第２出力アンプの出力の間に接続された第４出力スイッチと、
第３及び第４制御信号線と、
第３制御信号を前記第３制御信号線に供給し、前記第３制御信号と相補の第４制御信号を前記第４制御信号線に供給するように構成された第２出力スイッチ制御部と、
第２電荷回収スイッチ
とを具備し、
前記第３出力スイッチ及び前記第４出力スイッチのそれぞれは、前記第３制御信号と前記第４制御信号の少なくとも一方に応答して動作し、
前記第２電荷回収スイッチは、前記第３制御信号線と前記第４制御信号線との間に接続されている
表示装置。
【請求項３】
請求項１又は２に記載の表示装置であって、
前記第１電荷回収スイッチは、電荷回収信号がアサートされたときに前記第１及び第２制御信号線を短絡し、
前記第１出力スイッチ制御部は、前記電荷回収信号がアサートされたときに、前記第１制御信号及び前記第２制御信号を出力する出力を、ハイインピーダンス状態にするように構成されている
表示装置。
【請求項４】
請求項２に記載の表示装置であって、
前記第１電荷回収スイッチは、電荷回収信号がアサートされたときに前記第１及び第２制御信号線を短絡し、
前記第２電荷回収スイッチは、前記電荷回収信号がアサートされたときに前記第３及び第４制御信号線を短絡し、
前記第１出力スイッチ制御部は、前記電荷回収信号がアサートされたときに、前記第１制御信号及び前記第２制御信号を出力する出力を、ハイインピーダンス状態にするように構成され、
前記第２出力スイッチ制御部は、前記電荷回収信号がアサートされたときに、前記第３制御信号及び前記第４制御信号を出力する出力を、ハイインピーダンス状態にするように構成された
表示装置。
【請求項５】
請求項４に記載の表示装置であって、
前記第１及び第２出力アンプは、前記電荷回収信号がアサートされたときに、その出力をハイインピーダンス状態にするように構成された
表示装置。
【請求項６】
請求項４又は５に記載の表示装置であって、
前記表示パネルドライバが、更に、前記第１出力端子と前記第２出力端子との間に接続される第３電荷回収スイッチを具備し、
前記第３電荷回収スイッチが、前記電荷回収信号がアサートされたときに、前記第１及び第２出力端子を短絡する
表示装置。
【請求項７】
請求項４又は５に記載の表示装置であって、
前記表示パネルドライバが、更に、
電荷回収線と、
前記第１出力端子と前記電荷回収線との間に接続される第３電荷回収スイッチと、
前記第２出力端子と前記電荷回収線との間に接続される第４電荷回収スイッチ
とを具備し、
前記第３及び第４電荷回収スイッチが、前記電荷回収信号がアサートされたときに、前記第１及び第２出力端子を前記電荷回収線に短絡する
表示装置。
【請求項８】
表示パネルのデータ線を駆動する表示パネルドライバであって、
前記表示パネルの第１データ線に接続される第１出力端子と、
前記表示パネルの第２データ線に接続される第２出力端子と、
第１及び第２出力アンプと、
前記第１出力端子と前記第１出力アンプの出力の間に接続された第１出力スイッチと、
前記第２出力端子と前記第２出力アンプの出力の間に接続された第２出力スイッチと、
第１及び第２制御信号線と、
第１制御信号を前記第１制御信号線に供給し、前記第１制御信号と相補の第２制御信号を前記第２制御信号線に供給するように構成された第１出力スイッチ制御部と、
第１電荷回収スイッチ
とを具備し、
前記第１出力スイッチ及び前記第２出力スイッチのそれぞれは、前記第１制御信号と前記第２制御信号の少なくとも一方に応答して動作し、
前記第１電荷回収スイッチは、前記第１制御信号線と前記第２制御信号線との間に接続されている
表示パネルドライバ。
【請求項９】
請求項８に記載の表示パネルドライバであって、
更に、
前記第２出力端子と前記第１出力アンプの出力の間に接続された第３出力スイッチと、
前記第１出力端子と前記第２出力アンプの出力の間に接続された第４出力スイッチと、
第３及び第４制御信号線と、
第３制御信号を前記第３制御信号線に供給し、前記第３制御信号と相補の第４制御信号を前記第４制御信号線に供給するように構成された第２出力スイッチ制御部と、
第２電荷回収スイッチ
とを具備し、
前記第３出力スイッチ及び前記第４出力スイッチのそれぞれは、前記第３制御信号と前記第４制御信号の少なくとも一方に応答して動作し、
前記第２電荷回収スイッチは、前記第３制御信号線と前記第４制御信号線との間に接続されている
表示パネルドライバ。
【請求項１０】
請求項８又は９に記載の表示パネルドライバであって、
前記第１電荷回収スイッチは、電荷回収信号がアサートされたときに前記第１及び第２制御信号線を短絡し、
前記第１出力スイッチ制御部は、前記電荷回収信号がアサートされたときに、前記第１制御信号及び前記第２制御信号を出力する出力を、ハイインピーダンス状態にするように構成されている
表示パネルドライバ。
【請求項１１】
請求項９に記載の表示パネルドライバであって、
前記第１電荷回収スイッチは、電荷回収信号がアサートされたときに前記第１及び第２制御信号線を短絡し、
前記第２電荷回収スイッチは、前記電荷回収信号がアサートされたときに前記第３及び第４制御信号線を短絡し、
前記第１出力スイッチ制御部は、前記電荷回収信号がアサートされたときに、前記第１制御信号及び前記第２制御信号を出力する出力を、ハイインピーダンス状態にするように構成され、
前記第２出力スイッチ制御部は、前記電荷回収信号がアサートされたときに、前記第３制御信号及び前記第４制御信号を出力する出力を、ハイインピーダンス状態にするように構成された
表示パネルドライバ。
【請求項１２】
請求項１１に記載の表示パネルドライバであって、
前記第１及び第２出力アンプは、前記電荷回収信号がアサートされたときに、その出力をハイインピーダンス状態にするように構成された
表示パネルドライバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び表示パネルドライバに関し、特に、表示パネルドライバの出力スイッチの制御に関する。
【背景技術】
【０００２】
表示パネル（例えば、液晶表示パネルやプラズマディスプレイパネル）を備える表示装置は、表示パネルの大型化に伴い、消費電力が増大する傾向にある。
【０００３】
表示装置の消費電力を低減するための技術の一つが、電荷回収（charge sharing）である。電荷回収とは、表示パネルのデータ線（信号線、ソース線等とも呼ばれる）を短絡することにより、データ線に蓄積された電荷を有効に活用する技術である。電荷回収は、基本的には、反転駆動を行う表示装置において用いられる技術である。反転駆動とは、適宜の空間的、時間的周期で画素を駆動する駆動電圧（即ち、データ線を駆動する駆動電圧）の極性を反転する技術である。データ線に供給される駆動電圧の極性が反転される場合に、直前の水平期間で正極性の駆動電圧で駆動されたデータ線と、直前の水平期間で負極性の駆動電圧で駆動されたデータ線とを短絡することにより、データ線に蓄積されている電荷を有効に活用し、消費電力を低減させることができる。ここで、本明細書においては、駆動電圧の極性が、表示装置において規定された特定の基準電圧（例えば、液晶表示パネルにおいては対向電極の電圧）と基準として定義されることに留意されたい。基準電圧よりも高い駆動電圧を「正極性の駆動電圧」といい、基準電圧よりも低い駆動電圧を「負極性の駆動電圧」という。
【０００４】
電荷回収を行う構成の表示パネルドライバでは、一般に、データ線が接続される出力端子と出力アンプの出力の間に、出力スイッチが設けられる。出力スイッチは、電荷回収を行う際に、出力端子と出力アンプの出力とを電気的に切り離す機能を有する。また、出力スイッチは、出力端子と出力アンプの出力との間の接続関係を切り替える機能を持つ場合もある。このような構成の表示パネルドライバは、例えば、特開２００１−２２３２９号公報、特開２０１０−２５６４０１号公報に開示されている。
【０００５】
このような構成の表示パネルドライバの一つの問題は、出力スイッチの切り換え時の充放電電流が大きいことである。表示パネルドライバでは、データ線が接続される出力端子のそれぞれについて少なくとも一つの出力スイッチが接続されるため、多数の出力スイッチが設けられる。その一方で、データ線の立ち上がり時間を短縮するためにオン抵抗が小さいことが求められるため、出力スイッチとしてはゲートサイズが大きいＭＯＳトランジスタが用いられる。このため、表示パネルドライバの全体としての出力スイッチのゲート容量は大きい。出力スイッチのゲート容量が大きいため、出力スイッチのゲートの充放電電流も大きくなり、これは、表示パネルドライバの消費電力やＥＭＩ（electromagnetic interference）の増大を招く。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−２２３２９号公報
【特許文献２】特開２０１０−２５６４０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
このように、従来技術には、出力スイッチの切り換え時に流れる充放電電流が大きいという問題がある。
【課題を解決するための手段】
【０００８】
一実施形態では、表示装置が、表示パネルの複数のデータ線を駆動する表示パネルドライバを具備している。当該表示パネルドライバでは、出力スイッチを制御する１対の制御信号線が設けられる。該１対の制御信号線の間には電荷回収スイッチが設けられ、該１対の制御信号線の間で電荷回収が行われる。
【発明の効果】
【０００９】
上記実施形態によれば、出力スイッチの切り換え時に流れる充放電電流を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】電荷回収を行う構成のデータ線ドライバの構成の例を示す図である。
【図２】図１のデータ線ドライバの出力回路の構成の詳細を示す図である。
【図３】図１のデータ線ドライバの動作を示すタイミングチャートである。
【図４Ａ】一実施形態の液晶表示装置の全体構成を示すブロック図である。
【図４Ｂ】一実施形態のデータ線ドライバの構成を示すブロック図である。
【図５】第１の実施形態のデータ線ドライバの出力回路の構成を示す回路図である。
【図６】正極側アンプ、負極側アンプの構成の例を示す回路図である。
【図７】バッファ回路の構成の例を示す回路図である。
【図８】電荷回収スイッチの構成の例を示す回路図である。
【図９】第１の実施形態のデータ線ドライバの出力回路の動作を示すタイミングチャートである。
【図１０】第２の実施形態のデータ線ドライバの出力回路の構成を示す回路図である。
【図１１】第３の実施形態のデータ線ドライバの出力回路の構成を示す回路図である。
【図１２】第４の実施形態のデータ線ドライバの出力回路の構成を示す回路図である。
【図１３】第５の実施形態のデータ線ドライバの構成を示すブロック図である。
【図１４】第５の実施形態のデータ線ドライバの出力回路の構成を示す回路図である。
【図１５】第５の実施形態のデータ線ドライバの出力回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１１】
本実施形態の表示装置の技術的意義を理解しやすくするために、まず、電荷回収を行う構成の表示パネルドライバにおける問題について説明する。図１は、電荷回収を行う構成のデータ線ドライバ１００の構成の例を示す図である。図１には、データ線ドライバ１００の構成の一部分が図示されている。
【００１２】
図１に図示されたデータ線ドライバ１００は、Ｄ／Ａコンバータ回路１０１と、出力回路１０２と、表示パネルのデータ線に接続される出力端子Ｓ１〜ＳＮとを備えている。Ｄ／Ａコンバータ回路１０１は、正極側ＤＡＣ（digital analog converter）１０１Ｐと、負極側ＤＡＣ１０１Ｎとを備えている。正極側ＤＡＣ１０１Ｐには、正極性の駆動電圧で駆動される画素の階調を示す画素データが供給される。ここで、本実施形態では、駆動電圧の極性が、表示装置において規定された特定の基準電圧、具体的には、データ線ドライバ１００で駆動される液晶表示パネルの対向電極の電圧（「共通電圧」と呼ばれる。）を基準として定義されることに留意されたい。以下では、共通電圧よりも高い駆動電圧を「正極性の駆動電圧」といい、共通電圧よりも低い駆動電圧を「負極性の駆動電圧」という。正極側ＤＡＣ１０１Ｐは、デジタル−アナログ変換を行うことにより、該画素データに示された階調に対応する電圧レベルを有する正極性の階調電圧を生成する。
【００１３】
同様に、負極側ＤＡＣ１０１Ｎには、負極性の駆動電圧で駆動される画素の階調を示す画素データが供給される。負極側ＤＡＣ１０１Ｎは、デジタルアナログ変換を行うことにより、該画素データに示された階調に対応する電圧レベルを有する負極性の階調電圧を生成する。図１の構成では、隣接する２つの出力端子Ｓ２ｉ−１、Ｓ２ｉに対し、１つの正極側ＤＡＣ１０１Ｐと、１つの負極側ＤＡＣ１０１Ｎとが設けられる。
【００１４】
出力回路１０２は、正極側アンプ１０３Ｐと、負極側アンプ１０３Ｎと、スイッチ回路１０４と、電荷回収線１１１とを備えている。２つの出力端子Ｓ２ｉ−１、Ｓ２ｉに対し、１つの正極側アンプ１０３Ｐと、１つの負極側アンプ１０３Ｎと、１つのスイッチ回路１０４とを備えている。正極側アンプ１０３Ｐは、正極側ＤＡＣ１０１Ｐから受け取った正極性の階調電圧に対応する電圧レベルの（基本的には同一の電圧レベルの）正極性の駆動電圧を出力する。同様に、負極側アンプ１０３Ｎは、負極側ＤＡＣ１０１Ｎから受け取った負極性の階調電圧に対応する電圧レベルの（基本的には同一の電圧レベルの）負極性の駆動電圧を出力する。
【００１５】
各スイッチ回路１０４は、正極側アンプ１０３Ｐ及び負極側アンプ１０３Ｎの出力と、出力端子Ｓ２ｉ−１、Ｓ２ｉとの接続関係を切り換える機能と、出力端子Ｓ２ｉ−１、Ｓ２ｉと電荷回収線１１１との接続関係を切り換える機能とを有している。図２は、スイッチ回路１０４の構成を詳細に示す図である。
【００１６】
スイッチ回路１０４は、ストレートスイッチ対１０５と、クロススイッチ対１０６と、電荷回収スイッチ対１０７とを備えている。ストレートスイッチ対１０５は、正極側アンプ１０３Ｐの出力と出力端子Ｓ２ｉ−１の間に接続された出力スイッチ１０５Ｐと、負極側アンプ１０３Ｎの出力と出力端子Ｓ２ｉの間に接続された出力スイッチ１０５Ｎとを備えている。出力スイッチ１０５Ｐ、１０５Ｎは、出力制御信号ＯＵＴ１に応答して、正極側アンプ１０３Ｐ、負極側アンプ１０３Ｎの出力を、それぞれ、出力端子Ｓ２ｉ−１、Ｓ２ｉに接続し、又は、出力端子Ｓ２ｉ−１、Ｓ２ｉから切り離す。詳細には、出力制御信号ＯＵＴ１からインバータ１１２によって出力制御信号ＯＵＴ１の反転信号が生成され、出力制御信号ＯＵＴ１とその反転信号が、制御信号線１１３Ｐ、１１３Ｎによってストレートスイッチ対１０５に供給される。例えば、出力スイッチ１０５Ｐ、１０５Ｎがいずれも相補信号に応答して動作するＣＭＯＳ（complementary MOS）トランスファーゲート（即ち、ソース同士及びドレイン同士が接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタの対で構成されたスイッチ）である場合、出力制御信号ＯＵＴ１とその反転信号が、出力スイッチ１０５Ｐ、１０５Ｎのそれぞれに供給される。この場合、出力スイッチ１０５Ｐ、１０５Ｎは、出力制御信号ＯＵＴ１とその反転信号に応答してオンオフ動作を行う。
【００１７】
クロススイッチ対１０６は、正極側アンプ１０３Ｐの出力と出力端子Ｓ２ｉの間に接続された出力スイッチ１０６Ｐと、負極側アンプ１０３Ｎの出力と出力端子Ｓ２ｉ−１の間に接続された出力スイッチ１０６Ｎとを備えている。出力スイッチ１０６Ｐ、１０６Ｎは、出力制御信号ＯＵＴ２に応答して、正極側アンプ１０３Ｐ、負極側アンプ１０３Ｎの出力を、それぞれ、出力端子Ｓ２ｉ、Ｓ２ｉ−１に接続し、又は、出力端子Ｓ２ｉ、Ｓ２ｉ−１から切り離す。詳細には、出力制御信号ＯＵＴ２からインバータ１１４によって出力制御信号ＯＵＴ１の反転信号が生成され、出力制御信号ＯＵＴ１とその反転信号が、制御信号線１１５Ｐ、１１５Ｎによってクロススイッチ対１０６に供給される。出力スイッチ１０６Ｐ、１０６Ｎは、出力制御信号ＯＵＴ２とその反転信号に応答してオンオフ動作を行う。
【００１８】
電荷回収スイッチ対１０７は、電荷回収線１１１と出力端子Ｓ２ｉ−１の間に接続された電荷回収スイッチ１０７Ｐと、電荷回収線１１１と出力端子Ｓ２ｉの間に接続された電荷回収スイッチ１０７Ｎとを備えている。電荷回収スイッチ１０７Ｐ、１０７Ｎは、電荷回収信号ＣＳに応答して、出力端子Ｓ２ｉ−１、Ｓ２ｉｚを電荷回収線１１１に接続し、又は電荷回収線１１１から切り離す。詳細には、電荷回収信号ＣＳからインバータ１１６によって出力制御信号ＯＵＴ１の反転信号が生成され、出力制御信号ＯＵＴ１とその反転信号が、制御信号線１１５Ｐ、１１５Ｎによってクロススイッチ対１０６に供給される。出力スイッチ１０６Ｐ、１０６Ｎは、出力制御信号ＯＵＴ２とその反転信号に応答してオンオフ動作を行う。
【００１９】
図３は、図１、図２に図示されている構成のデータ線ドライバ１００の動作を示すタイミングチャートである。第ｋ水平期間（「水平同期期間」とも呼ばれる。）が開始する直前のタイミングにおいて、出力制御信号ＯＵＴ１がアサートされると共に、出力制御信号ＯＵＴ２がネゲートされていたとする。この場合、正極側アンプ１０３Ｐの出力が出力端子Ｓ２ｉ−１に接続され、負極側アンプ１０３Ｎの出力が出力端子Ｓ２ｉに接続される。このような接続では、出力端子Ｓ２ｉ−１に接続されるデータ線が正極性の駆動電圧で駆動され、出力端子Ｓ２ｉに接続されるデータ線が負極性の駆動電圧で駆動されることになる。
【００２０】
第ｋ水平期間が開始されると、電荷回収信号ＣＳがアサートされ、出力制御信号ＯＵＴ１、ＯＵＴ２がネゲートされる。これにより、電荷回収スイッチ１０７Ｐ、１０７Ｎがオンされ、出力端子Ｓ１〜ＳＮが短絡される。これにより、電荷回収が行われる。ここで、出力スイッチ１０５Ｐ、１０５Ｎ、１０６Ｐ及び１０６Ｎは、いずれもオフされ、出力端子Ｓ１〜ＳＮは、正極側アンプ１０３Ｐ、負極側アンプ１０３Ｎの出力から切り離される。
【００２１】
その後、出力端子Ｓ１〜ＳＮが所望の駆動電圧に駆動される。ここで、図３の動作では、第ｋ水平期間において、出力端子Ｓ１〜ＳＮのそれぞれが直前の水平期間で駆動されていた駆動電圧と反対の極性の駆動電圧で駆動される。即ち、第ｋ水平期間では、出力端子Ｓ２ｉ−１が負極性の駆動電圧で駆動され、出力端子Ｓ２ｉが正極性の駆動電圧で駆動される。
【００２２】
第ｋ＋１水平期間でも、出力端子Ｓ１〜ＳＮのそれぞれが第ｋ水平期間で駆動されていた駆動電圧と反対の極性の駆動電圧で駆動される点以外は、同様の動作が行われる。
【００２３】
図１、図２に図示されているデータ線ドライバ１００の一つの問題は、出力端子Ｓ１〜ＳＮと、正極側アンプ１０３Ｐ及び負極側アンプ１０３Ｎとの間に設けられている出力スイッチ（１０５Ｐ、１０５Ｎ、１０６Ｐ、１０６Ｎ）の切り換え時に流れる充放電電流が大きいことである。例えば、出力スイッチがＭＯＳトランジスタ又はＣＭＯＳトランスファーゲートで形成されている場合、出力スイッチにはオン抵抗が小さいことが求められるため、大きなゲート幅のＭＯＳトランジスタが用いられる。これは、出力スイッチに使用されるＭＯＳトランジスタのゲート容量が大きいことを意味する。加えて、データ線ドライバ１００の出力端子Ｓ１〜ＳＮの数は、多数であり、数百から千に及ぶこともある。これらの理由により、出力スイッチを制御する出力制御信号ＯＵＴ１、ＯＵＴ２を伝送する制御信号線１１３Ｐ、１１３Ｎ、１１５Ｐ、１１５Ｎに接続される負荷容量が大きくなり、出力スイッチの切り換え時に流れる充放電電流が大きくなってしまう。充放電電流が大きいことは、消費電力やＥＭＩの増大を招き好ましくない。
【００２４】
以下に述べられる実施形態では、出力スイッチの切り換え時に流れる充放電電流を低減するための技術が提供される。
【００２５】
（第１の実施形態）
図４Ａは、第１の実施形態における表示装置の構成を示すブロック図である。図４Ａの表示装置は、液晶表示装置１として構成されており、液晶表示パネル２と、走査線ドライバ３と、タイミングコントローラ４と、データ線ドライバ１０とを備えている。
【００２６】
液晶表示パネル２は、走査線５１と、データ線５２と、これらが交差する位置に設けられた画素５３とを備えている。ただし、図４Ａには、図を見やすくするために、２本の走査線５１と、２本のデータ線５２、及び、２つの画素５３しか図示されていない。各画素５３は、ＴＦＴ（thin film transistor）５３ａと、画素電極５３ｂとを含んでいる。ＴＦＴ５３ａは、そのソースがデータ線５２に、ドレインが画素電極５３ｂに、ゲートが走査線５１に接続されている。画素電極５３ｂは、対向電極５４に対向するように設けられている。画素電極５３ｂと、対向電極５４と、その間に充填された液晶とにより、液晶容量が形成されている。なお、図４Ａでは、対向電極５４が画素５３毎に設けられているように図示されているが、当業者には知られているように、実際には、すべての画素５３に共通の大きな面積の対向電極５４が設けられる。本実施形態の液晶表示装置１では、対向電極５４に印加される電圧が、共通電圧ＶＣＯＭと定義される。即ち、対向電極５４に印加される共通電圧より高い駆動電圧が「正極性の駆動電圧」であり、対向電極５４に印加される共通電圧より低い駆動電圧が「負極性の駆動電圧」である。共通電圧ＶＣＯＭは、一般には、液晶表示装置１の低位側電源電圧ＶＳＳと、高位側電源電圧ＶＤＤの間の電圧である。ただし、データ線ドライバ１０に負電圧生成回路を用いる場合には、共通電圧ＶＣＯＭは、液晶表示装置１の低位側電源電圧ＶＳＳに一致していてもよい。
【００２７】
走査線ドライバ３は、タイミングコントローラ４から送られる制御信号に応答して、液晶表示パネル２の走査線５１を駆動する。一方、データ線ドライバ１０は、タイミングコントローラ４から送られる画像データＤＩＮ、及び、制御信号に応答して、液晶表示パネル２のデータ線５２を駆動する。画像データＤＩＮは、液晶表示パネル２の各画素５３の階調を指定するデータであり、各画素５３に対応する画像データＤＩＮが順次にデータ線ドライバ１０に供給される。また、タイミングコントローラ４からデータ線ドライバ１０に送られる制御信号は、例えば、極性信号ＰＯＬ及びラッチ信号ＳＴＢを含んでいる。極性信号ＰＯＬとは、液晶表示パネル２の各画素が駆動される駆動電圧の極性を指定する信号であり、ラッチ信号ＳＴＢは、データ線ドライバ１０の内部における画像データＤＩＮのラッチ動作を制御するための信号である（詳細は後述する）。
【００２８】
タイミングコントローラ４は、液晶表示装置１の全体を制御する機能を有している。詳細には、タイミングコントローラ４は、走査線ドライバ３及びデータ線ドライバ１０を制御する上記の制御信号を生成する機能を有すると共に、画像データＤＩＮをデータ線ドライバ１０に供給する機能を有している。
【００２９】
図４Ｂは、データ線ドライバ１０の構成の例を示すブロック図である。データ線ドライバ１０は、シフトレジスタ１１と、データレジスタ１２と、データラッチ１３と、レベルシフタ１４と、Ｄ／Ａコンバータ回路１５と、出力回路１６と、出力制御回路１７と、出力端子Ｓ１〜ＳＮとを備えている。出力端子Ｓ１〜ＳＮには、液晶表示パネル２のデータ線５２が接続される。
【００３０】
シフトレジスタ１１とデータレジスタ１２は、画像データＤＩＮをタイミングコントローラ４から順次に受け取るための回路群を構成している。データレジスタ１２は、出力端子Ｓ１〜ＳＮに対応する数のレジスタを備えており、各レジスタは、１画素の画像データＤＩＮを保持する機能を有している。シフトレジスタ１１は、ラッチ信号ＳＴＢに応答してシフト動作を行い、データレジスタ１２の各レジスタにタイミングコントローラ４から順次に送られてくる画像データＤＩＮをラッチさせるラッチトリガ信号を生成する。
【００３１】
データラッチ１３は、ラッチ信号ＳＴＢに応答して、データレジスタ１２の各レジスタに格納されている画像データＤＩＮを同時にラッチし、レベルシフタ１４を介してＤ／Ａコンバータ回路１５に転送する。各水平期間においてデータラッチ１３によってラッチされた画像データＤＩＮが、当該水平期間において、各データ線５２の駆動に使用される。データラッチ１３は、極性信号ＰＯＬに応じて画像データＤＩＮの順序を入れ替える機能を有している。これは、Ｄ／Ａコンバータ回路１５が、正極性の駆動電圧で駆動される画素５３に対応する画像データＤＩＮを受け取る専用の入力と、負極性の駆動電圧で駆動される画素５３に対応する画像データＤＩＮを受け取る専用の入力とを有しているためである。データラッチ１３は、Ｄ／Ａコンバータ回路１５のこのような構成に合わせて画像データＤＩＮの順序を入れ替える。レベルシフタ１４は、データラッチ１３から出力された信号をＤ／Ａコンバータ回路１５の入力の信号レベルに整合させるレベルシフトを行う。
【００３２】
Ｄ／Ａコンバータ回路１５は、データラッチ１３からレベルシフタ１４を介して受け取った画像データＤＩＮに対してデジタル−アナログ変換を行い、画像データＤＩＮに対応する階調電圧を生成する。出力回路１６は、Ｄ／Ａコンバータ回路１５によって生成された階調電圧に対応する（基本的には、階調電圧と同一の電圧レベルを有する）駆動電圧を生成して、出力端子Ｓ１〜ＳＮに接続されたデータ線５２に供給する。
【００３３】
出力制御回路１７は、極性信号ＰＯＬとラッチ信号ＳＴＢとに応答して、出力制御信号ＰＯＬ１、ＰＯＬ２と、電荷回収信号対ＣＳとを生成する。出力制御信号ＰＯＬ１、ＰＯＬ２は、出力回路１６に含まれる出力スイッチを制御するための信号群である。電荷回収信号対ＣＳは、出力回路１６の電荷回収動作を制御するための１対の信号である。本実施形態では、電荷回収信号対ＣＳとして、互いに相補である電荷回収信号ＣＳＰ、ＣＳＮが出力回路１６に供給される。ここで、電荷回収信号ＣＳＰは、アサートされるとＨｉｇｈレベルにプルアップされる信号であり、電荷回収信号ＣＳＮは、アサートされるとＬｏｗレベルにプルダウンされる信号である。
【００３４】
図５は、Ｄ／Ａコンバータ回路１５と出力回路１６の構成を示す回路図である。図５には、Ｄ／Ａコンバータ回路１５と出力回路１６のうち、２つの出力端子Ｓ２ｉ−１、Ｓ２ｉに対応する部分の構成が図示されている。Ｄ／Ａコンバータ回路１５は、正極側ＤＡＣ（digital analog converter）１５Ｐと、負極側ＤＡＣ１５Ｎとを備えている。
【００３５】
正極側ＤＡＣ１５Ｐは、正極性の駆動電圧で駆動される画素５３の画像データＤＩＮに応答して、正極性の階調電圧を生成する。正極側ＤＡＣ１５Ｐによって生成される正極性の階調電圧は、画像データＤＩＮで指定された階調に対応する電圧レベルを有している。一方、負極側ＤＡＣ１５Ｎによって生成される負極性の階調電圧は、画像データＤＩＮで指定された階調に対応する電圧レベルを有している。ここで、上述されているように、データラッチ１３において、画像データＤＩＮの順序を入れ替える動作が行われることに留意されたい。データラッチ１３の動作により、正極側ＤＡＣ１５Ｐの入力には、正極性の駆動電圧で駆動される画素５３の画像データＤＩＮのみが入力され、負極側ＤＡＣ１５Ｎの入力には、負極性の駆動電圧で駆動される画素５３の画像データＤＩＮのみが入力される。
【００３６】
出力回路１６は、正極側アンプ２１Ｐと、負極側アンプ２１Ｎと、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎと、電荷回収スイッチ２４と、バッファ回路３１、３２と、相補信号線対３３、３４と、電荷回収スイッチ３５、３６とを備えている。相補信号線対３３は、一対の制御信号線３３Ｐ、３３Ｎで構成され、相補信号線対３４は、一対の制御信号線３４Ｐ、３４Ｎで構成されている。
【００３７】
正極側アンプ２１Ｐは、正極側ＤＡＣ１５Ｐから受け取った正極性の階調電圧に対して電流増幅を行い、受け取った正極性の階調電圧に対応する正極性の駆動電圧を出力する。正極側アンプ２１Ｐは、出力が反転入力に接続されたボルテッジフォロアーを構成しており、正転入力において該正極性の階調電圧を受け取る。正極側アンプ２１Ｐから出力される正極性の階調電圧は、基本的には、正極側ＤＡＣ１５Ｐから受け取った正極性の階調電圧と同一の電圧レベルを有している。
【００３８】
同様に、負極側アンプ２１Ｎは、負極側ＤＡＣ１５Ｎから受け取った負極性の階調電圧に対して電流増幅を行い、受け取った負極性の階調電圧に対応する負極性の駆動電圧を出力する。負極側アンプ２１Ｎは、出力が反転入力に接続されたボルテッジフォロアーを構成しており、負極側アンプ２１Ｎは、正転入力において該負極性の階調電圧を受け取る。負極側アンプ２１Ｎから出力される負極性の階調電圧は、基本的には、負極側ＤＡＣ１５Ｎから受け取った負極性の階調電圧と同一の電圧レベルを有している。
【００３９】
出力スイッチ２２Ｐは、正極側アンプ２１Ｐの出力と出力端子Ｓ２ｉ−１の間に接続されており、出力スイッチ２２Ｎは、負極側アンプ２１Ｎの出力と出力端子Ｓ２ｉの間に接続されている。本実施形態では、ＰＭＯＳトランジスタＭＰ１が出力スイッチ２２Ｐとして用いられ、ＮＭＯＳトランジスタＭＮ２が出力スイッチ２２Ｎとして用いられる。ＰＭＯＳトランジスタＭＰ１は、ゲートが制御信号線３３Ｎに接続され、ソース又はドレインの一方が正極側アンプ２１Ｐの出力に接続され、他方が出力端子Ｓ２ｉ―１に接続されている。一方、ＮＭＯＳトランジスタＭＮ２は、ゲートが制御信号線３３Ｐに接続され、ソース又はドレインの一方が負極側アンプ２１Ｎの出力に接続され、他方が出力端子Ｓ２ｉに接続されている。
【００４０】
出力スイッチ２３Ｐは、正極側アンプ２１Ｐの出力と出力端子Ｓ２ｉの間に接続されており、出力スイッチ２３Ｎは、負極側アンプ２１Ｎの出力と出力端子Ｓ２ｉ−１の間に接続されている。本実施形態では、ＰＭＯＳトランジスタＭＰ３が出力スイッチ２３Ｐとして用いられ、ＮＭＯＳトランジスタＭＮ４が出力スイッチ２２Ｎとして用いられる。ＰＭＯＳトランジスタＭＰ３は、ゲートが制御信号線３４Ｎに接続され、ソース又はドレインの一方が正極側アンプ２１Ｐの出力に接続され、他方が出力端子Ｓ２ｉに接続されている。一方、ＮＭＯＳトランジスタＭＮ４は、ゲートが制御信号線３４Ｐに接続され、ソース又はドレインの一方が負極側アンプ２１Ｎの出力に接続され、他方が出力端子Ｓ２ｉ−１に接続されている。
【００４１】
電荷回収スイッチ２４は、出力端子Ｓ２ｉ−１、Ｓ２ｉの間に接続されている。後述されるように、電荷回収スイッチ２４は、電荷回収の際に使用されるスイッチであり、電荷回収信号対ＣＳ（即ち、電荷回収信号ＣＳＰ、ＣＳＮ）に応答して動作する。電荷回収信号ＣＳＰ、ＣＳＮがアサートされると、電荷回収スイッチ２４がオンされる。
【００４２】
バッファ回路３１は、出力スイッチ２２Ｐ、２２Ｎを制御する制御信号を制御信号線３３Ｐ、３３Ｎに供給する出力スイッチ制御部として機能する。詳細には、バッファ回路３１は、バッファ３１Ｐとインバータ３１Ｎとを備えている。バッファ３１Ｐは、出力制御信号ＰＯＬ１をバッファリングし、該出力制御信号ＰＯＬ１を制御信号線３３Ｐに出力する。インバータ３１Ｎは、出力制御信号ＰＯＬ１の反転信号／ＰＯＬ１を生成し、制御信号線３３Ｎに出力する。
【００４３】
同様に、バッファ回路３２は、出力スイッチ２３Ｐ、２３Ｎを制御する制御信号を制御信号線３４Ｐ、３４Ｎに供給する出力スイッチ制御部として機能する。詳細には、バッファ回路３２は、バッファ３２Ｐとインバータ３２Ｎとを備えている。バッファ３２Ｐは、出力制御信号ＰＯＬ２をバッファリングし、該出力制御信号ＰＯＬ２を制御信号線３４Ｐに出力する。インバータ３２Ｎは、出力制御信号ＰＯＬ２の反転信号／ＰＯＬ２を生成し、制御信号線３４Ｎに出力する。
【００４４】
なお、図５では、１つのバッファ回路３１に対して、一対の出力スイッチ２２Ｐ、２２Ｎが図示されているが、実際には、１つのバッファ回路３１に対して、多数対の出力スイッチ２２Ｐ、２２Ｎが設けられることに留意されたい。同様に、図５では、１つのバッファ回路３２に対して、一対の出力スイッチ２３Ｐ、２３Ｎが図示されているが、実際には、１つのバッファ回路３２に対して、多数対の出力スイッチ２３Ｐ、２３Ｎが設けられることに留意されたい。
【００４５】
電荷回収スイッチ３５は、制御信号線３３Ｐと制御信号線３３Ｎとの間に接続されている。電荷回収スイッチ３５は、電荷回収信号ＣＳＰ、ＣＳＮに応答して制御信号線３３Ｐと制御信号線３３Ｎとを短絡し、これにより、制御信号線３３Ｐ、３３Ｎにおいて電荷回収を実現するために使用される。
【００４６】
同様に、電荷回収スイッチ３６は、制御信号線３４Ｐと制御信号線３３Ｎとの間に接続されている。電荷回収スイッチ３６は、電荷回収信号ＣＳＰ、ＣＳＮに応答して制御信号線３４Ｐと制御信号線３４Ｎとを短絡し、これにより、制御信号線３４Ｐ、３４Ｎにおいて電荷回収を実現するために使用される。
【００４７】
以下では、データ線ドライバ１０の各回路の構成の例を説明する。
図６は、上述の正極側アンプ２１Ｐの構成の例を示す図である。正極側アンプ２１Ｐは、プリアンプ４１と、出力段４２と、アンプスイッチ４３とを備えている。
【００４８】
プリアンプ４１は、正極側ＤＡＣ１５から正極性の階調電圧を受け取り、それぞれが受け取った階調電圧に対応する電圧レベルを有する一対のアナログ信号である正側アナログ信号及び負側アナログ信号を出力する。
【００４９】
出力段４２は、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１とを備えている。ＰＭＯＳトランジスタＭＰ１１は、そのソースが高位側電源ＶＤＤに接続され、ドレインが正極側アンプ２１Ｐに接続される出力４４に接続されている。ＰＭＯＳトランジスタＭＰ１１のゲートには、プリアンプ４１から出力される正側アナログ信号が供給される。ＮＭＯＳトランジスタＭＮ１１は、そのソースが低位側電源ＶＳＳに接続され、ドレインが出力４４に接続されている。ＮＭＯＳトランジスタＭＮ１１のゲートには、プリアンプ４１から出力される負側アナログ信号が供給される。このような構成の出力段４２では、ＰＭＯＳトランジスタＭＰ１１とＮＭＯＳトランジスタＭＮ１１のドレインに接続された出力４４の電圧レベルが、プリアンプ４１から供給される正側アナログ信号及び負側アナログ信号の電圧レベルに応じて決定される。
【００５０】
アンプスイッチ４３は、電荷回収信号ＣＳＰ、ＣＳＮに応答して、ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１のソース及びゲートを短絡する機能を有している。詳細には、アンプスイッチ４３は、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１２とを備えている。ＰＭＯＳトランジスタＭＰ１２は、そのソースが高位側電源ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＭＰ１１のゲートに接続されている。ＰＭＯＳトランジスタＭＰ１２のゲートには電荷回収信号ＣＳＮが供給されており、電荷回収信号ＣＳＮがアサートされると（即ち、Ｌｏｗレベルにプルダウンされると）、ＰＭＯＳトランジスタＭＰ１１のソースとゲートが短絡され、ＰＭＯＳトランジスタＭＰ１１が、完全にオフされる。一方、ＮＭＯＳトランジスタＭＮ１２は、そのソースが低位側電源ＶＳＳに接続され、ドレインがＮＭＯＳトランジスタＭＮ１１のゲートに接続されている。ＮＭＯＳトランジスタＭＮ１２のゲートには電荷回収信号ＣＳＰが供給されており、電荷回収信号ＣＳＰがアサートされると（即ち、Ｈｉｇｈレベルにプルアップされると）、ＮＭＯＳトランジスタＭＮ１１のソースとゲートが短絡され、ＮＭＯＳトランジスタＭＮ１１が、完全にオフされる。
【００５１】
このような構成の正極側アンプ２１Ｐは、電荷回収信号ＣＳＰ、ＣＳＮがネゲートされているとき、それに供給される正極性の階調電圧に対応する電圧レベルの駆動電圧を出力４４から出力する。ここで、電荷回収信号ＣＳＰ、ＣＳＮがネゲートされているとき、電荷回収信号ＣＳＰはＨｉｇｈレベル、電荷回収信号ＣＳＮがＬｏｗレベルであることに留意されたい。
【００５２】
加えて、正極側アンプ２１Ｐは、電荷回収信号ＣＳＰ、ＣＳＮがアサートされると、その出力４４をハイインピーダンス状態に設定する。後述されるように、電荷回収信号ＣＳＰ、ＣＳＮがアサートされるときに正極側アンプ２１Ｐの出力４４がハイインピーダンス状態に設定されることは、制御信号線３３Ｐ、３３Ｎの間で電荷回収を行う上で有用である。
【００５３】
負極側アンプ２１Ｎは、負極性の階調電圧が入力される点を除いて、正極側アンプ２１Ｐと同一の構成を有している。負極側ＤＡＣ１５Ｎも、電荷回収信号ＣＳＰがＨｉｇｈレベルに設定され、電荷回収信号ＣＳＮがＬｏｗレベルに設定されると、出力４４がハイインピーダンス状態になる。
【００５４】
図７は、バッファ回路３１の構成の例を示す図である。バッファ回路３１は、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＭＰ３１、ＭＰ３２と、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１、ＭＮ３２と、インバータ３７とを備えている。
【００５５】
ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、ＭＮ３１及びインバータ３７は、バッファ３１Ｐを構成している。インバータ３７の入力には、出力制御信号ＰＯＬ１が供給され、インバータ３７は、出力制御信号ＰＯＬ１の反転信号を出力する。ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２は、制御信号線３３Ｐに接続される出力３８Ｐと、高位側電源ＶＤＤとの間に直列に接続されている。一方、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２は、出力３８Ｐと低位側電源ＶＳＳとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ２２のゲートには、電荷回収信号ＣＳＮが供給され、ＮＭＯＳトランジスタＭＮ２２のゲートには、電荷回収信号ＣＳＰが供給される。また、ＰＭＯＳトランジスタＭＰ２１、ＮＭＯＳトランジスタＭＮ２１のゲートは、インバータ３７の出力に接続されている。
【００５６】
一方、ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２及びＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、インバータ３１Ｎを構成している。ＰＭＯＳトランジスタＭＰ３１、ＭＰ３２は、制御信号線３３Ｎに接続される出力３８Ｎと、高位側電源ＶＤＤとの間に直列に接続されている。一方、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２は、出力３８Ｎと低位側電源ＶＳＳとの間に直列に接続されている。ＰＭＯＳトランジスタＭＰ３２のゲートには、電荷回収信号ＣＳＮが供給され、ＮＭＯＳトランジスタＭＮ３２のゲートには、電荷回収信号ＣＳＰが供給される。また、ＰＭＯＳトランジスタＭＰ３１、ＮＭＯＳトランジスタＭＮ３１のゲートには、出力制御信号ＰＯＬ１が供給される。
【００５７】
このような構成のバッファ回路３１は、電荷回収信号ＣＳＰ、ＣＳＮがネゲートされているとき、出力３８Ｐから出力制御信号ＰＯＬ１を出力すると共に出力３８Ｎから出力制御信号ＰＯＬ１の反転信号／ＰＯＬ１を出力する。一方、電荷回収信号ＣＳＰ、ＣＳＮがアサートされると、バッファ回路３１は、出力３８Ｐ、３８Ｎを、いずれもハイインピーダンス状態に設定する。後述されるように、電荷回収信号ＣＳＰ、ＣＳＮがアサートされるときにバッファ回路３１の出力３８Ｐ、３８Ｎがハイインピーダンス状態に設定されることは、制御信号線３３Ｐ、３３Ｎの間で電荷回収を行う上で有用である。
【００５８】
バッファ回路３２も、出力制御信号ＰＯＬ１の代わりに出力制御信号ＰＯＬ２が供給される点、及び、出力３８Ｐ、３８Ｎが、それぞれ、制御信号線３４Ｐ、３４Ｎに接続される点を除けば、バッファ回路３１と同一の構成を有している。
【００５９】
図８は、制御信号線３３Ｐ、３３Ｎの間に接続される電荷回収スイッチ３５の構成の例を示す図である。図８の例では、電荷回収スイッチ３５は、ＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４１を備えている。ＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４１は、ソース同士が共通に接続され、ドレインが共通に接続されている。ＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４１の共通接続ソースが制御信号線３３Ｐに接続され、ＰＭＯＳトランジスタＭＰ４１及びＮＭＯＳトランジスタＭＮ４１の共通接続ドレインが制御信号線３３Ｎに接続されている。ＮＭＯＳトランジスタＭＮ４１のゲートには電荷回収信号ＣＳＰが供給され、ＰＭＯＳトランジスタＭＰ４１のゲートには、電荷回収信号ＣＳＮが供給される。上述の通り、電荷回収信号ＣＳＮは、電荷回収信号ＣＳＰと相補の信号であることに留意されたい。
【００６０】
このような電荷回収スイッチ３５は、電荷回収信号ＣＳＰ、ＣＳＮがアサートされると（即ち、電荷回収信号ＣＳＰがＨｉｇｈレベルに、電荷回収信号ＣＳＮがＬｏｗレベルに設定されると）、オン状態になり、制御信号線３３Ｐ、３３Ｎを短絡する。
【００６１】
制御信号線３４Ｐ、３４Ｎの間に接続される電荷回収スイッチ３６も、上述の電荷回収スイッチ３５と同様に構成されてもよい。
【００６２】
図５乃至図８に図示された構成の出力回路１６では、出力制御信号ＰＯＬ１がアサートされる（本実施形態ではＨｉｇｈレベルにプルアップされる）ことで、反転信号／ＰＯＬ１もアサートされ（本実施形態ではＬｏｗレベルにプルダウンされ）、出力スイッチ２２Ｐ、２２Ｎがオンされる。加えて、出力制御信号ＰＯＬ２がネゲートされることで、反転信号／ＰＯＬ２もネゲートされ、出力スイッチ２３Ｐ、２３Ｎがオフされる。これにより、正極側アンプ２１Ｐの出力が出力端子Ｓ２ｉ−１に接続され、負極側アンプ２１Ｎの出力が出力端子Ｓ２ｉに接続される。この結果、出力端子Ｓ２ｉ−１から正極性の駆動電圧が出力され、出力端子Ｓ２ｉから負極性の駆動電圧が出力されることになる。
【００６３】
一方、出力制御信号ＰＯＬ２がアサートされる（本実施形態ではＨｉｇｈレベルにプルアップされる）ことで、反転信号／ＰＯＬ２もアサートされ（本実施形態ではＬｏｗレベルにプルダウンされ）、出力スイッチ２３Ｐ、２３Ｎがオンされる。加えて、出力制御信号ＰＯＬ１がネゲートされることで、反転信号／ＰＯＬ２もネゲートされ、出力スイッチ２２Ｐ、２２Ｎがオフされる。これにより、正極側アンプ２１Ｐの出力が出力端子Ｓ２ｉに接続され、負極側アンプ２１Ｎの出力が出力端子Ｓ２ｉ−１に接続される。この結果、出力端子Ｓ２ｉ−１から負極性の駆動電圧が出力され、出力端子Ｓ２ｉから正極性の駆動電圧が出力されることになる。
【００６４】
更に、電荷回収信号ＣＳＰ、ＣＳＮがアサートされると、電荷回収スイッチ２４がオン状態にされ、出力端子Ｓ２ｉ−１、Ｓ２ｉが短絡される。これにより、出力端子Ｓ２ｉ−１、Ｓ２ｉに接続されているデータ線５２が短絡され、電荷回収が行われる。
【００６５】
ここで、本実施形態の出力回路１６の一つの特徴は、電荷回収信号ＣＳＰ、ＣＳＮがアサートされて出力端子Ｓ２ｉ−１、Ｓ２ｉの間で電荷回収が行われるときに、電荷回収スイッチ３５、３６がオン状態にされ、これにより、制御信号線３３Ｐ、３３Ｎの間の電荷回収、及び、制御信号線３４Ｐ、３４Ｎの間の電荷回収が行われることである。電荷回収スイッチ３５がオンされることで、制御信号線３３Ｐ、３３Ｎが短絡され、制御信号線３３Ｐ、３３Ｎを中間的な電位（ＨｉｇｈレベルとＬｏｗレベルの間の電位）にすることができる。このとき、バッファ回路３１の出力（即ち、バッファ３１Ｐとインバータ３１Ｎの出力）はハイインピーダンス状態に設定される。その後、バッファ回路３１により制御信号線３３Ｐ、３３Ｎを所望の電位（Ｈｉｇｈレベル又はＬｏｗレベル）に駆動することで、出力スイッチ２２Ｐ、２２Ｎをスイッチングする際の充放電電流を低減することができる。ここで、本実施形態の出力回路１６の構成では、出力スイッチ２２Ｐ、２２Ｎをスイッチングする際の充放電電流は、概略的には、制御信号線３３Ｐ、３３Ｎを充放電する電流、及び、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１のゲートを充放電する電流で構成されることに留意されたい。
【００６６】
同様に、電荷回収スイッチ３６がオンされることで、制御信号線３４Ｐ、３４Ｎが短絡され、制御信号線３４Ｐ、３４Ｎを中間的な電位（ＨｉｇｈレベルとＬｏｗレベルの間の電位）にすることができる。このとき、バッファ回路３２の出力（即ち、バッファ３２Ｐとインバータ３２Ｎの出力）がハイインピーダンス状態に設定される。その後、バッファ回路３２で制御信号線３４Ｐ、３４Ｎを所望の電位（Ｈｉｇｈレベル又はＬｏｗレベル）に駆動することで、出力スイッチ２３Ｐ、２３Ｎをスイッチングする際の充放電電流を低減することができる。
【００６７】
このような動作において留意すべきことは、電荷回収スイッチ３５がオンされて制御信号線３３Ｐ、３３Ｎが短絡されたときに、制御信号線３３Ｐ、３３Ｎが中間的な電位になり、出力スイッチ２２Ｐ、２２Ｎは、完全にはオフされないことである。同様に、電荷回収スイッチ３６がオンされて制御信号線３４Ｐ、３４Ｎが短絡されたとき、制御信号線３４Ｐ、３４Ｎは中間的な電位になり、出力スイッチ２３Ｐ、２３Ｎは、完全にはオフされない。これは、正極側アンプ２１Ｐ、負極側アンプ２１Ｎの出力と、出力端子Ｓ２ｉ−１、Ｓ２ｉとが電気的に完全には遮断されないことを意味する。この状態では、正極側アンプ２１Ｐ、負極側アンプ２１Ｎの出力から電圧が出力されていると、電荷回収を正常に行うことができない。そこで、本実施形態では、電荷回収が行われるときに、正極側アンプ２１Ｐ、負極側アンプ２１Ｎの出力が、電荷回収信号ＣＳＰ、ＣＳＮのアサートに応答してハイインピーダンス状態に設定される。図６の構成の正極側アンプ２１Ｐ、負極側アンプ２１Ｎが、このような動作に対応していることは、上述されているとおりである。
【００６８】
図９は、第１の実施形態における出力回路１６の動作を示すタイミングチャートである。図９において、第ｋ水平期間が時刻ｔ１に開始し、第ｋ＋１水平期間が時間ｔ３に開始されるとする。第ｋ水平期間の時刻ｔ１と時刻ｔ２の間の期間、及び、第ｋ＋１水平期間の時刻ｔ３と時間ｔ４の間の期間は、非表示期間である。非表示期間とは、液晶表示パネル２の、ある走査線５１に接続された画素５３の駆動を完了した後、隣接する走査線５１に接続された画素５３の駆動を開始するまでの期間である。一方、第ｋ水平期間の時刻ｔ３と時間ｔ４の間の期間、及び、第ｋ＋１水平期間の時刻ｔ４と時間ｔ５の間の期間は、表示期間、即ち、それぞれの水平期間において選択された走査線５１に接続された画素５３を駆動する期間である。
【００６９】
図９のタイミングチャートの動作においては、各水平期間の非表示期間において、電荷回収信号対ＣＳがアサートされる（即ち、電荷回収信号ＣＳＰがＨｉｇｈレベルにプルアップされ、電荷回収信号ＣＳＮがＬｏｗレベルにプルダウンされる）。一方、各水平期間の表示期間においては、電荷回収信号対ＣＳがネゲートされる。
【００７０】
また、出力制御信号ＰＯＬ１、ＰＯＬ２は、各水平期間の非表示期間においてはいずれもネゲートされる。一方、各水平期間の表示期間においては、出力端子Ｓ２ｉ−１、Ｓ２ｉに出力すべき駆動電圧の極性に応じて出力制御信号ＰＯＬ１、ＰＯＬ２の一方がアサートされ、他方がネゲートされる。各水平期間の表示期間において出力制御信号ＰＯＬ１、ＰＯＬ２のいずれがアサートされるかは、極性信号ＰＯＬによって制御される。
【００７１】
出力回路１６は、このように制御される電荷回収信号対ＣＳ及び出力制御信号ＰＯＬ１、ＰＯＬ２に応答して動作する。以下、本実施形態の出力回路１６の第ｋ水平期間、及び第ｋ＋１水平期間の動作について説明する。なお、当業者であれば、他の水平期間においても出力回路１６が同様に動作することは、容易に理解されよう。
【００７２】
以下の説明において、第ｋ水平期間の直前の表示期間の状態（時刻ｔ１の直前の状態）を、初期状態とする。初期状態では、電荷回収信号対ＣＳがネゲートされており、出力制御信号ＰＯＬ１がアサートされており、出力制御信号ＰＯＬ２がネゲートされているとする。この場合、正極側アンプ２１Ｐによって出力端子Ｓ２ｉ−１が正極性の駆動電圧で駆動され、負極側アンプ２１Ｎによって出力端子Ｓ２ｉが負極性の駆動電圧で駆動される。なお、図９では、出力端子Ｓ２ｉ−１、Ｓ２ｉの電圧波形が、出力し得る駆動電圧のうちの最高電圧を正極側アンプ２１Ｐが出力し、出力し得る駆動電圧のうちの最低電圧を負極側アンプ２１Ｎが出力しているとして図示されている。
【００７３】
詳細には、初期状態では、出力制御信号ＰＯＬ１のアサートに応答して、出力制御信号ＰＯＬ１を伝送する制御信号線３３Ｐがバッファ回路３１によってＨｉｇｈレベルにプルアップされ、反転信号／ＰＯＬ１を伝送する制御信号線３３ＮがＬｏｗレベルにプルダウンされる。これにより、出力スイッチ２２Ｐ、２２Ｎがオン状態になる。
【００７４】
また、出力制御信号ＰＯＬ２のネゲートに応答して、出力制御信号ＰＯＬ２を伝送する制御信号線３４Ｐがバッファ回路３２によってＬｏｗレベルにプルダウンされ、反転信号／ＰＯＬ２を伝送する制御信号線３４ＮがＨｉｇｈレベルにプルアップされる。これにより、出力スイッチ２３Ｐ、２３Ｎがオフ状態になる。
【００７５】
この状態では、正極側アンプ２１Ｐの出力が、出力スイッチ２２Ｐを介して出力端子Ｓ２ｉ−１に接続され、出力端子Ｓ２ｉ−１が正極性の駆動電圧で駆動される。更に、負極側アンプ２１Ｎの出力が、出力スイッチ２２Ｎを介して出力端子Ｓ２ｉに接続され、出力端子Ｓ２ｉが負極性の駆動電圧で駆動される。
【００７６】
更に、電荷回収信号対ＣＳがネゲートされるので（即ち、電荷回収信号ＣＳＰがＬｏｗレベルに設定され、電荷回収信号ＣＳＮがＨｉｇｈレベルに設定されるので）、電荷回収スイッチ２４、３５、３６は、いずれもオフされる。
【００７７】
時刻ｔ１になり第ｋ水平期間の非表示期間が開始されると、電荷回収信号対ＣＳがアサートされ（即ち、電荷回収信号ＣＳＰがＨｉｇｈレベルに設定され、電荷回収信号ＣＳＮがＬｏｗレベルに設定され）、出力制御信号ＰＯＬ１、ＰＯＬ２がいずれもネゲートされる。これにより、電荷回収スイッチ２４がオン状態になり、出力端子Ｓ２ｉ−１、Ｓ２ｉが短絡され、出力端子Ｓ２ｉ−１、Ｓ２ｉに接続されたデータ線５２の間で電荷回収が行われる。
【００７８】
加えて、電荷回収信号対ＣＳのアサートに応答して、電荷回収スイッチ３５がオン状態に設定されると共に、バッファ回路３１の出力がいずれもハイインピーダンス状態に設定される。これにより、制御信号線３３Ｐ、３３Ｎが短絡され、制御信号線３３Ｐ、３３Ｎの間で電荷回収が行われる。上述のように、制御信号線３３Ｐ、３３Ｎの間で電荷回収を行うことが出力スイッチ２２Ｐ、２２Ｎのスイッチング時の充放電電流を低減させるために重要であることに留意されたい。
【００７９】
更に、電荷回収信号対ＣＳのアサートに応答して、電荷回収スイッチ３６がオン状態に設定されると共に、バッファ回路３２の出力がいずれもハイインピーダンス状態に設定される。これにより、制御信号線３４Ｐ、３４Ｎが短絡され、制御信号線３４Ｐ、３４Ｎの間で電荷回収が行われる。上述のように、制御信号線３４Ｐ、３４Ｎの間で電荷回収を行うことが出力スイッチ２３Ｐ、２３Ｎのスイッチング時の充放電電流を低減させるために重要である。
【００８０】
以上に述べられているように、電荷回収により、制御信号線３３Ｐ、３３Ｎ、３４Ｐ、３４Ｎは、ＨｉｇｈレベルとＬｏｗレベルの間の中間電位になる。これは、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎが、完全にはオフにされないことを意味する。しかしながら、本実施形態では、電荷回収信号対ＣＳに応答して正極側アンプ２１Ｐ及び負極側アンプ２１Ｎの出力がハイインピーダンス状態に設定されるので、出力端子Ｓ２ｉ−１、Ｓ２ｉの間の電荷回収は阻害されない。
【００８１】
その後、時刻ｔ２に第ｋ水平期間の表示期間が開始されると、第ｋ水平期間に選択されていた走査線５１に接続される画素５３の駆動が開始される。このとき、出力端子Ｓ２ｉ−１、Ｓ２ｉに出力される駆動電圧の極性は、直前の水平期間（第ｋ−１水平期間）の表示期間において出力端子Ｓ２ｉ−１、Ｓ２ｉに出力された駆動電圧の極性と反対に設定される。即ち、図９の例では、第ｋ水平期間の表示期間において、出力端子Ｓ２ｉ−１が負極性の駆動電圧に駆動され、出力端子Ｓ２ｉが正極性の駆動電圧に駆動される。
【００８２】
より詳細には、時刻ｔ２において、電荷回収信号対ＣＳがネゲートされ（即ち、電荷回収信号ＣＳＰがＬｏｗレベルに設定され、電荷回収信号ＣＳＮがＨｉｇｈレベルに設定され）、電荷回収スイッチ２４、３５、３６は、いずれもオフされる。これにより、電荷回収は停止される。
【００８３】
更に、出力制御信号ＰＯＬ２がアサートされると共に、出力制御信号ＰＯＬ１がネゲートに維持される。出力制御信号ＰＯＬ２のアサートに応答して、出力制御信号ＰＯＬ２を伝送する制御信号線３４Ｐがバッファ回路３２によってＨｉｇｈレベルにプルアップされ、反転信号／ＰＯＬ２を伝送する制御信号線３４ＮがＬｏｗレベルにプルダウンされる。これにより、出力スイッチ２３Ｐ、２３Ｎがオン状態になる。また、出力制御信号ＰＯＬ１のネゲートに応答して、出力制御信号ＰＯＬ１を伝送する制御信号線３３Ｐがバッファ回路３１によってＬｏｗレベルにプルダウンされ、反転信号／ＰＯＬ１を伝送する制御信号線３３ＮがＨｉｇｈレベルにプルアップされる。これにより、出力スイッチ２２Ｐ、２２Ｎがオフ状態になる。
【００８４】
この状態では、正極側アンプ２１Ｐの出力が、出力スイッチ２３Ｐを介して出力端子Ｓ２ｉに接続され、出力端子Ｓ２ｉが正極性の駆動電圧で駆動される。更に、負極側アンプ２１Ｎの出力が、出力スイッチ２３Ｎを介して出力端子Ｓ２ｉ−１に接続され、出力端子Ｓ２ｉ−１が負極性の駆動電圧で駆動される。
【００８５】
時刻ｔ３に開始される第ｋ＋１水平期間でも、表示期間において出力端子Ｓ２ｉ−１、Ｓ２ｉに出力される駆動電圧の極性が反転される以外、同様の動作が行われる。時刻ｔ３になり第ｋ＋１水平期間の非表示期間が開始されると、電荷回収信号対ＣＳがアサートされ、出力制御信号ＰＯＬ１、ＰＯＬ２がネゲートされる。電荷回収信号対ＣＳのアサートに応答して、電荷回収スイッチ２４がオン状態になる。これにより、出力端子Ｓ２ｉ−１、Ｓ２ｉが短絡され、出力端子Ｓ２ｉ−１、Ｓ２ｉに接続されたデータ線５２の間で電荷回収が行われる。加えて、電荷回収信号対ＣＳのアサートに応答して、電荷回収スイッチ３５、３６がオン状態に設定されると共に、バッファ回路３１、３２の出力がいずれもハイインピーダンス状態に設定される。これにより、制御信号線３３Ｐ、３３Ｎの間の電荷回収、及び、制御信号線３４Ｐ、３４Ｎの間の電荷回収が行われる。
【００８６】
その後、時刻ｔ４に第ｋ＋１水平期間の表示期間が開始されると、第ｋ＋１水平期間に選択されていた走査線５１に接続される画素５３の駆動が開始される。このとき、出力端子Ｓ２ｉ−１、Ｓ２ｉに出力される駆動電圧の極性は、第ｋ水平期間の表示期間において出力端子Ｓ２ｉ−１、Ｓ２ｉに出力された駆動電圧の極性と反対に設定される。即ち、図９の例では、第ｋ＋１水平期間の表示期間において、出力端子Ｓ２ｉ−１が正極性の駆動電圧に駆動され、出力端子Ｓ２ｉが負極性の駆動電圧に駆動される。
【００８７】
より詳細には、時刻ｔ３において、電荷回収信号対ＣＳがネゲートされ、電荷回収スイッチ２４、３５、３６は、いずれもオフされる。これにより、電荷回収は停止される。更に、出力制御信号ＰＯＬ１がアサートされると共に、出力制御信号ＰＯＬ２がネゲートに維持される。これにより、出力スイッチ２２Ｐ、２２Ｎがオン状態になり、出力スイッチ２３Ｐ、２３Ｎがオフ状態になる。
【００８８】
この状態では、正極側アンプ２１Ｐの出力が、出力スイッチ２２Ｐを介して出力端子Ｓ２ｉ−１に接続され、出力端子Ｓ２ｉ−１が正極性の駆動電圧で駆動される。更に、負極側アンプ２１Ｎの出力が、出力スイッチ２２Ｎを介して出力端子Ｓ２ｉに接続され、出力端子Ｓ２ｉが負極性の駆動電圧で駆動される。
【００８９】
以上に説明されているように、本実施形態では、出力端子Ｓ２ｉ−１、Ｓ２ｉの間の電荷回収と同時に電荷回収スイッチ３５、３６がオン状態にされ、出力スイッチ２２Ｐ、２２Ｎを制御する制御信号線３３Ｐ、３３Ｎの間の電荷回収、及び、出力スイッチ２２Ｐ、２２Ｎを制御する制御信号線３４Ｐ、３４Ｎの間の電荷回収が行われる。これにより、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎのスイッチング時の充放電電流を低減することができる。スイッチング時の充放電電流の低減は、消費電力の低減や、ＥＭＩ特性の改善のために有効である。特に出力数が多いデータ線ドライバにおいては出力スイッチおよび出力スイッチに接続される配線（制御信号線３３Ｐ、３３Ｎ、３４Ｐ、３４Ｎ）の寄生容量が大きく、その充放電電流が大きいため、電荷回収による電流削減の効果が大きい。
【００９０】
（第２の実施形態）
図１０は、第２の実施形態における、データ線ドライバ１０の出力回路１６の構成を示す回路図である。第２の実施形態の出力回路１６は、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎの構成が、第１の実施形態の出力回路１６と相違している。第２の実施形態では、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎが、いずれも、ＣＭＯＳトランスファーゲートで構成されている。
【００９１】
詳細には、出力スイッチ２２Ｐは、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを備えている。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とは、その共通接続ソースが正極側アンプ２１Ｐの出力に接続されており、共通接続ドレインが出力端子Ｓ２ｉ−１に接続されている。ＰＭＯＳトランジスタＭＰ１のゲートは制御信号線３３Ｎに接続され、ＮＭＯＳトランジスタＭＮ１のゲートは制御信号線３３Ｐに接続されている。
【００９２】
また、出力スイッチ２２Ｎは、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とを備えている。ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２とは、その共通接続ソースが負極側アンプ２１Ｎの出力に接続されており、共通接続ドレインが出力端子Ｓ２ｉに接続されている。ＰＭＯＳトランジスタＭＰ２のゲートは制御信号線３３Ｎに接続され、ＮＭＯＳトランジスタＭＮ２のゲートは制御信号線３３Ｐに接続されている。
【００９３】
更に、出力スイッチ２３Ｐは、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３とを備えている。ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタＭＮ３とは、その共通接続ソースが正極側アンプ２１Ｐの出力に接続されており、共通接続ドレインが出力端子Ｓ２ｉに接続されている。ＰＭＯＳトランジスタＭＰ３のゲートは制御信号線３４Ｎに接続され、ＮＭＯＳトランジスタＭＮ３のゲートは制御信号線３４Ｐに接続されている。
【００９４】
最後に、出力スイッチ２３Ｎは、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４とを備えている。ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４とは、その共通接続ソースが正極側アンプ２１Ｐの出力に接続されており、共通接続ドレインが出力端子Ｓ２ｉ−１に接続されている。ＰＭＯＳトランジスタＭＰ４のゲートは制御信号線３４Ｎに接続され、ＮＭＯＳトランジスタＭＮ４のゲートは制御信号線３４Ｐに接続されている。
【００９５】
第２の実施形態の出力回路１６の動作は、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎの構成が相違する以外、第１の実施形態の出力回路１６の動作と同一であり、その説明を省略する。
【００９６】
第２の実施形態では、制御信号線３３Ｐ、３３Ｎ、３４Ｐ、３４Ｎの負荷容量が更に大きくなるため、充放電電流の低減効果が第１の実施形態よりも大きくなる。
【００９７】
（第３の実施形態）
図１１は、第３の実施形態のデータ線ドライバ１０の出力回路１６の構成を示す回路図である。第３の実施形態の出力回路１６は、出力端子Ｓ２ｉ−１、Ｓ２ｉの間に接続された電荷回収スイッチ２４が取り除かれている点で、第２の実施形態と相違している。その他の点においては、第３の実施形態の出力回路１６の構成は、第２の実施形態の出力回路１６の構成と全く同一である。
【００９８】
ここで、電荷回収スイッチ２４が存在しなくても、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎを用いることで、出力端子Ｓ２ｉ−１、Ｓ２ｉの間の電荷回収を行うことができることに留意されたい。図９のタイミングチャートを参照しながら第１の実施形態で説明したように、各水平期間の非表示期間（時刻ｔ１から時刻ｔ２の期間および時刻ｔ３から時刻ｔ４）の期間においては、制御信号線３３Ｐ、３３Ｎ、３４Ｐ、３４Ｎが中間電位になり、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎは完全にはオフされない。即ち、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎは、ある程度の電気導通性を有している。従って、電荷回収スイッチ２４が設けられなくても、正極側アンプ２１Ｐ、負極側アンプ２１Ｎの出力をハイインピーダンスに設定し、制御信号線３３Ｐ、３３Ｎを短絡し、制御信号線３４Ｐ、３４Ｎを短絡することで、出力端子Ｓ２ｉ−１、Ｓ２ｉの間で電荷回収を実施することが可能である。その他の点においては、第３の実施形態の出力回路１６の動作は、第１及び第２の実施形態の出力回路１６の動作と全く同一である。
【００９９】
第３の実施形態の構成においても、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎのスイッチング時の充放電電流を低減し、これにより、消費電力及びＥＭＩを低減することができる。
【０１００】
なお、図１１には、出力回路１６に含まれる出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎの構成が第２の実施形態と同一である構成が図示されている。しかしながら、第３の実施形態の出力回路１６に含まれる出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎのそれぞれは、第１の実施形態と同様に、一のＭＯＳトランジスタ（ＰＭＯＳトランジスタ又はＮＭＯＳトランジスタ）で構成されていてもよい。
【０１０１】
（第４の実施形態）
図１２は、第４の実施形態のデータ線ドライバ１０の出力回路１６の構成を示す回路図である。第１乃至第３の実施形態の出力回路１６では、隣接する出力端子Ｓ２ｉ−１、Ｓ２ｉを短絡することで電荷回収が行われるが、第４の実施形態では、全ての出力端子Ｓ１〜ＳＮを電荷回収線２５に短絡することで電荷回収が行われる。これに伴い、出力端子Ｓ１〜ＳＮのそれぞれと電荷回収線２５の間に電荷回収スイッチ２４が設けられている。その他の点においては、第４の実施形態の出力回路１６の構成は、第２の実施形態の出力回路１６の構成と全く同一である。図１２には、２つの出力端子Ｓ２ｉ−１、Ｓ２ｉと電荷回収線２５の間に接続された電荷回収スイッチ２４２ｉ−１、２４２ｉが図示されている。
【０１０２】
各電荷回収スイッチ２４には、電荷回収信号対ＣＳが供給されており、各電荷回収スイッチ２４は、電荷回収信号対ＣＳに応答して動作する。電荷回収信号対ＣＳがアサートされると、各電荷回収スイッチ２４がオンされ、出力端子Ｓ１〜ＳＮが電荷回収線２５に接続される。これにより、出力端子Ｓ１〜ＳＮに接続されたデータ線５２について電荷回収が行われる。その他の点においては、第４の実施形態の出力回路１６の動作は、第１乃至第３の実施形態の出力回路１６の動作と全く同一である。
【０１０３】
第４の実施形態の構成においても、出力スイッチ２２Ｐ、２２Ｎ、２３Ｐ、２３Ｎのスイッチング時の充放電電流を低減し、これにより、消費電力及びＥＭＩを低減することができる。
【０１０４】
（第５の実施形態）
図１３は、第５の実施形態におけるデータ線ドライバ１０Ａの構成を示すブロック図であり、図１３に図示されているように、第５の実施形態では、第１乃至第４の実施形態の出力回路１６とは相違する構成の出力回路１６Ａが使用される。この出力回路１６Ａは、極性信号ＰＯＬとラッチ信号ＳＴＢに応答して動作する。
【０１０５】
図１４は、該データ線ドライバ１０Ａの出力回路１６Ａの構成を示す回路図である。図１４を参照して、第５の実施形態では、出力回路１６Ａにおいて、正極側アンプ２１Ｐ、負極側アンプ２１Ｎの代わりに、正極性の駆動電圧と負極性の駆動電圧の両方を出力可能に構成されたアンプ（後述のアンプ２１Ａ、２１Ｂ）が使用される。ここで、第１乃至第４の実施形態において使用される正極側アンプ２１Ｐは、正極性の駆動電圧を出力する専用のアンプであり、負極側アンプ２１Ｎは、負極性の駆動電圧を出力する専用のアンプであったことに留意されたい。これに伴い、第５の実施形態の出力回路１６Ａの構成は、様々な点で、第１乃至第４の実施形態の出力回路１６の構成と相違している。以下、第５の実施形態の出力回路１６Ａの構成について詳細に説明する。
【０１０６】
第５の実施形態の出力回路１６Ａは、ストレートスイッチ２６Ｐ、２６Ｎと、クロススイッチ２７Ｐ、２７Ｎと、アンプ２１Ａ、２１Ｂと、出力スイッチ２２Ａ、２２Ｂと、電荷回収スイッチ２４と、バッファ回路３１と、相補信号線対３３と、電荷回収スイッチ３５とを備えている。相補信号線対３３は、一対の制御信号線３３Ａ、３３Ｂで構成されている。ここで、第５の実施形態の出力回路１６Ａは、出力スイッチ２３Ｐ、２３Ｎ、バッファ回路３１、及び、相補信号線対３４に対応する構成要素は設けられないことに留意されたい。
【０１０７】
ストレートスイッチ２６Ｐは、正極側ＤＡＣ１５Ｐの出力とアンプ２１Ａの正転入力の間に接続されており、ストレートスイッチ２６Ｎは、負極側ＤＡＣ１５Ｎの出力とアンプ２１Ｂの正転入力の間に接続されている。一方、クロススイッチ２７Ｐは、正極側ＤＡＣ１５Ｐの出力とアンプ２１Ｂの正転入力の間に接続されており、クロススイッチ２７Ｎは、負極側ＤＡＣ１５Ｎの出力とアンプ２１Ａの正転入力の間に接続されている。
【０１０８】
ストレートスイッチ２６Ｐ、２６Ｎ及びクロススイッチ２７Ｐ、２７Ｎは、出力回路１６Ａに供給される極性信号ＰＯＬに応答して、正極側ＤＡＣ１５Ｐ、負極側ＤＡＣ１５Ｎの出力と、アンプ２１Ａ、２１Ｂの正転入力の間の接続関係を切り換える機能を有している。詳細には、出力端子Ｓ２ｉ−１から正極性の駆動電圧を、出力端子Ｓ２ｉから負極性の駆動電圧を出力することが極性信号ＰＯＬにより指定されると、ストレートスイッチ２６Ｐ、２６Ｎがオンされ、クロススイッチ２７Ｐ、２７Ｎがオフされる。一方、出力端子Ｓ２ｉ−１から負極性の駆動電圧を、出力端子Ｓ２ｉから正極性の駆動電圧を出力することが極性信号ＰＯＬにより指定されると、ストレートスイッチ２６Ｐ、２６Ｎがオフされ、クロススイッチ２７Ｐ、２７Ｎがオンされる。
【０１０９】
アンプ２１Ａ、２１Ｂは、それぞれ、正極側ＤＡＣ１５Ｐ又は負極側ＤＡＣ１５Ｎから受け取った階調電圧に対して電流増幅を行い、受け取った階調電圧に対応する正極性の駆動電圧を出力する。アンプ２１Ａ、２１Ｂは、出力が反転入力に接続されたボルテッジフォロアーを構成しており、正転入力において正極側ＤＡＣ１５Ｐ又は負極側ＤＡＣ１５Ｎから階調電圧を受け取る。アンプ２１Ａ、２１Ｂから出力される階調電圧は、基本的には、正極側ＤＡＣ１５Ｐ又は負極側ＤＡＣ１５Ｎから受け取った階調電圧と同一の電圧レベルを有している。
【０１１０】
アンプ２１Ａ、２１Ｂは、ラッチ信号ＳＴＢに応答してその出力をハイインピーダンス状態にする機能も有している。ラッチ信号ＳＴＢがアサートされると、アンプ２１Ａ、２１Ｂは、その出力をハイインピーダンス状態に設定する。
【０１１１】
出力スイッチ２２Ａは、アンプ２１Ａの出力と出力端子Ｓ２ｉ−１の間に接続されており、出力スイッチ２２Ｂは、アンプ２１Ｂの出力と出力端子Ｓ２ｉの間に接続されている。本実施形態では、ＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１で構成されるＣＭＯＳトランスファーゲートが出力スイッチ２２Ａとして用いられ、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２で構成されるＣＭＯＳトランスファーゲートが出力スイッチ２２Ｂとして用いられる。ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートは制御信号線３３Ａに接続され、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートは、制御信号線３３Ｂに接続される。
【０１１２】
電荷回収スイッチ２４は、出力端子Ｓ２ｉ−１、Ｓ２ｉの間に接続されている。後述されるように、電荷回収スイッチ２４は、電荷回収動作の際に使用されるスイッチであり、第５の実施形態では、ラッチ信号ＳＴＢに応答して動作する。ラッチ信号ＳＴＢがアサートされると電荷回収スイッチ２４がオンされ、ラッチ信号ＳＴＢがネゲートされると電荷回収スイッチ２４がオフされる。
【０１１３】
バッファ回路３１は、ラッチ信号ＳＴＢに対してバッファリングを行うと共に、ラッチ信号ＳＴＢの反転信号／ＳＴＢを生成する。バッファ回路３１は、バッファ３１Ａとインバータ３１Ｂとを備えている。バッファ３１Ｐは、ラッチ信号ＳＴＢをバッファリングし、該ラッチ信号ＳＴＢを制御信号線３３Ａに出力する。インバータ３１Ｎは、ラッチ信号ＳＴＢの反転信号／ＳＴＢを生成し、制御信号線３３Ｂに出力する。なお、図１４では、１つのバッファ回路３１に対して、一対の出力スイッチ２２Ｐ、２２Ｎが図示されているが、実際には、１つのバッファ回路３１に対して、多数対の出力スイッチ２２Ｐ、２２Ｎが設けられることに留意されたい。
【０１１４】
バッファ回路３１のバッファ３１Ａとインバータ３１Ｂは、ラッチ信号ＳＴＢに応答してその出力をハイインピーダンス状態にする機能も有している。バッファ３１Ａとインバータ３１Ｂは、ラッチ信号ＳＴＢがアサートされると、その出力をハイインピーダンス状態に設定する。
【０１１５】
電荷回収スイッチ３５は、制御信号線３３Ａと制御信号線３３Ｂとの間に接続されている。電荷回収スイッチ３５は、ラッチ信号ＳＴＢに応答して制御信号線３３Ａと制御信号線３３Ｂとを短絡し、これにより、制御信号線３３Ａ、３３Ｂにおいて電荷回収を実現するために使用される。
【０１１６】
ここで、本実施形態では、電荷回収信号対ＣＳの代わりにラッチ信号ＳＴＢが、電荷回収の制御に使用されることに留意されたい。ラッチ信号ＳＴＢは、データラッチ１３にデータレジスタ１２から画像データをラッチさせる信号であり（図１３参照）、各水平期間の非表示期間にアサートされ、各水平期間の表示期間にネゲートされる。電荷回収スイッチ２４は、ラッチ信号ＳＴＢがアサートされるとオン状態にされ、これにより、出力端子Ｓ２ｉ−１、Ｓ２ｉの間で電荷回収が行われる。同様に、電荷回収スイッチ３５は、ラッチ信号ＳＴＢがアサートされるとオン状態にされ、これにより、制御信号線３３Ｐ、３３Ｎの間で電荷回収が行われる。加えて、ラッチ信号ＳＴＢがアサートされると、アンプ２１Ａ、２１Ｂの出力、及び、バッファ回路３１のバッファ３１Ａとインバータ３１Ｂの出力が、ハイインピーダンス状態に設定される。
【０１１７】
図１５は、第５の実施形態における出力回路１６Ａの動作を示すタイミングチャートである。図１５において、第ｋ水平期間が時刻ｔ１に開始し、第ｋ＋１水平期間が時間ｔ３に開始されるとする。第ｋ水平期間の時刻ｔ１と時刻ｔ２の間の期間、及び、第ｋ＋１水平期間の時刻ｔ３と時間ｔ４の間の期間は、非表示期間である。一方、第ｋ水平期間の時刻ｔ３と時間ｔ４の間の期間、及び、第ｋ＋１水平期間の時刻ｔ４と時間ｔ５の間の期間は、表示期間である。
【０１１８】
図１５のタイミングチャートに図示された動作においては、各水平期間の非表示期間において、ラッチ信号ＳＴＢがアサートされる。また、表示期間においてはラッチ信号ＳＴＢがネゲートされる。出力回路１６Ａは、このように制御されるラッチ信号ＳＴＢに応答して動作する。以下、本実施形態の出力回路１６Ａの第ｋ水平期間、及び第ｋ＋１水平期間の動作について説明する。なお、当業者であれば、他の水平期間においても出力回路１６が同様に動作することは、容易に理解されよう。
【０１１９】
以下の説明において、第ｋ水平期間の直前の表示期間の状態（時刻ｔ１の直前の状態）を、初期状態とする。初期状態では、ラッチ信号ＳＴＢがネゲートされ、極性信号ＰＯＬがアサートされているとする。この場合、ラッチ信号ＳＴＢがネゲートされるので、電荷回収スイッチ２４、３５は、いずれもオフされる。更に、ストレートスイッチ２６Ｐによって正極側ＤＡＣ１５Ｐがアンプ２１Ａに接続され、ストレートスイッチ２６Ｎによって負極側ＤＡＣ１５Ｎがアンプ２１Ｂに接続される。これにより、アンプ２１Ａによって出力端子Ｓ２ｉ−１が正極性の駆動電圧で駆動され、アンプ２１Ｂによって出力端子Ｓ２ｉが負極性の駆動電圧で駆動される。なお、図１５では、初期状態において、出力端子Ｓ２ｉ−１、Ｓ２ｉの電圧波形が、出力し得る駆動電圧のうちの最高電圧をアンプ２１Ａが出力し、出力し得る駆動電圧のうちの最低電圧をアンプ２１Ｂが出力しているとして図示されている。
【０１２０】
時刻ｔ１になり第ｋ水平期間の非表示期間が開始されると、極性信号ＰＯＬが反転され、ストレートスイッチ２６Ｐ、２６Ｎがオフされると共に、クロススイッチ２７Ｐ、２７Ｎがオンされる。これにより、正極側ＤＡＣ１５Ｐの出力がアンプ２１Ｂに接続され、負極側ＤＡＣ１５Ｎの出力がアンプ２１Ａに接続される。
【０１２１】
加えて、ラッチ信号ＳＴＢがアサートされることにより、電荷回収スイッチ２４がオン状態になり、出力端子Ｓ２ｉ−１、Ｓ２ｉが短絡され、出力端子Ｓ２ｉ−１、Ｓ２ｉに接続されたデータ線５２の間で電荷回収が行われる。
【０１２２】
更に、ラッチ信号ＳＴＢのアサートに応答して、電荷回収スイッチ３５がオン状態に設定されると共に、バッファ回路３１の出力がいずれもハイインピーダンス状態に設定される。これにより、制御信号線３３Ａ、３３Ｂが短絡され、制御信号線３３Ａ、３３Ｂの間で電荷回収が行われる。制御信号線３３Ａ、３３Ｂの間で電荷回収を行うことが出力スイッチ２２Ａ、２２Ｂのスイッチング時の充放電電流を低減させるために重要であることに留意されたい。
【０１２３】
電荷回収により、制御信号線３３Ａ、３３Ｂは、ＨｉｇｈレベルとＬｏｗレベルの間の中間電位になる。これは、出力スイッチ２２Ａ、２２Ｂが、完全にはオフにされないことを意味する。しかしながら、本実施形態では、ラッチ信号ＳＴＢに応答してアンプ２１Ａ及びアンプ２１Ｂの出力がハイインピーダンス状態に設定されるので、出力端子Ｓ２ｉ−１、Ｓ２ｉの間の電荷回収は阻害されない。
【０１２４】
その後、時刻ｔ２に第ｋ水平期間の表示期間が開始されると、第ｋ水平期間に選択されていた走査線５１に接続される画素５３の駆動が開始される。このとき、出力端子Ｓ２ｉ−１、Ｓ２ｉに出力される駆動電圧の極性は、直前の水平期間（第ｋ−１水平期間）の表示期間において出力端子Ｓ２ｉ−１、Ｓ２ｉに出力された駆動電圧の極性と反対に設定される。即ち、図１５の例では、第ｋ水平期間の表示期間において、出力端子Ｓ２ｉ−１が負極性の駆動電圧に駆動され、出力端子Ｓ２ｉが正極性の駆動電圧に駆動される。
【０１２５】
より詳細には、時刻ｔ２において、ラッチ信号ＳＴＢがネゲートされると、電荷回収スイッチ２４、３５は、いずれもオフされる。これにより、電荷回収は停止される。このとき、バッファ回路３１により、制御信号線３３ＡがＬｏｗレベルに、制御信号線３３ＢがＨｉｇｈレベルに駆動され、出力スイッチ２２Ａ、２２Ｂがいずれもオンされる。この状態では、アンプ２１Ａの出力が、出力スイッチ２２Ａを介して出力端子Ｓ２ｉ−１に接続され、アンプ２１Ｂの出力が、出力スイッチ２２Ｂを介して出力端子Ｓ２ｉに接続される。ここで、極性信号ＰＯＬに応答して正極側ＤＡＣ１５Ｐがアンプ２１Ｂの出力に接続され、負極側ＤＡＣ１５Ｎがアンプ２１Ａの出力に接続されるので、結果として、出力端子Ｓ２ｉ−１が負極性の駆動電圧で駆動され、出力端子Ｓ２ｉが正極性の駆動電圧で駆動されることになる。
【０１２６】
時刻ｔ３に開始される第ｋ＋１水平期間でも、表示期間において出力端子Ｓ２ｉ−１、Ｓ２ｉに出力される駆動電圧の極性が反転される以外、同様の動作が行われる。時刻ｔ３になり第ｋ＋１水平期間の非表示期間が開始されると、ラッチ信号ＳＴＢがアサートされ、極性信号ＰＯＬが反転される。極性信号ＰＯＬの反転に応答して、ストレートスイッチ２６Ｐ、２６Ｎがオンされると共に、クロススイッチ２７Ｐ、２７Ｎがオフされる。これにより、正極側ＤＡＣ１５Ｐの出力がアンプ２１Ａに接続され、負極側ＤＡＣ１５Ｎの出力がアンプ２１Ｂに接続される。
【０１２７】
加えて、ラッチ信号ＳＴＢがアサートされることにより、電荷回収スイッチ２４がオン状態になり、出力端子Ｓ２ｉ−１、Ｓ２ｉが短絡され、出力端子Ｓ２ｉ−１、Ｓ２ｉに接続されたデータ線５２の間で電荷回収が行われる。更に、ラッチ信号ＳＴＢのアサートに応答して、電荷回収スイッチ３５がオン状態に設定されると共に、バッファ回路３１の出力がいずれもハイインピーダンス状態に設定される。これにより、制御信号線３３Ａ、３３Ｂが短絡され、制御信号線３３Ａ、３３Ｂの間で電荷回収が行われる。
【０１２８】
その後、時刻ｔ４に第ｋ水平期間の表示期間が開始されると、ラッチ信号ＳＴＢがネゲートされる。ラッチ信号ＳＴＢのネゲートに応答して、電荷回収スイッチ２４、３５は、いずれもオフされ、電荷回収が停止される。このとき、バッファ回路３１により、制御信号線３３ＡがＬｏｗレベルに、制御信号線３３ＢがＨｉｇｈレベルに駆動され、出力スイッチ２２Ａ、２２Ｂがいずれもオンされる。この状態では、アンプ２１Ａの出力が、出力スイッチ２２Ａを介して出力端子Ｓ２ｉ−１に接続され、アンプ２１Ｂの出力が、出力スイッチ２２Ｂを介して出力端子Ｓ２ｉに接続される。ここで、極性信号ＰＯＬに応答して正極側ＤＡＣ１５Ｐがアンプ２１Ａの出力に接続され、負極側ＤＡＣ１５Ｎがアンプ２１Ｂの出力に接続されるので、結果として、出力端子Ｓ２ｉ−１が正極性の駆動電圧で駆動され、出力端子Ｓ２ｉが負極性の駆動電圧で駆動されることになる。
【０１２９】
第５の実施形態の構成においても、出力スイッチ２２Ａ、２２Ｂのスイッチング時の充放電電流を低減し、これにより、消費電力及びＥＭＩを低減することができる。
【０１３０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。特に、上記では液晶表示装置の実施形態が図示されているが、本発明は、出力スイッチを搭載する表示パネルドライバを備えた表示装置一般に適用可能であることに留意されたい。
【符号の説明】
【０１３１】
１        ：液晶表示装置
２        ：液晶表示パネル
３        ：走査線ドライバ
４        ：タイミングコントローラ
１０      ：データ線ドライバ
１０Ａ    ：データ線ドライバ
１１      ：シフトレジスタ
１２      ：データレジスタ
１３      ：データラッチ
１４      ：レベルシフタ
１５      ：Ｄ／Ａコンバータ回路
１５Ｐ    ：正極側ＤＡＣ
１５Ｎ    ：負極側ＤＡＣ
１６      ：出力回路
１６Ａ    ：出力回路
１７      ：出力制御回路
２１Ｐ    ：正極側アンプ
２１Ｎ    ：負極側アンプ
２１Ａ、２１Ｂ  ：アンプ
２２Ｐ、２２Ｎ：出力スイッチ
２２Ａ、２２Ｂ：出力スイッチ
２３Ｐ、２３Ｎ：出力スイッチ
２４      ：電荷回収スイッチ
２５      ：電荷回収線
２６Ｐ、２６Ｎ：ストレートスイッチ
２７Ｐ、２７Ｎ：クロススイッチ
３１      ：バッファ回路
３１Ｐ    ：バッファ
３１Ｎ    ：インバータ
３１Ａ    ：バッファ
３１Ｂ    ：インバータ
３２      ：バッファ回路
３２Ｐ    ：バッファ
３２Ｎ    ：インバータ
３３      ：相補信号線対 
３３Ｐ、３３Ｎ：制御信号線
３３Ａ、３３Ｂ：制御信号線
３４          ：相補信号線対
３４Ｐ、３４Ｎ：制御信号線
３５、３６  ：電荷回収スイッチ
３７      ：インバータ
３８Ｐ、３８Ｎ：出力
４１      ：プリアンプ
４２      ：出力段
４３      ：アンプスイッチ
４４      ：出力
５１      ：走査線
５２      ：データ線
５３      ：画素
５３ａ    ：ＴＦＴ
５３ｂ    ：画素電極
５４      ：対向電極
１００    ：データ線ドライバ
１０１    ：Ｄ／Ａコンバータ回路
１０１Ｐ：正極側ＤＡＣ
１０１Ｎ：負極側ＤＡＣ
１０２    ：出力回路
１０３Ｐ  ：正極側アンプ
１０３Ｎ  ：負極側アンプ
１０４    ：スイッチ回路
１０５Ｐ、１０５Ｎ：出力スイッチ
１０６Ｐ、１０６Ｎ：出力スイッチ
１０７Ｐ、１０７Ｎ：電荷回収スイッチ
１１１    ：電荷回収線
１１２    ：インバータ
１１３Ｐ、１１３Ｎ：制御信号線
１１４    ：インバータ
１１５Ｐ、１１５Ｎ：制御信号線
ＣＳ      ：電荷回収信号
ＣＳＰ、ＣＳＮ：電荷回収信号
ＤＩＮ    ：画像データ
ＭＮ１〜ＭＮ４、ＭＮ１１、１２、２１、２２、３１、３２、４１：ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ４、ＭＰ１１、１２、２１、２２、３１、３２、４１：ＰＭＯＳトランジスタ
ＯＵＴ１、ＯＵＴ２：出力制御信号
ＰＯＬ    ：極性信号
ＰＯＬ１、ＰＯＬ２：出力制御信号
Ｓ１〜ＳＮ      ：出力端子
ＳＴＢ    ：ラッチ信号
ＶＣＯＭ  ：共通電圧
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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