(57)【要約】【課題】幅の狭い溝に対してボイドを生じさせることなく絶縁膜を埋め込むことができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、半導体基板に、第１素子分離溝を形成する工程と、第１素子分離溝の側壁に第１絶縁膜を形成する工程と、第１素子分離溝を埋め込むことなく第１絶縁膜上に第１シリコンライナー膜を形成する工程と、第１シリコンライナー膜を形成する工程の後、第１素子分離溝を埋め込むように第２絶縁膜を形成する工程と、第２絶縁膜を形成する工程の後、第１シリコンライナー膜を酸化させる工程と、第１シリコンライナー膜を酸化させた後、第２絶縁膜と第１シリコンライナー膜と第１絶縁膜をエッチバックして表面を平坦化する工程と、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に、第１素子分離溝を形成する工程と、
前記第１素子分離溝の側壁に第１絶縁膜を形成する工程と、
前記第１素子分離溝を埋め込むことなく前記第１絶縁膜上に第１シリコンライナー膜を形成する工程と、
前記第１シリコンライナー膜を形成する工程の後、前記第１素子分離溝を埋め込むように第２絶縁膜を形成する工程と、
前記第２絶縁膜を形成する工程の後、前記第１シリコンライナー膜を酸化させる工程と、
前記第１シリコンライナー膜を酸化させた後、前記第２絶縁膜と前記第１シリコンライナー膜と前記第１絶縁膜をエッチバックして表面を平坦化する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記第１シリコンライナー膜を形成する工程の後、前記第２絶縁膜を形成する工程の前に、前記第１シリコンライナー膜の上に第３の絶縁膜と第２シリコンライナー膜の積層膜を形成する工程を１回以上実施することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３の絶縁膜は前記第２絶縁膜と同一構成の膜であり、前記第２シリコンライナー膜は前記第１シリコンライナー膜と同一構成の膜である、ことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第２絶縁膜を形成する工程の前に、前記第１シリコンライナー膜の一部を酸化させる工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１シリコンライナー膜の表面の一部を酸化させる工程により酸化させた前記第１シリコンライナー膜の酸化部分を全部又は一部除去する工程をさらに含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１シリコンライナー膜の一部を酸化させる工程は、前記第１シリコンライナー膜の表面から所定深さまで酸化させる工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第１素子分離溝に埋め込まれ平坦化された前記第２絶縁膜の上を通過する配線を、前記第１素子分離溝を跨ぐように形成する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第１素子分離溝によって前記半導体基板に規定される活性領域の表面と、平坦化された前記第２絶縁膜、前記第１シリコンライナー膜及び第１絶縁膜の表面と、の相対位置を調節する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第１絶縁膜を形成する工程は、熱酸化工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第２絶縁膜を形成する工程は、ＬＰ−ＣＶＤ法を用いる工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記第１のシリコンライナー膜を酸化させる工程は、スチームアニール処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１２】
前記第１シリコンライナー膜を形成する工程は、膜厚が５ｎｍ以上となるように行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１３】
前記第１シリコンライナー膜はアモルファスシリコンからなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１素子分離溝を形成する工程は、同時に第１素子分離溝よりも幅の広い第２素子分離溝を前記半導体基板に形成する工程であり、
前記第２絶縁膜を形成する工程の後、前記第２素子分離溝内に残る空間を埋め込むように、前記第２絶縁膜の上に第４の絶縁膜を形成する工程をさらに含み、
前記第２絶縁膜と前記第１シリコンライナー膜と第１絶縁膜をエッチバックして表面を平坦化する工程は、前記第４の絶縁膜に対しても行われる、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１５】
前記第１素子分離溝を形成する工程は、複数の活性領域を規定する複数の第１素子分離溝を形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１６】
前記第１シリコンライナー膜はポリシリコンからなることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置における素子分離構造として、ＳＴＩ（Shallow Trench Isolation）構造が知られている。
【０００３】
関連する半導体装置の製造方法では、ＳＴＩ構造を形成するために、半導体基板にＳＴＩ用溝を形成し、溝の表面に熱酸化膜を形成し、その後、窒化シリコン膜や酸化シリコン膜を形成して溝を埋設している（特許文献１参照）。あるいは、溝の表面に熱酸化膜を形成した後、さらにライナー膜を形成し、その後ＳＯＤ（Spin On Dielectric）膜で溝を埋設している（特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−８４７３８号公報
【特許文献２】特開２０１０−２７９０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
半導体装置の微細化の進展に伴い、ＳＴＩ用溝をボイドが生じることなく絶縁膜によって埋め込むことが困難になってきた。このため、より幅の狭い溝に対してボイドを生じさせることなく絶縁膜を埋め込むことができる半導体装置の製造方法が求められている。
【課題を解決するための手段】
【０００６】
本発明の一実施の形態に係る半導体装置の製造方法は、半導体基板に、素子分離溝を形成する工程と、前記素子分離溝の側壁を含む露出面に第１絶縁膜を形成する工程と、前記第１絶縁膜上に第１シリコンライナー膜を形成する工程と、前記第１シリコンライナー膜上に第２絶縁膜を形成する工程と、前記第１シリコンライナー膜の少なくとも一部を酸化させる工程と、前記第２絶縁膜と前記第１シリコンライナー膜と第１絶縁膜をエッチバックして表面を平坦化する工程と、を含む。
【発明の効果】
【０００７】
本発明によれば、素子分離溝の側壁に形成された第１絶縁膜上に第１シリコンライナー膜を形成し、その少なくとも一部を酸化させるようにしたことで、素子分離溝内に形成されるボイドを、第１シリコンライナーの酸化による膨張によって実質的に消滅させることができる。
【図面の簡単な説明】
【０００８】
【図１】本発明が適用される半導体装置の一例としてのＤＲＡＭの概略構成を示すブロック図である。
【図２】ＤＲＡＭチップの内部構成を示す平面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法における一工程を説明するための断面図である。
【図４】図３に続く工程を説明するための断面図である。
【図５】図４に続く工程を説明するための断面図である。
【図６】図５に続く工程を説明するための断面図である。
【図７】図６に続く工程を説明するための断面図である。
【図８】図７に続く工程を説明するための断面図である。
【図９】図８に続く工程を説明するための断面図である。
【図１０】図９に続く工程を説明するための断面図である。
【図１１】図１０に続く工程を説明するための断面図である。
【図１２】図１１に続く工程を説明するための断面図である。
【図１３】完成した半導体装置のメモリアレイ領域の概略構成を示す拡大断面図である。
【図１４】完成した半導体装置の周辺回路領域の概略構成を示す拡大断面図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図１６】アモルファスシリコンの成長する様子を説明するための図である。
【図１７】本発明により生じ得る半導体基板の変形について説明するための断面図である。
【図１８】図１７に示す半導体基板の変形によってもたらされる可能性のある新たな問題点について説明するための断面図である。
【図１９】図１７に示す半導体基板の変形がある場合における、周辺回路領域の素子分離溝を埋め込む絶縁膜の表面位置を説明するための図である。
【図２０】（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図２１】（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造方法を説明するための断面図である。
【図２２】本発明の第４の実施の形態に係る半導体装置の製造方法の変形例を説明するための断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１０】
本発明の適用が可能な半導体装置としてＤＲＡＭ（Dynamic Random Access Memory）を例示することができる。しかしながら、本発明はＤＲＡＭに限定されることなく種々の半導体装置に適用可能である。
【００１１】
図１を参照して、ＤＲＡＭ１００の概略構成について説明する。
【００１２】
ＤＲＡＭ１００は、複数のメモリセルアレイ１０１と、これらメモリセルアレイ１０１に対するアクセスやリフレッシュを可能にする周辺回路とを含む。
【００１３】
周辺回路は、内部クロック発生回路１０２、コマンドデコーダ１０３、制御回路１０４、モードレジスタ１０５、ロウアドレスバッファ・リフレッシュカウンタ１０６、カラムアドレスバッファ・バーストカウンタ１０７、ロウデコーダ１０８、カラムデコーダ１０９、センスアンプ群１１０、データ制御回路１１１、ラッチ回路１１２、データ（ＤＱ）入出力回路１１３及びＤＬＬ（Delay Locked Loop）１１４を含む。
【００１４】
ＤＲＡＭ１００の動作については、本発明に関係がないのでその説明を省略する。
【００１５】
複数のメモリセルアレイ１０１の各々は、複数のサブアレイにより構成されている。複数のサブアレイは、図２に示すように半導体基板２００上に配列されたセルアレイ領域２０１にそれぞれ設けられる。
【００１６】
センスアンプ群１１０は、各サブアレイに対応するようサブグループに分割されている。各サブグループに含まれる複数のセンスアンプは、各メモリアレイ領域２０１に隣接する（図の上下に位置する）ＳＡ（Sense Amplifier）部２０２に設けられる。
【００１７】
ロウデコーダ１０８は、階層化されており、複数のサブワードドライバを含んでいる。複数のサブワードドライバは、各サブアレイに対応するよう、各メモリアレイ領域２０２に隣接する（図の左右に位置する）ＳＷＤ（Sub-Word Driver）部２０３に設けられる。
【００１８】
セルアレイ領域２０１、ＳＡ部２０２、ＳＷＤ部２０３、及びＳＡ部２０２とＳＷＤ部２０３が交差するクロス部２０４を除く領域は、残りの周辺回路を設けるための周辺回路領域２０５として利用される。
【００１９】
以下、セルアレイ領域２０１、ＳＷＤ部２０３及び周辺回路領域２０５を横切るＡ−Ａ’線に沿った断面に着目して、本発明の第１の実施の形態に係る半導体装置の製造方法について説明する。
【００２０】
まず、半導体基板２００を用意する。半導体基板として、例えばＰ型シリコン基板を用いることができる。
【００２１】
次に、図３に示すように、半導体基板２００の表面に酸化シリコン膜３０１を形成し、その上に素子分離溝形成用のマスクとして窒化シリコン膜（Ｓｉ３Ｎ４膜）３０２を形成する。
【００２２】
次に、図４に示すように、フォトリソグラフィ及びドライエッチング技術を用いて、窒化シリコン膜３０２をパターニングする。これにより、窒化シリコン膜３０２には、素子分離溝に対応する位置に開口４０１〜４０５が形成される。図４から理解されるように、開口４０１〜４０５の幅は、その形成位置に応じて異なっている。具体的には、メモリアレイ領域２０１に形成される開口４０１の幅が最も狭く、周辺回路領域２０５に形成される開口４０４又は４０５の幅が最も広い。
【００２３】
次に、開口４０１〜４０５が形成された窒化シリコン膜３０２をマスクとして酸化シリコン膜３０１及び半導体基板３００をエッチングし、図５に示すように、複数の素子分離溝５０１〜５０５を形成する。エッチングはドライ方式を使用する為、エッチングのマイクロローディング効果が発生し、密なパターンとなる素子分離溝５０１は、比較的疎なパターンとなる他の素子分離溝よりも深さが浅くなる。
【００２４】
複数の素子分離溝５０１〜５０５は、後に絶縁膜で埋め込まれ、複数の活性領域５０６〜５０８を規定する素子分離領域として機能する。
【００２５】
次に、図６に示すように、素子分離溝５０１〜５０５の底面及び側壁を含む露出面全面に、熱酸化法により熱酸化膜（第１絶縁膜）６０１を形成する。
【００２６】
続いて、図７に示すように、熱酸化膜６０１の上にシリコンライナー膜（第１シリコンライナー膜）７０１を形成する。シリコンライナー膜７０１として、アモルファスシリコンやポリシリコンを用いることができる。
【００２７】
次に、図８に示すように、シリコンライナー膜７０１の上に埋め込み絶縁膜（第２絶縁膜）８０１を形成する。埋め込み絶縁膜８０１として、ＬＰ−ＣＶＤ（Low Pressure - Chemical Vapor Deposition）法による酸化シリコン膜を用いることができる。また、他のＣＶＤ法による酸化膜であってもよいし、ＳＯＤ膜であってもよい。埋め込み絶縁膜８０１の膜厚は、メモリアレイ領域２０１の素子分離溝（第１素子分離溝）５０１が完全に埋め込まれる厚さとする。埋め込み絶縁膜８０１は、素子分離溝５０１を完全に埋め込むように形成されるが、素子分離溝内５０１にボイド８０２が生じる場合もあり得る。
【００２８】
次に、スチームアニール法によりシリコンライナー膜７０１を酸化させる。スチームアニールは、水蒸気下において６５０度から１０５０度までの範囲内の温度で行うことが望ましい。この酸化により、シリコンライナー膜７０１は膨張する。素子分離溝５０１内にボイド８０２が生じていた場合、シリコンライナー膜７０１の酸化膨張によりボイドは押し潰されて縮小し、図９に示すように、実質上消滅する。これにより、素子分離溝５０１が、ボイドを生じることなく埋め込み絶縁膜で埋め込まれたのと同様の状態とすることができる。素子分離溝５０１の横幅（図５の水平方向）を２８ｎｍとし、その溝内に横幅１０ｎｍのボイドが発生したとしても、シリコンライナー膜７０１が５ｎｍ成膜されていれば、スチームアニールでシリコンライナー膜に２倍〜２．５倍の酸化膨張が発生し、素子分離溝内の左右両サイド合わせて１０ｎｍ〜１５ｎｍの酸化膨張となる為、ボイドを完全に消滅させる事が可能となる。
【００２９】
次に、ＨＤＰ−ＣＶＤ（High Density Plasma - Chemical Vapor Deposition）法により、図１０に示すように、酸化シリコン膜（第４絶縁膜）１００１を形成する。酸化シリコン膜１００１の膜厚は、周辺回路領域２０５の素子分離溝（第２素子分離溝）５０４，５０５を完全に埋め込む厚さとする。素子分離溝５０４，５０５の幅は、素子分離溝５０１の幅よりも広く、ボイドを生じることなく素子分離溝５０４，５０５を埋め込むことができる。
【００３０】
この後、窒化シリコン膜３０２をストッパーとするＣＭＰ（Chemical Mechanical Polishing）を行い、酸化シリコン膜１００１等の表面を平坦化する。続いて、ウエットエッチングにより、窒化シリコン膜３０２を除去するとともに、表面が略平坦となるように、酸化シリコン膜１００１、埋め込み絶縁膜８０１、酸化したシリコンライナー膜７０１及び熱酸化膜６０１の一部をエッチング（エッチバック）する。この後、ＳＷＤ部２０３及び周辺回路領域２０５の所定領域への不純物導入を行ってもよい。さらに、酸化シリコン膜３０１を除去し、活性領域５０６〜５０８を露出させる。このとき、酸化シリコン膜１００１、埋め込み絶縁膜８０１、酸化したシリコンライナー膜７０１及び熱酸化膜６０１によって形成される素子分離領域の表面と活性領域５０６〜５０８の表面との相対位置が所定の関係となるように調整する。所定の関係は、図１１に示すように、素子分離領域の表面位置が活性領域５０６〜５０８の表面位置と一致するものであってよい。あるいは、素子分離領域の表面位置が活性領域５０６〜５０８の表面から所定の距離だけ下がった位置であってもよい。
【００３１】
以後、公知の方法により、メモリセルエリア２０１、ＳＷＤ部２０３及び周辺回路領域２０５に、それぞれトランジスタ等の素子や配線を形成する。
【００３２】
例えば、メモリアレイ領域２０１には、図１２に示すように、複数の活性領域５０６と複数の素子分離領域を跨ぐように、図の左右方向に沿って延びる複数の配線（ワード線）が形成される。各ワード線は、活性領域５０６に形成された溝の内表面を熱酸化させて形成された絶縁膜１２０１上に、ＴｉＮ及びＷからなる金属積層膜１２０２を形成して構成され、キャップ絶縁膜１２０３で覆われる。これらのワード線は、メモリアレイ領域２０１に形成されたトランジスタ（図示せず）の（埋め込み型）ゲート電極としても機能する。
【００３３】
各ワード線は、素子分離溝５０１内に埋め込み形成された埋め込み絶縁膜８０１の上を通過する。素子分離溝５０１内にボイドが存在する場合、配線材料がボイド内に入り込み、隣接するワード線が短絡する恐れがある。本実施の形態では、上述したように、素子分離溝５０１内にボイドは存在しない（押し潰されている）ので、短絡は生じない。
【００３４】
また、ＳＷＤ部２０３及び周辺回路領域２０５には、図１２に示すように、熱酸化膜からなるゲート絶縁膜１２０４と、その上に形成されたポリシリコン膜１２０５とタングステン等からなる金属膜１２０６とからなる（プレーナ型）ゲート電極が形成される。なお、ゲート電極の側面及び上面はそれぞれ窒化シリコン膜で覆われている。
【００３５】
さらに、メモリアレイエリアには、公知の方法により、セルキャパシタ等が形成される。
【００３６】
以上のようにして、半導体装置が完成する。完成した半導体装置のメモリアレイ領域２０１の概略構成を図１３に、周辺回路領域２０５の概略構成を図１４にそれぞれ示す。
【００３７】
図１３に示すように、メモリアレイ領域２０１のキャップ絶縁膜１２０３の上には、ビットコンタクト層間膜１３０１が形成されている。ビット線コンタクト層１３０１を貫通し、図示しないトランジスタのソース・ドレインの一方に達するように、ビットコンタクト１３０２が形成されている。ビットコンタクト層間膜１３０１の上には、図の表裏方向に延在し、ビットコンタクト１３０２に接続される複数のビット線１３０３が形成されている。
【００３８】
また、ビット線１３０３を覆う層間絶縁膜１３０４とビットコンタクト層間膜１３０１とを貫通し、図示しないトランジスタのソース・ドレインの他方に達する容量コンタクト１３０５が形成されている。層間絶縁膜１３０４の上には、容量コンタクト１３０５に接続される容量コンタクトパッド１３０６が形成されている。
【００３９】
さらに、層間絶縁膜１３０７，１３０８を貫通して容量コンタクトパッド１３０６に接続される下部電極１３０９が形成されている。下部電極１３０９の内壁面を覆うように容量絶縁膜１３１０が形成され、下部電極１３０９の内部を埋め込むように上部電極１３１１が形成されている。下部電極１３０９、容量絶縁膜１３１０及び上部電極１３１１は、セルキャパシタを構成する。
【００４０】
上部電極１３１１の上には、複数の層間絶縁膜を含む多層配線層１３１２と保護膜１３１３が形成されている。
【００４１】
図１４に示すように、周辺回路領域２０５には、トランジスタのソース又はドレイン領域に接続される周辺コンタクト１４０１や、配線１４０２〜１４０５などが形成されている。
【００４２】
本実施の形態によれば、素子分離溝の幅が狭い（例えば、２５ｎｍ以下）場合であっても、その素子分離溝を、実質的にボイドを生じさせることなく絶縁膜で埋め込むことができる。これにより、ボイドの存在によって引き起こされる埋め込みワード線間の短絡を防止することができる。
【００４３】
また、シリコンライナー膜を設けたことにより、半導体基板（活性領域）の酸化を防ぎ、活性領域の実質的なサイズの縮小を防止することができる。
【００４４】
次に、本発明の第２の実施の形態に係る半導体装置の製造方法について説明する。
【００４５】
本実施の形態では、シリコンライナー膜７０１の形成と埋め込み絶縁膜８０１の形成との間に、絶縁膜（第３絶縁膜）とシリコンライナー膜（第２シリコンライナー膜）との積層膜の形成を少なくとも１回行う。ここで、第３絶縁膜として埋め込み絶縁膜８０１と同一構成の膜を、第２シリコンライナー膜として第１シリコンライナー膜７０１と同一構成の膜を、それぞれ用いることができる。その場合、シリコンライナー膜７０１の形成と埋め込み絶縁膜８０１の形成とを交互に２回以上繰り返し行う、と言うこともできる。その他の点については、第１の実施の形態と同様であるので、その説明を省略する。
【００４６】
図１５に、メモリアレイ領域２０１における一つの素子分離溝５０１の拡大図を示す。
【００４７】
図示のように、本実施の形態では、熱酸化膜６０１の上に第１シリコンライナー７０１−１が形成され、その上に、第１埋め込み絶縁膜（第３絶縁膜）８０１−１が形成されている。第１埋め込み絶縁膜８０１−１の膜厚は、素子分離溝５０１を完全に埋め込まないように設定される。そして、第１埋め込み絶縁膜８０１−１の上には、第２シリコンライナー７０１−２が形成され、さらにその上に、第２埋め込み絶縁膜（第２絶縁膜）８０１−２が形成されている。第２埋め込み絶縁膜８０１−２の膜厚は、素子分離溝５０１を完全に埋め込める厚さに設定される。
【００４８】
本実施の形態では、シリコンライナー膜７０１の形成と埋め込み絶縁膜８０１の形成とを２回ずつ行うものとしたが、３回以上としてもよい。
【００４９】
本実施の形態によれば、ボイドが発生しやすい領域の近く（埋め込み絶縁膜８０１のボイドが発生する成膜膜厚付近）にシリコンライナー膜を配置することができ、より効果的にボイドを縮小、消滅させることができる。
【００５０】
次に、本発明の第３の実施の形態に係る半導体装置の製造方法について説明する。
【００５１】
第１の実施の形態では、シリコンライナー膜７０１としてアモルファスシリコンを用いることことができると説明した。ここで、シリコンライナー膜７０１としてアモルファスシリコン膜を使用する場合、その膜厚を５ｎｍ以上にする必要がある。これは、図１６に示すように、アモルファスシリコンは島状に成長が進み、厚みが５ｎｍ程度以上にならないと熱酸化膜６０１の表面全体を覆う膜にならないからである。
【００５２】
一方、５ｎｍ程度以上の厚みを持つシリコンライナー膜７０１を酸化させると、その膨張量が過大になる恐れがある。シリコンライナー膜７０１の膨張量が過大の場合、半導体基板２００に変形（メモリアレイ領域が浮き上がる現象）が生じる。その結果、メモリアレイ領域２０１、ＳＷＤ部２０３及び周辺回路領域２０５における窒化シリコン膜３０２の表面位置が、図１７に一点鎖線で示すように、互いに異なるものとなる。これは同図に示すように、メモリアレイ領域２０１、ＳＷＤ部２０３及び周辺回路領域２０５において、シリコンライナー膜７０１の酸化膨張によって引張力Ｆ１〜Ｆ３が生じ、あるいは、活性領域の先端が引き伸ばされるからである。
【００５３】
半導体基板２００に変形が生じた状態で、周辺回路領域２０５の素子分離溝５０４，５０５を埋め込む酸化シリコン膜１００１を形成し、その表面をＣＭＰにより平坦化すると、図１８に示すように、一部の領域（特にＳＷＤ部２０３）において窒化シリコン膜３０２の上に埋め込み絶縁膜（酸化シリコン膜）８０１（及び酸化シリコン膜１００１）が残存してしまう。窒化シリコン膜３０２上に残存する酸化シリコン膜（８０１，１００１）は、その後の工程を困難又は不可能にする。
【００５４】
なお、周辺領域２０５については、図１９に示すように、酸化シリコン膜１００１の表面位置が、他の領域の酸化シリコン膜１００１の表面位置よりもかなり低く、活性領域５０８上の埋め込み絶縁膜８０１と酸化シリコン膜１００１の膜厚の総和は、他の領域にある活性領域５０６，５０７上の埋め込み絶縁膜８０１と酸化シリコン膜１００１の膜厚の総和よりもかなり薄くなっているため、ＣＭＰによる研磨が過剰気味に進行する。したがって、周辺領域２０５では、通常、窒化シリコン膜３０２上に酸化シリコン膜８０１，１００１が残存する問題は生じない。
【００５５】
本実施の形態では、上述した半導体基板２００の変形を抑制するため、シリコンライナー膜７０１を形成した後、埋め込み絶縁膜８０１を形成する前に、シリコンライナー膜７０１の一部、具体的には、その表面から所定の深さまで、を酸化させる。この酸化にはスチームアニール法が利用できる。
【００５６】
詳述すると、図２０（ａ）に示すように、素子分離溝５０１の側壁を含む全面に熱酸化膜６０１を形成し、その上に、図２０（ｂ）に示すように、シリコンライナー膜７０１形成する。この後、スチームアニールを行い、図２０（ｃ）に示すように、シリコンライナー膜７０１の一部を酸化させ、酸化部分７０２を形成する。それから、図２０（ｄ）に示すように、埋め込み絶縁膜８０１を形成する。
【００５７】
埋め込み絶縁膜８０１を形成する前のシリコンライナー膜７０１の酸化膨張は、素子分離溝５０１内に残る空間に向かうことができる。このため、シリコンライナー膜７０１の酸化膨張により半導体基板２００に加わる引張力は小さい。
【００５８】
また、埋め込み絶縁膜８０１を形成した後では、シリコンライナー膜７０１の未酸化部分の厚みが元の厚みよりも薄いので、酸化による膨張量も少なくなり、半導体基板２００に加わる引張力は小さい。
【００５９】
加えて、埋め込み絶縁膜８０１は、スチームアニールにより若干収縮する。したがって、埋め込み絶縁膜８０１を形成した後のシリコンライナー膜７０１の酸化膨張による半導体基板への影響を、埋め込み絶縁膜８０１の収縮によって相殺することができる。
【００６０】
埋め込み絶縁膜８０１を形成する前のシリコンライナー膜７０１の酸化深さは、埋め込み絶縁膜８０１を形成した後のシリコンライナー膜７０１の酸化膨張による影響が埋め込み絶縁膜８０１の収縮により相殺されるように設定する。例えば、素子分離溝の幅が２５ｎｍ、シリコンライナー膜７０１の膜厚が５ｎｍの場合、埋め込み絶縁膜８０１を形成する前のシリコンライナー膜７０１の酸化深さを３．５ｎｍに設定するとよい。
【００６１】
上記の点以外は、第１の実施の形態と同様であるので、その説明を省略する。
【００６２】
本実施の形態によれば、半導体基板の変形を抑えつつ、ボイドを縮小、消滅させることができる。
【００６３】
次に、本発明の第４の実施の形態に係る半導体装置の製造方法について説明する。
【００６４】
第３の実施の形態の場合と同様に、図２１（ａ）に示すように、素子分離溝５０１の側壁を含む全面に熱酸化膜６０１を形成し、その上に、図２１（ｂ）に示すように、シリコンライナー膜７０１形成し、さらに、図２１（ｃ）に示すように、シリコンライナー膜７０１の一部を酸化させ、酸化部分７０２を形成する。
【００６５】
次に、図２１（ｄ）に示すように、シリコンライナー膜７０１の酸化部分７０２を全て除去する。この酸化部分７０２の除去は、ＨＦ系のエッチャントを用いるウエットエッチングで行うことができる。
【００６６】
この後、埋め込み絶縁膜８０１を形成し、シリコンライナー膜７０１の残りの部分をスチームアニール法により酸化させる。
【００６７】
上記の点以外は、第１の実施の形態と同様であるので、その説明を省略する。
【００６８】
本実施の形態によれば、シリコンライナー膜７０１としてアモルファスシリコンを用いても、その膜厚を５ｎｍよりも小さくすることができる。これにより、埋め込み絶縁膜８０１により埋め込まれる素子分離溝５０１の間口を広げ、埋め込み性能を向上させ、ボイドの発生を抑えることができる。また、たとえボイドが発生したとしても、その後のシリコンライナー膜７０１の酸化膨張によりボイドを縮小、消滅させることができる。
【００６９】
なお、上記説明では、シリコンライナー膜７０１の酸化部分７０２を全て除去するとしたが、図２２に示すように、その一部を除去するようにしてもよい。素子分離溝５０１の開口側に位置する部分を除去するだけでも、埋め込み絶縁膜８０１の埋め込み性能を向上させ、ボイドの発生を抑えることができる。
【００７０】
酸化部分７０２の一部除去は、ＣＦ４系ガスを用いるＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）で行うことができる。
【００７１】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されることなく、種々の変形・変更が可能である。例えば、状実施の形態では、半導体装置としてＤＲＡＭを例示したが、これに限らず、他の半導体装置にも本発明は適用可能である。
【符号の説明】
【００７２】
１００    ＤＲＡＭ
１０１    メモリセルアレイ
１０２    内部クロック発生回路
１０３    コマンドデコーダ
１０４    制御回路
１０５    モードレジスタ
１０６    ロウアドレスバッファ・リフレッシュカウンタ
１０７    カラムアドレスバッファ・バーストカウンタ
１０８    ロウデコーダ
１０９    カラムデコーダ
１１０    センスアンプ群
１１１    データ制御回路
１１２    ラッチ回路
１１３    ＤＱ入出力回路
１１４    ＤＬＬ
２００    半導体基板
２０１    セルアレイ領域
２０２    ＳＡ部
２０３    ＳＷＤ部
２０４    クロス部
２０５    周辺回路領域
３０１    酸化シリコン膜
３０２    窒化シリコン膜
４０１〜４０５    開口
５０１〜５０５    素子分離溝
５０６〜５０８    活性領域
６０１    熱酸化膜
７０１    シリコンライナー膜
７０１−１    第１シリコンライナー
７０１−２    第２シリコンライナー
７０２    酸化部分
８０１    埋め込み絶縁膜
８０１−１    第１埋め込み絶縁膜
８０１−２    第２埋め込み絶縁膜
８０２    ボイド
１００１    酸化シリコン膜
１２０１    絶縁膜
１２０２    金属積層膜
１２０３    キャップ絶縁膜
１２０４    ゲート絶縁膜
１２０５    ポリシリコン膜
１２０６    金属膜
１３０１    ビットコンタクト層間膜
１３０２    ビットコンタクト
１３０３    ビット線
１３０４    層間絶縁膜
１３０５    容量コンタクト
１３０６    容量コンタクトパッド
１３０７，１３０８    層間絶縁膜
１３０９    下部電極
１３１０    容量絶縁膜
１３１１    上部電極
１３１２    多層配線層
１３１３    保護膜
１４０１    周辺コンタクト
１４０２〜１４０５    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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