(57)【要約】【課題】パルストランスを小型化すると共に、誤動作を防止する回路を備えたゲート駆動回路を提供すること。【解決手段】パルストランス2の二次側端子とMOS FET1のゲートとの間にダイオード7を接続し、MOS FET1のゲート・ソース間を放電してMOS FET1をオフする第一のスイッチ手段としてPNPトランジスタ8をMOS FET1のゲート・ソース間に接続している。また、PNPトランジスタ8の制御入力端子とMOS FET1のソースとの間に容量11を接続している。更らに、正の入力電圧により容量11を充電すると共に、PNPトランジスタ8をオフし、負の入力電圧により容量11を放電すると共に、PNPトランジスタ8をオンする第二のスイッチ手段としてNPNトランジスタ9とダイオード10をパルストランス2の二次側端子の他の一端とPNPトランジスタ8の制御入力端子間に接続している。【選択図】図１
2014150654.tif 000002
【特許請求の範囲】
【請求項１】
正の入力電圧によりスイッチ素子のゲート・ソース間容量を充電して前記スイッチ素子をオンさせ、負の入力電圧により前記スイッチ素子のゲート・ソース間容量を放電して前記スイッチ素子をオフする、入力端子の一端がスイッチ素子ソース端子に接続されたスイッチ素子ゲート駆動回路であって、
前記入力端子の他の一端と前記スイッチ素子のゲート間に接続され、正の入力電圧により前記スイッチ素子のゲート・ソース間を充電するダイオードと、
前記スイッチ素子のゲート・ソース間を放電して前記スイッチ素子をオフするトランジスタと、
前記トランジスタのベースと前記スイッチ素子のソース間に接続された容量と、
前記入力端子の他の一端と前記トランジスタのベース間に接続され、正の入力電圧により前記容量を充電すると共に、前記トランジスタをオフし、負の入力電圧により前記容量を放電すると共に、前記トランジスタをオンするスイッチ手段と、
を備えたことを特徴とするゲート駆動回路。
【請求項２】
前記容量に並列に接続された抵抗を備えることを特徴とする請求項１記載のゲート駆動回路。
【請求項３】
前記入力端子は、パルストランスの二次側巻線の端子であり、
前記パルストランスの一次側巻線を含む回路は、
直流電源の両端に接続された、第一のスイッチと第二のスイッチとからなる直列回路と、
前記第一のスイッチの両端に接続された、前記パルストランスの一次側巻線と第二の容量とからなる直列回路と、
前記パルストランスの一次側巻線に並列に接続されたクランプ素子と、
を備え、
前記第一のスイッチがオフ、かつ、前記第二のスイッチがオンのとき、前記パルストランスの一次巻線と前記第二の容量に正の駆動電圧が印加されて前記入力端子間に正の入力電圧を発生し、前記第一のスイッチがオン、かつ、前記第二のスイッチがオフのとき、前記第二の容量の電圧により前記パルストランスの一次巻線に負の駆動電圧が印加されて前記入力端子間に負の入力電圧を発生させることを特徴とする請求項１に記載のゲート駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源等に使用される容量性スイッチ素子のゲート駆動回路に関する。
【背景技術】
【０００２】
スイッチング電源やACインバータのスイッチ素子にはMOS FETやIGBTなどの容量性スイッチ素子が複数個使用される。これらのゲート駆動回路として図７に示す様な、パルストランスで制御回路と絶縁した回路が使用されている。
【０００３】
動作は次の通りである。制御回路からの制御信号によりスイッチ5をオンすると、パルストランス2の一次側には直流電源電圧(Vcc)にほぼ等しい電圧が印加される。パルストランス2の巻線比が1:1であれば、二次巻線にもVccの電圧が生じる。抵抗3を通してMOS FET 1のゲート・ソース間容量が充電され、ゲート・ソース間VGSもVccにほぼ等しい電圧となり、MOS FET 1がオンする。この様子を図８に示す。
【０００４】
パルストランス2の一次巻線には上記ゲート・ソース間容量充電電流の外に、図８に示す励磁電流が流れる。その後、スイッチ5をオフすると、パルストランス2の一次巻線電圧はパルストランスリセット回路4により与えられる逆極性の電圧となり、MOS FET 1はゲートに印加されていた電圧か放電され、オフとなる。この時パルストランス2に流れていた励磁電流は減少に転じ、いずれは0Aとなる。
【０００５】
スイッチ5がオンの時に流れる励磁電流Iは数式1のように表すことができる。
I = (Vcc×Ton)／L
但し、Tonはスイッチ1のオン時間、Lはパルストランス一次側巻線のインダクタンスである。
【０００６】
数式1より明らかなように、励磁電流は印加電圧即ち電源電圧Vcc、オン時間Tonに比例する。そのため、オン時間が長い場合は大きな励磁電流が流れるという問題があった。これを避けるため、インダクタンスの大きな大型のパルストランスが必要となっていた。
【０００７】
この解決手段として、定電圧手段と容量を追加する方式が特許文献1に提案されている。図９、図１０を用いてこの従来の技術を説明する。図９に示す通り、当該ゲート駆動回路はパルストランス2の二次側端子とMOS FET1のゲートとの間に定電圧手段である定電圧ダイオード12を接続し、MOS FET1のゲート・ソース間に容量11を接続したものである。
【０００８】
動作は次の通りで、パルス電圧源6からパルストランス2の一次巻線に正の電圧Vpを印加すると、パルストランス2の二次巻線にも正のVpが生じ、定電圧ダイオード12を通して容量11とMOS FET1のゲート・ソース間容量が充電されて、MOS FET1がオンする。この時のVGSはVpから定電圧ダイオード12の順電圧を引いたVp1となる。
【０００９】
その後、パルストランス2の一次側電圧を0Vにすると定電圧ダイオード12の作用によりMOS FET1のゲート・ソース間電圧はVpに保たれる。MOS FET1のオン期間よりもパルストランス2の電圧印加期間を短くすることができ、励磁電流の増加を抑えることが可能となる。
【００１０】
MOS FET1をオフにする場合は、負のVnを印加する。これにより、定電圧ダイオード12が導通し、MOS FET1のゲート・ソース間電圧は放電され、オフとなる。
【００１１】
しかし、特許文献1に提案されている方式には次のような問題があった。MOS FET1がオフの期間に何らかの経路、例えばドレイン・ゲート間の漏洩電流やドレイン・ゲート間容量を通してもたらされるドレイン側のノイズ成分により、MOS FET1のゲート・ソース間に電圧が印加された場合を考える。図７に示す回路では、当該電圧は直ちに放電されるのであるが、特許文献1に提案されている方式では、定電圧手段の作用により電圧は維持され、MOS FET1が誤オンしてしまう。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１０−２７９２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、このような課題に鑑みてなされたもので、その目的とするところは、励磁電流の増加を抑えることにより、小型のパルストランスの使用を可能としつつ、誤オンを防ぐ回路を備えたゲート駆動回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記の課題を解決するために、本発明は、正の入力電圧によりスイッチ素子のゲート・ソース間容量を充電して前記スイッチ素子をオンさせ、負の入力電圧により前記スイッチ素子のゲート・ソース間容量を放電して前記スイッチ素子をオフする、入力端子の一端がスイッチ素子ソース端子に接続されたスイッチ素子ゲート駆動回路であって、前記入力端子の他の一端と前記スイッチ素子のゲート間に接続され、正の入力電圧により前記スイッチ素子のゲート・ソース間を充電するダイオードと、前記スイッチ素子のゲート・ソース間を放電して前記スイッチ素子をオフする第一のスイッチ手段と、前記第一のスイッチ手段制御入力端子と前記スイッチ素子ソース間に接続された容量と、前記入力端子の他の一端と前記第一のスイッチ手段制御入力端子間に接続され、正の入力電圧により前記容量を充電すると共に、前記第一のスイッチ手段をオフし、負の入力電圧により前記容量を放電すると共に、前記第一のスイッチ手段をオンする第二のスイッチ手段とを備えたことを特徴とする。
【００１５】
請求項２に記載の発明は、請求項１記載のゲート駆動回路において、前記容量に並列に接続された抵抗を備えることを特徴とする。
【００１６】
請求項３に記載の発明は、請求項１記載のゲート駆動回路において、前記入力端子は、パルストランスの二次側巻線の端子であり、前記パルストランスの一次側巻線を含む回路は、直流電源の両端に接続された、第一のスイッチと第二のスイッチとからなる直列回路と、前記第一のスイッチの両端に接続された、前記パルストランスの一次側巻線と第二の容量とからなる直列回路と、前記パルストランスの一次側巻線に並列に接続されたクランプ素子と、を備え、前記第一のスイッチがオフ、かつ、前記第二のスイッチがオンのとき、前記パルストランスの一次巻線と前記第二の容量に正の駆動電圧が印加されて前記入力端子間に正の入力電圧を発生し、前記第一のスイッチがオン、かつ、前記第二のスイッチがオフのとき、前記第二の容量の電圧により前記パルストランスの一次巻線に負の駆動電圧が印加されて前記入力端子間に負の入力電圧を発生させることを特徴とする。
【発明の効果】
【００１７】
本発明は、励磁電流の増加を抑えることにより、小型のパルストランスの使用を可能としつつ、誤オンを防ぐ効果を奏する。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１に係るゲート駆動回路の回路図である。
【図２】本発明の実施例１に係るゲート駆動回路上の電圧・電流波形図である。
【図３】本発明の実施例２に係るゲート駆動回路の回路図である。
【図４】本発明の実施例３に係るゲート駆動回路の回路図である。
【図５】本発明の実施例４に係るゲート駆動回路の回路図である。
【図６】本発明の実施例４に係るゲート駆動回路上の電圧波形図である。
【図７】従来の技術を説明するゲート駆動回路の回路図である。
【図８】前記ゲート駆動回路の波形図である。
【図９】従来の技術を説明するゲート駆動回路の回路図である。
【図１０】前記ゲート駆動回路の波形図である。
【発明を実施するための形態】
【００１９】
［実施例１］
図１に本発明の実施例１に係るゲート駆動回路の回路図を示し、図２にそのゲート駆動回路上の電圧・電流波形図を示す。パルストランス2の二次側端子とMOS FET1のゲートとの間にダイオード7を接続し、MOS FET1のゲート・ソース間を放電してMOS FET1をオフする第一のスイッチ手段としてPNPトランジスタ8をMOS FET1のゲート・ソース間に接続している。また、PNPトランジスタ8の制御入力端子とMOS FET1のソースとの間に容量11を接続している。更らに、正の入力電圧により容量11を充電すると共に、PNPトランジスタ8をオフし、負の入力電圧により容量11を放電すると共に、PNPトランジスタ8をオンする第二のスイッチ手段としてNPNトランジスタ9とダイオード10をパルストランス2の二次側端子とPNPトランジスタ8の制御入力端子間に接続している。
【００２０】
パルストランス2の一次巻線に正の駆動電圧Vpを印加すると、パルストランス2の二次巻線にも正のVpが生じ、ダイオード7を通してMOS FET1のゲート・ソース間容量が充電されてVGSが上昇し、MOS FET1がオンする。この時、VGSはVpからダイオード7の順電圧等を差し引いたVp1となる。
【００２１】
同時にダイオード10を通して容量11も充電される。このとき、トランジスタ8は制御入力端子であるベースとエミッタが同電位となりオフとなる。トランジスタ9はベースがエミッタに対し逆バイアスされるため、同様にオフとなる。
【００２２】
VGSが充分上昇した後、パルストランス2の一次巻線電圧を0Vにすると、V1も0Vになる。しかし、トランジスタ9はオフ状態を保つため、トランジスタ8もオフのままである。更に、ダイオード7の作用により、VGSは放電することなくオン電圧が保たれる。
【００２３】
パルストランス2の一次巻線に負の駆動電圧Vnを印加すると、パルストランス2の二次巻線にも負のVnが生じ、トランジスタ9がオンする。すると、容量10が放電されると共にトランジスタ8もオンとなり、MOS FET1のゲート・ソース間容量が放電されてVGSが下降し、MOS FET1がオフする。
【００２４】
VGSが充分下降した後、パルストランス2の一次巻線電圧を0Vとし、オン・オフサイクルを終了する。
【００２５】
図２より明らかな通り、MOS FET1オン期間が長い場合であっても、パルストランス2に駆動電圧が印加される期間は短くて済むため、励磁電流は低い値に抑えられる。また、負の駆動電圧Vn印加後、パルストランス2の一次巻線電圧を0VにしてもMOS FET1はオフ状態を保つのであるが、ドレイン・ゲート間の漏洩電流やドレイン・ゲート間容量を通してもたらされるドレイン側のノイズ成分により、MOS FET1のゲート・ソース間に電圧が印加された場合には、容量11を通してトランジスタ8のベース電流が流れ、その直流電流増幅率倍された電流がトランジスタ8エミッタ・コレクタ間に流れるため、MOS FET1のゲート・ソース間電圧VGSの上昇が抑えられる。これにより、MOS FET1の誤オンを防ぐことができる。
【００２６】
［実施例２］
図３に、本発明の実施例２に係るゲート駆動回路の回路図を示す。実施例２は、実施例１に対して容量11と並列に抵抗13を接続したものである。前述の通り、ドレイン・ゲート間の漏洩電流やドレイン・ゲート間容量を通してもたらされるドレイン側のノイズ成分に起因する電流は容量11を流れるのであるが、容量11端子間の絶縁抵抗が高い場合、容量11は徐々に充電されていき、MOS FET1がオンに至る場合がある。これを防ぐため本発明では抵抗13を追加し、容量11を放電する。尚、MOS FET1オン期間中にゲート・ソース間電圧VGSを大きく低下させMOS FET1の損失が増大することのないよう、抵抗13の値を選ぶ必要がある。
【００２７】
［実施例３］
図４に、本発明の実施例３に係るゲート駆動回路の回路図を示す。実施例３は、実施例１に対し、第二のスイッチ手段として、NPNトランジスタ9とダイオード10に替えてNチャンネルMOS FET14を使用したものである。
【００２８】
［実施例４］
図５に、本発明の実施例４に係るゲート駆動回路の回路図を示し、図６にそのゲート駆動回路上の電圧波形図を示す。実施例４は、パルストランス2の一次側回路として、MOS FET1ゲート駆動電圧を供給する直流電源18、クランプ素子4、容量15、スイッチ16、17を備えたものである。パルストランス2の一次側端子間にクランプ素子4が接続され、クランプ素子4のアノードが接続されたパルストランス2の一次側端子と直流電源18の一端との間に容量15が接続されている。クランプ素子4のカソードが接続されたパルストランス2の一次側端子にスイッチ16、17を接続し、スイッチ16、17の他端を直流電源18の両端とそれぞれ接続している。尚、容量15は、クランプ素子4のカソードが接続されたパルストランス2の一次側端子とスイッチ16との間に接続してもよい。
【００２９】
動作は次の通りである。スイッチ16をオン、スイッチ17をオフにすると、パルストランス2の一次巻線と容量15の直列回路に正の駆動電圧Vccが印加される。これにより、MOS FETゲート・ソース間電圧VGSは上昇すると共に、パルストランス2一次巻線を流れる電流により容量15も充電される。VGSはVccをMOS FET1ゲート・ソース間容量と容量15で分圧した電圧からダイオード7の順電圧等を引いた値であるVcc1まで上昇する。この様子を図６に示す。
【００３０】
VGSに配分される電圧をMOS FET1のオン電圧より充分大きな値とするため、容量15の静電容量はMOS FET1ゲート・ソース間容量より充分大きな値とする必要が有る。
【００３１】
VGS上昇後もスイッチ16がオン状態を続けると、励磁電流により容量15は充電され続けるため、容量15の電圧VCが上昇し、パルストランス2の一次巻線電圧及びV1は減少に転じる。しかし、ダイオード7等の作用により、VGSは保たれる。
【００３２】
所定の時間経過後、スイッチ16をオフする。パルストランス2の各巻線にはクランプ素子4で制限された負の電圧が発生する。この電圧がスイッチ手段であるトランジスタ9のオン電圧(およそ0.6V)以下にする必要が有る。トランジスタ9及び8がオンしてしまい、VGSを放電してしまうためである。例として、クランプ素子をショットキーダイオードにすることによりトランジスタ9に印加される電圧は約0.2Vとなり、この要求を満たす。尚、容量15の電圧は励磁電流により充電された値であるVn1のまま保持される。
【００３３】
次に、スイッチ17をオンにすると、容量15の電圧VCがパルストランス2の一次巻線に負の駆動電圧-Vn1として印加される。トランジスタ9及び8がオンし、MOS FET1がオフとなる。
【００３４】
図６に示すように、実施例４においても、MOS FET1のオン期間に対してパルストランス2に駆動電圧が印加される期間は短くて済むため、励磁電流は低い値に抑えられる。
【００３５】
図９に示す特許文献1に提案された回路では、MOS FET1をオフする際、定電圧ダイオード12を導通させるため、正の駆動電圧V1とほぼ同じ電圧の負の駆動電圧を印加する必要がある。一方、本発明のゲート駆動回路では、スイッチ手段であるトランジスタ9をオンするに足る負の電圧を印加するだけで済むため、パルストランス一次側回路を簡略化できるという効果もある。
【産業上の利用可能性】
【００３６】
本発明はスイッチング電源やACインバータ等に使用される容量性スイッチ素子のゲート駆動回路に適用できる。
【符号の説明】
【００３７】
１    MOS FET
２    パルストランス
３    抵抗
４    クランプ素子
５    スイッチ
６    パルス電圧源
７    ダイオード
８    トランジスタ
９    トランジスタ
１０  ダイオード
１１  容量
１２  定電圧ダイオード
１３  抵抗
１４  MOS FET
１５  容量
１６  スイッチ
１７  スイッチ
１８  直流電源
【図１】
2014150654.tif 000003
【図２】
2014150654.tif 000004
【図３】
2014150654.tif 000005
【図４】
2014150654.tif 000006
【図５】
2014150654.tif 000007
【図６】
2014150654.tif 000008
【図７】
2014150654.tif 000009
【図８】
2014150654.tif 000010
【図９】
2014150654.tif 000011
【図１０】
2014150654.tif 000012