(57)【要約】【課題】選択的なバイナリ復号および非バイナリ復号を用いるフラッシュ・メモリ内の検出および復号の方法および装置を提供すること。【解決手段】フラッシュ・メモリ・デバイスからのデータは、フラッシュ・メモリ・デバイスの１つまたは複数のページから複数のビットの１つまたは複数の読取値を入手するステップと、特定のパターンが複数のビットから読み取られたときに、所与のデータ・パターンが複数のビットに書き込まれた確率に基づいて、複数のビットの１つまたは複数の読取値を非バイナリ対数尤度比に変換するステップと、非バイナリ対数尤度比を使用して複数のビットを同時に復号する（ｊｏｉｎｔｌｙ  ｄｅｃｏｄｉｎｇ）ステップであって、ページは、独立に符号化される、同時に復号するステップと、によって処理される。【選択図】図１
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【特許請求の範囲】
【請求項１】
フラッシュ・メモリ・デバイスからのデータを処理する方法であって、
前記フラッシュ・メモリ・デバイスの１つまたは複数のページから複数のビットの１つまたは複数の読取値を入手するステップと、
特定のパターンが前記複数のビットから読み取られたときに、所与のデータ・パターンが前記複数のビットに書き込まれた確率に基づいて、前記複数のビットの前記１つまたは複数の読取値を非バイナリ対数尤度比に変換するステップと、
前記非バイナリ対数尤度比を使用して前記複数のビットを同時に復号するステップであって、前記ページは、独立に符号化される、同時に復号するステップと、
を含む方法。
【請求項２】
前記信頼性値は、対数尤度比、対数尤度比の近似値、およびビット判定の信頼性を測定する信頼性値のうちの１つまたは複数を含む、請求項１に記載の方法。
【請求項３】
前記ページは、同一のバイナリ生成行列を使用して独立に符号化される、請求項１に記載の方法。
【請求項４】
前記非バイナリ対数尤度比は、セル内相関を取り込むメモリ・セルベースのガロア体値を含む、請求項１に記載の方法。
【請求項５】
通常動作モードが所与のページについて前記複数のビットのうちの１つまたは複数を成功裏に復号しなかった場合に起動される、回復モードを含む、請求項１に記載の方法。
【請求項６】
前記特定のパターンが前記複数のビットから読み取られたときに前記所与のデータ・パターンが前記複数のビットに書き込まれた前記確率は、
１つまたは複数の基準セル、
１つまたは複数の以前に復号された判定、及び、
前記フラッシュ・メモリ・デバイスの１つまたは複数の性能要因、
の内の１つ又は複数に基づく１つまたは複数のテーブルから入手される、請求項１に記載の方法。
【請求項７】
通常モードでの個々のページのバイナリ復号と、回復モードでのワード線内の前記ページの前記非バイナリ同時復号とを実行するハイブリッド検出および復号システムによって実行される、請求項１に記載の方法。
【請求項８】
特定のパターンがフラッシュ・メモリ・デバイスの１つまたは複数のページからの複数のビットから読み取られたときに所与のデータ・パターンが前記複数のビットに書き込まれた確率に基づいて、前記複数のビットの１つまたは複数の読取値を非バイナリ対数尤度比に変換する信頼性ユニットと、
前記非バイナリ対数尤度比を使用して前記複数のビットを同時に復号する非バイナリ復号器であって、前記ページは、独立に符号化される、非バイナリ復号器と、
を備えるフラッシュ・メモリ・システム。
【請求項９】
１つまたは複数のバイナリＬＬＲに基づいて１つまたは複数の回復されたページを生成する、１つまたは複数のバイナリＬＤＰＣ復号器をさらに備える、請求項８に記載のフラッシュ・メモリ・システム。
【請求項１０】
お互いに１つまたは複数のハードウェア要素を共有する複数のバイナリ符号器をさらに備える、請求項８に記載のフラッシュ・メモリ・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、それぞれが参照によって本明細書に組み込まれている、２０１０年８月３１日に出願した米国特許第１２／９２０，４０７号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｔｏｒｉｎｇ  Ｄａｔａ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｗｉｔｈ  Ｃｒｏｓｓ−Ｐａｇｅ  Ｓｅｃｔｏｒｓ，  Ｍｕｌｔｉ−Ｐａｇｅ  Ｃｏｄｉｎｇ  Ａｎｄ  Ｐｅｒ−Ｐａｇｅ  Ｃｏｄｉｎｇ」、２０１１年３月１４日に出願した米国特許出願第１３／０６３，８８８号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、２０１１年３月１４日に出願した米国特許出願第１３／０６３，８９５号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｕｓｉｎｇ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌｓ」、２０１１年３月１４日に出願した米国特許出願第１３／０６３，８９９号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｕｓｉｎｇ  Ｄｅｃｏｄｅｒ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｆｅｅｄｂａｃｋ」、２０１１年３月１４日に出願した米国特許出願第１３／０６３，８７４号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｂａｓｅｄ  ｏｎ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｆａｃｔｏｒ  Ａｄｊｕｓｔｍｅｎｔ」、および２０１２年１２月３１日に出願した米国特許出願第１３／７３１，５５１号、名称「Ｍｕｌｔｉ−Ｔｉｅｒ  Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」の一部継続出願である。
【０００２】
本発明は、一般的には、フラッシュ・メモリ・デバイスに関し、より詳細には、フラッシュ・メモリ・デバイスにおける、雑音、セル間干渉（ＩＣＩ）、及び他のひずみの影響を軽減するための、低総処理遅延での改善された技法に関する。
【背景技術】
【０００３】
フラッシュ・メモリ・デバイスなどの複数のメモリ・デバイスは、データを格納するのにアナログ・メモリを使用する。各メモリ・セルは、電荷または電圧などの、ストレージ値とも称するアナログ値を格納する。ストレージ値は、セルに格納された情報を表す。たとえば、フラッシュ・メモリ・デバイスでは、各アナログ・メモリ・セルは、通常、ある電圧を格納する。各セルの可能なアナログ値の範囲は、通常、しきい領域に分割され、各領域は、１つまたは複数のデータ・ビット値に対応する。データは、所望の１つまたは複数のビットに対応する公称アナログ値を書き込むことによって、アナログ・メモリ・セルに書き込まれる。
【０００４】
メモリ・セルに格納されたアナログ値は、しばしばひずみを受ける。ひずみは、通常、たとえばバック・パターン依存性（ｂａｃｋ  ｐａｔｔｅｒｎ  ｄｅｐｅｎｄｅｎｃｙ、ＢＰＤ）、雑音、およびセル間干渉（ＩＣＩ）に起因する。セルの間の容量結合を減らすことによってＩＣＩの影響を軽減する複数の技法が、提案されまたは提唱されてきた。ＩＣＩの影響を減らすために使用可能な幾つかの方法が存在するが、そのようなＩＣＩ軽減技法が、フラッシュ読取りチャネルの書込み／読取り速度を不必要に損なわないことが重要である。従って、多数の有効な信号処理技法および復号技法が固有の大きな処理遅延を伴うのであれば、それらの導入は避けるべきである。また、前述のそのような複雑な信号処理技法は、フラッシュ・デバイス・ジオメトリがスケール・ダウンされるにつれて、読取りチャネルの設計者が十分な復号精度を維持することを困難にする。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際ＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／４９３２８号
【特許文献２】国際ＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／３６１１０号
【特許文献３】米国特許出願第１３／０６３，５５１号
【特許文献４】米国特許出願第１３／７３１，７６６号
【特許文献５】国際特許出願第ＰＣＴ／ＵＳ０９／５９０６９号
【非特許文献】
【０００６】
【非特許文献１】Ｊ．Ｄ．Ｌｅｅ他、「Ｅｆｆｅｃｔｓ  ｏｆ  Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  ｏｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、２６４〜２６６頁（２００２年５月）
【非特許文献２】Ｋｉ−Ｔａｅ  Ｐａｒｋ他、「Ａ  Ｚｅｒｏｉｎｇ  Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｐａｇｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｗｉｔｈ  Ｔｅｍｐｏｒａｒｙ  ＬＳＢ  Ｓｔｏｒｉｎｇ  ａｎｄ  Ｐａｒａｌｌｅｌ  ＭＳＢ  Ｐｒｏｇｒａｍ  Ｓｃｈｅｍｅ  ｆｏｒ  ＭＬＣ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ  Ｊ．  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、第４３巻、第４号、９１９〜９２８頁（２００８年４月）
【非特許文献３】Ｍ．Ｃ．ＤａｖｅｙおよびＤ．Ｊ．Ｃ  ＭａｃＫａｙ、「Ｌｏｗ  Ｄｅｎｓｉｔｙ  Ｐａｒｉｔｙ  Ｃｈｅｃｋ  Ｃｏｄｅｓ  ｏｖｅｒ  ＧＦ（ｑ）」、ＩＥＥＥ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｌｅｔｔｅｒｓ、第２巻、１６５〜１６７頁（１９９８年６月）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
フラッシュ・メモリ・デバイスでの最小の書込み可能なデータ単位を、ページと称する。ページは、読取りチャネル誤り訂正符号（ＥＣＣ）の複数の符号語を含むことができ、この符号語は、最小の読取り可能なデータ単位である。通常、メモリ・セル電圧へのページ・ビットのマッピングに依存して、同一のワード線にマッピングされたページ内の誤りの間には強い統計的相関がある。したがって、複数のページにまたがる符号化に利点があることが認識されている。しかし、フラッシュ・メモリ・デバイスで高速の書込み速度および読取り速度を維持するために、ページは、通常、他のページとは独立に、オンザフライで書き込まれ、復号される。したがって、ページが独立に符号化され、その場合、１ページは通常モードの動作によってオンザフライで復号される一方で、障害が発生したページを回復させる確率を向上させるために、ページ障害が発生した場合に複数のページから構成されるワード線の復号をも同様にサポートするような、ＥＣＣ設計の必要が存する。
【課題を解決するための手段】
【０００８】
概して、選択的なバイナリ復号および非バイナリ復号を用いるフラッシュ・メモリ内の検出および復号の方法および装置を提供する。本発明の一実施形態によれば、フラッシュ・メモリ・デバイスからのデータは、フラッシュ・メモリ・デバイスの１つまたは複数のページから複数のビットの１つまたは複数の読取値を入手することと、特定のパターンが複数のビットから読み取られたときに、所与のデータ・パターンが複数のビットに書き込まれた確率に基づいて、複数のビットの１つまたは複数の読取値を非バイナリ対数尤度比に変換することと、非バイナリ対数尤度比を使用して複数のビットを同時に復号する（ｊｏｉｎｔｌｙ  ｄｅｃｏｄｉｎｇ）ことであって、ページは、独立に符号化される、同時に復号することと、によって処理される。
【０００９】
本発明ならびに本発明のさらなる特徴、態様、実施形態、および利益のより完全な理解は、次の発明を実施するための形態、特許請求の範囲、および図面を参照することによって得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明による検出技法および復号技法を組み込んだ例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。
【図２】マルチレベル・セル（ＭＬＣ）フラッシュ・メモリ・デバイス内の例示的なフラッシュ・セル・アレイをさらに詳細に示す図である。
【図３】複数の例示的なアグレッサ・セル（ａｇｇｒｅｓｓｏｒ  ｃｅｌｌ）からの寄生容量に起因してターゲット・セルについて存在するＩＣＩを示す図である。
【図４】本発明の諸態様による検出技法および復号技法を組み込んだフラッシュ・メモリ・システムの例示的な実施態様を示す概略ブロック図である。
【図５】例示的な通常モードの検出および復号方法を説明する流れ図である。
【図６】例示的なバイナリ回復モードの検出および復号方法を説明する流れ図である。
【図７】例示的な代替の非バイナリ回復モードの検出および復号方法を説明する流れ図である。
【図８】本発明の諸態様を組み込んだ例示的なハイブリッド検出および復号システムを示すブロック図である。
【図９】本発明の諸態様を組み込んだ例示的なハイブリッド符号化および復号システムを示す単純化されたブロック図である。
【図１０】各ワード線内の例示的なＬＳＢページおよびＭＳＢページを有する例示的な２レベル・セル・メモリ・デバイスを示す図である。
【図１１】所与のセル値に関する遷移確率を示す収集されたワード線内統計を記録する例示的なビット遷移確率テーブルである。
【図１２Ａ】ＬＬＲをマッピングする際に使用される記号独立マッピングを示す図である。
【図１２Ｂ】ＬＬＲをマッピングする際に使用される記号依存マッピングを示す図である。
【発明を実施するための形態】
【００１１】
本発明のさまざまな態様は、信号処理技法を対象とし、具体的には、シングルレベル・セルまたはマルチレベル・セル（ＭＬＣ）ＮＡＮＤフラッシュ・メモリ・デバイスなどのメモリ・デバイス内のＩＣＩおよび他のひずみを軽減する検出技法および符号化技法を対象とする。本明細書で使用されるとき、マルチレベル・セル・フラッシュ・メモリは、各メモリ・セルが２つ以上のビットを格納するメモリを含む。典型的には、１つのフラッシュ・セルに格納される複数のビットは、異なるページに属する。本発明を、本明細書では電圧としてアナログ値を格納するメモリ・セルを使用して例示するが、当業者にとって明白であるように、本発明を、格納されたデータを表すための電圧または電流の使用など、フラッシュ・メモリに関する任意のストレージ機構と共に使用することができる。
【００１２】
本発明の諸態様は、フラッシュ読取りチャネルの読取り速度を不必要に損なわない誤り処理を用いる検出技法および復号技法を提供する。本発明の一態様によれば、隣接するビットの間の誤り相関を考慮に入れる検出技法および復号技法が提供される。所与のビットに対する対数尤度比（ＬＬＲ）が、特定のパターンが読み取られたときに所与のデータ・パターンが１つまたは複数のビットに書き込まれた確率に基づいて、通常モードにおいて生成される。対数尤度比は、特定のパターンが複数のビットから読み取られたときに所与のデータ・パターンが複数のビットに書き込まれた確率に基づいて、通常モードにおいて生成される。本明細書で使用されるとき、用語「ＩＣＩ軽減」は、ＩＣＩおよび他のひずみの軽減を含む。また、用語「ＬＬＲ」は、ＬＬＲの近似、信頼性値、または信頼性の他の尺度をも含む。
【００１３】
本発明の一態様によれば、フラッシュ・デバイス内の障害が発生したページを、個々のページが独立に符号化される場合であっても、所与のワード線内の複数のページの同時復号によって回復することができる。本発明の諸態様は、下でさらに議論するように、ページが同一のバイナリ生成行列を使用して符号化される限り、復号のための対応する個々のパリティ検査行列を、そのすべての非０要素が単位ガロア体要素であるならば単一の非バイナリ・パリティ検査行列に連結することができることを認めるものである。さらに、本明細書では、１ワード線あたり２ページについてのみ例が与えられるが、復号器の個数がページ数と等しくなるようにバイナリＬＤＰＣ復号器を複製することによって、当業者が、同一の手法を１ワード線あたり任意の個数のページに適用することができる。さらに、同一の手法を、任意の測定可能な形で相関される異なるワード線内の任意の数のページに適用することができる。
【００１４】
１つの例示的実施形態では、所与のページは、所与のページに対応するパリティ検査行列を使用して、通常動作モード中にオンザフライで独立に復号される。そのページが、通常モード中に復号に失敗する場合には、同一のワード線内の追加ページが読み取られ、そのワード線の記号信頼性が生成され、ＬＤＰＣ復号器に渡される。もう１つの実施形態では、ページが、通常モードで復号に失敗するときには、現在のワード線内でＩＣＩを引き起こす他のワード線内の追加ページも読み取られ、記号確率がＬＤＰＣ復号器に渡される。本発明のさらなる態様によれば、ＬＤＰＣ復号器は、開示される非バイナリ・パリティ検査行列の構造に起因して、個々のページ復号と同時ワード線復号との両方をサポートするハイブリッド復号器である。
【００１５】
図１は、本発明の諸態様による雑音軽減技法およびＩＣＩ軽減技法を組み込んだ例示的なフラッシュ・メモリ・システム１００の概略ブロック図である。図１に示されているように、例示的なフラッシュ・メモリ・システム１００は、インターフェース１５０によって接続されたフラッシュ制御システム１１０およびフラッシュ・メモリ・ブロック１６０を含む。例示的なフラッシュ制御システム１１０は、フラッシュ・コントローラ１２０および読取りチャネル１２５を含む。さらに、読取りチャネル１２５は、符号器／復号器１４０、バッファ１４５、およびＬＬＲ生成ブロック１３０を含む。最後に、ＬＬＲ生成ブロック１３０は、さらに、ＩＣＩ軽減ブロック１３５を含む。
【００１６】
下で図４に関連してさらに議論するように、例示的なフラッシュ・コントローラ１２０は、本発明の諸態様を組み込んだ１つまたは複数の検出方法および復号方法（下で図５〜図７に関連してさらに議論する）を実施する。
【００１７】
例示的な読取りチャネル１２５は、符号器／復号器ブロック１４０と１つまたは複数のバッファ１４５とを含む。用語「読取りチャネル」が、書込みチャネルをも含むことができることに留意されたい。代替実施形態では、符号器／復号器ブロック１４０およびいくつかのバッファ１４５を、フラッシュ・コントローラ１２０の内部に実装することができる。符号器／復号器ブロック１４０およびバッファ１４５を、たとえば、本発明の特徴および機能を提供するために本明細書で変更される、よく知られている市販の技法および／または製品を使用して実施することができる。
【００１８】
概して、下で図４〜図７に関連してさらに議論するように、例示的なＬＬＲ生成ブロック１３０は、単一ビット硬値および／または量子化された複数ビット軟値など、フラッシュ・メモリ１６０からの１つまたは複数の読取値を処理し、例示的な低密度パリティ検査（ｌｏｗ  ｄｅｎｓｉｔｙ  ｐａｒｉｔｙ  ｃｈｅｃｋ：ＬＤＰＣ）復号器などの復号器１４０に印加されるＬＬＲ値を生成する。
【００１９】
概して、下で図４〜図７に関連してさらに議論するように、例示的なＩＣＩ軽減ブロック１３５は、ＬＬＲシーケンスを生成する際に物理的に隣接するセルの間の干渉を考慮に入れる、ＬＬＲ生成ブロック１３０内の特殊化された機能である。
【００２０】
例示的なフラッシュ・メモリ・ブロック１６０は、それぞれよく知られている市販の技法および／または製品を使用して実施できる、メモリ・アレイ１７０および１つまたは複数のバッファ１８０を含む。
【００２１】
開示される検出技法および復号技法のさまざまな実施形態では、例示的なインターフェース１５０は、アグレッサ・セル（ａｇｇｒｅｓｓｏｒ  ｃｅｌｌ）に関連する情報を表す値など、従来のフラッシュ・メモリ・システムに関連する追加情報を伝える必要がある場合もある。したがって、インターフェース１５０は、従来のフラッシュ・メモリ・システム内のインターフェースより大きい容量またはより高いレートを有する必要がある場合もある。その一方で、他の実施形態では、この追加情報は、追加の遅延をもたらし得るシーケンシャルな形でフラッシュ・コントローラ１２０に伝えられる。しかし、これらの追加の遅延は、その発生が稀である故に、全体的な遅延を顕著には増加させない。追加の容量が望まれるときには、たとえば、インターフェース１５０を、オプションで、たとえばＤｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ（ＤＤＲ）技法を使用して、インターフェース１５０の情報搬送容量を増やすように、参照によって本明細書に組み込まれている、２００９年６月３０日に出願した国際ＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／４９３２８号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｉｎｔｅｒｆａｃｉｎｇ  Ｂｅｔｗｅｅｎ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｏｎｔｒｏｌｌｅｒ  ａｎｄ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ａｒｒａｙ」の教示に従って実施することができる。
【００２２】
書込み動作中に、インターフェース１５０は、典型的には、ページ・レベル・アクセス技法またはワード線レベル・アクセス技法を使用して、ターゲット・セルに格納されるプログラム値を転送する。例示的なページ・レベル・アクセス技法またはワード線レベル・アクセス技法のより詳細な議論については、たとえば、参照によって本明細書に組み込まれている、２００９年３月１１日に出願した国際ＰＣＴ特許出願第ＰＣＴ／ＵＳ０９／３６１１０号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｔｏｒｉｎｇ  Ｄａｔａ  ｉｎ  ａ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ｗｉｔｈ  Ｃｒｏｓｓ−Ｐａｇｅ  Ｓｅｃｔｏｒｓ，  Ｍｕｌｔｉ−Ｐａｇｅ  Ｃｏｄｉｎｇ  ａｎｄ  Ｐｅｒ−Ｐａｇｅ  Ｃｏｄｉｎｇ」を参照されたい。
【００２３】
読取り動作中に、インターフェース１５０は、ターゲット・セルおよび／またはアグレッサ・セルについてメモリ・アレイ１７０から入手した硬読取値および／または軟読取値を転送する。たとえば、ターゲット・セルを有するページの読取値に加えて、隣接するワード線、隣接する偶数ビット線、または隣接する奇数ビット線内の１つまたは複数の隣接するページの読取値が、インターフェース１５０を介して転送される。図１の実施形態では、開示される検出技法および復号技法は、フラッシュ・メモリ１６０の外部で、典型的には、論理回路がより小さい面積を達成するために最適化されたプロセス技術で実施される。しかし、これは、インターフェース１５０上で転送されなければならない追加のアグレッサ・セル・データという犠牲を伴う。
【００２４】
図２に、マルチレベル・セル（ＭＬＣ）フラッシュ・メモリ・デバイス１６０内の例示的なフラッシュ・セル・アレイ２００をさらに詳細に示す。図２に示されているように、例示的なフラッシュ・セル・アレイ２００は、１フラッシュ・セルｃｉあたり３ビットを格納する。図２は、１ブロックに関するフラッシュ・セル・アレイ・アーキテクチャを示し、各例示的セルは、典型的には、３ビットを格納する浮遊ゲート・トランジスタに対応する。例示的なセル・アレイ２００は、ｍ個のワード線およびｎ個のビット線を含む。典型的には、現在の複数ページ・セル・フラッシュ・メモリでは、単一のセル内のビットは、異なるページに属す。図２の例では、各セルの３つのビットは、３つの異なるページに対応し、各ワード線は、３つのページを格納する。次の議論では、ページ０、１、および２を、あるワード線内の下側ページ・レベル、中ページ・レベル、および上側ページ・レベルと称する。
【００２５】
上で示したように、フラッシュ・セル・アレイを、さらに、偶数ページおよび奇数ページに区分することができ、たとえば、偶数番号を有するセル（図２のセル２および４など）は、偶数ページに対応し、奇数番号を有するセル（図２のセル１および３など）は、奇数ページに対応する。この場合に、あるページ（ページ０など）は、偶数セル内の偶数ページ（偶数ページ０）および奇数セル内の奇数ページ（奇数ページ０）を含むはずである。
【００２６】
たとえば、２レベル・セルでは、各セルが２ビットを格納する。１つの例示的実施態様では、グレイ・マッピング｛１１，０１，００，１０｝が使用され、あるセル内のビットは、２つの異なるページに属す。各セル内の２つのページのビットを、しばしば、最下位ビット（ＬＳＢ）および最上位ビット（ＭＳＢ）と称する。たとえば、２ビット毎セル・フラッシュ・セルに格納されたパターン０１について、「１」は、ＬＳＢまたは下側ページを指し、「０」は、ＭＳＢまたは上側ページを指す。フラッシュ・メモリ・デバイスの実験的研究は、誤り事象「０１」→「１０」が、デバイス寿命の終りにおいてかなりの発生確率を有することを示している。さらに、加法性白色ガウス雑音（ＡＷＧＮ）モデルに基づいて、ＭＳＢページは、しばしば、ＬＳＢページと比較して、より高いビット誤り率（ＢＥＲ）を示す。したがって、一方のページの読取りが、他方のＢＥＲを改善することがわかっている。
【００２７】
したがって、ＭＳＢ誤りおよびＬＳＢ誤りは、新しいフラッシュ・メモリ・デバイスと比較して相対的に、デバイス寿命の終りにおいて統計的相関を有することが知られている。したがって、本発明の諸態様は、通常モードでバイナリ・フィールドに対してＬＳＢページおよびＭＳＢページを独立に復号することもできる一方で、回復モードで所与のワード線のＬＳＢページおよびＭＳＢページの非バイナリ・フィールドに対する同時復号を提供する。
【００２８】
セル間干渉
ＩＣＩは、セルの間の寄生容量の結果であり、概して、ひずみの最も顕著な源の１つと考えられる。図３に、複数の例示的なアグレッサ・セル３２０からの寄生容量に起因する、ターゲット・セル３１０において存在するＩＣＩを示す。次の表記が、図３で使用される。
ＷＬ    ワード線
ＢＬ    ビット線
ＢＬｏ  奇数ビット線
ＢＬｅ  偶数ビット線
Ｃ      キャパシタンス
【００２９】
本発明の諸態様は、ＩＣＩが、ターゲット・セル３１０がプログラムされた後にプログラムされるアグレッサ・セル３２０によって引き起こされることを認識しているものである。ＩＣＩは、ターゲット・セル３１０の電圧Ｖｔを変更する。１つの例示的実施形態では、「ボトム・アップ」プログラミング方式が仮定され、ワード線ｉおよびｉ＋１内の隣接するアグレッサ・セルが、ターゲット・セル３１０におけるＩＣＩを引き起こす。ブロックのそのようなボトムアップ・プログラミングを用いると、下側ワード線ｉ−１からのＩＣＩは、除去され、図３に示されているように、５つまでの隣接するセルが、アグレッサ・セル３２０としてＩＣＩに寄与する。しかし、当業者に明白であるように、本明細書で開示される技法を、ワード線ｉ−１などの他のワード線からのアグレッサ・セルもＩＣＩに寄与する事例に一般化することができることに留意されたい。ワード線ｉ−１、ｉ、およびｉ＋１からのアグレッサ・セルがＩＣＩに寄与する場合には、８つまでの最も近い隣接するセルが、考慮される。ターゲット・セルからより遠い他のセルは、ＩＣＩへの寄与を無視できる場合に、無視することができる。概して、アグレッサ・セル３２０は、所与のターゲット・セル３１０の後でプログラムされるアグレッサ・セル３２０を識別するためのプログラミング・シーケンス方式（ボトム・アップ技法または偶数／奇数技法など）を分析することによって識別される。
【００３０】
ターゲット・セル３１０上でアグレッサ・セル３２０によって引き起こされるＩＣＩを、例示的実施形態では次のようにモデル化することができる。
【数１】
2014150528.tif 000003
ここで、
【数２】
2014150528.tif 000004
は、アグレッサ・セル（ｗ，ｂ）のＶｔ電圧の変化であり、
【数３】
2014150528.tif 000005
は、ＩＣＩに起因するターゲット・セル（ｉ，ｊ）のＶｔ電圧の変化であり、ｋｘ、ｋｙ、およびｋｘｙは、ｘ、ｙ、およびｘｙ方向の容量結合係数である。
【００３１】
概して、Ｖｔは、セルに格納されたデータを表す電圧であり、読取り動作中に得られる電圧である。Ｖｔは、読取り動作によって得ることができ、例えば、あるワード線内のすべてのページが読み取られるときに１セルあたりの格納されたビット数より高い精度を有する軟値として、又は、あるワード線内の１ページだけが読み取られるときに複数のビットを有する軟値として、或いは、あるワード線内のすべてのページが読み取られるときに１セルあたりの格納されたビットの個数と同一の分解能（たとえば、３ビット／セル・フラッシュに対して３ビット）を有する硬電圧レベルに量子化された値として、若しくは、あるワード線内の１ページだけが読み取られるときに１つの硬ビットに量子化された値として、読取り動作によってＶｔを得ることができる。
【００３２】
フラッシュ・メモリ・デバイス内のひずみのより詳細な議論については、たとえば、それぞれが参照によって本明細書に組み込まれている、Ｊ．Ｄ．Ｌｅｅ他、「Ｅｆｆｅｃｔｓ  ｏｆ  Ｆｌｏａｔｉｎｇ−Ｇａｔｅ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  ｏｎ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、２６４〜２６６頁（２００２年５月）、またはＫｉ−Ｔａｅ  Ｐａｒｋ他、「Ａ  Ｚｅｒｏｉｎｇ  Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ  Ｉｎｔｅｒｆｅｒｅｎｃｅ  Ｐａｇｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ  Ｗｉｔｈ  Ｔｅｍｐｏｒａｒｙ  ＬＳＢ  Ｓｔｏｒｉｎｇ  ａｎｄ  Ｐａｒａｌｌｅｌ  ＭＳＢ  Ｐｒｏｇｒａｍ  Ｓｃｈｅｍｅ  ｆｏｒ  ＭＬＣ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ  Ｊ．  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、第４３巻、第４号、９１９〜９２８頁（２００８年４月）を参照されたい。
【００３３】
図４は、本発明の諸態様による検出技法および復号技法を組み込んだフラッシュ・メモリ・システム４００の例示的な実施態様の概略ブロック図である。図４に示されているように、１つまたは複数の読取値が、フラッシュ・メモリ１６０のメモリ・アレイ１７０から得られる。読取値は、たとえば、硬値または軟値とすることができる。たとえば、通常モードでは、読取値は、所与のページ内の少なくとも１つのビットについて入手される。
【００３４】
通常モードまたは回復モードなどの所与の処理モードでは、例示的なＬＬＲ生成ブロック４２０が、単一の１６ビット硬値および／または量子化された複数ビット軟値などの、フラッシュ・メモリ１６０からの読取値を処理し、例示的なＬＤＰＣ復号器４３０に印加されるＬＬＲ値を生成する。例示的な検出および復号の各モードについて例示的なＬＬＲ生成ブロック４２０によって実行されるＬＬＲ生成を、下の「ＬＬＲ生成」という表題のセクションでさらに議論する。
【００３５】
例示的なフラッシュ・コントローラ４２５は、本発明の諸態様を組み込む１つまたは複数の検出方法および復号方法（下で図５〜図７に関連してさらに議論する）を実施する。さらに、下でさらに議論するように、例示的なＬＤＰＣ復号器４３０は、例示的なＬＬＲ生成ブロック４２０によって生成されたＬＬＲを処理し、硬判定を提供し、この硬判定は、硬判定バッファ４４０内に格納される。
【００３６】
下でさらに議論するように、例示的なＬＤＰＣ復号器４３０は、たとえば読取値が首尾よく復号されるまで、ＬＬＲ値を反復して復号することができる。ＬＤＰＣ復号器４３０の内部での反復を、局所反復と呼ぶ。これらの局所反復では、ＬＬＲが、メッセージ・パッシング・アルゴリズムの１つまたは複数の反復を使用してＬＤＰＣ復号器の内部で更新され続けている。さらに、下でさらに議論するように、例示的な回復モードでは、例示的なＬＬＲ生成ブロック４２０および例示的なＬＤＰＣ復号器４３０は、読取値が首尾よく復号されるまで、大域的に反復することができる。大域反復では、ＬＬＲ生成ブロック４２０は、ＬＤＰＣ復号器４３０にＬＬＲを供給する。ＬＤＰＣ復号器４３０内の局所反復の後に、ＬＤＰＣ復号器４３０は、ＬＬＲ生成ブロック４２０に更新されたＬＬＲを供給する。ＬＬＲ生成ブロック４２０は、ＬＤＰＣ復号器４３０からのこれらのＬＬＲを使用して、更新されたＬＬＲを計算し、この更新されたＬＬＲは、ＬＤＰＣ復号器４３０に供給される。ＬＬＲ生成ブロック４２０およびＬＤＰＣ復号器４３０を通るＬＬＲ更新の１つのループを、１つの大域反復と呼ぶ。反復検出および復号システムでは、複数の局所反復および／または複数の大域反復が、ある符号語に対応するデータが首尾よく検出され、復号されるまで実行され続ける。局所反復および大域反復を使用する反復検出および復号のより詳細な議論については、たとえば、参照によって本明細書に組み込まれている、２０１１年３月１４日に出願した米国特許出願第１３／０６３，８８８号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」を参照されたい。
【００３７】
図５は、本発明の諸態様を組み込んだ例示的な通常モードの検出および復号方法５００を説明する流れ図である。概して、通常モード中には、フラッシュ・メモリ１６０は、硬出力だけを供給する。上で示したように、ページ単位のアクセス方式が、通常モード中に使用され、同一ワード線内の他のページに関する追加情報は不要になっている。さらに、ＬＤＰＣ復号器４３０は、大域反復を使用しない。したがって、本明細書で後に議論するように、バイナリＬＬＲが、現在のページの観測されたデータまたは誤り統計に基づく計算を使用して得られる。
【００３８】
図５に示されているように、例示的な通常モードの検出および復号方法５００は、最初に、ステップ５１０において、メモリ・アレイ１７０から第ｉページの硬出力を得る。その後、例示的な通常モードの検出および復号方法５００は、ステップ５２０において、ＬＬＲ生成ブロック４２０を使用して、第ｉページ上の第ｊビットの硬出力をＬＬＲ値にマッピングする。このマッピング動作は、ルック・アップ・テーブルまたは数学演算のいずれかを使用して実施され、ここで、ＬＬＲは、硬出力に基づいて計算される。通常モード中のＬＬＲ生成に適する技法のより詳細な議論については、たとえば、それぞれが参照によって本明細書に組み込まれている、２０１２年１２月３１日に出願した米国特許出願第１３／０６３，５５１号、名称「Ｍｕｌｔｉ−Ｔｉｅｒ  Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、２０１２年１２月３１日に出願した米国特許出願第１３／７３１，７６６号、名称「Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  Ｕｓｉｎｇ  Ｃｏｒｒｅｌａｔｉｏｎ  ｏｆ  Ｎｅｉｇｈｂｏｒｉｎｇ  Ｂｉｔｓ」、および／または２０１１年３月１４日に出願した米国特許出願第１３／０６３，８８８号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」を参照されたい。
【００３９】
第ｉページの生成されたＬＬＲ値は、ステップ５３０において、メッセージ・パッシング（ＭＰ）復号のためにＬＤＰＣ復号器４３０へ印加される。ＬＤＰＣ復号器４３０は、オプションで、局所反復５６０を使用する。
【００４０】
ステップ５４０において、テストを実行して、復号が成功であったかどうかを判定する。ステップ５４０において、復号が成功であったと判定される場合には、ステップ５５０において、ページ・カウンタｉを増分して、次のページを処理する。しかし、ステップ５４０において、復号が成功ではなかったと判定される場合には、例示的な通常モードの検出および復号方法５００は終了し、またはバイナリ回復モード６００（図６）もしくは非バイナリ回復モード７００（図７）を開始する。
【００４１】
フラッシュ・デバイス１６０のライフ・サイクルの初期またはフラッシュ・デバイス１６０内の問題のないブロックにおいて、誤りが全般的にそれほど深刻でないときには、バイナリ回復モード６００が、より高速であり、十分な誤り率性能を提供する。しかし、フラッシュ・デバイス１６０のライフ・サイクルの末期またはフラッシュ・デバイス１６０内の不良ブロックにおいて、ビット誤りは、より深刻であり、同一ワード線上のページの間に重大な多量の相関がある。非バイナリ回復モード７００においては誤り相関が検出時と非バイナリ復号時との両方で考慮されるため、非バイナリ回復モード７００がバイナリ回復モード６００より望ましい。さらに、非バイナリ回復モード７００は、同一ワード線上のすべてのページについて同時に硬判定を生成する。これは、シーケンシャル読取りモードの動作において有用である。フラッシュ・メモリ・デバイス１６０のライフ・サイクルの末期またはフラッシュ・メモリ・デバイス内の不良ブロックについてなどの、ある種の状況について、フラッシュ制御システムは、最初に通常モードの検出および復号方法５００またはバイナリ回復モードの検出および復号方法６００を試みることなく、直接に非バイナリ回復モード７００に入ることができる。
【００４２】
下で図６に関連してさらに議論するように、回復モード６００、７００が終了するときに、プログラム制御は、次のページを処理するためにステップ５５０に戻る。
【００４３】
図６は、本発明の諸態様を組み込む、例示的なバイナリ回復モードの検出および復号方法６００を説明する流れ図である。全般的に、回復モード中には、フラッシュ・メモリ１６０は、ワード線内の他のページが読み取られる、ワード線（セル）アクセス技法を使用して硬出力だけを提供する。ＬＬＲは、現在のページｉおよび同一ワード線内の１つまたは複数の他のページからの硬出力に基づいて計算される。これらのＬＬＲは、例示的なバイナリ回復モードの検出および復号方法６００によって利用される。さらに、ＬＤＰＣ復号器４３０は、１つまたは複数の大域反復（オプションでプログラム可能）を使用する。
【００４４】
図６に示されているように、例示的なバイナリ回復モードの検出および復号方法６００は、最初に、第ｉページの硬出力（ステップ６０５）および同一ワード線内の１つまたは複数の他のページの硬出力（ステップ６０７）を得る。第ｉページの硬出力は、ステップ５１０から入手可能である可能性もあり、したがって、再利用され得る。その後、例示的な第１の回復モードの検出および復号方法６００は、ステップ６１０において、現在の第ｉページおよび同一ワード線内の１つまたは複数の他のページの硬出力に基づいて、現在のワード線内の第ｉページのＬＬＲを計算する。バイナリ回復モード中のＬＬＲ生成に適する技法のより詳細な議論については、たとえば、それぞれが参照によって本明細書に組み込まれている２０１２年１２月３１日に出願した米国特許出願第１３／０６３，５５１号、名称「Ｍｕｌｔｉ−Ｔｉｅｒ  Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」、２０１２年１２月３１日に出願した米国特許出願第１３／７３１，７６６号、名称「Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  Ｕｓｉｎｇ  Ｃｏｒｒｅｌａｔｉｏｎ  ｏｆ  Ｎｅｉｇｈｂｏｒｉｎｇ  Ｂｉｔｓ」、および／または２０１１年３月１４日に出願した米国特許出願第１３／０６３，８８８号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」を参照されたい。
【００４５】
ステップ６２０において、第ｉページのＬＬＲ値が、オプションで局所反復６５０を使用して、ＬＤＰＣ復号器４３０に印加される。
【００４６】
ステップ６３０において、収束テストを実行して、復号が成功であったかどうかを判定する。ステップ６３０において、復号が成功であったと判定された場合には、ステップ６４０において、ページ・カウンタｉを増分して、通常モード５００で次のページを処理する。しかし、ステップ６３０において、復号が成功ではなかったと判定された場合には、追加の大域反復６６０が、オプションで、ＬＬＲ生成ブロック４２０とＬＤＰＣ復号器４３０との間で実行される。大域反復６６０は、前述の収束テストが、復号が成功であったことを示すまで、または大域反復の最大の許容可能な回数に達するまで、実行される。
【００４７】
その後、ステップ６３０において、復号が不成功であり、大域反復が完了したと判定された場合には、例示的なバイナリ回復モードの検出および復号方法６００は、ステップ６７０において、現在のページの復号失敗を宣言する。その後、プログラム制御は、ステップ６４０に進んで、通常モード５００で次のページを処理する。代替案では、例示的なバイナリ回復モードの検出および復号方法６００は、方法６００中に復号失敗を生じた現在のページを回復するために、非バイナリ回復モード７００（図７）を開始する。
【００４８】
図７は、本発明の諸態様を組み込む、例示的な非バイナリ回復モードの検出および復号方法７００を説明する流れ図である。概して、非バイナリ回復モード中には、フラッシュ・メモリ１６０は、ワード線（セル）アクセス技法を使用して、ワード線内のすべてのページ（ＭＳＢページおよびＬＳＢページなど）の硬出力または軟出力を供給する。さらに、ＬＤＰＣ復号器４３０は、１つまたは複数の大域反復（オプションでプログラム可能）を使用する。
【００４９】
図７に示されているように、例示的な非バイナリ回復モードの検出および復号方法７００は、最初に、ステップ７１０において、例示的な２レベル・セルについて、現在のワード線内の両方のページを読み取って、硬値または軟値のいずれかを得る。その後、方法７００は、下で「回復モードの非バイナリＬＬＲ生成」という表題のセクションでさらに議論するように、ステップ７２０中にセルベースのガロア体ＧＦ（４）ＬＬＲを生成する。各セルの例示的なＧＦ（４）複数レベルＬＬＲは、セル内相関を取り込み、このＬＬＲは、ワード線ＬＤＰＣ復号器に渡される。
【００５０】
例示的なＧＦ（４）符号が、２ビット毎セル・フラッシュ・メモリについて適用される（４つの別個の記号を提供する）が、ＧＦ（８）符号が、３ビット毎セル・フラッシュ・メモリについて適用される（８つの別個の記号を提供する）はずであることに留意されたい。より一般的には、ＧＦ（２ｎ）符号が、ｎビット毎セル・フラッシュ・メモリについて適用される（２ｎ個の別個の記号を提供する）はずである。上で示したように、本発明の諸態様は、通常モードでバイナリ・フィールドに対してＬＳＢページおよびＭＳＢページを独立に復号することもできる一方で、回復モードで所与のワード線のＬＳＢページおよびＭＳＢページの非バイナリ・フィールドに対する同時復号を提供する。本明細書で使用されるとき、用語「非バイナリ」は、どの複数レベル・セルにも適用されることができ、ここで、別個の記号の個数は、２より大きい。他の実施形態では、複数のアグレッサ・ワード線および当該アグレッサ・ワード線から被害をこうむる被害（ｖｉｃｔｉｍ）ワード線内の複数のページの非バイナリ復号は、より積極的な回復モードで実行され、この回復モードでは、ｍ個のアグレッサ・ワード線が、現在のワード線に加えて読み取られる場合に、ＧＦ（２ｎ×（ｍ＋１））復号器が、ＩＣＩによって引き起こされるひずみを軽減するのに使用される。
【００５１】
ステップ７３０において、ワード線のＬＳＢページとＭＳＢページとの両方の結合（ｊｏｉｎｔ）ＬＬＲ値を、オプションで局所反復７７０を使用して、ＬＤＰＣ復号器４３０に印加する。下でさらに議論するように、例示的なＬＤＰＣ復号器４３０は、ＧＦ（４）非バイナリ・ワード線メッセージ・パッシング（ＭＰ）復号を使用し、あるいは、より一般的には、Ｌ個のページが同時に復号されるときに、ＧＦ（２Ｌ）ＭＰ復号が使用される。非バイナリＭＰ復号に適する技法のより詳細な議論については、たとえば、参照によって本明細書に組み込まれている、Ｍ．Ｃ．ＤａｖｅｙおよびＤ．Ｊ．Ｃ  ＭａｃＫａｙ、「Ｌｏｗ  Ｄｅｎｓｉｔｙ  Ｐａｒｉｔｙ  Ｃｈｅｃｋ  Ｃｏｄｅｓ  ｏｖｅｒ  ＧＦ（ｑ）」、ＩＥＥＥ  Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ  Ｌｅｔｔｅｒｓ、第２巻、１６５〜１６７頁（１９９８年６月）を参照されたい。
【００５２】
ステップ７４０において、収束テストを実行して、復号が成功であったかどうかを判定する。ステップ７４０において、復号が成功であったと判定された場合には、ステップ７６０において、ページ・カウンタｉを増分して、通常モード５００で次のページを処理する。しかし、ステップ７４０において、復号が成功ではなかったと判定された場合には、追加の大域反復７８０が、オプションで、ＬＬＲ生成ブロック４２０とＬＤＰＣ復号器４３０との間で実行される。復号が成功であることを前述の収束テストが示すまで、または大域反復の最大の許容される回数に達するまで、大域反復７８０が実行される。
【００５３】
その後、ステップ７４０において、復号が不成功であり、大域反復が完了したと判定された場合には、例示的な非バイナリ回復モードの検出および復号方法７００は、ステップ７５０において、現在のページの復号失敗を宣言する。その後、プログラム制御は、ステップ７６０に戻って、通常モード５００で次のページを処理する。
【００５４】
図８は、本発明の諸態様を組み込んだ例示的なハイブリッド検出および復号システム８００のブロック図である。本明細書で後に議論するように、例示的なハイブリッド検出および復号システム８００は、通常モードで個々のページのバイナリ復号を実行し、回復モードでワード線内のページの非バイナリ同時復号を実行する。
【００５５】
図８に示されているように、例示的なハイブリッド検出および復号システム８００は、ＬＳＢページ硬データ８１０−１およびＭＳＢページ硬データ８１０−２を処理する。ＬＳＢページ硬データ８１０−１およびＭＳＢページ硬データ８１０−２は、ＬＬＲ生成ならびに検出および復号に使用される誤り統計を収集するために、ページ／ワード線誤り統計収集ブロック８２０によって処理される。ＬＬＲ生成およびＬＤＰＣ復号に関する誤り統計の収集に関するより詳細な議論については、たとえば、参照によって本明細書に組み込まれている、２０１１年３月１４日に出願した米国特許出願第１３／０６３，８８８号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」を参照されたい。
【００５６】
通常モードでは、ＬＳＢページ硬データ８１０−１およびＭＳＢページ硬データ８１０−２は、独立に処理される。マルチプレクサ８３０は、フラッシュ・コントローラ４２５の制御の下で、一時にＬＳＢページ硬データ８１０−１およびＭＳＢページ硬データ８１０−２のうちの１つを選択する。バイナリＬＳＢ／ＭＳＢ  ＬＬＲ生成器８４０は、通常モードが対応するバイナリＬＬＲを生成するために、硬値８１０−１、８１０−２を処理する。デマルチプレクサ８６０は、フラッシュ・コントローラ４２５の制御の下でＬＳＢページおよびＭＳＢページのバイナリＬＬＲを分離し、これらを、回復されたＬＳＢページを生成する対応するＬＳＢバイナリ復号器８７０−１に適用するか、または、回復されたＭＳＢページを生成する対応するＭＳＢバイナリ復号器８７０−２に適用する。代替実施形態では、単一のＬＤＰＣ復号器が、対応するバイナリＬＳＢに基づいて回復されたＬＳＢページまたは回復されたＭＳＢページを生成するのに使用される、すなわち、ＬＳＢページおよびＭＳＢページは、ＬＤＰＣ復号器を共有する。
【００５７】
さらに、非バイナリ回復モードでは、非バイナリ・ワード線ＬＬＲ生成器８５０が、ＬＳＢページとＭＳＢページとの両方の硬値および／または軟値を同時に処理して、非バイナリＬＬＲを生成する。非バイナリＬＬＲは、ワード線非バイナリＬＤＰＣ復号器８８０に印加され、このワード線非バイナリＬＤＰＣ復号器８８０は、ワード線の両方のページを同時に処理して、回復されたＬＳＢページおよび回復されたＭＳＢページを生成する。代替実施形態では、バイナリＬＤＰＣ復号器８７０および非バイナリＬＤＰＣ復号器８８０が、処理機能または処理ハードウェアを共有することができる。
【００５８】
図８に示されているように、大域反復８９０は、バイナリＬＳＢ／ＭＳＢ  ＬＬＲ生成器８４０および／または非バイナリ・ワード線ＬＬＲ生成器８５０とバイナリＬＤＰＣ復号器８７０および／または非バイナリＬＤＰＣ復号器８８０との間で実行される。
【００５９】
図９は、本発明の諸態様を組み込んだ例示的なハイブリッド符号化および復号システム９００の単純化されたブロック図である。本明細書で前に説明したように、例示的なハイブリッド符号化および復号システム９００は、（ｉ）個々のページの独立の符号化と、（ｉｉ）独立のバイナリ復号および／または図８に類似する形での回復モードでのワード線内のページの同時非バイナリ復号とを実行する。
【００６０】
図９に示されているように、例示的なハイブリッド符号化および復号システム９００は、それぞれがＮビットを生成する対応するバイナリＬＤＰＣ符号器９１０−１および９１０−２に印加されるＫ個のＬＳＢビットおよびＫ個のＭＳＢビットを処理し、ここで、ＬＤＰＣ符号器９１０−１および９１０−２は、全く同一の符号生成行列を使用する。生成される２Ｎ個のビットは、Ｎ個の記号を生成するビット−記号（Ｂ／Ｓ）変換器９２０に印加される。たとえば、グレイ符号化方式下では、次の例示的なビット・マッピングを使用することができる。
００→０→５βＶ
０１→１→３βＶ
１０→２→βＶ
１１→３→−βＶ
【００６１】
非バイナリ回復モードのフラッシュ・チャネルと等価の通信モデルでは、Ｎ個の記号が、ＡＷＧＮチャネル９３０を介して転送され、Ｎ個の雑音のある記号を生成するために量子化される。ＬＬＲ生成器９４０が、これらの量子化されたＮ個の記号をＮ個のＧＦ（４）ＬＬＲにマッピングし、このＮ個のＧＦ（４）ＬＬＲは、Ｎ個の推定された記号を生成するためにＮ個のＧＦ（４）ＬＬＲを処理する非バイナリＬＤＰＣ復号器９５０によって、復号される。
【００６２】
Ｎ個の推定された記号は、Ｎ個の推定されたＬＳＢビットおよびＮ個の推定されたＭＳＢビットを生成する記号／ビット（Ｓ／Ｂ）変換器９６０に印加される。
【００６３】
図９の例示的実施形態は、非バイナリ符号を２ビット毎セル・フラッシュに効果的に適用するために２つのバイナリ符号器を使用し、各記号は、２ビットを搬送する。ｎビット毎セル・フラッシュについて、ｎ個の符号器が、非バイナリ符号を適用し、ここで、回復モード７００で復号される場合には、各記号は効率的にｎビットを搬送する一方で、通常モード５００が適用される場合には、ｎビットの各々が別々に復号される。
【００６４】
ページは、バイナリＬＤＰＣ符号器９１０−１および９１０−２によって独立に書き込まれる。従って、ページにまたがって誤り訂正符号を適用する競合する方式の有用性を制限するような、より大きなバッファや追加の遅延は、必要とされない。また、非バイナリＬＤＰＣ復号器は、下でさらに議論する、ＬＤＰＣ符号構成中のガロア体要素の行列マッピングの方式のゆえに、個々のバイナリＬＤＣＰ復号器とハードウェアのほとんどを共有することができる。最後に、このハードウェア共有に起因して、復号器面積は、バイナリ構成復号器と同様である。
【００６５】
どのようにして非バイナリＬＤＰＣ符号のガロア体要素がフラッシュに書き込まれるバイナリＬＤＰＣ符号から生じるのかを示すために、図１０に、各ワード線内の例示的なＬＳＢページすなわち下側ページ１０１０およびＭＳＢページすなわち上側ページ１０２０を有する例示的な２ビット毎セル・メモリ・デバイス１０００を示す。図１０に示されているように、セルａ、ｂ、およびｃなどの各セルは、ＬＳＢビットａＬ、ｂＬ、およびｃＬなどのＬＳＢビットと、ＭＳＢビットａＭ、ｂＭ、およびｃＭなどのＭＳＢビットとを含む。
【００６６】
上で示したように、本発明の諸態様は、ページが同一のバイナリ生成行列によって符号化される限り、そのすべての非０要素が単位ガロア体要素であるならば、復号に関する対応する個々のパリティ検査行列を、単一の非バイナリ・パリティ検査行列に連結することができることを認識しているものである。
【００６７】
図１０のＬＳＢビットおよびＭＳＢビットについて、バイナリＬＳＢ  ＬＤＰＣパリティ検査式を、次のように表すことができる。
【数４】
2014150528.tif 000006
また、バイナリＭＳＢ  ＬＤＰＣパリティ検査式を、次のように表すことができる。
【数５】
2014150528.tif 000007
さらに、対応する非バイナリ・セル・パリティ検査式を、
【数６】
2014150528.tif 000008
と表すことができ、
【数７】
2014150528.tif 000009
などの各ベクトルは、ＧＦ要素を含む。
【００６８】
図１０のＬＳＢビットおよびＭＳＢビットについて、ＬＳＢページバイナリＬＤＰＣパリティ検査行列を、次のように表すことができる。
【数８】
2014150528.tif 000010
また、ＭＳＢページバイナリＬＤＰＣパリティ検査行列を、
【数９】
2014150528.tif 000011
と表すことができる。
【００６９】
ＬＳＢ  ＬＤＰＣ符号およびＭＳＢ  ＬＤＰＣ符号が同一であるときには、非バイナリ・セルＧＦ（４）ＬＤＰＣパリティ検査行列（すべて１の行列）を、次のように表すことができる。
【数１０】
2014150528.tif 000012
ここで、各ＧＦ要素
【数１１】
2014150528.tif 000013
は、バイナリ要素の次の２×２配列に対応する。
【数１２】
2014150528.tif 000014
したがって、ＬＳＢ  ＬＤＰＣ符号またはＬＳＢ  ＬＤＰＣ符号のいずれかのパリティ検査行列のサイズがＫ×Ｎである場合には、結果の非バイナリ・ワード線一致ＬＤＰＣ符号のバイナリ・イメージは、２Ｋ×２Ｎになる。
【００７０】
この形で、ワード線を保護する非バイナリＬＤＰＣ符号のパリティ検査行列は、より多くの予備の区域を浪費するはずの追加のパリティ・ビットを必要とせずに、ページを保護するバイナリ符号のパリティ検査行列から自然に生じる。
【００７１】
回復モードの非バイナリＬＬＲ生成
図１１に、ワード線内の１つのセルを表すビットａｉｂｉの所与の対の遷移確率を示す収集されたワード線内統計を記録する例示的なビット遷移確率テーブル１１００を示す。ａｉおよびｂｉは、セルｉの下側（またはＬＳＢ）ページ・ビットおよび上側（またはＭＳＢ）ページ・ビットを指す。遷移確率テーブル１１００のサイズは、ワード線内のページの個数に伴って指数関数的に増加し、あるいは、一実施形態では、すべてのアグレッサ・ワード線（検討される）および現在のワード線内のページの総数に伴って指数関数的に増加する。例示的なビット遷移確率テーブル１１００での誤り統計は、フラッシュ・セルの４つの可能な状態に対応する２ビット合同ＧＦ（４）ＬＬＲを計算するのに使用される。遷移確率テーブルのさらなる詳細については、参照によって本明細書に組み込まれている、２０１２年１２月３１日に出願した米国特許出願第１３／７３１，７６６号、名称「Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  Ｕｓｉｎｇ  Ｃｏｒｒｅｌａｔｉｏｎ  ｏｆ  Ｎｅｉｇｈｂｏｒｉｎｇ  Ｂｉｔｓ」を参照されたい。
【００７２】
例示的な非バイナリ回復モードの検出および復号方法７００は、ワード線（セル）アクセス技法を使用し、ここで、そのワード線内の他のページは、対応するＬＬＲを生成するために読み取られる。例示的実施形態では、ＬＬＲは、同一ワード線内の隣接するビットのデータもしくは誤り統計に基づいて、または考慮されている他のアグレッサ・ワード線のデータもしくは誤り統計に基づいて、計算される。データまたは誤り統計は、基準セルまたはワード線内のページの過去のＬＤＰＣ判断を使用して収集することができる。適切な誤り統計収集技法の議論については、たとえば、２０１１年３月１４日に出願した米国特許出願第１３／０６３，８９５号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｕｓｉｎｇ  Ｒｅｆｅｒｅｎｃｅ  Ｃｅｌｌｓ」および／または２０１１年３月１４日に出願した米国特許出願第１３／０６３，８９９号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｕｓｉｎｇ  Ｄｅｃｏｄｅｒ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｆｅｅｄｂａｃｋ」を参照されたい。
【００７３】
遷移確率テーブル１１００は、各可能なパターンが読み取られたと仮定して、各可能なパターンがセルｉ内のビットａｉｂｉに書き込まれた確率を記録する（すなわち、パターンが通常モード５００で読み取られたと仮定しての、そのパターンが書き込まれたという判断の信頼性）。たとえば、項「ｐ（１０／００）」は、パターン「００」が読み取られたと仮定して、パターン「１０」が、ビットａｉｂｉに書き込まれた確率（あるいは、「００」が通常モードで読み取られたと仮定して判断「１０」を行うことの信頼性）である。このテーブルを、当業者には明白であるように、セルｉ＋１など、他のセル内のビットについて使用することもできる。また、ワード線内の両方のページが、非バイナリ回復モードで読み取られることに留意されたい。
【００７４】
遷移確率テーブル１１００内の統計を使用して、次のようにＬＬＲを計算することができる。「００」のパターンなど、特定のパターンが読み取られたと仮定して、対応する記号ＬＬＲを、Ｃが正規化定数である場合に、
λ（ａｉｂｉ＝００｜００）＝ｌｏｇ［ｐ（００／００）］−Ｃ、  λ（ａｉｂｉ＝０１｜００）＝ｌｏｇ［ｐ（０１／００）］−Ｃ；
λ（ａｉｂｉ＝１０｜００）＝ｌｏｇ［ｐ（１０／００）］−Ｃ、  λ（ａｉｂｉ＝１１｜００）＝ｌｏｇ［ｐ（１１／００）］−Ｃ
として計算することができる。
【００７５】
複数の指定された隣接するビットを条件とするＬＬＲ生成の議論については、２０１２年１２月３１日に出願した米国特許出願第１３／７３１，７６６号、名称「Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ  Ｕｓｉｎｇ  Ｃｏｒｒｅｌａｔｉｏｎ  ｏｆ  Ｎｅｉｇｈｂｏｒｉｎｇ  Ｂｉｔｓ」を参照されたい。
【００７６】
さらなる変形形態では、ビット遷移確率テーブル１１００を、耐久性、プログラム／消去サイクル数、読み込みサイクル数、保持時間、温度、温度変化、プロセス・コーナー、ＩＣＩによる影響（ｉｍｐａｃｔ）、メモリ・アレイ１７０内の位置、読取値が得られたワード線および／またはページの位置、読取値が得られたワード線内のページの位置、およびアグレッサ・セルのパターンなどの１つまたは複数の性能要因の関数とすることができる。セル内の１つまたは複数の異なるビット、ワード線内の異なるページ、異なるビット線、または異なる読取りデータ硬値について、これら性能要因のうちの１つ又は複数を変更することができる。性能係数調整に基づいてメモリ・デバスの対数尤度比率を計算する適切な技法のより詳細な議論については、たとえば、参照によって本明細書に組み込まれている、２００９年９月３０日に出願した国際特許出願第ＰＣＴ／ＵＳ０９／５９０６９号、名称「Ｍｅｔｈｏｄｓ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｏｆｔ  Ｄａｔａ  Ｇｅｎｅｒａｔｉｏｎ  ｆｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅｓ  Ｂａｓｅｄ  ｏｎ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｆａｃｔｏｒ  Ａｄｊｕｓｔｍｅｎｔ」を参照されたい。
【００７７】
さらなる変形形態では、２ビット合同ＧＦ（４）ＬＬＲを、均一な固定されたＬＬＲマッピングに基づいて、又は、不均一な固定されたＬＬＲマッピングに基づいて計算することができる。概して、ＬＬＲのマッピングは、次の２つの方式に従う。ＬＬＲマッピングを、記号独立マッピング１２００（図１２Ａ）または記号依存マッピング１２５０（図１２Ｂ）に基づくものとすることができる。上で示したように、２ビット・セル・フラッシュ・メモリの例示的なグレイ符号化方式では、電圧状態へのビットの次の例示的なマッピングを使用することができる：００→０、０１→１、１０→２、および１１→３。図１２Ａおよび図１２Ｂでは、セルｊの硬読取判定は、
【数１３】
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と表され、αは、正の定数であり、ａは、状態ラベル（「１１」、「０１」、「００」、または「１０」）であり、代替状態ラベルａとして（３、１、０、または２）と表すこともできる。
【００７８】
（図１２Ａ）の均一なマッピングは、すべての可能な誤りが同等にありそうであるときに使用され、（図１２Ｂ）の不均一なマッピングは、誤りが隣接するセル状態の間でよりありそうであり、非対称の形である場合に対応する。当業者は、１つの可能なメトリックとしての復号器収束確率を改善するために、これらの固定されたマッピングを、基礎になるチャネルの誤り挙動に最もよくあてはまる任意のマッピングに変更することができる。
【００７９】
セルｊ（またはビットａｉｂｉ）の４つの例示的なＧＦ（４）ＬＬＲ値（記号ＬＬＲである）を、軟判定または、次のように、異なる基準電圧での複数の電圧読取り再試行（セルに格納された電圧の量子化された推定値を入手するため）を介して入手される量子化された軟判定を使用して入手することができる。
【数１４】
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ここで、ｊは、第ｊセルを示し、ａは、状態（「１１」、「０１」、「００」、または「１０」）を示し、ｒｊは、読取軟判定（または量子化された推定値）を示し、μａは、状態ａに対応する正規分布の平均値を示し、σ２は、状態ａに対応する正規分布の分散を示し、Ｋは、任意の実定数を示し、
【数１５】
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は、状態ａでの第ｊセルのＬＬＲ値を示す。異なる基準電圧での読取り再試行が、量子化された軟判定を入手するのにどのように使用されるのかのより詳細な議論については、参照によって本明細書に組み込まれている、２０１２年１２月３１日に出願した米国特許出願第１３／０６３，５５１号、名称「Ｍｕｌｔｉ−Ｔｉｅｒ  Ｄｅｔｅｃｔｉｏｎ  ａｎｄ  Ｄｅｃｏｄｉｎｇ  ｉｎ  Ｆｌａｓｈ  Ｍｅｍｏｒｉｅｓ」を参照されたい。
【００８０】
方法、システム、および製造品目の詳細
本明細書では、複数の流れ図が、ステップの例示的順序を記述するが、順序を変更できることも、本発明の実施形態である。アルゴリズムのさまざまな置換が、本発明の代替実施形態として企図される。本発明の例示的実施形態が、ソフトウェア・プログラムの処理ステップに関して説明されたが、当業者に明白であるように、さまざまな機能を、ディジタル領域でソフトウェア・プログラムの処理ステップとして、回路要素もしくは状態機械によってハードウェアで、またはソフトウェアとハードウェアとの両方の組合せで実施することができる。そのようなソフトウェアを、たとえば、ディジタル信号プロセッサ内、特定用途向け集積回路内、マイクロコントローラ内、または汎用コンピュータ内で使用することができる。そのようなハードウェアおよびソフトウェアを、集積回路内で実施される回路内で実施することができる。
【００８１】
したがって、本発明の機能を、方法およびこれらの方法を実践する装置の形で実施することができる。本発明の１つまたは複数の態様を、たとえば、記憶媒体に格納され、機械にロードされ、かつ／もしくは機械によって実行され、またはある伝送媒体を介して伝送されるかのいずれであれ、プログラム・コードの形で実施することができ、ここで、プログラム・コードがコンピュータなどの機械にロードされ、機械によって実行されるときに、その機械は、本発明を実践する装置になる。汎用プロセッサ上で実施されるときに、プログラム・コード・セグメントは、プロセッサと組み合わさって、特定の論理回路と同様に動作するデバイスを提供する。本発明を、集積回路、ディジタル信号プロセッサ、マイクロプロセッサ、またはマイクロコントローラのうちの１つまたは複数内で実施することもできる。
【００８２】
当技術分野で知られているように、本明細書で議論された方法および装置を、コンピュータ可読コード手段をその上に実装したコンピュータ可読媒体をそれ自体が含む製造品目として流通させることができる。コンピュータ可読プログラム・コード手段は、コンピュータ・システムに関連して、本明細書で議論された方法を実行するステップのすべてまたは一部を実行し、あるいは本明細書で議論された装置を作成するように動作可能である。コンピュータ可読媒体は、有形の記録可能媒体（たとえば、フロッピ・ディスク、ハード・ドライブ、コンパクト・ディスク、メモリ・カード、半導体デバイス、チップ、特定用途向け集積回路（ＡＳＩＣ））とすることができ、あるいは、伝送媒体（たとえば光ファイバ、ワールドワイド・ウェブ、ケーブルを含むネットワーク、または時分割多元接続、符号分割多元接続を使用する無線チャネルもしくは他の無線周波数チャネル）とすることができる。コンピュータ・システムと共に使用するのに適する情報を格納できる既知のまたはこれから開発される任意の媒体を使用することができる。コンピュータ可読コード手段は、磁気媒体上の磁気変動またはコンパクト・ディスクの表面上の高さ変動など、コンピュータが命令およびデータを読み取ることを可能にする任意の機構である。
【００８３】
本明細書で説明されたコンピュータ・システムおよびサーバは、それぞれ、本明細書で開示される方法、ステップ、および機能を実施するように、関連するプロセッサを構成する。メモリを、分散またはローカルとすることができ、プロセッサを、分散または単一とすることができる。メモリを、電気メモリ、磁気メモリ、もしくは光メモリ、またはこれらおよび他のタイプのストレージ・デバイスの任意の組合せとして実施することができる。さらに、用語「メモリ」は、関連するプロセッサによってアクセス可能なアドレス可能空間内のアドレスから読み取られるかこれに書き込まれることの可能なすべての情報を包含するのに十分に広く解釈されなければならない。この定義を用いると、関連するプロセッサがネットワークから情報を取り出すことができるので、ネットワーク上の情報は、やはりメモリ内にある。
【００８４】
図示され本明細書で説明された実施形態および変形形態は、単に、本発明の原理を例示するものであり、さまざまな変更が、本発明の範囲および趣旨から逸脱せずに当業者によって実施され得ることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【外国語明細書】
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