(57)【要約】【課題】複数の回路ごとに印加されるバックバイアス電圧を制御する回路を簡素化すること。【解決手段】ソースに第１電圧ＶＳＳおよび第２電圧ＶＤＤの少なくとも一方が供給される第１ＦＥＴを含む複数の第１回路１４と、前記複数の第１回路１４にそれぞれ対応し設けられ、前記第１電圧および前記第２電圧の少なくとも一方の変化に対応し変化し前記第１ＦＥＴに印加されるバックバイアス電圧を生成する複数の第２回路１６と、を具備する電子回路。【選択図】図１
2014086820.tif 000002
【特許請求の範囲】
【請求項１】
ソースに第１電圧および第２電圧の少なくとも一方が供給される第１ＦＥＴを含む複数の第１回路と、
前記複数の第１回路にそれぞれ対応し設けられ、前記第１電圧および前記第２電圧の少なくとも一方の変化に対応し変化し前記第１ＦＥＴに印加されるバックバイアス電圧を生成する複数の第２回路と、
を具備することを特徴とする電子回路。
【請求項２】
前記複数の第２回路は、それぞれ、
前記第１電圧および前記第２電圧のいずれか一方の電圧が供給される第１ノードと、
前記第１電圧より低い、あるいは前記第２電圧の間より高い第３電圧が供給される第２ノードと、
前記バックバイアス電圧を出力する第３ノードと、
第４電圧が供給される第４ノードと、
前記第１ノードと前記第２ノードとの間に直列に接続された第１抵抗および第２抵抗と、
前記第１ノードにソースが接続され、前記第１抵抗と前記第２抵抗との間のノードにゲートが接続され、前記第２ノードにドレインが接続され、前記第４ノードにバックゲートが接続された第２ＦＥＴと、
前記第２ノードと前記第３ノードとの間に接続され、前記第１抵抗および前記第２抵抗に電流を供給する電流源と、
を含むことを特徴とする請求項１記載の電子回路。
【請求項３】
前記電流源は、
前記第２ＦＥＴのドレインと前記第２ノードとの間に直列に接続された第３抵抗と、
前記第３ノードにソースが接続され、前記第１ＦＥＴのドレインと前記第３抵抗との間のノードにゲートが接続され、前記第２ノードにドレインが接続された第３ＦＥＴと、
を有することを特徴とする請求項２記載の電子回路。
【請求項４】
前記第１抵抗と前記第２抵抗との抵抗値の比は、前記複数の第２回路の少なくとも２つの間で異なることを特徴とする請求項２または３記載の電子回路。
【請求項５】
前記第４電圧は、前記複数の第２回路の少なくとも２つの間で異なることを特徴とする請求項２から４のいずれか一項記載の電子回路。
【請求項６】
前記第３電圧を生成するチャージポンプを具備する請求項２から５のいずれか一項記載の電子回路。
【請求項７】
請求項１から６のいずれか一項記載の電子回路が設けられた半導体チップを具備し、
前記複数の第１回路は、前記半導体チップが分割された複数のブロックにそれぞれ設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路および半導体装置に関し、例えば複数の第１回路を具備する電子回路および半導体装置に関する。
【背景技術】
【０００２】
電源配線の抵抗に起因してチップ内の位置に応じて電源電圧降下が生じるため、チップ内の位置に応じトランジスタの特性バラツキが生じる。これを抑制するため、チップ内を複数のブロックの回路に分割し、ブロックごとに回路内のＦＥＴ（Field Effect Transistor）に印加されるバックバイアス電圧を制御可能とした半導体装置が知られている（例えば特許文献１）
【０００３】
電源電圧が変化することにより基準電圧が変化する基準電圧を生成する回路が知られている（例えば特許文献２）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２２７１５５号公報
【特許文献２】特開２００７−１２８３９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
電源電圧の降下に応じ、複数の回路ごとにバックバイアス電圧を制御するためには、例えば、複数の回路ごとに印加するバックバイアス電圧を予め設定する。しかしながら、この方法では、バックバイアス電圧を制御する回路が複雑になる。本電子回路および半導体装置は、複数の回路ごとに印加されるバックバイアス電圧を制御する回路を簡素化することを目的とする。
【課題を解決するための手段】
【０００６】
ソースに第１電圧および第２電圧の少なくとも一方が供給される第１ＦＥＴを含む複数の第１回路と、前記複数の第１回路にそれぞれ対応し設けられ、前記第１電圧および前記第２電圧の少なくとも一方の変化に対応し変化し前記第１ＦＥＴに印加されるバックバイアス電圧を生成する複数の第２回路と、を具備することを特徴とする電子回路を用いる。
【０００７】
上記電子回路が設けられた半導体チップを具備し、前記複数の第１回路は、前記半導体チップが分割された複数のブロックにそれぞれ設けられていることを特徴とする半導体装置を用いる。
【発明の効果】
【０００８】
本電子回路および半導体装置によれば、複数の回路ごとに印加されるバックバイアス電圧を制御する回路を簡素化することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１に係る半導体装置の模式図である。
【図２】図２は、第１回路内の回路の一例としてインバータ回路を示す回路図である。
【図３】図３（ａ）および図３（ｂ）は、第２回路の例を示す回路図である。
【図４】図４は、実施例１の回路の一部を示す回路図である。
【図５】図５は、第２回路のレイアウトを示す図である。
【図６】図６（ａ）および図６（ｂ）は、第２回路のシミュレーション結果を示す図である。
【図７】図７（ａ）および図７（ｂ）は、第２回路のシミュレーション結果を示す図である。
【図８】図８は、実施例２に係る半導体装置のブロック図である。
【図９】図９は、ＶＮＷＣ生成回路の回路図である。
【図１０】図１０は、時間に対するＶＮＷＳおよびＶＮＷをシミュレーションした結果を示す図である。
【図１１】図１１は、実施例２の半導体装置の別の例を示す模式図である。
【図１２】図１２は、実施例３の半導体装置の模式図である。
【発明を実施するための形態】
【００１０】
以下に、図面を参照し、実施例について説明する。
【実施例１】
【００１１】
図１は、実施例１に係る半導体装置の模式図である。図１を参照し、シリコン等の半導体チップ１０に電子回路が設けられている。電子回路は、複数の第１回路１４と複数の第１回路１４にそれぞれ対応し設けられた複数の第２回路１６とを含む。半導体チップ１０は複数のブロック１２に分割されている。分割されたブロック１２ごとに第１回路１４が設けられている。各第１回路１４には、電源配線１８を介し電源電圧ＶＳＳおよびＶＤＤ（第１電圧および第２電圧）が供給される。電源電圧ＶＤＤはＶＳＳよりも高い。電源電圧ＶＳＳは例えばグランド電圧である。各第１回路１４は、ソースに第１電圧および第２電圧の少なくとも一方が供給される第１ＦＥＴを含む。例えば、各第１回路１４は、ソースおよびドレインにそれぞれ電源電圧ＶＳＳおよびＶＤＤが供給されるＦＥＴを含む。第２回路１６は、ＦＥＴに印加されるバックバイアス電圧を生成する。第２回路１６には、配線１９が接続される。配線１９は、後述するＶＰＷＣ、ＶＰＷＳ、ＶＮＷＳおよびＶＮＷＣ用の配線である。電源配線１８および配線１９は、例えば銅またはアルミニウム等の金属配線である。半導体チップ１０の大きさは、例えば１ｍｍ×１ｍｍから１０ｍｍ×１０ｍｍである。ブロック１２の大きさは、例えば１００μｍ×１００μｍから１ｍｍ×１ｍｍである。ブロック１２は、半導体チップ１０内に例えば数個×数個から数十個×数十個設けられる。
【００１２】
図２は、第１回路内の回路の一例としてインバータ回路を示す回路図である。図２を参照し、インバータ回路は、ＦＥＴ２１および２２（第１ＦＥＴ）を有している。ＦＥＴ２１はｎ型チャネルＦＥＴであり、ＦＥＴ２２はｐ型チャネルＦＥＴである。ＦＥＴ２１および２２のゲートは共通に入力ノード２３に接続される。ＦＥＴ２１および２２のドレインは共通に出力ノード２４に接続される。ＦＥＴ２１のソースは電源電圧ＶＳＳが印加される電源ノード２５に接続される。ＦＥＴ２２のソースは電源電圧ＶＤＤが印加される電源ノード２６に接続される。ＦＥＴ２１のバックゲートはバックバイアス電圧ＶＰＷが印加されるノード２７に接続される。ＦＥＴ２２のバックゲートはバックバイアス電圧ＶＮＷが印加されるノード２８に接続される。
【００１３】
図１の電源配線１８が長くなると、配線抵抗により電源電圧ＶＤＤおよびＶＳＳの電圧降下が生じる。また、バックバイアス電圧をブロック１２外から配線により供給すると、バックバイアス電圧の電圧降下が生じる。電源電圧および／またはバックバイアス電圧が変化すると、ＦＥＴ特性が変動する。例えば、電源電圧差が小さくなり、ＦＥＴの電流が小さくなると、ＦＥＴの遅延時間が大きくなる。このようなＦＥＴ特性の変動を考慮し各回路の遅延時間の計算を行なう。ＦＥＴ特性の大きい変動を考慮し回路を設計するため、回路内のタイミング設計が難しくなる。
【００１４】
例えば、半導体チップ１０の外周付近において電源電圧ＶＤＤが０．７Ｖである場合、半導体チップ１０の中央部のブロック１２においては、電源電圧が０．７Ｖ＋α（ＶＤＤ）となる。ここで、α（ＶＤＤ）は電源電圧ＶＤＤが電源配線１８に起因し降下する電圧である。また、例えばＦＥＴ２２のバックバイアス電圧ＶＮＷとしてＶＤＤ＋０．４Ｖを供給する場合、半導体チップ１０の中央部のブロック１２においては、バックバイアス電圧ＶＮＷがＶＤＤ＋０．４−α（ＶＮＷ）となる。ここで、α（ＶＮＷ）はバックバイアス電圧ＶＮＷが配線に起因し降下する電圧である。ＦＥＴ２２に印加されるバックバイアス電圧Ｖｂｓは、半導体チップ１０の外周付近では０．４Ｖである。しかし、半導体チップ１０の中央部では、Ｖｂｓ＝（ＶＤＤ＋０．４Ｖ−α（ＶＮＷ））−ＶＤＤ−α（ＶＤＤ））＝０．４Ｖ−α（ＶＮＷ）＋α（ＶＤＤ）となる。このように、電源電圧ＶＤＤ、ＶＳＳおよびバックバイアス電圧ＶＮＷ、ＶＰＷの電圧降下により、ＦＥＴ２１および２２のＦＥＴ特性がブロック１２ごとに異なってしまう。
【００１５】
図３（ａ）および図３（ｂ）は、第２回路の例を示す回路図である。第２回路３０ａおよび３０ｂは、それぞれ電源電圧ＶＤＤおよびＶＳＳからそれぞれＶＮＷおよびＶＰＷを生成する回路である。第２回路３０ａおよび３０ｂは、それぞれ電源電圧ＶＤＤおよびＶＳＳの変化に対応し変化するバックバイアス電圧ＶＮＷおよびＶＰＷを生成する。
【００１６】
図３（ａ）を参照し、第２回路３０ａは、抵抗Ｒ１（第１抵抗）、Ｒ２（第２抵抗）、Ｒ３（第３抵抗）、ＦＥＴ３７（第２ＦＥＴ）およびＦＥＴ３８（第３ＦＥＴ）を備える。ノード３１（第１ノード）には、電源電圧ＶＤＤ（第２電圧）が供給される。ノード３３（第２ノード）には、電圧ＶＮＷＳ（第３電圧）が供給される。電圧ＶＮＷＳは、電源電圧ＶＤＤおよびＶＳＳの間より電源電圧ＶＤＤ側の外側の電圧である。つまり、電圧ＶＮＷＳは、電源電圧ＶＤＤより高い電圧である。ノード３２（第３ノード）は、バックバイアス電圧ＶＮＷを出力する。ノード３４（第４ノード）には、制御電圧ＶＮＷＣ（第４電圧）が供給される。抵抗Ｒ１およびＲ２は、ノード３１とノード３２との間に直列に接続されている。ＦＥＴ３７は、ノード３１にソースが接続され、抵抗Ｒと抵抗Ｒ２との間のノード３５にゲートが接続され、ノード３３にドレインが接続され、ノード３４にバックゲートが接続されている。抵抗Ｒ３は、ＦＥＴ３７のドレインとノード３３との間に直列に接続されている。ＦＥＴ３８は、ノード３３にソースが接続され、ＦＥＴ３７のドレインと抵抗Ｒ３との間のノード３６にゲートが接続され、ノード３２にドレインが接続されている。ＦＥＴ３７および３８は、ｎ型チャネルＦＥＴである。
【００１７】
ＦＥＴ３８および抵抗Ｒ３は、抵抗Ｒ１およびＲ２に電流Ｉを供給する電流源である。電流Ｉは、電源電圧ＶＤＤおよびＶＳＳによらずほぼ一定である。抵抗Ｒ１の両端の電位差Ｉ×Ｒ１（抵抗Ｒ１の抵抗値）となる。この電位差は、ＦＥＴ３７のゲートソース電圧Ｖｇｓでもある。よって、Ｖｇｓ＝Ｉ×Ｒ１である。ノード３１と３２との電位差ＶＮＷ−ＶＤＤ＝Ｉ×（Ｒ１＋Ｒ２（抵抗Ｒ２の抵抗値））である。これにより、ＶＮＷ−ＶＤＤ＝Ｖｇｓ×（１＋Ｒ１／Ｒ２）となる。このように、ＶＮＷ−ＶＤＤはＶｇｓの定数倍となる。Ｖｇｓはほぼ一定である。よって、ＶＮＷ−ＶＤＤは、ＶＤＤおよびＶＮＷＳによらずほぼ一定となる。また、ＶＮＷ−ＶＤＤは、Ｒ１／Ｒ２を変えることにより、設定可能である。制御電圧ＶＮＷＣを変えることにより、Ｖｇｓを変えることができる。よって、制御電圧ＶＮＷＣによりＶＮＷ−ＶＤＤを設定可能である。
【００１８】
さらに、ＦＥＴ３７のバックバイアス電圧は、ＶＤＤ−ＶＮＷＣである。ここで、電源電圧ＶＤＤが電圧降下し、ＶＤＤ−αとなった場合、ＦＥＴ３７のバックバイアス電圧は、ＶＤＤ−α−ＶＮＷＣとなる。よって、電源電圧ＶＤＤの電圧降下α分バックバイアス電圧が小さくなる。これにより、Ｖｇｓが小さくなりＶＮＷ−ＶＤＤが小さくなる。よって、インバータ回路２０のｐチャネルＦＥＴ２２のバックバイアス電圧ＶＮＷが小さくなる。これにより、ＦＥＴ２２の電流が大きくなり、電源電圧ＶＤＤの電圧降下によるＦＥＴ２２の電流低下を補償できる。よって、電源電圧ＶＤＤの電圧降下に起因した遅延を補償できる。以上のように、第２回路３０ａにより、電源電圧ＶＤＤおよびバックバイアス電圧ＶＮＷの電圧降下の影響を抑制できる。なお、ＶＤＤ、ＶＮＷＳ、ＶＮＷＣおよびＶＮＷＳとしては、例えばそれぞれ０．７Ｖ、１．５Ｖ、０．３Ｖおよび１．１Ｖとすることができる。
【００１９】
図３（ｂ）を参照し、第２回路３０ｂにおいては、ノード４１（第１ノード）には、電源電圧ＶＳＳ（第１電圧）が供給される。ノード４３（第２ノード）には、電圧ＶＰＷＳ（第３電圧）が供給される。電圧ＶＰＷＳは、電源電圧ＶＳＳより低い電圧である。ノード４２（第３ノード）は、バックバイアス電圧ＶＰＷを出力する。ノード４４（第４ノード）には、制御電圧ＶＰＷＣ（第４電圧）が供給される。ＦＥＴ３７および３８は、Ｐ型チャネルＦＥＴである。その他の構成は、第２回路３０ａと同じであり説明を省略する。
【００２０】
第２回路３０ｂにおいては、ＶＰＷ−ＶＳＳをＶＳＳおよびＶＰＷＳによらずほぼ一定にできる。また、ＶＰＷ−ＶＳＳは、Ｒ１／Ｒ２を変えることにより、設定可能である。また、制御電圧ＶＰＷＣによりＶＰＷ−ＶＳＳを設定可能である。さらに、電源電圧ＶＳＳの電圧降下におよるＦＥＴ２１の電流低下を補償できる。よって、第２回路３０ｂにより、電源電圧ＶＳＳおよびバックバイアス電圧ＶＰＷの電圧降下の影響を抑制できる。なお、ＶＳＳ、ＶＰＷＳ、ＶＰＷＣおよびＶＰＷＳとしては、例えばそれぞれ０．０Ｖ、−０．８Ｖ、０．４Ｖおよび−０．４Ｖとすることができる。
【００２１】
図４は、実施例１の回路の一部を示す回路図である。図４を参照し、第１回路１４内には、インバータ回路２０、ＮＡＮＤ回路２０ａおよびＮＯＲ回路２０ｂ等の論理回路が設けられている。第１回路１４内のｎ型チャネルＦＥＴ２１のバックバイアス電圧には、第２回路３０ｂが生成したバックバイアス電圧ＶＰＷが印加される。第１回路１４内のｐ型チャネルＦＥＴ２２のバックバイアス電圧には、第２回路３０ａが生成したバックバイアス電圧ＶＮＷが印加される。複数の第１回路１４それぞれに、それぞれの第２回路３０ａおよび３０ｂからバックバイアス電圧ＶＰＷおよびＶＮＷが供給される。
【００２２】
図５は、第２回路のレイアウトを示す図である。図５を参照し、半導体基板内にＮウエル４５およびＰウエル４６が形成されている。第２回路３０ａのＦＥＴ３７および３８はＰウエル４６に、第２回路３０ｂのＦＥＴ３７および３８はＮウエル４５に形成されている。各抵抗Ｒ１からＲ３並びにＦＥＴ３７および３８のゲートはポリシリコン４７を含む。第２回路３０ａにおいて、ＦＥＴ３７のソースＳは、配線４８およびコンタクト４９を介し、電源ＶＤＤが供給される電源配線（ノード３１）に接続されている。また、ソースＳは、抵抗Ｒ１の一端に接続されている。ＦＥＴ３７のゲートＧは、配線４８およびコンタクト４９を介し抵抗Ｒ１の他端と抵抗Ｒ２の一端に接続されている。ＦＥＴ３７のドレインＤは、ＦＥＴ３８のゲートＧに配線４８およびコンタクト４９を介し接続されている。ＦＥＴ３７が形成されたＰウエル４６は、コンタクト４９を介し制御電圧を供給する配線（ノード３４）に接続される。
【００２３】
抵抗Ｒ２の他端は、配線４８とコンタクト４９を介しバックバイアス電圧ＶＮＷを出力する出力配線（ノード３２）とＦＥＴ３８のソースＳに接続される。ＦＥＴ３８のゲートＧは、配線４８およびコンタクト４９を介し抵抗Ｒ３の一端に接続される。ＦＥＴ３８のドレインＤは、配線４８およびコンタクト４９を介し抵抗Ｒ３の他端と電圧ＶＮＷＳが供給される配線（電源ノード３３）に接続される。ＦＥＴ３８が形成されたＰウエル４６は、コンタクト４９を介し配線（ノード３２）に接続される。
【００２４】
抵抗Ｒ１およびＲ２の一部上に配線４８の一部が形成されている。抵抗Ｒ１およびＲ２の一部と配線４８の一部とは同じ方向に延伸している。これにより、抵抗Ｒ１およびＲ２と配線４８とを接続するコンタクト４９の位置を設定することにより、抵抗比Ｒ２／Ｒ１を任意に設定できる。
【００２５】
第２回路３０ｂにおいては、ＦＥＴ３７および３８がＮウエル４５に形成されている。その他の構成は、第２回路３０ａと同様であり説明を省略する。
【００２６】
図６（ａ）および図６（ｂ）は、第２回路のシミュレーション結果を示す図である。シミュレーションにおいて、ＦＥＴ３７および３８のゲート長を６０ｎｍ、ゲート幅を５μｍ、抵抗Ｒ３の抵抗値を１０ｋΩとした。また、電圧ＶＮＷＳおよびＶＰＷＳをそれぞれ１．５Ｖおよび−０．７Ｖ、制御電圧ＶＮＷＣおよびＶＰＷＣをそれぞれ０．４Ｖおよび０．３Ｖとした。室温（約２５℃）において、抵抗比Ｒ２／Ｒ１を変化させた。
【００２７】
図６（ａ）は、時間に対するバックバイアス電圧ＶＮＷを示す図である。図６（ａ）を参照し、第２回路３０ａにおいて、電源電圧ＶＤＤを時間とともに０．７Ｖから０．５Ｖの間で変化させた。抵抗比Ｒ２／Ｒ１を１、０．５および０．１とした。電源電圧ＶＤＤが変化してもＶＤＤ−ＶＮＷはほぼ一定である。また、ＶＤＤ−ＶＮＷは、抵抗比Ｒ２／Ｒ１によって設定することができる。
【００２８】
図６（ｂ）は、時間に対するバックバイアス電圧ＶＰＷを示す図である。図６（ｂ）を参照し、第２回路３０ｂにおいて、電源電圧ＶＳＳを時間とともに０Ｖから０．２Ｖの間で変化させた。抵抗比Ｒ２／Ｒ１を１、０．５および０．１とした。電源電圧ＶＳＳが変化してもＶＳＳ−ＶＰＷはほぼ一定である。ＶＳＳ−ＶＰＷは、抵抗比Ｒ２／Ｒ１によって設定することができる。
【００２９】
図７（ａ）および図７（ｂ）は、第２回路のシミュレーション結果を示す図である。シミュレーションは、ＦＥＴ３７および３８のゲート長を６０ｎｍ、ゲート幅を５μｍ、抵抗Ｒ３の抵抗値を１０ｋΩ、電圧ＶＮＷＳおよびＶＰＷＳをそれぞれ１．５Ｖ、−０．７Ｖ、抵抗比Ｒ２／Ｒ１を０．１とした。室温において、制御電圧ＶＮＷＣおよびＶＰＷＣを変化させた。
【００３０】
図７（ａ）は、時間に対するバックバイアス電圧ＶＮＷを示す図である。図７（ａ）を参照し、第２回路３０ａにおいて、電源電圧ＶＤＤを時間とともに０．７Ｖから０．５Ｖの間で変化させた。制御電圧ＶＮＷＣを０．１Ｖ、０．３Ｖ、０．５Ｖおよび０．７Ｖとした。電源電圧ＶＤＤが変化してもＶＤＤ−ＶＮＷはほぼ一定である。ＶＤＤ−ＶＮＷは、制御電圧ＶＮＷＣによって設定することができる。
【００３１】
図７（ｂ）は、時間に対するバックバイアス電圧ＶＰＷを示す図である。図７（ｂ）を参照し、第２回路３０ｂにおいて、電源電圧ＶＳＳを時間とともに０．０Ｖから０．２Ｖの間で変化させた。制御電圧ＶＰＷＣを０Ｖ、０．２Ｖ、０．４Ｖおよび０．６Ｖとした。電源電圧ＶＤＤが変化してもＶＳＳ−ＶＰＷはほぼ一定である。ＶＳＳ−ＶＰＷは、制御電圧ＶＰＷＣによって設定することができる。
【００３２】
実施例１によれば、第２回路３０が、複数の第１回路１４ごとに設けられている。第２回路３０は、電源電圧ＶＤＤおよび／またはＶＳＳの変化に対応し変化し第２回路３０が含むＦＥＴに印加するバックバイアス電圧ＶＮＷおよびＶＰＷを生成する。これにより、第１回路１４に供給されるバックバイアス電圧ＶＤＤ−ＶＮＷおよび／またはＶＳＳ−ＶＰＷを、電源電圧ＶＤＤ、ＶＳＳおよび／または電圧ＶＮＷ、ＶＰＷの変動によらず一定にできる。このように、複数の第１回路１４ごとに印加されるバックバイアス電圧を制御する回路を簡素化できる。
【００３３】
また、抵抗比Ｒ２／Ｒ１を、複数の第１回路１４の少なくとも２つの間で異ならせる。これにより、複数の第１回路１４ごとにバックバイアス電圧を異ならせることができる。これにより、ＦＥＴの電流を大きくして遅延時間を小さくしたい第１回路１４と遅延時間は大きいがＦＥＴの電流を小さくしたい第１回路１４とを抵抗比Ｒ２／Ｒ１を変えることにより実現できる。
【００３４】
さらに、制御電圧ＶＮＷＣおよびＶＰＷＣを複数の第１回路１４の少なくとも２つの間で異ならせる。これにより、複数の第１回路１４ごとにバックバイアス電圧を異ならせることができる。これにより、ＦＥＴの電流を大きくして遅延時間を小さくしたい第１回路１４と遅延時間は大きいがＦＥＴの電流を小さくしたい第１回路１４とを抵抗比Ｒ２／Ｒ１を変えることにより実現できる。
【実施例２】
【００３５】
図８は、実施例２に係る半導体装置のブロック図である。図８を参照し、半導体チップ１０に第１回路としてロジック回路５４とＳＲＡＭ（Static Random Access Memory）５６が設けられている。また、半導体チップ１０にチャージポンプ５０、ＶＰＷＣ生成回路５２、ＶＮＷＣ生成回路５３、記憶回路５５、第２回路３０ａおよび３０ｂが設けられている。チャージポンプ５０は、電圧ＶＰＷＳおよびＶＮＷＳを生成する。ＶＰＷＣ生成回路５２およびＶＮＷＣ生成回路５３は、電圧ＶＰＷＳおよびＶＮＷＳから制御電圧ＶＰＷＣおよびＶＮＷＣを生成する。２つの第２回路３０ａは、それぞれバックバイアス電圧ＶＮＷ１とＶＮＷ２を生成する。２つの第２回路３０ｂは、それぞれバックバイアス電圧ＶＰＷ１とＶＰＷ２を生成する。バックバイアス電圧ＶＮＷ１とＶＰＷ１はロジック回路５４に供給される。バックバイアス電圧ＶＮＷ２とＶＰＷ２はＳＲＡＭ５６に供給される。
【００３６】
２つの第２回路３０ａの抵抗比Ｒ２／Ｒ１を異ならせることにより、バックバイアス電圧ＶＮＷ１とＶＮＷ２を異ならせることができる。また、２つの第２回路３０ｂは記憶回路５５には制御電圧に対応する情報ＩＮＢ１、ＩＮＢ２、ＩＰＢ１およびＩＰＢ２が記憶されている。ＶＰＷＣ生成回路５２は、情報ＩＰＢ１およびＩＰＢ２に基づき制御電圧ＶＰＷＣを生成する。ＶＮＷＣ生成回路５３は、情報ＩＮＢ１およびＩＮＢ２に基づき制御電圧ＶＮＷＣを生成する。記憶回路５５は、例えば不揮発性メモリである。
【００３７】
図９は、ＶＮＷＣ生成回路５３の回路図である。図９を参照し、電圧ＶＮＷＳが供給されるノード６３と電源電圧ＶＳＳが供給されるノード６１との間に、Ｐ型チャネルＦＥＴ２２ａと２つのＮ型チャネルＦＥＴ２１ａが直列に接続されている。また、Ｐ型チャネルＦＥＴ２２ｂと３つのＮ型チャネルＦＥＴ２１ｂが直列に接続されている。制御電圧ＶＮＷＣが出力されるノード６２には、２つのＦＥＴ２１ａ間のノードと、３つのＦＥＴ２１ｂを２：１に分割するノードと、が接続されている。これにより、ＦＥＴ２１ａと２１ｂとでは、分割される電圧が異なる。ＦＥＴ２２ａおよび２２ｂのゲートには、それぞれＩＮＢ１およびＩＮＢ２が入力する。ＦＥＴ２１ａと２１ｂとで、直列に接続された数が異なる。このため、情報ＩＮＢ１およびＩＮＢ２に基づき制御電圧ＶＮＷＣを設定することができる。ＶＰＷＣ生成回路５２として同様な回路を用いることができる。これにより、ＶＰＷＣ生成回路５２は、情報ＩＰＢ１およびＩＰＢ２に基づき制御電圧ＶＰＷＣを設定することができる。
【００３８】
ロジック回路５４においてはＦＥＴの電流を大きくし遅延時間を小さくする。一方ＳＲＡＭ５６においてはＦＥＴの電流を小さくし消費電流を小さくする。このため、ロジック回路５４内のＦＥＴとＳＲＡＭ５６内のＦＥＴとでバックバイアス電圧を異ならせる。第２回路３０ａおよび３０ｂを設けない場合、バックバイアス電圧として、ＶＮＷ１、ＶＮＷ２、ＶＰＷ１およびＶＰＷ２の４つの電圧を供給するためには、４つのチャージポンプ５０を用いることになる。チャージポンプ５０は面積が大きいためチップサイズが大きくなる。実施例２によれば、２つの第２回路３０ａ間で抵抗比Ｒ２／Ｒ１を異ならせることにより、異なるバックバイアス電圧ＶＮＷ１およびＶＮＷ２を供給することができる。また、２つの第２回路３０ｂ間で抵抗比Ｒ２／Ｒ１を異ならせることにより、異なるバックバイアス電圧ＶＰＷ１およびＶＰＷ２を供給することができる。これにより、２つのチャージポンプ５０を用い、ＶＮＷ１、ＶＮＷ２、ＶＰＷ１およびＶＰＷ２の４つの電圧を供給することができる。このように、実施例２は、チャージポンプ５０を減らし、チップサイズを縮小することができる。
【００３９】
さらに、記憶回路５５に制御電圧に対応する情報ＩＮＢ１、ＩＮＢ２、ＩＰＢ１およびＩＰＢ２を記憶させる。これにより、半導体チップ１０ごとに、制御電圧ＶＮＷＣおよびＶＰＷＣを設定することもできる。例えば、製造ばらつきに応じ、半導体チップ１０ごとに制御電圧ＶＮＷＣおよびＶＰＷＣを設定できる。
【００４０】
チャージポンプ５０が電圧を生成する場合、電圧が時間によって変動する。よって、バックバイアス電圧ＶＮＷおよびＶＰＷをチャーアジポンプで生成すると、バックバイアス電圧ＶＮＷおよびＶＰＷが時間とともに変動する。このようなバックバイアス電圧ＶＮＷおよびＶＰＷをＰＬＬ（Phase Locked Loop）回路に用いるとジッタ特性が劣化する。このため、ＰＬＬ回路を含むアナログ回路にはバックバイアス電圧ＶＮＷおよびＶＰＷの供給ができない。このため、アナログ回路の消費電力が大きくなる。 
【００４１】
実施例２によれば、チャージポンプ５０がＶＮＷＳおよびＶＰＷＳを生成する。第２回路３０ａおよび３０ｂがＶＮＷＳおよびＶＰＷＳからＶＮＷおよびＶＰＷを生成する。これにより、ＶＮＷＳの変動が大きい場合であってもＶＮＷの変動を小さくできる。
【００４２】
図１０は、時間に対するＶＮＷＳおよびＶＮＷをシミュレーションした結果を示す図である。図１０を参照し、チャージポンプ５０により電圧ＶＮＷＳを生成するため、電圧ＶＮＷＳに約０．１Ｖのリップルがあるとする。電圧ＶＮＷのリップルは約０．０１Ｖに改善する。このように、電圧ＶＮＷおよびＶＰＷのリップルを抑制できる。
【００４３】
図１１は、実施例２の半導体装置の別の例を示す模式図である。図１１を参照し、半導体チップ１０に第１回路１４としてロジック回路５４、ＳＲＡＭ５６およびアナログ回路５８が設けられている。アナログ回路５８はＰＬＬ回路５９を含む。このように、第１回路１４のうち少なくとも１つはＰＬＬ回路５９を含むことができる。これにより、ＰＬＬ回路５９を含む第１回路にバックバイアス電圧ＶＮＷおよびＶＰＷを供給できる。このため、ＰＬＬ回路５９を含む第１回路の消費電力を削減できる。
【実施例３】
【００４４】
図１２は、実施例３の半導体装置の模式図である。図１２を参照し、複数のブロック１２は、半導体チップ１０の周辺に比べ中心の面積が小さい。電源電圧等の電圧降下は、半導体チップ１０の中央部で大きくなる。よって、電源電圧の電圧降下の小さいチップ周辺においては、バックバイアス電圧を大きく制御しなくともよい。一方、電源電圧の電圧降下の大きいチップ中心においては、バックバイアス電圧を大きく制御する。このため、チップ中心のブロック１２を小さく設定することが好ましい。このように、ブロック１２の設定は、回路の種類および／または回路の位置に応じ任意設定可能である。
【００４５】
実施例１から３においては、第２回路３０ａおよび３０ｂを設けた例を説明したが、第２回路３０ａおよび３０ｂのいずれか一方が設けられていてもよい。
【００４６】
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４７】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）ソースに第１電圧および第２電圧の少なくとも一方が供給される第１ＦＥＴを含む複数の第１回路と、前記複数の第１回路にそれぞれ対応し設けられ、前記第１電圧および前記第２電圧の少なくとも一方の変化に対応し変化し前記第１ＦＥＴに印加されるバックバイアス電圧を生成する複数の第２回路と、を具備することを特徴とする電子回路。
（付記２）前記複数の第２回路は、それぞれ、前記第１電圧および前記第２電圧のいずれか一方の電圧が供給される第１ノードと、前記第１電圧より低い、あるいは前記第２電圧の間より高い第３電圧が供給される第２ノードと、前記バックバイアス電圧を出力する第３ノードと、第４電圧が供給される第４ノードと、前記第１ノードと前記第２ノードとの間に直列に接続された第１抵抗および第２抵抗と、前記第１ノードにソースが接続され、前記第１抵抗と前記第２抵抗との間のノードにゲートが接続され、前記第２ノードにドレインが接続され、前記第４ノードにバックゲートが接続された第２ＦＥＴと、前記第２ノードと前記第３ノードとの間に接続され、前記第１抵抗および前記第２抵抗に電流を供給する電流源と、を含むことを特徴とする付記１記載の電子回路。
（付記３）前記電流源は、前記２ＦＥＴのドレインと前記第２ノードとの間に直列に接続された第３抵抗と、前記第３ノードにソースが接続され、前記第１ＦＥＴのドレインと前記第３抵抗との間のノードにゲートが接続され、前記第２ノードにドレインが接続された第３ＦＥＴと、を有することを特徴とする付記２記載の電子回路。
（付記４）前記第１抵抗と前記第２抵抗との抵抗値の比は、前記複数の第２回路の少なくとも２つの間で異なることを特徴とする付記２または３記載の電子回路。
（付記５）前記第４電圧は、前記複数の第２回路の少なくとも２つの間で異なることを特徴とする請求項２から４のいずれか一項記載の電子回路。
（付記６）前記第３電圧を生成するチャージポンプを具備する付記２から５のいずれか一項記載の電子回路。
（付記７）前記第４電圧に対応する情報を記憶する記憶回路と、前記情報に基づいて前記第４電圧を生成する生成回路と、を具備することを特徴とする付記２から６のいずれか一項記載の電子回路。
（付記８）前記複数の第１回路のうち少なくとも１つはＰＬＬ回路を含むことを特徴とする付記７記載の電子回路。
（付記９）請求項１から８のいずれか一項記載の電子回路が設けられた半導体チップを具備し、前記複数の第１回路は、前記半導体チップが分割された複数のブロックにそれぞれ設けられていることを特徴とする半導体装置。
（付記１０）前記複数のブロックは、前記半導体チップの周辺に比べ中心の面積が小さいことを特徴とする請求項９記載の半導体装置。
【符号の説明】
【００４８】
１０        半導体チップ
１２        ブロック
１４        第１回路
２０        インバータ回路
２１、２２、３７、３８  ＦＥＴ
３０        第２回路
３１〜３４、４１〜４４  ノード
５０        チャージポンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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