(57)【要約】      （修正有）【課題】半導体素子の接合温度以上でも安定動作可能で、かつ熱抵抗の低減が容易な半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体素子２０と、実装部材５０と、接合金属層と、を有する。前記半導体素子は、裏面に裏面金属層を有する。前記実装部材は、前記半導体素子の平面サイズよりも大きい平面サイズを有する凹部が設けられた配線層２６を有する。前記接合金属層は、前記半導体素子の前記裏面金属層と前記凹部の少なくとも底面とを接合する。前記接合金属層は、Ｃｕ、Ａｕ、Ａｇ、ＰｄおよびＰｔからなる第１の群から選択された少なくとも１つの金属と、Ｓｎ、ＺｎおよびＩｎからなる第２の群から選択された少なくとも１つの金属と、からなる固溶体を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
裏面に裏面金属層を有する半導体素子と、
前記半導体素子の平面サイズよりも大きい平面サイズを有する凹部が設けられた配線層を有する実装部材と、
前記半導体素子の前記裏面金属層と前記凹部の少なくとも底面とを接合する接合金属層であって、Ｃｕ、Ａｕ、Ａｇ、ＰｄおよびＰｔからなる第１の群から選択された少なくとも１つの金属と、Ｓｎ、ＺｎおよびＩｎからなる第２の群から選択された少なくとも１つの金属と、からなる固溶体を含む接合金属層と、
を備えた半導体装置。
【請求項２】
前記接合金属層は、前記第１の群から選択された前記少なくとも１つの金属と前記第２の群から選択された前記少なくとも１つの金属とからなり、層状に延在する金属間化合物をさらに含む請求項１記載の半導体装置。
【請求項３】
前記実装部材は、絶縁材および金属材のいずれかからなる基板を有し、
前記配線層は、前記基板の第１の面に設けられた請求項１または２に記載の半導体装置。
【請求項４】
前記配線層は、前記第１の群から選択された少なくとも１つの金属を含む請求項３記載の半導体装置。
【請求項５】
前記接合金属層は、前記凹部の側面のうちの少なくとも一部を覆う請求項１〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記凹部の深さは、前記半導体素子の厚さよりも小さい請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
半導体素子の裏面に設けられた裏面金属層の表面に、Ｃｕ、Ａｕ、Ａｇ、ＰｄおよびＰｔからなる第１の群から選択された少なくとも１つの金属を含む第１金属層を形成する工程と、
実装部材の配線層の表面に設けられ前記半導体素子の平面サイズよりも大きい平面サイズを有する凹部の内部にＳｎ、ＺｎおよびＩｎからなる第２の群から選択された少なくとも１つの金属を含む第２金属層を形成する工程と、
前記第１金属層と前記配線層の前記凹部の前記内部とを重ね合わせ、前記第２金属層の融点以上に加熱しかつ加圧した状態を保持することにより接合金属層を形成し前記半導体素子と前記配線層とを接合する工程と、
を備えた半導体装置の製造方法。
【請求項８】
前記第２金属層の表面に前記第１の群から選択された少なくとも１つの金属を含む第３金属層を形成し、前記第３金属層の表面に前記第２の群から選択された少なくとも１つの金属を含む第４金属層を形成する工程をさらに備え、
前記接合する工程は、前記第１金属層と前記第４金属層とを重ね合わせる請求項７記載の半導体装置の製造方法。    
【請求項９】
半導体素子の裏面に設けられた裏面金属層の表面に、Ｃｕ、Ａｕ、Ａｇ、ＰｄおよびＰｔからなる第１の群から選択された少なくとも１つの金属を含む第１金属層を形成し、前記第１金属層の表面にＳｎ、ＺｎおよびＩｎからなる第２の群から選択された少なくとも１つの金属を含む第２金属層を形成する工程と、
実装部材の配線層の表面に設けられ前記半導体素子の平面サイズよりも大きい平面サイズを有する凹部の内部と前記第２金属層とを重ね合わせ、前記第２金属層の融点以上に加熱しかつ加圧した状態を保持することにより接合金属層を形成し前記半導体素子と前記配線層とを接合する工程と、
を備えた半導体装置の製造方法。      
【請求項１０】
前記接合金属層の融点は、等温凝固により前記第２金属層の前記融点よりも高くされる請求項７〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
電源回路、車載電子機器、携帯電話基地局などにおいて、高温動作が可能な半導体装置に対する要求がますます増えつつある。  
【０００３】
半導体素子を実装部材に接合する場合、Ｓｎ−Ａｇ系半田材、Ｓｎ−Ａｇ−Ｃｕ系半田材、ＡｕＳｎなどの共晶半田材などの鉛フリー半田材が用いられるようになってきた。
【０００４】
これらの半田材を用いる場合、動作温度が半田材の融点以上となると、半導体素子のチップが剥がれたりずれたりすることがある。また、半田材が厚いと熱抵抗が上昇し動作温度が上昇する。このため、半導体素子の信頼性が低下する場合がある。
【０００５】
他方、電子機器の小型化に伴って、半導体素子の動作温度がますます上昇する傾向にある。たとえば、ＡｕＳｎ共晶半田の融点は２８０℃近傍である。高出力半導体装置を高温動作する場合、半導体素子内の最高温度は、融点を越えることもある。すなわち、ＡｕＳｎ共晶半田では、高出力半導体装置の実装に十分とは言えない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２８３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体素子の接合温度以上でも安定動作可能で、かつ熱抵抗の低減が容易な半導体装置およびその製造方法を提供する。  
【課題を解決するための手段】
【０００８】
実施形態の半導体装置は、半導体素子と、実装部材と、接合金属層と、を有する。前記半導体素子は、裏面に裏面金属層を有する。前記実装部材は、前記半導体素子の平面サイズよりも大きい平面サイズを有する凹部が設けられた配線層を有する。前記接合金属層は、前記半導体素子の前記裏面金属層と前記凹部の少なくとも底面とを接合する。前記接合金属層は、Ｃｕ、Ａｕ、Ａｇ、ＰｄおよびＰｔからなる第１の群から選択された少なくとも１つの金属と、Ｓｎ、ＺｎおよびＩｎからなる第２の群から選択された少なくとも１つの金属と、からなる固溶体を含む。
【図面の簡単な説明】
【０００９】
【図１】図１（ａ）は第１の実施形態にかかる半導体装置の模式平面図、図１（ｂ）はＡ−Ａ線の沿った模式断面図、である。
【図２】図２（ａ）は半導体素子チップの模式断面図、図２（ｂ）は配線部の凹部の模式断面図、図２（ｃ）はチップを接合した半導体装置の模式断面図、である。
【図３】Ｃｕ−Ｓｎ二元系平衡状態図を表す。
【図４】図４（ａ）は接合層の断面の電子顕微鏡写真図、図４（ｂ）は深さ方向に沿った原子濃度グラフ図、である。
【図５】図５（ａ）は製造方法の第１変形例の半導体素子の模式断面図、図５（ｂ）はその配線層の模式断面図、図５（ｃ）は接合後の模式断面図、である。
【図６】図６（ａ）は製造方法の第２変形例の半導体素子の模式断面図、図６（ｂ）はその配線層の模式断面図、図６（ｃ）は接合後の模式断面図、である。
【図７】図７（ａ）は第２の実施形態にかかる半導体装置の模式平面図、図７（ｂ）はＡ−Ａ線に沿った模式断面図、図７（ｃ）は基板に設けられた凹部の模式断面図、である。
【図８】Ｃｕ−Ｚｎの二元系平衡状態図である。
【発明を実施するための形態】
【００１０】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は第１の実施形態にかかる半導体装置の模式平面図、図１（ｂ）はＡ−Ａ線の沿った模式断面図、である。
半導体素子２０は、ＳｉやＳｉＣなどからなるパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、サイリスタ、化合物半導体などからなる高周波トランジスタなどとすることができる。図１において、半導体素子２０はＳｉパワーＭＯＳＦＥＴであるものとする。
【００１１】
ＭＯＳＦＥＴである半導体素子２０のチップが、実装部材５０の配線層２６に接合され、リード（ソース）３５、リード（ゲート）３６、リード（ドレイン）３７などと電気的に接続されている。ＭＯＳＦＥＴは、チップの裏面側がドレイン領域である縦型構造であるものとする。また、パワーＭＯＳＦＥＴは、ソース領域、ゲート領域、ドレイン領域を含む基本セルが、たとえば数千個以上並列接続される。このため、チップの上面にはボンディングパッド２０ｃ、２０ｄなどが設けられ、多数の基本セルのゲート領域やソース領域とそれぞれ接続される。配線層２６は、ＳｉＮ（窒化シリコン）やＡｌＮ（窒化アルミニウム）などの絶縁材料からなる基板３０上に設けられているものとする。なお、基板３０は、金属材料でもよい。
【００１２】
第１の実施形態において、基板３０の第１の面３０ａに配線層２６、２７、２８が設けられる。配線層２６の表面には、半導体素子２０の平面サイズよりも大きい平面サイズを有する凹部が設けられる。半導体素子２０は、裏面に裏面金属層を有する。接合金属層４０は、半導体素子２０の裏面金属層と、配線層２６の凹部の少なくとも底面と、を接合する。
【００１３】
接合金属層４０は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）および白金（Ｐｔ）からなる第１の群から選択された少なくとも１つの金属または第１の群から選択された２つ以上の金属からなる合金を含む第１金属層と、錫（Ｓｎ）、亜鉛（Ｚｎ）およびインジウム（Ｉｎ）からなる第２の群から選択された少なくとも１つの金属または第２の群から選択された２つ以上の金属からなる合金を含む第２金属層と、からなる固溶体を含む。接合金属層４０の融点は、第２金属層の融点よりも高く、第１金属層の融点よりも低い。配線層２６の上には、リード３７が設けられ、配線層２６を介して半導体素子２０の裏面２０ａの側のドレインと接続される。
【００１４】
また、基板３０の上には、配線層２７、２８が設けられる。配線層２７の上にはリード３５が設けられる。配線層２７とチップ上面のソースボンディングパッド２０ｄとは、リボン８６やワイヤなどで接続される。また、配線層２８の上にはリード３６が設けられる。配線層２８とチップ上面のゲートボンディングパッド２０ｃとは、ボンディングワイヤ８５などで接続される。なお、基板３０の裏面には、金属層２９を設けてもよい。
【００１５】
図２（ａ）は半導体素子チップの模式断面図、図２（ｂ）は配線部の凹部の模式断面図、図２（ｃ）は半導体素子を接合した半導体装置の模式断面図、である。
図２（ａ）〜（ｃ）により、半導体素子２０と配線層２６との接合プロセスを説明する。図２（ａ）に表すように、半導体素子２０の半導体積層体の裏面２０ａに設けられた裏面金属層２０ｂの上に、Ｃｕ、Ａｕ、Ａｇ、ＰｄおよびＰｔからなる第１の群から選択された少なくとも１つ、または第１の群から選択された２つ以上の金属からなる合金を含む第１金属層２２を形成する。なお、裏面金属層２０は、たとえば、ニッケル（Ｎｉ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）のうちいずれかとすることができる。
【００１６】
他方、配線層２６の表面に設けられ、半導体素子２６の平面サイズよりも大きい平面サイズの凹部２６ａを形成する。凹部２６ａは、エッチング法やレーザー加工法などを用いて形成できる。
【００１７】
凹部２６ａ内に、Ｓｎ、ＺｎおよびＩｎからなる第２の群から選択された少なくとも１つ、または第２の群から選択された２つ以上の金属からなる合金を含む第２金属層２４を形成する。第２金属層２４は、最初に融ける溶融層である。平面サイズは、たとえば、半導体素子２０の断面の幅Ｌ１や凹部２６ａの断面の幅Ｌ２などで表すことができる。その幅の差（Ｌ２−Ｌ１）は、たとえば、１０〜８０μｍの範囲とすることができる。
【００１８】
配線層２６の凹部２６ａに設けられた第２金属層２４と半導体素子２０の裏面金属層２０ｂに設けられた第１金属層２２とを重ね合わせ、第１金属層２２の融点以上（たとえば３００℃など）に加熱しつつ加圧し、半導体素子２０の裏面金属層２０ｂと配線層２６の凹部２６ａとを接合する。圧力は、０．０１〜１．０ＭＰａなどとする。また、保持時間は、５〜３０分などとすることができる。
【００１９】
配線層２６の凹部２６ａ内に半導体素子２０を接合することにより、半導体素子２０の接合における位置精度を高めることができる。たとえば、接合金属層４０の厚さをＴ３とする場合、凹部２６ａの幅Ｌ２は、式（１）で表すことができる。
【００２０】
Ｌ２＝Ｌ１＋２×Ｔ３      式（１）
【００２１】
半導体素子２０の平面サイズが１ｍｍ×１ｍｍであり、接合金属層４０の厚さＴ３が１０μｍであると、式（１）から幅Ｌ２が１．０２ｍｍなどとなる。
【００２２】
このようにすると、位置合わせが容易であるので、接合プロセスの量産性を高めることができる。
【００２３】
凹部２６ａの深さＴ２を、半導体素子２０の厚さＴ１よりも小さくすると、半導体素子２０の側面のうち下方の領域と、凹部２６ａの側面２６ｃのうち下方の領域とを接合金属層４０で接合できるので熱抵抗を低減することができる。たとえば、Ｔ１は１００μｍ、Ｔ２は２０μｍなどとすることができる。また、半導体素子２０の側面の一部が接合金属層４０で覆われるので、接合強度を高めることができる。
【００２４】
図３は、Ｃｕ−Ｓｎ二元系平衡状態図を表す。
第１の実施形態で、第１金属層２２はＣｕからなり、第２金属層２４はＳｎ（Ｔ１＝１０μｍ）からなるものとする。半導体素子２０および実装部材５０に、必要に応じて、不活性雰囲気中で所定の圧力を加えながら、Ｓｎの融点２３２℃以上の温度とする。たとえば、温度が略３００℃となる点Ｐ１において、Ｓｎ層のみを液相状態として、配線層２６の凹部２６ａと半導体素子２０の接合面とを濡らす。
【００２５】
所定時間保持して等温凝固させることにより、接合金属層４０を形成し半導体素子２０と配線層２６とを接合する。接合金属層４０は、第１金属層２２であるＣｕ層と、第２金属層２４であるＳｎ層と、を含む合金層を含む。もし、配線層２６の表面がＣｕを含んでいると、配線層２６内のＣｕも合金層に入り込む。このため、Ｃｕの重量百分率は増大し、耐熱温度を実装温度よりも高くできる。接合金属層４０の合金層は、第１金属層２２に含まれる金属と、第２金属層２４に含まれる金属と、が相互に拡散された固溶体を含むことができる。
【００２６】
また、接合金属層４０の合金層は、金属間化合物をさらに含むことができる。たとえば、点Ｐ３において形成されＣｕ３Ｓｎからなる金属間化合物層（ε）の融点は７００℃と高いので、半導体素子２０の接合ののち、実装温度よりも高い温度となっても接合金属層４０が溶融したり劣化することが抑制される。なお、点Ｐ１から点Ｐ３に移行する途中の点Ｐ２の近傍において、金属間化合物層（η）が形成され、その融点は略４００℃である。
【００２７】
また、第２金属層２４は、二元系または三元系の合金であってもよい。たとえば、Ｉｎ−Ｓｎ−Ｚｎ共晶合金（融点が略１０８℃）を用いると、さらに低温で接合ができる。
【００２８】
図４（ａ）は接合金属層の断面の電子顕微鏡写真図、図４（ｂ）は相対垂直方向位置に対する原子濃度依存性を表すグラフ図、である。
Ｃｕを含む配線層２６と、Ｃｕを含む第１金属層２２が設けられた半導体素子２０の側と、においてＣｕ３Ｓｎ層がそれぞれリッチとなり、その間の領域ではＣｕ６Ｓｎ５層がリッチとなるよう積層された接合金属層４０が形成される。
【００２９】
図４（ｂ）は、エネルギー分散型Ｘ線分析装置（ＥＤＸ：Energy  Dispersive  X-ray  spectroscopy）による原子濃度依存性である。縦軸は、原子濃度（重量％）、横軸は実装部材に対する垂直方向相対位置（μｍ）である。略８μｍの薄い接合金属層４０が形成されていることがわかる。このため、接合金属層４０の熱抵抗を低減できる。また、半導体素子２０の側面のうち下方領域からも配線層２６の凹部２６ａの側面方向に放熱できるので、熱抵抗はさらに低減できる。
【００３０】
他方、ＡｕＳｎの共晶半田の融点は略２８２℃である。半導体素子と実装部材の導電層と間に、ＡｕＳｎなどのプリフォーム材を用いて接合する場合、その厚さを、たとえば、５０μｍとすると熱抵抗の低減は困難である。これに対して第１の実施実施形態では、第１金属層２２と第２金属層２４の厚さとの和を８〜３０μｍとすることができ、熱抵抗の低減が容易である。
【００３１】
また、図４（ｂ）では、半導体素子２０の裏面金属層（Ｎｉ）２０ｂとＣｕ３Ｓｎとの間に、Ｓｎ層は殆ど存在しない。このように、ＳｎをＣｕ中にすべて拡散すると、Ｓｎ層が残らないので、低温での液相化を抑制できる。なお、実装部材５０の配線層２６（Ｃｕ）は、通常厚くしＣｕ層を残すことにより、接着強度を高く保つことができる。
【００３２】
図５（ａ）は第１の実施形態にかかる製造方法の第１変形例を説明する模式断面図、図５（ｂ）は配線層の模式断面図、図５（ｃ）は接合後の半導体装置の部分模式断面図、である。
図５（ａ）は、裏面２０ａに設けられた裏面金属層２０ｂと、第１金属層２２と、有する半導体素子２０を表す。
【００３３】
図５（ｂ）に表すように、凹部２６ａ内には、コンタクト層６０を設ける、コンタクト層６０は、たとえば、厚さが５μｍのＳｎなどからなる第２金属層２４と、厚さが５μｍのＣｕなどからなる第３金属層２５と、厚さが５μｍのＳｎなどからなる第４金属層６２と、の積層体とする。凹部２６ａの深さＴ２は、コンタクト層６０の厚さである２５μｍ以上、半導体素子２０の厚さＴ１の１００μｍ以下とし、たとえば、３０μｍなどとする。なお、第１金属層２２と第３金属層２５とを同一の金属とし、かつ第２金属層２４と第４金属層６２とを同一の金属とすると、複数の界面において相互拡散が進み、より迅速に等温凝固が進行する。
【００３４】
図６（ａ）は第１の実施形態にかかる製造方法の第２変形例を説明する模式断面図、図６（ｂ）は配線層の模式断面図、図６（ｃ）は接合後の半導体装置の部分模式断面図、である。
図６（ａ）に表すように、半導体発光素子２０の裏面金属層２０ｂに、たとえば、１０μｍのＣｕなどからなる第１金属層２２、厚さ１０μｍのＳｎなどからなる第２金属層６４、をこの順序で形成する。他方、凹部２６ａの底面２６ｂおよび側面２６ｃはＣｕからなるものとする。第２金属層６４を、凹部２６ａの内部に重ね合わせ、加圧しながら第２金属層６４が液相状態となるように加熱する。このとき、加圧によって第２金属層６４は押しつぶされて、半導体素子２０と凹部２６ａの側面２６ｃとの隙間を埋めるように濡れて広がる。この状態で等温凝固させることにより、半導体素子２０と配線層２６とは半導体素子２０の裏面２０ａの側の裏面金属層２０ｂのみならず、側面の一部とも接合される。
【００３５】
図７（ａ）は第２の実施形態にかかる半導体装置の模式平面図、図７（ｂ）はＡ−Ａ線に沿った模式断面図、図７（ｃ）は基板に設けられた凹部近傍を部分拡大した模式断面図、である。
実装部材５０内に半導体素子２０が収納されている。実装部材５０は、金属からなる基板３１と、枠部７６と、蓋部７８と、を有する。枠部７６は、基板３１の外周部３１ａに設けられた第１の絶縁材７２、その上に設けられた導電部７３、導電部７３の上に設けられた第２の絶縁材７４、導電部７３の上に設けられたリード７５、７９を有する。枠部７６と蓋部７８とを接合すると、内部の半導体素子２０およびボンディングワイヤ８２、８３、８４を不活性雰囲気内に気密封止し信頼性を高めることができる。
【００３６】
図７（ｃ）に表すように、基板３１の表面の内周部３１ｂには凹部３１ｃが設けられる。すなわち、第２の実施形態では、配線層は、基板３１の第１の面の内周部３１ｂにおいて、凹部３１ｃを含む領域とする。凹部３１ｃは、細長い溝状であってもよい。
【００３７】
たとえば、凹部３１ｃの底面と側面とをＣｕからなるものとし、第１の面の内周部３１ｂのうち、凹部３１ｃが設けられない領域の表面に、Ａｕ保護層８０などを設けることができる。
【００３８】
半導体素子２０は、窒化ガリウム（ＧａＮ）などからなるＨＥＭＴ（High  Electron  Mobility  Transistor)やＦＥＴであるものとする。この場合、ソースボンディングパッドと、実装部材のＡｕ保護層８０とをボンディングワイヤ８４で接続する。このように、チップの平面形状を細長くすると、ボンディングワイヤを短くでき接地インダクタンスを低減できる。このため、高い周波数特性とすることができる。
【００３９】
また、ＨＥＭＴは、半絶縁性基板の上に電子供給層を含む能動領域を設けるので、ソース電極、ゲート電極、およびドレイン電極は、チップの上面の側に設けることが多い。ゲート電極とリード７９とは、ボンディングワイヤ８２により接続される。また、ドレイン電極とリード７５とは、ボンディングワイヤ８３で接続される。従って、半導体素子２０の裏面金属層２０ｂは、電極として用いずに接合用として用いればよい。
【００４０】
図８は、Ｃｕ−Ｚｎの二元系平衡状態図である。  
第２金属層として、Ｚｎを用いてもよい。Ｚの融点は、略４１９．５℃であり、均一なα固溶体の範囲はＣｕ原子百分率が、３８％近くまで広がる。なお、Ｃｕ−Ｚｎ合金は柔らかいので接合しやすい。
【００４１】
第１および第２の実施形態にかかる半導体装置によれば、半導体素子の接合温度以上でも安定動作可能で、かつ熱抵抗の低減が容易な半導体装置が提供される。また、これらの半導体装置の製造方法およびその変形例によれば、半導体素子と実装部材との接合プロセスの量産性を高めることができる。    
【００４２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４３】
２０  半導体素子、２０ａ  半導体積層体の裏面、２０ｂ  裏面金属層、２２  第１金属層、２４  第２金属層、２５  第３金属層、２６  配線層、２６ａ  凹部、２６ｂ  底面、２６ｃ  側面、３０  基板、３０ａ  第１の面、３１  （金属）基板、３１ｃ  凹部、４０  接合金属層、５０  実装部材、６２  第４金属層、６４  第２金属層、Ｔ１  半導体素子の厚さ、Ｔ２  凹部の深さ、Ｔ３  接合金属層の厚さ、Ｌ１  半導体素子の断面の幅、Ｌ２  凹部の断面の幅
【図１】
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【図２】
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【図３】
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【図５】
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【図６】
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【図７】
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【図８】
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【図４】
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