(57)【要約】【課題】多層配線間で形成される寄生容量を低減することを目的の一とする。【解決手段】絶縁表面上に第１配線と、前記第１配線を覆う第１層間絶縁膜と、前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、前記第１層間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、前記第１配線と前記第２配線とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層された半導体装置である。第１配線と第２配線間に層間絶縁膜が積層されていることで寄生容量の低減が可能となる。【選択図】図１
2014053640.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に第１配線と、
前記第１配線上の第１絶縁膜と、
前記第１絶縁膜上の一部に接する第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜上の第２配線と、を有し、
前記第１配線と前記第２配線とが重なっている領域には、前記第１絶縁膜と前記第２絶縁膜とが積層されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
絶縁表面を有する基板上にＴＦＴで形成した大面積集積回路を有する半導体装置の開発
が進んでいる。アクティブマトリクス型液晶表示装置、ＥＬ表示装置、および密着型イメ
ージセンサはその代表例として知られている。特に、結晶質シリコン膜（典型的にはポリ
シリコン膜）を活性層にしたＴＦＴ（以下、ポリシリコンＴＦＴと記す）は電界効果移動
度が高いことから、いろいろな機能回路を形成することも可能である。
【０００４】
例えば、アクティブマトリクス型液晶表示装置には、機能ブロックごとに画像表示を行
う画素回路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レベルシフタ回路、バッ
ファ回路、サンプリング回路などの画素回路を制御するための駆動回路が一枚の基板上に
形成される。
【０００５】
アクティブマトリクス型液晶表示装置の画素回路には、数十から数百万個の各画素にＴ
ＦＴが配置され、そのＴＦＴのそれぞれには画素電極が設けられている。液晶を挟んだ対
向基板側には対向電極が設けられており、液晶を誘電体とした一種のコンデンサを形成し
ている。そして、各画素に印加する電圧をＴＦＴのスイッチング機能により制御して、こ
のコンデンサへの電荷を制御することで液晶を駆動し、透過光量を制御して画像を表示す
る仕組みになっている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
絶縁表面上に画素回路及び駆動回路を形成した場合、形成される多層配線間で必然的に
容量（寄生容量）が生じてしまう。
【０００７】
この寄生容量の大きさは、下層配線と上層配線とが重なっている電極面積や、重なって
いる下層配線と上層配線との間の絶縁膜の膜厚等で決定される。
【０００８】
近年、回路の小型化及び低電力化が進むにつれ、この寄生容量の影響が無視できないほ
ど大きくなっている。そこで、この寄生容量の影響を低下させるために補助容量の電極面
積を大きくすることが提案されているが、電極面積を大きくすると画素領域の開口率が低
下するという問題があった。
【０００９】
また、下層配線と上層配線とが重ならないようにすると、同様に画素領域の開口率が低
下する。
【００１０】
特に、対角１インチ以下のアクティブマトリクス型液晶表示装置においては、開口率が
最も重要視されている。
【００１１】
画素領域の開口率を向上させるためには、配線面積を抑えるために配線幅を小さくした
り、下層配線と上層配線を可能な限り重ねて多層配線を形成することが行われている。
【００１２】
また、回路の小型化によってＴＦＴのソース領域やドレイン領域に達するコンタクトホ
ールの寸法も微細化されている。良好なコンタクト接続をとるためには、コンタクトホー
ルをテーパー状に加工して傾斜を持たせるようにすればよいが、極端なテーパー形状加工
を行うとコンタクトホールの寸法が大きくなってしまう。例えば０．５〜１．５μｍ程度
の直径を有する微小なコンタクトホールを形成しようとした場合、ＴＦＴのソース領域や
ドレイン領域の膜厚は１０ｎｍ〜５０ｎｍと薄いため、層間絶縁膜が厚いとエッチング条
件によってはオーバーエッチングやエッチング残りなどのエッチング不良が発生していた
。
【００１３】
本発明はこのような課題を解決するための技術であり、多層配線間で形成される寄生容
量を低減し、表示特性を向上させることを目的とする。また、そのような半導体装置を実
現するための作製方法を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本明細書で開示する発明の構成は、絶縁表面上に第１配線と、  前記第１配線を覆う第１
層間絶縁膜と、  前記第１層間絶縁膜上の一部に接して第２層間絶縁膜と、  前記第１層
間絶縁膜及び前記第２層間絶縁膜上に第２配線とを有し、  前記第１配線と前記第２配線
とが重なっている領域には、前記第１層間絶縁膜と前記第２層間絶縁膜とが積層されてい
ることを特徴とする半導体装置である。
【００１５】
上記構成において、前記第１層間絶縁膜のエッチングレートは、前記第２層間絶縁膜のエ
ッチングレートより小さいことを特徴としている。
【００１６】
また、上記各構成において、前記第１層間絶縁膜の前記第２層間絶縁膜に対するエッチン
グレートの選択比は、１．５以上であることが望ましい。
【００１７】
また、上記各構成において、前記第１層間絶縁膜の膜厚は５０〜３００ｎｍであることを
特徴としている。
【００１８】
また、上記各構成において、前記第２層間絶縁膜の膜厚は１５０ｎｍ〜１μｍであること
を特徴としている。
【００１９】
また、他の発明の構成は、  絶縁表面上にＴＦＴを少なくとも含む半導体装置において
、  前記ＴＦＴを形成する第１配線の上方には第１層間絶縁膜と、第２層間絶縁膜と、第
２配線とが形成され、前記ＴＦＴのソース領域またはドレイン領域の上方にはゲート絶縁
膜と、第１層間絶縁膜と、前記第２配線とが形成されていることを特徴とする半導体装置
である。
【００２０】
上記構成において、前記ゲート絶縁膜の膜厚と前記第１層間絶縁膜の膜厚との和は０．１
μｍ以上であることを特徴としている。
【００２１】
また、他の発明の構成は、  絶縁表面上にＴＦＴを少なくとも含む半導体装置において
、  前記ＴＦＴを形成する第１配線の上方には第１層間絶縁膜及び第２層間絶縁膜を介し
て第２配線が存在していることを特徴とする半導体装置である。
【００２２】
上記構成において、前記ＴＦＴのソース領域またはドレイン領域の上方には第１層間絶縁
膜が存在していることを特徴としている。
【００２３】
また、上記各構成において、前記ＴＦＴは逆スタガ型ＴＦＴであることを特徴としている
。
【００２４】
また、上記各構成において、前記第１配線はゲート配線である。
【００２５】
また、他の発明の構成は、同一基板上に画素回路と該画素回路を制御するための駆動回
路とを少なくとも含む半導体装置において、  前記画素回路を形成する画素ＴＦＴのチャ
ネル形成領域は、ゲート絶縁膜を介してゲート配線の一部と重なるように形成され、該ゲ
ート配線の一部はエッチングレートの異なる複数の絶縁膜を介して第２配線と重なってい
ることを特徴とする半導体装置である。
【００２６】
また、上記各構成において、前記第２配線はソース線またはドレイン線である。
【００２７】
上記各構成において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少
なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート配線と重なるように形成され
、  前記画素回路を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート電極と重
ならないように形成されていることを特徴としている。
【００２８】
上記各構成において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域は、少
なくとも一部または全部が、該ｎチャネル型ＴＦＴのゲート電極と重なるように形成され
、  前記画素回路を形成する画素ＴＦＴのＬＤＤ領域は、該画素ＴＦＴのゲート電極と重
ならないように形成され、  前記画素回路の保持容量は有機樹脂膜の上に設けられた遮蔽
膜、該遮蔽膜の酸化物および画素電極で形成されていることを特徴としている。
【００２９】
また、上記構造を実現するための発明の構成は、  絶縁表面上に第１配線を形成する第
１工程と、  前記第１配線を覆う第１層間絶縁膜を形成する第２工程と、  前記第１層間
絶縁膜上に第２層間絶縁膜を形成する第３工程と、  前記第２層間絶縁膜の一部を選択的
に除去する第４工程と、  前記第１配線と重なる第２層間絶縁膜上に第２配線を形成する
第５工程とを有することを特徴とする半導体装置の作製方法である。
【００３０】
また、他の発明の構成は、  絶縁表面上にＴＦＴを少なくとも含む半導体装置の作製方
法において、絶縁表面上に活性層を形成する第１工程と、前記活性層に接してゲート絶縁
膜を形成する第２工程と、前記活性層の一部にｎ型不純物元素またはｐ型不純物元素を添
加してソース領域またはドレイン領域を形成する第３工程と、ゲート配線及びゲート電極
を覆う第１層間絶縁膜を形成する第４工程と、前記第１層間絶縁膜上に第２層間絶縁膜を
形成する第５工程と、前記第２層間絶縁膜にエッチングを行い、前記ソース領域または前
記ドレイン領域の上方の第２層間絶縁膜を除去する第６工程と、前記第１層間絶縁膜及び
前記ゲート絶縁膜にエッチングを行い、前記ソース領域またはドレイン領域に達するコン
タクトホールを形成する第７工程と、前記ゲート電極と重なる前記第２層間絶縁膜上に、
前記ソース領域またはドレイン領域と接する第２配線を形成する第８工程とを有すること
を特徴とする半導体装置の作製方法である。
【００３１】
また、他の発明の構成は、  同一基板上に画素回路と該画素回路を制御するための駆動
回路とを少なくとも含む半導体装置の作製方法において、絶縁表面上に活性層を形成する
第１工程と、前記活性層に接してゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜
上にゲート配線及びゲート電極を形成する第３工程と、前記活性層の一部にｎ型不純物元
素またはｐ型不純物元素を添加し、ｎ型不純物領域またはｐ型不純物領域を形成する第４
工程と、ゲート配線及びゲート電極を覆う第１層間絶縁膜を形成する第５工程と、前記ゲ
ート電極と重なる第１層間絶縁膜上に第２層間絶縁膜を選択的に形成する第６工程と、前
記第１層間絶縁膜及び前記ゲート絶縁膜にエッチングを行い、前記ｎ型不純物領域または
前記ｐ型不純物領域に達するコンタクトホールを形成する第７工程と、前記ゲート電極と
重なる前記第２層間絶縁膜上に、前記ｎ型不純物領域または前記ｐ型不純物領域と接する
第２配線を形成する第８工程とを有することを特徴とする半導体装置の作製方法である。
【００３２】
また、他の発明の構成は、  同一基板上に画素回路と該画素回路を制御するための駆動
回路とを少なくとも含む半導体装置の作製方法において、絶縁表面上に活性層を形成する
第１工程と、前記活性層に接してゲート絶縁膜を形成する第２工程と、前記ゲート絶縁膜
上にゲート配線及びゲート電極を形成する第３工程と、前記活性層の一部にｎ型不純物元
素またはｐ型不純物元素を添加し、ｎ型不純物領域またはｐ型不純物領域を形成する第４
工程と、ゲート配線及びゲート電極を覆う第１層間絶縁膜を形成する第５工程と、前記第
１層間絶縁膜及び前記ゲート絶縁膜にエッチングを行い、前記ｎ型不純物領域または前記
ｐ型不純物領域に達するコンタクトホールを形成する第６工程と、前記第１層間絶縁膜上
に第２層間絶縁膜を選択的に形成する第７工程と、前記ゲート電極と重なる前記第２層間
絶縁膜上に、前記ｎ型不純物領域または前記ｐ型不純物領域と接する第２配線を形成する
第８工程とを有することを特徴とする半導体装置の作製方法である。
【発明の効果】
【００３３】
本願発明を用いることで、多層配線により形成される寄生容量を低減させて、半導体装
置（ここでは具体的に電気光学装置）の動作性能や信頼性を大幅に向上させることができ
た。
【００３４】
また、アクティブマトリクス型液晶表示装置に代表される電気光学装置の画素回路にお
いて、ゲート配線と第２配線とを重ねて開口率を向上させても十分寄生容量を小さくする
ことができた。そのため、対角１インチ以下のアクティブマトリクス型液晶表示装置にお
いても開口率を向上させ、寄生容量を低減するとともに、十分な保持容量を確保すること
が可能となった。
【００３５】
また、そのような電気光学装置を表示媒体として有する半導体装置（ここでは具体的に
電子機器）の動作性能と信頼性も向上させることができた。
【図面の簡単な説明】
【００３６】
【図１】ＡＭ−ＬＣＤの作製工程を示す図。
【図２】ＡＭ−ＬＣＤの作製工程を示す図。
【図３】ＡＭ−ＬＣＤの作製工程を示す図。
【図４】ＡＭ−ＬＣＤの作製工程を示す図。
【図５】ＡＭ−ＬＣＤの作製工程を示す図。
【図６】ＡＭ−ＬＣＤの作製工程における上面図。
【図７】ＡＭ−ＬＣＤの作製工程における上面図。
【図８】画素回路の上面図。
【図９】液晶表示装置の断面構造図。
【図１０】ＡＭ−ＬＣＤの外観を示す図。
【図１１】回路ブロック図
【図１２】ＡＭ−ＬＣＤの作製工程を示す図。
【図１３】ＡＭ−ＬＣＤの作製工程を示す図。
【図１４】ＡＭ−ＬＣＤの作製工程を示す図。
【図１５】メモリ部及びＣＭＯＳ回路の構成を示す図。
【図１６】画素回路及びＣＭＯＳ回路の構成を示す図。
【図１７】画素回路及びＣＭＯＳ回路の構成を示す図。
【図１８】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１９】無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図
【図２０】アクティブマトリクス型ＥＬ表示装置の上面図及び断面図。
【図２１】アクティブマトリクス型ＥＬ表示装置の画素構造を示す断面図。
【図２２】アクティブマトリクス型ＥＬ表示装置の画素構造を示す上面図。
【図２３】アクティブマトリクス型ＥＬ表示装置の画素構造を示す断面図。
【図２４】アクティブマトリクス型ＥＬ表示装置の回路図。
【図２５】アクティブマトリクス型ＥＬ表示装置の回路図。
【図２６】アクティブマトリクス型ＥＬ表示装置の回路図。
【図２７】ゴーグル型表示装置の一例を示す図。
【図２８】電子機器の一例を示す図。
【図２９】電子機器の一例を示す図。
【図３０】電子機器の一例を示す図。
【発明を実施するための形態】
【００３７】
本願発明の実施形態について、図５を用いて以下に説明する。
【００３８】
図５に示すように、本願発明では、開口率を向上させるため、画素ＴＦＴのチャネル形
成領域２１３、２１４と重なるゲート電極の一部または全部と第２配線（ソース線または
ドレイン線）１５４、１５７とを重ねる。また、ゲート電極と第２配線１５４、１５７の
間には第１層間絶縁膜１４９及び第２層間絶縁膜１５０ｃを設け、寄生容量を低減する。
なお、図８（Ｂ）に図５に対応する表示領域の上面図を示した。
【００３９】
また、ゲート電極と第２配線が重なる領域のみに選択的に第２層間絶縁膜１５０ｃが設
けられているため、画素ＴＦＴのソース領域またはドレイン領域に達するコンタクトホー
ルの開口を行いやすい。
【００４０】
また、駆動回路においては、絶縁膜１１５上に設けられたゲート配線と第２配線１５１
とが交差して重なっている領域に第２層間絶縁膜１５０ｂを選択的に形成すればよい。な
お、図７（Ｂ）に図５に対応する駆動回路の上面図を示した。
【００４１】
なお、第１層間絶縁膜及び第２層間絶縁膜としては珪素を含む絶縁膜を用いる。珪素を
含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜を用いるこ
とができる。これらの膜の成膜方法にはプラズマＣＶＤ、減圧ＣＶＤ、ＥＣＲＣＶＤ等の
ＣＶＤ法や、スパッタ法等を用いればよい。なお、プラズマＣＶＤを用い、原料ガスにＳ
ｉ源としてＴＥＯＳ等の有機シランを、Ｏ源としてＯ2またはＯ3を用いればＴＥＯＳ膜と
呼ばれる絶縁膜が形成される。また、原料ガスにＳｉ源としてＳｉＨ4（モノシラン）ま
たはジシラン等の無機シランを用い、Ｏ源としてＯ2やＯ3やＮ2Ｏを用いることができる
。なお、減圧ＣＶＤ法を用い、Ｓｉ源としてＳｉＨ4（モノシラン）、Ｏ源としてＯ2やＯ
3やＮ2Ｏを用いればＬＴＯ膜と呼ばれる絶縁膜が形成される。
【００４２】
なお、窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含む絶縁膜であり、Ｓｉ
ＯｘＮｙで表される絶縁膜である。ただし、窒化酸化シリコン膜におけるＳｉの濃度に対
するＮの濃度比は０．１以上０．８以下にする。珪素、酸素、窒素等を含む絶縁膜の組成
の制御は原料ガスの種類、流量、基板温度、圧力、ＲＦパワー、電極間隔を適宜調節する
ことによって行う。
【００４３】
第１層間絶縁膜の膜厚は特に限定されないが、ゲート絶縁膜と同時または順次エッチン
グし、シリコン層に達するコンタクトホールを形成する際、シリコン層は薄いため、シリ
コン層と十分選択比が取れる条件（絶縁膜材料、膜厚、エッチングガス等）でエッチング
を行うことが重要である。なお、これらの条件を考慮にいれると、第１層間絶縁膜の膜厚
は薄くする（例えば２００ｎｍ以下）ことが望ましい。ただし、活性化工程での酸化から
ゲート配線を保護する膜厚は必要である。また、微小なコンタクトホールを形成する上で
は、コンタクトホール形成領域に第２層間絶縁膜が存在しないようにすることが望ましい
。
【００４４】
また、上記構造を実現する本願発明の作製工程は、第２層間絶縁膜のみを選択的にウエ
ットエッチングする工程（図４（Ｂ））を有しているため、第２層間絶縁膜に用いる材料
は、第１層間絶縁膜よりもエッチングレートの大きな材料とすることが望ましい。
【００４５】
第１層間絶縁膜と同じ原料ガスを用いて第２層間絶縁膜を成膜する場合でも、第１層間
絶縁膜の成膜温度より１０℃以上低い温度で成膜するとエッチングレートの大きな膜を得
ることができる。
【００４６】
また、第１層間絶縁膜に熱アニ―ル（７５０〜８５０℃、１５分〜４時間）を施し、第
１層間絶縁膜のエッチングレートを小さくすることによって、第２層間絶縁膜との選択比
を大きくしてもよい。
【００４７】
なお、第２層間絶縁膜のみを選択的にエッチングする工程の際、ドライエッチングを用
いることは可能であるが、第１層間絶縁膜と選択比が十分取れ、テーパー形状が得られる
ウエットエッチングが望ましい。なお、第２層間絶縁膜の膜厚としては、寄生容量が問題
にならない膜厚、例えば０．５μｍ以上であれば特に限定されない。また、異方性エッチ
ングを用いてもよい。
【００４８】
また、ソース領域またはドレイン領域に達するコンタクトホール形成の他の方法として
、図１２に示すようにドライエッチングでゲート絶縁膜及び第１層間絶縁膜にコンタクト
ホールを形成した後、第２層間絶縁膜を積層して再度、ウエットエッチングで第２層間絶
縁膜にコンタクトホールを形成してもよい。
【００４９】
また、第２層間絶縁膜のみを選択的にエッチングする工程として第１層間絶縁膜上に、
薄い窒化シリコン膜や、ＤＬＣ膜や、ＡｌＮ膜、やＡｌＮＯ膜等を積層し、それをエッチ
ングのブロッキング層として用いればドライエッチングを用いて第２層間絶縁膜を選択的
にエッチングすることができる。また、ドライエッチングを用いてもレジスト形状を変え
ればテーパー形状とすることができる。
【００５０】
ここでは、ゲート配線と第２配線との間に２層の層間絶縁膜（第１層間絶縁膜及び第２
層間絶縁膜）を用いたが、３層、あるいはそれ以上の層間絶縁膜を積層させてもよい。
【００５１】
上記本願発明の構成とすることで、ゲート電極と第２配線とを重ねるレイアウトとして
も寄生容量による表示特性への悪影響をなくすることができる。また、対角１インチ以下
のアクティブマトリクス型液晶表示装置であっても、ゲート配線と第２配線とで形成され
る寄生容量が十分小さく、微小なコンタクトホール（直径が約０．５μｍ〜１．５μｍ）
を形成することができる。
【００５２】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
【実施例１】
【００５３】
本発明の実施例について図１〜図５を用いて説明する。ここでは、同一基板上に画素回
路とその画素回路を制御するための駆動回路とを同時に作製する方法について説明する。
但し、説明を簡単にするために、駆動回路では、シフトレジスタ回路、バッファ回路等の
基本回路であるＣＭＯＳ回路と、サンプリング回路を形成するｎチャネル型ＴＦＴとを図
示することとする。
【００５４】
図１（Ａ）において、基板１０１には、石英基板やシリコン基板を使用することが望ま
しい。本実施例では石英基板を用いた。その他にも金属基板またはステンレス基板の表面
に絶縁膜を形成したものを基板としても良い。本実施例の場合、８００℃以上の温度に耐
えうる耐熱性を要求されるので、それを満たす基板であればどのような基板を用いても構
わない。
【００５５】
そして、基板１０１のＴＦＴが形成される表面には、２０〜１００ｎｍ（好ましくは４
０〜８０ｎｍ）の厚さの非晶質構造を含む半導体膜１０２を減圧熱ＣＶＤ法、プラズマＣ
ＶＤ法またはスパッタ法で形成する。なお、本実施例では６０ｎｍ厚の非晶質シリコン膜
を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なＴＦＴの活性層の膜厚にな
るわけではない。
【００５６】
また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、
さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる
。
【００５７】
また、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成すること
も有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えない
ようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることができ
る。
【００５８】
次に、非晶質シリコン膜１０２上に珪素（シリコン）を含む絶縁膜でなるマスク膜１０
３を形成し、パターニングによって開口部１０４a、１０４bを形成する。この開口部は、
次の結晶化工程の際に結晶化を助長する触媒元素を添加するための添加領域となる。（図
１（Ａ））
【００５９】
なお、珪素を含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコ
ン膜を用いることができる。窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含
む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜である。窒化酸化シリコン膜はＳｉＨ4
、Ｎ2Ｏ及びＮＨ3を原料ガスとして作製することが可能であり、含有する窒素濃度が２５
atomic%以上５０atomic%未満とすると良い。
【００６０】
また、このマスク膜１０３のパターニングを行うと同時に、後のパターニング工程の基
準となるマーカーパターンを形成しておく。
【００６１】
次に、特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）
に記載された技術に従って、結晶構造を含む半導体膜を形成する。同公報記載の技術は、
非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コ
バルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元
素）を用いる結晶化手段である。
【００６２】
具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理
を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである
。なお、結晶化手段としては、特開平７−１３０６５２号公報の実施例１に記載された技
術を用いても良い。また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多
結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有
している。
【００６３】
なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用い
ているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手
段をとっても良い。
【００６４】
また、非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で１時
間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。そ
の場合、含有水素量を５atom％以下とすることが好ましい。
【００６５】
結晶化工程は、まず４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜１６時間（好
ましくは８〜１４時間）の熱処理を行う。
【００６６】
本実施例では、触媒元素としてニッケルを用い、５７０℃で１４時間の熱処理を行う。
その結果、開口部１０４a、１０４bを起点として概略基板と平行な方向（矢印で示した方
向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜（本実施
例では結晶質シリコン膜）１０５a〜１０５dが形成される。(図１（Ｂ）)  
【００６７】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。本実施例では、先ほど形成したマスク膜１０３をそのままマスクとして１５族
に属する元素（本実施例ではリン）を添加する工程を行い、開口部１０４a、１０４bで露
出した結晶質シリコン膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むリン添
加領域（以下、ゲッタリング領域という）１０６a、１０６bを形成する。（図１（Ｃ））
【００６８】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質シリコ
ン膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング
領域１０６a、１０６bに捕獲される。即ち、結晶質シリコン膜中からニッケルが除去され
るため、ゲッタリング後の結晶質シリコン膜１０７a〜１０７dに含まれるニッケル濃度は
、１×１０17atoms/cm3以下、好ましくは１×１０16atoms/cm3にまで低減することができ
る。
【００６９】
次に、マスク膜１０３を除去し、結晶質シリコン膜１０７a〜１０７d上に後の不純物添
加工程のために保護膜１０８を形成する。保護膜１０８は１００〜２００ｎｍ（好ましく
は１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いると良
い。この保護膜１０８は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないよ
うにするためと、微妙な濃度制御を可能にするための意味がある。
【００７０】
そして、その上にレジストマスク１０９を形成し、保護膜１０８を介してｐ型を付与す
る不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代
表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。
この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程で
ある。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。
【００７１】
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０1
7atoms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域１１０a
、１１０bを形成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純
物領域（但し、リンは含まれていない領域）をｐ型不純物領域（ｂ）と定義する。（図１
（Ｄ））
【００７２】
次に、レジストマスク１０９を除去し、結晶質シリコン膜をパターニングして島状の半
導体層（以下、活性層という）１１１〜１１４を形成する。なお、活性層１１１〜１１４
は、ニッケルを選択的に添加して結晶化することによって、非常に結晶性の良い結晶質シ
リコン膜で形成されている。具体的には、棒状または柱状の結晶が、特定の方向性を持っ
て並んだ結晶構造を有している。また、結晶化後、ニッケルをリンのゲッタリング作用に
より除去又は低減しており、活性層１１１〜１４中に残存する触媒元素の濃度は、１×１
０17atoms/cm3以下、好ましくは１×１０16atoms/cm3である。（図１（Ｅ））
【００７３】
また、ｐチャネル型ＴＦＴの活性層１１１は意図的に添加された不純物元素を含まない
領域であり、ｎチャネル型ＴＦＴの活性層１１２〜１１４はｐ型不純物領域（ｂ）となっ
ている。本明細書中では、この状態の活性層１１１〜１１４は全て真性または実質的に真
性であると定義する。即ち、ＴＦＴの動作に支障をきたさない程度に不純物元素が意図的
に添加されている領域が実質的に真性な領域と考えて良い。
【００７４】
次に、プラズマＣＶＤ法またはスパッタ法により１０〜１００ｎｍ厚の珪素を含む絶縁
膜を形成する。本実施例では、３０ｎｍ厚の窒化酸化シリコン膜を形成する。この珪素を
含む絶縁膜は、他の珪素を含む絶縁膜を単層または積層で用いても構わない。
【００７５】
次に、８００〜１１５０℃（好ましくは９００〜１０００℃）の温度で１５分〜８時間
（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。
本実施例では酸素雰囲気中に３体積％の塩化水素を添加した雰囲気中で９５０℃８０分の
熱処理工程を行う。なお、図１（Ｄ）の工程で添加されたボロンはこの熱酸化工程の間に
活性化される。（図２（Ａ））
【００７６】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、
半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、本実施例では酸
素雰囲気中にハロゲン元素を含ませた雰囲気としたが、１００％酸素雰囲気で行っても構
わない。
【００７７】
この熱酸化工程の間、珪素を含む絶縁膜とその下の活性層１１１〜１１４との界面にお
いても酸化反応が進行する。本願発明ではそれを考慮して最終的に形成されるゲート絶縁
膜１１５の膜厚が５０〜２００nm（好ましくは１００〜１５０nm）となるように調節する
。本実施例の熱酸化工程では、６０ｎｍ厚の活性層のうち２５ｎｍが酸化されて活性層１
１１〜１１４の膜厚は４５ｎｍとなる。また、３０ｎｍ厚の珪素を含む絶縁膜に対して５
０ｎｍ厚の熱酸化膜が加わるので、最終的なゲート絶縁膜１１５の膜厚は１１０nmとなる
。
【００７８】
次に、新たにレジストマスク１１６〜１１９を形成する。そして、ｎ型を付与する不純
物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域１２０〜１２
２を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的
にはリンまたは砒素を用いることができる。（図２（Ｂ））
【００７９】
この不純物領域１２０〜１２２は、後にＣＭＯＳ回路およびサンプリング回路のｎチャ
ネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、こ
こで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代
表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上
記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【００８０】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンド
ープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンイ
ンプランテーション法を用いても良い。この工程では、ゲート膜１１５を介して結晶質シ
リコン膜にリンを添加する。
【００８１】
次に、６００〜１０００℃（好ましくは７００〜８００℃）の不活性雰囲気中で熱処理
を行い、図２（Ｂ）の工程で添加されたリンを活性化する。本実施例では８００℃、１時
間の熱処理を窒素雰囲気中で行う。（図２（Ｃ））
【００８２】
この時、同時にリンの添加時に損傷した活性層及び活性層とゲート絶縁膜との界面を修
復することが可能である。この活性化工程は電熱炉を用いたファーネスアニールが好まし
いが、ランプアニールやレーザーアニールといった光アニールを併用しても良い。
【００８３】
この工程によりｎ型不純物領域（ｂ）１２０〜１２２の境界部、即ち、ｎ型不純物領域
（ｂ）の周囲に存在する真性又は実質的に真性な領域（勿論、ｐ型不純物領域（ｂ）も含
む）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ
領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【００８４】
次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成し
ても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例で
は、第１導電膜１２３と第２導電膜１２４とでなる積層膜を形成する。（図２（Ｄ））
【００８５】
ここで第１導電膜１２３、第２導電膜１２４としては、タンタル（Ｔａ）、チタン（Ｔ
ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）か
ら選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒
化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的には
Ｍｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）を用いることができ
る。
【００８６】
なお、第１導電膜１２３は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導
電膜１２４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実
施例では、第１導電膜１２３として、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第２
導電膜１２４として、３５０ｎｍ厚のタングステン膜を用いる。なお、図示しないが、第
１導電膜１２３の下にシリコン膜（リンがドープされた）を２〜２０ｎｍ程度の厚さで形
成しておくことは有効である。これによりその上に形成される導電膜の密着性の向上と、
酸化防止を図ることができる。
【００８７】
また、第１導電膜１２３として窒化タンタル膜、第２導電膜１２４としてタンタル膜を
用いることも有効である。
【００８８】
次に、第１導電膜１２３と第２導電膜１２４とを一括でエッチングして４００ｎｍ厚の
ゲート配線１２５〜１２８を形成する。この時、駆動回路に形成されるゲート配線１２６
、１２７はｎ型不純物領域（ｂ）１２０〜１２２の一部とゲート絶縁膜１１５を介して重
なるように形成する。この重なった部分が後にＬov領域となる。（図２（Ｅ））
【００８９】
なお、この状態における上面図を図６（Ａ）及び図７（Ａ）に示す。図６（Ａ）
中のＡ−Ａ’断面が図２（Ｅ）に相当する。また、図７（Ａ）中のＢ−Ｂ’断面が図２（
Ｅ）に相当する。図２（Ｅ）でのゲート配線１２８a、１２８b、１２８ｃは断面では三つ
に見えるが実際は連続的に繋がった一つのパターンから形成されている。
【００９０】
また、ゲート配線形成後、第２導電膜を保護するために、窒化タンタル膜や窒化タング
ステン膜を積層して、再度パターニングを施し、第２導電膜を囲ったゲート電極構造とし
てもよい。
【００９１】
次に、レジストマスク１２９を形成し、ｐ型不純物元素（本実施例ではボロン）を添加
して高濃度にボロンを含む不純物領域１３０、１３１を形成する。本実施例ではジボラン
（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）に
より３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）
濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不
純物領域をｐ型不純物領域（ａ）
と定義する。（図３（Ａ））
【００９２】
次に、レジストマスク１２９を除去し、ゲート配線及びｐチャネル型ＴＦＴとなる領域
を覆う形でレジストマスク１３２〜１３４を形成する。そして、ｎ型不純物元素（本実施
例ではリン）を添加して高濃度にリンを含む不純物領域１３５〜１４１を形成する。ここ
でも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーシ
ョン法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（
代表的には２×１０20〜５×１０21atoms/cm3）とする。（図３（Ｂ））
【００９３】
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領
域（ａ）と定義する。また、不純物領域１３５〜１４１が形成された領域には既に前工程
で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明
細書中では不純物領域１３５〜１４１はｎ型不純物領域（ａ）と言い換えても構わない。
【００９４】
次に、ゲート配線１２５〜１２８をマスクとして自己整合的にｎ型不純物元素（本実施
例ではリン）を添加する。こうして形成された不純物領域１４３〜１４６には前記ｎ型不
純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述の
チャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×
１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリン
が添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含
む不純物領域（但し、ｐ型不純物領域（ａ）を除く）をｎ型不純物領域（ｃ）と定義する
。（図３（Ｃ）
）
【００９５】
なお、この工程ではゲート配線で隠された部分を除いて全ての不純物領域にも１×１０16
〜５×１０18atoms/cm3の濃度でリンが添加されているが、非常に低濃度であるため各不
純物領域の機能には影響を与えない。また、ｎ型不純物領域（ｂ）１４３〜１４６には既
にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加されて
いるが、この工程ではｐ型不純物領域（ｂ）
に含まれるボロンの５〜１０倍の濃度でリンが添加されるので、この場合もボロンはｎ型
不純物領域（ｂ）の機能には影響を与えないと考えて良い。
【００９６】
但し、厳密にはｎ型不純物領域（ｂ）１４７、１４８のうちゲート配線に重なった部分
のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重
ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。
【００９７】
また、ｎ型不純物領域（ｃ）を形成する際に、前もってゲート配線の酸化を防ぐキャップ
膜（２５〜１００ｎｍ）を形成し、オフセット領域を形成してもよい。
なお、オフセット領域とは、チャネル形成領域に接して形成され、チャネル形成領域と同
一組成の半導体膜でなるが、ゲート電圧が印加されないため反転層（チャネル領域）を形
成しない高抵抗な領域を指す。オフ電流値を下げるためにはＬＤＤ領域とゲート配線の重
なりを極力抑えることが重要であり、そういう意味でオフセット領域を設けることは有効
と言える。
【００９８】
次に、第１層間絶縁膜１４９を形成する。第１層間絶縁膜１４９としては、珪素を含む
絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれら
を組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍ、好ましくは
２００ｎｍ以下とすれば良い。本実施例では、プラズマＣＶＤ法で成膜温度３２５℃、Ｓ
ｉＨ4、Ｎ2Ｏを原料ガスとし、膜厚２００ｎｍの窒化酸化シリコン膜（ここでは窒素濃度
が５atomic%未満）を用いた。
【００９９】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ランプアニ
ール法またはそれらを併用して行うことができる。ファーネスアニール法で行う場合は、
不活性雰囲気中において５００〜８００℃、好ましくは５５０〜６００℃で行えば良い。
本実施例では８００℃、１時間の熱処理を行い、不純物元素を活性化するとともに、第１
層間絶縁膜１４９のエッチングレートを小さくして後に形成される第２層間絶縁膜との選
択比を大きくした。第１層間絶縁膜１４９成膜直後のエッチングレート（２０℃における
ＬＡＬ５００の値）が２６０ｎｍ／ｍｉｎであったのに対し、熱アニ―ル後の第１層間絶
縁膜１４９のエッチングレートを８８ｎｍ／ｍｉｎと小さくすることができた。（図３（
Ｄ））
【０１００】
次に、活性化工程の後、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１
〜４時間の熱処理を行い、活性層の水素化を行う。この工程は熱的に励起された水素によ
り半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１０１】
活性化工程を終えたら、第１層間絶縁膜１４９の上に５００ｎｍ〜１．５μm、好まし
くは５００ｎｍ〜８００ｎｍの厚さを有する第２層間絶縁膜１５０ａを形成する。この第
２層間絶縁膜１５０ａは、ゲート配線と上層配線との重なり部分やゲート電極（チャネル
形成領域上方に相当する）と上層配線との重なり部に生じる寄生容量の低減のために設け
たものである。なお、第２層間絶縁膜１５０ａは第１の層間絶縁膜と比較してエッチング
レートが大きい材料（プラズマＣＶＤ法で成膜温度４００℃、ＳｉＨ4、Ｎ2Ｏを原料ガス
とした窒化酸化シリコン膜（但し窒素濃度が１０atomic%以下）、エッチングレート２１
０ｎｍ／ｍｉｎ）
を選択し、膜厚を５００ｎｍとした。
【０１０２】
次に、ドライエッチングまたはウエットエッチングによるパターニングを施して、後に
形成されるソース配線またはドレイン配線がゲート配線と重なる領域（１５０ｂ、１５０
ｃ）のみに第２層間絶縁膜を残す。本実施例ではＬＡＬ５００を用いたウエットエッチン
グを用いてパターニングした。上述したように、第２層間絶縁膜のエッチングレートは２
１０ｎｍ／ｍｉｎであるのに対し、第１層間絶縁膜のエッチングレートは８８ｎｍ／ｍｉ
ｎであるので十分選択比が取れる。
第１層間絶縁膜と第２層間絶縁膜との選択比は、１．５以上、好ましくは３〜５有してい
ればよい。（図４（Ｂ））
【０１０３】
その後、第１層間絶縁膜及びゲート絶縁膜にパターニングを施し、ＴＦＴのソース領域
またはドレイン領域に達するコンタクトホールを形成する。ただし、ソース領域およびド
レイン領域の厚さは薄い（１０ｎｍ〜５０ｎｍ）ため、オーバーエッチング量（ポリシリ
コン膜減り量）が所定値を越えないようエッチング条件を調節することが重要である。
【０１０４】
コンタクトホール形成時のポリシリコン膜減り量の理論値を表１に示す。
【０１０５】
【表１】
2014053640.tif 000003
【０１０６】
表１において、前提条件は、ポリシリコン膜上にゲート絶縁膜（窒素を含む酸化シリコ
ン膜、膜厚１２０ｎｍ±５％）と第１層間絶縁膜（窒素を含む酸化シリコン膜、膜厚２０
０ｎｍ±５％）とが積層された状態で、エッチングレートが３００ｎｍ／ｍｉｎのドライ
エッチングを行う。エッチングレートは、フッ化水素アンモニウムを７．１３％とフッ化
アンモニウムを１５．４％含む混合溶液（ステラケミファ社製、商品名ＬＡＬ５００）の
２０℃における値である。縦軸はエッチングレートのばらつきを示し、横軸はポリシリコ
ン膜と窒素を含む酸化シリコン膜の選択比である。
【０１０７】
例えば、エッチングレートのばらつきが５％であり、オーバーエッチング量が所定値、
例えば５ｎｍ以下となるようにしたい場合、表１から選択比を１０よりも大きく持たせる
必要があることが読み取れる。このようにして、表１からオーバーエッチング量を所定値
以下とするためには、選択比がどれくらい必要かを求めることができる。また、選択比を
ある値とした場合、エッチングレートのばらつきはどれくらいに抑える必要があるかを求
めることができる。また、第１層間絶縁膜が２００ｎｍよりも大きい場合の表を表１と同
様に作成した場合、選択比が大きく、エッチングレートのばらつきが極小でないとコンタ
クトホール形成は困難であることがわかった。
【０１０８】
本実施例では、ポリシリコンとの選択比が１２〜１５の絶縁材料を用い、エッチングレ
ートのばらつきを５％以内に抑えたため、オーバーエッチングのほとんどないコンタクト
ホールを形成することができた。
【０１０９】
そして、ソース配線１５１〜１５４と、ドレイン配線１５５〜１５７を形成する。ただし
、コンタクトホールの大きさが１μｍ以下である場合には、コンタクトホールをドライエ
ッチングで形成することが好ましい。なお、ＣＭＯＳ回路を形成するためにドレイン配線
１５５はｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの間で共通化されている。また、図
示していないが、本実施例ではこの配線を、Ｔｉ膜を２００ｎｍ、Ｔｉを含むアルミニウ
ム膜５００ｎｍ、Ｔｉ膜１００ｎｍをスパッタ法で連続して形成した３層構造の積層膜と
する。
【０１１０】
次に、パッシベーション膜１５８として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成す
る。（図４（Ｃ））なお、この状態における上面図を図６（Ｂ）及び図７（Ｂ）に示す。
図６（Ｂ）中のＡ−Ａ’断面が図４（Ｃ）Ａ−Ａ’に相当する。また、図７（Ｂ）中のＢ
−Ｂ’断面が図４（Ｃ）Ｂ−Ｂ’に相当する。
【０１１１】
この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラズマ
処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第１、第２層間
絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜１５８の膜
質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散するた
め、効果的に活性層を水素化することができる。
【０１１２】
また、パッシベーション膜１５８を形成した後に、さらに水素化工程を行っても良い。
例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、水
素化工程後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置
において、パッシベーション膜１５８に開口部（図示せず）を形成しておいても良い。
【０１１３】
その後、有機樹脂からなる第３層間絶縁膜１５９を約１μmの厚さに形成する。有機樹
脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が
簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点など
が上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもで
きる。ここでは、アクリルを用い、熱焼成して形成する。
【０１１４】
次に、画素回路となる領域において、第３層間絶縁膜１５９上に遮蔽膜１６０を形成す
る。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。遮
蔽膜１６０はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元
素でなる膜またはいずれかの元素を主成分とする膜で１００〜３００ｎｍの厚さに形成す
る。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成す
る。
【０１１５】
なお、第３層間絶縁膜１５９上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成してお
くと、この上に形成する遮蔽膜の密着性を高めることができる。また、有機樹脂で形成し
た第３層間絶縁膜１５９の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質に
より膜上に形成する遮蔽膜の密着性を向上させることができる。
【０１１６】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配
線を形成することも可能である。例えば、駆動回路内で回路間をつなぐ接続配線を形成で
きる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予め第３
層間絶縁膜にコンタクトホールを形成しておく必要がある。
【０１１７】
次に、遮蔽膜１６０の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化
法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物１６１を形成
する。本実施例では遮蔽膜１６０としてアルミニウムを主成分とする膜を用いたため、陽
極酸化物１６１として酸化アルミニウム膜（アルミナ膜）が形成される。
【０１１８】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレング
リコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコー
ルとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜１６０が形
成されている基板を溶液に浸し、遮蔽膜１６０を陽極として、一定（数ｍＡ〜数十ｍＡ）
の直流電流を流す。
【０１１９】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定
電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達した
ところで陽極酸化処理を終了させる。このようにして遮蔽膜１６０の表面には厚さ約５０
ｎｍの陽極酸化物１６１を形成することができる。また、その結果、遮蔽膜１６０の膜厚
は９０ｎｍとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製す
る素子の大きさ等によって当然最適値は変化しうるものである。
【０１２０】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶
縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても
良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamon
d  like  carbon）膜、酸化タンタル膜または有機樹脂膜を用いても良い。さらに、これ
らを組み合わせた積層膜を用いても良い。
【０１２１】
次に、第３層間絶縁膜１５９、パッシベーション膜１５８にドレイン配線１５７に達す
るコンタクトホールを形成し、画素電極１６２を形成する。なお、画素電極１６３は隣接
する別の画素の画素電極である。画素電極１６２、１６３は、透過型液晶表示装置とする
場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い
。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１
１０ｎｍの厚さにスパッタ法で形成する。
【０１２２】
また、この時、画素電極１６２と遮蔽膜１６０とが陽極酸化物１６１を介して重なり、
保持容量（キャハ゜シタンス・ストレーシ゛）１６４を形成する。なお、この場合、遮蔽
膜１６０をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン
電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１２３】
こうして同一基板上に、駆動回路と画素回路とを有したアクティブマトリクス基板が完
成した。なお、図５においては、駆動回路にはｐチャネル型ＴＦＴ３０１、ｎチャネル型
ＴＦＴ３０２、３０３が形成され、画素回路にはｎチャネル型ＴＦＴでなる画素ＴＦＴ３
０４が形成される。
【０１２４】
図５の断面図に対応する上面図を図８（Ｂ）に示し、共通の符号を用いた。また、図６
（Ｂ）で示した上面図は図８（Ａ）の一部を示した図であり、共通の符号を用いた。
【０１２５】
駆動回路のｐチャネル型ＴＦＴ３０１には、チャネル形成領域２０１、ソース領域２０
２、ドレイン領域２０３がそれぞれｐ型不純物領域（ａ）で形成される。但し、厳密には
ソース２０２領域及びドレイン領域２０３に１×１０16〜５×１０18atoms/cm3の濃度で
リンを含んでいる。
【０１２６】
また、ｎチャネル型ＴＦＴ３０２には、チャネル形成領域２０４、ソース領域２０５、
ドレイン領域２０６、そしてチャネル形成領域とドレイン領域との間に、ゲート絶縁膜を
介してゲート配線と重なった領域（本明細書中ではこのような領域をＬov領域という。な
お、ovはoverlapの意味で付した。）２０７が形成される。この時、Ｌov領域２０７は２
×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と全部重なるよ
うに形成される。
【０１２７】
また、ｎチャネル型ＴＦＴ３０３には、チャネル形成領域２０８、ソース領域２０９、
ドレイン領域２１０、そしてチャネル形成領域を挟むようにしてＬＤＤ領域２１１、２１
２が形成される。即ち、ソース領域とチャネル形成領域との間及びドレイン領域とチャネ
ル形成領域との間にＬＤＤ領域が形成される。
【０１２８】
なお、この構造ではＬＤＤ領域２１１、２１２の一部がゲート配線と重なるように配置
されたために、ゲート絶縁膜を介してゲート配線と重なった領域（Ｌov領域）とゲート配
線と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、offはof
fsetの意味で付した。）が実現されている。
【０１２９】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ３０２のＬov領域２０７の長
さ（幅）は０．３〜３．０μｍ、代表的には０．５〜１．５μｍとすれば良い。また、ｎ
チャネル型ＴＦＴ３０３のＬov領域の長さ（幅）は０．３〜３．０μｍ、代表的には０，
５〜１．５μｍ、Ｌoff領域の長さ（幅）は１．０〜３．５μｍ、代表的には１．５〜２
．０μｍとすれば良い。また、画素ＴＦＴ３０４に設けられるＬoff領域２１７〜２２０
の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば良い。
【０１３０】
また、本実施例ではゲート配線をダブルゲート構造としたが、トリプルゲート構造とい
ったマルチゲート構造として各回路の信頼性を向上させてもよい。また、シングルゲート
構造としてもよい。
【０１３１】
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用い
たことで、必要な容量を形成するために必要な保持容量の占有面積を少なくすることがで
きる。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電
極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させ
ることができる。
【０１３２】
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本
出願人による特願平９−３１６５６７号出願、特願平９−２７３４４４号出願または特願
平１０−２５４０９７号出願に記載された構造の保持容量を用いることもできる。
【０１３３】
また、本願発明の構造は、ゲート配線と上層配線とが重なった領域に第２の層間絶縁膜
を設ける構成に特徴があるので、それ以外の構成については実施者が適宜決定すればよい
。
【０１３４】
ここでアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製す
る工程を説明する。図９に示すように、図５の状態の基板に対し、配向膜５０１を形成す
る。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５０２には、透明
導電膜５０３と、配向膜５０４とを形成する。なお、対向基板には必要に応じてカラーフ
ィルターや遮蔽膜を形成しても良い。
【０１３５】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角
を持って配向するように調節する。そして、画素回路と、駆動回路が形成されたアクティ
ブマトリクス基板と対向基板とを、公知のセル組み工程によってシール材５０７やスペー
サ５０６などを介して貼りあわせる。その後、両基板の間に液晶５０５を注入し、封止剤
（図示せず）によって完全に封止する。液晶には公知の液晶材料を用いれば良い。このよ
うにして図９に示すアクティブマトリクス型液晶表示装置が完成する。
【０１３６】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１０の斜視図を用いて説
明する。なお、図１０は、図１〜図５の断面構造図と対応付けるため、共通の符号を用い
ている。アクティブマトリクス基板は、石英基板１０１上に形成された、画素回路８０１
と、ゲート線（走査線）側駆動回路８０２と、ソース線（信号線）側駆動回路８０３で構
成される。画素回路の画素ＴＦＴ３０４はｎチャネル型ＴＦＴであり、周辺に設けられる
駆動回路はＣＭＯＳ回路を基本として構成されている。ゲート線側駆動回路８０２と、ソ
ース線側駆動回路８０３はそれぞれゲート配線１２８とソース配線１５４で画素回路８０
１に接続されている。また、ＦＰＣ８０４が接続された外部入出力端子８０５から駆動回
路の入出力端子までの接続配線８０６、８０７が設けられている。
【０１３７】
次に、図１０に示したアクティブマトリクス型液晶表示装置の回路構成の一例を図１１に
示す。本実施例のアクティブマトリクス型液晶表示装置は、画像信号駆動回路９０１、ゲ
ート線側駆動回路（Ａ）９０７、ゲート線側駆動回路（Ｂ）９１１、プリチャージ回路９
１２、画素回路９０６を有している。なお、本明細書中において、駆動回路にはソース線
側駆動回路９０１およびゲート線側駆動回路９０７が含まれる。
【０１３８】
ソース線側駆動回路９０１は、シフトレジスタ回路９０２、レベルシフタ回路９０３、
バッファ回路９０４、サンプリング回路９０５を備えている。また、ゲート線側駆動回路
（Ａ）９０７は、シフトレジスタ回路９０８、レベルシフタ回路９０９、バッファ回路９
１０を備えている。ゲート線側駆動回路（Ｂ）９１１も同様な構成である。
【０１３９】
このように本発明は、同一基板上に画素回路と該画素回路を制御するための駆動回路と
を少なくとも含む半導体装置、例えば同一基板上に信号処理回路、駆動回路および画素回
路とを具備した半導体装置を実現しうる。
【０１４０】
また、本実施例の図２（Ａ）までの工程を行うと、結晶格子に連続性を持つ特異な結晶
構造の結晶質シリコン膜が形成される。以下、本出願人が実験的に調べた結晶構造の特徴
について概略を説明する。なお、この特徴は、本実施例によって完成されたＴＦＴの活性
層を形成する半導体層の特徴と一致する。
【０１４１】
上記結晶質シリコン膜は、微視的に見れば複数の針状又は棒状の結晶（以下、棒状結晶
と略記する）が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡
法）による観察で容易に確認できる。
【０１４２】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると結晶質シリコン膜の表面（
チャネルを形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面と
して｛１１０｝面を有することを確認できる。この時、電子線回折で分析を行えば｛１１
０｝面に対応する回折斑点がきれいに現れるのを確認することができる。また、各斑点は
同心円上に分布を持っていることも確認できる。
【０１４３】
また、個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察すると、結晶粒界において結晶格子に連続性があることを確認でき
る。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易に確
認することができる。
【０１４４】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Sh
imokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp
.751-758，1988」に記載された「Planar boundary 」である。
【０１４５】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
【０１４６】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ
３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータ
であり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１４７】
実際に本実施例の結晶質シリコン膜を詳細にＴＥＭを用いて観察すれば、結晶粒界の殆
ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、典型的には｛２１１｝双晶
粒界であることが判る。
【０１４８】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝で
ある場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３
の対応粒界となることが知られている。本実施例の結晶質シリコン膜は、結晶粒界におい
て隣接する結晶粒の各格子縞がまさに約70.5°の角度で連続しており、その事からこの結
晶粒界はΣ３の対応粒界であると言える。
【０１４９】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の対応粒界も存在す
る。いずれにしても不活性であることに変わりはない。
【０１５０】
この様な対応粒界は、同一面方位の結晶粒の間にしか形成されない。即ち、本実施例の
結晶質シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に渡ってこの
様な対応粒界を形成しうる。
【０１５１】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は実質的に結晶粒界が存在しない見
なすことができる。
【０１５２】
またさらに、８００〜１１５０℃という高い温度での熱処理工程（実施例１における熱
酸化工程に相当する）によって結晶粒内に存在する欠陥が殆ど消滅していることがＴＥＭ
観察によって確認されている。これはこの熱処理工程の前後で欠陥数が大幅に低減されて
いることからも明らかである。
【０１５３】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では本実施例の結晶質シリコン膜のスピン
密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1017spins/cm3以下）であるこ
とが判明している。ただし、この測定値は現存する測定装置の検出限界に近いので、実際
のスピン密度はさらに低いと予想される。
【０１５４】
以上の事から、本実施例の結晶質シリコン膜は結晶粒内の欠陥が極端に少なく、結晶粒
界が実質的に存在しないと見なせるため、単結晶シリコン膜又は実質的な単結晶シリコン
膜と考えて良い。  
【実施例２】
【０１５５】
実施例１では、結晶構造を含む半導体膜の形成方法として、結晶化を助長する触媒元素
を用いる例を示したが、本実施例では、そのような触媒元素を用いずに熱結晶化またはレ
ーザー結晶化によって結晶構造を含む半導体膜を形成する場合を示す。
【０１５６】
熱結晶化による場合、非晶質構造を示す半導体膜を形成した後、６００〜６５０℃の温
度で１５〜２４時間の熱処理を行えばよい。即ち、６００℃を越える温度で熱処理を行う
ことにより自然核が発生し、結晶化が進行する。
【０１５７】
また、レーザー結晶化による場合、非晶質構造を含む半導体膜を形成した後、レーザー
アニ―ルを行えばよい。これにより短時間で結晶構造を含む半導体膜を形成することがで
きる。勿論、レーザーアニ―ルの代わりにランプアニ―ルを用いてもよい。また、基板と
して、石英基板の他にガラス基板やプラスチック基板を用いることが可能である。
【０１５８】
また、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成すること
も有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えない
ようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることができ
る。
【０１５９】
このように、本発明に用いる結晶構造を含む半導体膜は、公知のあらゆる手段を用いて形
成することができる。  
【実施例３】
【０１６０】
本実施例は、実施例１とは異なる方法によりコンタクトホールを形成する例である。本
実施例では、活性化の後、コンタクトホールを形成し、第２層間絶縁膜を積層した後、再
度パターニングを行うことによってコンタクトホールを形成する。基本的な構成は、実施
例１とほぼ同様であるので、相違点のみに着目して説明する。
【０１６１】
まず、実施例１に従って、第１の層間絶縁膜１４９を積層した後、活性化を行い、図３
（Ｄ）の状態を得る。なお、図３（Ｄ）に対応する図を図１２（Ａ）に示す。
【０１６２】
次いで、ソース領域またはドレイン領域に達するコンタクトホールを形成する。なお、
同一のマスクを用いてゲート絶縁膜と第１層間絶縁膜とを同時または順次エッチングする
。（図１２（Ｂ））この時のエッチングをドライエッチングで行えば微細なコンタクトホ
ール（０．５μｍ〜１．５μｍ）の形成が可能である。
【０１６３】
次いで、第２層間絶縁膜１２０１を積層し、図１２（Ｃ）の状態を得る。第２層間絶縁
膜は実施例１と同一の組成を有する絶縁膜を用いた。次いで、第２層間絶縁膜１２０１の
パターニングを行った後、実施例１と同様にソース配線、ドレイン配線の形成を行い、実
施例１の図４（Ｃ）に相当する図１２（Ｄ）の状態を得る。なお、第２層間絶縁膜のパタ
ーニングにおいて、ウエットエッチングを用いるとテーパー形状が得られるので、その上
に形成されるソース配線、ドレイン配線のカバレッジが良好となる。以降の工程は実施例
１と同一であるため省略する。
【０１６４】
このように、本実施例では、膜質の異なる第１層間絶縁膜と第２層間絶縁膜とを別々に
エッチングすることで、オーバーエッチングが少なく、形状の良好なコンタクトホールを
形成することができる。こうすることにより、確実なコンタクト接続が行えるため歩留ま
りを向上させることができた。
【０１６５】
なお、本実施例の構成は実施例１または実施例２の構成と自由に組み合わせることが可能
である。  
【実施例４】
【０１６６】
本実施例は、ゲート絶縁膜のパターニングをゲート電極のパターニング後に行い、コンタ
クトホール形成を容易に可能とした例である。基本的な構成は、実施例１とほぼ同様であ
るので、相違点のみに着目して説明する。
【０１６７】
まず、実施例１に従って、図２（Ｅ）の状態を得る。なお、図２（Ｅ）に対応する図を
図１３（Ａ）に示す。
【０１６８】
次いで、ゲート電極をマスクとしてエッチングを行いゲート絶縁膜１３０１を形成した
。（図１３（Ｂ））その後、レジストマスク１３０４を用いてｐ型不純物元素のドーピン
グを行い、実施例１と同じ濃度に添加されたｐ型不純物領域（ａ）１３０２、１３０３を
形成する。ただし、活性層が露呈した状態でドーピングを行うため実施例１とはドーピン
グ条件を変えなければならない。（図１３（Ｃ））
【０１６９】
次にレジストマスク１３０４を除去し、レジストマスク１３０５〜１３０８を形成する
。そして、レジストマスク１３０５〜１３０８を用いてｎ型不純物元素のドーピングを行
い、実施例１と同じ濃度に添加されたｎ型不純物領域（ａ）１３０９〜１３１５を形成す
る。ただし、実施者は活性層が露呈した状態でドーピングを行うため実施例１とはドーピ
ング条件を変えなければならない。（図１３（Ｄ））
【０１７０】
次にレジストマスク１３０５〜１３０８を除去し、ゲート電極をマスクとしてｎ型不純
物元素のドーピングを行い、実施例１と同じ濃度に添加されたｎ型不純物領域（ｃ）１４
０１〜１４０４を形成する。ただし、実施者は活性層が露呈した状態でドーピングを行う
ため実施例１とはドーピング条件を変えなければならない。（図１４（Ａ））
【０１７１】
次いで、実施例１と同様にして第１層間絶縁膜１４０５の成膜を行った後、活性化工程
を行った。（図１４（Ｂ））ただし、本実施例においては、第１層間絶縁膜のみで活性層
が覆われている部分があるため、活性層を保護する最低限の膜厚が第１層間絶縁膜に必要
とされる。ここでの第１層間絶縁膜の膜厚として、代表的には５０ｎｍ〜２００ｎｍであ
ればよい。
【０１７２】
次いで、実施例１と同様に第２層間絶縁膜１４０６を形成する。（図１４（Ｃ））
【０１７３】
次いで、実施例１と同様に第１層間絶縁膜と第２層間絶縁膜を同時または順次エッチン
グを行ってソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソー
ス配線及びドレイン配線を形成する。（図１４（Ｄ））以降の工程は実施例１と同一であ
るため省略する。
【０１７４】
また、本実施例においては、ゲート絶縁膜のエッチングをゲート配線形成直後に行った
例を示したが、ゲート絶縁膜の除去工程を施すのは、ゲート配線形成直後から第２層間絶
縁膜形成前までの間であればよい。
【０１７５】
こうすることにより、開口する絶縁膜の積層数を低減できるので歩留まりを向上させる
ことができた。ただし、実施例１と同様に第１層間絶縁膜と第２層間絶縁膜のエッチング
レートを考慮にいれることが必要である。
【０１７６】
なお、本実施例の構成は実施例１〜３の構成を自由に組み合わせることが可能である。  
【実施例５】
【０１７７】
本実施例では、本発明をシリコン基板上に作製した半導体装置に適用した場合について
説明する。典型的には、画素電極として反射率の高い金属膜を用いた反射型液晶表示装置
に適用できる。
【０１７８】
本実施例は、実施例１の基板としてシリコン基板（シリコンウェハ）を用い、シリコン
基板に直接的にｎ型またはｐ型不純物元素を添加してＬＤＤ領域、ソース領域またはドレ
イン領域といった不純物領域を形成する。その際、各不純物領域の形成順序やゲート絶縁
膜の形成順序は問わない。
【０１７９】
なお、本実施例の構成は実施例１〜４のいずれの構成とも自由に組み合わせることが可
能である。但し、活性層となる半導体層は単結晶シリコン基板と決まっているので、結晶
化工程以外での組み合わせとなる。    
【実施例６】
【０１８０】
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に
用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡ
Ｎ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０１８１】
なお、本実施例の構成は、実施例１〜５のいずれの構成とも自由に組み合わせることが
可能である。    
【実施例７】
【０１８２】
本実施例では、同一基板上にメモリ部と駆動回路とを一体形成した半導体装置に適用し
た場合について説明する。
【０１８３】
なお、メモリ部は不揮発性メモリ（ここではＥＥＰＲＯＭ）で形成され、図１５ではそ
のメモリセルに形成される一つのメモリトランジスタ（メモリセルトランジスタともいう
）を例示する。実際には複数のメモリセルが集積化されてメモリ部を形成する。ここでは
集積度の高いフラッシュメモリ（フラッシュＥＥＰＲＯＭ）を用いて説明する。
【０１８４】
メモリトランジスタはソース領域１５０５、ドレイン領域１５０８、低濃度不純物領域
（ＬＤＤ領域ともいう）１５０６及びチャネル形成領域１５０７を含む活性層、ゲート絶
縁膜１５００、第１層間絶縁膜１５０１、第２層間絶縁膜１５０２ｃ、浮遊ゲート電極１
５０９、第３ゲート絶縁膜１１、制御ゲート電極１５１０、そして第３層間絶縁膜１５０
３を介して形成された共通ソース配線１５１２、ビット配線（ドレイン配線）１５１１を
有して形成される。
【０１８５】
ソース領域１５０５は浮遊ゲート電極１５０９に捕獲されたキャリア（電子）
を共通ソース配線１５１２に引き抜くための領域であり消去領域とも言える。なお、図１
５ではチャネル形成領域１５０７との間にＬＤＤ領域１５０６を設けているが、形成しな
くても良い。また、ドレイン領域１５０８は電気的に孤立した浮遊ゲート電極１５０９に
キャリアを注入するための領域であり書き込み領域とも言える。さらに、ドレイン領域１
５０８はメモリトランジスタに記憶されたデータをビット配線１５１１に読み出すための
読み出し領域としても機能する。
【０１８６】
なお、ゲート絶縁膜１５００としてはトンネル電流（ファウラノルドハイム電流）が流
れる程度に薄い絶縁膜（膜厚が３〜２０nm、好ましくは５〜１０nm）を用いる必要がある
ため、活性層を酸化して得られた酸化膜（活性層が珪素ならば酸化珪素膜）を用いること
が好ましい。勿論、膜厚の均一性と確執さえ良ければ、ＣＶＤ法やスパッタ法等の気相法
で第１ゲート絶縁膜を形成することもできる。
【０１８７】
本実施例においては、制御ゲート電極１５１０とビット配線１５１１または共通ソース
配線１５１２との重なり部分に生じる寄生容量を第２層間絶縁膜１５０２ｃによって低減
した。
【０１８８】
また、駆動回路部を形成する具体例としてＣＭＯＳ回路を示す。実際には、ＣＭＯＳ回
路を基本回路としてフリップフロップ回路等の論理回路が形成され、それらが集積化され
て駆動回路部を形成する。ＣＭＯＳ回路においても、ゲート配線と上層配線との寄生容量
を低減するための第２層間絶縁膜１５０２ａ、１５０２ｂが設けられている。
【０１８９】
このように本願発明は様々な半導体素子に適用することができる。
【０１９０】
なお、本実施例の構成は、実施例１〜６のいずれの構成とも自由に組み合わせることが
可能である。  
【実施例８】
【０１９１】
本実施例では異方性エッチングを利用した例である。基本的な構成は、実施例１または
実施例３とほぼ同様であるので、相違点のみに着目して図１６を用いて説明する。
【０１９２】
本実施例においては、実施例３と同様にゲート電極をマスクとして、ゲート絶縁膜をエ
ッチングし、第１層間絶縁膜を成膜した後、活性化を行って図１４（Ｂ）と同じ状態を得
た。
【０１９３】
次いで、第１層間絶縁膜に異方性エッチングを行い、ゲート電極の両側に三角形状の絶
縁物１６０１を形成する。この際、ゲート配線を保護するための保護膜（図示しない）を
あらかじめ形成しておくことが好ましい。
【０１９４】
次いで、第２の層間絶縁膜１６０２を形成する。その後、第２層間絶縁膜にエッチング
を行ってソース領域またはドレイン領域に達するコンタクトホールを形成した後、ソース
配線及びドレイン配線を形成する。以降の工程は実施例１と同一であるため省略する。
【０１９５】
こうすることにより、開口する絶縁膜の積層数を低減できるのでコンタクトホール形成
が簡略化され、歩留まりを向上させることができた。
【０１９６】
また、ゲート電極形成直後に三角形状の絶縁物１６０１を形成し、それを利用してＬＤ
Ｄ領域などの不純物領域を形成する工程としてもよい。
【０１９７】
なお、本実施例の構成は、実施例１〜７のいずれの構成とも自由に組み合わせることが
可能である。  
【実施例９】
【０１９８】
本実施例では、本発明をボトムゲート型ＴＦＴに用いた場合について説明する。
具体的には、逆スタガ型ＴＦＴに用いた場合を図１７に示す。本発明の逆スタガ型ＴＦＴ
の場合、実施例１のトップゲート型ＴＦＴとはゲート配線と活性層の位置関係が異なる以
外、特に大きく異なることはない。従って、本実施例では、図５に示した構造と大きく異
なる点に注目して説明を行い、その他の部分は図５と同一であるため説明を省略する。実
施例１と同様にして、寄生容量を低減するための第２層間絶縁膜４６、４７が形成されて
いる。この第２層間絶縁膜は実施例１に示した方法で形成する。
【０１９９】
図１７において、１１、１２はそれぞれシフトレジスタ回路等を形成するＣＭＯＳ回路
のｐチャネル型ＴＦＴ、ｎチャネル型ＴＦＴ、１３はサンプリング回路等を形成するｎチ
ャネル型ＴＦＴ、１４は画素回路を形成するｎチャネル型ＴＦＴである。これらは下地膜
を設けた基板上に形成されている。
【０２００】
また、１５はｐチャネル型ＴＦＴ１１のゲート配線、１６はｎチャネル型ＴＦＴ１２の
ゲート配線、１７はｎチャネル型ＴＦＴ１３のゲート配線、１８はｎチャネル型ＴＦＴ１
４のゲート配線であり、実施例１で説明したゲート配線と同じ材料を用いて形成すること
ができる。また、１９はゲート絶縁膜であり、これも実施例１と同じ材料を用いることが
できる。
【０２０１】
その上には各ＴＦＴ１１〜１４の活性層（活性層）が形成される。なお、ゲート絶縁膜
及び活性層を構成する半導体膜の作製時においては、大気にふれることなくスパッタ法ま
たはＰＣＶＤ法で連続成膜を行い、形成することが好ましい。
ｐチャネル型ＴＦＴ１１の活性層には、ソース領域２０、ドレイン領域２１、チャネル形
成領域２２が形成される。
【０２０２】
また、ｎチャネル型ＴＦＴ１２の活性層には、ソース領域２３、ドレイン領域２４、Ｌ
ＤＤ領域（この場合、Ｌov領域２５）、チャネル形成領域２６が形成される。
【０２０３】
また、ｎチャネル型ＴＦＴ１３の活性層には、ソース領域２７、ドレイン領域２８、Ｌ
ＤＤ領域（この場合、Ｌov領域２９a、３０a及びＬoff領域２９b、３０b）、チャネル形
成領域３１が形成される。
【０２０４】
また、ｎチャネル型ＴＦＴ１４の活性層には、ソース領域３２、ドレイン領域３３、Ｌ
ＤＤ領域（この場合、Ｌoff領域３４〜３７）、チャネル形成領域３８、３９、ｎ+領域４
０が形成される。
【０２０５】
なお、４１〜４５で示される絶縁膜は、チャネル形成領域を保護する目的とＬＤＤ領域を
形成する目的のために形成されている。
【０２０６】
以上のように本発明を逆スタガ型ＴＦＴに代表されるボトムゲート型ＴＦＴに適用する
ことは容易である。なお、本実施例の逆スタガ型ＴＦＴを作製するにあたっては、本明細
書中に記載された他の実施例に示される作製工程を、公知の逆スタガ型ＴＦＴの作製工程
に適用すれば良い。
【０２０７】
なお、本実施例の構成は、実施例１〜８のいずれの構成とも自由に組み合わせることが
可能である。  
【実施例１０】
【０２０８】
本発明はアクティブマトリクス型ＥＬ（エレクトロルミネッセンス）ディスプレイに適
用することも可能である。その例を図１８に示す。
【０２０９】
図１８はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は画素回路を
表しており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動回路８３が設けられている。
また、画素回路８１の各画素は、スイッチ用ＴＦＴ８４、コンデンサ８５、電流制御用Ｔ
ＦＴ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（また
は８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用
ＴＦＴ８６には、電源線９０a、９０bが接続される。
【０２１０】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方
向駆動回路８３または電流制御用ＴＦＴ８６に用いられるＴＦＴを５のｐチャネル型ＴＦ
Ｔ３０１、ｎチャネル型ＴＦＴ３０２または３０３を組み合わせて形成する。また、スイ
ッチ用ＴＦＴ８４のＴＦＴを図５のｎチャネル型ＴＦＴ３０４で形成する。
【０２１１】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１〜９の
いずれの構成を組み合わせても良い。  
【実施例１１】
【０２１２】
本発明によって作製された液晶表示装置は様々な液晶材料を用いることが可能である。
そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリマー分散型液晶）、ＦＬＣ（強誘電性
液晶）、ＡＦＬＣ（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物が挙げられる。
【０２１３】
例えば、「H.Furue et al.;Charakteristics and Drivng Scheme of Polymer-Stabiliz
ed Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gr
ay-Scale Capability,SID,1998」、「T.Yoshida et al.;A Full-Color Thresholdless An
tiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time,841,SI
D97DIGEST,1997」、または米国特許第5,594,569号に開示された材料を用いることができ
る。
【０２１４】
特に、しきい値なし（無しきい値）の反強誘電性液晶（Thresholdless Antiferroelect
ric LCD：ＴＬ−ＡＦＬＣと略記する）を使うと、液晶の動作電圧を±２．５Ｖ程度に低
減しうるため電源電圧として５〜８Ｖ程度で済む場合がある。
即ち、ドライバー回路と画素マトリクス回路を同じ電源電圧で動作させることが可能とな
り、液晶表示装置全体の低消費電力化を図ることができる。
【０２１５】
また、無しきい値反強誘電性液晶は、Ｖ字型の電気光学応答特性を示すものがあり、そ
の駆動電圧が約±２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出されている。
【０２１６】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対す
る光透過率の特性を示す例を図１９に示す。図１９に示すグラフの縦軸は透過率（任意単
位）、横軸は印加電圧である。なお、液晶パネルの入射側の偏光板の透過軸は、液晶パネ
ルのラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法
線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板
の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０２１７】
また、強誘電性液晶や反強誘電性液晶はＴＮ液晶に比べて応答速度が速いという利点を
もつ。上記実施例で用いるような結晶質ＴＦＴは非常に動作速度の速いＴＦＴを実現しう
るため、強誘電性液晶や反強誘電性液晶の応答速度の速さを十分に生かした画像応答速度
の速い液晶表示装置を実現することが可能である。
【０２１８】
なお、本実施例の液晶表示装置をパーソナルコンピュータ等の電子機器の表示ディスプ
レイとして用いることが有効であることは言うまでもない。
【０２１９】
また、本実施例の構成は、実施例１〜９のいずれの構成とも自由に組み合わせることが
可能である。  
【実施例１２】
【０２２０】
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例に
ついて説明する。なお、図２０（Ａ）は本発明のＥＬ表示装置の上面図であり、図２０（
Ｂ）はその断面図である。
【０２２１】
図２０（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動
回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦ
ＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２２２】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４
を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シ
ール材４１０４が設けられている。
【０２２３】
また、図２０（Ｂ）は図２０（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００
１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０２２４】
本実施例では、駆動ＴＦＴ４２０１には図５のｐチャネル型ＴＦＴまたはｎチャネル型
ＴＦＴと同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図５のｐチャネル
型ＴＦＴと同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ
４２０２のゲートに接続された保持容量（図示せず）
が設けられる。
【０２２５】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦
化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する
画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸
化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いる
ことができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２６】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素
電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の
上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公
知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低
分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い
。
【０２２７】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また
、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由
に組み合わせて積層構造または単層構造とすれば良い。
【０２２８】
ＥＬ層４３０４の上には周期表の１族または２族に属する元素を含む導電膜（代表的に
はアルミニウム、銅もしくは銀に、アルカリ金属元素もしくはアルカリ土類金属元素を含
ませた導電膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０
４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両
者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に
触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマル
チチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜
を可能とする。
【０２２９】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続さ
れる。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性
フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２３０】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５から
なるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４
１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。
【０２３１】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミッ
クス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラス
チック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエス
テルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホ
イルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２３２】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０２３３】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、
ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹
脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いる
ことができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もし
くは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
【０２３４】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化
バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペー
サを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
【０２３５】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に
接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆
動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器
と電気的に接続される。
【０２３６】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うよ
うに第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となってい
る。こうして図２０（Ｂ）の断面構造を有するＥＬ表示装置となる。
【０２３７】
ここで画素部のさらに詳細な断面構造を図２１に、上面構造を図２２（Ａ）に、回路図
を図２２（Ｂ）に示す。図２１、図２２（Ａ）及び図２２（Ｂ）では共通の符号を用いる
ので互いに参照すれば良い。
【０２３８】
図２１において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図５の
ｎチャネル型ＴＦＴを用いて形成される。従って、構造の説明はｎチャネル型ＴＦＴの説
明を参照すれば良い。また、４４０３で示される配線は、スイッチング用ＴＦＴ４４０２
のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線である。
【０２３９】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが
、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプ
ルゲート構造であっても良い。
【０２４０】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４
０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６
は図５のｐチャネル型ＴＦＴ３０１を用いて形成される。従って、構造の説明はｐチャネ
ル型ＴＦＴ３０１の説明を参照すれば良い。なお、本実施例ではシングルゲート構造とし
ているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【０２４１】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベー
ション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平
坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合が
ある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平
坦化しておくことが望ましい。
【０２４２】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用
ＴＦＴ４４０６のドレイン配線４４１１に電気的に接続される。透明導電膜としては、酸
化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、
酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウム
を添加したものを用いても良い。
【０２４３】
画素電極４４１０の上にはＥＬ層４４１１が形成される。なお、図２１では一画素しか
図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層
を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け
、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌ
ｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ
１といった蛍光色素を添加することで発光色を制御することができる。
【０２４４】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い
。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分
子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無
機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２４５】
次に、ＥＬ層４４１１の上には導電膜からなる陰極４４１２が設けられる。本実施例の
場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ
膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族も
しくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれ
ば良い。
【０２４６】
この陰極４４１２まで形成された時点でＥＬ素子４４１３が完成する。なお、ここでい
うＥＬ素子４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１１及び陰極４４１２で
形成されたコンデンサを指す。
【０２４７】
次に、本実施例における画素の上面構造を図２２（Ａ）を用いて説明する。スイッチン
グ用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線
４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流
供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続さ
れる。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的
に接続される。
【０２４８】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、
電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶
縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も
保持容量として用いることが可能である。  
【実施例１３】
【０２４９】
本実施例では、実施例１２とは異なる画素構造を有したＥＬ表示装置について説明する
。説明には図２３を用いる。なお、図２２と同一の符号が付してある部分については実施
例１２の説明を参照すれば良い。
【０２５０】
図２３では電流制御用ＴＦＴ４５０１として図５のｎチャネル型ＴＦＴと同一構造のＴ
ＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイッチング用
ＴＦＴ４４０２のドレイン配線４４０５に電気的に接続されている。また、電流制御用Ｔ
ＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続されている。
【０２５１】
本実施例では、導電膜からなる画素電極４５０４がＥＬ素子の陰極として機能する。具
体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に
属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２５２】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２３では一画素しか
図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好まし
くはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（
ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０２５３】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施
例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウ
ムと酸化亜鉛との化合物からなる導電膜を用いる。
【０２５４】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでい
うＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で
形成されたコンデンサを指す。
【０２５５】
ＥＬ素子に加える電圧が１０Ｖ以上といった高電圧の場合には、電流制御用ＴＦＴ４５０
１においてホットキャリア効果による劣化が顕在化してくる。このような場合に、電流制
御用ＴＦＴ４５０１として本発明の構造のｎチャネル型ＴＦＴを用いることは有効である
。
【０２５６】
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０
９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで
図２２（Ａ）、（Ｂ）に示した保持容量４４１８と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキ
ャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量
で保持容量を代用しうる。
【０２５７】
なお、ＥＬ素子に加える電圧が１０Ｖ以下、好ましくは５Ｖ以下となった場合、上記ホ
ットキャリア効果による劣化はさほど問題とならなくなるため、図２３においてＬＤＤ領
域４５０９を省略した構造のｎチャネル型ＴＦＴを用いても良い。  
【実施例１４】
【０２５８】
本実施例では、実施例１２もしくは実施例１３に示したＥＬ表示装置の画素部に用いる
ことができる画素構造の例を図２４（Ａ）〜（Ｃ）に示す。なお、本実施例において、４
６０１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ
４６０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６
、４６０８は電流供給線、４６０７はＥＬ素子とする。
【０２５９】
図２４（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即
ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２６０】
また、図２４（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合
の例である。なお、図２４（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重な
らないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場合、電流供給線４６０８とゲート
配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化する
ことができる。
【０２６１】
また、図２４（Ｃ）は、図２４（Ｂ）の構造と同様に電流供給線４６０８をゲート配線
４６０３と平行に設け、さらに、二つの画素を電流供給線４６０８を中心に線対称となる
ように形成する点に特徴がある。また、電流供給線４６０８をゲート配線４６０３のいず
れか一方と重なるように設けることも有効である。この場合、電流供給線の本数を減らす
ことができるため、画素部をさらに高精細化することができる。  
【実施例１５】
【０２６２】
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２５（Ａ）
、（Ｂ）に示す。なお、本実施例において、４７０１はスイッチング用ＴＦＴ４７０２の
ソース配線、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線、４７０４は電流制
御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電流供給線、、
４７０７は電源制御用ＴＦＴ、４７０８は電源制御用ゲート配線、４７０９はＥＬ素子と
する。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照す
ると良い。
【０２６３】
また、本実施例では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子
４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に
電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７
０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成す
るのが好ましい。
【０２６４】
また、図２５（Ａ）は、二つの画素間で電流供給線４７０６を共通とした場合の例であ
る。即ち、二つの画素が電流供給線４７０６を中心に線対称となるように形成されている
点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。
【０２６５】
また、図２５（Ｂ）は、ゲート配線４７０３と平行に電流供給線４７１０を設け、ソー
ス配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、
図２５（Ｂ）では電流供給線４７１０とゲート配線４７０３とが重ならないように設けた
構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なる
ように設けることもできる。この場合、電流供給線４７１０とゲート配線４７０３とで専
有面積を共有させることができるため、画素部をさらに高精細化することができる。  
【実施例１６】
【０２６６】
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２６（Ａ）
、（Ｂ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２の
ソース配線、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線、４８０４は電流制
御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電流供給線、、
４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消
去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。
【０２６７】
消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲートに接続され、電
流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになってい
る。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとし
ても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造と
することが好ましい。
【０２６８】
また、図２６（Ａ）は、二つの画素間で電流供給線４８０６を共通とした場合の例であ
る。即ち、二つの画素が電流供給線４８０６を中心に線対称となるように形成されている
点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。
【０２６９】
また、図２６（Ｂ）は、ゲート配線４８０３と平行に電流供給線４８１０を設け、ソー
ス配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図２
６（Ｂ）では電流供給線４８１０とゲート配線４８０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるよう
に設けることもできる。この場合、電流供給線４８１０とゲート配線４８０３とで専有面
積を共有させることができるため、画素部をさらに高精細化することができる。  
【実施例１７】
【０２７０】
上記ＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても良い。例えば、四つ
乃至六つまたはそれ以上のＴＦＴを設けても構わない。本発明はＥＬ表示装置の画素構造
に限定されずに実施することが可能である。
【実施例１８】
【０２７１】
本発明を実施して形成されたＣＭＯＳ回路や画素部は、ゲート配線と第２配線とを重ね
て開口率を向上させても十分寄生容量を小さくすることができた。そのため、特に対角１
インチ以下のアクティブマトリクス型液晶表示装置に用いるとより効果的である。
【０２７２】
その様な電子機器の一例として、ゴーグル型表示装置（ヘッドマウントディスプレイ）
が挙げられる。図２７を参照する。図２７には、本実施例のゴーグル型表示装置の概略構
成図が示されている。１９００はゴーグル型表示装置本体、１９０１Ｒおよび１９０１Ｌ
はレンズ、１９０２Ｒおよび１９０２Ｌは液晶パネル、１９０３Ｒおよび１９０３Ｌはバ
ックライトである。
【０２７３】
本願発明は液晶パネル１９０２Ｒ、１９０２Ｌやその他の駆動回路に適用できる。
【０２７４】
また、本実施例の構成は、実施例１〜１１のいずれの構成とも自由に組み合わせること
が可能である。  
【実施例１９】
【０２７５】
上記各実施例を実施して形成されたＣＭＯＳ回路や画素回路は様々な電気光学装置（ア
クティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレイ、ア
クティブマトリクス型ＥＣ（エレクトロクロミック）ディスプレイ）に用いることができ
る。即ち、それら電気光学装置を表示部として組み込んだ電子機器全てに本発明を実施で
きる。
【０２７６】
その様な電子機器としては、大型テレビ、ビデオカメラ、デジタルカメラ、ウエアラブ
ルディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイ
ルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２８
及び図３０に示す。
【０２７７】
図２８（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表
示部２００３やその他の駆動回路に適用することができる。
【０２７８】
図２８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願
発明を表示部２１０２、音声入力部２１０３やその他の駆動回路に適用することができる
。
【０２７９】
図２８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成さ
れる。本願発明は表示部２２０５やその他の駆動回路に適用できる。
【０２８０】
図２８（Ｄ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５
０２やその他の駆動回路に適用することができる。
【０２８１】
図２８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に
適用することができる。
【０２８２】
図３０（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を
音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の信号制御回路に適
用することができる。
【０２８３】
図３０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３やその他の信号回路に適用することができる。
【０２８４】
図３０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０２８５】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜１８のどのような組み合わせか
らなる構成を用いても実現することができる。  
【実施例２０】
【０２８６】
本発明を実施して形成された液晶表示装置はプロジェクター（リア型またはフロント型
）に用いることができる。
【０２８７】
図２９（Ａ）はフロント型プロジェクターであり、表示部２６０１、スクリーン２６０
２で構成される。本発明は表示部やその他の駆動回路に適用することができる。
【０２８８】
図２９（Ｂ）はリア型プロジェクターであり、本体２７０１、表示部２７０２、ミラー
２７０３、スクリーン２７０４で構成される。本発明は表示部やその他の駆動回路に適用
することができる。
【０２８９】
なお、図２９（Ｃ）は、図２９（Ａ）及び図２９（Ｂ）中における表示部２６０１、２
７０２の構造の一例を示した図である。表示部２６０１、２７０２は、光源光学系２８０
１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズム２
８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成される。
投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を
示したが、特に限定されず、例えば単板式であってもよい。また、図２９（Ｃ）中におい
て矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２９０】
また、図２９（Ｄ）は、図２９（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図２９（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２９１】
また、本実施例の電子機器は実施例１〜９及び実施例１１のどのような組み合わせから
なる構成を用いても実現することができる。
【図１】
2014053640.tif 000004
【図２】
2014053640.tif 000005
【図３】
2014053640.tif 000006
【図４】
2014053640.tif 000007
【図５】
2014053640.tif 000008
【図６】
2014053640.tif 000009
【図７】
2014053640.tif 000010
【図８】
2014053640.tif 000011
【図９】
2014053640.tif 000012
【図１０】
2014053640.tif 000013
【図１１】
2014053640.tif 000014
【図１２】
2014053640.tif 000015
【図１３】
2014053640.tif 000016
【図１４】
2014053640.tif 000017
【図１５】
2014053640.tif 000018
【図１６】
2014053640.tif 000019
【図１７】
2014053640.tif 000020
【図１８】
2014053640.tif 000021
【図１９】
2014053640.tif 000022
【図２０】
2014053640.tif 000023
【図２１】
2014053640.tif 000024
【図２２】
2014053640.tif 000025
【図２３】
2014053640.tif 000026
【図２４】
2014053640.tif 000027
【図２５】
2014053640.tif 000028
【図２６】
2014053640.tif 000029
【図２７】
2014053640.tif 000030
【図２８】
2014053640.tif 000031
【図２９】
2014053640.tif 000032
【図３０】
2014053640.tif 000033
【手続補正書】
【提出日】平成25年12月23日(2013.12.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁表面上に第１配線と、
前記第１配線上の第１絶縁膜と、
前記第１絶縁膜上の一部に接する第２絶縁膜と、
前記第１絶縁膜及び前記第２絶縁膜上の第２配線と、を有し、
前記第１配線と前記第２配線とが重なっている領域には、前記第１絶縁膜と前記第２絶縁膜とが積層されていることを特徴とする半導体装置。
【請求項２】
半導体層と、
前記半導体層の上方の第１の絶縁層と、
前記第１の絶縁層の上方の第２の絶縁層と、
前記第２の絶縁層の上方に設けられ、前記半導体層と電気的に接続された導電層と、を有し、
前記半導体層は、トランジスタのチャネル形成領域を有し、
前記第１の絶縁層は、無機物を有し、
前記第２の絶縁層は、無機物を有し、
前記第１の絶縁層は、前記導電層と接する部分を有し、
前記第２の絶縁層は、前記導電層と接する部分を有し、
前記第１の絶縁層の端部は、前記第２の絶縁層の端部より突出している部分を有することを特徴とする半導体装置。
【請求項３】
半導体層と、
前記半導体層の上方の第１の絶縁層と、
前記第１の絶縁層の上方の第２の絶縁層と、
前記第２の絶縁層の上方に設けられ、前記半導体層と電気的に接続された導電層と、を有し、
前記半導体層は、トランジスタのチャネル形成領域を有し、
前記第１の絶縁層は、無機物を有し、
前記第２の絶縁層は、無機物を有し、
前記第１の絶縁層は、前記導電層と接する部分を有し、
前記第２の絶縁層は、前記導電層と接する部分を有し、
前記第２の絶縁層の端部は、前記第１の絶縁層の端部より後退するようにエッチングされた部分を有することを特徴とする半導体装置。
【請求項４】
半導体層と、
前記半導体層の上方の第１の絶縁層と、
前記第１の絶縁層の上方の第２の絶縁層と、
前記第２の絶縁層の上方に設けられ、前記半導体層と電気的に接続された導電層と、を有し、
前記半導体層は、トランジスタのチャネル形成領域を有し、
前記第１の絶縁層は、無機物を有し、
前記第２の絶縁層は、無機物を有し、
前記第１の絶縁層は、前記導電層と接する部分を有し、
前記第２の絶縁層は、前記導電層と接する部分を有し、
前記第１の絶縁層と前記第２の絶縁層とは、段差を有するように設けられていることを特徴とする半導体装置。
【請求項５】
請求項２乃至請求項４のいずれか一項において、
第１の配線と、第２の配線と、容量素子と、を有し、
前記第１の配線は、前記トランジスタのゲートに電気的に接続され、
前記第２の配線は、前記トランジスタのソース又はドレインの一方に電気的に接続され、
前記容量素子は、前記第１の配線と沿うように設けられた部分と、前記第２の配線と沿うように設けられた部分と、を有することを特徴とする半導体装置。