(57)【要約】      （修正有）【課題】増幅トランジスタの１／ｆノイズを低減し撮像画像の画質を向上させつつ小型化が可能な固体撮像装置および同装置の製造方法を提供する。【解決手段】複数の光電変換素子ＰＤと、光の入射面とは逆の面側に層間絶縁膜５０を介して光電変換素子ＰＤと重なるように設けられ、一つの光電変換素子ＰＤにおける入射面の面積よりもチャネルの面積が大きく、信号電荷を増幅する増幅トランジスタＡＭＰを備える。【選択図】図３
2014150231.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を信号電荷へ光電変換する複数の光電変換素子と、
前記光電変換素子における光の入射面とは逆の面側に層間絶縁膜を介して該光電変換素子と重なるように設けられ、一つの前記光電変換素子における前記入射面の面積よりもチャネルの面積が大きく、前記信号電荷を増幅する増幅トランジスタと
を備えることを特徴とする固体撮像装置。
【請求項２】
前記光電変換素子は、
撮像画像の各画素に対応してマトリクス状に配列され、
前記増幅トランジスタは、
隣り合う複数の前記光電変換素子に跨る前記チャネルを有し、該隣り合う複数の光電変換素子によって光電変換された信号電荷を増幅する
ことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記複数の光電変換素子が設けられる画素領域以外の領域に、前記増幅トランジスタの構成要素と同一の材料によって該増幅トランジスタの構成要素と同一平面上に形成され、膜厚が該増幅トランジスタの構成要素と同一のダミー膜をさらに備える
ことを特徴とする請求項１または請求項２に記載の固体撮像装置。
【請求項４】
前記ダミー膜によって形成される構造体は、
前記増幅トランジスタと同一の形状を有する
ことを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
入射する光を信号電荷へ光電変換する複数の光電変換素子を形成する工程と、
一つの前記光電変換素子における前記入射面の面積よりもチャネルの面積が大きく、前記信号電荷を増幅する増幅トランジスタを、前記光電変換素子における光の入射面とは逆の面側に層間絶縁膜を介して該光電変換素子と重なるように形成する工程と
を含むことを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置および同装置の製造方法に関する。
【背景技術】
【０００２】
従来、光電変換素子の光が入射する側とは逆側の面（以下、「表面」と記載する）に、光電変換素子からの信号電荷の読み出しや、読み出した信号電荷の増幅などを行う複数のトランジスタが設けられる裏面照射型の固体撮像装置がある。
【０００３】
かかる裏面照射型の固体撮像装置には、さらなる小型化および高画質化が望まれている。しかしながら、単に、光電変換素子のサイズや光電変換素子の表面に設けられるトランジスタのサイズを縮小した場合、撮像画像が劣化するという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１１５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、撮像画像の画質を向上させつつ小型化が可能な固体撮像装置および同装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、複数の光電変換素子と、増幅トランジスタとを備える。複数の光電変換素子は、入射する光を信号電荷へ光電変換する。増幅トランジスタは、前記光電変換素子における光の入射面とは逆の面側に層間絶縁膜を介して該光電変換素子と重なるように設けられ、一つの前記光電変換素子における前記入射面の面積よりもチャネルの面積が大きく、前記信号電荷を増幅する。
【図面の簡単な説明】
【０００７】
【図１】実施形態に係るＣＭＯＳセンサの上面視による説明図。
【図２】実施形態に係るピクセル部の回路構成の一例を示す説明図。
【図３】実施形態に係るピクセル部およびロジック部の内部を示す断面視による説明図。
【図４】実施形態に係るピクセル部の内部を示す上面視による説明図。
【図５】実施形態に係るＣＭＯＳセンサの製造工程の一例を示す説明図。
【図６】実施形態に係るＣＭＯＳセンサの製造工程の一例を示す説明図。
【図７】実施形態に係るＣＭＯＳセンサの製造工程の一例を示す説明図。
【図８】実施形態に係るＣＭＯＳセンサの製造工程の一例を示す説明図。
【図９】変形例１〜変形例３に係るＣＭＯＳセンサを示す断面視による説明図。
【図１０】変形例４に係るＣＭＯＳセンサを示す上面視による説明図。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態に係る固体撮像装置および同装置の製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００９】
本実施形態では、固体撮像装置の一例として、入射光を光電変換する光電変換素子の入射光が入射する面とは逆の面側に配線層が形成される所謂裏面照射型ＣＭＯＳ（Complementary  Metal  Oxide  Semiconductor）イメージセンサを例に挙げて説明する。
【００１０】
図１は、実施形態に係る裏面照射型ＣＭＯＳイメージセンサ（以下、「ＣＭＯＳセンサ１」と記載する）の上面視による説明図である。図１に示すように、ＣＭＯＳセンサ１は、ピクセル部２と、ロジック部３とを備える。
【００１１】
ピクセル部２は、マトリクス（行列）状に配列された複数の光電変換素子を備える。かかる各光電変換素子は、入射光を受光量（受光強度）に応じた量の信号電荷（ここでは、電子とする）へ光電変換して電荷蓄積領域に蓄積する。なお、ピクセル部２の構成例については、図２〜図４を参照して後述する。
【００１２】
ロジック部３は、ピクセル部２の周囲を囲むように配置される。かかるロジック部３は、タイミングジェネレータ３１、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、アナログ増幅回路３５、Ａ／Ｄ（アナログ／デジタル）変換回路３６、デジタル増幅回路３７等を備える。
【００１３】
タイミングジェネレータ３１は、ピクセル部２、垂直選択回路３２、サンプリング回路３３、水平選択回路３４、アナログ増幅回路３５、Ａ／Ｄ変換回路３６、デジタル増幅回路３７等に対して動作タイミングの基準となるパルス信号を出力する処理部である。
【００１４】
垂直選択回路３２は、行列状に配列された複数の光電変換素子の中から電荷を読み出す光電変換素子を行単位で順次選択する処理部である。かかる垂直選択回路３２は、行単位で選択した各光電変換素子に蓄積された信号電荷を、各画素の輝度を示す画素信号として光電変換素子からサンプリング回路３３へ出力させる。
【００１５】
サンプリング回路３３は、垂直選択回路３２によって行単位で選択された各光電変換素子から入力される画素信号から、ＣＤＳ(Correlated  Double  Sampling:相関２重サンプリング)によってノイズを除去して一時的に保持する処理部である。
【００１６】
水平選択回路３４は、サンプリング回路３３によって保持されている画素信号を列毎に順次選択して読み出し、アナログ増幅回路３５へ出力する処理部である。アナログ増幅回路３５は、水平選択回路３４から入力されるアナログの画素信号を増幅してＡ／Ｄ変換回路３６へ出力する処理部である。
【００１７】
Ａ／Ｄ変換回路３６は、アナログ増幅回路３５から入力されるアナログの画素信号をデジタルの画素信号へ変換してデジタル増幅回路３７へ出力する処理部である。デジタル増幅回路３７は、Ａ／Ｄ変換回路３６から入力されるデジタルの信号を増幅して所定のＤＳＰ（Digital  Signal  Processor（図示略））へ出力する処理部である。
【００１８】
このように、ＣＭＯＳセンサ１では、ピクセル部２に配置される複数の光電変換素子が入射光を受光量に応じた量の信号電荷へ光電変換して蓄積し、ロジック部３が各光電変換素子に蓄積された電荷を画素信号として読み出すことによって撮像を行う。
【００１９】
次に、図２を参照し、ピクセル部２の回路の構成および動作について簡単に説明する。図２は、実施形態に係るピクセル部２の回路構成の一例を示す説明図である。なお、図２に示す回路は、ピクセル部２の中で、撮像画像の４画素に対応する部分を選択的に抜き出した回路である。
【００２０】
図２に示すように、ピクセル部２は、光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３、転送トランジスタＴＲ、ＴＲ１、ＴＲ２、ＴＲ３を備える。さらに、ピクセル部２は、フローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、アドレストランジスタＡＤＲを備える。
【００２１】
各光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３は、カソードがグランドに接続され、アノードが転送トランジスタＴＲ、ＴＲ１、ＴＲ２、ＴＲ３のソースに接続されるフォトダイオードである。４つの転送トランジスタＴＲ、ＴＲ１、ＴＲ２、ＴＲ３の各ドレインは、１つのフローティングディフュージョンＦＤに接続される。
【００２２】
各転送トランジスタＴＲ、ＴＲ１、ＴＲ２、ＴＲ３は、ゲート電極に転送信号が入力されると、光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３によって光電変換された信号電荷をフローティングディフュージョンＦＤへ転送する。フローティングディフュージョンＦＤには、リセットトランジスタＲＳＴのソースが接続される。
【００２３】
また、リセットトランジスタＲＳＴのドレインは、電源電圧線Ｖｄｄに接続される。かかるリセットトランジスタＲＳＴは、フローティングディフュージョンＦＤへ信号電荷が転送される前に、ゲート電極へリセット信号が入力されると、フローティングディフュージョンＦＤの電位を電源電圧の電位にリセットする。
【００２４】
また、フローティングディフュージョンＦＤには、増幅トランジスタＡＭＰのゲート電極が接続される。かかる増幅トランジスタＡＭＰのソースは、ロジック部３へ信号電荷を出力する信号線に接続され、ドレインがアドレストランジスタＡＤＲのソースに接続される。また、アドレストランジスタＡＤＲのドレインは、電源電圧線Ｖｄｄに接続される。
【００２５】
ピクセル部２では、アドレストランジスタＡＤＲのゲート電極にアドレス信号が入力されると、フローティングディフュージョンＦＤへ転送されている信号電荷の電荷量に応じて増幅された信号が増幅トランジスタＡＭＰからロジック部３へ出力される。
【００２６】
このように、ピクセル部２は、４つの光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３によって、フローティングディフュージョンＦＤ、リセットトランジスタＲＳＴ、アドレストランジスタＡＤＲ、増幅トランジスタＡＭＰを共用される。
【００２７】
これにより、ピクセル部２によれば、光電変換素子毎に、フローティングディフュージョン、リセットトランジスタ、アドレストランジスタ、増幅トランジスタが設けられるピクセル部に比べてサイズを小型化することができる。
【００２８】
次に、図３および図４を参照し、実施形態に係るピクセル部２およびロジック部３の内部構成について説明する。図３は、実施形態に係るピクセル部２およびロジック部３の内部を示す断面視による説明図であり、図４は、実施形態に係るピクセル部２の内部を示す上面視による説明図である。
【００２９】
ここで、図３には、ピクセル部２における撮像画像の１画素に対応する部分、および、ロジック部３の一部分の断面を模式的に示している。また、図４では、増幅トランジスタＡＭＰの配置およびサイズの理解を容易にするため、光電変換素子ＰＤ、ＰＤ１〜ＰＤ３、素子分離領域８４、増幅トランジスタＡＭＰのゲート電極Ｇ、ボディ膜Ｂ、チャネルＣＨ、以外の構成要素について、図示を省略している。また、図３および図４では、リセットトランジスタＲＳＴおよびアドレストランジスタＡＤＲの図示を省略している。
【００３０】
図３に示すように、ＣＭＯＳセンサ１のピクセル部２は、上層側から順に、マイクロレンズＭＬ、カラーフィルタＣＦ、光電変換素子ＰＤ、フローティングディフュージョンＦＤ、多層配線層６０、支持基板１００を備える。
【００３１】
また、ロジック部３は、光電変換素子ＰＤ、フローティングディフュージョンＦＤ等が形成される層と同一の層に、ロジック回路におけるトランジスタのアクティブ領域等が設けられる。また、アクティブ領域等が設けられる層の下層側には、多層配線層６０が設けられ、多層配線層６０の下層側には、支持基板１００が設けられる。
【００３２】
ここで、光電変換素子ＰＤは、Ｐ型エピタキシャル層４２と、Ｎ型の電荷蓄積領域４８とのＰＮ接合によって構成されるフォトダイオードである。かかる光電変換素子ＰＤは、マイクロレンズＭＬから入射する光を信号電荷へ光電変換して電荷蓄積領域４８に蓄積する。
【００３３】
なお、光電変換素子ＰＤは、素子分離領域８４によって、他の光電変換素子と電気的および光学的に分離される。素子分離領域８４は、例えば、図４に示すように、上面視格子状に設けられる。そして、各格子の内部に光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３が設けられる。
【００３４】
また、ピクセル部２における多層配線層６０は、上層側に転送トランジスタＴＲのゲート電極ＴＧが設けられ、転送トランジスタＴＲのゲート電極ＴＧよりも下層側に、増幅トランジスタＡＭＰが設けられる。増幅トランジスタＡＭＰは、ゲート電極Ｇ、ボディ膜Ｂ、ソースＳ、ドレインＤを備えるＴＦＴ（Thin  Film  Transistor）である。
【００３５】
このように、増幅トランジスタＡＭＰをＴＦＴとすることにより、増幅トランジスタＡＭＰは、完全空乏型のＳＯＩ（Silicon  On  Insulator）素子となるので、アンプとしてのゲインを増大させることができる。かかる増幅トランジスタＡＭＰは、光電変換素子ＰＤにおける光の入射面とは逆の面側に層間絶縁膜を介して、光電変換素子ＰＤと重なるように設けられる。
【００３６】
このように、ＣＭＯＳセンサ１では、光電変換素子ＰＤと増幅トランジスタＡＭＰとを上下に積層する構成であり、光電変換素子と増幅トランジスタとを同一の層に形成する構成ではない。
【００３７】
ここで、光電変換素子と増幅トランジスタとが同一の層に形成されるＣＭＯＳセンサでは、画質を向上させるために光電変換素子および増幅トランジスタのサイズを大きくした場合、ピクセル部のサイズが増大する。これに対して、ＣＭＯＳセンサ１では、光電変換素子ＰＤおよび増幅トランジスタＡＭＰのサイズを大きくしても、光電変換素子と増幅トランジスタとが同一の層に形成されるＣＭＯＳセンサほど、ピクセル部２のサイズは増大しない。
【００３８】
したがって、ＣＭＯＳセンサ１によれば、光電変換素子と増幅トランジスタとが同一の層に形成されるＣＭＯＳセンサに比べ、ピクセル部２のサイズを増大させずに、増幅トランジスタＡＭＰが占有する面積を増大させることができる。具体的には、ＣＭＯＳセンサ１には、光電変換素子ＰＤにおける光の入射面の面積よりもチャネルＣＨの面積が大きな増幅トランジスタＡＭＰが設けられる。
【００３９】
これにより、ＣＭＯＳセンサ１によれば、増幅トランジスタＡＭＰのチャネルＣＨの面積に反比例して増大する１／ｆノイズを低減することが可能となり、１／ｆノイズに起因した撮像画像の画質劣化を抑制することで画質の向上を図ることができる。
【００４０】
また、増幅トランジスタＡＭＰは、図４に示すように、上面視における面積が光電変換素子ＰＤの受光面の面積よりも大きなボディ膜Ｂとゲート電極Ｇとを備える。そして、ボディ膜Ｂおよびゲート電極Ｇは、上面視において、隣り合う４つの光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３に跨るように配置される。これにより、隣り合う４つの光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３に跨るチャネルＣＨを備えた増幅トランジスタＡＭＰが実現される。
【００４１】
また、増幅トランジスタＡＭＰのゲート電極Ｇは、図４に示すように、上面視において、光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３の受光面である上面よりも下層側に配置される。したがって、かかるゲート電極Ｇは、例えば、Ｃｕ（銅）等の光反射性金属を材料とすることで、光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３へ入射する光の反射板としても機能する。
【００４２】
また、増幅トランジスタＡＭＰは、チャネルＣＨが跨る４つの光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３によって光電変換された信号電荷の増幅を行う。このように、ＣＭＯＳセンサ１では、４つの光電変換素子ＰＤ、ＰＤ１、ＰＤ２、ＰＤ３に対して１つの増幅トランジスタＡＭＰが設けられるので、光電変換素子毎に増幅トランジスタを設ける場合に比べ、増幅トランジスタＡＭＰのチャネルＣＨの面積は、光電変換素子ＰＤの受光面の面積よりも大きいため、例えば、上面視において素子分離領域８４と重なる位置に設けられるような、比較的小型な増幅トランジスタよりも大幅に１／ｆノイズを低減することができる。
【００４３】
ところで、増幅トランジスタＡＭＰは、ピクセル部２に設けられるものであり、ロジック部には設けられない。このため、ピクセル部２における光電変換素子ＰＤの下層側に増幅トランジスタＡＭＰを設ける場合、ピクセル部２の厚さがロジック部３の厚さよりも嵩み、ＣＭＯＳセンサ１全体としての平坦性が損なわれる恐れがある。
【００４４】
そこで、ＣＭＯＳセンサ１では、例えば、増幅トランジスタＡＭＰの構成要素と同一の材料によって増幅トランジスタＡＭＰの構成要素と同一平面上に形成され、膜厚が増幅トランジスタＡＭＰの構成要素と同一のダミー膜Ｄｍ１をロジック部３に設ける。
【００４５】
例えば、図３に示すように、増幅トランジスタＡＭＰのボディ膜Ｂと同一の材料で、ボディ膜Ｂと厚さが等しいダミー膜Ｄｍ１を、ロジック部３の中でボディ膜Ｂと同一平面上となる層に設ける。これにより、ＣＭＯＳセンサ１全体としての平坦性が損なわれることを抑制することができる。
【００４６】
次に、図５〜図８を参照し、ＣＭＯＳセンサ１の製造方法について説明する。図５〜図８は、実施形態に係るＣＭＯＳセンサ１の製造工程の一例を示す説明図である。
【００４７】
ＣＭＯＳセンサ１を製造する場合、まず、図５の（ａ）に示すように、Ｐ型エピタキシャル層４２が上面に形成されたＰ+型の半導体基板４１を準備する。ここで、Ｐ+型の半導体基板４１は、例えば、ボロン等のＰ型の不純物が比較的高濃度にドープされたＳｉ（シリコン）ウェハである。また、Ｐ型エピタキシャル層４２は、例えば、Ｐ+型の半導体基板４１の上面に、ボロン等のＰ型の不純物を供給しながらＳｉ層をエピタキシャル成長させることによって形成される。
【００４８】
その後、図５の（ｂ）に示すように、Ｐ型エピタキシャル層４２におけるロジック部３となる部分の所定位置に、ロジック回路用のＰウェル４３およびＮウェル４４を形成し、ピクセル部２となる部分の所定位置に、画素用のＰウェル４５を形成する。
【００４９】
ここで、Ｐウェル４３、４５は、Ｐ型エピタキシャル層４２上面における所定位置から内部へ、例えば、ボロン等のＰ型の不純物をイオン注入した後、アニール処理を行うことによって形成される。また、Ｎウェル４４は、Ｐ型エピタキシャル層４２上面における所定位置から内部へ、例えば、リン等のＮ型の不純物をイオン注入した後、アニール処理を行うことによって形成される。さらに、トランジスタなどのアクティブ素子の素子分離領域ＳＴＩ（Shallow  Trench  Isolation）４０を形成する。
【００５０】
続いて、図５の（ｃ）に示すように、Ｐウェル４３、４５、および、Ｎウェル４４が形成されたＰ型エピタキシャル層４２の上面に、例えば、ＳｉＯ（酸化シリコン）を材料としたゲート絶縁膜４６を形成する。
【００５１】
その後、Ｐウェル４５上の所定位置に、ゲート絶縁膜４６を介して、転送トランジスタＴＲのゲート電極ＴＧを形成する。また、Ｐウェル４３上の所定位置、および、Ｎウェル４４上の所定位置には、ゲート絶縁膜４６を介して、それぞれロジック部３に設けられるトランジスタのゲート電極Ｇ１、Ｇ２を形成する。ここで、ゲート電極ＴＧ、Ｇ１、Ｇ２は、例えば、ポリシリコンによって形成される。
【００５２】
続いて、上面視において、転送トランジスタＴＲのゲート電極ＴＧを挟んで両側からＰウェル４５へＮ型の不純物をイオン注入してアニール処理を行うことにより、光電変換素子ＰＤの電荷蓄積領域４８と、フローティングディフュージョンＦＤとを形成する。なお、電荷蓄積領域４８の上面には、蓄積された信号電荷の漏出を防止するシールド層４９を形成する。
【００５３】
また、上面視において、ゲート電極Ｇ１を挟んで両側からＰウェル４３へＮ型の不純物をイオン注入してアニール処理を行うことにより、Ｎ型拡散領域Ｓ１、Ｄ１を形成する。Ｎ型拡散領域Ｓ１、Ｄ１は、それぞれゲート電極Ｇ１をゲートとするトランジスタのソース、ドレインとなる。
【００５４】
また、上面視において、ゲート電極Ｇ２を挟んで両側からＮウェル４４へＰ型の不純物をイオン注入してアニール処理を行うことにより、Ｐ型拡散領域Ｓ２、Ｄ２を形成する。Ｐ型拡散領域Ｓ２、Ｄ２は、それぞれゲート電極Ｇ２をゲートとするトランジスタのソース、ドレインとなる。
【００５５】
その後、図６の（ａ）に示すように、ゲート電極ＴＧ、Ｇ１、Ｇ２およびゲート絶縁膜４６上に、例えば、ＳｉＯを材料とした層間絶縁膜５０を形成する。そして、層間絶縁膜５０の上面からＮ型拡散領域Ｓ１、Ｐ型拡散領域Ｄ２の上面まで達する貫通孔を形成した後、貫通孔の内部へ、例えば、Ｗ（タングステン）を埋め込むことによってコンタクトホール６１を形成する。
【００５６】
さらに、層間絶縁膜５０の上面に、層間絶縁膜５１を形成した後、ダマシン法によって層間絶縁膜５１の内部にＣｕ配線６２を形成する。このとき同時に、ピクセル部２における層間絶縁膜５１の所定位置に、増幅トランジスタＡＭＰのゲート電極Ｇを形成すると共に、ロジック部３における層間絶縁膜５１の所定位置に、ロジック回路におけるキャパシタＣの下部電極ＣＡを形成する。ここで、ゲート電極Ｇは、上面視における面積が、一つの光電変換素子ＰＤにおける光の入射面の面積よりも大きくなるように形成される。
【００５７】
その後、Ｃｕ配線６２、増幅トランジスタＡＭＰのゲート電極Ｇ、キャパシタＣの下部電極ＣＡ、および、層間絶縁膜５１の上面に、Ｃｕの拡散を防止する拡散防止膜７１を形成する。拡散防止膜７１は、例えば、ＳｉＮによって形成される絶縁膜である。かかる拡散防止膜７１のうち、ゲート電極Ｇ上の部分は、増幅トランジスタＡＭＰのゲート絶縁膜として機能する。また、拡散防止膜７１のうち、キャパシタＣの下部電極ＣＡ上の部分は、キャパシタＣにおける絶縁体として機能する。
【００５８】
続いて、図６の（ｂ）に示すように、ゲート電極Ｇ上に、拡散防止膜７１を介して、一つの光電変換素子ＰＤにおける光の入射面の面積よりも上面視における面積が大きなボディ膜Ｂを形成する。かかるボディ膜Ｂは、増幅トランジスタＡＭＰのボディとして機能するものであり、例えば、ＩＧＺＯ（酸化インジウムガリウム亜鉛）等の酸化物半導体によって形成される。
【００５９】
また、ボディ膜Ｂを形成する際には、同時に、ロジック部３における拡散防止膜７１上の所定位置に、ボディ膜Ｂと同一の材料によって、ボディ膜Ｂと同一膜厚のダミー膜Ｄｍ１を形成する。その後、ボディ膜Ｂ、ダミー膜Ｄｍ１、および、拡散防止膜７１の上面に、例えば、ＳｉＯを材料とした層間絶縁膜５２を形成する。
【００６０】
ここで、ピクセル部２の拡散防止膜７１上には、画素毎にボディ膜Ｂが形成され、ロジック部３の拡散防止膜７１上には、ダミー膜Ｄｍ１が形成されている。このため、ダミー膜Ｄｍ１が形成されない場合に比べて層間絶縁膜５２上面の平坦性が損なわれることを防止することができる。
【００６１】
その後、層間絶縁膜５２の所定位置を選択的に除去することにより、ボディ膜Ｂの両端部分、および、キャパシタＣの下部電極ＣＡ上の拡散防止膜７１を露出させる。そして、露出したボディ膜Ｂの両端部分に、増幅トランジスタＡＭＰのソースＳおよびドレインＤを形成すると共に、露出したキャパシタＣの下部電極ＣＡ上の拡散防止膜７１の上面に、キャパシタＣの上部電極ＣＢを形成する。
【００６２】
これらのソースＳ、ドレインＤ、および上部電極ＣＢは、例えば、モリブデン、チタンナイトライド、タンタルナイトライド、アルミ等の導電性部材によって、同時に形成される。これにより、光電変換素子ＰＤにおける光の入射面（ここでは、下面）とは逆の面（ここでは、上面）側に、層間絶縁膜５０を介して、光電変換素子ＰＤと重なる位置に、増幅トランジスタＡＭＰが形成される。
【００６３】
ここで、前述のように、ゲート電極Ｇの上面視における面積、および、ゲート電極Ｇ上に拡散防止膜７１を介して設けられるボディ膜Ｂの上面視における面積は、一つの光電変換素子ＰＤにおける受光面の面積よりも大きい。そして、増幅トランジスタＡＭＰのチャネルＣＨは、ボディ膜Ｂの上面視におけるゲート電極Ｇと重なりあう部分となる。したがって、増幅トランジスタＡＭＰのチャネルＣＨの上面視による面積は、一つの光電変換素子ＰＤにおける受光面の面積よりも大きくなる。
【００６４】
このように、ＣＭＯＳセンサ１では、光電変換素子ＰＤと増幅トランジスタＡＭＰとを上下に積層する構成とした。これにより、例えば、隣り合う光電変換素子の間に増幅トランジスタを設ける一般的なＣＭＯＳセンサに比べて、ピクセル部２の上面視における面積を縮小することができる。
【００６５】
また、ＣＭＯＳセンサ１によれば、光電変換素子ＰＤと増幅トランジスタＡＭＰとを上下に積層する構成であるため、増幅トランジスタＡＭＰのチャネルＣＨの面積を増大させることができる。したがって、ＣＭＯＳセンサ１によれば、増幅トランジスタＡＭＰのチャネルＣＨの面積に反比例して増大する１／ｆノイズを低減することが可能となり、１／ｆノイズに起因した撮像画像の画質劣化を抑制することで画質の向上を図ることができる。
【００６６】
続いて、層間絶縁膜５２、増幅トランジスタＡＭＰ、および、キャパシタＣ上に層間絶縁膜５３を形成した後、層間絶縁膜５３の上面を、例えば、ＣＭＰ（Chemical  Mechanical  Polishing）によって平坦化する。
【００６７】
その後、図６の（ｃ）に示すように、層間絶縁膜５３に、例えば、デュアルダマシン法によって、Ｃｕ配線６４を形成する。そして、層間絶縁膜５３の上面に、拡散防止膜７２を形成する。なお、拡散防止膜７１、７２は、同一の絶縁部材によって形成される。以後、必要に応じて、層間絶縁膜５４、Ｃｕ配線６５、および、拡散防止膜７３の形成を繰り返して多層配線相６０（図３参照）を形成する。
【００６８】
続いて、図７の（ａ）に示すように、拡散防止膜７３の上面に、層間絶縁膜５５を形成した後、例えば、Ｓｉウェハ等の支持基板１００を貼着し、その後、図７の（ｂ）に示すように、支持基板１００を貼着した構造体の上下を反転させ、例えば、ＣＭＰによって半導体基板４１を研削し、Ｐ型エピタキシャル層４２および電荷蓄積領域４８を露出させる。
【００６９】
そして、図８の（ａ）に示すように、Ｐ型エピタキシャル層４２における各画素の間に、ＤＴＩ（Deep  Trench  Isolation）８１を形成する。続いて、図８の（ｂ）に示すように、露出させたＰ型エピタキシャル層４２、電荷蓄積領域４８、および、ＤＴＩ８１の表面に、負の固定電荷膜（図示略）および反射防止膜８２を形成する。
【００７０】
その後、ＤＴＩ８１の内部へ、例えば、ＳｉＯを埋め込むことによって素子分離領域８４を形成する。さらに、Ｐ型エピタキシャル層４２および電荷蓄積領域４８上における反射防止膜８２の上面に、例えば、ＳｉＯを材料とした平坦化膜８３を形成する。
【００７１】
最後に、図３に示すように、電荷蓄積領域４８上における平坦化膜８３の上面に、カラーフィルタＣＦおよびマイクロレンズＭＬを順次積層することによって、図３に示すＣＭＯＳセンサ１が製造される。
【００７２】
なお、上述したＣＭＯＳセンサ１の構成は一例であり、種々の変形が可能である。以下、図９および図１０を参照し、実施形態の変形例に係るＣＭＯＳセンサについて説明する。図９は、変形例１〜変形例３に係るＣＭＯＳセンサを示す断面視による説明図であり、図１０は、変形例４に係るＣＭＯＳセンサを示す上面視による説明図である。なお、図９には、支持基板１００（図７参照）が貼着される前段階におけるピクセル部およびロジック部の一部分を示している。
【００７３】
また、図１０では、増幅トランジスタ等の配置およびサイズの理解を容易にするため、光電変換素子、素子分離領域、増幅トランジスタのゲート電極、リセットトランジスタのゲート電極、ボディ膜、チャネル、以外の構成要素について、図示を省略している。
【００７４】
また、以下の説明では、図１〜図８を参照して説明したＣＭＯＳセンサ１の構成要素と同様の機能を備える構成要素について、図１〜図８に示す符号と同一の符号を付することにより、その説明を省略する。また、ここでは、便宜上、Ｐ+型の半導体基板４１側を下層、多層配線層６０側を上層として説明する。
【００７５】
図９の（ａ）に示すように、変形例１に係るＣＭＯＳセンサは、多層配線層６０の中で、増幅トランジスタＡＭＰよりも上層側に、Ｃｕ配線６４と、拡散防止膜７２と、電極膜９１とによって構成されるキャパシタＣ１を備える。かかるキャパシタＣ１は、例えば、ＣＭＯＳセンサにグローバルシャッタ機能を設ける場合に、光電変換された信号電荷を一時的に保持する電荷保持部として機能させることができる。また、グローバルシャッタ機能を設けない場合、キャパシタＣ１は、各画素に蓄積可能な総信号電荷量（飽和電荷量）を増大させるための電荷保持部として機能させることも可能である。
【００７６】
なお、ピクセル部２にキャパシタＣ１を設ける場合、ロジック部３には、キャパシタＣ１の電極膜９１が形成される層と同一の層に、電極膜９１と同一材料によって電極膜９１と同一膜厚のダミー膜Ｄｍ２を設ける。これにより、キャパシタＣ１を設けても、ＣＭＯＳセンサ全体としての平坦性が損なわれることを抑制することができる。
【００７７】
また、かかるダミー膜Ｄｍ２を、拡散防止膜７２を介してＣｕ配線と対向する位置に設ける構成とすれば、ダミー膜Ｄｍ２、拡散防止膜７２、およびＣｕ配線によってキャパシタを形成することができる。かかるキャパシタは、ロジック回路用のキャパシタとして使用することも可能である。
【００７８】
また、図９の（ｂ）に示すように、変形例２に係るＣＭＯＳセンサは、ピクセル部２における多層配線層６０の最上層に、増幅トランジスタＡＭＰを備える。これにより、後の工程で、増幅トランジスタＡＭＰのソースＳ、ドレインＤに対して外部から電気的コンタクトを容易にとることができる。なお、かかる構成の場合も、ロジック部３には、増幅トランジスタＡＭＰのボディ膜Ｂと同一の層にダミー膜Ｄｍ１を設けることで、ＣＭＯＳセンサ全体の平坦性を確保することができる。
【００７９】
また、図９の（ｃ）に示すように、変形例３に係るＣＭＯＳセンサのロジック部３は、ピクセル部２の光電変換素子ＰＤに対して積層される増幅トランジスタＡＭＰと同一の層に、増幅トランジスタＡＭＰと同一の材料によって同一の形状に形成されたダミー構造体Ｄｍ３を備える。
【００８０】
勿論、ダミーではなく、トランジスタ素子としてロジック部にて活用しても構わない。回路構成上、不要な空き地領域にダミーを配置すると言う意味である。かかる構成により、ピクセル部２およびロジック部３の厚さを、さらに均一にすることができるので、ＣＭＯＳセンサ全体としての平坦性を更に向上させることができる。
【００８１】
また、図１０に示すように、変形例４に係るＣＭＯＳセンサは、隣り合う８つの光電変換素子ＰＤ、ＰＤ１〜ＰＤ７を跨ぐチャネルＣＨ１が形成されるように、ボディ膜Ｂａおよびゲート電極Ｇａの面積を増大させた増幅トランジスタＡＭＰを備える。
かかる構成によれば、増幅トランジスタＡＭＰのチャネルＣＨ１の面積をさらに増大させることで、１／ｆノイズをより一層低減することができる。
【００８２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８３】
１  ＣＭＯＳセンサ、  ２  ピクセル部、  ３  ロジック部、  ＰＤ  光電変換素子、  ＦＤ  フローティングディフュージョン、  ＡＭＰ  増幅トランジスタ、  Ｇ  ゲート電極、  Ｂ  ボディ膜、  Ｓ  ソース、  Ｄ  ドレイン、  ＣＨ  チャネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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