(57)【要約】【課題】従来の半導体チップを埋設したシートキャパシタ一体半導体装置では、シートキャパシタの面積を充分に確保できないという課題があった。【解決手段】金属板と、この金属板の上部に形成された誘電体層と、この誘電体層上部に形成された上層電極とを有するシートキャパシタ部と、前記上層電極上にダイボンド部を介して設置された半導体チップと、この半導体チップを前記金属板上で埋め込む絶縁層と、前記絶縁層に形成され前記半導体チップの外部端子に接続されたブラインドビア部と、前記絶縁層の上に形成され前記ブラインドビア部に接続された再配線部と、を有する半導体領域と、を有するシートキャパシタ一体半導体装置であって、前記半導体チップの外の領域に、前記絶縁層を貫通し前記再配線部と前記シートキャパシタ部とを電気的に接続するスルーホールを有するシートキャパシタ一体半導体装置とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
金属板と、この金属板の上部に形成された誘電体層と、この誘電体層上部に形成された上層電極とを有するシートキャパシタ部と、
前記上層電極上にダイボンド部を介して設置された半導体チップと、この半導体チップを前記金属板上で埋め込む絶縁層と、前記絶縁層に形成され前記半導体チップの外部端子に接続されたブラインドビア部と、前記絶縁層の上に形成され前記ブラインドビア部に接続された再配線部と、を有する半導体領域と、
を有するシートキャパシタ一体半導体装置であって、
前記半導体チップの外の領域に、前記絶縁層を貫通し前記再配線部と前記シートキャパシタ部とを電気的に接続するスルーホールを有するシートキャパシタ一体半導体装置。
【請求項２】
金属板を、厚み７０μｍ以下の金属箔とする請求項１記載のシートキャパシタ一体半導体装置。
【請求項３】
誘電体層は、比誘電率８以上の無機フィラーと樹脂とが混合されたコンポジット樹脂からなる請求項１記載のシートキャパシタ一体半導体装置。
【請求項４】
誘電体層は、金属板上に形成された無機誘電体薄膜であって、ペロブスカイト型結晶構造を有している請求項１記載のシートキャパシタ一体半導体装置。
【請求項５】
前記シートキャパシタを構成する金属板は、所定形状にパターニングされたものであって、前記絶縁層に埋設されると共に、前記金属板の側面は前記絶縁層に含まれる樹脂に覆われている請求項１記載のキャパシタ内蔵半導体領域。
【請求項６】
前記シートキャパシタ部の下層電極を構成する金属板、または前記シートキャパシタ部の上層電極のどちらか一つ以上の電極は、前記半導体チップの外部端子の電源ライン、グランドラインのいずれか一つ以上と、前記半導体チップの外で絶縁層を貫通するスルーホールを介して電気的に接続されている請求項１または２のいずれか一つに記載のシートキャパシタ一体半導体装置。
【請求項７】
スルーホールビアは、導電性ペーストからなる請求項１から４記載のいずれか一つに記載のシートキャパシタ一体半導体装置。
【請求項８】
シートキャパシタ部は、少なくともアルミからなる金属板もしくは金属箔と、アルミ酸化膜からなる誘電体層と、銀ペースト部と、を有している固体電解アルミキャパシタからなる請求項１から２のいずれか一つに記載のシートキャパシタ一体半導体装置。
【請求項９】
金属箔は、光沢箔の比表面積の１０倍以上の比表面積を有している粗化部を有している請求項８記載のシートキャパシタ一体半導体装置
【請求項１０】
金属板は、前記所定の形状にパターニングされ、接着層を介してグラファイト層が形成されたものであって、このグラファイト層は前記半導体チップと前記金属板との間に挟まれている請求項４記載のシートキャパシタ一体半導体装置。
【請求項１１】
金属板の上部に誘電体層を、前記誘電体層の上に上層電極を、夫々形成するシートキャパシタ部形成工程と、
前記金属板を所定形状に形成し、前記シートキャパシタ部の上面電極とする上面電極形成工程と、
前記上面電極上に、外部端子を外側にして前記半導体チップをダイボンドするダイボンド工程と、
前記半導体チップを、絶縁層で覆う絶縁層形成工程と、
前記絶縁層の上に、前記外部端子に接続されたブラインドビア部と、前記ブラインドビア部に接続された再配線部とを形成する再配線部形成工程と、を有する半導体領域形成工程と、
前記半導体チップの外で、前記絶縁層を貫通し、前記再配線部と、前記シートキャパシタ部とを電気的に接続するスルーホールを形成する、スルーホール形成工程と、
を有するシートキャパシタ一体半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に用いられる半導体領域、特に高速、多ピンで接続、動作する半導体パッケージに関するものであり、特にその一部がシート状であるシートキャパシタを内蔵、一体化したものに関する。
【背景技術】
【０００２】
近年、テレビ、ビデオ、タブレット等のモバイル機器のデジタル化、高精細化に伴い画像信号を高速に処理するＬＳＩが求められている。このＬＳＩは、ＣＰＵコア、メモリーコントローラ、インターフェイスなどと共にパッケージされ、システムＬＳＩとして各種電子機器に実装されている。
【０００３】
ＣＰＵコアは、外部の交流電源からＡＣ−ＤＣコンバータ、ＤＣ−ＤＣコンバータを介し電源ラインにより給電されている。例えば、ＣＰＵの処理スピードが５００ＭＨｚの場合、約２０ｎｓの間にＣＰＵはオン／オフ（ＯＦＦ／ＯＮ）を１回繰り返している。しかしながら、ＯＦＦからＯＮへスイッチングするとき、ＣＰＵは瞬間的に電源ラインからの電流だけでは充分に電圧を復帰することができない。その結果、ＣＰＵの処理スピードが実質的に低下する。そのため、ＣＰＵへの瞬間的な電流不足を補い、ＣＰＵの速やかな電圧復帰を促すため、電源ラインに並列にキャパシタが接続される。
【０００４】
このキャパシタには、主として大容量と、過渡応答性、すなわち低ＥＳＬ性能が要求されると同時に、複数の電圧の異なる電源系を網羅する必要がある。また近年の電子機器の多機能化に伴い多ピン化も求められている。そのためこのようにキャパシタを実装した実装基板には、多数のキャパシタ搭載が求められていて、半導体パッケージが実装されるマザーボード裏面側に多数実装されているのが現状である。但し、マザーボード裏面から半導体端子に至る配線距離が長くなるため、ＣＰＵの高速化への対応が厳しくなってきている。
【０００５】
この要求を満たすため、通常、表面実装部品であるチップキャパシタをパッケージ基板に搭載、あるいはパッケージ基板に内蔵したり、あるいはチップキャパシタの代替えとしてのシート状のキャパシタをパッケージ基板中に埋設する方法も提案されている。このような方法は例えば、特開２００６−２１６７５５号公報、特開２００５−１９１５５９号公報に開示されている。
【０００６】
一方、従来、多ピンに対応すべく半導体パッケージのインターポーザ基板には主にコア層を有するビルドアップ基板が用いられてきたが、設計上、不要な層を構成する必要がある、基板厚みが厚くなる、等々の課題があり、コア層を持たない全層ビルドアップ基板であるコアレス基板が提案されている。その中で特に、パッケージの薄型化、低コスト化、高周波対応に対応すべく、配線基板に半導体素子を内蔵し、半導体素子の電極端子から直接配線を引き出す半導体領域、即ち、半導体素子内蔵基板が提案されている。この様な方法は例えば、特許第３０９４４８１号公報、国際公開第２０１０／０１０９１１号に開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２１６７５５号公報
【特許文献２】特開２００５−１９１５５９号公報
【特許文献３】特許第３０９４４８１号公報
【特許文献４】国際公開第２０１０／０１０９１１号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、コアレス基板構造で半導体素子内蔵パッケージ基板で、システムＬＳＩの高速化に伴うキャパシタを内蔵した基板は、チップキャパシタを内蔵した構造であれば具体的構成まで開示されているが、シートキャパシタを内蔵した具体的構成事例までは開示されていない。
【０００９】
チップキャパシタを半導体素子と並列に配置して埋め込む構成では、多数のチップキャパシタを配置する場所の必要性及びチップキャパシタと半導体素子の両方の厚みに配慮する必要性からサイズの大型化と共に埋め込み後の配線プロセスに加え、内蔵層の厚みが埋める素子厚みに制約を受けて厚くなる困難も伴う。
【００１０】
一方、先行文献（国際公開第２０１０／０１０９１１号）には、シートキャパシタを各層の所望の位置に配置することを記載しているが、実質、埋め込まれた半導体素子の電極端子と表層配線層とを接続するブラインドビアとを含む配線体を構成する層に限定され、これらの層は高密度に再配線されたビア、配線ラインが面積の大部分を占めることによって有効なシートキャパシタ面積を効果的に確保できない、という問題を抱えていた。
【００１１】
そこで、実装工程が煩雑ではなく、パッケージ基板面積を大きくすることなくキャパシタが搭載できるキャパシタ一体型基板で十分に必要容量が確保できる構造、及びその工法が求められていた。
【００１２】
本発明は、上記課題を解決するものであり、パッケージ基板面積を大きくすることなく、シート状キャパシタを搭載してなる半導体領域を提供するものである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明のシートキャパシタ一体半導体装置は、金属板と、この金属板の上部に形成された誘電体層と、この誘電体層上部に形成された上層電極とを有するシートキャパシタ部と、前記上層電極上にダイボンド部を介して設置された半導体チップと、この半導体チップを前記金属板上で埋め込む絶縁層と、前記絶縁層に形成され前記半導体チップの外部端子に接続されたブラインドビア部と、前記絶縁層の上に形成され前記ブラインドビア部に接続された再配線部と、を有する半導体領域と、を有するシートキャパシタ一体半導体装置であって、前記半導体チップの外の領域に、前記絶縁層を貫通し前記再配線部と前記シートキャパシタ部とを電気的に接続するスルーホールを有するシートキャパシタ一体半導体装置とする。
【発明の効果】
【００１４】
本発明によれば、少なくとも半導体チップの直下の領域においては半導体の外部端子からの再配線の影響を受けることなく、半導体素子面積を少なくとも含む広いシートキャパシタ形成領域を形成することができる。
【００１５】
更に、本発明によれば、半導体チップの外部端子にフィルドビア部を介して接続された再配線部は、半導体チップ外の領域に形成されたスルーホールを介して、シートキャパシタ部の電極に電気的に接続されるため、再配線部のファインパターン化が容易となる。更に、一体化されたシートキャパシタ部を共有キャパシタとして機能させることで、電源端子間のアイソレーションを高めることができる。
【図面の簡単な説明】
【００１６】
【図１】（Ａ）（Ｂ）は、共に本発明のシートキャパシタ一体半導体装置の構造を説明する断面図
【図２】（Ａ）（Ｂ）は、それぞれ図１（Ａ）（Ｂ）で説明したシートキャパシタ一体半導体装置の一部を拡大して説明する断面図
【図３】本発明の実施の形態の一つに相当する、デジタルテレビの多電源系画像処理用ＬＳＩのブロック図
【図４】（Ａ）〜（Ｅ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図
【図５】（Ａ）〜（Ｃ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図
【図６】（Ａ）〜（Ｄ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図
【図７】（Ａ）〜（Ｃ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図
【図８】（Ａ）〜（Ｄ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図
【図９】（Ａ）〜（Ｅ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図
【図１０】（Ａ）〜（Ｃ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図
【図１１】（Ａ）〜（Ｃ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図
【図１２】（Ａ）（Ｂ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図
【図１３】（Ａ）（Ｂ）は、シートキャパシタ一体半導体装置の上に、一つ以上の半導体を対面するように実装してなる半導体実装体について説明する断面図
【発明を実施するための形態】
【００１７】
以下、本発明の実装基板、実装体とそれを用いた電子機器について図面を用いて説明する。なお、実装体として画像処理用ＬＳＩを実装した実装基板、電子機器としてデジタルテレビを例に説明する。
【００１８】
（実施の形態１）
図１（Ａ）（Ｂ）は、共に本発明のシートキャパシタ一体半導体装置の構造を説明する断面図である。
【００１９】
図１（Ａ）は、シートキャパシタ一体半導体装置の一例を説明する断面図である。またシートキャパシタ一体半導体装置は、図１（Ｂ）に示すような形状であっても良い。図１（Ｂ）に示すシートキャパシタ一体半導体装置２６０ｂとは、図１（Ａ）に示したシートキャパシタ一体半導体装置２６０ａの表面に、更に配線等をビルドアップ等の技術を用いて形成したものである。
【００２０】
図１（Ａ）（Ｂ）において、１１０は誘電体層、１２０は金属板である。なお金属板１２０の厚みは７０ミクロンより厚い厚みであり、上層電極に相当する。１３０は上層電極、１４０はシートキャパシタ部である。シートキャパシタ部１４０は、少なくとも、下層電極（番号は付与していない）となる金属板１２０と、金属板１２０の上部に設けられた誘電体層１１０と、誘電体層１１０の上部に設けられた金属板等からなる上層電極１３０とを有する。
【００２１】
１５０は半導体チップ、１６０は外部端子である。外部端子１６０は、半導体チップ１５０の表面（あるいはダイボンド部１７０が設けられていない側、あるいは外側）に設けられている。１７０はダイボンド部であり、市販のダイボンド部材からなり、半導体チップ１５０を金属板１２０の上に固定する。
【００２２】
１８０は第１絶縁層、１９０は芯材である。第１絶縁層１８０として、市販のプリプレグ（例えば、ガラス織布やガラス不織布等に、エポキシ樹脂等を含浸させてなる半硬化シート、市販品）を用いることができる。芯材１９０とは、例えば、ガラスやアラミド等の織布や不織布である。なお第１絶縁層として、芯材１９０を含まない市販品（例えば、ビルドアップ基板におけるビルドアップ層を形成するための絶縁シート、例えば味の素製のABF基材等）を用いても良い。
【００２３】
２００はフィルドビア部であり、ビア孔（番号等は付与していない）の中に、めっき等で形成したものである。２１０は第１配線部、２２０は第２配線部、２３０は再配線部である。図１（Ａ）（Ｂ）において、第１配線部２１０は、シートキャパシタ一体半導体装置２６０の上面側の、第２配線部２２０は下面側に設けているが、これに限定する必要は無い。また第１配線部２１０と、再配線部２３０とを同一平面に形成された一つのパターンとしてもよい。すなわち第１配線部２１０の一部を再配線部２３０としても良いし、再配線部２３０の一部を第１配線部２１０としても良い。また再配線部２３０と、第１配線部２１０とを別々の工程で作成しておいて、後でこれらを接続しても良い。別々の工程で作成することで、再配線部２３０の配線厚みを、第１配線部２１０に比べて薄くし、よりファインパターンとすることができる。なお再配線部２３０を、ファンアウト配線、あるいはファンアウト配線部としてもよい。第１配線部２１０、第２配線部２２０を、必要に応じて、ファンアウト再配線部としても良いし、一般の電子部品実装用の配線層（あるいは配線パターン）としても良い。
【００２４】
２４０は、第２絶縁層であり、図１（Ｂ）で示す、シートキャパシタ一体半導体装置２６０ｂの表面に、更に形成したビルドアップ層（番号等は付与していない）の絶縁層に相当する。２５０は表層配線であり、図１（Ｂ）に示すように、シートキャパシタ一体半導体装置２６０ｂの表層に設けることができる。なお２６０ａ、２６０ｂは共にシートキャパシタ一体半導体装置であり、図１（Ａ）に示した、シートキャパシタ一体半導体装置２６０ａの表面に、第２絶縁層２４０や表層配線２５０を加えたものが図１（Ｂ）に示すシートキャパシタ一体半導体装置２６０ｂであるが、これら構造に限定する必要はない。
【００２５】
２６０ａ、２６０ｂは共に本発明のシートキャパシタ一体半導体装置の一例である。２７０はチップ外領域であり、半導体チップ１５０がダイボンドされていない領域を示す。２８０はチップ内領域となる半導体領域である。
【００２６】
次に、図２（Ａ）（Ｂ）を用いて、シートキャパシタ一体半導体装置２６０ａ、２６０ｂについて詳しく説明する。図２（Ａ）（Ｂ）は、それぞれ図１（Ａ）（Ｂ）で説明したシートキャパシタ一体半導体装置の一部を拡大して説明する断面図である。図２（Ａ）は図１（Ａ）のシートキャパシタ一体半導体装置２６０ａの、図２（Ｂ）は図１（Ｂ）のシートキャパシタ一体半導体装置２６０ｂの、拡大断面図に相当する。
【００２７】
図２（Ａ）（Ｂ）において、２９０はスルーホールである。スルーホール２９０は、半導体チップ１５０がダイボンドされていない領域である、チップ外領域２７０に、少なくとも半導体チップ１５０を埋設する第１絶縁層１８０を貫通した状態で形成されている。このようにスルーホール２９０を、チップ外領域２７０に設けることで、スルーホール２９０の形成において、半導体チップ１５０に影響を与えることがない。なおチップ外領域２７０に１以上のスルーホール２９０を、第１絶縁層１８０を貫通するように形成する。そしてこのスルーホール２９０を、第１絶縁層１８０を貫通し、第２配線部２２０や、シートキャパシタ部１４０（あるいはシートキャパシタ部１４０を構成する下層電極に相当する金属板１２０、あるいは上層電極１３０のいずれか一つ以上の電極）とを、電気的に接続する。こうすることで、一体化されたシートキャパシタ部１４０を、シートキャパシタ一体半導体装置２６０における共有キャパシタ（番号は付与していない）として機能させることができ、電源端子間のアイソレーションを高めることができる。
【００２８】
図２（Ａ）（Ｂ）に示すように、シートキャパシタ一体半導体装置２６０ａ、２６０ｂの一部を構成するシートキャパシタ部１４０は、少なくとも上層電極１３０と、誘電体層１１０と、下層電極となる金属板１２０とを有している。
【００２９】
図２（Ａ）（Ｂ）に示すように、シートキャパシタ一体半導体装置２６０ａ、２６０ｂの一部を構成する半導体領域２８０は、少なくとも再配線部２３０、ブラインドビア部２００、ブラインドビア部２００や半導体チップ１５０を埋設する第１絶縁部１８０と、外部端子１６０と、半導体チップ１５０と、ダイボンド部１７０と、を有している。
【００３０】
以上のように、あるいは図１（Ａ）（Ｂ）、図２（Ａ）（Ｂ）で説明したように、本発明のシートキャパシタ一体半導体装置２６０は、金属板１２０（なお金属板１２０を、下層電極としても良い）の上にダイボンド部１７０を介して設置された半導体チップ１５０と、この半導体チップ１５０を前記金属板１２０上で埋め込む第１絶縁層１８０と、前記第１絶縁層１８０に形成され前記半導体チップ１５０の外部端子１６０に接続されたブラインドビア部２００と、前記第１絶縁層１８０の上に形成され前記ブラインドビア部２００に接続された再配線部２３０（なお再配線部２３０を、ファンアウト配線部としても良い）と、を有する半導体領域２８０を有している。
【００３１】
以上のように本発明のシートキャパシタ一体半導体装置２６０は、金属板１２０と、この金属板１２０の上部に形成された誘電体層１１０と、この誘電体層１１０上部に形成された上層電極１３０とを有するシートキャパシタ部１４０と、を有している。
【００３２】
更に本発明のシートキャパシタ一体半導体装置２６０は、上層電極１３０上にダイボンド部１７０を介して設置された半導体チップ１５０と、この半導体チップ１５０を金属板１２０上で埋め込む第１絶縁層１８０と、前記第１絶縁層１８０に形成され前記半導体チップ１５０の外部端子１６０に接続されたブラインドビア部２００と、前記第１絶縁層１８０の上に形成され前記ブラインドビア部２００に接続された再配線部２３０と、を有する半導体領域２８０と、を有している。
【００３３】
更に本発明のシートキャパシタ一体半導体装置２６０は、半導体チップ１５０の外の領域となる、チップ外領域２７０に、少なくとも第１絶縁層１８０を貫通し、再配線部２３０とシートキャパシタ部１４０とを電気的に接続するスルーホール２９０を一つ以上有しているため、半導体チップ１５０の安定動作を実現する。
【００３４】
なお金属板１２０としては、厚みが７０μｍより厚い金属板（銅板、あるいはアルミ板等）を用いることは有用であるが、金属板１２０の代わりに、金属箔を金属板１２０の代わりに用いることも有用である。金属箔を用いることで、シートキャパシタ一体半導体装置の薄層、軽量化が可能となる。なお金属箔を金属板１２０の代わりに用いる場合、金属箔の厚みは７０μｍ以下とすることが有用である。なお金属箔の厚みは５μｍ以上が望ましいが、これは５μｍ未満の金属箔は高価で取り扱いが難しい場合があるためである。
【００３５】
（実施の形態２）
次に実施の形態２として、本発明のシートキャパシタ一体半導体装置を用いたデバイス（あるいは機器）の一例について、図３を用いて説明する。
【００３６】
次に、図３を用いて、本発明シートキャパシタ一体半導体装置の使用例等を説明する。図３は、本発明の実施の形態の一つに相当する、デジタルテレビの多電源系画像処理用ＬＳＩのブロック図であるが、本発明の応用範囲は、図３の実施の形態に限定するものではない。
【００３７】
図３において、３００はアンテナ、３１０はＣＰＵ、３２０はメモリーコントローラ、３３０はＩ／Ｏ部、３４０はコア部、３５０はメモリー、３６０はＩ／Ｏ部、３７０は回路部、３８０はチューナ、３９０はディスプレイ、４００は外部交流電源、４１０はＡＣ−ＤＣコンバータ、４２０はＤＣ−ＤＣ２Ｖ部、４３０はＤＣ−ＤＣ１Ｖ部、４４０はＤＣ−ＤＣ３Ｖ部、４５０はＤＣ−ＤＣ１．５Ｖ部、４６０は出力等の電源ラインである。
【００３８】
図３において、シートキャパシタ部１４０ａ、１４０ｂは、ＤＣ−ＤＣ１．５Ｖ部４５０とＣＰＵ３１０の間に１つ以上設けている。そしてシートキャパシタ部１４０ａ、１４０ｂを設けることで、ＬＳＩ３７０（あるいは半導体チップ１５０）の動作を安定化できるが、これはシートキャパシタ部１４０ａ、１４０ｂを設けることで生れた低ＥＳＬ特性、あるいはシートキャパシタ部１４０ａ、１４０ｂの大容量キャパシタ成分によるものである。
【００３９】
図３において、アンテナ３００から入力された信号は、チューナ３８０によりチューニングされ、画像処理用のＬＳＩ３７０のＩ／Ｏ部３６０を経て、ＣＰＵ３１０に入力される。ＬＳＩ３７０は、ＣＰＵ３１０と、ＣＰＵ３１０と信号ラインで接続されたメモリーコントローラ３２０とを含む。メモリーコントローラ３２０のＩ／Ｏ部３３０はＬＳＩ３７０と別に設けられたメモリー３５０に接続されている。ＣＰＵ３１０とメモリー３５０は、大容量の画像処理演算を行う。処理された画像信号は、ＣＰＵ３１０よりＩ／Ｏ部３６０を経て、ディスプレイ３９０に出力される。
【００４０】
ＣＰＵ３１０、メモリーコントローラ３２０のＩ／Ｏ部３３０とコア部３４０、Ｉ／Ｏ部３６０は、それぞれ異なる電圧で駆動されている。例えば、ＣＰＵ３１０は１．２Ｖ、Ｉ／Ｏ部３３０は１．８Ｖ、コア部３４０は１Ｖ、インターフェイスＩ／Ｏ部３６０は３．３Ｖで駆動されている。これらの電力は、外部交流電源４００からＡＣ−ＤＣコンバータ４１０を経て、それぞれの電圧に変換するＤＣ−ＤＣコンバータ４２０、４３０、４４０、４５０から供給される。これらの部品は筐体（番号は付与していない）の内部に配置されている。
【００４１】
即ち、パッケージ基板であるキャパシタを内蔵したインターポーザ基板においても、これら異なる電圧に対応するように、電源層を互いに分割され、内蔵されたキャパシタと接続された構造をとる必要がある。
【００４２】
ここでＣＰＵ３１０へ電力を供給する回路について詳述する。ＤＣ−ＤＣコンバータ１．５Ｖ４５０は電源ライン４６０を介してＣＰＵ３１０に電力を供給する。シートキャパシタ部１４０ａは電源ライン４６０に並列に接続されている。シートキャパシタ部１４０ａは、ＯＦＦ／ＯＮ時のＣＰＵ３１０の速やかな電圧復帰を補助するために電流を供給する。更にシートキャパシタ部１４０ａは、ＯＦＦ／ＯＮ時の高周波ノイズ電流を接地電極ＧＮＤに逃がす役割を果たす。
【００４３】
電源ライン４６０は、ライン長に起因するインダクタンス成分を有している。そのため、できるだけこのライン長を短くし、インダクタンス成分（特に高周波領域でのＥＳＬ成分）を低減してＣＰＵ３１０の駆動性能を向上させることが望ましい。また同様の理由から、シートキャパシタ部１４０ａはＣＰＵ３１０付近に接続されるとともに自身が低ＥＳＬであることが望ましい。また電流供給の際のロスを低減するため、シートキャパシタ部１４０ａは低ＥＳＲであることが望ましい。さらに、電源ライン４６０には、シートキャパシタ部１４０ａ以外に、ＤＣ−ＤＣコンバー１．５Ｖ部付近にシートキャパシタ部１４０ａより大容量のキャパシタ（あるいは、シートキャパシタ１４０ｂ）を配置することが好ましい。
【００４４】
以上のような回路形成に、本発明のシートキャパシタ一体半導体装置２６０を用いることで、半導体チップ１５０外の領域に形成され、第１絶縁層１８０を貫通するスルーホール２９０を介して、半導体チップ１５０の外部端子１６０と、シートキャパシタ部１４０（あるいはシートキャパシタ部１４０を構成する、下層電極に相当する金属板１２０、あるいは上層電極１３０のいずれか一つ以上の電極）と電気的に接続し、シートキャパシタ部１４０（あるいは図３に示すシートキャパシタ部１４０ａ、１４０ｂ）を共有キャパシタとして機能させることで、電源端子間のアイソレーションを高めることができる。
【００４５】
他の用途の一例として、キャパシタ（あるいはシートキャパシタ部１４０）を内蔵したパッケージ基板、即ちキャパシタ内蔵インターポーザの事例を、前述の図２（Ａ）（Ｂ）を流用しながら説明する。
【００４６】
通常、知られているコアレス基板構造の半導体素子内蔵パッケージ基板であれば、内蔵されるＬＳＩ等の半導体チップ１５０は、ダイボンド部１７０を通じて金属板１２０の上に固定されている。
【００４７】
一方、シートキャパシタ部１４０は、上層電極１３０と、下層電極に相当する金属板１２０と、この間に挟まれた誘電体層１１０とを有している。そして、下層電極に相当する金属板１２０あるいは上層電極１３０と、半導体チップ１５０の外部端子１６０の電源端子やＧＮＤ端子（共に図示していない）とは、第２配線部２２０やスルーホール２９０を介して電気的に接続されている。
【００４８】
（実施の形態３）
次に、実施の形態３として、実施の形態１や実施の形態２で説明した本発明のシートキャパシタ一体半導体装置２６０が、どのようにして優れた電気特性を示すかについて、説明する。
【００４９】
従来の技術（図示していない）では、金属板からなる電極パターンをＧＮＤ電極として利用し、半導体チップの外部端子のＧＮＤ端子とを、電気的に接続することで、ＧＮＤ安定化を図っていた。そのため、小型化、低ＥＳＬ化に課題があった。
【００５０】
一方、本発明のシートキャパシタ一体半導体装置２６０は、ＧＮＤ電極をバイパスとなるシートキャパシタ部１４０のＧＮＤ電極として利用する。このように本発明のシートキャパシタ一体半導体装置２６０では、バイパスとして機能するシートキャパシタ部１４０には、電源ライン、ＧＮＤラインのみが貫通し、信号ラインは貫通する必要がない。
【００５１】
一方、従来の構造（図示していない）では、半導体チップの外部端子からファンアウトして引き出される第２再配線部にシートキャパシタを設ける場合は、そのシートキャパシタ領域を信号ラインも通過しなければならない。そのため従来の構造では、シートキャパシタの有効面積が削減されてしまう。
【００５２】
こうした従来の構造に対して、本発明のシートキャパシタ一体半導体装置２６０は、シートキャパシタ部１４０の有効面積が削減されない分だけ、より広い有効面積を得ることができ、回路設計の容易性や回路の安定動作を実現する。
【００５３】
更に言えば、従来の構造では、シートキャパシタの電極端子と接続されるビアはある一定の厚みを有する基材にドリル加工にて形成されるスルーホールビアであるため、端子電極サイズ１０５を含め、設計ルールは、ファインなものを実現することが困難であった。
【００５４】
こうした課題に対して、本発明のシートキャパシタ一体半導体装置２６０では、スルーホール２９０で引き出される電極パターンを先行して形成し、半導体の外部端子１６０をブラインドビア部２００を介して、ファンアウトして引き出す配線（再配線部２３０）を後工程としてセミアディティブ法で形成することができる。
【００５５】
そのため、本発明においては、後工程で作成する再配線部２３０によって、予め形成しておいたシートキャパシタ部１４０や、予めチップ外領域２７０に形成しておいたスルーホール２９０と、半導体チップ１５０の外部端子１６０（あるいは外部端子１６０に形成されたブラインドビア部２００）を、接続することができる。すなわち本発明のシートキャパシタ一体半導体装置２６０では、予め形成しておいたシートキャパシタ部１４０や、予めチップ外領域２７０に形成しておいたスルーホール２９０と、半導体チップ１５０の外部端子１６０（あるいは外部端子１６０に形成されたブラインドビア部２００）を、後工程で形成した再配線部２３０によって電気的に接続できる。
【００５６】
更に本発明のシートキャパシタ一体半導体装置２６０では、この後工程で形成する再配線部２３０を、半導体チップ１５０に形成された外部端子１６０の設計ルールに応じて、後発的に、あるいはブラインドビア部２００に結びつけるようにアディティブ形成することが容易となる。そのため本発明のシートキャパシタ一体半導体装置２６０では、同一レイヤーであっても、各々の領域に応じた設計ルールの最適化（更には領域ごとに異なる設計ルールの提供）が可能なシートキャパシタ一体半導体装置２６０が実現できる。
【００５７】
更に本発明のシートキャパシタ一体半導体装置２６０は、シートキャパシタ部１４０を構成する上層電極１３０も、下層電極に相当する金属板１２０も、共に所定パターン形状に、パターニングしている。そのためこれら電極１２０、１３０の側面を、何れも樹脂で覆うことが容易となる。そのため、本発明において、半導体チップ１５０として、ＬＳＩを第１樹脂層１８０に埋設する際において、ＬＳＩを埋設する第１樹脂層と、電極１２０、１３０との接触面を広くすることが可能となり、密着性を高め、剥離強度を高める効果が得られる。また上層電極１３０も、下層電極に相当する金属板１２０も、共にパターニングすることで、複数のシートキャパシタ一体半導体装置を一度に多数個、形成することも可能となる。
【００５８】
このように本発明のシートキャパシタ一体半導体装置２６０において、複数個（例えば、１０個×１０個、あるいは５０個×５０個）のシートキャパシタ半導体装置を多数個取りするように一度に形成する場合、各シートキャパシタ半導体装置間を、半導体パターンを非連続体とすることで、互いに独立させることがで。また、本発明のシートキャパシタ一体半導体装置２６０においては、一つの大判の基板から、シートキャパシタ半導体装置を多数個取りする場合であっても、あるいは一つのシートキャパシタ半導体装置において、複数のシートキャパシタ部や複数の半導体チップ１５０を作り込む場合であっても、反り等の発生を防止できる特長がある。
【００５９】
更に本発明のシートキャパシタ一体半導体装置２６０において、シートキャパシタ部１４０から、ＬＳＩ等の外部端子１６０までの配線距離を短くすることが容易である。すなわち本発明のシートキャパシタ一体半導体装置２６０において、埋設されるＬＳＩ素子等の半導体チップ１５０を予め研磨あるいは研削工程を導入して薄型化、例えば５０μｍまで薄型化しておくことが有用である。こうすることで、ブラインドビア部２００の高さを１００μｍ以下に抑えることができる。
【００６０】
このように本発明のシートキャパシタ一体半導体装置２６０の構造であれば、埋設された半導体チップ１５０の極近傍にブラインドビア部２００を形成することが可能である。このように本発明のシートキャパシタ一体半導体装置２６０において、シートキャパシタ部１４０から外部端子１６０までの線路長を短くできる。このように本発明の構造とすることで、各部分の配線長を短くすることができ、低ＥＳＬ化が可能となり、必要な電荷を短時間に半導体チップ１５０に供給できる。
【００６１】
さらに本発明のシートキャパシタ一体半導体装置２６０の構造とし、シートキャパシタ部１４０の容量値を最適化することで、電源インピーダンスを幅広い周波数、例えば１ＭＨｚ〜１０ＧＨｚまでの領域で低インピーダンスに抑えることができるため、シートキャパシタ部１４０をバイパスキャパシタ機能として活用できる。このように、本発明の構造は、第１絶縁層１８０に埋設された半導体チップ１５０の安定動作の実現に対して、極めて有効的である。
【００６２】
このように本発明のシートキャパシタ一体半導体装置２６０においては、第１絶縁層１８０に埋設された半導体チップ１５０端部と、スルーホール２９０端部との距離を１００μｍ以下にすることが容易である。このような本発明の構造により、ＥＳＬ値を１５０ｎＨ以下に抑えることが可能となり、電源インピーダンスに関しても、１ＭＨｚ〜１.５ＧＨｚまでの領域で１Ω以下とすることが可能である。
【００６３】
また本発明のシートキャパシタ一体半導体装置２６０において、半導体チップ１５０をファンアウトして引き出された再配線部２３０の一部を構成するブラインドビア部２００を、フィルドビア部２００（フィルドビアは、メッキビアや導電性ビアペーストからビア、あるいはブラインドビア、あるいは有底ビアとすることが有用である）と、ランド電極とすることが可能である。こうすることで、図１（Ｂ）、図２（Ｂ）等に示すように、再配線が完了していない場合であっても、必要に応じてビルドアップ層を設けることで、様々な用途に応用することが可能となる。
【００６４】
（実施の形態４）
次に実施の形態４として、図４〜図８を用いて、実施の形態１で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する。
【００６５】
図４（Ａ）〜（Ｅ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図である。
【００６６】
まず、図４（Ａ）に示すように、金属板１２０（より好適には銅製の金属板）を用意する。金属板１２０は３５μｍ以上、更には７０μｍより厚いことが有用である。７０μｍ以上の厚みとすることで、ワークサイズが大きくなっても反りが発生しにくい。なおワークサイズによっては、１００μｍ以上の厚みとすることが好ましい。但し、パッケージ設計側よりパターニングの設計ルールが求められる場合は、厚い銅板をサブトラクティブ法でエッチングするのではなくアディティブめっき法で極厚化することが好ましい。誘電体膜のプロセス耐性との兼ね合いで厚みは決定されることが好ましい。
【００６７】
次に、図４（Ｂ）に示すように金属板１２０上に誘電体層１１０を形成する。大きなワークサイズ対応の視点等、生産性の観点から高誘電率を有するセラミックフィラー、例えばＢａＴｉＯ3の焼結粉と樹脂が混合されたコンポジット樹脂をシート形成することが有効である。
【００６８】
しかる後に図４（Ｃ）に示すように、誘電体層１１０の上に、更に上層電極１３０となる金属板あるいは金属箔を加熱プレス等によって重ね合わせて一体化することでシートキャパシタ部１４０とする。
【００６９】
次に、図４（Ｄ）の様に、金属板、より好適には銅板をパターニングし、上層電極１３０とする。銅板等からなる上層電極１３０をＧＮＤ層として用いる場合は、各パッケージ毎にエリア分割しておくことに加え、場合によっては１パッケージ面内でアナログ回路とデジタル回路のＧＮＤ領域をそれぞれ分割しておくことが好ましい。
【００７０】
次に図４（Ｅ）の様に、パターニングされた銅板等からなる上層電極１３０の上にダイボンド部１７０となる実装材を塗布した後、ＬＳＩ素子等からなる半導体チップ１５０をフェースアップで搭載する。こうして、半導体チップ１５０の外部端子１６０がフェースアップの状態となる。
【００７１】
ここで後工程である外部端子１６０からの電極取り出し工程時での、アライメントを考慮すると、本ダイボンド工程におけるアライメント位置精度は極めて正確とすることが有用である。具体的には±１０μｍ以内となるような高精度（１パッケージ毎のアライメント実施想定時）が好ましい。
【００７２】
図５（Ａ）〜（Ｃ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図であり、図４（Ｅ）に続く製造方法の一例である。
【００７３】
次に図５（Ａ）に示すように予め埋設する半導体チップ１５０の素子形状に合わせて空隙形成をした第１絶縁層１８０を用意し位置合わせする。なお第１絶縁層１８０として、市販のプリプレグ材を用いた場合、ガラス等からなる芯材１９０を有する部材を用いることが望ましい。なおガラス等の芯材１９０を含まないプリプレグ材（あるいは半硬化、あるいは未硬化の絶縁部材）を用いることも有用である。
【００７４】
この用意した第１絶縁層１８０を、位置合わせを行った後、更に銅板あるいは銅箔からなる金属層４８０を重ねて積層を行う。これらの工程は生産性に配慮して大きなワークサイズで実施されることが好ましい。なお、埋設する半導体チップ１５０素子の厚みが３００μｍ等、一定以上の厚みを有する場合は、第１絶縁層１８０の一部に、硬化済の絶縁部分を有した（あるいは硬化済の絶縁部分を挟んだ）積層体を用いて、厚み対応することは有用である。
【００７５】
更に、半導体チップ１５０そのものを研磨あるいは研削で５０μｍ程度に薄くした場合は、空隙形成した、プリプレグ状態の第１絶縁層１８０のみ（例えば、厚み６０μｍ、あるいは８０μｍのもの）で充填することも可能である。また第１絶縁層１８０として、シリカフィラー等を分散させたコンポジットエポキシ樹脂を用いてモールドして埋め込んでも構わない。
【００７６】
なお図５（Ａ）等に示す、銅箔等からなる金属層４８０を用いて半導体チップ１５０を埋め込む工程に於いては、半導体チップ１５０直上の空間を剛性のある樹脂組成物で埋め込んでも良い。例えば空隙を形成していない薄いプリプレグ基材を挟んで積層しても良い。更に硬化時の収縮量が制御しやすいプリプレグ材を介在させることで硬化積層体の反り対策を行っても良い。
【００７７】
なお銅板あるいは銅箔からなる金属層４８０の厚みに関しては、次工程である積層体形成時の反りが抑制できるような設計によって決定すれば良い。積層体の対面側の銅厚（すなわち、シートキャパシタ部１４０の下層電極となる金属板１２０）の厚みが非常に厚い銅板の様な場合は、積層時に採用する銅板（すなわち、シートキャパシタ部１４０の上層電極１３０の構成部材）も、同等の厚みとすることで、積層時の反り発生を低減することができる。
【００７８】
次に図５（Ｂ）に示すように、これら部材を加熱、加圧プレスを行うことによって、シートキャパシタ一体半導体装置の原型となるＬＳＩ素子内蔵積層体（番号は付与していない）を形成する。本工程によれば、外部端子１６０と、銅箔等からなる金属層４８０との距離が薄く均一となるが、これは半導体チップ１５０が予めダイボンド部１７０によって保持しているためである。なお外部端子１６０と、銅箔等からなる金属層４８０との距離は、好適には２０μｍ以上３０μｍ以下が望ましい。
【００７９】
次に図５（Ｃ）に示すように、銅板あるいは銅箔からなる金属層４８０をスライスエッチングにて薄くする。具体的には、後工程のスルーホールめっき接続時の信頼性を高めるため、１０μｍ程度の厚みを残しておくことが好ましい。同時に図５（Ｂ）に示す積層体の両面に形成した銅板あるいは銅箔を薄くするのは、後工程におけるパターニング精度を高めるためである。また薄くすることで反り防止効果が得られる。
【００８０】
図６（Ａ）〜（Ｄ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図であり、図５（Ｃ）に続く製造方法の一例である。
【００８１】
図６（Ａ）は、ドリル加工によって貫通孔４９０を形成する様子を示す。なお貫通孔４９０の形成は、チップ外領域２７０に行う。
【００８２】
次に図６（Ｂ）に示すように、貫通孔４９０にスルーホールめっき部５００を形成する。
【００８３】
次に図６（Ｃ）に示すように、デスミア処理、無電解銅めっき、電解銅めっき処理等を行い、スルーホールめっき部５００を埋めて、スルーホール２９０とする。
【００８４】
次に図６（Ｄ）に示すように、銅箔等のパターニングを行う。このパターニングによって、電源ラインに接続されるスルーホール２９０とＧＮＤに接続されるスルーホール２９０を分割する。そしてスルーホール２９０は、シートキャパシタ部１４０（あるいはシートキャパシタ部１４０を構成する上層電極１３０や、下層電極に相当する金属板１２０）に電気的に接続する。
【００８５】
本工程においては、半導体チップ１５０の素子直上の銅箔パターニング有無は、設計ルールに依存する。埋め込まれた半導体チップ１５０の外部端子１６０の数が少なく、端子を外部に引き出すためのライン／スペースルールが５０μｍ／５０μｍ程度のルールであれば、コンフォーマルめっきビアあるいはフィルドめっきビアとすれば良い。また必要に応じて、ラージウインドウ部を形成するためのパターニングを行っても構わない。
【００８６】
一方、本発明において、埋め込まれた半導体チップ１５０の外部端子１６０の数がたとえば、２００以上、あるいは５００端子以上と多ｐｉｎ構成の場合、外部に引き出すためのライン／スペースルールが２０μｍ／２０μｍ程度のルール以上のものを要求される場合がある。こうした場合は、図６（Ｄ）に示すように、半導体チップ１５０直上の第１絶縁層１８０の表面には銅箔等は残さない（あるいは完全に除去してしまう）ことが望ましい。
【００８７】
図７（Ａ）〜（Ｃ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図であり、図６（Ｄ）に続く製造方法の一例である。
【００８８】
次に図７（Ａ）に示すように、埋め込まれた外部端子１６０に対応すべくレーザー等を用いて、有底ビア穴５１０を形成する。
【００８９】
有底ビア穴５１０のビア径、ビア深さは、外部端子１６０の径、ピッチによって決定する。例えば、外部端子１６０の間隔がペリフェラル配置であれば４０μｍ、エリアアレイ配置であれば１８０μｍとした場合、有底ビア穴５１０のビア径は２０μｍφ、ビア深さは２０μｍ程度とする。なおこのように、ビア径とビア深さのアスペクト比が１：１程度であれば、図７（Ｂ）に示すように粗面化無電解銅めっき、表面パターン選択めっきという、セミアディティブ法に則った工法を用いることが有用である。こうして必要部分にブラインドビア部２００を形成する。またこのときに同時にシード層（図示していない）を薄く形成することは有用である。
【００９０】
その後、再配線部２３０を形成するためのめっきレジスト（図示していない）を形成し、電解銅めっき形成等を行う。
【００９１】
次に図７（Ｃ）に示すようにめっきレジスト（図示していない）を除去することで、必要部分に再配線部２３０を形成し、シートキャパシタ一体半導体装置２６０とする。
【００９２】
なお市場ニーズによっては、シートキャパシタ一体半導体装置２６０は、図７（Ｃ）に示すように１層のみの再配線部２３０によって対応できる。
【００９３】
図８（Ａ）〜（Ｄ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置の製造方法の一例について説明する断面図であり、図７（Ｃ）に続く製造方法の一例である。
【００９４】
例えば、埋め込まれた半導体チップ１５０のみに対応したパッケージの場合は、図８（Ａ）〜（Ｄ）に示すようにして、更に表層にビルドアップ層となる第２絶縁層２４０を形成する。なお第２絶縁層２４０には、用途に応じて芯材１９０を設けても良い。また用途によっては、芯材１９０が無いシート状の絶縁部材を用いれば良い。なお図８（Ａ）に示す第２絶縁層２４０は、半硬化状態あるいは未硬化状態である。
【００９５】
図８（Ａ）〜（Ｂ）に示すように、第２絶縁層２４０を積層する。
【００９６】
その後、図８（Ｃ）〜（Ｄ）に示すように、外部出力端子を更に大きいピッチ、ランド電極で引き出すのに対応させて所定のレーザービア径、ビア深さ及びランド径による有底ビア穴５１０を形成する。そしてデスミア、無電解銅めっき、電解銅めっき処理によって、第２絶縁層２４０に、ブラインドビア部２００を形成する。そしてその上に、表面配線２５０を形成し、シートキャパシタ一体半導体装置２６０とする。
【００９７】
本発明のシートキャパシタ一体半導体装置２６０の場合、例えば半導体チップ１５０となるＬＳＩ素子が８ｍｍ角サイズ、パッケージ基板サイズを２７ｍｍ角サイズと想定すると、シートキャパシタ部１４０の実効面積は、ＬＳＩ素子のサイズに制約を受けずに５００ｍｍ2相当の実効有効面積を確保し、機能させることができる。このように、本発明のシートキャパシタ一体半導体装置２６０の場合、大容量のシートキャパシタ部１４０を、一種のバイパスキャパシタとして一体形成し、バイパスキャパシタとして低ＥＳＬにて機能させることが可能である。
【００９８】
（実施の形態５）
実施の形態５では、誘電体層１１０として誘電体薄膜を用いる場合について説明する。前述の実施の形態４で説明した製造方法では、コンポジット樹脂をシート形成したものを用いた。これは前述の実施の形態４では、大きなワークサイズ対応の視点等、生産性の観点を考慮して、高誘電率を有するセラミックフィラー、例えばＢａＴｉＯ3及び添加物を加えた焼結粉と樹脂が混合されたコンポジット樹脂をシート形成したものを用いた。
【００９９】
一方、実施の形態５では、誘電体薄膜を用いた場合について、図９〜図１０を用いて説明する。誘電体薄膜を用いた場合は、前述の実施の形態４で説明したコンポジット樹脂とは異なり、銅板、あるいは銅箔上に形成された誘電体薄膜であれば、容量密度として約１０［ｎＦ/ｍｍ2］程度を形成することが可能である。
【０１００】
例えば、前述の図４（Ａ）〜（Ｃ）に示したように、最初にＣｕ板等からなる金属板１２０を準備する。その後、図４（Ｂ）に示すように、スパッタリング、あるいは蒸着法等によって、誘電体層１１０を形成する。
【０１０１】
なお金属板１２０として、銅板を用いる場合は、大きなワークサイズでの後工程の取り扱いに配慮して厚みが少なくとも２５μｍ以上、更には１００μｍ以上のものを用いる。なお誘電体層１１０を構成する誘電体材料は特に限定するものではなく、ＰＴ（ＰｂＴｉＯ3）などの鉛系酸化物誘電体やＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ3）などのビスマス層状酸化物強誘電体、チタン酸ジルコン酸鉛（ＰＺＴ）や、チタン酸バリウム（ＢＴＯ）に代表される材料及びこれらの材料に添加物が加えられたものを用いることが有用である。
【０１０２】
なお図４（Ｂ）においては、全面に誘電体層１１０を形成しているが、選択的に所定箇所のみに誘電体層１１０を形成することも有用である。このように、所定箇所にのみシートキャパシタ部１４０を形成するための、選択的な誘電体層１１０の形成時には、予めアライメントマークに基づいた形成が有用である。
【０１０３】
その後、図４（Ｃ）に示すように、上層電極１３０を形成する。上層電極１３０の形成には、スパッタリング法、あるいは蒸着法を用いることで、上層電極１３０に適した銅膜が形成できる。この上層電極１３０となる銅膜を形成するに場合には、予めパターンマスクをアライメントしておくことが有用である。なお上層電極１３０を形成するための銅膜の厚みは、後工程におけるＬＳＩ素子のダイボンド工程等々のプロセス時の誘電体皮膜の保護を考慮して３〜５ｕｍ以上とすることが望ましい。
【０１０４】
その後、図４（Ｅ）に示すようにダイボンド部１７０を介して半導体チップ１５０を実装する。半導体チップ１５０は、予めウエハから所定の形状に切り出して搭載する。デバイスの構造上、半導体チップ１５０が薄い方が好適な場合はウエハの状態で研磨あるいは研削しておくことが好ましい。例えば、厚み５０μｍ〜１００μｍ程度に薄く研削してから切り出すことが可能である。
【０１０５】
以降の工程は、実施の形態４で説明した工程と同等の内容であるため、ここでは割愛する。
【０１０６】
以上のように、実施の形態５は、誘電体層１１０の形成に薄膜工法で形成する工程、更に上に薄膜法で形成した銅膜を形成する工程、半導体チップ１５０を搭載して、第１絶縁層１８０に埋設する工程等を有している。
【０１０７】
そのため、実施の形態５は、前述の実施の形態４で説明したコンポジット樹脂からなる誘電体層のシートキャパシタと比較する大容量のシートキャパシタが形成できることが特徴であり、より大電流が流れるシステムＬＳＩの高速動作に対しても、電源リップル電圧の変動を最小限（±５％以内）にまで抑える効果が得られる。
【０１０８】
（実施の形態６）
実施の形態６では、シートキャパシタ部として、固体アルミ電解キャパシタを用いた場合について説明する。固体アルミ電解キャパシタを、シートキャパシタ部１４０として用いることで、システムＬＳＩの高速化に対応できる。
【０１０９】
図９〜図１３は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図である。
【０１１０】
図９（Ａ）〜（Ｅ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図である。
【０１１１】
まず図９（Ａ）に示すように、アルミ箔５２０の一面に、粗化酸化部５３０を形成する。また他の一面にニッケルめっき部５４０を形成する。固体アルミ電解質キャパシタでは、粗化されたアルミ箔５２０を化成処理することで粗化酸化部５３０を形成し、その大きな比表面積と併せて大容量の誘電体層を形成する。なお粗化されたアルミ箔５２０の反対面には、図９（Ａ）に示すように、後工程での基板プロセスに鑑み、ニッケルめっき部５４０を形成しておく。
【０１１２】
次に図９（Ｂ）に示すように陽極部と陰極部とを絶縁する役割を果たす陽陰極分離部５５０を形成する。しかる後に図９（Ｃ）に示すように、重合反応により固体電解質部５６０を形成する。固体電解質部５６０は、例えばチオフェンなどの導電性高分子の粉を薄く塗布するか、あるいは化学重合法によって導電性高分子の薄い層を形成した後に、重合液中で給電部より電解することにより形成される。
【０１１３】
次に図９（Ｃ）に示すように、選択的に形成された固体電解質部５６０上に陰極となる銀ペースト部５７０を形成する。なお中間電極（集電体層）を設ける場合は導電性高分子体（固体電解質、図示せず）と銀ペースト部５７０との間にカーボン層（図示せず）を設けることが好ましい場合がある。このカーボン層は導電性高分子体（固体電解質）と銀ペースト部５７０との界面抵抗を下げると同時に陽陰極分離の信頼性向上を図ることができる。その結果、特に、高周波領域でのＥＳＲをより低減することができる。但し、銀ペースト部５７０によっては、直接、導電性高分子体（固体電解質）上に形成することで低ＥＳＲが得られることもある。
【０１１４】
なお本実施の形態では、陰電極のパターニング、分割にも配慮して図９（Ｄ）〜（Ｅ）に示すようにビアペースト５９０を充填したプリプレグあるいは無機フィラーとエポキシ樹脂で構成されたコンポジットシート等からなるプリプレグ５８０等と銅箔６００とを積層する。なお固体アルミ電解質層に応力を与えないことを優先する場合は後者のコンポジットシートの方が好ましい場合がある。
【０１１５】
ここでビアペースト５９０の位置は銀ペースト部５７０の位置に対応させている。図９（Ｅ）は、その積層体である。
【０１１６】
図１０（Ａ）〜（Ｃ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図であり、図９（Ｅ）に続く工程の一例である。
【０１１７】
次に、図１０（Ａ）に示すように、陽電極であるニッケルめっき部５４０及びアルミ箔５２０に、分割及びＧＮＤスルーホール用の抜きパターン６３０を形成する。なお抜きパターン６３０は、電源分割溝としても良い。電源分割溝も兼ねる抜きパターン６３０の形成には、レーザーを用いることが有用であるが、レーザー以外にも、エッチング、パンチング等の手法を用いることも有用である。
【０１１８】
次に、図１０（Ｂ）に示すように、市販のダイボンド材をダイボンド部１７０として、ＬＳＩ等の半導体チップ１５０を搭載する。
【０１１９】
次に、図１０（Ｃ）に示すように、前述の図５（Ａ）に示したように、空隙を有し未硬化状態の第１絶縁層１８０や、接着層となる（更には空隙部を設けてない）未硬化状態の第３絶縁層４７０を介して、銅箔等からなる金属層４８０を積層する。
【０１２０】
図１１（Ａ）〜（Ｃ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図であり、図１０（Ｃ）に続く工程の一例である。
【０１２１】
図１１（Ａ）に示したように、積層体（番号は付与していない）の抜きパターン６３０の内部には、未硬化状態の第１絶縁層１８０や、硬化状態の第３絶縁層４７０に含まれていた、樹脂成分（番号は付与していない）が充填され、充填された状態で熱硬化する。
【０１２２】
次に図１１（Ｂ）に示すように、積層体（番号は付与していない）の半導体チップ１５０が形成されていない領域、すなわちチップ外領域２７０に、ドリル等を用いて貫通孔４９０を形成する。
【０１２３】
次に図１１（Ｃ）に示すように、貫通孔４９０の内部に、スルーホールめっき部５００を形成する。このスルーホールめっき部５００は、ニッケルめっき部５４０やアルミ箔５２０に電気的に接続されているが、少なくともニッケルめっき部５４０に直接、接続されていることが有用である。この目的のため、スルーホールめっき部５００を形成するための銅めっきを行う前に、ニッケルめっき部５４０との接続性を高めるため、所定の前処理を行うことが望ましい。
【０１２４】
ここで銅めっき工程に用いるめっき液に、固体電解質部５６０が浸漬した場合、固体電解質部５６０の特性が変化する場合が考えられる。こうした課題を回避するためには、銀ペースト部５７０として用いる銀ペースト（図示していない）には、耐めっき性や緻密性を有したものを用いる。同様に電源分割部のパターニングに相当する銅エッチング工程時においても、エッチング液によって固体電解質部５６０の特性が変化する場合が考えられる。こうした課題を回避するためには、銀ペースト部５７０として用いる銀ペースト（図示していない）には、耐エッチング性を有したものを用いる。
【０１２５】
図１２（Ａ）〜（Ｂ）は、固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置の製造方法の一例を説明する断面図であり、図１１（Ｃ）に続く工程の一例である。
【０１２６】
図１２（Ａ）は、表層に設けられた銅箔からなる金属層４８０をパターニングした様子を示す断面図である。図１２（Ａ）に示すように、パターニングすることで、シート状の固体アルミ電解キャパシタの陽電極と、ＧＮＤ電極とをそれぞれ形成し、それぞれをスルーホール２９０によって取り出すことができる。
【０１２７】
更に図１２（Ｂ）に示すように、半導体チップ１５０を埋設する第１絶縁層１８０にブラインドビア部２００や、ファンアウト配線となる再配線部２３０を形成することで、シート状の固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置２６０となる。
【０１２８】
図１２（Ｂ）に示すように、シート状の固体アルミ電解キャパシタを用いたシートキャパシタ一体半導体装置２６０とすることで、単位面積当たりの容量密度を極めて大きくすることができるため（例えば、１μＦ／ｍｍ2）、大容量のパスキャパシタが必要とされる半導体チップ１５０であっても、本発明のシートキャパシタ一体半導体装置２６０に埋め込むことが可能となる。
【０１２９】
（実施の形態７）
実施の形態７を用いて、次に本発明のシートキャパシタ一体半導体装置２６０の放熱性を高める場合について説明する。本発明のシートキャパシタ一体半導体装置２６０の放熱性（特に第１絶縁層１８０に埋設された半導体チップ１５０の放熱性）を高めるには、グラファイトシートを用いることが有用である。
【０１３０】
グラファイトシートとしては、市販品（例えば、パナソニック製のグラファイトシート）を用いることが有用である。なおグラファイトシートを、シートキャパシタ一体半導体装置２６０の内部に埋設する際は、半導体チップ１５０により近づけるように接着剤やダイボンド部１７０を介して固定することが望ましい。またシートキャパシタ一体半導体装置２６０の、チップ外領域２７０に形成したスルーホール２９０と、グラファイトシートとが接触しないよう、予めグラファイトシートのチップ外領域２７０において、スルーホール２９０（あるいは貫通孔４９０）に対応する場所に、隙間を設けるように、更には貫通孔とグラファイトシート間に第１絶縁層１８０に含まれる熱硬化樹脂が充填された状態で硬化するように、より大きな孔を形成しておくことが望ましい。
【０１３１】
なおグラファイトシートは、金属板１２０に平行になるように、更には第１絶縁層１８０によって、上層電極１３０との密着が高まるよう挿入されることが望ましい。またグラファイトシートの一端が、半導体チップ１５０の一端に直接、接するように設けることが望ましい。
【０１３２】
このように、グラファイトシートを内蔵することで、グラファイトシートによって、半導体チップ１５０の面方向への放熱性を高められる。
【０１３３】
（実施の形態８）
実施の形態８では、実施の形態１等で説明したシートキャパシタ一体半導体装置２６０の上に、更に他の半導体を、バンプ等を介して対面するように一つ以上実装してなる、半導体実装体について説明する。
【０１３４】
図１３（Ａ）（Ｂ）は、シートキャパシタ一体半導体装置の上に、一つ以上の半導体を対面するように実装してなる半導体実装体について説明する断面図である。
【０１３５】
まず図１３（Ａ）に示すように、実施の形態１等で説明したシートキャパシタ一体半導体装置２６０を用意する。そして、他の半導体チップ１５０の外部端子１６０（あるいはバンプ部）を、矢印に示すように、再配線部２３０に押し当て、実装する。
【０１３６】
図１３（Ｂ）は、実施の形態１等で説明したシートキャパシタ一体半導体装置２６０の上に、更に他の半導体を、バンプ等を介して対面するように一つ以上実装してなる、半導体実装体６４０について説明する断面図である。図１３（Ｂ）において、半導体実装体６４０の表面に露出した半導体チップ１５０の表面を樹脂等でモールドしても良い。
【０１３７】
図１３（Ｂ）で示す半導体実装体６４０を用いれば、超ワイドＩ／ＯメモリーとシステムＬＳＩとの接続が容易になる。ここで超ワイドＩ／Ｏメモリーとは、バス幅５１２ビット、１０２４ビット、２０４８ビット等の多バスに対応した多ｐｉｎメモリーであり、低消費電力やデータ転送速度の向上が可能である。
【０１３８】
このような超ワイドＩ／Ｏメモリーは、多ｐｉｎ構造であるため、狭ピッチでエリア状に配置された各端子と接合する技術が求められるものであり、本実施の形態は、その接続を実現できる。
【０１３９】
例えば、図１３（Ａ）において、第１絶縁層１８０に埋め込まれた半導体チップ１５０の外部端子１６０を、フィルドめっき等からなる超高密度のブラインドビア部２００を介して、第１絶縁層１８０の表面まで引き出す。その後、再配線部となる表層配線２５０を形成するため、Ｎｉ−Ａｕめっきを行うことが有用である。Ｎｉ−Ａｕめっきは、次工程において、バンプ接続性を高められる。
【０１４０】
一方、ワイドＩ／Ｏメモリー（例えば、矢印の方向に実装される半導体チップ１５０）の表面に、外部端子１６０として、バンプ等を予め形成しておく。ここでバンプとしては、はんだバンプを用いることが有用である。はんだバンプの形成方法としては、めっき法、印刷法等様々な方法があるが、狭ピッチ形成、例えば４０μｍ〜６０μｍピッチに対応できるものを選ぶ。こうすることで、図１３（Ａ）（Ｂ）に示すように、ワイドＩ／Ｏメモリーに関わる信号ラインを、バンプを介して第１絶縁層１８０に埋設された半導体チップ１５０に接続できる。更に、電源やＧＮＤ端子を、再配線部２３０をファンアウト配線とすることで、チップ外領域２７０に設けたスルーホール２９０を介してシートキャパシタ部１４０に接続する。
【０１４１】
このように図１３（Ａ）（Ｂ）の構成とすることで、超ワイドＩ／ＯメモリーとシステムＬＳＩのような多ｐｉｎ半導体同士の接続を容易にすると共に、再配線部２３０をチップ外領域２７０に設けたスルーホール２９０を介してシートキャパシタ部１４０に接続することで、バイパス機能、デカップリング機能、電源リップル電圧変動等の大幅な安定化を実現する。
【０１４２】
なお各実施の形態において、シート状キャパシタを構成する上面、下面の電極から引き出されるスルーホールめっきビア径と、埋め込まれた半導体からファンアウト用外部出力配線に引き出されるコンフォーマルめっき径とが異なるようにすることは有用である。またスルーホール径がコンフォーマル径の５倍以上とすることで、スルーホールめっきビアから引き出される配線ルールとコンフォーマルめっきビアから引き出される配線ルールが同一配線層内で２倍以上にすることができ、シートキャパシタ一体半導体装置の特性改善が可能となる。
【０１４３】
同様に、シート状キャパシタを構成する上面、下面の電極と埋め込まれた半導体の外部出力配線の電源ライン、グランドラインの端子ビアランドとが導電性ビアペーストによって接続されているシートキャパシタ一体半導体装置２６０とすることが有用である。
【０１４４】
またシートキャパシタ部と配線とを接続するスルーホールめっきを形成する工程と、このシートキャパシタの下部金属箔及び半導体素子を覆う絶縁層上部の導体層を配線体に形成する第２配線体形成工程と、この絶縁層の上に設けられた第２配線層とこの絶縁層を貫通しこの埋め込まれた半導体素子の電極端子とこの配線層とを接続するブラインドビアと、を含む配線体を形成する第３配線体形成工程と、この第２及び第３配線体の上にさらに絶縁層とブラインドビアと配線層とを形成し積層された新たな配線体を形成する第４の配線体形成工程と、を含むことを特徴とするシートキャパシタ一体半導体装置の製造方法としても良い。
【０１４５】
また下部電極である金属板上に無機誘電体薄膜を形成する工程と、上部電極である金属膜を薄膜法で形成してシートキャパシタを形成する工程と、この金属膜を所定形状に形成する第１配線体形成工程と、この電極状パターンに形成された上部電極金属板上に、電極端子形成面を表にして半導体素子を搭載する工程と、この半導体素子を覆う絶縁層を形成する工程と、この半導体素子の外側でこの絶縁層を貫通し、このシートキャパシタ部と配線とを接続するスルーホールめっきを形成する工程と、このシートキャパシタの下部金属箔及びこの半導体素子を覆う絶縁層上部の導体層を配線体に形成する第２配線体形成工程と、この絶縁層の上に設けられた第２配線層とこの絶縁層を貫通しこの埋め込まれた半導体素子の電極端子とこの配線層とを接続するブラインドビアと、を含む配線体を形成する第３配線体形成工程と、この第２及び第３配線体の上にさらに絶縁層とブラインドビアと配線層とを形成し積層された新たな配線体を形成する第４の配線体形成工程と、を含むことを特徴とするシートキャパシタ一体半導体装置の製造方法としても良い。
【０１４６】
また上部電極である金属板と下部電極である金属箔に挟まれた誘電体層で構成されるシートキャパシタを形成する工程と、この金属板を所定形状に形成する第１配線体形成工程と、この配線体形成上に接着剤層を介してグラファイト層を積層する工程と、このグラファイト層を所定形状に分割する第１配線体形成工程と、ビアが貫通する箇所をくり抜く工程と、この電極状パターンに形成されたグラファイト層上に、電極端子形成面を表にして半導体素子を搭載する工程と、前記半導体素子を覆うダイボンド部層を形成する工程と同時にくり抜かれたグラファイト層部分を前記ダイボンド部で充填する工程と、前記半導体素子の外側で前記絶縁層を貫通し、前記シートキャパシタ部と配線とを接続するスルーホールめっきを形成する工程と、前記シートキャパシタの下部金属箔及び前記半導体素子を覆う絶縁層上部の導体層を配線体に形成する第２配線体形成工程と、前記絶縁層の上に設けられた第２配線層と前記絶縁層を貫通し前記埋め込まれた半導体素子の電極端子と前記配線層とを接続するブラインドビアと、を含む配線体を形成する第３配線体形成工程と、前記第２及び第３配線体の上にさらに絶縁層とブラインドビアと配線層とを形成し積層された新たな配線体を形成する第４の配線体形成工程と、を含むことを特徴とするシートキャパシタ一体半導体装置の製造方法としても良い。
【０１４７】
更にシートキャパシタを構成する下部電極が金属板出発で構成されていて、半導体素子を覆う絶縁層を形成する工程を実施した後、前記金属板を薄くする工程を有するシートキャパシタ一体半導体装置の製造方法としても良い。
【０１４８】
また半導体素子を覆う絶縁層上部の導体層を配線体に形成する第２配線体形成領域が、半導体素子直上領域外であるシートキャパシタ一体半導体装置の製造方法としても良い。
【０１４９】
また埋め込まれた半導体素子の電極端子と前記配線層とを接続するブラインドビアを介して前記第２配線体とを接続する配線体を形成する第３配線体形成工程がセミアディティブ法で形成されるシートキャパシタ一体半導体装置の製造方法としても良い。
【０１５０】
また片面にＮｉめっきが施された上部電極である弁金属箔上に酸化誘電体被膜を構成する工程と、前記弁金属箔の重合法によって固体電解層を形成する領域以外に第１絶縁層を形成する工程と、前記第１絶縁膜に囲まれた領域を前記弁金属箔の重合法によって酸化誘電体被膜上に固体電解層を形成する工程と、この前記第２工程で得た固体電解質層の表面を導電性ペーストで覆う形で所定形状の電極を形成し硬化させる工程と、導電性ペーストが充填された樹脂層を介して前記第３工程で形成された構造体と銅箔を積層する工程と、前記片面にＮｉめっきが施された上部電極である弁金属箔を所定形状に分割する第１配線体形成工程と、前記所定形状に分割された上部電極上に、電極端子形成面を表にして半導体素子を搭載する工程と、前記半導体素子を覆う絶縁層を形成する工程と、前記半導体素子の外側で前記絶縁層を貫通し、前記シートキャパシタ部と配線とを接続するスルーホールめっきを形成する工程と、前記シートキャパシタの下部金属箔及び前記半導体素子を覆う絶縁層上部の導体層を配線体に形成する第２配線体形成工程と、前記絶縁層の上に設けられた第２配線層と前記絶縁層を貫通し前記埋め込まれた半導体素子の電極端子と前記配線層とを接続するブラインドビアと、を含む配線体を形成する第３配線体形成工程と、前記第２及び第３配線体の上にさらに絶縁層とブラインドビアと配線層とを形成し積層された新たな配線体を形成する第４の配線体形成工程と、を含むことを特徴とするシートキャパシタ一体半導体装置の製造方法としても良い。
【０１５１】
またシートキャパシタ一体半導体装置とバンプを介して対面に少なくとも一つ以上の半導体が接続されている半導体実装体としても良い。
【０１５２】
また半導体実装体が、ワイヤーボンディングを介してインターポーザと接続されている半導体パッケージとしても良い。
【産業上の利用可能性】
【０１５３】
本発明の半導体実装用基板は、薄型化と共にシートキャパシタと一体化することで安定した電源電圧動作することができるという作用効果を有し、デジタルテレビ、カーナビゲーションシステム、ホームサーバー、ＤＶＤ、タブレットモバイル機器等の半導体を用いる電子機器に有用である。
【符号の説明】
【０１５４】
１１０  誘電体層
１２０  金属板
１３０  上層電極
１４０  シートキャパシタ部
１５０  半導体チップ
１６０  外部端子
１７０  ダイボンド部
１８０  第１絶縁層
１９０  芯材
２００  ブラインドビア部
２１０  第１配線部
２２０  第２配線部
２３０  再配線部
２４０  第２絶縁層
２５０  表層配線
２６０  シートキャパシタ一体半導体装置
２７０  チップ外領域
２８０  半導体領域
２９０  スルーホール
３００  アンテナ
３１０  ＣＰＵ
３２０  メモリーコントローラ
３３０  Ｉ／Ｏ部
３４０  コア部
３５０  メモリー
３６０  Ｉ／Ｏ部
３７０  ＬＳＩ
３８０  チューナ
３９０  ディスプレイ
４００  外部交流電源
４１０  ＡＣ−ＤＣコンバータ
４２０  ＤＣ−ＤＣ２Ｖ部
４３０  ＤＣ−ＤＣ１Ｖ部
４４０  ＤＣ−ＤＣ３Ｖ部
４５０  ＤＣ−ＤＣ１．５Ｖ部
４６０  電源ライン
４７０  第３絶縁層
４８０  金属層
４９０  貫通孔
５００  スルーホールめっき部
５１０  有底ビア穴
５２０  アルミ箔
５３０  粗化酸化部
５４０  ニッケルめっき部
５５０  陽陰極分離部
５６０  固体電解質部
５７０  銀ペースト部
５８０  プリプレグ
５９０  ビアペースト
６００  銅箔
６３０  抜きパターン
６４０  半導体実装体
【図１】
2014086481.tif 000003
【図２】
2014086481.tif 000004
【図３】
2014086481.tif 000005
【図４】
2014086481.tif 000006
【図５】
2014086481.tif 000007
【図６】
2014086481.tif 000008
【図７】
2014086481.tif 000009
【図８】
2014086481.tif 000010
【図９】
2014086481.tif 000011
【図１０】
2014086481.tif 000012
【図１１】
2014086481.tif 000013
【図１２】
2014086481.tif 000014
【図１３】
2014086481.tif 000015