(57)【要約】【課題】回路規模が小さく、ノイズ・歪みの影響を受け難い半導体装置を提供する。【解決手段】この半導体装置では、容量型センサ素子２のコンデンサ３，４のうちの一方のコンデンサに可変電流源５の電流を流し、他方のコンデンサから可変電流源６の電流を流出させ、全差動増幅器７の出力電圧ＶＯＰ−ＶＯＮに基づいて可変電流源５と６を切換える。したがって、一般のスイッチトキャパシタ型のＣＶ変換器におけるリセット動作がないので、コンデンサ３，４の容量変化を直接積分できる。【選択図】図１
2014106085.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のコンデンサを含む容量型センサ素子と、
前記第１および第２のコンデンサの容量値の差を積分した積分電圧を出力する容量積分器と、
前記積分電圧の大きさを示すデジタル信号と、前記積分電圧の極性を示す符号信号とを出力するＡＤコンバータとを備え、
検出すべき物理量の変化に応じて前記第１および第２のコンデンサのうちの一方のコンデンサの容量値が増大すると他方のコンデンサの容量値が減少し、
前記第１および第２のコンデンサの一方電極はそれぞれ第１および第２のノードに接続され、それらの他方電極はともに基準電圧を受け、
前記容量積分器は、
前記デジタル信号の値に応じたレベルの電流を電源電圧のラインから第３のノードに流す第１の電流源と、
前記デジタル信号の値に応じたレベルの電流を第４のノードから基準電圧のラインに流す第２の電流源と、
前記符号信号に基づいて動作し、前の周期における前記積分電圧が正電圧である場合は前記第３および第４のノードをそれぞれ第５および第６のノードに接続し、前の周期における前記積分電圧が負電圧である場合は前記第３および第４のノードをそれぞれ前記第６および第５のノードに接続する第１の切換回路と、
全差動増幅器と、前記全差動増幅器の第１の入力端子および第１の出力端子間に接続された第３のコンデンサと、前記全差動増幅器の第２の入力端子および第２の出力端子間に接続された第４のコンデンサとを有し、前記第１および第２の出力端子間に前記積分電圧を出力する第１の積分器と、
前記第５および第６のノードをそれぞれ前記第１および第２のノードに接続する第１の状態と、前記第１および第２のノードをそれぞれ前記第１および第２の入力端子に接続する第２の状態とを所定の周期で切換える第２の切換回路とを含む、半導体装置。
【請求項２】
さらに、前記第１の積分器と前記ＡＤコンバータの間に介挿され、前記積分電圧をサンプリングして次段に伝達する少なくとも１段の第２の積分器を備える、請求項１に記載の半導体装置。
【請求項３】
さらに、前記ＡＤコンバータの後段に設けられ、前記ＡＤコンバータの出力信号をデジタルコードに変換するデジタルフィルタを備える、請求項１または請求項２に記載の半導体装置。
【請求項４】
第１および第２のコンデンサを含む容量型センサ素子と、
それぞれ前記第１および第２のコンデンサの容量値の差を積分した積分電圧を出力する容量積分器と、
前記積分電圧が予め定められた正のしきい値電圧よりも上昇した場合は第１の信号を出力し、前記積分電圧が予め定められた負のしきい値電圧よりも低下した場合は第２の信号を出力するコンパレータとを備え、
検出すべき物理量の変化に応じて前記第１および第２のコンデンサのうちの一方のコンデンサの容量値が増大すると他方のコンデンサの容量値が減少し、
前記第１および第２のコンデンサの一方電極はそれぞれ第１および第２のノードに接続され、それらの他方電極はともに基準電圧を受け、
前記容量積分器は、
電源電圧のラインから第３のノードに電流を流す第１の電流源と、
第４のノードから基準電圧のラインに電流を流す第２の電流源と、
前記コンパレータから前記第１の信号が出力されている場合は前記第３および第４のノードをそれぞれ第５および第６のノードに接続し、前記コンパレータから前記第２の信号が出力されている場合は前記第３および第４のノードをそれぞれ前記第６および第５のノードに接続する第１の切換回路と、
全差動増幅器と、前記全差動増幅器の第１の入力端子および第１の出力端子間に接続された第３のコンデンサと、前記全差動増幅器の第２の入力端子および第２の出力端子間に接続された第４のコンデンサとを有し、前記第１および第２の出力端子間に前記積分電圧を出力する第１の積分器と、
前記第５および第６のノードをそれぞれ前記第１および第２のノードに接続する第１の状態と、前記第１および第２のノードをそれぞれ前記第１および第２の入力端子に接続する第２の状態とを所定の周期で切換える第２の切換回路とを含む、半導体装置。
【請求項５】
さらに、前記第１の積分器と前記コンパレータの間に介挿され、前記積分電圧をサンプリングして次段に伝達する少なくとも１段の第２の積分器を備える、請求項４に記載の半導体装置。
【請求項６】
さらに、前記コンパレータの後段に設けられ、前記コンパレータの出力信号をデジタルコードに変換するデジタルフィルタを備える、請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、容量型センサ素子を備えた半導体装置に関する。
【背景技術】
【０００２】
ＭＥＭＳ（Micro Electro Mechanical Systems）技術による加速度センサ、角速度センサは、近年急速に検出精度が向上する一方、低コスト化も進んでおり、自動車や家電、携帯機器など様々な所に搭載されてきている。これらのセンサの検出精度の向上により、その制御に用いるセンサＡＳＩＣ（Application Specific Integrated Circuit）のＳ／Ｎ（Signal to Noise ratio）比の向上も要求されている。センサＡＳＩＣの入力部分であるＣＶ(Capacitance-to-Voltage）変換器も差動化などにより高Ｓ／Ｎ比を実現できる回路構成となってきている。
【０００３】
特許文献１には、８個のスイッチと２つのコンデンサと全差動増幅器とを含む差動ＣＶ変換回路が開示されている。この差動ＣＶ変換回路では、差動構成であるので、偶数次数の高調波が抑圧され、かつ同相ノイズが除去される。
【０００４】
特許文献２には、容量型センサ素子と、複数のスイッチと、ＣＶ変換器と、ΔΣ変調器を備えた半導体装置が開示されている。この半導体装置では、容量型センサ素子の２つのコンデンサの容量変化を離散的にサンプリングし、一度読み出す度に各コンデンサを参照電圧にリセットし、再度積分して元の容量変化の波形を得ている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７５０９７号公報
【特許文献２】米国特許第７３０４４８３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、従来の半導体装置では、容量型センサ素子の容量変化の値を電圧に変換する際に、参照電圧で容量型センサ素子をリセットしながら電圧に変換するので、容量値が差分化され、この差分化された電圧を積分器で元の容量変化の値に戻す必要があった。また、信号処理として容量変化の積分値を得ようとすると、さらに積分器を設ける必要があった。このため、従来の半導体装置は、回路規模が大きくなり、ノイズ・歪みの影響を受け易いという問題があった。
【０００７】
それゆえに、この発明の主たる目的は、回路規模が小さく、ノイズ・歪みの影響を受け難い半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係る半導体装置は、第１および第２のコンデンサを含む容量型センサ素子と、第１および第２のコンデンサの容量値の差を積分した積分電圧を出力する容量積分器と、積分電圧の大きさを示すデジタル信号と、積分電圧の極性を示す符号信号とを出力するＡＤコンバータとを備えたものである。検出すべき物理量の変化に応じて第１および第２のコンデンサのうちの一方のコンデンサの容量値が増大すると他方のコンデンサの容量値が減少する。第１および第２のコンデンサの一方電極はそれぞれ第１および第２のノードに接続され、それらの他方電極はともに基準電圧を受ける。容量積分器は、デジタル信号の値に応じたレベルの電流を電源電圧のラインから第３のノードに流す第１の電流源と、デジタル信号の値に応じたレベルの電流を第４のノードから基準電圧のラインに流す第２の電流源と、符号信号に基づいて動作し、前の周期における積分電圧が正電圧である場合は第３および第４のノードをそれぞれ第５および第６のノードに接続し、前の周期における積分電圧が負電圧である場合は第３および第４のノードをそれぞれ第６および第５のノードに接続する第１の切換回路と、全差動増幅器と、全差動増幅器の第１の入力端子および第１の出力端子間に接続された第３のコンデンサと、全差動増幅器の第２の入力端子および第２の出力端子間に接続された第４のコンデンサとを有し、第１および第２の出力端子間に積分電圧を出力する第１の積分器と、第５および第６のノードをそれぞれ第１および第２のノードに接続する第１の状態と、第１および第２のノードをそれぞれ第１および第２の入力端子に接続する第２の状態とを所定の周期で切換える第２の切換回路とを含む。
【発明の効果】
【０００９】
この発明に係る半導体装置では、容量型センサ素子の第１および第２のコンデンサのうちの一方のコンデンサに正電流を直接流し、他方のコンデンサに負電流を直接流し、積分電圧に基づいて正電流と負電流を切換える。したがって、一般のスイッチトキャパシタ型の容量積分器におけるリセット動作がなくなるので、容量型センサ素子の容量変化を直接積分できる。このため、回路規模が小さく、ノイズ・歪みの影響を受け難い半導体装置を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１による半導体集積回路を示す回路ブロック図である。
【図２】図１に示した可変電流源５の構成を示す回路図である。
【図３】図１に示した可変電流源６の構成を示す回路図である。
【図４】この発明の実施の形態２による半導体集積回路を示す回路ブロック図である。
【図５】この発明の実施の形態３による半導体集積回路を示す回路ブロック図である。
【図６】実施の形態３の変更例を示す回路ブロック図である。
【図７】この発明の実施の形態４による半導体集積回路を示すブロック図である。
【図８】図７に示したデジタルフィルタの構成を示す図である。
【発明を実施するための形態】
【００１１】
[実施の形態１]
この発明の実施の形態１による半導体集積回路は、図１に示すように、容量積分器１、ＡＤコンバータ１０、および制御回路１１を備える。容量積分器１は、容量型センサ素子２、可変電流源５，６、全差動増幅器７、コンデンサ８，９、およびスイッチＳ１Ｐ〜Ｓ４Ｐ，Ｓ１Ｎ〜Ｓ４Ｎを含む。
【００１２】
容量型センサ素子２は、たとえば、弾性部材によって支持されて加速度に応じて変位する可動電極部と、この可動電極部の変位方向の両側に隙間をもって配置された一対の固定電極部とを含む。可動電極部と一方の固定電極部との間にコンデンサ３が形成され、可動電極部と他方の固定電極部との間にコンデンサ４が形成される。コンデンサ３，４の静電容量は、容量型センサ素子２に対する加速度に伴う可動電極部の変位に応じて差動的に変化する。
【００１３】
すなわち、検出すべき物理量である加速度が変化すると、コンデンサ３，４のうちの一方のコンデンサの容量値が増大するとともに他方のコンデンサの容量値が減少する。したがって、この容量型センサ素子２によれば、加速度をコンデンサ３，４の容量値の変化として取出すことができる。コンデンサ３，４の一方電極はそれぞれノードＮ１，Ｎ２に接続され、それらの他方電極はともに接地電圧ＶＳＳを受ける。
【００１４】
可変電流源５は、デジタル信号ＤＰ０〜ＤＰｎに応じたレベルの電流を電源電圧ＶＤＤのラインからノードＮ３に流す。ただし、ｎは１以上の整数である。可変電流源６は、デジタル信号ＤＮ０〜ＤＮｎに応じたレベルの電流をノードＮ４から接地電圧ＶＳＳのラインに流す。
【００１５】
図２は、可変電流源５の構成を示す回路図である。図２において、可変電流源５は、ＰチャネルＭＯＳトランジスタＰＡ０〜ＰＡｎ＋１，ＰＢ０〜ＰＢｎおよびインバータＩＰ０〜ＩＰｎを含む。トランジスタＰＡ０〜ＰＡｎ＋１のソースはともに電源電圧ＶＤＤのラインに接続され、それらのゲートは互いに接続される。トランジスタＰＡｎ＋１のゲートとドレインは互いに接続され、ドレインは定電流源(図示せず)に接続され、トランジスタＰＡｎ＋１には定電流ＩＲＰが流される。トランジスタＰＡ０〜ＰＡｎのゲート幅（サイズ）は、それぞれトランジスタＰＡｎ＋１のゲート幅の２０〜２ｎ倍に設定されている。したがって、トランジスタＰＡｎ＋１に定電流ＩＲＰを流すと、トランジスタＰＡ０〜ＰＡｎにはそれぞれ定電流ＩＲＰの２０〜２ｎ倍の電流が流れ得る。
【００１６】
トランジスタＰＢ０〜ＰＢｎのソースはトランジスタＰＡ０〜ＰＢｎのドレインに接続され、トランジスタＰＢ０〜ＰＢｎのドレインはともにノードＮ３に接続される。デジタル信号ＤＰ０〜ＤＰｎは、それぞれインバータＩＰ０〜ＩＰｎで反転されてトランジスタＰＢ０〜ＰＢｎのゲートに与えられる。
【００１７】
デジタル信号ＤＰ０〜ＤＰｎが「Ｈ」レベル（１）である場合はそれぞれトランジスタＰＢ０〜ＰＢｎが導通し、デジタル信号ＤＰ０〜ＤＰｎが「Ｌ」レベル（０）である場合はそれぞれトランジスタＰＢ０〜ＰＢｎが非導通になる。したがって、電源電圧ＶＤＤのラインから可変電流源５を介してノードＮ３に、デジタル信号ＤＰ０〜ＤＰｎに応じたレベルの電流ＩＰが流れる。つまり、可変電流源５は、デジタル信号ＤＰ０〜ＤＰｎをアナログ電流ＩＰに変換する電流出力型ＤＡコンバータを構成している。
【００１８】
図３は、可変電流源６の構成を示す回路図である。図３において、可変電流源６は、ＮチャネルＭＯＳトランジスタＱＡ０〜ＱＡｎ＋１，ＱＢ０〜ＱＢｎを含む。トランジスタＱＡ０〜ＱＡｎ＋１のソースはともに接地電圧ＶＳＳのラインに接続され、それらのゲートは互いに接続される。トランジスタＱＡｎ＋１のゲートとドレインは互いに接続され、ドレインは定電流源(図示せず)に接続され、トランジスタＱＡｎ＋１には定電流ＩＲＮが流される。トランジスタＱＡ０〜ＱＡｎのゲート幅（サイズ）は、それぞれトランジスタＱＡｎ＋１のゲート幅の２０〜２ｎ倍に設定されている。したがって、トランジスタＱＡｎ＋１に定電流ＩＲＮを流すと、トランジスタＱＡ０〜ＱＡｎにはそれぞれ定電流ＩＲＮの２０〜２ｎ倍の電流が流れ得る。
【００１９】
トランジスタＱＢ０〜ＱＢｎのソースはトランジスタＱＡ０〜ＱＢｎのドレインに接続され、トランジスタＱＢ０〜ＱＢｎのドレインはともにノードＮ４に接続される。デジタル信号ＤＮ０〜ＤＮｎは、それぞれトランジスタＱＢ０〜ＱＢｎのゲートに与えられる。
【００２０】
デジタル信号ＤＮ０〜ＤＮｎが「Ｈ」レベル（１）である場合はそれぞれトランジスタＱＢ０〜ＱＢｎが導通し、デジタル信号ＤＰ０〜ＤＰｎが「Ｌ」レベル（０）である場合はそれぞれトランジスタＱＢ０〜ＱＢｎが非導通になる。したがって、ノードＮ４から可変電流源６を介して接地電圧ＶＳＳのラインに、デジタル信号ＤＮ０〜ＤＮｎに応じたレベルの電流ＩＮが流れる。つまり、可変電流源６は、デジタル信号ＤＮ０〜ＤＮｎをアナログ電流ＩＮに変換する電流出力型ＤＡコンバータを構成している。
【００２１】
図１に戻って、スイッチＳ１Ｐ，Ｓ１Ｎの一方端子はそれぞれノードＮ３，Ｎ４に接続され、それらの他方端子はそれぞれノードＮ５，Ｎ６に接続される。スイッチＳ１Ｐ，Ｓ１Ｎは、制御信号ＶＣＰが「Ｈ」レベルである場合に導通し、制御信号ＶＣＰが「Ｌ」レベルである場合に非導通になる。
【００２２】
スイッチＳ２Ｐ，Ｓ２Ｎの一方端子はそれぞれノードＮ４，Ｎ３に接続され、それらの他方端子はそれぞれノードＮ５，Ｎ６に接続される。スイッチＳ２Ｐ，Ｓ２Ｎは、制御信号ＶＣＰＢが「Ｈ」レベルである場合に導通し、制御信号ＶＣＰＢが「Ｌ」レベルである場合に非導通になる。制御信号ＶＣＰＢは、制御信号ＶＣＰの反転信号である。
【００２３】
したがって、制御信号ＶＣＰ，ＶＣＰＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合は、ノードＮ３，Ｎ４がそれぞれノードＮ５，Ｎ６に接続される。逆に、制御信号ＶＣＰ，ＶＣＰＢがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合は、ノードＮ３，Ｎ４がそれぞれノードＮ５，Ｎ６に接続される。
【００２４】
スイッチＳ３Ｐ，Ｓ３Ｎの一方端子はそれぞれノードＮ５，Ｎ６に接続され、それらの他方端子はそれぞれノードＮ１，Ｎ２に接続される。スイッチＳ３Ｐ，Ｓ３Ｎは、制御信号ＶＣＫ１が「Ｈ」レベルである場合に導通し、制御信号ＶＣＫ１が「Ｌ」レベルである場合に非導通になる。
【００２５】
スイッチＳ４Ｐ，Ｓ４Ｎの一方端子はそれぞれノードＮ１，Ｎ２に接続され、それらの他方端子はそれぞれ全差動増幅器７の反転入力端子（−入力端子）および非反転入力端子（＋入力端子）に接続される。スイッチＳ４Ｐ，Ｓ４Ｎは、制御信号ＶＣＫ２が「Ｈ」レベルである場合に導通し、制御信号ＶＣＫ２が「Ｌ」レベルである場合に非導通になる。
【００２６】
制御信号ＶＣＫ１とＶＣＫ２は、一方が「Ｈ」レベルである場合は他方が「Ｌ」レベルになり、所定の周期で交互に「Ｈ」レベルになる。したがって、スイッチＳ３Ｐ，Ｓ３ＮとスイッチＳ４Ｐ，Ｓ４Ｎは、一方が導通している場合は他方が非導通になり、所定の周期で交互に導通する。
【００２７】
コンデンサ８は、全差動増幅器７の反転入力端子（−入力端子）および非反転出力端子（＋出力端子）間に接続される。コンデンサ９は、全差動増幅器７の非反転入力端子（＋入力端子）および反転出力端子（−出力端子）間に接続される。全差動増幅器７およびコンデンサ８，９は、積分器を構成する。
【００２８】
ＡＤコンバータ１０は、全差動増幅器７の出力電圧ＶＯＰ−ＶＯＮをデジタル信号Ｄ０〜Ｄｎおよび符号信号ＶＮに変換する。デジタル信号Ｄ０〜Ｄｎは、ＶＯＰ−ＶＯＮの絶対値をデジタル値に変換したものである。符号信号ＶＮは、ＶＯＰ−ＶＯＮの極性（符号）を示す信号である。たとえば、ＶＯＰ＞ＶＯＮである場合は、符号信号ＶＮは「Ｈ」レベルとなる。ＶＯＰ＜ＶＯＮである場合は、符号信号ＶＮは「Ｌ」レベルとなる。
【００２９】
制御回路１１は、クロック信号ＣＬＫとデジタル信号Ｄ０〜Ｄｎと符号信号ＶＮとに基づいて、デジタル信号ＤＰ０〜ＤＰｎ，ＤＮ０〜ＤＮｎおよび制御信号ＶＣＰ,ＶＣＰＢ，ＶＣＫ１，ＶＣＫ２を生成する。制御信号ＶＣＫ１とＶＣＫ２は、クロック信号に同期して交互に「Ｈ」レベルになる。デジタル信号ＤＰ０〜ＤＰｎは、前サイクルで生成されたデジタル信号Ｄ０〜Ｄｎと同じである。デジタル信号ＤＰ０〜ＤＰｎとＤＮ０〜ＤＮｎは、同じ信号である。
【００３０】
制御信号ＶＣＰ,ＶＣＰＢは、前サイクルで生成された符号信号ＶＮが「Ｈ」レベルである場合は、それぞれ「Ｌ」レベルおよび「Ｈ」レベルとなる。また、制御信号ＶＣＰ,ＶＣＰＢは、前サイクルで生成された符号信号ＶＮが「Ｌ」レベルである場合は、それぞれ「Ｈ」レベルおよび「Ｌ」レベルとなる。
【００３１】
この半導体集積回路では、以下の第１および第２の動作モードを交互に実行することにより、コンデンサ３，４の容量変化を積分し、デジタル信号Ｄ０〜Ｄｎおよび符号信号ＶＮに変換して行く。
【００３２】
すなわち、第１の動作モードでは、制御信号ＶＣＫ１，ＶＣＫ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになり、スイッチＳ３Ｐ，Ｓ３Ｎが導通するとともに、スイッチＳ４Ｐ，Ｓ４Ｎが非導通になる。また、１つ前の第２の動作モードにおけるデジタル信号Ｄ０〜Ｄｎおよび符号信号ＶＮに基づいた電流ＩＰ，ＩＮでコンデンサ３，４の容量変化を打ち消すように、スイッチＳ１Ｐ，Ｓ２Ｐ，Ｓ１Ｎ，Ｓ２Ｎを切換える。
【００３３】
たとえば、１つ前の第２の動作モードにおいてＶＯＰ＜ＶＯＮであり、符号信号ＶＮが「Ｌ」レベルである場合は、スイッチＳ１Ｐ，Ｓ１ＮをオフさせるとともにスイッチＳ２Ｐ，Ｓ２Ｎをオンさせる。これにより、ノードＮ１の電圧Ｖ１が低下し始めるとともに、ノードＮ２の電圧Ｖ２が上昇し始める。なお、全差動増幅器７およびコンデンサ８，９からなる積分器では、出力電圧の極性と入力電圧の極性とは反転されている。
【００３４】
逆に、１つ前の第２の動作モードにおいてＶＯＰ＞ＶＯＮであり、符号信号ＶＮが「Ｈ」レベルである場合は、スイッチＳ２Ｐ，Ｓ２ＮをオフさせるとともにスイッチＳ１Ｐ，Ｓ１Ｎをオンさせる。これにより、ノードＮ１の電圧Ｖ１が上昇し始めるとともに、ノードＮ２の電圧Ｖ２が低下し始める。
【００３５】
また、第２の動作モードでは、制御信号ＶＣＫ１，ＶＣＫ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになり、スイッチＳ３Ｐ，Ｓ３Ｎが非導通になるとともに、スイッチＳ４Ｐ，Ｓ４Ｎが導通する。これにより、コンデンサ３，４の電荷がそれぞれコンデンサ８，９に転送されて積分される。
【００３６】
この積分された値に対して、ＡＤコンバータ１０が量子化を実行し、デジタル信号Ｄ０〜Ｄｎおよび符号信号ＶＮを生成する。この一連の動作により容量型センサ素子２のコンデンサ３，４の容量変化はΔΣ変調されて、デジタル値に変換される。一連の動作は１次のノイズシェイピングの効果を生み、クロック信号ＣＬＫの周波数を高くすることによりデジタル値の精度を上げることもできる。
【００３７】
この実施の形態１では、正電流および負電流を容量型センサ素子２のコンデンサ３，４に直接流し、１つ前の符号信号ＶＮに基づいて正電流と負電流を切換えるので、一般のスイッチトキャパシタ型ＣＶ変換器の動作におけるリセット動作が無くなり、コンデンサ３，４の容量変化を直接積分することができる。したがって、コンデンサ３，４の容量変化を、少数の回路で、直接デジタル値に変換することができる。
【００３８】
なお、スイッチＳ１Ｐ〜Ｓ４Ｐ，Ｓ１Ｎ〜Ｓ４Ｎの各々は、並列接続されたＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを含むトランスファーゲートで構成される。ただし、動作電圧の範囲によっては、スイッチＳ１Ｐ〜Ｓ４Ｐ，Ｓ１Ｎ〜Ｓ４Ｎの各々を、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのいずれか一方のトランジスタのみで構成してもよい。
【００３９】
また、ＡＤコンバータ１０としては、変換遅延が少ない方式のものが適しており、たとえば、分解能が小さなフラッシュ型ＡＤコンバータや逐次比較型ＡＤコンバータを用いることができる。
【００４０】
[実施の形態２]
図４は、本願の実施の形態２による半導体集積回路の構成を示す回路ブロック図であって、図１と対比される図である。図４において、この半導体集積回路は、容量積分器２１、コンパレータ２８、および制御回路２９を備える。容量積分器２１は、図１の容量積分器１の可変電流源５，６をそれぞれ電流源２２，２５で置換したものである。
【００４１】
電流源２２は、ＰチャネルＭＯＳトランジスタ２３，２４を含む。トランジスタ２３，２４のソースはともに電源電圧ＶＤＤのラインに接続され、それらのゲートは互いに接続される。トランジスタ２３のゲートとドレインは互いに接続され、ドレインは定電流源(図示せず)に接続され、トランジスタ２３には定電流ＩＲＰが流される。したがって、トランジスタ２３に定電流ＩＲＰを流すと、トランジスタ２４には定電流ＩＲＰに応じたレベルの電流ＩＰが流れ得る。
【００４２】
電流源２５は、ＮチャネルＭＯＳトランジスタ２６，２７を含む。トランジスタ２６，２７のソースはともに接地電圧ＶＳＳのラインに接続され、それらのゲートは互いに接続される。トランジスタ２６のゲートとドレインは互いに接続され、ドレインは定電流源(図示せず)に接続され、トランジスタ２６には定電流ＩＲＮが流される。したがって、トランジスタ２６に定電流ＩＲＮを流すと、トランジスタ２５には定電流ＩＲＮに応じたレベルの電流ＩＮが流れ得る。
【００４３】
コンパレータ２８は、全差動増幅器７の出力電圧ＶＯＰ−ＶＯＮが正のしきい値電圧ＶＴＰよりも高くなった場合は、信号ＶＣＰ，ＶＣＰＢをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。また、コンパレータ２８は、全差動増幅器７の出力電圧ＶＯＰ−ＶＯＮが負のしきい値電圧ＶＴＮよりも低くなった場合は、信号ＶＣＰ，ＶＣＰＢをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにする。制御回路２９は、クロック信号ＣＬＫに同期して、制御信号ＶＣＫ１，ＶＣＫ２を生成する。
【００４４】
この半導体集積回路では、以下の第１および第２の動作モードを交互に実行することにより、コンデンサ３，４の容量変化を積分し、デジタル値に変換して行く。
【００４５】
すなわち、第１の動作モードでは、制御信号ＶＣＫ１，ＶＣＫ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされる。この場合は、スイッチＳ３Ｐ，Ｓ３Ｎが導通するとともに、スイッチＳ４Ｐ，Ｓ４Ｎが非導通になる。また、信号ＶＣＰ，ＶＣＰＢに基づいた電流ＩＰ，ＩＮでコンデンサ３，４の容量変化を打ち消すように、スイッチＳ１Ｐ，Ｓ２Ｐ，Ｓ１Ｎ，Ｓ２Ｎを切換える。
【００４６】
たとえば、信号ＶＣＰ，ＶＣＰＢがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルである場合において、全差動増幅器７の出力電圧ＶＯＰ−ＶＯＮが正のしきい値電圧ＶＴＰよりも高くなった場合は、信号ＶＣＰ，ＶＣＰＢをそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにする。これにより、スイッチＳ１Ｐ，Ｓ１ＮがオンするとともにスイッチＳ２Ｐ，Ｓ２Ｎがオフし、ノードＮ１の電圧Ｖ１が上昇し始めるとともに、ノードＮ２の電圧Ｖ２が下降し始める。
【００４７】
逆に、信号ＶＣＰ，ＶＣＰＢがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルである場合において、全差動増幅器７の出力電圧ＶＯＰ−ＶＯＮが負のしきい値電圧ＶＴＮよりも低くなった場合は、信号ＶＣＰ，ＶＣＰＢをそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにする。これにより、スイッチＳ１Ｐ，Ｓ１ＮがオフするとともにスイッチＳ２Ｐ，Ｓ２Ｎがオンし、ノードＮ１の電圧Ｖ１が下降し始めるとともに、ノードＮ２の電圧Ｖ２が上昇し始める。
【００４８】
また、第２の動作モードでは、制御信号ＶＣＫ１，ＶＣＫ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされる。この場合は、スイッチＳ３Ｐ，Ｓ３Ｎが非導通になるとともに、スイッチＳ４Ｐ，Ｓ４Ｎが導通する。これにより、コンデンサ３，４の電荷がそれぞれコンデンサ８，９に転送されて積分される。
【００４９】
この積分された値に対して、コンパレータ２８が量子化を実行し、信号ＶＣＰ，ＶＣＰＢを生成する。この一連の動作により容量型センサ素子２のコンデンサ３，４の容量変化はΔΣ変調されて、デジタル値に変換される。一連の動作は１次のノイズシェイピングの効果を生み、クロック信号ＣＬＫの周波数を高くすることによりデジタル値の精度を上げることもできる。
【００５０】
この実施の形態２では、回路面積が小さい本回路のみで、容量型センサ素子２の容量変化を直接パルス密度変調波へ変換することができる。また、量子化（ＡＤ変換）や再生化（ＤＡ変換）が１ビットであり、これらの線形性は極めて高いため、実施の形態１のものより歪みが改善する。また、ＡＤコンバータやＤＡコンバータを集積する必要が無くなるため、回路規模がさらに小さくなる。
【００５１】
[実施の形態３]
図５は、本願の実施の形態３による半導体集積回路の構成を示す回路ブロック図であって、図１と対比される図である。図４において、この半導体集積回路が図１の半導体集積回路と異なる点は、容量積分器１とＡＤコンバータ１０の間にスイッチトキャパシタ型の積分器３０が介挿されている点である。
【００５２】
積分器３０は、容量積分器１の出力電圧ＶＯＰ，ＶＯＮに応じた量の電荷を所定の周期でサンプリングし、サンプリングした電荷量を積分し、積分値に応じた電圧ＶＯＰ１，ＶＯＮ１を出力するものである。
【００５３】
すなわち、積分器３０は、スイッチＳ１〜Ｓ８、キャパシタ３１〜３４、および全差動増幅器３５を含む。スイッチＳ１、キャパシタ３１、およびスイッチＳ４は、前段の全差動増幅器７の非反転出力端子と全差動増幅器３５の反転入力端子（−入力端子）との間に直列接続される。スイッチＳ２の一方端子はスイッチＳ１とキャパシタ３１の一方電極との間のノードに接続され、スイッチＳ２の他方端子は参照電圧ＶＲＥＦを受ける。スイッチＳ３の一方端子はキャパシタ３１の他方電極とスイッチＳ４との間のノードに接続され、スイッチＳ３の他方端子は参照電圧ＶＲＥＦを受ける。参照電圧ＶＲＥＦは、一般に電源電圧ＶＤＤと接地電圧ＶＳＳの中間電圧に設定される。
【００５４】
同様に、スイッチＳ５、キャパシタ３２、およびスイッチＳ８は、前段の全差動増幅器７の反転出力端子と全差動増幅器３５の非反転入力端子（＋入力端子）との間に直列接続される。スイッチＳ６の一方端子はスイッチＳ５とキャパシタ３２の一方電極との間のノードに接続され、スイッチＳ６の他方端子は参照電圧ＶＲＥＦを受ける。スイッチＳ７の一方端子はキャパシタ３２の他方電極とスイッチＳ８の間のノードに接続され、スイッチＳ７の他方端子は参照電圧ＶＲＥＦを受ける。
【００５５】
キャパシタ３３は、全差動増幅器３５の反転入力端子と非反転出力端子との間に接続される。キャパシタ３４は、全差動増幅器３５の非反転入力端子と反転出力端子との間に接続される。
【００５６】
スイッチＳ１〜Ｓ８のうちの奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７と偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８とは、所定の周期で交互にオンされる。奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７は、図１のスイッチＳ４Ｐ，Ｓ４Ｎと同じタイミングでオン／オフされる。偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８は、図１のスイッチＳ３Ｐ，Ｓ３Ｎと同じタイミングでオン／オフされる。奇数番のスイッチＳ１，Ｓ３，Ｓ５，Ｓ７がオンされると、キャパシタ３１，３２がそれぞれ前段の全差動増幅器７の出力電圧ＶＯＰ，ＶＯＮに充電され、キャパシタ３１，３２にはそれぞれ電圧ＶＯＰ，ＶＯＮに応じた量の電荷が蓄えられる。
【００５７】
次に、偶数番のスイッチＳ２，Ｓ４，Ｓ６，Ｓ８がオンされると、キャパシタ３１，３２に蓄えられた電荷がそれぞれキャパシタ３３，３４に転送される。全差動増幅器３５は、キャパシタ３３，３４の端子間電圧に応じたレベルの電圧ＶＯＰ１，ＶＯＮ１を出力する。ＡＤコンバータ１０は、積分器３０の出力電圧ＶＯＰ１−ＶＯＮ１に基づいて、デジタル信号Ｄ０〜Ｄｎと符号信号ＶＮを生成する。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。
【００５８】
この実施の形態３では、複数の積分器１，３０をカスコード接続したので、ノイズシェイピング動作が改善され、実施の形態１の半導体集積回路に比べて、高いＳ／Ｎ比を実現することができる。
【００５９】
なお、容量積分器１とＡＤコンバータ１０の間にカスコード接続された複数の積分器３０を介挿してもよい。
【００６０】
また、図６に示すように、図４の容量積分器２１とコンパレータ２８の間に積分器３０を介挿してもよい。この場合も、ノイズシェイピング動作が改善され、実施の形態２の半導体集積回路に比べて、高いＳ／Ｎ比を実現することができる。
【００６１】
［実施の形態４］
図７は、この発明の実施の形態４による半導体集積回路の構成を示すブロック図である。図７において、この半導体集積回路は、容量積分型ΔΣ変調器４０とデジタルフィルタ４１を備える。容量積分型ΔΣ変調器４０は、実施の形態１〜３で示した半導体集積回路であり、容量型センサ素子２のコンデンサ３，４の容量変化をデジタル信号に変換する。図７では、デジタル信号として信号ＶＣＰ，ＶＣＰＢが示されている。
【００６２】
デジタルフィルタ４１は、ΔΣ変調器４０の出力信号ＶＣＰ,ＶＣＰＢをデジタルコードＤＣに変換する。デジタルフィルタ４１は、ΔΣ変調器４０内にあるスイッチトキャパシタ型積分器３０の段数に２を加算した値の次数を有する。デジタルコードＤＣは、コンデンサ３，４の容量変化を示す。
【００６３】
デジタルフィルタ４１は、図８に示すように、たとえば３次Ｓｉｎｃフィルタで構成される。３次Ｓｉｎｃフィルタは、サンプリング周波数ｆｓで動作する３段の累算器をカスコード接続し、その後段に、ｆｓ／Ｍで動作する３段の微分器をカスコード接続したものである。Ｍは、間引き係数である。デジタルフィルタ４１は、ＦＩＲ(Finit-duration Impulse Response)フィルタでもよいし、ＩＩＲ(Infinite -duration Impulse Response)フィルタでもよい。
【００６４】
この実施の形態４では、コンデンサ３，４の容量変化をデジタルコードＤＣで得ることができる容量デジタル変換器を小さな回路面積で実現することができる。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６６】
１，２１  容量積分器、２  容量型センサ素子、３，４，８，９，３１〜３４  コンデンサ、５，６  可変電流源、７，３５  全差動増幅器、１０  ＡＤコンバータ、１１，２９  制御回路、Ｓ１Ｐ〜Ｓ４Ｐ，Ｓ１Ｎ〜Ｓ４Ｎ，Ｓ１〜Ｓ８  スイッチ、ＰＡ０〜ＰＡｎ＋１，ＰＢ０〜ＰＢｎ，２３，２４  ＰチャネルＭＯＳトランジスタ、ＩＰ０〜ＩＰｎ  インバータ、ＱＡ０〜ＱＡｎ＋１，ＱＢ０〜ＱＢｎ，２６，２７  ＮチャネルＭＯＳトランジスタ、２２，２５  電流源、２８  コンパレータ、３０  積分器、４０  容量積分型ΔΣ変調器、４１  デジタルフィルタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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