(57)【要約】【課題】ハニカムヘテロエピタキシーを含む半導体装置を提供する。【解決手段】ハニカムヘテロエピタキシーを含む半導体装置とその製造方法が開示される。一実施例は、貫通する複数のナノサイズの開口を有するマスクをシリコン基板上に定義するステップと、定義ステップ後、マスク開口を介して露出したシリコン基板表面の一部に、本質的に無欠陥の非シリコン半導体ナノアイランドを作成するステップと、作成ステップ後、ナノアイランド上に、高ｋゲート誘電体を蒸着するステップと、蒸着ステップ後、ナノアイランド上に、トランジスタを構成するステップとを備える方法である。【選択図】図４
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【特許請求の範囲】
【請求項１】
貫通する複数のナノサイズの開口であって、それぞれの該開口がシリコン基板に向かって延出し、かつ、該シリコン基板の表面を露出する溝を定義する複数個の該開口を有するマスクをシリコン基板上に定義するステップと、
前記定義ステップ後、前記シリコン基板のそれぞれの露出表面上のそれぞれの前記溝内に、酸化層、チャネル小バンドギャップ層、アンドープワイドバンドギャップ層、及び、ドープトワイドバンドギャップ層とを含み、それぞれのナノアイランドが作られた前記溝内に、本質的に無欠陥のナノアイランドを作成するステップと、
前記作成ステップ後、前記ナノアイランド上に、トランジスタを構成するステップと、
からなることを特徴とする方法。
【請求項２】
前記作成ステップは、有機金属化学気相成長法（MOCVD）によってナノアイランドの選択的ヘテロエピタキシャル成長を実行するステップを含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記作成ステップは、ガスソース分子線エピタキシー（MBE）法によってナノアイランドの選択的ヘテロエピタキシャル成長を実行するステップを含むことを特徴とする請求項１に記載の方法。
【請求項４】
前記開口は、それぞれ、六角形の形状をしていることを特徴とする請求項１に記載の方法。
【請求項５】
シリコン基板と、
前記シリコン基板の上面に配置され、貫通する複数のナノサイズの開口であって、それぞれの該開口がシリコン基板に向かって延出し、かつ、該シリコン基板の表面を露出する溝を定義する複数個の該開口を有するマスクと、
前記マスク開口を介して、前記シリコン基板のそれぞれの露出表面上のそれぞれの前記溝内に、酸化層、チャネル小バンドギャップ層、アンドープワイドバンドギャップ層、及び、ドープトワイドバンドギャップ層とを含み、それぞれのナノアイランドが作られ、前記溝内に作られた本質的に無欠陥のナノアイランドと、
前記ナノアイランド上に構成されたトランジスタと、
からなることを特徴とする半導体装置。
【請求項６】
前記開口は、それぞれ、六角形の形状をしていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ナノアイランドの厚さは、５０ｎｍ以下であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記シリコン基板は（１１１）面方位を有することを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記マスクはハードマスクを含むことを特徴とする請求項５に記載の半導体装置。
【請求項１０】
貫通する複数のナノサイズの開口であって、それぞれの該開口がシリコン基板に向かって延出し、かつ、該シリコン基板の表面を露出する溝を定義する複数個の該開口を有するマスクをシリコン基板上に定義するステップと、
有機金属化学気相成長法（MOCVD）、及びガスソース分子線エピタキシー（MBE）法のうちの少なくとも一つを用いて、前記シリコン基板のそれぞれの露出表面上であって、酸化層、チャネル小バンドギャップ層、アンドープワイドバンドギャップ層、及び、ドープトワイドバンドギャップ層とを含み、それぞれのナノアイランドが作られた前記溝内に、本質的に無欠陥のナノアイランドの選択的ヘテロエピタキシャル成長を実行するステップと、前記ナノアイランド上にトランジスタを構成するステップと、
からなることを特徴とする方法。
【請求項１１】
前記構成ステップは、ゲート、側壁及びオーミックコンタクトを設置するステップを含むことを特徴とする請求項１０に記載の方法。
【請求項１２】
前記開口は、それぞれ、六角形の形状をしていることを特徴とする請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハニカムヘテロエピタキシーを含む半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
ここ数十年間、シリコンCMOS技術は、マイクロプロセッサ等のデジタル回路の主流となっている。しかし、臨界特徴サイズ（寸法）が２２ｎｍに接近しそれ以下となるにつれて、更なるサイズスケーリングによる性能優位性は、シリコンチャネルに対して低下していくように見える。駆動性能の向上を継続するため、インジウムガリウムヒ化物（indium gallium arsenide 、InGaAs）、ヒ化アンチモン化インジウム（indium arsenide antimonide、InAsSb）及びガリウム（germanium、Ge）等の高移動度材料が、チャネル材料としてシリコンを取り替えている。しかしながら、このような高移動度材料は、結晶構造、格子定数（lattice constant）、熱膨張係数（thermal expansion coefficient）、及び他のパラメータの点でシリコンと不適合である。この不適合は、材料特性、デバイス性能と信頼性、及び、回路歩留まりを低下する欠点を生ずる。
【０００３】
格子不整合システムのハニカムヘテロエピタキシーにて欠陥密度を減少させる先行技術では、二種の独特の異なるアプローチが説明される。一つ目のアプローチは、一般の三元半導体又は四元半導体（ternary or quaternary semiconductor）のブランケット膜又はバッファ層を用いる。欠陥（特に、貫通転位（threading dislocation））は、バッファ層内である程度まで捕捉又は終了される。もう一つのアプローチは、パターンマスクの側壁上の格子不整合から生じた欠陥の捕捉又は終端を用いるもので、マスクは、一般に、誘電体を含む。この技術では、エピタキシャル格子不整合材料は、マスク上で、横に伸長する厚さまで成長する。一般に、双方の技術に関しては、貫通転位の数は、基板表面からの距離が増加するにつれて密度が小さくなる。このような先行技術の欠点には、一般に、０．５〜１μｍを超える比較的厚いバッファ層を必要とすること、及び、その表面又はその近傍にて、一般に１０５〜１０６ｃｍ−２の範囲又はそれ以上の比較的高い残留貫通転位密度が含まれる。この厚さのバッファ層は、CMOSの平坦度と製造要件に適合せず、更に、効果的な熱除去にも不適当で、一般的なCMOSマイクロプロセッサの最も重要な要件は、１００〜３００ワット以上の熱を消散することである。このような三元又は四元材料の特定の熱伝導率は、一般に、シリコンよりも一桁以上劣る。
【０００４】
先行技術は、更に、シリコン基板上の格子不整合、無転位（dislocation-free）ナノワイヤのヘテロエピタキシャル成長を記載する。このようなナノワイヤは、一般に５〜１０μｍオーダーの高さがある。例えば、無転位のInAsナノワイヤは、直径１５０ｎｍまで成長することができる（T. Martensson他Advanced Materials 2007，19，1801-1806）が、金（Au）又は自己組成化有機被膜（self-assembled organic coating）等の核生成テンプレート（nucleation template）を用いて、未パターンのシリコン基板上で核を成し、一般的な直径５０ｎｍまで成長させる。ワイヤを包み込むゲートを用いたナノワイヤMOSFETが既に報告されている（例えば、Q.T. Do 他“High Transconductance MISFET with a Single InAs Nanowire Channel，”Electron Device Letters，Vol.28，No 8，p．682（2007）、及びC. Thelander他“Vertical Enhancement-Mode InAs Nanowire Field-Effect Transistor with 50nm Wrap Gate，“Electron Device Letters，Vol. 29, No 3，p．206（2008））。このようなナノワイヤMOSFETの欠点は、非平面構造（nonplanar structure）による標準のCMOS技術との不適合性にある。
【０００５】
先行技術は、トランジスタを形成する前に、半導体装置製造プロセス中の初期に適用されるシャロートレンチアイソレーション（浅溝分離）（STI）プロセスも記載している。シャロートレンチアイソレーションプロセスの主なステップは、シリコンにトレンチパターンをエッチングするステップと、一つ以上の誘電材料、例えば二酸化ケイ素を蒸着し、トレンチを充填するステップと、化学機械平坦化（CMP）等の技術を用いて、余分な誘電体を除去するステップと、を含む。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ハニカムヘテロエピタキシーを含む半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の方法は、貫通する複数のナノサイズの開口であって、それぞれの開口がシリコン基板に向かって延出し、かつ、シリコン基板の表面を露出する溝を定義する複数個の開口を有するマスクをシリコン基板上に定義するステップと、定義ステップ後、シリコン基板のそれぞれの露出表面上のそれぞれの溝内に、酸化層、チャネル小バンドギャップ層、アンドープワイドバンドギャップ層、及び、ドープトワイドバンドギャップ層とを含み、それぞれのナノアイランドが作られた溝内に、本質的に無欠陥のナノアイランドを作成するステップと、作成ステップ後、ナノアイランド上に、トランジスタを構成するステップと、からなる。
【発明の効果】
【０００８】
CMOS要件と適合する少欠陥（low-defect）又は無欠陥（defect-free）のヘテロエピタキシャルアプローチが提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例によるシリコン基板上に構成されたハードマスクとナノアイランドとの相対的な配置を例示する。
【図２】本発明の実施例によるｎチャネルMOSFETのナノアイランドのヘテロエピタキシャル層構造を例示する。
【図３Ａ】本発明の実施例によるナノアイランドの上方に構成されたトランジスタを例示する。
【図３Ｂ】先行技術による一般材料の上方に構成されたトランジスタを例示する。
【図４】本発明の一実施例による基板上に、無転位、薄ヘテロエピタキシャル、単結晶ナノアイランドを形成する方法を示す例示する。
【図５】様々なタイプのロジックゲートセルの歴史的及び予測されるサイズのグラフを例示する。
【発明を実施するための形態】
【００１０】
ここで説明する本実施例は、これに限定されないが、効果的な熱除去と良好な平面度を含むCMOS要件と適合し、その上、２２ｎｍ及びそれ以下の既存のCMOS製造方法と適合する少欠陥（low-defect）又は無欠陥（defect-free）のヘテロエピタキシャルアプローチを提供する。特に、ここで説明する実施例は、シリコン基板上の単結晶材料の無転位へテロエピタキシャルナノアイランドを提供する。ナノアイランド上に製造されるトランジスタは、CMOS製造要件と適合する。特に、構造は平坦で、薄い装置層は十分な熱除去を考慮に入れ、及び、面積要件は、半導体国際技術ロードマップ（International Technology Roadmap for Semiconductors、ITRS）で示される標準のシリコンCMOSと同じである。加えて、シリコン基板上にナノアイランドを作成するため用いられるマスクは、同時に、装置を互いに電気的に隔離するためにも用いられる。
【００１１】
図１を参照して、例えば、誘電体で構成してもよいハードマスク１００が、無転位、薄ヘテロエピタキシャル、単結晶ナノアイランド１０２を、シリコン基板２００（図２）上に作成するために用いられる（図４と関連して説明される）。ナノアイランド１０２は、装置機能に必要とされる薄層だけを含む終端ナノワイヤとして解釈することができよう。一実施例において、ナノアイランド１０２の全体の厚さは、５０ｎｍを超えない。図２で示されるように、ナノアイランド１０２は、装置要件によって決まる幾つかのヘテロエピタキシャル層を含んでもよい。特に、図２は、単一ナノアイランド１０２のｎチャネルMOSFET層構造を示し、ゲート酸化層２０２と、チャネル小バンドギャップ層２０４と、アンドープワイドバンドギャップ層２０６と、ｐ＋ワイドバンドギャップ層２０８とが含まれる。各ナノアイランド１０２上で、一つ又は多数のトランジスタを実現することができ、或いは、より大きなトランジスタを形成するため、ナノアイランドは結合することができる。ナノアイランド１０２の大きさは、一般のナノワイヤの断面と同じで、且つ、ナノアイランド１０２の大きさの上限は、無転位成長の制限により決定される。
【００１２】
ナノワイヤは、通常、六角形の断面形状をして成長するので、一実施例において、ハードマスク１００は、無転位成長を促進するため、六角形の形状をした開口（それで、“ハニカム”と称される）を含む。シリコン基板２００は、無転位成長を促進するため、更に、（１１１）面方位を有してもよい。図３Ａ及び図３Ｂに示されるように、ハードマスク１００は、ナノアイランドを用いて実装されるトランジスタの面積要件が特定ノードの標準CMOSシリコントランジスタと等しくなるように設計されてもよい。特に、図３Ａは、一実施例によるナノアイランド３０２の上方に構成されたトランジスタ３００を例示する。図３Ｂは、先行技術による一般材料、この場合シリコン３０２’の上方に構成されたトランジスタ３００’を例示する。図３Ａにおいて、面積（領域）３０４は、ハードマスクとアイソレーション（分離）を示す。図３Ｂで、面積（領域）３０４’は、STIとアイソレーションを示す。トランジスタ３００、３００’はそれぞれ、ゲート３０６、３０６’と、オーミックコンタクト（ohmic contact）３０８、３０８’を含む。図３Ａと図３Ｂの比較から分かるように、また上記に示したように、トランジスタ３００の面積は、本質的にトランジスタ３００’の面積と等しい。
【００１３】
図４は、一実施例による無転位、薄ヘテロエピタキシャル、単結晶ナノアイランドを基板上に作成する方法のフローチャートを例示する。図４を参照して、ステップ４００で、マスクが、例えば、熱酸化、酸化物蒸着、及び／又は、リソグラフィを用いて、シリコン基板上に定義される。図１に関連して説明するように、ステップ４００で定義されるマスクはハードマスクである。ステップ４０２で、例えば、有機金属化学気相成長法（metalorganic chemical vapor deposition 、MOCVD）、及び／又は、ガスソース分子線エピタキシー（gas source molecular beam epitaxy、MBE）によって、露出シリコン表面上への、非シリコン半導体ナノアイランドの選択的ヘテロエピタキシャル成長が実行される。ステップ４０４で、高ｋゲート誘電体が、例えば、MOCVD、原子層蒸着（atomic layer deposition、ALD）、及び／又はMBEによって、蒸着される。最後に、ステップ４０６で、トランジスタが、ゲート、側壁及びオーミックコンタクトを設置することにより、ナノアイランドの上方に構成される。
【００１４】
例えば、III-V半導体及びGe等の非シリコンチャネル材料は、２２ｎｍを超えるCMOS世代に対して考慮される。このような技術に対する一般的なトランジスタ面積は、20,000ｎｍ２よりも小さい。図５は、MPUゲートサイズ（４トランジスタ）の歴史的及び予測されるサイズのグラフを例示する。例えば、１６及び１１ｎｍノード（ここで、“ノード”は、MPU／ASIC金属１（M1）１／２ピッチにより定義される）に対する単一トランジスタの予測サイズは、点５００及び５０１でそれぞれ示されるように、約20,000ｎｍ２及び10,000ｎｍ２であり、アイソレーションを含む。これが、方形領域のトランジスタセルで、アイソレーションを含むと仮定すると、トランジスタセルの辺縁の長さは、140及び100ｎｍとなる。注意すべきことは、アイソレーションマスクパターン内で実行されるので、ヘテロエピタキシャル材料のナノアイランドは、一層小さくなることである。このようなサイズを備えたシリコン基板上の無転位のInAsナノワイヤは、既に、実証されている。
【００１５】
以上、１つ以上の実施例について示し且つ記載してきたが、当業者は、本発明の精神と範囲とを逸脱しない限り、形式及び詳細において種々の変更を加えることが可能であることを理解できるだろう。例えば、記載された方法の種々のステップは、異なる順番で実行さてもよい、若しくは、連続して、結合して、更に分割されて、代替可能なステップと置き換えられて、或いは完全に取り除かれて実行されてもよい。加えて、方法の説明において、或いはその他開示のいずれかの部分で説明された種々の機能は、結合されて、追加的な及び／又は代替可能な機能を提供してもよい。それゆえ、請求項の記載は、開示内容と矛盾しない範囲で広く解釈されるべきである。
【符号の説明】
【００１６】
１００  マスク
１０２  ナノアイランド
２００  シリコン基板
２０２  ゲート酸化層
２０４  チャネル小バンドギャップ層
２０６  アンドープワイドバンドギャップ層
２０８  ｐ＋ワイドバンドギャップ層
３００、３００’  トランジスタ
３０２  ナノアイランド
３０２’シリコン
３０４、３０４’  面積
３０６、３０６’  ゲート
３０８、３０８’  オーミックコンタクト
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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