(57)【要約】【課題】基準電圧の立上り時におけるオーバーシュートを抑制することができる基準電圧生成回路を提供する。【解決手段】  互いのゲート電位及びソース−ドレイン電流を共通にする少なくとも１対のＮＭＯＳ及びＤＭＯＳを含む基本電流路と、当該基本電流路に定電流を供給する定電流供給回路と、オン信号に応じて当該ＮＭＯＳトランジスタを迂回する迂回電流路を形成する補償ＤＭＯＳトランジスタを含むタイミング補償回路と、を含み、当該ＮＭＯＳ及びＤＭＯＳトランジスタを挟む位置の電位差を基準電圧とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
互いのゲート電位及びソース−ドレイン電流を共通にする少なくとも１対のＮＭＯＳ及びＤＭＯＳを含む基本電流路と、前記基本電流路に定電流を供給する定電流供給回路と、を含み、前記ＮＭＯＳ及びＤＭＯＳを挟む２つの位置の間の電位差を基準電圧とする基準電圧生成回路であって、
オン信号に応じて前記ＮＭＯＳを迂回する迂回電流路を形成する補償ＤＭＯＳを含むタイミング補償回路を含むことを特徴とする基準電圧生成回路。
【請求項２】
前記定電流供給回路は、前記基本電流路の一端に接続された定電流源と、前記基本電流路の他端に接続された第１スイッチとからなることを特徴とする請求項１に記載の基準電圧生成回路。
【請求項３】
前記タイミング補償回路は、前記補償ＤＭＯＳに直列に接続されて前記オン信号に応じてオンとなる第２スイッチを含むことを特徴とする請求項１又は２に記載の基準電圧生成回路。
【請求項４】
前記補償ＤＭＯＳのゲート電位は、前記ＮＭＯＳの前記ゲート電位と共通であることを特徴とする請求項１乃至３のいずれか１つに記載の基準電圧生成回路。
【請求項５】
前記補償ＤＭＯＳのゲートは、自身のソースに接続されていることを特徴とする請求項１乃至３のいずれか１つに記載の基準電圧生成回路。
【請求項６】
前記迂回電流路は、少なくとも前記ＮＭＯＳの立ち上がり開始から完了までの間に亘って存在することを特徴とする請求項１乃至５のいずれか１つに記載の基準電圧生成回路。
【請求項７】
前記ＮＭＯＳのオン抵抗値と前記補償ＤＭＯＳのオン抵抗値とが同一であることを特徴とする請求項１乃至６のいずれか１つに記載の基準電圧生成回路。
【請求項８】
前記基本電流路を導通せしめる導通信号の入力タイミングにおいて１つのパルスを含む前記オン信号を生成するパルス生成回路を更に含み、
前記タイミング補償回路は、前記パルスの存在期間においてのみ前記迂回電流路を導通せしめることを特徴とする請求項１乃至７のいずれか１つに記載の基準電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧を生成する基準電圧生成回路に関する。
【背景技術】
【０００２】
例えば特許文献１及び２に示されるように、半導体装置内の回路動作のための基準電圧を生成する基準電圧生成回路においては一般的に、電源電位と接地電位との間にエンハンスメント型ＭＯＳトランジスタとデプレッション型ＭＯＳトランジスタとが直列接続された構成が用いられる。電源電位の変化に弱いが温度変化に強いエンハンスメント型ＭＯＳトランジスタと、温度変化に弱いが電源電位変化に強いデプレッション型ＭＯＳトランジスタの両方を用いることにより互いの弱点を補完している。基準電圧は、これらのトランジスタのオン抵抗値によって定まる。基準電圧は、これらのトランジスタのゲートに入力されており、例えば、基準電位が上昇した場合、トランジスタのオン抵抗値が減少して基準電位が低下する。反対に、基準電位が低下した場合、トランジスタのオン抵抗値が増加して基準電位が上昇する。かかるオン抵抗値の増減によって基準電圧が一定に保たれる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０２９９１２号公報
【特許文献２】特開２００２−１１０９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、基準電圧生成回路を低消費電力化したいという要望がある。そのためには、基準電圧の供給先となる回路の動作／停止に連動させて、基準電圧生成回路も動作／停止させる事が考えられる。この場合、基準電圧生成回路が停止状態から動作状態に移行する度に基準電圧を立ち上げることになるが、動作後、供給先となる回路の動作を早期に安定化させるために、基準電圧を短時間で安定させることが望まれる。
【０００５】
しかしながら、一般的に、エンハンスメント型ＭＯＳトランジスタにおいてはゲートに基準電圧が入力されてからオンするまでの時間が比較的長いので、基準電圧の立ち上がり時にいわゆるオーバーシュートが発生してしまう。その結果、立ち上がり直後においては基準電圧が不安定になって供給先回路の動作に影響を与えてしまうという問題点があった。
【０００６】
本発明は上記した如き問題点に鑑みてなされたものであって、基準電圧の立上り時におけるオーバーシュートを抑制することができる基準電圧生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による基準電圧生成回路は、互いのゲート電位及びソース−ドレイン電流を共通にする少なくとも１対のＮＭＯＳ及びＤＭＯＳを含む基本電流路と、前記基本電流路に定電流を供給する定電流供給回路と、を含み、前記ＮＭＯＳ及びＤＭＯＳを挟む２つの位置の間の電位差を基準電圧とする基準電圧生成回路であって、オン信号に応じて前記ＮＭＯＳを迂回する迂回電流路を形成する補償ＤＭＯＳを含むタイミング補償回路を含むことを特徴とする。
【発明の効果】
【０００８】
本発明による基準電圧生成回路によれば、基準電圧の立上り時におけるオーバーシュートを抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施例である基準電圧生成回路の構成を示す回路図である。
【図２】イネーブルオンするときの基準電圧生成回路の入出力信号波形を模式的に示すタイムチャートである。
【図３】イネーブルオンするときの基準電圧生成回路の入出力信号のシミュレーション波形を示すタイムチャートである。
【図４】第２の実施例である基準電圧生成回路の構成を示す回路図である。
【図５】図４のパルス生成回路の構成を示す回路図である。
【図６】パルス生成回路の入出力信号波形を模式的に示すタイムチャートである。
【図７】第３の実施例である基準電圧生成回路の構成を示す回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
＜第１の実施例＞
図１には、本実施例の基準電圧生成回路１０の構成が示されている。
【００１１】
エンハンスメント型ＮＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳと称する）１のドレインと、デプレッション型ＮＭＯＳ電界効果トランジスタ（以下、ＤＭＯＳと称する）６のソースとが互いに接続されている。ＤＭＯＳ６のドレインと、ＤＭＯＳ６及びＮＭＯＳ１の各々のゲートとは出力端子ｎ１に接続されている。ＮＭＯＳ１及びＮＭＯＳ６は、出力端子ｎ１に生じる基準電圧Ｖｒｅｆに応じてオン抵抗値が変化する可変抵抗として動作する。ＮＭＯＳ１及びＮＭＯＳ６は、互いのゲート電位及びソース−ドレイン電流を共通にする。ＮＭＯＳ１及びＤＭＯＳ６を挟む２つの位置の間の電位差が基準電圧として出力端子ｎ１に出力される。以下、ＤＭＯＳ６とＮＭＯＳ１とからなる構成を基本電流路２１とも称する。ＤＭＯＳ５のゲート及びソースも出力端子ｎ１に接続されている。ＤＭＯＳ５のゲートは、ＤＭＯＳ５のソースにも接続されており、定電流源として動作する。
【００１２】
ＮＭＯＳ２のドレインはＮＭＯＳ１のソースに接続され、ＮＭＯＳ２のソースには接地電位ＧＮＤが供給され、ＮＭＯＳ２のゲートにはイネーブル信号ＥＮ（導通信号とも称する）が入力される。ＮＭＯＳ２は、イネーブル信号ＥＮが”Ｈ”レベル（以下、イネーブルオンと称する）のときにオンするスイッチとして動作する。以下、ＤＭＯＳ５及びＮＭＯＳ２をまとめて定電流供給回路とも称する。エンハンスメント型ＰＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳと称する）７のソースはＤＭＯＳ５のドレインに接続され、ＰＭＯＳ７のドレインには電源電位ＶＤＤが供給され、ＰＭＯＳ７のゲートにはイネーブル信号ＥＮの反転信号（以下、イネーブル反転信号と称する）ＥＮＢが入力される。ＰＭＯＳ７は、イネーブル反転信号ＥＮＢが”Ｌ”レベルのときにオンするスイッチとして動作する。
【００１３】
ＤＭＯＳ３のドレインはＮＭＯＳ１のドレインに接続され、ＤＭＯＳ３のソースはＮＭＯＳ４のドレインに接続され、ＤＭＯＳ３のゲートは出力端子ｎ１に接続されている。ＮＭＯＳ４のソースには接地電位ＧＮＤが供給され、ゲートにはイネーブルパルス信号ＥＮ＿Ａ（オン信号とも称する）が入力される。ＮＭＯＳ４は、イネーブルパルス信号ＥＮ＿Ａが”Ｈ”レベルのときにオンするスイッチとして動作する。以下、ＤＭＯＳ３を迂回電流路２２とも称する。また、ＤＭＯＳ３及びＮＭＯＳ４をまとめてタイミング補償回路とも称する。また、ＤＭＯＳ３を基本デプレッション型ＭＯＳトランジスタ、ＤＭＯＳ６を補償デプレッション型ＭＯＳトランジスタとも称する。
【００１４】
ＤＭＯＳ３は、イネーブルオン直後（以下、過渡状態と称する）から、基準電圧Ｖｒｅｆを所望の一定電圧値にまで立ち上げるための抵抗として動作する。一方、ＮＭＯＳ１は、イネーブルオンしてから一定時間経過した後（以下、定常状態と称する）、そのオン抵抗値の変化によって基準電圧Ｖｒｅｆを所望の一定電圧値に維持する役割を担う。
【００１５】
定常状態における基準電位Ｖｒｅｆは、ＤＭＯＳ６及びＮＭＯＳ１の各々のオン抵抗により定まる。ここで、ＤＭＯＳ６のオン抵抗値をＲｔｒ３、ＮＭＯＳ１のオン抵抗値をＲｔｒ１、ＤＭＯＳ６のドレインに流入する電流値をＩとした場合、定常状態における基準電位Ｖｒｅｆ＝Ｉ×（Ｒｔｒ３＋Ｒｔｒ４）となる。基準電位Ｖｒｅｆが上昇した場合、ＤＭＯＳ６及びＮＭＯＳ１の各々のオン抵抗値が減少し、その結果、基準電位Ｖｒｅｆが低下する。また、基準電位Ｖｒｅｆが低下した場合、ＤＭＯＳ６及びＮＭＯＳ１の各々のオン抵抗値が増加し、その結果、基準電位Ｖｒｅｆが上昇する。このように、ＤＭＯＳ６及びＮＭＯＳ１の各々のゲートに入力される基準電位Ｖｒｅｆの変動に応じて、ＤＭＯＳ６及びＮＭＯＳ１の各々のオン抵抗を増減させることにより、基準電位Ｖｒｅｆが一定に保たれる。
【００１６】
基準電圧Ｖｒｅｆの１つの電圧値によって定まるＤＭＯＳ３のオン抵抗値とＮＭＯＳ１のオン抵抗値とは同一又は略同一である。一般的に、デプレッション型のＮＭＯＳのチャネル長とチャネル幅との比が、エンハンスメント型のＮＭＯＳのチャネル長とチャネル幅との比と同じである場合には、デプレッション型のＮＭＯＳのオン抵抗値がエンハンスメント型のＮＭＯＳのオン抵抗値よりも小さくなる。それ故、ＤＭＯＳ３のチャネル長とチャネル幅との比はＮＭＯＳ１のチャネル長とチャネル幅との比よりも小さくなっている。これらのオン抵抗値を同一又は略同一とすることにより、基準電位Ｖｒｅｆを過渡状態から定常状態に至るまでスムーズに立ち上げることができる。
【００１７】
以下、図１及び図２を参照しつつ、イネーブルオンするときの基準電圧生成回路１０の動作について説明する。
【００１８】
時刻Ｔ１において、イネーブル信号ＥＮが”Ｌ”レベルから”Ｈ”レベルに、イネーブル反転信号ＥＮＢが”Ｈ”レベルから”Ｌ”レベルに、それぞれ切り替わる。すなわち、イネーブルオンする。これと同時に、イネーブルパルス信号ＥＮ＿Ａが”Ｌ”レベルから”Ｈ”レベルに切り替わる。ＮＭＯＳ２は、イネーブル信号ＥＮが”Ｈ”レベルになった時点でオンする。ＰＭＯＳ７は、イネーブル反転信号ＥＮＢが”Ｌ”レベルになった時点でオンする。ＮＭＯＳ４は、イネーブルパルス信号ＥＮ＿Ａが”Ｈ”レベルになった時点でオンする。
【００１９】
エンハンスメント型のＮＭＯＳ１は、イネーブルオン直後においてはオン状態とならず、基本電流路２１は導通していない。一方、ゲートに入力される基準電位Ｖｒｅｆの変化に対するスイッチング応答がエンハンスメント型のＮＭＯＳ１に比較して速いデプレッション型のＤＭＯＳ３は、イネーブルオン直後からオン状態となる。これによって、迂回電流路２２が導通し、基準電位Ｖｒｅｆは時刻Ｔ１から徐々に上昇していく。かかる動作により、基準電位Ｖｒｅｆはオーバーシュートせずに所望の電位にまで上昇する。
【００２０】
イネーブルパルス信号ＥＮ＿Ａは、時刻Ｔ１から所定時間経過後の時刻Ｔ２になったときに”Ｈ”レベルから”Ｌ”レベルに切り替わる。イネーブルパルス信号ＥＮ＿Ａが”Ｈ”レベルである期間内すなわち時刻Ｔ１から時刻Ｔ２までの期間（以下、パルス存在期間と称する）においては、迂回電流路２２が導通状態となっている。パルス存在期間は、例えば、イネーブルオン時点から基準電位Ｖｒｅｆの立上り完了時点までの期間よりも長い期間として設定し得る。また、パルス存在期間は、例えば、イネーブルオン時点からＮＭＯＳ１がオン状態となる時点までの期間と同程度の期間又はこれよりも長い期間として設定し得る。
【００２１】
ＮＭＯＳ１は、ＤＭＯＳ３に遅れてオン状態となる。ＮＭＯＳ１は、例えば、パルス存在期間経過の直前又は直後にオン状態となる。ＮＭＯＳ１がオン状態となることによって、基本電流路２１が導通状態となる。
【００２２】
ＤＭＯＳ３は、イネーブルパルス信号ＥＮ＿Ａの”Ｈ”レベルから”Ｌ”レベルへの切り替わりに応じて時刻Ｔ２からオフ状態となる。すなわち、パルス存在期間の経過後にＤＭＯＳ３はオフ状態となり、迂回電流路２２は時刻Ｔ２から非導通状態となる。一方、時刻Ｔ２以降においても、ＮＭＯＳ１はオン状態であり、基本電流路２１は導通状態である。基準電位Ｖｒｅｆは、時刻Ｔ２以降においても、イネーブルオン状態である限り、所望の一定電圧値に維持される。
【００２３】
図３には、イネーブルオン直後における基準電圧生成回路１０の入出力信号のシミュレーション波形を示すタイムチャートが示されている。横軸は経過時間、縦軸は電圧である。イネーブル反転信号ＥＮＢが経過時間約１００ｎｓにおいて、”Ｈ”レベルから”Ｌ”に変化している。これと同時に、イネーブルパルス信号ＥＮＢが”Ｌ”レベルから”Ｈ”に変化している。比較対象として、基準電圧生成回路１０の迂回電流路が無い構成とした場合に出力端子ｎ１に生じる基準電圧Ｖｒｅｆ０が示されている。基準電圧Ｖｒｅｆ０は、経過時間約１００ｎｓから立ち上がり始めるが、経過時間約１２０ｎｓに至るまでオーバーシュートが生じている。これに対して、本実施例の基準電圧生成回路１０の基準電圧Ｖｒｅｆは、経過時間約１００ｎｓから立ち上がり始め、所望の電圧値例えば１．２５Ｖまで上昇する過程においてオーバーシュートが生じていない。
【００２４】
このように、本実施例の基準電圧生成回路１０においては、定常状態時において基準電圧Ｖｒｅｆを所望電圧に維持するためのＮＭＯＳ１に対して、過渡状態時において基準電圧Ｖｒｅｆを所望電圧にまで立ち上げるためのＤＭＯＳ３が並列に接続されている。これにより、基本電流路２１及び迂回電流路２２が形成される。過渡状態においてはＤＭＯＳ３を含む迂回電流路２２を導通させて基準電圧Ｖｒｅｆを所望電圧にまで立ち上げ、定常状態においてはＮＭＯＳ１を含む基本電流路２１を導通させて基準電圧Ｖｒｅｆを所望電圧に維持する。換言すれば、過渡状態から定常状態への移行時に基本電流路２１と迂回電流路２２とを切り替える。
【００２５】
デプレッション型のＮＭＯＳであるＤＭＯＳ３はエンハンスメント型であるＮＭＯＳ１に比較して、ゲートに入力される基準電位Ｖｒｅｆの変化に対するスイッチング応答が速い。それ故、イネーブルオン直後からＤＭＯＳ３がオン状態となって迂回電流路２２が導通してＮＭＯＳ１を迂回するので、基準電位Ｖｒｅｆはオーバーシュートせず、徐々に上昇していく。かかる構成により、イネーブルオン直後においてＮＭＯＳ１がオン状態になっていなくとも、基準電位Ｖｒｅｆのオーバーシュートを抑制できる。ＮＭＯＳ１の抵抗値とＤＭＯＳ３の抵抗値とは同一又は略同一にすることで、迂回電流路２２から基本電流路２１への切り替えの際に基準電位Ｖｒｅｆが変動しないようにする。
【００２６】
ＮＭＯＳ１に対して並列接続されたＤＭＯＳ３は、イネーブルオン直後からの一定時間のみオン状態となる。すなわち、ＤＭＯＳ３はイネーブルパルス信号ＥＮ＿Ａのパルス存在期間経過後にオフ状態となり、迂回電流路２２には電流が流れない。一般的に、デプレッション型のＮＭＯＳはエンハンスメント型のＮＭＯＳに比較して温度特性が劣るとされている。基準電圧生成回路１０においては、イネーブルオンしてから所定時間経過後にＤＭＯＳ３をオフ状態とすることによって、定常状態時における温度変化による基準電圧Ｖｒｅｆの変動の影響を小さくすることができる。なお、仮に、ＮＭＯＳ１に対して並列にＤＭＯＳ３を設ける代わりにＮＭＯＳ１をデプレッション型のＮＭＯＳとした場合には、定常状態時における温度変化による基準電圧Ｖｒｅｆの変動が大きくなってしまうという問題がある。これに対して、基準電圧生成回路１０においては、定常状態時にはエンハンスメント型のＮＭＯＳ１を用いて基準電圧Ｖｒｅｆを生成するので、このような問題は生じない。
【００２７】
また、仮に、オーバーシュートを抑制するために出力端子ｎ１に容量を付加した場合には、オーバーシュートを抑制することができるものの、基準電圧Ｖｒｅｆの立上り時間が遅くなり、基準電圧Ｖｒｅｆの供給先回路が安定動作するまで時間がかかってしまうという問題が生じる。これに対して、基準電圧生成回路１０においては、出力端子ｎ１に容量を付加せずにオーバーシュートを抑制する構成であるので、基準電圧Ｖｒｅｆの立上り時間は遅くならない。
【００２８】
なお、上記実施例は、基本電流路２１が一対のトランジスタＮＭＯＳ１及び１つのＤＭＯＳ６からなる場合の例であるが、これに限られない。例えば、基本電流路２１は、直列接続された二対以上のトランジスタから構成されていても良い。
＜第２の実施例＞
図４には、本実施例の基準電圧生成回路１０の構成が示されている。本実施例の基準電圧生成回路１０は、パルス生成回路３０を更に含む。パルス生成回路３０以外の構成は、第１の実施例と同様である。パルス生成回路３０は、イネーブル反転信号ＥＮＢからイネーブルパルス信号ＥＮ＿Ａを生成する。生成されたイネーブルパルス信号ＥＮ＿Ａは、ＮＭＯＳ４のゲートに入力される。
【００２９】
図５には、パルス生成回路３０の構成の一例が示されている。
【００３０】
インバータ３１は、入力されるイネーブル反転信号ＥＮＢのレベル反転信号ＳＡを出力する。レベル反転信号ＳＡは、遅延回路３２と、ＮＡＮＤ回路３３の一方の入力に供給される。
【００３１】
遅延回路３２は、レベル反転信号ＳＡを遅延させ且つその信号レベルを反転して得られたレベル反転遅延信号ＳＢをＮＡＮＤ回路３３の他方の入力に供給する。遅延回路３２は、直列接続されたｎ個のインバータ３２−１〜３２−ｎからなる（ｎは３以上の奇数）。
【００３２】
ＮＡＮＤ回路３３は、一方の入力に供給されたレベル反転信号ＳＡと、他方の入力に供給されたレベル反転遅延信号ＳＢとを否定論理積演算して得られた否定論理積信号を出力する。
【００３３】
インバータ３４は、入力される否定論理積信号のレベル反転信号をイネーブルパルス信号ＥＮ＿Ａとして出力する。なお、ＮＡＮＤ回路３３とインバータ３４とからなる構成は実質的に論理積回路である。
【００３４】
以下、図４乃至図６を参照しつつ、イネーブルオンするときのパルス生成回路３０の動作について説明する。
【００３５】
時刻Ｔ１において、イネーブル信号ＥＮが”Ｌ”レベルから”Ｈ”レベルに、イネーブル反転信号ＥＮＢが”Ｈ”レベルから”Ｌ”レベルに、それぞれ切り替わる。すなわち、イネーブルオンする。
【００３６】
イネーブルオン直後、ＮＡＮＤ回路３３の一方の入力に供給されるレベル反転信号ＳＡは、”Ｌ”レベルから”Ｈ”レベルに変化する。一方、ＮＡＮＤ回路３３の他方の入力に供給されるレベル反転遅延信号ＳＢは、レベル反転信号ＳＡの信号レベル変化時点Ｔ２から一定時間経過した時点Ｔ３において”Ｈ”レベルから”Ｌ”レベルに変化する。期間Ｔ２〜Ｔ３は、遅延回路３２を構成するインバータ３２−１〜３２−ｎの段数に応じて定まる遅延時間に相当する。
【００３７】
イネーブルパルス信号ＥＮ＿Ａは、イネーブルオンする前においては”Ｌ”レベル、期間Ｔ２〜Ｔ３においては”Ｈ”レベル、時点Ｔ３以降においては再び”Ｌ”レベルとなる。すなわち、期間Ｔ２〜Ｔ３をパルス幅とする１つのパルスが生成される。当該１つのパルスを有するイネーブルパルス信号ＥＮ＿Ａは、ＮＭＯＳ４のゲート（図４）に入力される。基準電圧生成回路１０の動作については第１の実施例と同様である。
【００３８】
このように、本実施例の基準電圧生成回路１０は、パルス生成回路３０を更に含む。かかる構成によれば、イネーブル反転信号ＥＮＢから１つのパルスを有するイネーブルパルス信号ＥＮ＿Ａを生成することができるので、イネーブルパルス信号ＥＮ＿Ａを外部から別途入力する必要がなくなるという効果を奏する。また、イネーブルパルス信号ＥＮ＿Ａは、図５に示されるように簡単な構成の回路によって生成することができる。
＜第３の実施例＞
図７には、本実施例の基準電圧生成回路１０の構成が示されている。第１の実施例とは異なり、ＤＭＯＳ３のゲートは、出力端子ｎ１には接続されておらず、ＤＭＯＳ３のソースに接続されている。かかる接続により、ＤＭＯＳ３はノーマリーオン状態の定電流源として動作する。これ以外の構成は第１の実施例と同じである。また、イネーブルオン時における基準電圧生成回路１０の入出力信号は第１の実施例と同様に図２に示される。
【００３９】
かかる構成とした場合にも、イネーブルパルス信号ＥＮ＿Ａのパルス存在期間内すなわち過渡状態においてはＤＭＯＳ３を含む迂回電流路２２を導通させて基準電圧Ｖｒｅｆを所望電圧にまで立ち上げ、定常状態においてはＮＭＯＳ１を含む基本電流路２１を導通させて基準電圧Ｖｒｅｆを所望電圧に維持することができる。これにより、第１の実施例と同様に基準電位Ｖｒｅｆのオーバーシュートを抑制できる。
【符号の説明】
【００４０】
１〜７  トランジスタ
１０  基準電圧生成回路
２１  基本電流路
２２  迂回電流路
３０  パルス生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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