(57)【要約】      （修正有）【課題】伝送ゲート歪みをもたらすことなく、可変利得電流コンベアベースの計装増幅器を提供する。【解決手段】可変利得計装増幅器１２０は、第１入力電圧を受け取る第１デュアル出力相互コンダクタンス増幅器（ＤＯＴＡ）（即ち電流コンベア）１２６、第２入力電圧を受け取る第２ＤＯＴＡ１２８、第１及び第２ＤＯＴＡ間に接続された第１抵抗素子１２２、反転入力において第２ＤＯＴＡ１２８に接続された増幅器１３０、及び、第２ＤＯＴＡ１２８と反転入力を増幅器１３０の出力に接続する第２抵抗素子Ｒ２を含む。抵抗素子の少なくとも１つは可変抵抗素子である。【選択図】図５−１
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【特許請求の範囲】
【請求項１】
第１入力電圧を受け取るように構成された第１デュアル出力相互コンダクタンス増幅器（ＤＯＴＡ）と、
第２入力電圧を受け取るように構成された第２ＤＯＴＡと、
前記第１及び第２ＤＯＴＡ間に接続された第１抵抗素子と、
反転入力を備え、前記反転入力において前記第２ＤＯＴＡの出力に接続された増幅器と、
前記第２ＤＯＴＡと前記反転入力を前記増幅器の出力に接続するように構成された第２抵抗素子と、
を備え、前記抵抗素子の少なくとも１つは可変抵抗素子からなる、可変利得計装増幅器。
【請求項２】
前記第１抵抗素子は、少なくとも１つのポテンショメータ、又は、
前記第１及び第２ＤＯＴＡの第１端子の間に直列に接続された複数の抵抗器、
前記抵抗器のうちの１つの第１の側と前記第１ＤＯＴＡの第２端子との間に接続された少なくとも１つの第１ＣＭＯＳ伝送ゲート、及び、
前記抵抗器のうちの１つの第１の側と前記第２ＤＯＴＡの第２端子との間に接続された少なくとも１つの第２ＣＭＯＳ伝送ゲート、
を備える請求項１に記載の増幅器。
【請求項３】
第１デュアル出力相互コンダクタンス増幅器（ＤＯＴＡ）において、第１入力電圧を受け取るステップと、
第２ＤＯＴＡにおいて、第２入力電圧を受け取るステップと、
前記第１及び第２ＤＯＴＡ間に接続された第１抵抗素子、又は、前記第２ＤＯＴＡと増幅器の反転入力と前記増幅器の出力との間に接続された第２抵抗素子のうちの少なくとも一方において、前記抵抗素子のうちの一方を変化させることによって前記増幅器の利得を変化させるステップと、
を含む方法。
【発明の詳細な説明】
【背景技術】
【０００１】
[0001]  ＣＭＯＳ伝送ゲート（Ｔゲート）スイッチは、計装増幅器（ＩＡ）で使用される場合に歪みをもたらす。先行技術の伝送ゲート回路が図１に示されている。トランジスタＭＮ１及びＭＰ１は、端子「ＩＮ」と「ＯＵＴ」の間にＣＭＯＳスイッチを形成する。このスイッチは、「Ｐゲート」及び「Ｎゲート」電圧によって制御され、「Ｐゲート」及び「Ｎゲート」電圧は、２つのデジタルインバータによって、異なる位相でレールツーレール（０−５Ｖ）で駆動される。
【０００２】
[0002]  このスイッチのオフ抵抗は、本質的に無限大（＞１０００メガ）である。オン抵抗は、設計によるが、典型的には５０から５０００オームの間であり、プロセス、供給電圧、及び温度（ＰＶＴ）と共に変化する。更に、オン抵抗はまた、「ＩＮ」及び「ＯＵＴ」端子に生じる電圧と共に変化する。この非線形の抵抗値変化の大きさは、通常かなり大きく、所与のシステムにおける印加電圧のフルレンジにわたって公称オン抵抗の±１０％のオーダーである。低信号歪みが重要である増幅器回路では、この非線形オン抵抗の影響は常に低減されていなければならない。
【発明の概要】
【０００３】
[0003]  本発明は、伝送ゲート歪みをもたらすことなく、可変利得電流コンベアベースの計装増幅器を提供する。
【０００４】
[0004]  例示的な可変利得計装増幅器は、第１入力電圧を受け取る第１電流コンベア、第２入力電圧を受け取る第２電流コンベア、第１及び第２電流コンベア間に接続された第１抵抗素子、反転入力において第２電流コンベアに接続された増幅器、及び、第２電流コンベアと反転入力を増幅器の出力に接続する第２抵抗素子を含む。抵抗素子の少なくとも１つは可変抵抗素子である。
【０００５】
[0005]  本発明の一側面では、電流コンベアはデュアル出力相互コンダクタンス増幅器（ＤＯＴＡ）である。
【図面の簡単な説明】
【０００６】
[0006]  本発明の好適で代替的な実施態様は、次に述べる図面を参照して、以下において詳細に説明される。
【０００７】
【図１】図１は、先行技術に従って形成された伝送ゲート回路である。
【図２】図２は、本発明の背後にある原理のいくつかを示すために用いられる概念的な回路である。
【図３】図３は、本発明の背後にある原理のいくつかを示すために用いられる概念的な回路である。
【図４】図４は、本発明の背後にある原理のいくつかを示すために用いられる概念的な回路である。
【図５−１】図５−１は、本発明の様々な実施態様に従って形成された例示的な電流コンベア計装増幅器回路を示す。
【図５−２】図５−２は、本発明の様々な実施態様に従って形成された例示的な電流コンベア計装増幅器回路を示す。
【図５−３】図５−３は、本発明の様々な実施態様に従って形成された例示的な電流コンベア計装増幅器回路を示す。
【図６】図６は、本発明の様々な実施態様に従って形成された例示的な電流コンベア計装増幅器回路を示す。
【図７】図７は、本発明の様々な実施態様に従って形成された例示的な電流コンベア計装増幅器回路を示す。
【図８】図８は、本発明の様々な実施態様に従って形成された例示的な電流コンベア計装増幅器回路を示す。
【発明を実施するための形態】
【０００８】
[0010]  図２は、計装増幅器（ＩＡ）２０を示す。明確性のため、デュアル出力相互コンダクタンス増幅器（ＤＯＴＡ）の符号２６、２８は、電流コンベアを表すのに用いられている。当業者であれば、どのように電流コンベアをＩＡ２０に適用するかを理解するであろう。ＩＡ２０の利得は、次式によって定義される。
【０００９】
[0011]  ＡＶ＝ＶＯＵＴ／（Ｖ１−Ｖ２）＝Ｒ２／Ｒ１            （１）
【００１０】
[0012]  図３に示されるように、ＩＡ４０は、抵抗器Ｒ１とＤＯＴＡ２６との間に追加の抵抗器Ｒ３を含んでいる。電圧利得は、ＡＶ＝Ｒ２／Ｒ１で同じままである。何故なら、抵抗器Ｒ３を通じて流れる有意な電流は、特にＣＭＯＳ増幅器を使用する場合には存在せず、抵抗器Ｒ３をまたがって電圧は発生しないからである。
【００１１】
[0013]  またＩＡ４０では、抵抗器Ｒ１とＤＯＴＡ２６との間に、抵抗器Ｒ４が追加されている。抵抗器Ｒ４の小さな値に対しては、利得は同じままである。このケースでは、抵抗器Ｒ１を通じて流れる同じ電流が抵抗器Ｒ４を通じても流れるが、抵抗器Ｒ４をまたがって発生する電圧は、ＤＯＴＡ２６が飽和するまでは全体の利得に影響を及ぼすことはない。正の入力電圧（Ｖ１−Ｖ２＞０）に対して、このことが起きるのは、抵抗器Ｒ４とＲ１をまたがる電圧の和が、抵抗器Ｒ２をまたがる電圧よりも大きい場合である。同じ電流Ｉが３つの抵抗器全てを通じて流れるので、このことは、増幅器の飽和を防ぐには抵抗器Ｒ４とＲ１の和が抵抗器Ｒ２の値よりも小さくなければならない、と言うのと等価である。換言すれば、
Ｒ４＋Ｒ１＜Ｒ２            （２）
である。但し、全ての増幅器が同じ電源電圧に接続され、全ての増幅器が同じ飽和特性を有し、入力のうちの１つが接地電位にある（Ｖ１＝０又はＶ２＝０のいずれか、最悪の場合）ものと仮定される。これは次の条件と等価である。
Ｒ４＜Ｒ２−Ｒ１            （３）
【００１２】
[0014]  ＡＶ＝Ｒ２／Ｒ１であるので、式（３）は、代入により式（４）と等価である。
【００１３】
[0015]  Ｒ４＜Ｒ１（ＡＶ−１）            （４）
【００１４】
[0016]  ほとんどの現実的なシステムでは、所望の電圧利得は１よりも大きく、抵抗器Ｒ４の合理的な値はＩＡ回路４０の利得に何も影響を与えないだろう。同様にして、抵抗器Ｒ５はＩＡの電圧利得に影響を及ぼさず、抵抗器Ｒ６の小さな値（Ｒ６＜Ｒ２−Ｒ１）もまた利得に影響を及ぼすことはない。
【００１５】
[0017]  同様に、図４は、残存（vestigial）抵抗器Ｒ７及びＲ８を含んだＩＡ６０であり、残存抵抗器Ｒ７及びＲ８は、ＩＡ６０の電圧利得（ＡＶ＝Ｒ２／Ｒ１）に影響を及ぼすことなく増幅器２４の負入力に付加されている。ＩＡ６０では、抵抗器Ｒ７を通じて流れる電流が存在せず、また抵抗器Ｒ７をまたがる電圧は微小（ＣＭＯＳ増幅器ではゼロ）であるので、抵抗器Ｒ７の合理的な値は、利得に影響を及ぼさない。しかしながら、もし抵抗器Ｒ７の値が非常に大きければ、その値は、高周波ＡＣ性能に影響を及ぼすことがある。
【００１６】
[0018]  ＩＡ６０の利得は、たとえ抵抗器Ｒ８を通じて流れる電流が存在したとしても、抵抗器Ｒ８の値がＤＯＴＡ２６の出力の飽和を防ぐのに十分なほどに小さい限りにおいて、抵抗器Ｒ８の値によっても影響を受けない。増幅器２６及び２４の両方が同じ電源に接続され、同じ飽和特性を有し、抵抗器Ｒ２、Ｒ７、及びＲ８に共通のノードがゼロボルト（仮想接地）にあるという仮定を与えられたなら、この条件は、抵抗器Ｒ８をまたがる電圧が抵抗器Ｒ２をまたがる電圧よりも小さい又は等しい場合に満たされる。同じ電流Ｉが抵抗器Ｒ２とＲ８の両方を通じて流れるので、ＩＡ６０の利得は、抵抗器Ｒ８の値が抵抗器Ｒ２の値よりも小さい又は等しい限りにおいて、抵抗器Ｒ８の値によって影響を受けないだろう。
【００１７】
[0019]  Ｒ８≦Ｒ２            （５）
【００１８】
[0020]  一実施態様では、図５−１に示されるように、ＩＡ１２０の利得は、三端子ポテンショメータ１２４を用いて変化させられる。ポテンショメータ１２２は、２つの異なる入力電圧（Ｖ１、Ｖ２）を受け取る２つのＤＯＴＡ１２６、１２８の間に配置される。第２ＤＯＴＡ１２８の出力は、非反転増幅器３０の反転入力に接続されている。機能上、図５−１から５−３の３つの回路全ては、以下の利得を有する。電流コンベアは米国特許８，０８１，０３０及び７，８９３，７５９に示されており、ここに引用により組み込まれる。
【００１９】
[0021]  ＡＶ＝Ｒ２／Ｒ１Ａ            （６）
【００２０】
[0022]  ポテンショメータ１２２は、当該ペアの和が定抵抗である（Ｒ１＝Ｒ１Ａ＋Ｒ１Ｂ）ような抵抗器のペア（Ｒ１Ａ＋Ｒ１Ｂ）としてモデル化される。ポテンショメータ１２２の接触子が一方の端点にある場合、ポテンショメータ１２２の接触子と通電端との間の抵抗値は、最大のＲ１である（Ｒ１Ａ＝Ｒ１及びＲ１Ｂ＝０）。この位置では、ＩＡ１２０の利得は、Ｒ２／Ｒ１に等しい。接触子が他方の端点にある場合、そこではＲ１Ａ＝０及びＲ１Ｂ＝Ｒ１であり、ＩＡの利得は、理論的には、Ｒ２／０即ち無限大である。実際問題としては、次の２つの効果：（１）入力増幅器の開ループ利得、及び（２）非ゼロの接触子の接触抵抗によって、利得が現実に無限大となることが妨げられるだろう。それでもなお、１０００以上のオーダーの非常に高い利得値が実現可能である。
【００２１】
[0023]  図５−２に示されるように、ＩＡ１４０は、ポテンショメータ１２２が接触子を第２ＤＯＴＡ１２８から受ける点を除いて、ＩＡ１２０と同様に構成される。
【００２２】
[0024]  図５−３に示されるように、ＩＡ１５０は、それぞれがポテンショメータ１２２（図５−１、５−２）の最大抵抗値の半分の最大抵抗値を有した２つのポテンショメータ１５２、１５４を含んでいる。ＩＡ１５０は、２つのポテンショメータ１５２、１５４が結合されると非通電の抵抗器セグメント１／２Ｒ１Ｂの値を一致させることができるという利点を有している。このケースでは、これらの抵抗器セグメントが入力増幅器（即ちＤＯＴＡ１２６、１２８）の高周波ＡＣ応答に対して有している如何なる副作用も均等化され、帯域幅に対する全体的影響が最小化される。
【００２３】
[0025]  図６は、図２から４に示されたＩＡの抵抗器Ｒ１に置き換わる６個の抵抗器セグメントのアレイ１７２を含んだＩＡ１７０を示す。この抵抗器アレイ１７２は、ＣＭＯＳ伝送ゲートＳＷ１ＡからＳＷ３Ｂ又は何らかの他のアクティブスイッチに接続されている。抵抗器セグメントのアレイ１７２とデジタル制御されたＴゲートは集積回路上に実装されるのに対して、ポテンショメータの手法はそうではない。この手法は連続的でなくＩＡの利得をある離散的なステップに制限する一方で、数百又は数千の抵抗器セグメントのアレイが実現可能である。一実施態様では、デジタル論理ブロックがＣＭＯＳ伝送ゲートを制御する。デジタル論理ブロックは、同様に、ユーザ入力に基づいてマイクロプロセッサ及びコンピュータプログラムによって制御されることができる。
【００２４】
[0026]  ＩＡ１７０には、３つの利得設定が存在する。Ａ１が第１の利得設定（スイッチＳＷ１Ａ、ＳＷ１Ｂだけがオンである）を表すとしよう。但し、Ａ１＝Ｒ２／Ｒ１である。次に、スイッチＳＷ２Ａ、ＳＷ２Ｂだけが導通した第２の利得設定は、Ａ２＝Ｒ２／Ｒ１／２＝２Ａ１である。同様に、スイッチＳＷ３Ａ、ＳＷ３Ｂだけがオンである第３の利得設定は、Ａ３＝Ｒ２／Ｒ１／４＝４Ａ１である。まとめると、表１に示されるように、これらの３つの利得設定が関連付けられる。一実施態様では、ＩＡ１７０は、値の等しい抵抗器セグメントのアレイを必要としない。
【００２５】
【表１】
2014225876.tif 000003
【００２６】
[0027]  考慮すべき重要な点は、図６に示されたスイッチとして使用されるＣＭＯＳ伝送ゲート１７２のオン抵抗である。オン抵抗は、オン抵抗がＲ２−Ｒ１Ａよりも小さい限りにおいては決定的でない。この要件は、スイッチＳＷ１Ａ、ＳＷ１Ｂに対して（最小抵抗）最も満足しにくく、累進的により大きな利得値の恩恵を受けるスイッチＳＷ２Ａ、ＳＷ２Ｂ、そして次にＳＷ３Ａ、ＳＷ３Ｂに対して、次第により満足しやすくなる。
【００２７】
[0028]  オン抵抗のピークがＲ２−Ｒ１よりも小さい限り、伝送ゲートはＩＡ１７０において歪みを生じさせることはない。伝送ゲートは、オン抵抗が動作電圧と共に変化するため、直流が流れる利得スイッチング回路では通常使用されない。
【００２８】
[0029]  図７に示されるように、ＩＡ２００は、回路２００の利得を変化させるための一般的な三端子ポテンショメータ２０４を含んでいる。ポテンショメータ２０４は、第２ＤＯＴＡ１２８と増幅器１３０の間に配置されている。ＩＡ２００の利得は、以下の式（７）によって与えられ、ここで、ポテンショメータ２０４の第１抵抗器セグメントＲ２Ａは直流を通し、第２抵抗器セグメントＲ２Ｂは直流を通さない。
ＡＶ＝Ｒ２Ａ／Ｒ１            （７）
【００２９】
[0030]  一実施態様では、ポテンショメータ２０４は、第１抵抗器セグメントがＲ２Ａ＝０、第２抵抗器セグメントがＲ２Ｂ＝Ｒ２となるように設定される。よって、ＩＡ２００の利得はゼロである。即ち、ＡＶ＝０／Ｒ１＝０。他方の極限では、ポテンショメータ２０４は、第１抵抗器セグメントがＲ２Ａ＝Ｒ２（図２参照）、第２抵抗器セグメントがＲ２Ｂ＝０となるように設定される。よって、ＩＡ２００の利得は、固定抵抗器を用いた公称利得と同じである。即ち、ＡＶ＝Ｒ２／Ｒ１。実際問題としては、ＩＡ２００の利得は、ポテンショメータ２０４の有限の端子抵抗のため、厳密にゼロとなることはできない。しかしながら、利得は、公称利得から３桁又は４桁の大きさだけ容易に低減することができる。
【００３０】
[0031]  図８に示されるように、ＩＡ２４０は、３つの抵抗器セグメントのアレイ２４４と伝送ゲート、又は他のスイッチを含んでいる。３つのとり得る利得設定が以下の表２に列挙されており、ここで公称利得Ａ１はＲ２／Ｒ１である。
【００３１】
[0032]  ＩＡ２４０は以下を許容する。
【００３２】
【表２】
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【００３３】
[0033]  一実施態様では、その利得が非常に広範な値にわたって、即ち理想的なコンポーネントを用いてゼロから無限大まで変化し得るＩＡ回路を構築するように、図５から８に示された特徴が組み合わせられることができる。現実のコンポーネントを用いた場合であっても、利得は少なくとも６桁の大きさだけ変化することができる。更に、このことは、高い利得精度と共に、且つ増幅器歪みを伴わずに、達成することができる。
【００３４】
[0034]  本発明の好適な実施態様が例示され説明されてきたが、上で述べられたように、本発明の趣旨及び範囲から逸脱することなく、多くの変更がなされることが可能である。したがって、本発明の範囲は、好適な実施態様の開示によって限定されることはない。そうではなく、本発明は、もっぱら以下に続くクレームを参照して決定されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図５−３】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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