(57)【要約】【課題】ハーフアッシングの精度を高める方法を提案する。【解決手段】基板上に、犠牲層となる膜を形成する工程と、少なくとも、薄膜レジストと、厚膜レジストの２つの異なる膜厚を有したレジストパターンを形成するレジスト形成工程と、前記レジストパターンのうち、薄膜レジストとともに前記犠牲層を除去する工程を有し、前記厚膜レジストの残膜量を均一に制御することで、複数の注入工程を合理化すること、を特徴とする、半導体装置の製造方法。【選択図】図４
2014053394.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、犠牲層となる膜を形成する工程と、
少なくとも、薄膜レジストと、厚膜レジストの２つの異なる膜厚を有したレジストパターンを形成するレジスト形成工程と、
前記レジストパターンのうち、前記薄膜レジストと前記犠牲層とを除去することで、前記厚膜レジストの残膜量を均一に制御することを特徴とする、半導体装置の製造方法。
【請求項２】
基板上に半導体膜を形成する工程と、半導体膜を覆うように形成されたゲート絶縁膜上に、前記犠牲層を形成し、
第一の型の半導体のチャネル部、および低濃度注入領域には前記薄膜レジストを設置し、
第二の型の半導体を覆うように前記厚膜レジストを設置し、
前記第一の型の高濃度領域形成のための、高濃度注入を実施し、
第一のアッシングで前記犠牲層とともに、前記薄膜レジストの除去を行うことで、前記厚膜レジストの残膜量の制御を行うことを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記犠牲層は前記ゲート絶縁膜に接するゲート電極材料と同じ材料から成る犠牲層であり、
前記犠牲層をそのままゲート電極の一部として活用することを特徴とする、
請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記犠牲層のエンドポイント波形を取得して、前記厚膜レジストの残膜量の制御性を向上させることを特徴とする、請求項１から３に記載の半導体装置の製造方法。
【請求項５】
注入時に形成されるレジスト表面上の硬化層の厚さと、段差高さを揃えることで、レジスト除去時の前記硬化層と硬化していない層の間のレート差の変曲点を確認しやすくすることで、前記厚膜レジストの残膜制御性を向上させることを特徴とする、請求項１から４に記載の半導体装置の製造方法。
【請求項６】
前記犠牲層は、シリコン、Al  Ti  Ta  W  Mo  のいずれかを含む材料から成る、請求項１から５に記載の半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれか一項に記載の半導体装置の製造方法により製造された半導体装置。
【請求項８】
請求項７に記載の半導体装置を備えた電気光学装置。
【請求項９】
請求項８に記載の電気光学装置を備えた電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置、電気光学装置、および電子機器に関する。
【背景技術】
【０００２】
液晶装置、有機エレクトロルミネッセンス（ＯＬＥＤ）装置、プラズマディスプレイ等の電気光学装置として、マトリックス状に配置された多数の画素を、画素毎に駆動するために、各画素に薄膜半導体装置（薄膜トランジスター）であるＴＦＴ（Thin Film Transistor）を設けたアクティブマトリックス型の電気光学装置が広く利用されている。ＴＦＴは、非結晶シリコン、又は多結晶シリコンをチャネル領域とするものが一般的である。特にｐ型とｎ型の相対する２つの特性をもつＴＦＴを用いＣＭＯＳ回路を形成することは、半導体装置の特性を向上させるために、一般的に広く使用されている。
【０００３】
ＣＭＯＳ回路の動作保証を行うため、ＴＦＴのチャネル部分に、あらかじめ特性をシフトさせるチャネルドープ構造を有するＴＦＴ、及びＧＯＬＤ(Gate-drain Overlapped LDD)構造を有するＴＦＴが広く知られている。チャネルドープ構造を有するＴＦＴは、ゲート電極の直下領域に対応するシリコン層に必要な不純物の注入を行うことで、動作範囲を制御しやすくする効果がある。
【０００４】
チャネルドープ構造を有するＴＦＴを形成する方法としては、異なる種類の不純物の注入工程毎にフォト工程を施し、注入、非注入エリアを形成する方法が一般的である。
そのほかにも、回折格子パターンを有するマスクやハーフトーン部分を有するマスクを用いて、中央部より端部に膜厚の薄い領域を有するレジストパターンを形成し、半導体層上に形成された導電膜をエッチングし、中央部より端部に膜厚の薄い領域を有するゲート電極を形成し、このゲート電極をマスクとして半導体層に不純物を注入することによりＬＤＤ構造を有するＴＦＴを形成する方法が開示されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−５４４２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のＴＦＴ形成方法では、レジストをマスクにして注入工程を合理化する場合は、薄いレジスト部分を除去する際に、厚いレジスト部分の残膜量が、一定以上必要となる。
従来のアッシング工程を使用する場合は、分布が大きく、レジストの塗布膜厚を増加させる、使用範囲を狭めるなどの課題があり、量産技術、とりわけ、注入工程と注入工程を合理化する手段として使用するには大幅な制約や歩留り課題が存在するという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【０００８】
［適用例１］本適用例にかかる半導体装置の製造方法は、基板上に、犠牲層となる膜を形成する工程と、少なくとも、薄膜レジストと、厚膜レジストの２つの異なる膜厚を有したレジストパターンを形成するレジスト形成工程と、前記レジストパターンのうち、前記薄膜レジストと前記犠牲層とを除去することで、前記厚膜レジストの残膜量を均一に制御することを特徴とする。
【０００９】
本適用例によれば、従来のプロセスより、少ないフォト回数で半導体素子を形成することができる。また、注入工程と注入工程の合理化を行うことで、使用範囲を拡大させやすい上に一般的な構成のラインで、特別な装置やほかの工程への負荷の増大などがなく、従来使用している装置をそのまま使用することで対応することができる。
【００１０】
［適用例２］上記適用例にかかる半導体装置の製造方法において、基板上に半導体膜を形成する工程と、半導体膜を覆うように形成されたゲート絶縁膜上に、前記犠牲層を形成し、第一の型の半導体のチャネル部、および低濃度注入領域には前記薄膜レジストを設置し、第二の型の半導体を覆うように前記厚膜レジストを設置し、前記第一の型の高濃度領域形成のための、高濃度注入を実施し、第一のアッシングで前記犠牲層とともに、前記薄膜レジストの除去を行うことで、前記厚膜レジストの残膜量の制御を行うことが好ましい。
【００１１】
本適用例によれば、薄膜レジスト除去後の厚膜レジストをマスクに、第一の型の半導体のチャネルドープを行うことになり、厚膜レジストの膜厚のばらつき許容範囲が、高濃度注入などよりも大幅に緩和される場合が多く、より量産現場での適応範囲を広げることができる。
【００１２】
［適用例３］上記適用例にかかる半導体装置の製造方法において、前記犠牲層は前記ゲート絶縁膜に接するゲート電極材料と同じ材料から成る犠牲層であり、犠牲層をそのままゲート電極の一部として活用することが好ましい。
本適用例に拠れば、犠牲層の除去を行うための対応をすることなく、容易に合理化を実施することが可能になる。
【００１３】
［適用例４］上記適用例にかかる半導体装置の製造方法において、前記犠牲層のエンドポイント波形を取得して、前記厚膜レジストの残膜量の制御性を向上させる、ことが好ましい。
本適用例に拠れば、薄膜レジスト部の終点検出を行うことができ、厚膜レジストの残膜量を制御することができるため、歩留りを大幅に向上することが可能になる。
【００１４】
［適用例５］上記適用例にかかる半導体装置の製造方法において、注入時に形成されるレジスト表面上の硬化層の厚さと、段差高さを揃えることで、レジスト除去時の前記硬化層と硬化していない層の間のレート差の変曲点を確認しやすくすることで、前記厚膜レジストの残膜制御性を向上させることが好ましい。
本適用例に拠れば、注入時にレジスト表面に形成される硬化層が取り除かれる時間を検出することが容易になり、厚膜レジストの残膜制御を、さらに容易にすることができる。
【００１５】
［適用例６］上記適用例にかかる半導体装置の製造方法において、前記犠牲層は、シリコン、Ａｌ  Ｔｉ  Ｔａ  Ｗ  Ｍｏ  のいずれかを含む材料から成る、ことが好ましい。
本適用例に拠れば、ゲート電極の特性を落とすことなく、合理化を行うことが容易になる。
【００１６】
［適用例７］本適用例にかかる半導体装置は、上記半導体装置の製造方法により製造されたことを特徴とする。
【００１７】
［適用例８］本適用例にかかる電気光学装置は、上記半導体装置を備えたことを特徴とする。
【００１８】
［適用例９］本適用例にかかる電子機器は、上記適用例の電気光学装置を備えたことを特徴とする。
【図面の簡単な説明】
【００１９】
【図１】本実施形態の液晶装置の等価回路図である。
【図２】本実施形態の液晶装置のＴＦＴアレイ基板の部分平面図である。
【図３】図２に示す液晶装置のＡ−Ａ’線断面図である。
【図４】（ａ）〜（ｅ）は、第１実施形態の半導体装置の製造方法を示す図である。
【図５】（ａ）〜（ｆ）は、第１実施形態の半導体装置の製造方法を示す図である。
【図６】電子機器の一例を示す斜視図である。
【発明を実施するための形態】
【００２０】
［第１の実施形態］
（電気光学装置の構造）
図１〜図３に基づいて、本発明に係る実施形態の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてＴＦＴ（薄膜半導体装置）を用いたアクティブマトリックス型の透過型液晶装置を例として説明する。
図１は本実施形態の液晶装置の画像表示領域を構成するマトリックス状に配置された複数の画素におけるスイッチング素子、信号線等の等価回路図、図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の一画素を拡大して示す部分平面図、図３は本実施形態の液晶装置の構造を示す、図２のＡ−Ａ’線断面図である。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や部材毎に縮尺を異ならせてある。
【００２１】
図１に示すように、本実施形態の液晶装置は、マトリックス状に配置された複数の画素により画像表示領域が構成されている。複数の画素には画素電極９と、画素電極９を制御するためのスイッチング素子である薄膜トランジスター（ＴＦＴ）９０とがそれぞれ形成されており、画像信号が供給されるデータ線６ａがＴＦＴ９０のソースに電気的に接続されている。
【００２２】
データ線６ａに書き込まれる画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
また、走査線３ａがＴＦＴ９０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。
また、画素電極９はＴＦＴ９０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ９０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎが所定のタイミングで書き込まれる。
【００２３】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量９８が付加されている。
【００２４】
図３に示すように、本実施形態の液晶装置１は、液晶層１０２を挟持して対向配置され、ＴＦＴ９０や画素電極９が形成されたＴＦＴアレイ基板１００と、共通電極１０８が形成された対向基板１０４とを具備して概略構成されている。
【００２５】
以下、図２に基づいて、ＴＦＴアレイ基板１００の平面構造について説明する。
ＴＦＴアレイ基板１００には、矩形状の画素電極９が複数、マトリックス状に設けられている。一つの画素電極９を例に説明すると、図２に示すように、画素電極9の縦横の端辺に沿って、データ線６ａ、走査線３ａが設けられており、さらに走査線３ａに沿って容量線３ｂが設けられている。本実施形態において、各画素電極９、及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ等が形成された領域が１画素となっている。
【００２６】
データ線６ａは、ＴＦＴ９０を構成する多結晶半導体膜１４ａのうちソース領域１８に、コンタクトホール９２を介して電気的に接続されており、画素電極９は、多結晶半導体膜１４ａのうちドレイン領域１９に、コンタクトホール９６、ソース線６ｂ、コンタクトホール９４を介して電気的に接続されている。
また、走査線３ａの一部２４ａが、多結晶半導体膜１４ａのうちチャネル領域２０に対向するように拡幅されており、走査線３ａの一部２４ａが、ゲート電極として機能する。以下、走査線３ａの一部２４ａを「ゲート電極２４ａ」と称する。また、ＴＦＴ９０を構成する多結晶半導体膜１４ａは、容量線３ｂと対向する部分にまで延設されており、この延設部分１ｆを下電極、容量線３ｂを上電極とする蓄積容量（蓄積容量素子）９８が形成されている。
【００２７】
次に、図３に基づいて、本実施形態の液晶装置の断面構造について説明する。
上述したように、本実施形態の液晶装置１は、液晶層１０２を挟持して、対向配置されたＴＦＴアレイ基板１００と対向基板１０４により概略構成されている。
ＴＦＴアレイ基板１００は、ガラス等の透光性材料からなる基板本体（透光性基板）１０と、基板本体１００の液晶層１０２側の面に形成されたＴＦＴ９０、画素電極９、および配向膜１１を主体として構成されている。
対向基板１０４はガラス等の透光性材料からなる基板本体１０４Ａと、基板本体１０４Ａの液晶層１０２側の面に形成された共通電極１０８と配向膜１１０とを主体として構成されている。
図３においては、図中上側となる対向基板１０４側が光入射側、図中下側となる基板本体１０側が視認側（観察者側）である場合について図示している。
【００２８】
詳細には、ＴＦＴアレイ基板１００において、基板本体１０の一方の面上に、シリコン酸化膜等からなる下地保護膜（緩衝膜）１２が形成されている。また、ＴＦＴアレイ基板１００の液晶層１０２側表面にはインジウム錫酸化物（ＩＴＯ）等の透明導電性材料からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御するＴＦＴ９０がそれぞれ設けられている。
【００２９】
下地保護膜１２上には、多結晶シリコンからなる多結晶半導体膜１４ａが所定のパターンで形成されており、この多結晶半導体膜１４ａ上に、シリコン酸化膜等からなるゲート絶縁膜２２が形成され、このゲート絶縁膜２２上に、走査線３ａ（ゲート電極２４ａ）が形成されている。本実施形態では、ゲート電極２４ａの側面はゲート絶縁膜２２の表面に対してテーパー状となっている。また、多結晶半導体膜１４ａのうち、ゲート絶縁膜２２を介してゲート電極２４ａと対向する領域が、ゲート電極２４ａからの電界によりチャネルが形成されるチャネル領域２０となっている。また、多結晶半導体膜１４ａにおいて、チャネル領域２０の一方側（図示左側）には、ソース領域１８が形成され、他方側（図示右側）にはドレイン領域１９が形成されている。そして、ゲート電極２４ａ、ゲート絶縁膜２２、後述するデータ線６ａ、ソース線６ｂ、多結晶半導体膜１４ａのソース領域１８、チャネル領域２０、ドレイン領域１９等により、画素スイッチング用のＴＦＴ９０が構成されている。
【００３０】
本実施形態において、ＴＦＴ９０は、ＬＤＤ構造を有するものとなっており、ソース領域１８、及びドレイン領域１９には、各々、不純物濃度が相対的に高い高濃度領域（ソース側高濃度領域１８ａ、ドレイン側高濃度領域１９ａ）と、不純物濃度が相対的に低い低濃度領域（ＬＤＤ領域（ソース側低濃度領域２６、ドレイン側低濃度領域２７））が形成されている。
【００３１】
また、走査線３ａ（ゲート電極２４ａ）が形成された基板本体１０上には、シリコン酸化膜等からなる第１層間絶縁膜４が形成されており、この第１層間絶縁膜４上に、データ線６ａ、及びソース線６ｂが形成されている。
データ線６ａは、第１層間絶縁膜４に形成されたコンタクトホール９２を介して、多結晶半導体膜１４ａのソース側高濃度領域１８ａに電気的に接続されており、ソース線６ｂは、第１層間絶縁膜４に形成されたコンタクトホール９４を介して、多結晶半導体膜１４ａのドレイン側高濃度領域１９ａに電気的に接続されている。
【００３２】
また、データ線６ａ、ソース線６ｂが形成された第１層間絶縁膜４上には、シリコン窒化膜等からなる第２層間絶縁膜５が形成されており、第２層間絶縁膜５上に、画素電極９が形成されている。画素電極９は、第２層間絶縁膜５に形成されたコンタクトホール９６を介して、ソース線６ｂに電気的に接続されている。
また、多結晶半導体膜１４ａのドレイン側高濃度領域１９ａからの延設部分１ｆ（下電極）に対して、ゲート絶縁膜２２と一体形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層に形成された容量線３ｂが上電極として対向配置されており、これら延設部分１ｆと容量線３ｂにより蓄積容量９８が形成されている。
また、ＴＦＴアレイ基板１００の液晶層１０２側最表面には、液晶層１０２内の液晶分子の配列を制御するための配向膜１１が形成されている。
【００３３】
他方、対向基板１０４においては、基板本体１０４Ａの液晶層１０２側の面に、液晶装置に入射した光が、少なくとも、多結晶半導体膜１４ａのチャネル領域２０、及びソース側低濃度領域２６、ドレイン側低濃度領域２７に入射することを防止するための遮光膜１０６が形成されている。また、遮光膜１０６が形成された基板本体１０４Ａの面には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極１０８が形成され、共通電極１０８の液晶層１０２側には、液晶層１０２内の液晶分子の配列を制御するための配向膜１１０が形成されている。
【００３４】
（薄膜半導体装置の製造方法）
次に、図４、及び図５に基づいて、本実施形態の半導体装置の製造方法を説明する。
図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）は、本実施形態におけるＬＤＤ構造を有するｎチャネル型のＴＦＴと、ＬＤＤ構造を有さない、セルフアライメント構造のｐチャネル型のＴＦＴとをもつ、ＣＭＯＳ型の半導体装置の製造方法を工程順に示す概略断面図である。
【００３５】
まず、図４（ａ）に示すように、基板１０として、超音波洗浄等により清浄化したガラス基板等の透光性基板を用意する。その後、基板表面温度が１５０〜４５０℃となる条件下で、基板１０の全面にシリコン酸化膜等からなる下地保護膜（緩衝膜）１２をプラズマＣＶＤ法等により１００ｎｍ〜５００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン：Ｓｉ（ＯＣ2Ｈ5）4）と酸素、ジシランとアンモニア等が好適である。
【００３６】
次に、下地保護膜１２の全面に、非晶質シリコンからなる非晶質半導体膜１４をプラズマＣＶＤ法等により３０ｎｍ〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。次に、非晶質半導体膜１４に対して、レーザーアニールを施すなどして、非晶質半導体膜を多結晶化した、多結晶シリコンからなる多結晶半導体膜１４ａを形成したのち、シリコン酸化膜等からなるゲート絶縁膜２２が形成され、さらに犠牲層となるシリコン１５を１００ｎｍ成膜する。
【００３７】
次に、図４（ｂ）に示すように、フォトレジストを塗布し、フォトリソグラフィー法により所定形状にパターニングする。
ここで、フォトリソグラフィー法においては、フォトレジストに転写露光する所定パターンマスク、又はレチクルとしてハーフトーンマスクを使用している。このハーフトーンマスクは、露光装置から照射される露光光を遮断する部分と、露光光を完全に透過させる部分と、露光光を部分的に透過させる部分とを有し、部分的に露光光を透過させるマスク、又はレチクル領域には、スリット等からなる回折格子パターンが設けられ、露光光の透過する光強度を制御することができるようになっている。
【００３８】
このようにして、露光時に上記ハーフトーンマスクを使用して、フォトレジストの形状を、多結晶半導体膜１４ａのうち、特性をあらかじめシフトさせるパターン、たとえばｎ型ＴＦＴのチャネル部分に対応するフォトレジスト１６の膜厚が、特性をシフトさせる注入を行う必要のないパターンのフォトレジスト１７の膜厚よりも薄くなるように形成する。
つまり、多結晶半導体膜１４ａに高濃度注入領域の形成のための第一不純物イオン注入を行った場合に、照射された不純物イオンはフォトレジスト１６、１７においては、不純物が遮蔽される膜厚以上であり、注入後にフォトレジスト１６は第一のアッシング工程にて除去され、フォトレジスト１７は、フォトレジスト１６を除去する際にも膜厚は減少するものの、その後の特性をあらかじめシフトさせるための第二の注入の際に、不純物を遮蔽できる膜厚であることを意味する。
【００３９】
このようなフォトレジスト１６の膜厚としては、例えば、最低でも２００ｎｍ以上であり、フォトレジスト１７においても、フォト後の膜厚は１．５ｕｍ以上、第二の注入時には２００ｎｍ程度であることが望まれる。
【００４０】
次に、図４（ｃ）に示すように、フォトレジスト１６、１７をマスクとして、多結晶半導体膜１４ａに対して、高濃度の不純物イオン（リンイオン）を、例えば、０．１×１０14〜約１０×１０15／ｃｍ2のドーズ量で注入する。これによって、フォトレジスト１６、およびフォトレジスト１７の領域については、不純物イオンが遮蔽され、高濃度注入領域の多結晶半導体膜１４ａに注入される。
【００４１】
続けて、図４（ｄ）に示すように、フォトレジスト１６をすべて除去するとともに、フォトレジスト１７のレジスト残膜は３００ｎｍ以上になるようにする。
一般的なアッシング装置においては、第一のアッシング工程では４０％以上のばらつきを加味する必要があるが、フォトレジスト１６を犠牲層ごと取り除くことで、ばらつきを半減以下にすることができる。
例えばＳＦ6  ７５ｓｃｃｍと、Ｏ2  ７５ｓｃｃｍを平行平板型の反応性ドライエッチングで処理することで、対処できる。
これにより、フォトレジスト１７の残膜量の制御を改善することができ、半導体装置の動作安定性を、著しく向上させることができる。
このようにしてフォトレジスト１６をマスクとして、ｎ型ＴＦＴの高濃度注入領域を形成した後、自己整合的（セルフアライメント）に多結晶半導体膜１４ａに、必要な分だけ特性をシフトさせたｎ型半導体層の形成を行うことができる。
一方、膜厚が厚いフォトレジスト１７については、第一のアッシング工程後も不純物イオンがフォトレジスト１７の領域内において遮断されるため、不純物イオンは多結晶半導体膜１４ａの領域には到達しない。
フォトレジスト１７を取り除く際は、犠牲層１５をすべて除去するため、犠牲層１５ごと除去できれば手法は問わない。
たとえば、ドライ処理で犠牲層１５ごと除去してもいいし、アッシングでレジスト除去後に、ウエット処理で犠牲層１５のみ除去する手法も可能である。
【００４２】
なお、この時、犠牲層１５のエッチング波形を取得することで、レジスト除去の精度を向上させることも可能である。
【００４３】
また、注入時に形成されるレジスト表面の硬化層によるレジスト除去レートの変動は管理上大きな課題になることが多い。
本案では、犠牲層の除去を行うことから、硬化層の変動によるばらつきを大きく低減することも可能になる。
【００４４】
本実施形態で特徴的な点は、上述したように、犠牲層１５となるシリコン膜上に形成したフォトレジスト１６、１７をマスクとしてｎ型半導体の高濃度不純物領域の形成のための注入を行い、アッシングにて特性をシフトさせる必要のある素子のチャネル部に設置されたフォトレジスト１６を、犠牲層１５とともに取り除くことで、厚膜レジストに相当するフォトレジスト１７の残膜制御性を向上させ、これをマスクとしてあらかじめ特性をシフトさせる素子に対してのみ、不純物イオンを多結晶半導体膜１４ａに注入している点である。即ち、従来のように複数回のフォト工程を経て、不純物イオン注入による特性シフト、及びパターニングを行うのではなく、１回のフォト工程にて、複数回の不純物注入を同時に行っている点である。
【００４５】
次に、図４（ｅ）に示すように、フォトレジスト１７とその下の犠牲層１５を取り除き、ゲート電極２４ａを形成した後、ゲート電極２４ａをマスクに、低濃度不純物注入を行い、低濃度注入領域を形成することで、ＬＤＤ構造を持つ半導体層を形成することができる。
以上より、あらかじめ特性をシフトさせることで、特性を安定化させるデバイスを形成するにあたって、通常の工程毎にフォト工程を実施する手法と比べて、フォト回数を増やすことなく、あらかじめ特性をシフトさせる素子と、シフトさせない素子を、同時に、同一基板上に形成することができる。
【００４６】
［第２の実施形態］
次に、犠牲層の一部をゲート電極として使用する、ＣＭＯＳ型の半導体の場合について説明する。
図５（ａ）に示すように、高濃度領域への不純物注入を行った後、図５（ｂ）に示すように、アッシング工程にて、フォトレジスト１６と犠牲層１５を取り除いた上で、さらにフォトレジスト１７をマスクとして特性をシフトさせるためのチャネルドープを行う。
次に、図５（ｃ）に示すように、フォトレジスト１７を除去する。第１の実施形態では、フォトレジスト１７を取り除く際に犠牲層１５をすべて除去していたが、本実施形態では、フォトレジスト１７を除去する際に、フォトレジスト１７の位置に相当する犠牲層１５は残った状態でも構わない。
次に、図５（ｄ）に示すように、のちにゲート電極となる膜、たとえばポリシリコン２４を成膜した後、フォトレジストマスク３０を形成してエッチングを行う。その後フォトレジストマスク３０は除去する
すると、図５（ｅ）に示すように、ポリシリコン２４と同時にエッチングされたゲート電極２４ａが形成される。犠牲層１５の一部をゲート電極２４ａの一部として形成し、活用することで、より少ない工程で半導体素子を形成することが可能になる。
【００４７】
以上説明したように、本実施形態では、ゲート絶縁膜２２上に形成した犠牲層１５を、ゲート電極２４ａの一部として使用することで、フォトリソグラフィーの工程の削減を行う際に付随する工程を実施しなくてもＴＦＴ素子を形成することができる。
【００４８】
［電子機器］
以下、本発明の上記実施形態の液晶表示装置を備えた電子機器の具体例について説明する。図６に示すように、電子機器の一例としての液晶表示テレビジョン１２００は、テレビジョン本体１２０２に、スピーカー１２０３と、上記液晶装置１を用いた表示部１２０１とを備えている。
なお、上述した液晶装置１は、上記液晶表示テレビジョン１２００以外にも種々の電子機器に適用することができる。例えば、プロジェクター、マルチメディア対応の汎用コンピューター（ＰＣなど）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャー、ワードプロセッサー、ビューファインダー型、またはモニター直視型のビデオテープレコーダー、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。
【００４９】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。
例えば、上記実施形態では、ｎ型ＴＦＴにおいてＬＤＤ構造を形成した例を示したが、ｐ型ＴＦＴでＬＤＤ構造を形成することもできる。
【符号の説明】
【００５０】
１…電気光学装置としての液晶装置、１４ａ…多結晶半導体膜、１６，１７、３０…フォトレジスト、１８…ソース領域、１８ａ…ソース側高濃度領域、１９…ドレイン領域、１９ａ…ドレイン側高濃度領域、２０…チャネル領域、２２…ゲート絶縁膜、２４ａ…ゲート電極、２６…ソース側低濃度領域、２７…ドレイン側低濃度領域、９０…半導体装置としての薄膜トランジスター（ＴＦＴ）、１２００…電子機器としての液晶表示テレビジョン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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