(57)【要約】【課題】３層ＳＯＩ構造のＣＭＯＳ型ＳＲＡＭの提供【解決手段】１層目の半導体層の一部７及び２層目の半導体層の一部１４の周囲を、ゲート絶縁膜１５を介して一体化して包囲したゲート電極１６ａを有し、半導体層６にｐ＋型ソースドレイン領域（１７、１８）を形成したＰチャネルＭＩＳＦＥＴと、半導体層１３にｎ型及びｎ＋型ソースドレイン領域（２１〜２４）を形成したＮチャネルＭＩＳＦＥＴとの組み合わせ２組により情報保持用のフリップフロップを構成し、３層目の半導体層の一部３４の周囲を、ゲート絶縁膜３８を介して包囲したゲート電極３９を有し、半導体層３３にｎ型及びｎ＋型ソースドレイン領域（４０〜４３）を形成したＮチャネルＭＩＳＦＥＴ２個により読み出しあるいは書き込み用のワードトランジスタを構成し、半導体基板１上に絶縁膜２を介して形成したＣＭＯＳ型ＳＲＡＭのメモリーセル。【選択図】図２
2014225491.tif 000002
【特許請求の範囲】
【請求項１】
第１の層間絶縁膜を介して積層された１層目の半導体層及び２層目の半導体層の一部の周囲を、ゲート絶縁膜を介して一体化して包囲した第１のゲート電極（一体化包囲型ゲート電極）を有し、前記第１のゲート電極に自己整合して前記１層目の半導体層及び前記２層目の半導体層にそれぞれ設けられたソースドレイン領域を備えた一導電型の第１のＭＩＳ電界効果トランジスタ及び反対導電型の第２のＭＩＳ電界効果トランジスタと、さらに第２の層間絶縁膜を介して積層された３層目の半導体層の一部の周囲を、ゲート絶縁膜を介して包囲した第２のゲート電極（包囲型ゲート電極）を有し、前記第２のゲート電極に自己整合して前記３層目の半導体層に設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の第３のＭＩＳ電界効果トランジスタとが、絶縁膜を介して半導体基板上に設けられていることを特徴とする半導体装置。
【請求項２】
前記第３のＭＩＳ電界効果トランジスタの替りに、前記３層目の半導体層上に設けられた柱状構造の半導体層の側面を、ゲート絶縁膜を介して包囲した第３のゲート電極を有し、前記柱状構造の半導体層の上部及び下部に互いに離間して設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の縦型のＭＩＳ電界効果トランジスタからなる第４のＭＩＳ電界効果トランジスタが設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＩＳ電界効果トランジスタのドレイン領域（あるいはソース領域）、前記第２のＭＩＳ電界効果トランジスタのドレイン領域（あるいはソース領域）及び前記第３あるいは第４のＭＩＳ電界効果トランジスタのドレイン領域（あるいはソース領域）が垂直方向に埋め込まれた導電膜により側面接続されていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
前記第１及び第２のＭＩＳ電界効果トランジスタ２組により情報保持用のフリップフロップを構成し、前記第３あるいは第４のＭＩＳ電界効果トランジスタ２個により読み出しあるいは書き込み用のワードトランジスタを構成し、適宜接続して半導体記憶装置を形成していることを特徴とする請求項１あるいは請求項２あるいは請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、単結晶シリコンからなる低コストの多層のＳＯＩ基板を形成し、これらのＳＯＩ基板に、高集積、高速、低電力、高性能且つ高信頼なショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図５６はＣＭＯＳ型ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリーセルの回路図、図５７は従来の半導体装置の模式平面図（ＣＭＯＳ型ＳＲＡＭ）、図５８は従来の半導体装置の模式側断面図（ＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図）である。
図５６においては、２個のＰチャネルＭＩＳ電界効果トランジスタと２個のＮチャネルのＭＩＳ電界効果トランジスタとにより情報保持用のフリップフロップが構成され、２個のＮチャネルのＭＩＳ電界効果トランジスタにより読み出しあるいは書き込み用のワードトランジスタを構成した慣例的なＣＭＯＳ型ＳＲＡＭのメモリーセルの回路図を示している。
図５７においては、図５６のＣＭＯＳ型ＳＲＡＭのメモリーセルを、慣例的な２個のＰチャネルＭＩＳ電界効果トランジスタと慣例的な４個のＮチャネルのＭＩＳ電界効果トランジスタによりパターン化した平面図（一点鎖線が１メモリーセル）を、図５８においては、図５７のＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図を示しており、１０１はｎ型のシリコン基板、１０２はｐ型不純物ウエル領域、１０３はｐ＋型不純物ウエルコンタクト領域、１０４はｎ＋型基板コンタクト領域、１０５はシャロートレンチ素子分離領域、１０６はｎ＋型ソース領域、１０７はｎ型ソース領域、１０８はｎ型ドレイン領域、１０９はｎ＋型ドレイン領域、１１０はｐ＋型ソース領域、１１１はｐ＋型ドレイン領域、１１２はゲート酸化膜、１１３はゲート電極、１１４はサイドウォール、１１５はＰＳＧ膜、１１６は絶縁膜、１１７はバリアメタル、１１８は導電プラグ、１１９は層間絶縁膜、１２０はバリアメタル、１２１は１層目の配線、１２２はバリア絶縁膜、１２３は層間絶縁膜、１２４は絶縁膜、１２５は層間絶縁膜、１２６はバリアメタル、１２７は２層目の配線、１２８はバリア絶縁膜、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源線、ＶＳＳは接地線を示している。
図５８においては、ｎ型のシリコン基板１０１に選択的に形成されたｐ型不純物ウエル領域１０２上にゲート酸化膜１１２を介してゲート電極１１３が設けられ、ゲート電極１１３に自己整合してサイドウォール１１４が設けられており、ｐ型不純物ウエル領域１０２にはゲート電極１１３に自己整合してｎ型ソース領域１０７及びｎ型ドレイン領域１０８が、サイドウォール１１４に自己整合してｎ＋型ドレイン領域１０９及び共通のｎ＋型ソース領域１０６が、それぞれ設けられている、フリップフロップの一部を形成する慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタが形成されており、読み出しあるいは書き込み用のワードトランジスタ（これも慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタ）は、ビット線に接続されたｎ＋型ソース領域１０６のみが図示され、（図示されていないが、フリップフロップの一部を形成する２個のＰチャネルＭＩＳ電界効果トランジスタも、ｎ型のシリコン基板１０１に選択的に形成された、慣例的な横型のＭＩＳ電界効果トランジスタからなっている。）２層の配線により適宜接続されて６素子からなるＣＭＯＳ型ＳＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること、フリップフロップを形成する２個のＮチャネルＭＩＳ電界効果トランジスタあるいは２個のＰチャネルＭＩＳ電界効果トランジスタにそれぞれ共通なｎ＋型ソース領域あるいはｐ＋型ソース領域を設けること及び２層配線を利用して適宜配線すること等により、高集積化が計られてはいるが、ＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の表面上の占有面積を有して設けなければならなかったので高集積化に難があった。
また半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があった。
また半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されないという欠点もあった。
また半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性に弱いという欠点もあった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】電子情報通信学会技術研究報告、ＣＰＭ、電子部品材料、９７（６１）４７〜５２、１９９７−０５−２３
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、従来例に示されるように、
（１）使用するＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の表面上の占有面積を有して設けなければならなかったのでメモリーセルの微細化が難しく、高集積化に難があったこと。
（２）半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があったこと。
（３）半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されなかったこと。
（４）半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を防止できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、高信頼性及び高集積化が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、第１の層間絶縁膜を介して積層された１層目の半導体層及び２層目の半導体層の一部の周囲を、ゲート絶縁膜を介して一体化（共通化）して包囲した第１のゲート電極を有し、前記第１のゲート電極に自己整合して前記１層目の半導体層及び前記２層目の半導体層にそれぞれ設けられたソースドレイン領域を備えた一導電型の第１のＭＩＳ電界効果トランジスタ及び反対導電型の第２のＭＩＳ電界効果トランジスタと、さらに第２の層間絶縁膜を介して積層された３層目の半導体層の一部の周囲を、ゲート絶縁膜を介して包囲した第２のゲート電極を有し、前記第２のゲート電極に自己整合して前記３層目の半導体層に設けられたソースドレイン領域を備えた一導電型あるいは反対導電型の第３のＭＩＳ電界効果トランジスタとが、絶縁膜を介して半導体基板上に設けられている本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
本願発明においては、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用し、それぞれ絶縁膜上に積層した単結晶半導体層からなる二重半導体層（１層目の半導体層及び２層目の半導体層からなるＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成でき、さらに絶縁膜を介し３層目の半導体層（ＳＯＩ基板）を設け、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層とバックチャネルリークを防止するために必要な包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜を介して設けられた包囲型ゲート電極により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、包囲型ゲート電極による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセスにより、それぞれ絶縁膜を介して積層した１層目、２層目及び３層目の単結晶半導体層を形成でき、１層目の半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に、２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成でき、さらに２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタのほぼ直上に３層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを形成できることにより、個々のＭＩＳ電界効果トランジスタの表面(上面)の占有面積を要しない微細な表面(上面)の占有面積を持つメモリーセルを形成できることによる微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化による微細化を、ほぼ直上に積層したＰチャネルＭＩＳ電界効果トランジスタ及び２つのＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を垂直方向に側面接続できることにより配線を高集積化できることによる微細化を達成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約４５％に微細化が可能である。
またＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜あるいはそれぞれの領域を同電圧に接続する導電膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また１層目及び２層目の半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できることによる高速化を、空孔を包囲する薄い絶縁膜を設けることにより、一体化包囲型ゲート電極と１層目及び２層目の半導体層に形成されたソースドレイン領域間の電流リークを防止できることによる高信頼性を、実現することが可能である。
また格子定数の小さな半導体層（歪みＳｉ層）を、左右から格子定数の大きな半導体層（ＳｉＧｅ層）により挟んだ構造の半導体層を形成できるため、左右の半導体層（ＳｉＧｅ層）から中央の半導体層（歪みＳｉ層）の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
またワードトランジスタを３層目の半導体層に形成した縦型のＭＩＳ電界効果トランジスタにより構成することも可能で、ビット線との接続を柱状半導体層の直上部に形成できるため、従来例に比較し、ＣＭＯＳ型ＳＲＡＭのメモリーセルサイズを約４０％に縮小することが可能で、さらなる高集積化を実現することができる。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を得ることができる。
本発明者は当該技術を、絶縁膜上の包囲型ゲート電極付き３階層半導体層（Ｔｒｉｐｌｅ  Ｌａｙｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｗｉｔｈ  Ｓｕｒｒｏｕｎｄｉｎｇ  Ｇａｔｅ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＴＲＩＬＳＳＵＧ（トリルサッグ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式平面図
【図２】本発明の半導体装置における第１の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図３】本発明の半導体装置における第１の実施例の模式側断面図（ｑ−ｑ矢視断面図）
【図４】本発明の半導体装置における第１の実施例の模式側断面図（ｒ−ｒ矢視断面図）
【図５】本発明の半導体装置における第１の実施例の模式側断面図（ｓ−ｓ矢視断面図）
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図１９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図２４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図２６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図２８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図２９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図３２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｑ−ｑ矢視断面図）
【図３４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図３９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４３】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４４】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図４５】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４６】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図４７】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図４８】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｓ−ｓ矢視断面図）
【図４９】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５０】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５１】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５２】本発明の半導体装置における第１の実施例の製造方法の工程断面図（ｐ−ｐ矢視断面図）
【図５３】本発明の半導体装置における第２の実施例の模式平面図
【図５４】本発明の半導体装置における第２の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図５５】本発明の半導体装置における第３の実施例の模式側断面図（ｐ−ｐ矢視断面図）
【図５６】ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図
【図５７】従来の半導体装置の模式平面図
【図５８】従来の半導体装置の模式側断面図（ｐ−ｐ矢視断面図）
【発明を実施するための形態】
【０００８】
本願発明は、
（１）下地絶縁膜バリア層を用いたエピタキシャル半導体層成長法を利用して、単結晶半導体層（ＳＯＩ基板）を形成する。
（２）絶縁膜を介して形成した１層目及び２層目の半導体層の一部周囲にゲート絶縁膜を介して一体化包囲型ゲート電極を形成する。
（３）一体化包囲型ゲート電極に自己整合して、１層目の半導体層に一導電型のソースドレイン領域を形成し、２層目の半導体層に反対導電型のソースドレイン領域を形成する。
（４）１層目の半導体層及び３層目の半導体層においては、包囲型ゲート電極と下地絶縁膜バリア層間に自己整合して埋め込み絶縁膜を形成し、接触を防止する。
（５）２層目の半導体層においては、下地絶縁膜バリア層及び直下の絶縁膜を除去し形成した空孔を包囲する絶縁膜を設けることにより、包囲型ゲート電極とソースドレイン領域間の電流リークを防止する。
（６）さらに絶縁膜を介して形成した３層目の半導体層の一部周囲にゲート絶縁膜を介して包囲型ゲート電極を形成する。
（７）包囲型ゲート電極に自己整合して、３層目の半導体層に一導電型あるいは反対導電型のソースドレイン領域を形成する。
（８）ソースドレイン領域形成用の不純物を注入した後は、低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置によるエピタキシャル半導体層成長をおこなう。
（９）直上に積層した１層目〜３層目の半導体層に形成した３つのＭＩＳ電界効果トランジスタのドレイン領域は、埋め込み導電膜によりすべて側面接続する。
等の主要な技術を使用し、
半導体基板上に絶縁膜を介して、１層目及び２層目の半導体層に形成した一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組により、情報保持用のフリップフロップを形成し、さらに積層した３層目の半導体層に形成した包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタ２個により、読み出しあるいは書き込み用のワードトランジスタを形成し、配線体を適宜接続して、メモリーセルを構成し、このメモリーセルをマトリックス状に配置し、３層ＳＯＩ構造のＣＭＯＳ型ＳＲＡＭを形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図５２は本発明の半導体装置における第１の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図、ワード線に沿う方向）、図３は模式側断面図（ｑ−ｑ矢視断面図、電源線及び接地線に沿う方向）、図４は模式側断面図（ｒ−ｒ矢視断面図、ビット線に沿う方向）、図５は模式側断面図（ｓ−ｓ矢視断面図、包囲型ゲート電極部）、図６〜図５２は製造方法の工程断面図である。（ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図は図５６に同じである。）
【００１０】
図１〜図５はシリコン（Ｓｉ）基板を使用し、ＴＲＩＬＳＳＵＧ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、５は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、６は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でソースドレイン領域形成部）、７は１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でチャネル領域形成部）、８は導電膜（ＷＳｉ、電源線）、９は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、１０は１０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１１は７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、１２は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、１３は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でソースドレイン領域形成部）、１４は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でチャネル領域形成部）、１５は５ｎｍ程度の１層目及び２層目の半導体層のゲート酸化膜（ＳｉＯ２）、１６ａはゲート長３０ｎｍ程度、膜厚１００ｎｍ程度の１層目及び２層目の半導体層の一体化包囲型ゲート電極（ＷＳｉ）、１６ｂは１００ｎｍ程度の一体化包囲型ゲート電極配線（ＷＳｉ）、１７は１０２０ｃｍ−３程度のｐ＋型ソース領域、１８は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１９は２０ｎｍ程度の空孔包囲型シリコン酸化膜（ＳｉＯ２）、２０は空孔、２１は１０２０ｃｍ−３程度のｎ＋型ソース領域、２２は５×１０１７ｃｍ−３程度のｎ型ソース領域、２３は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、２４は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、２５は埋め込み導電膜（ＷＳｉ）、２６は埋め込み導電膜（ＷＳｉ）、２７は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、２８は２００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２９は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３０は８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３１は２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）、３２は７０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、３３は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でソースドレイン領域形成部）、３４は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でチャネル領域形成部）、３５は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３６は導電プラグ（Ｗ）、３７は２０ｎｍ程度の埋め込みシリコン酸化膜（ＳｉＯ２）、３８は５ｎｍ程度の３層目の半導体層のゲート酸化膜（ＳｉＯ２）、３９はゲート長３０ｎｍ程度、膜厚１００ｎｍ程度の３層目の半導体層の包囲型ゲート電極（ＷＳｉ）、４０は１０２０ｃｍ−３程度のｎ＋型ソース領域、４１は５×１０１７ｃｍ−３程度のｎ型ソース領域、４２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、４３は１���２０ｃｍ−３程度のｎ＋型ドレイン領域、４４は２０ｎｍ程度のサイドウォール（ＳｉＯ２）、４５は３００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、４６は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、４７は１０ｎｍ程度のバリアメタル（ＴｉＮ）、４８は導電プラグ（Ｗ）、４９は３００ｎｍ程度の絶縁膜（ＳｉＯＣ）、５０は１０ｎｍ程度のバリアメタル（ＴａＮ）、５１は３００ｎｍ程度の１層目のＣｕ配線（Ｃｕシード層含む）、５２は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）、５３は４００ｎｍ程度の絶縁膜（ＳｉＯＣ）、５４は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、５５は５００ｎｍ程度の絶縁膜（ＳｉＯＣ）、５６は１０ｎｍ程度のバリアメタル（ＴａＮ）、５７は５００ｎｍ程度の２層目のＣｕ配線（Ｃｕシード層含む）、５８は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）、ＷＬはワード線、ＢＬはビット線、ＶＳＳは接地線、ＶＤＤ（ＶＳＳの直下部に存在）は電源線を示している。
【００１１】
図１（模式平面図）には、中央部に左右共通の接地線が縦方向に形成され（直下部には電源線も縦方向に形成）、接地線の左右にはビット線が縦方向に形成され、ビット線の左右外側には１層目及び２層目の半導体層に情報保持用のフリップフロップとなる一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組がそれぞれ配置され、その上の３層目の半導体層には読み出しあるいは書き込み用のワードトランジスタとなる包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタ２個がそれぞれ配置され（図面を少しでも見やすくするため、若干位置をずらして記載しているが、実際には垂直方向に重なっている）、積層されたフリップフロップとなる１組のＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタと、ワードトランジスタとなるＮチャネルＭＩＳ電界効果トランジスタの外側には３領域（それぞれのドレイン領域）を同電圧に側面接続する導電膜が設けられ、左右の一体化包囲型ゲート電極はそれぞれ一体化包囲型ゲート電極配線を介して反対側の側面接続導電膜に接続され、またワードトランジスタのゲート電極を接続するワード線が横方向に形成されているＣＭＯＳ型ＳＲＡＭのメモリーセル１個分（一点鎖線）が示されており、このメモリーセルが上下左右に配列され、ＣＭＯＳ型ＳＲＡＭを構成している。駆形ではないため（点対象）端の部分では余分な面積を必要とするが、極めて微細なメモリーセルが示されている。
【００１２】
図２（ｐ−ｐ矢視断面図、ワード線に沿う方向）においては、ｐ型のシリコン基板１上に選択的にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、下地絶縁膜バリア層（ＴｉＮ）４が選択的に左右一対ずつ設けられ、向かい合う一対の下地絶縁膜バリア層（ＴｉＮ）４はそれぞれ埋め込みシリコン酸化膜（ＳｉＯ２）９を有している。一対の下地絶縁膜バリア層（ＴｉＮ）４及びシリコン酸化膜（ＳｉＯ２）９上には、ｎ型の一対のＳｉ層６が設けられ、一対のＳｉ層６の対向する側面間にｎ型のＳｉ層７が挟まれて設けられている構造からなる１層目の半導体層（６、７）が設けられ、１層目の半導体層（６、７）上にシリコン窒化膜（Ｓｉ３Ｎ４）１０が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）１０上には、シリコン酸化膜（ＳｉＯ２）１９で包囲された空孔２０を介してｐ型の一対のＳｉ層１３が設けられ（中央部は左右共通のＳｉ層１３）、一対のＳｉ層１３の対向する側面間にｐ型のＳｉ層１４が挟まれている構造からなる２層目の半導体層（１３、１４）が設けられ、１層目の半導体層（６、７）はシリコン酸化膜（ＳｉＯ２）３上に選択的に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）５により素子分離され、２層目の半導体層（１３、１４）はシリコン窒化膜（Ｓｉ３Ｎ４）５上にシリコン窒化膜（Ｓｉ３Ｎ４）１０及びシリコン酸化膜（ＳｉＯ２）１１を介して選択的に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）１２により素子分離されている。また垂直方向に一致するＳｉ層７及びＳｉ層１４の周囲には、それぞれゲート酸化膜（ＳｉＯ２）１５を介して一体化包囲型ゲート電極（ＷＳｉ）１６ａがシリコン窒化膜（Ｓｉ３Ｎ４）２上に設けられ、一体化包囲型ゲート電極１６ａの上面部の側壁にはサイドウォール２７が設けられ、Ｓｉ層６には、概略ｐ＋型ソースドレイン領域（１７、１８）が設けられ、Ｓｉ層７には、概略チャネル領域が設けられている（実際にはｐ＋型ソースドレイン領域（１７、１８）が若干横方向拡散されている）ＰチャネルＭＩＳ電界効果トランジスタが１層目の半導体層（６、７）に形成されており、一方Ｓｉ層１３には、概略ｎ型ソースドレイン領域（２２、２３）及びｎ＋型ソースドレイン領域（２１、２４）が設けられ、Ｓｉ層１４には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（２２、２３）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルＭＩＳ電界効果トランジスタが２層目の半導体層（１３、１４）に形成されている。また一体化包囲型ゲート電極１６ａ、Ｓｉ層１３及びシリコン窒化膜（Ｓｉ３Ｎ４）１２上には、燐珪酸ガラス（ＰＳＧ）膜２８が設けられ、燐珪酸ガラス（ＰＳＧ）膜２８上には、シリコン窒化膜（Ｓｉ３Ｎ４）２９が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２９上には、選択的にシリコン酸化膜（ＳｉＯ２）３０が設けられ、シリコン酸化膜（ＳｉＯ２）３０上には、下地絶縁膜バリア層（ＴｉＮ）３１が選択的に左右一対ずつ設けられ、向かい合う一対の下地絶縁膜バリア層（ＴｉＮ）３１はそれぞれ埋め込みシリコン酸化膜（ＳｉＯ２）３７を有している。一対の下地絶縁膜バリア層（ＴｉＮ）３１及びシリコン酸化膜（ＳｉＯ２）３７上には、ｐ型の一対のＳｉ層３３が設けられ、一対のＳｉ層３３の対向する側面間にｐ型のＳｉ層３４が挟まれて設けられている構造からなる３層目の半導体層（３３、３４）が設けられ、３層目の半導体層（３３、３４）はシリコン酸化膜（ＳｉＯ２）３０上に設けられたシリコン窒化膜（Ｓｉ３Ｎ４）３２により素子分離されている。Ｓｉ層３４の周囲には、ゲート酸化膜（ＳｉＯ２）３８を介して包囲型ゲート電極（ＷＳｉ）３９がシリコン窒化膜（Ｓｉ３Ｎ４）２９上に設けられ、包囲型ゲート電極３９の上面部の側壁にはサイドウォール４４が設けられ、Ｓｉ層３３には、概略ｎ型ソースドレイン領域（４１、４２）及びｎ＋型ソースドレイン領域（４０、４３）が設けられ、Ｓｉ層３４には、概略チャネル領域が設けられている（実際にはｎ型ソースドレイン領域（４１、４２）が若干横方向拡散されている）ＬＤＤ構造からなるＮチャネルＭＩＳ電界効果トランジスタが３層目の半導体層（３３、３４）に形成されている。隣接するｐ＋型ソース領域１７は埋め込み導電膜８からなる電源線に接続され、共通ｎ＋型ソース領域２１は１層目のＣｕ配線５１からなる接地線に接続されており、また一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタのドレイン領域１８及びＮチャネルＭＩＳ電界効果トランジスタのドレイン領域２４、３層目の半導体層（３３、３４）のＮチャネルＭＩＳ電界効果トランジスタのドレイン領域４３は導電膜（２５、２６）により側面接続されている。この３個のＭＩＳ電界効果トランジスタをミラー反転し、６個のＭＩＳ電界効果トランジスタが形成され、適宜２層のＣｕ配線（５１、５７）により接続されて、一体化包囲型ゲート電極を有するＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタ２組で情報保持用のフリップフロップを、３層目の半導体層（３３、３４）のＮチャネルＭＩＳ電界効果トランジスタ２個で読み出しあるいは書き込み用のワードトランジスタを、構成したＣＭＯＳ型ＳＲＡＭのメモリーセルを示している。
【００１３】
図３（ｑ−ｑ矢視断面図、電源線及び接地線に沿う方向）においては、ｐ型のシリコン基板１上に選択的にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２が設けられていないシリコン基板１上には素子分離用のシリコン窒化膜（Ｓｉ３Ｎ４）５が設けられ、シリコン酸化膜（ＳｉＯ２）３上にも延在しており、シリコン窒化膜（Ｓｉ３Ｎ４）５上には埋め込み導電膜８からなる電源線が設けられ、埋め込み導電膜８上には、薄いシリコン窒化膜（Ｓｉ３Ｎ４）１０を介して、シリコン酸化膜（ＳｉＯ２）１９により周囲を完全に包囲された空孔２０が選択的に設けられ、シリコン酸化膜（ＳｉＯ２）１９上には、側面もシリコン酸化膜（ＳｉＯ２）１９により包囲された、ｎ＋型ソース領域２１が形成されたＳｉ層１３が設けられ、ｎ＋型ソース領域２１はバリアメタル（ＴｉＮ、３５、４７）を有する導電プラグ（Ｗ、３６、４８）を介してバリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線（接地線）５１に接続されている。またｎ＋型ソース領域２１が形成されたＳｉ層１３の両側の近傍には、一体化包囲型ゲート電極配線１６ｂが形成されている。（図示されてはいないが、一体化包囲型ゲート電極１６ａと積層されたｎ＋型及びｐ＋型ドレイン領域を側面接続する導電膜（２５、２６）とを接続するフリップフロップを形成する配線である。）
【００１４】
図４（ｒ−ｒ矢視断面図、ビット線に沿う方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、下地絶縁膜バリア層（ＴｉＮ）４が選択的に設けられ、下地絶縁膜バリア層（ＴｉＮ）４上には、ｐ＋型ソース領域１７が形成されたＳｉ層６（１層目の半導体層）が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）５により素子分離されており、Ｓｉ層６及びその近傍上には薄いシリコン窒化膜（Ｓｉ３Ｎ４）１０を介して、シリコン酸化膜（ＳｉＯ２）１９により周囲を完全に包囲された空孔２０が選択的に設けられ、シリコン酸化膜（ＳｉＯ２）１９上には、側面もシリコン酸化膜（ＳｉＯ２）１９により包囲された、ｎ＋型ソース領域２１が形成されたＳｉ層１３（２層目の半導体層）が設けられ、ｎ＋型ソース領域２１が形成されたＳｉ層１３の両側の近傍には、一体化包囲型ゲート電極配線１６ｂが形成されている。（図示されてはいないが、一体化包囲型ゲート電極１６ａと積層されたｎ＋型及びｐ＋型ドレイン領域を側面接続する導電膜（２５、２６）とを接続するフリップフロップを形成する配線。）またＳｉ層１３の直上には、燐珪酸ガラス（ＰＳＧ）膜２８、シリコン窒化膜（Ｓｉ３Ｎ４）２９及びシリコン酸化膜（ＳｉＯ２）３０を介して、下地絶縁膜バリア層（ＴｉＮ）３１が選択的に設けられ、下地絶縁膜バリア層（ＴｉＮ）３１上には、ｎ＋型ソース領域４０が形成されたＳｉ層３３（３層目の半導体層）が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）３２により素子分離されており、ｎ＋型ソース領域４０はバリアメタル（ＴｉＮ）４７を有する導電プラグ（Ｗ）４８を介してバリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線（ビット線）５１に接続されている。
【００１５】
図５（ｓ−ｓ矢視断面図、包囲型ゲート電極部）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、ゲート酸化膜（ＳｉＯ２）１５を介して一体化包囲型ゲート電極（ＷＳｉ）１６ａにより周囲を包囲されているＳｉ層７（１層目の半導体層）及びＳｉ層１４（２層目の半導体層）が設けられており、一体化包囲型ゲート電極（ＷＳｉ）１６ａ上には、燐珪酸ガラス（ＰＳＧ）膜２８及びシリコン窒化膜（Ｓｉ３Ｎ４）２９を介して、ゲート酸化膜（ＳｉＯ２）３８を介して包囲型ゲート電極（ＷＳｉ）３９により周囲を包囲されているＳｉ層３４（３層目の半導体層）が設けられており、包囲型ゲート電極（ＷＳｉ）３９の一部ではバリアメタル（ＴｉＮ）４７を有する導電プラグ（Ｗ）４８及びバリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線５１を介して、バリアメタル（ＴａＮ）５６を有する２層目のＣｕ配線（ワード線）５７に接続されている、ＰチャネルＭＩＳ電界効果トランジスタ及び２つのＮチャネルＭＩＳ電界効果トランジスタのチャネル領域部を示している。
【００１６】
したがって、通常の安価な半導体基板を使用して、エピタキシャル成長技術を利用して（製造方法については別途詳述）それぞれ絶縁膜上に積層した単結晶半導体層からなる二重半導体層（１層目の半導体層及び２層目の半導体層からなるＳＯＩ基板）を設け、それぞれのＳＯＩ基板において、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して一体化（共通化）した包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを形成でき、さらに絶縁膜を介し３層目の半導体層（ＳＯＩ基板）を設け、ＳＯＩ基板の一部の周囲にゲート酸化膜を介して包囲型ゲート電極を設け、チャネル領域を形成し、概略残りのＳＯＩ基板にソースドレイン領域を設けたＳＯＩ構造のＮチャネルＭＩＳ電界効果トランジスタを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、低電力化等が可能である。
またエピタキシャル成長による半導体層の成長時において、エピタキシャル成長半導体層と下地絶縁膜が接触しないように、下地絶縁膜の上面に下地絶縁膜バリア層を設けて、エピタキシャル成長半導体層を形成することにより、下地絶縁膜の影響による部分非晶質化を防止した完全な単結晶半導体層からなるＳＯＩ基板を形成することが可能である。
またエピタキシャル成長半導体層形成後に、自己整合的に埋め込みシリコン酸化膜（ＳｉＯ２）を形成できるため、完全な単結晶半導体層を得るために必要な下地絶縁膜バリア層とバックチャネルリークを防止するために必要な包囲型ゲート電極とを絶縁分離することが可能である。
また下地絶縁膜バリア層上に成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、半導体層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、薄膜の完全空乏型の単結晶半導体層からなるＳＯＩ基板を容易に形成することが可能である。
またゲート酸化膜（ＳｉＯ２）を介して設けられた包囲型ゲート電極（ＷＳｉ）により半導体層（チャネル領域）を包囲して形成できるため、ＳＯＩ構造に特有なバックチャネル効果を改善でき、チャネル以外の電流経路をも遮断でき、包囲型ゲート電極（ＷＳｉ）による完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また容易な製造プロセスにより、それぞれ絶縁膜を介して積層した１層目、２層目及び３層目の単結晶半導体層を形成でき、１層目の半導体層に形成したＰチャネルＭＩＳ電界効果トランジスタの直上に、２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを積層して形成でき、さらに２層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタのほぼ直上に３層目の半導体層に形成したＮチャネルＭＩＳ電界効果トランジスタを形成できることにより、個々のＭＩＳ電界効果トランジスタの表面(上面)の占有面積を要しない微細な表面(上面)の占有面積を持つメモリーセルを形成できることによる微細化を、ＰチャネルＭＩＳ電界効果トランジスタのゲート電極とＮチャネルＭＩＳ電界効果トランジスタのゲート電極を自己整合して一体化（共通化）した包囲型ゲート電極として形成できることにより、ゲート電極配線の高集積化による微細化を、ほぼ直上に積層したＰチャネルＭＩＳ電界効果トランジスタ及び２つのＮチャネルＭＩＳ電界効果トランジスタのドレイン領域を垂直方向に側面接続できることにより配線を高集積化できることによる微細化を達成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約４５％に微細化が可能である。
またＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を形成できるため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することも可能である。
またそれぞれの半導体層（ＳＯＩ基板）を形成するために必要な、縦（垂直）方向エピタキシャル半導体層を自己整合して素子分離領域の一部を形成する埋め込み絶縁膜あるいはそれぞれの領域を同電圧に接続する導電膜に変換できることによる高信頼性及び高集積化を可能にすることができる。
また微細な、結晶性が極めて良好な半導体層の一部（チャネル領域形成箇所）に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また１層目及び２層目の半導体層間に空孔を設けることにより、ｐ＋型ソース領域（電源線に接続）とｎ＋型ソース領域（接地線に接続）間の容量を低減できることによる高速化を、空孔を包囲する薄い絶縁膜を設けることにより、一体化包囲型ゲート電極と１層目及び２層目の半導体層に形成されたソースドレイン領域間の電流リークを防止できることによる高信頼性を、実現することが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な大規模半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つ極めて低電力なＳＯＩ構造のＣＭＯＳ型半導体装置（ＣＭＯＳ型ＳＲＡＭ）を得ることができる。
【００１７】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図５２を参照し、ワード線に平行方向を示す模式側断面図（ｐ−ｐ矢視断面図）を用いて説明するが、主要な工程においては、ビット線に平行方向を示す模式側断面図（ｑ−ｑ矢視断面図、ｒ−ｒ矢視断面図、ｓ−ｓ矢視断面図）も適宜追加して説明する。（ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子（他のトランジスタ、抵抗、容量等）の形成に関する製造方法の記述は省略する。
【００１８】
図６（ｐ−ｐ矢視断面図）
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）４を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５９を６０ｎｍ程度成長する。
【００１９】
図７（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５９、下地絶縁膜バリア層（ＴｉＮ）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２０】
図８（ｐ−ｐ矢視断面図）
次いで露出したｐ型のシリコン基板１上にｎ型の縦（垂直）方向エピタキシャルＳｉ層６０を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）５９の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層６０を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜６１を成長する。
【００２１】
図９（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５９を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層６０の一部側面及び下地絶縁膜バリア層（ＴｉＮ）４の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００２２】
図１０（ｐ−ｐ矢視断面図）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６０の側面から下地絶縁膜バリア層（ＴｉＮ）４上にｎ型の横（水平）方向エピタキシャルＳｉ層６を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）５９の開孔部を埋め込む。ここで成長したＳｉ層６は下地絶縁膜バリア層（ＴｉＮ）４により下地のシリコン酸化膜（ＳｉＯ２）３の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）４がないと下地のシリコン酸化膜（ＳｉＯ２）３の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層６の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６２を成長する。
【００２３】
図１１（ｐ−ｐ矢視断面図）
次いでシリコン酸化膜（ＳｉＯ２）６２をマスク層として、タングステン膜６１、Ｓｉ層６０、シリコン窒化膜（Ｓｉ３Ｎ４）５９及び下地絶縁膜バリア層（ＴｉＮ）４を順次異方性ドライエッチングし、２段の開孔部を形成する。
【００２４】
図１２（ｐ−ｐ矢視断面図）
次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）及びシリコン酸化膜（ＳｉＯ２）６２を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）５を開孔部に平坦に埋め込み素子分離領域を形成する。
【００２５】
図１３（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５を６０ｎｍ程度異方性ドライエッチングし、開孔部（ストライプ状）を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いでＳｉ層６の平坦面上のタングステンシリサイド（ＷＳｉ）膜を化学的機械研磨（ＣＭＰ）し、開孔部に平坦にタングステンシリサイド（ＷＳｉ）膜８を埋め込み電源線を形成する。（図１の平面図における接地線ＶＳＳの直下部に存在する電源線ＶＤＤとなる。）
【００２６】
図１４（ｐ−ｐ矢視断面図）
次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）１０を１０ｎｍ程度成長する。次いで化学気相成長により、７０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１１を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）６３を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）６４を６０ｎｍ程度成長する。
【００２７】
図１５（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）６４、下地絶縁膜バリア層（ＴｉＮ）６３、シリコン酸化膜（ＳｉＯ２）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１０を順次異方性ドライエッチングし、開孔部（開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００２８】
図１６（ｐ−ｐ矢視断面図）
次いで露出したＳｉ層６上にｐ型の縦（垂直）方向エピタキシャルＳｉ層６５を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）６４の平坦面より突出した縦（垂直）方向エピタキシャルＳｉ層６５を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜６６を成長する。
【００２９】
図１７（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）６４を異方性ドライエッチングし、縦（垂直）方向エピタキシャルＳｉ層６５の一部側面及び下地絶縁膜バリア層（ＴｉＮ）６３の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３０】
図１８（ｐ−ｐ矢視断面図）
次いで露出した縦（垂直）方向エピタキシャルＳｉ層６５の側面から下地絶縁膜バリア層（ＴｉＮ）６３上にｐ型の横（水平）方向エピタキシャルＳｉ層６７を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）６４の開孔部を埋め込む。ここで成長したＳｉ層６７は下地絶縁膜バリア層（ＴｉＮ）６３により下地のシリコン酸化膜（ＳｉＯ２）１１の影響を受けない完全な単結晶半導体層となる。次いでＳｉ層６７の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）６８を成長する。
【００３１】
図１９（ｐ−ｐ矢視断面図）
次いでシリコン酸化膜（ＳｉＯ２）６８及びシリコン窒化膜（Ｓｉ３Ｎ４）６４をマスク層として、タングステン膜６６及びＳｉ層６５を順次異方性ドライエッチングし、開孔部（開孔部幅は１００ｎｍ程度）を形成する。
【００３２】
図２０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いでＳｉ層６７の平坦面より上に存在するタングステンシリサイド（ＷＳｉ）膜、シリコン酸化膜（ＳｉＯ２）６８及び若干のシリコン窒化膜（Ｓｉ３Ｎ４）６４を化学的機械研磨（ＣＭＰ）し、開孔部に平坦にタングステンシリサイド（ＷＳｉ）膜２５を埋め込み、１層目及び２層目のＳｉ層（６、６７）を側面接続する導電膜を形成する。
【００３３】
図２１（ｐ−ｐ矢視断面図）
次いでＳｉ層６７及びタングステンシリサイド（ＷＳｉ）膜２５をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）６４及び下地絶縁膜バリア層（ＴｉＮ）６３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）を成長する。次いでＳｉ層６７の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）１２を開孔部に平坦に埋め込み素子分離領域を形成する。
【００３４】
図２２（ｐ−ｐ矢視断面図）及び図２３（ｓ−ｓ矢視断面図）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）６９を１０ｎｍ程度成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７０を９０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７０及びシリコン酸化膜（ＳｉＯ２）６９を順次異方性ドライエッチングし、開孔部を形成する。次いで第１のレジストをそのまま残し、さらに露光描画装置による通常のリソグラフィー技術を利用し、開孔している第1のレジストのうち配線部のみを覆う第２のレジスト（図示せず）を形成し、第１及び第２のレジスト（図示せず）をマスク層として、Ｓｉ層６７、下地絶縁膜バリア層（ＴｉＮ）６３、シリコン窒化膜（Ｓｉ３Ｎ４）１２（Ｓｉ層６７の幅方向の両側に存在）、シリコン酸化膜（ＳｉＯ２）１１、シリコン窒化膜（Ｓｉ３Ｎ４）１０、Ｓｉ層６、下地絶縁膜バリア層（ＴｉＮ）４、シリコン窒化膜（Ｓｉ３Ｎ４）５（Ｓｉ層６の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、深さの異なる開孔部を形成する。次いで第１及び第２のレジスト（図示せず）を除去する。（図２３における波線は側断面より若干奥のＳｉ層６７、Ｓｉ層６、下地絶縁膜バリア層（ＴｉＮ）６３及び下地絶縁膜バリア層（ＴｉＮ）４を図示している。）
【００３５】
図２４（ｐ−ｐ矢視断面図）及び図２５（ｓ−ｓ矢視断面図）
次いで側面が露出している下地絶縁膜バリア層（ＴｉＮ）６３及び下地絶縁膜バリア層（ＴｉＮ）４を３０ｎｍ程度等方性ドライエッチング（横方向）し、Ｓｉ層６７及びＳｉ層６下の一部に間隙部を形成する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでシリコン酸化膜（ＳｉＯ２）を異方性ドライエッチングし、間隙部のみにシリコン酸化膜（ＳｉＯ２）９を埋め込む。
【００３６】
図２６（ｐ−ｐ矢視断面図）及び図２７（ｓ−ｓ矢視断面図）
次いで側面がそれぞれ露出しているＳｉ層６及びＳｉ層６７間に、ｎ型の横（水平）方向エピタキシャルＳｉ層７及びＳｉ層１４を同時成長し、一部の下部に空孔を有する１層目の半導体層（６、７）及び２層目の半導体層（６７、１４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層７及びＳｉ層１４の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１５を成長する。次いでＳｉ層１４を貫通する、２５ｋｅｖ程度の加速電圧でＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。次いで１０ｋｅｖ程度の加速電圧でＳｉ層１４に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、上下層ゲート酸化膜（ＳｉＯ２）１５の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７０上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして深い開孔部に平坦に埋め込まれた一体化包囲型ゲート電極（ＷＳｉ）１６ａ及び浅い開孔部に平坦に埋め込まれた一体化包囲型ゲート電極配線（ＷＳｉ）１６ｂが形成される。次いで１０００℃程度でランニングし、チャネル領域を活性化する。
【００３７】
図２８（ｐ−ｐ矢視断面図）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）７０及びシリコン酸化膜（ＳｉＯ２）６９をエッチング除去する。次いで一体化包囲型ゲート電極（ＷＳｉ）１６ａ、シリコン窒化膜（Ｓｉ３Ｎ４）１２及び埋め込み導電膜（ＷＳｉ）２５をマスク層として、露出しているＳｉ層６７、下地絶縁膜バリア層（ＴｉＮ）６３及びシリコン酸化膜（ＳｉＯ２）（９、１１）を順次異方性ドライエッチングして、シリコン窒化膜（Ｓｉ３Ｎ４）１０を露出する開孔部を形成する。
【００３８】
図２９（ｐ−ｐ矢視断面図）
次いで一体化包囲型ゲート電極（ＷＳｉ）１６ａ、シリコン窒化膜（Ｓｉ３Ｎ４）１２及び埋め込み導電膜（ＷＳｉ）２５をマスク層として、Ｓｉ層６にｐ＋型ソースドレイン領域（１７、１８）形成用の硼素のイオン注入をおこなう。（ここではｐ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｐ＋型ソースドレイン領域は図示しておく。）次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置（ｅｌｅｃｔｒｏｎ  ｃｏｕｐｌｉｎｇ  ｒｅｓｏｎａｎｃｅ  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ｓｙｓｔｅｍ）により露出しているＳｉ層１４の側面にｐ型の横（水平）方向エピタキシャルＳｉ層１３を成長し、下部に空孔２０を有する２層目の半導体層（１３、１４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）
【００３９】
図３０（ｐ−ｐ矢視断面図）及び図３１（ｑ−ｑ矢視断面図）
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで一体化包囲型ゲート電極（ＷＳｉ）１６ａ、シリコン窒化膜（Ｓｉ３Ｎ４）１２及び埋め込み導電膜（ＷＳｉ）２５をマスク層として、Ｓｉ層１３にｎ型ソースドレイン領域（２２、２３）形成用の燐のイオン注入をおこなう。（ここではｎ型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、Ｓｉ層１３及び一体化包囲型ゲート電極１６ａをマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１２（Ｓｉ層１３の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）１１を選択的に順次異方性ドライエッチングし、Ｓｉ層１３の幅方向の両側に空孔２０に達する間隙部（幅４０ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００４０】
図３２（ｐ−ｐ矢視断面図）及び図３３（ｑ−ｑ矢視断面図）
次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、Ｓｉ層１３とシリコン窒化膜（Ｓｉ３Ｎ４）１２の間隙部を埋め込み、Ｓｉ層１３の下面、一体化包囲型ゲート電極（ＷＳｉ）１６ａの中間部の側面、シリコン酸化膜（ＳｉＯ２）１１の側面及びＳｉ層６あるいは導電膜（ＷＳｉ、電源線）８上のシリコン窒化膜（Ｓｉ３Ｎ４）１０の上面に２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）１９を形成し、シリコン酸化膜（ＳｉＯ２）１９に包囲された空孔２０を設け、一体化包囲型ゲート電極（ＷＳｉ）１６ａの上面部の側壁にサイドウォール（ＳｉＯ２）２７を形成する。（この際ゲート電極配線（ＷＳｉ）１６ｂの側壁にもサイドウォール（ＳｉＯ２）２７が形成される。）次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）２７及び一体化包囲型ゲート電極（ＷＳｉ）１６ａをマスク層として、ｎ＋型ソースドレイン領域（２１、２４）形成用の砒素のイオン注入をおこなう。（ここではｎ＋型ソースドレイン領域の活性化及び深さ制御用の熱処理工程は行わないが、ｎ＋型ソースドレイン領域は図示しておく。）次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
【００４１】
図３４（ｐ−ｐ矢視断面図）
次いで化学気相成長により、２００ｎｍ程度のＰＳＧ膜２８を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２９を成長する。次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。次いで化学気相成長により、２０ｎｍ程度の下地絶縁膜バリア層（ＴｉＮ）３１を成長する。次いで化学気相成長により、エピタキシャル半導体層膜厚規定用絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）７１を６０ｎｍ程度成長する。
【００４２】
図３５（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７１、下地絶縁膜バリア層（ＴｉＮ）３１、シリコン酸化膜（ＳｉＯ２）３０、シリコン窒化膜（Ｓｉ３Ｎ４）２９及びＰＳＧ膜２８を順次異方性ドライエッチングする。最後に埋め込み導電膜（ＷＳｉ）２５を６０ｎｍ程度異方性ドライエッチングし、Ｓｉ層１３の側面を露出する開孔部（開孔部幅は１００ｎｍ程度）を形成する。次いでレジスト（図示せず）を除去する。
【００４３】
図３６（ｐ−ｐ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層１３の側面から横（水平）方向及び縦（垂直）方向にｐ型のエピタキシャルＳｉ層７２を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７１の平坦面より突出した横（水平）方向及び縦（垂直）方向エピタキシャルＳｉ層７２を平坦化する。次いで選択化学気相成長法により３０ｎｍ程度のタングステン膜７３を成長する。
【００４４】
図３７（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７１を異方性ドライエッチングし、Ｓｉ層７２の一部側面及び下地絶縁膜バリア層（ＴｉＮ）３１の上面を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００４５】
図３８（ｐ−ｐ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、露出したＳｉ層７２の側面から下地絶縁膜バリア層（ＴｉＮ）３１上にｐ型の横（水平）方向エピタキシャルＳｉ層３３を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）７１の開孔部を埋め込む。ここで成長したＳｉ層３３（３層目の半導体層）は下地絶縁膜バリア層（ＴｉＮ）３１により下地のシリコン酸化膜（ＳｉＯ２）３０の影響を受けない完全な単結晶半導体層となる。（この下地絶縁膜バリア層（ＴｉＮ）３１がないと下地のシリコン酸化膜（ＳｉＯ２）３０の影響を受け一部が非晶質化した半導体層となってしまい、ソースドレイン領域間に微少な電流リークを生じる原因となる。）次いでＳｉ層３３の表面を７００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７４を成長する。
【００４６】
図３９（ｐ−ｐ矢視断面図）
次いでシリコン酸化膜（ＳｉＯ２）７４及びシリコン窒化膜（Ｓｉ３Ｎ４）７１をマスク層として、タングステン膜７３及びＳｉ層７２を順次異方性ドライエッチングし、開孔部を形成する。
【００４７】
図４０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜２６を成長する。次いでＳｉ層３３の平坦面より上に存在するタングステンシリサイド（ＷＳｉ）膜２６、シリコン酸化膜（ＳｉＯ２）７４及び若干のシリコン窒化膜（Ｓｉ３Ｎ４）７１を化学的機械研磨（ＣＭＰ）し、開孔部に平坦にタングステンシリサイド（ＷＳｉ）膜２６を埋め込み、直下のタングステンシリサイド（ＷＳｉ）膜２５とともに、１層目、２層目及び３層目のＳｉ層（６、１３、３３）を側面接続する配線体を形成する。
【００４８】
図４１（ｐ−ｐ矢視断面図）
次いでＳｉ層３３及びタングステンシリサイド（ＷＳｉ）膜２６をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７１及び下地絶縁膜バリア層（ＴｉＮ）３１を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、７０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）３２を成長する。次いでＳｉ層３３及びタングステンシリサイド（ＷＳｉ）膜２６の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）３２を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３２を開孔部に平坦に埋め込み素子分離領域を形成する。
【００４９】
図４２（ｐ−ｐ矢視断面図）
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３２、シリコン酸化膜（ＳｉＯ２）３０、シリコン窒化膜（Ｓｉ３Ｎ４）２９、ＰＳＧ膜２８、シリコン窒化膜（Ｓｉ３Ｎ４）１２、シリコン酸化膜（ＳｉＯ２）１１及びシリコン窒化膜（Ｓｉ３Ｎ４）１０を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ３５を成長する。次いで化学気相成長により、タングステン（Ｗ）３６を成長する。次いで化学的機械研磨（ＣＭＰ）により、開孔部に平坦に埋め込み、電源線及び接地線にバリアメタル（ＴｉＮ）３５を有する第１の導電プラグ（Ｗ）３６を形成する。（ただし図４２においては電源線８への導電プラグ（Ｗ）は図示されていない。）
【００５０】
図４３（ｐ−ｐ矢視断面図）及び図４４（ｓ−ｓ矢視断面図）
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）７５を１０ｎｍ程度成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）７６を９０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）７６、シリコン酸化膜（ＳｉＯ２）７５、Ｓｉ層３３、下地絶縁膜バリア層（ＴｉＮ）３１、シリコン窒化膜（Ｓｉ３Ｎ４）３２（Ｓｉ層３３の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）３０を選択的に順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。（図４４における波線は側断面より若干奥のＳｉ層３３及び下地絶縁膜バリア層（ＴｉＮ）３１を図示している。）
【００５１】
図４５（ｐ−ｐ矢視断面図）及び図４６（ｓ−ｓ矢視断面図）
次いで側面が露出している下地絶縁膜バリア層（ＴｉＮ）３１を３０ｎｍ程度等方性ドライエッチング（横方向）し、Ｓｉ層３３下の一部に間隙部を形成する。次いで化学気相成長により、１０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いでシリコン酸化膜（ＳｉＯ２）を異方性ドライエッチングし、間隙部のみにシリコン酸化膜（ＳｉＯ２）３７を埋め込む。
【００５２】
図４７（ｐ−ｐ矢視断面図）及び図４８（ｓ−ｓ矢視断面図）
次いで低温成長（５００℃以下）が可能なＥＣＲプラズマＣＶＤ装置により、側面が露出しているＳｉ層３３の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層３４を成長し、一部の下部に空孔を有する３層目の半導体層（３３、３４）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層３４の全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）３８を成長する。次いでＳｉ層３４に閾値電圧制御用の硼素のイオン注入をおこなう。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）３８の全周囲を含む全面に残された開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７６上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型ゲート電極（ＷＳｉ）３９が形成される。
【００５３】
図４９（ｐ−ｐ矢視断面図）
次いでシリコン窒化膜（Ｓｉ３Ｎ４）７６をエッチング除去する。次いで包囲型ゲート電極（ＷＳｉ）３９をマスク層として、Ｓｉ層３３にｎ型ソースドレイン領域（４１、４２）形成用の燐のイオン注入をおこなう。次いでシリコン酸化膜（ＳｉＯ２）７５をエッチング除去する。次いで化学気相成長により、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングすることにより、包囲型ゲート電極（ＷＳｉ）３９の上面部の側壁にのみサイドウォール（ＳｉＯ２）４４を形成する。次いで次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）４４及び包囲型ゲート電極（ＷＳｉ）３９をマスク層として、ｎ＋型ソースドレイン領域（４０、４３）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法により活性化及び深さ制御用のアニールをおこない、１層目のＳｉ層６にｐ＋型ソースドレイン領域（１７、１８）を、２層目のＳｉ層１３にｎ型及びｎ＋型ソースドレイン領域（２１〜２４）を、３層目のＳｉ層３３にｎ型及びｎ＋型ソースドレイン領域（４０〜４３）を形成する。
【００５４】
図５０（ｐ−ｐ矢視断面図）
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜４５を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４６及びＰＳＧ膜４５を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、バリアメタルとなるＴｉＮ４７を成長する。次いで化学気相成長により、タングステン（Ｗ）４８を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）４７を有する導電プラグ（Ｗ）４８を形成する。（電源線及び接地線は第１及び第２の導電プラグが形成される。）
【００５５】
図５１（ｐ−ｐ矢視断面図）
次いで化学気相成長により、３００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）４９を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＳｉＯＣ膜４９を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）４６がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）５０を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により３００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）５０を有する１層目のＣｕ配線５１を形成する。次いで化学気相成長により、２０ｎｍ程度のＣｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５２を成長する。
【００５６】
図５２（ｐ−ｐ矢視断面図）
次いで化学気相成長により、４００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）５３を成長する。次いで化学気相成長により、２０ｎｍ程度のＣｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５４を成長する。次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）５５を成長する。
【００５７】
図２（ｐ−ｐ矢視断面図）、図３（ｑ−ｑ矢視断面図)、図４（ｒ−ｒ矢視断面図)及び図５（ｓ−ｓ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、第１のレジスト（図示せず）をマスク層として、ＳｉＯＣ膜５５を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）５４がエッチングストッパー膜となる。）第１のレジスト（図示せず）はそのままで、連続して露光描画装置による通常のリソグラフィー技術を利用し、第２のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）５４、ＳｉＯＣ膜５３及びシリコン窒化膜（Ｓｉ３Ｎ４）５２を異方性ドライエッチングし、２段目の開孔部を形成する。次いですべてのレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）５６を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により９００ｎｍ程度のＣｕを成長する。（配線部は５００ｎｍ程度）次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）５６を有する２層目のＣｕ配線５７を形成する。（いわゆるデュアルダマシン法によりＣｕ配線を形成する。）次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５８を成長し、本願発明のＴＲＩＬＳＳＵＧ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）を完成する。
【実施例２】
【００５８】
図５３及び図５４は本発明の半導体装置における第２の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図５３は模式平面図、図５４は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）である。
図５４は本発明の半導体装置における第２の実施例で、シリコン（Ｓｉ）基板を使用し、ＴＲＩＬＳＳＵＧ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜２８、３１〜３３、３５、３６、４５〜５４、５６〜５８は図２及び図３と同じ物を、７７はｐ型の縦（垂直）方向エピタキシャルＳｉ層（縦型のＭＩＳ電界効果トランジスタの柱状構造半導体層でソースドレイン領域及びチャネル領域形成部）、７８は縦型のＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）、７９は縦型のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）、８０は縦型のＭＩＳ電界効果トランジスタのｎ＋型ソース領域、８１は縦型のＭＩＳ電界効果トランジスタのｎ型ソース領域、８２は縦型のＭＩＳ電界効果トランジスタのｎ型ドレイン領域、８３は縦型のＭＩＳ電界効果トランジスタのｎ＋型ドレイン領域を示している。
同図においては、ワードトランジスタが３層目の半導体層に積層された柱状構造半導体層に形成された縦型のＭＩＳ電界効果トランジスタからなっていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。
本実施例においては、第１の実施例と同様の効果を得ることができ、またビット線との接続を柱状半導体層の直上部に形成できるため、従来例に比較し、ＣＭＯＳ型ＳＲＡＭのメモリーセルサイズを約４０％に縮小することが可能で、さらなる高集積化を実現することができる。
【実施例３】
【００５９】
図５５は本発明の半導体装置における第３の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＴＲＩＬＳＳＵＧ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部（ワード線に平行方向）を示しており、１〜５、８〜１２、１５〜３２、３５〜５４、５６〜５８は図２及び図３と同じ物を、８４はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（１層目の半導体層でソースドレイン領域形成部）、８５はｎ型の横（水平）方向エピタキシャル歪みＳｉ層（１層目の半導体層でチャネル領域形成部）、８６はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（２層目の半導体層でソースドレイン領域形成部）、８７はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（２層目の半導体層でチャネル領域形成部）、８８はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（３層目の半導体層でソースドレイン領域形成部）、８９はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（３層目の半導体層でチャネル領域形成部）を示している。
同図においては、１層目、２層目及び３層目の半導体層共に一対のＳｉＧｅ層間に歪みＳｉ層が挟まれた構造からなる半導体層が形成されていること以外は図２とほぼ同じ構造の半導体装置（ＣＭＯＳ型ＳＲＡＭ）が形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の単結晶半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることにより、さらなる高速化が可能である。
【００６０】
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、１層目の半導体層にＰチャネルＭＩＳ電界効果トランジスタを形成し、２層目の半導体層にＮチャネルＭＩＳ電界効果トランジスタを形成した一体化包囲型ゲート電極を有するＣＭＯＳ型半導体集積回路（ＣＭＯＳ型ＳＲＡＭのフリップフロップ）を形成しているが、これを逆にして形成してもよい。
また上記実施例においては、３層目の半導体層に形成したワードトランジスタの包囲型ゲート電極を接続するワード線を２層目のＣｕ配線により形成しているが、１層目及び２層目の半導体層に形成した一体化包囲型ゲート電極（ＷＳｉ）１６ａの上面部のみに接続した一体化包囲型ゲート電極配線（ＷＳｉ）１６ｂと同様、３層目の半導体層に形成した包囲型ゲート電極（ＷＳｉ）の上面部のみに接続した包囲型ゲート電極配線（ＷＳｉ）によりワード線を形成してもよい。この場合集積度は同じ程度であるが、Ｃｕ配線は１層だけでよいことになる。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、異なる導電型のＭＩＳ電界効果トランジスタを上下２つの半導体層にそれぞれ形成したＣＭＯＳ型半導体集積回路を形成しているが、同じ導電型のＭＩＳ電界効果トランジスタを形成する場合に利用することも可能である。
また本願発明はＣＭＯＳ型ＳＲＡＭに限定されず、ＣＭＯＳを主体とするさまざまな論理回路に適用することも可能である。
【産業上の利用可能性】
【００６１】
本願発明は、特に極めて高集積、高速且つ高信頼な半導体装置（特にＣＭＯＳ型ＳＲＡＭ）を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタからなる半導体集積回路に利用できる可能性がある。
【符号の説明】
【００６２】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    下地絶縁膜バリア層（ＴｉＮ）
５    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
６    ｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でソースドレイン領域形成部）
７    ｎ型の横（水平）方向エピタキシャルＳｉ層（１層目の半導体層でチャネル領域形成部）
８    導電膜（ＷＳｉ、電源線）
９    埋め込みシリコン酸化膜（ＳｉＯ２）
１０  シリコン窒化膜（Ｓｉ３Ｎ４）
１１  シリコン酸化膜（ＳｉＯ２）
１２  素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
１３  ｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でソースドレイン領域形成部）
１４  ｐ型の横（水平）方向エピタキシャルＳｉ層（２層目の半導体層でチャネル領域形成部）
１５  １層目及び２層目の半導体層のゲート酸化膜（ＳｉＯ２）
１６ａ１層目及び２層目の半導体層の一体化包囲型ゲート電極（ＷＳｉ）
１６ｂ一体化包囲型ゲート電極配線（ＷＳｉ）
１７  ｐ＋型ソース領域
１８  ｐ＋型ドレイン領域
１９  空孔包囲型シリコン酸化膜（ＳｉＯ２）
２０  空孔
２１  ｎ＋型ソース領域
２２  ｎ型ソース領域
２３  ｎ型ドレイン領域
２４  ｎ＋型ドレイン領域
２５  埋め込み導電膜（ＷＳｉ）
２６  埋め込み導電膜（ＷＳｉ）
２７  サイドウォール（ＳｉＯ２）
２８  燐珪酸ガラス（ＰＳＧ）膜
２９  シリコン窒化膜（Ｓｉ３Ｎ４）
３０  シリコン酸化膜（ＳｉＯ２）
３１  下地絶縁膜バリア層（ＴｉＮ）
３２  素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
３３  ｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でソースドレイン領域形成部）
３４  ｐ型の横（水平）方向エピタキシャルＳｉ層（３層目の半導体層でチャネル領域形成部）
３５  バリアメタル（ＴｉＮ）
３６  導電プラグ（Ｗ）
３７  埋め込みシリコン酸化膜（ＳｉＯ２）
３８  ３層目の半導体層のゲート酸化膜（ＳｉＯ２）
３９  ３層目の半導体層の包囲型ゲート電極（ＷＳｉ）
４０  ｎ＋型ソース領域
４１  ｎ型ソース領域
４２  ｎ型ドレイン領域
４３  ｎ＋型ドレイン領域
４４  サイドウォール（ＳｉＯ２）
４５  燐珪酸ガラス（ＰＳＧ）膜
４６  シリコン窒化膜（Ｓｉ３Ｎ４）
４７  バリアメタル（ＴｉＮ）
４８  導電プラグ（Ｗ）
４９  ＳｉＯＣ膜
５０  バリアメタル（ＴａＮ）
５１  １層目のＣｕ配線（Ｃｕシード層含む）
５２  バリア絶縁膜（Ｓｉ３Ｎ４）
５３  ＳｉＯＣ膜
５４  シリコン窒化膜（Ｓｉ３Ｎ４）
５５  ＳｉＯＣ膜
５６  バリアメタル（ＴａＮ）
５７  ２層目のＣｕ配線（Ｃｕシード層含む）
５８  バリア絶縁膜（Ｓｉ３Ｎ４）
５９  シリコン窒化膜（Ｓｉ３Ｎ４）
６０  ｎ型の縦（垂直）方向エピタキシャルＳｉ層
６１  選択化学気相成長導電膜（Ｗ）
６２  シリコン酸化膜（ＳｉＯ２）
６３  下地絶縁膜のバリア層（ＴｉＮ）
６４  シリコン窒化膜（Ｓｉ３Ｎ４）
６５  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
６６  選択化学気相成長導電膜（Ｗ）
６７  ｐ型の横（水平）方向エピタキシャルＳｉ層
６８  シリコン酸化膜（ＳｉＯ２）
６９  シリコン酸化膜（ＳｉＯ２）
７０  シリコン窒化膜（Ｓｉ３Ｎ４）
７１  シリコン窒化膜（Ｓｉ３Ｎ４）
７２  ｐ型の横（水平）及び縦（垂直）方向エピタキシャルＳｉ層
７３  選択化学気相成長導電膜（Ｗ）
７４  シリコン酸化膜（ＳｉＯ２）
７５  シリコン酸化膜（ＳｉＯ２）
７６  シリコン窒化膜（Ｓｉ３Ｎ４）
７７  ｐ型の縦（垂直）方向エピタキシャルＳｉ層（縦型のＭＩＳ電界効果トランジスタの柱状構造半導体層でソースドレイン領域及びチャネル領域形成部）
７８  縦型のＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）
７９  縦型のＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
８０  縦型のＭＩＳ電界効果トランジスタのｎ＋型ソース領域
８１  縦型のＭＩＳ電界効果トランジスタのｎ型ソース領域
８２  縦型のＭＩＳ電界効果トランジスタのｎ型ドレイン領域
８３  縦型のＭＩＳ電界効果トランジスタのｎ＋型ドレイン領域
８４  ｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（１層目の半導体層でソースドレイン領域形成部）
８５  ｎ型の横（水平）方向エピタキシャル歪みＳｉ層（１層目の半導体層でチャネル領域形成部）
８６  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（２層目の半導体層でソースドレイン領域形成部）
８７  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（２層目の半導体層でチャネル領域形成部）
８８  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（３層目の半導体層でソースドレイン領域形成部）
８９  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（３層目の半導体層でチャネル領域形成部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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