(57)【要約】【課題】素子の極微細化が可能であって、消費電力が低く、かつ、信号出力が大きく、室温で安定した動作が得られる電圧駆動型スピントロニクス三端子素子を得る。【解決手段】本発明の電圧駆動型スピントロニクス三端子素子は、順に、強磁性の磁化固定層、非磁性スペーサー層、及び強磁性の磁化回転層から成る磁気抵抗効果を示す多層膜構造を有し、磁化回転層の上面又は下面又は側面のいずれか一面全体を絶縁体層を介して覆う電圧印加用電極層を有し、電圧印加用電極層に入力端子である第１端子が接続し、磁化回転層に第２端子が接続し、磁化固定層に第３端子が接続している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
順に、強磁性の磁化固定層、非磁性スペーサー層、及び強磁性の磁化回転層から成る磁気抵抗効果を示す多層膜構造を有し、
前記磁化回転層の上面又は下面又は側面のいずれか一面全体を絶縁体層を介して覆う電圧印加用電極層を有し、
該電圧印加用電極層に入力端子である第１端子が接続し、
前記磁化回転層に第２端子が接続し、
前記磁化固定層に第３端子が接続した電圧駆動型スピントロニクス三端子素子であって、
前記電圧印加用電極層から電圧を印加することによって前記磁化回転層の磁化の向きが変化し、前記磁化固定層と前記磁化回転層の磁化の向きの相対角に依存して前記非磁性スペーサー層を介した磁化回転層と磁化固定層の間の電気抵抗が変化することを出力信号として利用して、電力増幅、電圧増幅又はファン・アウトなどを得ることを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項２】
順に、強磁性の磁化固定層、非磁性スペーサー層、及び強磁性の磁化回転層から成る磁気抵抗効果を示す多層膜構造を有し、
前記磁化回転層の上面又は下面又は側面のいずれか一面全体を絶縁体層を介して覆う電圧印加用電極層を有し、
該電圧印加用電極層に入力端子である第１端子が接続し、
前記磁化回転層に第２端子が接続し、
前記磁化固定層に第３端子が接続した電圧駆動型スピントロニクス三端子素子。
【請求項３】
請求項１又は２に記載の電圧駆動型スピントロニクス三端子素子において、前記非磁性スペーサー層がトンネル障壁層であることを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項４】
請求項１〜３のいずれかに記載の電圧駆動型スピントロニクス三端子素子において、前記電圧印加用電極層から電圧を印加することによって、前記磁化回転層の磁化の向きが膜面内方向と膜面に垂直方向の間で変化することを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項５】
請求項１〜４のいずれかに記載の電圧駆動型スピントロニクス三端子素子において、前記磁化固定層の磁化の向きが面内方向を向いていることを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項６】
請求項１〜４のいずれかに記載の電圧駆動型スピントロニクス三端子素子において、前記磁化固定層の磁化の向きが膜面に垂直方向を向いていることを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項７】
請求項１〜６のいずれかに記載の電圧駆動型スピントロニクス三端子素子において、前記電圧印加用電極層が前記磁化回転層の側面を取り囲んでいることを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項８】
請求項１〜７のいずれかに記載の電圧駆動型スピントロニクス三端子素子において、前記磁化回転層が単磁区構造を有することを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項９】
請求項１〜８のいずれかに記載の電圧駆動型スピントロニクス三端子素子において、前記磁化回転層が接地されることを特徴とする電圧駆動型スピントロニクス三端子素子。
【請求項１０】
請求項９に記載の電圧駆動型スピントロニクス三端子素子において、前記磁化固定層に信号出力用の負荷回路が接続されていることを特徴とする電圧駆動型スピントロニクス三端子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧駆動型スピントロニクス三端子素子に関する。この三端子素子は電力増幅、電圧増幅、ファン・アウト（Fan-out）などに有用である。
【背景技術】
【０００２】
近年、相補型金属酸化膜半導体（CMOS）に代表される金属酸化膜半導体電界効果トランジスタ（MOSFET）の微細化に伴って、ゲート絶縁膜のリーク電流の増加や、チャネル中のキャリア密度の揺らぎなどの諸問題が顕在化してきており、半導体トランジスタの微細化限界（スケーリング限界）が危惧されている。CMOS技術の微細化限界を突破するために、半導体チャンネルの電界効果に依らない新原理に基づいたトランジスタ技術、いわゆるBeyond CMOS技術の実現が切望されている。
【０００３】
固体素子中の電子が持つ電荷と電子スピンの両方を活用して新しいデバイス機能を創出する技術分野は「スピントロニクス」と呼ばれ、半導体電子技術だけでは実現できない新機能デバイスの創出が期待されている。すでにスピントロニクス技術を用いて、強磁性層／非磁性金属層／強磁性層を基本とする巨大磁気抵抗効果素子（GMR素子）や、強磁性層／トンネル障壁層／強磁性層の多層構造を基本とするトンネル磁気抵抗素子（TMR素子又はMTJ素子とも呼ばれる）が実現され、これらの素子を用いた高感度磁気センサーや不揮発性メモリ（MRAM）などの新しい応用デバイスを生み出している。さらに、スピントロニクスはBeyond CMOS技術としても期待されており、二端子素子であるGMR素子やTMR素子だけでなく、GMR素子やTMR素子を構成要素に含んだ三端子素子の基礎研究も始まっている。
【０００４】
これまでに基礎研究が行われているスピントロニクス三端子素子に関する代表的な先行技術文献を下記に記す。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平11-238924号公報  東芝（猪俣）「二重障壁MTJの共鳴トンネル」
【特許文献２】特開2007-305610号公報  東北大（大野）「二重障壁MTJの共鳴トンネル」
【特許文献３】特開2011-205007号公報  NEC（深見）「磁壁移動三端子」
【特許文献４】特開2008-066479号公報  阪大（鈴木）「磁壁駆動型トランジスタ」
【特許文献５】国際公開WO2009/133650号公報  阪大（鈴木・野崎）「磁化制御方法、情報記憶方法、情報記憶素子及び磁気機能素子」
【非特許文献】
【０００６】
【非特許文献１】「Current-Field Driven ‘‘Spin Transistor’’」, Katsunori Konishi et al., Applied Physics Express vol.2, 063004 (2009). 2009年5月29日掲載。
【非特許文献２】「Three-Terminal Device Based on the Current-Induced Magnetic Vortex Dynamics with the Magnetic Tunnel Junction」, S. Kasai et al., Applied Physics Express vol.1, 091302 (2008). 2008年8月22日掲載。
【非特許文献３】「RF amplification in a three-terminal magnetic tunnel junction with a magnetic vortex structure」, T. Nozaki et al., APPLIED PHYSICS LETTERS vol.95, 022513 (2009). 2009年7月15日掲載。
【非特許文献４】「Induction of coherent magnetization switching in a few atomic layers of FeCo using voltage pulses」, Y. Shiota et al., NATURE MATERIALS  vol.11, p.39-43(2012).
【非特許文献５】「Large voltage-induced magnetic anisotropy change in a few atomic layers of iron」, T. Maruyama et al., NATURE NANOTECHNOLOGY, vol.4, p.158-161 (2009).
【０００７】
特許文献１及び２では、二重トンネル障壁構造の中間電極層に極薄の非磁性層を用い、非磁性層中に形成される量子井戸準位を利用した共鳴トンネル・トランジスタ型のスピントロニクス三端子素子が理論的に提案されている。しかし、このような共鳴トンネル型のスピントロニクス三端子素子を実際に作製することは現在最先端の技術を用いても困難であり、このタイプの三端子素子で実際に共鳴トンネル・トランジスタとしての実用性能が実現された例はまだない。
【０００８】
非特許文献１では、金属配線に電流を流すことで発生する磁界（電流磁界と呼ぶ）を用いて、TMR素子の磁化自由層の磁化の向きを変化させ、TMR効果を用いてこの磁化の向きの変化量を電気信号に変換することによって出力を得ることを特徴とする三端子素子が報告されている。このタイプの三端子素子の大きな問題点は、素子の微細化に伴って消費電力が増大してしまう点、つまり微細化のスケーラビリティが無い点である。
【０００９】
特許文献３及び４では、強磁性層中に磁壁を導入し、強磁性層の両端に配置された２つの電極端子間に電流を流すことで生じるスピントルクを用いて磁壁の位置を変位させ、強磁性層の上に形成された磁気抵抗素子を用いて磁壁の変位を検出することで出力信号を得ることを特徴とする「磁壁駆動型」のスピントロニクス三端子素子が提案されている。このタイプの三端子素子は、入力回路と出力回路を分離した不揮発性メモリとして有望であり、入出力分離による不揮発性メモリの高速動作が可能となる。
また、特許文献４の構造では磁壁導入細線と磁気抵抗素子の適切な設計による増幅機能付与の提案も成されている。しかしながら、強磁性層の中の磁壁には種々の異なる構造があるため、素子動作の再現性や信頼性が完全ではない、多数の素子間の特性バラツキが大きいなど、実用上の問題が多数ある。また、磁壁の運動は非常に複雑であるため、このタイプの三端子素子は信号増幅には余り適していない。
【００１０】
非特許文献２及び３では、円盤状の強磁性層中に磁気渦構造を形成し、強磁性層円盤の両端に配置された２つの電極端子間に電流を流すことで生じるスピントルクを用いて磁気渦の位置を変位させ、強磁性層の上に形成された磁気抵抗素子を用いて磁気渦の変位を検出することで出力信号を得ることを特徴とする「磁気渦駆動型」のスピントロニクス三端子素子が報告されている。このタイプの三端子素子は信号増幅に適しているが、最大の問題点は、磁気渦構造を形成するにはある程度以上の大きさの磁性体円盤が必要となるため、素子の極微細化が困難な点である。
【００１１】
上述の磁壁駆動型の三端子素子と特許文献３の磁気渦駆動型三端子素子の主な違いは、強磁性層中に形成する磁気構造が磁壁か磁気渦かの違いであり、強磁性層に電流を流して磁気構造を変位させ、その変位を磁気抵抗効果で読み出すという点は共通である。
スピントルクを活用したこれらの素子のもう一つの問題点は、電流駆動型素子であるため、低消費電力化が困難な点である。スピントルクを用いたスピントロニク素子は、電流磁界を用いたものに比べれば消費電力及びスケーラビリティの観点で優れているが、それでも電圧駆動型素子に比べると低消費電力化が困難である。この問題を半導体トランジスタに例えるなら、スピントルクを用いた三端子素子はバイポーラ型トランジスタに相当するものである。
【００１２】
強磁性層の磁化の向きを制御するための技術に関して、電流磁界、スピントルクに続く第３の基本技術として、電流駆動型ではなく、次に述べるような「電圧駆動型」スピントロニクス素子が最近注目を集めている。非特許文献４及び５では、二端子素子において、絶縁体層を介して強磁性層に電圧を印加することにより、強磁性層内の「絶縁体層との」界面近傍に電界が印加され、この電界によって強磁性層の磁気異方性、特に垂直磁気異方性成分が変化する「電界誘起磁気異方性変化」現象が報告されている。この電界誘起磁気異方性変化を利用すると、理論的には電流をほとんど流さずに電圧を用いて強磁性層の磁化の向きを変化させたり反転させたりすることが可能となる。電界誘起磁気異方性変化を利用した磁化の制御技術を、ここでは「電圧駆動型」磁化制御と呼ぶことにする。この電圧駆動磁化制御の利点は、原理的には変位電流以外の電流を流さずに電圧だけで磁化の向きを制御できるため、スピントルクによる磁化制御よりもさらに低消費電力化が可能な点である。
【００１３】
特許文献５では、TMR素子を用いた電圧駆動型スピントロニクス二端子素子だけでなく、三端子素子の概念も提案され、第５の実施態様（図１３）〜第８の実施態様（図１６）に具体的な電圧駆動型スピントロニクス三端子素子の構造が提案されている。しかし、その動作原理についてはほとんど記載がない。特許文献５に図示されている三端子素子の動作原理について図１３−１６の素子構造から類推すると、これら三端子素子はどれも、実用上の問題点を有している。
【００１４】
特許文献５の第５の実施態様（図１３）の三端子素子では、電極３０（本発明の電圧印加用電極層に相当）から絶縁層１１（本発明の絶縁体層に相当）を介して磁性層１０（本発明の磁化回転層に相当）に電界を印加することによって磁性層１０の磁化の向きを変化させる。しかし、特許文献５の図１３の３端子素子では、電極３０及び絶縁層１１の膜面内方向の寸法が磁性層１０の膜面内方向の寸法よりも小さいため、磁性層１０の一部分にしか電界が印加されない。その結果、磁性層１０中の電界が印加された部分の磁化の向きが先ず変化し、その磁化の変化が「磁壁の移動」という形で磁性層１０中の他の部分に伝搬することになる。このように素子動作中に磁性層の中に磁壁が形成されると、上述の特許文献３及び４と同様の問題が生じてしまう。特許文献５の第７の実施態様（図１５）の三端子素子でも、図１３の３端子素子の場合と同様に素子動作中に磁性層の中に磁壁が形成されてしまう。
【００１５】
特許文献５の第６の実施態様（図１４）及び第７の実施態様（図１５）の三端子素子では、信号出力用電極として機能する電極４３及び電極４４が同じ磁性層（図１４の符号４２あるいは図１５の符号１０）に直接接しており、信号出力用の電流が磁性層４２、磁性層１０の中を膜面内方向に流れる。このような電極４３及び電極４４の配置では、三端子素子の信号出力部分が有している磁気抵抗効果が非常に小さくなってしまうため、三端子素子の信号出力も非常に小さくなってしまうという問題点がある。
ちなみに、本発明者らの解明によれば、三端子素子の信号出力を大きくするには、２つの信号出力用電極がそれぞれ異なる磁性層に接していて、かつ信号出力用の電流が膜面直方向に流れることが必要である。
【００１６】
特許文献５の第８の実施態様（図１６）の三端子素子では、半導体中へのスピン注入を用いているため、現在の技術レベルでは室温動作が非常に困難である。
【発明の概要】
【課題を解決するための手段】
【００１７】
本発明者らは、鋭意研究の結果、電圧駆動型スピントロニクス三端子素子であっても、特許文献５の三端子素子が有する実用上の問題点を解決した電圧駆動型スピントロニクス三端子素子を発明した。
本発明は多数の発明からなるが、本発明の第１の発明は、「順に、強磁性の磁化固定層、非磁性スペーサー層、及び強磁性の磁化回転層から成る磁気抵抗効果を示す多層膜構造を有し、前記磁化回転層の上面又は下面又は側面のいずれか一面全体を絶縁体層を介して覆う電圧印加用電極層を有し、該電圧印加用電極層に入力端子である第１端子が接続し、前記磁化回転層に第２端子が接続し、前記磁化固定層に第３端子が接続した電圧駆動型スピントロニクス三端子素子であって、前記電圧印加用電極層から電圧を印加することによって前記磁化回転層の磁化の向きが変化し、前記磁化固定層と前記磁化回転層の磁化の向きの相対角に依存して前記非磁性スペーサー層を介した磁化回転層と磁化固定層の間の電気抵抗が変化することを出力信号として利用して、電力増幅、電圧増幅又はファン・アウトなどを得ることを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第２の発明は、「順に、強磁性の磁化固定層、非磁性スペーサー層、及び強磁性の磁化回転層から成る磁気抵抗効果を示す多層膜構造を有し、前記磁化回転層の上面又は下面又は側面のいずれか一面全体を絶縁体層を介して覆う電圧印加用電極層を有し、該電圧印加用電極層に入力端子である第１端子が接続し、前記磁化回転層の残りの面に第２端子が接続し、前記磁化固定層に第３端子が接続した電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第３の発明は、「第１又は第２の発明にかかる電圧駆動型スピントロニクス三端子素子において、前記非磁性スペーサー層がトンネル障壁層であることを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第４の発明は、「第１〜第３のいずれかの発明にかかる電圧駆動型スピントロニクス三端子素子において、前記電圧印加用電極層から電圧を印加することによって、前記磁化回転層の磁化の向きが膜面内方向と膜面に垂直方向の間で変化することを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第５の発明は、「第１〜第４のいずれかの発明にかかる電圧駆動型スピントロニクス三端子素子において、前記磁化固定層の磁化の向きが面内方向を向いていることを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第６の発明は、「第１〜第４のいずれかの発明にかかる電圧駆動型スピントロニクス三端子素子において、前記磁化固定層の磁化の向きが膜面に垂直方向を向いていることを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第７の発明は、「第１〜第６のいずれかの発明にかかる電圧駆動型スピントロニクス三端子素子において、前記電圧印加用電極層が前記磁化回転層の側面を取り囲んでいることを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第８の発明は、「第１〜第７のいずれかの発明にかかる電圧駆動型スピントロニクス三端子素子において、前記磁化回転層が単磁区構造を有することを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第９の発明は、「第１〜第８のいずれかの発明にかかる電圧駆動型スピントロニクス三端子素子において、前記磁化回転層が接地されることを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
本発明の第１０の発明は、「第９発明にかかる電圧駆動型スピントロニクス三端子素子において、前記磁化固定層に信号出力用の負荷回路が接続されていることを特徴とする電圧駆動型スピントロニクス三端子素子」を提供する。
【発明の効果】
【００１８】
本発明によれば、電圧駆動型スピントロニクス三端子素子であって、初めて（１）磁性層即ち磁化固定層や磁化回転層の中に磁壁が形成されることがなくなって、（２）信号出力用の電流が磁性層即ち磁化固定層や磁化回転層の中を膜面内方向に流れることがなく、そのため磁気抵抗効果が非常に大きく、そのため信号出力も非常に大きくなって、かつ（３）半導体（中へのスピン注入）を用いていないので、現在の技術レベルで室温動作が容易に可能となった。
また、本発明の三端子素子は、5を大きく超える電力増幅率と1を超える電圧増幅率、5を大きく超えるファン・アウトを実現することができる。
磁化回転層として、単磁区構造（「単磁区」は理想であってそれに近い構造でも良い）を用いた場合には、本発明の三端子素子は、素子動作に信頼性があり、特性バラツキが少ない、超微細化が可能などの利点を有する。
さらに、CMOSに代表される半導体トランジスタと比較して、単結晶半導体基板が必要ないため、本発明の三端子素子は、低い製造コストで任意の下地層の上に作製可能、多層化が容易、高キャリア密度の金属はキャリア揺らぎの問題が無いため10 nmより小さな素子でも安定した動作が可能などの利点有する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例にかかる三端子素子の断面模式図である。
【図２】（ａ）は図１の三端子素子であって磁化固定層が面内磁化を持つものの断面模式図である。矢印は、磁化の向きを模式的に表す。同じく（ｂ）は図１の三端子素子であって磁化固定層が垂直磁化を持つものの断面模式図である。矢印は、磁化の向きを模式的に表す。
【図３】電圧の印加による磁化の回転を磁気光学Kerr効果を用いて測定するための素子の斜視模式図である。
【図４】磁化回転層の磁化の向きφと印加電圧Vin依存性の測定結果を示すグラフである。
【図５】本発明の別の実施例にかかる三端子素子の断面模式図である。
【図６】（ａ）は本発明の更に別の実施例にかかる三端子素子の断面模式図であり、（ｂ）はその平面図である。
【図７】（ａ）は図５と同じ断面模式図であるが、電気回路としての名称を付したものである。（ｂ）は（ａ）図の等価回路図である。（ｃ）は（ｂ）図の回路記号化したものである。（ｄ）は（ｃ）図の回路記号を組み込んだ最小単位の電気回路図である。
【図８】（ａ）は回路記号化した三端子素子を組み込んだ電気回路の一例を示す電気回路図である。（ｂ）は別の例の電気回路図である。
【図９】三端子素子の電力増幅率PGのゲート抵抗RG依存性を示すグラフである。
【図１０】三端子素子の電圧増幅率VGのゲート抵抗RG依存性を示すグラフである。
【図１１】三端子素子のカスケード接続の一例を示す電気回路図である。
【図１２】試作した三端子素子の断面模式図である。
【図１３】試作した三端子素子を上から観察した走査型電子顕微鏡写真である。
【発明を実施するための形態】
【００２０】
次に本発明の実施例を図面を引用して具体的に説明する。
＜実施例＞
図１に、この実施例における電圧駆動型スピントロニクス三端子素子の断面模式図を示す。素子は、図１の下側から順に、電圧印加用電極層１１、絶縁体層１２、強磁性の磁化回転層１３、非磁性スペーサー層１４、強磁性の磁化固定層１５から構成されており、電圧印加用電極層１１には入力端子（第１端子）１６が接続されており、磁化回転層１３と磁化固定層１５にはそれぞれ出力端子（第２端子）１７、出力端子（第３端子）１８が接続されている。入力端子（第１端子）１６に電圧信号を入力し、出力端子（第２端子）１７と出力端子（第３端子）１８の間に生じる電流信号あるいは電圧信号が出力信号となる。
なお、強磁性の磁化回転層１３、非磁性スペーサー層１４、強磁性の磁化固定層１５の３層構造は磁気抵抗効果を示す。例えば、非磁性スペーサー層１４が非磁性金属の場合はGMR素子、非磁性スペーサー層１４が絶縁体から成るトンネル障壁層の場合はTMR素子として機能する。
【００２１】
次に、この実施例の基本的な動作原理を図２（ａ）及び図２（ｂ）を用いて説明する。図２（ａ）と図２（ｂ）の違いは、図２（ａ）では磁化固定層の磁化が膜面内方向を向いた面内磁化であり、図２（ｂ）では磁化固定層の磁化が膜面垂直方向を向いた垂直磁化である、という点のみである。
素子動作の典型例として、出力端子（第２端子）１７を接地し、入力端子（第１端子）１６に電圧Vinを印加する。このとき、Vinとして直流電圧、パルス電圧、交流電圧などを用いることができる。電圧Vinの印加によって磁化回転層１３内の「絶縁体層１２との」界面付近に電界が誘起される結果、磁化回転層１３の垂直磁気異方性エネルギーＫｕが変化する。このＫｕの変化を用いて、磁化回転層１３の磁化の角度φを変化させることができる。例えば、Ｋｕよりも磁化回転層１３の形状磁気異方性の方が大きければ、Vin＝０の状態では磁化は面内方向を向く（φ＝０）。ここに適切な極性と大きさのVinを印加することでＫｕを増大させることができる。Ｋｕと形状磁気異方性、さらに外部磁界との相対関係に応じてφは０°から９０°の間の任意の値をとることができ、Vinを変化させることでφを０°と９０°の間で連続的に変化させることが理論上可能である。
【００２２】
次に、Vinを変化させることで磁化の角度φを０°と９０°の間で連続的に変化させることが実際に可能なことを示す実証実験の実施例を示す。この実施例では、印加電圧Vinと磁化の角度φの関係を正確に測定するため、図３のような構造の素子（試料）を作製した。この試料では、磁化回転層の磁化の向きを極磁気光学Kerr効果で測定するために、磁化固定層は意図的に省いてある。また、極磁気光学Kerr効果を測定するために、試料の上面からレーザー光を磁化回転層に照射する必要があるため、電圧印加用電極層１１には透明電体ITOを、絶縁体層１２には透明なポリイミドとMgOの積層物を用いている。このため、印加電圧Vinや外部磁界などのパラメータは、実用的な三端子素子の場合と異なる。この実施例は、あくまで電圧Vinによって磁化の角度φが連続的に変化することを実証するための実験である。垂直方向に50 Oeの定常磁界を印加したときに測定された磁化の角度φの電圧Vin依存性を図４に示す。図４より、Vinを-200 Vから+200 Vまで変化させることによって磁化回転層１３の磁化の角度φが90°（垂直磁化）から12°まで連続的に変化していることがわかる。なお、試料の構造や各層の厚さ、用いる材料を適切に選ぶことによって、より小さな印加電圧Vinで磁化の角度φを０°から９０°までの範囲で変化させることも可能である。特に、絶縁体層１２を薄くし、比誘電率の高い絶縁材料を用いれば、Vinを大幅に小さくすることが可能となる。例えば、本実験において200Vの電圧印加時にMgO層に印加されている電界強度は約５０mV/nm程度であり、通常のTMR素子で用いられるMgOトンネル障壁層の膜厚として例えば2 nmを仮定すると、約100mVで同様の効果を得ることが可能である。つまり絶縁体層１２をMgO単層とするだけでも飛躍的な低電圧駆動が可能となる。また、この実験では定常磁界を外部から印加したが、試料の周辺に永久磁石層を配置して試料に定常磁界を印加する、あるいは磁化回転層１３に隣接する磁化固定層からの交換結合を利用する、などの手法を用いれば、外部磁界を印加せずに電圧Vinのみを用いて磁化の角度φを０°と９０°の間で変化させることが可能である。
【００２３】
前述のように電圧の印加によって磁化回転層１３の磁化の向きφを０°と９０°の間で連続的に変化させることができることが実証されたので、図２（ａ）及び図２（ｂ）に示す構造の三端子素子の動作原理の説明に戻る。磁化回転層１３の磁化の角度φが変化すると、磁化固定層１５と磁化回転層１３の磁化の相対的な角度θも変化する。磁化固定層１５が面内磁化を持つ図２（ａ）の場合は|θ|＝|φ|、磁化固定層１５が垂直磁化を持つ図２（ｂ）の場合は|θ|＝９０°−|φ|となる。いずれの場合も、電圧Vinの印加によって、|θ|を０°と９０°の間で連続的に変化させることができる。ここで、磁化回転層１３、非磁性スペーサー層１４、磁化固定層１５の３層構造は磁気抵抗効果を示すため、磁化回転層１３と磁化固定層１５の間の電気抵抗（あるいは出力端子１７と１８の間の電気抵抗）Ｒは、θに依存して変化する。以下、図２（ａ）の場合（磁化固定層１５が面内磁化の場合）を例にとって説明すると、電気抵抗Ｒは、θ＝0°で最小値（RPと記す）をとり、θ＝180°で最大値（RAPと記す）を示す。θ＝90°における電気抵抗（R90と記す）は (RP＋RAP)/2 の値になる。つまり、電圧印加用電圧層１１に電圧Vinを入力することによって、磁化回転層１３と磁化固定層１５の間の電気抵抗Ｒを、RPとR90の間で連続的に変化させることができる。なお、前記磁気抵抗素子構造の磁気抵抗比（MR比）はMR＝(RAP−RP)/RPと定義される。
【００２４】
入力電圧Vinに依存して電気抵抗Ｒが変化すれば、出力端子１７と１８の間で出力信号を得ることが可能となる。例えば、出力端子（第２端子）１７と出力端子（第３端子）１８の間に予め電圧を印加しておけば、電流信号として出力を取り出すことができる。あるいは出力端子（第２端子）１７と出力端子（第３端子）との間に予め電流を流しておけば、電圧信号として出力を取り出すことができる。以上のような原理により、図２（ａ）及び図２（ｂ）に示した三端子素子はトランジスタとして動作する。
【００２５】
図２の三端子素子でどの程度の増幅性能が得られるのかについては後述する。その前に、図２に示した三端子素子の構造に基づく、より具体的な素子構造の例を図５及び図６に示す。図５の三端子素子は、下から順に電圧印加用電極層１１、絶縁体層１２，磁化回転層１３，非磁性スペーサー層１４、磁化固定層１５の多層構造を有する。通常、磁化回転層１３は例えば0.5 nm〜3 nmと非常に薄いので、これに出力端子（第２端子）１７を接続するために電極層１９を設けることが望ましい。この電極層１９として、磁化回転層１３そのものを用いることもできる。つまり、磁化回転層１３を非磁性スペーサー層１４や磁化固定層１５よりも大きめに作製し、磁化回転層１３に出力端子（第２端子）１７を直接接続してもよい。図５に示した三端子素子では、電圧印加用端子１１を基板側に配置した方が素子作製プロセスが容易となるが、磁化固定層１５を基板側に配置することも理論上は可能である。
【００２６】
図６の三端子素子は、図６（ｂ）（平面図）に示すように同心円形状を成し、中心に近い小円の内側が「磁化回転層１３／非磁性スペーサー層１４／磁化固定層１５からなる磁気抵抗効果を示す多層構造」であり、中間の円と小円の間の輪体状の部分が絶縁体層１２であり、一番外側の大円と中間の円との間の輪体状の部分が電圧印加用電極層１１である。この電圧印加用電極層１１は、絶縁体層１２を介して磁化回転層１３の側面全体を覆っている。図６の三端子素子の構造は、図５の構造よりも製造プロセスは複雑になるが、素子が微細化するほど磁化回転層１３への電圧の印加効率が向上するためスケーラビリティの観点で優れている。図６の三端子素子では、磁化回転層１３を基板側に配置することも、あるいは磁化固定層１５を基板側に配置することも、可能である。
【００２７】
次に、上述の三端子素子の信号増幅性能について述べる。ここでは、図２（ａ）に示す面内磁化を持つ磁化固定層１５と、図５に示す素子構造を例に用いて、増幅性能の見積もりを行う。なお、図２（ｂ）のような垂直磁化の磁化固定層や図６のような素子構造を用いた場合でも、増幅性能は基本的に同様に見積もることができる。図７（ａ）は、図５に示した三端子素子の構成要素の電気回路としての名称、図７（ｂ）は三端子素子の等価回路図、図７（ｃ）は三端子素子の回路記号の定義、図７（ｄ）は三端子素子を組み込んだ回路の最小単位を表す。図７（ｂ）において、RG、CGはそれぞれゲート電極とソース電極の間の電気抵抗とキャパシタンス、RMTJはソース電極とドレイン電極の間の電気抵抗（磁気抵抗効果に依って変化する可変抵抗）、RSはソース電極の配線部分の電気抵抗を表す。このような構成要素から成り立つ三端子素子を、図７（ｃ）に示す回路記号で表記する。図７（ｄ）は、この三端子素子を回路の中に組み込んだときの最小単位の一例である。この場合、ソース端子を接地し、予めドレイン端子に電圧VDを印加しておく。ゲート端子に電圧信号としてVGを入力するとRMTJが変化し、ドレイン端子に流れる電流IDが変化する変化量を出力信号として取り出すことでトランジスタ動作が実現される。
【００２８】
次に、図７（ｄ）に示す回路により得られる電力増幅率（以下、Power Gainを略してPGと記す）について説明する。信号出力を取り出すために、図８（ａ）に示すように三端子素子のドレイン端子に負荷抵抗RLを接続し、この負荷抵抗内で消費される電力から電力出力を見積もる。ゲート端子に入力する電圧Vinとして振幅vin、周波数ωの交流電圧（Vin=vin・exp(-iωt)、tは時間）を用い、ゲート端子に入力される交流電力Pinと負荷抵抗で消費される電力の交流成分ΔPoutの比から、三端子素子の電力増幅率を見積もる。磁化回転層の磁化の向きを面内方向から垂直方向まで変化させるのに必要な交流電圧振幅（v90と記す）を入力した場合の入力電力Pinは、次式（数１）のようになる。
【数１】
2014053546.tif 000003
ここで、数式１は、交流電圧源の出力インピーダンスに比べてRGが非常に大きい場合の近似式である。
【００２９】
ドレイン端子に直流電圧VDを印加したときに負荷抵抗で消費される電力Pout（磁化の相対角θの関数）は次式（数２）のようになる。
【数２】
2014053546.tif 000004
ゲート端子に振幅v90の交流電圧を入力した場合、θは0°と90°の間で振動する。その結果、負荷抵抗RLに生じる交流電力の振幅ΔPoutは、次式（数３）のようになる。
【数３】
2014053546.tif 000005
ここで、数式３の右辺は、出力電力振幅が最大になるようにRLの値を選択した場合、つまりインピーダンス・マッチングを取った場合に得られる最大の出力電力振幅である。
【００３０】
三端子素子の電力増幅率PGは、数式３を数式１で割ることで得られ、次式（数４）のようになる。
【数４】
2014053546.tif 000006
【００３１】
次に、数式４に実際の素子パラメータを入れて、三端子素子の電力増幅率PGを見積もる。実際に作製した三端子素子（後述）から、RP＝2.3 kΩ、RS＝0.5 kΩ、MR＝120%、R90＝1.6 kΩという実測値が得られたので、これらの値を数式４に代入する。また、v90としては約1 Vが現実的な最高値であるため、この値を用いる。VDとしては、トンネル障壁層に印加される電圧が素子破壊電圧よりも十分低くなるように考慮して、VD＝3 Vという値を用いる。これらのパラメータを数式４に代入することで得られる電力増幅率PGをゲート抵抗RGの関数として表したものを図９に示す。ここで、ゲート抵抗RGを変数とした理由は、ゲート絶縁層の材料や厚さを変えることによって、ゲート抵抗RGの値を数桁の範囲で容易に変えることができるためである。
【００３２】
図９から分かるように、ゲート抵抗RGを例えば10 kΩ以上に設定すれば、10を超える大きな電力増幅率が得られる。これは、ゲート抵抗RGを大きくすることによって、入力電力を小さくできるためである。例えば、実際に作製した三端子素子（後述）のゲート抵抗RGの値は30 kΩであるので、電力増幅率は30となる。以上のように、本発明の三端子素子は、大きな電力増幅率を得ることができる。
【００３３】
次に、図７（ｄ）の回路により得られる電圧増幅率（以下、Voltage Gainを略してVGと記す）について説明する。電圧信号を取り出すために、図８（ｂ）に示す三端子素子のドレイン端子と負荷抵抗RLの間に電圧出力端子を設定し、ここから出力電圧Voutを取り出す。この出力電圧Voutは次式（数５）のようになる。
【数５】
2014053546.tif 000007
【００３４】
電力増幅率を見積もった場合と同様に、磁化回転層の磁化の向きを面内方向から垂直方向まで変化させるのに必要な交流電圧振幅v90の交流電圧をゲート端子に入力したときに得られる出力電圧Voutの交流振幅ΔVoutは、次式のようになる。
【数６】
2014053546.tif 000008
ここで、数式６の右辺は、出力電圧振幅が最大になるようにRLの値を選択した場合、つまりインピーダンス・マッチングを取った場合に得られる最大の出力電圧振幅である。
【００３５】
三端子素子の電圧増幅率VGは、数式６を入力電圧振幅v90で割ることで得られ、次式（数７）のようになる。
【数７】
2014053546.tif 000009
【００３６】
次に、数式７に実際の素子パラメータを入れて、三端子素子の電力増幅率PGを見積もる。電力増幅率PGを見積もる際に用いたパラメータと同じパラメータを数式７に代入することで得られる電圧増幅率VGをゲート抵抗RGの関数として表したものを図１０に示す。ゲート抵抗RGとして約1 kΩ以上の値を用いると、2を超える電圧増幅率VGが得られる。例えば、実際に作製した３端子素子（後述）のゲート抵抗RGの値は30 kΩであるので、2を超える電圧増幅率を得ることが可能である。
【００３７】
次に、本発明の三端子素子により得られるファン・アウトについて述べる。ファン・アウトを見積もるための基本回路として、図１１に示す「一つの三端子素子の出力側と複数個の三端子素子の入力側をカスケード接続した回路」を用いる。予めドレイン端子に電圧VDを印加しておき、回路上流の三端子素子のゲート端子にパルス電圧信号Vinを入力すると、これに対応したパルス電圧信号Voutがソース端子から出力される。この電圧信号Voutをカスケード接続された複数個の三端子素子のゲート端子に入力することにより、一つの三端子素子で複数個の三端子素子を駆動することができる。このようなカスケード接続において、一つの三端子素子からの出力で何個の三端子素子を駆動できるかを示す数値がファン・アウトである。ファン・アウトが１の場合、一つの三端子素子が１つの三端子素子しか駆動できないため、論理回路を構成することはできない。一方、ファン・アウトが２以上あれば、一つの三端子素子が２つ以上の三端子素子を駆動できるため、論理回路を構成することが可能となる。本発明の素子は５を超えるファン・アウトを得ることができるので有用である。
【００３８】
ファン・アウトを見積もるための数式は極めて煩雑なため割愛するが、図１１に示すカスケード接続回路と上述の回路パラメータを用いてファン・アウトを見積もると、電圧増幅率ＶＧが１よりも小さい場合はファン・アウトが１よりも小さくなる。一方、電圧増幅率ＶＧが１よりも大きい場合、５を超える大きなファン・アウトが得られる。このような特性を定性的に説明すると、図９に示されたように三端子素子が非常に大きな電力増幅率PGを有しているため、最初の入力電圧信号よりも大きな電圧信号を下段の三端子素子に入力できさえすれば、多数の三端子素子を駆動するだけの駆動能力があるためである。
【００３９】
上述のようなカスケード接続の回路では、予めドレイン端子に電圧VDを印加しておく必要があるが、常にドレイン電圧VDを印加し続けると、常にリーク電流がドレイン端子に流れることになり、静的な消費電力、つまり待機電力が増大してしまう。この問題は、ドレイン電圧VDにもパルス電圧を用い、回路が動作する瞬間にのみドレイン電圧VDを印加することによって解決できる。
【００４０】
次に、回路パラメータを正確に把握するために試作した三端子素子について説明する。試作した素子の断面構造模式図を図１２に示す。磁化固定層１０５、ルテニウム層１０６、コバルト鉄層１０７の３層構造は、積層フェリ構造と呼ばれる積層構造であり、磁化固定層１０５とコバルト鉄層１０７はルテニウム層１０６を介して反平行磁化配置となっている。この積層フェリ構造の磁化の向きは、その上に積層された交換バイアス用の反強磁性層１０８によって固定されており、その結果、磁化固定層１０５の磁化の向きは膜面内の一方向に固定されている。磁化回転層１０３内の「その上下に位置する酸化マグネシウム層との」界面には垂直磁気異方性が誘起されている。この三端子素子の上方向から走査型電子顕微鏡を用いて観察した写真を図１３に示す。この三端子素子から、前述のような素子パラメータが測定された。
【００４１】
図１２の素子では、磁化固定層１０５の横寸法が340 nm、ソース端子の横数法が5 μmであるが、最先端の微細加工技術を用いることにより100 nmよりも小さな三端子素子を作製することが可能である。さらに、強い垂直磁気異方性を有する垂直磁化膜を磁化固定層として用いれば、10 nmより小さな磁化固定層を作製することも理論上可能である。また、図１２の三端子素子は図５に示した構造を有しているが、図６の構造を有する三端子素子を作製すれば、10 nm程度の超微細な磁化回転層に効率よくゲート電圧を印加することが可能となる。図１２に示した三端子素子は、あくまで一例であり、この他にも種々の構造をした素子、例えば、図１に示す三端子素子を作製することができる。
【００４２】
次に、三端子素子の電圧印加用電極層や強磁性層、絶縁体層に利用可能な材料について説明する。
電圧印加用電極層の材料としては、例えば金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、及びルテニウム（Ｒｕ）などの金属、貴金属又は遷移金属あるいはそれらの金属の合金、多結晶シリコン、シリコンとニッケル、コバルト又はチタン等の高融点金属との化合物であるシリサイド、カーボンナノチューブやグラフェン等のカーボン材料を用いることができる。この電極層は積層構造体であっても良い。場合によっては、この電極層の材料は非磁性のものが好ましい場合もある。
電圧印加用電極層の膜厚としては、不必要に厚くすることは素子微小化、製造プロセス時間短縮の弊害となるだけでなく、現行のCMOSプロセスとの適応性を損なうため望ましくないが、一方で極端に薄くすることは電気抵抗の増大を招く。このため、電圧印加用電極層の膜厚は材料にもよるが、例えば5nmから1μm、より好ましくは10nmから100nmにあると良い。
室温において安定した磁気抵抗特性を得るという観点から、磁化回転層には鉄(Fe)、コバルト(Co)、ニッケル(Ni)のうち少なくとも１元素を含む遷移金属・合金を用いることが好ましい。特に、非磁性スペーサー層に絶縁体を用いる場合には、高い磁気抵抗比を得るために、磁化回転層に鉄を含む強磁性金属・強磁性合金を用いることがより好ましい。より具体的には、酸化マグネシウムとの界面磁気異方性により垂直磁気異方性を付与させたCoFeBなどが挙げられる。
【００４３】
元々、垂直磁気異方性の大きな材料ほど、電圧印加により誘起される垂直磁気異方性の変化が大きくなる傾向がある。この観点から磁化回転層に適用可能な材料として、（１）Fe-Pt、Fe-Pd、Co-Pt、Co-Pd、Mn-GaなどのＬ10規則構造の合金、（２）異種強磁性金属又はその合金の多層膜、あるいは（３）「強磁性金属又はその合金」と「非磁性金属又はその合金」を積層した多層膜、（４）希土類元素ネオジウム（Ｎｄ）、サマリウム（Ｓｍ）、テルビウム（Ｔｂ）などの磁性元素を含む化合物又はその合金、（５）Coを含むHCP構造の金属又はその合金、（６）界面磁気異方性を利用した薄いCo-Fe-B合金層等からなる層を用いることもできる。磁化固定層に関しても磁化回転層と同様の種々の磁性材料や多層膜を用いることができる。
【００４４】
磁化回転層の膜厚は出力端子側と入力端子側からの異なる要求を考慮して、適切に設計する必要がある。入力側の電圧による磁化回転層の制御に関しては、低電圧で大きく磁化方向の変化を誘起できることが望ましいため、できるだけ薄くすることが望ましい。例えば、磁化回転層の厚さは5 nm以下、より好ましくは3 nm以下、さらに好ましくは2 nm以下の範囲にあるとよい。一方で出力側からの観点では、磁化回転層を薄くしすぎると、（i）磁気抵抗効果の低下や（ii）ソース抵抗の増大による出力の低下を招くため、磁化回転層の厚さを0.5 nmよりも薄くすることは好ましくない。このため、磁化回転層の厚さは約0.5 nm以上、より好ましくは1 nm以上、さらに好ましくは1.5 nm以上の範囲にあるとよい。
磁化固定層の膜厚には大きな制約はないが、約2 nmから10 nmの間であれば素子作製が容易である。
【００４５】
非磁性スペーサー層の材料としては、トンネル磁気抵抗効果（TMR)を示すアルミニウム、マグネシウム、ハフニウム、セリウム、ストロンチウム、タンタル、チタンなどの金属の酸化物、窒化物、フッ化物を用いることができる。そのうちマグネシウムを含む元素の酸化物やマグネシウムとアルミニウムを含む元素の酸化物などが好ましい。その中でも特に（001）結晶面が優先配向した単結晶又は多結晶の酸化マグネシウムが有効である。
また、巨大磁気抵抗効果（GMR)を示す金（Au）、銀（Ag）、銅（Cu）、アルミニウム（Al）、クロム（Cr）、ルテニウム（Ru）などの貴金属や遷移金属元素も使用される。
非磁性スペーサー層の膜厚としては、例えば、酸化マグネシウム等のスペーサー層の場合は約1 nmから3 nmの範囲、金属のスペーサー層の場合は約1 nmから10 nmの範囲にあることが望ましい。
【００４６】
絶縁体層の材料としては、（１）アルミニウム、マグネシウム、ハフニウム、セリウム、ストロンチウム、タンタル及びチタンなどの金属の酸化物、窒化物、又はフッ化物などを含む非磁性の絶縁体材料、あるいは（２）Fe、Co、Niなどの磁性元素を含む強磁性又はフェリ磁性の遷移金属酸化物、さらには上記の（１）非磁性の絶縁材料と（２）磁性酸化物の積層構造などを用いることができる。
電圧による磁化回転層の磁化方向制御は、電圧印加により磁化回転層内の「絶縁体層との」界面近傍に誘起される蓄積電荷量に依存するため、絶縁体層に用いる材料としては室温で高い比誘電率を有する誘電体を用いることがより好ましい。具体的には、強誘電体材料であるBaTiO３にSr、Sn、La、Zr、Ca、Ｙ、Nd、Sm及びDy等を添加して強誘電キュリー温度及び誘電率を制御した材料、鉄や鉄コバルト合金との格子ミスマッチが１〜２％と小さくエピタキシャル成長が可能なBaTiO３、IIIＢ元素の酸化物（Y２O３及びLa２O３等）、IVＢ元素の酸化物（ZrO２及びHfO2等）、並びにＶＢ元素の酸化物（Ta２O５等）やTiO２などが有効である。また、絶縁体層のＲＡ積は、上述の電圧増幅率を得るための要請から、約1 kΩ以上であることが好ましい。
【産業上の利用可能性】
【００４７】
本発明の三端子素子は、電流駆動型ではなく電圧駆動型であることから低消費電力であり、室温動作が可能、微細化が可能であることから、次世代型トランジスタ（電力増幅素子、電圧増幅素子、論理演算素子など）として有用である。
【符号の説明】
【００４８】
１１…電圧印加用電極層、１２…絶縁体層、１３…強磁性の磁化回転層、１４…非磁性スペーサー層、１５…強磁性の磁化固定層、１６…入力端子（第１端子）、 １７…出力端子（第２端子）、１８…出力端子（第３端子）、１９…電極層、１０１…ゲート電極層、１０２…絶縁体層（酸化マグネシウム(001)層：RA積1.7 MΩμm2）、１０３…磁化回転層（厚さ2 nmのコバルト鉄ホウ素層）、１０４…トンネル障壁層（酸化マグネシウム(001)層：RA積70 Ωμm2）、１０５…磁化固定層（厚さ2.2 nmのコバルト鉄ホウ素層）、１０６…ルテニウム層（厚さ0.9 nm）、１０７…コバルト鉄層（厚さ2.5 nm）、１０８…交換バイアス用の反強磁性層（厚さ15 nmの白金マンガン層）
【図１】
2014053546.tif 000010
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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