(57)【要約】      （修正有）【課題】Ｓｉ基板上に発光素子と受光素子を形成することで高効率で温度特性に優れており、かつヘテロエピタキシャル成長を必要とせず、また、光導波路との位置制御も容易な、製造工程が簡便な光配線デバイスおよびその製造方法を提供する。【解決手段】光配線デバイスは、シリコン基板１０１上に、同一の層構造からなる発光素子２１０と受光素子２４０が形成されている。そして、これら発光素子２１０および受光素子２４０の少なくとも一部は絶縁体２２８中に埋め込まれており、この絶縁体２２８の上部に発光素子２１０および受光素子２４０と分布結合的に光学結合している光導波路２３０が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコン基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された窒素酸化シリコン導波路と、前記窒素酸化シリコン導波路上に形成されたシリコン導波路とを備え、前記シリコン導波路の一端または両端に、先端に向かって横幅が漸減するテーパ構造を備え、前記シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させるか、あるいは前記窒素酸化シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させることを特徴とする光配線デバイス。
【請求項２】
前記シリコン基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された窒素酸化シリコン導波路と、前記窒素酸化シリコン導波路上に形成されたシリコン導波路とは、前記シリコン基板上に形成された凹部の上に形成されていることを特徴とする請求項１記載の光配線デバイス。
【請求項３】
前記シリコン導波路の前記テーパ構造はポリイミドまたは酸化シリコンによって覆われていることを特徴とする請求項１または請求項２記載の光配線デバイス。
【請求項４】
前記シリコン導波路の一部は発光素子または受光素子と分布結合的に光学結合していることを特徴とする請求項１乃至請求項１３のいずれか１項記載の光配線デバイス。
【請求項５】
前記窒素酸化シリコン導波路と前記テーパ構造を備えた複数本のシリコン導波路とを具備し、前記窒素酸化シリコン導波路の一端で前記複数本のシリコン導波路の少なくとも一本を伝播する光を窒素酸化シリコン導波路に結合し、前記窒素酸化シリコン導波路を伝播する光を、他の一端で前記複数本のシリコン導波路の少なくとも一本に結合することを特徴とする請求項１乃至請求項４のいずれか１項に記載の光配線デバイス。
【請求項６】
互いに異なる波長で発光する複数個の発光素子と、前記テーパ構造を備えた複数本のシリコン導波路と、前記窒素酸化シリコン導波路とを備え、前記互いに異なる波長で発光する複数個の発光素子の光出力を前記複数本のシリコン導波路の一端に結合して伝播させ、前記複数本のシリコン導波路の他の一端において前記テーパ構造を介して前記窒素酸化シリコン導波路に結合し伝播させることを特徴とする請求項１１または請求項２に記載の光配線デバイス。
【請求項７】
前記窒素酸化シリコン導波路と、前記テーパ構造を備えたシリコン導波路とを備え、前記窒素酸化シリコン導波路を伝播する、前記互いに異なる波長で発光する複数個の発光素子の出力光を、前記窒素酸化シリコン導波路の一端において、前記テーパ構造を介して前記シリコン導波路に結合し伝播させることを特長とする請求項６記載の光配線デバイス。
【請求項８】
前記テーパ構造を備えたシリコン導波路と、複数個のリング型波長フィルタと、曲がり導波路部を備えた複数本のシリコン導波路とを備え、前記テーパ構造を備えたシリコン導波路を伝播する前記複数の波長で発光する複数個の発光素子からの出力光を、前記テーパ構造を備えたシリコン導波路の一端で前記複数個のリング型波長フィルタを介して、前記曲がり導波路部を備えた複数本のシリコン導波路に結合し伝播させることを特徴とする請求項７記載の光配線デバイス。
【請求項９】
前記テーパ構造を備えたシリコン導波路は、アモルファスシリコンを加工することにより形成されたことを特徴とする請求項１ないし請求項８のいずれか１項に記載の光導波路デバイス。
【請求項１０】
シリコン基板上に、酸化プロセスにより形成された光導波路が形成されており、この光導波路上に発光素子若しくは受光素子が光学的に結合されていることを特徴とする光配線デバイス。
【請求項１１】
上記発光素子若しくは受光素子は化合物半導体であることを特徴とする請求項１０記載の光配線デバイス。
【請求項１２】
半導体基板上に形成された、発光素子若しくは受光素子を構成する層を有するエピタキシャル成長層を、導波路が形成されたシリコン基板上に接合させる工程と、前記半導体基板を除去する工程と、前記発光素子若しくは受光素子を形成する工程とを有することを特徴とする光配線デバイスの製造方法。
【請求項１３】
エピタキシャル成長層が形成されている化合物半導体基板からなる第一の基板において、その上に誘電体膜を堆積する工程と、これを研磨して平坦化する工程と、導波路パターンが形成されているシリコン基板からなる第二の基板において、その上に誘電体膜を堆積若しくは酸化膜を熱酸化により形成する工程と、これを研磨して平坦化する工程と、第一の基板および第二の基板の平坦化面を接合させる工程、とを有することを特徴とする請求項１２記載の光配線デバイスの製造方法。
【請求項１４】
シリコン基板上に、固相成長プロセスにより形成されたＳｉ単結晶からなる導波路が形成されており、この光導波路と近接して発光素子若しくは受光素子が光学的に結合されていることを特徴とする光配線デバイス。
【請求項１５】
シリコン基板上に形成された第１のクラッド層と、前記第１のクラッド層上に形成されたコア層と、前記第１のクラッド層と前記コア層とを覆う第２のクラッド層とを具備し、前記コア層は、シリコン層であり、前記第１及び第２のクラッド層は、シリコン酸化膜若しくはシリコン窒化膜である、請求項１０ないし請求項１４のいずれか１項に記載の光配線デバイス。
【請求項１６】
シリコン基板上に形成された第１のクラッド層と、前記第１のクラッド層上に形成されたコア層と、前記第１のクラッド層と前記コア層とを覆う第２のクラッド層とを具備し、前記コア層および前記第２のクラッド層を形成にはシリコン窒化膜をマスクとし、  ＬＯＣＯＳ（Local Oxidation of Silicon）酸化を施す工程を含む、請求項１５記載の光配線デバイスの製造方法。
【請求項１７】
前記コア層および前記第２のクラッド層を加工する工程は、  前記のシリコン窒化膜をマスクとし、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化を施してシリコン酸化膜を形成する工程を含み、  前記マスクのシリコン窒化膜を除去する工程は、  前記マスクと前記ＬＯＣＯＳ酸化により形成されたシリコン酸化膜とを除去する工程を含む、  請求項１６に記載の光配線デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、発光素子、受光素子、光導波路が同一の基板上に集積されている光配線デバイスおよびその製造方法に関するものである。
【背景技術】
【０００２】
近年のＬＳＩの高集積化に伴い、ＬＳＩ内部の回路の微細化が進んでいる。この微細化により、配線断面積は減少し、隣接する配線間の距離が狭くなる。従って、ＬＳＩ内部の配線抵抗が増大し、配線間の容量が増大する。その結果、配線抵抗と配線容量で決定される配線遅延時間が増大し、更なるＬＳＩの高速化が困難となってくる。
このようなＬＳＩの高集積化に伴う配線遅延の問題を解決する技術として、光配線技術が注目されている。光配線技術は、光導波路を用いて光信号を伝送する方式であり、上記のような微細化に伴う配線抵抗や配線間容量の増大が発生せず、更なる動作速度の高速化が期待できる。このような光配線を用いて信号伝送を行うＬＳＩとして、光電気混載ＬＳＩが提案されている。
【０００３】
光電気混載ＬＳＩとは、各機能ブロックによる信号処理は電気で行われ、これらの機能ブロック間は光信号で伝送する方式を用いたＬＳＩである。このような光電気混載ＬＳＩにおいては、信号処理が行われた電気信号を光信号に変換する素子、すなわち発光素子および伝送する光信号を電気信号に変換する素子、すなわち受光素子が必要である。
電気信号を光信号に変換する素子としては、端面発光レーザや面発光レーザ（VCSEL:Vertical Cavity Surface Emitting Laser）、マイクロリングレーザなどの半導体レーザが用いられており、ＧＨｚ帯での動作の報告例もある。
【０００４】
これらの半導体レーザと光導波路の集積形態としては、（１）光導波路の上部にウェハ接合によりレーザ構造が形成されたもの、（２）光導波路とレーザ構造が有機膜を介して接着されたもの、（３）基板であるＳｉ上に直接搭載されたものなどが知られている。上記（１）の構造はレーザ構造下部に空気層を有するため、レーザ部で発生した熱を効率よく放熱することが難しく、良好な温度特性が得られていない。また、上記（２）の構造は有機膜上にレーザ素子が形成されているため、やはり放熱性が悪く、良好な温度特性が得られない。これに加えて、レーザ素子と光導波路の間に有機膜層が存在していることから、レーザ素子からの出力光を効率よく光導波路に結合させることが難しい。一方、上記（３）の構造は、発光素子がＳｉ基板上に形成されることから、放熱性は改善されることが期待されるが、光導波路に対してレーザ素子を配置する際、高効率の光結合を得るためには一定のアライメント精度が必要とされ、さらには一つ一つの素子をマウントする必要があるため、量産性に課題が残る。
【０００５】
これらのことから、Ｓｉ基板上に空気や有機物等の放熱性において劣る層を介することなく、ウェハーレベルで発光素子および受光素子層を形成することが望まれている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０―１５２２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施の形態の課題は、Ｓｉ基板上に発光素子と受光素子を形成することで高効率で温度特性に優れており、かつヘテロエピタキシャル成長を必要とせず、また、光導波路との位置制御も容易な、製造工程が簡便な光配線デバイスおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本実施の形態による光配線デバイスは、シリコン基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された窒素酸化シリコン導波路と、前記窒素酸化シリコン導波路上に形成されたシリコン導波路とを備え、前記シリコン導波路の一端または両端に、先端に向かって横幅が漸減するテーパ構造を備え、前記シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させるか、あるいは前記窒素酸化シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させることを特徴とするものである。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例である光配線デバイスの上面図および断面図である。
【図２】図２は、実施例である光配線デバイスの断面図である。
【図３】図３は、実施例の光配線デバイスの製造過程を示す断面図である。
【図４】図４は、実施例の光配線デバイスの製造過程を示す断面図である。
【図５】図５は、実施例の光配線デバイスの製造過程を示す断面図である。
【図６】図６は、実施例の光配線デバイスの製造過程を示す断面図である。
【図７】図７は、実施例の光配線デバイスの製造過程を示す断面図である。
【図８】図８は、実施例の光配線デバイスの製造過程を示す断面図である。
【図９】図９は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１０】図１０は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１１】図１１は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１２】図１２は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１３】図１３は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１４】図１４は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１５】図１５は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１６】図１６は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１７】図１７は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１８】図１８は、実施例の光配線デバイスの製造過程を示す断面図である。
【図１９】図１９は、実施例の光配線デバイスの製造過程を示す断面図である。
【図２０】図２０は、実施例である受光素子の上面図である。
【図２１】図２１は、直線形状レーザ発光素子を用いた光配線デバイスの一例を示す図である。
【図２２】図２２は、直線形状レーザ発光素子を用いた光配線デバイスの他の例を示す図である。
【図２３】図２３は、直線形状レーザ発光素子を用いた光配線デバイスのさらに他の例を示す図である。
【図２４】図２４は、電子回路を形成した基板上に光配線デバイスを配置する実施例を示す断面図である。
【図２５】図２５は、実施例の導波路構造を示す斜視図である。
【図２６】図２６は、実施例の導波路構造を示す断面図である。
【図２７】図２７は、実施例の導波路構造を示す上面図である。
【図２８】図２８は、発光体と導波路の結合構造の一例を示す概略図である。
【図２９】図２９は、発光体と導波路の結合構造の一例を示す概略図である。
【図３０】図３０は、従来の光配線デバイスの一例を示す図である。
【図３１】図３１は、従来の光配線デバイスの一例を示す図である。
【図３２】図３２は、実施例であるＬＯＣＯＳを用いて光配線デバイスを製造する方法の一例を示す工程説明図である。
【図３３】図３３は、実施例であるＬＯＣＯＳを用いて光配線デバイスを製造する方法の一例を示す詳細工程説明図である。
【図３４】図３４は、実施例であるＬＯＣＯＳを用いて光配線デバイスを製造する方法の他の例を示す詳細工程説明図である。
【図３５】図３５は、実施例であるＬＯＣＯＳを用いて光配線デバイスを製造する方法のさらに他の例を示す詳細工程説明図である。
【図３６】図３６は、実施例の光配線デバイスを組み込んだシステムの一例を示す図である。
【図３７】図３７は、実施例であるシリコン導波路を形成する工程の一例を説明するための図である。
【図３８】図３８は、実施例であるシリコン導波路を形成する工程の他の例を説明するための図である。
【図３９】図３９は、実施例であるシリコン導波路を形成する工程のさらに他の例を説明するための図である。
【発明を実施するための形態】
【００１０】
以下、本実施の形態である光配線デバイス及びその製造方法を完成するに至った開発経緯を説明する。
上述の発光素子、受光素子、光伝送路を同一の基板上に形成する光配線デバイスにおいて、Ｓｉ基板上にレーザ構造と受光素子とを集積化する構造として、Ｓｉ基板上に化合物半導体を選択的に成長することで発光および受光素子を形成し、両者を光配線で光学的に結合する構造が考えられる。この構造においては、選択性成長後に光素子を形成するので、個別に素子を集積するのとは異なり、この点においては、一定の量産性が期待できる。しかしながら、一般にＳｉ基板上へのヘテロエピタキシャル成長においては結晶性に問題があり、これを克服するためには相当の厚さの結晶成長が必要となる。実際、この技術においては、素子膜厚以外に４μｍもの厚さの結晶成長を行っており、量産化を考えた場合、製造コストや時間の点で改善が望まれる。さらに、この技術においては、高屈折率導波路を斜めに研磨することで光の向きを横方向に変換し、光配線を形成している。しかしながら通常光配線に用いられるＳｉ光導波路の典型的な幅は約５００ｎｍと非常に微細である。発光素子からはある広がり角をもって光は出射されるため、効率よく光配線層に結合させるにはスポットサイズ変換機構が必要である。
【００１１】
また、発光素子と絶縁膜からなる光導波路とこの導波路と光学的に結合する受光素子とからなる半導体装置も知られている。この例では発光素子形成のためと導波路および受光素子形成のために二回のＳｉＧｅＣやＳｉＧｅ混晶のエピタキシャル成長を必要とする。一般にＳｉ系のエピタキシャル成長は成長速度が遅いため長い成長時間を要する。これを二度も行うのは、量産化を考えた場合、製造コストや時間の点で不利であり、改善が望まれている。さらに、この技術においては、発光素子として、ＳｉＧｅＣを用いているが、この材料は直接遷移型であるとはいえ、現状ではデバイス化した際の発光効率や消費エネルギーなどの点において、未知数の部分が多く、高効率低消費エネルギー化においてこれまで多くの研究がなされているＧａＡｓやＩｎＧａＡｓなどの化合物半導体を使用できることが望ましい。
【００１２】
以上述べたように、Ｓｉ基板上に放熱性の悪い層を介することなく、また、ヘテロエピタキシャル成長を行わずに、化合物半導体からなる光素子を形成し、かつ、この光素子と光導波路との光結合を量産性に優れた方法、たとえばリソグラフィーの精度で制御できる素子構造が望まれている。
【００１３】
一方、導波路については、近年のシリコン・フォトニクス技術の進展により、高屈折率のシリコン導波路を利用して極めて微細で急な曲がりにおいても低損失な導波路の実現が可能となり、シリコンＬＳＩのチップ上へも光配線の導入が可能となりつつある。  こうした技術は、ＬＳＩ上のＣＭＯＳ論理回路だけでなく、急速に大容量化が進むメモリとのインターフェースにおいても、高速かつ小型・低消費電力化を実現する鍵となる技術として、日増しに重要性が高まっている。また、シリコン導波路は屈折率が同程度の化合物半導体の発光デバイスや受光デバイスとの光結合にも適しており、化合物半導体ウエハとシリコン導波路を接合してＬＳＩチップ上に光送受信ユニットを小型集積化できるというメリットもある。さらには、アモルファスシリコンを用いた導波路の低損失化も進んでおり、これにより高価なＳＯＩ基板上の結晶シリコンを使わずに、低コストのシリコン光配線も可能となりつつある。
【００１４】
しかしながら、現状ではシリコン導波路は伝播損失が１ｄＢ／ｃｍ以上あるため、光配線化のメリットが顕著になる数ｃｍ〜数十ｃｍ以上の比較的長距離の光配線には適していない。このような長距離では、むしろ窒素酸化シリコンやポリマーの導波路を用いた方が、はるかに低損失で大容量の信号伝送が可能となる。したがって、これを窒素酸化シリコンやポリマー導波路、化合物半導体の光デバイスとともに同一のシリコンウエハ上に集積化できれば、実用的なチップ上の光配線の実現に大きく近づくことになる。
【００１５】
しかし一方で、アモルファスシリコン導波路は２００℃以上の高温では、劣化して光伝播損失が著しく増大することが知られており、高温プロセス（３００〜５００℃）が必要となる窒素酸化シリコンとの集積化が難しいという問題があった。
【００１６】
従来の光配線デバイスの例を図３０、及び、図３１に示す。ＳＯＩ基板のＢＯＸ層３００上の薄い結晶シリコン層をサブミクロン角の細線に加工してシリコン導波路３０１を作製し、これらをウエハ接合により集積化した化合物半導体の光送受信デバイスの光入出力および短距離の伝送（＜数ｃｍ）に用いる。さらに長距離の伝送（数ｃｍ〜数十ｃｍ）を行なう場合は、シリコン導波路の先端を逆テーパ型のスポットサイズ変換器に加工して、その上に窒素酸化シリコンを成長して数ミクロン角の導波路３１３に加工する。これにより、化合物半導体の送信用の発光バイスの出力をシリコン導波路に結合して短距離伝送した後、スポットサイズ変換器を介して窒素酸化シリコン導波路３０３に伝播光を結合させて長距離の伝送を行なう。その後、再びスポットサイズ変換器を介してシリコン導波路に結合して個々の受光デバイスに分配して受信する。この場合、ひとつの問題はすでに述べたように、ＳＯＩ基板のＢＯＸ層（ＳｉＯ２）の上に発光デバイスを接合集積するため熱が逃げ難く、発光デバイス自体の発熱や周辺の駆動用電子回路が発生する熱の蓄積によりデバイス特性が劣化しやすいことである。また、高価なＳＯＩ基板を用いるため、コストの面でも問題がある。これらの課題に加えて、シリコン導波路を形成した後に高温プロセスを必要とする窒素酸化シリコン層を形成するために、上記シリコン導波路は高温プロセスに弱いアモルファスシリコンを用いることが困難であった。
【００１７】
また、一方で、こうした光集積回路の小型化を実現する上では、曲げ半径の小さい光導波路の開発も求められている。なぜなら、これらの光デバイスの小型化に最も大きな影響を及ぼしているのが光導波路の曲げ半径だからである。
一般に、光導波路は、コアと呼ばれる屈折率（ｎ）の高い部分とクラッドと呼ばれる屈折率の低い部分で構成されているが、この屈折率の差（Δｎ）が大きくなればなるほど小さい曲げ半径を実現できることが知られている。これは、Δｎが大きくなればなるほど光を強くコアの部分に閉じ込めることができるためで、急峻な曲げでも光が外部に漏れにくくなるためである。この型の光導波路は、一般に屈折率導波型（Index Guiding Waveguide）と呼ばれ、内部全反射機構（Total Internal Reflection）で光が導波していく。理論上は、曲げ半径を数μｍまで小型化できるのみならず、導波ロスを限りなく小さくすることが可能であるが、実験で得られる導波損失はきわめて高く、数１０ｄＢ／ｃｍ乃至それ以上に及ぶことが報告されている。これは、光導波路加工時に形成される側面の面荒れによるものであることが知られている。
【００１８】
通常、光導波路はフォトレジスト法により露光工程を経て、ドライエッチングで作製される。このときのエッチング過程で光導波路の側壁に面荒れが生じる。通常、屈折率導波型光導波路は、ＳＯＩ（Silicon on Insulator）基板を用いて製作される。これはシリコン層の下にすでにクラッド層（この場合はＳｉＯ２層）が形成されていることに加え、導波路が作り込まれる層に単結晶シリコンを用いることができるためである。単結晶シリコンは、アモルファスや多結晶シリコン（ポリシリコン）と比較して、粒界による吸収・散乱が無いため損失が少ないことが知られている。またアモルファスシリコンでも水素含有のアモルファスシリコンでは低導波損失の導波路も報告され、シリコン材料は小型集積化する上で理想的な材料と言える。しかし、急峻な曲げが実現できたとしても、全体の導波損失は、前述した界面、主に光導波路側壁の面荒れにより、極めて高いものとなっているのが現状である。
【００１９】
また水素含有のアモルファスシリコンでは、４００℃以上の高温プロセスでは、Ｓｉ−Ｈのボンドが切れて導波損失が増大することが問題となっている。屈折率導波型光導波路の場合、この導波損失は、Δｎの３乗に比例するとの報告もあり、低損失な光回路を考えた場合、現実的な選択肢とは言えない。特にＳＯＩを基板とした場合、Δｎ＝Ｓｉ（ｎ＝３．５）−ＳｉＯ２（ｎ＝１．４５）は２．１となり、実際にＡＷＧ（Arrayed Waveguide Gratings）用などに用いられているシリカ系の光導波路のΔｎ＜０．０５の場合と比較して格段に大きく、導波損失も大きく、実用に耐えない場合が多い。この側壁の荒れを低減するには、エッチングのプロセスを改良することも考えられるが、これには、エッチング装置や露光装置の導入などに莫大な費用が掛かるうえ、その効果も不確定である。
【００２０】
また、側壁の面荒れを低減するために、エッチング面に酸化処理を施し、酸化膜を形成することにより面荒れを低減する方法が提案されている。しかし、この方法では、酸化膜形成により光導波路の形状が変わってしまうこと、アモルファスシリコンでは高温プロセスに晒されることで導波損失が大きくなることが問題で、光導波路と発光素子や受光素子などの各種デバイスと集積して高効率に光結合を実現することがこれまで困難であった。加えて、酸化処理後も側壁に面荒れが残っていることがある。
【００２１】
この実施の形態は、光配線デバイスについての上記事情に鑑みてなされたもので、信号伝達速度を高速化することができるとともに容易に微細化することができ、簡易に製造することができる光配線システム、電気光学装置および電子機器の提供を目的とする。
【００２２】
また、この実施の形態発明の課題は、Ｓｉ基板上に発光素子と受光素子を形成することで高効率で温度特性に優れており、かつヘテロエピタキシャル成長を必要とせず、また、光導波路との位置制御も容易な、製造工程が簡便な光配線デバイスおよびその製造方法を提供することにある。
【００２３】
さらに、この実施の形態が解決しようとする他の課題は、化合物半導体の光送受信デバイスとアモルファスシリコン導波路および窒素酸化シリコン導波路を集積化して数十ｃｍ程度の長距離間でも低損失の光配線を実現可能にする光導波路デバイスを提供することにある。
さらにまた、この実施の形態が解決しようとするもう一つの課題は、低コストで容易に製造することができ、曲げ半径が小さく導波損失の少ない低導波損失の光導波路を持つ光配線デバイスおよびその製造方法を提供することにある。
【００２４】
上記した目的を達成するために本実施の形態のチップ内、チップ間の光配線システムは、１つの集積回路チップ上に設けられた回路と、前記回路同士を光学的に接続するものであって前記集積回路チップ上に設けられた光導波路とを有することを特徴とする。
【００２５】
本実施の形態によれば、１つの集積回路チップ上に設けられた回路同士間において、光導波路を伝播する光信号を用いて極めて高速にデータ伝送することができる。
【００２６】
また、本実施の形態によれば、例えば回路ブロックとしてＣＰＵ及び記憶装置などを構成することで、従来のコンピュータシステムのボトルネックとなっていたＣＰＵと記憶装置間の信号伝送速度を飛躍的に向上させることができる。
【００２７】
また、本実施の形態のチップ内、チップ間の光配線システムは、前記回路同士が電気的にも接続されていることが好ましい。本実施の形態によれば、回路ブロック間において、比較的高速に伝送する必要がない信号及び電力供給などについてはメタル配線などにより電気的に伝送することができ、高速性を要する信号は光導波路によって高速に伝送することができる。
【００２８】
本実施の形態によれば、簡素な構成でありながら、その構成全体として高速に信号処理することができるシステムを提供することができる。また、本実施の形態のチップ内、チップ間の光配線ユニットおよび回路は、前記集積回路チップが、前記回路ブロックと電気的に接続されているとともに前記光導波路と光学的に接続されている発光機能又は受光機能を備える光配線ユニットを有することが好ましい。
【００２９】
本実施の形態によれば、回路ブロック近辺などに配置または接合、接着等の貼り付けで３次元集積した光配線ユニットにより、回路ブロックの入出力信号を電気信号から光信号へ又は光信号から電気信号に変換することができる。したがって本実施の形態によれば、光配線ユニットと光導波路を用いて、回路ブロック間におけるデータ伝送を極めて高速化することができる。そこで、本実施の形態によれば、光配線ユニットを非常に小さな形状（例えば、数百μｍ四方以下の面積と数十μｍ以下の厚さをもつもの）にすることができ、光導波路もコンパクトな形状にすることができるので、極めてコンパクトな構成でありながら、従来よりも高速に信号処理することができるシステムを簡便に提供することができる。
【００３０】
また、本実施の形態の光配線システムは、前記光配線ユニットが前記回路ブロックと電気的に接続されていることが好ましい。本実施の形態によれば、回路ブロックの電気信号を光配線ユニットで光信号に変換することができ、その光配線ユニットと光導波路を介して、回路ブロック同士間で極めて高速にデータ伝送することができる。
【００３１】
また本実施の形態によれば、発光機能又は受光機能を有する光配線ユニットを回路ブロック上の所望位置に接合、接着等の貼り付けで３次元集積することにより、さらにコンパクトな構成にすることができる。
【００３２】
また、本実施の形態によれば、回路ブロックと光配線ユニットの電気的接続を、該回路ブロック内のメタル配線及び電極などを用いて行え、回路ブロックの外側にメタル配線及び電極などを形成する必要がないので、簡素な製造工程で実現することができる。また、本実施の形態の光配線ユニットは、前記光導波路の少なくとも一部が前記光配線ユニットに被さるように設けられていることが好ましい。
【００３３】
本実施の形態によれば、発光機能をもつ光配線ユニットから放射された光を全て光導波路に入射させることができ、受光機能をもつ光配線ユニットへ光導波路を伝播する光を効率よく入射させることができる。そこで、本実施の形態によれば、簡便で製造し易い構成の前記光配線システムを提供することができる。
【００３４】
また、本実施の形態の光配線システムは、前記光導波路の少なくとも一部が前記回路ブロックの上面に設けられていることが好ましい。本実施の形態によれば、例えば各回路ブロックの上に光配線ユニットを貼り付けた場合、その光配線ユニット同士を１本の光導波路で接続することができる。そこで、本実施の形態によれば、より簡便で製造し易い構成の前記光配線システムを提供することができる。また、本実施の形態の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを横切るように該回路ブロック上に設けられていることが好ましい。
【００３５】
本実施の形態によれば、集積回路チップ上において、回路ブロック上であるか否かにかかわらず光導波路を配置することができるので、光導波路の経路長を短縮することができる。また、本実施の形態の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを迂回するように設けられていることが好ましい。本実施の形態によれば、集積回路チップ上において、例えば回路ブロック領域と非回路ブロック領域と境界の段差が比較的大きい場合、回路ブロック領域を迂回するように光導波路を設けることで、光信号の伝送における光結合効率を高めることができる。
【００３６】
また、本実施の形態の光配線システムは、前記回路ブロックがＣＰＵ（ＭＰＵ）、メモリ回路、ＤＳＰ、ＲＦ増幅回路などのアナログ回路、イメージセンサ等のいずれかであることが好ましい。本実施の形態によれば、例えば従来のコンピュータシステムにおいて高速情報処理化のボトルネックとなっていたＣＰＵとメモリ回路間の信号伝送速度を飛躍的に向上させることができる。
【００３７】
また、本実施の形態によれば、従来多数のメタル配線を用いてＣＰＵとメモリ回路間のバスを形成していた構成を、例えば１本の光導波路と光配線ユニットに置き換えることができるので、従来のワンチップコンピュータよりもコンパクトで高性能なコンピュータシステムを提供することができる。また、本実施の形態の光配線システムは、前記光導波路がデータ信号又はクロック信号の伝送路であることが好ましい。本実施の形態によれば、コンパクトな構造をもって、データ信号及びクロック信号を高速に伝送することができる。
【００３８】
また、本実施の形態の光配線システムは、前記光配線ユニットが１つの前記回路ブロックに複数設けられており、前記光導波路は、１つの前記回路ブロックに設けられている複数の光配線ユニット毎に設けられていることが好ましい。本発明によれば、１つの回路ブロックについての複数の入出力信号を、複数組の光配線ユニット及び光導波路で並列に伝送することができる。
【００３９】
したがって、本実施の形態によれば、回路ブロック相互間の伝送速度をさらに向上させることができる。また、本実施の形態の光配線システムは、前記集積回路チップが基板上に複数実装されており、該複数の集積回路チップ同士は、発光機能又は受光機能を備えた光配線ユニットと基板上に設けられた光導波路とを少なくとも介して光学的に接続されていることが好ましい。
【００４０】
本実施の形態によれば、例えば、複数の集積回路チップからなる大規模なコンピュータシステム又はその他の電気光学装置を、コンパクトに構成することができ、また高速動作させることができる。また、本実施の形態の光配線システムは、基板上に複数実装されており、該集積回路チップ同士が密着しており、該集積回路チップ同士は、光学的又は電気的に接続されていることが好ましい。本実施の形態によれば、前記集積回路チップを複数基板上に実装し、該集積回路チップ同士の側面などを密着させることにより、該集積回路チップ間を簡便に光学的又は電気的に接続することができる。そこで、本実施の形態によれば、各集積回路チップ内の信号伝送だけでなく、各集積回路同士間での信号伝送についても、光信号又は電気信号により高速化することができ、複数の集積回路チップからなる大規模なコンピュータシステムなどをさらに高速化及びコンパクト化することができる。本発明の電気光学装置は、前記光配線システムを備えたことを特徴とする。本実施の形態の電子機器は、前記光配線システムを備えたことを特徴とする。
【００４１】
本実施の形態によれば、ＣＰＵ及びメモリ回路などを前記光配線システムで構成したモジュールを備える電子機器とすることで、従来よりも高速に信号処理することができ、かつコンパクトで高性能な電子機器を安価に提供することができる。
【００４２】
以上に説明した光配線デバイスに対する課題・要求を満たす本実施の形態による光配線デバイスは、シリコン基板上に、同一の層構造からなる発光素子と受光素子が形成されており、これら発光素子および受光素子の少なくとも一部は絶縁体で埋め込まれており、この絶縁体の上部に前記発光素子および受光素子と分布結合的に光学結合している光導波路が形成されていることを特徴とするものである。
【００４３】
また、本実施の形態による光配線デバイスの製造方法においては、半導体基板上に形成された、発光素子および受光素子を構成する層を有するエピタキシャル成長層を、シリコン基板上に接合させる工程と、前記半導体基板を除去する工程と、前記発光素子および受光素子を形成する工程と、全体を誘電体層あるいは有機物層で覆う工程と、この誘電体層あるいは有機物層を研磨して平坦化する工程と、この研磨された誘電体層あるいは有機物層の上に光導波路を形成する工程と、前記発光素子および受光素子に電極を形成する工程、とを有することを特徴とするものである。
【００４４】
さらに、本実施の形態の導波路と窒素酸化シリコンとを集積化した光配線デバイスは、シリコン基板上に形成された酸化シリコン層と、前記酸化シリコン層上に形成された窒素酸化シリコン導波路と、前記窒素酸化シリコン導波路上に形成されたシリコン導波路とを備え、前記シリコン導波路の一端または両端に、先端に向かって横幅が漸減するテーパ構造を備え、前期シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させるか、あるいは前記窒素酸化シリコン導波路を伝播する光を前記テーパ構造を介して前記窒素酸化シリコン導波路に結合させることを特徴とするものである。
【００４５】
また、本実施の形態の曲げ半径が小さく低導波損失の光導波路は、Ｓｉの単結晶を有する基板を用いて、光導波路を形成、温度５００〜１３５０℃で熱処理することにより、該光導波路の側面に存在するラフネス改善あるいはＳｉ導波路の単結晶化も図られることを特徴としている。
【００４６】
以上に説明した本実施の形態によれば、発光素子がＳｉ基板上に形成されるので、放熱性に優れ安定動作が可能となる。また、発光素子と受光素子の層形成を一回のエピタキシャル成長で行うことができ、また、この発光素子および受光素子はウェハ接合で形成できるので、ヘテロエピタキシャル成長を必要とせず、製造工程を簡便化できる。さらに、発光素子および受光素子は化合物半導体で作製可能であるので、高効率低消費エネルギー化が可能となる。また、発光素子および受光素子と光導波路の水平方向のアライメントはリソグラフィーの精度で行うことができ、かつ高さ方向の制御は成膜と研磨の精度で行うことができるので、制御性に優れ、高効率の結合が可能である。
【００４７】
さらに、本実施の形態によれば、曲げ半径が小さい部分や受発光素子との結合部分はアモルファスシリコン導波路を用い、数十ｃｍ程度の比較的距離の長い部分は低損失の窒素酸化シリコン導波路を用いるので、低コストかつ低損失の光配線デバイスが可能となる。
また、本実施の形態の他の効果として、光導波路の側面に存在する微小な面荒れが改善され、導波損失の小さい低導波損失の光導波路が得られ、これを用いることにより小型の光配線デバイス、ユニット、モジュールの製作が可能となる。
【００４８】
以下に、具体的な実施例を、図を用いて詳細に説明する。
［第１の実施例］
図１及び図２は、本実施例を示す図であり、同図（ａ）はレーザ、受光素子および光導波路の上面図および同図（ｂ）はＡ−Ａ’に沿う断面図、図２は、図１（ａ）のレーザ領域２２６であるＢ−Ｂ’に沿う断面図である。
【００４９】
以下、図１（ｂ）右側領域及び図２に記載したレーザおよび光導波路について説明する。
図２に示すように、本実施例の光配線デバイスを構成するレーザ領域２１０は、リング状に形成されたものであり、このレーザ領域２１０は、Ｓｉ基板１０１上に下から順にｐ−ＧａＡｓコンタクト層１１１、ＡｌｘＧａ１−ｘＡｓクラッド層１１０、ＧａＡｓ光閉じ込め層１０９、ＡｌＧａＡｓ／ＧａＡｓ多重量子井戸層１０８、ＧａＡｓ光閉じ込め層１０７、ＡｌｙＧａ１−ｙＡｓクラッド層１０６、ｎ−ＧａＡｓコンタクト層１０５からなる化合物半導体リングレーザによって構成され、これらを埋め込む形でＳｉＯ２からなる絶縁体層２２８が形成されている。このリングレーザにはｐ型およびｎ型オーミック電極２２４，２２６が形成されている。ＳｉＯ２絶縁体層２２８の上にはアモルファスＳｉからなる光導波路２３０が形成されている。そして、この光配線デバイス全体を被覆するように絶縁被覆層２３２が形成されている。
【００５０】
上記実施例においては、絶縁体として、ＳｉＯ２を用いる例を示したが、これに限らず、ポリイミド、あるいは他の公知の絶縁材料を採用することが可能である。
【００５１】
図１（ａ）に見られるように、リングレーザ２１０および光検出器（受光素子）２４０の上にはＳｉＯ２を介して分布結合をなすように光導波路２３０が形成されているため、レーザ２１０より放射された光は光導波路２３０に結合して検出器２４０まで伝送され、同様に分布結合により検出器２４０で受光される。
【００５２】
このような素子構造は、たとえば工程断面図である図３〜図１９に示す方法で実現することができる。
まず、図３に示すように、ｎ−ＧａＡｓ基板１０２上に、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、厚さ０．５μｍのｎ−ＧａＡｓバッファ層１０３、厚さ０．１μｍのｎ−ＡｌＧａＡｓエッチングストップ層１０４を形成する。
続いて、厚さ０．０１μｍのｎ―ＧａＡｓコンタクト層１０５、ｎ−Ａｌ０．９２Ｇａ０．０８Ａｓクラッド層１０６、ｎ―ＧａＡｓ光閉じ込め層１０７、アンドープ多重量子井戸活性層１０８、ｐ―ＧａＡｓ光閉じ込め層１０９、ｐ−Ａｌ０．９２Ｇａ０．０８Ａｓクラッド層１１０、厚さ０．０１μｍのｐ−ＧａＡｓコンタクト層１１１をこの順に形成する。
【００５３】
ここで、図示しないが多重量子井戸活性層１０８は、厚さ８ｎｍのｎ−ＧａＡｓ量子井戸層と、厚さ１０ｎｍのＡｌＧａＡｓバリア層を交互に３層積層し、上下を厚さ４０ｎｍのＡｌ０．１Ｇａ０．９Ａｓ層で挟んだ構造である。
ＧａＡｓコンタクト層１０５とクラッド層１０６の間、クラッド層１０６とアンドープ多重量子井戸活性層１０８の間に、ＡｌＧａＡｓグレーデッド層を挿入しても構わない。ＡｌＧａＡｓグレーデッド層は、Ａｌ組成を０．１から０．９２まで徐々に変化させる。
【００５４】
次にこのｐ−ＧａＡｓコンタクト層１１１とＳｉ基板１０１とを接合する（図３）。接合の方法としては、たとえば両方の表面を酸素プラズマ、またはアルゴンプラズマを照射した後、両者を真空中で重ね合わせる。この状態でも良好な接合強度が得られるが、さらにこれを強固にするために、荷重をかけて熱処理を施しても良い。たとえば５ＭＰａの荷重下で１５０℃２時間の熱処理を行なう。
【００５５】
また、上記接合に際してはＳｉおよびエピタキシャル成長層表面の平坦性が重要となる。この平坦性を確保するためには表面に化学機械研磨（ＣＭＰ）処理を施すのが望ましい。また、一般にエピタキシャル成長ＧａＡｓ表面には異常成長に起因する突起が発生することが多い。これをＣＭＰにより平坦化することも可能ではあるが、異常成長物の硬度がＧａＡｓと異なる場合には良い平坦性を得ることが困難となる。そのような場合にはＧａＡｓ表面を多結晶シリコンやアモルファスシリコンで覆い、この多結晶シリコンまたはアモルファスシリコンをＣＭＰ処理することで平坦化することが有効である。この場合、接合に際してはＳｉ基板と上記多結晶シリコンまたはアモルファスシリコンとを接合することになる。この接合も上記に記載のプラズマ照射により実現できる。
【００５６】
このようにして接合したウェハーに対して、ＡｌＧａＡｓエッチストップ層１０４が露出するまで選択的にＧａＡｓ基板を除去する。この場合、選択除去前にあらかじめ数十μｍまで機械研磨を施してから選択エッチングを行なってもよい。選択エッチングに際してはたとえば２８％アンモニア水と３５％過酸化水素水を１：３０の容積比で混合した溶液を用いる。次にＡｌＧａＡｓエッチストップ層１０４が露出したら、７５℃の塩酸に浸してエッチストップ層１０４を除去し、ｎ−ＧａＡｓコンタクト層を露出させて、Ｓｉ基板上に発光素子および受光素子をなす化合物半導体層を形成することができる（図４）。
【００５７】
次に本実施例におけるリングレーザの作製方法について説明する。
図５に示すように、化合物半導体層上にＳｉＯ２層２１１を成膜し、さらにその上に図示しないフォトレジストをパターニングする。このフォトレジストをマスクとしてＳｉＯ２層をドライエッチングで加工し、さらにこのフォトレジスト／ＳｉＯ２層をマスクとして、コンタクト部を含めた素子の外周を形成する（図５）。引き続き、コンタクト層１１１を残してリング形状のレーザ領域２１０を同様にドライエッチングにより形成する（図６）。このリングの外径ａおよび内径ｂはそれぞれ２０μｍ、１５μｍである。次にリングの内周部を残してＳｉＯ２からなる保護膜２１５を形成した後、水蒸気酸化炉を用いてＡｌＧａＡｓクラッド層１０６，１１０の内周部に接する部分２１６を選択的に酸化する（図７）。
【００５８】
次に、上記保護膜２１５を除去した後、ＳｉＯ２からなる内周部の保護膜２１７を形成し（図８）、水蒸気酸化炉を用いてＡｌＧａＡｓクラッド層１０６，１１０の外周部に接する部分２１８を選択的に酸化する（図９）。この後、全体をＳｉＯ２２２０で覆う（図１０）。
【００５９】
このように、酸化により膜質を改質することで、エッチングによる外壁のラフネスやダメージの影響を低減することができる。さらに、同時に電流狭窄構造となり、活性層の周回モードが存在する領域へ電流を選択的に注入することができるので、周回モードへの利得を増大させることができる。従って、外形が円形状であり、十分なレーザ発振特性を有する半導体レーザが得られる。
【００６０】
この後に、ポリイミド２２２を用いてリング上部の露出とそれ以外の部分の平坦化処理を行なう。このような構造はポリイミドの塗布とエッチバック法により実現できる（図１１）。
次に、露出したリング構造を覆うＳｉＯ２２１７の一部を除去し、さらに残ったＳｉＯ２をエッチングマスクとしてコンタクト層１０５の一部をエッチングする。さらにこのエッチングされた部分に、ＡｕＧｅ合金および金を順次真空蒸着し、リフトオフを行なう。この後、アニールすることでｎ型コンタクト２２４を形成する（図１２）。
【００６１】
次にリング状をなしているｐ電極領域２２６の内側部分を保護して、これ以外のポリイミド２２２をエッチング除去する。続いて、ｐ電極形成のため、ＳｉＯ２２２０をパターニングし、Ｔｉ、Ｐｔ、Ａｕをそれぞれ、蒸着し、アニールすることでｐ電極２２６を形成する（図１３）。
次に、全体をＳｉＯ２２２８で覆い（図１４）、これをＣＭＰにより平坦化する。ただし、リングレーザ構造が形成されているため、１μｍ以上の凹凸が存在し、単純にＣＭＰ処理を行なったのでは平坦化することは困難である。このため、あらかじめ凹凸をできるだけ低減しておくことが望ましい。本実施例においては次のようにして段差を低減する。
【００６２】
まず、ＳｉＯ２層２２８において、ｐ電極２２６内側の凸部を残してフォトレジストで覆い、露出している凸部をエッチングにより掘り下げる（図１５）。このとき、パターン変換差により、凸部２２８ａが残ってしまうが、この幅は小さく、ＣＭＰを実施した場合に容易に除去できるので、問題は無い。次に同様にｐ型電極２２６およびその内側部分を残してフォトレジストで覆い、露出している部分をエッチングにより掘り下げる（図１６）。この工程によっても、パターン変換差によって凸部２２８ｂが生じるが、これも同様にして除去可能である。このようにして、パターン変換差に起因する部分を除いて、段差を概ね除去することができる。
【００６３】
次にこのようにして段差を低減した表面にＣＭＰ処理を行ない、平坦化されたＳｉＯ２層２２８の最表面はリングレーザの最上部より１００ｎｍとなるようにする（図１７）。また、このとき、表面粗さは１ｎｍ以下であることが望ましい。
【００６４】
このＣＭＰ処理されたＳｉＯ２層２２８上に、アモルファスシリコンを厚さ２２０ｎｍで、この上にＳｉＯ２を厚さ６０ｎｍ成膜する。そしてこのＳｉＯ２をマスクとしてアモルファスシリコンを加工して、導波路２３０を作製する（図１８）。この後、厚さ１μｍの感光性ポリイミドを塗布、パターニングして、ｎ電極用の引き出し配線（図１の２３６）およびｐ電極用の引き出し配線２３４を形成する（図１９）。
【００６５】
このようにして図２に示す発光素子を形成することができる。なお、上記発光素子の実施例においては、ｐ型電極２２６をリングの外部に設置したが、これはもちろん、内部に設置しても良い。また、水蒸気酸化法を用いて酸化層を形成して電流狭窄および光閉じ込めを行なったが、これに限定されるものではなく、たとえばプロトンイオン注入によることも可能である。また、外形もリング状に限らず、円板（ディスク）状とすることも可能である。
【００６６】
次に本実施例による受光素子について説明する。
図２０に本実施例による受光素子の構造を示す。化合物半導体からなる円板状の受光素子構造２４０の上に渦巻状に光導波路２４２が設けられている。光導波路２４２を伝播してきた光信号はその下部に形成された受光素子の光吸収層に染み出して吸収され電気信号に変換される。受光素子を円板形状にすることで、素子サイズを小さいまま、光導波路と受光素子との結合長を長くとることができる。
【００６７】
このような受光素子は、その断面構造から明らかなように、上に記載した発光素子と共通の作製方法を持って実現することができる。なお、受光素子の場合、レーザで用いたような狭窄構造（図２におけるクラッド層１０６，１１０の両端部を、酸化領域２１６、２１８で挟んだ構造）は無くとも良い。
【００６８】
［第２の実施例］
上記第１の実施例では、ウェハー接合方法については、直接接合、あるいはアモルファスシリコンまたは多結晶シリコンをエピタキシャル成長層表面に成膜してこれをＳｉと接合する方法を例示したが、金属を用いて接合することも可能である。
【００６９】
金属としては、銅、アルミ、金などを用いることができる。これらの金属を上記エピタキシャル成長層表面に真空蒸着法やスパッタリング法などにより成膜をする。あるいはエピタキシャル成長層の表面荒れが顕著な場合には、アモルファスシリコンや多結晶シリコンを成膜した上でこれらをＣＭＰ研磨して表面を平坦化した後に、上記金属を成膜しても良い。同様に、Ｓｉ基板表面にも上記金属を成膜しておき、両者の表面をたとえばアルゴンプラズマで活性化することで、接合することができる。
【００７０】
さらに、別の金属として、金と錫の合金（ＡｕＳｎ）や金とインジウムの合金（ＡｕＩｎ）を用いてもよい。また、これらの場合、プラズマ照射による表面活性化を行なう代わりに、重ね合わせた後、ＡｕＳｎの場合は２８０℃、ＡｕＩｎの場合は２２０℃以上の熱処理を行なって、上記合金を溶融することで接合を行なうことができる。なお、この場合、Ｓｉ基板との熱膨張係数差がより小さいＩｎＰ基板上にエピタキシャル成長した化合物半導体エピタキシャルウェハーを用いることが望ましい。ＩｎＰ基板上エピタキシャル成長ウェハーを用いても、上記実施例の趣旨を逸脱することなく、本発明による素子を作製することが可能である。
【００７１】
［第３の実施例］
このようにエピタキシャル成長層とＳｉ基板とを接合して素子を作製する場合、素子分離が必要となることがある。金属層を介して接合した場合には電気的には短絡状態と等しくなる。また、アモルファスシリコンや多結晶シリコンも結晶Ｓｉに比べて高抵抗化が困難である。このような場合には、以下に説明する方法で素子間を電気的に分離することができる。
【００７２】
第１の実施例において、ウェハーを接合し、コンタクト部を含めた素子の外周を形成する際に、化合物半導体をエッチングした後、引き続き、塩素系ガスを用いたドライエッチングにより、アモルファスシリコン、多結晶シリコン、あるいは金属層をエッチングする。フォトレジストと金属層とのエッチングの選択比はそれほど大きくないので、必要に応じてフォトレジストを複数回パターニングする。この領域はさほど微細ではないので、複数回のパターニングを行なっても、位置ずれによる影響は無視できる程度に小さい。このようにして、低抵抗層を、高抵抗であるシリコン基板が露出するまでエッチングすることで、素子間の電気的な分離が可能となる。
【００７３】
［第４の実施例］
上記実施例においては、発光素子および受光素子としてリング型を実施例として説明したが、発光素子及び受光素子を、ディスク型、あるいは、直線状とすることもできる。図２１に、直線形状の発光素子としてＤＦＢ型レーザを用いた場合の実施例を示す。図２１（ａ）は、本実施例の光配線デバイスの上面図であり、図２１（ｂ）は、このデバイスの共振器方向（Ｓｉ光導波路に沿った長手方向）に切断した断面図であり、図２１（ｃ）は、図２１（ａ）のＡ−Ａ’に沿って切断した断面構造図である。
【００７４】
本光配線デバイスに用いられる光源素子の一つとして分布帰還型（Distributed Feedback）レーザがある。本レーザは単一縦モードで発振可能であり、高速変調時にもモードホップがなく低雑音で安定した光信号伝送が可能となる。本実施例を図２１に示す。化合物半導体の上部に形成したＳｉ光導波路２３０の一部または全てをエッチングすることによりグレーティング２３０ａを形成する。本グレーティングは導波路層を成膜後に例えばＥＢ描画によりパターン描画してドライエッチングを用いて形成する。グレーティングの寸法やエッチング深さは発振波長や分布帰還の結合度により決定される。その次数は１次または２次以上の高次パターンでも構わない。また、素子の端部はテーパー形状２３６となっており、化合物半導体層が無くなる部分において光反射が生じない構造となっている。
【００７５】
本実施例において、グレーティングの形状はＳｉ導波路をエッチングして形成した構造で説明をしたが、図２２のようにＳｉ導波路の幅を周期的に変調した屈折率結合型２３０ｂや、図２３のように周期的にメタル構造を周期的に配置した利得または損失結合型２３０ｃとしても構わない。また、導波路の材質はＳｉで説明したが、ＳｉＮ、ＳｉＯＮ、ポリマー、ＩｎＰ、ＧａＡｓなどの化合物半導体であっても良い。
【００７６】
同様に受光素子としてリング型、あるいはディスク型に限定されるものではなく、直線形状でも良い。なお、この場合、レーザとは異なりグレーティング構造は必要ない。
【００７７】
［第５の実施例］
回路が形成された基板上に光配線デバイスを形成することもできる。図２４に回路が形成されたＳｉ基板上への光配線デバイスの断面構造を示す。ＦＥＴなどが形成されたＳｉ基板上にメタル配線層があり、その上部に発光素子、受光素子、導波路などの光配線用デバイスが形成されている。電子回路は発光素子を駆動させるための回路であったり、受光素子からの光電流を電圧信号に変換して増幅するための回路であったりする。発光素子、受光素子と電子回路はメタル配線を介して接続される。この構造において、光素子において発生した熱を逃がすために、光素子とＳｉ基板をメタル配線で接続した放熱用のメタル構造（以下、サーマルビアと呼ぶ）を設ける。光素子の放熱性を確保することで、高温、高出力動作時の安定性を維持することが可能となる。なお、サーマルビアは通常の電気信号を光素子に伝えるメタル配線と共用にしても、別に敷設しても構わない。また、図ではメタル配線層を複数本配置しているが、本数はこれに限らない。サーマルビアの寸法、本数は電子回路形成プロセスにおけるデザインルールで決定される。
【００７８】
［第６の実施例］
以下にアモルファスシリコンと窒素酸化シリコン導波路を集積した光配線デバイスの実施例を詳細に説明する。
【００７９】
図２５は、本実施例に係る光導波路デバイスの概略を示す図であり、光配線におけるシリコン光配線用の光導波路デバイスの要部構造を示す斜視図である。
図２５において入力側の導波路２５２、出力側の導波路２５４は、いずれも幅４５０〜６００ｎｍ、高さ２００〜３００ｎｍのアモルファスシリコンからなり、これらの先端部分はいずれも先端幅１００〜２００ｎｍのテーパ状に加工されており、テーパ長は２００〜３００μｍであった。導波路２５３（酸化シリコンとの屈折率差２％の窒素酸化シリコン）は幅３〜４μｍ、高さ１．５〜２μｍであり、その前面、後面、側面および下面は厚い酸化シリコンで覆われている。これらの導波路構造は、図２５の光導波路デバイスの要部断面図である図２６に示すように、シリコン基板２５１上に形成された凹みを厚い酸化シリコン２６１で埋め込み平坦化した上面に、窒素酸化シリコン層２５３を熱ＣＶＤにより堆積して平坦化して、その後に、薄いアモルファスシリコン層２５２、２５４を成長して、さらにドライエッチングにより導波路構造を加工して形成した。
【００８０】
導波路を伝播する光は波長１．３〜１．６μｍであり、導波路２５２から導波路２５３および、導波路２５３から導波路２５４の結合効率はいずれも１ｄＢ以下であり、シリコン導波路の損失は１ｄＢ／ｃｍ以下、窒素酸化シリコン導波路の損失は０．２ｄＢ／ｃｍ以下であり、光送信デバイスからの光信号を低損失で数十ｃｍ以上伝送し、光受信デバイスにより良好な受信信号を検出することができた。
【００８１】
［第７の実施例］
図２７は、本実施例に係る光導波路デバイスの概略を示す上面図であり、図２８は、発光デバイスと導波路の配置関係を示す概略図であり、図２９は、導波路と受光器の配置関係を示す概略図である。
まず、図２８（ａ）のように、４つの直径の異なるリングＬＤ（レーザダイオード）光源２８１が、４本の出力用シリコン導波路２８５の一端に結合しており、４つの異なる波長の光（λ１、λ２、λ３、λ４）を発振して、各々直接変調を行なうことにより４チャンネル分の光信号を乗せて送信する。各シリコン導波路２８５に出力する。各シリコン導波路の他端２５２は、図２７に示すようにＳｉＯＮ導波路２５３（数十ｃｍ長）の一端に接続しており、その先端がテーパ状に細くなっており、スポットサイズ変換を行なう。４本のシリコン導波路２５２によりＳｉＯＮ導波路２５３の入口まで伝送された光信号は、ここでＳｉＯＮ導波路２５３に結合し、４波長の波長多重信号としてＳｉＯＮ導波路２５３によって数十ｃｍの距離を伝送される。ＳｉＯＮ導波路２５３の他端（出口）は、一本のシリコン導波路２５４に接続しており、接続部のシリコン導波路は先端が細いテーパ状に形成されている（図２７（ａ））。シリコン導波路２５４の他端は図２９のように、４つの直径の異なるリング型波長フィルタ２９１により４つの波長（λ１、λ２、λ３、λ４）の光信号に分離され、各々、４本のシリコン導波路２９３の各々の一端に結合して伝送される。その後、各シリコン導波路の他端において、それぞれ受光素子（例えばスパイラルＰＤ）によって受信されて、電気信号に変換される。
【００８２】
図２７（ａ）では、ＳｉＯＮ導波路の出口側は一本のテーパ導波路からなるスポットサイズ変換器によって、シリコン導波路に結合しているが、図２７（ｂ）のように４本のテーパ状の補助導波路２７５を配置したスポットサイズ変換器を用いることにより、さらに高効率の光結合あるいは結合部分の小型化が可能となる。なお、図２８（ａ）のように４本のシリコン導波路で４波長の光信号を伝送する代わりに、図２８（ｂ）のように１本のシリコン導波路で４波長の光信号を伝送することも可能である。この場合、ＳｉＯＮ導波路への入力およびＳｉＯＮ導波路からの出力は図２７（ｃ）あるいは図２７（ｄ）のような構成にすればよい。以上により、１波長あたり５〜１０Ｇｂｐｓで変調された４波長の光信号を数ｄＢ以下の伝送損失で数十ｃｍ伝送し、数ｍＷ／Ｇｂｐｓ以下の低消費電力で動作する送受信ユニットが実現できる。
【００８３】
［第８の実施例］
以下に、本実施例による導波路の詳細を図示の実施形態によって説明する。
【００８４】
本実施例を、Ｓｉ基板上の（発光素子、受光素子、導波路からなる）光配線ユニット作製を用いて説明する。図３３、図３４に本実施形態のプロセスフローを示す。図３２が、プロセスフローの工程を示す上面図及び断面図であり、図３３が、工程断面図である。光配線ユニットの作製は図３２に示すように以下の４つの工程から構成される。
（１）導波路作製プロセス、
（２）埋め込み平坦化プロセス
（３）ウェハ接合、基板除去プロセス
（４）素子作製プロセス
【００８５】
本実施例の（１）の工程は、ＳＯＩ基板を用いて図３３（断面図）の方法でＳｉ導波路を形成する工程である。４インチＳＯＩウェハを用いてクラッド層となる埋め込み酸化膜層３４２の厚さを２μｍとし、厚さ０．２μｍの単結晶シリコン層３４３を設け、この上にＳｉＯ２パッド層３４４（厚さ１０ｎｍ）、ＳｉＮ（Ｓｉ３Ｎ４）層３４５（厚さ４０ｎｍ）、フォトレジスト層（図示しない）を形成した後、露光・ドライエッチングにより単結晶Ｓｉ層に幅０．４５μｍ、長さ１〜５ｍｍのＳｉ光導波路３４３を作製した（図３３（ａ））。次いで、ランプ加熱炉（ＲＴＡ）を用い、酸素雰囲気中８００〜１１００℃で１分間の加熱により、Ｓｉ層の側壁酸化を行ない酸化物層３４６を形成した。室温から設定温度までの昇温速度は５０℃／ｓｅｃ．であり、設定温度からの降温は３３℃／ｓｅｃ．であった。このときＳｉＮ層３４５は酸化されず、下層のＳｉ側壁層３４３のみが酸化、体積が膨張することで、側壁部分のＳｉＮ層３４５が持ち上がり、研磨する際に、その部分のみが凸部となり、凹部が形成されないために平坦化が容易になる。なお、この加熱を行う前に、前処理としてシリコン表面の自然酸化膜を除去するため、２％のフッ化水素液に３０秒ウェハを浸漬し、その後純水で洗浄した後、乾燥した。熱処理後、プラズマＣＶＤ（Plasma Enhanced Chemical Vapor Deposition:PECVD）法で厚さ１μｍの埋め込み層３４７を形成した（図３３（ｂ））。
【００８６】
この後、化学機械研磨（ＣＭＰ）による平坦化より、ＣＶＤ堆積したＳｉＯ２埋め込み層３４７を平坦に削って、ＳｉＮ層３４５を露出させた（図３３（ｃ））。Ｓｉ層上にＳｉＮ層を形成したことにより、Ｓｉ上にＳｉＮ層もしくはＳｉＮ／ＳｉＯ２層を形成せず、Ｓｉパターンをそのまま酸化したものよりも、研磨の際にｄｉｓｈｉｎｇと呼ばれる凹部ができなくなり非常に平坦な表面が得られた。
【００８７】
この後、本ウェハと発光素子若しくは受光素子を形成するためのＩＩＩ−Ｖ族化合物半導体ウェハ（ＧａＡｓ，ＩｎＰ等）との接合を行った（図３３（ｄ））。ここでは化合物半導体ウェハとしてＧａＡｓ基板３４８にＭＯＣＶＤやＭＢＥなどのエピタキシャル成長により、ＡｌＧａＡｓエッチストップ層、ｎ型ＧａＡｓコンタクト層、ｎ型ＡｌｙＧａ１−ｙＡｓクラッド層、ＡｌＧａＡｓ／ＧａＡｓ多重量子井戸層、ｐ型ＡｌｘＧａ１−ｘＡｓクラッド層、ｐ型ＧａＡｓコンタクト層、を順次積層したレーザ素子若しくは受光素子を作製できるウェハを用いた。接合強度を高めるためには、両ウェハ表面の平坦性が重要となる。この平坦性を確保するためには表面に化学機械研磨（ＣＭＰ）処理を施すのが望ましい。一般にエピタキシャル成長のＩＩＩ−Ｖ族化合物ウェハ表面には異常成長に起因する突起が発生することが多い。これをＣＭＰにより平坦化することも可能ではあるが、異常成長物の硬度がＩＩＩ−Ｖ族化合物半導体と異なる場合には良い平坦性を得ることが困難となる。そのような場合にはＩＩＩ−Ｖ表面をＳｉＯ２膜、ＳｉＯＮ膜等の誘電体膜で覆い、この誘電体膜をＣＭＰ処理することで平坦化することが有効である。ここでは、接合に際してＧａＡｓウェハ（ｐコンタクト層）上にＳｉＯ２膜をＣＶＤで成膜した後、ＣＭＰによりＳｉＯ２膜の残厚２０ｎｍまで研磨して平坦化処理を行った。
【００８８】
接合（図３３（ｄ））では、両方の表面を酸素プラズマ、またはアルゴンプラズマを照射した後、両者を真空中で重ね合わせた。この状態でも良好な接合強度が得られるが、さらにこれを強固にするために、荷重をかけて熱処理を施しても良い。たとえば５ＭＰａの荷重下で１５０℃２時間の熱処理を行ってもよい。
【００８９】
このようにして接合したウェハに対して、ＡｌＧａＡｓエッチストップ層が露出するまで選択的にＧａＡｓ基板を除去する。この場合、選択除去前にあらかじめ数十μｍまで機械研磨を施してから選択エッチングを行なってもよい。選択エッチングに際してはたとえば２８％アンモニア水と３５％過酸化水素水を１：３０の容積比で混合した溶液を用いる。次にＡｌＧａＡｓエッチストップ層が露出したら、７５℃の塩酸に浸してエッチストップ層を除去する。このようにして、Ｓｉ基板上に発光素子および受光素子をなす化合物半導体層を形成することができる。
【００９０】
本実施例における具体的な発光素子（リングレーザ）、受光素子（光検出器）の作製について、上記実施例において説明した方法を採用することができるため、ここでは割愛するが、リングレーザ、受光素子それぞれに近接する形で光導波路が設けられており、レーザでは、発振したレーザ光が高効率に光導波路に分布結合、受光素子も光導波路を導波してきた光信号はその下部に形成された受光素子の光吸収層に染み出して吸収され電気信号に変換できる。
【００９１】
ここでは、図３６に示す光配線ユニット、システム（コア間、チップ間に導波路を配置した光伝送）に適用した例を示す。メニーコアからなるシステムで、コア間、チップ間のメモリアクセスに光伝送の持つ低レイテンシ（遅延）を利用し、ここではデータ転送効率を５倍になった。ここでは、チップ内の全てのコアでローカルキャッシュメモリおよび共有キャッシュメモリを有しており、あるコアにおける送信回路（ＣＭＯＳ  Ｄｒｉｖｅｒ）で発光素子を直接変調することで出射された光信号は、光導波路に結合して、別のコア（同一チップのコアに限らず他チップのコアにも接続可能）にある受光素子（Ｐｈｏｔｏ−Ｄｉｏｄｅ）まで伝送され、同様に分布結合により受光素子（Ｐｈｏｔｏ−Ｄｉｏｄｅ）で受光、ＴＩＡ（トランスインピーダンス増幅）を持つ受信回路（ＣＭＯＳ  Ｒｅｃｅｉｖｅｒ）で光信号から電気信号に変換され、コア間の伝送、メモリアクセスが行なわれる。Ｓｉ導波路の酸化膜形成、平坦化処理により光の導波損失は１．０ｄＢ／ｃｍ、光結合効率は理論値に対して９０％以上の高い結合効率が得られ（従来の導波損失２．０ｄＢ／ｃｍ、光結合効率は理論値比７０％）消費電力３０％削減することができた。メモリアクセスの大容量化、低レイテンシーを光伝送で実現、データ転送効率を５倍にすることができた。
【００９２】
本実施例では、ＳＯＩ基板を用いて、Ｓｉ導波路を作製したが、Ｓｉ基板上にクラッド層となるＳｉＯ２膜を形成後、コア層となるアモルファスシリコンまたは多結晶シリコン膜を形成しＳｉ導波路を作製しても良い。ただしアモルファスシリコンでは熱処理の際、４００℃以上の高温プロセスでは、導波損失が増大するため、多結晶シリコンも単結晶シリコンに比べ、結晶粒界で導波損失が増大するので、低い導波損失を実現する上では単結晶シリコンが望ましい。またパターン形成の際、ＳｉＯ２パッド層（厚さ１０ｎｍ）、ＳｉＮ（Ｓｉ３Ｎ４）層（厚さ４０ｎｍ）を形成しているが、ＳｉＯ２層の単層でも問題ない。
【００９３】
［第９の実施例］
前記第８の実施例と同様に、Ｓｉ基板上の（発光素子、受光素子、導波路からなる）光配線ユニット作製を用いて、本実施例を説明する。本実施例の工程は、図３２に示した第８の実施例の工程と同様、以下の４つの工程から構成される。
（１）導波路作製プロセス、
（２）埋め込み平坦化プロセス
（３）ウェハ接合、基板除去プロセス
（４）素子作製プロセス
【００９４】
本実施例の（１）工程では、ＳＯＩ基板を用いて図３４（断面図）に示す方法でＳｉ導波路を形成した。すなわち、４インチＳＯＩウェハ３５１を用いてクラッド層となる埋め込み酸化膜層３５２の厚さを２μｍとし、厚さ０．２μｍの単結晶シリコン層３５３を設け、この上にＳｉＯ２パッド層３５４（厚さ１０ｎｍ）、ＳｉＮ（Ｓｉ３Ｎ４）層３５５（厚さ４０ｎｍ）、フォトレジスト層（図示しない）を形成した後、露光・ドライエッチングによりＳｉＯ２層、ＳｉＮ層に幅０．４μｍ、長さ１〜５ｍｍのパターンを作製した（図３４（ａ））。
【００９５】
次いで、ここでは選択酸化（LOCOS:Local Oxidation of Silicon）により，酸素や水が透過し難いシリコン窒化膜（Ｓｉ３Ｎ４）３５５をマスクにしてトップＳｉ層３５３を選択的に熱酸化してＳｉ導波路３５６を作製した（図３４（ｂ））。
【００９６】
本方法は，（１）工程が比較的簡単であること，（２）酸化膜厚の約半分がＳｉ基板内に形成されるため表面段差が小さく，なだらかで平滑な側壁が得られること，（３）Ｓｉ３Ｎ４をマスクとして使うことにより、ＳｉＮ層は酸化されず、下層のＳｉ側壁層のみが酸化、体積が膨張することで、側壁部分のＳｉＮ層が持ち上がり、研磨する際に、その部分のみが凸部となり、凹部が形成されず、ＣＭＰ平坦化においてもディッシングを起こさず、非常に平坦なＳｉ導波路を作製できる利点がある。この後、化学機械研磨（ＣＭＰ）による平坦化より、酸化層を平坦に削って、ＳｉＮ層を露出させた後、本ウェハと発光素子若しくは受光素子を形成するためのＩＩＩ−Ｖ族化合物半導体ウェハ（ＧａＡｓ，ＩｎＰ等）との接合を行った。ここでも化合物半導体ウェハとしてＧａＡｓ基板にＭＯＣＶＤやＭＢＥなどのエピタキシャル成長により、ＡｌＧａＡｓエッチストップ層、ｎ型ＧａＡｓコンタクト層、ｎ型ＡｌｙＧａ１−ｙＡｓクラッド層、ＡｌＧａＡｓ／ＧａＡｓ多重量子井戸層、ｐ型ＡｌｘＧａ１−ｘＡｓクラッド層、ｐ型ＧａＡｓコンタクト層、を順次積層したレーザ素子若しくは受光素子を作製できるウェハを第一の実施形態と同様に用いた。また接合に際してもＧａＡｓウェハ（ｐコンタクト層）上にＳｉＯ２膜をＣＶＤで成膜した後、ＣＭＰによりＳｉＯ２膜の残厚２０ｎｍまで研磨して平坦化処理を行った。接合では、両方の表面を酸素プラズマ、またはアルゴンプラズマを照射した後、両者を真空中で重ね合わせた。この状態でも良好な接合強度が得られるが、さらにこれを強固にするために、荷重をかけて熱処理を施しても良い。たとえば５ＭＰａの荷重下で１５０℃２時間の熱処理を行ってもよい。
【００９７】
このようにして接合したウェハに対して、ＡｌＧａＡｓエッチストップ層が露出するまで選択的にＧａＡｓ基板を除去する。この場合、選択除去前にあらかじめ数十μｍまで機械研磨を施してから選択エッチングを行なってもよい。選択エッチングに際してはたとえば２８％アンモニア水と３５％過酸化水素水を１：３０の容積比で混合した溶液を用いる。次にＡｌＧａＡｓエッチストップ層が露出したら、７５℃の塩酸に浸してエッチストップ層を除去する。このようにして、Ｓｉ基板上に発光素子および受光素子をなす化合物半導体層を形成することができる。
【００９８】
本実施例における発光素子（リングレーザ）、受光素子（光検出器）の作製方法について、ここでは割愛するが、リングレーザ、受光素子それぞれに近接する形で光導波路が設けられており、レーザでは、発振したレーザ光が高効率に光導波路に分布結合、受光素子も光導波路を導波してきた光信号はその下部に形勢された受光素子の光吸収層に染み出して吸収され電気信号に変換できた。ここでも図３６に示す光配線ユニット、システム（コア間、チップ間に導波路を配置した光伝送）に適用した。メニーコアからなるシステムで、コア間、チップ間のメモリアクセスに光伝送の持つ低レイテンシ（遅延）を利用し、ここではデータ転送効率を５倍になった。ここでは、チップ内の全てのコアでローカルキャッシュメモリおよび共有キャッシュメモリを有しており、あるコアにおける送信回路（ＣＭＯＳ  Ｄｒｉｖｅｒ）で発光素子を直接変調することで出射された光信号は、光導波路に結合して、別のコア（同一チップのコアに限らず他チップのコアにも接続可能）にある受光素子（Ｐｈｏｔｏ−Ｄｉｏｄｅ）まで伝送され、同様に分布結合により受光素子（Ｐｈｏｔｏ−Ｄｉｏｄｅ）で受光、ＴＩＡ（トランスインピーダンス増幅）を持つ受信回路（ＣＭＯＳ  Ｒｅｃｅｉｖｅｒ）で光信号から電気信号に変換され、コア間の伝送、メモリアクセスが行なわれる。Ｓｉ導波路の酸化膜形成、平坦化処理により光の導波損失は０．８ｄＢ／ｃｍ、光結合効率は理論値に対して９０％以上の高い結合効率が得られ（従来の導波損失２．０ｄＢ／ｃｍ、光結合効率は理論値比７０％）消費電力３５％削減することができた。またメモリアクセスの大容量化、低レイテンシーを光伝送で実現、データ転送効率を５倍にすることができた。
【００９９】
［第１０の実施例］
前記第８及び９の実施例と同様に、Ｓｉ基板上の（発光素子、受光素子、導波路からなる）光配線ユニット作製を用いて、本実施例を説明する。本実施例は、図３２に示した第８の実施例の工程と同様、以下の４つの工程から構成される。
（１）導波路作製プロセス、
（２）埋め込み平坦化プロセス
（３）ウェハ接合、基板除去プロセス
（４）素子作製プロセス
【０１００】
本実施例の（１）工程では、Ｓｉ基板を用いて図３５（断面図）に示す方法でＳｉ導波路を形成した。すなわち、４インチＳｉウェハ３６１を用いて、はじめに酸化膜ＳｉＯ２層３６２（厚さ２μｍ）を熱酸化プロセスによりＳｉ基板上に形成する。その後、固相成長により結晶Ｓｉを得るためのパターン（５０μｍ角：断面図：図３５（ｂ）、上面図：図３７（ａ））を形成する。その上にＣＶＤ装置を用いてアモルファスシリコンを埋め込み層３６３を形成し（図３５（ｃ））、ＣＭＰ平坦化を行い、パターン部分のみにアモルファスシリコンが形成されているようにする（図３５（ｄ））。その後、５００〜６００℃の温度で、熱処理を行うことで、下地Ｓｉ基板からの固相成長でアモルファスシリコンが単結晶Ｓｉとなる。その後、再度アモルファスシリコン３６４を形成、発光素子、受光素子、導波路を形成する部分をパターン形成する（図３５（ｅ）、図３７（ｂ））。
【０１０１】
その後、再度５００〜６００℃の温度で、熱処理を行うことで、固相成長でパターン部分のアモルファスシリコンが単結晶化する。この後は、第一あるいは第二の実施形態で示した導波路作製（図３５（ｆ）では、第８の実施形態のＳｉＯ２層埋め込み、ＣＭＰ平坦化）を行い、ウェハ接合、素子作製により、光配線ユニットの作製を完了した。本実施例における発光素子（リングレーザ）、受光素子（光検出器）の作製方法について、その詳細についてはここでは割愛するが、Ｓｉ上にリングレーザ、受光素子が形成されることで、放熱性、高温耐性に優れる素子特性が得られた。また、素子がそれぞれに近接する形で光導波路が設けられており、レーザでは、発振したレーザ光が高効率に光導波路に分布結合、受光素子も光導波路を導波してきた光信号はその下部に形成された受光素子の光吸収層に染み出して吸収され電気信号に変換できた。
【０１０２】
ここでも図３６に示す光配線ユニット、システム（コア間、チップ間に導波路を配置した光伝送）に適用した。メニーコアからなるシステムで、コア間、チップ間のメモリアクセスに光伝送の持つ低レイテンシ（遅延）を利用し、ここではデータ転送効率を５倍になった。ここでは、チップ内の全てのコアでローカルキャッシュメモリおよび共有キャッシュメモリを有しており、あるコアにおける送信回路（CMOS Driver）で発光素子を直接変調することで出射された光信号は、光導波路に結合して、別のコア（同一チップのコアに限らず他チップのコアにも接続可能）にある受光素子（Photo-Diode）まで伝送され、同様に分布結合により受光素子（Photo-Diode）で受光、ＴＩＡ（トランスインピーダンス増幅）を持つ受信回路（CMOS Receiver）で光信号から電気信号に変換され、コア間の伝送、メモリアクセスが行なわれた。Ｓｉ導波路の酸化膜形成、平坦化処理により光の導波損失は０．８ｄＢ／ｃｍ、光結合効率は理論値に対して９０％以上の高い結合効率が得られ（従来の導波損失２．０ｄＢ／ｃｍ、光結合効率は理論値比７０％）消費電力３５％削減することができた。またメモリアクセスの大容量化、低レイテンシーを光伝送で実現、データ転送効率を５倍にすることができた。
【０１０３】
また、図３８に示すように、発光素子、受光素子に加えて、変調器を加える形で光伝送を行なうことも可能である。図３８には、導波路と同様に結晶化したＳｉを用いてリング型の変調器を作製して、発光素子から出射された連続光を変調器に近接したＣＭＯＳ駆動回路で駆動、変調を掛けることで、光伝送ができる。また、図３９に示すマッハ受光素子に加えて、変調器により光伝送を行なうことも可能である。導波路と同様に結晶化したＳｉを用いてマッハツェンダー干渉計（MZI:Mach-Zehnder interferometer）型変調器を作製して、発光素子から出射された連続光を変調器に近接したＣＭＯＳ駆動回路で駆動、変調を掛けることで、光伝送ができる。ここでも図３６に示す光配線ユニット、システム（コア間、チップ間に導波路を配置した光伝送）に適用、従来に比べ、消費電力２０％削減でき、メモリアクセスの大容量化、低レイテンシーを実現、データ転送効率を５倍にすることができた。
【０１０４】
本実施例によれば、１つの集積回路チップ上に設けられた回路同士間において、光導波路を伝播する光信号を用いて極めて高速にデータ伝送することができる。そこで、本実施例によれば、例えば回路ブロックとしてＣＰＵ及び記憶装置などを構成することで、従来のコンピュータシステムのボトルネックとなっていたＣＰＵとメモリ間の信号伝送速度を飛躍的に向上させることができる。また、本実施例のチップ内、チップ間の光配線システムは、前記回路同士が電気的にも接続されていることが好ましい。本実施例によれば、回路ブロック間において、比較的高速に伝送する必要がない信号及び電力供給などについてはメタル配線などにより電気的に伝送することができ、高速性を要する信号は光導波路によって高速に伝送することができる。
【０１０５】
そこで、本実施例によれば、簡素な構成でありながら、その構成全体として高速に信号処理することができるシステムを提供することができる。また、本実施例のチップ内、チップ間の光配線ユニットおよび回路は、前記集積回路チップが、前記回路ブロックと電気的に接続されているとともに前記光導波路と光学的に接続されている発光機能又は受光機能を備える光配線ユニットを有することが好ましい。
【０１０６】
本実施例によれば、回路ブロック近辺などに配置または接合、接着等の貼り付けで３次元集積した光配線ユニットにより、回路ブロックの入出力信号を電気信号から光信号へ又は光信号から電気信号に変換することができる。したがって本実施例によれば、光配線ユニットと光導波路を用いて、回路ブロック間におけるデータ伝送を極めて高速化することができる。そこで、本発明によれば、光配線ユニットを非常に小さな形状（例えば、数百μｍ四方以下の面積と数十μｍ以下の厚さをもつもの）にすることができ、光導波路もコンパクトな形状にすることができるので、極めてコンパクトな構成でありながら、従来よりも高速に信号処理することができるシステムを簡便に提供することができる。
【０１０７】
また、本実施例の光配線システムは、前記光配線ユニットが前記回路ブロックと電気的に接続されていることが好ましい。本実施例によれば、回路ブロックの電気信号を光配線ユニットで光信号に変換することができ、その光配線ユニットと光導波路を介して、回路ブロック同士間で極めて高速にデータ伝送することができる。また本実施例によれば、発光機能又は受光機能を有する光配線ユニットを回路ブロック上の所望位置に接合、接着等の貼り付けで３次元集積することにより、さらにコンパクトな構成にすることができる。また、本実施例によれば、回路ブロックと光配線ユニットの電気的接続を、該回路ブロック内のメタル配線及び電極などを用いて行え、回路ブロックの外側にメタル配線及び電極などを形成する必要がないので、簡素な製造工程で実現することができる。また、本発明の光配線ユニットは、前記光導波路の少なくとも一部が前記光配線ユニットに被さるように設けられていることが好ましい。
【０１０８】
本実施例によれば、発光機能をもつ光配線ユニットから放射された光を全て光導波路に入射させることができ、受光機能をもつ光配線ユニットへ光導波路を伝播する光を効率よく入射させることができる。そこで、本実施例によれば、簡便で製造し易い構成の前記光配線システムを提供することができる。また、本実施例の光配線システムは、前記光導波路の少なくとも一部が前記回路ブロックの上面に設けられていることが好ましい。本実施例によれば、例えば各回路ブロックの上に光配線ユニットを貼り付けた場合、その光配線ユニット同士を１本の光導波路で接続することができる。そこで、本実施例によれば、より簡便で製造し易い構成の前記光配線システムを提供することができる。
【０１０９】
また、本実施例の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを横切るように該回路ブロック上に設けられていることが好ましい。本発明によれば、集積回路チップ上において、回路ブロック上であるか否かにかかわらず光導波路を配置することができるので、光導波路の経路長を短縮することができる。また、本発明の光配線システムは、前記光導波路の少なくとも一部が、前記回路ブロックを迂回するように設けられていることが好ましい。
【０１１０】
本実施例によれば、集積回路チップ上において、例えば回路ブロック領域と非回路ブロック領域と境界の段差が比較的大きい場合、回路ブロック領域を迂回するように光導波路を設けることで、光信号の伝送における光結合効率を高めることができる。また、本発明の光配線システムは、前記回路ブロックがＣＰＵ（ＭＰＵ）、メモリ回路、ＤＳＰ、ＲＦ増幅回路などのアナログ回路、イメージセンサのいずれかであることが好ましい。本発明によれば、例えば従来のコンピュータシステムにおいて高速情報処理化のボトルネックとなっていたＣＰＵとメモリ回路間の信号伝送速度を飛躍的に向上させることができる。また、本発明によれば、従来多数のメタル配線を用いてＣＰＵとメモリ回路間のバスを形成していた構成を、例えば１本の光導波路と光配線ユニットに置き換えることができるので、従来のワンチップコンピュータよりもコンパクトで高性能なコンピュータシステムを提供することができる。
【０１１１】
また、本実施例の光配線システムは、前記光導波路がデータ信号又はクロック信号の伝送路であることが好ましい。本発明によれば、コンパクトな構造をもって、データ信号及びクロック信号を高速に伝送することができる。また、本発明の光配線システムは、前記光配線ユニットが１つの前記回路ブロックに複数設けられており、前記光導波路は、１つの前記回路ブロックに設けられている複数の光配線ユニット毎に設けられていることが好ましい。本実施例によれば、１つの回路ブロックについての複数の入出力信号を、複数組の光配線ユニット及び光導波路で並列に伝送することができる。したがって、本実施例によれば、回路ブロック相互間の伝送速度をさらに向上させることができる。また、本実施例の光配線システムは、前記集積回路チップが基板上に複数実装されており、該複数の集積回路チップ同士は、発光機能又は受光機能を備えた光配線ユニットと基板上に設けられた光導波路とを少なくとも介して光学的に接続されていることが好ましい。
【０１１２】
また、本実施例の光配線システムは、基板上に複数実装されており、該集積回路チップ同士が密着しており、該集積回路チップ同士は、光学的又は電気的に接続されていることが好ましい。本発明によれば、前記集積回路チップを複数基板上に実装し、該集積回路チップ同士の側面などを密着させることにより、該集積回路チップ間を簡便に光学的又は電気的に接続することができる。そこで、本発明によれば、各集積回路チップ内の信号伝送だけでなく、各集積回路同士間での信号伝送についても、光信号又は電気信号により高速化することができ、複数の集積回路チップからなる大規模なコンピュータシステムなどをさらに高速化及びコンパクト化することができる。本実施例の電気光学装置は、前記光配線システムを備えたことを特徴とする。本実施例の電子機器は、前記光配線システムを備えたことを特徴とする。本実施例によれば、ＣＰＵ及びメモリ回路などを前記光配線システムで構成したモジュールを備える電子機器とすることで、従来よりも高速に信号処理することができ、かつコンパクトで高性能な電子機器を安価に提供することができる。
【０１１３】
以上、本発明のいくつかの実施形態、実施例を説明したが、これらの実施形態、実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１１４】
１０１…Ｓｉ基板
１０２…ＧａＡｓ基板
１０３…ｎ−ＧａＡｓバッファ層
１０４…ｎ−ＡｌＧａＡｓエッチストップ層
１０５…ｎ−ＧａＡｓコンタクト層
１０６…ｎ−ＡｌＧａＡｓクラッド層
１０７…ｎ−ＧａＡｓ光閉じ込め層
１０８…多重量子井戸活性層
１０９…ｎ−ＧａＡｓ光閉じ込め層
１１０…ｎ−ＡｌＧａＡｓクラッド層
１１１…ｎ−ＧａＡｓコンタクト層
２１０…レーザ領域
２１１…ＳｉＯ２
２１５…保護膜
２１６…ＡｌＧａＡｓ内周部領域
２１７…保護膜
２１８…ＡｌＧａＡｓ外周部領域
２２０…ＳｉＯ２
２２２…ポリイミド
２２４…ｎ型コンタクト
２２６…ｐ電極
２２８…ＳｉＯ２
２３０…導波路
２３２…絶縁被覆層
２３４…引き出し配線
２３６…引き出し配線
２４０…受光素子
２４２…光導波路
２５１…シリコン基板
２５２…入力側導波路
２５３…導波路
２５４…出力側導波路
２６１…酸化シリコン
２７５…補助導波路
２８１…レーザ光源
２８５…出力用シリコン導波路
２９１…リング型波長フィルタ
２９２、２９３…シリコン導波路
３００…ＢＯＸ層（シリコン酸化物層）
３０１…シリコン導波路
３０２…シリコン導波路
３０３…窒素酸化シリコン（ＳｉＯＮ）導波路
３１０…シリコン基板
３４１…シリコン基板
３４２…ＢＯＸ層（シリコン酸化物層）
３４３…単結晶シリコン層
３４４…ＳｉＯ２パッド層
３４５…ＳｉＮ（Ｓｉ３Ｎ４）層
３４６…シリコン酸化物層
３４７…ＳｉＯ２埋め込み層
３４８…ＧａＡｓ基板
３５１…ＳＯＩウェハ
３５２…埋め込み酸化膜層
３５３…単結晶シリコン層（トップＳｉ層）
３５４…ＳｉＯ２パッド層
３５５…シリコン窒化膜
３５６…シリコン導波路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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