(57)【要約】【課題】信号伝達速度を向上させることができる半導体装置が提供される。【解決手段】基板表面上において、互いに離隔された導電パターン及び前記導電パターンのうち隣接する前記導電パターンの間で前記基板表面上に配置され各々のギャップ領域によって離隔される支持パターンを含む集積回路装置が提供される。前記導電パターンのうち隣接する前記導電パターンは前記基板表面から前記導電パターンの間の前記支持パターンの表面より上まで延長される。前記支持パターンの前記表面及び前記導電パターンの各々の表面上にキャッピング膜が提供される。関連製造方法がまた提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板表面上に互いに離隔された複数の導電パターンと、
前記基板表面上において、前記導電パターンのうち隣接する前記導電パターンの間に配置され各々のギャップ領域によって互いに離隔される支持パターンと、
前記導電パターンの各々の表面上及び前記支持パターンの表面上に配置されるキャッピング膜と、を含み、
前記導電パターンのうち隣接する前記導電パターンが、前記基板表面から、前記導電パターンの間の前記支持パターンの上部面より上まで延長される、集積回路装置。
【請求項２】
前記各々のギャップ領域が、前記キャッピング膜、前記支持パターンの各々の側壁、及び前記導電パターンのうち隣接する前記導電パターンの各々の側壁によって画定される、請求項１に記載の集積回路装置。
【請求項３】
前記キャッピング膜が、前記導電パターンのうち隣接する前記導電パターンの各々の側壁の上に延長され、前記支持パターンの各々の側壁の上にキャッピング膜が無い、請求項２に記載の集積回路装置。
【請求項４】
前記基板が第１及び第２領域を含み、
前記支持パターンが、前記第２領域における前記導電パターンのうち隣接する前記導電パターンの間に配置され、
前記第１領域における前記導電パターンの間に前記支持パターンが無い、請求項１に記載の集積回路装置。
【請求項５】
前記キャッピング膜の表面が、前記第１領域で実質的に平坦であり、前記第２領域で実質的に平坦でない、請求項４に記載の集積回路装置。
【請求項６】
前記第２領域における前記導電パターンの間の空間が、前記第１領域における前記導電パターンの間の空間より広い、請求項５に記載の集積回路装置。
【請求項７】
前記第１領域における前記導電パターンのうち隣接する前記導電パターンの間で前記基板表面上に配置される残余パターンをさらに含み、
前記支持パターンと前記残余パターンとが同一の物質を含み、
前記支持パターンが、前記基板表面から前記残余パターンの上部面より上まで延長される、請求項６に記載の集積回路装置。
【請求項８】
前記各々のギャップ領域が第１ギャップ領域を含み、
前記残余パターンが、前記第１領域における第２ギャップ領域だけ、前記導電パターンのうち隣接する前記導電パターン及び前記キャッピング膜から離隔される、請求項７に記載の集積回路装置。
【請求項９】
前記支持パターンの表面と前記キャッピング膜との間及び／又は前記導電パターンの各々の側壁と前記キャッピング膜との間に配置される１つ以上の保護膜をさらに含む、請求項２に記載の集積回路装置。
【請求項１０】
前記１つ以上の保護膜が、互いに異なる物質の第１及び第２保護膜を含み、
前記支持パターンと前記導電パターンとの各々の側壁が前記第１保護膜によって覆われず、前記第２保護膜によって覆われる、請求項９に記載の集積回路装置。
【請求項１１】
前記支持パターンが炭素含有膜を含む、請求項１に記載の集積回路装置。
【請求項１２】
前記各々のギャップ領域が、前記支持パターン及び／又は前記キャッピング膜より低い誘電率を有する中空空間を含む、請求項１に記載の集積回路装置。
【請求項１３】
前記導電パターンのうち隣接する前記導電パターンが、１００ｎｍ以上の距離だけ離隔している、請求項１に記載の集積回路装置。
【請求項１４】
第１領域と第２領域とを含む基板と、
前記基板上に配置される複数の導電パターンと、
前記導電パターンの上部面を連結し、前記導電パターンの間のエアーギャップ領域を画定するキャッピング膜と、
前記第２領域において前記導電パターンの間に配置され、前記キャッピング膜パターンと接する支持パターンと、を含み、
前記支持パターンが前記導電パターンの上部面より低い上部面を有する、半導体装置。
【請求項１５】
前記第１領域における前記導電パターンの間隔が、前記第２領域における前記導電パターンの間隔より狭い、請求項１４に記載の半導体装置。
【請求項１６】
前記支持パターンの側面が傾斜している、請求項１４に記載の半導体装置。
【請求項１７】
前記支持パターンの下部の端部と、隣接する前記導電パターンとの距離が、前記支持パターンの上部の端部と、隣接する前記導電パターンとの距離より狭い、請求項１６に記載の半導体装置。
【請求項１８】
前記第２領域における前記エアーギャップ領域が、前記支持パターンの側面と前記導電パターンの側面との間に配置される、請求項１６に記載の半導体装置。
【請求項１９】
前記第１領域において前記導電パターンの間に配置され、前記キャッピング膜と離隔される残余パターンをさらに含む、請求項１４に記載の半導体装置。
【請求項２０】
前記残余パターンが、前記支持パターンと同一の物質からなる、請求項１９に記載の半導体装置。
【請求項２１】
前記残余パターンが、前記支持パターンの上部面より低い上部面を有する、請求項１９に記載の半導体装置。
【請求項２２】
前記導電パターンと前記キャッピング膜との間に配置される第１保護膜と、
前記導電パターンの側面を覆う第２保護膜と、をさらに含む、請求項１４に記載の半導体装置。
【請求項２３】
前記第１保護膜が、前記第２保護膜と異なる物質である、請求項２２に記載の半導体装置。
【請求項２４】
前記第１保護膜が、タンタル、ルテニウム、コバルト、マンガン、チタン、タングステン、ニッケル、及びアルミニウムを含むグループから選択される少なくとも１つの金属、前記少なくとも１つの金属の酸化膜、窒化膜、又は酸窒化物を含み、
前記第２保護膜が、窒化シリコンＳｉＮ、窒化炭化シリコンＳｉＣＮ、及び窒化ホウ素ＢＮを含むグループから選択される少なくとも１つの物質を含む請求項２３に記載の半導体装置。
【請求項２５】
前記第２保護膜が延長されて前記第１保護膜の上部面と前記キャッピング膜との間に介在され、前記導電パターンの間の前記基板を覆う、請求項２２に記載の半導体装置。
【請求項２６】
前記第２領域における前記第２保護膜が前記支持パターンの側面を覆い、前記支持パターンの上部面と前記キャッピング膜との間に介在される、請求項２２に記載の半導体装置。
【請求項２７】
前記第１領域において前記導電パターンの間に配置され、前記キャッピング膜と離隔される残余パターンをさらに含み、
前記第２保護膜が前記残余パターンの側面と上部面を覆う、請求項２２に記載の半導体装置。
【請求項２８】
前記キャッピング膜が、二酸化シリコンＳｉＯ２、窒化シリコンＳｉＮ、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮ、窒化酸化シリコンＳｉＯＮを含むグループから選択される少なくとも１つの物質を含む、請求項１４に記載の半導体装置。
【請求項２９】
前記キャッピング膜が０．１〜５ｎｍの厚さを有する、請求項１４に記載の半導体装置。
【請求項３０】
前記支持パターンが、二酸化シリコンＳｉＯ２、窒化シリコンＳｉＮ、窒化炭化シリコンＳｉＣＮ、水素炭化酸化シリコンＳｉＯＣＨ、多孔性−水素炭化酸化シリコン（ｐｏｒｏｕｓ−ＳｉＯＣＨ）を含むグループから選択される少なくとも１つの物質を含む、請求項１４に記載の半導体装置。
【請求項３１】
前記第２領域において前記支持パターンに隣接する導電パターンの間隔が１００ｎｍ以上である、請求項１４に記載の半導体装置。
【請求項３２】
前記キャッピング膜が前記第２領域における前記導電パターンの上部側壁の一部を覆う、請求項１４に記載の半導体装置。
【請求項３３】
前記導電パターンの側壁を覆う保護膜をさらに含み、
前記キャッピング膜が、前記第２領域における前記保護膜の上部側壁の一部を覆う、請求項３２に記載の半導体装置。
【請求項３４】
基板表面上に互いに離隔された導電パターンを形成する段階と、
前記基板表面上において、前記導電パターンのうち隣接する前記導電パターンの間に配置され各々のギャップ領域によって互いに離隔される支持パターンを形成する段階と、
前記各々の支持パターンの表面上及び前記導電パターンの各々の表面上にキャッピング膜を形成する段階と、を含み、
前記導電パターンのうち隣接する前記導電パターンが、前記基板表面から、前記導電パターンの間の前記各々の支持パターンの上部面より上まで延長される、集積回路装置の製造方法。
【請求項３５】
前記支持パターンを形成する段階が、
前記導電パターンのうち隣接する前記導電パターンの間に各々の絶縁膜に対して、前記各々の絶縁膜の周辺部分から炭素を除去するプラズマ処理工程を実施する段階と、
前記導電パターンのうち隣接する前記導電パターンの間で前記各々の絶縁膜の周辺部分を選択的に食刻して、前記導電パターンのうち隣接する前記導電パターンから前記各々の支持パターンを分離させる、各々のギャップ領域と各々の支持パターンとを画定する段階と、を含む、請求項３４に記載の集積回路装置の製造方法。
【請求項３６】
選択的食刻に反応して、前記各々の支持パターンの大きさが、前記導電パターンのうち隣接する前記導電パターンの間の間隔が減少するほど縮小される、請求項３５に記載の集積回路装置の製造方法。
【請求項３７】
基板上に絶縁膜を形成する段階と、
前記絶縁膜をパターニングして複数個のリセスされた領域を形成する段階と、
前記リセスされた領域を満たす導電パターンを形成する段階と、
前記絶縁膜に対してプラズマ処理する段階と、
前記絶縁膜の少なくとも一部を除去して少なくとも前記導電パターンの側壁を露出させる段階と、
前記導電パターンの間を満たす犠牲膜を形成する段階と、
前記導電パターンの上部面を連結するキャッピング膜を形成する段階と、
前記犠牲膜を除去して前記導電パターンの間にエアーギャップ領域を形成する段階と、を含む、半導体装置の製造方法。
【請求項３８】
前記絶縁膜の少なくとも一部を除去する段階が支持パターンを形成する段階を含み、
前記犠牲膜が除去された後に、前記支持パターンが前記キャッピング膜と接する、請求項３７に記載の半導体装置の製造方法。
【請求項３９】
前記絶縁膜の少なくとも一部を除去する段階が、前記キャッピング膜と離隔される残余パターンを形成する段階を含み、
前記犠牲膜が除去された後に、前記残余パターンが前記キャッピング膜と接しない、請求項３７に記載の半導体装置の製造方法。
【請求項４０】
前記リセスされた領域を形成する工程が異方性食刻工程で成される、請求項３７に記載の半導体装置の製造方法。
【請求項４１】
前記絶縁膜は炭素を含み、
前記リセスされた領域を形成する工程及び前記プラズマ処理によって前記絶縁膜の少なくとも一部分で炭素が除去される、請求項３７に記載の半導体装置の製造方法。
【請求項４２】
前記絶縁膜に対して前記プラズマ処理する段階が、温度２００〜４００℃、圧力３〜８Ｔｏｒｒ、プラズマパワー３００〜８００Ｗの条件で水素Ｈ２、アンモニアＮＨ３、二水素二窒素Ｎ２Ｈ２、一酸化二窒素Ｎ２Ｏ、酸素Ｏ２、二酸化炭素ＣＯ２、一酸化炭素ＣＯのうち少なくとも１つのガスを供給して実施される、請求項３７に記載の半導体装置の製造方法。
【請求項４３】
前記犠牲膜が炭化水素膜で形成される、請求項３７に記載の半導体装置の製造方法。
【請求項４４】
前記キャッピング膜を形成する段階が、原子層成膜（ＡＬＤ）、プラズマ化学気相成膜（ＰＥ−ＣＶＤ）、大気圧化学気相成膜（ＡＰ−ＣＶＤ）、及び流動性化学気相成膜（ＦＣＶＤ）を含むグループから選択される少なくとも１つの方法で実施される、請求項３７に記載の半導体装置の製造方法。
【請求項４５】
前記犠牲膜を除去する段階がアッシング工程で実施され、
前記アッシング工程において前記犠牲膜が分解されてガス形態となり、前記キャッピング膜を通じて排出される、請求項３７に記載の半導体装置の製造方法。
【請求項４６】
前記アッシング工程が、２０〜４００℃の温度でアンモニアＮＨ３、水素Ｈ２、一酸化二窒素Ｎ２Ｏ、酸素Ｏ２、二酸化炭素ＣＯ２及び一酸化炭素ＣＯのうち少なくとも１つのガスを供給して実施される、請求項４５に記載の半導体装置の製造方法。
【請求項４７】
前記絶縁膜の少なくとも一部を除去する段階の前に、前記導電パターンの上部面を覆う第１保護膜を形成する段階をさらに含む、請求項３７に記載の半導体装置の製造方法。
【請求項４８】
前記絶縁膜の少なくとも一部を除去する段階の後であって前記犠牲膜を形成する前に、前記導電パターンを覆う第２保護膜を形成する段階をさらに含む、請求項３７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は高集積、高密度、低電力消費、及び高速動作が要求されている。高集積回路を有する半導体装置は多層連結配線構造を使用して設計される。このような配線はアルミニウムのような金属物質で形成されて来た。アルミニウムで配線を形成するために、絶縁膜上にアルミニウム層を蒸着し、食刻する工程を実施する。
【０００３】
しかし、デザインルールが小さくなることによって、配線の材料がアルミニウムの代わりに銅で代替されている。なぜならば、アルミニウムの電気抵抗が相対的に大きく、アルミニウム配線の線幅が小さくなるほど、電気抵抗がさらに大きくなって高速動作が難しくなったためである。したがって、電気抵抗が小さく値段が安い銅が配線の材料として好ましいものとなった。しかし、銅は食刻工程で食刻されるのが難しい。したがって、銅で配線を形成するためにダマシン工程を使用することができる。
【０００４】
しかし、半導体装置の高集積化によって、配線の間隔も狭くなっている。したがって、上述したように配線材料を変更しても、配線の間の狭い間隔のため、干渉現象が深刻になる。したがって、配線の信号伝達速度が遅延され得る。これを解決するために多様な研究が引き続き行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第８，２９８，９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は信号伝達速度を向上させることができる半導体装置を提供することにある。
【０００７】
本発明が解決しようとする他の課題は工程を単純化させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前記課題を達成するための本発明による半導体装置は、第１領域と第２領域とを含む基板と、前記基板上に配置される導電パターンと、前記導電パターンの上部面を連結するキャッピング膜と、前記導電パターンの間に配置されるエアーギャップ領域と、前記第２領域における前記導電パターンの間に配置され、前記キャッピング膜パターンと接する支持パターンと、を含み、前記支持パターンは前記導電パターンの上部面より低い上部面を有する。
【０００９】
前記第１領域における前記導電パターンの間隔は、前記第２領域における前記導電パターンの間隔より狭い。
【００１０】
前記支持パターンの側面は傾斜したものであることができる。
【００１１】
前記支持パターンの下部の端部と、隣接する前記導電パターンとの距離は、前記支持パターンの上部の端部と、隣接する前記導電パターンとの距離より狭いことがあり得る。
【００１２】
前記第２領域における前記エアーギャップ領域は、前記支持パターンの側面と前記導電パターンの側面との間に配置され得る。
【００１３】
前記半導体装置は、前記第１領域において前記導電パターンの間に配置され、前記キャッピング膜と離隔される残余パターンをさらに包含することができる。
【００１４】
前記残余パターンは前記支持パターンと同一の物質からなり得る。
【００１５】
前記残余パターンは前記支持パターンの上部面より低い上部面を有することができる。
【００１６】
前記半導体装置は、前記導電パターンと前記キャッピング膜との間に配置される第１保護膜と、前記導電パターンの側面を覆う第２保護膜とをさらに包含することができる。
【００１７】
前記第１保護膜は前記第２保護膜と異なり得る。
【００１８】
前記第１保護膜はタンタル、ルテニウム、コバルト、マンガン、チタン、タングステン、ニッケル、及びアルミニウムを含むグループから選択される少なくとも１つの金属、前記少なくとも１つの金属の酸化膜、窒化膜、又は酸窒化物からなるものであり得る。前記第２保護膜は窒化シリコンＳｉＮ、窒化炭化シリコンＳｉＣＮ、及び窒化ホウ素ＢＮを含むグループから選択される少なくとも１つの物質からなり得る。
【００１９】
前記第２保護膜は延長されて前記第１保護膜の上部面と前記キャッピング膜との間に介在され、前記導電パターンの間の前記基板を覆うことができる。
【００２０】
前記第２領域における前記第２保護膜は前記支持パターンの側面を覆い、前記支持パターンの上部面と前記キャッピング膜との間に介在され得る。
【００２１】
前記残余パターンは前記キャッピング膜と離隔され得る。前記第２保護膜は前記残余パターンの側面と上部面とを覆うことができる。
【００２２】
前記キャッピング膜は二酸化シリコンＳｉＯ２、窒化シリコンＳｉＮ、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮ、窒化酸化シリコンＳｉＯＮを含むグループから選択される少なくとも１つの物質からなり得る。
【００２３】
前記キャッピング膜は０．１〜５ｎｍの厚さを有することができる。
【００２４】
前記支持パターンは二酸化シリコンＳｉＯ２、窒化シリコンＳｉＮ、窒化炭化シリコンＳｉＣＮ、水素炭化酸化シリコンＳｉＯＣＨ、多孔性−水素炭化酸化シリコン（ｐｏｒｏｕｓ−ＳｉＯＣＨ）を含むグループから選択される少なくとも１つの物質からなり得る。
【００２５】
前記第２領域において前記支持パターンに隣接する導電パターンの間隔は１００ｎｍ以上であり得る。
【００２６】
前記他の課題を達成するための本発明による半導体装置の製造方法は、基板上に絶縁膜を形成する段階と、前記絶縁膜をパターニングして複数個のリセスされた領域を形成する段階と、前記リセスされた領域を満たす導電パターンを形成する段階と、前記絶縁膜に対してプラズマ処理する段階と、前記絶縁膜の少なくとも一部を除去して少なくとも前記導電パターンの側壁を露出させる段階と、前記導電パターン間を満たす犠牲膜を形成する段階と、前記導電パターンの上部面を連結するキャッピング膜を形成する段階と、前記犠牲膜を除去して前記導電パターンの間でエアーギャップ領域を形成する段階と、を包含することができる。
【００２７】
前記絶縁膜の少なくとも一部を除去する段階は支持パターンを形成する段階を包含でき、前記支持パターンは前記犠牲膜が除去された後に前記キャッピング膜と接することができる。
【００２８】
前記絶縁膜の少なくとも一部を除去する段階は前記キャッピング膜から離隔される残余パターンを形成する段階を包含でき、前記残余パターンは前記犠牲膜が除去された後に前記キャッピング膜と接しないことがあり得る。
【００２９】
前記リセスされた領域を形成する工程は異方性食刻工程でなされ得る。
【００３０】
一例において、前記絶縁膜は炭素を含む誘電膜で形成されることができ、前記食刻工程及び前記プラズマ処理によって前記絶縁膜の少なくとも一部分で炭素が除去されることができる。
【００３１】
前記絶縁膜に対して前記プラズマ処理する段階は温度２００〜４００℃、圧力３〜８Ｔｏｒｒ、プラズマパワー３００〜８００Ｗの条件で水素Ｈ２、アンモニアＮＨ３、二水素二窒素Ｎ２Ｈ２、一酸化二窒素Ｎ２Ｏ、酸素Ｏ２、二酸化炭素ＣＯ２、一酸化炭素ＣＯの中で少なくとも１つのガスを供給して実施され得る。
【００３２】
前記犠牲膜は炭化水素膜で形成され得る。
【００３３】
前記キャッピング膜を形成する段階は原子層成膜（ＡＬＤ）、プラズマ化学気相成膜（ＰＥ−ＣＶＤ）、大気圧化学気相成膜（ＡＰ−ＣＶＤ）及び流動性化学気相成膜（ＦＣＶＤ）を含むグループから選択される少なくとも１つの方法で実施され得る。
【００３４】
前記犠牲膜を除去する段階はアッシング工程で実施され得る。
【００３５】
前記アッシング工程において前記犠牲膜が分解されてガス形態となり、前記キャッピング膜を通じて排出されることができる。
【００３６】
前記アッシング工程は２０〜４００℃温度でアンモニアＮＨ３、水素Ｈ２、一酸化二窒素Ｎ２Ｏ、酸素Ｏ２、二酸化炭素ＣＯ２及び一酸化炭素ＣＯのうち少なくとも１つのガスを供給して実施され得る。
【００３７】
前記方法は、前記絶縁膜の少なくとも一部を除去する段階の前に、前記導電パターンの上部面を覆う第１保護膜を形成する段階をさらに包含することができる。
【００３８】
前記方法は、前記絶縁膜の少なくとも一部を除去する段階の後であって前記犠牲膜を形成する前に前記導電パターンを覆う第２保護膜を形成する段階をさらに包含することができる。
【００３９】
本発明の一概念にしたがう集積回路装置は、基板表面上において互いに離隔された導電パターンと、前記基板表面上に前記導電パターンのうち隣接する前記導電パターンの間に配置され各々のギャップ領域によって互いに離隔される支持パターンと、前記導電パターンの各々の表面上及び前記支持パターンの表面の上に配置されるキャッピング膜と、を含み、前記導電パターンのうち隣接する前記導電パターンは前記基板表面から前記導電パターンの間の前記支持パターンの上部面まで延長される。
【００４０】
前記各々のギャップ領域は前記キャッピング膜、前記支持パターンの各々の側壁、及び前記導電パターンのうち隣接する前記導電パターンの各々の側壁によって画定され得る。
【００４１】
前記キャッピング膜は前記導電パターンのうち隣接する前記導電パターンの各々の側壁の上に延長され、前記支持パターンの各々の側壁はキャッピング膜が無いことがあり得る。
【００４２】
前記基板は第１及び第２領域を含み、前記支持パターンは前記第２領域における前記導電パターンのうち隣接する前記導電パターンの間に配置され、前記第１領域における前記導電パターンの間に前記支持パターンが無いことがあり得る。
【００４３】
前記キャッピング膜の表面は前記第１領域で実質的に平坦であり、前記第２領域で実質的に平坦でないことがあり得る。
【００４４】
前記第２領域における前記導電パターンの間の空間は前記第１領域における前記導電パターンの間の空間より広いことがあり得る。
【００４５】
前記第１領域における前記導電パターンのうち隣接する前記導電パターンの間で前記基板表面上に配置される残余パターンをさらに含み、前記支持パターンと前記残余パターンとは同一の物質を含み、前記支持パターンは前記基板表面から前記残余パターンの上部面より上まで延長され得る。
【００４６】
前記各々のギャップ領域は第１ギャップ領域を含み、前記残余パターンは前記第１領域における第２ギャップ領域だけ前記導電パターンのうち隣接する前記導電パターン及び前記キャッピング膜から離隔され得る。
【００４７】
前記支持パターンの表面と前記キャッピング膜との間及び／又は前記導電パターンの各々の側壁と前記キャッピング膜との間に配置される１つ以上の保護膜をさらに包含することができる。
【００４８】
前記１つ以上の保護膜は、互いに異なる物質の第１及び第２保護膜を含み、前記支持パターン及び前記導電パターンの各々の側壁は前記第１保護膜によって覆われず、前記第２保護膜によって被覆され得る。
【００４９】
前記支持パターンは炭素含有膜を包含することができる。
【００５０】
前記各々のギャップ領域は、前記支持パターン及び／又は前記キャッピング膜より低い誘電率を有する中空空間を包含することができる。
【００５１】
前記導電パターンのうち隣接する前記導電パターンは１００ｎｍ以上の距離だけ離隔していることができる。
【００５２】
本発明の概念にしたがう集積回路装置の製造方法は、基板表面上に互いに離隔された導電パターンを形成する段階と、前記基板表面上において、前記導電パターンのうち隣接する前記導電パターンの間に配置され各々のギャップ領域によって互いに離隔される支持パターンを形成する段階と、前記各々の支持パターンの表面上及び前記導電パターンの各々の表面上にキャッピング膜を形成する段階と、を含み、前記導電パターンのうち隣接する前記導電パターンは前記基板表面から、前記導電パターンの間の前記各々の支持パターンの上部面より上まで延長される。
【００５３】
前記支持パターンを形成する段階は、前記導電パターンのうち隣接する前記導電パターンの間に各々の絶縁膜に対して、前記各々の絶縁膜の周辺部分から炭素を除去するプラズマ処理工程を実施する段階と、前記導電パターンのうち隣接する前記導電パターンの間で前記各々の絶縁膜の周辺部分を選択的に食刻して、前記導電パターンのうち隣接する前記導電パターンから前記各々の支持パターンを分離させる各々のギャップ領域と各々の支持パターンとを画定する段階と、を包含することができる。
【００５４】
前記方法において、選択的食刻に反応して、前記各々の支持パターンの大きさは前記導電パターンのうち隣接する前記導電パターンの間の間隔が減少するほど、縮小され得る。
【発明の効果】
【００５５】
本発明による半導体装置では複数の導電パターン及びこれらの上部面を覆うキャッピング膜によって、複数の導電パターンの間にエアーギャップ領域が配置される。エアーギャップの誘電率が他の誘電膜より顕著に低いので、半導体装置の動作の時、複数の導電パターンの間の干渉を最小化することができる。したがって、導電パターンの信号伝達速度を向上させ、電力消費を減らし得る。
【００５６】
また、本発明による半導体装置では複数の導電パターンの間の間隔が広い部分に支持パターンが配置される。前記支持パターンはその上のキャッピング膜の過渡な下垂又は崩壊を防止することができる。したがって、キャッピング膜の過渡な下垂による導電パターンの倒れ込みを最少化するか、或いは防止することができる。また、キャッピング膜の過渡な下垂によるキャッピング膜表面の過渡な屈曲による後続工程の困難さを防止することができる。言い換えれば、上に配置されるキャッピング膜を支持するのに充分な大きさを有する支持パターンは基板の多様な領域に形成されることができ、支持パターンの大きさは多様な領域で導電パターンの間の間隔に依存される。したがって、半導体装置の信頼性を向上させることができる。
【００５７】
また、本発明による半導体装置では導電パターンの上部面と側面とを覆う保護膜によって導電パターンの信頼性を向上させることができる。
【００５８】
本発明による半導体装置の製造方法では、工程条件を適切に調節することによって、エアーギャップ領域の位置や大きさ等を調節することができる。
【００５９】
また、本発明による半導体装置の製造方法では、導電パターン間隔が広い部分に支持パターンが自動的に形成されるので、支持パターンを形成するための別のフォトリソグラフィー工程やフォトマスクのデザイン変更を必要としない。したがって、工程を単純化させることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による半導体装置の断面図である。
【図２】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図３】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図４】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図５】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図６】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図７】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図８】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図９】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図１０】図１の半導体装置を製造する過程を順次的に示した断面図である。
【図１１】本発明の他の例にしたがう半導体装置の断面図である。
【図１２】図１１の半導体装置を製造する過程を順次的に示した断面図である。
【図１３】図１１の半導体装置を製造する過程を順次的に示した断面図である。
【図１４】図１１の半導体装置を製造する過程を順次的に示した断面図である。
【図１５】図１１の半導体装置を製造する過程を順次的に示した断面図である。
【図１６】図１１の半導体装置を製造する過程を順次的に示した断面図である。
【図１７】本発明のその他の例にしたがう半導体装置の断面図である。
【図１８】図１７の半導体装置を製造する過程を順次的に示した断面図である。
【図１９】図１７の半導体装置を製造する過程を順次的に示した断面図である。
【図２０】本発明のその他の例にしたがう半導体装置の断面図である。
【図２１Ａ】本発明の実験例にしたがって製造された半導体装置の断面写真を示す。
【図２１Ｂ】本発明の実験例にしたがって製造された半導体装置の断面写真を示す。
【図２１Ｃ】本発明の実験例にしたがって製造された半導体装置の断面写真を示す。
【図２２】本発明の例による構造を含むメモリシステムの一例を示す概略ブロック図である。
【発明を実施するための形態】
【００６１】
以上の本発明の目的、他の目的、特徴及び長所は添付された図面に関連された以下の望ましい実施形態を通じて容易に理解できる。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもあり得る。むしろ、開示される実施形態は開示された内容が徹底され、完全になることができるように、そして当業者に本発明の思想が十分に伝達され得るようにするために提供される。
【００６２】
本明細書で、何らかの構成要素が他の構成要素上にあると言及される場合に、それは他の構成要素上に直接形成されるか、又はこれらの間に第３の構成要素が介在されることもあり得ることを意味する。また、図面において、構成要素の厚さは技術的内容の効果的な説明のために誇張されたものである。
【００６３】
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されるのではなく、製造工程によって生成される形態の変化も含むことがある。例えば、直角に図示された食刻領域はラウンドされるか、或いは所定曲率を有する形態であり得る。したがって、図面で例示された領域は属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり発明の範疇を制限するためのものではない。本明細書の多様な実施形態で第１、第２等の用語が多様な構成要素を記述するために使用されたが、これらの構成要素はこのような用語によって限定されない。これらの用語は単なるいずれかの構成要素を他の構成要素と区別させるために使用されただけである。ここに説明され、例示される実施形態はそれの相補的な実施形態も含む。
【００６４】
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文中で特別に言及しない限り複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’で言及された構成要素は１つ以上の他の構成要素の存在又は追加を排除しない。
【００６５】
以下、図面を参照して本発明の実施形態に対して詳細に説明する。
【００６６】
図１は本発明の一実施形態による半導体装置の断面図である。
【００６７】
図１を参照すれば、第１領域Ａ、第２領域Ｂ、及び第３領域Ｃを含む基板１が準備される。基板１上に第１絶縁膜２が配置される。第１絶縁膜２は層間絶縁膜であるか、或いは食刻阻止膜であり得る。図示しないが、基板１の上には素子分離膜（図示せず）とトランジスター（図示せず）とが配置され得る。また、第１絶縁膜２内には配線（図示せず）やコンタクト（図示せず）が配置され得る。第１絶縁膜２上に複数個の導電パターン１０が配置され得る。導電パターン１０は一方向に延長される複数個のライン形態であるか、コンタクト形態であるか、又はコンタクトとラインとが結合された形態であることもあり得る。図示しないが、導電パターン１０は第１絶縁膜２の内部に配置できるコンタクト（図示せず）や配線（図示せず）と電気的に連結され得る。
【００６８】
導電パターン１０は導電膜１１と導電膜１１の側壁及び下部面を覆う拡散防止膜９とを包含することができる。導電膜１１は銅、タングステン、及びアルミニウムのように低い抵抗の導電性物質からなり得る。拡散防止膜９はチタンＴｉ、窒化チタンＴｉＮ、タンタルＴａ、窒化タンタルＴａＮ、ルテニウムＲｕ、コバルトＣｏ、マンガンＭｎ、窒化タングステンＷＮ、ニッケルＮｉ、及びホウ化ニッケルＮｉＢを含むグループから選択される少なくとも１つの物質からなり得る。導電パターン１０の間には空いた空間又は中空空間（例えば、ボイド又は空洞）であるエアーギャップ領域（Ａｉｒ−ｇａｐ  ｒｅｇｉｏｎ、ＡＧ）（また、ここで、ギャップ領域又はギャップで表現される）が配置される。導電パターン１０の上部面はキャッピング膜１５で連結される。キャッピング膜１５は誘電率１．８〜８を有する誘電膜からなるものであり得る。望ましくは、キャッピング膜１５は二酸化シリコンＳｉＯ２、窒化シリコンＳｉＮ、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮ、窒化酸化シリコンＳｉＯＮを含むグループから選択される少なくとも１つの物質からなり得る。さらに望ましくは、キャッピング膜１５は二酸化シリコンＳｉＯ２、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮを含むグループから選択される少なくとも１つの物質からなり得る。キャッピング膜１５は０．１〜５ｎｍの厚さを有することができる。
【００６９】
続いて、第１領域Ａにおける導電パターン１０の間の第１間隔Ｗ１は、第２領域Ｂにおける導電パターン１０の間の第２間隔Ｗ２より小さい。第３領域Ｃにおける導電パターン１０の間の第３間隔Ｗ３は、第２間隔Ｗ２より大きい。第３領域Ｃにおける導電パターン１０の間の第３間隔Ｗ３は、望ましくは１００ｎｍ以上であり得る。第１間隔Ｗ１は望ましくは５０ｎｍ以下であり得る。第２間隔Ｗ２は５０ｎｍ〜１００ｎｍであり得る。
【００７０】
第３領域Ｃにおける導電パターン１０の間に支持パターン３ｃが配置される。支持パターン３ｃはキャッピング膜１５と接する。導電パターン１０の上部面の高さＨ１は支持パターン３ｃの上部面の高さＨ２より高い。支持パターン３ｃの側壁は傾斜したものであることができる。支持パターン３ｃの下端の端部と隣接する導電パターン１０との間の距離は、支持パターン３ｃの上端の端部と隣接する導電パターン１０との間の距離より小さいことがあり得る。第２領域Ｂにおける導電パターン１０の間に残余パターン３ｂが配置される。残余パターン３ｂの上部面の高さは支持パターン３ｃの上部面の高さより低い。残余パターン３ｂはキャッピング膜１５と離隔される。第１領域Ａにおける導電パターン１０の間には残余パターン３ｂや支持パターン３ｃが介在されない。支持パターン３ｃと残余パターン３ｂとは同一の物質からなるものであり得る。支持パターン３ｃと残余パターン３ｂとは誘電率１．８〜８を有する誘電膜であり得る。望ましくは、支持パターン３ｃと残余パターン３ｂとは炭素を含む絶縁物質であり得る。さらに望ましくは、支持パターン３ｃと残余パターン３ｂとは窒化シリコンＳｉＮ、窒化炭化シリコンＳｉＣＮ、水素炭化酸化シリコンＳｉＯＣＨ、多孔性−水素炭化酸化シリコン（ｐｏｒｏｕｓ−ＳｉＯＣＨ）を含むグループから選択される少なくとも１つの物質からなり得る。支持パターン３ｃと残余パターン３ｂとは二酸化シリコンＳｉＯ２であることもあり得る。
【００７１】
本例にしたがう半導体装置では導電パターン１０の間でこれらの上部面を連結するキャッピング膜１５によってエアーギャップ領域ＡＧが提供される。エアーギャップ領域ＡＧの誘電率が約１であって、他の誘電膜の誘電率より顕著に低いので、導電パターン１０の間の干渉を最小化することができる。したがって、信号伝達速度を向上させ、電力消費を減らし得る。また、支持パターン３ｃは相対的に広い間隔の導電パターン１０の間でキャッピング膜１５の倒れ込み（又は過渡な下垂）を防ぎ、支持する役割を果たすことによって半導体装置の信頼性を向上させることができる。
【００７２】
図２乃至図１０は図１の半導体装置を製造する過程を順次的に示した断面図である。
【００７３】
図２を参照すれば、第１領域Ａ、第２領域Ｂ、及び第３領域Ｃを含む基板１上に第１絶縁膜２を形成する。図示しないが、第１絶縁膜２の下、内部、及び上に素子分離膜、トランジスター、コンタクト、配線、及び食刻阻止膜等を形成することができる。第１絶縁膜２はシリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜等で形成され得る。第１絶縁膜２の上に第２絶縁膜３を形成する。
【００７４】
第２絶縁膜３は誘電率１．８〜８を有する誘電膜で形成され得る。望ましくは、第２絶縁膜３は炭素を含む誘電膜で形成され得る。さらに望ましくは、第２絶縁膜３は窒化炭化シリコンＳｉＣＮ、水素炭化酸化シリコンＳｉＯＣＨ、多孔性−水素炭化酸化シリコン（ｐｏｒｏｕｓ−ＳｉＯＣＨ）を含むグループから選択される少なくとも１つの物質からなり得る。非常に望ましくないが、第２絶縁膜３は炭素を包含しない二酸化シリコンＳｉＯ２、シリコン窒化膜、シリコン酸化窒化膜等で形成されることもあり得る。第２絶縁膜３はＡＬＤ、ＣＶＤ、ＦＣＶＤ、ＳＯＤ、及び拡散方式のうち、少なくとも１つの方法で形成され得る。第２絶縁膜３が多孔性−水素炭化酸化シリコン（ｐｏｒｏｕｓ−ＳｉＯＣＨ）で形成される場合、熱処理、紫外線処理、電子ビーム処理工程のうち少なくとも１つを実施して形成され得る。
【００７５】
第２絶縁膜３の上に導電パターン１０が形成される領域を画定する開口部７を有するマスクパターン５を形成する。マスクパターン５は、例えばフォトレジストパターンであり得る。第１領域Ａ、第２領域Ｂ、及び第３領域Ｃにおけるマスクパターン５の幅Ｗ１、Ｗ２、Ｗ３は、各々図１を参照して説明した領域Ａ、Ｂ、Ｃでの導電パターン１０の間の間隔Ｗ１、Ｗ２、Ｗ３に対応され得る。即ち、第２領域Ｂにおけるマスクパターン５の幅Ｗ２が、第１領域Ａにおけるマスクパターン５の幅Ｗ１より大きく、第３領域Ｃにおけるマスクパターン５の幅Ｗ３より小さい。
【００７６】
図３を参照すれば、マスクパターン５を食刻マスクとして利用して第２絶縁膜３を異方性食刻し、開口部７が転写された第２絶縁膜パターン３ａを形成する。異方性食刻工程によって第２絶縁膜パターン３ａの側壁は食刻損傷を受けることとなる。異方性食刻工程の間に、第２絶縁膜パターン３ａの上部がその下部より露出される時間が長いので、第２絶縁膜パターン３ａの食刻損傷部分Ｄ１は第２絶縁膜パターン３ａの上端に行くほど、さらに大きく、その下端に行くほど、小さいことがあり得る。食刻損傷部分Ｄ１では異方性食刻工程に使用される、例えばフッ化炭素ＣｘＦｙ系列の食刻ガス（プラズマ）によって第２絶縁膜パターン３ａの内部に包含されている炭素の一部が除去されることができる。第２絶縁膜３が水素炭化酸化シリコンＳｉＯＣＨや多孔性−水素炭化酸化シリコン（ｐｏｒｏｕｓ−ＳｉＯＣＨ）で形成される場合、異方性食刻工程によって損傷された部分Ｄ１では第２絶縁膜３の炭素Ｃが食刻ガスの水素や酸素と結合してメタンＣＨ４、一酸化炭素ＣＯ、二酸化炭素ＣＯ２等の形態に変わって第２絶縁膜パターン３ａの外へ排出されることができる。したがって、食刻損傷部分Ｄ１ではシリコン酸化膜ＳｉｘＯｙ系列の形態に変わるようになる。即ち、食刻損傷部分Ｄ１は第２絶縁膜パターン３ａ内で炭素が除去された部分に対応され得る。
【００７７】
図４を参照すれば、マスクパターン５を選択的に除去して第２絶縁膜パターン３ａの上部面を露出させる。マスクパターン５がフォトレジストパターンである場合、アッシング工程で除去されることができる。そして、拡散防止膜９と導電膜１１とを順に形成して開口部７を満たす。拡散防止膜９はチタンＴｉ、窒化チタンＴｉＮ、タンタルＴａ、窒化タンタルＴａＮ、ルテニウムＲｕ、コバルトＣｏ、マンガンＭｎ、窒化タングステンＷＮ、ニッケルＮｉ、及びホウ化ニッケルＮｉＢを含むグループから選択される少なくとも１つの物質で形成され得る。拡散防止膜９は蒸着工程で形成され得る。導電膜１１を形成する前にシード膜を形成することができる。導電膜１１は蒸着工程やめっき工程で形成され得る。導電膜１１は銅、タングステンやアルミニウムのような膜で形成され得る。
【００７８】
図５を参照すれば、導電膜１１と拡散防止膜９とに対して平坦化食刻工程を実施して第２絶縁膜パターン３ａ上の拡散防止膜９と導電膜１１とを除去し、開口部７の内に導電パターン１０を形成する。平坦化食刻工程は全面エッチバック工程であるか、或いは化学的機械的研磨（Ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）工程であり得る。この時、第２絶縁膜パターン３ａの上部面が露出される。
【００７９】
図６を参照すれば、露出された第２絶縁膜パターン３ａの上部面に対してプラズマ処理工程１３を実施する。プラズマ処理工程によって第２絶縁膜パターン３ａ内に含まれた炭素が選択的に除去されることができる。したがって、損傷部分Ｄ１の面積が広くなる。導電パターン１０の間隔が狭い第１領域Ａでは第２絶縁膜パターン３ａの体積も小さいので、異方性食刻工程とプラズマ処理とによって概ねすべての部分で炭素が除去されることができる。一方、導電パターン１０の間隔が最も広い第３領域Ｃにおける第２絶縁膜パターン３ａの体積が最も大きいので、異方性食刻工程とプラズマ処理によって炭素が除去される比率が最も小さいことがあり得る。第３領域Ｃではプラズマ処理によって第２絶縁膜パターン３ａの上部面に隣接する一部で炭素が除去されることができる。第２領域Ｂにおける導電パターン１０の間隔は第１領域Ａと第３領域Ｃとの間に該当するので、炭素が除去される比率も第１領域Ａと第３領域Ｃとの間に該当することができる。第２領域Ｂにおける第２絶縁膜パターン３ａの相当部分で炭素が除去されることができる。このように第２絶縁膜パターン３ａの体積にしたがって炭素除去比率を異なるものとすることができる。プラズマ処理工程は、望ましくは温度２００〜４００℃、圧力３〜８Ｔｏｒｒ、プラズマパワー３００〜８００Ｗの条件で水素Ｈ２、アンモニアＮＨ３、二水素化二窒素Ｎ２Ｈ２、一酸化二窒素Ｎ２Ｏ、酸素Ｏ２、二酸化炭素ＣＯ２、一酸化炭素ＣＯのうち少なくとも１つのガスを供給して実施され得る。
【００８０】
図７を参照すれば、第２絶縁膜パターン３ａの少なくとも一部を除去する。この時、異方性食刻工程とプラズマ処理工程とによって炭素が除去された部分Ｄ１が選択的に除去されることができる。第２絶縁膜パターン３ａの少なくとも一部を除去するためにフッ酸ＨＦを利用するウェット食刻や、又はフッ化炭素ＣｘＦｙのようなガスを利用するドライ食刻を利用することができる。炭素が除去された部分Ｄ１はシリコン酸化膜ＳｉｘＯｙ系列の形態に変わってフッ酸やフッ化炭素ＣｘＦｙによって除去が容易になる。しかし、炭素が除去されなかった部分はフッ酸やフッ化炭素ＣｘＦｙによって除去が容易に行われず、残留されることがあり得る。したがって、第３領域Ｃでは支持パターン３ｃが形成され、第２領域Ｂでは支持パターン３ｃより小さい残余パターン３ｂが残留されることがあり得る。第１領域Ｃにおける第２絶縁膜パターン３ａは全て除去されて第１絶縁膜２の上部面が露出され得る。
【００８１】
図８を参照すれば、基板１の全面上に犠牲膜１３を形成する。犠牲膜１３は炭化水素ＣｘＨｙで形成され得る。犠牲膜１３はＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）又はＰＥ−ＣＶＤ工程で形成され得る。犠牲膜１３は導電パターン１１の間を満たしながら、導電パターン１１の上部面を覆うように形成され得る。
【００８２】
図９を参照すれば、犠牲膜１３に対して平坦化食刻工程を実施して導電パターン１１上の犠牲膜１３を除去し、導電パターン１１の上部面を露出させる。平坦化食刻工程は全面エッチバック工程又はＣＭＰ工程であり得る。
【００８３】
図１０を参照すれば、基板１の全面上にキャッピング膜１５を形成する。キャッピング膜１５は、望ましくは原子層成膜（ＡＬＤ）工程で形成され、プラズマ化学気相成膜（ＰＥ−ＣＶＤ）、大気圧化学気相成膜（ＡＰ−ＣＶＤ）及び流動性化学気相成膜（ＦＣＶＤ）を含むグループから選択される少なくとも１つの方法でも形成され得る。キャッピング膜１５は誘電率１．８〜８を有する誘電膜で形成され得る。望ましくは、キャッピング膜１５は二酸化シリコンＳｉＯ２、窒化シリコンＳｉＮ、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮ、窒化酸化シリコンＳｉＯＮを含むグループから選択される少なくとも１つの物質で形成され得る。さらに望ましくは、キャッピング膜１５は二酸化シリコンＳｉＯ２、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮを含むグループから選択される少なくとも１つの物質で形成され得る。キャッピング膜１５は０．１〜５ｎｍの厚さを有することができる。キャッピング膜１５は導電パターン１０の上部面と犠牲膜１３の上部面とを覆うように形成される。
【００８４】
再び、図１を参照すれば、キャッピング膜１５で覆われた状態で犠牲膜１３を選択的に除去する。この時、アッシング工程が実施され得る。アッシング工程は２０〜４００℃の温度で水素ラジカル又は酸素ラジカルを生成することができるアンモニアＮＨ３、水素Ｈ２、一酸化二窒素Ｎ２Ｏ、酸素Ｏ２、二酸化炭素ＣＯ２、及び一酸化炭素ＣＯのうち少なくとも１つのガスを供給して実施され得る。この時、アッシング工程で生成された水素ラジカル又は酸素ラジカルは、キャッピング膜１５を通過して犠牲膜１３を構成する炭化水素と反応する。したがって、犠牲膜１３がメタンＣＨ４や二酸化炭素ＣＯ２又は一酸化炭素ＣＯのガス形態に変わってキャッピング膜１５を通過して排出されることができる。したがって、犠牲膜１３が除去されることと共に犠牲膜１３があった部分にエアーギャップ領域ＡＧが形成される。支持パターン３ｃは、したがって炭化水素含有犠牲膜に対してアッシング選択比を有する、炭素含有層又は他の層に形成され得る。犠牲膜１３が除去されると、導電パターン１０の間でキャッピング膜１５の一部が下垂することがあり得る。この時、導電パターン１０の間の間隔が相対的に狭い第１及び第２領域Ａ、Ｂでは導電パターン１０によってキャッピング膜１５が概ね下垂しない。導電パターン１０の間の間隔が最も広い第３領域Ｃでは支持パターン３ｃがキャッピング膜１５の過渡な下垂を防止することができる。したがって、第３領域Ｃにおけるキャッピング膜１５の過渡な下垂によって発生する可能性のある導電パターン１０の倒れ込みを防止することができる。
【００８５】
図示しないが、導電パターン１０とその周辺の構造を形成した後に、キャッピング膜１５上に追加的に配線を形成することができる。この時、配線と導電パターン１０との間の電気的な連結のためにキャッピング膜１５の一部を食刻することができる。仮に第３領域Ｃにおける支持パターン３ｃが無ければ、キャッピング膜１５が過度に下垂してキャッピング膜１５上に食刻マスクパターンを正確に形成するのが難しいことになる。しかし、本発明で支持パターン３ｃがあるので、後続配線工程の困難さを防止することができる。
【００８６】
図１１は本発明の他の例にしたがう半導体装置の断面図である。
【００８７】
図１１を参照すれば、本例にしたがう半導体装置では導電パターン１０の上部面には第１保護膜２３が配置され、導電パターン１０の側面には第２保護膜２５が配置される。第１保護膜２３と第２保護膜２５とは互に異なる物質で形成され得る。第１保護膜２３はタンタル、ルテニウム、コバルト、マンガン、チタン、タングステン、ニッケル、及びアルミニウムを含むグループから選択される少なくとも１つの金属、少なくとも１つの金属の酸化膜、窒化膜又は酸窒化物からなるものであり得る。第２保護膜２５は誘電率１．８〜８を有する誘電膜を形成され得る。望ましくは、第２保護膜２５は窒化シリコンＳｉＮ、窒化炭化シリコンＳｉＣＮ、及び窒化ホウ素ＢＮを含むグループから選択される少なくとも１つの物質からなり得る。第２保護膜２５は延長されて第１保護膜２３の上部面とキャッピング膜１５との間に介在され得る。第１領域Ａにおける第２保護膜２５は延長されて導電パターン１０の間の第１絶縁膜２を覆うことができる。第２領域Ｂにおける第２保護膜２５は延長されて残余パターン３ｂの側壁と上部面とを覆うことができる。残余パターン３ｂの上部面を覆う第２保護膜２５はその上のキャッピング膜１５と離隔され得る。第３領域Ｃにおける第２保護膜２５は延長されて支持パターン３ｃの側壁を覆い、支持パターン３ｃの上部面とキャッピング膜１５との間に介在され得る。それ以外の構成は図１を参照して説明したことと同一／類似であり得る。
【００８８】
図１２乃至図１６は図１１の半導体装置を製造する過程を順次的に示した断面図である。
【００８９】
図１２を参照すれば、図６に図示したように、第２絶縁膜パターン３ａに対してプラズマ処理１３をした後に、第２絶縁膜パターン３ａの少なくとも一部を除去する前に、導電パターン１０の上部面上に第１保護膜２３を形成する。第１保護膜２３はタンタル、ルテニウム、コバルト、マンガン、チタン、タングステン、ニッケル、及びアルミニウムを含むグループから選択される少なくとも１つの金属、少なくとも１つの金属の酸化膜、窒化膜、又は酸窒化物で形成され得る。第１保護膜２３は蒸着工程と食刻工程とを実施して形成され得る。又は第１保護膜２３が金属膜のみで形成される場合、めっき工程を実施して形成され得る。
【００９０】
図１３を参照すれば、第１保護膜２３が覆われている状態で、第２絶縁膜パターン３ａの少なくとも一部分を除去する。第２絶縁膜パターン３ａの少なくとも一部を除去するためにフッ酸ＨＦを利用するウェット食刻や、又はフッ化炭素ＣｘＦｙのようなガスを利用するドライ食刻を利用することができる。炭素が除去された部分Ｄ１はシリコン酸化膜ＳｉｘＯｙ系列の形態に変わってフッ酸やフッ化炭素ＣｘＦｙによって除去が容易になる。しかし、炭素が除去されなかった部分はフッ酸やフッ化炭素ＣｘＦｙによって除去が容易に行われず、残留されることがあり得る。したがって、第３領域Ｃでは支持パターン３ｃが形成され、第２領域Ｂでは支持パターン３ｃより小さい残余パターン３ｂが残留することがあり得る。第１領域Ｃにおける第２絶縁膜パターン３ａは全て除去されて第１絶縁膜２の上部面が露出され得る。この時、第１保護膜２３は導電パターン１０の上部面を保護する役割を果たす。導電パターン１０の側面はこれを覆う拡散防止膜９によって保護され得る。
【００９１】
図１４を参照すれば、基板１の全面上に第２保護膜２５をコンフォーマルに形成する。第２保護膜２５は誘電率１．８〜８を有する誘電膜で形成され得る。望ましくは、第２保護膜２５は窒化シリコンＳｉＮ、窒化炭化シリコンＳｉＣＮ、及び窒化ホウ素ＢＮを含むグループから選択される少なくとも１つの物質で形成され得る。第２保護膜２５はＡＬＤ、ＰＥ−ＣＶＤ、ＡＰ−ＣＶＤ、及びＦＣＶＤの中で少なくとも１つの方法を利用して形成され得る。第２保護膜２５は導電パターン１０を完璧に囲み、導電パターン１０内で拡散防止膜９と導電膜１１との間のスリットボイドを防止する役割を果たし得る。
【００９２】
図１５を参照すれば、基板１の全面上に犠牲膜１３を形成する。犠牲膜１３は炭化水素ＣｘＨｙで形成され得る。犠牲膜１３はＳＯＤ又はＰＥ−ＣＶＤ工程で形成され得る。犠牲膜１３は導電パターン１１の間を満たしながら、導電パターン１１の上部面を覆うように形成され得る。犠牲膜１３に対して平坦化食刻工程を実施する。この時、第２保護膜２５の上部面が露出される。
【００９３】
図１６を参照すれば、基板１の全面上にキャッピング膜１５を形成する。キャッピング膜１５は、望ましくはＡＬＤ工程で形成され、ＰＥ−ＣＶＤ、ＡＰ−ＣＶＤ、及びＦＣＶＤを含むグループから選択される少なくとも１つの方法でも形成され得る。キャッピング膜１５は誘電率１．８〜８を有する誘電膜で形成され得る。望ましくはキャッピング膜１５は二酸化シリコンＳｉＯ２、窒化シリコンＳｉＮ、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮ、窒化酸化シリコンＳｉＯＮを含むグループから選択される少なくとも１つの物質で形成され得る。さらに望ましくは、キャッピング膜１５は二酸化シリコンＳｉＯ２、水素炭化酸化シリコンＳｉＯＣＨ、窒化炭化シリコンＳｉＣＮを含むグループから選択される少なくとも１つの物質で形成され得る。キャッピング膜１５は０．１〜５ｎｍの厚さを有することができる。キャッピング膜１５は第２保護膜２５の上部面と犠牲膜１３の上部面とを覆うように形成される。
【００９４】
そして、再び図１１を参照して、キャッピング膜１５で覆われた状態で犠牲膜１３を選択的に除去する。アッシング工程は２０〜４００℃の温度で水素ラジカル又は酸素ラジカルを生成することができるアンモニアＮＨ３、水素Ｈ２、一酸化二窒素Ｎ２Ｏ、酸素Ｏ２、二酸化炭素ＣＯ２及び一酸化炭素ＣＯのうち少なくとも１つのガスを供給して実施され得る。したがって、犠牲膜１３が除去されると共に犠牲膜１３があった部分にエアーギャップ領域ＡＧが形成される。犠牲膜１３が除去されると、導電パターン１０の間でキャッピング膜１５の一部が下垂することがあり得る。導電パターン１０の間の間隔が最も広い第３領域Ｃではキャッピング膜１５が支持パターン３ｃ上の第２保護膜２５と接するようになる。
【００９５】
図１７は本発明のその他の例にしたがう半導体装置の断面図である。
【００９６】
図１７を参照すれば、本例にしたがう半導体装置ではキャッピング膜１５が第２保護膜２５の上部面のみでなく、第２保護膜２５の側面の一部を覆う。それ以外の構成は図１１を参照して説明した半導体装置と同一／類似であり得る。
【００９７】
図１８及び図１９は図１７の半導体装置を製造する過程を順次的に示した断面図である。
【００９８】
図１８を参照すれば、図１５の状態で犠牲膜１３に対する平坦化食刻工程において全面エッチバック工程を実施し、全面エッチバック工程時間をさらに長くする場合、犠牲膜１３の上部面が第２保護膜２５の上部面より低く形成され得る。したがって、第２保護膜２５の側壁が露出され得る。
【００９９】
図１９を参照すれば、基板１の全面上にキャッピング膜１５を形成する。この時、キャッピング膜１５は第２保護膜２５の露出された側面の一部を覆うことができる。そして、犠牲膜１３をアッシング工程で除去すれば、図１７の構造を形成することができる。
【０１００】
図２０は本発明のその他の例にしたがう半導体装置の断面図である。
【０１０１】
図２０を参照すれば、本例にしたがう半導体装置では図１の構造のように、第１及び第２保護膜２３、２５を包含しない。しかし、キャッピング膜１５が導電パターン１０の上部側面の一部を覆うことができる。それ以外の構成は図１を参照して説明した半導体装置と同一／類似であり得る。
【０１０２】
図２０の半導体装置を形成する過程は、図８及び９の状態で平坦化食刻工程において全面エッチバック工程を適用し、犠牲膜１３に対するエッチバック工程時間をさらに長くすることによって、導電パターン１０の上部側面が露出され得る。後続的に基板１の全面上にキャッピング膜１５を形成し、犠牲膜１３をアッシング工程で除去して図２０の構造を形成することができる。
【０１０３】
以上のように、本発明の半導体装置に含まれる導電パターン及びその周辺の構造に対して説明した。第１領域Ａに該当する構造は、ＮＡＮＤフラッシュメモリや相変換メモリ装置のようなメモリチップのセルアレイ領域でビットラインの構造に対応され得る。第３領域Ｃに該当する構造は、メモリチップの回路領域や、ロジックチップに配置される配線の構造に対応され得る。第２領域Ｂはメモリチップやロジックチップの配線構造に対応され得る。
【０１０４】
図２１Ａ乃至図２１Ｃは本発明の実験例にしたがって製造された半導体装置の断面写真を示す。
【０１０５】
図２１Ａを参照すれば、本発明の一実験例で実際に製造した導電パターンの断面の透過電子顕微鏡（ＴＥＭ：ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｃｏｐｅ）写真を示す。本実験例で、図２に図示したように第２絶縁膜３で多孔性−水素炭化酸化シリコンＳｉＯＣＨ膜を形成し、図３に図示したように、第２絶縁膜３をパターニングして開口部７を形成した。図４及び図５に図示したように、開口部７を満たす銅からなる導電パターン１１を形成した。この時、導電パターン１１の間の間隔は約４０ｎｍであった。図６に図示したように、水素ガスプラズマを利用して第２絶縁膜パターン３ａをプラズマ処理した。図１２に図示したように、導電パターン１１の上部面を覆う第１保護膜２３を銅シリコン窒化膜ＣｕＳｉＮで形成し、図１４に図示したように、導電パターン１１の側壁を覆う第２保護膜２５をシリコン炭化窒化膜ＳｉＣＮで形成した。図１５に図示したように、導電パターン１１の間の空間を満たす犠牲膜１３を、ＳＯＤ工程を実施して炭化水素ＣｘＨｙ膜で形成した。図１６に図示したように、キャッピング膜１５を、ＡＬＤ方式を利用してシリコン酸化膜で形成し、キャッピング膜の厚さは約４ｎｍであった。その後、図１１を参照して説明したように、酸素ガスを供給してアッシング工程を実施し、犠牲膜１３を除去した。以後の結果物のＴＥＭ写真が図２１Ａである。図２１Ａを参照すれば、複数の導電パターンの間にエアーギャップ領域の形成が良好になされたことが分かる。エアーギャップ領域の上部のキャッピング膜の下部面は概ね丸くて平坦であった。これはキャッピング膜としてＡＬＤ方式で形成されたシリコン酸化膜の膜質が相対的に堅固であるので、犠牲膜が除去された後にもキャッピング膜の元の形態を良好に維持するためであると判断される。
【０１０６】
図２１Ｂ及び図２１Ｃを参照すれば、本発明の他の実験例による導電パターンの断面のＶＳＥＭ（Ｖｉｒｔｕａｌ  Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真を示す。図２１Ｂで導電パターンの間隔は約６０ｎｍであり、図２１Ｃで導電パターンの間隔は約２００ｎｍであった。この実験例で工程順序は１つの相違点を除いては、図２１Ａを参照して説明した実験例と同一である。この相違点では、図１８を参照して説明したように、犠牲膜１３の上部の一部を過食刻して第２保護膜２３の上部側壁が露出されるようにした。それ以外の膜の種類、厚さ、及び工程ガスは図２１Ａを参照して説明した実験例と同一である。図２１Ｂで導電パターンの間に残余パターン及びエアーギャップが形成され、図２１Ｃで支持パターン及びエアーギャップが形成されたことが分かる。残余パターン及び支持パターンは図２１Ａの第２絶縁膜３のように、多孔性−水素炭化酸化シリコンＳｉＯＣＨ膜で形成された。
【０１０７】
このように、本発明では導電パターンの間隔が狭くなるほど、導電パターンの間でエアーギャップ領域が占める比率が増加する。エアーギャップ領域の誘電率が１であって、非常に小さいので、導電パターンの間の狭い間隔による信号伝達速度遅延を防止することができる。また、導電パターン間隔が広い部分では支持パターンが形成されてキャッピング膜の過渡な下垂を防ぐことができる。
【０１０８】
図２２は本発明の例による構造を含むメモリシステムの一例を示す概略ブロック図である。
【０１０９】
図２２を参照すれば、メモリシステム１１００はＰＤＡ、ポータブルコンピューター、ウェブタブレット、無線電話機、モバイルフォン、デジタルミュージックプレーヤー、メモリカード、又は情報を無線環境で送信及び／又は受信できるすべての素子に適用され得る。
【０１１０】
メモリシステム１１００はコントローラ１１１０、キーパッド、キーボード及びディスプレイのような入出力装置１１２０、メモリ１１３０、インターフェイス１１４０、及びバス１１５０を含む。メモリ１１３０とインターフェイス１１４０とはバス１１５０を通じて互いに通信される。
【０１１１】
コントローラ１１１０は少なくとも１つのマイクロプロセッサー、デジタルシグナルプロセッサー、マイクロコントローラ、又はそれと類似な他のプロセス装置を含む。メモリ１１３０はコントローラによって遂行された命令を格納するのに使用され得る。入出力装置１１２０はシステム１１００外部からデータ又は信号を入力されるか、又はシステム１１００外部へデータ又は信号を出力することができる。例えば、入出力装置１１２０はキーボード、キーパッド又はディスプレイ素子を包含することができる。
【０１１２】
メモリ１１３０は本発明の実施形態による不揮発性メモリ素子を含む。メモリ１１３０はまた他の種類のメモリ、任意の随時アクセスが可能である揮発性メモリ、その他の多様な種類のメモリをさらに包含することができる。
【０１１３】
インターフェイス１１４０はデータを通信ネットワークに送出するか、或いはネットワークからデータを受信する役割を果たす。
【符号の説明】
【０１１４】
１  基板
２  第１絶縁膜
３  第２絶縁膜
３ａ  第２絶縁膜パターン
３ｂ  残余パターン
３ｃ  支持パターン
５  マスクパターン
７  開口部
Ｄ１  炭素が除去された部分
９  拡散防止膜
１０  導電パターン
１１  導電膜
１３  犠牲膜
１５  キャッピング膜
２３  第１保護膜
２５  第２保護膜
ＡＧ  エアーギャップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２２】
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