(57)【要約】【課題】送信側半導体素子の回路を複雑化させることなく、同時スイッチングノイズを低減させる。【解決手段】下段インターポーザには、下段半導体チップ２０２が実装される。下段インターポーザは、下段半導体チップ２０２の各信号出力端子２２１〜２２８が電気的に接続される複数の信号パターン２５１〜２５８を有する。また、下段インターポーザは、下段半導体チップ２０２の電源端子２２９が電気的に接続され、複数の信号パターン２５１〜２５８に絶縁体を介して対向するように信号パターン２５１〜２５８が配置される層とは異なる層に配置された電源パターン２６１を有する。電源パターン２６１は、信号パターンの面積に対する信号パターンと電源パターンとが対向する面積の対向率が、複数の信号パターン２５１〜２５８のうち２つ以上の信号パターンに対して異なるように形成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
受信側半導体素子に信号を送信する送信側半導体素子が実装されるプリント配線板において、
前記送信側半導体素子の各信号出力端子が電気的に接続される複数の信号パターンと、
前記送信側半導体素子の電源端子が電気的に接続され、前記複数の信号パターンに絶縁体を介して対向するように前記複数の信号パターンが配置される層とは異なる層に配置された電源パターンと、を備え、
前記電源パターンは、前記信号パターンの面積に対する前記信号パターンと前記電源パターンとが対向する面積の対向率が、前記複数の信号パターンのうち２つ以上の信号パターンに対して異なるように形成されていることを特徴とするプリント配線板。
【請求項２】
前記２つ以上の信号パターンに対する対向率のうち、最大の対向率と最小の対向率との差が、２０％以上であることを特徴とする請求項１に記載のプリント配線板。
【請求項３】
前記２つ以上の信号パターンのうち、隣接する２つの信号パターンに対する対向率の差が、１０％以下であることを特徴とする請求項１又は２に記載のプリント配線板。
【請求項４】
前記電源パターンは、前記２つ以上の信号パターンの中で配線長が短い信号パターンほど該信号パターンとの対向率が大きくなるように形成されていることを特徴とする請求項１乃至３のいずれか１項に記載のプリント配線板。
【請求項５】
前記複数の信号パターンが、内層に配置されており、
前記各信号パターンが信号ヴィアを介して表層の信号ランドに電気的に接続されており、
前記電源パターンが電源ヴィアを介して前記表層の電源ランドに電気的に接続されており、
前記２つ以上の信号パターンの中で配線長が長い信号パターンほど、該信号パターンに電気的に接続された信号ヴィアと前記電源ヴィアとの間隔が広くなる位置に、前記電源ヴィアが配置されていることを特徴とする請求項１乃至４のいずれか１項に記載のプリント配線板。
【請求項６】
請求項１乃至５のいずれか１項に記載のプリント配線板と、
電源端子及び複数の信号出力端子を有し、前記プリント配線板に実装された送信側半導体素子と、を備えたことを特徴とする半導体パッケージ。
【請求項７】
請求項６に記載の半導体パッケージである第１半導体パッケージと、
受信側半導体素子を有し、前記第１半導体パッケージに積層された第２半導体パッケージと、を備えたことを特徴とする積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源パターンと信号パターンとを有するプリント配線板、プリント配線板を備えた半導体パッケージ、半導体パッケージを備えた積層型半導体装置に関する。
【背景技術】
【０００２】
半導体パッケージの一形態として、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体装置が知られている（特許文献１参照）。これは、下段の半導体パッケージ（例えばシステムＬＳＩ等の送信側半導体素子を実装した半導体パッケージ）の上に、上段の半導体パッケージ（例えばＤＤＲメモリ等の受信側半導体素子を実装した半導体パッケージ）を積層した構造である。
【０００３】
下段の半導体パッケージの送信側半導体素子と上段の半導体パッケージの受信側半導体素子との間の通信は、下段の半導体パッケージに設けられた信号パターンにより構成される伝送路にて行われる。一般的な通信には、複数の伝送路が必要となり、例えば８ｂｉｔの通信を行う場合、少なくとも、８つのデータ信号を伝送するために、ＤＱ［０］からＤＱ［７］まで８本の信号パターンが必要となる。これら複数の信号パターンは、バス配線と呼ばれる。
【０００４】
近年、この通信に対し、通信速度の高速化が要求されている。通信速度の高速化を達成するためには、通信エラーの要因となる電源ノイズを低減させることが必要である。特にシステムＬＳＩ等の送信側半導体素子の電源安定性を劣化させる電源ノイズを低減させることが重要となってきている。
【０００５】
電源ノイズの代表例として、同時スイッチングノイズが知られている。データ信号は、送信側半導体素子内に設けられた出力バッファ回路により出力される。出力バッファ回路は、データ信号を受け取った後、別途用意された基準周期により定められた時刻に、データ信号をＨ（ハイ）状態からＬ（ロー）状態、あるいはＬ状態からＨ状態に遷移させることで信号出力を行っている。
【０００６】
この遷移に必要な電流は、周囲に配置されたコンデンサから、電源パターンを介し、出力バッファ回路の電源へ引き込まれることで供給される。電源パターンは寄生インダクタンス成分を有していることから、電流が流れることで、ノイズ電圧（単体スイッチングノイズ）を発生させる。この現象は、単体スイッチングノイズのノイズ電圧をＶｎ、電流をｉ、電源パターンのインダクタンスをＬｖとしたときに、以下の式（１）で説明される。
【０００７】
【数１】
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【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−８５８０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ｎ（ｎは２以上の正の整数、例えば８）ｂｉｔの通信を行う場合、送信側半導体素子には、ｎ個（例えば８個）の出力バッファ回路が設けられる。各出力バッファ回路は、同じ基準周期を参照し、それぞれ入力されるデータ信号に応じて信号出力を行う。ここでデータパターンによっては、複数のｂｉｔが同じように、Ｌ状態からＨ状態へと遷移するケースが存在する。
【００１０】
この時、電源パターンには８ｂｉｔ分の電流が流れ、発生するノイズは単体スイッチングノイズの８倍となる。このように複数の単体スイッチングノイズが重なり合う同時スイッチングノイズの発生により、大きなノイズ電圧が発生し、高速化に際して大きな障害となっていた。
【００１１】
この関係は、同時スイッチングノイズのノイズ電圧をＶｓｓｎ、同時動作する出力バッファ回路の数をＮ（Ｎは２以上の正の整数）とすると、以下の式（２）で説明される。
【００１２】
【数２】
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【００１３】
同時スイッチングノイズが問題となった場合、送信側半導体素子の内部にそれぞれのデータ信号に位相差を発生させる回路を設けることも考えられる。この回路により、それぞれの出力バッファ回路に発生する単体ノイズについて、ノイズ発生のピーク時刻をずらすことで、単体スイッチングノイズの重なり合いである同時スイッチングノイズのノイズ電圧を低減することもできる。
【００１４】
しかしながら、送信側半導体素子の内部に、データ信号に位相差を発生させる回路を設ける場合、送信側半導体素子の内部の回路が複雑化するという問題があった。そのため、このような回路を送信側半導体素子に設けずに、簡単な構造で同時スイッチングノイズを低減する対策が望まれていた。
【００１５】
そこで、本発明は、簡単な構造で同時スイッチングノイズを低減することができるプリント配線板、半導体パッケージ及び積層型半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１６】
本発明は、受信側半導体素子に信号を送信する送信側半導体素子が実装されるプリント配線板において、前記送信側半導体素子の各信号出力端子が電気的に接続される複数の信号パターンと、前記送信側半導体素子の電源端子が電気的に接続され、前記複数の信号パターンに絶縁体を介して対向するように前記複数の信号パターンが配置される層とは異なる層に配置された電源パターンと、を備え、前記電源パターンは、前記信号パターンの面積に対する前記信号パターンと前記電源パターンとが対向する面積の対向率が、前記複数の信号パターンのうち２つ以上の信号パターンに対して異なるように形成されていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、送信側半導体素子に位相差を発生させる回路を設ける必要がなく、電源パターンを対向率が異なるように形成する簡単な構造で単体スイッチングノイズのタイミングをずらすことができ、同時スイッチングノイズの低減が可能である。
【図面の簡単な説明】
【００１８】
【図１】第１実施形態に係る積層型半導体装置の概略構成を示す部分断面図である。
【図２】第１実施形態に係る積層型半導体装置の下段半導体パッケージを第１表層側から見た下段半導体パッケージの平面図である。
【図３】下段半導体パッケージの等価回路図である。
【図４】変形例の下段半導体パッケージの平面図である。
【図５】変形例の下段半導体パッケージの平面図である。
【図６】変形例の下段半導体パッケージの平面図である。
【図７】同時スイッチングノイズの電流波形を示すグラフである。
【図８】対向率と同時スイッチングノイズとの関係を示したシミュレーション結果を示すグラフである。
【図９】第２実施形態に係る積層型半導体装置の下段半導体パッケージを第１表層側から見た下段半導体パッケージの平面図である。
【図１０】変形例の下段半導体パッケージの平面図である。
【図１１】第３実施形態に係る積層型半導体装置の下段半導体パッケージを第１表層側から見た下段半導体パッケージの平面図である。
【図１２】第４実施形態に係る積層型半導体装置の概略構成を示す部分断面図である。
【図１３】第４実施形態に係る積層型半導体装置の下段半導体パッケージの下段インターポーザの内層の平面図である。
【図１４】比較例の下段半導体パッケージの平面図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。
【００２０】
［第１実施形態］
図１は、本発明の第１実施形態に係る積層型半導体装置の概略構成を示す部分断面図である。図１において、積層型半導体装置１００は、パッケージ・オン・パッケージ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ：ＰｏＰ）構造の積層型半導体パッケージである。積層型半導体装置１００は、第１半導体パッケージとしての下段半導体パッケージ２００と、第２半導体パッケージとしての上段半導体パッケージ３００とを備えている。そして、積層型半導体装置１００は、下段半導体パッケージ２００上に上段半導体パッケージ３００が積層され、複数の接続端子としてのはんだボール４００で接合されて構成されている。
【００２１】
下段半導体パッケージ２００は、多層基板であるプリント配線板としての下段インターポーザ２０１と、下段インターポーザ２０１に実装された半導体素子としての下段半導体チップ２０２とを有している。本第１実施形態では、下段半導体チップ２０２は、下段インターポーザ２０１の第１表層である表層２１１及び第２表層である表層２１２のうち、表層２１１に実装されている。
【００２２】
下段インターポーザ２０１の形状は任意でよいが本第１実施形態では、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。また、下段半導体チップ２０２の形状も任意でよいが、本第１実施形態では、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。
【００２３】
上段半導体パッケージ３００は、多層基板であるプリント配線板としての上段インターポーザ３０１と、上段インターポーザ３０１に実装された半導体素子としての上段半導体チップ３０２と、を有している。本第１実施形態では、上段半導体チップ３０２は、上段インターポーザ３０１の第３表層である表層３１１及び第４表層である表層３１２のうち、表層３１１に実装されている。
【００２４】
上段インターポーザ３０１の形状は任意でよいが本第１実施形態では、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。また、上段半導体チップ３０２の形状も任意でよいが、本第１実施形態では、平面に垂直な方向から見て、四角形状（例えば正方形状）に形成されている。
【００２５】
本第１実施形態では、上段インターポーザ３０１と下段インターポーザ２０１とは、表面の外形が同一形状かつ同一面積に形成されており、平面に垂直な方向から見て一致するように重なっている。
【００２６】
下段半導体チップ２０２は、例えばシステムＬＳＩ等の送信側半導体素子であり、上段半導体チップ３０２は、例えばＤＤＲメモリ等の受信側半導体素子である。
【００２７】
まず、下段半導体パッケージ２００について説明する。下段インターポーザ２０１の２つの表層２１１，２１２は、複数の導体パターンが形成された配線層である。図２は、本発明の第１実施形態に係る積層型半導体装置１００の下段半導体パッケージ２００を表層２１１側から見た下段半導体パッケージ２００の平面図である。図３は、下段半導体パッケージ２００の等価回路図である。
【００２８】
下段半導体チップ２０２は、図３に示すように、複数（本第１実施形態では、８つ）の出力バッファ回路２０２ａ〜２０２ｈを有している。
【００２９】
下段半導体チップ２０２は、図２に示すように、素子本体に突設された、複数（本第１実施形態では、８つ）の信号出力端子２２１〜２２８と、電源端子２２９とを備えている。電源端子２２９は、図３に示すように、内部配線２０３により出力バッファ回路２０２ａ〜２０２ｈに電気的に接続されている。また、各信号出力端子２２１〜２２８も各出力バッファ回路２０２ａ〜２０２ｈに電気的に接続されている。電源端子２２９には、下段半導体チップ２０２の各出力バッファ回路２０２ａ〜２０２ｈに供給される直流の電源電圧が印加される。各出力バッファ回路２０２ａ〜２０２ｈからは、各信号出力端子２２１〜２２８を通じて、データ信号が出力される。
【００３０】
図２に示すように、下段インターポーザ２０１の表層２１１には、各信号出力端子２２１〜２２８がはんだ等で電気的に接続される複数（本第１実施形態では、８つ）の信号チップパッド２３１〜２３８が配置されている。また、表層２１１には、電源端子２２９がはんだ等で電気的に接続される電源チップパッド２３９が配置されている。
【００３１】
更に、本第１実施形態では、表層２１１には、はんだボール４００による接合用の導体ランドである複数（８つ）の信号ランド２４１〜２４８が配置されている。
【００３２】
信号チップパッド２３１〜２３８と信号ランド２４１〜２４８とが、表層２１１に配置された複数（本第１実施形態では、８つ）の導体パターンである信号パターン２５１〜２５８により電気的に接続されている。即ち、各信号パターン２５１〜２５８は、各信号チップパッド２３１〜２３８を介して下段半導体チップ２０２の各信号出力端子２２１〜２２８に電気的に接続されている。本第１実施形態では、信号パターン２５１〜２５８は、同一の配線長に設定されている。
【００３３】
また、下段インターポーザ２０１の表層２１１には、電源端子２２９がはんだ等で電気的に接続される電源チップパッド２３９が配置されている。
【００３４】
図１に示すように、表層２１２には、導体ランドである電源ランド２６０が配置され、表層２１１，２１２とは異なる層であって表層２１１と表層２１２との間の層である内層２１３には、導体パターンである電源パターン２６１が配置されている。本第１実施形態では、内層２１３は、絶縁体２９０を介して表層２１１に隣接する層である。
【００３５】
これら電源チップパッド２３９、電源パターン２６１及び電源ランド２６０が電源ヴィア２６２，２６３，２６４や電源ヴィア２６２，２６３，２６４から延びる導体パターンにより電気的に接続されている。
【００３６】
なお、表層２１２には、その他、複数のランド２７０が配置されており、これらランド２６０，２７０に接続端子としてのはんだボール５００が接合されている。これにより、外部の不図示のマザーボードに積層型半導体装置１００を実装することができる。
【００３７】
マザーボード側からはんだボール５００を介して電源ランド２６０に電源電圧を供給することで、電源パターン２６１等を介して下段半導体チップ２０２に電源電圧を供給することができる。
【００３８】
次に、上段半導体パッケージ３００について説明する。上段インターポーザ３０１の２つの表層３１１，３１２は、複数の導体パターンが形成された配線層である。上段インターポーザ３０１の表層３１２は、下段インターポーザ２０１の表層２１１に対向している。上段インターポーザ３０１の表層３１２には、各はんだボール４００で各信号ランド２４１〜２４８に電気的に接続される信号ランド３４１〜３４８が配置されている。これら信号ランド３４１〜３４８は、それぞれ信号ヴィアやワイヤを介して上段半導体チップ３０２に電気的に接続されている。そして、上段半導体チップ３０２及び上段インターポーザ３０１の表層３１１が封止樹脂３０４で封止されている。
【００３９】
以上の構成により、下段半導体チップ２０２は、信号パターン２５１〜２５８等で構成されるバス配線２０５（図２）を介してデータ信号を上段半導体チップ３０２に送信することができる。
【００４０】
本第１実施形態では、電源パターン２６１は、図２に示すように、複数の信号パターン２５１〜２５８に絶縁体２９０を介して対向して配置されている。なお、各信号パターン２５１〜２５８と電源パターン２６１とは、部分的に対向している。
【００４１】
それぞれの信号パターン２５１〜２５８がどの程度電源パターン２６１に対向しているかを示す比率が、式（３）に示す対向率である。即ち、信号パターンの面積に対する信号パターンと電源パターンとが対向する面積の比率が対向率である。
【００４２】
【数３】
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【００４３】
電源パターン２６１は、対向率が複数の信号パターン２５１〜２５８のうち２つ以上の信号パターンに対して異なるように形成されている。本第１実施形態では、電源パターン２６１は、対向率が全ての信号パターン２５１〜２５８に対して異なるように形成されている。図２では、電源パターン２６１において、各信号パターン２５１〜２５８に対向するように基部から延びる線状の部分２６１１〜２６１８の長さが異なるように形成されている。
【００４４】
本第１実施形態では、信号パターン２５１から信号パターン２５８まで漸次対向率が増加するように電源パターン２６１が形成されている。
【００４５】
ＰｏＰ構造における各信号パターン２５１〜２５８は、例えば幅２０μｍ、厚み２０μｍ、長さ５ｍｍ程度であり、細線状の形状となる。このため信号パターン２５１〜２５８の持つ電気的特性は、インダクタンス成分が支配的である。このことから、図３には各信号パターン２５１〜２５８の等価回路として、ＬＸを示している。添え字のＸは、各信号パターン２５１〜２５８に対応する番号であり、１から８である。
【００４６】
インダクタンスＬＸは、自己インダクタンス及び相互インダクタンスにより値が決まる。自己インダクタンスの大きさは、信号パターンの形状に依存する。相互インダクタンスは、信号パターンと対向する電源パターンとの位置関係に依存し、式（３）に示した対向率に依存する。
【００４７】
本第１実施形態においては、図２に示すように、各信号パターン２５１〜２５８の形状（配線長）は同一である。したがって、対向率が大きいほど、相互インダクタンスの働きにより、インダクタンスＬＸが小さくなる。各信号パターン２５１〜２５８について、対向率が異なるように電源パターン２６１を形成しているため、各信号パターン２５１〜２５８の持つインダクタンスＬ１〜Ｌ８も異なった値となっている。
【００４８】
本第１実施形態では、信号パターン２５１から信号パターン２５８に向かって漸次対向率が増加するので、Ｌ１＞Ｌ２＞Ｌ３＞Ｌ４＞Ｌ５＞Ｌ６＞Ｌ７＞Ｌ８となる。
【００４９】
遷移命令を受け取った出力バッファ回路２０２ａ〜２０２ｈは、信号を出力させようとするが、実際に出力される波形の立ち上がりは、出力バッファ回路２０２ａ〜２０２ｈに接続される信号パターン２５１〜２５８の特性に応じた変化を示す。
【００５０】
以下の式（４）は、出力波形の過渡特性について示した式であり、電流値が最大となるピーク時刻ｔＰＥＡＫが信号パターンの特性（インダクタンス）ＬＸに依存することが分かる。式（４）中のＲは出力バッファ回路の持つ抵抗であり、各出力バッファ回路２０２ａ〜２０２ｈで同一の値としている。
【００５１】
【数４】
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【００５２】
上述のとおり、出力電流は、電源パターン２６１から引き込まれるため、単体スイッチングノイズの発生要因となる。このことから、出力電流のピーク時刻ｔＰＥＡＫが単体スイッチングノイズの発生時刻と考えることができる。
【００５３】
本第１実施形態では、各信号パターン２５１〜２５８のインダクタンスＬＸに差を設けている。即ち、各信号パターン２５１〜２５８に対する対向率を各信号パターン２５１〜２５８で異ならせることで、各単体スイッチングノイズの発生時刻ｔＰＥＡＫをずらし、同時スイッチングノイズの電圧ピーク値を低減させている。
【００５４】
以上説明したように、本第１実施形態では、信号パターン２５１〜２５８の対向率が異なるように、電源パターン２６１が形成されている。これにより、下段半導体チップ２０２における回路を複雑化させることなく、電源パターン２６１を対向率が異なるように形成する簡単な構造で単体スイッチングノイズのタイミングをずらすことができ、同時スイッチングノイズの低減が可能である。
【００５５】
なお、図４に示すように、信号パターン２５１〜２５８の並び順に対し対向率がランダムになるように、電源パターン２６１Ａを形成してもよく、この場合でも、同時スイッチングノイズの低減を実現することができる。
【００５６】
しかし、信号パターン２５１〜２５８を高密度配置した際、信号パターンのうち、電源パターン２６１Ａと対向していない部分では、信号パターン近傍の電源パターン２６１Ａの影響を受ける。例えば信号パターン２５７のうち、電源パターン２６１Ａと対向していない部分（図４中のＤｂ部分）のインダクタンスは、隣接する信号パターン２５６および信号パターン２５８用の電源パターンの影響を受ける。このためランダムに形成した場合、信号パターン２５６，２５７，２５８と３つのばらつきがインダクタンスに加わることになる。
【００５７】
これに対し、本第１実施形態では、一方端に配置された信号パターン２５１から他方端に配置された信号パターン２５８に向かって対向率が単調変化するように電源パターン２６１が形成されている。このように、対向率が単調変化するように電源パターン２６１を形成した場合には、信号パターン２５６と信号パターン２５７の２つのばらつきで済む。このため、信号パターン２５１〜２５８を高密度化した場合にも、幅方向のパターン形状ばらつきについて影響を受けにくくすることができる。したがって、本第１実施形態では、ランダムに形成した場合よりもより効果的に同時スイッチングノイズを低減することができる。
【００５８】
また、図５に示すように、電源パターンをベタの電源パターン２６１Ｂとして、各信号パターン２５１〜２５８に対向する部分同士がつながっていてもよい。この場合、電磁波が漏れ出ることを効果的に防止できる。
【００５９】
また、複数の信号パターン２５１〜２５８のうち、全ての信号パターンに対して対向率を異ならせていたが、図６に示すように、信号パターンに対する対向率が異ならないものがあってもよい。図６では、例えば信号パターン２５７，２５８に対する対向率が同一であり、２つ以上の信号パターン２５１〜２５６に対して対向率を異ならせるように電源パターン２６１Ｃが形成されている。これによっても、２つ以上の信号パターン２５１〜２５６に対して対向率を異ならせているので、同時スイッチングノイズを低減することができる。
【００６０】
（実施例）
本第１実施形態において、各構成要素を下記の寸法としてシミュレーションを行った。各信号パターン２５１〜２５８は、幅２０μｍ、厚み２０μｍ、長さ５ｍｍとした。電源パターン２６１の各部分２６１１〜２６１８は、幅６０μｍ、厚み２０μｍとした。各部分２６１１〜２６１８は、各信号パターン２５１〜２５８に対向する部分の長さを０．５ｍｍから４ｍｍとして、対向率が最小対向率の１０％（信号パターン２５１）から１０％刻みで最大対向率の８０％（信号パターン２５８）まで異なるように配置した。各信号パターン２５１〜２５８が配置された層２１１と、電源パターン２６１が配置された層２１３との間の距離は４０μｍとした。シミュレーションは市販のシミュレータであるＱ３Ｄ  Ｅｘｔｒａｃｔｏｒ（Ａｎｓｏｆｔ社製）を用いて行った。
【００６１】
信号パターン２５１のインダクタンスは、５．４１ｎＨ（対向率１０％）であった。信号パターン２５２のインダクタンスは、４．９９ｎＨ（対向率２０％）であった。信号パターン２５３のインダクタンスは、４．５７ｎＨ（対向率３０％）であった。信号パターン２５４のインダクタンスは、４．１６ｎＨ（対向率４０％）であった。信号パターン２５５のインダクタンスは、３．７１ｎＨ（対向率５０％）であった。信号パターン２５６のインダクタンスは、３．２７ｎＨ（対向率６０％）であった。信号パターン２５７のインダクタンスは、２．８１ｎＨ（対向率７０％）であった。信号パターン２５８のインダクタンスは、２．３８ｎＨ（対向率８０％）であった。
【００６２】
この結果より、出力バッファ回路２０２ａにおける電流ピーク時刻は、０ｐｓであった。出力バッファ回路２０２ｂにおける電流ピーク時刻は、８．６ｐｓであった。出力バッファ回路２０２ｃにおける電流ピーク時刻は、１７．８ｐｓであった。出力バッファ回路２０２ｄにおける電流ピーク時刻は、２６．６ｐｓであった。出力バッファ回路２０２ｅにおける電流ピーク時刻は、３５．６ｐｓであった。出力バッファ回路２０２ｆにおける電流ピーク時刻は、４３．８ｐｓであった。出力バッファ回路２０２ｇにおける電流ピーク時刻は、５２．２ｐｓであった。出力バッファ回路２０２ｈにおける電流ピーク時刻は、６０．６ｐｓであった。
【００６３】
各出力バッファ回路の単体スイッチングノイズ波形は、周波数４００ＭＨｚを想定し、振幅５０ｍＶ、半値全幅３３ｐｓのガウス波とした。図７は、同時スイッチングノイズの電流波形を示すグラフであり、ピーク値は１０６ｍＶであった。
【００６４】
（比較例）
比較のために、図１４に示す比較例において、各構成要素を下記の寸法としてシミュレーションを行った。
【００６５】
信号パターン２５１〜２５８は、幅２０μｍ、厚み２０μｍ、長さ５ｍｍとした。電源パターン２６１Ｈは、信号パターン２５１〜２５８に対向する部分において、幅１０００μｍ、厚み２０μｍ、長さ４ｍｍとし、全ての信号パターン２５１〜２５８の対向率が８０％となるように配置した。信号パターン２５１〜２５８が配置された層と、電源パターン２６１Ｈが配置された層の間の距離は４０μｍとした。全ての信号パターン２５１〜２５８のインダクタンスは２．３８ｎＨ、電流ピーク時刻は６０．６ｐｓで、同一の値となった。同時スイッチングノイズの電流波形を、図７に示した。ピーク値は４００ｍＶであった。以上から、信号パターン２５１〜２５８ごとに対向率を異ならせることで、同時スイッチングノイズが低減されることが分かる。
【００６６】
次に、信号パターンに対する対向率と同時スイッチングノイズとの関係について説明する。図８は、対向率と同時スイッチングノイズとの関係を示したシミュレーション結果を示すグラフである。シミュレーションは、比較例にて説明した構成において、信号パターン２５１のみの対向率を５０％から８０％の間で変化させ行った。信号パターン２５２〜２５８の対向率は８０％である。
【００６７】
同時スイッチングノイズ低減のためには、８つの単体スイッチングノイズのうち、少なくとも１つの単体スイッチングノイズについて十分に発生時刻を分離させる必要がある。シミュレーションの結果、信号パターン２５１の対向率が６０％以下では、出力バッファ回路２０２ａの単体ノイズが十分に分離され、同時スイッチングノイズの値がほぼ一定となっていることが分かる。つまり、信号パターン２５８に対する対向率と信号パターン２５１に対する対向率との差が２０％以上では、出力バッファ回路２０２ａの単体ノイズが十分に分離され、同時スイッチングノイズの値がほぼ一定となっていることが分かる。
【００６８】
この結果より、８本の信号パターン２５１〜２５８において、最大の対向率と最小の対向率との差を、２０％以上設けることで十分な低減効果を得ることができることが分かった。
【００６９】
また、隣接する２つの信号パターン間の対向率の差を１０％以下とするのがよい。このことで、ばらつきの影響を受ける部分（例えば図２中、Ｄａの部分）が短くなり、信号パターン全体としては、安定してノイズ低減効果を得ることができる。
【００７０】
［第２実施形態］
次に、本発明の第２実施形態の積層型半導体装置について説明する。図９は、本発明の第２実施形態に係る積層型半導体装置の下段半導体パッケージを第１表層側から見た下段半導体パッケージの平面図である。なお、本第２実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
【００７１】
上記第１実施形態では、信号パターン２５１〜２５８の配線長が同一のものとして説明したが、本第２実施形態では、信号パターン２５１〜２５８の配線長が異なる場合について説明する。
【００７２】
図９に示すように、信号チップパッド２３１〜２３８と信号ランド２４１〜２４８とが、表層２１１に配置された複数の導体パターンである信号パターン２５１Ｄ〜２５８Ｄにより電気的に接続されている。
【００７３】
信号パターン２５１Ｄ〜２５８Ｄは、配線長が互いに異なるように形成されており、本第２実施形態では、信号パターン２５１Ｄの配線長を最長として、信号パターン２５８Ｄに向かうに連れて漸次短くなるように形成されている。
【００７４】
上述のとおり、対向率を大きくするほど、信号パターンの相互インダクタンスを大きくすることができる。一方で、信号パターンの長さが異なる場合、信号パターンが長いものほど自己インダクタンスの値が大きい。信号パターンの長さと対向率の組み合わせによっては、対向率に差をつけることで設けた相互インダクタンスの差が、自己インダクタンスの差により相殺され、合計のインダクタンス差が小さくなり、同時スイッチングノイズの低減効果が十分に得られない場合がある。
【００７５】
本第２実施形態では、図９に示すように、短い信号パターンほど対向率が大きくなるように電源パターン２６１Ｄが形成されている。即ち、電源パターン２６１Ｄは、複数の信号パターン２５１Ｄ〜２５８Ｄのうち２つ以上の信号パターンの中で配線長が短い信号パターンほど信号パターンとの対向率が大きくなるように形成されている。本第２実施形態では、電源パターン２６１Ｄは、全ての信号パターン２５１Ｄ〜２５８Ｄの中で配線長が短い信号パターンほど信号パターンとの対向率が大きくなるように形成されている。
【００７６】
具体的には、配線長が最も長い信号パターン２５１Ｄに対する対向率が最も小さく、信号パターン２５８Ｄに向かうに連れて（配線長が短くなるに連れて）、対向率が漸次大きくなるように電源パターン２６１Ｄが形成されている。
【００７７】
これにより、自己インダクタンスの差による効果と、相互インダクタンスの差による効果が相殺されることなく、確実に同時スイッチングノイズを低減することができる。
【００７８】
なお、本第２実施形態では、電源パターン２６１Ｄとの対向率を異ならせる信号パターンのうち、長さの異なる信号パターンが全てである場合について説明したが、長さの異なる信号パターンが、図１０に示すように、一部であってもよい。また、図１０に示すように、電源パターン２６１Ｅとの対向率を異ならせる信号パターン２５１Ｅ〜２５８Ｅのうち、長さの異なる信号パターン２５１Ｅ，２５２Ｅ，２５３Ｅが折れ曲がっていてもよい。
【００７９】
［第３実施形態］
次に、本発明の第３実施形態に係る積層型半導体装置について説明する。図１１は、本発明の第３実施形態に係る積層型半導体装置の下段半導体パッケージを第１表層側から見た下段半導体パッケージの平面図である。なお、本第３実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
【００８０】
図１１に示すように、複数の信号ランド２４１〜２４８は、内周ランド２４２，２４４，２４６，２４８と、外周ランド２４１，２４３，２４５，２４７とからなる。
【００８１】
上記第２実施形態の説明では、最も短い信号パターン２５８Ｄからみたときに、遠くに配置される信号パターンほど、配線長さが長くなる場合を例としていた。
【００８２】
本第３実施形態では、内周ランドに接続される信号パターン２５２Ｆ，２５４Ｆ，２５６Ｆ，２５８Ｆに対し、外周ランドに接続される信号パターン２５１Ｆ，２５３Ｆ，２５５Ｆ，２５７Ｆが、ランドのピッチ分だけ長くなる。
【００８３】
このため、最も短い信号パターンからみたときに、遠くに配置される信号パターンであっても、必ずしも配線長さが長くならない場合がある。そのような場合には、電源パターンに長穴などの欠損を設ける方法により、対向率を調整すればよい。ただし製造公差が大きい基板を用いるような際には、欠損と信号パターンの位置がばらつき、ノイズの低減効果が安定しない場合がある。
【００８４】
したがって、複数の信号パターンのうち、内周ランドに接続される２つ以上の信号パターン２５２Ｆ，２５４Ｆ，２５６Ｆ，２５８Ｆに対して、配線長の長い信号パターンほど対向率が小さくなるよう電源パターン２６１Ｆが形成されている。また、本第３実施形態では、複数の信号パターンのうち、外周ランドに接続される２つ以上の信号パターン２５１Ｆ，２５３Ｆ，２５５Ｆ，２５７Ｆに対して、配線長の長い信号パターンほど対向率が小さくなるよう電源パターン２６１Ｆが形成されている。
【００８５】
本第３実施形態では、信号パターン２５１Ｆから信号パターン２５８Ｆに向かって漸次、電源パターン２６１Ｆとの対向面積が広くなるように電源パターン２６１Ｆが形成されている。
【００８６】
上述したように、内周ランドに接続される信号パターンと、外周ランドに接続される信号パターンには、そもそもピッチ分だけ配線長差がある。このため単体スイッチングノイズの発生時刻は、そもそも２つに分散されている。従って、それぞれに対して対向率を調整することで、同時スイッチングノイズの低減効果を得ることができる。
【００８７】
［第４実施形態］
次に、本発明の第４実施形態に係る積層型半導体装置について説明する。図１２は、本発明の第４実施形態に係る積層型半導体装置の概略構成を示す部分断面図である。図１３は、本発明の第４実施形態に係る積層型半導体装置の下段半導体パッケージの下段インターポーザの内層の平面図である。なお、本第４実施形態において、上記第１実施形態と同様の構成については、同一符号を付して説明を省略する。
【００８８】
図１２において、積層型半導体装置１００Ｇは、ＰｏＰ構造の積層型半導体パッケージであり、第１半導体パッケージとしての下段半導体パッケージ２００Ｇと、第２半導体パッケージとしての上段半導体パッケージ３００とを備えている。そして、積層型半導体装置１００は、下段半導体パッケージ２００Ｇ上に上段半導体パッケージ３００が積層され、複数の接続端子としてのはんだボール４００で接合されて構成されている。
【００８９】
下段半導体パッケージ２００Ｇは、多層基板であるプリント配線板としての下段インターポーザ２０１Ｇと、下段インターポーザ２０１Ｇに実装された半導体素子としての下段半導体チップ２０２とを有している。本第４実施形態では、下段半導体チップ２０２は、下段インターポーザ２０１Ｇの第１表層である表層２１１Ｇ及び第２表層である表層２１２Ｇのうち、表層２１１Ｇに実装されている。
【００９０】
下段インターポーザ２０１Ｇの表層２１１Ｇには、はんだボール４００による接合用の導体ランドである複数（８つ）の信号ランド２４１〜２４８と、電源ランド２４９とが配置されている。
【００９１】
下段インターポーザ２０１Ｇの第１内層である内層２１３Ｇには、電源パターン２６１Ｇが配置されており、表層２１１Ｇと内層２１３Ｇとの間の第２内層である内層２１４Ｇには、複数（８つ）の信号パターン２５１Ｇ〜２５８Ｇが配置されている。電源パターン２６１と複数の信号パターン２５１Ｇ〜２５８Ｇとは、絶縁体２９０を介して対向している。
【００９２】
電源パターン２６１Ｇと下段半導体チップ２０２の電源端子２２９とが電源ヴィア２６２Ｇを介して電気的に接続されており、電源パターン２６１Ｇと電源ランド２４９とが電源ヴィア２６３Ｇを介して電気的に接続されている。
【００９３】
なお、電源パターン２６１Ｇと電源ランド２６０とが電源ヴィア２６４Ｇを介して電気的に接続されている。また、上段インターポーザ３０１の表層３１２に配置された電源ランド３４９と電源ランド２４９とがはんだボール４００で接合されており、電源ランド３４９は、上段半導体チップ３０２に電源ヴィアやワイヤを介して電気的に接続されている。これにより、不図示のマザーボード側からはんだボール５００を介して電源ランド２６０に電源電圧を供給することで、電源パターン２６１Ｇ等を介して下段半導体チップ２０２及び上段半導体チップ３０２に電源電圧を供給することができる。
【００９４】
また、各信号パターン２５１Ｇ〜２５８Ｇの一端と下段半導体チップ２０２の各信号出力端子２２１〜２２８とが信号ヴィア２７１Ｇ〜２７８Ｇを介して電気的に接続されている。また、各信号パターン２５１Ｇ〜２５８Ｇの他端と各信号ランド２４１〜２４８とが信号ヴィア２８１Ｇ〜２８８Ｇを介して電気的に接続されている。これにより、下段半導体チップ２０２は、各信号パターン２５１Ｇ〜２５８Ｇを介して上段半導体チップ３０２に信号を送信することができる。
【００９５】
ところで、信号パターン２５１Ｇ〜２５８Ｇが内層に配置された場合、信号ヴィア２８１Ｇ〜２８８Ｇの部分における単体スイッチングノイズの発生時刻を調整する必要がある。
【００９６】
本第４実施形態では、図１３に示すように、信号パターン２５１Ｇ〜２５８Ｇの中で配線長が長い信号パターンほど、この信号パターンに電気的に接続された信号ヴィアと電源ヴィア２６３Ｇとの間隔が広くなる位置に、電源ヴィア２６３Ｇが配置されている。具体例で説明すると、図１３に示すように、信号ヴィア２８４Ｇと電源ヴィア２６３Ｇとの距離よりも、信号ヴィア２８３Ｇと電源ヴィア２６３Ｇとの距離の方が広くなっている。
【００９７】
本第４実施形態によれば、信号ヴィア２８１Ｇ〜２８８Ｇと電源ヴィア２６３Ｇとの距離を変えることで、信号ヴィア２８１Ｇ〜２８８Ｇの持つインダクタンスに差が設けられ、単体スイッチングノイズの発生時刻を調整することができる。このため、信号ヴィア２８１Ｇ〜２８８Ｇが内層２１４Ｇに配置された場合には、より大きな同時スイッチンノイズの低減効果を得ることができる。
【００９８】
なお、本発明は、以上説明した実施形態に限定されるものではなく、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能である。
【００９９】
上記第１実施形態において、電源パターンを図４、図５又は図６のように形成してもよいと述べたが、上記第２〜第４実施形態において、電源パターンを図４、図５又は図６のように形成してもよい。
【０１００】
また、上記第１〜第４実施形態では、半導体チップ２０２が送信側半導体素子であり、半導体チップ３０２が受信側半導体素子である場合について説明したが、これに限定するものではない。半導体チップ３０２が更に信号出力端子を備え、半導体チップ２０２が更に信号入力端子を備える場合、下段インターポーザのように、上段インターポーザにおいても本発明を適用することも可能である。
【０１０１】
また、上記第１〜第４実施形態では、送信側半導体素子である半導体チップ２０２を有する半導体パッケージが下段半導体パッケージである場合について説明したが、上段半導体パッケージであってもよい。
【０１０２】
また、積層型半導体装置が、２つの半導体パッケージを有する場合について説明したが、これに限定するものではなく、複数（２以上）の半導体パッケージを有する場合についても本発明は適用可能である。
【符号の説明】
【０１０３】
１００…積層型半導体装置、２００…下段半導体パッケージ（半導体パッケージ）、２０１…下段インターポーザ（プリント配線板）、２０２…下段半導体チップ（送信側半導体素子）、２１１…表層、２２１〜２２８…信号出力端子、２９…電源端子、２５１〜２５８…信号パターン、２６１…電源パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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