(57)【要約】      （修正有）【課題】低損失で高信頼性の半導体装置とその動作方法を提供する。【解決手段】ワイドギャップ半導体装置において、セル内に縦型ＭＯＳＦＥＴ部と縦型ＢＪＴ部および横型ＩＧＢＴ部を内蔵し、縦型ＭＯＳＦＥＴ部とは独立に縦型ＢＪＴ部更には横型ＩＧＢＴ部を稼働できるようにＭＯＳゲート電極とベース電極を設ける。縦型ＭＯＳＦＥＴ部に加えて縦型ＢＪＴ部も稼働することによりセル内の通電領域を増大するとともに、横型ＩＧＢＴ部を稼働することにより少数キャリアの注入に基づく伝導度変調を起させ、セルの内部抵抗を低減し低損失を達成する。また、まず縦型ＭＯＳＦＥＴ部を稼働して多数キャリアによる電流を流し５０℃以上に昇温した後に、縦型ＢＪＴ部と横型ＩＧＢＴ部を稼働して多数キャリアと少数キャリアの両方による電流を流すことにより、積層欠陥によるオン電圧劣化の影響を抑制し高信頼性を達成する。【選択図】図１
2014225589.tif 000002
【特許請求の範囲】
【請求項１】
セルに内蔵されるワイドギャップ半導体装置が、
第１導電型の第１半導体層と、前記第１導電型の第１半導体層のおもて面に設けられた第１導電型の第２半導体層と第１導電型の第２半導体層のおもて面に選択的に設けられた二つの第２導電型の第１半導体領域と、
一方の第２導電型の第１半導体領域のおもて面に選択的に設けられた第１導電型の第３半導体領域と、この領域に接して選択的に設けられた第２導電型の第２半導体領域と
他方の第２導電型の第１半導体領域のおもて面に選択的に設けられた第１導電型の第４半導体領域と、この領域から隔離されて選択的に設けられた第２導電型の第３半導体領域と
前記第１導電型の第３半導体領域と前記第２導電型の第２半導体領域と前記第１導電型の第４半導体領域に接する第１の主電極と、  
前記二つの第２導電型の第１半導体領域に挟まれた前記第１導電型の第２半導体領域部分の表面と、前記第１導電型の第３半導体領域と前記第１導電型の第２半導体層とに挟まれた前記第２導電型の第１半導体領域部分の表面および前記第１導電型の第４半導体領域と前記第１導電型の第２半導体層とに挟まれた前記第２導電型の第１半導体領域部分の表面とに、絶縁膜を介し且つ両端が前記第１導電型の第３半導体領域と前記第１導電型の第４半導体領域の上に延在するように設けられた第１の制御電極と、
前記第２導電型の第３半導体領域の表面に接する第２の制御電極と
前記第１導電型の第１半導体層の裏面に接する第２の主電極とを備えた半導体装置であり、
前記第１の主電極、前記第１導電型の第３半導体領域、前記第２導電型の第２半導体領域、前記一方の第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記第１導電型の第１半導体領域、前記第２の主電極、第１の制御電極とで第１の縦型ＭＯＳＦＥＴ部を構成し、
前記第１の主電極、前記第１導電型の第４半導体領域、前記他方の第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記第１導電型の第１半導体領域、前記第２の主電極、前記第１の制御電極とで第２の縦型ＭＯＳＦＥＴ部を構成し
第１の主電極、前記第１導電型の第４半導体領域、前記第２導電型の第３半導体領域、前記他方の第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記第１導電型の第１半導体領域、前記第２の主電極、前記第２の制御電極とで縦型バイポーラ接合トランジスタ部を構成し
前記第２の制御電極、前記第２導電型の第３半導体領域、前記他方の第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記一方の第２導電型の第１半導体領域、前記第１導電型の第３半導体領域、前記第１の主電極、前記第１の制御電極とで横型ＩＧＢＴ部を構成することを特徴とするワイドギャップ半導体装置。
【請求項２】
請求項１のワイドギャップ半導体装置において、
前記前記第１導電型の第３半導体領域と前記第１導電型の第２半導体層とに挟まれた前記一方の第２導電型の第１半導体領域部分および前記第１導電型の第４半導体領域と前記第１導電型の第２半導体層とに挟まれた前記他方の第２導電型の第１半導体領域部分に、各々エピタキシャル成長で形成された第２導電型の第１半導体領域よりも低い不純物濃度の第２導電型の第４半導体領域および第２導電型の第５半導体領域が設けられ、
前記二つの第２導電型の第１半導体領域に挟まれた前記第１導電型の第２半導体領域部分の表面付近には、前記第１導電型の第２半導体領域よりも不純物濃度が高く且つ前記第２導電型の第４半導体領域および第２導電型の第５半導体領域よりも厚い第１導電型の第５半導体領域が設けられていることを特徴とするワイドギャップ半導体装置。
【請求項３】
請求項１のワイドギャップ半導体装置において、
前記絶縁膜と、前記二つの第２導電型の第１半導体領域に挟まれた前記第１導電型の第２半導体領域部分および前記第１導電型の第３半導体領域と前記第１導電型の第２半導体層とに挟まれた第２導電型の第１半導体領域部分および前記第１導電型の第４半導体領域と前記第１導電型の第２半導体層とに挟まれた第２導電型の第１半導体領域部分の表面との間に、
第２導電型の第６半導体領域を介在させ且つ両端が前記第１導電型の第３半導体領域と前記第１導電型の第４半導体領域の上に延在するように設けられたことを特徴とするワイドギャップ半導体装置。
【請求項４】
請求項１から３のワイドギャップ半導体装置において、
前記第１導電型の第４半導体領域の幅が前記第１導電型の第３半導体領域の幅よりも大きいことを特徴とするワイドギャップ半導体装置。
【請求項５】
請求項１から３のワイドギャップ半導体装置において、
前記第１導電型の第４半導体領域の側面の結晶方位が｛１−１００｝であることを特徴とするワイドギャップ半導体装置。
【請求項６】
請求項１および請求項２のワイドギャップ半導体装置において、
少なくとも前記前記第１導電型の第４半導体領域が、より広いエネルギーギャップを有するワイドギャップ半導体で構成されていることを特徴とするワイドギャップ半導体装置。
【請求項７】
少なくとも稼働する時には、ワイドギャップ半導体装置に内蔵するユニポーラ半導体素子を動作させて多数キャリアによる順方向電流を流し、この電流によりワイドギャップ半導体装置を５０℃以上に昇温させた後に、内蔵するバイポーラ半導体素子部を動作させることを特徴とする請求項１〜６のワイドギャップ半導体装置の動作方法。
【請求項８】
前記ワイドギャップ半導体装置の内蔵するバイポーラ半導体素子部にフライホイーリングダイオードとして用いられるｐｎ接合ダイオードを含むことを特徴とする請求項７の半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に高性能ワイドギャップ半導体装置とその動作方法に関する。
【背景技術】
【０００２】
現在、高耐圧の大電力および中電力用途ではもっぱらシリコン（以下Ｓｉ）を材料としたＳｉ絶縁ゲートバイポーラトランジスタ（以下Ｓｉ−ＩＧＢＴと記す）が、また小電力用途ではＳｉＭＯＳ電界効果トランジスタ（以下Ｓｉ−ＭＯＳＦＥＴと記す）が主要半導体装置として種々の応用分野で多用されている。しかし近年、炭化珪素(以下ＳｉＣと記す)などのワイドギャップ半導体材料が高耐圧用途に適した半導体材料として注目されている。例えば、ＳｉＣは、Ｓｉに比べて絶縁破壊電界強度が約１０倍高いという優れた特性を有しており、半導体スイッチング装置を構成した場合、高い逆電圧阻止特性と大幅に低いオン抵抗を実現できる(例えば非特許文献１)。従って、電力損失を大幅に低減でき、省エネルギー化に大きく貢献できると期待されている。
このため、ＳｉＣやガリウムナイトライド、ダイヤモンドなどによるワイドギャップ半導体スイッチング装置の開発が盛んに進められており、特にＳｉＣに関しては、０．５ｋＶから３ｋＶ級の中耐圧ＳｉＣ−ＭＯＳＦＥＴ(非特許文献２)や１０ｋＶ級の高耐圧ＳｉＣ−ＭＯＳＦＥＴ(非特許文献３)等が開発され、その優れた特性が開示されており、Ｓｉ―ＩＧＢＴに代わる次期の主要パワー半導体装置として注目されている。
【０００３】
例えば、図５に示す従来例１(非特許文献２)では４層６方晶形ＳｉＣ(以下４Ｈ−ＳｉＣと記す)を用いて、耐圧が７００ＶのＳｉＣ−ＭＯＳＦＥＴで２．７ｍΩｃｍ２の低オン抵抗が達成されている。また、図６に示す従来例２(非特許文献３)では４Ｈ−ＳｉＣを用いて、耐圧が１０ｋＶのＳｉＣ−ＭＯＳＦＥＴで１１１ｍΩｃｍ２の低オン抵抗が達成されている。
これらは、いづれも同耐圧のＳｉ−ＭＯＳＦＥＴのオン抵抗の理論値の１／１００以下の低い値であり、現在主流のパワー半導体素子であるＳｉ−ＩＧＢＴの理想値に比べても同耐圧の素子で１／１０以下の低いオン抵抗である。また、スイッチング速度もＳｉ−ＩＧＢＴに比べて高速であり、Ｓｉ−ＭＯＳＦＥＴ並の高速を維持している。この結果、これらのＳｉ半導体装置に比べて大幅な低損失化を実現できている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】菅原良孝、電気学会誌、第125巻、第１号、25−28頁、2005年
【非特許文献２】エス  ハラダ  （Ｓ．Ｈａｒａｄａ）、他５名、ロー  オンレジスタンス  イン  インバージョン  チャネル  ＩＥＭＯＳＦＥＴ  ホームド  おん７  ４Ｈ−ＳｉＣ  Ｃフェイス  サブストレート（Ｒｏｗ  ｏｎ−ｒｅｓｉｓｔａｎｃｅ  ｉｎ  ｉｎｖｅｒｓｉｏｎ  ｃｈａｎｎｅｌ  ＩＥＭＯＳＦＥＴ  ｆｏｒｍｅｄ  ｏｎ  ４Ｈ−ＳｉＣ  Ｃ−ｆａｃｅ  ｓｕｂｓｔｒａｔｅ）、プロシーディングス  オブ  ザ  エイトス  インターナショナル  シンポジューム  オン  パワー  セミコンダクタ  デバイシズ  アンド  ＩＣｓ  （Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  １８ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ），２００６年６月、ｐ．１２５−１２８
【非特許文献３】セイ  フング  リュウ  （Ｓｅｉ−Ｈｙｕｎｇ  Ｒｙｕ），他５名、１０ｋＶ  ５Ａ  ４Ｈ−ＳｉＣ  パワー  ＤＭＯＳＦＥＴ（１０ｋＶ，  ５Ａ，  ４Ｈ−ＳｉＣ  Ｐｏｗｅｒ  ＤＭＯＳＦＥＴ）、プロシーディングス  オブ  ザ  エイチーンズ  インターナショナル  シンポジューム  オン  パワー  セミコンダクタ  デバイシズ  アンド  ＩＣｓ  （Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｔｈｅ  １８ｔｈ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ＆  ＩＣｓ），２００６年６月、ｐ．２６５−２６８
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、開示されている従来例１および２のＳｉＣ−ＭＯＳＦＥＴはＳｉ−ＭＯＳＦＥＴの１／１００以下の低オン抵抗が達成されているとはいえ、省エネの視点からは更に低オン抵抗が好ましく、特に大電流の用途では通電電流が著しく大きいため半導体装置の消費電力が大きくなるので、更なるオン抵抗の低減による大幅な低損失化が切望されている。ＳｉＣ−ＭＯＳＦＥＴのオン抵抗においては、種々の内部抵抗、すなわちＭＯＳチャネル部の抵抗と寄生接合ＦＥＴ（以下寄生ＪＦＥＴと記す）のチャネル部の抵抗、ドリフト層の抵抗が主要な割合を占める。中耐圧半導体装置では特に前２者が締める割合が大きく、高耐圧半導体装置では後２者の締める割合が特に大きい。これらの各内部抵抗を低減し半導体装置を低損失化をすることは解決すべき重要な第１の課題である。
【０００６】
ＭＯＳＦＥＴはボディ領域とドリフト層で構成されるｐｎ接合ダイオードを電気的に逆並列に内蔵している。ＭＯＳＦＥＴで構成するインバータ等の電力変換装置においては装置の小型化や低廉化を図るために、この内蔵ｐｎ接合ダイオードをフライホイーリングダイオードとして活用する動向にある。
【０００７】
この内蔵ｐｎ接合ダイオードは電流を運ぶキャリアとして多数キャリアと少数キャリアの両方が関与するバイポーラ半導体素子である。ワイドギャップ半導体はＳｉに比べて未だ結晶品質が低く各種欠陥が多量に存在する。それらの欠陥のうちの積層欠陥は、注入された少数キャリアが結晶の格子点に衝突すると衝突エネルギーで格子点の原子が動かされるため、積層欠陥の大きさが拡大してしまうというワイドギャップ半導体特有の性質がある。この積層欠陥は少数キャリアをトラップし再結合させ通電にあまり寄与することなく消滅させてしまうので、内蔵ｐｎ接合ダイオードの内部抵抗の増大を招く上に、このダイオードが逆バイアス時のリーク電流の増大を招く。内蔵ｐｎ接合ダイオードの逆バイアス時はとりもなおさずＳｉＣ−ＭＯＳＦＥＴの順バイアス動作時なので、このリーク電流の増大は大きな障害となる。また、このようなワイドギャップ半導体装置の場合は、装置を稼働し通電している間に積層欠陥が益々拡大し、それに伴い内部抵抗が増大しリーク電流も増大してゆくので、信頼性が大きく損ねられてしまう。場合によっては損傷したり破壊に至ることもある。このような、内蔵しているバイポーラ半導体素子も使用するワイドギャップ半導体装置の高い信頼性の実現は解決すべき第２の問題である。
【０００８】
本発明は、前記の従来技術の課題を解決し、オン抵抗がより低い低損失ワイドギャップ半導体装置を提供することを目的にする。またこの発明は、内蔵するｐｎ接合ダイオードなどのバイポーラ半導体素子の劣化に起因してワイドギャップ半導体装置の信頼性が損ねられるのを抑制し、高い信頼性を達成できる半導体装置を提供することおよびその動作方法を提供することを目的にする。
【課題を解決するための手段】
【０００９】
以下では、理解を容易にするために、各半導体層や半導体領域が機能的にどの層や領域に相当するかを、一部括弧内に付記して説明する。
【００１０】
上記した課題を解決し本発明の目的を達成するため、この発明にかかるワイドギャップ半導体装置は、
セルに内蔵されるワイドギャップ半導体装置であり、
第１導電型の第１半導体層（ＳｉＣ基板）と、
前記第１導電型の第１半導体層（ＳｉＣ基板）のおもて面に設けられた第１導電型の第２半導体層（ドリフト層）と
第１導電型の第２半導体層（ドリフト層）のおもて面に選択的に設けられた二つの第２導電型の第１半導体領域と、
一方の第２導電型の第１半導体領域（ボディ領域）のおもて面に選択的に設けられた第１導電型の第３半導体領域（ソース領域）と、この領域に接して選択的に設けられた第２導電型の第２半導体領域（コンタクト領域）と
他方の第２導電型の第１半導体領域（ボディ領域兼ベース領域）のおもて面に選択的に設けられた第１導電型の第４半導体領域（エミッタ領域）と、この領域から隔離されて選択的に設けられた第２導電型の第３半導体領域（ベースコンタクト領域）と
前記第１導電型の第３半導体領域（ソース領域）と前記第２導電型の第２半導体領域（コンタクト領域）と前記第１導電型の第４半導体領域（エミッタ領域）に接する第１の主電極（ソース電極兼エミッタ電極）と、  
前記二つの第２導電型の第１半導体領域（ボディ領域およびボディ領域兼ベース領域）に挟まれた前記第１導電型の第２半導体領域部分（寄生ＪＦＥＴのチャネル領域）の表面と、前記第１導電型の第３半導体領域（ソース領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた第２導電型の第１半導体領域部分（第１のＭＯＳＦＥＴのチャネル領域）および前記第１導電型の第４半導体領域（エミッタ領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた第２導電型の第１半導体領域部分（第２のＭＯＳＦＥＴのチャネル領域）の表面とに、絶縁膜（ゲート絶縁膜）を介し且つ両端が前記第１導電型の第３半導体領域（ソース領域）と前記第１導電型の第４半導体領域（エミッタ領域）の上に延在するように設けられた第１の制御電極（ＭＯＳゲート電極）と、
前記第２導電型の第３半導体領域の表面に接する第２の制御電極(ベース電極)と
前記第１導電型の第１半導体層の裏面に接する第２の主電極（ドレイン電極兼コレクタ電極）とを備えた半導体装置であり、
前記第１の主電極、前記第１導電型の第３半導体領域、前記第２導電型の第２半導体領域、前記第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記第１導電型の第１半導体領域、前記第２の主電極、第１の制御電極とで第１の縦型ＭＯＳＦＥＴ部を構成し、
前記第１の主電極、前記第１導電型の第４半導体領域、前記第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記第１導電型の第１半導体領域、前記第２の主電極、前記第１の制御電極とで第２の縦型ＭＯＳＦＥＴ部を構成し
第１の主電極、前記第１導電型の第４半導体領域、前記第２導電型の第３半導体領域、前記第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記第１導電型の第１半導体領域、前記第２の主電極、前記第２の制御電極とで縦型バイポーラ接合トランジスタ（以下ＢＪＴと記す）部を構成し
前記第２の制御電極、前記第２導電型の第３半導体領域、前記他方の第２導電型の第１半導体領域、前記第１導電型の第２半導体領域、前記一方の第２導電型の第１半導体領域、前記第１導電型の第３半導体領域、前記第１の主電極、前記第１の制御電極とで横型ＩＧＢＴ部を構成することを特徴とする。
【００１１】
また、この発明にかかる半導体装置は、上述した発明において、
前記第１導電型の第３半導体領域（ソース領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた第２導電型の第１半導体領域部分および前記第１導電型の第４半導体領域（エミッタ領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた第２導電型の第１半導体領域部分に、各々エピタキシャル成長で形成された第２導電型の第１半導体領域（ボディ領域）よりも低い不純物濃度の第２導電型の第４半導体領域（第１のＭＯＳＦＥＴのチャネル領域）および第２導電型の第５半導体領域（第２のＭＯＳＦＥＴのチャネル領域）が設けられ、
前記二つの第２導電型の第１半導体領域（ボディ領域）に挟まれた前記第１導電型の第２半導体領域部分（寄生ＪＦＥＴのチャネル領域）の表面付近には、前記第１導電型の第２半導体層（ドリフト層）よりも不純物濃度が高く且つ前記第２導電型の第４半導体領域（第１のＭＯＳＦＥＴのチャネル領域）および第２導電型の第５半導体領域（第２のＭＯＳＦＥＴのチャネル領域）よりも厚い第１導電型の第５半導体領域が設けられていることを特徴とする。
【００１２】
また、この発明にかかる半導体装置は、上述した発明において、
前記絶縁膜（ゲート絶縁膜）と、前記二つの第２導電型の第１半導体領域（ボディ領域）に挟まれた前記第１導電型の第２半導体領域部分（寄生ＪＦＥＴのチャネル領域）および前記第１導電型の第３半導体領域（ソース領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた第２導電型の第１半導体領域部分および前記第１導電型の第４半導体領域（エミッタ領域）と前記第１導電型の第２半導体層（ドリフト層）とに挟まれた第２導電型の第１半導体領域部分の表面との間に、
第２導電型の第６半導体領域（蓄積型ＭＯＳチャネル領域）を介在させ且つ両端が前記第１導電型の第３半導体領域（ソース領域）と前記第１導電型の第４半導体領域（エミッタ領域）の上に延在するように設けられたことを特徴とする。
【００１３】
これらの上述した発明によれば、以下に記述するようにオン抵抗をより低くでき、通電時の消費電力の低い低損失半導体装置を提供できる。
【００１４】
本発明になるワイドギャップ半導体装置では、駆動状態すなわち、第１の主電極（ソース電極兼エミッタ電極）と第２の主電極（ドレイン電極兼コレクタ電極）間に
順バイアス電圧を印加し、更に第１の制御電極（ＭＯＳゲート電極）と第１の主電極間に閾値電圧以上の制御電圧を印加するとオンしオン電流が流れる。これは、セル内の第１の縦型ＭＯＳＦＥＴ部と第２の縦型ＭＯＳＦＥＴ部が駆動されることによる。この時、第２の制御電極(ベース電極)と第１の主電極（ソース電極兼エミッタ電極）の電位は公知の縦型ＭＯＳＦＥＴと同様に同電位にしてある。縦型ＭＯＳＦＥＴのオン電流が流れる通電路には、前記のように従来の縦型ＭＯＳＦＥＴと同じく前記の種々の内部抵抗、すなわちＭＯＳチャネル部の抵抗と寄生ＪＦＥＴチャネル部の抵抗、ドリフト層の抵抗等が存在し、公知のＭＯＳＦＥＴと同様に流れるオン電流を制限してしまう。特に、第２の制御電極（ベース電極）と第１の主電極（ソース電極兼エミッタ電極）の電位は同電位にしてあるので、第１の主電極に接続しているソース領域の電位とＭＯＳチャネル部および寄生ＪＦＥＴチャネル部は若干の電圧降下があるが比較的近い電位であり、第２の制御電極（ベース電極）に接続しているベース領域兼ボディ領域の電位も比較的近い電位である。この結果、ＭＯＳチャネル部および寄生ＪＦＥＴチャネル部とベース領域兼ボディ領域との間の接合にはバンドギャップに対応したビルトイン電圧により空乏層が形成されている。そのためこの空乏層の幅の分だけチャネルが狭められているので、各々のチャネル抵抗が高くなっている。
【００１５】
本発明になるワイドギャップ半導体装置では、上記の縦型ＭＯＳＦＥＴ部のオン状態において、前記縦型ＢＪＴ部の前記第２の制御電極(ベース電極)と第１の主電極（ソース電極兼エミッタ電極）間にも順バイアス方向の電圧を印加できる。順バイアス方向の電圧とは、縦型バイポーラ接合トランジスタ部のエミッタ領域とベース領域とで構成される接合が所定の電圧以上に電圧印加されると順バイアスになる極性の電圧のことである。この結果、例えば寄生ＪＦＥＴのチャネルとベース領域兼ボディ領域間の接合の空乏層の幅を、順バイアス方向の電圧に応じて狭めてチャネルを広げることができる。この結果、第２の制御電極(ベース電極)の順バイアス方向の電圧を高くしてゆくことにより、オン抵抗をより低くでき、通電時の消費電力を低減できる。
【００１６】
本発明になるワイドギャップ半導体装置では、前記縦型ＢＪＴ部の前記第２の制御電極(ベース電極)と第１の主電極（ソース電極兼エミッタ電極）間の順バイアス方向の電圧を更に高くすることにより、第１の主電極に接続しているエミッタ領域と第２の制御電極に接続しているベース領域とで形成するエミッタ接合の電圧を高くすることができる。この電圧を、半導体装置を構成しているワイドギャップ半導体のビルトイン電圧以上（例えばＳｉＣの場合は約２．７Ｖ以上）にすると、エミッタからベースにキャリアの注入が起こりベース電流が流れ、縦型ＢＪＴ部がオンする。この結果、ベース領域兼ボディ領域下のドレイン領域にも、縦型ＢＪＴ部の電流増幅率分だけベース電流を増幅した大きなコレクタ電流を流すことができる。
【００１７】
縦型ＭＯＳＦＥＴ部のみがオンしている場合にはベース領域兼ボディ領域下のドリフト領域は電流が流れていない領域であるので、活用されていない領域に電流が流せることになり、ワイドギャップ半導体装置全体のオン抵抗を大幅に低減できる。この電流増幅率は容易に５０〜２００に高くできるので、半導体装置のオン抵抗低減効果は極めて著しいものである。また、この順バイアス方向の電圧を高くしてゆくことにより、ベース電流を大きくできるので更にコレクタ電流を大きくでき、本ワイドギャップ半導体装置のオン抵抗を更に大幅に低くできる。
【００１８】
ベース領域兼ボディ領域の不純物濃度を耐圧を維持できる範囲で低くしてベースからエミッタへのキャリアの注入を抑制する等の注入効率向上策を施すことにより、より一層のオン抵抗の低減ができ、通電時の消費電力をより低減できる。
また、エミッタとベースコンタクト間の隔離領域のワイドギャップ半導体表面におけるキャリア表面再結合の抑制策を施すことによっても、オン抵抗の更なる低減に効果が大きい。キャリア表面再結合の抑制策としては、例えばワイドギャップ半導体としてＳｉＣ結晶を用いる場合は、隔離領域表面のパッシベーション膜としてプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で形成しＮＯ（一酸化窒化）ガス中で窒化処理したＳｉＯ２膜を用いてもよい。
【００１９】
本発明になるワイドギャップ半導体装置では、前記第２の制御電極(ベース電極)と第１の主電極（ソース電極兼エミッタ電極）間の順バイアス方向の電圧を更に高くすることにより、横型ＩＧＢＴ部をオンさせることができる。この結果、横型ＩＧＢＴ部のコレクタとして機能する前記ベース領域兼ボディ領域から、前記寄生接合ＦＥＴのチャネル領域や前記ドレイン領域に少数キャリアを注入させることができる。この結果、これらのチャネル領域やドレイン領域に伝導度変調を起すことができ、これらの領域の抵抗を低減できる。これにより、更に一段と本ワイドギャップ半導体装置のオン抵抗を低減でき、通電時の消費電力を更に一段と低減することができる。寄生接合ＦＥＴのチャネル領域やドレイン領域における少数キャリアの長寿命策を施すことにより、更に一層のオン抵抗の低減ができる。例えば前記寄生接合ＦＥＴのチャネル領域やドリフト層がｎ型のＳｉＣ結晶の場合は、炭素原子を１ｘ１０１７原子／ｃｍ３〜１ｘ１０２１原子／ｃｍ３注入することにより結晶内の炭素空孔を低減したドリフト層にすることが効果的で、従来は１μｓ以下の少数キャリアの寿命を２〜１０μｓ以上に長くできワイドギャップ半導体装置のオン抵抗を一段と低減できる。
【００２０】
また、この発明にかかる半導体装置は、上述した発明において、
前記第１導電型の第４半導体領域（エミッタ領域）の幅が前記第１導電型の第３半導体領域（ソース領域）の幅よりも大きいことを特徴とする。
更に、前記第１導電型の第４半導体領域（エミッタ領域）の側面の結晶方位が｛１−１００｝であることを特徴とする。
【００２１】
縦型ＢＪＴ部のエミッタ領域の幅は狭いほど電流増幅率が低くなる。これは、次のように理解される。エミッタ領域の底面はキャリアがベースに注入される面であり、エミッタ領域の側面はキャリアが電流増幅率に寄与しないで再結合する面である。エミッタ領域の幅が狭くなるとベース領域に接する底面の面積よりもエミッタ領域の側面の面積が相対的に大きくなる。一般にワイドギャップ半導体装置は底面の接合部よりも側面の表面部の方が、界面トラップ密度や界面順位密度が高いので、面積の大きい側面での表面再結合がより大きくなり電流増幅率が低くなるものである。
一方、縦型ＭＯＳＦＥＴ部のソース領域は側面がＭＯＳチャネル領域に接するのでキャリアが流れる側面が大きいほど効率が良く、セル内の占有面積を少なくする点からソース領域の幅は狭い方がよい。
従って、縦型ＢＪＴ部のセル内のエミッタ領域の幅はソース領域の幅よりも大きくことにより、ワイドギャップ半導体装置のオン抵抗をより低くできる。
【００２２】
また、ワイドギャップ半導体装置では結晶方位で界面順位密度の多さが異なる。４Ｈ−ＳＩＣでは結晶方位が｛１−１００｝の場合、他の結晶方位に比べて界面順位密度の総合計が少ない。従って、縦型ＳｉＣ−ＢＪＴ部のエミッタ領域の側面の結晶方位を｛１−１００｝にすることにより、側面での表面再結合を小さくして電流増幅率を大きくでき、ワイドギャップ半導体装置のオン抵抗をより低くできる。
【００２３】
以上のように、この本発明になるワイドギャップ半導体装置により第１の課題を効果的に解決し、オン抵抗がより低く、従って通電時の消費電力のより低い低損失のワイドギャップ半導体装置を実現できる
【００２４】
また、上述した課題を解決し本発明の目的を達成するため、この発明にかかるワイドギャップ半導体装置は、
少なくとも前記第１導電型の第４半導体領域(エミッタ領域)が、より広いエネルギーギャップを有するワイドギャップ半導体で構成されていることを特徴とする。
【００２５】
縦型ＢＪＴ部の第２の制御電極(ベース電極)と第１の主電極（ソース電極兼エミッタ電極）間の順バイアス方向の電圧を前記エミッタ接合のビルトイン電圧以上にすると、エミッタからベースに一方の極性のキャリア（例えばｎｐｎトランジスタの場合は電子）の注入が起こるととに、ベースからエミッタへ他方の極性のキャリア（例えばｎｐｎトランジスタの場合は正孔）の注入も起こる。このうち、トランジスタ動作に係わり電流増幅率の向上に寄与するのは前者のキャリア注入であり、後者のキャリア注入は寄与しない。
【００２６】
前記第１導電型の第４半導体領域(エミッタ領域)を構成するワイドギャップ半導体のエネルギーギャップを、ベース領域を構成するワイドギャップ半導体のエネルギーギャップよりも広くしてヘテロ接合を形成すると、両者のエネルギーギャップの差により、電流増幅率の向上に寄与するエミッタからベースへのキャリア注入は促進できるが、寄与しないベースからエミッタへのキャリア注入を抑制できる。これにより、縦型ＢＪＴ部の注入効率（ｎｐｎトランジスタの場合はベース電流に占める電子電流の割合）をより高くできるので、電流増幅率をより高くできる。この結果、縦型ＢＪＴ部をオンさせた際に、ワイドギャップ半導体装置のオン抵抗をより低くでき、通電時の消費電力をより低減できる。
【００２７】
また、上記のヘテロ接合にすることにより、エミッタからベースへの注入効率を通常の接合の場合と同程度に維持したままで、ベース領域の不純物濃度を増大できる。この結果、ベース抵抗を低減できるので最大動作周波数を高くできるとともに、ベース領域のパンチスルーも抑制できるので高耐圧にできる。
以上のように、この本発明になるワイドギャップ半導体装置により第１の課題をより効果的に解決し、オン抵抗がより低く従って通電時の消費電力のより低い低損失のワイドギャップ半導体装置を実現できる
【００２８】
また、上述した課題を解決し本発明の目的を達成するため、この発明にかかるワイドギャップ半導体装置は、
前記のように縦型ＭＯＳＦＥＴ部と縦型ＢＪＴ部および横型ＩＧＢT部を内蔵した構成にしており、縦型ＭＯＳＦＥＴ部とは独立に縦型ＢＪＴ部および横型ＩＧＢT部を稼働できることを特徴とする。
従って、この発明にかかるワイドギャップ半導体装置では、まず縦型ＭＯＳＦＥＴ部を稼働して多数キャリアによる電流を流した後に、縦型ＢＪＴ部を稼働して少数キャリアと多数キャリアの両方による電流を流し、更に横型ＩＧＢT部も稼働し少数キャリアと多数キャリアの両方による電流を重畳して流すことを可能にする。これにより、下記の本発明になる動作方法を適用することができ、高い信頼性をもつ半導体装置を実現できる。
【００２９】
上述した課題を解決し本発明の目的を達成するため、この発明にかかるワイドギャップ半導体装置の動作方法は、
前記の構成のワイドギャップ半導体装置において、少なくとも稼働する時には、ワイドギャップ半導体装置に内蔵する縦型ＭＯＳＦＥＴ部を動作させて多数キャリアによる順方向電流を流し、この電流によりワイドギャップ半導体装置を５０℃以上に昇温させた後に、内蔵するバイポーラ半導体素子部を動作させることを特徴とする。
【００３０】
また、前記の構成のワイドギャップ半導体装置において、少なくとも稼働する時には、前記第１の縦型ＭＯＳＦＥＴ部と第２の縦型ＭＯＦＥＴ部を動作させて多数キャリアによる順方向電流を流し、この電流によりワイドギャップ半導体装置を５０℃以上に昇温させた後に、前記縦型バイポーラ接合トランジスタ部と横型ＩＧＢＴ部とフライホイーリングダイオードとして用いられる内蔵ｐｎ接合ダイオードの、一部または全部を動作させることを特徴とする。
【００３１】
ワイドギャップ半導体装置は、前記のように少数キャリアを注入して通電すると、積層欠陥が拡大しオン電圧劣化が発生する。ワイドギャップ半導体装置を例えばインバータ装置等に適用し、ワイドギャップ半導体装置の縦型ＭＯＳＦＥＴ部の内蔵ｐｎ接合ダイオードをフライホイーリングダイオードとして使用する場合は、前記のように内蔵ｐｎ接合ダイオードにオン電圧劣化が発生する。また、前記のワイドギャップ半導体装置は前記の縦型ＢＪＴ部の稼働時に、ベース電流を通電するとエミッタからベースへの少数キャリアの注入とベースからエミッタへの少数キャリアの注入が起こる。このため、エミッタ領域とベース兼ボディ領域の各々でも積層欠陥が拡大しオン電圧劣化が発生する。
前記の横型ＩＧＢＴ部の稼働時には、エミッタとして機能する前記ベース領域兼ボディ領域から、前記寄生接合ＦＥＴのチャネル領域や前記ドレイン領域に少数キャリアが注入する。このため、寄生接合ＦＥＴのチャネル領域やドレイン領域の各々で積層欠陥が拡大しオン電圧劣化が発生する。
【００３２】
これらのオン電圧劣化はワイドギャップ半導体装置を稼働し続けると劣化が促進され続けるので、信頼性が大きく損ねられてしまう。
特に、４０℃以下の温度でワイドギャップ半導体装置を稼働し通電する際には、低温なので積層欠陥による少数キャリア消滅現象が大きくオン電圧が大きくなるので、通電時の消費電力が大きくなり発熱が大きくなる。この結果、積層欠陥の拡大が促進された場合は、過度の急激な発熱で装置が損傷する場合がある。４０℃以下での再稼働を繰り返すと拡大された積層欠陥により益々発熱の度合いが大きくなり装置が破壊する場合もある。
【００３３】
本発明になるワイドギャップ半導体装置の動作方法では、少なくともワイドギャップ半導体装置を稼動する時には、まずワイドギャップ半導体装置に内蔵する縦型ＭＯＦＥＴ部を動作させて多数キャリアによる順方向電流を流し、この電流によりワイドギャップ半導体装置を５０℃以上に昇温させた後に、内蔵する縦型ＢＪＴ部を動作させる。例えば、前記第１の縦型ＭＯＦＥＴ部と第２の縦型ＭＯＦＥＴ部のみを動作させて多数キャリアによる順方向電流を流し、この電流によりワイドギャップ半導体装置を５０℃以上に昇温させる。その後、前記縦型ＢＪＴ部や横型ＩＧＢＴ部や内蔵ｐｎ接合ダイオードの一つ又は全部を動作させる。これにより、稼働前にすでに積層欠陥が存在し且つ増大し続けてきたとしても、上記の昇温により積層欠陥の少数キャリア消滅現象を抑制できるので、稼働後のワイドギャップ半導体装置のオン電圧劣化に起因する過度の急激な発熱による半導体装置の損傷を抑制できる。再稼働時の昇温温度は高いほどオン電圧劣化の加速や破壊の抑制効果は大きい。例えば、ＳｉＣの場合は、５０℃〜２５０℃の範囲では温度が高いほど積層欠陥の少数キャリア消滅現象の抑制効果が大きくオン電圧の劣化を抑制でき、より低いオン電圧で再稼働できる。２５０℃以上ではオン電圧劣化の発生前のワイドギャップ半導体装置の初期状態のオン電圧とほぼ同じオン電圧で再稼働できる。
【００３４】
このように、本発明の動作方法により第２の課題を効果的に解決し、高い信頼性をもつワイドギャップ半導体装置とその駆動方法を実現できる。
【発明の効果】
【００３５】
以上のように、本発明により、ワイドギャップ半導体装置の第２の制御電極に電圧印加でき内蔵バイポーラ素子部を稼働できるようになり、オン抵抗をより低くでき、従って通電時の消費電力をより低くできる。また、この発明により、多数キャリアの通電により昇温した後にワイドギャップ半導体装置を稼働できるようになり、積層欠陥の拡大に起因してワイドギャップ半導体装置の信頼性が損ねられるのを抑制でき、高い信頼性を達成できる。
【図面の簡単な説明】
【００３６】
【図１】実施の形態１にかかる半導体装置のセル断面図
【図２】実施の形態２にかかる半導体装置のセル断面図
【図３】実施の形態３にかかる半導体装置のセル断面図
【図４】実施の形態４にかかる半導体装置のセル断面図
【図５】従来例１の中耐圧ＳｉＣ−ＭＯＳＦＥＴのセル断面図。
【図６】従来例２の高耐圧ＳｉＣ−ＭＯＳＦＥＴのセル断面図。
【発明を実施するための形態】
【００３７】
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。図面中の層や領域を示す番号と矢印は同じ基本機能を有する層や領域の場合は原則として各々代表して１個に記し他は省略してあるが、この同じ層や領域がその基本機能の他に別の機能も併せて有する場合は、前者の番号にａ、後者の番号にｂを記して区別している。なお、ＳｉＣ半導体は深さ方向に直行する方向の不純物拡散がＳｉ半導体に比べて少ないので、各図においては各半導体領域を矩形状に図示する。
【実施の形態１】
【００３８】
図１は、実施の形態１にかかるワイドギャップ半導体装置を模式的に示すセル断面図である。各領域の幅や厚さは必ずしも実際の寸法に比例して示されてはいない。本半導体装置は４Ｈ−ＳｉＣ基板を用いて作製された例えば縦型ＳｉＣ−ＭＯＳＦＥＴ部と縦型ＳｉＣ−ＢＪＴ部および横型ＳｉＣ−ＩＧＢＴ部から構成される設計耐圧２ｋＶ級のワイドギャップ半導体装置１００である。図１には、半導体装置１００の活性領域中の一つのセル部のみを示す。ワイドギャップ半導体装置１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり複数のセルを内蔵している。また、耐圧構造部とは、半導体装置の表面の電界強度を緩和し、所望の耐圧を実現する構造部である。
【００３９】
ワイドギャップ半導体装置１００のチップサイズは６．３ｍｍｘ６．３ｍｍであり、活性領域は５．６ｍｍｘ５．６ｍｍであり、活性領域を囲んでいる耐圧構造部の幅は０．３５ｍｍである。活性領域中の半導体装置セルはストライブ状である。セルの幅は、最小のパターン幅を１．０ミクロンメートル（以下μｍ）とするデザインルールを用いて１４μｍにしてもよい。
【００４０】
まず、図１を用いてワイドギャップ半導体装置１００の構成を説明する。
ワイドギャップ半導体装置１００のコレクタ電極１０１に接してｎ＋基板１０２が設けられている。ｎ＋基板１０２のおもて面には、ｎ−ドリフト層（第１半導体層）１０３が形成されている。ｎ−ドリフト層１０３の不純物濃度と厚さは、例えば、６×１０１５ｃｍ−３および１６μｍであってもよい。また、少数キャリアの寿命を長くするために炭素原子を７ｘ１０１８原子／ｃｍ３注入したドリフト層であってもよい。
【００４１】
ｎ−ドリフト層１０３の表面には、ｐボディ領域（第１半導体領域）１０４ａと１０４ｂが選択的に設けられている。これらのｐボディ領域の不純物濃度および厚さは、例えば、それぞれ１×１０１８ｃｍ−３および０．３μｍであってもよい。ｐボディ領域１０４ａと１０４ｂは、例えばアルミニュームのイオン注入によって形成された層である。ｐボディ領域１０４ａおよび１０４ｂとｎ＋基板１０２間のｎ−ドリフト層１０３の厚さは約１５．７μｍである。
【００４２】
ｐボディ領域１０４ａおよび１０４ｂの表面層には、ｎ＋ソース領域（第２半導体領域）１０５ａおよび１０５ｂとｐ−チャネル領域１０６ａおよび１０６ｂやｐ＋コンタク領域１０７が選択的に設けられている。ｎ＋ソース領域１０５ａの一方の端部はｐ−チャネル領域１０６ａに接しており、他方の端部はｐ＋コンタク領域１０７に接している。
【００４３】
ｐ−チャネル領域１０６ａおよび１０６ｂの不純物濃度と厚さはそれぞれ５×１０１５ｃｍ−３および０．３μｍであってもよい。またチャネルの幅は１．０μｍであってもよい。
ｎ＋ソース領域１０５ａ及び１０５ｂの不純物濃度および厚さは、例えば、それぞれ１×１０１９ｃｍ−３および０．３μｍであってもよい。ｐ＋コンタク領域１０７の不純物濃度および厚さは、例えば１×１０１９ｃｍ−３および０．４μｍであってもよい。ｎ＋ソース領域１０５ａの幅は例えば２．５μｍであってもよい。
【００４４】
ｐ−チャネル領域１０６ａと１０６ｂの間およびｐボディ領域１０４ａと１０４ｂの間にはｎ−領域１０８が設けられている。ｎ−領域１０８は２重の窒素イオン注入層で形成されており、表面から０．２μｍの厚さまでは不純物濃度は例えば１×１０１７ｃｍ−３、また０．２μｍからドリフト層１０３までは２×１０１６ｃｍ−３であってもよい。また、少数キャリアの寿命を長くするために、炭素原子を８ｘ１０１８原子／ｃｍ３注入したｎ−領域であってもよい。
【００４５】
ｐ−チャネル領域１０６ａと１０６ｂの表面およびｎ−領域１０８の表面には、ゲート絶縁膜１１０を介してゲート電極（制御電極）１１１が設けられ、その両端は各々ｎ＋ソース領域１０５ａおよび１０５ｂ上に延在している。ゲート絶縁膜１１０の厚さは約６５０オングストロームであってもよい。ソース電極（入力電極）１１３は、ｎ＋ソース領域１０５ａと１０５ｂに接するとともにｐ＋コンタクト領域１０７にも接している。ソース電極１１３はゲート電極１１１から層間絶縁膜１１２により絶縁されている。
【００４６】
ｎ＋ソース領域１０５ａおよび１０５ｂとｐ−チャネル領域１０６ａおよび１０６ｂ、更にｎ−領域１０８、ｎ−ドリフト層１０３、ｎ＋基板１０２でもって縦型ＳｉＣ−ＭＯＳＦＥＴ部を構成している。
【００４７】
また、ｎ＋ソース領域兼エミッタ領域１０５ｂとｐボディ領域兼ベース領域１０４ｂとｎ−ドリフト層１０３でもって縦型ＳｉＣ−ＢＪＴ部を構成しており、各々がｎ＋エミッタ、ｐベース、ｎ−コレクタとしても機能する。ベース電極１１４はｐ＋ベースコンタクト領域１０９に接するとともにこれを介してｐベース１０４ｂに接続している。
ｎ＋ソース領域兼エミッタ領域１０５ｂは、セルの幅をデザインルール逸脱しない範囲で最少幅に抑えるとともに電流増幅率を高くするためにｎ＋ソース領域１０５ａの幅よりも広くし３．５μｍにしてもよい。
【００４８】
また、エミッタ領域の側面では界面順位密度は高く且つ４Ｈ−ＳｉＣの結晶方位で異なる。４Ｈ−ＳＩＣの場合は結晶方位が｛１−１００｝の場合、他の結晶方位に比べて界面順位密度の総合計が少ないので電流増幅率を大きくできる、その結果ワイドギャップ半導体装置のオン抵抗をより低くできる。このため本実施の形態では、エミッタ領域の側面の結晶方位を｛１−１００｝としている。
【００４９】
ｐ＋ベースコンタクト領域１０９の不純物濃度および厚さは、例えば１×１０１９ｃｍ−３および０．１μｍであってもよい。
また、エミッタ電極としても機能するソース電極１１３とベース電極１１４とは絶縁領域１１５により絶縁されている。
なお、ｐボディ領域兼ベース領域１０４ｂ、ｎ−領域１０８（およびｎ−ドリフト層１０３）、ｐ−チャネル領域１０６ａ（およびｐボディ領域１０４ａ）、ｎ＋ソース領域１０５ａでもって横型ＳｉＣ-ＩＧＢＴを構成しており、各々がｐコレクタ、ｎベース、ｐベース、ｎエミッタとして機能する。
【００５０】
つぎに、ワイドギャップ半導体装置１００の製作方法を、図１に示すセル部に注目して主な製作フローを中心に説明する。ホトエッチング工程やアニーリング行程等は大部分を割愛する。また図示していない耐圧構造部や半導体装置の保護膜の製作フローも説明を割愛する。
【００５１】
まず、３０μｍ厚のオフアングル４Ｈ−ＳｉＣｎ＋基板に厚さ１６μｍのｎドリフト層１０３をエピタキシャル成長で形成する。ついで少なくとも活性領域のｎドリフト層１０３全面に、少数キャリアの寿命を長くするための炭素のイオン注入と活性化アニールをおこなってもよい。更に、０．３μｍ厚のｐボディ領域１０４ａおよび１０４ｂを選択的にアルミニュームのイオン注入により形成し、更に最終的にｐ−チャネル領域となる厚さ０．３μｍのｐ−層をエピタキシャル成長で形成する。
【００５２】
ついで選択的に窒素のイオン注入により厚さ０．３μｍのｎ＋ソース領域１０５ａおよび１０５ｂを形成し、更にアルミニュームのイオン注入により厚さ０．４μｍのｐ＋コンタクト領域１０７と１０９を形成する。つぎに、窒素の２重のイオン注入によりｎ−領域１０８を形成する。
【００５３】
つぎに、ゲート酸化膜１１０を形成し、更に多結晶Ｓｉのゲート電極１１１を形成し、所定の幅になるようにホトエッチング加工する。ついで、ｎ＋エミッタ１０５ｂのｐ−チャネル領域１０６ｂとは反対側の前記ｐ−層エピタキシャル成長層上のゲート酸化膜をエッチングで除去し、ついで０．３μｍの深さまでＳｉＣのリセスエッチングを行う。この結果、厚さ０．１μｍのｐ＋ベースコンタクト領域１０９が形成される。リセスエッチングはｎ＋エミッタ１０５ｂの露出面の結晶方位が｛１−１００｝になるように実施しても良い。
つぎにリセスエッチング部に露出した表面におけるキャリア表面再結合を抑制するために表面処理を行い、セル全面に層間絶縁膜１１２を形成する。
なお、ゲート酸化膜１１０および多結晶Ｓｉのゲート電極１１１の形成とそのホトエッチング加工は、ＳｉＣのリセスエッチングおよびキャリア表面再結合抑制用表面処理後に行い、その後に層間絶縁膜１１２の形成を行ってもよい。
【００５４】
つぎに、ｎ＋ソース領域１０５ａと１０５ｂ、ｐ＋コンタクト領域１０７と電極１１３が接触する部分およびｐ＋ベースコンタクト領域１０９とベース電極１１４が接触する部分の層間絶縁膜１１２やゲート酸化膜１１０を除去し、電極膜を形成する。この際、各接触する部分では良好なオーミックコンタクトを実現できるように周知の電極形成方法を適用している。ついで、電極膜をホトエッチング加工してソース電極１１３とベース電極１１４を形成し、更に公知の手法でコレクタ電極１０１を形成し、図１のセル部を作製する。
【００５５】
つぎに、本実施の形態になるワイドギャップ半導体装置１００の特性について説明する。
前記のワイドギャップ半導体装置１００は、公知の技術によりＴＯ型の高耐圧パッケージを用いてダイボンデングとワイヤボンデングを施し、更に保護用の高耐熱レジン（ナノテクレジン）でチップとワイヤを完全に被覆して半導体装置に仕上げたのち動作試験に供する。
【００５６】
ソース兼エミッタ電極１１３とベース電極１１４を同電位にし且つＭＯＳゲート電極１１１に電圧を印加しない状態で、ソース兼エミッタ電極１１３とドレイン兼コレクタ電極１０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約２．３ｋＶである。また、なだれ降伏前のリーク電流は室温で３×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも５×１０−２Ａ／ｃｍ２以下と良好である。
【００５７】
ソース兼エミッタ電極１１３とベース電極１１４を電気的に接続して同電位にした状態で、ドレイン兼コレクタ電極１０１とソース兼エミッタ電極１１３間に順方向電圧Ｖｓｄを印加し、ＭＯＳゲート電極１１１に閾値電圧以上のＭＯＳゲート電圧を印加するとオン電流が流れる。順方向電圧Ｖｓｄを５Ｖ、ＭＯＳゲート電圧を１８Ｖ印加した場合のオン電流密度Ｊｓｄは２２１Ａ／ｃｍ２と良好である。この状態では、セル内の二つの縦型ＭＯＳＦＥＴ部のみが動作している。
【００５８】
つぎに、ベース電極１１４とソース兼エミッタ電極１１３間に、ベース電極１１４の電位が高くなるようにベース電圧Ｖｂｅを印加する。この場合は、Ｖｂｅの増加に伴いＪｓｄが更に増加してゆく。例えば、Ｖｓｄが５Ｖの時、Ｖｂｅが１．０ＶではＪｓｄは２４０Ａ／ｃｍ２、Ｖｂｅが２．０ＶではＪｓｄは２６４Ａ／ｃｍ２、Ｖｂｅが２．５ＶではＪｓｄは２８２Ａ／ｃｍ２である。Ｖｂｅの増加にともないＪｓｄは増加してゆく。これは前記のように、ＭＯＳ反転チャネルおよび寄生ＪＦＥＴのチャネルとｐ−チャネル領域１０６ａおよび１０６ｂとの間、更に寄生ＪＦＥＴのチャネルとベース領域兼ボディ領域１０４ａおよび１０４ｂとの間の接合の空乏層の幅を、Ｖｂｅの増加に応じて狭めることによりチャネルの幅を拡げてゆくためオン抵抗が低減することによると考察される。
【００５９】
更に、Ｖｂｅが３．０ＶになるとＪｓｄは３２９Ａ／ｃｍ２であり急増し、Ｖｂｅが４．０ＶではＪｓｄは４０６Ａ／ｃｍ２、Ｖｂｅが５ＶではＪｓｄは、４７５Ａ／ｃｍ２に更に増加する。これは前記のように、Ｖｂｅが約２．７Ｖ以上ではエミッタ１０５ｂからベースにキャリアの注入が起こりベース電流が流れて縦型ＳｉＣ-ＢＪＴ部がオンする結果、ベース領域兼ボディ領域１０４ｂ下のドリフト領域１０３に縦型ＳｉＣ-ＢＪＴ部の電流増幅率分だけベース電流を増幅した大きなコレクタ電流が流れたことによると考察される。エミッタ領域の幅をソース領域の幅よりも大きくし且つエミッタ領域の側面の結晶方位を｛１−１００｝にしたことも電流増幅率を高くするのに寄与している。
また、Ｖｂｅが４．０Ｖ以上ではやはり前記のように、横型ＩＧＢＴ部がオンしてコレクタとして機能する前記ベース領域兼ボディ領域１０４ｂから、寄生接合ＦＥＴのチャネル領域やドリフト領域１０３に少数キャリアである正孔が注入され、これらのチャネル領域やドリフト領域に伝導度変調を生じさせたためにこれらの領域の抵抗が低減しＪｓｄを更に増加させているものと考察される。炭素注入により少数キャリアの寿命を長くしたことも伝導度変調を更に促進させＪｓｄを更に増加させることに寄与している。
【００６０】
上記の考察は、本実施形態の構造の２次元シミュレーションにより、各Ｖｂｅでのキャリア分布を解析することによっても裏付けることができる。
【００６１】
本実施の形態になるワイドギャップ半導体装置では、Ｊｓｄ１５０Ａ／ｃｍ２をパルス幅５００μｓで繰り返し印加するオン・オフパルス試験を１０時間実施した後にワイドギャップ半導体装置が４０℃以下冷えた後に、再度オン・オフ試験を１０時間実施する試験を２５回繰り返すと、オン電圧劣化が観察され、Ｊｓｄ１５０Ａ／ｃｍ２においてオン電圧が５Ｖ程度であったのが１２Ｖ以上に増大するワイドギャップ半導体装置も発生する。この場合は７Ｖものオン電圧劣化が発生している。５０回のオン・オフパルス試験を実施すると、オン・オフパルス試験開始時に破損する半導体装置が少なからずの頻度で発生する。また、本実施の形態のワイドギャップ半導体装置を用いてインバータを構成し、且つ縦型ＭＯＦＥＴ部に内蔵されているｐｎ接合ダイオードをフライホイーリングダイオードとして使用すると、上記のようなＪｓｄ１５０Ａ／ｃｍ２で１０時間５０回合計５０回の稼働試験をおこなうと、稼働試験開始時に破損する半導体装置が少なからずの頻度で発生する。
【００６２】
これらのワイドギャップ半導体装置は前記の本発明になる動作方法を適用すると、２５回実施後のＪｓｄ１５０Ａ／ｃｍ２でのオン電圧の劣化は３Ｖ以下に抑制できる。また、５０回のオン・オフパルス試験でもオン・オフパルス試験開始時に破損する半導体装置は発生しない。
すなわち、本実施の形態のワイドギャップ半導体装置を本実施の形態の動作方法で稼動する時には、まずベース電極１１４を主電極１１３と同電位にし且つＭＯＳゲート電圧を１２Ｖにしてワイドギャップ半導体装置に内蔵する縦型ＭＯＳＦＥＴ部を動作させて多数キャリアによる順方向電流を流す。この電流によりワイドギャップ半導体装置を約８０℃に昇温させた後に、ベース電極１１４に電圧印加してＶｂｅを約５Ｖにして内蔵する縦型ＳｉＣ-ＢＪＴ部等を動作させる。これにより、稼働前にすでに積層欠陥が存在し且つ増大し続けてきたとしても、上記の昇温により積層欠陥の少数キャリア消滅現象を抑制できるので、稼働時にワイドギャップ半導体装置のオン電圧劣化に起因して過度の急激な発熱が生じることによる半導体装置の損傷を抑制できる。
【００６３】
また、前記の本発明になる動作方法を適用すると、本実施の形態のワイドギャップ半導体装置を用いてインバータを構成し、１０時間５０回合計５００時間の稼働試験をおこなっても途中の稼働試験開始時に破損する半導体装置は発生しなかった。
なお、再稼働時の昇温温度は５０℃〜２５０℃の範囲では高いほどオン電圧劣化の加速や損傷の抑制効果は大きい。
【００６４】
以上に説明したように、実施の形態１にかかる半導体装置によればベース電圧を独立に増大できることにより縦型ＢＪＴ部や横型ＩＧＢTも駆動でき、縦型ＭＯＳＦＥＴ部のみがオンしている場合には活用されていないベース領域兼ボディ領域下のドリフト領域にも電流を流すことができたり伝導度変調を起すことができるようになり、同一耐圧で比較すると、同一順方向電圧Ｖｓｄにおけるオン電流密度を大幅に増大でき、オン抵抗のより低い低消費電力の半導体装置を実現できる。
また、実施の形態１にかかる半導体装置とその動作方法によれば、稼働前に比較的低電流でＭＯＳＦＥＴ部を動作させ多数キャリア電流で昇温してから縦型ＳｉＣ−ＢＪＴ部や横型ＳｉＣ-ＩＧＢＴ部、またフライホイーリングダイオード用内蔵ｐｎ接合ダイオード部等を駆動させることができるので、ワイドギャップで構成したバイポーラ半導体素子部に特有のオン電圧の劣化の悪影響を抑制でき、高い信頼性のワイドギャップ半導体装置とその動作方法を実現できる。
【実施の形態２】
【００６５】
図２は、実施の形態２にかかるワイドギャップ半導体装置を模式的に示すセル断面図である。上記の実施の形態１の半導体装置に比べて、第１の縦型ＳｉＣ−ＭＯＳＦＥＴ部も縦型ＳｉＣ−ＢＪＴ部として兼用している点、また、実施の形態１における第１の縦型ＳｉＣ−ＭＯＳＦＥＴ部のベース領域兼ボディ領域２０４ａをコレクタとし、縦型ＳｉＣ−ＢＪＴ部のｎ＋エミッタ２０５ｂをエミッタとする横型ＩＧＢＴ部が更に新たに設けられている点、ベースコンタクト２０７ａおよび２０７ｂとエミッタ２０５ａおよび２０５ｂの間の隔離領域２１６ａおよび２１６ｂをトレンチ溝状にしている点を除けば、その他はほぼ同じ構造である。
また、製作プロセスも隔離領域２１６ａと２１６ｂを形成するために公知のドライエッチングでトレンチ溝を形成した後にＳｉＯ２等の絶縁物で埋めるプロセスが施されている点、実施の形態１における第１の縦型ＳｉＣ−ＭＯＳＦＥＴ部のソース電極の一部を公知のホトエッチング技術を用いて分離して新たなベース電極２１４ａを形成するプロセスが施されている点を除けばほぼ同じである。
【００６６】
次に、本実施の形態２にかかるワイドギャップ半導体装置の特性を説明する。
ソース兼エミッタ電極２１３とベース電極２１４ａおよび２１４ｂを同電位にし且つＭＯＳゲート電圧を印加しない状態でソース兼エミッタ電極２１３とドレイン兼コレクタ電極２０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約２．２ｋＶである。また、なだれ降伏前のリーク電流は室温で３．２×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも５．４×１０−２Ａ／ｃｍ２以下と良好である。
【００６７】
ソース兼エミッタ電極２１３とベース電極２１４を電気的に接続して同電位にし、ドレイン兼コレクタ電極２０１とソース兼エミッタ電極２１３間に順方向電圧Ｖｓｄを印加し、ゲート電極２１１に閾値電圧以上のＭＯＳゲート電圧を印加するとオン電流が流れる。順方向電圧Ｖｓｄを５Ｖ、ＭＯＳゲート電圧を１８Ｖ印加した場合のオン電流密度Ｊｓｄは２０４Ａ／ｃｍ２と良好である。この状態では、セル内の二つの縦型ＭＯＳＦＥＴ部のみが動作している。
【００６８】
つぎに、ベース電極２１４ａおよび２１４ｂとソース兼エミッタ電極２１３間に、ベース電極の電位が高くなるようにベース電圧Ｖｂｅを印加する。Ｖｓｄが５Ｖ、ＭＯＳゲート電圧が１８Ｖの時、Ｖｂｅが１．０ＶではＪｓｄは２２４Ａ／ｃｍ２、Ｖｂｅが２．０ＶではＪｓｄは２４４Ａ／ｃｍ２、Ｖｂｅが２．５ＶではＪｓｄは２６０Ａ／ｃｍ２である。Ｖｂｅの増加にともないＪｓｄは増加してゆく。これは前記のように、ＭＯＳ反転チャネルおよび寄生ＪＦＥＴのチャネルとｐ−チャネル領域２０６ａおよび２０６ｂとの間、更に寄生ＪＦＥＴのチャネルとベース領域兼ボディ領域２０４ａおよび２０４ｂとの間の接合の空乏層の幅を、Ｖｂｅの増加に応じて狭めることによりチャネルの幅を拡げてゆくためオン抵抗が低減することによると考察される。
【００６９】
更に、Ｖｂｅが３ＶになるとＪｓｄは４６１Ａ／ｃｍ２であり急増し、Ｖｂｅが４ＶではＪｓｄは５４８Ａ／ｃｍ２、Ｖｂｅが５ＶではＪｓｄは、６１８Ａ／ｃｍ２に更に増加する。これは前記のように、Ｖｂｅが約２．７Ｖ以上ではエミッタ領域２０５ａおよび２０５ｂからベース領域兼ボディ領域２０４ａおよび２０４ｂにキャリアの注入が起こりベース電流が流れて縦型ＳｉＣ−ＢＪＴ部がオンする結果、ベース領域兼ボディ領域２０４ａおよび２０４ｂ下のドリフト領域２０３に縦型ＳｉＣ−ＢＪＴ部の電流増幅率分だけベース電流を増幅した大きなコレクタ電流が流れたことによると考察される。エミッタ領域の幅をソース領域の幅よりも大きくし且つエミッタ領域の側面の結晶方位を｛１−１００｝にし電流増幅率を高くしたこともＪｓｄを大幅に増加するのに寄与している。
また、Ｖｂｅが４Ｖ以上ではやはり前記のように横型ＩＧＢＴ部がオンして、コレクタとして機能する前記ベース領域兼ボディ領域２０４ａおよび２０４ｂから寄生接合ＦＥＴのチャネル領域やドリフト領域２０３に少数キャリアである正孔が注入され、これらのチャネル領域やドリフト領域に伝導度変調を生じさせたためにこれらの領域の抵抗を低減しＪｓｄを更に増加させているものと考察される。炭素注入により少数キャリアの寿命を長くしたことも伝導度変調を更に促進させＪｓｄを更に増加させることに寄与している。
【００７０】
このように、本実施の形態２の場合は、実施の形態１に比べてセル内の縦型ＳｉＣ−ＢＪＴ部と横型ＩＧＢＴ部を２倍にし、実施例１では順バイアス時にあまり活用されていなかった第１の縦型ＳｉＣ−ＭＯＳＦＥＴ部の下のドリフト層も含めてドリフト層のほぼ全面を電流が流れるように有効活用したことにより、Ｊｓｄを更に大幅に増大でき、更に大幅に低オン抵抗で低消費電力のワイドギャップ半導体装置を実現できる。
【００７１】
本実施の形態になるワイドギャップ半導体装置では、前述のＪｓｄ１５０Ａ／ｃｍ２、パルス幅５００μｓのパルス電流で１０時間５０回合計５００時間の稼働試験をおこなうと、途中の稼働試験開始時に破損する半導体装置が少なからずの頻度で発生する。
また、１０時間２５回合計２５０時間の稼働試験でも、１回目の試験開始前にＪｓｄ１５０Ａ／ｃｍ２におけるオン電圧が約５Ｖ程度であったものが１２Ｖ以上となり、オン電圧劣化が７Ｖにおよぶワイドギャップ半導体装置も発生した。
【００７２】
しかし、これらのワイドギャップ半導体装置に前記の本発明になる動作方法を適用すると、１０時間２５回合計２５０時間の稼働試験後では上記のＪｓｄ１５０Ａ／ｃｍ２におけるオン電圧は６Ｖ以下であり、オン電圧劣化は１Ｖ以下に抑制できた。また、１０時間５０回合計５００時間の稼働試験をおこなっても、途中の稼働試験開始時に破損する半導体装置は発生しなかった。
【００７３】
以上に説明したように、実施の形態２にかかる半導体装置によれば高い信頼性のワイドギャップ半導体装置とその動作方法を実現できるとともに、実施の形態１にかかる半導体装置に比べて縦型ＢＪＴ部や横型ＩＧＢＴ部を２倍にできるので、同一順方向電圧Ｖｓｄにおけるオン電流密度を更に大幅に増大でき、オン抵抗の更に低い低消費電力のワイドギャップ半導体装置を実現できる。  
【実施の形態３】
【００７４】
図３は、実施の形態３に係る設計耐圧４．５ｋＶのワイドギャップ半導体装置を模式的に示すセル断面図である。
ワイドギャップ半導体装置３００ではコレクタ電極３０１に接してｎ＋４Ｈ−ＳｉＣ基板３０２が設けられている。ｎ＋４Ｈ−ＳｉＣ基板３０２のおもて面には、４Ｈ−ＳｉＣからなるｎ−ドリフト層３０３が形成されている。ｎ−ドリフト層３０３の不純物濃度と厚さは、例えば、１×１０１５ｃｍ−３でおよび４６μｍであってもよい。また、少数キャリアの寿命を長くするために炭素原子を３ｘ１０１９原子／ｃｍ３注入したドリフト層であってもよい。
【００７５】
ｎ−ドリフト層３０３のおもて面には、４Ｈ−ＳｉＣからなるｐボディ領域３０４ａと３０４ｂが選択的に設けられている。ｐボディ領域３０４ａおよび３０４ｂの厚さは０．３μｍであってもよく、この場合はｐボディ領域３０４ａおよび３０４ｂとｎ＋基板３０２間のｎ−ドリフト層３０３の厚さは約４５．７μｍとなる。ｐボディ領域３０４ｂにはｐ＋コンタク領域３０９が選択的に設けられている。
【００７６】
ｐボディ領域のおもて面には、ｎ＋ソース領域３０５ａとｎ＋ソース領域兼エミッタ領域３０５ｂとｐ−チャネル領域３０６ａおよび３０６ｂやｐ＋コンタク領域３０７が、またｎ−ドリフト層３０３のおもて面にはｎ−領域３０８が選択的に設けられており、これらは全てＡｌＧａＮで構成されている。ｎ＋ソース領域３０５ａおよび３０５ｂの一方の端部は各々ｐ−チャネル領域３０６ａおよび３０６ｂに接しており、ｎ＋ソース領域３０５ａの他方の端部はｐ＋コンタク領域３０７に接している。各ｐ−チャネル領域３０６ａおよび３０６ｂはｎ−領域３０８に接している。
【００７７】
ｐ−チャネル領域３０６ａおよび３０６ｂの不純物濃度と厚さはそれぞれ５×１０１５ｃｍ−３および０．３μｍであってもよい。またチャネルの幅は１．０μｍであってもよい。
ｎ＋ソース領域３０５ａ及び３０５ｂの不純物濃度および厚さは、例えば、それぞれ１×１０１９ｃｍ−３および０．３μｍであってもよい。ｐ＋コンタク領域３０７の不純物濃度および厚さは、例えば１×１０１９ｃｍ−３および０．３μｍであってもよい。ｎ−領域３０８の不純物濃度および厚さは８×１０１６ｃｍ−３および０．３μｍであってもよく、その幅は４μｍであってもよい。その他の各領域（ｎ＋ソース領域、ｐ−チャネル領域、ｐ＋コンタクト領域）の水平方向の幅は実施の形態１と同じである。
【００７８】
ｐ−チャネル領域３０６ａと３０６ｂのおもて面およびｎ−領域３０８のおもて面には、ゲート絶縁膜３１０を介してゲート電極（制御電極）３１１が設けられ、その両端は各々ｎ＋ソース領域３０５ａおよび３０５ｂ上に延在している。ゲート絶縁膜３１０の厚さは約６５０オングストロームであってもよい。ソース電極（入力電極）３１３は、ｎ＋ソース領域３０５ａと３０５ｂに接するとともにｐ＋コンタクト領域３０７にも接している。ソース電極３１３はゲート電極３１１から層間絶縁膜３１２により絶縁されている。
【００７９】
ｎ＋ソース領域３０５ａおよび３０５ｂとｐ−チャネル領域３０６ａおよび３０６ｂ、更にｎ−領域３０８、ｎ−ドリフト層３０３、ｎ＋基板３０２でもって縦型ＭＯＳＦＥＴ部を構成している。
また、ｎ＋ソース領域３０５ｂとｐボディ領域３０４ｂとｎ−ドリフト層３０３でもって縦型ＢＪＴ部を構成しており、各々がｎ＋エミッタ、ｐベース、ｎ−コレクタとしても機能する。ベース電極３１４はｐ＋ベースコンタクト領域３０９に接するとともにこれを介してｐベース領域３０４ｂに接続している。ｐ＋ベースコンタクト領域３０９の不純物濃度および厚さは、例えば１×１０１９ｃｍ−３および０．１μｍであってもよい。
また、ソース電極兼エミッタ電極３１３とベース電極３１４とは絶縁領域３１５により絶縁されている。また、ｐボディ領域３０４ｂ、ｎ−領域３０８およびｎ−ドリフト層３０３、ｐ−チャネル領域３０６ａおよびｐボディ領域３０４ａ、ｎ＋ソース領域３０５ａでもって横型ＩＧＢＴ部を構成しており、各々がｐコレクタ、ｎベース、ｐベース、ｎエミッタとして機能する。
【００８０】
ＡｌＧａＮ層は縦型ＢＪＴ部のエミッタ注入効率を高くし電流増幅率を高くするために用いたものである。すなわち、ＡｌＧａＮのエミッタ領域とＳｉＣのベース領域との間の接合をヘテロ接合にし、エネルギーギャップの小さいＳｉＣベース領域からエネルギーギャップの大きいＡｌＧａＮエミッタ領域への正孔の注入を抑えて、ベース電流に占める電子電流の比率を高くして注入効率を高くしたものである。
ベース領域からエミッタ領域への正孔の注入を抑え注入効率を高くするには、ＡｌＧａＮのエネルギーギャップは大きいほどよい。ＡｌＧａＮのエネルギーギャップはＧａとＡｌの組成比で変えることができ、Ａｉの比率を高くするほど大きくできる。しかし、過度にＡｉの比率を高くすると、ＳｉＣの結晶との格子間格差が大きくなり、接合部の結晶品質が悪くなり接合でのキャリアの再結合などが大きくなるので注入効率が小さくなってしまう。Ｇａ対Ａｌの比率は９５％対５％から６５％対３５％の間にするのが好ましく、本実施の形態では８０％対２０％にしている。なお、ＡｌＧａＮ領域とＳｉＣ領域の結晶の格子間格差に起因する悪影響を抑制するために、両領域の間に薄いＧａＮ層などのＳｉＣとの結晶の格子間格差が小さい層をバッファー層（図示せず）として介在させる等の公知の手法を用いている。
【００８１】
また、ヘテロ接合にすることにより上記のようにエミッタ注入効率を高くできるので、ベース領域の不純物濃度をある程度増大しても通常の接合の場合よりも高い注入効率にできる。この結果、ベース抵抗をある程度低減できるので最大動作周波数を高くできるとともに、ベース領域のパンチスルーも抑制できるので高耐圧にできる。従って本実施の形態では、ｐボディ領域３０４ａと３０４ｂの不純物濃度を３×１０１８ｃｍ−３と高くしてある。
【００８２】
本ワイドギャップ半導体装置３００の製造プロセスは、実施の形態１の製作プロセスにおいて、ｎドリフト層３０３をエピタキシャル成長しついでｐボディ領域３０４ａおよび３０４ｂを選択的にアルミニュームのイオン注入により形成した後、最終的にｐ−チャネル領域となる厚さ０．３μｍのｐ−ＡｌＧａＮの層をエピタキシャル成長（上記のバッファー層のエピタキシャル成長も含む）で形成する点、主電極３１３およびベース電極３１４の形成に当たって、電極３１３とｎ型ＡｌＧａＮ領域およびｐ型ＡｌＧａＮ領域との電気的接続を良好にするために各々の領域に公知のＡｌＧａＮ用オーミックコンタクト膜を介在させる点を除けばほぼ同じである。ｐ−ＡｌＧａＮの層には実施の形態１の製作プロセスと同様に選択的なイオン注入により、ｎ＋ソース３０５ａ、ｎ＋エミッタ兼ソース３０５ｂ、ｎ−領域３０８およびｐ＋コンタクト領域３０７が形成される。
【００８３】
次に、本実施の形態３にかかるワイドギャップ半導体装置３００の特性を説明する。
ＭＯＳゲート電圧を印加しない状態でソース電極兼エミッタ電極３１４とドレイン電極兼コレクタ電極３０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約５．１ｋＶであった。また、なだれ降伏前のリーク電流は室温で２×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも７×１０−２Ａ／ｃｍ２以下と良好であった。
【００８４】
ゲート電極３１１に閾値電圧以上のゲート電圧を印加し、ついでドレイン電極兼コレクタ電極３０１とソース電極兼エミッタ電極３１３間に順方向電圧Ｖｓｄを印加し、ゲート電極２１１に閾値電圧以上のゲート電圧２０Ｖを印加するとオン電流が流れる。順方向電圧Ｖｓｄが５Ｖでのオン電流密度Ｊｓｄは７４Ａ／ｃｍ２と４．５ｋＶ級素子としては良好である。この状態では、セル内の二つの縦型ＭＯＳＦＥＴ部のみが動作している。
【００８５】
つぎに、ベース電極３１４とソース兼エミッタ電極３１３間に、ベース電極３１４の電位が高くなるようにベース電圧Ｖｂｅを印加する。Ｖｓｄが５Ｖの時、Ｖｂｅが１．０ＶではＪｓｄは８１Ａ／ｃｍ２、Ｖｂｅが２．０ＶではＪｓｄは８８Ａ／ｃｍ２、Ｖｂｅが２．５ＶではＪｓｄは９４Ａ／ｃｍ２である。Ｖｂｅの増加にともないＪｓｄは増加してゆく。これは前記のように、ＭＯＳ反転チャネルおよび寄生ＪＦＥＴのチャネルとｐ−チャネル領域３０６ａおよび３０６ｂの間の接合の空乏層の幅、更に寄生ＪＦＥＴのチャネルとベース領域兼ボディ領域３０４ａと３０４ｂ間の接合の空乏層の幅を、Ｖｂｅの増加に応じて狭めることによりチャネルの幅を拡げてゆくためオン抵抗が低減することによると考察される。
【００８６】
更に、Ｖｂｅが３．０ＶになるとＪｓｄは２０８Ａ／ｃｍ２であり急増し、Ｖｂｅが４．０ＶではＪｓｄは２５７Ａ／ｃｍ２、Ｖｂｅが５．０ＶではＪｓｄは３０１Ａ／ｃｍ２に更に増加する。これは前記のように、Ｖｂｅが約２．７Ｖ以上ではエミッタ領域３０５ａおよび３０５ｂからベース領域兼ボディ領域３０４ａおよび３０４ｂにキャリアの注入が起こりベース電流が流れて縦型ＢＪＴ部がオンする結果、ベース領域兼ボディ領域３０４ａおよび３０４ｂ下のドリフト領域３０３に縦型ＢＪＴ部の電流増幅率分だけベース電流を増幅した大きなコレクタ電流が流れたことによると考察される。エミッタ領域の幅をソース領域の幅よりも大きくしたことも電流増幅率を高くするのに寄与している。
また、Ｖｂｅが４．０Ｖ以上ではやはり前記のように、横型ＩＧＢＴ部がオンしてコレクタとして機能するベース領域兼ボディ領域３０４ｂから、ドリフト領域３０３に少数キャリアである正孔が注入されて拡散し、ドリフト領域やｎ領域３０８に伝導度変調を生じさせたためにこれらの領域の抵抗が低減することによると考察される。炭素注入により少数キャリアの寿命を長くしたことも伝導度変調を更に促進させるのに寄与している。
【００８７】
このように、本実施の形態３の場合は、実施の形態１に比べてセル内の縦型ＢＪＴ部のエミッタ接合をヘテロ接合にしたことにより、Ｊｓｄを更に大幅に増大でき、更に大幅に低オン抵抗で低消費電力のワイドギャップ半導体装置を実現できた。
また、エミッタ接合をヘテロ接合にしたことにより上記のようにベース領域の不純物濃度を増加でき、４．５ｋＶ級の高耐圧を達成しやすくできるとともに、通常の接合でエミッタ接合を形成した場合に比べて３５０ｋＨｚ以上の高い最大動作周波数を達成できた。
【００８８】
本実施の形態になるワイドギャップ半導体装置では、前述のＪｓｄ１５０Ａ／ｃｍ２、パルス幅５００μｓのパルス電流で１０時間５０回合計５００時間の稼働試験をおこなうと、途中の稼働試験開始時に破損する半導体装置が少なからずの頻度で発生する。
また、１０時間２５回合計２５０時間の稼働試験でも、１回目の試験開始前にＪｓｄ１００Ａ／ｃｍ２におけるオン電圧が約５Ｖ程度であったものが１５Ｖ以上となり、オン電圧劣化が１０Ｖにおよぶワイドギャップ半導体装置も発生した。
【００８９】
しかし、これらのワイドギャップ半導体装置に前記の本発明になる動作方法を適用すると、１０時間２５回合計２５０時間の稼働試験後では上記のＪｓｄ１００Ａ／ｃｍ２におけるオン電圧は６．５Ｖ以下であり、オン電圧劣化は１．５Ｖ以下に抑制できた。また、１０時間５０回合計５００時間の稼働試験をおこなっても、途中の稼働試験開始時に破損する半導体装置は発生しなかった。
【００９０】
以上に説明したように、実施の形態３にかかる半導体装置によれば、高い信頼性のワイドギャップ半導体装置とその動作方法を実現できるとともに、実施の形態１にかかる半導体装置に比べてエミッタ接合をヘテロ接合にしたことにより縦型ＢＪＴ部の電流増幅率を増大でき、オン抵抗のより一段と低い低消費電力のワイドギャップ半導体装置を実現できる。
【実施の形態４】
【００９１】
図４は、実施の形態４に係る設計耐圧１０ｋＶのワイドギャップ半導体装置を模式的に示すセル断面図である。
ワイドギャップ半導体装置４００のコレクタ電極４０１に接してｎ＋４Ｈ−ＳｉＣ基板４０２が設けられている。ｎ＋４Ｈ−ＳｉＣ基板４０２のおもて面には、４Ｈ−ＳｉＣからなるｎ−ドリフト層４０３が形成されている。ｎ−ドリフト層４０３の不純物濃度と厚さは、例えば、６×１０１４ｃｍ−３および１２０μｍであってもよい。また、少数キャリアの寿命を長くするために炭素原子を２ｘ１０２０原子／ｃｍ３注入したドリフト層であってもよい。
【００９２】
ｎ−ドリフト層４０３の表面には、ｐボディ領域４０４ａと４０４ｂが選択的に設けられている。これらのｐボディ領域の不純物濃度および厚さは、例えば、それぞれ８×１０１７ｃｍ−３および０．６μｍであってもよい。ｐボディ領域４０４ａと４０４ｂは、例えばアルミニュームのイオン注入によって形成された層である。
【００９３】
ｐボディ領域４０４ａおよび４０４ｂのおもて面層には、ｎ＋ソース領域４０５ａおよび４０５ｂとｐ＋コンタク領域４０７が選択的に設けられている。
【００９４】
ｎ＋ソース領域４０５ａ及び４０５ｂの不純物濃度および厚さは、例えば、それぞれ１×１０１９ｃｍ−３および０．３μｍであってもよい。この場合は、ｎ＋ソース領域４０５ａ及び４０５ｂとｎ−ドリフト層４０３の間のｐボディ領域４０４ａと４０４ｂの厚さは０．３μｍとなる。
ｐ＋コンタク領域４０７の不純物濃度および厚さは、例えば１×１０１９ｃｍ−３および０．４μｍであってもよい。ｎ＋ソース領域４０５ａおよびｐ＋コンタクト領域４０７の水平方向の幅は例えば各々２．５μｍおよび１μｍであってもよい。ｎ＋ソース領域４０５ａ及び４０５ｂとｎ−ドリフト層４０３の間隔は1μｍであってもよい。また、ｐボディ領域４０４ａと４０４ｂの間隔は５μｍであってもよい。
【００９５】
ｎ＋ソース領域４０５ａと４０５ｂの間のｐボディ領域４０４ａおよび４０４ｂとｎ−ドリフト層４０３とのおもて面上にはｎ−チャネル領域４０６が設けられ、その両端は各々ｎ＋ソース領域４０５ａおよび４０５ｂ上に延在している。  ｎ−チャネル領域４０６の不純物濃度と厚さはそれぞれ２×１０１５ｃｍ−３および０．３μｍであってもよい。ｎ−チャネル領域４０６の上にはゲート絶縁膜４１０を介してゲート電極４１１が設けられている。
ゲート絶縁膜４１０の厚さは約６５０オングストロームであってもよい。ソース電極兼エミッタ電極４１３は、ｎ＋ソース領域４０５ａと４０５ｂに接するとともにｐ＋コンタクト領域４０７にも接している。ソース電極兼エミッタ電極４１３はゲート電極４１１と層間絶縁膜４１２により絶縁されている。
【００９６】
ｎ＋ソース領域４０５ａおよび４０５ｂとｎ−チャネル領域４０６、更にｎ−ドリフト層４０３、ｎ＋基板４０２でもって蓄積型縦型ＳｉＣ−ＭＯＳＦＥＴ部を構成している。従って、縦型ＳｉＣ−ＭＯＳＦＥＴ部がオフ状態では、ゲート電極４１１下の且つｐボディ領域４０４ａおよび４０４ｂ上のｎ−チャネル領域４０６は完全に空乏化しピンチオフしていることが肝要である。
【００９７】
また、ｎ＋ソース領域４０５ｂとｐボディ領域４０４ｂとｎ−ドリフト層４０３でもって縦型ＳｉＣ-ＢＪＴ部を構成しており、各々がｎ＋エミッタ、ｐベース、ｎ−コレクタとしても機能する。ベース電極４１４はｐ＋ベースコンタクト領域４０９に接するとともにこれを介してｐベース４０４ｂに接続している。ｐ＋ベースコンタクト領域４０９の不純物濃度および厚さは、例えば１×１０１９ｃｍ−３および０．１μｍであってもよい。
また、エミッタ電極としても機能するソース電極４１３とベース電極４１４とは絶縁領域４１５により絶縁されている。
なお、ｐボディ領域４０４ｂ、ｎ−ドリフト層４０３、ｐボディ領域４０４ａ、ｎ＋ソース領域４０５ａでもって横型ＳｉＣ-ＩＧＢＴを構成しており、各々がｐコレクタ、ｎベース、ｐベース、ｎエミッタとして機能する。
【００９８】
次に、本実施の形態４にかかる半導体装置の特性を説明する。
実施の形態１と同じ条件で順阻止特性を測定すると、室温での耐圧すなわちなだれ降伏を示す電圧は約１０．７ｋＶである。また、なだれ降伏前のリーク電流は室温で４．５×１０−３Ａ／ｃｍ２以下、２５０℃の高温でも７×１０−２Ａ／ｃｍ２以下と良好である。
【００９９】
ソース兼エミッタ電極４１３とベース電極４１４を電気的に接続して同電位にし
ドレイン兼コレクタ電極４１１とソース兼エミッタ電極４１３間に順方向電圧Ｖｓｄを印加し、ゲート電極４１１に閾値電圧以上のゲート電圧２０Ｖを印加するとオン電流が流れる。順方向電圧Ｖｓｄが５Ｖでのオン電流密度Ｊｓｄは３５Ａ／ｃｍ２であり１０ｋＶ級の高耐圧半導体装置としては良好である。この状態では、セル内の二つの縦型ＳｉＣ−ＭＯＳＦＥＴ部のみが動作している。
【０１００】
この状態で、ベース電極４１４とソース兼エミッタ電極４１３間に、ベース電極４１４の電位が高くなるようにベース電圧Ｖｂｅを印加する。Ｖｓｄが５Ｖの時、Ｖｂｅが１．０ＶではＪｓｄは３９Ａ／ｃｍ２、Ｖｂｅが２．０ＶではＪｓｄは４２Ａ／ｃｍ２、Ｖｂｅが２．５ＶではＪｓｄは４５Ａ／ｃｍ２である。Ｖｂｅの増加によりＪｓｄは、増加してゆく。これは前記のように、ＭＯＳ蓄積チャネルおよび寄生ＪＦＥＴのチャネルとベース領域兼ボディ領域４０４ａと４０４ｂ間の接合の空乏層の幅を、Ｖｂｅの増加に応じて狭めることによりチャネルの幅を拡げてゆくためオン抵抗が低減することによると考察される。
【０１０１】
更に、Ｖｂｅが３．０ＶになるとＪｓｄは５２Ａ／ｃｍ２に増加し、Ｖｂｅが４．０ＶではＪｓｄは６４Ａ／ｃｍ２、Ｖｂｅが５ＶではＪｓｄは、７４Ａ／ｃｍ２に更に増加する。これは前記のように、Ｖｂｅが約２．７Ｖ以上ではエミッタ領域４０５ａおよび４０５ｂからベース領域兼ボディ領域４０４ａおよび４０４ｂにキャリアの注入が起こりベース電流が流れて縦型ＳｉＣ-ＢＪＴ部がオンする結果、ベース領域兼ボディ領域４０４ａおよび４０４ｂ下のドリフト領域４０３に縦型ＢＪＴの電流増幅率分だけベース電流を増幅した大きなコレクタ電流が流れたことによると考察される。また、Ｖｂｅが４．０Ｖ以上ではやはり前記のように、横型ＳｉＣ−ＩＧＢＴ部がオンしてコレクタとして機能する前記ベース領域兼ボディ領域４０４ａおよび４０４ｂから、寄生接合ＦＥＴのチャネル領域やドリフト領域４０３に少数キャリアである正孔が注入され、これらのチャネル領域やドリフト領域に伝導度変調を生じさせたためにこれらの領域の抵抗が低減することによると考察される。
【０１０２】
また、本実施の形態４は、上記のようにオン抵抗を大幅に低減できるとともに、実施の形態１に比べてチャネル幅のバラツキを大幅に低減できる。これは本実施の形態の蓄積型ＭＯＳＦＥＴ構造が、前記ｐボディ領域４０４ａ（および４０４ｂ）に対するｎ＋ソース領域４０５ａ（および４０５ｂ）のホトエッチング行程の位置合わせを正確にできるためである。蓄積チャネル幅のバラツキを少なくできる結果、バラツキによりチャネルが短くなり、そのためリーク電流が増大したり耐圧が低下したりするのを防ぐことができる。
【０１０３】
本実施の形態になるワイドギャップ半導体装置では、前記と同様のＪｓｄ５０Ａ／ｃｍ２、パルス幅５００μｓのパルス電流で１０時間５０回合計５００時間の稼働試験をおこなうと、途中の稼働試験開始時に破損する半導体装置が少なからずの頻度で発生する。
また、１０時間２５回合計２５０時間の稼働試験でも、１回目の試験開始前にＪｓｄ５０Ａ／ｃｍ２におけるオン電圧が約５Ｖ程度であったものが１４Ｖ以上となり、オン電圧劣化が９Ｖにおよぶワイドギャップ半導体装置も発生した。
【０１０４】
しかし、これらのワイドギャップ半導体装置に前記の本発明になる動作方法を適用すると、１０時間２５回合計２５０時間の稼働試験後では上記のＪｓｄ５０Ａ／ｃｍ２におけるオン電圧は６Ｖ以下であり、オン電圧劣化は１Ｖ以下に抑制できた。また、１０時間５０回合計５００時間の稼働試験をおこなっても、途中の稼働試験開始時に破損する半導体装置は発生しなかった。
また、前記の本発明になる動作方法を適用すると、本実施の形態のワイドギャップ半導体装置を用いてインバータを構成し、１０時間５０回合計５００時間の稼働試験をおこなっても途中の稼働試験開始時に破損する半導体装置は発生しなかった。
【０１０５】
以上に説明したように、実施の形態４にかかる半導体装置によれば、実施の形態１にかかる半導体装置と同様にオン抵抗のより低い低消費電力で且つ高い信頼性のワイドギャップ半導体装置とその動作方法を実現できるとともに、実施の形態１にかかる半導体装置に比べてチャネル幅のバラツキを少なくでき、リーク電流の増大や耐圧の低下のより少ないワイドギャップ半導体装置を実現できる。
【０１０６】
以上、第１から第４の実施の形態に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、セル形状も言及したストライブ形状以外にメッシュ形状等の種々の形状が採用できることは当然である。また、ｎ型ワイドギャップ半導体装置に言及したが、極性の異なるｐ型ワイドギャップ半導体装置にも同様に展開できることは自明である。更に、縦型ＭＯＳＦＥＴ部を単純なＤＭＯＳＦＥＴ構造にしたり、トレンチゲート形ＭＯＳＦＥＴ構造にしたりする等の他のＭＯＳＦＥＴ構造に変形応用できることも当業者には自明である。また、ＳｉＣ半導体装置について言及したが、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用いたワイドギャップ半導体装置にも応用展開できるとともに、ＧａＮとＡｌＧａＮで構成するヘテロ接合型ＢＪＴ部等の他のヘテロ接合型ＢＪＴ部を用いたワイドギャップ半導体装置にも応用展開できるものである。
【産業上の利用可能性】
【０１０７】
本発明は民生用や産業用の各種の電圧クラスのインバータや電力変換装置に広く利用でき、低消費電力の大幅な低減や信頼性の向上ができる。特に低消費電力の大幅な低減は省エネルギー化に寄与するだけでなく、同一出力のインバータや電力変換装置の場合、必要とする半導体装置を冷却する装置を小型化でき、省資源化にも寄与できる。
特に、定常運転中の特殊事態に瞬時に大きな電力を出力して対応する必要があるような種々の用途において大きな利用インパクトを持つ。例えば、電気自動車や電車や電動船などのモバイル機器のインバータを本発明のワイドギャップ半導体装置で構成し、定常運転中はＭＯＳＦＥＴ部のみで稼働し低消費電力を享受する一方、衝突を回避したりするような特殊時にはベース電圧を高くしてバイポーラ素子部も駆動して短時間大出力を出して対応するような用途である。この場合に、大出力時のバイポーラ動作に伴うオフ時の残存キャリアに起因するスイッチング損失の増加や積層欠陥に起因する信頼性の低下を抑制できる。
【符号の説明】
【０１０８】
１０１，２０１，３０１、４０１            ：ドレイン電極兼
コレクタ電極
１０２，２０２，３０２、４０２            ：ｎ＋４Ｈ−ＳｉＣ基板
１０３，２０３，３０３、４０３            ：ｎ−ドリフト層
１０４ａ、２０４ａ、３０４ａ、４０４ａ    ：ｐボディ領域
１０４ｂ、２０４ｂ、３０４ｂ、４０４ｂ    ：ｐボディ領域兼
ベース領域
１０５ａ，２０５ａ，３０５ａ、４０５ａ    ：ｎ＋ソース領域
１０５ｂ，２０５ｂ，３０５ｂ、４０５ｂ    ：ｎ＋ソース領域兼
エミッタ領域
１０６ａ，２０６ａ，３０６ａ、４０６ａ    ：ｐ−チャネル領域
１０６ｂ，２０６ｂ，３０６ｂ、４０６ｂ    ：ｐ−チャネル領域
１０７，２０７ａ，２０７ｂ、３０７、４０７：ｐ＋コンタクト領域
１０８，２０８，３０８                    ：ｎ−領域        
１０９，３０９，４０９                    ：ベースコンタクト領域
１１０，２１０、３１０、４１０            ：ゲート絶縁膜
１１１、２１１，３１１、４１１            ：ゲート電極
１１２，２１２，３１２、４１２            ：層間絶縁膜
１１３，２１３，３１３、４１３            ：ソース電極兼
エミッタ電極
１１４，２１４ａ、２１４ｂ、３１４、４１４：ベース電極
１１５，２１５ａ，２１５ｂ，３１５、４１５：絶縁領域
２１６ａ、２１６ｂ                        ：絶縁分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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