(57)【要約】【課題】  経路間のタイミングを高精度に一致させることができる制御回路を得る。【解決手段】  入力端子と、前記入力端子から入力した信号に遅延を与える遅延素子と、前記遅延素子で遅延した信号が入力される被制御部と、所定の遅延量を設定する遅延設定部、前記入力端子から入力した信号に前記遅延設定部で設定した遅延量を与える遅延制御部、前記遅延制御部が出力した信号に応じた制御信号を生成し、この制御信号を前記被制御部に出力する制御回路部、前記被制御部が出力した信号と前記遅延設定部が設定した遅延量の情報と前記遅延制御部が出力した信号と前記制御回路部が生成した制御信号とが入力され、前記遅延設定部に遅延量の新たな設定値を出力する遅延検出部、を有する制御部と、前記被制御部が出力した信号を出力する出力端子と、を備えたことを特徴とする。【選択図】  図１
2014086885.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
前記入力端子から入力した信号に遅延を与える遅延素子と、
前記遅延素子で遅延した信号が入力される被制御部と、
所定の遅延量を設定する遅延設定部、
前記入力端子から入力した信号に前記遅延設定部で設定した遅延量を与える遅延制御部、
前記遅延制御部が出力した信号に応じた制御信号を生成し、この制御信号を前記被制御部に出力する制御回路部、
前記被制御部が出力した信号と前記遅延設定部が設定した遅延量の情報と前記遅延制御部が出力した信号と前記制御回路部が生成した制御信号とが入力され、前記遅延設定部に遅延量の新たな設定値を出力する遅延検出部、
を有する制御部と、
前記被制御部が出力した信号を出力する出力端子と、
を備えたことを特徴とする制御回路。
【請求項２】
前記遅延検出部は、前記遅延量の新たな設定値を、相互相関処理を用いて算出することを特徴とする請求項１に記載の制御回路。
【請求項３】
前記遅延検出部は、前記遅延量の新たな設定値を、差分絶対値和処理を用いて算出することを特徴とする請求項１に記載の制御回路。
【請求項４】
前記被制御部の出力に接続され、前記被制御部が出力した信号を増幅する電力増幅器を備えたことを特徴とする請求項１から請求項３のいずれかに記載の制御回路。
【請求項５】
前記被制御部が出力した信号のうち、前記電力増幅器で増幅する前の信号と前記電力増幅器で増幅した後の信号の、どちらか一方を選択して前記遅延検出部に入力するスイッチを備えたことを特徴とする請求項４に記載の制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、入力信号に応じて制御信号を生成し、生成された制御信号を用いて入力信号を制御する制御回路に関するものである。
【背景技術】
【０００２】
図５は非特許文献１に記載されている従来の制御回路の一例を示すブロック図である。従来の制御回路は、入力端子９００と、遅延素子９０１と、被制御部９０２と、電力増幅器９０３と、出力端子９０４と、包絡線検出器９０５と、Ａ／Ｄ変換器９０６と、制御部９０７と、Ｄ／Ａ変換器９０８および９０９と、から構成されている。
【０００３】
従来の構成の動作について次に説明する。なお、制御部９０７は電力増幅器９０３の非線形特性を補償する特性を保有している。
入力端子９００より入力された信号は遅延素子９０１を介して被制御部９０２に入力される。一方、入力端子９００より入力された信号は包絡線検出器９０５を介してＡ／Ｄ変換器９０６へ入力される。Ａ／Ｄ変換器９０６の出力信号は制御部９０７へ入力される。制御部９０７では入力信号に応じた制御信号をＤ／Ａ変換器９０８および９０９へ出力する。Ｄ／Ａ変換器９０８および９０９の出力信号は被制御部９０２の制御端子に入力され、入力信号を制御する。被制御部９０２の出力信号は電力増幅器９０３に入力され、電力増幅器９０３の出力信号は出力端子９０４へ出力される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Slim Boumaiza, 他, ”Adaptive Digital/RF Predistortion Using a Nonuniform LUT Indexing Function With Built-In Dependence on the Amplifier Nonlinearity,” IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES, VOL. 52, NO. 12, pp. 2670-2677, Dec. 2004.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このような入力信号に応じた制御信号を生成し、生成された制御信号を用いて入力信号を制御する回路では、被制御部の入力端子から入力される信号と制御端子から入力される信号のタイミングを一致させる必要がある。一般に、制御信号を生成する経路の遅延時間は入力信号が通過する経路の遅延時間より長いため、入力信号が通過する経路に遅延素子を用いる。しかし、遅延素子はアナログ素子で構成されるため、遅延時間を高精度に調整することが困難であり、経路間のタイミングを高精度に一致させることができない問題があった。
【０００６】
本発明は上記のような課題を解決するためになされたものであり、被制御部の出力信号の一部を制御部に帰還させ、制御部の入力信号と帰還信号を用いて最適な遅延時間を求め、制御部内において最適な遅延時間を設定することにより、経路間のタイミングを高精度に一致させることが可能となる制御回路を得ることを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る制御回路は、
入力端子と、
前記入力端子から入力した信号に遅延を与える遅延素子と、
前記遅延素子で遅延した信号が入力される被制御部と、
所定の遅延量を設定する遅延設定部、
前記入力端子から入力した信号に前記遅延設定部で設定した遅延量を与える遅延制御部、
前記遅延制御部が出力した信号に応じた制御信号を生成し、この制御信号を前記被制御部に出力する制御回路部、
前記被制御部が出力した信号と前記遅延設定部が設定した遅延量の情報と前記遅延制御部が出力した信号と前記制御回路部が生成した制御信号とが入力され、前記遅延設定部に遅延量の新たな設定値を出力する遅延検出部、
を有する制御部と、
前記被制御部が出力した信号を出力する出力端子と、
を備えたことを特徴とするものである。
【発明の効果】
【０００８】
この発明によれば、経路間のタイミングを高精度に一致させることができる制御回路を得られるという効果がある。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１による制御回路を示す構成図
【図２】この発明の実施の形態１による制御回路の制御部を示す構成図
【図３】この発明の実施の形態２による制御回路を示す構成図
【図４】この発明の実施の形態３による制御回路を示す構成図
【図５】従来の制御回路を示す構成図
【発明を実施するための形態】
【００１０】
実施の形態１．
図１は、この発明の実施の形態１に係わる制御回路を示す構成図である。図中、１００は入力端子、１０１は遅延素子、１０２は被制御部、１０３は出力端子、１０４は制御部である。
【００１１】
入力端子１００は遅延素子１０１の入力端子に接続されるとともに制御部１０４の第１の入力端子に接続され、遅延素子１０１の出力端子は被制御部１０２の入力端子に接続され、被制御部１０２の出力端子は出力端子１０３に接続されるとともに制御部１０４の第２の入力端子に接続され、制御部１０４の出力端子は被制御部１０２の制御端子に接続される。
【００１２】
図２は、制御部１０４の詳細を示す図であり、１０５は遅延制御部、１０６は遅延検出部、１０７は制御回路部、１０８は遅延設定部である。
【００１３】
制御部１０４の第１の入力端子は遅延制御部１０５の第１の入力端子に接続され、遅延制御部１０５の出力端子は遅延検出部１０６の第１の入力端子に接続されるとともに制御回路部１０７の入力端子に接続され、制御回路部１０７の出力端子は制御部１０４の出力端子に接続されるとともに遅延検出部１０６の第２の入力端子に接続され、制御部１０４の第２の入力端子は遅延検出部１０６の第３の入力端子に接続され、遅延検出部１０６の出力端子は遅延設定部１０８の入力端子に接続され、遅延設定部１０８の出力端子は遅延制御部１０５の第２の入力端子に接続されるとともに遅延検出部１０６の第４の入力端子に接続される。
【００１４】
次に動作について説明する。なお説明の簡単化のため、入力端子１００から入力される信号をＳ（ｔ）とし、制御部１０４の出力信号をＳcnt（ｔ）とし、被制御部１０２の出力信号をＳout（ｔ）と表す。
【００１５】
入力信号Ｓ（ｔ）は遅延素子１０１および制御部１０４に入力される。信号Ｓ（ｔ）は遅延素子１０１において遅延時間τだけ遅れるため、遅延素子１０１の出力信号はＳ（ｔ−τ）となり、被制御回路１０２の入力端子に入力される。一方、制御部１０４では制御部１０４の第１の入力端子に入力された信号Ｓ（ｔ）に応じて制御信号Ｓcnt（ｔ―Ｄ）を生成し、制御信号Ｓcnt（ｔ−Ｄ）を被制御部１０２の制御端子に出力する。ここで、Ｄは制御部１０４で発生する遅延時間である。
【００１６】
被制御部１０２では入力端子の信号Ｓ（ｔ−τ）と制御端子の信号Ｓcnt（ｔ−Ｄ）から出力信号Ｓout（ｔ）を生成する。ここで、Ｓout（ｔ）はＳ（ｔ−τ）とＳcnt（ｔ）の積とする。信号Ｓout（ｔ）は出力端子１０３へ出力されるとともに、制御部１０４の第２の入力端子に入力される。
【００１７】
次に制御部１０４の動作について説明する。
制御部１０４の動作は（Ｎ＋１）回のステップから構成される。ここでＮは１以上の整数である。
【００１８】
［ステップ１］
まず、図２の遅延設定部１０８から遅延制御部１０５および遅延検出部１０６に対し遅延設定情報Ｄ１を入力する。遅延制御部１０５は入力信号Ｓ（ｔ）を遅延設定部１０８から入力された遅延時間だけ遅らせる。即ち、Ｓ（ｔ−Ｄ１）の信号を制御回路１０７および遅延検出部１０６に出力する。
【００１９】
制御回路部１０７は信号Ｓ（ｔ−Ｄ１）に応じた制御信号Ｓcnt（ｔ−Ｄ１）を生成し、図１の被制御部１０２および遅延検出部１０６に出力する。被制御部１０２は入力端子から入力された信号Ｓ（ｔ−τ）および制御端子から入力された信号Ｓcnt（ｔ−Ｄ１）からＳout（ｔ）＝Ｓ（ｔ−τ）×Ｓcnt（ｔ−Ｄ１）の信号を出力端子１０３および制御部１０４の第２の入力端子に出力する。
以上より遅延検出部１０６の入力信号は、遅延設定情報Ｄ１、信号Ｓ（ｔ−Ｄ１）、信号Ｓcnt（ｔ−Ｄ１）、信号Ｓout（ｔ）である。
【００２０】
次に、遅延検出部１０６において入力信号の中からＭサンプル分のデータを保持する。ここでＭは１以上の整数であり、予め設定される値である。保持されたデータを用いて”Ｓ（ｔ−Ｄ１）×Ｓcnt（ｔ−Ｄ１）”と”Ｓout（ｔ）”の相互相関値を計算する。相互相関値は一般に時間の関数となるが、この計算結果のうち最大値をＶcc（１）とし、遅延設定情報Ｄ１に対する相互相関値Ｖcc（１）の関係を記録する。
【００２１】
［ステップ２］
ステップ２では遅延設定部１０８から出力する遅延設定情報を変更する。
遅延設定部１０８から遅延制御部１０５および遅延検出部１０６に対し遅延時設定情報Ｄ２を入力する。遅延制御部１０５は入力信号Ｓ（ｔ）を遅延設定部１０８から入力された遅延時間だけ遅らせる。即ち、Ｓ（ｔ−Ｄ２）の信号を制御回路１０７および遅延検出部１０６に出力する。
【００２２】
制御回路部１０７は信号Ｓ（ｔ−Ｄ２）に応じた制御信号Ｓcnt（ｔ−Ｄ２）を生成し、被制御部１０２および遅延検出部１０６に出力する。被制御部１０２は入力端子から入力された信号Ｓ（ｔ−τ）および制御端子から入力された信号Ｓcnt（ｔ−Ｄ２）からＳout（ｔ）＝Ｓ（ｔ−τ）×Ｓcnt（ｔ−Ｄ２）の信号を出力端子１０３および制御部１０４に出力する。
以上より遅延検出部１０６の入力信号は、遅延設定情報Ｄ２、信号Ｓ（ｔ−Ｄ２）、信号Ｓcnt（ｔ−Ｄ２）、信号Ｓout（ｔ）である。
【００２３】
次に、遅延検出部１０６においてステップ１の時と同様に入力信号の中からＭサンプル分のデータを保持する。保持されたデータを用いて“Ｓ（ｔ−Ｄ２）×Ｓcnt（ｔ−Ｄ２）”と“Ｓout（ｔ）”の相互相関値を計算する。計算結果のうち最大値をＶcc（２）とし、遅延設定情報Ｄ２に対する相互相関値Ｖcc（２）の関係を記録する。
【００２４】
［ステップ３からステップＮ］
ステップ１およびステップ２の時と同様に、遅延設定情報Ｄ３〜ＤＮを出力した時の相互相関値Ｖcc（３）〜Ｖcc(Ｎ)を求め、各々の遅延設定情報に対する各々の相互相関値の関係を記録する。
【００２５】
［ステップ（Ｎ＋１）］
制御部１０４における遅延時間Ｄが遅延素子１０１の遅延時間τと一致する時、相互相関値Ｖccの値が最大となる。そこで、ステップ１からステップＮで求めた相互相関値Ｖcc（１）からＶcc（Ｎ）の中より最大値を抽出し、抽出された相互相関値に対する遅延時間を求める。ここで、求めた遅延時間をＤoptとする。Ｄoptが最適遅延時間となるため、Ｄoptを遅延量の新たな設定値として遅延設定部１０８に入力する。遅延設定部１０８は入力された最適遅延時間Ｄoptを用いて遅延制御部の遅延時間を設定する。
【００２６】
以上のように制御部１０４が動作するため、遅延時間を自動的かつ精度よく調整することでき、経路間のタイミングを高精度に一致させることが可能である。
【００２７】
なお、最適な遅延時間を求める方法として相互相関処理による方法を示したが、差分絶対値和を用いる方法でも良い。差分絶対値和については例えば以下の文献に記載されている。
（１）榎本忠儀著、「映像情報メディア基幹技術シリーズ３  画像ＬＳＩシステム設計技術」、コロナ社、２００３年発行
（２）特開平７−１１５６４８号公報  「動画像圧縮におけるブロック・マッチング方法と装置」
【００２８】
差分絶対値和を用いる場合は以下の処理を行う。
遅延制御部１０５の出力信号Ｓ（ｔ−Ｄ）と制御回路部１０７の出力信号Ｓcnt（ｔ−Ｄ）の積をＳ１とし、被制御部１０２の出力信号をＳ２とすると、差分絶対値和の値Ｖintは、
Ｖint  =  Σ｜Ｓ１−Ｓ２｜                                      （１）
で表される。ここで、記号｜｜は絶対値を表し、記号Σはある所定の時間に渡っての和をとることを意味する。
【００２９】
制御部１０４における遅延時間Ｄが遅延素子１０１の遅延時間τと一致する時、差分絶対値和の値Ｖintは最小値となる。相互相関処理の時と同様に遅延時間に対するＶint（１）からＶint（Ｎ）の値を計算し、求めたＶintの中から最小値を求める。最小値に対応する遅延時間が最適な遅延時間Ｄoptとなる。
【００３０】
なお、実施の形態１では被制御部１０２の動作を入力信号Ｓ（ｔ−τ）と制御信号Ｓcnt（ｔ−Ｄ）の積で表したが、本発明はこれに限られるものではない。例えば、和であっても良いし、差であっても良い。また、これらを組み合わせた演算とすることもできる。
【００３１】
なお、実施の形態１では遅延は遅延素子および制御回路のみで発生するとして説明を行ったが、図示されていない他の要素において遅延が発生しても良い。
【００３２】
また、実施の形態１では１つの出力端子を有する制御部１０４と１つの制御端子を有する被制御部を用いて説明を行ったが、複数個の出力端子を有する制御部１０４と複数個の制御端子を有する被制御部を用いても良い。
【００３３】
さらに、実施の形態１に示す制御回路はアナログ回路で構成しても、ディジタル回路で構成しても良い。
【００３４】
実施の形態２．
図３は実施の形態２に係る構成図である。
入力端子１００と、遅延素子１０１と、被制御部１０２と、電力増幅器１０９と、出力端子１０３と、制御部１０４と、から構成される。
【００３５】
入力端子１００は遅延素子１０１の入力端子に接続されるとともに制御部１０４の第１の入力端子に接続され、遅延素子１０１の出力端子は被制御部１０２の入力端子に接続され、被制御部１０２の出力端子は電力増幅器１０９の入力端子に接続され、電力増幅器１０９の出力端子は出力端子１０３に接続されるとともに制御部１０４の第２の入力端子に接続され、制御部１０４の出力端子は被制御部１０２の制御端子に接続される。
制御部１０４の詳細な構成は実施の形態１と同様である。
【００３６】
次に動作について説明する。なお説明の簡単化のため、入力端子１００から入力される信号をＳ（ｔ）とし、制御部１０４の出力信号をＳcnt（ｔ）とし、被制御部１０２の出力信号をＳin（ｔ）とし、電力増幅器１０９の出力信号をＳout（ｔ）と表す。
また、制御部１０４は電力増幅器１０９の非線形特性を補償する動作をする。
【００３７】
入力信号Ｓ（ｔ）は遅延素子１０１および制御部１０４に入力される。信号Ｓ（ｔ）は遅延素子１０１において遅延時間τだけ遅れるため、遅延素子１０１の出力信号はＳ（ｔ−τ）となり、被制御回路１０２の入力端子に入力される。
一方、制御部１０４では制御部１０４の第1の入力端子に入力された信号Ｓ（ｔ）に応じた制御信号Ｓcnt（ｔ―Ｄ）を生成し、制御信号Ｓcnt（ｔ−Ｄ）を被制御部１０２の制御端子に出力する。ここで、Ｄは制御部１０４で発生する遅延時間である。
被制御部１０２では入力端子の信号Ｓ（ｔ−τ）と制御端子の信号Ｓcnt（ｔ−Ｄ）から出力信号Ｓin（ｔ）を生成する。
【００３８】
信号Ｓin（ｔ）は電力増幅器１０９の入力端子に入力される。通常、電力増幅器１０９では非線形特性により歪み成分が発生するが、入力信号Ｓin（ｔ）は制御信号Ｓcntにより電力増幅器１０９の非線形特性を補償する信号となっているため、出力信号Ｓout（ｔ）には歪み成分が含まれない。従って、電力増幅器１０９の出力信号Ｓout（ｔ）はＧ×Ｓ（ｔ−τ）と表される。ここでＧは電力増幅器の増幅度を表す。
電力増幅器１０９の出力信号Ｓout（ｔ）は出力端子１０３に入力されるとともに、制御部１０４の第２の入力端子に入力される。
【００３９】
次に制御部１０４の動作について説明する。
制御部１０４の動作は（Ｎ＋１）回のステップから構成される。ここでＮは１以上の整数である。
【００４０】
［ステップ１］
まず、遅延設定部１０８から遅延制御部１０５および遅延検出部１０６に対し遅延設定情報Ｄ１を入力する。
遅延制御部１０５は入力信号Ｓ（ｔ）を遅延設定部１０８から入力された遅延時間だけ遅らせる。即ち、Ｓ（ｔ−Ｄ１）の信号を制御回路１０７および遅延検出部１０６に出力する。
【００４１】
制御回路部１０７は信号Ｓ（ｔ−Ｄ１）に応じた制御信号Ｓcnt（ｔ−Ｄ１）を生成し、被制御部１０２および遅延検出部１０６に出力する。
制御部１０４の第2の入力端子には電力増幅器１０９の出力信号Ｓout（ｔ）が入力されるため、遅延検出部１０６第３の入力端子には信号Ｓout（ｔ）が入力される。
以上より遅延検出部１０６の入力信号は遅延設定情報Ｄ１、信号Ｓ（ｔ−Ｄ１）、信号Ｓcnt（ｔ−Ｄ１）、信号Ｓout（ｔ）である。
【００４２】
次に、遅延検出部１０６において入力信号の中からＭサンプル分のデータを保持する。ここでＭは１以上の整数であり、予め設定される値である。
保持されたデータを用いて”Ｓ（ｔ−Ｄ１）”と”Ｓout（ｔ）”の相互相関値を計算する。計算結果のうち最大値をＶcc（１）とし、遅延設定情報Ｄ１に対する相互相関値Ｖcc（１）の関係を記録する。
【００４３】
［ステップ２］
ステップ２では遅延設定部１０８から出力する遅延設定情報を変更する。
遅延設定部１０８から遅延制御部１０５および遅延検出部１０６に対し遅延時設定情報Ｄ２を入力する。
遅延制御部１０５は入力信号Ｓ（ｔ）を遅延設定部１０８から入力された遅延時間だけ遅らせる。即ち、Ｓ（ｔ−Ｄ２）の信号を制御回路１０７および遅延検出部１０６に出力する。
【００４４】
制御回路部１０７は信号Ｓ（ｔ−Ｄ２）に応じた制御信号Ｓcnt（ｔ−Ｄ２）を生成し、被制御部１０２および遅延検出部１０６に出力する。
制御部１０４の第２の入力端子には電力増幅器１０９の出力信号Ｓout（ｔ）が入力されるため、遅延検出部１０６第３の入力端子には信号Ｓout（ｔ）が入力される。
以上より遅延検出部１０６の入力信号は遅延設定情報Ｄ２、信号Ｓ（ｔ−Ｄ２）、信号Ｓcnt（ｔ−Ｄ２）、信号Ｓout（ｔ）である。
【００４５】
次に、遅延検出部１０６においてステップ１の時と同様に入力信号の中からＭサンプル分のデータを保持する。保持されたサンプル情報を用いて”Ｓ（ｔ−Ｄ２）”と”Ｓout（ｔ）”の相互相関値を計算する。計算結果のうち最大値をＶcc（２）とし、遅延設定情報Ｄ２に対する相互相関値Ｖcc（２）の関係を記録する。
【００４６】
［ステップ３からステップＮ］
ステップ１およびステップ２の時と同様に遅延設定情報Ｄ３〜ＤＮを出力した時の相互相関値Ｖcc（３）〜Ｖcc（Ｎ）を求め、遅延設定情報に対する相互相関値の関係を記録する。
【００４７】
［ステップ（Ｎ＋１）］
制御部１０４における遅延時間Ｄが遅延素子１０１の遅延時間τと一致する時、相互相関値Ｖccの値が最大となる。ステップ１からステップＮで求めた相互相関値Ｖcc（１）からＶcc（Ｎ）の中より最大値を抽出し、抽出された相互相関値に対する遅延時間を求める。ここで、求めた遅延時間をＤoptとする。Ｄoptが最適遅延時間となるため、Ｄoptを遅延設定部１０８に入力する。遅延設定部１０８は入力された最適遅延時間Ｄoptを用いて遅延制御部の遅延時間を設定する。
【００４８】
以上より制御部１０４の第２の入力端子に入力される信号が電力増幅器１０９の出力信号である場合においても、制御部１０４が上記のように動作するため、遅延時間を自動的かつ精度よく調整することでき、経路間のタイミングを高精度に一致させることが可能である。
【００４９】
なお上記では、最適な遅延時間を求める方法として相互相関処理による方法を示したが、実施の形態１と同様、差分絶対値和を用いる方法を用いても良い。
【００５０】
実施の形態３．
図４は本発明の実施の形態３に係る構成図である。
入力端子１００と、遅延素子１０１と、被制御部１０２と、電力増幅器１０９と、出力端子１０３と、制御部１０４と、スイッチ１１０と、から構成される。
【００５１】
入力端子１００は遅延素子１０１の入力端子に接続されるとともに制御部１０４の第１の入力端子に接続され、遅延素子１０１の出力端子は被制御部１０２の入力端子に接続され、被制御部１０２の出力端子は電力増幅器１０９の入力端子に接続されるとともにスイッチ１１０の第1の入力端子に接続され、電力増幅器１０９の出力端子は出力端子１０３に接続されるとともにスイッチ１１０の第２の入力端子に接続され、スイッチ１１０の出力端子は制御部１０４の第２の入力端子に接続され、制御部１０４の出力端子は被制御部１０２の制御端子に接続される。
【００５２】
すなわち、スイッチ１１０は、被制御部１０２が出力した信号のうち、電力増幅器１０９で増幅する前の信号と電力増幅器１０９で増幅した後の信号の、どちらか一方を選択して制御部１０４の遅延検出部１０６に入力する。
【００５３】
本実施の形態３ではスイッチ１１０を切り替えることにより実施の形態１の動作と実施の形態２の動作のいずれかを行うことが可能である。これにより２つの方法を用いて最適な遅延時間を求めることが可能である。即ち、一方で算出した遅延時間を、他方で算出した遅延時間と比較することにより検出精度を向上することができるため、経路間のタイミングを高精度に一致させることが可能となる。
【符号の説明】
【００５４】
１００  入力端子、１０１  遅延素子、１０２  被制御部、１０３  出力端子、１０４  制御部、１０５  遅延制御部、１０６  遅延検出部、１０７  制御回路部、１０８  遅延設定部、１０９  電力増幅器、１１０  スイッチ、９００  入力端子、９０１  遅延素子、９０２  被制御部、９０３  電力増幅器、９０４  出力端子、９０５  包絡線検出器、９０６  Ａ／Ｄ変換器、９０７  制御部、９０８、９０９  Ｄ／Ａ変換器
【図１】
2014086885.tif 000003
【図２】
2014086885.tif 000004
【図３】
2014086885.tif 000005
【図４】
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【図５】
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