(57)【要約】【課題】素子分離領域を有する半導体装置の信頼性を向上させる。【解決手段】素子分離領域ＥＩに隣接する活性領域の上面の端部に生じる結晶欠陥が成長することを防ぐために、半導体基板ＳＢの上面に不純物を打ち込んで不純物導入層ＩＮ１を形成する。このとき、不純物を半導体基板ＳＢの主面に対して垂直に打ち込む際、マスクとして使用する窒化シリコン膜から、活性領域の端部の上面を露出させてから不純物の打ち込みを行うことで、活性領域の端部に不純物導入層ＩＮ１を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上面に設けられた溝内に埋め込まれた絶縁膜を含む素子分離領域と、
前記素子分離領域から露出する前記半導体基板の上面である活性領域に、前記溝の側壁に接して形成されたｎ型またはｐ型の第１半導体層と、
前記活性領域の端部に、Ｎ、ＡｒまたはＦを含む不純物が導入されて形成された、前記第１半導体層よりも深さが浅い第１不純物導入層と、
前記半導体基板内の、前記溝の側壁に隣接する領域に、前記不純物が導入されて形成された第２不純物導入層と、
前記半導体基板内の、前記溝の底面に隣接する領域に、前記不純物が導入されて形成された第３不純物導入層と、
を有し、
前記第２不純物導入層の前記溝の側壁からの厚さは、前記第１不純物導入層の前記半導体基板の主面からの厚さよりも小さい半導体装置。
【請求項２】
前記第１半導体層は、前記溝の側壁に接して形成された、前記第１半導体層と同一の導電型の第２半導体層と、
前記溝の側壁に接して形成され、前記第１半導体層と同一の導電型であり、前記導電型の不純物濃度が前記第２半導体層よりも高い第３半導体層と、
を有し、
前記第１不純物導入層は、前記第３半導体層よりも深さが浅い、請求項１記載の半導体装置。
【請求項３】
前記活性領域上には、前記第１半導体層をソース・ドレイン領域とする電界効果トランジスタが形成されている、請求項１記載の半導体装置。
【請求項４】
前記活性領域上には、前記第１半導体層からなる抵抗素子が形成されている、請求項１記載の半導体装置。
【請求項５】
（ａ１）半導体基板を用意する工程と、
（ｂ１）前記半導体基板上に、前記半導体基板の上面を一部露出する第１絶縁膜を形成する工程と、
（ｃ１）前記（ｂ１）工程の後、前記第１絶縁膜から露出する前記半導体基板の上面に溝を形成する工程と、
（ｄ１）前記（ｃ１）工程の後、前記第１絶縁膜の表面を一部除去することで、前記半導体基板の主面に沿う方向における前記第１絶縁膜の端部を後退させ、前記第１絶縁膜に覆われていた前記半導体基板の上面である活性領域を露出させる工程と、
（ｅ１）前記（ｄ１）工程の後、前記半導体基板の主面に対して垂直な方向から、前記半導体基板の主面に対してＮ、ＡｒまたはＦを含む不純物を打ち込むことで、前記半導体基板内の、前記活性領域の端部に第１不純物導入層を、前記溝の側壁に隣接する領域に第２不純物導入層を、前記溝の底面に隣接する領域に第３不純物導入層をそれぞれ形成する工程と、
（ｆ１）前記（ｅ１）工程の後、前記溝内を第２絶縁膜により埋め込み、続いて、前記第２絶縁膜の一部および前記第１絶縁膜を除去して、前記第２絶縁膜および前記第１絶縁膜から前記活性領域を露出させることで、前記第２絶縁膜を含む素子分離領域を前記溝を埋め込むように形成する工程と、
（ｇ１）前記（ｆ１）工程の後、前記活性領域の上面に、前記第１不純物導入層より深さが深く、前記溝の側壁に接するｎ型またはｐ型の第１半導体層を形成する工程と、
を有する、半導体装置の製造方法。
【請求項６】
前記第１不純物導入層の前記半導体基板の主面からの深さは、前記第２不純物導入層の前記溝の側壁からの深さよりも深い、請求項５記載の半導体装置の製造方法。
【請求項７】
前記（ｇ１）工程は、
（ｇ２）前記活性領域の上面にｎ型またはｐ型の不純物を打ち込むことにより、前記溝の側壁に接する第２半導体層を形成する工程と、
（ｇ３）前記活性領域の上面に前記第２半導体層と同一の導電型の不純物を打ち込むことにより、前記溝の側壁に接し、前記第１不純物導入層より深さが深く、前記導電型の不純物濃度が前記第２半導体層よりも高い第３半導体層を形成する工程と、
を有し、前記（ｇ２）工程および前記（ｇ３）工程により、前記第２半導体層および前記第３半導体層からなる前記第１半導体層を形成する、請求項５記載の半導体装置の製造方法。
【請求項８】
（ｆ２）前記（ｆ１）工程の後、前記活性領域上に第３絶縁膜を介してゲート電極を形成する工程をさらに有し、
前記（ｇ１）工程では、前記ゲート電極の横の前記活性領域の上面に、前記第１半導体層を形成することで、前記第１半導体層および前記ゲート電極を有する電界効果トランジスタを形成する、請求項５記載の半導体装置の製造方法。
【請求項９】
前記第１半導体層は、抵抗素子を構成する、請求項５記載の半導体装置の製造方法。
【請求項１０】
（ｄ２）前記（ｃ１）工程の後、前記（ｄ１）工程の前に、前記溝の表面に第４絶縁膜を形成する工程と、
（ｅ２）前記（ｄ１）工程の後、前記（ｅ１）工程の前に、前記第４絶縁膜の膜厚を増加させて第５絶縁膜を形成する工程と、
をさらに有し、
前記（ｆ１）工程では、前記第２絶縁膜および前記第５絶縁膜を含む前記素子分離領域を形成する、請求項５記載の半導体装置の製造方法。
【請求項１１】
（ｄ３）前記（ｃ１）工程の後、前記（ｆ１）工程の前に、前記溝の表面に第６絶縁膜を形成する工程をさらに有し、
前記（ｆ１）工程では、前記第２絶縁膜および前記第６絶縁膜を含む前記素子分離領域を形成し、
前記（ｄ１）工程で、前記第１絶縁膜の端部を後退させる後退量は、前記第６絶縁膜の膜厚の２分の１以上であり、かつ、前記活性領域の最小の幅の１０分の１以下の大きさである、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記（ｄ１）工程で、前記第１絶縁膜の端部を後退させる後退量は、前記（ｇ１）工程において前記第１半導体層からなる抵抗素子を形成する前記活性領域の最小の幅の４分の１以下の大きさである、請求項５記載の半導体装置の製造方法。
【請求項１３】
（ａ１）半導体基板を用意する工程と、
（ｂ１）前記半導体基板の上面に形成した溝を埋め込む素子分離領域を形成し、前記素子分離領域から露出する前記半導体基板の上面である活性領域を形成する工程と、
（ｃ１）前記活性領域上に、前記活性領域の端部を露出する、パターン化された膜を形成する工程と、
（ｄ１）前記膜をマスクとして、前記半導体基板の主面に対して垂直な方向から、前記半導体基板の主面に対してＮ、ＡｒまたはＦを含む不純物を打ち込むことで、前記活性領域の端部に不純物導入層を形成する工程と、
（ｅ１）前記（ｂ１）工程の後であって、前記（ｃ１）工程の前または前記（ｄ１）工程の後、前記半導体基板の上面に、前記不純物導入層より深さが深く、前記溝の側壁に接するｎ型またはｐ型の第１半導体層を形成する工程と、
を有する、半導体装置の製造方法。
【請求項１４】
前記不純物導入層は、前記活性領域の端部以外の領域の前記半導体基板内において、前記溝の側壁に隣接する領域および前記溝の底面に隣接する領域には形成されていない、請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記（ｅ１）工程では、
（ｅ２）前記活性領域の上面にｎ型またはｐ型の不純物を打ち込むことにより、前記溝の側壁に接する第２半導体層を形成する工程と、
（ｅ３）前記活性領域の上面に前記第２半導体層と同一の導電型の不純物を打ち込むことにより、前記溝の側壁に接し、前記不純物導入層より深さが深い第３半導体層を形成する工程と、
を行うことで、前記第２半導体層および前記第３半導体層からなる前記第１半導体層を形成する、請求項１３記載の半導体装置の製造方法。
【請求項１６】
（ｂ２）前記（ｂ１）工程の後であって、前記（ｃ１）工程の前または前記（ｄ１）工程の後、前記活性領域上に絶縁膜を介してゲート電極を形成する工程をさらに有し、
前記（ｅ１）工程では、前記ゲート電極の横の前記活性領域の上面に、前記第１半導体層を形成することで、前記第１半導体層および前記ゲート電極を有する電界効果トランジスタを形成する、請求項１３記載の半導体装置の製造方法。
【請求項１７】
前記第１半導体層は、抵抗素子を構成する、請求項１４記載の半導体装置の製造方法。
【請求項１８】
前記（ｃ１）工程で形成する前記膜と前記素子分離領域との間の距離は３０ｎｍ以上の大きさを有する、請求項１３記載の半導体装置の製造方法。
【請求項１９】
前記（ｃ１）工程で形成する前記膜と前記素子分離領域との間の距離は、前記（ｅ１）工程において前記第１半導体層からなる抵抗素子を形成する前記活性領域の幅の４分の１以下の大きさである、請求項１３記載の半導体装置の製造方法。
【請求項２０】
前記膜はフォトレジスト膜である、請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、素子分離領域を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体基盤の主面において、半導体素子をそれぞれ形成する複数の領域（活性領域）間を電気的に分離するために、半導体基盤の主面に設ける素子分離領域の構造として、ＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidization of Silicon）などが知られている。
【０００３】
また、半導体基板の上面の結晶欠陥の拡がりを抑える方法として、半導体基板の表面にＮ２（窒素）などの不純物を打ち込む方法、または半導体基板の表面を窒化処理する方法などが知られている。
【０００４】
特許文献１（特開平１１−４５９９６号公報）には、窒化シリコン膜から露出する半導体基板の主面に溝を形成し、この溝の表面に５〜６０°の斜めイオン注入によりＮ２（窒素）を打ち込むことで、チャネル不純物が、溝内の埋め込み酸化膜中に拡散することを防ぐことが記載されている。ここでは、上記窒化シリコン膜をマスクとしてＮ２（窒素）を半導体基板に打ち込む工程において、半導体基板の主面に対して垂直にＮ２（窒素）を打ち込むことは記載されていない。また、上記のＮ２（窒素）の打ち込みを行う前に、上記窒化シリコン膜の側壁を後退させ、窒化シリコン膜の端部に覆われていた半導体基板の主面を露出させることは記載されていない。
【０００５】
特許文献２（特開平１１−１３５６１５号公報）には、窒化シリコン膜から露出する半導体基板の上面の溝の表面に、垂直にＮ２（窒素）をイオン注入することで、素子分離と半導体基板との界面近傍での不純物の低減を抑制することが記載されている。
【０００６】
特許文献３（特開２０００−３４０７７５号公報）には、ハードマスクなどが形成されていない半導体基板の表面に対して垂直な方向から、Ｎ２（窒素）を、溝を有する半導体基板の上面の全面に打ち込むことが記載されている。この打ち込み工程では、半導体基板の上面に窒化シリコン膜などのマスクが存在しないため、溝の表面のみならず、活性領域の全面にもＮ２（窒素）が打ち込まれる。
【０００７】
特許文献４（特開２００８−９８４６９号公報）には、素子分離領域と活性領域との境界にリセス領域（凹部）を形成し、素子分離領域から半導体基板に応力が加わることを防ぐことが記載されている。ここでは、素子分離領域に接する半導体基板の上面を後退させた凹みに、酸化膜または窒化膜などの絶縁膜を埋め込むことでリセス領域を形成している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−４５９９６号公報
【特許文献２】特開平１１−１３５６１５号公報
【特許文献３】特開２０００−３４０７７５号公報
【特許文献４】特開２００８−９８４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＳＴＩを有する半導体装置では、ＳＴＩと隣接する活性領域の端部から、半導体基板内に結晶欠陥が延びる問題がある。この問題の対策としては、ＳＴＩが埋め込まれている溝の側壁を窒化処理する方法、または当該側壁に隣接する半導体基板内にＮ２（窒素）を注入する方法が考えられる。Ｎ２（窒素）を半導体基板に打ち込むことによる結晶欠陥の拡大防止効果は、上記溝の側壁と半導体基板の上面との堺の角部近傍にＮ２（窒素）を打ち込むことで得られるものである。
【００１０】
しかし、ＳＴＩが埋め込まれている溝の側壁に隣接する領域の半導体基板内にＮ２（窒素）を過度に注入すると、活性領域において、素子分離領域の側壁に隣接して形成されたソース・ドレイン領域などの不純物拡散層が、Ｎ２（窒素）の注入領域を介して半導体基板と導通する虞がある。これを回避するためにＮ２（窒素）の導入量を全体的に減らすと、上記溝の上端部においてＮ２（窒素）の導入量が少なくなり、結晶欠陥の拡がりを十分に抑制することができない問題が生じる。
【００１１】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
一実施の形態である半導体装置は、結晶欠陥の成長を防ぐ役割を有する不純物導入層を形成するために、不純物イオンを半導体基板の主面に対して垂直に打ち込む際、マスクとして使用する窒化シリコン膜から、活性領域の端部の上面を露出させてからイオン注入を行うものである。
【発明の効果】
【００１４】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１である半導体装置を示す断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】図９に続く半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図８の一部を示す拡大断面図である。
【図１７】本発明の実施の形態１の変形例である半導体装置の製造方法を示す断面図である。
【図１８】本発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】比較例である半導体装置を示す断面図である。
【図２２】比較例である半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
（実施の形態１）
本実施の形態の半導体装置は、半導体基板の上面に素子分離領域を形成した場合に生じる結晶欠陥の拡がりを効果的に抑制することで、半導体装置の信頼性を向上させるものである。
【００１８】
以下に、本実施の形態の半導体装置を、図１を用いて説明する。図１は、本実施の形態の半導体装置の断面図である。なお、図１では、図の左側に、半導体基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）Ｑ１の断面を示し、図の右側に、半導体基板の上面に形成された抵抗素子の断面を示している。
【００１９】
図１に示すように、本実施の形態の半導体装置は、例えば単結晶シリコンからなる半導体基板ＳＢを有し、半導体基板ＳＢの上面には、複数の溝（凹部）Ｄ１が形成されており、それぞれの溝Ｄ１内には、絶縁膜からなる素子分離領域ＥＩが形成されている。なお、溝Ｄ１は半導体基板ＳＢを貫通していない。
【００２０】
素子分離領域ＥＩは、半導体基板ＳＢの主面に形成されたｎチャネル型のＭＯＳＦＥＴＱ１または抵抗素子などの素子を、半導体基板ＳＢの主面に形成された他のＭＯＳＦＥＴなどの素子と電気的に分離するために、半導体基板ＳＢの主面に埋め込まれた絶縁領域である。つまり、素子分離領域ＥＩは、個々の活性領域を分離するために設けられている。このため、素子分離領域ＥＩは、ＭＯＳＦＥＴＱ１が形成された領域、および抵抗素子が形成された領域のそれぞれに形成されている。なお、活性領域とは、素子分離領域ＥＩから露出する半導体基板の主面、およびその主面に隣接する半導体基板内を含む領域のことであり、その上面にトランジスタ、容量素子または抵抗素子などの素子等が形成される領域である。
【００２１】
素子分離領域ＥＩは、溝Ｄ１の側壁および底面を覆い、半導体基板ＳＢに接する酸化シリコン膜（第４絶縁膜）Ｏ２と、溝Ｄ１内に酸化シリコン膜Ｏ２を介して溝Ｄ１を埋め込むように形成された酸化シリコン膜（第２絶縁膜）Ｏ３とからなる。素子分離領域ＥＩの上面の高さは、半導体基板ＳＢの上面の高さとほぼ同一に形成されている。素子分離領域ＥＩが埋め込まれている溝Ｄ１の深さは、例えば半導体基板ＳＢの上面から裏面方向に向かって３００ｎｍである。溝Ｄ１は、その上部の開口面積よりも底面の面積の方が小さく、その側壁はテーパーが付いている。つまり、溝Ｄ１は半導体基板ＳＢの上面から下面（裏面）に向かってすぼまる形状を有している。
【００２２】
図１の左側に示すように、半導体基板ＳＢ上にはゲート絶縁膜（第３絶縁膜）ＧＦを介してゲート電極ＧＥのパターンが形成されている。ゲート絶縁膜ＧＦは例えば酸化シリコン膜からなり、ゲート電極ＧＥは例えばポリシリコン膜からなる。ゲート電極ＧＥの側壁には、例えば酸化シリコン膜などの絶縁膜からなるサイドウォールが、自己整合的に形成されている。
【００２３】
活性領域の半導体基板ＳＢの上面には、平面視においてゲート電極ＧＥを挟むように、エクステンション領域ＥＸおよび拡散層ＤＦのそれぞれが対になって形成されている。エクステンション領域ＥＸおよび拡散層ＤＦはいずれも、半導体基板ＳＢの主面にｎ型の不純物（例えばＡｓ（ヒ素））などを導入して形成した半導体領域であり、エクステンション領域ＥＸよりも拡散層ＤＦの方が、ｎ型の不純物（例えばＡｓ（ヒ素））の濃度（不純物濃度）が高い。
【００２４】
エクステンション領域（第２半導体層）ＥＸおよび拡散層（第３半導体層）ＤＦはソース・ドレイン領域（第１半導体層）を構成しており、ゲート電極ＧＥおよびゲート電極ＧＥの横の活性領域に形成された当該ソース・ドレイン領域は、ＭＯＳＦＥＴＱ１を構成している。ＭＯＳＦＥＴＱ１は一対のソース・ドレイン領域間の半導体基板ＳＢの主面にチャネル領域を有している。エクステンション領域ＥＸは拡散層ＤＦと当該チャネル領域との間に設けられている。つまり、エクステンション領域ＥＸは、ゲート電極ＧＥの直下のチャネル領域に対し、拡散層ＤＦよりも近い位置に設けられている。このように、上記ソース・ドレイン領域は、高濃度の不純物を含む拡散層ＤＦとチャネル領域との間に、低濃度の不純物を含むエクステンション領域ＥＸが形成されたＬＤＤ（Lightly Doped Drain）構造を有している。
【００２５】
なお、ここではエクステンション領域ＥＸの半導体基板ＳＢの主面からの深さは、拡散層ＤＦの深さよりも深くなっているが、エクステンション領域ＥＸの深さは拡散層ＤＦの深さより浅くても良い。ソース・ドレイン領域の端部は、素子分離領域ＥＩの側壁に接している。つまり、ソース・ドレイン領域は、活性領域の上面から溝Ｄ１の側壁に亘って形成されている。
【００２６】
また、ＭＯＳＦＥＴＱ１のソース・ドレイン領域と同様に、図１の右側に示す抵抗素子が形成された領域では、活性領域の上面にエクステンション領域ＥＸと拡散層ＲＤが形成され、エクステンション領域ＥＸおよび拡散層ＲＤからなる抵抗素子が形成されている。つまり、抵抗素子が形成された活性領域には、エクステンション領域ＥＸよりも浅い深さで、エクステンション領域ＥＸよりも高い不純物濃度を有する拡散層ＲＤが形成されている。以下では、拡散層ＲＤおよびそれに接するエクステンション領域ＥＸを含む半導体領域を抵抗素子と呼ぶ。
【００２７】
また、拡散層ＤＦ、ＲＤおよびエクステンション領域ＥＸは、いずれも溝Ｄ１の側壁に接して形成されている。つまり、ソース・ドレイン領域および抵抗素子は溝Ｄ１の側壁に接して形成されている。
【００２８】
このように抵抗素子は、半導体基板ＳＢの主面に、ｎ型の不純物（例えばＡｓ（ヒ素））を注入して形成した半導体領域により構成されている。抵抗素子は金属膜からなる配線等よりも高い低効率を有しており、その上面に接続されたコンタクトプラグ（図示しない）を介して電流を流すことで抵抗として使用される素子である。ここでは、ｎ型の半導体層である拡散層ＲＤおよびエクステンション領域ＥＸを含むｎ型の抵抗素子について説明するが、抵抗素子はｐ型の半導体層により構成されていてもよい。その場合、拡散層ＲＤおよびエクステンション領域ＥＸは、半導体基板ＳＢの主面に、ｐ型の不純物（例えばＢ（ホウ素））を打ち込むことで形成される。
【００２９】
素子分離領域ＥＩが埋め込まれた溝Ｄ１の側壁および底面のそれぞれに隣接する半導体基板ＳＢ内には、Ｎ２（窒素）が打ち込まれた不純物導入層ＩＮ１が形成されている。なお、不純物導入層ＩＮ１に打ち込まれている不純物は、Ｎ（窒素）に限らず、Ａｒ（アルゴン）またはＦ（フッ素）であっても良い。
【００３０】
また、半導体基板ＳＢの上面であって、溝Ｄ１に隣接する領域、すなわち素子分離領域ＥＩの上面と接する半導体基板ＳＢの上面にも、溝Ｄ１の側壁および底面に沿って連続して不純物導入層ＩＮ１が形成されている。つまり、活性領域の端部の半導体基板ＳＢの主面には、Ｎ２（窒素）が打ち込まれた不純物導入層ＩＮ１が形成されている。ここで、半導体基板ＳＢの主面に沿う方向であって、活性領域の上面と素子分離領域ＥＩの上面との境界線に対して直行する方向における活性領域の端部の不純物導入層ＩＮ１の幅をＹ２とする。また、素子分離領域ＥＩの底面および側壁を構成する酸化シリコン膜Ｏ２の膜厚をＸとし、半導体基板ＳＢの主面に沿う方向における活性領域の上面の最小の幅をＷとする。Ｘ、Ｙ２、Ｗのそれぞれの距離の単位は、例えばｎｍである。
【００３１】
半導体基板ＳＢの主面に対して垂直な方向において、活性領域の上面の端部の不純物導入層ＩＮ１の厚さＬ１、すなわちＮ２（窒素）を打ち込んだ深さは、溝Ｄ１の底面に隣接して形成された不純物導入層ＩＮ１の厚さＬ３とほぼ同じである。厚さＬ１は、活性領域の半導体基板ＳＢの主面から、当該主面に対して垂直な方向における、不純物導入層ＩＮ１の深さである。厚さＬ３は、溝Ｄ１の底面から、当該底面に対して垂直な方向における、不純物導入層ＩＮ１の深さである。また、溝Ｄ１のテーパーの付いた側壁に対して垂直な方向における不純物導入層ＩＮ１の厚さＬ２、すなわち不純物導入層ＩＮ１の当該側壁からの深さは、溝Ｄ１の側壁に対して垂直な方向における当該側壁の上端の不純物導入層ＩＮ１の当該側壁からの厚さＬ４よりも小さく、厚さＬ１およびＬ３よりも小さい。
【００３２】
不純物導入層ＩＮ１は、図１６に示すように、３つの領域に分けて考えることができる。すなわち、不純物導入層ＩＮ１ａ（第１不純物導入層）、ＩＮ１ｂ（第２不純物導入層）およびＩＮ１ｃ（第３不純物導入層）により構成されている。図１６は、図８に示す断面のうち、半導体基板ＳＢに形成された溝Ｄ１と、溝Ｄ１の表面に形成された不純物導入層ＩＮ１を示す拡大断面図である。不純物導入層ＩＮ１ａは、不純物導入層ＩＮ１のうち、活性領域の上面にＮ２（窒素）が打ち込まれて形成された領域である。不純物導入層ＩＮ１ｂは、不純物導入層ＩＮ１のうち、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内にＮ２（窒素）が打ち込まれて形成された領域である。不純物導入層ＩＮ１ｃは、不純物導入層ＩＮ１のうち、溝Ｄ１の底面に隣接する半導体基板ＳＢ内にＮ２（窒素）が打ち込まれて形成された領域である。不純物導入層ＩＮ１ａおよびＩＮ１ｂは互いに接しており、不純物導入層ＩＮ１ｂおよびＩＮ１ｃは互いに接している。
【００３３】
各不純物導入層の厚さの関係を説明すれば、活性領域の端部に形成された不純物導入層ＩＮ１ａの厚さＬ１は、溝Ｄ１の底面に隣接する半導体基板ＳＢ内に形成された不純物導入層ＩＮ１ｃの厚さＬ３と同等であり、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に形成された不純物導入層ＩＮ１ｂの厚さＬ２より大きい。また、溝Ｄ１の側壁に対して垂直な方向における不純物導入層ＩＮ１ａの厚さＬ４は、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に形成された不純物導入層ＩＮ１ｂの厚さＬ２より大きい。
【００３４】
これらの厚さの大小関係は、不純物導入層ＩＮ１ａ、ＩＮ１ｂおよびＩＮ１ｃの各領域の表面の単位面積に隣接する半導体基板ＳＢ内に打ち込まれた不純物（例えばＮ２（窒素））の導入量（数）の大小関係と同じである。したがって、各領域の表面の単位面積に隣接する半導体基板ＳＢ内に打ち込まれた不純物（例えばＮ２（窒素））の導入量（数）は、不純物導入層ＩＮ１ａおよび不純物導入層ＩＮ１ｃは同等であり、不純物導入層ＩＮ１ｂより不純物導入層ＩＮ１ａの方が多い。このため、不純物導入層ＩＮ１ａ、ＩＮ１ｂおよびＩＮ１ｃの各領域の単位体積当たりの不純物（例えばＮ２（窒素））濃度は、不純物導入層ＩＮ１ａおよび不純物導入層ＩＮ１ｃは同等であり、不純物導入層ＩＮ１ｂより不純物導入層ＩＮ１ａの方が高いと考えられる。
【００３５】
図８に示すように、不純物導入層ＩＮ１は、溝Ｄ１の底面、側壁、および活性領域の端部に亘って、半導体基板ＳＢ内に連続的に形成されている。また、不純物導入層ＩＮ１の厚さは、溝Ｄ１の側壁の上端を除く溝Ｄ１の側壁に隣接する領域よりも、溝Ｄ１の側壁の上端に隣接する領域を含む活性領域の端部の方が大きい。このような不純物導入層ＩＮ１の形状は、後述するように、不純物導入層ＩＮ１を形成するために、不純物イオンを半導体基板ＳＢの主面に対して垂直な方向から打ち込む際に、マスクとして使用する窒化シリコン膜から、活性領域の端部の上面を露出させてからイオン注入を行うことで形成されるものである。
【００３６】
また、活性領域の上面の端部の不純物導入層ＩＮ１の厚さＬ１は、拡散層ＤＦ、ＲＤの深さよりも浅く形成されている。つまり、溝Ｄ１の側壁に沿って形成された不純物導入層ＩＮ１ではなく、活性領域の端部の上面に沿って形成された不純物導入層ＩＮ１は、ソース・ドレイン領域よりも浅い深さで形成されている。
【００３７】
また、不純物導入層ＩＮ１の厚さは、ソース・ドレイン領域と半導体基板ＳＢとの界面における厚さＬ２よりも、活性領域端部における厚さＬ１の方が大きい。なお、例えば厚さＬ１、Ｌ３はそれぞれ３０ｎｍであり、厚さＬ２は例えば４ｎｍである。また、ソース・ドレイン領域の半導体基板ＳＢの主面からの接合深さは、例えば５０ｎｍまたは６０ｎｍ程度である。また、半導体基板ＳＢの主面に沿う方向における活性領域の端部の不純物導入層ＩＮ１の幅Ｙ２は、例えば５ｎｍまたは６ｎｍとする。
【００３８】
なお、本願でいう活性領域の端部とは、溝Ｄ１から露出する半導体基板ＳＢの上面（活性領域）の、半導体基板ＳＢの主面に沿う方向における端部であって、溝Ｄ１の側壁の上端に隣接する領域の半導体基板ＳＢ内を含む領域である。つまり活性領域の端部とは、活性領域の上面と、溝Ｄ１の側壁との境の角部を含む、半導体基板ＳＢ内の一部の領域である。
【００３９】
上記のような不純物導入層ＩＮ１と素子分離領域ＥＩは、半導体基板ＳＢの上面にＭＯＳＦＥＴＱ１が形成されている領域および抵抗素子が形成されている領域のいずれの領域においても同様に形成されている。
【００４０】
以下に、上記した本実施の形態の半導体装置の効果を、比較例を用いて説明する。
【００４１】
半導体基板の主面に素子分離領域を有する半導体装置では、半導体装置の製造工程において、素子分離領域を埋め込むための溝の表面に結晶欠陥（結晶の転位）が生じやすく、特に素子分離領域ＥＩに接する活性領域の端部には当該結晶欠陥が生じやすい。結晶欠陥が生じた場合、その後の加熱工程により当該結晶欠陥が半導体基板内部に延びる（成長する）ことで、当該結晶欠陥（転位）を介して接合リークが生じ、半導体素子が正常に動作しなくなる虞がある。また、上記欠陥により、半導体素子の特性のばらつきが生じる問題がある。
【００４２】
上記加熱工程には、例えばゲート絶縁膜を形成するために行う半導体基板の熱酸化工程、ＳＴＩを形成するために溝に埋め込んだ酸化膜を焼き締める加熱工程、ソース・ドレイン領域を構成する拡散層の焼き締め工程、またはシリサイド層を熱反応により形成するための加熱工程が挙げられる。つまり、これらの加熱工程のそれぞれが、結晶欠陥の拡大を起す工程である。
【００４３】
半導体基板の表面に上記のような欠陥が発生することを防ぐことは困難であるが、発生した欠陥が半導体基板内に拡がることを防ぐことができれば、上記接合リークの発生および半導体素子の特性のばらつきなどによる半導体装置の信頼性の低下を防ぐことができる。結晶欠陥の拡がりを防ぐ方法としては、半導体基板の表面にＮ２（窒素）などを打ち込み、半導体基板の表面近傍の結晶の配列（方位）が乱れた領域である双晶を形成する方法がある。双晶とは、半導体基板を構成し、規則正しく並ぶシリコン原子の配列の一部が、Ｎ２（窒素）などの不純物が打ち込まれることで乱れて形成された面状の領域であり、上述した結晶欠陥（転位）とは異なるものである。
【００４４】
半導体基板の表面に生じた結晶欠陥（転位）は、熱が加わると半導体基板内の深い領域に伝搬（成長）しようとするが、結晶欠陥が延びる（成長する）経路の途中に双晶が形成されている場合、結晶欠陥がその双晶を超えてさらに半導体基板の内部に伝搬するためには、より大きなエネルギー（熱）が必要となる。これは、双晶内の結晶の方位が、結晶欠陥が発生した領域などを含む他の半導体基板内の結晶の方位と異なるためである。双晶は、半導体基板内において、半導体基板の主面に対して斜めに形成され、複数形成された双晶のうちの隣接する双晶は、半導体基板の断面において、Ｖ字状またはＸ字状に交わって形成される。このようにして形成された双晶と半導体基板の表面との間に結晶欠陥が生じても、結晶欠陥は双晶を超えて成長することができないため、Ｎ２（窒素）などの注入により半導体基板の表面に多数の双晶を故意に形成しておくことで、結晶欠陥が半導体基板の内部に延びることを防ぐことができる。
【００４５】
ここで、比較例として半導体装置の断面図を図２１に示す。図２１は、図１に示す本実施の形態の半導体装置とほぼ同様の構造を有する半導体装置の断面図を示すものである。ただし、溝Ｄ１の側壁および底面のそれぞれに隣接する領域の半導体基板ＳＢ内に亘って半導体基板ＳＢ内に形成された不純物導入層ＩＮ３の形状、すなわちＮ２（窒素）の打ち込まれた領域が本実施の形態とは異なる。図１に示す半導体装置では、不純物導入層ＩＮ１を構成するＮ２（窒素）の注入深さは、溝Ｄ１の側壁に隣接する領域よりも溝Ｄ１の底面に隣接する領域および活性領域の端部の方が深くなっている。これに対し、図２１に示す比較例では、溝Ｄ１の側壁および底面のそれぞれに沿う領域の不純物導入層ＩＮ３の深さは同程度か、または側壁に隣接する領域の方が底面に隣接する領域よりも深い深さを有している。
【００４６】
これは、比較例である半導体装置の製造工程の断面図である図２２に示すように、活性領域の全面を覆う窒化シリコン膜Ｎ２をマスクとして、半導体基板ＳＢの主面に対して斜めの方向からＮ２（窒素）をイオン注入して不純物導入層ＩＮ３を形成しているためである。このとき、活性領域、すなわち溝Ｄ１以外の領域の半導体基板ＳＢの主面は、その端部の上面も含めて全て窒化シリコン膜Ｎ２により覆われている。
【００４７】
図２２において、半導体基板ＳＢの主面に対して垂直にイオン注入をせず、斜めイオン注入法を用いて不純物導入層ＩＮ３を形成しているのは、活性領域の端部、すなわち溝Ｄ１の側壁に隣接する領域の半導体基板ＳＢ内の上端が、特に結晶欠陥が生じやすい領域であり、当該活性領域の端部にＮ２（窒素）を導入して不純物導入層ＩＮ３を形成する必要性が高いためである。つまり、半導体基板ＳＢに対して垂直にイオン注入をしようとすると、活性領域の端部は窒化シリコン膜Ｎ２により覆われていることにより、Ｎ２（窒素）を打ち込むことが困難であるため、ここでは斜めイオン注入を行ない、活性領域の端部にＮ２（窒素）を打ち込もうとしている。
【００４８】
しかし、図２２の工程により形成した図２１に示す半導体装置では、斜めイオン注入により溝Ｄ１の側壁に隣接する領域の半導体基板ＳＢ内にＮ２（窒素）が過度に打ち込まれ、ＭＯＳＦＥＴＱ２のソース・ドレイン領域が、溝Ｄ１の側壁近傍の不純物導入層ＩＮ３を介して半導体基板ＳＢと導通し、リーク電流が発生する問題が生じる。このような導通を防ぐためには、溝Ｄ１の側壁の近傍であって、ソース・ドレイン領域と半導体基板ＳＢとの境界に打ち込むＮ２（窒素）の導入量を低減しなければならない。
【００４９】
つまり、溝Ｄ１の側壁に隣接する領域の半導体基板ＳＢ内に形成する不純物導入層ＩＮ３の注入深さ（厚さ）は、ソース・ドレイン領域と半導体基板ＳＢとの導通を防ぐため、活性領域の端部に形成された不純物導入層ＩＮ３の注入深さ（厚さ）より小さくする必要がある。このとき、活性領域の端部、すなわち溝Ｄ１の側壁に隣接する領域の半導体基板ＳＢ内の上端に形成された不純物導入層ＩＮ３の厚さは、特に活性領域の端部で発生しやすい結晶欠陥の拡大を防ぐため、溝Ｄ１の側壁の近傍において、ソース・ドレイン領域と半導体基板ＳＢとの境界における不純物導入層ＩＮ３の厚さよりも大きくする必要がある。
【００５０】
このように、活性領域の端部に比較的深い注入深さを有する不純物導入層ＩＮ３を形成する領域は、ソース・ドレイン領域内に収める必要がある。溝Ｄ１の側壁のみに着目すれば、当該側壁に沿って形成された不純物導入層ＩＮ３は、当該側壁に隣接する領域の半導体基板ＳＢ内の上端において最も厚さが大きくなる。
【００５１】
このことは、図１に示す抵抗素子においても同様であり、拡散層ＲＤおよびエクステンション領域ＥＸを含む半導体層（抵抗素子）と、半導体基板ＳＢとの導通を防ぐため、溝Ｄ１の側壁に形成する不純物導入層ＩＮ１の当該側壁からの厚さ（深さ）を、活性領域の端部の、不純物導入層ＩＮ１の半導体基板ＳＢの主面からの深さよりも小さくする必要がある。なお、溝Ｄ１の底面に隣接する半導体基板ＳＢ内の不純物導入層ＩＮ３は、ソース・ドレイン領域などの拡散層と半導体基板ＳＢとの導通には関わらないため、比較的深い深さで形成しても構わない。
【００５２】
また、ソース・ドレイン領域が形成された領域の半導体基板ＳＢの表面にＮ２（窒素）を導入し過ぎると、活性領域の体積が減るため、ソース・ドレイン領域を構成する拡散層ＤＦの抵抗値が上昇し、ＭＯＳＦＥＴＱ１の特性が変化する問題が生じる。したがって、ソース・ドレイン領域内に打ち込むＮ２（窒素）の量（数）は極力少ないことが望ましいが、活性領域の端部においては、結晶欠陥の拡大を防ぐためにある程度の厚さの不純物導入層ＩＮ１を形成することが必要となる。つまり、図２１に示すように、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に一様にＮ２（窒素）を打ち込み、活性領域の端部における結晶欠陥の拡大を防ごうとすると、活性領域の端部以外の当該側壁に隣接するソース・ドレイン領域内にＮ２（窒素）が過剰に打ち込まれ、ソース・ドレイン領域の抵抗値が上昇してしまう。したがって、活性領域の端部以外の領域の溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に注入するＮ２（窒素）の量を低減し、当該側壁からの不純物導入層ＩＮ３の厚さを小さくする必要がある。
【００５３】
そこで、本実施の形態の半導体装置では、図１に示すように、不純物導入層ＩＮ１を活性領域の上面の端部に形成し、当該端部の不純物導入層ＩＮ１より薄い厚さの不純物導入層ＩＮ１を、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に形成している。この構造は、後述するように、ハードマスクとして用いる窒化シリコン膜の側壁を、一部除去して活性領域の端部を露出させてから、半導体基板ＳＢの主面に対して垂直にイオン注入をして不純物導入層ＩＮ１を形成することにより得た構造である。つまり、垂直方向からイオン注入を行なっているので、テーパーの付いた溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に打ち込まれるＮ２（窒素）の注入深さは、溝Ｄ１の底面に隣接する半導体基板ＳＢ内および活性領域の端部よりも小さくなる。
【００５４】
よって、本実施の形態の半導体装置では、活性領域と素子分離領域ＥＩとの境界に接する半導体基板ＳＢの上面、すなわち活性領域の端部に、比較的深い深さを有する不純物導入層ＩＮ１を形成することにより、特に活性領域の端部で発生しやすい結晶欠陥の拡がり（成長）を効果的に抑制することができる。また、溝Ｄ１の側壁および底面のそれぞれに隣接する半導体基板ＳＢ内に不純物導入層ＩＮ１を形成することで結晶欠陥の拡がりを防ぎ、かつ、当該側壁に隣接する半導体基板ＳＢ内に過度にＮ２（窒素）が注入されることに起因して、ソース・ドレイン領域または抵抗素子と半導体基板ＳＢとが不純物導入層ＩＮ１を介して導通することを防ぐことができる。また、溝Ｄ１に注入するＮ２（窒素）の量を抑え、ソース・ドレイン領域または抵抗素子の抵抗値が増大することを防ぐことができる。したがって、ＭＯＳＦＥＴＱ１または抵抗素子の特性の変化、または当該特性のばらつきの発生を防ぎ、ＭＯＳＦＥＴＱ１または抵抗素子と半導体基板ＳＢとの導通を防ぐことができるため、半導体装置の信頼性を向上させることができる。
【００５５】
次に、本実施の形態の半導体装置の製造方法を、図２〜図１５を用いて説明する。図２〜図１５は、本実施の形態の半導体装置の製造工程を説明するために示す断面図である。図２〜図１５では、図の左側に、ＭＯＳＦＥＴ形成領域Ａ１を示し、図の右側に抵抗素子形成領域Ｂ１を示している。
【００５６】
まず、図２に示すように、例えば単結晶シリコンからなる半導体基板ＳＢを準備する。続いて、半導体基板ＳＢの主面に、例えば熱酸化法などを用いて酸化シリコン膜Ｏ１を形成した後、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、酸化シリコン膜上に窒化シリコン膜（第１絶縁膜）Ｎ１を形成する。酸化シリコン膜Ｏ１の膜厚は例えば１０ｎｍであり、窒化シリコン膜Ｎ１の膜厚は例えば９０ｎｍである。なお、本願でいう膜厚とは、下地の平面に対して垂直な方向における当該膜の長さ（厚さ）をいうものとする。
【００５７】
次に、図３に示すように、窒化シリコン膜上に、フォトリソグラフィ技術を用いてフォトレジスト膜ＰＲ１のパターンを形成する。ここでは、後の工程で活性領域として残る領域をフォトレジスト膜ＰＲ１で覆い、素子分離領域（不活性領域）を形成する領域をフォトレジスト膜ＰＲ１から露出させる。
【００５８】
次に、図４に示すように、フォトレジスト膜ＰＲ１をマスクとするドライエッチング法を用いて窒化シリコン膜Ｎ１および酸化シリコン膜Ｏ１を加工することで、半導体基板ＳＢの上面の一部を露出させる。
【００５９】
次に、図５に示すように、フォトレジスト膜ＰＲ１をマスクとするドライエッチング法を用いて半導体基板ＳＢの上面の一部を除去することで、半導体基板ＳＢの上面に、半導体基板ＳＢを貫通しない溝Ｄ１を複数形成する。溝Ｄ１の深さ、つまり、半導体基板の最上面から、当該最上面に対して垂直な方向における溝Ｄ１の底面までの距離は、３００ｎｍである。このとき、溝Ｄ１の断面形状は、上部（開口部）から底面に近づくにつれて開口面積が小さくなるようにテーパーが付いた形状となる。つまり、溝Ｄ１の側壁はテーパーが付いている。言い換えれば、溝Ｄ１の側壁は半導体基板ＳＢの主面に対して斜めに形成されており、平面視において活性領域の上面と溝Ｄ１の底面は重ならず、当該側壁は平面視において活性領域の上面と重なっていない。
【００６０】
次に、図６に示すように、酸化シリコン膜Ｏ１および窒化シリコン膜Ｎ１から露出している半導体基板ＳＢの上面、すなわち溝Ｄ１の側壁および底面の表面に、例えば熱酸化法などを用いて酸化シリコン膜Ｏ２を形成する。これにより、半導体基板ＳＢの上面は、酸化シリコン膜Ｏ１、Ｏ２により全て覆われる。ここでは、酸化シリコン膜Ｏ２の膜厚Ｘは１０ｎｍとする。
【００６１】
次に、図７に示すように、熱リン酸溶液を用いて窒化シリコン膜Ｎ１を等方的にウェットエッチングする。このとき、半導体基板ＳＢは酸化シリコン膜Ｏ１、Ｏ２により保護されているため、上記ウェットエッチングにより半導体基板ＳＢがダメージを受けることを防ぐことができる。上記ウェットエッチングにより、窒化シリコン膜Ｎ１は、露出している側壁および上面が等方的に後退するため、膜厚が縮小し、また、半導体基板ＳＢの主面に沿う方向における幅が縮小する。
【００６２】
ここでは、窒化シリコン膜Ｎ１の側壁が、上記ウェットエッチング工程により半導体基板ＳＢの主面に沿う方向において後退する距離（以下、単に後退量という）をＹ１とする。つまり、後退量Ｙ１は、上記ウェットエッチング工程を行う前の窒化シリコン膜Ｎ１の端、すなわち活性領域の端から、上記ウェットエッチングにより後退した窒化シリコン膜Ｎ１の端部までの距離を示す値である。したがって、図７の断面図では、活性領域の端部の上面は、溝Ｄ１から窒化シリコン膜Ｎ１までの間のＹ１の長さだけ、窒化シリコン膜Ｎ１から露出している。
【００６３】
本実施の形態において、半導体基板ＳＢの主面に沿う方向における活性領域の上面の最小の幅をＷ１とし、抵抗素子形成領域Ｂ１での活性領域の最小の幅をＷ２とした場合、半導体基板ＳＢの主面に沿う方向における窒化シリコン膜Ｎ１の後退量Ｙ１の値を、以下の式の範囲とする。
【００６４】
Ｘ／２≦Ｙ１≦Ｗ１×（１／１０）    （１）
Ｙ１≦Ｗ２×（１／４）    （２）
上述したようにＸは酸化シリコン膜Ｏ２の膜厚であり、Ｙ１は上記ウェットエッチングにより窒化シリコン膜Ｎ１の側壁の一部を除去して後退させた距離である。つまり、式（１）に示すように、後退量Ｙ１は、溝Ｄ１の側壁および底面を覆う酸化シリコン膜の膜厚Ｘの半分以上の大きさであり、活性領域の最小の幅Ｗ１の１０分の１以下の大きさである。
【００６５】
このように、後退量Ｙ１は、酸化シリコン膜Ｏ２の膜厚Ｘの２分の１以上の大きさである必要がある。これは、図８を用いて後に説明するＮ２（窒素）のイオン注入工程において、活性領域の上面に不純物が打ち込まれるようにするためである。具体的な理由を、以下に述べる。
【００６６】
図６を用いて説明した工程において、Ｓｉ（シリコン）からなる半導体基板ＳＢを酸化して、溝Ｄ１の側壁に酸化シリコン膜Ｏ２を形成する場合、Ｏ（酸素）と半導体基板ＳＢの表面のＳｉ（シリコン）とが化合して酸化シリコン膜が形成される。このとき、半導体基板ＳＢの表面は、形成される酸化シリコン膜Ｏ２の膜厚の５分の２程度の膜厚が、酸化シリコン膜Ｏ２を構成する成分として消費され、後退する。つまり、本願では膜厚Ｘが１０ｎｍの酸化シリコン膜Ｏ２を形成する工程において、その下地の半導体基板ＳＢの主面は、４ｎｍ程度後退している。
【００６７】
したがって、図７に示す工程において、溝Ｄ１の側壁の上端の表面は、酸化シリコン膜Ｏ２の形成により４ｎｍ程度後退し、窒化シリコン膜Ｎ１の端部の底面の一部は半導体基板ＳＢから露出している。つまり、窒化シリコン膜Ｎ１の端部は溝Ｄ１上にひさし状に飛び出しているため、このような状態から、上記ウェットエッチング工程により窒化シリコン膜の側壁を４ｎｍ程度後退させても、活性領域の表面は窒化シリコン膜Ｎ１から露出しない。
【００６８】
上記ウェットエッチング工程により窒化シリコン膜Ｎ１から活性領域の上面を露出させるのは、図８を用いて後述するイオン注入工程により、活性領域の端部の上面に不純物を打ち込んで双晶を形成し、結晶欠陥の拡大を防ぐためである。したがって、活性領域の端部の上面に不純物を打ち込むためには、後退量Ｙ１を酸化シリコン膜Ｏ２の膜厚Ｘの２分の１以上とし、活性領域の表面が露出するようにする必要がある。
【００６９】
また、式（１）に示したように、後退量Ｙ１は、活性領域の最小の幅Ｗ１の１０分の１以下の大きさである必要がある。これは、図８を用いて後述する活性領域の端部に対するイオン注入工程により、Ｎ２（窒素）などの不純物が活性領域に過度に注入した際に、後にＭＯＳＦＥＴ形成領域Ａ１に形成するＭＯＳＦＥＴのソース・ドレイン領域の体積が減り、当該ＭＯＳＦＥＴのチャネルの電流が減少することを防ぐ必要があるためである。つまり、図８を用いて後述するイオン注入工程により、活性領域にＮ２（窒素）などの不純物を打ち込む範囲は、活性領域の端部から、幅Ｗ１の１０％の距離までの範囲であれば、ＭＯＳＦＥＴのチャネル電流の減少は無視できる大きさとなり問題が生じない。ここで、活性領域の最小の幅Ｗ１は、例えば１４０ｎｍである。また、後退量Ｙ１は例えば５ｎｍ〜６ｎｍである。
【００７０】
また、式（２）に示すように、後退量Ｙ１は、抵抗素子形成領域Ｂ１内での活性領域の最小の幅Ｗ２の４分の１以下の大きさとする。これは、抵抗素子の抵抗値が過度に高くなることを防ぐためである。仮に、抵抗素子を形成する活性領域の全面にＮ２（窒素）などの不純物を打ち込んだ場合、すなわち、抵抗素子を形成する活性領域の幅Ｗ２の全てに不純物導入層を形成した場合、抵抗素子の抵抗は１０％上昇するが、許容される抵抗素子の抵抗値の上昇率は５％であり、当該抵抗値が５％より大きく上昇すると、抵抗素子の信頼性が低下する。
【００７１】
上述したように、活性領域の全面に不純物導入層を形成した場合、抵抗素子の抵抗は１０％上昇するため、活性領域の全面のうち、半分の面積に不純物導入層を形成した場合、抵抗素子の抵抗は５％上昇する。つまり、幅Ｗ２の２分の１の領域に、不純物導入層を形成した場合、抵抗素子の抵抗は５％上昇する。したがって、抵抗素子形成領域Ｂ１の一方の端部から、活性領域の最小の幅Ｗ２の４分の１以下の範囲に不純物導入層ＩＮ１を形成すれば、抵抗素子の抵抗値が過度に高くなることを防ぐことができ、半導体装置の信頼性が低下することを防ぐことができる。例えば、幅Ｗ２が５００ｎｍであるとき、式（２）のみを考慮する場合は、幅Ｙ１の最大値は１２５ｎｍとする。
【００７２】
なお、抵抗素子形成領域Ｂ１においても、Ｘ、Ｙ１、Ｗ１の関係は式（１）に示す通りにする。つまり、抵抗素子形成領域Ｂ１では式（１）、式（２）の両方を適用する。これは、ＭＯＳＦＥＴ形成領域Ａ１と同様に、結晶欠陥の拡大を防ぎ、かつ、後の工程で活性領域に形成する拡散層ＲＤからなる抵抗素子の特性が変化することを防ぐためである。なお、図７では、図を分かりやすくするために、ＭＯＳＦＥＴ形成領域Ａ１の活性領域の幅Ｗ１を広く示しているが、幅Ｗ１はＭＯＳＦＥＴ形成領域Ａ１および抵抗素子形成領域Ｂ１を含む半導体基板ＳＢ上の全ての活性領域の幅の内の最も小さい幅を示すものであるため、実際にはＷ１≦Ｗ２となる。
【００７３】
次に、図８に示すように、イオン注入法により、半導体基板ＳＢの主面に対して垂直な方向から、半導体基板ＳＢの主面に向かってＮ２（窒素）を打ち込むことで、半導体基板ＳＢの主面に不純物導入層ＩＮ１を形成する。このとき、活性領域の上面のうち、端部以外の領域はハードマスクである窒化シリコン膜Ｎ１により覆われているため、上記注入工程では、Ｎ２（窒素）は酸化シリコン膜Ｏ１、Ｏ２を透過して、溝Ｄ１の底面、側壁および窒化シリコン膜Ｎ１から露出する活性領域の上面に向かって打ち込まれる。Ｎ２（窒素）の打ち込み条件は、例えば２０ｋｅＶ、２×１０１５／ｃｍ２とする。
【００７４】
不純物導入層ＩＮ１を形成するために打ち込む不純物は、Ｎ（窒素）に限らず、Ａｒ（アルゴン）またはＦ（フッ素）であっても良い。Ａｒ（アルゴン）またはＦ２（フッ素）を半導体基板ＳＢにイオン注入して不純物導入層ＩＮ１を形成する場合であっても、打ち込みう条件はＮ２（窒素）の場合と同様とすることができる。
【００７５】
ここでは、図１を用いて説明したように、半導体基板ＳＢの主面に対して垂直な方向において、活性領域の上面の端部の不純物導入層ＩＮ１の厚さＬ１、すなわちＮ２（窒素）を打ち込んだ深さは、溝Ｄ１の底面に隣接する領域の半導体基板ＳＢ内の不純物導入層ＩＮ１の厚さＬ３とほぼ同じである。また、溝Ｄ１のテーパーの付いた側壁に対して垂直な方向における不純物導入層ＩＮ１の厚さＬ２は、溝Ｄ１の側壁に対して垂直な方向における当該側壁に隣接する領域の半導体基板ＳＢ内の上端の不純物導入層ＩＮ１の厚さＬ４よりも小さく、厚さＬ１よりも小さい。
【００７６】
このように、不純物導入層ＩＮ１は、溝Ｄ１の底面、側壁、および活性領域の上面の端部に沿って連続的に形成される。不純物導入層ＩＮ１の厚さ（深さ）は、溝Ｄ１の側壁に隣接する領域よりも、溝Ｄ１の側壁に隣接する領域の上端を含む活性領域の端部または溝Ｄ１の底面に隣接する領域の方が大きい。溝Ｄ１の側壁に隣接する領域の半導体基板ＳＢ内に形成された不純物導入層ＩＮ１であって、当該側壁に隣接する領域の半導体基板ＳＢ内の上端を除く領域の不純物導入層ＩＮ１の厚さＬ２は比較的小さい。これは、Ｎ２（窒素）の打ち込みを、半導体基板ＳＢの主面に対して斜めでなく垂直な方向から行っているためである。上記のような不純物導入層ＩＮ１の構造は、ＭＯＳＦＥＴ形成領域Ａ１および抵抗素子形成領域Ｂ１のいずれの領域においても同様である。
【００７７】
なお、例えば厚さＬ１、Ｌ３はそれぞれ３０ｎｍであり、厚さＬ２は例えば４ｎｍである。また、ソース・ドレイン領域の半導体基板ＳＢの主面からの接合深さは、例えば５０ｎｍまたは６０ｎｍ程度である。また、半導体基板ＳＢの主面に沿う方向における活性領域の端部の不純物導入層ＩＮ１の幅Ｙ２は、例えば５ｎｍまたは６ｎｍである。
【００７８】
不純物導入層ＩＮ１は、半導体基板ＳＢの表面に生じた結晶欠陥が、熱工程などにより半導体基板ＳＢの内部に延びることを防ぐために形成する領域であり、不純物導入層ＩＮ１中には、上記したＮ２（窒素）の打ち込みにより双晶が形成されている。上述したように、双晶は結晶欠陥が基板内に拡がるのを止める役割を有しており、結晶欠陥の発生および拡がりが顕著な活性領域の端部においては、特に効果的に結晶欠陥の拡大を防ぐことができる。本実施の形態の半導体装置の製造方法の大きな特徴は、上記のように窒化シリコン膜Ｎ１の側壁を後退させ（図７参照）、Ｎ２（窒素）などの不純物を半導体基板ＳＢの主面に対して垂直に打ち込むことにある（図８参照）。
【００７９】
次に、図９に示すように、例えばＣＶＤ法により、半導体基板ＳＢの上面の全面上に、膜厚が６００ｎｍの酸化シリコン膜Ｏ３を形成（堆積）する。これにより、深さが３００ｎｍである溝Ｄ１内は、酸化シリコン膜Ｏ３により完全に埋め込まれる。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて酸化シリコン膜Ｏ３および窒化シリコン膜Ｎ１を研磨することにより、酸化シリコン膜Ｏ３および窒化シリコン膜Ｎ１のそれぞれの上面を平坦化する。なお、このとき窒化シリコン膜Ｎ１を完全に除去せず、酸化シリコン膜Ｏ１が露出しないようにする。
【００８０】
次に、図１０に示すように、窒化シリコン膜Ｎ１を、熱リン酸溶液を用いたウェットエッチングにより除去した後、酸化シリコン膜Ｏ１を除去して半導体基板ＳＢの主面の活性領域の上面を露出させる。これにより、半導体基板ＳＢの主面に開口する溝Ｄ１内には、溝Ｄ１の側壁上および底面上に形成された酸化シリコン膜Ｏ２と、埋め込み酸化膜である酸化シリコン膜Ｏ３とからなる素子分離領域ＥＩが形成される。この後、溝Ｄ１を完全に埋め込んだ酸化シリコン膜Ｏ３を焼き締めるため、９５０℃〜１１００℃程度の加熱（アニール）工程を行う。
【００８１】
上記酸化シリコン膜Ｏ３の焼き締め工程では、溝Ｄ１内に埋め込まれた酸化シリコン膜に加えて、加熱により溝Ｄ１の表面に酸化シリコン膜がさらに形成されるため、素子分離領域ＥＩが膨張しようとする。これにより、半導体基板ＳＢに応力が加わり、特に活性領域の上面と素子分離領域ＥＩとの境界の近傍の半導体基板ＳＢ、すなわち活性領域の端部に強い応力が加わる。これに起因して、活性領域の端部の表面には、溝Ｄ１の底面または側壁のそれぞれに隣接する半導体基板ＳＢ内などの他の領域に比べて、結晶欠陥が発生しやすくなるため、半導体基板ＳＢの内部には、活性領域の端部から結晶欠陥が拡がりやすくなる問題が生じる。
【００８２】
次に、図１１に示すように、熱酸化法により、半導体基板ＳＢの主面に酸化シリコン膜Ｏ４を形成する。続いて、ＣＶＤ法を用いて、酸化シリコン膜Ｏ４上に、ポリシリコン膜Ｐ１を形成（堆積）する。酸化シリコン膜Ｏ４は後の工程でゲート絶縁膜となる膜であり、９００℃〜１２００℃程度の加熱工程により形成する。
【００８３】
次に、図１２に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてポリシリコン膜Ｐ１および酸化シリコン膜Ｏ４を加工し、半導体基板ＳＢの主面を露出させる。これにより、ＭＯＳＦＥＴ形成領域Ａ１の活性領域の上面上に、酸化シリコン膜Ｏ４からなるゲート絶縁膜ＧＦを介して、ポリシリコン膜Ｐ１からなるゲート電極ＧＥを形成する。抵抗素子形成領域Ｂ１には、ポリシリコン膜Ｐ１からなるパターンは形成しない。
【００８４】
次に、図１３に示すように、ゲート電極ＧＥをマスクとしたイオン注入法により、ＭＯＳＦＥＴ形成領域Ａ１および抵抗素子形成領域Ｂ１の半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を比較的低濃度で打ち込むことにより、ｎ型の半導体層であるエクステンション領域ＥＸを複数形成する。ＭＯＳＦＥＴ形成領域Ａ１のエクステンション領域ＥＸは、平面視においてゲート電極ＧＥを挟むように対になって半導体基板ＳＢの主面に形成される。抵抗素子形成領域Ｂ１のエクステンション領域ＥＸは、素子分離領域ＥＩから露出している半導体基板の主面、すなわち活性領域の上面に形成される。
【００８５】
その後、半導体基板ＳＢの上面の全面上に、例えばＣＶＤ法を用いて、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜からなる絶縁膜を６０ｎｍの膜厚で形成（堆積）してゲート電極ＧＥを覆った後、ドライエッチング法により当該絶縁膜を一部除去し、ゲート電極ＧＥの上面および半導体基板ＳＢの上面を露出させる。これにより、当該絶縁膜からなるサイドウォールＳＷを、ゲート電極ＧＥの両側の側壁に自己整合的に形成する。なお、抵抗素子形成領域Ｂ１にはゲート電極ＧＥのようなパターンは無いため、サイドウォールＳＷは形成されない。
【００８６】
続いて、ゲート電極ＧＥおよびサイドウォールＳＷをマスクとしたイオン注入法により、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を比較的高濃度で打ち込むことにより、ｎ型の半導体層である拡散層ＤＦを複数形成する。ＭＯＳＦＥＴ形成領域Ａ１の拡散層ＤＦは、平面視においてゲート電極ＧＥを挟むように対になって半導体基板ＳＢの主面に形成される。これにより、エクステンション領域ＥＸおよび拡散層ＤＦからなるソース・ドレイン領域と、ゲート電極ＧＥとを有するＭＯＳＦＥＴＱ１をＭＯＳＦＥＴ形成領域Ａ１に形成する。ソース・ドレイン領域は、高濃度の不純物を含む拡散層ＤＦと、拡散層ＤＦよりもｎ型不純物（例えばＡｓ（ヒ素））の濃度が低いエクステンション領域ＥＸとを含むＬＤＤ（Lightly Doped Drain）構造を有している。
【００８７】
また、上記イオン注入により、抵抗素子形成領域Ｂ１の活性領域の半導体基板ＳＢの上面に、拡散層ＲＤを形成する。ただし、拡散層ＲＤを形成するためのイオン注入工程は、拡散層ＤＦを形成するための上記イオン注入工程と同一の工程で行う必要はなく、別々の注入工程で拡散層ＤＦ、ＲＤを形成してもよい。ただし、拡散層ＤＦ、ＲＤはいずれもエクステンション領域ＥＸよりも高い濃度のｎ型不純物（例えばＡｓ（ヒ素））を含んでいる。これにより、抵抗素子形成領域Ｂ１の活性領域に、拡散層ＲＤおよびエクステンション領域ＥＸからなる抵抗素子が形成される。
【００８８】
ここでは、拡散層ＤＦ、ＲＤはエクステンション領域ＥＸよりも浅い深さで形成しているが、拡散層ＤＦ、ＲＤの深さはエクステンション領域ＥＸより深くてもよい。ただし、ソース・ドレイン領域および抵抗素子をそれぞれ構成する半導体層の深さは、活性領域の端部の上面に形成された不純物導入層ＩＮ１の深さ（図８に示す厚さＬ１）よりも深くする必要がある。これは、活性領域の端部の不純物導入層ＩＮ１よりもソース・ドレイン領域の深さが浅い場合、半導体基板ＳＢと素子分離領域ＥＩの側壁との界面近傍において、半導体基板ＳＢとソース・ドレイン領域とが、比較的深い深さでＮ２（窒素）が導入された不純物導入層ＩＮ１を介して導通し、ソース・ドレイン領域および半導体基板ＳＢ間にリーク電流が流れる虞があるためである。
【００８９】
つまり、半導体基板ＳＢとソース・ドレイン領域との境界に、Ｎ２（窒素）が多く導入された不純物導入層ＩＮ１が形成されていると、リークが生じる虞があるため、半導体基板ＳＢとソース・ドレイン領域との境界に導入するＮ２（窒素）の量は少ない方がよい。活性領域の端部において、結晶欠陥の拡大を防ぐために必要な不純物導入層ＩＮ１の厚さがＬ１である場合、ソース・ドレイン領域と半導体基板ＳＢとの境界を含む溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に、厚さＬ１以上の不純物導入層ＩＮ１を形成すると、上記リークが起きる可能性が非常に高くなる。
【００９０】
したがって、半導体基板ＳＢとソース・ドレイン領域との境界である溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に形成する不純物導入層ＩＮ１の厚さは、活性領域の端部の不純物導入層ＩＮ１の厚さよりも薄くする必要がある。本実施の形態では、図１３に示すように、活性領域の端部の上面に形成した不純物導入層ＩＮ１よりも深い深さで拡散層ＤＦ、ＲＤおよびエクステンション領域ＥＸを形成している。
【００９１】
なお、本願でいうソース・ドレイン領域の接合深さとは、拡散層ＤＦおよびエクステンション領域ＥＸの両方を含む領域の接合深さのことである。したがって、溝Ｄ１の側壁の近傍におけるソース・ドレイン領域と半導体基板ＳＢとの境界とは、拡散層ＤＦおよびエクステンション領域ＥＸのうち、深さが深い方の半導体層と半導体基板ＳＢとの境界をいう。このような境界においては、Ｎ２（窒素）などの導入によりリーク電流が流れやすくなるため、上記境界近傍に注入される不純物の量を低減する必要がある。
【００９２】
上記のように、本実施の形態では、ＭＯＳＦＥＴ形成領域Ａ１の溝Ｄ１の側壁に隣接する半導体基板ＳＢ内において、半導体基板ＳＢとソース・ドレイン領域との境界に形成した不純物導入層ＩＮ１の厚さを、活性領域の端部の不純物導入層ＩＮ１の厚さよりも小さくすることにより、半導体基板ＳＢとソース・ドレイン領域との間でリーク電流が流れることを防ぐことを可能としている。
【００９３】
同様に、抵抗素子形成領域Ｂ１の溝Ｄ１の側壁に隣接する半導体基板ＳＢ内において、半導体基板ＳＢと抵抗素子との境界に形成した不純物導入層ＩＮ１の厚さを、活性領域の端部の不純物導入層ＩＮ１の厚さよりも小さくすることにより、半導体基板ＳＢと抵抗素子との間でリーク電流が流れることを防ぐことを可能としている。ここでいう抵抗素子とは、拡散層ＲＤおよびエクステンション領域ＥＸを含む半導体層である。したがって、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内における抵抗素子と半導体基板ＳＢとの境界とは、拡散層ＲＤおよびエクステンション領域ＥＸのうち、深さが深い方の半導体層と半導体基板ＳＢとの境界をいう。
【００９４】
なお、拡散層ＤＦ、ＲＤを形成した場合、拡散層ＤＦ、ＲＤを形成するために半導体基板ＳＢに不純物を打ち込んだため、当該不純物が打ち込まれた領域の半導体基板ＳＢは、結晶性が乱れている。したがって、乱れた結晶を元の完全な単結晶に戻すために、拡散層ＤＦ、ＲＤの形成後、高温のアニールを行う。半導体基板ＳＢを構成するＳｉ原子は、９００℃程度の高温になると結晶内での動きが激しくなり、乱れていた位置から元の単結晶になるように移動するため、ここでは９００℃程度のアニールを行う。
【００９５】
次に、図１４に示すように、周知のサリサイド技術を用いて、ゲート電極ＧＥ、ゲート絶縁膜ＧＦ、サイドウォールＳＷおよび素子分離領域ＥＩから露出している半導体基板ＳＢの主面およびゲート電極ＧＥの上面にシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、半導体基板ＳＢ上に、例えばスパッタ法などを用いてＣｏ（コバルト）などの金属膜を形成した後、熱処理により当該金属膜とシリコン膜とを反応させて形成する。この熱処理では、例えば３５０〜１２００℃程度の温度で半導体基板ＳＢを加熱する。これにより、上記金属膜と半導体層とが反応して、拡散層ＤＦおよびゲート電極ＧＥのそれぞれの上面にシリサイド層Ｓ１が形成される。その後、反応せずに残った上記金属膜を除去する。
【００９６】
ただし、この工程において、抵抗素子の上面の全面にはシリサイド層Ｓ１は形成しない。抵抗素子は、半導体基板ＳＢの上面に形成した半導体層の抵抗率を利用する素子であるため、その上面の全面に亘って低抵抗なシリサイド層Ｓ１を形成すると、抵抗素子としての機能が損なわれる。したがって、抵抗素子の上面、すなわち拡散層ＲＤの上面には、コンタクトプラグを接続する一部の領域を除いて、上面にシリサイド層Ｓ１を形成しない。なお、拡散層ＲＤの上面には、図示していない領域においてシリサイド層を形成している。
【００９７】
拡散層ＲＤ上にシリサイド層Ｓ１を形成しない方法としては、例えば、上記金属膜を形成する前に、抵抗素子形成領域Ｂ１の半導体基板ＳＢの上面を、絶縁膜からなるハードマスク（図示しない）により覆う方法が考えられる。
【００９８】
その後、半導体基板ＳＢ上に、エッチングストッパ膜ＥＳおよび層間絶縁膜ＩＬ１を、例えばＣＶＤ法を用いて順次形成する。エッチングストッパ膜ＥＳは例えば窒化シリコン膜からなり、層間絶縁膜ＩＬ１は例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ１はエッチングストッパ膜ＥＳよりも膜厚を厚く形成し、その上面の高さが、いずれの領域においてもゲート電極ＧＥの上面より高くなるようにする。続いて、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて平坦化した後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ１およびエッチングストッパ膜ＥＳを貫通して各シリサイド層Ｓ１の上面を露出させるコンタクトホールを複数形成する。なお、ゲート電極ＧＥの直上のコンタクトホールは、図１４に示していない他の領域に形成されている。
【００９９】
続いて、上記複数のコンタクトホールのそれぞれの内部に、例えば主にＷ（タングステン）を含むコンタクトプラグ（接続部材）ＣＰを形成する。具体的には、半導体基板ＳＢ上にスパッタ法および電解メッキ法などを用いて形成した金属膜により各コンタクトホールを完全に埋め込んだ後、層間絶縁膜ＩＬ１上の余分な当該金属膜を除去して層間絶縁膜ＩＬ１の上面を露出させることにより、各コンタクトホールのそれぞれの内部に残された当該金属膜からなるコンタクトプラグＣＰを形成する。
【０１００】
次に、図１５に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて、例えばＳｉＯＣからなる層間絶縁膜ＩＬ２を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬ２を貫通してコンタクトプラグＣＰの上面を露出させる配線溝を複数形成する。続いて、層間絶縁膜ＩＬ２および各配線溝を覆うように、スパッタ法および電解メッキ法などを用いて形成した金属膜により各配線溝を完全に埋め込んだ後、層間絶縁膜ＩＬ２上の余分な当該金属膜を除去して層間絶縁膜ＩＬ２の上面を露出させることで、各配線溝のそれぞれの内部に残された当該金属膜からなる配線ＷＲ１を形成する。これにより、本実施の形態の半導体装置が完成する。なお、ゲート電極ＧＥおよび抵抗素子に接続されるコンタクトプラグＣＰおよび配線ＷＲ１は、図示していない他の領域に形成している。
【０１０１】
以下に、本実施の形態の半導体装置の製造方法の効果について説明する。
【０１０２】
半導体基板の主面に素子分離領域を有する半導体装置では、半導体装置の製造工程において、素子分離領域の近傍の活性領域の端部に結晶欠陥（結晶の転位）が生じやすく、その後の加熱工程により当該結晶欠陥が半導体基板内部に延びることで、当該結晶欠陥（転位）を介して接合リークが生じ、半導体素子が正常に動作しなくなる問題がある。また、上記欠陥により、半導体素子の特性のばらつきが生じる問題がある。
【０１０３】
結晶欠陥が拡がる原因となる上記加熱工程には、例えば、図１０を用いて説明した、酸化シリコン膜Ｏ３を焼き締める加熱工程、図１１を用いて説明した、後の工程でゲート絶縁膜となる酸化シリコン膜Ｏ４を形成するための熱酸化工程、図１３を用いて説明した、拡散層ＤＦ、ＲＤの焼き締め工程、または図１４を用いて説明した、シリサイド層Ｓ１を形成するための加熱工程が挙げられる。
【０１０４】
半導体基板に開口された溝の表面に上記のような欠陥が発生じた場合に、当該欠陥が半導体基板内に拡がることを防ぐため、本実施の形態では、図８に示すように、半導体基板ＳＢの表面にＮ２（窒素）を打ち込むことで、不純物導入層ＩＮ１を形成している。不純物導入層ＩＮ１には上述した双晶が形成されている。このように、半導体基板ＳＢの表面に、結晶性が乱れている領域である双晶を故意に形成することにより、結晶欠陥（転位）が半導体基板ＳＢの内部に延びることを防ぐことができる。
【０１０５】
上述したように、結晶欠陥は、素子分離領域ＥＩの膨張に起因する応力の発生などにより、活性領域の端部において特に広がりやすい性質を有するため、結晶欠陥の拡がりを効果的に防ぐためには、不純物導入層ＩＮ１を構成する不純物（例えばＮ２（窒素））を、活性領域の端部に打ち込むことが重要となる。
【０１０６】
Ｎ２（窒素）を打ち込む際には、図６に示したように、活性領域の全面を覆う窒化シリコン膜Ｎ１のようなマスクを形成した後、半導体基板の主面に対して垂直な方向からイオン注入をして不純物導入層を形成することが考えられる。しかしこの場合、活性領域の端部が上記マスクにより覆われたままであるため、当該端部にはＮ２（窒素）が打ち込まれない。これに対して、比較例として図２２に示すように、斜めイオン注入法を用いて不純物導入層ＩＮ３を形成する方法が考えられる。図２２に示すように斜めイオン注入法を用いてＮ２（窒素）を半導体基板ＳＢに撃ちこめば、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内の上端に不純物導入層ＩＮ３を形成することができると考えられる。このようにして、活性領域の端部により多くのＮ２（窒素）を打ち込む方法が考えられる。
【０１０７】
しかし、斜めイオン注入法を用いて不純物導入層ＩＮ３を形成した場合、溝Ｄ１の側壁に隣接する半導体基板ＳＢの表面にＮ２（窒素）が過度に打ち込まれるため、活性領域の端部の結晶欠陥を抑えるために必要な量の不純物を打ち込もうとすると、その分、溝Ｄ１の側壁の全面に隣接する半導体基板ＳＢ内に形成される不純物導入層ＩＮ３の厚さも大きくなる。この場合、ソース・ドレイン領域と半導体基板ＳＢとの境界に、リーク電流が発生の原因となる不純物（例えばＮ２（窒素））の打ち込みが過度に行われることとなり、不純物導入層ＩＮ３を介してソース・ドレイン領域と半導体基板ＳＢとが導通する問題が生じる。このような導通を防ぐためには、溝Ｄ１の側壁において、ソース・ドレイン領域と半導体基板ＳＢとの境界に打ち込む不純物の量を低減し、不純物導入層ＩＮ３の厚さを小さくしなければならない。
【０１０８】
本実施の形態では、図７を用いて説明した工程において、不純物導入層ＩＮ１を形成するためのイオン注入の際のマスクとなる窒化シリコン膜Ｎ１の表面の一部を、ウェットエッチングにより除去することで、窒化シリコン膜Ｎ１の幅を狭め、活性領域の端部の上面を窒化シリコン膜Ｎ１から露出させている。その後、図８を用いて説明した工程で、半導体基板ＳＢの主面に対して垂直な方向から不純物（例えばＮ２（窒素））を打ち込んでいるため、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に殆ど当該不純物を打ち込まず、かつ、活性領域の端部に当該不純物を打ち込んで不純物導入層ＩＮ１を形成することができる。
【０１０９】
この方法では、図２２を用いて説明した比較例のように、溝Ｄ１の側壁に向かって斜めイオン注入法によりイオン注入を行って活性領域端部に不純物を導入するのではなく、半導体基板ＳＢの上面に直接Ｎ２（窒素）を打ち込んでいるため、活性領域の端部の表面に確実に不純物を打ち込むことができる。また、活性領域の上面に不純物導入層ＩＮ１を形成する範囲の調整、すなわち、半導体基板ＳＢの主面に沿う方向における、活性領域の上面の端部の不純物導入層ＩＮ１の幅の調整は、図７を用いて説明したエッチング工程における窒化シリコン膜Ｎ１の側壁の後退量を制御することで行うことができる。このため、結晶欠陥の拡大特性または基板上に形成する素子の特性などに応じて、活性領域の端部に形成する不純物導入層ＩＮ１の面積を調整することが容易となる。
【０１１０】
このように、マスクである窒化シリコン膜Ｎ１の側壁を後退させた後に、半導体基板ＳＢの主面に対して垂直な方向からイオン注入を行うことで、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に形成する不純物導入層ＩＮ１の注入深さ（厚さ）を、活性領域の端部に形成された不純物導入層ＩＮ１の注入深さ（厚さ）より小さくすることができる。これにより、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内であって、ソース・ドレイン領域と半導体基板ＳＢとの境界の近傍に打ち込む不純物（例えばＮ２（窒素））の量を低減することができるため、図２２を用いて説明した比較例の方法に形成するＭＯＳＦＥＴ（図２１参照）とは異なり、ソース・ドレイン領域と半導体基板ＳＢとの導通を防ぐことができる。
【０１１１】
このことは、図１に示す抵抗素子においても同様であり、拡散層ＲＤおよびエクステンション領域ＥＸを含む半導体層（抵抗素子）と、半導体基板ＳＢとの導通を防ぐため、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に形成する不純物導入層ＩＮ１の厚さ（深さ）を、活性領域の端部よりも小さくすることで、上記比較例とは異なり、抵抗素子と半導体基板ＳＢとの間の導通を防ぐことができる。
【０１１２】
また、ソース・ドレイン領域が形成された領域の半導体基板ＳＢの表面にＮ２（窒素）を導入し過ぎると、活性領域の体積が減るため、ソース・ドレイン領域を構成する拡散層ＤＦの抵抗値が上昇し、図１５に示すＭＯＳＦＥＴＱ１の特性が変化する問題が生じる。したがって、ソース・ドレイン領域内に打ち込むＮ２（窒素）の量（数）は極力少ないことが望ましいが、活性領域の端部においては、結晶欠陥の拡大を防ぐためにある程度の厚さの不純物導入層ＩＮ１が必要となる。
【０１１３】
つまり、図２１、図２２に示すように、斜めイオン注入法により溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に一様にＮ２（窒素）を打ち込み、活性領域の端部における結晶欠陥の拡大を防ごうとすると、活性領域の端部以外の当該側壁に隣接する半導体基板ＳＢ内にＮ２（窒素）が過剰に打ち込まれ、ソース・ドレイン領域の抵抗値が上昇してしまう。このような問題は抵抗素子形成領域Ｂ１でも同様に生じる。
【０１１４】
これに対し、本実施の形態の半導体装置では、上述したように、活性領域の端部に対して、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に打ち込まれるＮ２（窒素）の量を低減し、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内の不純物導入層ＩＮ１の厚さを小さくしている。これにより、ソース・ドレイン領域内または抵抗素子内に形成される不純物導入層ＩＮ１の厚さを低減し、ＭＯＳＦＥＴＱ１のソース・ドレイン領域または抵抗素子の抵抗値が上昇することを防ぐことができる。
【０１１５】
以上に述べたように、本実施の形態の半導体装置の製造工程を用いれば、活性領域の端部に、比較的深い深さを有する不純物導入層ＩＮ１を形成することにより、特に活性領域の端部で発生しやすい結晶欠陥の拡がり（転位の成長）を効果的に抑制することができる。これにより、成長した転位を介して接合リークが生じ、半導体素子が正常に動作しなくなることを防ぐことができる。
【０１１６】
また、溝Ｄ１の側壁に隣接する半導体基板ＳＢ内に不純物導入層ＩＮ１を形成することで結晶欠陥の拡がりを防ぎ、かつ、当該側壁に隣接する半導体基板ＳＢ内に過度にＮ２（窒素）が注入されることに起因して、ソース・ドレイン領域と半導体基板ＳＢとが不純物導入層ＩＮ１を介して導通することを防ぐことができる。また、溝Ｄ１に注入するＮ２（窒素）の量を抑え、ソース・ドレイン領域の抵抗値が増大することを防ぐことができる。
【０１１７】
したがって、ＭＯＳＦＥＴＱ１の特性の変化、またはばらつきの発生を防ぎ、ＭＯＳＦＥＴＱ１と半導体基板ＳＢとの導通を防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１１８】
続いて、以下に、図１７を用いて、本実施の形態の半導体装置の製造方法の変形例を示す。図１７は、本実施の形態の半導体装置の製造方法の変形例を説明するために示す、製造工程中の半導体装置の断面図である。図１７では、図２〜図１５と同様に、図の左側にＭＯＳＦＥＴ形成領域Ａ１を示し、図の右側に抵抗素子形成領域Ｂ１を示している。
【０１１９】
変形例の製造工程では、まず図２〜図５を用いて説明した工程と同様の工程を行う。すなわち、半導体基板ＳＢ上にハードマスクを形成した後に、半導体基板ＳＢの上面に溝Ｄ１を形成する。
【０１２０】
次に、図１７に示すように、熱酸化法などを用いて、窒化シリコン膜Ｎ１および酸化シリコン膜Ｏ１から露出している半導体基板ＳＢの表面に、酸化シリコン膜Ｏ２ａを形成する。ここで、酸化シリコン膜Ｏ２ａの膜厚は例えば２ｎｍであり、図６で形成した酸化シリコン膜Ｏ２よりも膜厚が薄い。酸化シリコン膜Ｏ２ａは、後の工程で窒化シリコン膜Ｎ１の表面の一部を除去し、窒化シリコン膜Ｎ１から活性領域の端部を露出させるエッチング工程において、半導体基板ＳＢの表面を保護する役割を有する。具体的には、酸化シリコン膜Ｏ２ａは溝Ｄ１の底面上および側壁上に形成される。
【０１２１】
次に、図７を用いて説明した工程と同様のウェットエッチング工程により、窒化シリコン膜Ｎ１の側壁および上面のそれぞれを後退させることで、窒化シリコン膜Ｎ１の幅を小さくし、窒化シリコン膜Ｎ１から活性領域の端部を露出させる。このウェットエッチング工程で用いる溶液（例えば熱リン酸溶液）から半導体基板ＳＢを保護するためには、半導体基板ＳＢの表面に２ｎｍ程度の酸化シリコン膜があれば足りる。この変形例の製造工程では、酸化シリコン膜Ｏ２ａを形成することで、窒化シリコン膜Ｎ１を一部除去するウェットエッチングに晒された半導体基板ＳＢの表面が、ダメージを受けることを防ぐことを可能としている。
【０１２２】
その後、半導体基板ＳＢに熱を加えることで、溝Ｄ１の表面に形成された酸化シリコン膜Ｏ２ａの膜厚を厚くすることで、膜厚が１０ｎｍ程度の酸化シリコン膜Ｏ２を形成し、図７に示す構造を得る。この場合、窒化シリコン膜Ｎ１の表面を一部除去する上記ウェットエッチングにより、窒化シリコン膜Ｏ２ａがダメージを受けていることが考えられるが、上記ウェットエッチングの後にさらに加熱工程を行い、溝Ｄ１の表面の酸化シリコン膜の厚みを増やすことで、当該酸化シリコン膜のダメージを回復させることができる。この後の工程は、図８〜図１５と同様に行うことで、半導体装置が完成する。
【０１２３】
変形例の半導体装置の製造方法では、窒化シリコン膜Ｎ１の表面を一部除去する上記ウェットエッチングに晒された酸化シリコン膜のダメージを回復させず、当該酸化シリコン膜上に埋め込み酸化膜である酸化シリコン膜Ｏ３を埋め込んで素子分離領域ＥＩを形成する場合に比べて、半導体装置の信頼性を向上させることができる。
【０１２４】
（実施の形態２）
前記実施の形態１では、素子分離領域の形成前に、半導体基板にＮ２（窒素）などを打ち込んで不純物導入層を形成する方法について説明した。これに対し、本実施の形態では、素子分離領域の形成後に、不純物導入層を形成した半導体装置およびその製造方法について、図１８〜図２０を用いて説明する。図１８〜図２０は、本実施の形態の半導体装置の製造工程を説明するために示す断面図である。図１８〜図２０では、図の左側に、ＭＯＳＦＥＴ形成領域Ａ１を示し、図の右側に抵抗素子形成領域Ｂ１を示している。
【０１２５】
まず、前記実施の形態１と同様に、図２〜図６を用いて説明した工程を行う。その後、図７を用いて説明したエッチング工程、および図８を用いて説明したイオン注入工程を行わずに、図９〜図１２を用いて説明した工程を行うことで、図１８に示す構造を得る。つまり、前記実施の形態１のように、窒化シリコン膜Ｎ１（図６参照）の幅を小さくする工程および不純物導入層ＩＮ１（図８参照）の形成工程を行わず、周知の半導体装置の製造工程により、半導体基板ＳＢ上に素子分離領域ＥＩ、ＭＯＳＦＥＴＱ１および抵抗素子を形成する。ただし、イオン注入法により拡散層ＤＦ、ＲＤを形成した後、拡散層ＤＦ、ＲＤの乱れた結晶を元の単結晶に戻すためのアニールは行なっていない。
【０１２６】
次に、図１９に示すように、フォトリソグラフィ技術を用いて半導体基板ＳＢ上に、活性領域の一部およびゲート電極を覆い、素子分離領域を露出するようにパターン化されたフォトレジスト膜ＰＲ２を形成する。ＭＯＳＦＥＴ形成領域Ａ１において、フォトレジスト膜ＰＲ２の端部は、素子分離領域ＥＩの端部から距離Ｙ３だけ離れて設けられ、フォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間には、半導体基板ＳＢの上面、すなわち活性領域の上面の端部が露出している抵抗素子形成領域Ｂ１において、フォトレジスト膜ＰＲ２の端部は、素子分離領域ＥＩの端部から距離Ｙ４だけ離れて設けられ、フォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間には、半導体基板ＳＢの上面、すなわち活性領域の上面の端部が露出している。
【０１２７】
続いて、イオン注入法により、半導体基板ＳＢの主面に対して垂直な方向から、半導体基板ＳＢの主面に向かってＮ２（窒素）を打ち込むことで、半導体基板ＳＢの主面に不純物導入層ＩＮ２を形成する。このとき、活性領域の上面のうち、端部以外の領域はフォトレジスト膜ＰＲ２により覆われており、溝Ｄ１の側壁および底面は素子分離領域ＥＩにより覆われているため、上記注入工程では、Ｎ２（窒素）は活性領域の上面の端部にのみ打ち込まれる。Ｎ２（窒素）の打ち込み条件は、例えば２０ｋｅＶ、２×１０１５／ｃｍ２とする。不純物導入層ＩＮ２が打ち込まれた深さ（厚さＬ５）は、例えば３０ｎｍとする。
【０１２８】
その後、拡散層ＤＦ、ＲＤの乱れた結晶を元の完全な単結晶に戻すために、９００℃程度のアニールを行う。
【０１２９】
次に、図２０に示すように、フォトレジスト膜ＰＲ２を除去した後、図１４、図１５を用いて説明した工程と同様の工程を行うことで、図２０に示す本実施の形態の半導体装置が完成する。
【０１３０】
本実施の形態の半導体装置は、図２０に示すように、活性領域の端部、すなわち活性領域の上面と溝Ｄ１の側壁との境の角部の近傍のみに、例えばＮ２（窒素）が打ち込まれた不純物導入層ＩＮ２が形成され、その他の領域の溝Ｄ１の側壁および底面のそれぞれに隣接する半導体基板ＳＢ内には不純物導入層ＩＮ２は形成されない。つまり、不純物導入層ＩＮ２の不純物（例えばＮ２（窒素））濃度は、活性領域の端部以外の領域であって、溝Ｄ１に接する領域の半導体基板ＳＢ内よりも高い。
【０１３１】
上述したように、半導体基板ＳＢの表面に生じる結晶欠陥（転位）は、特に活性領域の端部に生じやすく、半導体基板ＳＢに内に伝搬（成長）しやすい。このため、溝Ｄ１の底面および側壁のそれぞれに隣接する領域の半導体基板ＳＢ内に不純物導入層ＩＮ２を形成しなくても、活性領域の端部に不純物導入層ＩＮ２を形成すれば、結晶欠陥が半導体基板ＳＢの内部に成長することを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１３２】
また、前記実施の形態１において述べた理由により、ソース・ドレイン領域と半導体基板ＳＢとの境界に不純物導入層が形成されていると、当該不純物導入層を介してソース・ドレイン領域と半導体基板ＳＢとの間にリーク電流が流れる虞がある。このため、図２０に示す半導体装置では、不純物導入層ＩＮ２の深さをソース・ドレイン領域の接合深さより浅くなるように不純物導入層ＩＮ２を形成している。これは、抵抗素子形成領域Ｂ１においても同様であり、不純物導入層ＩＮ２はエクステンション領域ＥＸおよび拡散層ＲＤを含む抵抗素子よりも浅い深さで形成されている。これにより、ソース・ドレイン領域または抵抗素子と半導体基板ＳＢとの間でのリークを防ぐことができ、半導体装置の信頼性を高めることができる。
【０１３３】
図１９を用いて説明したように、本実施の形態の不純物導入層ＩＮ２は、素子分離領域ＥＩ、ＭＯＳＦＥＴＱ１および抵抗素子の形成後に、フォトレジスト膜ＰＲ２をマスクとするイオン注入により形成される。したがって、不純物導入層ＩＮ２を形成するイオン注入工程において、素子分離領域ＥＩに覆われている溝Ｄ１の底面および側壁のそれぞれに隣接する半導体基板ＳＢ内にＮ２（窒素）は導入されず、フォトレジスト膜ＰＲ２から露出している活性領域の上面のみに不純物導入層ＩＮ２が形成される。したがって、半導体基板ＳＢに打ち込まれた不純物（例えばＮ２（窒素））の量は、溝Ｄ１の側壁に隣接する領域よりも活性領域の上面の端部の方が多くなる。
【０１３４】
不純物導入層ＩＮ２は、半導体基板ＳＢの表面に生じた結晶欠陥が、熱処理により半導体基板ＳＢの内部に延びることを防ぐために設けられる半導体層である。したがって、ここでは不純物導入層ＩＮ２を形成した後に、拡散層ＤＦ、ＲＤの結晶性を整えるためのアニールを行う。これにより、当該アニールを行った際に、結晶欠陥が半導体基板ＳＢの表面から内部に延びることを防ぐことができるため、不純物導入層ＩＮ２を形成しない場合に比べて、半導体装置の信頼性を向上させることができる。
【０１３５】
また、上記アニール工程後の、シリサイド層の形成工程に行う熱処理においても、同様に結晶欠陥が延びることを防ぐことができる。また、上記のように、拡散層ＤＦ、ＲＤの結晶性を整えるためのアニールを不純物導入層ＩＮ２の形成後に行うことで、当該アニールを不純物導入層ＩＮ２の形成前に行う場合に比べて、結晶欠陥が延びることを防ぐことができるため、半導体装置の信頼性を向上させることができる。
【０１３６】
また、本実施の形態において、図１９に示すように、半導体基板ＳＢの主面に沿う方向における、抵抗素子形成領域での活性領域の最小の幅をＷ２とし、同方向におけるフォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離Ｙ３、および抵抗素子形成領域Ｂ１のフォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離Ｙ４のそれぞれの値を、以下の式の範囲とする。
【０１３７】
３０（ｎｍ）≦Ｙ３    （３）
Ｙ４≦Ｗ２×（１／４）    （４）
ここで、上記距離Ｙ３、Ｙ４のそれぞれは、実際に半導体基板ＳＢ上に形成されたフォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離ではなく、半導体装置の設計において、形成する予定のフォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離である。つまり、距離Ｙ３を３０ｎｍ以上の大きさで形成するつもりで製造工程を行ったとしても、露光装置の精度などに起因してずれが生じ、Ｙ３が３０ｎｍ未満となることも考えられる。すなわち、フォトレジスト膜ＰＲ２の形成工程を行った結果、形成したフォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離が必ず３０ｎｍ以上にならなければいけない訳ではない。
【０１３８】
式（４）に示すように、抵抗素子形成領域Ｂ１のフォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離Ｙ４を、抵抗素子形成領域での活性領域の最小の幅をＷ２の４分の１以下とする理由は、前記実施の形態１において式（２）を定めた理由と同じである。つまり、抵抗素子形成領域Ｂ１において、フォトレジスト膜ＰＲ２から露出する活性領域の幅を制御することで、活性領域の端部に形成する不純物導入層ＩＮ２の範囲が規定されるため、距離Ｙ４を式（４）により定めることで、抵抗素子の抵抗値が過度に上昇することを防ぐことができる。
【０１３９】
また、式（３）に示すように、フォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離Ｙ３の値は、３０ｎｍ以上である必要がある。この値は、露光装置の精度によるフォトレジスト膜ＰＲ２が形成される位置のずれを考慮して定めた値であり、フォトレジスト膜ＰＲ２が素子分離領域ＥＩ側にずれて形成されても、活性領域の端部の上面が必ずフォトレジスト膜ＰＲ２から露出するように、素子分離領域ＥＩおよびフォトレジスト膜ＰＲ２の間隔に余裕を持たせる目的で定めている。つまり、素子分離領域ＥＩおよびフォトレジスト膜ＰＲ２の間隔が３０ｎｍ以上あれば、フォトレジスト膜ＰＲ２の形成位置にずれが生じても、活性領域の端部に不純物導入層ＩＮ２を形成することができる。
【０１４０】
なお、前記実施の形態１では、図７を用いて説明した工程において、半導体基板ＳＢ上の窒化シリコン膜Ｎ１を全て一律にウェットエッチングにより縮小させているため、ＭＯＳＦＥＴ形成領域Ａ１および抵抗素子形成領域Ｂ１のいずれの領域の窒化シリコン膜Ｎ１も、その後退量が同一となる。つまり、その後のイオン注入工程で形成する不純物導入層ＩＮ１（図８参照）の活性領域の上面における幅も、ＭＯＳＦＥＴ形成領域Ａ１および抵抗素子形成領域Ｂ１の双方で同一となる。
【０１４１】
これに対し、本実施の形態の半導体装置の製造方法では、フォトレジスト膜ＰＲ２（図１９参照）のパターンの形状により、不純物導入層ＩＮ２の幅を自由に制御することができる。このため、例えば半導体基板ＳＢの主面に沿う方向における、ＭＯＳＦＥＴ形成領域Ａ１のフォトレジスト膜ＰＲ２と素子分離領域ＥＩとの間の距離、および上記距離Ｙ４のそれぞれを異なる値とすることで、ＭＯＳＦＥＴ形成領域Ａ１および抵抗素子形成領域Ｂ１に形成する不純物導入層ＩＮ２の幅をそれぞれ異なる大きさとすることができる。したがって、半導体基板上に形成する素子の種類、特性などに応じて、不純物導入層を形成する範囲を他の領域の不純物導入層と異なるものとすることができるため、半導体装置の設計の自由度を向上させることができる。
【０１４２】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１４３】
例えば、前記実施の形態１、２では、半導体基板上にＭＯＳＦＥＴを形成する場合について説明したが、半導体基板上に形成する半導体素子はＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。
【０１４４】
また、上述したように、不純物導入層を形成するために半導体基板に打ち込む不純物の種類は、Ｎ（窒素）に限らず、Ａｒ（アルゴン）またはＦ（フッ素）であっても良い。
【符号の説明】
【０１４５】
Ａ１      ＭＯＳＦＥＴ形成領域
Ｂ１      抵抗素子形成領域
ＣＰ      コンタクトプラグ
Ｄ１      溝
ＤＦ      拡散層
ＥＩ      素子分離領域
ＥＳ      エッチングストッパ膜
ＥＸ      エクステンション領域
ＧＥ      ゲート電極
ＧＦ      ゲート絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
ＩＮ１〜ＩＮ３、ＩＮ１ａ〜ＩＮ１ｃ    不純物導入層
Ｌ１、Ｌ２    層間絶縁膜
ＭＧ、ＭＧａ  メモリゲート電極
Ｎ１、Ｎ２    窒化シリコン膜
Ｏ１〜Ｏ４、Ｏ２ａ    酸化シリコン膜
Ｐ１、Ｐ２    ポリシリコン膜
ＰＲ１、ＰＲ２    フォトレジスト膜
Ｑ１、Ｑ２    ＭＯＳＦＥＴ
ＲＤ      拡散層
Ｓ１      シリサイド層
ＳＢ      半導体基板
ＳＷ      サイドウォール
ＷＲ１    配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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