(57)【要約】【課題】インタポーザとしての有機系多層配線基板上に半導体チップをフリップチップ接続するフリップチップ接続型ＢＧＡ等の半導体集積回路装置に於いては、フリップチップ接続のバンプピッチの低減のため、銅ピラー等の非溶融型バンプ電極が提案されている。しかし、本願発明者等が検討したところによると、これらの非溶融型バンプ電極を用いたフリップチップ接続型ＢＧＡ等に於いては、半導体チップの配線層間膜に剥離やクラックが発生することが明らかとなった。【解決手段】本願発明は、有機系コア基板を有する多層ビルドアップ基板をインタポーザとするフリップチップ接続型ＢＧＡ等の半導体集積回路装置において、銅ピラーの位置が平面的に、有機系コア基板を貫通する埋め込みビアと重ならないように配置するものである。【選択図】図３
2014099436.tif 000002
【特許請求の範囲】
【請求項１】
以下を含む半導体集積回路装置：
（ａ）第１の主面および第２の主面を有する有機系コア基板；
（ｂ）前記第１の主面および前記第２の主面にそれぞれ第１の端部および第２の端部を有する複数の樹脂充填型貫通ビア；
（ｃ）前記有機系コア基板の前記第１の主面上に設けられた第１の樹脂系ビルドアップ層間絶縁膜；
（ｄ）前記第１の樹脂系ビルドアップ層間絶縁膜上に設けられた第１のメタル配線層；
（ｅ）前記第１のメタル配線層に属する複数の第１のランド；
（ｆ）前記有機系コア基板の前記第１の主面と前記第１の樹脂系ビルドアップ層間絶縁膜との間の層に設けられた第２のメタル配線層；
（ｇ）前記第２のメタル配線層に属し、各樹脂充填型貫通ビアの前記第１の端部を内包するように設けられた第２のランド；
（ｈ）前記第１の樹脂系ビルドアップ層間絶縁膜よりも上層に設けられた第１のソルダレジスト膜；
（ｉ）前記複数の第１のランドと銅ピラーを介して接続された半導体チップ、
ここで、前記銅ピラーの位置は、平面的に、前記複数の樹脂充填型貫通ビアの位置と重ならないようにされている。
【請求項２】
請求項１の半導体集積回路装置において、前記銅ピラーの位置は、平面的に、前記第２のランドの位置と重ならないようにされている。
【請求項３】
請求項２の半導体集積回路装置において、前記複数の第１のランドと前記銅ピラーは、半田部材を介して接続されている。
【請求項４】
請求項３の半導体集積回路装置において、前記銅ピラーは、前記半導体チップのデバイス面上の多層配線層上に設けられており、この多層配線層は、低誘電率層間絶縁膜を有する。
【請求項５】
請求項４の半導体集積回路装置において、前記低誘電率層間絶縁膜は、多孔質である。
【請求項６】
請求項５の半導体集積回路装置において、前記第１のソルダレジスト膜は、第１の開口部を有し、この第１の開口部は、前記複数の第１のランドを内包している。
【請求項７】
請求項６の半導体集積回路装置において、前記第１の開口部は、リング状の平面形状を有する。
【請求項８】
請求項７の半導体集積回路装置において、前記第１の開口部のリング状の平面形状には、切れ目があり、この部分を介して、前記第１のメタル配線層に属する複数の第１の配線が横断している。
【請求項９】
請求項８の半導体集積回路装置において、前記複数の第１のランドの内の少なくとも一つは、リング状の前記第１の開口部の外側に設けられた非貫通ビアを介して、前記複数の樹脂充填型貫通ビアの内、前記第１の開口部の内側に設けられたものの一つに接続されている。
【請求項１０】
請求項８の半導体集積回路装置において、前記複数の第１のランドの内の少なくとも一つは、リング状の前記第１の開口部の内側に設けられた非貫通ビアを介して、前記複数の樹脂充填型貫通ビアの内、前記第１の開口部の外側に設けられたものの一つに接続されている。
【請求項１１】
請求項８の半導体集積回路装置において、前記有機系コア基板は、ＰＯＰ型パッケージの下側基板に属する。
【請求項１２】
請求項１１の半導体集積回路装置において、前記ＰＯＰ型パッケージの上側基板には、ＤＤＲ−ＤＲＡＭデバイスが搭載されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体集積回路装置（または半導体装置）に関し、特に組み立て技術に適用して有効な技術に関する。
【背景技術】
【０００２】
日本特開２００７−２９４７３５号公報（特許文献１）または、これに対応する米国特許公開２００７−２５２２８６号公報（特許文献２）は、フリップチップ実装用配線基板に関するものである。そこには、正方形リング状のソルダレジスト開口部を有するフリップチップ実装用配線基板が開示されている。
【０００３】
日本特開２００２−６４１６３号公報（特許文献３）は、外部の配線基板に直接取り付けることのできる半導体チップの構造に関するものである。そこには、チップ上のビアとメタルポストが相互にずれた位置に配置されたフリップチップ実装用半導体チップが開示されている。
【０００４】
日本特開２００９−２３９２５６号公報（特許文献４）または、これに対応する米国特許公開２０１１−１１５０８５号公報（特許文献５）は、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ−Ｖｉａ）を有するチップ積層体に関するものである。そこには、上下のチップに於いて、それらのＴＳＶとそれに連なるバンプ電極の位置を相互にシフトさせる技術が開示されている。
【０００５】
日本特開平８−１７８６７号公報（特許文献６）は、フリップチップ実装に関するものである。そこには、半導体チップのバンプ電極の位置と、多層貫通基板内のスルーホールの位置を相互にシフトする技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２９４７３５号公報
【特許文献２】米国特許公開２００７−２５２２８６号公報
【特許文献３】特開２００２−６４１６３号公報
【特許文献４】特開２００９−２３９２５６号公報
【特許文献５】米国特許公開２０１１−１１５０８５号公報
【特許文献６】特開平８−１７８６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
インタポーザ（Ｉｎｔｅｒｐｏｓｅｒ）としての有機系多層配線基板上に半導体チップをフリップチップ（Ｆｌｉｐ  Ｃｈｉｐ）接続するフリップチップ接続型ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）等の半導体集積回路装置に於いては、フリップチップ接続のバンプピッチの低減のため、銅ピラー（Ｃｏｐｐｅｒ  Ｐｉｌｌａｒ）等の非溶融型バンプ電極が提案されている。
【０００８】
しかし、本願発明者等が検討したところによると、これらの非溶融型バンプ電極を用いたフリップチップ接続型ＢＧＡ等に於いては、半導体チップの配線層間膜に剥離やクラックが発生することが明らかとなった。
【０００９】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本願の一実施の形態の概要は、有機系コア基板を有する多層ビルドアップ基板をインタポーザとするフリップチップ接続型ＢＧＡ等の半導体集積回路装置において、銅ピラーの位置が平面的に、有機系コア基板を貫通する埋め込みビアと重ならないように配置するものである。
【発明の効果】
【００１２】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１３】
すなわち、前記本願の一実施の形態によれば、半導体チップの配線層間膜に剥離やクラックが発生することを防止することができる。
【図面の簡単な説明】
【００１４】
【図１】本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例（非溶融型バンプ電極を有するフリップチップ型ＢＧＡ）等を説明するための有機系多層配線基板等（半導体チップが搭載された状態で半導体チップを透過させてみている）の全体上面図である。
【図２】図１のリング一部切り出し領域Ｒ１の拡大上面図である。
【図３】図２のＡ−Ａ’断面の模式断面図である。
【図４】本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造の一例である非溶融型バンプ電極を有するフリップチップ型ＢＧＡの完成時点の模式的パッケージ断面図である。
【図５】本願の前記一実施の形態等の半導体集積回路装置におけるデバイス構造の一例である非溶融型バンプ電極を有するフリップチップ型ＢＧＡにおける樹脂充填型貫通ビアおよび有機系コア基板の表面上の貫通ビア周辺ランドと銅ピラーの平面的位置との関係を示す有機系多層配線基板等の局所拡大平面図である。
【図６】本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部を説明するための製造工程途中（ボンディングパッド上開口工程完了時点）の半導体チップの一部分の模式断面図である。
【図７】本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部を説明するための製造工程途中（バンプメッキ工程）の半導体チップの一部分の模式断面図である。
【図８】本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部を説明するための製造工程途中（ウエハ分割工程完了時点）の半導体チップの一部分の模式断面図である。
【図９】本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（樹脂系ビルドアップ層間絶縁膜形成工程）の有機系多層配線基板の一部分の模式断面図である。
【図１０】本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（レーザビア形成工程）の有機系多層配線基板の一部分の模式断面図である。
【図１１】本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（第１層メタル配線メッキ工程）の有機系多層配線基板の一部分の模式断面図である。
【図１２】本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（第１層メタル配線メッキ用レジスト膜除去等工程）の有機系多層配線基板の一部分の模式断面図である。
【図１３】本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（ソルダレジスト膜塗布工程）の有機系多層配線基板の一部分の模式断面図である。
【図１４】本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（ソルダレジスト膜加工工程）の有機系多層配線基板の一部分の模式断面図である。
【図１５】本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部を説明するための組み立て工程途中（チップマウント工程）の有機系多層配線基板等の一部分の模式断面図である。
【図１６】本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部を説明するための組み立て工程途中（アンダフィル導入工程）の有機系多層配線基板等の一部分の模式断面図である。
【図１７】本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部を説明するための組み立て工程途中（外部バンプ取り付け工程）の有機系多層配線基板等の一部分の模式断面図である。
【図１８】本願の前記一実施の形態の半導体集積回路装置におけるリング状開口に関する変形例（オープンリングＳＲ開口）を説明するための図１に対応する有機系多層配線基板等の全体上面図である。
【図１９】図１８のリング一部切り出し領域Ｒ１の拡大上面図である。
【図２０】本願の前記一実施の形態の半導体集積回路装置における多層配線基板上におけるルーティングに関する変形例（外部マイクロビア経由方式）を説明するための図１に対応する有機系多層配線基板等の全体上面図である。
【図２１】図２０のリング一部切り出し領域Ｒ２の図３に対応する拡大上面図である。
【図２２】本願の前記一実施の形態の半導体集積回路装置における多層配線基板上におけるルーティングに関する変形例（内部マイクロビア経由方式）を説明するための図１に対応する有機系多層配線基板等の全体上面図である。
【図２３】図２２のリング一部切り出し領域Ｒ２の図３に対応する拡大上面図である。
【図２４】本願の前記一実施の形態の半導体集積回路装置における全体パッケージ構造に関する変形例（ＰＯＰ型積層デバイス）の模式的全体断面図である。
【図２５】本願の前記一実施の形態の半導体集積回路装置における全体パッケージ構造に関する変形例（ＴＳＶ型積層デバイス）の模式的全体断面図である。
【図２６】本願の前記一実施の形態（変形例を含む）の半導体集積回路装置のアウトラインを説明するための図３に対応する断面の模式断面図である。
【発明を実施するための形態】
【００１５】
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
【００１６】
１．以下を含む半導体集積回路装置：
（ａ）第１の主面および第２の主面を有する有機系コア基板；
（ｂ）前記第１の主面および前記第２の主面にそれぞれ第１の端部および第２の端部を有する複数の樹脂充填型貫通ビア；
（ｃ）前記有機系コア基板の前記第１の主面上に設けられた第１の樹脂系ビルドアップ層間絶縁膜；
（ｄ）前記第１の樹脂系ビルドアップ層間絶縁膜上に設けられた第１のメタル配線層；
（ｅ）前記第１のメタル配線層に属する複数の第１のランド；
（ｆ）前記有機系コア基板の前記第１の主面と前記第１の樹脂系ビルドアップ層間絶縁膜との間の層に設けられた第２のメタル配線層；
（ｇ）前記第２のメタル配線層に属し、各樹脂充填型貫通ビアの前記第１の端部を内包するように設けられた第２のランド；
（ｈ）前記第１の樹脂系ビルドアップ層間絶縁膜よりも上層に設けられた第１のソルダレジスト膜；
（ｉ）前記複数の第１のランドと銅ピラーを介して接続された半導体チップ、
ここで、前記銅ピラーの位置は、平面的に、前記複数の樹脂充填型貫通ビアの位置と重ならないようにされている。
【００１７】
２．前記項１の半導体集積回路装置において、前記銅ピラーの位置は、平面的に、前記第２のランドの位置と重ならないようにされている。
【００１８】
３．前記項１または２の半導体集積回路装置において、前記複数の第１のランドと前記銅ピラーは、半田部材を介して接続されている。
【００１９】
４．前記項１から３のいずれか一つの半導体集積回路装置において、前記銅ピラーは、前記半導体チップのデバイス面上の多層配線層上に設けられており、この多層配線層は、低誘電率層間絶縁膜を有する。
【００２０】
５．前記項４の半導体集積回路装置において、前記低誘電率層間絶縁膜は、多孔質である。
【００２１】
６．前記項１から５のいずれか一つの半導体集積回路装置において、前記第１のソルダレジスト膜は、第１の開口部を有し、この第１の開口部は、前記複数の第１のランドを内包している。
【００２２】
７．前記項６の半導体集積回路装置において、前記第１の開口部は、リング状の平面形状を有する。
【００２３】
８．前記項７の半導体集積回路装置において、前記第１の開口部のリング状の平面形状には、切れ目があり、この部分を介して、前記第１のメタル配線層に属する複数の第１の配線が横断している。
【００２４】
９．前記項６から８のいずれか一つの半導体集積回路装置において、前記複数の第１のランドの内の少なくとも一つは、リング状の前記第１の開口部の外側に設けられた非貫通ビアを介して、前記複数の樹脂充填型貫通ビアの内、前記第１の開口部の内側に設けられたものの一つに接続されている。
【００２５】
１０．前記項６から８のいずれか一つの半導体集積回路装置において、前記複数の第１のランドの内の少なくとも一つは、リング状の前記第１の開口部の内側に設けられた非貫通ビアを介して、前記複数の樹脂充填型貫通ビアの内、前記第１の開口部の外側に設けられたものの一つに接続されている。
【００２６】
１１．前記項１から１０のいずれか一つの半導体集積回路装置において、前記有機系コア基板は、ＰＯＰ型パッケージの下側基板に属する。
【００２７】
１２．前記項１０の半導体集積回路装置において、前記ＰＯＰ型パッケージの上側基板には、ＤＤＲ−ＤＲＡＭデバイスが搭載されている。
【００２８】
次に、本願において開示される代表的な実施の形態についてその他の概要を説明する。
【００２９】
２１．以下を含む半導体集積回路装置：
（ａ）第１の主面および第２の主面を有する有機系コア基板；
（ｂ）前記第１の主面および前記第２の主面にそれぞれ第１の端部および第２の端部を有する複数の樹脂充填型貫通ビア；
（ｃ）前記有機系コア基板の前記第１の主面上に設けられた第１の樹脂系ビルドアップ層間絶縁膜；
（ｄ）前記第１の樹脂系ビルドアップ層間絶縁膜上に設けられた第１のメタル配線層；
（ｅ）前記第１のメタル配線層に属する複数の第１のランド；
（ｆ）前記有機系コア基板の前記第１の主面と前記第１の樹脂系ビルドアップ層間絶縁膜との間の層に設けられた第２のメタル配線層；
（ｇ）前記第２のメタル配線層に属し、各樹脂充填型貫通ビアの前記第１の端部を内包するように設けられた第２のランド；
（ｈ）前記第１の樹脂系ビルドアップ層間絶縁膜よりも上層に設けられた第１のソルダレジスト膜；
（ｉ）前記複数の第１のランドとバンプ電極を介して接続された半導体チップ、
ここで、前記バンプ電極の位置は、平面的に、前記複数の樹脂充填型貫通ビアの位置と重ならないようにされている。
【００３０】
２２．前記項２１の半導体集積回路装置において、前記バンプ電極の位置は、平面的に、前記第２のランドの位置と重ならないようにされている。
【００３１】
２３．前記項２１または２２の半導体集積回路装置において、前記バンプ電極は、前記半導体チップのデバイス面上の多層配線層上に設けられており、この多層配線層は、低誘電率層間絶縁膜を有する。
【００３２】
２４．前記項２３の半導体集積回路装置において、前記低誘電率層間絶縁膜は、多孔質である。
【００３３】
２５．前記項２１から２４のいずれか一つの半導体集積回路装置において、前記第１のソルダレジスト膜は、第１の開口部を有し、この第１の開口部は、前記複数の第１のランドを内包している。
【００３４】
２６．前記項２５の半導体集積回路装置において、前記第１の開口部は、リング状の平面形状を有する。
【００３５】
２７．前記項２６の半導体集積回路装置において、前記第１の開口部のリング状の平面形状には、切れ目があり、この部分を介して、前記第１のメタル配線層に属する複数の第１の配線が横断している。
【００３６】
２８．前記項２５から２７のいずれか一つの半導体集積回路装置において、前記複数の第１のランドの内の少なくとも一つは、リング状の前記第１の開口部の外側に設けられた非貫通ビアを介して、前記複数の樹脂充填型貫通ビアの内、前記第１の開口部の内側に設けられたものの一つに接続されている。
【００３７】
２９．前記項２５から２７のいずれか一つの半導体集積回路装置において、前記複数の第１のランドの内の少なくとも一つは、リング状の前記第１の開口部の内側に設けられた非貫通ビアを介して、前記複数の樹脂充填型貫通ビアの内、前記第１の開口部の外側に設けられたものの一つに接続されている。
【００３８】
３０．前記項２１から２９のいずれか一つの半導体集積回路装置において、前記有機系コア基板は、ＰＯＰ型パッケージの下側基板に属する。
【００３９】
３１．前記項３０の半導体集積回路装置において、前記ＰＯＰ型パッケージの上側基板には、ＤＤＲ−ＤＲＡＭデバイスが搭載されている。
【００４０】
〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
【００４１】
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。
【００４２】
今日の半導体集積回路装置、すなわち、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル（Ｐｒｅｍｅｔａｌ）工程（Ｍ１配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程）あたりまでのＦＥＯＬ（Ｆｒｏｎｔ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。二つ目は、Ｍ１配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで（ウエハレベルパッケージプロセスにおいては、当該プロセスも含む）のＢＥＯＬ（Ｂａｃｋ  Ｅｎｄ  ｏｆ  Ｌｉｎｅ）工程である。
【００４３】
２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
【００４４】
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ  Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ  Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。
【００４５】
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。
【００４６】
なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。
【００４７】
窒化シリコン膜は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術におけるエッチストップ膜、すなわち、ＣＥＳＬ（Ｃｏｎｔａｃｔ  Ｅｔｃｈ−Ｓｔｏｐ  Ｌａｙｅｒ）として、多用されるほか、ＳＭＴ（Ｓｔｒｅｓｓ  Ｍｅｍｏｒｉｚａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ）における応力付与膜としても使用される。
【００４８】
３．同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、ほぼ平行に属する。
【００４９】
また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」ということができる。このことは、「全周」、「全長」等についても同じである。
【００５０】
更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、ほぼ矩形ということができる。このことは、「環状」等についても同じである。
【００５１】
また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「ほぼ周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「ほぼ周期的」ということができる。
【００５２】
なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。
【００５３】
４．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。なお、本願に於いて、個数について、「多数」とは、「複数」を含む概念である。
【００５４】
５．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
【００５５】
６．本願においては、「複数のＸ（たとえば銅ピラー）が先と同程度の個数のＹ（たとえば貫通ビア）に平面的に重ならないように配置する」ことを扱うため、意図して非重畳配置をしたか、偶然に一部又は全部が非重畳配置になったのかが自明ではない。ここで、Ｘの個数ｎは、通常、数百個以上であるから、ランダムに配置して、重なりが皆無である確率は非常に低いと考えられるから、重なりが皆無である場合は、明らかに意図したものである。たとえば、ランダムに配置して、一つのＸをＹに重ならないように配置する確率ｐを仮に、「０．９８」と、Ｘの個数を５００個とすると、５００個全てのＸをＹに重ならないように配置する確率はｐのｎ乗であるから、４１ｐｐｍ程度となる。これは、１０万回レイアウトして、せいぜい４回程度しか発生しない頻度である。前記の例で、ランダムに配置したときの平均重なり個数は、１０個程度であり、偏差は３個程度であるから、重なり個数を、たとえば４個以下とするためには、意識的に避けるように配置するほかない。
【００５６】
従って、ランダムに配置したときの統計的平均重なり個数をＮ（Ｍ：Ｘ/Ｙ）とし、意図してほぼ重ならないように配置したときの重なり個数をＮ（Ｄ：Ｘ/Ｙ）とし、差分個数Δ＝Ｎ（Ｍ：Ｘ/Ｙ）−Ｎ（Ｄ：Ｘ/Ｙ）が統計的に優位の差であれば、意図的に配置したものと判断できる。これに従って、本願に於いて、「重ならないようにされている」とは、重なるものが皆無であるほか、意図的に、ほぼ重ならないように配置したものを含むものとする。なお、「ほぼ重ならないように配置」とは、何らかの理由で、重ねて配置しても問題が起こらないことがわかっているものを重なるように配置することを許容することを含む。
【００５７】
７．本願では、各種のビア（Ｖｉａ）を扱う関係で、ビアホール（Ｖｉａ  Ｈｏｌｅ）および、その中に形成されるビア配線の両方を「ビア」と呼ぶ場合がある。
【００５８】
また、本願に於いて、「リング状」、「リング形状」というときは、円環に限らず、楕円環、矩形環、多角形環、その他の環状図形を含む。また、閉環に限らず、切れ目の総寸法が、環の径等の差渡し寸法に比較して十分小さい限りは、単数又は複数の切れ目を有する開環を含む。なお、リング形状の外端部を「外周」と、内端部を「内周」と呼ぶ。
【００５９】
更に、本願に於いて、２次元的意味で「内包する」というときは、ある図形が他の図形をその内部に完全に含むことを言う。ここで、リング形状の図形については、内部とは、外周の内側全てである（内周の内側を含む）。なお、外周上および内周上は内部である。これに関連して、「部分的に内包する」とは、前記他の図形の一部が内包されることを言う。
【００６０】
また、本願に於いて、「平面的に重ならない」とは、二つの図形が、相互に一部でも重ならないことを言う。なお、外接は重ならないことに対応する。
【００６１】
更に、本願では、主に「非溶融型バンプ電極」について説明するが、本願に於いては、非溶融型バンプ電極とは、リフロー前におけるバンプ電極の主要な厚さ部分（最も厚い部分）を構成する部材が、リフロー温度に於いて、溶融しないことを言う。具体例としては、金系バンプ、銅系バンプ、銀系バンプその他である。一方、溶融型バンプ電極とは、半田バンプ等である。なお、以下では、主に銅系バンプの一例として、銅ピラーを例に取り説明する。
【００６２】
なお、本願に於いて、「銅ピラー」とは、特に限定的である旨、明示した場合等を除き、いわゆる銅ピラー、銅ポスト、銅バンプ等を含む概念であり、もちろん、接続対象面との界面に半田、錫等の接続補助部材を設けることを許容する。
【００６３】
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
【００６４】
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
【００６５】
なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
【００６６】
１．本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例（非溶融型バンプ電極を有するフリップチップ型ＢＧＡ）等の説明（主に図１から図５）
ここでは、非溶融型バンプ電極の例として、銅ピラーを例に取り具体的に説明するが、金バンプ、その非溶融金属バンプ（リフロー温度で溶融しない金属バンプ）でも良いことは言うまでもない。また、以下では、半導体チップ上のバンプとして、非溶融型バンプ電極を例に取り具体的に説明するが、以下の例は、それに限定されるものではなく、半田バンプ等の溶融型バンプ電極を使用したものにも適用できることは言うまでもない。非溶融型バンプ電極のメリットは、バンプ電極の主要部が溶けないので、バンプ高さを保持できるメリットのほか、溶融による横方向の広がりを考慮する必要がないので、高密度レイアウトが可能である。また、銅系バンプ電極、金系バンプ電極は、半田バンプ等に比較して、電気抵抗が低いメリットがある。また、銅ピラー等の銅系バンプ電極は、エレクトロマイグレーションに強いほか、金系バンプ電極に比べてコストも安いメリットを有する。
【００６７】
また、半導体チップの構造に関しては、アルミニウム系ボンディングパッド上にＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ）を形成し、その上に、銅ピラー等のバンプ電極を形成する構造を具体的に説明するが、以下の例は、それに限定されるものではなく、銅系パッド電極上にＵＢＭを形成し、その上に、銅ピラー等のバンプ電極を形成する構造にも適用できることは言うまでもない。すなわち、パッド電極は、アルミニウム系のほか、銅系、タングステン系、金系、パラジウム系、タングステン系、チタン系その他でも良い。
【００６８】
更に、インタポーザ（有機系多層配線基板）の構造に関して、ここでは、両面配線を有するコア基板と、その両面上に積層されたビルドアップ配線を１層ずつ有する４層ビルドアップ基板を例に取り具体的に説明したが、有機系多層配線基板はこの形式に限定されるものではない。たとえば、コア基板は、３層以上の配線層を有してもよく、両面のビルドアップ配線は、各多層でもよい。
【００６９】
また、この例では、半導体チップのバンプ電極をチップのデバイス面に形成する例を具体的に説明するが、バンプ電極（ＴＳＶの裏面突出部分を含む）は、チップの裏面側に設けても良い。
【００７０】
更に、この例では、積層チップ構造を採用していないが、図２５にも説明するように、ＴＳＶの有無に関係なく、積層チップ構造を採用しても良いことは言うまでもない。
【００７１】
図１は本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例（非溶融型バンプ電極を有するフリップチップ型ＢＧＡ）等を説明するための有機系多層配線基板等（半導体チップが搭載された状態で半導体チップを透過させてみている）の全体上面図である。図２は図１のリング一部切り出し領域Ｒ１の拡大上面図である。図３は図２のＡ−Ａ’断面の模式断面図である。図４は本願の前記一実施の形態の半導体集積回路装置におけるデバイス構造の一例である非溶融型バンプ電極を有するフリップチップ型ＢＧＡの完成時点の模式的パッケージ断面図である。図５は本願の前記一実施の形態等の半導体集積回路装置におけるデバイス構造の一例である非溶融型バンプ電極を有するフリップチップ型ＢＧＡにおける樹脂充填型貫通ビアおよび有機系コア基板の表面上の貫通ビア周辺ランドと銅ピラーの平面的位置との関係を示す有機系多層配線基板等の局所拡大平面図である。これらに基づいて、本願の一実施の形態の半導体集積回路装置におけるデバイス構造の一例（非溶融型バンプ電極を有するフリップチップ型ＢＧＡ）等を説明する。
【００７２】
まず、多層配線基板ＷＢの上面全体構造の概要を説明する。図１（半導体チップ２を透過させて下の配線基板の構造を示す）に示すように、多層配線基板ＷＢの上面３ａは、その多くの部分が、ソルダレジスト膜７ａ（第１のソルダレジスト膜）で被覆されており、その中に、たとえば、矩形リング状の開口部５（第１の開口部）が設けられている。開口部５の内周内のソルダレジスト膜７ａで覆われた領域には、貫通ビア周辺ランド４ａ（第２のランド）が設けられている。なお、一般に、ＢＧＡのインタポーザ用配線基板においては、開口部５の内周内に限らず、必要に応じて、基板のほぼ全面に亘り、貫通ビア周辺ランド４ａが設けられている。
【００７３】
次に、図１のリング一部切り出し領域Ｒ１の拡大平面図を図２に示す。図２に示すように、この例では、樹脂系ビルドアップ層間絶縁膜６ａ（第１の樹脂系ビルドアップ層間絶縁膜）上の開口部５の中央に沿って、第１層メタル配線層Ｍ１（第１のメタル配線層）に属する多数の銅ピラー取り付けランド９（第１のランド）が設けられている。各銅ピラー取り付けランド９には、銅ピラーＣＰ（バンプ電極）が接続されている。また、各銅ピラー取り付けランド９には、第１層メタル配線層Ｍ１に属する第１層メタル配線Ｗ１（第１のメタル配線）が連結されるようにレイアウトされている。この開口部５（第１の開口部）と各銅ピラー取り付けランド９（第１のランド）の関係は、ＮＳＭＤ（Ｎｏｎ−Ｓｏｌｄｅｒ  Ｍａｓｋ  Ｄｅｆｉｎｅｄ）方式となっており、また、この例では、開口部５は、複数の銅ピラー取り付けランド９を内包している。このようにすると、ＳＭＤ（Ｓｏｌｄｅｒ  Ｍａｓｋ  Ｄｅｆｉｎｅｄ）方式と比較して、銅ピラー取り付けランド９の配置密度を高めることができるメリットが有る。また、この例では、開口部５は、リング状の平面形状を有する。このようにリング状の平面形状とすることにより、比較的多くの銅ピラー取り付けランド９を配置することができる。
【００７４】
次に、図２のＡ−Ａ’断面を図３に示す。図３に示すように、この例における有機系多層配線基板ＷＢは、有機系コア基板３を有するビルドアップ配線基板であり、有機系コア基板３の上面３ａには、第２層メタル配線層Ｍ２（第２のメタル配線層）が設けられており、有機系コア基板３の下面３ｂには、第３層メタル配線層Ｍ３（第３のメタル配線層）が設けられている。有機系コア基板３には、表面側端部１０ａ（第１の端部）と裏面側端部１０ｂ（第２の端部）を有する樹脂充填型貫通ビア１０（貫通ビアホール）が設けられている。樹脂充填型貫通ビア１０の両端には、表面側貫通ビア周辺ランド４ａ（第２のランド）および裏面側貫通ビア周辺ランド４ｂが設けられており、これらの間は、貫通ビアホール１０（樹脂充填型貫通ビア）の内面に設けられたスルーホール内面メタル膜ＴＭによって接続されている。有機系コア基板３の内部にはガラスクロスが形成されている。ガラスクロスを構成するガラス繊維は、有機系コア基板の上面３ａに沿って延伸するが、樹脂充填型貫通ビア１０の内部には形成されていない。
【００７５】
表面側貫通ビア周辺ランド４ａは、第２層メタル配線層Ｍ２に属し、同じ第２層メタル配線層Ｍ２に属する第２層メタル配線Ｗ２（第２のメタル配線）および非貫通ビアのランドＢ２に連結されている。同様に、有機系コア基板３の裏面側３ｂ上の裏面側貫通ビア周辺ランド４ｂは、第３層メタル配線層Ｍ３に属する。また、有機系コア基板３の下面３ｂには、第３層メタル配線層Ｍ３に属する第３層メタル配線Ｗ３（第３のメタル配線）が設けられており、非貫通ビアのランドＢ３に連結されている。
【００７６】
貫通ビアホール１０（樹脂充填型貫通ビア）内には、たとえば、有機系樹脂（たとえばエポキシ系有機樹脂）等の充填樹脂部材が充填されている。有機系コア基板３の上面３ａには、樹脂系ビルドアップ層間絶縁膜６ａ（第１の樹脂系ビルドアップ層間絶縁膜）が設けられており、有機系コア基板３の下面３ｂには、樹脂系ビルドアップ層間絶縁膜６ｂが設けられている。樹脂系ビルドアップ層間絶縁膜６ａおよび樹脂系ビルドアップ層間絶縁膜６ｂの材料は、たとえば、先の充填樹脂部材と同様の樹脂部材である。あるいは、シリカ粉末等の無機系フィラー等を含有する、先の充填樹脂部材と異なる樹脂部材でも良い。
【００７７】
樹脂系ビルドアップ層間絶縁膜６ａ上には、第１層メタル配線層Ｍ１（第１のメタル配線層）が設けられており、樹脂系ビルドアップ層間絶縁膜６ｂの下面には、第４層メタル配線層Ｍ４（第４のメタル配線層）が設けられている。樹脂系ビルドアップ層間絶縁膜６ａには、非貫通ビアＢＶが設けられており、第１層メタル配線層Ｍ１（第１のメタル配線層）と第２層メタル配線層Ｍ２（第２のメタル配線層）を相互接続している。一方、樹脂系ビルドアップ層間絶縁膜６ｂにも、非貫通ビアＢＶが設けられており、第３層メタル配線層Ｍ３（第３のメタル配線層）と第４層メタル配線層Ｍ４（第４のメタル配線層）を相互接続している。
【００７８】
樹脂系ビルドアップ層間絶縁膜６ｂの下面には、第４層メタル配線層Ｍ４に属する第４層メタル配線Ｗ４（第４のメタル配線）、非貫通ビアのランドＢ４および外部半田バンプ搭載ランド２１が設けられている。この外部半田バンプ搭載ランド２１の下面には、たとえば、鉛フリー半田等による半田ボールすなわち、外部半田バンプ電極８が取り付けられている。樹脂系ビルドアップ層間絶縁膜６ｂおよび第４層メタル配線層Ｍ４の表面のうち、外部半田バンプ電極８が取り付けられていない部分は、ソルダレジスト膜７ｂによって覆われている。
【００７９】
樹脂系ビルドアップ層間絶縁膜６ａ上には、第１層メタル配線層Ｍ１に属する銅ピラー取り付けランド９（第１のランド）が設けられている。そして、この銅ピラー取り付けランド９は、第１層メタル配線層Ｍ１に属する第１層メタル配線Ｗ１、非貫通ビアのランドＢ１，非貫通ビアＢＶ，非貫通ビアのランドＢ２，第２層メタル配線層Ｍ２に属する第２層メタル配線Ｗ２を介して、貫通ビア周辺ランド４ａ（第２のランド）に接続されている。銅ピラー取り付けランド９（第１のランド）以外の第１層メタル配線層Ｍ１上および樹脂系ビルドアップ層間絶縁膜６ａ（第１の樹脂系ビルドアップ層間絶縁膜）上の矩形リング状開口部５（第１の開口部）以外の部分は、ソルダレジスト膜７ａ（第１のソルダレジスト膜）で被覆されている。
【００８０】
多層配線基板ＷＢの表面３ａ側には、銅ピラーＣＰおよび半田部材層ＳＭを介して、そのデバイス面２ａ（裏面２ｂの反対の面）を下にして半導体チップ２がマウントされている。このような半田層の存在は、必ずしも必須ではないが、量産性を高めるためには有効である。また、半田層は、銅ピラーＣＰ側でも、銅ピラー取り付けランド９（第１のランド）側でも良い。また、両方に作っておいても良い。
【００８１】
この半導体チップ２と多層配線基板ＷＢの表面３ａの間には、たとえば、エポキシ系のアンダフィル樹脂部材１１が充填されている。
【００８２】
次に、パッケージ完成時のデバイス全体断面図の一例を図４に示す。図４に示すように、多層配線基板ＷＢの裏面３ｂには、例えば、マトリクス状に多数の外部半田バンプ電極８が取り付けられている。一方、多層配線基板ＷＢの表面３ａ側には、図３等で説明したように、多数の銅ピラーＣＰ等を介して、半導体チップ２がマウントされており、半導体チップ２のデバイス面２ａと多層配線基板ＷＢの表面３ａとの間には、アンダフィル樹脂部材１１が充填されている。多層配線基板ＷＢの表面３ａ側には、たとえば、エポキシ系樹脂等から構成された封止樹脂体１２が形成されており、半導体チップ２等を封止している。
【００８３】
次に、図３における銅ピラーＣＰと、樹脂充填型貫通ビア１０または貫通ビア周辺ランド４ａ（第２のランド）との平面的位置関係の各種の場合を図５に示す。図５に示すように、たとえば、銅ピラーＣＰ１のように、樹脂充填型貫通ビア１０に平面的に内包されるように配置されていると、高温（例えば、リフロー温度）から常温に降下したときに、樹脂充填型貫通ビア１０内の樹脂の収縮による応力が直接、銅ピラーＣＰ１に作用することなり、チップ表面領域でクラック等が発生する恐れが高い。銅ピラーＣＰ２もほぼ銅ピラーＣＰ１と同じと考えられる。銅ピラーＣＰ３は、配置の誤差を無視すると、基本的に樹脂充填型貫通ビア１０内の樹脂の収縮による応力を直接的に受ける虞は低い。しかし、配置の誤差が数十マイクロメートルあることを考えると、現実の位置としては問題が少ないが、レイアウトする位置としては、銅ピラーＣＰ１と同様の結果となる恐れがある。従って、銅ピラーＣＰ４，ＣＰ５、ＣＰ６、ＣＰ７，ＣＰ８，ＣＰ９のように、樹脂充填型貫通ビア１０と平面的に重ならないように配置することが有効である。更に、樹脂充填型貫通ビア１０の配置誤差、銅ピラーＣＰ４，ＣＰ５、ＣＰ６、ＣＰ７，ＣＰ８，ＣＰ９の配置誤差、貫通ビア周辺ランド４ａ（第２のランド）の配置誤差等を考慮すると、銅ピラーＣＰ８，ＣＰ９のように、貫通ビア周辺ランド４ａと平面的に重ならないように配置することが更に有効である。ただし、その分、設計自由度は減少する。
【００８４】
なお、図１から５に於いて説明した内容をより具体的にするため、以下に主要部分の材料、物理特性、寸法等の一例を例示する。まず、多層配線基板ＷＢから説明する。多層配線基板ＷＢの厚さは、たとえば、３１０マイクロメートル程度であり、いわゆるガラスエポキシ製セミアディティブ方式ビルドアップ多層配線基板である。
【００８５】
有機系コア基板３（ガラスクロスあり）の厚さは、たとえば、１００マイクロメートル程度であり、ガラス転移温度（いわゆるＴｇ）は、たとえば、摂氏１６５度程度であり、ガラス転移温度よりも低い温度での線膨張係数（いわゆるα１）は、２０ｐｐｍ/Ｋ程度であり、ガラス転移温度よりも高い温度での線膨張係数（いわゆるα２）は、１１０ｐｐｍ/Ｋ程度である。
【００８６】
樹脂系ビルドアップ層間絶縁膜６ａ、６ｂの厚さは、たとえば、４０マイクロメートル程度であり、ガラス転移温度（いわゆるＴｇ）は、たとえば、摂氏１５６度程度であり、ガラス転移温度よりも低い温度での線膨張係数（いわゆるα１）は、５０ｐｐｍ/Ｋ程度であり、ガラス転移温度よりも高い温度での線膨張係数（いわゆるα２）は、１６０ｐｐｍ/Ｋ程度である。樹脂系ビルドアップ層間絶縁膜６ａ、６ｂは、たとえば、エポキシ系熱硬化樹脂等であり、材質的には、たとえば樹脂充填型貫通ビア１０への充填材とほぼ同じである。樹脂系ビルドアップ層間絶縁膜６ａ、６ｂは上面３ａに沿って延伸するガラスクロスを含んでいても良い。
【００８７】
ソルダレジスト膜７ａ、７ｂは、たとえば、エポキシ基またはアクリル基の少なくとも１つを有する樹脂（たとえば、感光性樹脂）であり、メタル配線層Ｍ１、Ｍ４上における厚さは、たとえば、２５マイクロメートル程度である。
【００８８】
各層メタル配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４、スルーホール内面メタル膜ＴＭ、非貫通ビアＢＶ等のメタル材料は、例えば、銅であり、メタル配線層Ｍ１，Ｍ４の厚さは、たとえば、１７マイクロメートル程度であり、メタル配線層Ｍ２，Ｍ３の厚さは、たとえば、２２マイクロメートル程度である。なお、銅の線膨張係数は、１６ｐｐｍ/Ｋ程度である。なお、メタル配線層Ｍ１，Ｍ４の配線幅（及びスペース）は、たとえば、２５マイクロメートル程度であり、メタル配線層Ｍ２，Ｍ３の配線幅（及びスペース）は、たとえば、５０マイクロメートル程度である。
【００８９】
図５に示すように、ランド４ａ、４ｂ、Ｂ１，Ｂ２，Ｂ３，Ｂ４、樹脂充填型貫通ビア１０、非貫通ビアＢＶ等は、一般に円形または円環状であり、第１にその外径によって特徴付けられる。すなわち、樹脂充填型貫通ビア１０の外径は、たとえば、１００マイクロメートル程度（たとえば、機械的ドリルによるもの）であり、ランド４ａ、４ｂの外径は、たとえば、２５０マイクロメートル程度である。非貫通ビアＢＶの外径は、たとえば、８０マイクロメートル程度（たとえば、レーザドリルによるもの）であり、ランドＢ１，Ｂ２，Ｂ３，Ｂ４の外径は、たとえば、１５０マイクロメートル程度である。
【００９０】
銅ピラー取り付けランド９の横幅は、たとえば、４０マイクロメートル程度であり、銅ピラーＣＰの径は、たとえば、３０マイクロメートル程度であり、その高さは、たとえば、４０マイクロメートル程度（半田層を除く）であり、半田部材層ＳＭ（たとえば、鉛フリー半田）の厚さは、たとえば、１０マイクロメートル程度であり、そのピッチは、たとえば、１００マイクロメートル程度である。銅ピラーＣＰの総数は、この例では、たとえば、５６０個程度である。
【００９１】
外部半田バンプ電極８のピッチは、たとえば、５００マイクロメートル程度である。半導体チップ２の寸法は、たとえば、１０ミリメートル角程度であり、厚さは、たとえば、７０マイクロメートル程度（範囲としては、５から３５０マイクロメートル程度）であり、パッケージ全体の寸法は、たとえば、２０ミリメートル角程度であり、厚さは、たとえば、１から２ミリメートル前後である。なお、パッケージの厚さは、必要に応じて、これよりも薄くても良いし、これよりも厚くても良いことは言うまでもない。また、ここに上げた寸法、材料、物理的特性は、説明をより具体化させるための一例に過ぎず、これらに限定されるものではないことは言うまでもない。
【００９２】
２．本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部の説明（主に図６から図８）
このセクションでは、セクション１の構造に対応する半導体チップの製造プロセスの要部の一例を説明する。このセクションで説明するプロセスは、バンプ形成プロセスの一例であり、種々変形可能であることはいうまでもない。
【００９３】
ここでは、半導体の例として、シリコンを例示したが、シリコン系半導体のほか、ゲルマニウム系、化合物半導体（ＳｉＧｅ，ＧａＮ，ＳｉＣ、ＩｎＰ、ＧａＡｓ）系でも良いことは言うまでもない。
【００９４】
なお、この例では、半導体チップのテクニカルノードとしては、４０ｎｍに例をとったが、その他のテクニカルノードでも良いことは言うまでもない。
【００９５】
図６は本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部を説明するための製造工程途中（ボンディングパッド上開口工程完了時点）の半導体チップの一部分の模式断面図である。図７は本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部を説明するための製造工程途中（バンプメッキ工程）の半導体チップの一部分の模式断面図である。図８は本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部を説明するための製造工程途中（ウエハ分割工程完了時点）の半導体チップの一部分の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における半導体チップ製造プロセスの要部を説明する。
【００９６】
図６に、ボンディングパッドＡＰ上のファイナルパッシベーション膜１６へのパット開口１７の形成が完了した時点の半導体ウエハ１の一部の断面を示す。図６に示すように、製造工程途中のウエハ１は、半導体基板１ｓ（たとえば、Ｐ型単結晶シリコン基板）とその表面１ａ（裏面１ｂと反対の面）に形成された多層配線層１５等から構成されている。この多層配線層１５は、たとえば、多孔質ＳｉＯＣ膜等の低誘電率層間絶縁膜ＬＫを有している。このような低誘電率層間絶縁膜ＬＫの存在は、配線間の容量を低減する効果があり、ロジック回路等の速度向上に有効である。また、低誘電率層間絶縁膜ＬＫとしては、非多孔質低誘電率層間絶縁膜のほか、多孔質低誘電率層間絶縁膜も多用されるが、多孔質低誘電率層間絶縁膜は、非多孔質低誘電率層間絶縁膜と同様に、非低誘電率層間絶縁膜と比較して、機械的強度が弱いが、多孔質低誘電率層間絶縁膜の場合は、特に、機械的強度が弱く、クラックや剥離の原因になりやすい。
【００９７】
次に、図７に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリング成膜により、ＵＢＭ層１８を成膜する。ＵＢＭ層１８は、たとえば、下からＴｉＷ膜（たとえば、タングステン９０重量％程度）、銅シード膜等から構成されている。その後、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ウエハ表面メッキ用フィルムレジスト膜１９を形成して、たとえば、通常のリソグラフィにより、ウエハ表面メッキ用フィルムレジスト膜１９のパターニングを実行する。その後、たとえば、電解メッキにより、銅ピラーＣＰおよび半田部材層ＳＭを形成する。その後、不要になったウエハ表面メッキ用フィルムレジスト膜１９を除去する。
【００９８】
次に、図８に示すように、たとえば、ウエットエッチング（たとえば、過酸化水素、アンモニアの混合水溶液、液温は、例えば、摂氏３７度程度）等により、順次、ＵＢＭ層１８を除去する。その後、必要に応じて、バックグラインディング、ダイシング等を実行して、ウエハ１をチップ２に分割する。これにより、フリップチップボンディングに用いる半導体チップ２が完成したことになる。
【００９９】
３．本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部の説明（主に図９から図１４）
このセクションでは、セクション１の構造に対応する有機系多層配線基板の製造プロセスの要部の一例を説明する。このセクションで説明するプロセスは、有機系多層配線基板製造プロセスの一例であり、種々変形可能であることはいうまでもない。
【０１００】
以下では、第１層メタル配線層及び第４層メタル配線層のパターン形成をセミアディティブ方式を例に取り具体的に説明するが、製造プロセスとしては、セミアディティブ方式のほか、サブトラクティブ方式でも、アディティブ方式でも良いことは言うまでもない。しかし、セミアディティブ方式は、アディティブ方式よりも、低コストで、サブトラクティブ方式よりも、微細なパターンが形成できるメリットがある。また、第２層メタル配線層及び第３層メタル配線層のパターン形成をサブトラクティブ方式とすることで、製造コストを低減できるメリットがある。
【０１０１】
図９は本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（樹脂系ビルドアップ層間絶縁膜形成工程）の有機系多層配線基板の一部分の模式断面図である。図１０は本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（レーザビア形成工程）の有機系多層配線基板の一部分の模式断面図である。図１１は本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（第１層メタル配線メッキ工程）の有機系多層配線基板の一部分の模式断面図である。図１２は本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（第１層メタル配線メッキ用レジスト膜除去等工程）の有機系多層配線基板の一部分の模式断面図である。図１３は本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（ソルダレジスト膜塗布工程）の有機系多層配線基板の一部分の模式断面図である。図１４は本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明するための製造工程途中（ソルダレジスト膜加工工程）の有機系多層配線基板の一部分の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における有機系多層配線基板の製造プロセス要部を説明する。
【０１０２】
まず、表面３ａ及び３ｂに銅膜が形成された有機系コア基板を準備する。次に機械的ドリルを用い、有機系コア基板３および両面の銅膜を貫通する貫通孔を形成する。この時、有機系コア基板３が内部に備えるガラスクロスは貫通孔の形成により除去される。次にメッキなどを用いて、貫通孔の内面にスルーホール内面メタルＴＭを形成する。次に、有機径コア基板３の両面に形成された銅膜のうち、不要な部分をエッチングする（サブトラクティブ法）ことなどで、所定のパターンに形成する。このようにして、図９に示すように、たとえば、表面および裏面の配線パターン等（第２層メタル配線Ｗ２，第３層メタル配線Ｗ３，貫通ビア周辺ランド４ａ、貫通ビア周辺ランド４ｂ、非貫通ビアのランドＢ２，非貫通ビアのランドＢ３）、貫通ビア１０、スルーホール内面メタル膜ＴＭ等が形成された有機系コア基板３を有するガラスエポキシ系貫通基板を準備する。次に、このガラスエポキシ系貫通基板の上面及び下面を、プリプレグ（完全硬化していない状態の樹脂系ビルドアップ層間絶縁膜６ａ及び６ｂ）で挟んだ状態で、雰囲気を減圧し、昇温しつつプレスする（真空熱プレス工程）。これにより、貫通ビア１０内に樹脂系ビルドアップ層間絶縁膜に含まれるエポキシ系樹脂（充填部材）等が充填されるとともに、有機系コア基板３の両面に、先の充填部材と同様のエポキシ系樹脂層、すなわち、樹脂系ビルドアップ層間絶縁膜６ａ（第１の樹脂系ビルドアップ層間絶縁膜）および樹脂系ビルドアップ層間絶縁膜６ｂが形成される。プリプレグはその内部にガラスクロスを含んでいても良く、あるいは、有機系コア基板と逆側の面に銅箔を有していても良い。この場合であっても、プリプレグ中の樹脂成分のみが貫通ビア１０内に充填される。あるいは、真空熱プレス工程の前に、予め貫通ビア１０内に他のエポキシ系樹脂（充填部材）を充填しても良い。  次に、図１０に示すように、たとえば、レーザ（たとえば、炭酸ガスレーザ：波長１０．６マイクロメートル、ＹＡＧ−ＴＨＧ：３５５ｎｍ）により、樹脂系ビルドアップ層間絶縁膜６ａおよび樹脂系ビルドアップ層間絶縁膜６ｂに、非貫通ビアＢＶを開口する。次に、たとえば、無電解メッキにより、樹脂系ビルドアップ層間絶縁膜６ａおよび樹脂系ビルドアップ層間絶縁膜６ｂの表面等、すなわち、多層配線基板ＷＢの両面の全面に、比較的薄い銅膜（無電解メッキ膜２７）を成膜する。
【０１０３】
次に、図１１に示すように、多層配線基板ＷＢの両面に、基板表面メッキ用フィルムレジスト膜２０ａおよび基板裏面メッキ用フィルムレジスト膜２０ｂを貼り付け、たとえば、通常のリソグラフィにより、パターニングする。次に、電解メッキにより、第１層メタル配線層Ｍ１（第１のメタル配線層）および第４層メタル配線層Ｍ４（第４のメタル配線層）となる比較的厚い銅膜を成膜する。次に、不要になった基板表面メッキ用フィルムレジスト膜２０ａおよび基板裏面メッキ用フィルムレジスト膜２０ｂを除去する。
【０１０４】
次に、図１２に示すように、たとえば、ウエットエッチングにより、銅シード膜２７を除去する。
【０１０５】
次に、図１３に示すように、多層配線基板ＷＢの両面に、ソルダレジスト膜７ａ（第１のソルダレジスト膜）およびソルダレジスト膜７ｂを形成する。
【０１０６】
次に、図１４に示すように、たとえば、通常のリソグラフィにより、ソルダレジスト膜７ａおよびソルダレジスト膜７ｂをパターニングすることにより、矩形リング状開口部５（第１の開口部）等を開口する。
【０１０７】
４．本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部の説明（主に図１５から図１７）
このセクションでは、セクション１の構造に対応する組み立てプロセスの要部の一例を説明する。このセクションで説明するプロセスは、組み立てプロセスの一例であり、種々変形可能であることはいうまでもない。
【０１０８】
図１５は本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部を説明するための組み立て工程途中（チップマウント工程）の有機系多層配線基板等の一部分の模式断面図である。図１６は本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部を説明するための組み立て工程途中（アンダフィル導入工程）の有機系多層配線基板等の一部分の模式断面図である。図１７は本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部を説明するための組み立て工程途中（外部バンプ取り付け工程）の有機系多層配線基板等の一部分の模式断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における組み立てプロセス要部を説明する。
【０１０９】
図８の状態を経て完成した半導体チップ２を図１４の状態の多層配線基板ＷＢ（インタポーザ）上にフリップチップ状態でマウントし、リフロー（たとえば、摂氏２２０度から２４０度程度）を実施することで、図１５に示すように、フリップチップボンディングを完了する。
【０１１０】
次に、図１６に示すように、半導体チップ２のデバイス面２ａと多層配線基板ＷＢとの間に、アンダフィル樹脂部材１１（たとえばエポキシ系熱硬化性樹脂）を充填する。
【０１１１】
次に、必要に応じて図４のように多層配線基板ＷＢの表面３ａ上に封止樹脂耐１２を形成する樹脂封止（キュア温度：たとえば、摂氏１７５度）を実行し、図１７に示すように、多層配線基板ＷＢの裏面３ｂ側の各外部半田バンプ搭載ランド２１に外部半田バンプ電極８（例えば錫銀系鉛フリー半田バンプ）を取り付ける。その後、必要に応じて、たとえば、ブレードダイシングにより、個々のデバイスに分割する。
【０１１２】
あるいは、以下の方法で組み立てても良い。まず多層配線基板ＷＢの表面３ａ上の半導体チップ２に対応する領域に硬化前のアンダフィル樹脂部材１１を塗布または貼付する。次に半導体チップ２をアンダフィル樹脂部材１１の上から下降させ、銅ピラーＣＰに形成された半田部材層ＳＭの下面と、銅ピラー取り付けランド９の上面とを接触させる。接触の後、所定の荷重を加えつつ半田部材層ＳＭの融点以上の温度まで加熱することで図１６に示す構造としても良い。
【０１１３】
５．本願の前記一実施の形態の半導体集積回路装置におけるリング状開口に関する変形例（オープンリングＳＲ開口）の説明（主に図１８および図１９）
このセクションでは、セクション１から４で説明したデバイス構造のうち、図１の閉リング状ソルダレジスト開口に関する変形例を説明する。
【０１１４】
図１８は本願の前記一実施の形態の半導体集積回路装置におけるリング状開口に関する変形例（オープンリングＳＲ開口）を説明するための図１に対応する有機系多層配線基板等の全体上面図である。図１９は図１８のリング一部切り出し領域Ｒ１の拡大上面図である。本願の前記一実施の形態の半導体集積回路装置におけるリング状開口に関する変形例（オープンリングＳＲ開口）これらに基づいて、本願の前記一実施の形態の半導体集積回路装置におけるリング状開口に関する変形例（オープンリングＳＲ開口）を説明する。
【０１１５】
図１における矩形リング状開口部５（第１の開口部）は、閉環であるが、これに対して、図１８に於いては、一部に切れ目２２を有する開環としたものである。これは、図１９に示すように、その切れ目２２を横断するように、第１層メタル配線Ｗ１（第１のメタル配線）に属するメタル配線から構成された横断配線群ＷＧを設置する必要がある場合があるからである。このようなレイアウトは、比較的多くの信号線でリング状開口部５の内部と外部を接続したい場合に有利である。
【０１１６】
６．本願の前記一実施の形態の半導体集積回路装置における多層配線基板上におけるルーティングに関する各種変形例の説明（主に図２０から図２３）
このセクションでは、セクション１から４で説明したデバイス構造のうち、図１から図３の配線等のレイアウトに関する変形例を説明する。
【０１１７】
図２０は本願の前記一実施の形態の半導体集積回路装置における多層配線基板上におけるルーティングに関する変形例（外部マイクロビア経由方式）を説明するための図１に対応する有機系多層配線基板等の全体上面図である。図２１は図２０のリング一部切り出し領域Ｒ２の図３に対応する拡大上面図である。図２２は本願の前記一実施の形態の半導体集積回路装置における多層配線基板上におけるルーティングに関する変形例（内部マイクロビア経由方式）を説明するための図１に対応する有機系多層配線基板等の全体上面図である。図２３は図２２のリング一部切り出し領域Ｒ２の図３に対応する拡大上面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における多層配線基板上におけるルーティングに関する各種変形例を説明する。
【０１１８】
（１）外部マイクロビア経由方式（主に図２０および図２１）：
この例は、図２０および図２１に示すように、矩形リング状開口部５（第１の開口部）の中にある銅ピラー取り付けランド９（第１のランド）から樹脂充填型貫通ビア１０までの配線を、迂回経路を介して接続したものである。すなわち、銅ピラー取り付けランド９から、一旦、第１層メタル配線Ｗ１（第１のメタル配線）を介して、矩形リング状開口部５の外部に出し、そこで、非貫通ビアのランドＢ１，非貫通ビアＢＶｐ、非貫通ビアのランドＢ２、第２層メタル配線Ｗ２（第２のメタル配線）を介して、樹脂充填型貫通ビア１０部分に至るものである。その後更に、貫通ビア周辺ランド４ａｉ（第２のランド）、スルーホール内面メタル膜ＴＭ、貫通ビア周辺ランド４ｂｉ等を介して、有機系コア基板３の裏面３ｂに至るものである。言い換えれば、複数の銅ピラー取り付けランドの少なくとも一つは、リング状の開口部の外側に設けられた非貫通ビアを介して、複数の樹脂充填型貫通ビアのうち、リング状の開口部の内側に設けられたものに接続されている。
【０１１９】
このようなレイアウトは、矩形リング状開口部５の外側に、樹脂充填型貫通ビア１０を配置する適当なスペースがない場合に有利である。
【０１２０】
（２）内部マイクロビア経由方式（主に図２２および図２３）：
この例は、図２２および図２３に示すように、矩形リング状開口部５（第１の開口部）の中にある銅ピラー取り付けランド９（第１のランド）から樹脂充填型貫通ビア１０までの配線を、迂回経路を介して接続したものである。すなわち、銅ピラー取り付けランド９から、一旦、第１層メタル配線Ｗ１（第１のメタル配線）を介して、矩形リング状開口部５の内部に出し、そこで、非貫通ビアのランドＢ１，非貫通ビアＢＶｉ、非貫通ビアのランドＢ２、第２層メタル配線Ｗ２（第２のメタル配線）を介して、樹脂充填型貫通ビア１０部分に至るものである。その後更に、貫通ビア周辺ランド４ａｐ（第２のランド）、スルーホール内面メタル膜ＴＭ、貫通ビア周辺ランド４ｂｐ等を介して、有機系コア基板３の裏面３ｂに至るものである。言い換えれば、複数の銅ピラー取り付けランドの少なくとも一つは、リング状の開口部の内側に設けられた非貫通ビアを介して、複数の樹脂充填型貫通ビアのうち、リング状の開口部の外側に設けられたものに接続されている。
【０１２１】
このようなレイアウトは、矩形リング状開口部５の内側に、樹脂充填型貫通ビア１０を配置する適当なスペースがない場合に有利である。
【０１２２】
７．本願の前記一実施の形態の半導体集積回路装置における全体パッケージ構造に関する各種変形例の説明（主に図２４および図２５）
このセクションでは、セクション１から４で説明したデバイス構造のうち、図４の配線等の全体パッケージ構造に関する変形例を説明する。
【０１２３】
図２４は本願の前記一実施の形態の半導体集積回路装置における全体パッケージ構造に関する変形例（ＰＯＰ型積層デバイス）の模式的全体断面図である。図２５は本願の前記一実施の形態の半導体集積回路装置における全体パッケージ構造に関する変形例（ＴＳＶ型積層デバイス）の模式的全体断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置における全体パッケージ構造に関する各種変形例を説明する。
【０１２４】
（１）ＰＯＰ（Ｐａｃｋａｇｅ  Ｏｎ  Ｐａｃｋａｇｅ）型積層デバイス（主に図２４）：
図４の例は、パッケージ構造は、単純な樹脂封止型フリップチップボンディングＢＧＡであったが、これに対して、図２４の例は、ＰＯＰ型積層デバイスとしたものである。すなわち、図２４に示すように、下側基板ＷＢｆ（多層配線基板）の裏面３ｂには、例えば、マトリクス状に多数の外部半田バンプ電極８が取り付けられている。一方、下側基板ＷＢｆの表面３ａ側には、図３等で説明したように、多数の銅ピラーＣＰ等を介して、半導体チップ２がマウントされており、半導体チップ２のデバイス面２ａと多層配線基板ＷＢの表面３ａとの間には、アンダフィル樹脂部材１１が充填されている。多層配線基板ＷＢの表面３ａ側には、たとえば、ＰＯＰ接続用バンプ電極２６（たとえば、錫銀系鉛フリー半田バンプ電極）を介して、上側基板ＷＢｓ（多層配線基板）が搭載されている。この上側基板ＷＢｓ上には、たとえばメモリチップ２ｍ（たとえばＤＤＲ−ＤＲＡＭチップ）がダイボンディングされており、メモリチップ２ｍと外部とは、たとえば、ボンディングワイヤ２５（たとえば、金系ボンディングワイヤ）を介して接続されている。更に、上側基板ＷＢｓ上は、メモリチップ２ｍ、ボンディングワイヤ２５等を封止するように、たとえば封止樹脂体１４が形成されている。言い換えれば、図２４等（図１から図４、図２５）の下側基板ＷＢｆ（多層配線基板ＷＢ）は、ＰＯＰ型パッケージの下側基板とすることができる。すなわち、これらの基板は、ＰＯＰ型パッケージの下側基板に属するものとすることができる。
【０１２５】
このようなＰＯＰ型構造の適用は、パッケージ状態でテストが完了した良品の下側パッケージと、同様に、パッケージ状態でテストが完了した良品の上側パッケージとを積層することによって、高い歩留まりを確保できるメリットがある。
【０１２６】
また、ＰＯＰ型パッケージの上側基板上に、メモリチップを搭載し、下側基板にＣＰＵチップ等のロジックチップを搭載することは、メモリとロジックチップを自由に選択できる点で、システム構成上有利である。また、各配線基板（チップが搭載された状態の配線基板またはインタポーザ）ごとに、電気的検査を実行して、良品であることがわかっているものを組み合わせてＰＯＰ型パッケージが構成できるので、最終歩留まりが非常によいというメリットを有する。
【０１２７】
（２）ＴＳＶ（Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）型積層デバイス（主に図２５）：
図２５の例は、パッケージ全体構造としては、図４と同じ単純な樹脂封止型フリップチップボンディングＢＧＡであるが、チップの取り付けが、積層構造になっている点と、積層したチップ間の接続がＴＳＶ（Ｔｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  Ｖｉａ）を介して行われている点が異なっている。すなわち、図２５に示すように、図４と同様に、多層配線基板ＷＢの裏面３ｂには、例えば、マトリクス状に多数の外部半田バンプ電極８が取り付けられている。一方、多層配線基板ＷＢの表面３ａ側には、図３等で説明したように、多数の銅ピラーＣＰ等を介して、半導体チップ２がマウントされており、半導体チップ２のデバイス面２ａと多層配線基板ＷＢの表面３ａとの間には、アンダフィル樹脂部材１１ａが充填されている。更に、半導体チップ２の裏面２ｂ上には、他の半導体チップ２ｘ、２ｙが積層してマウントされており、半導体チップ２、２ｘ、２ｙの間は、ＴＳＶ群２３によって、相互に接続されている。半導体チップ２、２ｘ、２ｙの周辺等は、アンダフィル樹脂部材１１ｂが充填されている。更に、多層配線基板ＷＢの表面３ａ側には、たとえば、エポキシ系樹脂等から構成された封止樹脂体１２が形成されており、半導体チップ２、２ｘ、２ｙ等を封止している。
【０１２８】
このように、半導体チップ２、２ｘ、２ｙの間が、ＴＳＶ群２３によって、相互に接続されているので、一度、ボンディングワイヤ等によってチップの外部周辺に引き出すのと比べて、インタポーザＷＢのサイズを大幅に小さくすることができる。
【０１２９】
８．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２６）
図２６は本願の前記一実施の形態（変形例を含む）の半導体集積回路装置のアウトラインを説明するための図３に対応する断面の模式断面図である。これに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。
【０１３０】
（１）有機系コア基板に樹脂充填型貫通ビアを有するビルドアップ基板の問題点：
表面に貫通ビアの両端を有する貫通基板では、フリップチップのバンプ電極を接続するためのバンプ接続用ランドを貫通ビアの位置に置くことができず、多端子のフリップチップＢＧＡでは、フリップチップ上のバンプ電極のレイアウトが制限される結果となる。そこで、有機系コア基板を有する４層ビルドアップ基板（いわゆる１−２−１ビルドアップ基板）等の多層ビルドアップ基板を適用すると、樹脂充填型貫通ビアやチップ上のバンプ電極の配置は自由になる反面、樹脂充填型貫通ビアの平面的位置が、チップ上のバンプ電極の平面的位置が重なる可能性が出てくる結果となる。そうすると、本願発明者等が検討したところによって、リフロー、封止その他の熱処理等の温度変化の結果、樹脂充填型貫通ビア内の樹脂が収縮等する際に、樹脂充填型貫通ビア上にチップ上のバンプ電極があると、樹脂充填型貫通ビア内の樹脂の収縮に伴うインタポーザ表面の変形によって、バンプ電極周辺のチップ表面に剥がれ等が生じることが明らかとなった。原因として、例えば、以下などが考えられる。有機系コア基板がその内部に備えるガラスクロスが貫通ビアの製造過程で除去されるため、有機系コア基板の貫通ビアの外部における樹脂成分比率が、貫通ビアの内部における樹脂成分比率より高くなる。この結果、貫通ビア形成領域と、その他の領域との間に、線熱膨張係数（有機系コア基板の厚さ方向を含めて）の差が発生している。この時、双方の領域にそれぞれ非溶融型バンプ電極が重なる位置となった時に、剥がれ等が生じることがある。  このような問題は、半田バンプ、金バンプ、銀バンプ等でも起こる可能性があるが、剛性が高く且つ寸法（ピッチ等）が微細な銅バンプ（銅ピラー、銅ポストなど）では、特に顕著である。
【０１３１】
（２）前記実施の形態（変形例を含む）のデバイス構造のアウトラインの説明（主に図２６）：
このような問題を解決するために、前記実施の形態（変形例を含む）のデバイス構造（半導体集積回路装置）における基本構造要素の一つは、図２６に示すように、有機系コア基板３の第１の主面３ａおよび第２の主面３ｂに、第１の端部１０ａおよび第２の端部１０ｂを有する複数（または多数の）の樹脂充填型貫通ビア１０を有するものである。ここで、有機系コア基板３の第１の主面３ａ、すなわち、第１の端部１０ａがある面上には、樹脂系ビルドアップ層間絶縁膜６ａ（第１の樹脂系ビルドアップ層間絶縁膜）が設けられており、この樹脂系ビルドアップ層間絶縁膜６ａ上には、第１層メタル配線層Ｍ１（第１のメタル配線層）が設けられている。この第１層メタル配線層Ｍ１は、複数の銅ピラー取り付けランド９（第１のランド）を含んでいる。更に、有機系コア基板３の第１の主面３ａと樹脂系ビルドアップ層間絶縁膜６ａとの間には、第２層メタル配線層Ｍ２（第２のメタル配線層）が設けられており、この第２層メタル配線層Ｍ２は、各樹脂充填型貫通ビア１０の第１の端部１０ａを内包するように設けられた貫通ビア周辺ランド４ａ（第２のランド）を含む。また、第２層メタル配線層Ｍ２よりも上層には、ソルダレジスト膜７ａ（第１のソルダレジスト膜）があり、複数の銅ピラー取り付けランド９上には、銅ピラーＣＰを介して、半導体チップ２が接続されている。ここで、更に、銅ピラーＣＰの位置は、平面的に、複数（または多数の）の樹脂充填型貫通ビア１０の位置と重ならないようにされている。
【０１３２】
このようにすることによって、各種の温度サイクル（リフロー、封止、キュア等）によって、樹脂充填型貫通ビア１０内の充填樹脂が収縮等することによって起こるチップ表面の剥がれやクラックの発生を防止することができる。
【０１３３】
（３）バンプ電極（銅ピラー等）の材質との関係の考察：
先に説明したような効果は、チップと配線基板を繋ぐバンプ電極がいずれの材料（金、銀、銅、半田）であっても当てはまる。しかし、剛性率を考えると、半田（たとえば、鉛フリー半田）、銀、金、銅の順で高くなるので、銅の場合が配線基板表面の応力が直接、チップの表面に作用する可能性が高いと考えられる。また、銅ピラーの場合は、もともと、狭ピッチに適用されるので、その分、局所的な応力の集中も強くなると考えられる。
【０１３４】
なお、他のバンプ材料としては、パラジウム、ニッケル等も考えられるが、パラジウムは、金に比べて、コスト的にはメリットがあるが、剛性率は、銅に近い。ニッケルは、これに比べて、コスト的には、有利であるが、剛性率は銅よりもはるかに高い。
【０１３５】
９．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３６】
例えば、前記実施の形態に於いては、半導体チップ上のバンプ電極の配置に関して、一例として、リング状のソルダレジスト開口に沿う位置に、多数のバンプ電極を配列したものを示したが、本発明はそれに限定されるものではない。すなわち、リング形状の内周内の中央部等に、付加的にソルダレジスト開口を設けて、その内部に対応する位置に複数の付加的なバンプ電極（例えば、給電用バンプ等）を配列してもよいことはいうまでもない。
【０１３７】
また、前記実施の形態に於いては、ソルダレジスト開口の方式として、ＮＳＭＤ方式を中心に説明したが、ＳＭＤ方式でも良いことは言うまでもない。たとえば、図２４に示したＰＯＰ接続用バンプ電極２６を接地するためのランドや外部半田バンプ搭載ランド２１（図３）等に関しては、一般にＳＭＤ方式が適用されている。なお、これらの部分についても、ＮＳＭＤ方式を適用しても良いことは言うまでもない。
【符号の説明】
【０１３８】
１  ウエハ
１ａ  ウエハの表面
１ｂ  ウエハの裏面
１ｓ  半導体基板
２  半導体チップ
２ａ  半導体チップの表面（デバイス面）
２ｂ  半導体チップの裏面
２ｍ  メモリチップ（ＤＤＲ−ＤＲＡＭチップ）
２ｘ、２ｙ  他の半導体チップ
３  有機系コア基板
３ａ  有機系コア基板または多層配線基板の表面
３ｂ  有機系コア基板または多層配線基板の裏面
４ａ  有機系コア基板の表面上の貫通ビア周辺ランド（第２のランド）
４ａｉ  リング状開口部の内側に設けられた有機系コア基板の表面上の貫通ビア周辺ランド（第２のランド）
４ａｐ  リング状開口部の外側に設けられた有機系コア基板の表面上の貫通ビア周辺ランド（第２のランド）
４ｂ  有機系コア基板の裏面上の貫通ビア周辺ランド
４ｂｉ  リング状開口部の内側に設けられた有機系コア基板の裏面上の貫通ビア周辺ランド
４ｂｐ  リング状開口部の外側に設けられた有機系コア基板の裏面上の貫通ビア周辺ランド
５  有機系コア基板の表面側のソルダレジスト膜の矩形リング状開口部（第１の開口部）
６ａ  有機系コア基板の表面側の樹脂系ビルドアップ層間絶縁膜（第１の樹脂系ビルドアップ層間絶縁膜）
６ｂ  有機系コア基板の裏面側の樹脂系ビルドアップ層間絶縁膜
７ａ  有機系コア基板の表面側のソルダレジスト膜（第１のソルダレジスト膜）
７ｂ  有機系コア基板の裏面側のソルダレジスト膜
８  外部半田バンプ電極
９  銅ピラー取り付けランド（第１のランド）
１０  樹脂充填型貫通ビア
１０ａ  樹脂充填型貫通ビアの表面側端部（第１の端部）
１０ｂ  樹脂充填型貫通ビアの裏面側端部（第２の端部）
１１，１１ａ，１１ｂ  アンダフィル樹脂部材
１２、１４  封止樹脂または封止樹脂体
１５  多層配線層
１６  ファイナルパッシベーション膜
１７  パッド開口
１８  ＵＢＭ層
１９  ウエハ表面メッキ用フィルムレジスト膜
２０ａ  基板表面メッキ用フィルムレジスト膜
２０ｂ  基板裏面メッキ用フィルムレジスト膜
２１  外部半田バンプ搭載ランド
２２  リングの切れ目
２３  ＴＳＶ群
２４  ＰＯＰ型パッケージ
２５  ボンディングワイヤ
２６  ＰＯＰ接続用バンプ電極
２７  無電解メッキ膜
ＡＰ  電極パッド（アルミニウム系ボンディングパッド）
Ｂ１  第１層メタル配線層に属する非貫通ビアのランド
Ｂ２  第２層メタル配線層に属する非貫通ビアのランド
Ｂ３  第３層メタル配線層に属する非貫通ビアのランド
Ｂ４  第４層メタル配線層に属する非貫通ビアのランド
ＢＶ  非貫通ビア
ＢＶｉ  リング状開口部の内側に設けられた非貫通ビア
ＢＶｐ  リング状開口部の外側に設けられた非貫通ビア
ＣＰ、ＣＰ１，ＣＰ２，ＣＰ３，ＣＰ４，ＣＰ５、ＣＰ６、ＣＰ７，ＣＰ８，ＣＰ９  銅ピラー（または銅ピラーの平面的位置）
ＬＫ  低誘電率層間絶縁膜
Ｍ１  第１層メタル配線層（第１のメタル配線層）
Ｍ２  第２層メタル配線層（第２のメタル配線層）
Ｍ３  第３層メタル配線層（第３のメタル配線層）
Ｍ４  第４層メタル配線層（第４のメタル配線層）
Ｒ１、Ｒ２  リング一部切り出し領域
ＳＭ  半田部材層
ＴＭ  スルーホール内面メタル膜
Ｗ１  第１層メタル配線（第１のメタル配線）
Ｗ２  第２層メタル配線（第２のメタル配線）
Ｗ３  第３層メタル配線（第３のメタル配線）
Ｗ４  第４層メタル配線（第４のメタル配線）
ＷＢ  多層配線基板
ＷＢｆ  ＰＯＰ型パッケージの下側基板（多層配線基板）
ＷＢｓ  ＰＯＰ型パッケージの上側基板（多層配線基板）
ＷＧ  横断配線群
【図１】
2014099436.tif 000003
【図２】
2014099436.tif 000004
【図３】
2014099436.tif 000005
【図４】
2014099436.tif 000006
【図５】
2014099436.tif 000007
【図６】
2014099436.tif 000008
【図７】
2014099436.tif 000009
【図８】
2014099436.tif 000010
【図９】
2014099436.tif 000011
【図１０】
2014099436.tif 000012
【図１１】
2014099436.tif 000013
【図１２】
2014099436.tif 000014
【図１３】
2014099436.tif 000015
【図１４】
2014099436.tif 000016
【図１５】
2014099436.tif 000017
【図１６】
2014099436.tif 000018
【図１７】
2014099436.tif 000019
【図１８】
2014099436.tif 000020
【図１９】
2014099436.tif 000021
【図２０】
2014099436.tif 000022
【図２１】
2014099436.tif 000023
【図２２】
2014099436.tif 000024
【図２３】
2014099436.tif 000025
【図２４】
2014099436.tif 000026
【図２５】
2014099436.tif 000027
【図２６】
2014099436.tif 000028