(57)【要約】      （修正有）【課題】２ＤＥＧの濃度を低下させることなく、バリアとなる層の厚さを薄くすることができるＨＥＭＴとなる半導体装置を提供する。【解決手段】半導体基板１０の上に、半導体材料により形成された電子走行層１３と、電子走行層１３の上に、電子走行層１３よりもバンドギャップの広い半導体材料により形成されたｎ型の半導体層１５と、ｎ型の半導体層１５の上に形成されたｎ型となる不純物元素がシート状にドープされたδドーピング領域１６と、δドーピング領域１６の上に、電子走行層１３よりもバンドギャップの広い半導体材料により形成されたバリア層１７と、を有する半導体装置。【選択図】図７
2014053418.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、半導体材料により形成された電子走行層と、
前記電子走行層の上に、電子走行層よりもバンドギャップの広い半導体材料により形成されたｎ型の半導体層と、
前記ｎ型の半導体層の上に形成されたｎ型となる不純物元素がシート状にドープされたδドーピング領域と、
前記δドーピング領域の上に、電子走行層よりもバンドギャップの広い半導体材料により形成されたバリア層と、
を有するものであることを特徴とする半導体装置。
【請求項２】
前記電子走行層は、ＩｎＡｓを含む材料により形成されており、
前記ｎ型の半導体層及び前記バリア層は、ＡｌＳｂを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電子走行層は、ＩｎＡｓを含む材料により形成されており、
前記ｎ型の半導体層及び前記バリア層は、ＡｌＧａＳｂを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記電子走行層は、ＩｎＧａＡｓを含む材料により形成されており、
前記ｎ型の半導体層及び前記バリア層は、ＧａＡｓＳｂを含む材料により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ｎ型の半導体層にドープされている不純物元素と、前記δドーピング領域にシート状にドープされている不純物元素は、同一元素であることを特徴とする請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記ｎ型の半導体層にドープされている不純物元素は、Ｔｅであることを特徴とする請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記δドーピング領域において、シート状にドープされている不純物元素は、Ｔｅであることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記バリア層の上には、キャップ層が形成されており、
前記キャップ層は、前記バリア層よりもバンドギャップの狭い半導体材料に、ｎ型となる不純物元素がドープされたものであることを特徴とする請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記キャップ層は、ＩｎＡｓ、ＩｎＧａＡｓ、ＧａＳｂのうちのいずれかを含むものにより形成されているものであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記キャップ層の上には、ソース電極及びドレイン電極が形成されており、
前記バリア層の上には、ゲート電極が形成されていることを特徴とする請求項８または９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
通信用高速トランジスタとしては、ＨＥＭＴ（High Electron Mobility Transistor）があり、第１世代のＧａＡｓ系、第２世代のＩｎＰ系に続き、Ｓｂ系ＨＥＭＴがある。Ｓｂ系ＨＥＭＴは、Γバレーにおける電子の有効質量が極めて軽いＩｎＡｓやＩｎＳｂが、電子走行層を形成するためのチャネル半導体として用いられる。ここで、Γバレーにおける電子の有効質量は、ＧａＡｓが０．０６７ｍｅ、Ｉｎ０．５３Ｇａ０．４７Ａｓが０．０４３ｍｅ、Ｉｎ０．７Ｇａ０．３Ａｓが０．０３６ｍｅ、Ｉｎ０．８Ｇａ０．２Ａｓが０．０３１ｍｅ、ＩｎＡｓが０．０２２ｍｅ、ＩｎＳｂが０．０１４ｍｅである。尚、ｍｅは、電子の静止質量である。このような有効質量の軽いＩｎＡｓやＩｎＳｂを電子走行層に用いることにより、電子の移動速度を一層高めることができるため、テラヘルツ帯で動作させることのできるＨＥＭＴが得られる可能性がある。
【０００３】
電子走行層を形成する材料としてＩｎＡｓを用いた場合には、電子を閉じ込めるバリア層を形成する材料として、ＡｌＳｂ、ＡｌＧａＳｂまたはＡｌＡｓＳｂが用いられる場合が多い。また、電子走行層を形成する材料としてＩｎＳｂを用いた場合には、電子を閉じ込めるバリア層を形成する材料として、ＩｎＡｌＳｂが用いられる場合が多い。このうち電子走行層を形成する材料として、格子定数が０．６０５８ｎｍのＩｎＡｓを用いた場合では、ＩｎＡｓ、ＡｌＳｂ、ＧａＳｂの格子定数が、０．６１ｎｍ程度とほぼ同じであるため、ヘテロ構造を形成する際に比較的都合がよい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−８１１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１には、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴ、即ち、電子走行層がＩｎＡｓにより形成されており、バリア層がＡｌＳｂにより形成されているＨＥＭＴの断面構造を示す。図２は、図１に示される構造のＨＥＭＴのバンド構造図を示す。
【０００６】
この構造のＨＥＭＴは、半絶縁性のＧａＡｓ基板９１０の上に、バッファ層９１１、ｉ−ＡｌＳｂバリア層９１２、ｉ−ＩｎＡｓチャネル層９１３、ｉ−ＡｌＳｂスペーサ層９１４、Ｔｅ−δドーピング領域９１５、ｉ−ＡｌＳｂ電子バリア層９１６、ｉ−ＩｎＡｌＡｓ正孔バリア層９１７、ｎ−ＩｎＡｓキャップ層９１８が積層形成されている。ｎ−ＩｎＡｓキャップ層９１８の上には、ソース電極９３１及びドレイン電極９３２が形成されており、ゲート電極９３３は、ｉ−ＩｎＡｌＡｓ正孔バリア層９１７の上に形成されている。また、ゲート電極９３３が形成されている領域を除き、ｎ−ＩｎＡｓキャップ層９１８等の上のソース電極９３１からドレイン電極９３２の間の領域は、酸化シリコン膜９２０により覆われている。尚、この構造のＨＥＭＴにおいては、ｉ−ＩｎＡｓチャネル層９１３が電子走行層となる。
【０００７】
このＨＥＭＴにおけるＡｌＳｂ／ＩｎＡｓ系ヘテロ構造は、いわゆるタイプIIのバンド構造を示し、ＧａＡｓ系、ＩｎＰ系ＨＥＭＴとは異なり、電子と正孔が空間的に分離されている。このため、電子はｉ−ＩｎＡｓチャネル層９１３に存在し、バンドギャップエネルギーが小さいことによる衝突イオン化などによって生成する正孔はｉ−ＡｌＳｂ電子バリア層９１６に存在する。尚、ｉ−ＩｎＡｓチャネル層９１３に存在している電子により２ＤＥＧ（two dimensional electron gas：２次元電子ガス）９１３ａが形成される。
【０００８】
この構造のＨＥＭＴでは、ｉ−ＡｌＳｂスペーサ層９１４やｉ−ＡｌＳｂ電子バリア層９１６が電子のバリア層となるため、ゲート電極９３３への漏れ電流は抑制される。しかしながら、正孔はｉ−ＡｌＳｂ電子バリア層９１６に存在しているため、正孔のバリア層としてｉ−ＩｎＡｌＡｓ正孔バリア層９１７が必要となる。このｉ−ＩｎＡｌＡｓ正孔バリア層９１７が、正孔にとっての十分なバリア層であるためには、ＩｎｘＡｌ１−ｘＡｓとした場合に、ｘ＝０．４〜０．５程度となるように形成されていることが必要となる。このため、ｉ−ＩｎＡｌＡｓ正孔バリア層９１７には、大きい引張歪みがかかり、また、それほど厚く形成することもできず、結晶品質もそれほど良好ではないため、ゲート電極９３３への正孔の漏れを完全に抑制することは困難である。
【０００９】
このように、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴは、タイプIIのヘテロ構造を有していることから、ゲート電極９３３への漏れ電流を抑制するためには、電子のバリアだけではなく正孔のバリアを形成することが求められる。即ち、ｉ−ＡｌＳｂ電子バリア層９１６等と、ｉ−ＩｎＡｌＡｓ正孔バリア層９１７との双方を形成することが求められる。このため、バリアとなる層の全体の厚さが厚くなり、ゲート長Ｌｇを微細化した際の短チャネル効果を抑制することが困難となる。尚、短チャネル効果を抑制するためには、チャネルアスペクト比Ｌｇ／ｄをできるだけ高くする必要がある。ここで、ｄはゲート・チャネル間距離を示す。
【００１０】
ｉ−ＩｎＡｌＡｓ正孔バリア層９１７を形成しなくとも、正孔のゲート電極９３３への漏れを抑制する方法としては、図３に示されるように、Ｔｅ−δドーピング領域９１５をゲート電極９３３が設けられている側の近くに形成する方法がある。図４は、図３に示される構造のＨＥＭＴのバンド構造図を示す。これにより、ｉ−ＡｌＳｂスペーサ層９１４におけるバンドが曲げられ、正孔のバリアとなる。しかしながら、この構造のＨＥＭＴでは、Ｔｅ−δドーピング領域９１５が形成される位置が、ｉ−ＩｎＡｓチャネル層９１３より離れてしまうため、ｉ−ＩｎＡｓチャネル層９１３における電子の密度が低くなってしまう。即ち、２ＤＥＧの濃度が低下し、ＨＥＭＴにおける電気的特性が低下してしまう。尚、図３においては、ｉ−ＩｎＡｌＡｓ正孔バリア層９１７を形成した構造のものを記載しているが、この構造のＨＥＭＴにおいては、ｉ−ＩｎＡｌＡｓ正孔バリア層９１７を形成しなくとも正孔のバリアが形成される。従って、この構造のＨＥＭＴでは、ｉ−ＩｎＡｌＡｓ正孔バリア層９１７を必ずしも形成する必要はないため、バリアとなる層の全体の厚さを薄くすることは可能である。
【００１１】
また、図５に示されるように、ｉ−ＡｌＳｂスペーサ層９１４及びｉ−ＡｌＳｂ電子バリア層９１６において、Ｔｅ−δドーピング領域９１５とＴｅ−δドーピング領域９１９とを形成する方法がある。図６は、図５に示される構造のＨＥＭＴのバンド構造図を示す。このように、Ｔｅ−δドーピング領域を２つ形成することにより、ｉ−ＩｎＡｓチャネル層９１３における電子の密度を高くすることが可能となる。しかしながら、この構造のＨＥＭＴも、図１に示す構造のものと同様の理由により、正孔を十分に閉じ込めることはできない。
【００１２】
このため、高速動作可能なＨＥＭＴであって、２ＤＥＧの濃度を低下させることなく、バリアとなる層の厚さを薄くすることができるＨＥＭＴが求められていた。
【課題を解決するための手段】
【００１３】
本実施の形態の一観点によれば、半導体基板の上に、半導体材料により形成された電子走行層と、前記電子走行層の上に、電子走行層よりもバンドギャップの広い半導体材料により形成されたｎ型の半導体層と、前記ｎ型の半導体層の上に形成されたｎ型となる不純物元素がシート状にドープされたδドーピング領域と、前記δドーピング領域の上に、電子走行層よりもバンドギャップの広い半導体材料により形成されたバリア層と、を有するものであることを特徴とする。
【発明の効果】
【００１４】
開示の半導体装置によれば、ＨＥＭＴにおいて、２ＤＥＧの濃度を低下させることなく、バリアとなる層の厚さを薄くすることができる。
【図面の簡単な説明】
【００１５】
【図１】ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴの構造図（１）
【図２】ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴのバンド図（１）
【図３】ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴの構造図（２）
【図４】ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴのバンド図（２）
【図５】ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴの構造図（３）
【図６】ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴのバンド図（３）
【図７】第１の実施の形態における半導体装置の構造図
【図８】第１の実施の形態における半導体装置のバンド図
【図９】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図１０】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図１１】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図１２】第１の実施の形態における半導体装置の製造方法の工程図（４）
【図１３】第１の実施の形態における半導体装置の製造方法の工程図（５）
【図１４】第２の実施の形態における半導体装置の構造図
【発明を実施するための形態】
【００１６】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１７】
〔第１の実施の形態〕
（半導体装置）
第１の実施の形態における半導体装置について説明する。図７は、本実施の形態における半導体装置の構造を示す。また、図８は、図７に示される本実施の形態における半導体装置のバンド構造図を示す。
【００１８】
本実施の形態における半導体装置は、ＡｌＳｂ／ＩｎＡｓ系ＨＥＭＴ、即ち、電子走行層がＩｎＡｓにより形成されており、バリア層がＡｌＳｂにより形成されているＨＥＭＴである。このＨＥＭＴは、半絶縁性のＧａＡｓ基板１０の上に、バッファ層１１、ｉ−ＡｌＳｂバリア層１２、ｉ−ＩｎＡｓチャネル層１３、ｉ−ＡｌＳｂスペーサ層１４、ｎ−ＡｌＳｂ層１５、Ｔｅ−δドーピング領域１６、ｉ−ＡｌＳｂバリア層１７、ｎ−ＩｎＡｓキャップ層１８が形成されている。ｎ−ＩｎＡｓキャップ層１８の上には、ソース電極３１及びドレイン電極３２が形成されており、ゲート電極３３は、ｉ−ＡｌＳｂバリア層１７の上に形成されている。また、ゲート電極３３が形成されている領域を除き、ｎ−ＩｎＡｓキャップ層１８等の上のソース電極３１からドレイン電極３２の間の領域は、酸化シリコン膜２０により覆われている。本実施の形態においては、ｉ−ＡｌＳｂバリア層１２を下部バリア層と記載する場合があり、ｉ−ＡｌＳｂバリア層１７等を上部バリア層と記載する場合がある。
【００１９】
本実施の形態における半導体装置においては、ｉ−ＡｌＳｂバリア層１２、ｉ−ＡｌＳｂスペーサ層１４、ｎ−ＡｌＳｂ層１５及びｉ−ＡｌＳｂバリア層１７は、ドープされている不純物元素を除き、同じ半導体材料により形成されている。また、ｉ−ＡｌＳｂバリア層１２、ｉ−ＡｌＳｂスペーサ層１４、ｎ−ＡｌＳｂ層１５及びｉ−ＡｌＳｂバリア層１７は、ｉ−ＩｎＡｓチャネル層１３よりもバンドギャップの広い半導体材料により形成されている。また、ｎ−ＩｎＡｓキャップ層１８は、ｎ−ＡｌＳｂ層１５、ｉ−ＡｌＳｂバリア層１７等よりもバンドギャップの狭い半導体材料により形成されている。本実施の形態における半導体装置であるＨＥＭＴにおいては、ｉ−ＩｎＡｓチャネル層１３が、電子走行層となる。
【００２０】
Ｔｅ−δドーピング領域１６においては、Ｔｅがシート状にドープされている。また、ｎ−ＡｌＳｂ層１５においては、不純物元素としてＴｅがドープされており、ｎ−ＩｎＡｓキャップ層１８には、不純物元素としてＳｉがドープされている。ＡｌＳｂ層に不純物元素としてＴｅをドープした場合には、Ｓｉをドープした場合よりも、供給される電子の数が多くなるため、ドープされる不純物元素としてはＴｅが好ましい。
【００２１】
本実施の形態における半導体装置では、電子と正孔が空間的に分離されており、電子はｉ−ＩｎＡｓチャネル層１３に存在し、正孔はｉ−ＡｌＳｂスペーサ層１４及びｎ−ＡｌＳｂ層１５に存在している。従って、ｉ−ＩｎＡｓチャネル層１３に存在している電子により２ＤＥＧ１３ａが形成される。
【００２２】
また、本実施の形態においては、Ｔｅ−δドーピング領域１６が設けられており、更に、ｉ−ＡｌＳｂスペーサ層１４とＴｅ−δドーピング領域１６との間に、ｎ−ＡｌＳｂ層１５が設けられている。従って、Ｔｅ−δドーピング領域１６が価電子帯の谷となり、ｎ−ＡｌＳｂ層１５における価電子帯は、ｉ−ＡｌＳｂスペーサ層１４と接触している領域からＴｅ−δドーピング領域１６が形成されている領域に向かって、なだらかに下がるように形成される。このため、この領域に正孔を閉じ込めることができ、ゲート電極３３へ正孔の漏れを抑制することができる。
【００２３】
次に、本実施の形態における半導体装置において、ｉ−ＩｎＡｓチャネル層１３が設けられている側に、どの程度正孔を保持することができるかについて、図１に示されるＨＥＭＴと比較しながら説明する。
【００２４】
ＡｌＳｂにおける正孔の有効質量は、（１００）方向の重い正孔が、０．３３６ｍｅ、（１００）方向の軽い正孔が、０．１２３ｍｅである。尚、ｍｅは、電子の静止質量である。三角ポテンシャル近似により、正孔の量子準位を見積り、衝突イオン化により生成した正孔が低エネルギーの準位から入っていく場合を考える。
【００２５】
図１に示されるＨＥＭＴにおいて、ｉ−ＡｌＳｂスペーサ層９１４の厚さが３ｎｍ、ｉ−ＡｌＳｂ電子バリア層９１６の厚さが１２ｎｍであって、ｉ−ＩｎＡｓチャネル層９１３より３ｎｍの位置にＴｅ−δドーピング領域９１５が形成される場合について考える。この場合、正孔はゲート電極９３３が設けられている側（表面側）が約８５％、ｉ−ＩｎＡｓチャネル層９１３が設けられている側が約１５％となる。また、ｉ−ＡｌＳｂスペーサ層９１４の厚さが２ｎｍ、ｉ−ＡｌＳｂ電子バリア層９１６の厚さが８ｎｍであって、ｉ−ＩｎＡｓチャネル層９１３より２ｎｍの位置にＴｅ−δドーピング領域９１５が形成される場合について考える。この場合、正孔はゲート電極９３３が設けられている側（表面側）が略１００％となる。このように、図１に示されるＨＥＭＴにおいては、生成された正孔はゲート電極９３３が設けられている側に多く存在するため、正孔のバリアとなるｉ−ＩｎＡｌＡｓ正孔バリア層９１７を設けることが必要となる。
【００２６】
次に、図７に示される本実施の形態におけるＨＥＭＴにおいて、ｎ−ＡｌＳｂ層１５の厚さが１２ｎｍ、ｉ−ＡｌＳｂバリア層１７の厚が３ｎｍであって、表面等より３ｎｍの位置にＴｅ−δドーピング領域１６が形成されている場合について考える。この場合、ｎ−ＡｌＳｂ層１５には、Ｔｅがドーピングされているため、正孔はゲート電極３３が設けられている側（表面側）が約１５％、ｉ−ＩｎＡｓチャネル層１３が設けられている側が約８５％となる。また、ｎ−ＡｌＳｂ層１５の厚さが８ｎｍ、ｉ−ＡｌＳｂバリア層１７の厚が２ｎｍであって、表面等より２ｎｍの位置にＴｅ−δドーピング領域１６が形成されている場合について考える。この場合、ｎ−ＡｌＳｂ層１５には、Ｔｅがドーピングされているため、正孔はｉ−ＩｎＡｓチャネル層１３が設けられている側が略１００％となる。このように、本実施の形態においては、生成された正孔はｉ−ＩｎＡｓチャネル層１３が設けられている側に多く存在するため、正孔のバリアとなる層を設ける必要はない。よって、この分バリアとなる層の全体の厚さを薄くすることができる。
【００２７】
次に、本実施の形態における半導体装置であるＨＥＭＴの遮断周波数ｆＴについて説明する。遮断周波数ｆＴは、下記の数１に示される式により表わされる。
【００２８】
【数１】
2014053418.tif 000003
【００２９】
尚、τｔｒａｎｓｉｔはゲート直下の電子の遷移時間、τｃｃはチャネル充電時間、τｐは寄生遅延時間である。ここで、τｔｒａｎｓｉｔは、ゲート長Ｌｇ、空乏層の伸びに起因する実効的なゲート長の補正分ΔＬ、電子の平均速度ｖより、数２に示される式により表わされる。
【００３０】
【数２】
2014053418.tif 000004
【００３１】
ここで、数３に示される式のように、電子の平均速度ｖは有効質量ｍ＊に反比例する。
【００３２】
【数３】
2014053418.tif 000005
【００３３】
従って、Ｉｎ０．７Ｇａ０．３Ａｓの場合（Ｉｎ０．７Ｇａ０．３Ａｓチャネル）の電子の遷移時間τｔｒａｎｓｉｔ,Ｉｎ0.7Ｇａ0.3Ａｓに対する電子走行層がＩｎＡｓの場合（ＩｎＡｓチャネル）の電子の遷移時間τｔｒａｎｓｉｔ,ＧａＡｓの比は、数４に示される式となる。
【００３４】
【数４】
2014053418.tif 000006
【００３５】
尚、ゲート長Ｌｇ＝３０ｎｍのＩｎ０．７Ｇａ０．３Ａｓチャネルにおいては、遮断周波数ｆＴ＝５４７ＧＨｚであること、また、この構造のＨＥＭＴは、遅延時間解析により、τｔｒａｎｓｉｔ＝０．２２ｐｓ、τｃｃ＝０．０５ｐｓ、τｐ＝０．０３ｐｓと報告されている（K. Shinohara et al., DRC2003, p. 145）。これに対し、ΔＬを２０ｎｍとすると、ゲート長Ｌｇ＝３０ｎｍにおけるＩｎＡｓチャネルにおいては、電子の遷移時間τｔｒａｎｓｉｔは、数５に示す式で表わされる。
【００３６】
【数５】
2014053418.tif 000007
【００３７】
τｃｃ＝０．０５ｐｓ、τｐ＝０．０３ｐｓより、ＩｎＡｓチャネルにおいては、遮断周波数ｆＴ＝７４０ＧＨｚと推察される。このように、ＩｎＡｓチャネルの場合、Ｉｎ０．７Ｇａ０．３Ａｓチャネルと比べて、遮断周波数ｆＴを高くすることができる。更に、ゲート長を半分（Ｌｇ＝１５ｎｍ）にすると、電子の遷移時間τｔｒａｎｓｉｔは、数６に示す式で表わされる。
【００３８】
【数６】
2014053418.tif 000008
【００３９】
ここで、チャネル充電時間τｃｃは実効的なゲート長に比例するものとすると、τｃｃ＝０．０３５ｐｓ、τｐ＝０．０３ｐｓ（寄生抵抗は一定）より、遮断周波数ｆＴ＝９９５ＧＨｚと推察される。従って、より一層遮断周波数ｆＴを高くすることができる。
【００４０】
以上により、本実施の形態における半導体装置においては、Ｔｅ−δドーピング領域１６及びｎ−ＡｌＳｂ層１５を形成することにより、ｉ−ＡｌＳｂスペーサ層１４及びｎ−ＡｌＳｂ層１５において、電子と正孔のバリアが形成される。よって、ｉ−ＩｎＡｌＡｓ層等を設けることなく、この領域に正孔を閉じ込めることができ、ゲート電極３３への正孔の漏れを抑制することができる。従って、２ＤＥＧを形成する電子の濃度を減らすことなく、バリアとなる層の全体の厚さを薄くすることができる。また、バリアとなる層を薄くすることができるため、ゲート長Ｌｇを短くしても、チャネルアスペクト比Ｌｇ／ｄの値を高い状態で維持することができる。従って、ゲート長Ｌｇを短くすることにより特性を向上させることが可能となる。
【００４１】
尚、上記においては、ｉ−ＡｌＳｂスペーサ層１４、ｎ−ＡｌＳｂ層１５、ｉ−ＡｌＳｂバリア層１７等のバリア層を形成する材料としてＡｌＳｂを用い、ｉ−ＩｎＡｓチャネル層１３となる電子走行層を形成する材料としてＩｎＡｓを用いた場合について説明した。しかしながら、この組み合わせに限定されるものではなく、バリア層を形成する材料としてＡｌＧａＳｂを用い、電子走行層を形成する材料としてＩｎＡｓを用いた組み合わせであってもよい。また、バリア層を形成する材料としてＡｌＧａＳｂを用い、電子走行層を形成する材料としてＩｎＧａＡｓを用いた組み合わせ等であってもよい。
【００４２】
また、上記においては、キャップ層を形成する材料としてＩｎＡｓを用いたｎ−ＩｎＡｓキャップ層１８の場合について説明したが、キャップ層を形成する材料としては、これ以外にも、ＩｎＧａＡｓ、ＧａＳｂ等の材料であってもよい。
【００４３】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。
【００４４】
最初に、図９（ａ）に示されるように、ＧａＡｓ基板１０の上に、半導体層をＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシー）法によるエピタキシャル成長により形成する。具体的には、ＧａＡｓ基板１０の上に、バッファ層１１、ｉ−ＡｌＳｂバリア層１２、ｉ−ＩｎＡｓチャネル層１３、ｉ−ＡｌＳｂスペーサ層１４、ｎ−ＡｌＳｂ層１５、Ｔｅ−δドーピング領域１６、ｉ−ＡｌＳｂバリア層１７、ｎ−ＩｎＡｓキャップ層１８を形成する。
【００４５】
ＧａＡｓ基板１０は半絶縁性の基板であり、バッファ層１１の厚さは約１０００ｎｍである。尚、ＧａＡｓ基板１０に代えて、半絶縁性のＩｎＰ基板、ＧａＳｂ基板またはＳｉ基板等を用いることが可能であり、この場合、基板を形成している材料に依存して、バッファ層１１を形成する材料も異なる。
【００４６】
ｉ−ＡｌＳｂバリア層１２は厚さが約５０ｎｍであり、ｉ−ＩｎＡｓチャネル層１３は厚さが約１０ｎｍであり、ｉ−ＡｌＳｂスペーサ層１４は厚さが約５ｎｍである。ｎ−ＡｌＳｂ層１５は厚さが約１０ｎｍであり、不純物元素としてＴｅが約１×１０１９ｃｍ−３ドープされている。また、Ｔｅ−δドーピング領域１６は、Ｔｅがシート状にドープされており、この領域におけるＴｅのドーピング量は、約５×１０１２ｃｍ−２である。ｉ−ＡｌＳｂバリア層１７は厚さが約５ｎｍである。ｎ−ＩｎＡｓキャップ層１８は厚さが約５ｎｍであり、不純物元素としてＳｉが約５×１０１８ｃｍ−３ドープされている。
【００４７】
次に、図９（ｂ）に示されるように、ｎ−ＩｎＡｓキャップ層１８の上に、ソース電極３１及びドレイン電極３２を形成する。具体的には、まず、不図示の素子分離領域をＣｌ２／Ａｒ混合ガスを用いてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により形成する。この後、ｎ−ＩｎＡｓキャップ層１８の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極３１及びドレイン電極３２が形成される領域に開口部を有するレジストパターンを形成する。この後、真空蒸着等によりＰｄ／Ｐｔ／Ａｕからなる金属積層膜を成膜した後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成された金属積層膜をレジストパターンとともに、リフトオフにより除去する。この後、Ｈ２／Ａｒ雰囲気下において熱処理を行うことによりオーミックコンタクトさせて、ソース電極３１及びドレイン電極３２を形成する。
【００４８】
次に、図１０（ａ）に示すように、ｎ−ＩｎＡｓキャップ層１８の上におけるソース電極３１とドレイン電極３２の間の領域に、プラズマＣＶＤ（Chemical Vapor Deposition）により、酸化シリコン膜２０を形成する。形成される酸化シリコン膜２０の厚さは、約２０ｎｍである。
【００４９】
次に、図１０（ｂ）に示すように、酸化シリコン膜２０、ソース電極３１及びドレイン電極３２の上に、第１のレジスト層５１、第２のレジスト層５２、第３のレジスト層５３を塗布等により、順次積層して形成する。第１のレジスト層５１は、ＺＥＰレジスト（日本ゼオン社製）により形成されており、第２のレジスト層５２は、ＰＭＧＩ（Poly-dimethylglutarimide）により形成されており、第３のレジスト層５３は、ＺＥＰレジストにより形成されている。
【００５０】
次に、図１１（ａ）に示すように、１回目のＥＢ（electron beam）露光装置による露光、現像を行うことにより、第３のレジスト層５３に開口領域５３ａを形成し、更に、第２のレジスト層５２に開口領域５２ａを形成する。開口領域５２ａ及び５３ａは一回の露光により形成されるが、第２のレジスト層５２と第３のレジスト層５３は感光感度が異なるため、第３のレジスト層５３における開口領域５３ａよりも第２のレジスト５２における開口領域５２ａの方を広く形成することができる。尚、第３のレジスト層５３に開口領域５３ａを形成する際に用いられる現像液と、第２のレジスト層５２に開口領域５２ａを形成する際に用いられる現像液とは、異なる現像液が用いられる。
【００５１】
次に、図１１（ｂ）に示すように、２回目のＥＢ露光装置による露光、現像を行うことにより、第１のレジスト層５１に開口領域５１ａを形成する。この際形成される開口領域５１ａの大きさは、形成されるゲート電極３３が所望のゲート長となるように形成される。このため、開口領域５１ａは開口領域５３ａ等よりも狭く形成される。
【００５２】
次に、図１２（ａ）に示すように、第１のレジスト層５１をマスクとして、酸化シリコン膜２０に開口領域２０ａを形成する。具体的には、ＲＩＥにより、第１のレジスト層５１が形成されていない領域の酸化シリコン膜２０を除去することにより、開口領域２０ａを形成する。この際行われるＲＩＥにおいては、エッチングガスとしてＣＦ４等が用いられる。
【００５３】
次に、図１２（ｂ）に示すように、ｎ−ＩｎＡｓキャップ層１８において、電気的な分離をするための開口領域１８ａを形成する。具体的には、酸化シリコン膜２０における開口領域２０ａから、ウェットエッチングによりｎ−ＩｎＡｓキャップ層１８を除去することにより開口領域１８ａを形成し、この領域においてｉ−ＡｌＳｂバリア層１７を露出させる。このウェットエッチングにおいては、エッチング液として、クエン酸（Ｃ６Ｈ８Ｏ７）／アンモニア水（ＮＨ４ＯＨ）／過酸化水素水（Ｈ２Ｏ２）の混合溶液等が用いられる。
【００５４】
次に、図１３（ａ）に示すように、第１のレジスト層５１、第３のレジスト層５３及びｉ−ＡｌＳｂバリア層１７が露出している面に、真空蒸着等によりＴｉ／Ｐｔ／Ａｕからなる金属積層膜３３ａを成膜する。
【００５５】
次に、図１３（ｂ）に示すように、有機溶剤等に浸漬させることにより、第３のレジスト層５３の上に形成されている金属積層膜３３ａを第３のレジスト層５３とともにリフトオフにより除去する。この際、第１のレジスト層５１及び第２のレジスト層５２も同時に除去される。これにより、ｉ−ＡｌＳｂバリア層１７の上に、Ｔ型のゲート電極３３を形成することができる。
【００５６】
以上の工程により、本実施の形態における半導体装置を作製することができる。
【００５７】
〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態は、電子走行層がＳｉにより形成されており、バリア層がＳｉＧｅにより形成されている構造のＨＥＭＴである。図１４に基づき本実施の形態における半導体装置について説明する。
【００５８】
このＨＥＭＴは、高抵抗Ｓｉ基板１１０の上に、バッファ層１１１、ｉ−ＳｉＧｅバッファ層１１２、ｉ−Ｓｉチャネル層１１３、ｉ−ＳｉＧｅスペーサ層１１４、ｎ−ＳｉＧｅ層１１５、Ｐ−δドーピング領域１１６、ｉ−ＳｉＧｅバリア層１１７、ｉ−Ｓｉ層１１８、ｎ−Ｓｉキャップ層１１９が積層形成されている。ｎ−Ｓｉキャップ層１１９の上には、ソース電極１３１及びドレイン電極１３２が形成されており、ゲート電極１３３は、ｉ−Ｓｉ層１１８の上に形成されている。また、ゲート電極１３３が形成されている領域を除き、ｎ−Ｓｉキャップ層１１０等の上のソース電極１３１からドレイン電極１３２の間の領域には、酸化シリコン膜１２０が形成されている。尚、この構造のＨＥＭＴにおいては、ｉ−Ｓｉチャネル層１１３が、いわゆる電子走行層となる。従って、ｉ−Ｓｉチャネル層１１３に存在している電子により２ＤＥＧ１１３ａが形成される。
【００５９】
バッファ層１１１は、厚さが約２μｍのｉ−Ｓｉ１−ｘＧｅｘ組成傾斜層により形成されており、ｘの値を０から０．３まで変化させることにより形成されている。ｉ−ＳｉＧｅバッファ層１１２は、厚さが約１μｍのｉ−Ｓｉ０．７Ｇｅ０．３により形成されている。
【００６０】
ｉ−Ｓｉチャネル層１１３は、厚さが約１０ｎｍのｉ−Ｓｉにより形成されており、ｉ−ＳｉＧｅスペーサ層１１４は、厚さが約３ｎｍのｉ−Ｓｉ０．７Ｇｅ０．３により形成されている。
【００６１】
ｎ−ＳｉＧｅ層１１５は、厚さが約５ｎｍのｎ−Ｓｉ０．７Ｇｅ０．３により形成されており、不純物元素としてＰ（リン）が約４×１０１８ｃｍ−３ドープされている。また、Ｐ−δドーピング領域１１６は、Ｐをシート状にドープすることにより形成されており、この領域におけるＰのドーピング量は、約５×１０１２ｃｍ−２である。
【００６２】
ｉ−ＳｉＧｅバリア層１１７は、厚さが約７ｎｍのｎ−Ｓｉ０．７Ｇｅ０．３により形成されており、ｉ−Ｓｉ層１１８は、厚さが約３ｎｍのｉ−Ｓｉにより形成されている。ｎ−Ｓｉキャップ層１１９は、厚さが約１５ｎｍのｎ−Ｓｉにより形成されており、不純物元素としてＰが約４×１０１９ｃｍ−３ドープされている。
【００６３】
本実施の形態における半導体装置においても、用いられている半導体材料が異なるため電気的な特性は異なるものの、第１の実施の形態における半導体装置と同様の効果を得ることができる。尚、上記以外の内容については、第１の実施の形態と同様である。
【００６４】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００６５】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
半導体基板の上に、半導体材料により形成された電子走行層と、
前記電子走行層の上に、電子走行層よりもバンドギャップの広い半導体材料により形成されたｎ型の半導体層と、
前記ｎ型の半導体層の上に形成されたｎ型となる不純物元素がシート状にドープされたδドーピング領域と、
前記δドーピング領域の上に、電子走行層よりもバンドギャップの広い半導体材料により形成されたバリア層と、
を有するものであることを特徴とする半導体装置。
（付記２）
前記電子走行層は、ＩｎＡｓを含む材料により形成されており、
前記ｎ型の半導体層及び前記バリア層は、ＡｌＳｂを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記電子走行層は、ＩｎＡｓを含む材料により形成されており、
前記ｎ型の半導体層及び前記バリア層は、ＡｌＧａＳｂを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記４）
前記電子走行層は、ＩｎＧａＡｓを含む材料により形成されており、
前記ｎ型の半導体層及び前記バリア層は、ＧａＡｓＳｂを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
（付記５）
前記電子走行層、ｎ型の半導体層、δドーピング領域及びバリア層は、ＭＢＥにより形成されたものであることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記電子走行層と前記ｎ型の半導体層との間には、前記バリア層と同じ半導体材料により形成されたスペーサ層が設けられていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記ｎ型の半導体層は、前記バリア層を形成している半導体材料に、ｎ型となる不純物元素がドープされているものにより形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記ｎ型の半導体層にドープされている不純物元素と、前記δドーピング領域にシート状にドープされている不純物元素は、同一元素であることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記ｎ型の半導体層にドープされている不純物元素は、Ｔｅであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記δドーピング領域において、シート状にドープされている不純物元素は、Ｔｅであることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記バリア層は上部バリア層であって、
前記半導体基板と前記電子走行層の間には、前記電子走行層よりもバンドギャップの広い半導体材料により形成された下部バリア層が形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
前記下部バリア層は、前記上部バリア層と同じ半導体材料を含む半導体材料により形成されていることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記バリア層の上には、キャップ層が形成されており、
前記キャップ層は、前記バリア層よりもバンドギャップの狭い半導体材料に、ｎ型となる不純物元素がドープされたものであることを特徴とする付記１から１２のいずれかに記載の半導体装置。
（付記１４）
前記キャップ層は、ＩｎＡｓ、ＩｎＧａＡｓ、ＧａＳｂのうちのいずれかを含むものにより形成されているものであることを特徴とする付記１３に記載の半導体装置。
（付記１５）
前記キャップ層は、前記電子走行層を形成している半導体材料に、ｎ型となる不純物元素がドープされたものであることを特徴とする付記１３または１４に記載の半導体装置。
（付記１６）
前記キャップ層にドープされている不純物元素は、Ｓｉであることを特徴とする付記１３から１５のいずれかに記載の半導体装置。
（付記１７）
前記キャップ層の上には、ソース電極及びドレイン電極が形成されており、
前記バリア層の上には、ゲート電極が形成されていることを特徴とする付記１３から１６のいずれかに記載の半導体装置。
（付記１８）
前記電子走行層は、Ｓｉを含む材料により形成されており、
前記ｎ型の半導体層及び前記バリア層は、ＳｉＧｅを含む材料により形成されていることを特徴とする付記１に記載の半導体装置。
【符号の説明】
【００６６】
１０        ＧａＡｓ基板（半絶縁性）
１１        バッファ層
１２        ｉ−ＡｌＳｂバリア層
１３        ｉ−ＩｎＡｓチャネル層
１３ａ      ２ＤＥＧ
１４        ｉ−ＡｌＳｂスペーサ層
１５        ｎ−ＡｌＳｂバリア層
１６        Ｔｅ−δドーピング領域
１７        ｉ−ＡｌＳｂバリア層
１８        ｎ−ＩｎＡｓキャップ層
１８ａ      開口領域
２０        酸化シリコン膜
２０ａ      開口領域
３１        ソース電極
３２        ドレイン電極
３３        ゲート電極
５１        第１のレジスト
５１ａ      開口領域
５２        第２のレジスト
５２ａ      開口領域
５３        第３のレジスト
５３ａ      開口領域
１１０      高抵抗Ｓｉ基板
１１１      バッファ層
１１２      ｉ−ＳｉＧｅバッファ層
１１３      ｉ−Ｓｉチャネル層
１１３ａ    ２ＤＥＧ
１１４      ｉ−ＳｉＧｅスペーサ層
１１５      ｎ−ＳｉＧｅ層
１１６      Ｐ−δドーピング領域
１１７      ｉ−ＳｉＧｅバリア層
１１８      ｉ−Ｓｉ層
１１９      ｎ−Ｓｉキャップ層
１２０      酸化シリコン膜
１３１      ソース電極
１３２      ドレイン電極
１３３      ゲート電極
９１０      ＧａＡｓ基板（半絶縁性）
９１１      バッファ層
９１２      ｉ−ＡｌＳｂバリア層
９１３      ｉ−ＩｎＡｓチャネル層
９１３ａ    ２ＤＥＧ
９１４      ｉ−ＡｌＳｂスペーサ層
９１５      Ｔｅ−δドーピング領域
９１６      ｉ−ＡｌＳｂ電子バリア層
９１７      ｉ−ＩｎＡｌＡｓ正孔バリア層
９１８      ｎ−ＩｎＡｓキャップ層
９１９      Ｔｅ−δドーピング領域
９２０      酸化シリコン膜
９３１      ソース電極
９３２      ドレイン電極
９３３      ゲート電極
【図１】
2014053418.tif 000009
【図２】
2014053418.tif 000010
【図３】
2014053418.tif 000011
【図４】
2014053418.tif 000012
【図５】
2014053418.tif 000013
【図６】
2014053418.tif 000014
【図７】
2014053418.tif 000015
【図８】
2014053418.tif 000016
【図９】
2014053418.tif 000017
【図１０】
2014053418.tif 000018
【図１１】
2014053418.tif 000019
【図１２】
2014053418.tif 000020
【図１３】
2014053418.tif 000021
【図１４】
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