(57)【要約】【課題】出力電圧のリップルを抑制しつつ過電流保護機能の誤作動を防止することができる昇圧型スイッチングレギュレータを提供する。【解決手段】パルス生成器１０は、スイッチング素子Ｑ１をオンオフするためのパルス信号Ｓ１０を生成する。フリップフロップ１１は、出力電圧ＶＯＵＴが所定値を超えたとき、または電流ＩＬが所定値を超えたときにローレベルとなるゲート制御信号Ｓ１１を出力する。マスク信号生成部２０は、パルス信号Ｓ１０に同期した所定期間毎にパルス信号Ｓ１０のローレベル期間よりも長いローレベル期間を含むマスク信号Ｓ２０を出力する。ＡＮＤゲート１２Ａは、パルス信号Ｓ１０、ゲート制御信号Ｓ１１およびマスク信号Ｓ２０の論理積をスイッチング素子Ｑ１に供給する。【選択図】図３
2014150637.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと整流素子とスイッチング素子と出力端子とを備えた昇圧型スイッチングレギュレータであって、
前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成器と、
前記出力端子に出力される出力電圧の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第１の制御手段と、
前記インダクタおよび前記スイッチング素子に流れる電流の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第２の制御手段と、
前記パルス信号に同期した所定期間毎に、前記パルス信号に基づく前記スイッチング素子のオフ期間よりも長い期間に亘り前記スイッチング素子をオフさせる第３の制御手段と、
を含む昇圧型スイッチングレギュレータ。
【請求項２】
前記インダクタは、一端が電源入力端子に接続され、
前記インダクタの他端には、前記整流素子を介して前記出力端子が接続され、
前記インダクタの前記他端には、前記スイッチング素子が接続されている請求項１に記載の昇圧型スイッチングレギュレータ。
【請求項３】
前記第１乃至第３の制御手段は、それぞれ、前記スイッチング素子をオフさせるときに前記パルス信号の前記スイッチング素子への供給を遮断する請求項１または２に記載の昇圧型スイッチングレギュレータ。
【請求項４】
前記第３の制御手段は、前記パルス信号において所定数のパルスが生じる期間に相当する期間毎に前記パルス信号の前記スイッチング素子への供給を遮断する請求項３に記載の昇圧型スイッチングレギュレータ。
【請求項５】
前記第３の制御手段は、前記パルス信号の周期の整数倍の期間に相当する期間に亘り前記パルス信号の前記スイッチング素子への供給を遮断する請求項４に記載の昇圧型スイッチングレギュレータ。
【請求項６】
前記出力電圧の大きさが所定値を超えたとき、または前記インダクタおよび前記スイッチング素子に流れる電流が所定値を超えたときに第１の信号レベルを呈し、それ以外は前記第１の信号レベルとは異なる第２の信号レベルを呈する第１の制御信号を生成する第１の制御信号生成部と、
前記パルス信号において所定数のパルスが生じる期間に相当する期間毎に第１の信号レベルを呈し、それ以外は前記第１の信号レベルとは異なる第２の信号レベルを呈する第２の制御信号を生成する第２の制御信号生成部と、
前記パルス信号、前記第１の制御信号および前記第２の制御信号の論理演算を行って、前記第１および第２の制御信号の双方が前記第２の信号レベルを呈する期間において前記パルス信号のパルス列を出力し、出力したパルス列を前記スイッチング素子に供給する論理演算部を含む請求項５に記載の昇圧型スイッチグレギュレータ。
【請求項７】
前記出力電圧の大きさが所定値を超えたときまたは前記インダクタおよび前記スイッチング素子に流れる電流が所定値を超えたときに第１の信号レベルを呈し、それ以外は前記第１の信号レベルとは異なる第２の信号レベルを呈する第１の制御信号を生成する第１の制御信号生成部と、
前記パルス信号と前記第１の制御信号との論理演算を行って、前記第１の制御信号が前記第２の信号レベルを呈する期間において前記パルス信号のパルス列を出力する第１の論理演算部と、
前記第１の論理演算部から出力された前記パルス信号のパルス列において所定数のパルスが生じる期間に相当する期間毎に第１の信号レベルを呈し、それ以外は前記第１の信号レベルとは異なる第２の信号レベルを呈する第２の制御信号を生成する第２の制御信号生成部と、
前記第２の制御信号と前記第１の論理演算部の出力信号との論理演算を行って、前記第１および第２の制御信号の双方が前記第２の信号レベルを呈する期間において前記パルス信号のパルス列を出力し、出力したパルス列を前記スイッチング素子に供給する第２の論理演算部と、を含む請求項５に記載の昇圧型スイッチグレギュレータ。
【請求項８】
前記第２の制御信号生成部は、前記第１の制御信号が前記第２の信号レベルに遷移する時点から前記第２の制御信号が前記第１の信号レベルに遷移するまでの時間が一定となるように前記第２の制御信号を生成する請求項７に記載の昇圧型スイッチングレギュレータ。
【請求項９】
前記第２の制御信号生成部は、前記第１の論理演算部から出力された前記パルス信号のパルス数のカウント値が前記所定数となるときに前記第１の信号レベルを出力し、前記第１の制御信号が前記第１の信号レベルとなったときに前記カウント値をリセットする請求項８に記載の昇圧型スイッチングレギュレータ。
【請求項１０】
前記パルス生成器は、一定のデューティを有するパルス信号を生成する請求項１乃至９のいずれか１項に記載の昇圧型スイッチングレギュレータ。
【請求項１１】
インダクタと整流素子と容量素子とを含む外部部品が接続される昇圧型スイッチングレギュレータ用の半導体装置であって、
前記スイッチングレギュレータの出力が入力される第１端子と、
前記インダクタの一端及び、又は前記整流素子の一端が接続される第２端子と、
前記第２端子に一端が接続されるスイッチング素子と、
前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成器と、
前記第１端子に生じる電圧の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第１の制御手段と、
前記スイッチング素子に流れる電流の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第２の制御手段と、
前記パルス信号に同期した所定期間毎に、前記パルス信号に基づく前記スイッチング素子のオフ期間よりも長い期間に亘り前記スイッチング素子をオフさせる第３の制御手段と、
を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧型スイッチングレギュレータに関し、特に、過電流保護機能を有する昇圧型スイッチングレギュレータに関する。
【背景技術】
【０００２】
昇圧型スイッチングレギュレータの一種であるチョッパ方式の昇圧型ＤＣ−ＤＣコンバータ（ブーストコンバータ）は、入力された直流をスイッチング素子によってパルス電流に細分化し、それをつなぎ合わせて必要な電圧の直流出力を得るものである。かかる昇圧型のＤＣ−ＤＣコンバータは、スイッチング素子、インダクタ（チョークコイル）、キャパシタ、ダイオード、スイッチング素子のオンオフを制御する制御回路により構成される。このような昇圧型のＤＣ−ＤＣコンバータにおいて、インダクタおよびスイッチング素子に流れる電流が過大となることを防止するために過電流保護機能を備えたものが知られている。
【０００３】
例えば、特許文献１には、スイッチングレギュレータの出力電圧を所定の基準電圧と比較し、２つの電圧の誤差に応じた誤差信号Ｖｅｒｒを生成する誤差増幅器と、スイッチングレギュレータの出力インダクタに流れるコイル電流に応じた検出信号を、誤差増幅器からの誤差信号と比較し、検出信号の値が誤差信号の値に達すると所定レベルとなるオフ信号を出力するコンパレータと、オフ信号が所定レベルとなると、スイッチング素子をオフし、クロック信号が所定レベルに遷移すると、スイッチング素子をオンする駆動部と、誤差増幅器から出力される誤差信号を、スイッチングレギュレータの出力電圧に応じたクランプ値にてクランプするクランプ回路と、を備えたスイッチングレギュレータが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１３６０６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
昇圧型のスイッチングレギュレータには、スイッチング素子を駆動するゲート信号のデューティを固定とし、検出した出力電圧が目標電圧よりも小さい場合にはゲート信号を供給し、検出した出力電圧が目標電圧よりも大きい場合にはゲート信号を供給しないという制御方法がある。このような制御方式によれば、例えば出力電圧に応じてゲート信号のパルス幅を制御するＰＷＭ方式のスイッチングレギュレータと比較して回路規模を小さくすることが可能となる。しかしながら、当制御方式において、リップルを抑制しつつ過電流保護機能の誤動作を防止することは何ら考慮されていなかった。
【０００６】
本発明は、上記した点に鑑みてなされたものであり、パルス信号の供給期間および非供給期間によって出力電圧を制御する方式において、出力電圧のリップルを抑制しつつ過電流保護機能の誤作動を防止することができる昇圧型スイッチングレギュレータおよび該昇圧型スイッチングレギュレータに使用する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係る昇圧型スイッチングレギュレータは、インダクタと整流素子とスイッチング素子と出力端子とを備えた昇圧型スイッチングレギュレータであって、前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成器と、前記出力端子に出力される出力電圧の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第１の制御手段と、前記インダクタおよび前記スイッチング素子に流れる電流の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第２の制御手段と、前記パルス信号に同期した所定期間毎に、前記パルス信号に基づく前記スイッチング素子のオフ期間よりも長い期間に亘り前記スイッチング素子をオフさせる第３の制御手段と、を含む。
【０００８】
また、上記の目的を達成するために、本発明に係る半導体装置は、インダクタと整流素子と容量素子とを含む外部部品が接続される昇圧型スイッチングレギュレータ用の半導体装置であって、前記スイッチングレギュレータの出力が入力される第１端子と、前記インダクタの一端及び、又は前記整流素子の一端が接続される第２端子と、前記第２端子に一端が接続されるスイッチング素子と、前記スイッチング素子をオンオフするためのパルス信号を生成するパルス生成器と、前記第１端子に生じる電圧の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第１の制御手段と、前記スイッチング素子に流れる電流の大きさが所定値を超えたときに前記スイッチング素子をオフさせる第２の制御手段と、前記パルス信号に同期した所定期間毎に、前記パルス信号に基づく前記スイッチング素子のオフ期間よりも長い期間に亘り前記スイッチング素子をオフさせる第３の制御手段と、を含む。
【発明の効果】
【０００９】
本発明に係る昇圧型スイッチングレギュレータによれば、出力電圧のリップルを抑制しつつ過電流保護機能の誤作動を防止することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の比較例に係る昇圧型スイッチングレギュレータの構成を示すブロック図である。
【図２】本発明の比較例に係る昇圧型スイッチングレギュレータの動作を示すタイムチャートである。
【図３】本発明の実施形態に係る昇圧型スイッチングレギュレータの構成を示すブロック図である。
【図４】本発明の実施形態に係るマスク信号生成部の構成を示すブロック図である。
【図５】本発明の実施形態に係るマスク信号生成部の動作を示すタイムチャートである。
【図６】本発明の実施形態に係る昇圧型スイッチングレギュレータの動作を示すタイムチャートである。
【図７】本発明の実施形態に係る他のマスク信号生成部の構成を示すブロック図である。
【図８】本発明の実施形態に係る他のマスク信号生成部の動作を示すタイムチャートである。
【図９】本発明の他の実施形態に係る昇圧型スイッチングレギュレータの構成を示すブロック図である。
【図１０】本発明の他の実施形態に係る昇圧型スイッチングレギュレータの動作を示すタイムチャートである。
【図１１】本発明の実施形態に係る昇圧型スイッチングレギュレータの構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る昇圧型スイッチングレギュレータについて説明する前に比較例に係る昇圧型スイッチングレギュレータについて説明する。
【００１２】
図１は、上記したデューティ一定のゲート信号を用いる制御方式を採用した本発明の比較例に係る昇圧型スイッチングレギュレータ１００（以下、単にレギュレータ１００とも称する）の構成を示すブロック図である。
【００１３】
レギュレータ１００は、パルス生成器１０、フリップフロップ１１、ＡＮＤゲート１２、第１の比較器１３、第２の比較器１４、電源入力端子１５、出力端子１６、スイッチング素子Ｑ１、インダクタ（チョークコイル）Ｌ１、ダイオードＤ１、キャパシタＣ１、抵抗素子Ｒ１〜Ｒ３を含んで構成されている。この昇圧型スイッチングレギュレータ１００は、電源入力端子１５に供給される入力電圧ＶＩＮを所定の目標電圧ＶＴまで昇圧し、これを出力端子１６から出力電圧ＶＯＵＴとして出力するものである。
【００１４】
入力電圧ＶＩＮが供給される入力端子１５には、インダクタＬ１の一方の端子が接続される。インダクタＬ１の他方の端子には、スイッチング素子Ｑ１を構成するＮＭＯＳトランジスタのドレインおよびダイオードＤ１のアノードが接続される。ダイオードＤ１のカソードは、出力端子１６およびキャパシタＣ１の一方の端子が接続され、キャパシタＣ１の他方の端端はグランドラインに接続される。スイッチング素子Ｑ１がオン状態となることにより、インダクタＬ１にはエネルギーが蓄えられる。一方、スイッチング素子Ｑ１がオフ状態となることにより、インダクタＬ１は蓄えたエネルギーを放出して、電流変化を妨げる方向に誘導電流を発生させる。誘導電流は、ダイオードＤ１を介してキャパシタＣ１を流れることにより、キャパシタＣ１を充電する。すなわち、スイッチング素子Ｑ１のオフ期間においては、インダクタＬ１に蓄えられた電荷がキャパシタＣ１に輸送される。
【００１５】
抵抗素子Ｒ１は、インダクタＬ１およびスイッチング素子Ｑ１を流れる電流ＩＬを電圧に変換するための電流検出抵抗であり、グランドラインとスイッチング素子Ｑ１のソースとの間に設けられている。スイッチング素子Ｑ１と抵抗素子Ｒ１との接続点の電位（以下、第１の検出電圧ＶＳ１と称する）は、第１の比較器１３の反転入力端子に接続されている。第１の比較器１３の非反転入力端子には、第１の基準電圧Ｖｒｅｆ１が供給されている。第１の比較器１３は、反転入力端子に入力される第１の検出電圧ＶＳ１のレベルが第１の基準電圧Ｖｒｅｆ１のレベルを超えるとローレベルとなる第１の判定信号Ｓ１３を出力し、これをフリップフロップ１１のリセット入力端子ＲＮに供給する。
【００１６】
出力端子１６とグランドラインとの間には直列接続された抵抗素子Ｒ２およびＲ３からなる分圧回路が接続されている。出力端子１６に現れる出力電圧ＶＯＵＴは、抵抗素子Ｒ２およびＲ３の抵抗比に応じて分圧される。出力電圧ＶＯＵＴに応じた電圧（以下、第２の検出電圧ＶＳ２と称する）が抵抗素子Ｒ２およびＲ３の接続点から導出され第２の比較器１４の反転入力端子に供給される。第２の比較器１４の非反転入力端子には、第２の基準電圧Ｖｒｅｆ２が供給されている。第２の比較器１４は、反転入力端子に入力される第２の検出電圧ＶＳ２のレベルが第２の基準電圧Ｖｒｅｆ２のレベルを超えるとローレベルとなる第２の判定信号Ｓ１４を出力し、これをフリップフロップ１１のデータ入力端子Ｄに供給する。なお、抵抗素子Ｒ２は可変抵抗とされ、抵抗素子Ｒ２の抵抗値によって出力電圧ＶＯＵＴの目標値を調整できる構成となっている。
【００１７】
パルス生成器１０は、図示しないクロック生成器から供給される基準クロック信号ＳＣＫを入力とし、基準クロック信号ＳＣＫに同期した一定のデューティを有するパルス信号Ｓ１０を生成し、これをＡＮＤゲート１２の第１の入力端子に供給する。基準クロック信号ＳＣＫは、フリップフロップ１１のクロック入力端子Ｃにも供給される。
【００１８】
フリップフロップ１１は、第１の判定信号Ｓ１３をリセット入力とし、第２の判定信号Ｓ１４をデータ入力とし、基準クロック信号ＳＣＫをクロック入力として動作するＤフリップフロップである。フリップフロップ１１は、データ入力端子Ｄに入力される第２の判定信号Ｓ１４の信号レベルを基準クロック信号ＳＣＫの立ち上がりのタイミングで保持し、その保持している値を出力端子Ｑから出力し、リセット入力端子ＲＮに入力される第１の判定信号Ｓ１３の信号レベルがローレベルとなったときに出力端子Ｑから出力している出力値をリセットする（すなわちローレベルとする）。すなわち、フリップフロップ１１は、レギュレータ１００の出力電圧ＶＯＵＴが所定の目標電圧ＶＴを超えたとき、または、インダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが所定の過電流保護作動閾値ＩＦ（以下閾値ＩＦとも称する）を超えたときにローレベルを呈し、それ以外はハイレベルを呈するゲート制御信号Ｓ１１を出力端子Ｑから出力する。ゲート制御信号Ｓ１１は、ＡＮＤゲート１２の第２の入力端子に供給される。
【００１９】
ＡＮＤゲート１２は、第１の入力端子に入力されるパルス生成器１０からのパルス信号Ｓ１０と、第２の入力端子に入力されるフリップフロップ１１からのゲート制御信号Ｓ１１の論理積を演算し、その演算結果をゲート信号Ｓ１２として出力する。ゲート信号Ｓ１２は、スイッチング素子Ｑ１のゲートに供給される。
【００２０】
すなわち、フリップフロップ１１のゲート制御信号Ｓ１１がハイレベルとなる期間（出力電圧ＶＯＵＴが所定の目標電圧ＶＴ以下であり且つインダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが閾値ＩＦ以下のとき）ではパルス生成器１０からのパルス信号Ｓ１０がゲート信号Ｓ１２としてスイッチング素子Ｑ１のゲートに供給される。この場合、スイッチング素子Ｑ１は、パルス信号Ｓ１０の信号レベルに応じてオンオフ動作を行うので、出力電圧ＶＯＵＴは上昇する（昇圧動作）。一方、フリップフロップ１１のゲート制御信号Ｓ１１がローレベルとなる期間（出力電圧ＶＯＵＴが所定の目標電圧ＶＴを超えたとき、またはインダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが閾値ＩＦを超えたとき）では、パルス生成器１０からのパルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。この場合、スイッチング素子Ｑ１のオンオフ動作が停止するので、出力電圧ＶＯＵＴは低下する（降圧動作）。このように、ゲート制御信号Ｓ１１によってパルス信号Ｓ１０のスイッチング素子Ｑ１への供給／非供給が制御される。
【００２１】
以下に、上記した構成を有するレギュレータ１００の動作について説明する。図２は、レギュレータ１００の動作を示すタイムチャートである。
【００２２】
パルス生成器１０は、一定周期の基準クロック信号ＳＣＫが入力されると、これに同期した一定デューティのパルス信号Ｓ１０を生成する。出力端子Ｓ１６から出力される出力電圧ＶＯＵＴが目標電圧ＶＴ以下の期間では第２の比較器１４から出力される第２の判定信号Ｓ１４はハイレベルとなるので、第１の比較器１３によって過電流が検出されない限り、ゲート制御信号Ｓ１１はハイレベルとなり、パルス信号Ｓ１０がゲート信号Ｓ１２としてスイッチング素子Ｑ１に供給される。これにより、スイッチング素子Ｑ１がパルス信号Ｓ１０に従ってオンオフを繰り返し、これに応じてインダクタＬ１はエネルギーの蓄積と放出を繰り返す。インダクタＬ１から放出された誘導電流は、ダイオードＤ１を介してキャパシタＣ１に流れ、キャパシタＣ１を充電する。これにより、出力電圧ＶＯＵＴが上昇する（昇圧動作）。
【００２３】
出力電圧ＶＯＵＴが目標電圧ＶＴに達すると、第２の比較器１４から出力される第２の判定信号Ｓ１４はローレベルとなり、これによってゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となり、インダクタＬ１によるエネルギーの蓄積および放出が停止され、出力電圧ＶＯＵＴは徐々に低下する（降圧動作）。
【００２４】
出力電圧ＶＯＵＴが目標電圧ＶＴを下回ると、スイッチング素子Ｑ１のオンオフ動作が再開され、出力電圧ＶＯＵＴは上昇し始める。このように、レギュレータ１００は、出力電圧ＶＯＵＴに応じて、一定デューティのパルス信号Ｓ１０の供給および非供給をゲート制御信号Ｓ１１によって制御することにより、出力電圧ＶＯＵＴを目標値に収束させる。
【００２５】
また、インダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが所定の過電流保護作動閾値ＩＦを超えると、第１の比較器１３から出力される判定信号Ｓ１３がローレベルとなり、ゲート制御信号Ｓ１１がローレベルとなるので、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給が遮断される。これにより、スイッチング素子Ｑ１はオフ状態となるので、過電流によるスイッチング素子Ｑ１の発熱や破壊を防止することができる。
【００２６】
しかしながら、上記の制御方式では、以下のような問題が生じる場合がある。すなわち、パルス信号Ｓ１０のオンデューティが大きいと、入力電圧ＶＩＮの大きさやスイッチング素子Ｑ１のゲート製造ばらつき等によっては、インダクタＬ１からキャパシタＣ１への電荷の輸送が不十分となることがある。かかる状況において、パルス信号Ｓ１０に応じてスイッチング素子Ｑ１のオンオフ動作が繰り返されると、インダクタＬ１から放出される電荷量よりもインダクタＬ１に蓄積される電荷量の方が多くなる。その結果、インダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが重畳されて過大となり、第１の比較器１３による過電流保護機能が作動し、スイッチング素子Ｑ１がオフ状態となる。これにより、インダクタＬ１に蓄積された電荷がキャパシタＣ１に一気に流れ込み、出力電圧ＶＯＵＴにリップルを生じる結果となる。このような過電流保護機能の誤作動を回避するために、過電流保護機能が作動する閾値ＩＦを高くすることが考えられるが、出力電圧ＶＯＵＴに生じるリップルは閾値ＩＦが大きくなる程大きくなる。このように、比較例に係るレギュレータ１００のような制御方式においては、リップルを抑制しつつ過電流保護機能の誤作動を防止することは困難である。
【００２７】
以下、本発明の実施形態について図面を参照しつつ説明する。
【００２８】
[第１の実施形態]
図３は、本発明の第１の実施形態に係る昇圧型スイッチングレギュレータ１の構成を示すブロック図である。なお、図３において、上記した比較例に係る昇圧型スイッチングレギュレータ１００と同一の構成要素および信号等には、同一の参照符号を付与している。
【００２９】
昇圧型スイッチングレギュレータ１（以下、単に、レギュレータ１とも称する）は、パルス生成器１０、フリップフロップ１１、ＡＮＤゲート１２Ａ、第１の比較器１３、第２の比較器１４、電源入力端子１５、出力端子１６、スイッチング素子Ｑ１、インダクタ（チョークコイル）Ｌ１、ダイオードＤ１、キャパシタＣ１、抵抗素子Ｒ１〜Ｒ３およびマスク信号生成部２０を含んで構成されている。すなわち、本実施形態に係るレギュレータ１は、マスク信号生成部２０を有する点およびＡＮＤゲート１２Ａがパルス信号Ｓ１０、ゲート制御信号Ｓ１１およびマスク信号Ｓ２０を入力とする３入力である点が上記した比較例に係るレギュレータ１００と異なる。本実施形態に係るレギュレータ１は、比較例に係るレギュレータ１００と同様、電源入力端子１５に供給される入力電圧ＶＩＮを所定の目標電圧ＶＴまで昇圧し、これを出力電圧ＶＯＵＴとして出力端子１６から出力するものである。
【００３０】
なお、抵抗素子Ｒ２、Ｒ３、第２の比較器１４、フリップフロップ１１、ＡＮＤゲート１２Ａは、本発明における第１の制御手段に対応する。抵抗素子Ｒ１、第１の比較器１３、フリップフロップ１１、ＡＮＤゲート１２Ａは、本発明における第２の制御手段に対応する。マスク信号生成部２０およびＡＮＤゲート１２Ａは、本発明における第３の制御手段に対応する。フリップフロップ１１は、本発明における第１の制御信号生成部に対応する。マスク信号生成部２０は、本発明における第２の制御信号生成部に対応する。ＡＮＤゲート１２Ａは、本発明における論理演算部に対応する。
【００３１】
入力電圧ＶＩＮが供給される入力端子１５には、インダクタＬ１の一方の端子が接続される。インダクタＬ１の他方の端子には、スイッチング素子Ｑ１を構成するＮＭＯＳトランジスタのドレインおよびダイオードＤ１のアノードが接続される。ダイオードＤ１のカソードは、出力端子１６およびキャパシタＣ１の一方の端子が接続され、キャパシタＣ１の他方の端子はグランドラインに接続される。スイッチング素子Ｑ１がオン状態となることにより、インダクタＬ１にはエネルギーが蓄えられる。一方、スイッチング素子Ｑ１がオフ状態となることにより、インダクタＬ１は蓄えたエネルギーを放出して、電流変化を妨げる方向に誘導電流を発生させる。誘導電流は、ダイオードＤ１を介してキャパシタＣ１を流れることにより、キャパシタＣ１を充電する。すなわち、スイッチング素子Ｑ１のオフ期間においては、インダクタＬ１に蓄えられた電荷がキャパシタＣ１に輸送される。
【００３２】
抵抗素子Ｒ１は、インダクタＬ１およびスイッチング素子Ｑ１を流れる電流ＩＬを電圧に変換するための電流検出抵抗であり、グランドラインとスイッチング素子Ｑ１のソースとの間に設けられている。スイッチング素子Ｑ１と抵抗素子Ｒ１との接続点の電位（第１の検出電圧ＶＳ１）は、第１の比較器１３の反転入力端子に接続されている。第１の比較器１３の非反転入力端子には、第１の基準電圧Ｖｒｅｆ１が供給されている。第１の比較器１３は、反転入力端子に入力される第１の検出電圧ＶＳ１のレベルが第１の基準電圧Ｖｒｅｆ１のレベルを超えるとローレベルとなる第１の判定信号Ｓ１３を出力し、これをフリップフロップ１１のリセット入力端子ＲＮに供給する。
【００３３】
出力端子１６とグランドラインとの間には直列接続された抵抗素子Ｒ２およびＲ３からなる分圧回路が接続されている。出力端子１６に現れる出力電圧ＶＯＵＴは、抵抗素子Ｒ２およびＲ３の抵抗比に応じて分圧される。出力電圧ＶＯＵＴに応じた電圧（第２の検出電圧ＶＳ２）が抵抗素子Ｒ２およびＲ３の接続点から導出され第２の比較器１４の反転入力端子に供給される。第２の比較器１４の非反転入力端子には、第２の基準電圧Ｖｒｅｆ２が供給されている。第２の比較器１４は、反転入力端子に入力される第２の検出電圧ＶＳ２のレベルが第２の基準電圧Ｖｒｅｆ２のレベルを超えるとローレベルとなる第２の判定信号Ｓ１４を出力し、これをフリップフロップ１１のデータ入力端子Ｄに供給する。なお、抵抗素子Ｒ２は可変抵抗とされ、抵抗素子Ｒ２の抵抗値によって出力電圧ＶＯＵＴの目標値を調整できる構成となっている。
【００３４】
パルス生成器１０は、図示しないクロック生成器から供給される基準クロック信号ＳＣＫを入力とし、基準クロック信号ＳＣＫに同期した一定のデューティを有するパルス信号Ｓ１０を生成し、これをＡＮＤゲート１２Ａの第１の入力端子およびマスク信号生成部２０に供給する。基準クロック信号ＳＣＫは、フリップフロップ１１のクロック入力端子Ｃにも供給される。
【００３５】
フリップフロップ１１は、第１の判定信号Ｓ１３をリセット入力とし、第２の判定信号Ｓ１４をデータ入力とし、基準クロック信号ＳＣＫをクロック入力として動作するＤフリップフロップである。フリップフロップ１１は、データ入力端子Ｄに入力される第２の判定信号Ｓ１４の信号レベルを基準クロック信号ＳＣＫの立ち上がりのタイミングで保持し、その保持している値を出力端子Ｑから出力し、リセット入力端子ＲＮに入力される第１の判定信号Ｓ１３の信号レベルがローレベルとなったときに出力端子Ｑから出力している出力値をリセットする（すなわちローレベルとする）。すなわち、フリップフロップ１１は、スイッチングレギュレータ１００の出力電圧ＶＯＵＴが所定の目標電圧ＶＴを超えたとき、またはインダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬが所定の過電流保護作動閾値ＩＦを超えたときにローレベルを呈し、それ以外はハイレベルを呈するゲート制御信号（第１の制御信号）Ｓ１１を出力端子Ｑから出力する。ゲート制御信号Ｓ１１は、ＡＮＤゲート１２Ａの第２の入力端子に供給される。
【００３６】
マスク信号生成部２０は、パルス生成器１０から供給されるパルス信号Ｓ１０を入力とし、スイッチング素子Ｑ１にゲート信号Ｓ１２として供給されるパルス信号Ｓ１０のパルス列を所定期間毎にマスキングするためのマスク信号（第２の制御信号）Ｓ２０を生成する回路である。マスク信号Ｓ２０は、ＡＮＤゲート１２Ａの第３の入力端子に供給される。
【００３７】
ＡＮＤゲート１２Ａは、第１の入力端子に入力されるパルス生成器１０からのパルス信号Ｓ１０と、第２の入力端子に入力されるフリップフロップ１１からのゲート制御信号Ｓ１１と、第３の入力端子に入力されるマスク信号生成部２０からのマスク信号Ｓ２０の論理積を演算し、その演算結果をゲート信号Ｓ１２として出力する。ゲート信号Ｓ１２は、スイッチング素子Ｑ１のゲートに供給される。
【００３８】
図４は、マスク信号生成部２０の構成を示すブロック図である。マスク信号生成部２０は、第１のフリップフロップ２１、第２のフリップフロップ２２およびＮＡＮＤゲート２３を含んで構成されている。第１のフリップフロップ２１のクロック入力端子ＣＮには、パルス生成器１０からのパルス信号Ｓ１０が入力される。第１のフリップフロップ２１の正規出力端子ＱはＮＡＮＤゲートの第１の入力端子に接続され、相補出力端子ＱＮは、自身のデータ入力端子Ｄおよび第２のフリップフロップ２２のクロック入力端子ＣＮに接続されている。第２のフリップフロップ２２の正規出力端子ＱはＮＡＮＤゲートの第２の入力端子に接続され、相補出力端子ＱＮは、自身のデータ入力端子Ｄに接続されている。なお、第１のフリップフロップ２１および第２のフリップフロップ２２は、クロック入力端子ＣＮに入力されたパルス信号Ｓ１０の立下りエッジで動作するＤフリップフロップである。
【００３９】
図５は、マスク信号生成部２０の動作を示すタイムチャートである。図５において、第１のフリップフロップ２１の出力信号Ｓ２１（ＮＡＮＤ回路２３の第１の入力信号）、第２のフリップフロップ２２の出力信号Ｓ２２（ＮＡＮＤ回路２３の第２の入力信号）およびマスク信号Ｓ２０（ＮＡＮＤ回路２３の出力信号）が示されている。第１のフリップフロップ２１および第２のフリップフロップ２２は、相補出力端子ＱＮが自身のデータ入力端子Ｄに接続されていることから、第１および第２のフリップフロップ２１、２２は、クロック入力端子ＣＮに入力される入力信号の立下りエッジ毎に出力値を交互に反転させるＴフリップフロップとして動作する。その結果、第１のフリップフロップ２１は、パルス信号Ｓ１０の周期の２倍の周期の出力信号Ｓ２１を出力し、第２のフリップフロップ２２は、パルス信号Ｓ２０の周期の４倍の周期の出力信号Ｓ２２を出力する。ＮＡＮＤゲート２３は、これらの信号Ｓ２１およびＳ２２の否定論理積を演算してその結果をマスク信号Ｓ２０として出力する。
【００４０】
すなわち、マスク信号生成部２０は、パルス信号Ｓ１０のパルス列における４パルスに１回の割合でパルス信号Ｓ１０の１周期分に相当する時間だけローレベルとなるマスク信号Ｓ２０を生成する。換言すれば、マスク信号生成部２０は、パルス信号Ｓ１０の４周期分に相当する時間間隔で、パルス信号Ｓ１０の１周期分に相当する時間だけローレベルとなるマスク信号Ｓ２０を生成する。このように、マスク信号生成部２０は、パルス信号Ｓ１０のパルス数を４カウントする毎にローレベルを出力するカウンタとして動作する。
【００４１】
以下に、本実施形態に係る昇圧型スイッチングレギュレータ１の動作について説明する。図６は、本実施形態に係る昇圧型スイッチングレギュレータ１の動作を示すタイムチャートである。
【００４２】
パルス生成器１０は、一定周期の基準クロック信号ＳＣＫが入力されると、これに同期した一定デューティのパルス信号Ｓ１０を生成する。出力端子Ｓ１６から出力される出力電圧ＶＯＵＴが目標電圧ＶＴ以下の期間では第２の比較器１４から出力される第２の判定信号Ｓ１４はハイレベルとなるので、第１の比較器１３によって過電流が検出されない限り、ゲート制御信号Ｓ１１はハイレベルとなり、昇圧動作となる。
【００４３】
一方、マスク信号生成部２０は、パルス信号Ｓ１０の４周期分に相当する時間間隔でパルス信号Ｓ１０の１周期分に相当する期間だけローレベルとなるマスク信号Ｓ２０を生成する。マスク信号Ｓ２０がローレベルとなる期間では、ＡＮＤゲート１２Ａはローレベルのゲート信号Ｓ１２を出力することとなる。これにより、マスク信号Ｓ２０がローレベルとなる期間では、パルス信号Ｓ１０のスイッチング素子Ｑ１への供給は遮断される。つまり、スイッチング素子Ｑ１がオンオフを繰り返す昇圧動作期間において、ＡＮＤゲート１２Ａは、パルス信号Ｓ１０のパルスをマスク信号Ｓ２０の信号レベルに応じて部分的に間引いた（欠落させた）ゲート信号Ｓ１２を出力する。
【００４４】
スイッチング素子Ｑ１は、マスク信号Ｓ２０がローレベルとなる期間においては、オフ状態を維持する。マスク信号Ｓ２０がローレベルとなる期間はパルス信号Ｓ１０のローレベル期間よりも十分に長いので、スイッチング素子Ｑ１は、オンオフ動作を繰り返す昇圧動作期間内に比較的長いオフ期間を確保することができる。昇圧動作期間内に比較的長いオフ期間を設けることで、インダクタＬ１からキャパシタＣ１への電荷輸送を確実に行うことが可能となり、上記した比較例に係る昇圧型スイッチングレギュレータにおける電流重畳に伴う過電流保護機能の誤作動を防止することができる。
【００４５】
このように、本発明の第１の実施形態に係る昇圧型スイッチングレギュレータ１によれば、マスク信号Ｓ２０によって昇圧動作期間内に比較的長いスイッチング素子Ｑ１の強制オフ期間が一定周期で挿入されるので、この強制オフ期間においてインダクタＬ１からキャパシタＣ１への電荷輸送を確実に行うことができる。これにより、昇圧動作期間内においてインダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬの増大を防止することができる。その結果、過電流保護機能の誤作動を防止することができ、過電流保護機能作動閾値ＩＦを高く設定しても出力電圧のリップルを防止することが可能となる。
【００４６】
なお、上記の実施形態では、パルス信号Ｓ１０のパルス列における４パルスに１回の割合でローレベルとなるマスク信号Ｓ２０を生成する場合を例示したが、マスク信号Ｓ２０がローレベルとなる周期（すなわち、スイッチング素子Ｑ１の強制オフの周期）は、適宜変更することが可能である。
【００４７】
図７は、パルス信号Ｓ１０のパルス列における５パルスに１回の割合（すなわち、パルス信号Ｓ１０の５周期分に相当する時間間隔で）でローレベルとなるマスク信号Ｓ２０´を生成するマスク信号生成部２０´の構成を示すブロック図、図８は、このマスク信号生成部２０´の入出力信号のタイムチャートである。マスク信号生成部２０´は、パルス信号Ｓ１０を共通のクロック入力とする第１乃至第３のフリップフロップ２４、２５、２６と、第１および第２のフリップフロップ２４、２５の正規出力がそれぞれ入力されるＡＮＤゲート２７と、第３のフリップフロップ２６の正規出力およびＡＮＤゲート２７の出力をそれぞれ入力するＮＯＲゲート２８と、第１および第２のフリップフロップ２４、２５の相補出力をそれぞれ入力するとともに、第３のフリップフロップ２６の正規出力を入力する３入力のＮＡＮＤゲート２９を含んで構成される。また、ＮＯＲゲート２８の出力は第１のフリップフロップ２４のデータ入力とされ、第１のフリップフロップ２４の正規出力は第２のフリップフロップ２５のデータ入力とされ、第２のフリップフロップ２５の正規出力は第３のフリップフロップ２６のデータ入力とされる。
【００４８】
このように、マスク信号Ｓ２０によるパルス信号Ｓ１０のマスキングの周期を変更した場合であっても、インダクタＬ１における電荷の蓄積量が放出量よりも過剰とならない限り昇圧動作期間内における電流ＩＬの増大を防止することができる。
【００４９】
[第２の実施形態]
図９は、本発明の第２の実施形態に係る昇圧型スイッチングレギュレータ２の構成を示すブロック図である。なお、図９において、上記した第１の実施形態に係る昇圧型スイッチングレギュレータ１と同一又は対応する構成要素および信号等には、同一の参照符号を付与している。以下において、本実施形態に係る昇圧型スイッチングレギュレータ２が第１の実施形態と異なる部分について説明し、共通する部分については説明を省略する。
【００５０】
第１の実施形態ではマスク信号生成部２０がパルス信号Ｓ１０を入力としてマスク信号Ｓ２０を出力し、ＡＮＤゲート１２Ａがパルス信号Ｓ１０、マスク信号Ｓ２０およびゲート制御信号Ｓ１１を入力としてこれらの論理積を演算してその演算結果をゲート信号Ｓ１２として出力する構成とした。これに対し、第２の実施形態では、ＡＮＤゲート１２Ｂがパルス信号Ｓ１０とゲート制御信号Ｓ１１の論理積であるプレゲート信号Ｓ１２Ｂを出力し、マスク信号生成部２０Ａがプレゲート信号Ｓ１２Ｂを入力としてマスク信号Ｓ２０を生成し、ＡＮＤゲート１２Ｃがマスク信号Ｓ２０とプレゲート信号Ｓ１２Ｂの論理積を演算してその結果をゲート信号Ｓ１２として出力する構成としている。また、本実施形態に係るマスク信号生成部２０Ａは、入力信号のパルス数をカウントして一定期間毎にローレベルとなるマスク信号Ｓ２０を生成する点は上記した第１の実施形態に係るマスク信号生成部２０と同様である。本実施形態に係るマスク信号生成部２０Ａは、フリップフロップ１１から出力されるゲート制御信号Ｓ１１をリセット入力として受信するためのリセット入力端子ＲＮを有している。マスク信号生成部２０Ａは、リセット入力端子ＲＮにローレベルのゲート制御信号Ｓ１１が入力されると、入力信号（本実施形態では、プレゲート信号Ｓ１２Ｂ）のカウント動作をリセットし、その後ゲート制御信号Ｓ１１がハイレベルとなると、入力信号のパルス数を初めからカウントする。なお、ＡＮＤゲート１２Ｂは、本発明における第１の論理演算部に対応し、ＡＮＤゲート１２Ｃは、本発明における第２の論理演算部に対応する。
【００５１】
以下に、本実施形態に係る昇圧型スイッチングレギュレータ２の動作について説明する。図１０は、本実施形態に係る昇圧型スイッチングレギュレータ２の動作を示すタイムチャートである。パルス生成器１０は、一定周期の基準クロック信号ＳＣＫが入力されると、これに同期した一定デューティのパルス信号Ｓ１０を生成する。フリップフロップ１１は、出力電圧ＶＯＵＴに応じてハイレベルまたはローレベルのゲート制御信号Ｓ１１を出力する。ＡＮＤゲート１２Ｂは、パルス信号Ｓ１０とゲート制御信号Ｓ１１の論理積を演算してその結果をプレゲート信号Ｓ１２Ｂとして出力する。すなわち、ゲート制御信号Ｓ１１がハイレベルとなる期間では、パルス信号Ｓ１０がプレゲート信号Ｓ１２Ｂとして出力され、ゲート制御信号Ｓ１１がローレベルとなる期間では、プレゲート信号Ｓ１２Ｂはローレベルとなる。つまり、ゲート制御信号Ｓ１１がハイレベルとなる期間においてスイッチング素子Ｑ１がオンオフを繰り返す昇圧動作となる。
【００５２】
マスク信号生成部２０Ａは、昇圧動作期間内において、プレゲート信号Ｓ１２Ｂ（すなわち、ゲート制御信号Ｓ１１のハイレベル期間におけるパルス信号Ｓ１０）のパルス列の４パルスに１回の割合でプレゲート信号Ｓ１２Ｂ（パルス信号Ｓ１０）の１周期分に相当する期間だけローレベルとなるマスク信号Ｓ２０を生成する。換言すれば、マスク信号生成部２０Ａは、パルス信号Ｓ１０の４周期分に相当する時間間隔で、パルス信号Ｓ１０の１周期分に相当する時間だけローレベルとなるマスク信号Ｓ２０を生成する。このように、マスク信号生成部２０Ａは、パルス信号Ｓ１０のパルス数を４カウントする毎にローレベルを出力するカウンタとして動作する。
【００５３】
ここで、マスク信号生成部２０Ａは、リセット入力端子ＲＮに入力されるゲート制御信号Ｓ１１がローレベルとなると（すなわち昇圧動作が停止すると）、カウント動作をリセットする。その後、ゲート制御信号Ｓ１１がハイレベルとなり、昇圧動作が再開されるとマスク信号生成部２０Ａは、プレゲート信号Ｓ１２Ｂ（パルス信号Ｓ１０）のパルス数を改めて１からカウントする。すなわち、マスク信号生成部２０は、昇圧動作の再開後に生じるプレゲート信号Ｓ１２Ｂ（パルス信号Ｓ１０）のパルス列の最初のパルスを１カウント目とする。これにより、昇圧動作の再開後、マスク信号Ｓ２０が最初にローレベルとなるまでの期間を常に一定とすることができる。
【００５４】
ＡＮＤゲート１２Ｃは、プレゲート信号Ｓ１２Ｂとマスク信号Ｓ２０の論理積をゲート信号Ｓ１２として出力する。
【００５５】
これにより、第１の実施形態の場合と同様、昇圧動作期間内においてパルス信号Ｓ１０のパルスがマスク信号Ｓ２０によって部分的に間引かれた状態のゲート信号Ｓ１２が得られる。
【００５６】
このように、本実施形態に係る昇圧型スイッチングレギュレータ２によれば、第１の実施形態の場合と同様、マスク信号Ｓ２０によって昇圧動作期間内に比較的長いスイッチング素子Ｑ１の強制オフ期間が一定周期で挿入されるので、この強制オフ期間においてインダクタＬ１からキャパシタＣ１への電荷輸送を確実に行うことができる。これにより、昇圧動作期間内においてインダクタＬ１およびスイッチング素子Ｑ１に流れる電流ＩＬの増大を防止することができる。その結果、過電流保護機能の誤作動を防止することができ、過電流保護機能作動閾値ＩＦを高く設定しても出力電圧のリップルを防止することが可能となる。
【００５７】
また、本実施形態に係る昇圧型スイッチングレギュレータ２によれば、マスク信号生成部２０Ａは、ゲート制御信号Ｓ１１の信号レベルに応じてカウント動作をリセットするので、昇圧動作の再開時点からマスク信号Ｓ２０がローレベルとなるまでの期間を常に一定とすることができる。すなわち、昇圧動作が再開されてからスイッチング素子Ｑ１がマスク信号Ｓ２０に基づいて強制オフとなるまでの期間を常に一定とすることができる。これにより、昇圧動作が間欠的に発生する場合でも常に同じタイミングで強制オフ期間を挿入することができる。従って、出力電圧におけるリップル波形を常に近似波形とすることが可能となる。例えば、本レギュレータの基準クロックとは非同期の周期的変動負荷を本レギュレータに接続する場合でも当該負荷の変動周期に応じた一連の昇圧動作を行うことが可能となる。このことは、液晶パネルの駆動電源のように独自の周期的動作があって、その電源変動特性が各周期で同様であることが期待される用途で本レギュレータ使用する場合に有利となる。
【００５８】
なお、上記の各実施形態では、マスク信号生成部２０、２０´および２０Ａは、パルス信号の１周期に相当する期間に亘りローレベルを呈するマスク信号Ｓ２０を生成することにより、昇圧動作期間内においてパルス信号Ｓ１０の１周期に相当する強制オフ期間を挿入する場合を例示したがこれに限定されるものではない。すなわち、上記強制オフ期間をパルス信号の周期の整数倍（２倍、３倍、４倍・・・）となるように設定してもよい。
【００５９】
また、図４および図７においてマスク信号生成部２０および２０´の構成が例示されているが、これらに限定されるものではない。入力信号に同期して一定周期で一定の信号レベルを呈する出力信号を生成する機能を実現できるものであれば、マスク信号生成部の回路構成を適宜改変することが可能である。
【００６０】
また、上記の各実施形態において、マスク信号生成部２０および２０Ａを、常に一定のパルス数をカウントする固定カウンタ回路として構成する場合を例示したが、外部から制御信号を供給してカウント数を制御できるように構成してもよい。このような構成によれば、制御信号によって任意のタイミングで強制オフ期間を挿入することができる。
【００６１】
また、上記の各実施形態では、比較器、フリップフロップ、ＡＮＤゲートなどを用いて出力電圧ＶＯＵＴ、電流ＩＬを制御する場合を例示したが、これに限定されるものではなく、同様の機能を実現する他の構成を採用することとしてもよい。
【００６２】
また、上記各実施形態では、デューティ一定のパルス信号Ｓ１０によってスイッチング素子Ｑ１のオンオフ制御を行う場合を例示したが、デューティが変化するパルス信号によってスイッチング素子Ｑ１のオンオフを制御する方式に本発明を適用することも可能である。
【００６３】
また、図１１に示すように、上記の第１の実施形態に係る昇圧型スイッチングレギュレータ１は、半導体装置５０と、外部部品６０との組み合わせによって構成することが可能である。外部部品６０は、インダクタＬ１と、ダイオードＤ１およびキャパシタＣ１と、を含んでいる。半導体装置５０は、昇圧型スイッチングレギュレータ１の出力端子１６（すなわち、ダイオードＤ１のカソードとキャパシタＣ１との接続点）に接続される第１端子５２と、インダクタＬ１とダイオードＤ１との接続点に接続される第２端子５１と、を有している。第１端子５２は、抵抗素子Ｒ２の一端に接続されている。第２端子５１は、スイッチング素子Ｑ１のドレインに接続されている。半導体装置５０は、本発明の半導体装置に対応する。なお、第２の実施形態に係る昇圧型スイッチングレギュレータ２についても同様に半導体装置と、外部部品との組み合わせによって構成することが可能である。
【符号の説明】
【００６４】
１、２、１００  昇圧型スイッチングレギュレータ
１０  パルス生成器
１１  フリップフロップ
１２、１２Ａ、１２Ｂ、１２Ｃ  ＡＮＤゲート
１３  第１の比較器
１４  第２の比較器
１５  電源入力端子
１６  出力端子
２０、２０Ａ  マスク信号生成部
Ｓ１０  パルス信号
Ｓ１１  ゲート制御信号
Ｓ１２  ゲート信号
Ｓ１２Ｂ  プレゲート信号
Ｓ２０  マスク信号
Ｑ１  スイッチング素子
Ｌ１  インダクタ
Ｃ１  キャパシタ
Ｒ１〜Ｒ３  抵抗素子
【図１】
2014150637.tif 000003
【図２】
2014150637.tif 000004
【図３】
2014150637.tif 000005
【図４】
2014150637.tif 000006
【図５】
2014150637.tif 000007
【図６】
2014150637.tif 000008
【図７】
2014150637.tif 000009
【図８】
2014150637.tif 000010
【図９】
2014150637.tif 000011
【図１０】
2014150637.tif 000012
【図１１】
2014150637.tif 000013