(57)【要約】【課題】非晶質シリコン膜の剥離を防止しつつ、半導体基板の反りを軽減する。また、非晶質シリコン膜の形成後に行われる高温アニール処理による非晶質シリコン膜の剥離を防止する。【解決手段】本発明による半導体装置の製造方法は、シランガスを原料とし、かつ半導体基板の温度を所定の成膜温度に維持しながら行うプラズマＣＶＤ法により、半導体基板の表面に非晶質シリコン膜を形成する工程（ステップＳ１）と、上記非晶質シリコン膜を形成した後、上記所定の成膜温度以下の温度で半導体基板に熱処理を加える工程（ステップＳ２）とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
シランガスを原料とし、かつ半導体基板の温度を所定の成膜温度に維持しながら行うプラズマＣＶＤ法により、前記半導体基板上に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜を形成した後、前記所定の成膜温度以下の第１の温度で前記半導体基板に熱処理を加える工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の温度での熱処理を行った後、前記所定の成膜温度より高い第２の温度で前記半導体基板に第２の熱処理を加える工程と
を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板の表面に複数のセルトランジスタを形成する工程と、
それぞれ前記複数のセルトランジスタの一方の被制御電極に接続された複数の容量コンタクトパッドを形成する工程と、
シランガスを原料とし、かつ半導体基板の温度を所定の成膜温度に維持しながら行うプラズマＣＶＤ法により、前記複数の容量コンタクトパッド上に非晶質シリコン膜を形成する工程と、
前記非晶質シリコン膜を形成した後、前記所定の成膜温度以下の第１の温度で前記半導体基板に熱処理を加える工程と、
前記容量コンタクトパッドごとに設けられ、それぞれ前記非晶質シリコン膜及び前記ストッパー膜を貫通し、底面に対応する前記容量コンタクトパッドの上面が露出した複数のシリンダーホールを形成する工程と、
前記所定の成膜温度より高い成長温度で導電膜を成膜し、エッチバックすることにより前記複数のシリンダーホールそれぞれの内表面を覆う下部電極を形成する工程と、
前記非晶質シリコン膜を除去する工程と、
前記下部電極の表面を覆う容量絶縁膜を形成する工程と、
前記容量絶縁膜を介して前記下部電極の表面を覆う上部電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項４】
前記所定の成膜温度及び前記第１の温度はともに４００℃以上５５０℃以下であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記所定の成膜温度及び前記第１の温度はともに５００℃以上であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記シランガスは、組成物としてシリコンと水素以外の元素を有しないガスであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記非晶質シリコン膜の形成と、前記第１の温度での熱処理とは、互いに異なる装置に前記半導体基板をセットした状態で行われることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に非晶質シリコン膜を形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成する薄膜の一種に非晶質シリコン膜がある。非晶質シリコン膜は結晶化していないシリコンからなる薄膜であり、近年ではプラズマＣＶＤ(Chemical Vapor Deposition)法を用いて形成されることが多くなっている。
【０００３】
プラズマＣＶＤ法は、プラズマ化した原料ガスを基板表面に堆積させることによって薄膜を形成する薄膜形成法である。プラズマＣＶＤ法の実施には、ウエハーを１枚ずつ処理する枚葉装置が用いられる。具体的に説明すると、まず枚葉装置の成膜室内に設けられるステージに１枚のウエハーをセットし、所定の成膜温度に加熱する。その状態で、成膜室内に原料ガスとしてのシランガスを供給し、高周波電界を印加する。するとシランガスがプラズマ化され、それによって励起された原子がウエハーに付着して、ウエハーの表面に非晶質シリコン膜が形成される。
【０００４】
特許文献１には、プラズマＣＶＤ法により非晶質シリコン膜を形成する例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１９７５３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のようにして非晶質シリコン膜を形成したウエハーには、大きな凸状の反りが発生する場合がある。この問題は、プラズマＣＶＤ法によって形成した非晶質シリコン膜には強い圧縮ストレスが存在することに加え、枚葉装置を利用する場合にはウエハーの一方表面にしか非晶質シリコン膜が形成されないことによって発生するものである。反りの大きさは、例えば厚さ７５０μｍ、３００ｍｍΦのシリコン基板であるウエハーの場合、最大で２００μｍ（凸部の最大高さ）にも達することがある。
【０００７】
非晶質シリコン膜を形成した後にはリソグラフィ工程が行われるが、そこで許容される反り量の限界値は、凸部の最大高さで１００μｍである。この値を超える大きさの反りが発生したウエハーについては破棄するしかなく、歩留まり低下の原因となっていた。
【０００８】
また、非晶質シリコン膜形成後の工程には、非晶質シリコン膜の成膜温度より高い温度でのアニール処理（以下、「高温熱処理」という）が含まれる場合がある。ウエハーに上記のような反りが発生した状態でこの高温熱処理を行うと、非晶質シリコン膜に剥離が生じてしまうことがある。
【課題を解決するための手段】
【０００９】
本発明の一側面による半導体装置の製造方法は、シランガスを原料とし、かつ半導体基板の温度を所定の成膜温度に維持しながら行うプラズマＣＶＤ法により、前記半導体基板上に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜を形成した後、前記所定の成膜温度以下の第１の温度で前記半導体基板に熱処理を加える工程とを備えることを特徴とする。
【００１０】
本発明の他の一側面による半導体装置の製造方法は、半導体基板の表面に複数のセルトランジスタを形成する工程と、それぞれ前記複数のセルトランジスタの一方の被制御電極に接続された複数の容量コンタクトパッドを形成する工程と、シランガスを原料とし、かつ半導体基板の温度を所定の成膜温度に維持しながら行うプラズマＣＶＤ法により、前記複数の容量コンタクトパッド上に非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜を形成した後、前記所定の成膜温度以下の第１の温度で前記半導体基板に熱処理を加える工程と、前記容量コンタクトパッドごとに設けられ、それぞれ前記非晶質シリコン膜及び前記ストッパー膜を貫通し、底面に対応する前記容量コンタクトパッドの上面が露出した複数のシリンダーホールを形成する工程と、前記所定の成膜温度より高い成長温度で導電膜を成膜し、エッチバックすることにより前記複数のシリンダーホールそれぞれの内表面を覆う下部電極を形成する工程と、前記非晶質シリコン膜を除去する工程と、前記下部電極の表面を覆う容量絶縁膜を形成する工程と、前記容量絶縁膜を介して前記下部電極の表面を覆う上部電極を形成する工程とを備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、非晶質シリコン膜の成膜後に成膜温度以下の第１の温度で熱処理（以下、「低温熱処理」という）を行っていることから、非晶質シリコン膜の剥離を防止しつつ、半導体基板の反りを軽減することが可能になる。また、半導体基板の反りが軽減されることから、その後に高温熱処理が行われたとしても、それによって非晶質シリコン膜が剥離してしまうことを抑制できる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）は、本発明の第１の実施の形態による半導体装置の、製造途中における断面の一部を模式的に示した図である。（ｂ）は、非晶質シリコン膜１０３の剥離が発生した状態の例を示す図である。
【図２】本発明の第１の実施の形態による半導体装置の製造方法を示すフロー図である。
【図３】（ａ）は、ウエハー１０１の反り量の熱処理時間依存性の測定結果を示す図である。（ｂ）は、非晶質シリコン膜１０３から脱離する水素量の相対的変化を、熱処理の温度ごとに、昇温脱離ガス分析法を用いて測定した結果を示す図である。
【図４】本発明の第２の実施の形態による半導体装置の製造方法を示すフロー図である。
【図５】本発明の第３の実施の形態による半導体装置１の平面図である。
【図６】図５のＡ−Ａ線に対応する半導体装置１の断面図である。
【図７】本発明の第３の実施の形態による半導体装置の製造方法を示す図である。
【図８】本発明の第３の実施の形態による半導体装置の製造方法を示す図である。
【図９】本発明の第３の実施の形態による半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１４】
図１（ａ）は、本発明の第１の実施の形態による半導体装置の、製造途中における断面の一部を模式的に示した図である。この半導体装置は例えばＤＲＡＭ(Dynamic Random Access Memory)であり、その製造工程では、複数個の半導体装置がウエハーの表面にマトリクス状に形成され、その後、ダイシングによって個片化されて個々の半導体装置に分離される。図１は個片化前の状態を示しており、同図に示すように、ウエハー１０１の上面に、絶縁膜１０２と非晶質シリコン膜１０３とがこの順で積層されている。
【００１５】
ウエハー１０１としては、直径３００ｍｍ、厚さ７５０μｍの市販品を用いることが好適である。また、ｎ型単結晶基板、化合物半導体基板、ＴＦＴ基板、ＳＯＩ構造基板など、各種の半導体基板をウエハー１０１として用いることができる。絶縁膜１０２は、シリコン窒化膜やシリコン酸化膜であってよい。また、絶縁膜１０２及びウエハー１０１の各内部には、トランジスタや各種の配線などが設けられていてもよい。絶縁膜１０２を設けず、ウエハー１０１の表面に直接非晶質シリコン膜１０３を形成することとしてもよい。
【００１６】
本実施の形態は、以上の構造を有する半導体装置の製造方法を工夫することにより、非晶質シリコン膜１０３の剥離を防止しつつ、ウエハー１０１の反りを軽減できるようにした点に特徴を有する。以下、この特徴点について、半導体装置の製造方法を参照しながら説明する。
【００１７】
図２は、本実施の形態による半導体装置の製造方法を示すフロー図である。同図には、絶縁膜１０２を形成した後の工程のみを示している。同図に示すように、本製造方法では、絶縁膜１０２の上面に非晶質シリコン膜１０３を形成する（ステップＳ１）。具体的に説明すると、絶縁膜１０２が形成されたウエハー１０１を、平行平板電極を有する枚葉処理方式のプラズマＣＶＤ装置の成膜室にセットする。そして、ウエハー１０１を所定の成膜温度に維持しつつ、成膜室内に水素とモノシランガス（ＳｉＨ４）を供給し、成膜室内の気圧を所定値に制御する。この所定値は、例えば２２Ｔｏｒｒとすることが好ましい。次に、気圧が上記所定値で安定している状態で上記平行平板電極に所定電圧（例えば４００Ｗ）の高周波電力を供給すると、成膜室内に高周波プラズマが生成される。これにより、原料ガスとしてのモノシランガスから解離したシリコン生成物が絶縁膜１０２の上面に堆積し、非晶質シリコン膜１０３が形成される。以下では、こうして形成した非晶質シリコン膜１０３の膜厚が１５００ｎｍであるとの前提で説明する。
【００１８】
ここで、上記所定の成膜温度は５５０℃以下とすることが好ましく、５５０℃とすることがより好ましい。成膜温度が５５０℃を超えることは、非晶質シリコン膜１０３の中に多結晶成分が含まれるようになり、非結晶状態を維持できなくなるので好ましくない。なお、非晶質シリコン膜１０３の中に多結晶成分が含まれると、非晶質シリコン膜１０３の表面に凹凸が生じ、後の工程でリソグラフィやドライエッチングを高精度に実施することが困難になる。非晶質状態を維持して形成された非晶質シリコン膜１０３は極めて平坦な表面を有しており、高精度加工に有利である。また、形成時に非晶質状態を維持していれば、その後の熱処理等によって結晶化した場合であっても、表面の平坦性は保持される。
【００１９】
また、原料ガスとしては、上述したモノシランガス（ＳｉＨ４）の他に、ジシラン（Ｓｉ２Ｈ６）やトリシラン（Ｓｉ３Ｈ８）など、組成物としてシリコンと水素以外の元素を含まないシランガスを用いることができる。ジクロロシラン（ＳｉＨ２Ｃｌ２）やトリメチルシラン（ＳｉＨ（ＣＨ３）３）など、組成物としてシリコンと水素以外の元素を有するシランガスは、シリコンと水素以外の元素が非晶質シリコン膜１０３中に含有されることになるので、好ましくない。また、原料ガスとともに供給するガス（キャリアガス）としては、上述したように水素を用いることが好ましい。キャリアガスとして窒素を供給することも考えられるが、そうすると、非晶質シリコン膜１０３中にＳｉ−Ｎ結合を有する窒化物が含有されるので、好ましくない。
【００２０】
ステップＳ１が終了したら、次に、非晶質シリコン膜１０３の成膜温度以下の温度（第１の温度）で、窒素雰囲気中でのアニール処理（低温熱処理）を行う（ステップＳ２）。具体的には、ステップＳ１の成膜が終了した後、ウエハー１０１をプラズマＣＶＤ装置から一旦取り出す。その後、取り出したウエハー１０１を、複数のウエハー１０１を一括処理することが可能な炉体を有するバッチ処理装置にセットし、このバッチ処理装置内で低温熱処理を実施する。なお、ウエハー１０１をプラズマＣＶＤ装置から取り出す過程では、非晶質シリコン膜１０３が一旦、成膜温度から成膜温度以下へ温度変化することとなる。しかし、この温度変化を伴う時間は長くても２０秒以内であるので、ステップＳ２の低温熱処理工程には該当しない。後述するように、有意な程度にまでウエハー１０１の反り量を減少させるには、ある程度長時間（少なくとも２０分以上）の低温熱処理が必要である。また、プラズマＣＶＤ装置でウエハー１０１上に非晶質シリコン膜１０３を成膜した後、連続して同一装置内で（上述したウエハー１０１をプラズマＣＶＤ装置から取り出す過程を経ることなく）、２０分以上の熱処理を行うようにすることも可能である。したがって、プラズマＣＶＤ装置からウエハー１０１を取り出す工程での熱処理（温度変化）は、本願発明の特徴を構成する低温熱処理工程ではない。ただし、後者の例（プラズマＣＶＤ装置内でステップＳ２の低温熱処理工程低温熱処理を行う例）では、プラズマＣＶＤ装置が枚葉処理装置であることから、ウエハー１０１を１枚ずつ処理する必要があることになる。このような処理は生産性を全く度外視したものといえるので、後者の例は実用的ではない。
【００２１】
ステップＳ２の低温熱処理はウエハー１０１の反りを解消するために行うものであり、第１の温度を成膜温度以下の温度とするのは、非晶質シリコン膜１０３の剥離を防止するためである。以下、実際に実験を行った結果を示しながら、詳しく説明する。
【００２２】
図３（ａ）は、ウエハー１０１の反り量の熱処理時間依存性の測定結果を示す図である。同図には、非晶質シリコン膜１０３の成膜温度を５５０℃とした場合に関して、熱処理の温度を４２０℃、４５０℃、５００℃、５４５℃とした場合の例を示している。同図に示す例では、成膜直後のウエハー１０１の反り量は１７０μｍとなっている。同図の結果から、熱処理の温度が上記４つのうちのいずれであっても、時間の経過とともにウエハー１０１の反り量が減少する傾向を示す一方、時間当たりの減少率が時間の経過とともに減少することが理解される。また、熱処理の温度が低いほど時間当たりの減少率が小さく、大きな値で反り量の減少が止まってしまうことが理解される。
【００２３】
上述したように、リソグラフィでの露光が可能となるウエハー１０１の反り量の最大値は１００μｍである。反り量がこの値より大きい場合、後の工程でリソグラフィを利用する加工ができなくなるので、ステップＳ２において、ウエハー１０１の反り量を１００μｍ以下に抑える必要がある。この観点で図３（ａ）を見ると、熱処理の温度が４２０℃又は４５０℃である場合、時間をかけて処理をしても、ウエハー１０１の反り量を１００μｍ以下に抑えることは困難であることが理解される。一方、熱処理の温度が５００℃又は５４５℃である場合には、それぞれ約５０分、約２４分の処理を行うことで、ウエハー１０１の反り量を１００μｍ以下に抑えることが実現される。
【００２４】
図３（ｂ）は、非晶質シリコン膜１０３から脱離する水素量の相対的変化を、熱処理の温度ごとに、昇温脱離ガス分析法を用いて測定した結果を示す図である。同図には、５分間の熱処理を施し、その間に検出される水素分子のスペクトルのピーク値をプロットしている。また、同図にも、図３（ａ）と同様、非晶質シリコン膜１０３の成膜温度を５５０℃とした場合の例を示している。
【００２５】
図３（ｂ）の結果から、熱処理の温度が４００℃以下である場合、水素の脱離は発生しないことが理解される。また、熱処理の温度が４００℃を超えると水素の脱離が発生し、４００℃から６２０℃までの間においては、熱処理の温度が高いほど離脱水素量が多くなることが理解される。さらに、熱処理の温度が６２０℃を超えると、温度が高くなるに従って離脱水素量が急激に減少することが理解される。
【００２６】
なお、図３（ｂ）の測定にあたっては、４００℃より高い温度に関しては温度ごとに異なるウエハー１０１を用意して試験を行ったが、各ウエハー１０１の試験の際に、あわせて非晶質シリコン膜１０３の剥離の有無も検証した。その結果、成膜温度である５５０℃より高い温度で熱処理を行ったウエハー１０１について、非晶質シリコン膜１０３の剥離が確認された。図１（ｂ）には、非晶質シリコン膜１０３の剥離が発生した状態の例を示している。一方、５５０℃以下の温度で熱処理を行ったウエハー１０１については、非晶質シリコン膜１０３の剥離は確認されなかった。その他、成膜温度を種々変えて検証を行った結果も含めて検討した結果、非晶質シリコン膜１０３の成膜温度より高い温度で熱処理を行った場合に非晶質シリコン膜１０３の剥離が発生する、と言えることが確認された。
【００２７】
ここで、ウエハー１０１の反り量が減少したということは、非晶質シリコン膜１０３のストレスが減少したことを意味している。ストレスが減少する要因としては、図３（ｂ）で説明した水素の脱離の他に非晶質シリコン膜１０３の結晶化も考えられるが、図３（ａ）に示したように、非結晶状態が維持される５５０℃以下の熱処理によっても反り量が減少していることから、ステップＳ２の熱処理による反り量の減少は、水素の脱離によって引き起こされていると考えることが妥当である。
【００２８】
以上説明した実験結果から、ステップＳ２の熱処理は、まず第一に、成膜温度以下の温度で行う必要があると言える。これは、非晶質シリコン膜１０３の剥離を防止するためである。成膜温度は、上述したように、非結晶状態を維持する観点から５５０℃以下とする必要があるので、ステップＳ２の熱処理の温度も５５０℃以下とする必要があることになる。
【００２９】
第二に、水素の脱離を発生させ、それによってウエハー１０１の反りを軽減する観点から、図３（ｂ）に示すように、ステップＳ２の熱処理の温度を４００℃以上７００℃以下とする必要がある。低温熱処理の温度が４００℃以上であるということは成膜温度も４００℃以上でなければならないということを意味する。
【００３０】
以上をまとめると、成膜温度及びステップＳ２の低温熱処理の温度がともに４００℃以上５５０℃以下である範囲内で、ステップＳ２を成膜温度以下の温度で実施することが好適であると言え、こうすることで、非晶質シリコン膜１０３の非結晶状態を維持し、非晶質シリコン膜１０３の剥離を防止し、かつウエハー１０１の反りを軽減することが可能になる。
【００３１】
ただし、図３（ａ）に示したように、４００℃に近い温度では、リソグラフィ工程で許容される反り量の限界値１００μｍを達成できない可能性が高い。したがって、この限界値を達成する観点からは、図３（ａ）の結果も考慮すると、ステップＳ２の低温熱処理の温度は５００℃以上とすることが、より好ましいと言える。つまり、成膜温度とステップＳ２の低温熱処理の温度とを、ともに５００℃以上５５０℃以下とすることが、より好ましいと言える。
【００３２】
さらに、できるだけ速やかに反り量を減少させ、製造時間を短縮する観点からは、ステップＳ２の低温熱処理の温度は高いほどよいと言える。また、低温熱処理によって非晶質シリコン膜１０３の剥離が起きることを確実に防止するためには、ステップＳ２の低温熱処理の温度を成膜温度より若干低めに設定することが好ましいと言える。したがって、最適な条件としては、成膜温度を非結晶状態を維持できる上限値である５５０℃とし、ステップＳ２の低温熱処理の温度を図３（ａ）に示した５４５℃とすることが挙げられる。
【００３３】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、非晶質シリコン膜１０３の成膜後に、成膜温度以下の温度でアニール処理（低温熱処理）を行っていることから、非晶質シリコン膜１０３の剥離を防止しつつ、ウエハー１０１の反りを軽減することが可能になる。また、成膜温度以下の温度でのアニール処理をできるだけ速やかに終了させ、製造時間を短縮することが可能になる。
【００３４】
なお、上記実施の形態では成膜後のアニール処理によってウエハー１０１の反りを軽減させているが、本発明の発明者は、成膜条件の調節によってウエハー１０１の反りを軽減させられるか否かという点にもついても確認した。その結果、少なくとも、原料ガスとしてシランガスを用い、かつプラズマＣＶＤ法を用いるという制約の下では、成膜条件の調節によっては非晶質シリコン膜１０３中の水素含有量を大きく変化させることはできず、したがって、ウエハー１０１の反りを軽減させることは困難であるとの結論を得た。結局、上記実施の形態で説明したように、非晶質シリコン膜１０３の成膜後に、成膜温度以下の温度でアニール処理（低温熱処理）を行うことが、ウエハー１０１の反りを軽減させるための最善の方法であると考えられる。
【００３５】
また、非晶質シリコン膜の成膜には、プラズマＣＶＤ法の他、熱ＣＶＤ法を用いることもできる。熱ＣＶＤ法は、複数のウエハーがセットされた温度５００〜５５０℃の炉体装置に、原料ガスとしてモノシラン（ＳｉＨ４）を供給し、これを熱分解させることにより生じたシリコンを基板表面に堆積させることによって非晶質シリコン膜を形成する方法であり、熱ＣＶＤ法を用いる場合には上記のようなウエハーの反りは発生しない。しかしながら一方で、熱ＣＶＤ法には、温度で律則される成膜速度が遅いため、プラズマＣＶＤ法に比して生産性が悪いという問題がある。本発明の特徴のひとつは、生産性の高いプラズマＣＶＤ法を用いつつ、ウエハーの反りを軽減できるという点にある。
【００３６】
図４は、本発明の第２の実施の形態による半導体装置の製造方法を示すフロー図である。本実施の形態による半導体装置は、図１（ａ）に示したものと同様である。また、図４のステップＳ１，Ｓ２は、図２に示したステップＳ１，Ｓ２と同じ工程である。本実施の形態による半導体装置の製造方法は、ステップＳ２の後にステップＳ３が行われる点で、第１の実施の形態による半導体装置の製造方法と異なっている。以下、相違点に着目して説明する。
【００３７】
ステップＳ３では、非晶質シリコン膜１０３の成膜温度より高い温度（第２の温度）でアニール処理（高温熱処理）を行う。この高温熱処理は非晶質シリコン膜１０３の処理を目的とするものではなく、後の工程で図示しない他の膜を処理するために行われるものである。第２の温度の具体的な値も他の膜の処理の都合によって決定され、非晶質シリコン膜１０３の状態等は考慮されない。具体的な例では、第２の温度は例えば６５０℃にも達する場合がある。この６５０℃という値は、非結晶状態を維持するために必要な非晶質シリコン膜１０３の成膜温度の上限値である５５０℃より高い値である。なお、後述する第３の実施の形態では、高温熱処理のより具体的な例について説明する。
【００３８】
仮に、ステップＳ１の後、ステップＳ２を経ずにステップＳ３を実施したとすると、第１の実施の形態で説明したように、非晶質シリコン膜１０３の剥離が発生することになる。しかし、本実施の形態では、成膜温度以下の温度でのアニール処理（ステップＳ２）をステップＳ３の前に行うようにしているので、ステップＳ２の段階で非晶質シリコン膜１０３のストレスが減少する。したがって、ステップＳ３の段階では非晶質シリコン膜１０３のストレスが小さくなっているので、ステップＳ３の高温熱処理において非晶質シリコン膜１０３の剥離が発生する可能性が低減されている。
【００３９】
次に、本発明の第３の実施の形態による半導体装置の製造方法について説明する。図５は、本発明の第３の実施の形態による半導体装置１の平面図である。また、図６は、図５のＡ−Ａ線に対応する半導体装置１の断面図である。そして図７〜図９は、本実施の形態による半導体装置１の製造方法を示しており、それぞれ図５のＡ−Ａ線に対応する製造途中の半導体装置１の断面図となっている。
【００４０】
以下では、まず初めに完成品としての半導体装置１の構造について説明し、その後、本実施の形態による半導体装置の製造方法についての説明を行う。
【００４１】
半導体装置１はＤＲＡＭであり、図６に示すように半導体基板２を有している。半導体基板２の表面には、図５に示すように、それぞれＹ方向に延伸する複数のワード線ＷＬと、それぞれＸ方向に延伸する複数のビット線ＢＬとが配置される。なお、図５には２本のワード線ＷＬと３本のビット線ＢＬのみを示しているが、実際にはより多数本のワード線ＷＬ及びビット線ＢＬが配置される。
【００４２】
半導体基板２の表面には素子分離領域を構成する素子分離絶縁膜Ｉが埋め込まれており、この素子分離絶縁膜Ｉによって、半導体基板２の表面に複数の活性領域Ｋがマトリクス状に区画されている。各活性領域ＫはＸ方向に対して傾斜したＸ'方向に長い平面形状を有しており、Ｙ方向に見ると、各活性領域Ｋと素子分離絶縁膜Ｉとが等間隔、等ピッチで交互に配置されている。
【００４３】
各活性領域Ｋには、図５に示すように２本のワード線ＷＬと１本のビット線ＢＬとが対応しており、ワード線ＷＬごとにセルトランジスタ及びセルキャパシタが設けられる。図５に示すように、各活性領域Ｋにはそれぞれ容量コンタクトプラグ２２ａ，２２ｂが配置されているが、これらはそれぞれ、２本のワード線ＷＬのうち一方及び他方に関して、セルトランジスタの一方の被制御電極とセルキャパシタの下部電極とを接続する導体である。
【００４４】
図６に示すように、ワード線ＷＬは、半導体基板２の表面に埋め込まれた埋め込み導体によって構成される。具体的に説明すると、半導体基板２の表面にはＹ方向に延伸するトレンチ３が設けられており、トレンチ３の内部には、薄いゲート絶縁膜６を介して窒化チタン膜７とタングステン膜８の積層膜が埋め込まれている。ワード線ＷＬは、この積層膜により構成される。また、トレンチ３の上部には、キャップ絶縁膜９が埋め込まれている。キャップ絶縁膜９の上面は、素子分離絶縁膜Ｉの上面と同じ高さに位置している。
【００４５】
活性領域Ｋ内の半導体基板２のうち２本のワード線ＷＬの間に位置する領域は、ビット線コンタクト領域４を構成する。ビット線コンタクト領域４の上部には不純物拡散層１２が設けられる。この不純物拡散層１２は、対応する２つのセルトランジスタそれぞれの一方の被制御電極（ソース／ドレインのうちの一方）を構成する。また、活性領域Ｋ内の半導体基板２のうち２本のワード線ＷＬの両側に位置する領域は、それぞれ容量コンタクト領域５を構成する。各容量コンタクト領域５の上部には不純物拡散層２１が設けられる。これらの不純物拡散層２１は、それぞれが対応するセルトランジスタの他方の被制御電極（ソース／ドレインのうちの他方）を構成する。
【００４６】
半導体基板２の上面には、層間絶縁膜１０が形成される。層間絶縁膜１０には、底面に不純物拡散層１２が露出したビット線コンタクトホール１１が設けられており、ビット線ＢＬは、その内部及び上方に形成されたポリシリコン膜１３とタングステン膜１４の積層膜によって構成される。ビット線ＢＬを構成するタングステン膜１４の上面には、シリコン窒化膜からなる絶縁膜１５が形成される。ポリシリコン膜１３、タングステン膜１４、及び絶縁膜１５からなる積層膜の側面には、図６に示すように、ライナー膜１６が形成される。このライナー膜１６は、層間絶縁膜１０の上面にも形成される。ライナー膜１６の上面には、ＳＯＤ(spin on dielectric)膜１７が形成される。ＳＯＤ膜１７の上面は、絶縁膜１５の上面と同じ高さに位置している。
【００４７】
２つの不純物拡散層２１それぞれの上方には、層間絶縁膜１０、ライナー膜１６、及びＳＯＤ膜１７を貫通する容量コンタクトホール２０が設けられる。各容量コンタクトホール２０の内部にはタングステンなどの導電膜が埋め込まれており、それぞれ上述した容量コンタクトプラグ２２ａ，２２ｂを構成している。
【００４８】
容量コンタクトプラグ２２ａ，２２ｂの上面にはそれぞれ容量コンタクトパッド３０が設けられる。また、ＳＯＤ膜１７の上層には、容量コンタクトパッド３０の全体を覆う膜厚のストッパー膜３１が設けられる。
【００４９】
ストッパー膜３１の上層には、活性領域Ｋごとに２つのセルキャパシタＣが配置される。各セルキャパシタＣは、図６に示すように、下部電極３３、容量絶縁膜３４、及び上部電極３５，３６によって構成される。下部電極３３はシリンダ状の立体形状を有する導電膜であり、その下部はストッパー膜３１を貫いて、対応する容量コンタクトパッド３０の上面に接触している。また、下部電極３３の上部は、サポート膜３２によって隣接する他の下部電極３３の上部と接続されている。容量絶縁膜３４は、下部電極３３の表面のうちストッパー膜３１の上方に位置する部分と、サポート膜３２とを覆うように形成される。上部電極３５は、ポリシリコンからなる導電膜であり、容量絶縁膜３４を介して下部電極３３及びサポート膜３２の表面を覆っている。上部電極３５の上面は、サポート膜３２の上面より高い位置に設けられる。上部電極３６は、上部電極３５の上面に設けられるタングステン膜によって構成される。
【００５０】
上部電極３６の上面には、アルミニウムなどの導電膜によって構成される配線３７が配置される。また、上部電極３６の上面は、配線３７の全体を覆う膜厚を有する層間絶縁膜３８で覆われ、さらに層間絶縁膜３８の上面には、表面保護膜３９が形成されている。
【００５１】
次に、以上の構成を有する半導体装置１の製造方法について説明する。以下に説明する工程は、半導体基板２が個片化前のウエハーである状態で行われるものである。初めに本製造方法の概略を述べると、本製造方法では、下部電極３３を形成する際に非晶質シリコン膜を用いており、この非晶質シリコン膜の成膜後に、上述したステップＳ２に相当する成膜温度以下の温度でのアニール処理（低温熱処理）を行う。これにより、本製造方法では、非晶質シリコン膜１０３の剥離を防止しつつ、ウエハー１０１の反りを軽減することが実現される。また、低温熱処理の後に、上述したステップＳ３に相当する成膜温度より高い温度でのアニール処理（高温熱処理）を行うが、本製造方法によれば、この高温熱処理の前に低温熱処理を行うため、高温熱処理の際に非晶質シリコン膜１０３の剥離が発生する可能性が小さくなっている。以下、詳しく説明する。
【００５２】
ストッパー膜３１の形成までの工程については、背景技術による半導体装置の製造方法と同様である。図７を参照しながら概説すると、まず初めに、周知のＳＴＩ法によって、半導体基板２の表面に、シリコン酸化膜である素子分離絶縁膜Ｉを埋め込む。これにより、活性領域Ｋを区画する。次に、ドライエッチングによって半導体基板２の表面にＹ方向に延伸するトレンチ３を設け、熱酸化プロセスを用いて、トレンチ３の内表面にゲート絶縁膜６を形成する。そして、例えばＣＶＤ法を用いて窒化チタン及びタングステンを順次成膜し、さらにエッチバックを行うことにより、トレンチ３の中ほどから下の部分に、窒化チタン膜７とタングステン膜８の積層膜からなるワード線ＷＬを形成する。
【００５３】
ワード線ＷＬを形成したら、例えばＣＶＤ法により、トレンチ３上部の空間部分の内表面を、シリコン窒化膜などからなるライナー膜（不図示）で覆う。そして、このライナー膜の上からトレンチ３を埋める膜厚でキャップ絶縁膜９を成膜し、ＣＭＰ(Chemical Mechanical Polishing)法により、ライナー膜が露出する程度まで表面を平坦化する。さらに、エッチングによって不要なライナー膜及びキャップ絶縁膜９をさらに除去することにより、キャップ絶縁膜９の上面の高さを、半導体基板２の表面の高さと一致させる。
【００５４】
次に、全面にシリコン酸化膜を成膜することによって層間絶縁膜１０を形成し、フォトリソグラフィおよびドライエッチングにより、層間絶縁膜１０を貫通するビット線コンタクトホール１１を形成する。ビット線コンタクトホール１１は、図５に示すように、Ｙ方向に延在するライン状の開口パターンとすることが好適である。ビット線コンタクトホール１１と活性領域Ｋとが交差する領域では、半導体基板２の表面が露出する。この露出した半導体基板２の表面にヒ素などのＮ型不純物をイオン注入することにより、半導体基板２の表面近傍にＮ型の不純物拡散層１２を形成する。
【００５５】
次に、例えばＣＶＤ法により、ポリシリコン膜１３、タングステン膜１４、及びシリコン窒化膜である絶縁膜１５の積層膜を全面に成膜し、ビット線ＢＬの形状にパターンニングする。これにより、Ｘ方向に延在し、下面で不純物拡散層１２と接続するビット線ＢＬと、ビット線ＢＬの上面を覆う絶縁膜１５とが形成される。
【００５６】
次に、例えばＣＶＤ法によって全面にシリコン窒化膜を成膜することにより、ビット線ＢＬ及び絶縁膜１５の各側面を含む全面をライナー膜１６で覆う。さらに、ビット線ＢＬ間のスペースを充填するように塗布膜であるＳＯＤ膜１７を堆積し、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行うことにより、ＳＯＤ膜１７を固体の膜に改質する。続いて、ＣＭＰ法により、絶縁膜１５の上面が露出する程度まで平坦化を行う。
【００５７】
次に、フォトリソグラフィ及びドライエッチングにより、ＳＯＤ膜１７、ライナー膜１６、及び層間絶縁膜１０を貫通する容量コンタクトホール２０を形成する。容量コンタクトホール２０の底面には、半導体基板２の表面が露出する。この露出した半導体基板２の表面にリンなどのＮ型不純物をイオン注入することにより、半導体基板２の表面近傍にＮ型の不純物拡散層２１を形成する。その後、タングステンなどの導電膜によって容量コンタクトホール２０の内部を埋め込むことにより、容量コンタクトプラグ２２ａ，２２ｂを形成する。
【００５８】
次に、容量コンタクトプラグ２２ａ，２２ｂの上面に、ＣＶＤ法を用いて、窒化チタン、タングステンなどからなる配線材料層を成膜する。そして、フォトリソグラフィおよびドライエッチングを用いてこの配線材料層をパターニングすることにより、容量コンタクトパッド３０を形成する。その後、容量コンタクトパッド３０を覆う膜厚で、シリコン窒化膜であるストッパー膜３１を形成する。
【００５９】
ここまでは、背景技術と同様の工程である。ストッパー膜３１の形成まで完了したら、次に、図７に示すように、非晶質シリコン膜４０を成膜する。この非晶質シリコン膜４０の膜厚は１５００ｎｍとすることが好適である。非晶質シリコン膜４０の成膜は、第１の実施の形態で説明した非晶質シリコン膜１０３の成膜と同様の手順で行う。成膜温度は、非晶質状態を維持できる上限値である５５０℃とすることが好適である。
【００６０】
ここで、非晶質シリコン膜４０を形成する前の段階で半導体基板２（ウエハー）の反り量を実際に測定したところ、１０μｍ以下であった。一方、膜厚及び成膜温度をそれぞれ１５００ｎｍ、５５０℃として非晶質シリコン膜４０を形成した後に同様の測定を行ったところ、半導体基板２が凸状に変化し、その反り量は１７０μｍとなっていた。これは、非晶質シリコン膜４０を形成したことによって半導体基板２に反りが発生したことを意味している。以降の工程で非晶質シリコン膜４０にシリンダーホール４１を設けることになるが、１７０μｍの反りが発生している状態では露光フォーカス位置をうまく合わせることができないため、精度よくシリンダーホール４１を形成することは不可能である。
【００６１】
非晶質シリコン膜４０の成膜は、半導体基板２をプラズマＣＶＤ装置にセットした状態で行う。非晶質シリコン膜４０を形成したら、次に、半導体基板２をバッチ処理装置にセットし、非晶質シリコン膜４０の成膜温度以下の温度で所定時間、窒素雰囲気中でのアニール処理（低温熱処理）を行う。なお、プラズマＣＶＤ装置からバッチ処理装置への移動が本願発明の特徴を構成する低温熱処理工程に相当しないのは、第１の実施の形態で説明した通りである。低温熱処理の温度及び処理時間は、成膜温度が５５０℃である場合、それぞれ５４５℃、６０分とすることが好適である。これにより、第１の実施の形態で詳しく説明したように、半導体基板２の反りが軽減される。上述した１７０μｍの反りが発生した半導体基板２で実際に測定してみたところでは、反り量が６０μｍまで減少していることが確認された。また、非晶質シリコン膜４０の剥離も確認されなかった。
【００６２】
低温熱処理が終了したら、半導体基板２をプラズマＣＶＤ装置に戻し、非晶質シリコン膜４０の上面に、シリコン窒化膜であるサポート膜３２を形成する。
【００６３】
次に、リソグラフィ及びドライエッチングを用い、図８に示すように、平面的に見て容量コンタクトパッド３０と重なる位置に、サポート膜３２、非晶質シリコン膜４０、及びストッパー膜３１を貫通するシリンダーホール４１を開口する。このエッチングでは、まず初めにストッパー膜３１に対するエッチングレートの小さいエッチングにより、サポート膜３２及び非晶質シリコン膜４０のエッチングを行う。その後、ストッパー膜３１に対するエッチングを行い、容量コンタクトパッド３０の上面を露出させる。このような２段階のエッチングを行うことで、ストッパー膜３０より下の部分にエッチングが及んでしまうことを防止できる。なお、上述した低温熱処理によって半導体基板２の反りが軽減されていることから、この工程でのシリンダーホール４１の形成は、精度よく行うことができる。
【００６４】
次に、窒化チタンなどの導電膜を形成し、エッチバックを行うことにより、シリンダーホール４１の内表面を覆う下部電極３３を形成する。この導電膜の形成では成長温度を例えば６５０℃とする必要があることから、本実施の形態では、下部電極３３の形成処理が、第２の実施の形態で説明したステップＳ３での高温熱処理に相当する。もし仮に、半導体基板２に１７０μｍの反りが発生している状態で下部電極３３の形成を行ったとしたら、６５０℃という高温に曝されることにより、非晶質シリコン膜４０の剥離が発生する。しかし、本実施の形態では、下部電極３３の形成前に上述した低温熱処理を行うことで半導体基板２の反りを６０μｍまで軽減しているので、非晶質シリコン膜４０の剥離は発生しない。
【００６５】
次に、水酸化カリウム溶液を用いるウェットエッチングによって非晶質シリコン膜４０を除去することにより、図９に示すように、下部電極３３を露出させる。なお、サポート膜３２は、このときに下部電極３３の倒壊が発生することを防止するために設けられている。そして、図６に示したように、下部電極３３の表面を覆う容量絶縁膜３４、ポリシリコン膜である上部電極３５、タングステン膜である上部電極３６を順次形成することにより、セルキャパシタＣを形成する。その後は、アルミニウムなどの導電膜によって構成された配線３７を形成し、さらに層間絶縁膜３８及び表面保護膜３９を順次形成することにより、半導体装置１が完成する。
【００６６】
以上説明したように、本実施の形態による半導体装置の製造方法によれば、ＤＲＡＭである半導体装置１を形成する際に、非晶質シリコン膜４０の剥離を防止しつつ、半導体基板２（ウエハー）の反りを軽減することが可能になる。また、低温熱処理をできるだけ速やかに終了させ、製造時間を短縮することが可能になる。さらに、下部電極３３を形成するために例えば６５０℃の温度を加える際に、非晶質シリコン膜４０の剥離が発生する可能性を低減することが可能になる。
【００６７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００６８】
１              半導体装置
２              半導体基板
３              トレンチ
４              ビット線コンタクト領域
５              容量コンタクト領域
６              ゲート絶縁膜
７              窒化チタン膜
８              タングステン膜
９              キャップ絶縁膜
１０            層間絶縁膜
１１            ビット線コンタクトホール
１２，２１      不純物拡散層
１３            ポリシリコン膜
１４            タングステン膜
１５            絶縁膜
１６            ライナー膜
１７            ＳＯＤ膜
２０            容量コンタクトホール
２２ａ，２２ｂ  容量コンタクトプラグ
３０            容量コンタクトパッド
３１            ストッパー膜
３２            サポート膜
３３            下部電極
３４            容量絶縁膜
３５，３６      上部電極
３７            配線
３８            層間絶縁膜
３９            表面保護膜
４０            非晶質シリコン膜
４１            シリンダーホール
１０１          ウエハー
１０２          絶縁膜
１０３          非晶質シリコン膜
ＢＬ            ビット線
Ｃ              セルキャパシタ
Ｉ              素子分離絶縁膜
Ｋ              活性領域
ＷＬ            ワード線
【図１】
2014053345.tif 000003
【図２】
2014053345.tif 000004
【図３】
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【図４】
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【図５】
2014053345.tif 000007
【図６】
2014053345.tif 000008
【図７】
2014053345.tif 000009
【図８】
2014053345.tif 000010
【図９】
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