(57)【要約】【課題】流れる暗電流あるいは貫通電流を低減させ得る構成、構造を有するコンパレータ装置、並びに、発光部を駆動する駆動回路を係るコンパレータ装置から構成した表示装置及びその駆動方法を提供する。【解決手段】本開示のコンパレータ装置は、制御パルスと信号電圧に基づく電位とを比較する比較部、及び、制御パルスによって比較部の作動／不作動を制御する制御部、を備える。そして、本開示のコンパレータ装置は、発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成る表示装置において、駆動回路を構成するコンパレータ装置として用いることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
制御パルスと信号電圧に基づく電位とを比較する比較部、及び、
制御パルスによって比較部の作動／不作動を制御する制御部、
を備えるコンパレータ装置。
【請求項２】
比較部は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する請求項１に記載のコンパレータ装置。
【請求項３】
制御パルスは、鋸波形の電圧変化を有し、
制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する請求項２に記載のコンパレータ装置。
【請求項４】
制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第２スイッチ回路を有する請求項３に記載のコンパレータ装置。
【請求項５】
制御部は、インバータ回路に対して直列に接続された抵抗要素を有する請求項３に記載のコンパレータ装置。
【請求項６】
制御部は、インバータ回路に対して直列に接続され、インバータ回路に流れる電流を抑える定電流源を有する請求項３に記載のコンパレータ装置。
【請求項７】
インバータ回路は、インバータが、少なくとも２段縦続接続されて成り、
定電流源は、１段目のインバータに対して高電位側／低電位側の電源の一方の側に接続され、２段目のインバータに対して高電位側／低電位側の電源の他方の側に接続されている請求項６に記載のコンパレータ装置。
【請求項８】
比較部は、
信号電圧と制御パルスとを２入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
を有する請求項１に記載のコンパレータ装置。
【請求項９】
比較部は、更に、
信号電圧が入力される信号書込みトランジスタ、及び、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する請求項８に記載のコンパレータ装置。
【請求項１０】
制御パルスは、鋸波形の電圧変化を有し、
制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する請求項８に記載のコンパレータ装置。
【請求項１１】
制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路を有する請求項１０に記載のコンパレータ装置。
【請求項１２】
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
コンパレータ装置は、
制御パルスと信号電圧に基づく電位とを比較する比較部、及び、
制御パルスによって比較部の作動／不作動を制御する制御部、
を備えている表示装置。
【請求項１３】
複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された請求項１２に記載の表示装置。
【請求項１４】
複数の制御パルスに基づき、発光部が、複数回、発光する請求項１２に記載の表示装置。
【請求項１５】
１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない請求項１２に記載の表示装置。
【請求項１６】
１表示フレームにおいて、常に、いずれかの画素ブロックが発光している請求項１２に記載の表示装置。
【請求項１７】
１表示フレームにおいて、発光していない画素ブロックが存在する請求項１２に記載の表示装置。
【請求項１８】
１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する請求項１２に記載の表示装置。
【請求項１９】
発光部は発光ダイオードから構成されている請求項１２に記載の表示装置。
【請求項２０】
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
制御パルスによってコンパレータ装置の作動／不作動を制御する表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、コンパレータ装置、並びに、表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
発光素子として発光ダイオード（ＬＥＤ）を用いた発光ダイオード表示装置の開発が、鋭意、進められている。発光ダイオード表示装置においては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素の発光状態によってカラー画像を表示する。例えば、対角４０インチのフルＨＤ（High Definition）高精細フルカラー表示装置においては、画面の水平方向の画素数が１９２０、画面の垂直方向の画素数が１０８０である。従って、この場合、実装する発光ダイオードの個数は、１９２０×１０８０×（１画素を構成するのに要する赤色発光ダイオード、緑色発光ダイオード、青色発光ダイオードの３種類の発光ダイオードの個数）であり、約６００万個となる。
【０００３】
有機エレクトロルミネッセンス素子（以下、単に、有機ＥＬ素子と略称する）を発光部として用いた有機エレクトロルミネッセンス表示装置（以下、単に、有機ＥＬ表示装置と略称する）においては、発光部を駆動する駆動回路として、発光デューティ固定の可変定電流駆動法が広く使用されており、また、発光ばらつき軽減の観点から、ＰＷＭ駆動の有機ＥＬ表示装置が、例えば、特開２００３−２２３１３６に開示されている。この特許公開公報に開示された有機ＥＬ表示装置の駆動方法においては、１フレーム期間の初めの第１の期間に、全画素内の電流駆動型発光素子の発光を停止させた状態で、全画素に映像信号電圧を書き込み、１フレーム期間の第１の期間に続く第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の電流駆動型発光素子を一斉に発光させる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２２３１３６
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、発光ダイオードにおいては、駆動電流量の増加によってスペクトル波長にブルーシフトが生じ、発光波長が変化してしまう。従って、可変定電流駆動では、単色色度点が輝度（駆動電流量）によって変化してしまうといった難点がある。このような問題を回避するためには、発光ダイオードをＰＷＭ駆動法に基づき駆動する必要がある。然るに、上記特許公開公報に開示された有機ＥＬ素子の駆動回路を、発光ダイオードから成る発光部の駆動回路に適用した場合、以下に述べる問題点がある。即ち、上記特許公開公報に開示された有機ＥＬ素子の駆動回路にあっては、１つの画素に１つのコンパレータ回路を設ける必要がある。従って、フルＨＤ高精細フルカラー表示装置にあっては、約６００万個のコンパレータ回路が必要とされる。すると、コンパレータ回路における暗電流が１マイクロアンペアであったとしても、表示装置全体では約６アンペアの暗電流が流れることになり、大きな消費電力となってしまう。
【０００６】
従って、本開示の目的は、流れる暗電流あるいは貫通電流を低減させ得る構成、構造を有するコンパレータ装置、並びに、発光部を駆動する駆動回路を係るコンパレータ装置から構成した表示装置及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための本開示のコンパレータ装置は、
制御パルスと信号電圧に基づく電位とを比較する比較部、及び、
制御パルスによって比較部の作動／不作動を制御する制御部、
を備えている。
【０００８】
上記の目的を達成するための本開示の表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
（ａ）制御パルス信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
（ｂ）コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
コンパレータ装置は、
制御パルスと信号電圧に基づく電位とを比較する比較部、及び、
制御パルスによって比較部の作動／不作動を制御する制御部、
を備えている。
【０００９】
上記の目的を達成するための本開示の表示装置の駆動方法は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
（ａ）制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
（ｂ）コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
制御パルスによってコンパレータ装置の作動／不作動を制御する。
【発明の効果】
【００１０】
本開示によれば、コンパレータ装置を作動させる必要がないときには、制御パルスによって比較部を不作動とすることができるため、簡素な回路構成であるにも拘わらず、コンパレータ装置を流れる暗電流あるいは貫通電流を低減させることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施例１の表示装置におけるチョッパー型コンパレータ装置を含む駆動回路及び発光部から構成された画素の等価回路図である。
【図２】図２は、実施例１の表示装置における発光部及び駆動回路から構成された画素等の概念図である。
【図３】図３は、実施例１の表示装置を構成する回路の概念図である。
【図４】図４は、実施例１の表示装置におけるチョッパー型コンパレータ装置の動作を説明するためのタイミング波形図である。
【図５】図５は、参考例の表示装置におけるチョッパー型コンパレータ装置の問題点を説明するためのタイミング波形図である。
【図６】図６は、実施例２の表示装置における差動型コンパレータ装置を含む駆動回路及び発光部から構成された画素の等価回路図である。
【図７】図７は、実施例３の表示装置におけるチョッパー型コンパレータ装置を含む駆動回路及び発光部から構成された画素の等価回路図である。
【図８】図８は、実施例４の表示装置におけるチョッパー型コンパレータ装置を含む駆動回路及び発光部から構成された画素の等価回路図である。
【図９】図９は、実施例４の表示装置におけるチョッパー型コンパレータ装置の作用、効果の１つを説明するための波形図である。
【図１０】図１０は、実施例５の表示装置における１つの画素の動作を説明するための制御パルス等を示す模式図である。
【図１１】図１１は、実施例５の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。
【図１２】図１２は、実施例５の表示装置の変形例における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。
【図１３】図１３は、実施例６の表示装置を構成する回路の概念図である。
【図１４】図１４Ａは、本開示の表示装置における制御パルス生成回路の概念図であり、図１４Ｂは、実施例６の表示装置におけるボルテージフォロワー回路（バッファ回路）の回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示のコンパレータ装置、並びに、本開示の表示装置及びその駆動方法、全般に関する説明
２．実施例１（本開示のコンパレータ装置［第１の構成のコンパレータ装置］、並びに、本開示の表示装置及びその駆動方法）
３．実施例２（実施例１の変形［第２の構成のコンパレータ装置］）
４．実施例３（実施例１〜実施例２の変形）
５．実施例４（実施例１〜実施例３の変形）
６．実施例５（実施例１〜実施例４の変形）
７．実施例６（実施例１〜実施例５の変形）、その他
【００１３】
［本開示のコンパレータ装置、並びに、本開示の表示装置及びその駆動方法、全般に関する説明］
本開示のコンパレータ装置、並びに、本開示の表示装置及びその駆動方法（以下、これらを総称して、単に、『本開示』と呼ぶ場合がある）において、比較部は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する構成とすることができる。尚、このような構成を、便宜上、『第１の構成のコンパレータ装置』と呼ぶ。
【００１４】
そして、第１の構成のコンパレータ装置において、制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する形態とすることができる。そして、この場合、制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第２スイッチ回路を有する形態とすることができる。そして、これらの形態を含む第１の構成のコンパレータ装置において、制御部は、インバータ回路に対して直列に接続された抵抗要素を有する形態とすることができる。また、これらの形態を含む第１の構成のコンパレータ装置において、制御部は、インバータ回路に対して直列に接続され、インバータ回路に流れる電流を抑える定電流源を有する形態とすることができ、更には、インバータ回路は、インバータが少なくとも２段縦続接続されて成り、定電流源は、１段目のインバータに対して高電位側／低電位側の電源の一方の側に接続され、２段目のインバータに対して高電位側／低電位側の電源の他方の側に接続されている形態とすることができる。
【００１５】
あるいは又、本開示において、比較部は、
信号電圧と制御パルスとを２入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
を有する構成とすることができる。尚、このような構成を、便宜上、『第２の構成のコンパレータ装置』と呼ぶ。
【００１６】
そして、第２の構成のコンパレータ装置において、比較部は、更に、
信号電圧が入力される信号書込みトランジスタ、及び、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する形態とすることができる。そして、このような形態を含む第２の構成のコンパレータ装置において、制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する形態とすることができ、この場合、制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路を有する形態とすることができる。
【００１７】
上記の各種の好ましい構成、形態を含む本開示の表示装置及びその駆動方法にあっては、複数の画素が第１の方向及び第２の方向に２次元マトリクス状に配列されているが、第１の方向に沿って配列された画素群を『列方向画素群』と呼ぶ場合があるし、第２の方向に沿って配列された画素群を『行方向画素群』と呼ぶ場合がある。第１の方向を表示装置における垂直方向とし、第２の方向を表示装置における水平方向とした場合、列方向画素群とは垂直方向に配列された画素群を意味し、行方向画素群とは水平方向に配列された画素群を意味する。
【００１８】
上記の各種の好ましい構成、形態を含む本開示の表示装置及びその駆動方法において、
複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない形態とすることができる。
【００１９】
上記の各種の好ましい構成、形態を含む本開示の表示装置及びその駆動方法にあっては、複数の制御パルスに基づき、発光部が、複数回、発光する形態とすることができる。そして、この場合、複数の制御パルスの時間間隔は一定であることが好ましい。
【００２０】
また、上記の各種の好ましい構成、形態を含む本開示の表示装置及びその駆動方法にあっては、１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない形態とすることができる。この形態は、１表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しないことで達成することができる。
【００２１】
更には、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置及びその駆動方法にあっては、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している構成とすることができるし、あるいは又、１表示フレームにおいて、発光していない画素ブロックが存在する構成とすることができる。
【００２２】
更には、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置及びその駆動方法において、１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する形態であることが好ましい。これによって、各画素ブロックに属する全画素を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。そして、この場合、時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされることが好ましく、これによって、表示装置の回路全体の簡素化を図ることができる。尚、時間を変数とした制御パルスの電圧の変化率（微分値）の絶対値は、定数２．２に比例する形態とすることが好ましい。
【００２３】
更には、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置及びその駆動方法において、発光部は発光ダイオード（ＬＥＤ）から構成されている形態とすることができる。発光ダイオードは、周知の構成、構造の発光ダイオードとすることができる。即ち、発光ダイオードの発光色に依って、最適な構成、構造を有し、適切な材料から作製された発光ダイオードを選択すればよい。発光ダイオードを発光部とする表示装置にあっては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素によって１画素が構成され、これらの３種類の副画素の発光状態によってカラー画像を表示することができる。尚、本開示における『１画素』は、このような表示装置における「１副画素」に相当するので、このような表示装置における「１副画素」を、『１画素』と読み替えればよい。３種類の副画素によって１画素を構成する場合、３種類の副画素の配列として、デルタ配列、ストライプ配列、ダイアゴナル配列、レクタングル配列を挙げることができる。そして、発光ダイオードを、ＰＷＭ駆動法に基づき、しかも、定電流駆動することで、発光ダイオードのスペクトル波長にブルーシフトが生じることを防止することができる。また、３つのパネルを準備し、第１のパネルを赤色発光ダイオードから成る発光部から構成し、第２のパネルを緑色発光ダイオードから成る発光部から構成し、第３のパネルを青色発光ダイオードから成る発光部から構成し、これらの３つのパネルからの光を、例えば、ダイクロイック・プリズムを用いて纏めるプロジェクタへ適用することもできる。
【００２４】
尚、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置において、第２の方向に配列された１列に属する画素は、制御パルス線に接続されており、制御パルス線には、所定の間隔（所定の画素数毎に）で、ボルテージフォロワー回路（バッファ回路）が配設されている構成とすることができ、これによって、制御パルス線を伝送される制御パルスに波形鈍りが生じ難くなる。ここで、例えば、第２の方向に沿った１列に属する画素（行方向画素群における画素）の１０乃至２０に対して、１つのボルテージフォロワー回路を配設する構成を例示することができるが、このような構成に限定するものではない。
【００２５】
更には、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置にあっては、各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における信号書込みトランジスタは、一斉に作動状態となる構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における信号書込みトランジスタから最終行に属する全ての画素（最終行の行方向画素群）における信号書込みトランジスタまで、順次、行われる構成とすることができ、更には、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される構成とすることができる。尚、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われる期間を、『信号電圧書込み期間』と呼び、各画素ブロックに属する全画素を構成する発光部が一斉に発光している期間を、『画素ブロック発光期間』と呼ぶ場合がある。
【００２６】
更には、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている形態とすることができる。そして、このような形態を採用することで、一連の制御パルスにばらつきが生じることがなく、正確に発光部の発光の制御を行うことができる。あるいは又、以上に説明した各種の好ましい形態、構成を含む本開示の表示装置にあっては、鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を、複数、備えている形態とすることができる。そして、このような形態を採用することで、Ｐの値として、より大きな値を採用することができる。尚、複数の制御パルス生成回路によって生成される制御パルスの形状は、出来る限り同形であることが好ましく、また、複数の制御パルス生成回路によって生成される制御パルスの位相は、ずれている（位相差がある）ことが好ましい。
【実施例１】
【００２７】
実施例１は、本開示のコンパレータ装置、具体的には、第１の構成のコンパレータ装置、並びに、本開示の表示装置及びその駆動方法に関する。実施例１のコンパレータ装置の等価回路図を図１に示し、実施例１の表示装置における発光部及び駆動回路から構成された画素等の概念図を図２に示し、実施例１の表示装置を構成する回路の概念図を図３に示す。図面の簡素化のため、図３あるいは後述する図１３には３×５個の画素を図示している。
【００２８】
実施例１のコンパレータ装置１２は、制御パルスＬＣＰと信号電圧ＶSigに基づく電位とを比較する比較部、及び、制御パルスＬＣＰによって比較部の作動／不作動を制御する制御部３５を備えている。
【００２９】
実施例１の表示装置は、発光部１０、及び、発光部１０を駆動する駆動回路１１から構成された画素（より具体的には、副画素であり、以下においても同様である）１が、複数、２次元マトリクス状に配列されて成る。具体的には、複数の画素１は、第１の方向及び第２の方向に２次元マトリクス状に配列されている。そして、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている。各駆動回路１１は、
（ａ）制御パルスＬＣＰと信号電圧（発光強度信号）ＶSigに基づく電位とを比較し、比較結果に基づく所定電圧（便宜上、『第１の所定電圧』と呼ぶ）を出力するコンパレータ装置、並びに、
（ｂ）コンパレータ装置からの第１の所定電圧に応じて発光部１０に電流を供給し、発光部１０を発光させる発光部駆動用トランジスタＴＲDrv、
を備えている。尚、信号電圧ＶSigは、具体的には、画素における発光状態（輝度）を制御する映像信号電圧である。ここで、コンパレータ装置は、具体的には、制御パルス線ＰＳＬ及びデータ線ＤＴＬに接続されており、制御パルス線ＰＳＬからの鋸波形の電圧変化を有する制御パルスＬＣＰとデータ線ＤＴＬからの信号電圧（発光強度信号）ＶSigに基づく電位とを比較し、比較結果に基づく所定電圧を出力する。また、発光部駆動用トランジスタＴＲDrvは、コンパレータ装置からの第１の所定電圧の出力によって作動され、以て、電流供給線ＣＳＬから発光部１０に電流を供給し、発光部１０を発光させる。そして、コンパレータ装置は、上記の実施例１のコンパレータ装置１２から成る。
【００３０】
実施例１のコンパレータ装置１２はチョッパー型コンパレータ装置から成る。また、実施例１の表示装置は、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路１０３を備えている。
【００３１】
あるいは又、実施例１の表示装置は、発光部１０、及び、信号電圧ＶSigに基づく電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、２次元マトリクス状に配列され成る表示装置である。ここで、例えば、駆動回路１１は、上記の実施例１のコンパレータ装置１２を備えており、制御パルスＬＣＰ及び信号電圧ＶSigがコンパレータ装置１２に入力され、制御パルスＬＣＰの鋸波形の電圧と信号電圧ＶSigに基づく電位との比較結果に基づくコンパレータ装置１２の出力によって発光部１０が作動される。
【００３２】
ここで、実施例１のコンパレータ装置１２は、上述したとおり、第１の構成のコンパレータ装置から成り、具体的には、比較部は、
信号電圧ＶSigが入力される信号書込みトランジスタＴＲSig、
制御パルスＬＣＰが入力され、信号書込みトランジスタＴＲSigと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタＴＲLCP、
インバータ回路３０、並びに、
信号書込みトランジスタＴＲSig及び制御パルス用トランジスタＴＲLCPに一端が接続され、他端がインバータ回路３０に接続され、信号書込みトランジスタＴＲSigの作動に基づき、信号電圧ＶSigに基づく電位を保持する容量部Ｃ1、
を有する。そして、高電位側の電源Ｖddと低電位側の電源（実施例１では、グランドＧＮＤ）とを作動電源としている。
【００３３】
信号書込みトランジスタＴＲSig、制御パルス用トランジスタＴＲLCP及び発光部駆動用トランジスタＴＲDrvは、ゲート電極、チャネル形成領域及びソース／ドレイン電極から構成された、従来の電界効果トランジスタから成る。信号書込みトランジスタＴＲSigはｎチャネル型の電界効果トランジスタであり、制御パルス用トランジスタＴＲLCP及び発光部駆動用トランジスタＴＲDrvはｐチャネル型の電界効果トランジスタであるが、このようなチャネル型に限定するものではない。
【００３４】
信号書込みトランジスタＴＲSigのゲート電極は、走査線ＳＣＬを介して、表示装置に備えられた走査回路１０２に接続されている。また、信号書込みトランジスタＴＲSigの一方のソース／ドレイン電極は、データ線ＤＴＬを介して、表示装置に備えられた画像信号出力回路１０４に接続されている。更には、信号書込みトランジスタＴＲSigの他方のソース／ドレイン電極は、容量部Ｃ1の一端に接続されている。
【００３５】
制御パルス用トランジスタＴＲLCPのゲート電極は、走査線ＳＣＬを介して、表示装置に備えられた走査回路１０２に接続されている。また、制御パルス用トランジスタＴＲLCPの一方のソース／ドレイン電極は、制御パルス線ＰＳＬを介して、表示装置に備えられた制御パルス生成回路１０３に接続されている。更には、制御パルス用トランジスタＴＲLCPの他方のソース／ドレイン電極は、容量部Ｃ1の一端に接続されている。
【００３６】
発光部駆動用トランジスタＴＲDrvのゲート電極は、インバータ回路３０の出力部に接続されている。また、発光部駆動用トランジスタＴＲDrvの一方のソース／ドレイン電極は、電流供給線ＣＳＬを介して、表示装置に備えられた定電流供給部１０１に接続されている。更には、発光部駆動用トランジスタＴＲDrvの他方のソース／ドレイン電極は、発光部１０に接続されている。
【００３７】
そして、信号書込みトランジスタＴＲSigには信号電圧（発光強度信号）ＶSigが入力される。一方、制御パルス用トランジスタＴＲLCPには、鋸波形の電圧変化を有する制御パルスＬＣＰが入力される。
【００３８】
容量部Ｃ1の他端は、インバータ回路３０の入力部（入力ノード）に接続されている。また、発光部１０は発光ダイオードから成る。尚、定電流供給部１０１、走査回路１０２、制御パルス生成回路１０３、画像信号出力回路１０４等は、表示装置に配設されていてもよいし、外部に配設されていてもよい。
【００３９】
信号書込みトランジスタＴＲSig及び制御パルス用トランジスタＴＲLCPは、走査線ＳＣＬを通して走査回路１０２から与えられる走査信号の論理（レベル）に応じてオン／オフ動作を行う。そして、信号書込みトランジスタＴＲSigと制御パルス用トランジスタＴＲLCPとは、上述したとおり、逆導電型のトランジスタから成るので、互いに逆相（逆論理）の信号でオン／オフ動作を行う。
【００４０】
容量部Ｃ1は、その一端が信号書込みトランジスタＴＲSig及び制御パルス用トランジスタＴＲLCPの各他端、即ち、ｎチャネル型の信号書込みトランジスタＴＲSigのソース電極、及び、ｐチャネル型の制御パルス用トランジスタＴＲLCPのドレイン電極に接続されている。そして、容量部Ｃ1は、信号書込みトランジスタＴＲSigの作動に基づき、信号電圧ＶSigに基づく電位を保持する。
【００４１】
インバータ回路３０は、インバータが例えば２段縦続接続された構成となっている。また、インバータ回路３０の出力端（出力ノード）は、発光部駆動用トランジスタＴＲDrvのゲート電極に接続されている。インバータ回路３０の１段目は、ＣＭＯＳインバータ３１から構成されている。１段目のＣＭＯＳインバータ３１は、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型の電界効果トランジスタＴＲ11とｎチャネル型の電界効果トランジスタＴＲ12とから成る。１段目のＣＭＯＳインバータ３１の入力端（入力ノード）と出力端（出力ノード）との間には、これらの入力端と出力端との間を選択的に短絡／開放する第１スイッチ部３３1として、例えば、ｎチャネル型の電界効果トランジスタＴＲ10が配設されている。第１スイッチ部３３1は、走査線ＳＣＬを通して与えられる走査信号の論理（レベル）に応じてオン（短絡）／オフ（開放）動作を行う。
【００４２】
インバータ回路３０の２段目は、ＣＭＯＳインバータ３２から構成されている。２段目のＣＭＯＳインバータ３２は、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型の電界効果トランジスタＴＲ15とｎチャネル型の電界効果トランジスタＴＲ16とから成る。
【００４３】
１段目のＣＭＯＳインバータ３１の出力端と２段目のＣＭＯＳインバータ３２の入力端との間には、これらの出力端と入力端との間を選択的に短絡／開放する第２スイッチ部３３2として、例えば、ｐチャネル型の電界効果トランジスタＴＲ13が配設されている。第２スイッチ部３３2は、走査線ＳＣＬを通して与えられる走査信号の論理（レベル）に応じてオン（短絡）／オフ（開放）動作を行う。ここで、第１スイッチ部３３1と第２スイッチ部３３2とは、逆導電型のトランジスタから成り、互いに逆相（逆論理）の信号でオン／オフ動作を行う。
【００４４】
２段目のＣＭＯＳインバータ３２の入力端と低電位側の電源ＧＮＤとの間には、２段目のＣＭＯＳインバータ３２の入力端を選択的に接地する第３スイッチ部３３3として、例えば、ｎチャネル型の電界効果トランジスタＴＲ14が配設されている。第３スイッチ部３３3は、走査線ＳＣＬを通して与えられる走査信号の論理（レベル）に応じてオン（接地）／オフ（開放）動作を行う。ここで、第２スイッチ部３３2と第３スイッチ部３３3とは、逆導電型のトランジスタから成るので、互いに逆相（逆論理）の信号でオン／オフ動作を行う。
【００４５】
そして、２段目のＣＭＯＳインバータ３２の出力端、即ち、インバータ回路３０の出力端が、実施例１のチョッパー型コンパレータ装置１２の出力端となる。この出力端には、発光部駆動用トランジスタＴＲDrvのゲート電極が接続されている。発光部駆動用トランジスタＴＲDrvは、インバータ回路３０から第１の所定電圧（Ｌ）が出力されたときオン状態となり、発光部１０に電流を供給する。この発光部駆動用トランジスタＴＲDrvの駆動の下に、発光部１０が発光する。
【００４６】
以上に説明した構成のチョッパー型コンパレータ装置１２は、参考例である。そして、この参考例のチョッパー型コンパレータ装置１２の動作について、図５のタイミング波形図を用いて説明する。
【００４７】
ここで、図５あるいは後述する図４には、走査線ＳＣＬの電位（走査信号の電位）、制御パルスＬＣＰの電位、データ線ＤＴＬの電位（信号電圧ＶSigの電位）、ｂ点（容量部Ｃ1の一端）の電位、ａ点（容量部Ｃ1の他端）の電位、貫通電流、及び、発光部１０の発光状態等が示されている。尚、理解を容易にするために、或る１つの画素ブロックにおける或る１つの画素の動作について説明するものとする。また、図５あるいは後述する図４には、１表示フレームにおいて、１つの制御パルスＬＣＰのみを図示する。
【００４８】
先ず、走査線ＳＣＬの電位が高レベルの期間では、信号書込みトランジスタＴＲSig、第１スイッチ部３３1及び第３スイッチ部３３3がオン状態となり、制御パルス用トランジスタＴＲLCP及び第２スイッチ部３３2がオフ状態となる。すると、信号書込みトランジスタＴＲSigによってデータ線ＤＴＬの電位（信号電圧ＶSigの電位）が取り込まれ、容量部Ｃ1に印加されるため、ｂ点の電位がデータ線ＤＴＬの電位となる。また、第１スイッチ部３３1によって１段目のＣＭＯＳインバータ３１の入力端と出力端との間が短絡されるため、ａ点の電位が１段目のＣＭＯＳインバータ３１の閾値（反転レベル）、即ち、高電位側の電源Ｖddと低電位側の電源ＧＮＤの中間電位となる。これにより、容量部Ｃ1には、データ線ＤＴＬの電位、即ち、信号電圧ＶSigに基づく電位に応じた電荷が蓄積される。
【００４９】
次に、走査線ＳＣＬの電位が低レベルの期間では、信号書込みトランジスタＴＲSig、第１スイッチ部３３1、及び、第３スイッチ部３３3がオフ状態となり、制御パルス用トランジスタＴＲLCP及び第２スイッチ部３３2がオン状態となる。すると、制御パルス用トランジスタＴＲLCPによって制御パルスＬＣＰの電位が取り込まれ、容量部Ｃ1に印加されるため、ｂ点の電位が制御パルスＬＣＰの電位となる。このとき、信号電圧ＶSigに基づく電位に応じた電荷が蓄積された容量部Ｃ1に対して、制御パルスＬＣＰの電位が印加されることで、ａ点の電位、即ち、１段目のＣＭＯＳインバータ３１の入力電圧が、信号電圧ＶSigに基づく電位と制御パルスＬＣＰの電位との差電圧となる。
【００５０】
信号電圧ＶSigに基づく電位と制御パルスＬＣＰの電位との差電圧は、１段目のＣＭＯＳインバータ３１で反転され、第２スイッチ部３３2がオン状態にあることで、更に２段目のＣＭＯＳインバータ３２で反転され、第１の所定電圧（Ｌ）として出力され、発光部駆動用トランジスタＴＲDrvのゲート電極に与えられる。そして、第１の所定電圧に基づく発光部駆動用トランジスタＴＲDrvの制御の下に発光部１０の駆動が行われる。その結果、ａ点の電位が１段目のＣＭＯＳインバータ３１の閾値である中間電位を下回る期間において、発光部１０が発光状態となる。
【００５１】
ところで、以上に動作を説明したチョッパー型コンパレータ装置の参考例では、図５のタイミング波形図において、第３番目の表示フレームに示すように、白表示時にはａ点の電位は常に、１段目のＣＭＯＳインバータ３１の反転レベル（中間電位）の付近にある。そのため、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスＬＣＰの高レベル区間（鋸波形の電圧が閾値電圧を超える区間）で、１段目のＣＭＯＳインバータ３１を構成する電界効果トランジスタＴＲ11，ＴＲ12に貫通電流が流れる。尚、図５のタイミング波形図において、第１番目の表示フレームは、黒表示時の電位関係を表わしている。
【００５２】
この貫通電流については、チョッパー型コンパレータ装置に限らず、後述する実施例２の差動型コンパレータ装置に対しても云える問題である。即ち、後述する実施例２の差動型コンパレータ装置の場合、定電流源４２を用いているため、常に貫通電流が流れることになる。実施例１にあっては、制御パルスＬＣＰによってコンパレータ装置の作動／不作動が制御される。そして、これによって、駆動回路１１を流れる暗電流あるいは貫通電流を低減させることができる。
【００５３】
即ち、実施例１において、コンパレータ装置１２は、制御パルスＬＣＰによってコンパレータ装置１２の作動／不作動を制御する制御部３５を有する。具体的には、制御部３５は、比較部、特に、インバータ回路３０の作動／不作動を制御することによって、コンパレータ装置１２の作動／不作動を制御する。また、実施例１の表示装置の駆動方法にあっても、制御パルスＬＣＰによってコンパレータ装置１２の作動／不作動を制御する。
【００５４】
制御部３５は、インバータ回路３０、より具体的には、１段目のＣＭＯＳインバータ３１に対して直列に接続され、制御パルスＬＣＰの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路（便宜上、『第１スイッチ回路』と呼ぶ）として、例えば、ｐチャネル型電界効果トランジスタＴＲ17を有している。ｐチャネル型電界効果トランジスタＴＲ17は、コンパレータ装置１２を作動させる必要がないとき、即ち、制御パルスＬＣＰの高レベル区間（鋸波形の電圧が閾値電圧を超える区間）で、オフ状態となり、１段目のＣＭＯＳインバータ３１を高電位側の電源Ｖddから切り離すことで、コンパレータ装置１２を不作動とする。
【００５５】
ここで、制御パルスＬＣＰの鋸波形の振幅は、信号電圧（発光強度信号）ＶSigの可変範囲内に収まっていればよく、その電位の絶対値には任意性がある。従って、図１に示した例では、制御パルスＬＣＰの高レベル区間の電位がほぼ電源Ｖddの電位になるように設定し、制御パルスＬＣＰの高レベル区間で、ｐチャネル型電界効果トランジスタＴＲ17がオフ状態となることによって１段目のＣＭＯＳインバータ３１を電源Ｖddから切り離すようにしている。
【００５６】
一方、制御パルスＬＣＰの高レベル区間であっても、走査線ＳＣＬを通して与えられる走査信号が高レベルになるときには、コンパレータ装置１２を作動させる必要がある。そのため、制御部３５は、ｐチャネル型電界効果トランジスタＴＲ17に加えて、第２スイッチ回路として、例えば、ｐチャネル型電界効果トランジスタＴＲ18を有している。ｐチャネル型電界効果トランジスタＴＲ18は、第１スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ17に対して並列に接続されている。ｐチャネル型電界効果トランジスタＴＲ18のゲート電極には、インバータ１４を介して走査信号が印加される。これにより、第２スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ18は、走査信号が高レベルになるとオン状態となり、１段目のＣＭＯＳインバータ３１を電源Ｖddに接続する。
【００５７】
上記の構成の実施例１のチョッパー型コンパレータ装置１２の動作について、図４のタイミング波形図を用いて、白表示時の第３番目の表示フレームに着目して説明する。
【００５８】
前述したように、白表示時にはａ点の電位は常に、１段目のＣＭＯＳインバータ３１の反転レベル（中間電位）の付近にある。これに対し、制御部３５を構成する第１スイッチ回路（ｐチャネル型電界効果トランジスタＴＲ17）は、制御パルスＬＣＰの鋸波形の電圧が閾値電圧を超える区間でオフ状態となり、１段目のＣＭＯＳインバータ３１を電源Ｖddから切り離し、コンパレータ装置１２を不作動とする。これによって、コンパレータ装置１２を作動させる必要がないときに、１段目のＣＭＯＳインバータ３１に貫通電流が流れることを阻止することができる。因みに、コンパレータ装置１２を不作動としない場合には、図４に破線で示すように、１段目のＣＭＯＳインバータ３１を構成する電界効果トランジスタＴＲ11，ＴＲ12に貫通電流が流れる。
【００５９】
また、走査線ＳＣＬを通して与えられる走査信号が高レベルになるときには、インバータ１４を介した走査信号の反転信号に応答して、制御部３５を構成する第２スイッチ回路（ｐチャネル型電界効果トランジスタＴＲ18）がオン状態になる。これにより、１段目のＣＭＯＳインバータ３１が第２スイッチ回路（ｐチャネル型電界効果トランジスタＴＲ18）を通して正電位側の電源Ｖddに接続されるため、コンパレータ装置１２が作動状態となる。その結果、制御パルスＬＣＰの高レベル区間であっても、コンパレータ装置１２を作動させる必要があるときには、コンパレータ装置１２を確実に作動状態とすることができる。
【００６０】
以上のとおり、実施例１にあっては、コンパレータ装置を作動させる必要がないときには、制御パルスによって比較部を不作動とすることができるため、簡素な回路構成であるにも拘わらず、コンパレータ装置を流れる暗電流あるいは貫通電流を低減させることができる。
【実施例２】
【００６１】
実施例２は、実施例１の変形であるが、実施例２において、コンパレータ装置は、第２の構成のコンパレータ装置から構成されており、図６に等価回路図を示す差動型コンパレータ装置から成る。
【００６２】
実施例２における差動型コンパレータ装置１２’は、
信号電圧ＶSigと制御パルスＬＣＰとを２入力とする差動回路４１、及び、
差動回路４１に定電流を供給する定電流源４２、
から成る比較部を備えている。比較部は、更に、
信号電圧（発光強度信号）ＶSigが入力される信号書込みトランジスタＴＲSig、及び、
信号書込みトランジスタＴＲSigに接続され、信号書込みトランジスタＴＲSigの作動に基づき、信号電圧ＶSigに基づく電位を保持する容量部Ｃ2、
を有する。そして、差動型コンパレータ装置１２’は、高電位側の電源Ｖddと低電位側の電源（実施例２では、グランドＧＮＤ）とを作動電源としている。
【００６３】
差動回路４１は、ソース電極が共通に接続されて差動動作を為す例えばｐチャネル型電界効果トランジスタ（差動対トランジスタ）ＴＲ21，ＴＲ22、及び、能動負荷となるカレントミラー回路を構成する例えばｎチャネル型電界効果トランジスタＴＲ23，ＴＲ24から構成されている。
【００６４】
ｎチャネル型電界効果トランジスタＴＲ23は、ドレイン電極及びゲート電極が共にｐチャネル型電界効果トランジスタＴＲ21のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。ｎチャネル型電界効果トランジスタＴＲ24は、ゲート電極がｎチャネル型電界効果トランジスタＴＲ23のゲート電極に接続され、ドレイン電極がｐチャネル型電界効果トランジスタＴＲ22のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。
【００６５】
信号電圧ＶSigは、走査線ＳＣＬを通して走査回路１０２（図２を参照）から与えられる走査信号に応じて信号書込みトランジスタＴＲSigによって取り込まれる。ここでは、信号書込みトランジスタＴＲSigとして、ｐチャネル型電界効果トランジスタを用いている。信号書込みトランジスタＴＲSigによって取り込まれた信号電圧ＶSigに基づく電位は、容量部Ｃ2に保持される。
【００６６】
容量部Ｃ2は、ｐチャネル型電界効果トランジスタＴＲ21のゲート電極と低電位側の電源ＧＮＤとの間に接続されている。そして、容量部Ｃ2に保持された信号電圧ＶSigに基づく電位が、ｐチャネル型電界効果トランジスタＴＲ21のゲート電極に印加される。また、ｐチャネル型電界効果トランジスタＴＲ22のゲート電極には、鋸波形の電圧変化を有する制御パルスＬＣＰが印加される。
【００６７】
定電流源４２は、例えばｐチャネル型電界効果トランジスタＴＲ27によって構成されている。ｐチャネル型電界効果トランジスタＴＲ27のゲート電極に、定電圧回路４３で生成される一定の電圧が印加されることで、定電流源４２は差動回路４１に対して定電流を供給する。定電圧回路４３は、例えば、正電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続された、ｐチャネル型電界効果トランジスタＴＲ31，ＴＲ32、及び、ｎチャネル型電界効果トランジスタＴＲ33，ＴＲ34から成る。尚、ｐチャネル型電界効果トランジスタＴＲ32，ＴＲ33，ＴＲ34は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続構成となっている。
【００６８】
差動回路４１において、ｐチャネル型電界効果トランジスタＴＲ22のドレイン電極とｎチャネル型電界効果トランジスタＴＲ24のドレイン電極との共通接続点（ノード）が、出力端（出力ノード）となる。この出力端には、ソース接地回路４４の入力端が接続されている。ソース接地回路４４は、正電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続された、ｐチャネル型電界効果トランジスタＴＲ25と、ｎチャネル型電界効果トランジスタＴＲ26とから成り、電界効果トランジスタＴＲ25のゲート電極には定電圧回路４３から一定の電圧が印加され、電界効果トランジスタＴＲ26のゲート電極が差動回路４１の出力端に接続されている。
【００６９】
そして、ｐチャネル型電界効果トランジスタＴＲ25のドレイン電極と、ｎチャネル型電界効果トランジスタＴＲ26のドレイン電極との共通接続点（ノード）が、実施例２の差動型コンパレータ装置の出力端（出力ノード）となる。この出力端には、発光部駆動用トランジスタＴＲDrvのゲート電極が接続されている。発光部駆動用トランジスタＴＲDrvは、ソース接地回路４４から第１の所定電圧（Ｌ）が出力されたときオン状態となり、発光部１０に電流を供給する。この発光部駆動用トランジスタＴＲDrvの駆動の下に、発光部１０が発光する。
【００７０】
前述したように、実施例２の差動型コンパレータ装置の場合、定電流源４２を用いているため、常に貫通電流が流れることになる。そこで、実施例２において、コンパレータ装置１２’は、差動回路４１及び定電流源４２を有する比較部の作動／不作動を制御パルスＬＣＰによって制御する制御部４５を有する。
【００７１】
制御部４５は、定電流源４２に対して直列に接続され、制御パルスＬＣＰの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路（制御部３５を構成するスイッチ回路と区別するために、便宜上、『第３スイッチ回路』と呼ぶ）として、例えば、ｐチャネル型電界効果トランジスタＴＲ28を有している。第３スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ28は、コンパレータ装置を作動させる必要がないとき、即ち、制御パルスＬＣＰの高レベル区間でオフ状態となり、差動回路４１への電流供給経路を遮断する。
【００７２】
ここでは、第３スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ28を定電流源４２に対して差動回路４１側に直列に挿入する構成を採っているが、定電流源４２に対して電源Ｖdd側に直列に挿入する構成を採ることも可能である。
【００７３】
制御部４５は、更に、定電流源４２を構成するｐチャネル型電界効果トランジスタＴＲ27のゲート電極に定電圧を与える定電圧回路４３に対して直列に接続され、制御パルスＬＣＰの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路（制御部３５を構成する第２スイッチ回路と区別するために、便宜上、『第４スイッチ回路』と呼ぶ）として、例えば、ｐチャネル型電界効果トランジスタＴＲ29を有している。第４スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ29は、第３スイッチ回路を構成するｐチャネル型電界効果トランジスタＴＲ28と同様に、制御パルスＬＣＰの高レベル区間でオフ状態となり、定電圧回路４３の電流供給経路を遮断する。
【００７４】
このように、コンパレータ装置として差動型コンパレータ装置を用いる場合にあっても、制御パルスＬＣＰの高レベル区間に、差動回路４１への電流供給経路、及び、定電圧回路４３の電流供給経路を遮断し、コンパレータ装置を不作動とすることで、貫通電流が流れることを確実に阻止することができる。
【実施例３】
【００７５】
実施例３は、実施例１あるいは実施例２の変形である。実施例３にあっては、実施例１のチョッパー型コンパレータ装置において、制御部３５は、インバータ回路３０に対して直列に接続された抵抗要素を有する。そして、これによって、制御パルスの高レベル区間以外で流れる貫通電流を抑えることができるために、駆動回路１１を流れる暗電流あるいは貫通電流を更に低減させることができる。具体的には、実施例３にあっては、コンパレータ装置として、図７に等価回路図を示すチョッパー型コンパレータ装置を用いる。
【００７６】
実施例３のチョッパー型コンパレータ装置にあっては、インバータ回路３０に対して直列に接続される抵抗要素として、ゲート電極とドレイン電極とが共通に接続された、ダイオード接続構成の電界効果トランジスタが用いられている。抵抗要素としては、ダイオード接続構成の電界効果トランジスタの他、ダイオード素子や抵抗素子等を用いることもできる。
【００７７】
インバータ回路３０において、１段目のＣＭＯＳインバータ３１に対して、高電位側の電源Ｖdd側に、ダイオード接続構成のｐチャネル型電界効果トランジスタＴＲ41が直列に接続されており、低電位側の電源ＧＮＤ側に、ダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ42，ＴＲ43が直列に接続されている。２段目のＣＭＯＳインバータ３２に対しても、１段目と同様に、ダイオード接続構成のｐチャネル型電界効果トランジスタＴＲ44及びダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ45，ＴＲ46が、それぞれ、直列に接続されている。
【００７８】
このように、実施例３のチョッパー型コンパレータ装置において、インバータ回路３０に対して直列に抵抗要素を挿入し、回路の抵抗値を上げることで、実施例１の作用、効果に加えて、制御パルスの高レベル区間以外、特に、反転動作時に流れる貫通電流を抑えることができる。但し、回路の抵抗値を上げると、インバータ回路３０の出力電圧が電源Ｖdd−電源ＧＮＤに振り切れなくなる懸念がある。
【００７９】
そこで、実施例３のチョッパー型コンパレータ装置にあっては、インバータ回路３０について、２段目のＣＭＯＳインバータ３２の後段に、例えば２段のＣＭＯＳインバータ３６，３７を追加した構成を採っている。３段目のＣＭＯＳインバータ３６は、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型電界効果トランジスタＴＲ51とｎチャネル型電界効果トランジスタＴＲ52とから成るＣＭＯＳインバータである。４段目のＣＭＯＳインバータ３７も、ゲート電極が共通に接続され、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型電界効果トランジスタＴＲ53とｎチャネル型電界効果トランジスタＴＲ54とから成るＣＭＯＳインバータである。
【００８０】
実施例３のチョッパー型コンパレータ装置にあっては、３段目、４段目のＣＭＯＳインバータ３６，３７に対しても、抵抗要素を直列に挿入することで、これらの３段目、４段目のＣＭＯＳインバータ３６，３７に流れる貫通電流を抑えるようにしている。具体的には、３段目のＣＭＯＳインバータ３６に対して、低電位側の電源ＧＮＤ側に、ダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ55，ＴＲ56が抵抗要素として直列に挿入されている。また、４段目のＣＭＯＳインバータ３７に対しても、低電位側の電源ＧＮＤ側に、ダイオード接続構成のｎチャネル型電界効果トランジスタＴＲ57が抵抗要素として直列に挿入されている。
【実施例４】
【００８１】
実施例４は、実施例１〜実施例３の変形である。実施例４にあっては、実施例１のチョッパー型コンパレータ装置において、制御部３５は、インバータ回路３０に対して直列に接続され、インバータ回路３０に流れる電流を抑える（絞る）定電流源を有する。そして、これによって、制御パルスの高レベル区間以外で流れる貫通電流を抑えるために、駆動回路１１を流れる暗電流あるいは貫通電流を更に低減させることができる。具体的には、実施例４にあっては、コンパレータ装置として、図８に等価回路図を示すチョッパー型コンパレータ装置を用いる。
【００８２】
実施例４のチョッパー型コンパレータ装置にあっては、１段目のＣＭＯＳインバータ３１及び２段目のＣＭＯＳインバータ３２の双方に対して、電流量を絞った定電流源３８，３９が設けられている。但し、１段目のＣＭＯＳインバータ３１及び２段目のＣＭＯＳインバータ３２のいずれか一方のみに、電流量を絞った定電流源３８／３９を設ける構成を採っても、それ相応の作用、効果を得ることができる。
【００８３】
定電流源３８は、ｎチャネル型電界効果トランジスタＴＲ12と低電位側の電源ＧＮＤとの間に接続されたｎチャネル型電界効果トランジスタＴＲ61から成る。定電流源３９は、高電位側の電源Ｖddとｐチャネル型電界効果トランジスタＴＲ15との間に接続されたｐチャネル型電界効果トランジスタＴＲ62から成る。これらの定電流源トランジスタＴＲ61，ＴＲ62のゲート電極には、定電圧回路４０から一定の電圧が与えられる。
【００８４】
定電圧回路４０は、高電位側の電源Ｖddと低電位側の電源ＧＮＤとの間に直列に接続されたｐチャネル型電界効果トランジスタＴＲ71，ＴＲ72、及び、ｎチャネル型電界効果トランジスタＴＲ73，ＴＲ74から成る。ｐチャネル型電界効果トランジスタＴＲ72とｎチャネル型電界効果トランジスタＴＲ73とは、ゲート電極とドレイン電極とが共通に接続されたダイオード接続構成となっている。定電圧回路４０は、更に、回路内に直列に挿入されたｐチャネル型電界効果トランジスタＴＲ75を有している。このｐチャネル型電界効果トランジスタＴＲ75は、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う。より具体的には、ｐチャネル型電界効果トランジスタＴＲ75は、制御パルスの低レベル区間（鋸波形の電圧が閾値電圧以下の区間）でオン状態となることで、定電圧回路４０を作動させる。これにより、定電圧回路４０から定電流源トランジスタＴＲ61，ＴＲ62のゲート電極に一定の電圧が与えられ、この電圧に応じた電流が１段目、２段目のＣＭＯＳインバータ３２，３３に供給される。
【００８５】
このように、インバータ回路３０に対して直列に定電流源３８，３９を接続し、これらの定電流源３８，３９の電流量を、定電圧回路４０から与えられる電圧に応じて絞る（抑える／少なくする）ことで、実施例１の作用、効果に加えて、制御パルスの高レベル区間以外、特に、反転動作時に流れる貫通電流を抑えることができる。
【００８６】
また、１段目のＣＭＯＳインバータ３１に対して定電流源３８を電源ＧＮＤ側に配置し、２段目のＣＭＯＳインバータ３２に対して定電流源３９を電源Ｖdd側に配置する構成を採ることで、１段目と２段目のＣＭＯＳインバータ３２，３３の動作点電圧を異ならせるようにしている。これにより、次のような作用、効果を得ることができる。即ち、１段目と２段目のＣＭＯＳインバータ３２，３３の動作点電圧の違いから、図９の波形図に示すように、発光強度信号ＶSigが制御パルスを切り取る時間間隔ｗ1よりも、コンパレータ装置の出力電圧のパルス幅ｗ2を小さくすることができる。このことは、制御パルスの波形の先端を時間的にあまり細くする必要がなくなることを意味する。換言すれば、パルス幅ｗ1のコンパレータ装置の出力電圧を得るには、図９に示す制御パルスよりも波形の先端が太い制御パルスを生成すればよいことになる。このように、波形の先端が太い制御パルスを生成できることで、制御パルスを伝送する制御パルス線ＰＳＬのインピーダンスによる後述する波形鈍りが生じ難くなる利点がある。
【００８７】
尚、低レベルをアクティブとする制御パルスに対応して、インバータ回路３０の１段目のＣＭＯＳインバータ３１に対して電源ＧＮＤ側に、２段目のＣＭＯＳインバータ３２に対して電源Ｖdd側に、定電流源３８，３９を配置するとしたが、高レベルをアクティブとする制御パルスの場合は、１段目のＣＭＯＳインバータ３１に対して電源Ｖdd側に、２段目のＣＭＯＳインバータ３２に対して電源ＧＮＤ側に配置すればよい。
【実施例５】
【００８８】
実施例５は、実施例１〜実施例４の変形である。図１０に、実施例５の表示装置において、１つの画素の動作を説明するための制御パルス等を示す模式図を示す。また、実施例５の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に図１１に示す。更には、本開示の表示装置における制御パルス生成回路の概念図を図１４Ａに示す。図１１及び後述する図１２においては、制御パルスの鋸波形を、便宜上、三角形で示している。
【００８９】
実施例５の表示装置、あるいは、実施例５の表示装置の駆動方法における表示装置は、発光部１０、及び、発光部１０を駆動する駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置である。そして、第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させない。
【００９０】
例えば、画面の水平方向（第２の方向）の画素数が１９２０、画面の垂直方向（第１の方向）の画素数が１０８０であるフルＨＤ高精細フルカラー表示装置を想定する。画素群は、第１の方向に沿ってＰ個の画素ブロックに分割されているが、Ｐ＝６とする。すると、第１番目の画素ブロックには第１行目の画素群から第１８０行目の画素群が含まれ、第２番目の画素ブロックには第１８１行目の画素群から第３６０行目の画素群が含まれ、第３番目の画素ブロックには第３６１行目の画素群から第５４０行目の画素群が含まれ、第４番目の画素ブロックには第５４１行目の画素群から第７２０行目の画素群が含まれ、第５番目の画素ブロックには第７２１行目の画素群から第９００行目の画素群が含まれ、第６番目の画素ブロックには第９０１行目の画素群から第１０８０行目の画素群が含まれる。
【００９１】
以下、第１番目の画素ブロックにおける各画素の動作を説明する。
【００９２】
［信号電圧書込み期間］
実施例１〜実施例４において説明したように、容量部Ｃ1，Ｃ2には、データ線ＤＴＬの電位、即ち、信号電圧ＶSigに基づく電位に応じた電荷が蓄積される。云い換えれば、容量部Ｃ1，Ｃ2は、信号電圧に基づく電位を保持する。ここで、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）を、一斉に作動状態とする。そして、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）が一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）から最終行（具体的には、第１８０行目）に属する全ての画素（最終行の行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲSig）まで、順次、行われる。
【００９３】
［画素ブロック発光期間］
第１番目の画素ブロックにおいて、以上の動作が完了すると、制御パルス生成回路１０３から、第１番目の画素ブロックに制御パルスＬＣＰが供給される。即ち、第１番目の画素ブロックにおける全画素１を構成する駆動回路１１（具体的には、発光部駆動用トランジスタＴＲDrv）が一斉に作動状態となり、第１番目の画素ブロックに属する全画素１における発光部１０が発光する。１つの制御パルスＬＣＰの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。尚、図１０に示す例では、１つの制御パルスＬＣＰの電圧は、時間の経過と共に、減少し、次いで、増加する。そして、時間の経過と共に変化する制御パルスＬＣＰの電圧によってガンマ補正がなされる。即ち、時間を変数とした制御パルスＬＣＰの電圧の変化率（微分値）の絶対値は、定数２．２に比例する。
【００９４】
図１０に示した例において、信号電圧書込み期間にあっては、制御パルスＬＣＰの電圧は、例えば、３ボルト以上である。従って、信号電圧書込み期間にあっては、コンパレータ装置１２，１２’は、出力部から第２の所定電圧（Ｈ）を出力するので、発光部駆動用トランジスタＴＲDrvはオフ状態にある。画素ブロック発光期間において、制御パルスＬＣＰの電圧が下降し始め、制御パルスＬＣＰの鋸波形の電圧が信号電圧ＶSigに基づく電位以下になると、コンパレータ装置１２，１２’は、出力部から第１の所定電圧（Ｌ）を出力する。その結果、発光部駆動用トランジスタＴＲDrvはオン状態となり、電流供給線ＣＳＬから発光部１０に電流が供給され、発光部１０が発光する。制御パルスＬＣＰの電圧は約１ボルトまで下降し、次いで、上昇に転じる。そして、制御パルスＬＣＰの鋸波形の電圧と信号電圧ＶSigに基づく電位を超えると、コンパレータ装置１２，１２’は、出力部から第２の所定電圧（Ｈ）を出力する。その結果、発光部駆動用トランジスタＴＲDrvはオフ状態となり、電流供給線ＣＳＬから発光部１０への電流の供給が遮断され、発光部１０は発光を中止する。即ち、信号電圧（発光強度信号）ＶSigに基づく電位が制御パルスＬＣＰの鋸波形を切り取る時間の間のみ、発光部１０を発光させることができる。そして、このときの発光部１０の輝度は、切り取られる時間の長短に依存する。
【００９５】
即ち、発光部１０が発光する時間は、容量部Ｃ1，Ｃ2に保持された電位と制御パルス生成回路１０３からの制御パルスＬＣＰの電圧とに基づく。そして、時間の経過と共に変化する制御パルスＬＣＰの鋸波形の電圧によってガンマ補正がなされる。即ち、時間を変数とした制御パルスＬＣＰの電圧の変化率の絶対値は、定数２．２に比例するので、ガンマ補正のための回路を設けることは不要である。例えば、線形の鋸波形の電圧（三角波形）を有する制御パルスを用い、信号電圧ＶSigを線形の輝度信号に対して２．２乗で変化させる方法も考えられるが、実際には低輝度で電圧変化が小さくなり過ぎ、特に、このような電圧変化をデジタル処理にて実現するためには、大きなビット数が必要とされ、有効な方法とは云えない。
【００９６】
実施例５にあっては、制御パルス生成回路１０３が１つ備えられている。制御パルスＬＣＰの電圧の変化は、図１０に模式的に示すように、低階調部（低電圧部分）が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。従って、制御パルス生成回路において生成された制御パルスＬＣＰのばらつきも考慮する必要がある。然るに、実施例５の表示装置にあっては、制御パルス生成回路１０３を１つしか備えていないので、制御パルス生成回路において生成された制御パルスＬＣＰに、実質的に、ばらつきが生じることがない。即ち、表示装置全体を同一の制御パルス波形によって発光させることができるので、発光状態のばらつき発生を防止することができる。また、制御パルスＬＣＰの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少するので、１つの画素ブロックに属する全画素（より具体的には、全副画素）を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。それ故、列方向画素群における発光の遅延に起因した、画像上の縦線（縦筋）発生を確実に防止することができる。
【００９７】
実施例５の表示装置あるいはその駆動方法にあっては、複数の制御パルスＬＣＰに基づき、発光部１０が、複数回、発光する。あるいは又、駆動回路１１に供給される鋸波形の電圧変化を有する複数の制御パルスＬＣＰと、信号電圧ＶSigに基づく電位とに基づき、発光部１０が、複数回、発光する。あるいは又、制御パルス生成回路１０３にあっては、複数の制御パルスＬＣＰに基づき、発光部１０を、複数回、発光させる。複数の制御パルスＬＣＰの時間間隔は一定である。具体的には、実施例５にあっては、画素ブロック発光期間において、４つの制御パルスＬＣＰが、各画素ブロックを構成する全画素１に送られ、各画素１は、４回、発光する。
【００９８】
図１１に模式的に示すように、実施例５の表示装置あるいはその駆動方法にあっては、１表示フレームにおいて、１２個の制御パルスＬＣＰが６つの画素ブロックへ供給される。そして、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。あるいは又、制御パルス生成回路１０３にあっては、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。具体的には、図１１に示した例では、１表示フレーム内における制御パルスＬＣＰの数は１２であり、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は４である。隣接する画素ブロックにあっては、２つの制御パルスＬＣＰが重なりあっている。即ち、２つ隣接する画素ブロックが同時に発光状態となる。また、第１番目の画素ブロックと最終番目の画素ブロックにあっても同時に発光状態となる。このような形態は、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、１表示フレーム内における一連の制御パルスＬＣＰから一部分（４つの連続した制御パルスＬＣＰ）を取り出し、駆動回路１１に供給すればよい。
【００９９】
即ち、実施例５の制御パルス生成回路１０３は、発光部１０、及び、信号電圧ＶSigに基づく電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置における駆動回路１１を制御するための、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路である。そして、制御パルス生成回路１０３は、第１番目の画素ブロックに属する画素１を構成する駆動回路１１から、第Ｐ番目の画素ブロックに属する画素１を構成する駆動回路１１まで、画素ブロック毎に、順次、一斉に制御パルスＬＣＰを供給し、且つ、一部の画素ブロックに属する画素１を構成する駆動回路１１に制御パルスＬＣＰを供給しているとき、残りの画素ブロックに属する画素１を構成する駆動回路１１に制御パルスＬＣＰを供給しない。ここで、制御パルス生成回路１０３にあっては、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しない。
【０１００】
より具体的には、図１４Ａに概念図を示すように、制御パルス生成回路１０３において、メモリ２１に格納してある制御パルスの波形信号データをコントローラ２２によって読み出し、読み出された波形信号データをＤ／Ａコンバータ２３に送り、Ｄ／Ａコンバータ２３において電圧に変換し、電圧をローパスフィルター２４で積分することで、２．２乗カーブを有する制御パルスを作成する。そして、制御パルスをアンプリファイア２５を介して、複数（実施例５にあっては６個）のマルチプレクサ２６に分配し、コントローラ２２の制御下、マルチプレクサ２６によって、一連の制御パルスＬＣＰにおいて必要とされる一部分だけを通し、その他の部分をマスクすることで、所望の制御パルス群（具体的には、４つの連続した制御パルスＬＣＰから成る制御パルス群を６組）を作成する。尚、元となる鋸波形は１つであるので、制御パルス生成回路１０３における制御パルスＬＣＰの生成におけるばらつき発生を確実に抑制することができる。
【０１０１】
そして、以上に説明した信号電圧書込み期間及び画素ブロック発光期間における動作を、第１番目の画素ブロックから第６番目の画素ブロックまで、順次、実行する。即ち、図１１に示すように、第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させない。尚、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している。
【０１０２】
ところで、１表示フレーム期間の初めの第１の期間に、全画素の発光を停止させた状態で、全画素に映像信号電圧を書き込み、第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の発光部を発光させるといった従来の駆動方法では、以下のような問題が生じる。即ち、映像信号は、１表示フレーム全ての時間に亙り、均等に送られて来る場合が多い。従って、テレビジョン受像システムにおいて、垂直ブランキング区間を第２の期間に充当させれば、全画素を同時に発光させる方法も考えられる。しかしながら、垂直ブランキング区間は、通常、１表示フレームの４％程度の時間長さである。それ故、発光効率が非常に低い表示装置となってしまう。また、１表示フレームに亙り送られてくる映像信号を第１の期間において全ての画素に書き込むためには、大きな信号バッファを用意する必要があるし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するために、信号伝送回路の工夫が必要になる。更には、第２の期間において全画素を一斉に発光させるので、発光に要する電力が短時間に集中してしまい、電源設計が難しくなるという問題もある。
【０１０３】
これに対して、実施例５にあっては、一部の画素ブロック（例えば、第１番目及び第２番目の画素ブロック）に属する画素を構成する発光部を発光させているとき、残りの画素ブロック（例えば、第３番目から第６番目の画素ブロック）に属する画素を構成する発光部を発光させないので、ＰＷＭ駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。しかも、１表示フレームに亙り送られてくる映像信号を或る期間内に全ての画素に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、１表示フレームに亙り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がないし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。更には、画素の発光期間において、全画素を一斉に発光させるのではないので、即ち、例えば、第１番目及び第２番目の画素ブロックに属する画素を構成する発光部を発光させているとき、第３番目から第６番目の画素ブロックに属する画素を構成する発光部を発光させないので、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。
【０１０４】
図１２に、実施例５の表示装置の変形例における画素ブロックへの複数の制御パルスＬＣＰの供給を模式的に示すが、この例においては、Ｐ＝５としている。即ち、第１番目の画素ブロックには第１行目の画素群から第２１６行目の画素群が含まれ、第２番目の画素ブロックには第２１７行目の画素群から第４３２行目の画素群が含まれ、第３番目の画素ブロックには第４３３行目の画素群から第６４８行目の画素群が含まれ、第４番目の画素ブロックには第６４９行目の画素群から第８６４行目の画素群が含まれ、第５番目の画素ブロックには第８６５行目の画素群から第１０８０行目の画素群が含まれる。
【０１０５】
図１２に示した例にあっても、画素ブロック発光期間において、４つの制御パルスＬＣＰが、各画素ブロックを構成する全画素１に送られ、各画素１は、４回、発光する。１表示フレームにおいて、１２個の制御パルスＬＣＰが６つの画素ブロックへ供給される。そして、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。具体的には、図１２に示した例でも、１表示フレーム内における制御パルスＬＣＰの数は１２であり、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は４である。但し、図１１に示した例と異なり、１表示フレームにおいて、発光していない画素ブロックが存在する。隣接する画素ブロックにあっては、３つの制御パルスＬＣＰが重なりあっている。そして、５つの画素ブロックにおいて、最大、４つの画素ブロックにおける発光状態が重なり合う。このように、図１１に示した例よりも多数の画素ブロックを同時に発光状態とするので、画像表示品質の一層の向上を図ることができる。
【実施例６】
【０１０６】
実施例６は、実施例１〜実施例５の変形である。ところで、制御パルスＬＣＰは、長距離配線である制御パルス線ＰＳＬを伝送、伝達されるが、制御パルス線ＰＳＬには抵抗や容量、リアクタンス成分等のインピーダンスが存在するので、伝送距離が長いほど、波形鈍りが生じ易い。特に、制御パルスＬＣＰは、図１０に示した低電圧部分ほど、波形鈍りが生じ易く、制御パルス線ＰＳＬの制御パルス入力端から遠くに位置する画素ほど、低階調が黒潰れになるシェーディングが予想される。このような問題を回避するためには、インピーダンスの小さな制御パルス線ＰＳＬを設けることが有効な対策である。しかしながら、製造上、また、製造コストの面での制約が大きく、表示装置の画面サイズが大きくなるほど、このような対策は困難となる。
【０１０７】
実施例６の表示装置にあっては、表示装置を構成する回路の概念図を図１３に示すように、制御パルス線ＰＳＬには、所定の間隔（所定の画素数毎に）で、ボルテージフォロワー回路（バッファ回路）１３が配設されている。尚、第２の方向に配列された１列に属する画素の全ては、制御パルス線ＰＳＬに接続されている。ボルテージフォロワー回路（バッファ回路）１３の回路図を図１４Ｂに示す。そして、このような構成にすることで、制御パルス線ＰＳＬを伝送される制御パルスＬＣＰの波形整形が行われ、波形鈍りが生じ難くなる。即ち、制御パルス線ＰＳＬのインピーダンスによる鋸波形の劣化を最小限に抑えることができる。ここで、例えば、第２の方向に沿った１列に属する画素（行方向に配列された画素）の１０乃至２０に対して、１つのボルテージフォロワー回路１３を配設すればよい。以上の点を除き、実施例６の表示装置の構成、構造は、実施例１〜実施例５において説明した表示装置と同様とすることができるので、詳細な説明は省略する。
【０１０８】
以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例において説明した表示装置の構成、構造、発光部や駆動回路、表示装置に備えられた各種の回路は例示であり、適宜、変更することができる。実施例においては、信号書込みトランジスタをｎチャネル型とし、発光部駆動用トランジスタをｐチャネル型としたが、トランジスタのチャネル形成領域の導電型はこれらに限定するものではないし、制御パルスの波形も、実施例において説明した波形に限定するものではない。また、実施例においては、スイッチ部やスイッチ回路としてｎチャネル型のトランジスタ又はｐチャネル型のトランジスタを用いるとしたが、スイッチ部やスイッチ回路として用いるトランジスタのチャネル形成領域の導電型は逆であってもよいし、あるいは又、ｎチャネル型のトランジスタとｐチャネル型のトランジスタとを並列に接続して成るトランスファスイッチとすることも可能である。
【０１０９】
また、実施例においては、表示装置の画素の駆動回路を構成するコンパレータ装置に対して本開示の技術を適用するとしたが、これに限定するものではなく、本開示の技術は、鋸波形の電圧変化を有する制御パルスの鋸波形の電圧と信号電圧に基づく電位とを比較するコンパレータ装置（コンパレータ回路）、全般に対して適用することができる。
【０１１０】
尚、本開示は以下のような構成を取ることもできる。
［Ａ０１］《コンパレータ装置》
制御パルスと信号電圧に基づく電位とを比較する比較部、及び、
制御パルスによって比較部の作動／不作動を制御する制御部、
を備えるコンパレータ装置。
［Ａ０２］《コンパレータ装置：第１の構成》
比較部は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する［Ａ０１］に記載のコンパレータ装置。
［Ａ０３］制御パルスは、鋸波形の電圧変化を有し、
制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ａ０２］に記載のコンパレータ装置。
［Ａ０４］制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第２スイッチ回路を有する［Ａ０３］に記載のコンパレータ装置。
［Ａ０５］制御部は、インバータ回路に対して直列に接続された抵抗要素を有する［Ａ０３］又は［Ａ０４］に記載のコンパレータ装置。
［Ａ０６］制御部は、インバータ回路に対して直列に接続され、インバータ回路に流れる電流を抑える定電流源を有する［Ａ０３］乃至［Ａ０５］のいずれか１項に記載のコンパレータ装置。
［Ａ０７］インバータ回路は、インバータが、少なくとも２段縦続接続されて成り、
定電流源は、１段目のインバータに対して高電位側／低電位側の電源の一方の側に接続され、２段目のインバータに対して高電位側／低電位側の電源の他方の側に接続されている［Ａ０６］に記載のコンパレータ装置。
［Ａ０８］《コンパレータ装置：第２の構成》
比較部は、
信号電圧と制御パルスとを２入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
を有する［Ａ０１］に記載のコンパレータ装置。
［Ａ０９］］比較部は、更に、
信号電圧が入力される信号書込みトランジスタ、及び、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する［Ａ０８］に記載のコンパレータ装置。
［Ａ１０］制御パルスは、鋸波形の電圧変化を有し、
制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ａ０８］又は［Ａ０９］に記載のコンパレータ装置。
［Ａ１１］制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路を有する［Ａ１０］に記載のコンパレータ装置。
［Ｂ０１］《表示装置》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えており、
コンパレータ装置は、
制御パルスと信号電圧に基づく電位とを比較する比較部、及び、
制御パルスによって比較部の作動／不作動を制御する制御部、
を備えている表示装置。
［Ｂ０２］複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように構成された［Ｂ０１］に記載の表示装置。
［Ｂ０３］複数の制御パルスに基づき、発光部が、複数回、発光する［Ｂ０１］又は［Ｂ０２］に記載の表示装置。
［Ｂ０４］複数の制御パルスの時間間隔は一定である［Ｂ０３］に記載の表示装置。
［Ｂ０５］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない［Ｂ０１］乃至［Ｂ０４］のいずれか１項に記載の表示装置。
［Ｂ０６］１表示フレームにおいて、常に、いずれかの画素ブロックが発光している［Ｂ０１］乃至［Ｂ０５］のいずれか１項に記載の表示装置。
［Ｂ０７］１表示フレームにおいて、発光していない画素ブロックが存在する［Ｂ０１］乃至［Ｂ０５］のいずれか１項に記載の表示装置。
［Ｂ０８］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている［Ｂ０１］乃至［Ｂ０７］のいずれか１項に記載の表示装置。
［Ｂ０９］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する［Ｂ０１］乃至［Ｂ０８］のいずれか１項に記載の表示装置。
［Ｂ１０］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる［Ｂ０９］に記載の表示装置。
［Ｂ１１］時間を変数とした制御パルスの電圧の変化率の絶対値は、定数２．２に比例する［Ｂ１０］に記載の表示装置。
［Ｂ１２］発光部は発光ダイオードから構成されている［Ｂ０１］乃至［Ｂ１１］のいずれか１項に記載の表示装置。
［Ｂ１３］《コンパレータ装置：第１の構成》
比較部は、
信号電圧が入力される信号書込みトランジスタ、
制御パルスが入力され、信号書込みトランジスタと逆相の信号でオン／オフ動作を行う制御パルス用トランジスタ、
インバータ回路、並びに、
信号書込みトランジスタ及び制御パルス用トランジスタに一端が接続され、他端がインバータ回路に接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する［Ｂ０１］乃至［Ｂ１２］のいずれか１項に記載の表示装置。
［Ｂ１４］制御パルスは、鋸波形の電圧変化を有し、
制御部は、インバータ回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ｂ１３］に記載の表示装置。
［Ｂ１５］制御部は、スイッチ回路に対して並列に接続され、コンパレータ装置の作動期間でオン状態になる第２スイッチ回路を有する［Ｂ１４］に記載の表示装置。
［Ｂ１６］制御部は、インバータ回路に対して直列に接続された抵抗要素を有する［Ｂ１４］又は［Ｂ１５］に記載の表示装置。
［Ｂ１７］制御部は、インバータ回路に対して直列に接続され、インバータ回路に流れる電流を抑える定電流源を有する［Ｂ１４］乃至［Ｂ１６］のいずれか１項に記載の表示装置。
［Ｂ１８］インバータ回路は、インバータが、少なくとも２段縦続接続されて成り、
定電流源は、１段目のインバータに対して高電位側／低電位側の電源の一方の側に接続され、２段目のインバータに対して高電位側／低電位側の電源の他方の側に接続されている［Ｂ１７］に記載の表示装置。
［Ｂ１９］《コンパレータ装置：第２の構成》
比較部は、
信号電圧と制御パルスとを２入力とする差動回路、及び、
差動回路に定電流を供給する定電流源、
を有する［Ｂ０１］乃至［Ｂ１２］のいずれか１項に記載の表示装置。
［Ｂ２０］］比較部は、更に、
信号電圧が入力される信号書込みトランジスタ、及び、
信号書込みトランジスタに接続され、信号書込みトランジスタの作動に基づき、信号電圧に基づく電位を保持する容量部、
を有する［Ｂ１９］に記載の表示装置。
［Ｂ２１］制御パルスは、鋸波形の電圧変化を有し、
制御部は、定電流源に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行うスイッチ回路を有する［Ｂ１９］又は［Ｂ２０］に記載の表示装置。
［Ｂ２２］制御部は、定電流源を構成するトランジスタのゲート電極に定電圧を与える定電圧回路に対して直列に接続され、制御パルスの鋸波形の電圧に応じてオン／オフ動作を行う第２スイッチ回路を有する［Ｂ２１］に記載の表示装置。
［Ｂ２３］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における信号書込みトランジスタは、一斉に作動状態となる［Ｂ１３］乃至［Ｂ２２］のいずれか１項に記載の表示装置。
［Ｂ２４］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われる［Ｂ２３］に記載の表示装置。
［Ｂ２５］各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素における信号書込みトランジスタから最終行に属する全ての画素における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される［Ｂ２４］に記載の表示装置。
［Ｂ２６］第２の方向に配列された１列に属する画素は、制御パルス線に接続されており、
制御パルス線には、所定の間隔で、ボルテージフォロワー回路（バッファ回路）が配設されている［Ｂ０１］乃至［Ｂ２５］のいずれか１項に記載の表示装置。
［Ｃ０１］《表示装置の駆動方法》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ装置、並びに、
コンパレータ装置からの所定電圧に応じて発光部に電流を供給し、発光部を発光させる発光部駆動用トランジスタ、
を備えている表示装置の駆動方法であって、
制御パルスによってコンパレータ装置の作動／不作動を制御する表示装置の駆動方法。
【符号の説明】
【０１１１】
１・・・画素（副画素）、１０・・・発光部（発光ダイオード）、１１・・・駆動回路、１２・・・コンパレータ装置、１３・・・ボルテージフォロワー回路（バッファ回路）、１４・・・インバータ、２１・・・メモリ、２２・・・コントローラ、２３・・・Ｄ／Ａコンバータ、２４・・・ローパスフィルター、２５・・・アンプリファイア、２６・・・マルチプレクサ、３０・・・インバータ回路、３１，３２，３６，３７・・・ＣＭＯＳインバータ、３３1・・・第１スイッチ部、３３2・・・第２スイッチ部、３３3・・・第３スイッチ部、３５，４５・・・制御部、４１・・・差動回路、４２・・・定電流源、４３・・・定電圧回路、４４・・・ソース接地回路、１０１・・・定電流供給部、１０２・・・走査回路、１０３・・・制御パルス生成回路、１０４・・・画像信号出力回路、ＤＴＬ・・・データ線、ＣＳＬ・・・電流供給線、ＳＣＬ・・・走査線、ＰＳＬ・・・制御パルス線、ＴＲSig・・・信号書込みトランジスタ、ＴＲDrv・・・発光部駆動用トランジスタ、ＴＲLCP・・・制御パルス用トランジスタ、ＴＲ17・・・スイッチ回路（第２スイッチ回路）、ＴＲ18・・・第２スイッチ回路、ＴＲ28・・・スイッチ回路（第３スイッチ回路）、ＴＲ29・・・第２スイッチ回路（第４スイッチ回路）、ＴＲ10，ＴＲ11，ＴＲ12，ＴＲ13，ＴＲ14，ＴＲ15，ＴＲ16，ＴＲ21，ＴＲ22，ＴＲ23，ＴＲ24，ＴＲ25，ＴＲ26，ＴＲ27，ＴＲ31，ＴＲ32，ＴＲ33，ＴＲ34，ＴＲ41，ＴＲ42，ＴＲ43，ＴＲ44，ＴＲ45，ＴＲ46，ＴＲ51，ＴＲ52，ＴＲ53，ＴＲ54，ＴＲ55，ＴＲ56，ＴＲ57・・・電界効果トランジスタ、Ｃ1，Ｃ2・・・容量部、Ｖdd・・・電源、ＶSig・・・信号電圧（発光強度信号）、ＬＣＰ・・・制御パルス、ｗ1・・・パルス幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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