(57)【要約】【課題】回路の大規模化を抑えながら低ノイズの検出処理を実現できる検出装置等の提供。【解決手段】検出装置２０は駆動回路３０と検出回路６０を含む。検出回路６０は、第１、第２の検出信号が入力される第１、第２の電荷−電圧変換回路６２、６４と、これらの回路の出力信号をゲイン調整して増幅する第１、第２のゲイン調整アンプ７２、７４と、第１、第２のゲイン調整アンプ７２、７４の出力信号が第１、第２の入力ノードに入力され、駆動回路３０からの同期信号ＳＹＣにより差動の同期検波を行って、第１、第２の出力信号を第１、第２の出力ノードに出力するスイッチングミキサー８０と、スイッチングミキサー８０の第１、第２の出力ノードからの第１、第２の出力信号が入力される第１、第２のフィルター９２、９４と、第１、第２のフィルター９２、９４からの出力信号を受けて、差動のＡ／Ｄ変換を行うＡ／Ｄ変換回路１００を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
物理量トランスデューサーを駆動する駆動回路と、
前記物理量トランスデューサーからの差動の第１の検出信号及び第２の検出信号を受けて、物理量に応じた所望信号を検出する検出処理を行う検出回路と、
を含み、
前記検出回路は、
前記第１の検出信号が入力される第１の電荷−電圧変換回路と、
前記第２の検出信号が入力される第２の電荷−電圧変換回路と、
前記第１の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第１のゲイン調整アンプと、
前記第２の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第２のゲイン調整アンプと、
前記第１のゲイン調整アンプの出力信号が第１の入力ノードに入力され、前記第２のゲイン調整アンプの出力信号が第２の入力ノードに入力され、前記駆動回路からの同期信号により前記第１のゲイン調整アンプの前記出力信号及び前記第２のゲイン調整アンプの前記出力信号に対する同期検波を行って、第１の出力信号及び第２の出力信号のうちの前記第１の出力信号を第１の出力ノードに出力し、前記第２の出力信号を第２の出力ノードに出力するスイッチングミキサーと、
前記スイッチングミキサーの前記第１の出力ノードからの前記第１の出力信号が入力される第１のフィルターと、
前記スイッチングミキサーの前記第２の出力ノードからの前記第２の出力信号が入力される第２のフィルターと、
前記第１のフィルターからの出力信号と前記第２のフィルターからの出力信号を受けて、差動のＡ／Ｄ変換を行うＡ／Ｄ変換回路と、
を含むことを特徴とする検出装置。
【請求項２】
請求項１に記載の検出装置において、
前記第１のゲイン調整アンプ及び前記第２のゲイン調整アンプは、ハイパスフィルターの周波数特性を有することを特徴とする検出装置。
【請求項３】
請求項２に記載の検出装置において、
前記第１のゲイン調整アンプは、前記第１の電荷−電圧変換回路の１／ｆノイズを低減するハイパスフィルターの周波数特性を有し、前記第２のゲイン調整アンプは、前記第２の電荷−電圧変換回路の１／ｆノイズを低減するハイパスフィルターの周波数特性を有することを特徴とする検出装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の検出装置において、
前記第１のゲイン調整アンプ及び前記第２のゲイン調整アンプの各々は、
第１の入力端子の電位が固定されている演算増幅器と、
入力ノードと前記演算増幅器の第２の入力端子のノードとの間に設けられる第１のキャパシターと、
出力ノードと前記演算増幅器の前記第２の入力端子のノードとの間に設けられる第２のキャパシターと、
前記出力ノードと前記演算増幅器の前記第２の入力端子のノードとの間に設けられる抵抗素子と、
を含むことを特徴とする検出装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の検出装置において、
前記第１のフィルター及び前記第２のフィルターは、パッシブ素子で構成されるパッシブフィルターであることを特徴とする検出装置。
【請求項６】
請求項５に記載の検出装置において、
前記第１のフィルターからの出力信号及び前記第２のフィルターからの出力信号は、直接又はパッシブ素子のみを介して前記Ａ／Ｄ変換回路に入力されることを特徴とする検出装置。
【請求項７】
請求項１乃至６のいずれか一項に記載の検出装置において、
前記第１のフィルターは、
前記スイッチングミキサーの前記第１の出力ノードと第１の接続ノードとの間に設けられる抵抗素子と、
前記第１の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含み、
前記第２のフィルターは、
前記スイッチングミキサーの前記第２の出力ノードと第２の接続ノードとの間に設けられる抵抗素子と、
前記第２の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含むことを特徴とする検出装置。
【請求項８】
請求項１乃至７のいずれか一項に記載の検出装置において、
前記スイッチングミキサーは、
前記第１の入力ノードと前記第１の出力ノードとの間に設けられる第１のスイッチ素子と、
前記第１の入力ノードと前記第２の出力ノードとの間に設けられる第２のスイッチ素子と、
前記第２の入力ノードと前記第１の出力ノードとの間に設けられる第３のスイッチ素子と、
前記第２の入力ノードと前記第２の出力ノードとの間に設けられる第４のスイッチ素子と、
を含むことを特徴とする検出装置。
【請求項９】
請求項１乃至８のいずれか一項に記載の検出装置において、
前記第１の電荷−電圧変換回路及び前記第２の電荷−電圧変換回路の各々は、
第１の入力端子の電位が固定されている演算増幅器と、
出力ノードと前記演算増幅器の第２の入力端子のノードとの間に設けられるキャパシターと、
前記出力ノードと前記演算増幅器の前記第２の入力端子のノードとの間に設けられる抵抗素子と、
を含むことを特徴とする検出装置。
【請求項１０】
請求項１乃至９のいずれか一項に記載の検出装置と、
前記物理量トランスデューサーと、
を含むことを特徴とするセンサー。
【請求項１１】
請求項１乃至９のいずれか一項に記載の検出装置を含むことを特徴とする電子機器。
【請求項１２】
請求項１乃至９のいずれか一項に記載の検出装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出装置、センサー、電子機器及び移動体等に関する。
【背景技術】
【０００２】
デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム等の電子機器には、外的な要因で変化する物理量を検出するためのジャイロセンサーが組み込まれている。このようなジャイロセンサーは、角速度等の物理量を検出し、いわゆる手振れ補正、姿勢制御、ＧＰＳ自律航法などに用いられる。
【０００３】
このようなジャイロセンサーの一つとして、水晶圧電振動ジャイロセンサーなどの振動ジャイロセンサーが知られている。振動ジャイロセンサーでは、回転によって発生するコリオリ力に対応した物理量を検出している。このような振動ジャイロセンサーの検出装置としては、例えば特許文献１に開示されるアナログ同期検波方式の検出装置や、ダイレクトサンプリング方式の検出装置などが知られている。
【０００４】
アナログ同期検波方式の検出装置では、回路が大規模化したり、消費電力が大きいという課題がある。また特許文献１の検出装置では、オフセット調整や同期検波が、差動信号ではなくシングルエンドの信号に対して行われるため、ノイズの除去が不十分であるという課題がある。
【０００５】
また、ダイレクトサンプリング方式の検出装置では、Ａ／Ｄ変換回路の前段に離散型のＱ／Ｖ変換回路が設けられ、離散型のＱ／Ｖ変換回路からの信号がＡ／Ｄ変換回路にダイレクトに入力されて、Ａ／Ｄ変換が行われる。従って、Ａ／Ｄ変換回路の前段にアンチエイリアシング用のフィルターがないため、折り返し雑音による性能劣化が避けられないという課題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３２７９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様によれば、回路の大規模化等を抑えながら低ノイズでの検出処理を実現できる検出装置、センサー、電子機器及び移動体等を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、物理量トランスデューサーを駆動する駆動回路と、前記物理量トランスデューサーからの差動の第１の検出信号及び第２の検出信号を受けて、物理量に応じた所望信号を検出する検出処理を行う検出回路と、を含み、前記検出回路は、前記第１の検出信号が入力される第１の電荷−電圧変換回路と、前記第２の検出信号が入力される第２の電荷−電圧変換回路と、前記第１の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第１のゲイン調整アンプと、前記第２の電荷−電圧変換回路の出力信号をゲイン調整して増幅する第２のゲイン調整アンプと、前記第１のゲイン調整アンプの出力信号が第１の入力ノードに入力され、前記第２のゲイン調整アンプの出力信号が第２の入力ノードに入力され、前記駆動回路からの同期信号により前記第１のゲイン調整アンプの前記出力信号及び前記第２のゲイン調整アンプの前記出力信号に対する同期検波を行って、第１の出力信号及び第２の出力信号のうちの前記第１の出力信号を第１の出力ノードに出力し、前記第２の出力信号を第２の出力ノードに出力するスイッチングミキサーと、前記スイッチングミキサーの前記第１の出力ノードからの前記第１の出力信号が入力される第１のフィルターと、前記スイッチングミキサーの前記第２の出力ノードからの前記第２の出力信号が入力される第２のフィルターと、前記第１のフィルターからの出力信号と前記第２のフィルターからの出力信号を受けて、差動のＡ／Ｄ変換を行うＡ／Ｄ変換回路と、を含む検出装置に関係する。
【０００９】
本発明の一態様では、振動子からの第１、第２の検出信号は、第１、第２の電荷−電圧変換回路に入力され、第１、第２の電荷−電圧変換回路の出力信号は、第１、第２のゲイン調整アンプに入力されてゲイン調整される。そして第１、第２のゲイン調整アンプの出力信号は、スイッチングミキサーに入力されて、差動の同期検波が行われる。その後、スイッチングミキサーの第１、第２の出力信号は、第１、第２のフィルターでフィルター処理されて、Ａ／Ｄ変換回路に入力され、差動のＡ／Ｄ変換が行われる。このような構成の検出装置によれば、アナログ同期検波方式の検出装置等に比べて、回路ブロック数を少なくできると共に、第１、第２の電荷−電圧変換回路や第１、第２のゲイン調整アンプで発生したノイズ等を、スイッチングミキサーの周波数変換と第１、第２のフィルターのフィルター特性で低減・除去することが可能になる。従って、回路の大規模化等を抑えながら低ノイズでの検出処理を実現することが可能になる。また物理量トランスデューサーからの差動の信号は、差動信号の状態のままで、ゲイン調整、同期検波処理、フィルター処理が行われ、Ａ／Ｄ変換回路に入力されてＡ／Ｄ変換が行われる。従って、シングルエンド信号の状態でフィルター処理、同期検波処理、ゲイン調整処理等が行われる回路構成に比べて、ノイズ低減の点で有利な構成となる。
【００１０】
また本発明の一態様では、前記第１のゲイン調整アンプ及び前記第２のゲイン調整アンプは、ハイパスフィルターの周波数特性を有してもよい。
【００１１】
このようにすれば、第１、第２のゲイン調整アンプのハイパスフィルターの周波数特性を有効活用して、第１、第２の電荷−電圧変換回路で発生したオフセットやノイズを低減・除去することが可能になる。
【００１２】
また本発明の一態様では、前記第１のゲイン調整アンプは、前記第１の電荷−電圧変換回路の１／ｆノイズを低減するハイパスフィルターの周波数特性を有し、前記第２のゲイン調整アンプは、前記第２の電荷−電圧変換回路の１／ｆノイズを低減するハイパスフィルターの周波数特性を有してもよい。
【００１３】
このようにすれば、第１、第２のゲイン調整アンプのハイパスフィルターの周波数特性により、第１、第２の電荷−電圧変換回路の１／ｆノイズを低減・除去することが可能になる。
【００１４】
また本発明の一態様では、前記第１のゲイン調整アンプ及び前記第２のゲイン調整アンプの各々は、第１の入力端子の電位が固定されている演算増幅器と、入力ノードと前記演算増幅器の第２の入力端子のノードとの間に設けられる第１のキャパシターと、出力ノードと前記演算増幅器の前記第２の入力端子のノードとの間に設けられる第２のキャパシターと、前記出力ノードと前記演算増幅器の前記第２の入力端子のノードとの間に設けられる抵抗素子と、を含んでもよい。
【００１５】
このようにすれば、第１、第２のゲイン調整アンプのキャパシターと抵抗素子を有効活用して、第１、第２のゲイン調整アンプにハイパスフィルターの周波数特性を持たせることが可能になる。
【００１６】
また本発明の一態様では、前記第１のフィルター及び前記第２のフィルターは、パッシブ素子で構成されるパッシブフィルターであってもよい。
【００１７】
このようにすれば、スイッチングミキサーからの第１、第２の出力信号を、パッシブの第１、第２のフィルターを介してＡ／Ｄ変換回路に入力できるため、Ｓ／Ｎ比等の性能を向上できる。
【００１８】
また本発明の一態様では、前記第１のフィルターからの出力信号及び前記第２のフィルターからの出力信号は、直接又はパッシブ素子のみを介して前記Ａ／Ｄ変換回路に入力されてもよい。
【００１９】
このようにすれば、スイッチングミキサーとＡ／Ｄ変換回路の間にアクティブ素子が介在しない構成とすることができるため、Ｓ／Ｎ比等の性能を向上できる。
【００２０】
また本発明の一態様では、前記第１のフィルターは、前記スイッチングミキサーの前記第１の出力ノードと第１の接続ノードとの間に設けられる抵抗素子と、前記第１の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含み、前記第２のフィルターは、前記スイッチングミキサーの前記第２の出力ノードと第２の接続ノードとの間に設けられる抵抗素子と、前記第２の接続ノードと電位が固定されているノードとの間に設けられるキャパシターとを含んでもよい。
【００２１】
このようにすれば、第１、第２のフィルターを、パッシブの素子であるキャパシターと抵抗素子により実現することが可能になる。
【００２２】
また本発明の一態様では、前記スイッチングミキサーは、前記第１の入力ノードと前記第１の出力ノードとの間に設けられる第１のスイッチ素子と、前記第１の入力ノードと前記第２の出力ノードとの間に設けられる第２のスイッチ素子と、前記第２の入力ノードと前記第１の出力ノードとの間に設けられる第３のスイッチ素子と、前記第２の入力ノードと前記第２の出力ノードとの間に設けられる第４のスイッチ素子と、を含んでもよい。
【００２３】
このようにすれば、第１、第２のゲイン調整アンプからの出力信号に対して、第１〜第４のスイッチ素子で構成されるスイッチングミキサーにより、差動信号の状態で同期検波を行うことが可能になる。
【００２４】
また本発明の一態様では、前記第１の電荷−電圧変換回路及び前記第２の電荷−電圧変換回路の各々は、第１の入力端子の電位が固定されている演算増幅器と、出力ノードと前記演算増幅器の第２の入力端子のノードとの間に設けられるキャパシターと、前記出力ノードと前記演算増幅器の前記第２の入力端子のノードとの間に設けられる抵抗素子と、を含んでもよい。
【００２５】
このようにすれば、帰還用の抵抗素子を有する連続型の第１、第２の電荷−電圧変換回路で、物理量トランスデューサーからの検出電荷を電圧に変換することが可能になる。
【００２６】
また本発明の他の態様は、上記のいずれかに記載の検出装置と、前記物理量トランスデューサーと、を含むセンサーに関係する。
【００２７】
また本発明の他の態様は、上記のいずれかに記載の検出装置を含む電子機器に関係する。
【００２８】
また本発明の他の態様は、上記のいずれかに記載の検出装置を含む移動体に関係する。
【図面の簡単な説明】
【００２９】
【図１】電子機器、ジャイロセンサーの構成例。
【図２】検出装置の構成例。
【図３】アナログ同期検波方式である第１の比較例の構成例。
【図４】ダイレクトサンプリング方式である第２の比較例の構成例。
【図５】本実施形態の検出回路の詳細な第１の構成例。
【図６】本実施形態のサンプラ回路の構成例。
【図７】本実施形態のサンプラ回路のスイッチ素子のタイミングチャート。
【図８】比較例のサンプラ回路。
【図９】比較例のサンプラ回路のスイッチ素子のタイミングチャート。
【図１０】検出回路の各信号の信号波形例。
【図１１】本実施形態の検出回路の詳細な第２の構成例。
【図１２】本実施形態の検出回路の詳細な第３の構成例。
【図１３】図１３（Ａ）、図１３（Ｂ）は雑音電圧の周波数特性図。
【図１４】駆動回路の詳細な構成例。
【図１５】移動体の一具体例としての自動車の構成を概略的に示す概念図である。
【発明を実施するための形態】
【００３０】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。例えば以下では、物理量トランスデューサが圧電型の振動子（振動ジャイロ）であり、センサーがジャイロセンサーである場合を例にとり説明するが、本発明はこれに限定されない。例えばシリコン基板などから形成された静電容量検出方式の振動子（振動ジャイロ）や、角速度情報と等価な物理量や角速度情報以外の物理量を検出する物理量トランスデューサー、センサー等にも本発明は適用可能である。
【００３１】
１．電子機器、ジャイロセンサー
図１に本実施形態の検出装置２０を含むジャイロセンサー５１０（広義にはセンサー）と、ジャイロセンサー５１０を含む電子機器５００の構成例を示す。なお電子機器５００、ジャイロセンサー５１０は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また本実施形態の電子機器５００としては、デジタルカメラ、ビデオカメラ、携帯電話機、カーナビゲーションシステム、ロボット、ゲーム機、時計、健康器具、或いは携帯型情報端末等の種々の機器を想定できる。
【００３２】
電子機器５００はジャイロセンサー５１０と処理部５２０を含む。またメモリー５３０、操作部５４０、表示部５５０を含むことができる。処理部５２０（ＣＰＵ、ＭＰＵ等）はジャイロセンサー５１０等の制御や電子機器５００の全体制御を行う。また処理部５２０は、ジャイロセンサー５１０により検出された角速度情報（広義には物理量）に基づいて処理を行う。例えば角速度情報に基づいて、手ぶれ補正、姿勢制御、ＧＰＳ自律航法などのための処理を行う。メモリー５３０（ＲＯＭ、ＲＡＭ等）は、制御プログラムや各種データを記憶したり、ワーク領域やデータ格納領域として機能する。操作部５４０はユーザーが電子機器５００を操作するためのものであり、表示部５５０は種々の情報をユーザーに表示する。
【００３３】
ジャイロセンサー５１０は振動子１０、検出装置２０を含む。図１の振動子１０（広義には物理量トランスデューサー）は、水晶などの圧電材料の薄板から形成される音叉型の圧電振動子であり、駆動用振動子１１、１２と、検出用振動子１６、１７を有する。駆動用振動子１１、１２には駆動端子２、４が設けられ、検出用振動子１６、１７には検出端子６、８が設けられている。
【００３４】
検出装置２０が含む駆動回路３０は、駆動信号（駆動電圧）を出力して振動子１０を駆動する。そして振動子１０からフィードバック信号を受け、これにより振動子１０を励振させる。検出回路６０は、駆動信号により駆動される振動子１０から検出信号（検出電流、電荷）を受け、検出信号から、振動子１０に印加された物理量に応じた所望信号（コリオリ力信号）を検出（抽出）する。
【００３５】
具体的には、駆動回路３０からの交流の駆動信号（駆動電圧）が駆動用振動子１１の駆動端子２に印加される。すると逆電圧効果によって駆動用振動子１１が振動を開始し、音叉振動により駆動用振動子１２も振動を開始する。この時、駆動用振動子１２の圧電効果によって発生する電流（電荷）が、駆動端子４からフィードバック信号として駆動回路３０にフィードバックされる。これにより振動子１０を含む発振ループが形成される。
【００３６】
駆動用振動子１１、１２が振動すると、検出用振動子１６、１７が図１に示す方向で振動速度ｖで振動する。すると、検出用振動子１６、１７の圧電効果によって発生する電流（電荷）が、検出信号（第１、第２の検出信号）として検出端子６、８から出力される。すると、検出回路６０は、この振動子１０からの検出信号を受け、コリオリ力に応じた信号である所望信号（所望波）を検出する。即ち、検出軸１９を中心に振動子１０（ジャイロセンサー）が回転すると、振動速度ｖの振動方向と直交する方向にコリオリ力Ｆｃが発生する。例えば検出軸１９を中心に回転したときの角速度をωとし、振動子の質量をｍとし、振動子の振動速度をｖとすると、コリオリ力はＦｃ＝２ｍ・ｖ・ωと表される。従って検出回路６０が、コリオリ力に応じた信号である所望信号を検出することで、ジャイロセンサーの回転角速度ωを求めることができる。そして求められた角速度ωを用いることで、処理部５２０は、手振れ補正、姿勢制御、或いはＧＰＳ自律航法等のための種々の処理を行うことができる。
【００３７】
なお図１では、振動子１０が音叉型である場合の例を示しているが、本実施形態の振動子１０はこのような構造に限定されない。例えばＴ字型やダブルＴ字型等であってもよい。また振動子１０の圧電材料は水晶以外であってもよい。
【００３８】
２．検出装置
図２に本実施形態の検出装置２０の構成例を示す。検出装置２０は、振動子１０（物理量トランスデューサー）を駆動する駆動回路３０と、振動子１０からの第１、第２の検出信号ＩＱ１、ＩＱ２を受け、所望信号を検出する検出処理を行う検出回路６０を含む。
【００３９】
駆動回路３０は、振動子１０からの信号ＤＩが入力される増幅回路３２と、自動ゲイン制御を行うゲイン制御回路４０（ＡＧＣ：Automatic Gain Control）と、駆動信号ＤＱを振動子１０に出力する駆動信号出力回路５０と、同期信号ＳＹＣを検出回路６０に出力する同期信号出力回路５２を含む。なお、駆動回路３０の構成は図２に限定されず、これらの構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４０】
増幅回路３２（Ｉ／Ｖ変換回路）は、振動子１０からの電流の信号ＤＩを電圧の信号ＤＶに変換して出力する。この増幅回路３２は、キャパシター、抵抗素子、演算増幅器などにより実現できる。
【００４１】
ゲイン制御回路４０（ＡＧＣ）は、信号ＤＶを監視して、発振ループのゲインを制御する。具体的には発振ループのゲインを制御するための制御電圧ＤＳを駆動信号出力回路５０に出力する。例えば駆動回路３０では、ジャイロセンサーの感度を一定に保つために、振動子１０（駆動用振動子）に供給する駆動電圧の振幅を一定に保つ必要がある。このため、駆動振動系の発振ループ内に、ゲインを自動調整するためのゲイン制御回路４０が設けられる。ゲイン制御回路４０は、振動子１０からフィードバックされた信号ＤＩの振幅（振動子の振動速度ｖ）が一定になるように、ゲインを可変に自動調整する。また発振起動時には、高速な発振起動を可能にするために、発振ループのゲインは１よりも大きなゲインに設定される。このゲイン制御回路４０は、増幅回路３２からの交流の信号ＤＶを直流信号に変換するための全波整流回路や、全波整流回路からの直流信号の電圧と基準電圧との差分に応じた制御電圧ＤＳを出力する積分器などを含むことができる。
【００４２】
駆動信号出力回路５０は、増幅回路３２から信号ＤＶを受け、駆動信号ＤＱを振動子１０に出力する。具体的にはゲイン制御回路４０からの制御電圧ＤＳに応じた振幅の駆動信号ＤＱを出力する。例えば矩形波の駆動信号を出力する。この駆動信号出力回路５０はコンパレーター等により実現できる。
【００４３】
同期信号出力回路５２は、増幅回路３２から信号ＤＶを受け、同期信号ＳＹＣ（参照信号）を検出回路６０に出力する。この同期信号出力回路５２は、正弦波（交流）の信号ＤＶの２値化処理を行って矩形波の同期信号ＳＹＣを生成するコンパレーターや、同期信号ＳＹＣの位相調整を行う位相調整回路（移相器）などにより実現できる。
【００４４】
検出回路６０は、第１、第２のＱ／Ｖ変換回路６２、６４、第１、第２のゲイン調整アンプ７２、７４、スイッチングミキサー８０、第１、第２のフィルター９２、９４、Ａ／Ｄ変換回路１００、ＤＳＰ部１１０（デジタル信号処理部）を含む。なお、検出回路６０の構成は図２に限定されず、これらの構成要素の一部（例えばＤＳＰ部）を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４５】
Ｑ／Ｖ変換回路６２、６４（電荷−電圧変換回路）には振動子１０からの差動の第１、第２の検出信号ＩＱ１、ＩＱ２が入力される。そしてＱ／Ｖ変換回路６２、６４は振動子１０で発生した電荷（電流）を電圧に変換する。これらのＱ／Ｖ変換回路６２、６４は帰還抵抗を有する連続型の電荷−電圧変換回路である。
【００４６】
ゲイン調整アンプ７２、７４は、Ｑ／Ｖ変換回路６２，６４の出力信号ＱＡ１、ＱＡ２をゲイン調整して増幅する。ゲイン調整アンプ７２、７４は、いわゆるプログラマブルゲインアンプであり、図示しない制御回路により設定されたゲインで信号ＱＡ１、ＱＡ２を増幅する。例えばＡ／Ｄ変換回路１００の電圧変換範囲に適合する振幅の信号に増幅する。
【００４７】
スイッチングミキサー８０は、駆動回路３０からの同期信号ＳＹＣに基づいて差動の同期検波を行うミキサーである。具体的にはスイッチングミキサー８０では、ゲイン調整アンプ７２の出力信号ＱＢ１が第１の入力ノードＮＩ１に入力され、ゲイン調整アンプ７４の出力信号ＱＢ２が第２の入力ノードＮＩ２に入力される。そして駆動回路３０からの同期信号ＳＹＣにより差動の同期検波を行って、差動の第１、第２の出力信号ＱＣ１、ＱＣ２を第１、第２の出力ノードＮＱ１、ＮＱ２に出力する。このスイッチングミキサー８０により、前段の回路（Ｑ／Ｖ変換回路、ゲイン調整アンプ）が発生したノイズ（１／ｆノイズ）などの不要信号が高周波帯域に周波数変換される。また、コリオリ力に応じた信号である所望信号が直流信号に落とし込まれる。
【００４８】
フィルター９２には、スイッチングミキサー８０の第１の出力ノードＮＱ１からの第１の出力信号ＱＣ１が入力される。フィルター９４には、スイッチングミキサー８０の第２の出力ノードＮＱ２からの第２の出力信号ＱＣ２が入力される。これらのフィルター９２、９４は、例えば不要信号を除去（減衰）して所望信号を通過させる周波数特性を有するローパスフィルターである。例えばスイッチングミキサー８０により高周波帯域に周波数変換された１／ｆノイズ等の不要信号は、フィルター９２、９４により除去される。またフィルター９２、９４は、例えばパッシブ素子で構成されるパッシブフィルターである。即ち、フィルター９２、９４としては、演算増幅器を用いずに、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターを採用できる。
【００４９】
Ａ／Ｄ変換回路１００は、フィルター９２からの出力信号ＱＤ１とフィルター９４からの出力信号ＱＤ２を受けて、差動のＡ／Ｄ変換を行う。具体的には、Ａ／Ｄ変換回路１００は、フィルター９２、９４をアンチエリアシング用のフィルター（前置きフィルター）として、出力信号ＱＤ１、ＱＤ２のサンプリングを行ってＡ／Ｄ変換を行う。そして本実施形態では、フィルター９２からの出力信号ＱＤ１及びフィルター９４からの出力信号ＱＤ２は、アクティブ素子を介さずにＡ／Ｄ変換回路１００に入力される。
【００５０】
Ａ／Ｄ変換回路１００としては、例えばΔシグマ型や逐次比較型などの種々の方式のＡ／Ｄ変換回路を採用できる。Δシグマ型を採用する場合には、例えば１／ｆノイズ低減のためのＣＤＳ（Correlated double sampling）やチョッパーの機能などを有し、例えば２次のΔシグマ変調器などにより構成されるＡ／Ｄ変換回路を用いることができる。また逐次比較型を採用する場合には、例えばＤＡＣの素子バラツキよるＳ／Ｎ比の劣化を抑制するＤＥＭ（Dynamic Element Matching）の機能などを有し、容量ＤＡＣ及び逐次比較制御ロジックにより構成されるＡ／Ｄ変換回路を用いることができる。
【００５１】
ＤＳＰ（Digital Signal Processing）部１１０は、各種のデジタル信号処理を行う。例えばＤＳＰ部１１０は、例えば所望信号のアプリケーションに応じた帯域制限のデジタルフィルター処理や、Ａ／Ｄ変換回路１００等により発生したノイズを除去するデジタルフィルター処理を行う。また、ゲイン補正（感度調整）、オフセット補正などのデジタル補正処理を行う。
【００５２】
以上の本実施形態の検出装置では、全差動スイッチングミキサー方式を採用している。即ち、振動子１０からの差動の検出信号ＩＱ１、ＩＱ２は、Ｑ／Ｖ変換回路６２、６４、ゲイン調整アンプ７２、７４により信号増幅やゲイン調整が行われて、差動の信号ＱＢ１、ＱＢ２としてスイッチングミキサー８０に入力される。そして、これらの差動の信号ＱＢ１、ＱＢ２に対して、スイッチングミキサー８０により、不要信号が高周波帯域に周波数変換される同期検波処理が行われる。そして、フィルター９２、９４により、高周波帯域に周波数変換された不要信号が除去されて、差動の信号ＱＤ１、ＱＤ２としてＡ／Ｄ変換回路１００に入力されて、差動のＡ／Ｄ変換が行われる。
【００５３】
このような全差動スイッチングミキサー方式の本実施形態によれば、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生した１／ｆノイズ等は、スイッチングミキサー８０での周波数変換とフィルター９２、９４によるローパスフィルター特性により除去される。そしてゲイン調整アンプ７２、７４とＡＤ変換回路１００の間には、ゲインは稼げないが１／ｆノイズが発生しないスイッチングミキサー８０や、低ノイズのパッシブ素子により構成されるフィルター９２、９４が設けられる構成となっている。従って、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生したノイズが除去されると共に、スイッチングミキサー８０やフィルター９２、９４が発生するノイズも最小限に抑えられるため、低ノイズの状態の信号ＱＤ１、ＱＤ２をＡ／Ｄ変換回路１００に入力して、Ａ／Ｄ変換できるようになる。しかも、信号ＱＤ１、ＱＤ２を差動信号としてＡ／Ｄ変換できるため、シングルエンドの信号でＡ／Ｄ変換する場合に比べて、Ｓ／Ｎ比を更に向上できるようになる。
【００５４】
例えば図３に、本実施形態の第１の比較例として、アナログ同期検波方式の検出装置の構成例を示す。この第１の比較例の検出装置は、Ｑ／Ｖ変換回路３６２、３６４、差動増幅回路３６６、ハイパスフィルター３６７、ＡＣアンプ３６８、オフセット調整回路３７０、同期検波回路３８０、ローパスフィルター３８２、ゲイン調整アンプ３８４、ＤＣアンプ３８６、ＳＣＦ３８８（スイッチトキャパシターフィルター）を有する。また、例えば検出装置の外付けの回路として、Ａ／Ｄ変換回路３９０やＤＳＰ部３９２（デジタルフィルター）が設けられている。
【００５５】
図３のアナログ同期検波方式の第１の比較例では、図２の本実施形態の検出装置に比べて、回路ブロック数が多くなり、回路が大規模化する。また、電流を多く消費するアナログの回路ブロックが多いため、電力が無駄に消費されて、消費電力が過大になってしまう。特にＡ／Ｄ変換回路３９０やＤＳＰ部３９２の機能を検出装置に内蔵させようとすると、回路の大規模化や消費電力の増大は更に大きな問題となる。
【００５６】
また、このアナログ同期検波方式の第１の比較例では、アナログの電圧を出力するという仕様になっているため、信号の取り扱いを容易にするために信号のゲインをなるべく大きくとるという設計思想の回路になる。そして、このように大きなゲインを得るためには、高い電源電圧が必要になり、更なる消費電力の増大の問題を招く。
【００５７】
更に第１の比較例では、Ｑ／Ｖ変換回路３６２、３６４からの差動の信号は、差動入力・シングルエンド出力の差動増幅回路３６６により、シングルエンドの信号になる。そして、その後のフィルター処理、同期検波処理、ゲイン調整処理等はシングルエンドの信号に対して行われることになるため、ノイズ低減という意味で不利な構成となる。
【００５８】
これに対して図２の本実施形態の検出装置では、図３の第１の比較例に比べて回路ブロック数が格段に少なく、回路の小規模化や消費電力の低減化を容易に実現できる。また、Ｑ／Ｖ変換回路６２、６４やゲイン調整アンプ７２、７４で発生したノイズは、スイッチングミキサー８０の周波数変換とフィルター９２、９４のローパスフィルター特性で除去できる。また、スイッチングミキサー８０やフィルター９２、９４が発生するノイズも少ない。従って、低ノイズの信号状態でＡ／Ｄ変換を行えるため、回路の小規模化や低消費電力化を実現しながらも、低ノイズでの検出処理が可能になるという利点がある。
【００５９】
また本実施形態では、ゲイン調整アンプ７２、７４でのゲイン調整は、Ａ／Ｄ変換回路１００の電圧変換範囲に適合する振幅の信号に増幅するゲイン調整で済む。つまり、ゲイン調整アンプ７２、７４でのゲイン調整は、感度調整等のためのゲイン調整ではなく、Ａ／Ｄ変換回路１００で発生するノイズに対するＳ／Ｎ比を最大限にするためのゲイン調整である。従って、本実施形態によれば、大きなゲインを得るために電源電圧を高くする必要があるという第１の比較例の問題点を解消でき、電源電圧の低電圧化が容易になる。この結果、更なる低消費電力化を実現できる。
【００６０】
また本実施形態では、振動子１０からの差動の信号ＩＱ１、ＩＱ２は、差動信号の状態のままで、ゲイン調整、同期検波処理、フィルター処理が行われ、Ａ／Ｄ変換回路１００に入力されてＡ／Ｄ変換が行われる。従って、シングルエンド信号の状態でフィルター処理、同期検波処理、ゲイン調整処理等が行われる第１の比較例に比べて、ノイズ低減の点で有利な構成となる。
【００６１】
例えば図３の第１の比較例では、同期検波回路３８０の前段において、ＡＣアンプ３６８からのシングルエンドの第１の信号を反転アンプで反転して第２の信号を生成し、これらの第１、第２の信号を用いて同期検波を行う。このため、第１の信号のノイズと第２の信号のノイズは等価ではなく、同期検波回路３８０での周波数変換を行っても、上記の反転アンプのノイズ等が残存してしまう。このため、差動信号の状態で同期検波を行う本実施形態のスイッチングミキサー８０に比べて、Ｓ／Ｎ比が劣化する。差動のスイッチングミキサー８０を用いる本実施形態では、このような反転アンプの残存ノイズ等は発生しないため、図３の第１の比較例に比べて、Ｓ／Ｎ比を向上できる。
【００６２】
図４に本実施形態の第２の比較例として、ダイレクトサンプリング方式の検出装置の構成例を示す。この第２の比較例の検出装置は、離散型Ｑ／Ｖ変換回路２６０、Ａ／Ｄ変換２７０、ＤＳＰ部２８０を有する。このダイレクトサンプリング方式は、回路の小規模化という意味では優位な構成となるが、Ａ／Ｄ変換回路２７０の前段にアンチエイリアシング用のフィルターがないため、折り返し雑音による性能劣化は避けられないという問題点がある。また、離散型Ｑ／Ｖ変換回路２６０の低ノイズ化のために消費電流を増やすと、帯域が伸び、折り返し雑音が増す結果となり、低ノイズ化が難しい。また、離散型Ｑ／Ｖ変換回路２６０の場合、入力端子につく寄生容量によるノイズ特性の劣化が顕著になるという問題もある。更に、離散型Ｑ／Ｖ変換回路２６０とＡ／Ｄ変換２７０とが一体となって動作するという回路構成であるため、例えばジャイロセンサーの多軸化には不向きであり、後段のロジック回路の処理・構成も複雑化してしまうという問題がある。
【００６３】
これに対して図２の本実施形態の検出装置では、Ｑ／Ｖ変換回路６２、６４は、帰還抵抗素子を有する連続型の電荷−電圧変換回路となっている。従って、ダイレクトサンプリング方式で生じる折り返し雑音による性能劣化の問題を防止でき、小規模の回路構成で低ノイズでの検出処理を実現できるという利点がある。また多軸化への対応も容易であり、後段のロジック回路の処理・構成も単純化できるという点で優位な構成となる。
【００６４】
３．検出回路の詳細な構成
図５に本実施形態の検出回路６０の詳細な第１の構成例を示す。
【００６５】
Ｑ／Ｖ変換回路６２は、演算増幅器ＯＰＡ１、キャパシターＣＡ１、抵抗素子ＲＡ１を有し、Ｑ／Ｖ変換回路６４は、演算増幅器ＯＰＡ２、キャパシターＣＡ２、抵抗素子ＲＡ２を有する。
【００６６】
Ｑ／Ｖ変換回路６２の演算増幅器ＯＰＡ１は、その非反転入力端子（広義には第１の入力端子）の電位が固定される。具体的には、Ｑ／Ｖ変換回路６２の演算増幅器ＯＰＡ１は、非反転入力端子が所定電位（ＡＧＮＤ）に設定される。キャパシターＣＡ１及び抵抗素子ＲＡ１は、Ｑ／Ｖ変換回路６２の出力ノードと演算増幅器ＯＰＡ１の反転入力端子（広義には第２の入力端子）のノードとの間に設けられる。
【００６７】
Ｑ／Ｖ変換回路６４の演算増幅器ＯＰＡ２は、その非反転入力端子の電位が固定される。具体的には、Ｑ／Ｖ変換回路６４の演算増幅器ＯＰＡ２は、非反転入力端子が所定電位に設定される。キャパシターＣＡ２及び抵抗素子ＲＡ２は、Ｑ／Ｖ変換回路６４の出力ノードと演算増幅器ＯＰＡ２の反転入力端子のノードとの間に設けられる。
【００６８】
このように本実施形態のＱ／Ｖ変換回路６２、６４は、帰還抵抗素子ＲＡ１、ＲＡ２を有する連続型の電荷−電圧変換回路になっており、図４のダイレクトサンプリング方式の離散型Ｑ／Ｖ変換回路２６０に比べて、ノイズ低減の意味で有利な構成となる。
【００６９】
ゲイン調整アンプ７２は、演算増幅器ＯＰＢ１、第１、第２のキャパシターＣＢ１１、ＣＢ１２、抵抗素子ＲＢ１を有する。ゲイン調整アンプ７４は、演算増幅器ＯＰＢ２、第１、第２のキャパシターＣＢ２１、ＣＢ２２、抵抗素子ＲＢ２を有する。
【００７０】
ゲイン調整アンプ７２の演算増幅器ＯＰＢ１は、非反転入力端子（第１の入力端子）が所定電位（ＡＧＮＤ）に設定される。キャパシターＣＢ１１は、ゲイン調整アンプ７２の入力ノードと演算増幅器ＯＰＢ１の反転入力端子（第２の入力端子）のノードとの間に設けられる。キャパシターＣＢ１２及び抵抗素子ＲＢ１は、ゲイン調整アンプ７２の出力ノードと演算増幅器ＯＰＢ１の反転入力端子のノードとの間に設けられる。
【００７１】
ゲイン調整アンプ７４の演算増幅器ＯＰＢ２は、非反転入力端子が所定電位に設定される。キャパシターＣＢ２１は、ゲイン調整アンプ７４の入力ノードと演算増幅器ＯＰＢ２の反転入力端子のノードとの間に設けられる。キャパシターＣＢ２２及び抵抗素子ＲＢ２は、ゲイン調整アンプ７４の出力ノードと演算増幅器ＯＰＢ２の反転入力端子のノードとの間に設けられる。
【００７２】
ゲイン調整アンプ７２では、キャパシターＣＢ１１、ＣＢ１２の少なくとも一方が、容量値が可変のキャパシターになっている。ゲイン調整アンプ７４でも、キャパシターＣＢ２１、ＣＢ２２の少なくとも一方が、容量値が可変のキャパシターになっている。これらのキャパシターの容量値は、図示しない制御回路（レジスター）により可変に設定される。そして、例えばキャパシターＣＢ１１、ＣＢ２１の容量値をＣ１として、キャパシターＣＢ１２、ＣＢ２２の容量値をＣ２とすると、ゲイン調整アンプ７２、７４のゲインは、Ｃ１とＣ２の容量比Ｃ２／Ｃ１により設定されることになる。
【００７３】
また図５のゲイン調整アンプ７２、７４は、ハイパスフィルターの周波数特性を有している。即ち、ゲイン調整アンプ７２のキャパシターＣＢ１１と抵抗素子ＲＢ１によりハイパスフィルターが構成され、ゲイン調整アンプ７４のキャパシターＣＢ２１と抵抗素子ＲＢ２によりハイパスフィルターが構成される。これにより、ゲイン調整アンプ７２は、Ｑ／Ｖ変換回路６２の１／ｆノイズを低減（除去）するハイパスフィルターの周波数特性を有することになる。またゲイン調整アンプ７４は、Ｑ／Ｖ変換回路６４の１／ｆノイズを低減（除去）するハイパスフィルターの周波数特性を有することになる。
【００７４】
スイッチングミキサー８０は、第１、第２、第３、第４のスイッチ素子ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４を有する。スイッチ素子ＳＷ１は、スイッチングミキサー８０の第１の入力ノードＮＩ１と第１の出力ノードＮＱ１との間に設けられる。スイッチ素子ＳＷ２は、スイッチングミキサー８０の第１の入力ノードＮＩ１と第２の出力ノードＮＱ２との間に設けられる。スイッチ素子ＳＷ３は、スイッチングミキサー８０の第２の入力ノードＮＩ２と第１の出力ノードＮＱ１との間に設けられる。スイッチ素子ＳＷ４は、第２の入力ノードＮＩ２と第２の出力ノードＮＱ２との間に設けられる。これらのスイッチ素子ＳＷ１〜ＳＷ４は、例えばＭＯＳトランジスター（例えばＮＭＯＳ型トランジスター或いはトランスファーゲート）により構成できる。
【００７５】
そして駆動回路３０からの同期信号ＳＹＣに基づいて、スイッチ素子ＳＷ１とＳＷ２は排他的にオン・オフされ、スイッチ素子ＳＷ３とＳＷ４は排他的にオン・オフされる。例えば同期信号ＳＹＣがＨベル（第１のレベル）の場合に、スイッチ素子ＳＷ１、ＳＷ４がオンになり、スイッチ素子ＳＷ２、ＳＷ３がオフになる。一方、同期信号ＳＹＣがＬレベル（第２のレベル）の場合に、スイッチ素子ＳＷ２、ＳＷ３がオンになり、スイッチ素子ＳＷ１、ＳＷ４がオフになる。これにより、ゲイン調整アンプ７２、７４からの差動の信号ＱＢ１、ＱＢ２が、差動信号の状態で同期検波されて、同期検波後の信号が差動の信号ＱＣ１、ＱＣ２として出力されるようになる。例えば図３の第１の比較例では、シングルエンド信号の状態で同期検波が行われ、シングルエンドの信号が出力されていたが、本実施形態では、差動信号の状態で同期検波が行われ、同期検波後の信号として差動の信号が出力されるようになる。
【００７６】
フィルター９２は、抵抗素子ＲＤ１とキャパシターＣＤ１を有する。フィルター９４は、抵抗素子ＲＤ２とキャパシターＣＤ２を有する。
【００７７】
フィルター９２の抵抗素子ＲＤ１は、スイッチングミキサー８０の出力ノードＮＱ１と第１の接続ノードＮＤ１との間に設けられる。この第１の接続ノードＮＤ１はＡ／Ｄ変換回路１００の第１の入力ノードに接続されるノードである。キャパシターＣＤ１は、第１の接続ノードＮＤ１と、電位が所定電位（例えばＡＧＮＤ）に固定されたノードとの間に設けられる。
【００７８】
フィルター９４の抵抗素子ＲＤ２は、スイッチングミキサー８０の出力ノードＮＱ２と第２の接続ノードＮＤ２との間に設けられる。この第２の接続ノードＮＤ２はＡ／Ｄ変換回路１００の第２の入力ノードに接続されるノードである。キャパシターＣＤ２は、第２の接続ノードＮＤ２と、電位が所定電位（例えばＡＧＮＤ）に固定されたノードとの間に設けられる。
【００７９】
このように図５のフィルター９２、９４は、抵抗素子やキャパシターなどのパッシブ素子で構成されるパッシブフィルターとなっている。そしてフィルター９２からの出力信号ＱＤ１及びフィルター９４からの出力信号ＱＤ２は、アクティブ素子を介さずにＡ／Ｄ変換回路１００に直接入力される。出力信号ＱＤ２は、パッシブ素子のみを介してＡ／Ｄ変換回路１００に入力してもよい。
【００８０】
図６に、ＡＤ変換回路１００の内部に設けられる第１、第２のサンプラ回路１１２、１１４を示す。
【００８１】
第１のサンプラ回路１１２は、キャパシターＣＥ１、スイッチ素子ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９を有する。スイッチ素子ＳＷ５は、図５に示した第１の接続ノードＮＤ１とキャパシターＣＥ１の一方端のノードＮＣ１１との間に設けられる。スイッチ素子ＳＷ６は、キャパシターＣＥ１の一方端のノードＮＣ１１と電位が所定電位（例えばＡＧＮＤ）に固定されたノードとの間に設けられる。スイッチ素子ＳＷ７は、キャパシターＣＥ１の一方端のノードＮＣ１１とキャパシターＣＥ１の他方端のノードＮＣ１２との間に設けられる。スイッチ素子ＳＷ８は、キャパシターＣＥ１の他方端のノードＮＣ１２とサンプラ回路１１２の出力信号ＱＥ１のノードＮＥ１との間に設けられる。スイッチ素子ＳＷ９は、キャパシターＣＥ１の他方端のノードＮＣ１２と電位が所定電位（例えばＡＧＮＤ）に固定されたノードとの間に設けられる。
【００８２】
第２のサンプラ回路１１４は、キャパシターＣＥ２、スイッチ素子ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４を有する。スイッチ素子ＳＷ１０は、図５に示した第２の接続ノードＮＤ２とキャパシターＣＥ２の一方端のノードＮＣ２１との間に設けられる。スイッチ素子ＳＷ１１は、キャパシターＣＥ２の一方端のノードＮＣ２１と電位が所定電位（例えばＡＧＮＤ）に固定されたノードとの間に設けられる。スイッチ素子ＳＷ１２は、キャパシターＣＥ２の一方端のノードＮＣ２１とキャパシターＣＥ２の他方端のノードＮＣ２２との間に設けられる。スイッチ素子ＳＷ１３は、キャパシターＣＥ２の他方端のノードＮＣ２２とサンプラ回路１１４の出力信号ＱＥ２のノードＮＥ２との間に設けられる。スイッチ素子ＳＷ１４は、キャパシターＣＥ２の他方端のノードＮＣ２２と電位が所定電位（例えばＡＧＮＤ）に固定されたノードとの間に設けられる。
【００８３】
図７に、サンプラ回路１１２のスイッチ素子ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、ＳＷ９と、サンプラ回路１１４のスイッチ素子ＳＷ１０、ＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４のオン・オフのタイミングチャートを示す。まず、サンプラ回路１１２の各スイッチ素子のタイミングチャートについて説明する。スイッチ素子ＳＷ７がオンされている期間中に、ノードＮＣ１１とノードＮＣ１２とが接続されるため、キャパシタンスＣＥ１に蓄積されている電荷が除去される。その後、スイッチ素子ＳＷ５及びＳＷ９をオンにし、他のスイッチ素子ＳＷ６，ＳＷ７，及びＳＷ８をオフにすることで、サンプラ回路１１２に入力される信号ＱＤ１に対応した電荷がキャパシタンスＣＥ１に蓄積される。その後、スイッチ素子ＳＷ６、ＳＷ８をオンにし、その他のスイッチ素子ＳＷ５、ＳＷ９、ＳＷ７をオフにし、ノードＮＣ１２を後段のＡＤ変換回路１００内部の回路（図示しない）に接続にし、サンプラ回路１１２は出力信号ＱＥ１を出力する。
【００８４】
次に、サンプラ回路１１４の各スイッチ素子について説明する。スイッチ素子ＳＷ１２がオンされている期間中に、ノードＮＣ２１とノードＮＣ２２とが接続されるため、キャパシタンスＣＥ２に蓄積されている電荷が除去される。その後、スイッチ素子ＳＷ１０及びＳＷ１４をオンにし、他のスイッチ素子ＳＷ１１，ＳＷ１２，及びＳＷ１３をオフにすることで、サンプラ回路１１４に入力される信号ＱＤ２に対応した電荷がキャパシタンスＣＥ２に蓄積される。その後、スイッチ素子ＳＷ１１、ＳＷ１３をオンにし、その他のスイッチ素子ＳＷ１０、ＳＷ１４、ＳＷ１２をオフにし、ノードＮＣ２２をＡＤ変換回路１００内部の後段の回路（図示しない）に接続し、サンプラ回路１１４は出力信号ＱＥ２を出力する。
【００８５】
その後、サンプラ回路１１２の出力信号ＱＥ１及びサンプラ回路１１４の出力信号ＱＥ２を用いて、ＡＤ変換回路１００内部の後段の回路（図示しない）において、サンプリング処理を行う。
【００８６】
サンプラ回路１１２、１１４の効果について、比較例を示して説明する。図８に比較例のサンプラ回路４１２、４１４を示し、図９にサンプラ回路が有するスイッチ素子ＳＷ１５〜２１のオン・オフのタイミングチャートを示す。サンプラ回路４１２、４１４に入力される信号が、演算増幅器により駆動された電圧信号である場合は、キャパシターＣＦ１、ＣＦ２に蓄積される電荷量は演算増幅器によって一意に決まる。しかし、図５で説明したように、Ａ／Ｄ変換回路１００（サンプラ回路４１２）に入力される信号がパッシブフィルタ（フィルタ９２、９４）を介して入力される信号ＱＤ１、ＱＤ２である場合、その信号は駆動されていないので、キャパシターＣＦ１、ＣＦ２に残存する電荷が不確定である。そのような不確定な電荷が、ＡＤ変換回路におけるサンプリング処理に影響を与えるため、比較例のサンプラ回路４１２、４１４は、Ａ／Ｄ変換回路の出力結果の精度を高めることができない。
【００８７】
一方、図６、図７で説明したサンプラ回路１１２、１１４によれば、サンプラ回路１１２、１１４より後段のＡ／Ｄ変換回路１００の内部回路においてサンプリング処理を行う前に、スイッチ素子ＳＷ７、ＳＷ１２を接続してキャパシターＣＥ１、ＣＥ２の残存電荷を除去する。よって、キャパシターＣＥ１、ＣＥ２の残存電荷が、サンプリング処理に影響を与えることがないため、Ａ／Ｄ変換回路１００におけるＡ／Ｄ変換処理の出力の精度を高めることができる。
【００８８】
図１０に、図５の検出回路の各信号ＱＡ１及びＱＡ２、ＱＢ１及びＱＢ２、ＱＣ１及びＱＣ２、ＱＤ１及びＱＤ２の信号波形例を示す。
【００８９】
図１０に示すように、Ｑ／Ｖ変換回路６２、６４から出力された信号ＱＡ１、ＱＡ２は、ゲイン調整アンプ７２、７４により反転増幅されて、信号ＱＢ１、ＱＢ２として出力される。具体的には、前述した容量比Ｃ２／Ｃ１のゲインで増幅される。
【００９０】
ゲイン調整アンプ７２、７４から出力された信号ＱＢ１、ＱＢ２は、スイッチングミキサー８０により同期検波されて、信号ＱＣ１、ＱＣ２として出力される。同期検波により、１／ｆノイズ等の不要信号は、高周波帯域に周波数変換される。そして、これらの信号ＱＣ１、ＱＣ２に対してフィルター９２、９４がローパスフィルター処理を行うことで、信号ＱＤ１、ＱＤ２が生成される。これらの信号ＱＤ１、ＱＤ２では、ローパスフィルター処理により、高周波帯域に周波数変換された不要信号が除去されて低ノイズの信号となっている。そして、この低ノイズの信号ＱＤ１、ＱＤ２が、Ａ／Ｄ変換回路１００に差動信号として入力されて、差動のＡ／Ｄ変換が行われることになる。
【００９１】
図１１に本実施形態の検出装置の詳細な第２の構成例を示す。
【００９２】
前述したように、図５の第１の構成例では、ゲイン調整アンプ７２は、キャパシターＣＢ１１、ＣＢ１２と抵抗素子ＲＢ１と演算増幅器ＯＰＢ１で構成される。ゲイン調整アンプ７４も同様である。そして、ゲインは容量比で設定される。また、ゲイン調整アンプ７２、７４はハイパスフィルターの周波数特性を有する。
【００９３】
これに対して図１１の第２の構成例では、ゲイン調整アンプ７２は、抵抗素子ＲＢ１１、ＲＢ１２と演算増幅器ＯＰＢ１で構成される。ゲイン調整アンプ７４も同様である。そしてゲインは抵抗比で設定される。また、ゲイン調整アンプ７２、７４はハイパスフィルターの周波数特性を有していない。
【００９４】
図１２に本実施形態の検出装置の第３の構成例を示す。この第３の構成例では、図１１の第２の構成例に対して、キャパシターＣＣ１、抵抗素子ＲＣ１で構成されるハイパスフィルター７６が、ゲイン調整アンプ７２の後段に付加されている。同様に、キャパシターＣＣ２、抵抗素子ＲＣ２で構成されるハイパスフィルター７８が、ゲイン調整アンプ７４の後段に付加されている。
【００９５】
図１３（Ａ）は、図１１の第２の構成例の雑音電圧の周波数特性を示す図である。Ａ１に示すように、Ｑ／Ｖ変換回路６２、６４の出力では、低周波帯域に大きな１／ｆノイズが発生している。このＡ１の１／ｆノイズは、ゲイン調整アンプ７２、７４での信号増幅により、Ａ２に示すように増加する。そしてスイッチングミキサー８０での周波数変換及びフィルター９２、９４のローパスフィルター特性により、この１／ｆノイズは低減されるが、Ａ３に示すように、その低減の度合いは十分ではない。例えばスイッチングミキサー８０のクロックのデューティーが５０パーセントからずれると、１／ｆノイズが漏れることになり、ノイズ性能の低下につながる。
【００９６】
図１３（Ｂ）は、図５の第１の構成例の雑音電圧の周波数特性を示す図である。Ｂ１に示すように、Ｑ／Ｖ変換回路６２、６４の出力では、低周波帯域に大きな１／ｆノイズが発生している。このＢ１の１／ｆノイズは、ゲイン調整アンプ７２、７４のハイパスフィルター特性により、図１３（Ａ）のＡ２に比べて、Ｂ２に示すように大きく低減される。そして、この１／ｆノイズは、スイッチングミキサー８０での周波数変換及びフィルター９２、９４のローパスフィルター特性により、図１３（Ａ）のＡ３に比べて、Ｂ３に示すように十分に低減されるようになる。例えばスイッチングミキサー８０のクロックのデューティーが５０パーセントからずれた場合にも、１／ｆノイズの漏れを最小限に抑えることができる。従って、Ａ／Ｄ変換回路１００は、１／ｆノイズ等が十分に低減された信号を、Ａ／Ｄ変換することが可能になり、回路の大規模化や消費電力の増加を抑えながら低ノイズでの検出処理を実現できるようになる。
【００９７】
また図１１の第２の構成例は、Ｑ／Ｖ変換回路６２、６４でのオフセットがゲイン調整アンプ７２、７４で増幅される構成となる。このため、後段の回路（Ａ／Ｄ変換回路、ＤＳＰ部）から見ると、ゲイン調整アンプ７２、７４で設定されたゲインに応じて、オフセットも異なった値となってしまう。例えばオフセット調整を、ＤＳＰ部１１０などの後段の回路で行う場合を考えると、一度の検査でオフセット調整を実行することが望まれるが、図１１の第２の構成例では、ゲイン調整アンプ７２、７４で設定されたゲインごとに、オフセット調整が必要になり、処理が煩雑になってしまうという問題がある。
【００９８】
このような問題を解決するために、図１２の第３の構成例のように、ゲイン調整アンプ７２、７４の後段にハイパスフィルター７６、７８を設ける手法も考えられる。しかしながら、この第３の構成例では、Ａ／Ｄ変換回路１００の前段のアンチエイリアシング用のフィルター９２、９４もパッシブの回路であり、スイッチングミキサー８０も演算増幅器などの駆動回路を有しない回路であり、ハイパスフィルター７６、７８もパッシブの回路となってしまう。従って、外乱に弱く、信号の情報伝達に不安要素があるという問題がある。
【００９９】
この点、図５の第１の構成例では、Ｑ／Ｖ変換回路６２、６４のオフセットは、ゲイン調整アンプ７２、７４のハイパスフィルター特性により除去される。従って、ＤＳＰ部１１０等の後段の回路から見ると、ゲイン調整アンプ７２、７４のゲイン設定に依らずに、ゲイン調整アンプ７２、７４のオフセットだけが見えるようになる。また、ゲイン調整アンプ７２、７４で設定されたゲインごとにオフセット調整を行う必要がなくなり、処理の簡素化を図れる。また前述のように、Ｑ／Ｖ変換回路６２、６４の１／ｆノイズは、ゲイン調整アンプ７２、７４のハイパスフィルター特性により除去され、ゲイン調整アンプ７２、７４の１／ｆノイズは、スイッチングミキサー８０の周波数変換とフィルター９２、９４のローパスフィルター特性により除去される。従って、Ａ／Ｄ変換回路１００の入力段ではアクティブ回路で発生する１／ｆノイズが見えない構成となり、低周波帯域でのノイズが重要視される検出装置の回路構成として、最適な構成となる。
【０１００】
４．駆動回路の詳細な構成
図１４に本実施形態の駆動回路３０の詳細な構成例を示す。
【０１０１】
増幅回路３２は、ローパスフィルター特性をもつ積分型の電流−電圧変換回路であり、演算増幅器ＯＰＥ、キャパシターＣＥ、抵抗素子ＲＥを有する。演算増幅器ＯＰＥの非反転入力端子（第１の入力端子）は所定電位（例えばＡＧＮＤ）に設定され、反転入力端子（第２の入力端子）には振動子１０からの信号ＤＩが入力される。キャパシターＣＥ及び抵抗素子ＲＥは、増幅回路３２の出力ノードと演算増幅器ＯＰＥの反転入力端子のノードとの間に設けられる。
【０１０２】
ゲイン制御回路４０（ＡＧＣ）は、発振定常状態において、ループゲインが１になるようにゲインを自動調整する回路であり、全波整流器４２、積分器４４を有する。なお、ゲイン制御回路４０に、発振状態を検出する発振検出器を含ませてもよい。
【０１０３】
全波整流器４２は、増幅回路３２の出力信号ＤＶを全波整流する回路であり、演算増幅器ＯＰＦ、抵抗素子ＲＦ１、ＲＦ２、コンパレーターＣＰ３、スイッチ素子ＳＦ１、ＳＦ２、インバーター回路ＩＮＶを有する。
【０１０４】
抵抗素子ＲＦ１は、信号ＤＶのノードと演算増幅器ＯＰＦの反転入力端子のノードとの間に設けられ、抵抗素子ＲＦ２は、演算増幅器ＯＰＦの出力ノードと反転入力端子のノードとの間に設けられる。
【０１０５】
スイッチ素子ＳＦ１は、演算増幅器ＯＰＦの出力ノードと積分器４４の入力ノードとの間に設けられ、スイッチ素子ＳＦ２は、信号ＤＶのノードと積分器４４の入力ノードとの間に設けられる。そしてスイッチ素子ＳＦ１、ＳＦ２は、信号ＤＶの電圧と所定電位の電圧とを比較するコンパレーターＣＰ３の出力信号に基づいて、排他的にオン・オフ制御される。これにより信号ＤＲは、信号ＤＶを全波整流した信号になる。
【０１０６】
積分器４４は、全波整流器４２により全波整流された信号ＤＲの積分処理を行う回路であり、演算増幅器ＯＰＧ、抵抗素子ＲＧ、キャパシターＣＧを有する。演算増幅器ＯＰＧの非反転入力端子は所定電圧ＶＲ３に設定される。抵抗素子ＲＧは積分器４４の入力ノードと演算増幅器ＯＰＧの反転入力端子のノードとの間に設けられ、キャパシターＣＧは、演算増幅器ＯＰＧの出力ノードと反転入力端子のノードとの間に設けられる。ゲイン制御回路４０の出力信号である積分器４４の出力信号は、制御電圧ＤＳとして、駆動信号出力回路５０のコンパレーターＣＰ１に供給される。
【０１０７】
駆動信号出力回路５０を構成するコンパレーターＣＰ１は、非反転入力端子が所定電位（例えばＡＧＮＤ）に設定され、反転入力端子に増幅回路３２からの信号ＤＶが入力される。そして信号ＤＶを２値化した矩形波の駆動信号ＤＱを出力する。矩形波の駆動信号ＤＱを振動子１０に出力しても、振動子１０が持つ周波数フィルター作用によって不要な高調波が低減され、目的とする周波数（共振周波数）の駆動信号を得ることが可能になる。このコンパレーターＣＰ１は、差動部と、差動部に接続された出力部を有する。そして、ゲイン制御回路４０（積分器）からの制御電圧ＤＳは、コンパレーターＣＰ１の出力部の電源電圧（高電位側電源電圧）として供給される。これにより、コンパレーターＣＰ１が出力する駆動信号ＤＱの振幅は、ゲイン制御回路４０の制御電圧ＤＳに応じて変化するようになり、発振定常状態においてループゲインを１にするゲイン制御が実現される。なお、駆動信号出力回路５０は、矩形波ではなく正弦波の駆動信号ＤＱを出力する回路であってもよい。
【０１０８】
同期信号出力回路５２は、コンパレーターＣＰ２と位相調整回路５４（移相器）を有する。コンパレーターＣＰ２は、非反転入力端子が所定電位（例えばＡＧＮＤ）に設定され、反転入力端子に増幅回路３２からの信号ＤＶが入力される。そして信号ＤＶを２値化した信号ＳＤＥＴを出力する。位相調整回路５４は、スイッチングミキサー８０での同期検波が適切に行われるように、信号ＳＤＥＴの位相を調整して、同期信号ＳＹＣとして検出回路６０のスイッチングミキサー８０に出力する。
【０１０９】
なお駆動回路３０の構成は図１４の構成に限定されず、種々の変形実施が可能である。例えば図１４では、駆動信号出力回路５０が、矩形波の駆動信号ＤＱを出力するコンパレーターＣＰ１により構成されているが、駆動信号出力回路５０を、正弦波の駆動信号ＤＱを出力するゲインアンプ等により構成してもよい。この場合には、ゲイン制御回路４０からの制御電圧ＤＳに基づいて、ゲインアンプのゲインを制御することで、駆動信号ＤＱの振幅を制御すればよい。また図１４では、駆動信号出力回路５０のコンパレーターＣＰ１と同期信号出力回路５２のコンパレーターＣＰ２とが別体の回路として示されているが、これに限定されるものではない。例えばコンパレーターＣＰ１とＣＰ２とでその差動部が共用される複合型のコンパレータを用いてもよい。
【０１１０】
また本実施形態のジャイロセンサー５１０（センサー）は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図１５は移動体の一具体例としての自動車２０６を概略的に示す。自動車２０６には振動子１０及び検出装置２０を有するジャイロセンサー５１０が組み込まれる。ジャイロセンサー５１０は車体２０７の姿勢を検出することができる。ジャイロセンサー５１０の検出信号は車体姿勢制御装置２０８に供給されることができる。車体姿勢制御装置２０８は例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり個々の車輪２０９のブレーキを制御したりすることができる。その他、こういった姿勢制御は二足歩行ロボットや航空機、ヘリコプター等の各種移動体で利用されることができる。姿勢制御の実現にあたってジャイロセンサー５１０は組み込まれることができる。
【０１１１】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（センサー、物理量トランスデューサー、物理量、第１の入力端子、第２の入力端子等）と共に記載された用語（ジャイロセンサー、振動子、角速度情報、非反転入力端子、反転入力端子等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、検出装置やセンサーや電子機器の構成、振動子の構造等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１１２】
ＯＰＡ１、ＯＰＡ２、ＯＰＢ１、ＯＰＢ２  演算増幅器、
ＣＡ１、ＣＡ２、ＣＢ１１、ＣＢ１２、ＣＢ２１、ＣＢ２２  キャパシター、
ＲＡ１、ＲＡ２、ＲＢ１、ＲＢ２  抵抗素子、
ＳＷ１〜ＳＷ２２  スイッチ素子、ＳＹＣ  同期信号、
ＲＤ１、ＲＤ２  抵抗素子、
ＣＤ１、ＣＤ２、ＣＥ１、ＣＥ２、ＣＦ１、ＣＦ２  キャパシター、
ＯＰＥ、ＯＰＦ、ＯＰＧ  演算増幅器、ＣＰ１、ＣＰ２、ＣＰ３  コンパレーター、
ＣＥ、ＣＧ  キャパシター、ＲＥ、ＲＦ１、ＲＦ２、ＲＧ  抵抗素子、
ＳＦ１、ＳＦ２  スイッチ素子、
１０  振動子、２０  検出装置、３０  駆動回路、３２  増幅回路、
４０  ゲイン制御回路、４２  全波整流器、４４  積分器、
５０  駆動信号出力回路、５２  同期信号出力回路、５４  位相調整回路、
６０  検出回路、６２、６４  Ｑ／Ｖ変換回路、７２、７４  ゲイン調整アンプ、
８０  スイッチングミキサー、９２、９４  フィルター、
１００  Ａ／Ｄ変換回路、１１０  ＤＳＰ部、
１１２、１１４  第１、第２のサンプラ回路、
４１２、４１４  第１、第２のサンプラ回路、
２０６  移動体（自動車）、２０７  車体、２０８  車体姿勢制御装置、車輪２０９、
２６０  離散型Ｑ／Ｖ変換回路、２７０  Ａ／Ｄ変換回路、２８０  ＤＳＰ部、
３６２、３６４  Ｑ／Ｖ変換回路、３６６  差動増幅回路、
３６７  ハイパスフィルター、３６８  ＡＣアンプ、３７０  オフセット調整回路、
３８０  同期検波回路、３８２  ローパスフィルター、３８４  ゲイン調整アンプ、
３８６  ＤＣアンプ、３８８  ＳＣＦ、３９０  Ａ／Ｄ変換回路、３９２  ＤＳＰ部、
５００  電子機器、５１０  ジャイロセンサー、５２０  処理部、５３０  メモリー、
５４０  操作部、５５０  表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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