(57)【要約】【課題】少ない素子で半導体集積回路を保護するＥＳＤ保護回路を提案する。【解決手段】本実施形態のＥＳＤ保護回路は、バイポーラトランジスタ１１，１２から形成されるＳＣＲ２１と、電界効果トランジスタＭＰＨ，ＭＰＬから形成され、ＳＣＲ２１に対するトリガを出力するトリガ回路２０と、を含んでいる。電界効果トランジスタＭＰＨのゲートは、第１のノードに接続され、電界効果トランジスタＭＰＨの電流経路の一端は、第４のノードに接続され、電界効果トランジスタＭＰＨの電流経路の他端は、電界効果トランジスタＭＰＬの電流経路の一端に接続される。電界効果トランジスタＭＰＬのゲートは、第３のノードに接続され、電界効果トランジスタＭＰＬの電流経路の一端は、ＳＣＲ２１に接続される。【選択図】図２
2014053497.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧が印加される第１のノードと、
前記第１の電源電圧より低い第２の電源電圧が印加される第２のノードと、
前記第１の電源電圧と前記第２の電源電圧との間の大きさの第３の電源電圧が印加される第３のノードと、
信号が供給される第４のノードと、
前記第４のノードに接続された第１のエミッタと、第１のコレクタと、第１のベースとを有する第１導電型の第１のバイポーラトランジスタ、及び、前記第２のノードに接続された第２のエミッタと、前記第１のベースに接続された第２のコレクタと、前記第１のコレクタに接続された第２のベースを有する第２の導電型の第２のバイポーラトランジスタ、を含むシリコン制御整流素子と、
前記第１のノードに接続された第１のゲートと、前記第４のノードに接続された第１の電流経路の一端とを有する第３導電型の第１の電界効果トランジスタ、及び、前記第３のノードに接続された第２のゲートと、前記第１の電界効果トランジスタの第１の電流経路の他端に接続された第２の電流経路の一端と、前記第２のベースに接続された前記第２の電流経路の他端を有する前記第３導電型の第２の電界効果トランジスタ、及び、前記第１及び第２の電界効果トランジスタのバックゲートにカソードが接続され、前記第４のノードにアノードが接続された第１のダイオード、を含むトリガ回路と、
前記第１及び第２の電界効果トランジスタのバックゲートと前記第１のノードとの間に接続される第１の抵抗素子と、
前記第２のノード及び前記第２のベース間に接続される第２の抵抗素子と、
前記第２のノードに接続されるアノード及び前記第４のノードに接続されるカソードを有する第２のダイオードを
を具備し、
前記第１の電源電圧は、前記第１及び前記第２の電界効果トランジスタの耐圧より大きいことを特徴とするＥＳＤ保護回路。
【請求項２】
第１のノードと、
第２のノードと、
第３のノードと、
第４のノードと、
前記第４のノードに接続された第１のエミッタと、前記第２のノードに接続された第１のコレクタと、第１のベースとを有する第１導電型の第１のバイポーラトランジスタ、及び、前記第２のノードに接続された第２のエミッタと、前記第１のベースに接続された第２のコレクタと、前記第１のコレクタに接続された第２のベースとを有する第２の導電型の第２のバイポーラトランジスタ、を含むシリコン制御整流素子と、
前記第１のノードに接続された第１のゲートと、前記第４のノードに接続された第１の電流経路の一端とを有する第３導電型の第１の電界効果トランジスタ、及び、前記第３のノードに接続された第２のゲートと、前記第１の電界効果トランジスタの第１の電流経路の他端に接続された第２の電流経路の一端と、前記第２のベースに接続された前記第２の電流経路の他端とを有する前記第３導電型の第２の電界効果トランジスタ、及び、前記第１及び第２の電界効果トランジスタのバックゲートにカソードが接続され、前記第４のノードにアノードが接続された第１のダイオード、を含むトリガ回路と、
を具備することを特徴とするＥＳＤ保護回路。
【請求項３】
前記第１及び第２の電源効果トランジスタの耐圧は、前記第１のノードに印加される第１の電源電圧より小さいことを特徴とする請求項２に記載のＥＳＤ保護回路。
【請求項４】
前記第１及び第２の電界効果トランジスタのバックゲートと前記第１のノードとの間に接続される第１の抵抗素子と、
前記第２のベースと前記第２のノードとの間に接続される第２の抵抗素子と、
前記第１のベースと前記第１のノードとの間に接続される第３の抵抗素子を、
さらに具備することを特徴とする請求項２又は３に記載のＥＳＤ保護回路。
【請求項５】
前記第２のノードに接続されるアノード及び前記第４のノードに接続されるカソードを有する第２のダイオードを、さらに具備することを特徴とする請求項２乃至４のいずれか１項に記載のＥＳＤ保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＥＳＤ（Electro Static Discharge）保護回路に関する。
【背景技術】
【０００２】
半導体回路のＥＳＤ破壊を防ぐために、ＥＳＤ保護回路が、半導体回路内に設けられている。
【０００３】
半導体回路を形成する素子（例えば、電界効果トランジスタ）の微細化が推進される中、ＥＳＤ保護回路の回路構成に関して、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第４００８７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
少ない素子数で、半導体集積回路を保護することが可能なＥＳＤ保護回路を提案する。
【課題を解決するための手段】
【０００６】
本実施形態のＥＳＤ保護回路は、第１のノードと、第２のノードと、第３のノードと、第４のノードと、前記第４のノードに接続された第１のエミッタと、前記第２のノードに接続された第１のコレクタと、第１のベースとを有する第１導電型の第１のバイポーラトランジスタ、及び、前記第２のノードに接続された第２のエミッタと、前記第１のベースに接続された第２のコレクタと、前記第１のコレクタに接続された第２のベースとを有する第２の導電型の第２のバイポーラトランジスタ、を含むシリコン制御整流素子と、前記第１のノードに接続された第１のゲートと、前記第４のノードに接続された第１の電流経路の一端とを有する第３導電型の第１の電界効果トランジスタ、及び、前記第３のノードに接続された第２のゲートと、前記第１の電界効果トランジスタの第１の電流経路の他端に接続された第２の電流経路の一端と、前記第２のベースに接続された前記第２の電流経路の他端とを有する前記第３導電型の第２の電界効果トランジスタ、及び、前記第１及び第２の電界効果トランジスタのバックゲートにカソードが接続され、前記第４のノードにアノードが接続された第１のダイオード、を含むトリガ回路と、を含む。
【図面の簡単な説明】
【０００７】
【図１】ＥＳＤ保護回路を含む半導体回路の一例を示す図。
【図２】第１の実施形態のＥＳＤ保護回路の構成例を示す図。
【図３】第１の実施形態のＥＳＤ保護回路の動作を説明するための図。
【図４】第２の実施形態のＥＳＤ保護回路の構成例を示す図。
【図５】実施形態のＥＳＤ保護回路の変形例を示す図。
【発明を実施するための形態】
【０００８】
［実施形態］  
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【０００９】
（１）  第１の実施形態  
図１乃至図３を参照して、第１の実施形態のＥＳＤ（Electro Static Discharge）保護回路について説明する。
【００１０】
（構成）  
図１及び図２を用いて、第１の実施形態のＥＳＤ保護回路の構成について、説明する。
【００１１】
図１は、本実施形態のＥＳＤ回路が用いられる半導体回路（例えば、半導体集積回路）を模式的に示す図である。
【００１２】
図１に示されるように、半導体集積回路（以下、ＬＳＩと表記する）１００の内部回路５には、複数のパッド（外部接続端子）６０，６１，６２，６３が接続されている。
【００１３】
内部回路５は、所定の動作又は機能が実行可能なように、複数のＮ型（第４導電型）の電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）Ｔ１、及び、複数のＰ型（第３導電型）の電界効果トランジスタＴ２を用いて、形成されている。  
複数のパッド６０，６１，６２，６３のうち、パッド６０，６２，６３は、外部からの電源電圧及びグランド電圧を内部回路５に供給するためのパッドである。複数のパッド６０，６１，６２，６３のうち、パッド６１は、内部回路５に対する信号の入出力用のＩ／Ｏパッドである。
【００１４】
パッド６０，６２，６３は、電源線及びグランド線７０，７２，７３を介して、内部回路５に接続されている。パッド６１は、信号線７１を介して、内部回路５に接続されている。
【００１５】
以下では、電源電圧が印加されるパッド（電源パッド）と電源線とから形成されるノードを、電源ノードとそれぞれよぶ。グランド電圧が印加されるパッド（グランドパッド）とグランド線とから形成されるノードのことを、グランドノードとよぶ。また、信号の入出力用のパッド６１と信号線７１とから形成されるノードのことを、信号ノード（又はＩ／Ｏノード）とよぶ。
【００１６】
電源ノード６０，６２，７０，７２は、例えば、内部回路５に接続されている。信号ノード６１，７１は、例えば、内部回路５内の入出力回路５１に接続されている。例えば、内部回路５は、電源ノードからの電源電圧が印加される電源回路を含む場合がある。
【００１７】
本実施形態のＥＳＤ保護回路１は、内部回路５と共通のチップ上に設けられている。ＥＳＤ保護回路１は、内部回路５と共通のパッド６０，６１，６２，６３に接続されている。
【００１８】
図１において、図示の簡略化のため、１つの内部回路５がＬＳＩ１００内に設けられた例が示されているが、２以上の内部回路５が、１つのＬＳＩ１００内に設けられてもよい。図１において、図示の簡略化のため、４つのパッド６０，６１，６２，６３が１つの内部回路５に対して設けられた例が示されているが、内部回路５の構成に応じて、異なる機能を有する５つ以上のパッドが設けられてもよい。また、図１において、１つのＥＳＤ保護回路１が、１つの内部回路５に設けられた例が示されているが、内部回路５及びパッド６０，６１，６２，６３の構成に応じて、複数のＥＳＤ保護回路１が、１つの内部回路５に設けられてもよい。
【００１９】
図２は、本実施形態のＥＳＤ保護回路１の回路構成を示す等価回路図である。
【００２０】
例えば、ＬＳＩ１００の通常動作時、パッド６０に、電源電圧ＶＤＤＨが印加され、パッド６２に、電圧ＶＤＤＨとは異なる大きさの電圧ＶＤＤＬが印加される。これらの０Ｖより大きい電源電圧ＶＤＤＨ，ＶＤＤＬが、ＬＳＩ１００がユーザーによって駆動されているとき（ＬＳＩ１００の通常動作時）、内部回路５を駆動させるための電圧として、ＥＳＤ保護回路１が接続された電源線７０，７２に印加される。
【００２１】
また、パッド６３には、グランド電圧が印加され、内部回路３の駆動時に、ＥＳＤ保護回路１が接続された信号線７３に印加されている。
【００２２】
本実施形態のＥＳＤ保護回路１は、シリコン制御整流素子（SCR: Silicon Controlled Rectifier）を用いたＥＳＤ保護回路である。
【００２３】
本実施形態のＥＳＤ保護回路１は、トリガ回路２０とＳＣＲ２１とから形成されている。トリガ回路２０は、第１及び第２の電界効果トランジスタＭＰＨ，ＭＰＬ及びダイオード１９を含んでいる。ＳＣＲ２１は、第１及び第２のバイポーラトランジスタ（ＢＪＴ：Bipolar Junction Transistor）１１，１２を含んでいる。また、本実施形態において、ＥＳＤ保護回路１が、抵抗素子ＲＮＷ，ＲＢとダイオード１５とをさらに含む回路構成について説明する。
【００２４】
トリガ回路２０を形成する２つの電界効果トランジスタＭＰＨ，ＭＰＬは、Ｐ型のＭＯＳトランジスタＭＰＨ，ＭＰＬである。例えば、電界効果トランジスタＭＰＨ，ＭＰＬは、エンハンスメント型である。
【００２５】
第１のＰ型ＭＯＳトランジスタＭＰＨのゲートは、電源電圧ＶＤＤＨが印加される第１の電源ノード（第１のノード）６０，７０に、接続されている。第１のＰ型ＭＯＳトランジスタＭＰＨの電流経路の一端（ソース）は、信号ノード（第４のノード）６１，７１に直接接続されている。
【００２６】
第２のＰ型ＭＯＳトランジスタＭＰＬのゲートは、電源電圧ＶＤＤＨより低い電源電圧ＶＤＤＬが印加される第２の電源ノード（第３のノード）６２，７２に、接続されている。第２のＰ型ＭＯＳトランジスタＭＰＬの電流経路の一端（ソース）は、第１のＰ型ＭＯＳトランジスタＭＰＨの電流経路の他端（ドレイン）に接続されている。  
第２のＰ型ＭＯＳトランジスタＭＰＬの電流経路の他端（ドレイン）は、抵抗素子ＲＢを経由して、グランドノード（第２のノード）６３，７３に接続されている。また、第２のＰ型ＭＯＳトランジスタＭＰＬの電流経路の他端は、後述のＳＣＲ２１に接続されている。
【００２７】
第１及び第２のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬが設けられるウェル領域（図示せず）は、リミッタ抵抗としての抵抗素子ＲＮＷを経由して、電源ノード６０，７０に接続される。抵抗素子ＲＮＷは、第１及び第２のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬのバックゲート（基板端子）と電源ノード６０，７０との間に接続されている。
【００２８】
抵抗素子ＲＮＷは、例えば、ウェル領域（又は半導体基板）内の拡散層（不純物半導体層）や半導体基板上のシリコン層によって、形成される。
【００２９】
また、第１のＰ型ＭＯＳトランジスタＭＰＨが設けられるＮ型ウェル領域と第１のＰ型ＭＯＳトランジスタＭＰＨのソース／ドレインとしてのＰ型拡散層との間に、ダイオード１９が形成される。
【００３０】
このように、ＥＳＤ保護回路１内のトリガ回路２０は、スタックされた（電流経路が直列接続された）２つのＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬを用いて形成されている。  
トリガ回路２０内のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬの耐圧（絶対値）は、ＬＳＩ１００の通常動作時に高電圧側の電源ノード６０，７０に印加される電源電圧ＶＤＤＨの大きさより小さい。
【００３１】
ＳＣＲ２１は、ＰＮＰ型（第１導電型）バイポーラトランジスタ１１とＮＰＮ型（第２導電型）バイポーラトランジスタ１２とを含んでいる。
【００３２】
ＰＮＰ型バイポーラトランジスタ１１のエミッタは、信号ノード６１，７１に接続されている。  
ＰＮＰ型バイポーラトランジスタ１１のベースは、ＮＰＮ型バイポーラトランジスタ１２のコレクタに接続されている。ＰＮＰ型バイポーラトランジスタ１１のベースとＮＰＮ型バイポーラトランジスタ１２のコレクタとによって、接続ノード（接続点）ｎｄ２が形成される。
【００３３】
ＰＮＰ型バイポーラトランジスタ１１のコレクタは、ＮＰＮ型バイポーラトランジスタのベースに接続されている。ＰＮＰ型バイポーラトランジスタ１１のコレクタとＮＰＮ型バイポーラトランジスタ１２のベースとによって、接続ノード（接続点）ｎｄ１が形成される。  
ＰＮＰ型バイポーラトランジスタ１１のコレクタは、Ｐ型ＭＯＳトランジスタＭＰＬのドレインに接続されている。ＰＮＰ型バイポーラトランジスタ１１のコレクタは、抵抗素子ＲＢを経由して、グランドノード６３，７３に接続されている。
【００３４】
ここで、抵抗素子ＲＢは、ＥＳＤ保護回路１内又は内部回路５に対するノイズを低減できるように、及び、ＥＳＤ保護回路１内の素子のラッチアップを抑制できるように、所定の大きさの抵抗値を有するように形成される。これによって、ＥＳＤ保護回路１及び内部回路５の動作を安定化できる。例えば、抵抗素子ＲＢは、ＳＣＲ２１及び内部回路５の特性に応じて、１００Ω程度（例えば、９０Ω〜１１０Ω程度）の抵抗値を有している。抵抗素子ＲＢは、例えば、半導体基板内の拡散層、又は、半導体基板上のポリシリコン層によって、形成されている。
【００３５】
ＳＣＲ２１は、トリガ回路２０からＳＣＲ２１に供給される電流（トリガ電流）によって、アクティブ状態にされる、又は、非アクティブ状態が維持される。
【００３６】
また、ＥＳＤ保護回路１において、ダイオード１５が、信号ノード６１，７１とグランドノード６３，７３との間に接続されている。ダイオード１５は、ＳＣＲ２１に対して並列に接続されている。ダイオード１５のカソードが信号ノード６１，７１に接続され、ダイオード１５のアノードがグランドノード６３，７３に接続されている。  
ダイオード１５は、ＥＳＤ保護用のダイオードである。以下では、ダイオード１５のことを、ＥＳＤ保護ダイオードともよぶ。
【００３７】
ＥＳＤ保護回路１内のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬは、内部回路５内の構成要素としてのＭＯＳトランジスタＴ１，Ｔ２と共通の製造工程で、同じ半導体基板上に、実質的に同時に形成される。ＥＳＤ保護回路１内のＭＯＳトランジスタＭＰＨ，ＭＰＬは、内部回路５内のＭＯＳトランジスタＴ１，Ｔ２と同じ耐圧（絶縁耐圧、表面耐圧、又は、接合耐圧など）を有している。例えば、内部回路５内のトランジスタＴ１，Ｔ２が、１．８Ｖ程度の耐圧を有する場合、ＥＳＤ保護回路１内のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬも１．８Ｖ程度の耐圧を有している。内部回路５において、１．８Ｖの耐圧を有するトランジスタは、１．８Ｖ以下の電圧で駆動される。
【００３８】
内部回路５が、２種類以上の耐圧のＭＯＳトランジスタを用いて形成されている場合、トリガ回路２０内のＭＯＳトランジスタＭＰＨ，ＭＰＬの耐圧が、内部回路５内のＭＯＳトランジスタの耐圧と同じ大きさであれば、トリガ回路２０内のＭＯＳトランジスタＭＰＨ，ＭＰＬの耐圧は、互いに異なっていてもよい。
【００３９】
例えば、ＬＳＩの製造コストの低減のために、１．８Ｖ程度の電圧で駆動されるＭＯＳトランジスタ（１．８Ｖ程度の耐圧のトランジスタ）が、３．３Ｖの電圧で駆動される入出力回路に設けられる場合がある。
【００４０】
例えば、高電源電圧側のパッド６０に印加される電源電圧ＶＤＤＨとして、３．３Ｖ程度の電圧が用いられ、低電源電圧側のパッド６２に印加される電源電圧ＶＤＤＬとして、１．８Ｖ程度の電圧が用いられている。電源電圧ＶＤＤＬの大きさは、ＥＳＤ保護回路及び入出力回路のＭＯＳトランジスタの耐圧と実質的に同じ大きさである。
【００４１】
ＬＳＩの通常動作時、ＥＳＤ保護回路１内の電界効果トランジスタＭＰＨ，ＭＰＬの耐圧より大きい電源電圧ＶＤＤＨが、ＥＳＤ保護回路１内の少なくとも１つの電界効果トランジスタＭＰＨ，ＭＰＬに印加される。
【００４２】
本実施形態のＥＳＤ保護回路１は、トレラント型Ｉ／Ｏ保護回路であり、Ｉ／Ｏパッド６１に生じたＥＳＤから内部回路５及び入出力回路５１を保護するために、ＬＳＩ１００内に設けられている。
【００４３】
（動作）  
図３を用いて、第１の実施形態のＥＳＤ保護回路１の動作について、説明する。図３は、本実施形態のＥＳＤ保護回路の動作を説明するための模式図である。
【００４４】
図３の（ａ）を用いて、ＥＳＤがパッドに印加された場合における本実施形態のＥＳＤ保護回路１の動作（ＥＳＤ保護動作）を説明する。
【００４５】
図３の（ａ）に示されるように、半導体集積回路１００のチップがリードフレーム又はプリント基板に実装される前又は実装される時において、電源電圧及び信号電圧は、各パッド６０，６１，６２，６３に印加されていない。そして、ＬＳＩ１００のチップに対してＥＳＤが発生した場合、ＥＳＤ電圧ＶＥＳＤ（例えば、６Ｖ以上の電圧）がパッド６０，６１，６２，６３に印加される可能性がある。
【００４６】
正のＥＳＤ電圧ＶＥＳＤがＩ／Ｏパッド６１に印加された場合、ＥＳＤ電流ＩＥＳＤが信号ノード６１，７１に発生する。
【００４７】
電源電圧ＶＤＤＨ，ＶＤＤＬは電源パッド６０，６２に印加されていないため、トリガ回路２０内の２つのＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬにおいて、第１のＰ型ＭＯＳトランジスタＭＰＨのゲートに、０Ｖが印加された状態であり、第２のＰ型ＭＯＳトランジスタＭＰＬのゲートには、０Ｖが印加された状態である。
【００４８】
ＥＳＤ電圧ＶＥＳＤが信号線７１に印加された場合、信号線７１側の第１のＰ型ＭＯＳトランジスタＭＰＨのソースにＥＳＤ電圧ＶＥＳＤが印加される。また、信号ノード６１，７１側のＰ型ＭＯＳトランジスタの寄生ダイオード１９が、順バイアス状態となり、ウェル領域の電位が上昇する。この結果として、Ｐ型ＭＯＳトランジスタＭＰＨ，ＭＰＬにバックバイアスが印加される。
【００４９】
第１のＰ型ＭＯＳトランジスタＭＰＨのゲート−ソース間に、Ｐ型ＭＯＳトランジスタＭＰＨのしきい値電圧（絶対値）より大きい電圧が、印加される。これによって、ＥＳＤ電圧ＶＥＳＤが信号ノード６１，７１に印加された場合、信号線７１側のＰ型ＭＯＳトランジスタＭＰＨは、オンする。尚、ダイオード１９に起因するバックバイアスの印加に依存せずに、第１のＰ型ＭＯＳトランジスタＭＰＨのゲート−ソース間の電位差によって、オンする場合もある。
【００５０】
バックバイアスが印加されるとともに、オン状態の第１のＰ型ＭＯＳトランジスタＭＰＨを経由して、第２のＰ型ＭＯＳトランジスタＭＰＬのソースに、信号ノード６１，７１の電圧が印加される。Ｐ型ＭＯＳトランジスタＭＰＬのゲートの電位が０Ｖであるのに対して、第２のＰ型ＭＯＳトランジスタＭＰＬのソースの電位は、上昇する。
【００５１】
そのため、第２のＰ型ＭＯＳトランジスタＭＰＬに関しても、第２のＰ型ＭＯＳトランジスタＭＰＬのゲート−ソース間に、ＭＯＳトランジスタＭＰＬのしきい値電圧の絶対値よりも大きい電圧が印加される。これによって、第２のＰ型ＭＯＳトランジスタＭＰＬがオンする。
【００５２】
このように、信号ノード６１，７１におけるＥＳＤの発生時、エンハンスメント型の第１及び第２のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬは、オフ状態からオン状態へ移行する。この結果として、ＥＳＤ保護回路１内のトリガ回路２０が、ＥＳＤの発生と実質的に同時に、駆動される。
【００５３】
トリガ回路２０内のオン状態のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬのチャネルを経由して、ＥＳＤ電流ＩＥＳＤの一部の電流Ｉ１が、ＳＣＲ２１内のＮＰＮ型バイポーラトランジスタ１２のベースに、供給される。
【００５４】
トリガ回路２０内のオン状態のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬからＳＣＲ２１に供給された電流Ｉ2が、ＳＣＲ２１のトリガ電流となって、ＳＣＲ２１の駆動が開始する。
【００５５】
駆動状態（アクティブ状態）のＳＣＲ２１は、信号ノード６１，７１のＥＳＤ電流ＩＥＳＤを取り込む。ＳＣＲ２１を形成する２つのバイポーラトランジスタ１１，１２の駆動力によって、ＥＳＤ電流ＩＥＳＤの大部分の電流Ｉ1が、ＳＣＲ２１内に形成されたクランプパスを経由して、信号線７１からグランド線７３に放出される。それゆえ、ＥＳＤ保護回路１によって、ＥＳＤ電圧ＶＥＳＤ及びＥＳＤ電流ＩＥＳＤが、内部回路５内に供給されるのを、防止できる。  
したがって、内部回路５が、信号ノード６１，７１に生じた正電圧のＥＳＤから保護される。
【００５６】
Ｉ／Ｏパッド６１及び信号線７１に負のＥＳＤ電圧が印加された場合、ダイオード１５に順方向のバイアスが印加され、ダイオード１５がオンする。これによって、ダイオード１５を介して、信号ノード６１，７１とグランドノード６３，７３が導通する。オン状態（順バイアス状態）のダイオード１５によって、負のＥＳＤ電圧ＶＥＳＤに起因するＥＳＤ電流ＩＥＳＤが、信号線７１からグランド線７３に放出される。  
これによって、内部回路５が、負電圧のＥＳＤから保護される。
【００５７】
尚、ＥＳＤは数ｎｓｅｃ〜数百ｎｓｅｃ程度の時間の瞬間現象である。また、ＥＳＤ電流ＩＥＳＤの大部分は、ＳＣＲ２１によってグランド線７３に放出される。そのため、発生したＥＳＤ電圧ＶＥＳＤ及びそれに起因するＥＳＤ電流ＩＥＳＤが、ＥＳＤ保護回路１内のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬの耐圧以上の大きさであっても、ＭＯＳトランジスタＭＰＨ，ＭＰＬがＥＳＤによって破壊されることはほとんど無い。
【００５８】
図３の（ａ）に示されるように、本実施形態のＥＳＤ保護回路１は、ＬＳＩ１００内の内部回路５がＥＳＤによって破壊されるのを、防止できる。
【００５９】
図３の（ｂ）は、ＬＳＩ１００及び内部回路５が駆動されている場合（例えば、ユーザーの使用時）における本実施形態のＥＳＤ保護回路１の動作を説明するための図である。
【００６０】
ユーザーの使用時などのＬＳＩ１００の通常動作において、電源ノード６０，７０には、電源電圧ＶＤＤＨが印加され、電源ノード６２，７２には、電源電圧ＶＤＤＬが印加されている。グランドノード６３，７３に、グランド電圧ＶＳＳ（＝０Ｖ）が印加されている。
【００６１】
信号ノード６１，７１には、チップの外部から内部回路５への信号／データ、内部回路５からチップの外部への信号／データに応じて、Ｈレベル又はＬレベルに対応した電圧が印加されている。
【００６２】
ここで、ＬＳＩ１００の電源電圧ＶＤＤＨに、３．３Ｖの電圧が用いられ、電源電圧ＶＤＤＬに、１．８Ｖの電圧が用いられた場合について、述べる。例えば、信号ノード６１，７１に供給される信号レベルにおいて、Ｈレベルの信号レベルは、１．８Ｖ〜３．３Ｖの電圧に対応し、Ｌレベルの信号レベルは、０Ｖ〜１．８Ｖの電圧に対応している。Ｐ型ＭＯＳトランジスタＭＰＨ，ＭＰＬの耐圧は、１．８Ｖ程度とする。
【００６３】
信号ノード６１，７１に、Ｈレベルの信号（ここでは、３．３Ｖの電圧）が供給されている場合、トリガ回路２０のＰ型ＭＯＳトランジスタＭＰＨのゲートに印加されている電圧ＶＤＤＨが３．３Ｖであるため、信号線７１側のＰ型ＭＯＳトランジスタＭＰＨのゲート−ソース間の電位差は、実質的にゼロである。また、Ｈレベルの信号レベルが、３．３Ｖの電源電圧ＶＤＤＨより小さい１．８Ｖとした場合、Ｐ型ＭＯＳトランジスタＭＰＨのゲート−ソース間の電位差は、１．５Ｖ程度である。
【００６４】
したがって、Ｈレベルの信号が信号ノードに印加されている場合、Ｐ型ＭＯＳトランジスタＭＰＨのゲート−ソース間に印加される電位差（３．３Ｖ−３．３Ｖ）は、Ｐ型ＭＯＳトランジスタＭＰＨの耐圧の範囲内に収まっている。
【００６５】
Ｐ型ＭＯＳトランジスタＭＰＨに、バックバイアスとしての電源電圧ＶＤＤＨが、抵抗素子ＲＮＷを経由して、印加されている。ウェル抵抗ＲＮＷの抵抗値が調整されることによって、Ｐ型ＭＯＳトランジスタＭＰＨのゲート−バックゲート（ウェル領域／半導体基板）間の電位差は、トランジスタＭＰＨの耐圧の範囲内に収まるように、小さくされている。例えば、抵抗素子ＲＮＷの電圧降下を無視した場合、Ｐ型ＭＯＳトランジスタＭＰＨが設けられたウェル領域には、３．３Ｖの電圧が、トランジスタに対するバックバイアスとして印加される。それゆえ、Ｐ型ＭＯＳトランジスタＭＰＨのゲート−バックゲートの電位差（３．３Ｖ−３．３Ｖ）は、トランジスタＭＰＨの耐圧の範囲内に収まる。
【００６６】
第２のＰ型ＭＯＳトランジスタＭＰＬのゲートに、１．８Ｖ程度の電源電圧ＶＤＤＬが印加される。第２のＰ型ＭＯＳトランジスタＭＰＬに印加されるバックバイアスは、第１のＰ型ＭＯＳトランジスタＭＰＨに印加されるバックバイアスと同程度の大きさである。それゆえ、Ｐ型ＭＯＳトランジスタＭＰＬのゲート−バックゲート間の電位差（例えば、３．３Ｖ−１．８Ｖ）は、Ｐ型ＭＯＳトランジスタＭＰＬの耐圧の範囲内に収まっている。尚、Ｐ型ＭＯＳトランジスタＭＰＬのゲート−バックゲート間の電位差によって、ＭＯＳトランジスタＭＰＬがオンする場合がある。
【００６７】
グランドノード６３，７３にドレインが接続された第２のＰ型ＭＯＳトランジスタＭＰＬにおいて、第２のＰ型ＭＯＳトランジスタＭＰＬのゲート−ドレイン間の電位差は、１．８Ｖ程度である。それゆえ、ＭＯＳトランジスタＭＰＬのゲート−ドレイン間の電位差は、ＭＯＳトランジスタＭＰＬの耐圧の範囲内に収まっている。
【００６８】
ここで、本実施形態のＥＳＤ保護回路１において、第１のＰ型ＭＯＳトランジスタＭＰＨのドレインとグランドノード６３，７３との間の第２のＰ型ＭＯＳトランジスタＭＰＬに関して、Ｐ型ＭＯＳトランジスタＭＰＬのソースの電位は、ＬＳＩ１００の通常動作時、電圧ＶＤＤＬとトランジスタＭＰＬのしきい値電圧ＶｔｈＰとの和に実質的に等しい電圧（ＶＤＤＬ＋｜ＶｔｈＰ｜）程度に浮く（上昇する）。
【００６９】
それゆえ、Ｐ型ＭＯＳトランジスタＭＰＨのドレインの電位は、ＶＤＤＬ＋｜ＶｔｈＰ｜程度の電圧となり、Ｐ型ＭＯＳトランジスタＭＰＨのドレインは、例えば、１．８Ｖ以上の大きさになる。  
この結果として、第１のＰ型ＭＯＳトランジスタＭＰＨのゲート−ドレイン間の電位差、及び、第１のＰ型ＭＯＳトランジスタＭＰＨのソース−ドレイン間の電位差（３．３Ｖ−１．８Ｖ）は、トランジスタＭＰＨの耐圧の範囲内に収まる。例えば、ＭＯＳトランジスタＭＰＬのしきい値電圧ＶｔｈＰが０．３Ｖ（絶対値）である場合、Ｐ型ＭＯＳトランジスタＭＰＨのゲート−ドレイン間の電位差は、３．３Ｖ−（１．８Ｖ＋０．３Ｖ）＝１．５Ｖとなり、トランジスタの耐圧（１．８Ｖ）の範囲内に収まる。
【００７０】
また、第２のＰ型ＭＯＳトランジスタＭＰＬのゲート−ソース間の電位差（１．８Ｖ−１．８Ｖ）及びソース−ドレイン間の電位差（１．８Ｖ−０Ｖ）に関しても、トランジスタＭＰＬの耐圧の範囲内に収まる。
【００７１】
このように、Ｈレベルの信号が信号ノード６１，７１に供給されている状態において、ＥＳＤ保護回路１内のトランジスタＭＰＨ，ＭＰＬの端子間の電位差のそれぞれは、各端子に直接印加されている電圧より小さくなり、各トランジスタの耐圧の範囲内に収まる。
【００７２】
また、信号線７１側の第１のＰ型ＭＯＳトランジスタＭＰＨがオフ状態であるため、Ｈレベルの信号線７１とＬレベルのグランド線７３との間に電位差があっても、ＳＣＲ２１がオンする大きさの電流（トリガ電流）は、ＳＣＲ２１に供給されない。  
それゆえ、ＬＳＩ１００の通常動作時、信号ノード６１，７１の信号レベルが、“Ｈ”レベルである場合、ＳＣＲ２１が駆動することは無い。
【００７３】
信号ノード６１，７１にＬレベルの信号（例えば、０Ｖの電圧）が供給されている場合、信号ノード６１，７１側のＰ型ＭＯＳトランジスタＭＰＨのゲート−ソース間の電位差は、３．３Ｖ程度の電圧になる。但し、ゲートに印加された電圧によってＰ型ＭＯＳトランジスタＭＰＨは、フルバイアスのアキュムレート状態になっている。そのため、動作時にＥＳＤ（又は、ノイズによる過大な電圧）が生じなければ、Ｐ型ＭＯＳトランジスタＭＰＨの耐圧は、保障される。
【００７４】
アキュムレート状態の第１のＰ型ＭＯＳトランジスタＭＰＨを経由して、第２のＰ型ＭＯＳトランジスタＭＰＬの電流経路が、信号ノード６１，７１に接続される。  
第２のＰ型ＭＯＳトランジスタＭＰＬにおいて、電源電圧ＶＤＤＬ（１．８Ｖ程度）がトランジスタＭＰＬのゲートに印加された電源電圧ＶＤＤＬとバックバイアス（３．３Ｖ程度）との電位差に応じて、第２のＰ型ＭＯＳトランジスタＭＰＬが、オンする可能性がある。
【００７５】
トリガ回路２０内の２つのＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬを経由して、信号ノード６１，７１とグランドノード６２，６３とが導通状態となる可能性がある。しかし、信号ノード６３，７３の電位は、Ｌレベルであるため、信号ノード６１，７１とグランドノード６２，６３との電位差は小さい（実質的にゼロである）。
【００７６】
それゆえ、信号ノード６１，７１の信号レベルがＬレベルである場合、信号ノードの信号レベルがＨレベルである場合と同様に、ＳＣＲ２１に対するトリガとなる電流は、ＳＣＲ２１に供給されず、ＳＣＲ２１はオンしない。
【００７７】
尚、ＬＳＩ１００の通常動作時、ＥＳＤ保護回路１において、信号ノード６１，７１とグランドノード６３，７３との間のダイオード１５の電位差は、逆バイアス状態又は等電位状態となる。それゆえ、ダイオード１５を介して信号ノード６１，７１とグランドノード６３，７３との間を流れる電流は、非常に小さい。
【００７８】
図３の（ｂ）に示されるように、ＬＳＩ１００の通常動作時（ユーザー使用時）において、ＥＳＤ保護回路１内のトリガ回路２０が接続された各ノードに電圧が印加された状態であっても、トリガ回路２０は、ＳＣＲ２１を駆動させるトリガ電流を、ＳＣＲ２１に供給しない。  
それゆえ、本実施形態のＥＳＤ保護回路１が、ＬＳＩ１００の通常動作時に、内部回路５の動作に対して悪影響を及ぼすことはない。
【００７９】
本実施形態のＥＳＤ保護回路１は、ＬＳＩ１００の通常動作時、ＥＳＤ保護回路１のトリガ回路２０を形成するＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬの少なくとも１つに、トランジスタＭＰＨ，ＭＰＬの耐圧より大きい電圧が印加される。
【００８０】
本実施形態のＥＳＤ保護回路１において、トリガ回路２０内のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬにおける各端子間の電位差がＭＯＳトランジスタの耐圧の範囲内に収まるように、複数のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬの各端子間、及び、電源ノード６０，７０，６２，７２及びＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬ間が、接続されている。
【００８１】
これによって、ＥＳＤ保護回路１内のＭＯＳトランジスタＭＰＨ，ＭＰＬの耐圧が保障され、ＭＯＳトランジスタＭＰＨ，ＭＰＬが、トランジスタの耐圧より大きい電源電圧によって、破壊されるのを防止できる。この結果として、ＥＳＤ保護回路１の破壊に起因した内部回路５及びＬＳＩ１００の動作不良が、防止される。
【００８２】
以上のように、本実施形態のＥＳＤ保護回路１において、ＥＳＤ保護動作時（ＥＳＤの発生時）、トリガ回路２０を形成するＰ型電界効果トランジスタＭＰＨ，ＭＰＬは、ＥＳＤ電圧によってオンされ、ＥＳＤ電圧ＶＥＳＤによって生じた電流ＩＥＳＤの一部をトリガ電流として、ＳＣＲ２１に供給する。このトリガ電流によって、ＳＣＲ２１がアクティブ状態（オン状態）となり、ＳＣＲ２１は、信号ノード６１，７１に生じたＥＳＤ電圧／電流を、グランドノード６３，７３に放電させる。  
これによって、本実施形態のＥＳＤ保護回路１をＬＳＩ１００は、ＥＳＤから保護される。
【００８３】
本実施形態のＥＳＤ保護回路１において、ＬＳＩ１００の通常動作時、ＥＳＤ保護回路１のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬの耐圧より大きい電圧がＥＳＤ保護回路１に印加されていても、トリガ回路２０のＰ型電界効果トランジスタＭＰＨ，ＭＰＬは、上述の素子間の接続関係によって、ＭＯＳトランジスタの耐圧の範囲内に収まる電圧印加状態となる。また、ＥＳＤ保護回路１のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬからなるトリガ回路２０は、ＳＣＲ２１をオンさせるトリガ電流を、ＳＣＲ２１に出力しない。  
これによって、本実施形態のＥＳＤ保護回路１内のＳＣＲ２１は、ＬＳＩ１００の通常動作時、非アクティブ状態（オフ状態）が維持される。
【００８４】
したがって、本実施形態のＥＳＤ保護回路１は、ＬＳＩ１００の内部回路５をＥＳＤから保護でき、且つ、ＬＳＩ１００及び内部回路５の通常動作に悪影響を及ぼさない。
【００８５】
ＬＳＩは、外部装置に接続されるため、外部装置に応じて、３．３Ｖ、２．５Ｖ又は１．８Ｖなど、様々な大きさの電圧が、ＬＳＩの電源電圧として、ＬＳＩに印加される。  
ＬＳＩを形成する電界効果トランジスタが微細化された場合、電界効果トランジスタの耐圧は低下する傾向がある。
【００８６】
ＬＳＩ内の電界効果トランジスタの微細化が推進される状況において、３．３Ｖ以上の電源電圧に対応するように、ＬＳＩの内部回路のトランジスタと別途の工程で、ＥＳＤ保護回路のために耐圧の大きい電界トランジスタを形成することは、ＬＳＩの製造コストの増大を招く可能性がある。
【００８７】
また、トランジスタの耐圧より小さい電圧をＥＳＤ保護回路内のトランジスタに印加するために、抵抗素子などをＥＳＤ保護回路内に追加した場合、ＥＳＤ保護回路の内部構成の複雑化、ＥＳＤ保護回路の面積増大及びＥＳＤ保護回路に起因する寄生容量／寄生抵抗の増大が生じる可能性がある。
【００８８】
本実施形態のＥＳＤ保護回路１を形成する電界効果トランジスタ（例えば、Ｐ型ＭＯＳトランジスタ）ＭＰＨ，ＭＰＬは、内部回路５を形成する電界効果トランジスタＴ１，Ｔ２と、共通の工程で同時に形成され、実質的に同じ特性（耐圧）を有する。例えば、１．８Ｖ以下の耐圧を有する電界効果トランジスタを用いて、ＥＳＤ保護回路１及び内部回路５が形成される。
【００８９】
本実施形態のＥＳＤ保護回路１において、ＳＣＲ２１に対するトリガ回路２０を形成する複数のＰ型電界効果トランジスタＭＰＨ，ＭＰＬに関して、ＬＳＩ１００及び内部回路５の通常動作時、ゲート−ソース間及びゲート−ドレイン間などのＰ型電界効果トランジスタＭＰＨ，ＭＰＬの各端子間の電位差が、Ｐ型電界効果トランジスタＭＰＨ，ＭＰＬの耐圧より大きくならないように、Ｐ型電界効果トランジスタＭＰＨ，ＭＰＬと電源ノード、及び、２つのＰ型電界効果トランジスタＭＰＨ，ＭＰＬの各端子（ソース／ドレイン間）が、接続されている。
【００９０】
これによって、ＬＳＩの通常動作時に、ＥＳＤ保護回路１内のＰ型電界効果トランジスタＭＰＨ，ＭＰＬの耐圧以上（より大きい）の電源電圧がＥＳＤ保護回路１に印加された場合において、本実施形態のＥＳＤ保護回路１の破壊及び誤動作が、Ｐ型電界効果トランジスタＭＰＨ，ＭＰＬの耐圧以上の電源電圧の印加によって引き起こされるのを、抑制できる。
【００９１】
それゆえ、本実施形態のＥＳＤ保護回路１は、ＥＳＤ保護回路１を形成するＰ型電界効果トランジスタＭＰＨ，ＭＰＬの耐圧が確保されるように、ＥＳＤ保護回路の電界効果トランジスタと内部回路５の電界効果トランジスタとを作り分けなくともよい。
【００９２】
その結果として、本実施形態のＥＳＤ保護回路１を含む半導体集積回路の製造コストの増加を、抑制できる。
【００９３】
本実施形態のＥＳＤ保護回路１は、比較的少ない素子数によって簡素な回路を形成できる。ＥＳＤ保護回路１を形成する素子数が少なくなる結果として、ＥＳＤ保護回路１内における各トランジスタＭＰＨ，ＭＰＬ，１１，１２の拡散層と半導体基板（ウェル領域）との接合容量を、小さくできる。
【００９４】
数Ｇｂｐｓ帯域のデータの入出力を行うＬＳＩにおいて、信号波形のパルス形状（例えば、台形波）を考慮すると、動作の安定性及び信頼性を得るために、２倍〜４倍程度の帯域マージンが確保されることが好ましい。このような、数Ｇｂｐｓ帯域に対するマージンを考慮した場合において、信号ノードに接続されるＥＳＤ保護回路のインピーダンスのキャパシタ成分の許容範囲は、キャパシタ（Ｃ）と１／（２πｆ）との関係に基づくと、１０ｆＦ〜４０ｆＦ程度となる。
【００９５】
本実施形態のように、少ない素子数でＥＳＤ保護回路が形成されることによって、ＥＳＤ保護回路のキャパシタ成分が、高速インターフェイスを有するＬＳＩの動作を劣化させるのを抑制できる。
【００９６】
それゆえ、本実施形態のＥＳＤ保護回路１をＬＳＩに用いることによって、高速なデータ転送の可能なＬＳＩを提供できる。
【００９７】
また、本実施形態において、ＥＳＤ保護回路を形成する素子数の低減によって、チップ内におけるＥＳＤ保護回路の面積を低減できる。この結果として、ＬＳＩの製造コストを低減できる。
【００９８】
以上のように、第１の実施形態によれば、少ない素子数で、ＥＳＤから半導体集積回路を保護できるＥＳＤ保護回路を提供できる。
【００９９】
（２）  第２の実施形態  
図４を参照して、第２の実施形態のＥＳＤ保護回路について説明する。尚、第１の実施形態のＥＳＤ保護回路と実質的に同じ構成については、同じ符号を付し、詳細な説明は、必要に応じて行う。
【０１００】
図４は、第２の実施形態のＥＳＤ保護回路１Ｘの回路構成を示す等価回路図である。
【０１０１】
図４に示されるように、第２の実施形態のＥＳＤ保護回路１Ｘは、高電源電圧ＶＤＤＨ側の電源ノード６０，７０とＳＣＲ２１との間に、抵抗素子ＲＡが接続されている点が、第１の実施形態のＥＳＤ保護回路と異なっている。
【０１０２】
本実施形態のＥＳＤ保護回路１Ｘにおいて、抵抗素子ＲＡの一端は、電源ノード６０，７０に接続され、抵抗素子ＲＡの他端は、ＰＮＰ型バイポーラトランジスタ１１のベースとＮＰＮ型バイポーラトランジスタ１２のエミッタとの接続ノードｎｄ２に、接続されている。
【０１０３】
電源ノード６０，７０の電源電圧ＶＤＤＨが、抵抗素子ＲＡを介して、ＰＮＰ型バイポーラトランジスタ１１のベース（Ｎ型不純物領域）及びＮＰＮ型バイポーラトランジスタ１２のコレクタ（Ｎ型不純物領域）に、印加される。
【０１０４】
ＳＣＲ２１のバイポーラトランジスタ１１，１２を形成するための拡散層及びウェル領域のレイアウトに応じて、寄生トランジスタや寄生サイリスタが形成される場合がある。これらの寄生素子によって、ＳＣＲ２１に対してラッチアップが生じる可能性がある。
【０１０５】
本実施形態のＥＳＤ保護回路１Ｘのように、電源電圧ＶＤＤＨが、抵抗素子ＲＡを介して、ＰＮＰ型及びＮＰＮ型バイポーラトランジスタ１１，１２のＮ型不純物領域に印加されることによって、ＳＣＲ２１のラッチアップを抑制できる。
【０１０６】
抵抗素子ＲＡ，ＲＢの抵抗値の大きさを調整することによって、ＥＳＤ保護回路１の回路定数、及び、ラッチアップ電流の大きさを制御できる。例えば、抵抗素子ＲＡ，ＲＢの抵抗値を小さくすると、ラッチアップ電流は増加し、抵抗素子ＲＡ，ＲＢの抵抗値を大きくすると、ラッチアップ電流は減少する。
【０１０７】
尚、抵抗素子ＲＡを介して電源ノード６０，７０とＳＣＲ２１とを接続する代わりに、ＳＣＲ２１の形成領域を、Ｄｅｅｐ Ｎ型ウェル領域内に設け、ＳＣＲ２１の形成領域に電源電圧ＶＤＤＨを印加してもよい。このように、Ｄｅｅｐ Ｎ型ウェル領域の配置及び電源電圧の印加によって、ＳＣＲ２１のラッチアップを抑制できる。
【０１０８】
以上のように、第２の実施形態によれば、第１の実施形態と同じ効果が得られるとともに、半導体基板内に設けられるウェル領域や拡散層に起因した寄生素子が、ＥＳＤ保護回路及び内部回路の動作に、悪影響を及ぼすのを防止できる。
【０１０９】
（３）  変形例  
図５を参照して、実施形態のＥＳＤ保護回路の変形例について、説明する。尚、第１及び第２の実施形態と共通の構成及び動作に関する説明は、必要に応じて行う。
【０１１０】
本実施形態のＥＳＤ保護回路において、２つのＭＯＳトランジスタ（電界効果トランジスタ）を用いて、トリガ回路が形成される例を示しているが、内部回路に印加される電源電圧の数に応じて、３つ以上の電界効果トランジスタを用いて、トリガ回路が形成されてもよい。
【０１１１】
この場合、各ＭＯＳトランジスタのゲートに、それぞれ異なる電源電圧が印加される。ＥＳＤ保護回路のトリガ回路内において、信号線側のＭＯＳトランジスタからグランド線側の電界効果トランジスタに向かう順序で、ゲートに印加される電源電圧の大きさが小さくなるように、ＭＯＳトランジスタと電源電圧との対応関係が設定されている。
【０１１２】
例えば、図５は、３つの異なる大きさの電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬがＬＳＩ１００に印加される場合におけるＥＳＤ保護回路１Ｚの構成例を示している。
【０１１３】
図５に示されるように、５Ｖ、３．３Ｖ及び１．８Ｖの電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬが、内部回路５に印加される場合、３つのＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＭ，ＭＰＬによって、トリガ回路２０Ｚが形成される。
【０１１４】
ＬＳＩ１００の通常動作時、信号ノード側のＰ型ＭＯＳトランジスタＭＰＨのゲートに、５Ｖの電源電圧（高電位）が印加され、グランドノード側のＰ型ＭＯＳトランジスタＭＰＬのゲートに、１．８Ｖの電源電圧（低電位）が印加される。２つのＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＬ間のＰ型ＭＯＳトランジスタＭＰＭのゲートに、３．３Ｖの電源電圧（中間電位）が印加される。
【０１１５】
ＬＳＩ及び内部回路の通常動作時、トリガ回路２０Ｚにおいて、信号ノードに直接接続されたＰ型ＭＯＳトランジスタＭＰＨのソースの電位は、ソース側に隣接するＰ型ＭＯＳトランジスタＭＰＭに印加される電圧ＶＤＤＭとＭＯＳトランジスタのしきい値電圧Ｖｔｈとの和の大きさ（３．３＋｜Ｖｔｈ｜）程度に、浮く。このため、Ｐ型ＭＯＳトランジスタＭＰＨのゲート−ソース間の電位差は、ＭＯＳトランジスタの耐圧の範囲内に収まる。
【０１１６】
また、Ｐ型ＭＯＳトランジスタＭＰＭのソースの電位は、グランドノード側のＰ型ＭＯＳトランジスタＭＰＬに印加される電圧ＶＤＤＬとＭＯＳトランジスタのしきい値電圧Ｖｔｈとの羅の大きさ（１．８Ｖ＋｜Ｖｔｈ｜）程度に浮く。このため、Ｐ型ＭＯＳトランジスタＭＰＭのゲート−ソース間の電位差は、ＭＯＳトランジスタの耐圧の範囲内に収まる。
【０１１７】
このように、ＭＯＳトランジスタの耐圧より大きい電源電圧がゲートに印加されているトリガ回路内のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＭにおいて、耐圧を満たす電源電圧がゲートに印加されたＭＯＳトランジスタＭＰＬがトリガ回路２０内でスタックされたＭＯＳトランジスタＭＰＨ，ＭＰＭ，ＭＰＬの最終段（ＳＣＲ２１側）に接続されていることによって、Ｐ型ＭＯＳトランジスタＭＰＨ，ＭＰＭのゲート−ソース間の電位差、及び、Ｐ型ＭＯＳトランジスタＭＰＨ，ＭＰＭのソース−ドレイン間の電位差は、トランジスタの耐圧の範囲内に収まる。
【０１１８】
尚、本変形例のＥＳＤ保護回路１Ｚにおいて、ＥＳＤの発生時の動作は、第１の実施形態において図３の（ａ）で述べた動作と実質的に同じである。
【０１１９】
ここでは、５Ｖ、３．３Ｖ及び１．８Ｖの電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬが内部回路に印加された場合について述べているが、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬの大きさは、これに限定されない。例えば、３．３Ｖ、２．５Ｖ及び１．８Ｖが、電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬとして用いられてもよい。
【０１２０】
本変形例のように、３以上の電源電圧ＶＤＤＨ，ＶＤＤＭ，ＶＤＤＬが印加されるＬＳＩ１００において、３つ以上のＰ型ＭＯＳトランジスタＭＰＨ，ＭＰＭ，ＭＰＬを用いて、トリガ回路２０Ｚを形成することによって、第１及び第２の実施形態と同じ動作を実行でき、信号ノードに印加されたＥＳＤ電圧から内部回路５を保護できる。
【０１２１】
以上のように、図５に示される変形例のＥＳＤ保護回路１によれば、第１及び第２の実施形態と同様の効果が得られる。
【０１２２】
［その他］  
実施形態のＥＳＤ保護回路は、例えば、システムＬＳＩ、イメージセンサ、フラッシュメモリなどの、半導体集積回路のチップに搭載することができる。
【０１２３】
上述の実施形態において、信号ノード６１，７１に発生したＥＳＤから内部回路を保護する例について説明した。ただし、ノード６１，７１は電源ノードでもよく、上述の各例のＥＳＤ保護回路１，１Ｘ，１Ｚを用いて、電源ノードとしてのパッド／配線６１，７１に生じたＥＳＤから内部回路５（電源回路）を保護してもよい。この場合において、ノード６１，７１に印加される電圧は、ノード６１，７１に直接接続されたＭＯＳトランジスタＭＰＨのゲートに印加される電圧以下であれば、トリガ回路を形成するＭＯＳトランジスタの各端子に印加される電圧は、トランジスタの耐圧の範囲内に収まる。
【０１２４】
尚、実施形態のＥＳＤ保護回路において、トリガ回路は、エンハンスメント型の電界効果トランジスタを用いて形成された例が示されているが、デプレッション型の電界効果トランジスタを用いて形成されてもよい。
【０１２５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１２６】
１：ＥＳＤ保護回路、２０：トリガ回路、２１：ＳＣＲ、ＭＰＨ，ＭＰＬ：電界効果トランジスタ、１１，１２：バイポーラトランジスタ、１５：ダイオード、５：内部回路、１００：半導体集積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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