(57)【要約】【課題】試験時間の短縮を図ることができる半導体装置、試験回路及び半導体装置の試験方法を提供すること。【解決手段】試験制御部４３は、電圧切替部が備えるスイッチの各段に対応し各スイッチの制御信号ＣＴが再帰的にシフトされるシフトレジスタ５１ａ〜５１ｃを備える。ＣＧ回路５４ｂは、シフトレジスタ５１ｂを制御信号ＣＴが一巡するのに同期してシフトレジスタ５１ａに対しゲートクロック信号ＧＣ２を出力する。また、ＣＧ回路５４ａは、シフトレジスタ５１ｃを制御信号ＣＴが一巡するのに同期してシフトレジスタ５１ｂに対しゲートクロック信号ＧＣ１を出力する。制御信号ＣＴがクロック信号ＣＬＫ１に同期して各シフトレジスタ５１ａ〜５１ｃを巡回するのに応じてスイッチが網羅的に制御される。【選択図】図４
2014085275.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置であって、
多段に接続され、各段毎にグループ化された複数のスイッチと、
前記各グループに含まれる前記複数のスイッチを制御する制御信号をシフト信号に応じて再帰的にシフトする階層接続された複数のシフトレジスタと、
前記複数のシフトレジスタの下位のシフトレジスタによる前記制御信号の一巡に応じて上位のシフトレジスタに前記シフト信号を出力する桁上げシフト制御部とを備えることを特徴とする半導体装置。
【請求項２】
前記複数のシフトレジスタの各々は、対応する各グループに含まれる前記複数のスイッチと同数のシフト数を有して構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のシフトレジスタの各々は、対応する各グループに含まれる前記複数のスイッチの何れか１つを制御する前記制御信号を再帰的にシフトすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記複数のスイッチはアナログスイッチであり、前記複数のシフトレジスタの各々から出力される前記制御信号により、前記グループ毎に含まれる何れか１つのアナログスイッチが導通状態とされ、前記グループ間を貫く信号経路が形成されることを特徴とする請求項１ないし３の何れか１項に記載の半導体装置。
【請求項５】
多段に接続され、各段毎にグループ化された複数のスイッチを備える半導体装置の試験を行う試験回路であって、
前記各グループに含まれる前記複数のスイッチを制御する制御信号をシフト信号に応じて再帰的にシフトする階層接続された複数のシフトレジスタと、
前記複数のシフトレジスタの下位のシフトレジスタによる前記制御信号の一巡に応じて上位のシフトレジスタに前記シフト信号を出力する桁上げシフト制御部とを備え、
試験時に、前記複数のシフトレジスタから出力される前記制御信号を、前記複数のスイッチへそれぞれ入力することを特徴とする試験回路。
【請求項６】
多段に接続され、各段毎にグループ化された複数のスイッチを備える半導体装置の試験方法であって、
前記各グループに含まれる前記複数のスイッチの何れか１つを初期選択するステップと、
前記初期選択のステップの後、前記各グループに含まれる前記複数のスイッチを再帰的に選択するステップと、
前記再帰的に選択するステップにおいて、下位グループの選択が一巡するのに応じて上位グループの選択を１つ進める階層的なグループ間の選択を行うステップと、
選択された各グループに含まれる前記複数のスイッチの組み合わせが試験対象の組合せである場合に、選択状態を維持して試験を行うステップとを有することを特徴とする試験方法。
【請求項７】
前記複数のスイッチはアナログスイッチであり、
前記試験を行うステップは、選択された各グループの前記アナログスイッチにより前記グループ間を貫く信号経路が形成されるか否かを試験することを特徴とする請求項６に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願に開示の技術は、多段に接続されたスイッチを有する半導体装置を試験する技術に関するものである。
【背景技術】
【０００２】
従来、論理回路が備える複数の入出力端子の各々に接続された保持回路（例えばフリップフロップ回路）を用いて該論理回路に対する試験を行う半導体装置がある（例えば、特許文献１など）。この半導体装置では、直列に接続された保持回路をクロック信号に同期して信号を転送させるシフトレジスタとして機能させている。半導体装置は、クロック信号に同期して、保持回路を介して入力信号をシフトして対象の論理回路に入力し、あるいは論理回路から出力される出力信号を保持回路によりシフトして取り出すことにより、論理回路に対する試験を実行する。
【０００３】
ところで、表示素子、例えば、Liquid Crystal Display：ＬＣＤに用いられる駆動回路には、表示素子の各セルに設けられた電極に供給する駆動電圧を切り替えるための電圧切替部を有するものがある。電圧切替部は、例えば、コモンドライバ及びセグメントドライバを介して各電極に対し異なる駆動電圧を供給する。この電圧切替部は、駆動電圧の切替を行うために、例えば多段に接続された複数のアナログスイッチを有する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０３−７４７９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記したような電圧切替部が備えるアナログスイッチに対しシフトレジスタを用いた試験を行う構成を考えた場合に、例えば、各アナログスイッチに対する制御信号を出力する保持回路が直列に接続されたシフトレジスタの構成が考えられる。そして、各保持回路からクロック信号に同期して制御信号を出力し各アナログスイッチをＯＮ・ＯＦＦさせることで各スイッチの試験を実行する。
しかしながら、このような試験を行うには、シフトレジスタの初段から最終段の保持回路まで制御信号を順にシフトさせる制御が必要となり試験時間（サイクル数）が長くなる。
【０００６】
本願に開示される技術は、上記の課題に鑑み提案されたものであって、試験時間の短縮を図ることができる半導体装置、試験回路及び半導体装置の試験方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願に開示される技術に係る半導体装置は、多段に接続され、各段毎にグループ化された複数のスイッチと、各グループに含まれる複数のスイッチを制御する制御信号をシフト信号に応じて再帰的にシフトする階層接続された複数のシフトレジスタと、複数のシフトレジスタの下位のシフトレジスタによる制御信号の一巡に応じて上位のシフトレジスタにシフト信号を出力する桁上げシフト制御部とを備える。
【０００８】
また、本願に開示される技術に係る試験回路は、多段に接続され、各段毎にグループ化された複数のスイッチを備える半導体装置の試験を行う試験回路であって、各グループに含まれる複数のスイッチを制御する制御信号をシフト信号に応じて再帰的にシフトする階層接続された複数のシフトレジスタと、複数のシフトレジスタの下位のシフトレジスタによる制御信号の一巡に応じて上位のシフトレジスタにシフト信号を出力する桁上げシフト制御部とを備え、試験時に、複数のシフトレジスタから出力される制御信号を、複数のスイッチへそれぞれ入力する。
【０００９】
また、本願に開示される技術に係る半導体装置の試験方法は、多段に接続され、各段毎にグループ化された複数のスイッチを備える半導体装置の試験方法であって、各グループに含まれる複数のスイッチの何れか１つを初期選択するステップと、初期選択のステップの後、各グループに含まれる複数のスイッチを再帰的に選択するステップと、再帰的に選択するステップにおいて、下位グループの選択が一巡するのに応じて上位グループの選択を１つ進める階層的なグループ間の選択を行うステップと、選択された各グループに含まれる複数のスイッチの組み合わせが試験対象の組合せである場合に、選択状態を維持して試験を行うステップとを有している。
【発明の効果】
【００１０】
本願に開示される技術に係る半導体装置、試験回路及び半導体装置の試験方法によれば、各段毎に択一的に制御される多段接続された複数のスイッチに係る試験時間の短縮を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】本実施形態の表示装置のブロック図である。
【図２】電圧切替部及び制御回路の概略構成を示すブロック図である。
【図３】電圧切替部の回路図である。
【図４】試験制御部のブロック図である。
【図５】試験データを説明するための図である。
【図６】比較例としての試験制御部のブロック図である。
【発明を実施するための形態】
【００１２】
以下、本実施形態の表示装置１０について図１〜図４に従って説明する。
図１に示すように、表示装置１０は、電源回路１１と、駆動回路１２と、表示素子１３と、コモンドライバ１５と、セグメントドライバ１６とを有している。表示装置１０は、電源回路１１から駆動回路１２に駆動電圧を供給し、駆動回路１２が外部から入力される画像データＧＤ及び制御信号Ｓ０に基づいて表示素子１３に画像を表示させる。表示素子１３は、例えば液晶表示素子である。
【００１３】
駆動回路１２は、電圧変換部２１と、電圧切替部２２と、クロック部２３と、制御回路２５とを有している。駆動回路１２は、電源回路１１から入力される駆動電圧が電圧変換部２１、クロック部２３、及び制御回路２５に供給される。電源回路１１が供給する駆動電圧は、例えば３Ｖ〜５Ｖである。電圧変換部２１は、例えばＤＣ−ＤＣコンバータを含み、電源回路１１から入力される駆動電圧を異なる電圧値に変換する。電圧変換部２１は、駆動電圧を例えば＋３６Ｖ〜＋４０Ｖに昇圧する。また、電圧変換部２１は、昇圧した駆動電圧を抵抗等により分圧する。電圧変換部２１により出力される各種の電圧（図２に示すＶ１〜Ｖ（ｎ））を電圧切替部２２に出力する。
【００１４】
電圧切替部２２は、複数のアナログスイッチを有する。電圧切替部２２は、制御回路２５からの制御に基づいてアナログスイッチを動作させ、電圧変換部２１から入力される各種の電圧を切り替えてコモンドライバ１５及びセグメントドライバ１６に出力する。クロック部２３は、各種の処理動作の基準となるクロック信号ＣＬＫ０を制御回路２５に供給する。
【００１５】
制御回路２５は、クロック部２３から供給されるクロック信号ＣＬＫ０と、画像データＧＤ及び制御信号Ｓ０に基づいて各種信号をコモンドライバ１５及びセグメントドライバ１６に出力する。この各種信号は、例えば、コモンドライバ１５及びセグメントドライバ１６にデータを取り込むタイミングを通知するデータ取込クロックや、表示素子１３に表示する画像の階調等を示す表示データ等である。また、制御回路２５は、制御信号Ｓ０に基づいて電圧切替部２２に対して試験信号を出力し電圧切替部２２が備えるアナログスイッチの試験を実行する。
【００１６】
コモンドライバ１５及びセグメントドライバ１６は、表示素子１３の基板上にマトリックス状に設けられた各セルの電極に各々接続されている。表示素子１３は、コモンドライバ１５及びセグメントドライバ１６が制御回路２５から入力される各種信号に基づいて指定する電極に電圧切替部２２から入力される所定電圧（バイアス電圧）を印加することで、各電極に対応する位置の表示領域に画像が表示される。
【００１７】
図２に示すように、電圧切替部２２は、複数段（本実施例では３段）のスイッチ群（第１〜第３スイッチ群３１ａ〜３１ｃ）を有している。第１〜第３スイッチ群３１ａ〜３１ｃは、電圧変換部２１側から第１〜第３スイッチ群３１ａ〜３１ｃの順に接続されている。電圧切替部２２は、電圧変換部２１から供給される各種電圧（Ｖ１〜Ｖ（ｎ））をスイッチ群３１ａ〜３１ｃを介してコモンドライバ１５及びセグメントドライバ１６の各々に供給する。
【００１８】
例えば、電圧切替部２２は、コモンドライバ１５に対して駆動電圧ＣＯＭ１〜ＣＯＭＸを供給する。また、電圧切替部２２は、セグメントドライバ１６に対して駆動電圧ＳＥＧ１〜ＳＥＧＹを供給する。
【００１９】
図３に示すように、第１〜第３スイッチ群３１ａ〜３１ｃは、複数のアナログスイッチＡ１〜Ｓ（２ｙ）を有する。ここで、第１スイッチ群３１ａに含まれるアナログスイッチを、スイッチＡ１〜Ａ（ｎ）とする。また、第２スイッチ群３１ｂに含まれるアナログスイッチのうち、コモンドライバ１５に接続されるアナログスイッチをスイッチＢＣ１〜ＢＣ（ｍ）、セグメントドライバ１６に接続されるアナログスイッチをスイッチＢＳ１〜ＢＳ（ｋ）とする。また、第３スイッチ群３１ｃに含まれるアナログスイッチのうち、コモンドライバ１５に接続されるアナログスイッチをスイッチＣ１〜Ｃ（２ｘ）、セグメントドライバ１６に接続されるアナログスイッチをスイッチＳ１〜Ｓ（２ｙ）として説明する。
【００２０】
なお、各スイッチＡ１〜Ｓ（２ｙ）をどのスイッチ群３１ａ〜３１ｃとしてグループ化するかは、電圧切替部２２において電圧変換部２１に接続される端子側から見て何段目に接続されるスイッチであるかにより設定され、分岐の数等には関係なく設定される。
【００２１】
各スイッチＡ１〜Ｓ（２ｙ）は、制御回路２５から出力される制御信号に基づいてスイッチング動作を行う。以下の説明では、スイッチＡ１〜Ｓ（２ｙ）に対する制御信号の全体を制御信号ＣＴとして、個々のスイッチＡ１〜Ｓ（２ｙ）をＯＮ・ＯＦＦ動作させる制御信号を制御信号ＣＴ（スイッチの符号）として説明する。例えば、スイッチＡ１に対する制御信号は、制御信号ＣＴ（Ａ１）として説明する。
【００２２】
制御回路２５は、例えば、制御信号ＣＴ（Ａ１）〜ＣＴ（Ａ（ｎ））によりスイッチＡ１〜Ａ（ｎ）を駆動し各種電圧（Ｖ１〜Ｖ（ｎ））を選択する制御を行う。また、制御回路２５は、制御信号ＣＴ（ＢＣ１）〜ＣＴ（ＢＣ（ｍ））によりスイッチＢＣ１〜ＢＣ（ｍ）を駆動しコモンドライバ１５に供給する駆動電圧（バイアス電圧）を生成する。例えば、制御回路２５は、スイッチＢＣ１，ＢＣ２を切り替えて動作させることで２つの電位（電圧Ｖ１，Ｖ２）を有するバイアス電圧を生成する。
【００２３】
制御回路２５は、制御信号ＣＴ（Ｃ１）〜ＣＴ（Ｃ（２ｘ））によりスイッチＣ１〜Ｃ（２ｘ）を駆動し駆動電圧ＣＯＭ１〜ＣＯＭＸとして出力する信号を選択する制御を行う。なお、制御回路２５による駆動電圧ＳＥＧ１〜ＳＥＧＹを出力するための各スイッチ群３１ａ〜３１ｃに対する制御は、駆動電圧ＣＯＭ１〜ＣＯＭＸの場合と同様であるため、説明を省略する。
【００２４】
図２に示すように、制御回路２５は、制御部４１と、駆動制御部４２と、試験制御部４３と、選択部４５とを有している。制御回路２５は、制御信号Ｓ０に基づいて、通常動作時には駆動制御部４２を駆動し、試験動作時には試験制御部４３を駆動する。
【００２５】
通常動作時において、駆動制御部４２は、制御部４１からの制御信号Ｓ１ａに基づいて第１〜第３スイッチ群３１ａ〜３１ｃのスイッチング動作を行う制御信号Ｓ２ａを選択部４５に出力する。制御信号Ｓ２ａは、電圧切替部２２から駆動電圧ＣＯＭ１〜ＣＯＭＸ，ＳＥＧ１〜ＳＥＧＹを出力させるために各スイッチＡ１〜Ｓ（２ｙ）（図３参照）を駆動する制御信号ＣＴである。
【００２６】
また、試験動作時において、試験制御部４３は、制御部４１からの制御信号Ｓ１ｃに基づいて第１〜第３スイッチ群３１ａ〜３１ｃの動作試験を行う制御信号（以下、他の制御信号と区別するために「試験信号」という）Ｓ２ｂを選択部４５に出力する。制御信号Ｓ１ｃは、リセット信号ＲＳ及びクロック信号ＣＬＫ１を含む。試験信号Ｓ２ｂは、各スイッチ群３１ａ〜３１ｃのスイッチＡ１〜Ｓ（２ｙ）を網羅的に試験する制御信号ＣＴである。
【００２７】
選択部４５は、制御部４１からの制御信号Ｓ１ｂに基づいて、駆動制御部４２及び試験制御部４３からの制御信号ＣＴ（制御信号Ｓ２ａ及び試験信号Ｓ２ｂ）を選択してスイッチ群３１ａ〜３１ｃに出力する。
【００２８】
図４に示すように、試験制御部４３は、スイッチ群３１ａ〜３１ｃに対応する３つの第１〜第３シフトレジスタ５１ａ〜５１ｃと、各シフトレジスタ５１ａ〜５１ｃ間に設けられた２つのクロックゲーティング回路５４ａ，５４ｂとを有している。第１シフトレジスタ５１ａは第１スイッチ群３１ａに、第２シフトレジスタ５１ｂは第２スイッチ群３１ｂに、第３シフトレジスタ５１ｃは第３スイッチ群３１ｃに各々対応する。
【００２９】
第１シフトレジスタ５１ａは、直列に接続された複数の保持回路５２ａを有する。各保持回路５２ａは、第１スイッチ群３１ａのスイッチＡ１〜Ａ（ｎ）の各々に対応しスイッチＡ１〜Ａ（ｎ）の順に合わせて直列に接続されている。保持回路５２ａは、例えばフリップフロップ回路である。各保持回路５２ａの出力信号は、制御信号ＣＴ（Ａ１〜Ａ（ｎ））として、選択部４５を介してスイッチＡ１〜Ａ（ｎ）に出力され各スイッチＡ１〜Ａ（ｎ）をＯＮ・ＯＦＦする。
【００３０】
同様に、第２シフトレジスタ５１ｂは、第２スイッチ群３１ｂのスイッチＢＣ１〜ＢＳ（ｋ）の各々に対応する複数の保持回路５２ｂが直列に接続されている。同様に、第３シフトレジスタ５１ｃは、第３スイッチ群３１ｃのスイッチＣ１〜Ｓ（２ｙ）の各々に対応する複数の保持回路５２ｃが直列に接続されている。なお、図中の各保持回路５２ａ〜５２ｃに示される文字列「Ａ１、Ａ２・・・Ａ（ｎ）・・・Ｓ（２ｙ）」は、該保持回路５２ａ〜５２ｃの出力信号（制御信号ＣＴ）により駆動されるスイッチＡ１〜Ｓ（２ｙ）を示している。
【００３１】
第３シフトレジスタ５１ｃにおいて各保持回路５２ｃには、制御部４１から試験制御部４３に供給されるリセット信号ＲＳが入力される。第３シフトレジスタ５１ｃは、リセット信号ＲＳが「０」（ローレベル）の場合には、初段に設けられた保持回路５２ｃ（図中のＣ１）の出力信号、即ち制御信号ＣＴ（Ｃ１）が「１」（ハイレベル）にセットされる。また、初段以外の他の保持回路５２ｃの出力信号、即ち制御信号ＣＴ（Ｃ２〜Ｓ（２ｙ））がローレベルにセットされる。以下の説明では、保持回路５２ａ〜５２ｃの出力信号を制御信号ＣＴとして説明する。
【００３２】
各保持回路５２ｃには、クロック信号ＣＬＫ１が入力される。第３シフトレジスタ５１ｃは、クロック信号ＣＬＫ１の立ち上がりエッジに同期して初段の保持回路５２ｃの制御信号ＣＴ（Ｃ１）が後段の保持回路５２ｃに順にシフトされて取り込まれる。最終段の保持回路５２ｃの制御信号ＣＴ（Ｓ（２ｙ））は、初段の保持回路５２ｃに取り込まれる。従って、第３シフトレジスタ５１ｃは、制御信号ＣＴがハイレベルとなる保持回路５２ｃがクロック信号ＣＬＫ１に同期して択一的に選択されながら巡回する。
【００３３】
例えば、初段の保持回路５２ｃの制御信号ＣＴ（Ｃ１）がハイレベルの場合には、選択部４５を介して制御信号ＣＴ（Ｃ１）がスイッチＣ１（図３参照）に出力されスイッチＣ１がＯＮ状態となる。この場合、初段以外の他の保持回路５２ｃの制御信号ＣＴ（Ｃ２〜Ｓ（２ｙ））はローレベルであり、スイッチＣ２〜Ｓ（２ｙ）がＯＦＦ状態となる。つまり、試験制御部４３は、各保持回路５２ｃに制御信号ＣＴをシフトしてスイッチＣ１〜Ｓ（２ｙ）のうち一つのスイッチのみをＯＮ状態にする制御を行う。
【００３４】
最終段の保持回路５２ｃの制御信号ＣＴ（Ｓ（２ｙ））は、第３シフトレジスタ５１ｃと第２シフトレジスタ５１ｂとの間に設けられたクロックゲーティング回路（以下、「ＣＧ回路」という）５４ａのイネーブル信号ＥＮ１として入力される。ＣＧ回路５４ａは、イネーブル信号ＥＮ１とクロック信号ＣＬＫ１とを入力しゲートクロック信号ＧＣ１を出力する。ＣＧ回路５４ａは、例えば、ラッチ回路を有する。ＣＧ回路５４ａは、クロック信号ＣＬＫ１の立ち下がりエッジに同期してイネーブル信号ＥＮ１をラッチし、クロック信号ＣＬＫ１の立ち上がりエッジに同期してラッチしたイネーブル信号ＥＮ１をゲートクロック信号ＧＣ１として出力する。
【００３５】
第２シフトレジスタ５１ｂにおいて各保持回路５２ｂには、リセット信号ＲＳが入力される。第２シフトレジスタ５１ｂは、第３シフトレジスタ５１ｃと同様に、リセット信号ＲＳがローレベルの場合には、初段の保持回路５２ｂ（図中のＢＣ１）の制御信号ＣＴ（ＢＣ１）がハイレベルとなり、初段以外の他の保持回路５２ｂの制御信号ＣＴ（ＢＣ２〜ＢＳ（ｋ））がローレベルとなる。
【００３６】
また、第２シフトレジスタ５１ｂは、ゲートクロック信号ＧＣ１に同期して制御信号ＣＴが各保持回路５２ｂに順にシフトされる。最終段の保持回路５２ｂの制御信号ＣＴ（ＢＳ（ｋ））は、初段の保持回路５２ｂに取り込まれる。つまり、第２シフトレジスタ５１ｂは、第３シフトレジスタ５１ｃと同様に、制御信号ＣＴがハイレベルとなる保持回路５２ｂがゲートクロック信号ＧＣ１に同期して択一的に選択されながら巡回する。
【００３７】
各保持回路５２ｂは、クロック信号ＣＬＫ１（クロックソース）とシフトレジスタ５１ｂとの間に設けられたＣＧ回路５４ａにより、ゲートクロック信号ＧＣ１の供給の有無が制御される。試験制御部４３は、ＣＧ回路５４ａに入力されるイネーブル信号ＥＮ１としてシフトレジスタ５１ｃの最終段の保持回路５２ｃの制御信号ＣＴ（Ｓ（２ｙ））、即ち桁上がりの信号が入力される構成となっている。
【００３８】
従って、第３シフトレジスタ５１ｃにおいて制御信号ＣＴが初段から最終段の保持回路５２ｃまで１巡分シフトされると、第２シフトレジスタ５１ｂにおいて制御信号ＣＴが１回分シフトされる。言い換えると、中段（上位）の第２シフトレジスタ５１ｂは、下段（下位）の第３シフトレジスタ５１ｃの桁上がり信号に同期してシフトされる。
【００３９】
最終段の保持回路５２ｂの制御信号ＣＴ（ＢＳ（ｋ））は、第２シフトレジスタ５１ｂと第１シフトレジスタ５１ａとの間に設けられたＣＧ回路５４ｂのイネーブル信号ＥＮ２として入力される。つまり、ＣＧ回路５４ｂは、ＣＧ回路５４ａと同様に、シフトレジスタ５１ｂの最終段の保持回路５２ｂの制御信号ＣＴ（ＢＳ（ｋ））、即ち桁上がりの信号がイネーブル信号ＥＮ２として入力される。
【００４０】
ＣＧ回路５４ｂは、イネーブル信号ＥＮ２とクロック信号ＣＬＫ１とを入力しゲートクロック信号ＧＣ２を第１シフトレジスタ５１ａの各保持回路５２ａに出力する。保持回路５２ａは、ゲートクロック信号ＧＣ２に同期してスイッチＡ１〜Ａ（ｎ）に対する制御信号ＣＴをシフトする。
【００４１】
従って、第２シフトレジスタ５１ｂにおいて制御信号ＣＴが初段から最終段の保持回路５２ｂまで１巡分シフトされると、第１シフトレジスタ５１ａにおいて制御信号ＣＴが１回分シフトされる。言い換えると、上段（上位）の第１シフトレジスタ５１ａは、中段（下位）の第２シフトレジスタ５１ｂの桁上がり信号に同期してシフトされる。
【００４２】
次に、試験動作の一例について説明する。
以下の説明では、導通状態としたスイッチＡ１〜Ｓ（２ｙ）に対する試験について説明する。なお、切断状態としたスイッチＡ１〜Ｓ（２ｙ）に対する試験について後述する。
【００４３】
まず、制御部４１から試験制御部４３にリセット信号ＲＳが出力されると、各シフトレジスタ５１ａ〜５１ｃの初段の保持回路５２ａ〜５２ｃの制御信号ＣＴ（Ａ１，ＢＣ１，Ｃ１）がハイレベルにセットされる。保持回路５２ａ〜５２ｃから制御信号ＣＴ（Ａ１，ＢＣ１，Ｃ１）が各スイッチＡ１，ＢＣ１，Ｃ１に出力されると、該スイッチＡ１，ＢＣ１，Ｃ１がＯＮ状態とされる。
【００４４】
次に、制御部４１から試験制御部４３にクロック信号ＣＬＫ１が供給され、保持回路５２ａ，５２ｂの初段の回路の制御信号ＣＴ（Ａ１，ＢＣ１）がハイレベルで保持された状態で、第３シフトレジスタ５１ｃにおいて制御信号ＣＴ（Ｃ１）が初段から後段まで順にシフトされる。従って、クロック信号ＣＬＫ１に同期して試験制御部４３から電圧切替部２２に制御信号ＣＴが出力されると、スイッチＡ１，ＢＣ１がＯＮ状態とされながら第３スイッチ群３１ｃのスイッチＣ１〜Ｓ（２ｙ）が順にＯＮ状態となる。
【００４５】
次に、第３シフトレジスタ５１ｃにおいて制御信号ＣＴが最終段までシフトされると、クロック信号ＣＬＫ１の次のサイクルに同期して初段の保持回路５２ｃの制御信号ＣＴ（Ａ１）がハイレベルにセットされる。また、イネーブル信号ＥＮ１がＣＧ回路５４ａに取り込まれる。ＣＧ回路５４ａがクロック信号ＣＬＫ１の１サイクルに同期してゲートクロック信号ＧＣ１を出力する。第２シフトレジスタ５１ｂは、ゲートクロック信号ＧＣ１に同期して制御信号ＣＴをシフトする。第２シフトレジスタ５１ｂは、制御信号ＣＴ（ＢＣ１）がローレベルとなり、制御信号ＣＴ（ＢＣ２）がハイレベルとなる。従って、スイッチＡ１，Ｃ１とスイッチＢＣ２とがＯＮ状態とされる。
【００４６】
試験制御部４３は、第３シフトレジスタ５１ｃにおいて制御信号ＣＴが初段から後段まで順にシフトされる。スイッチＡ１〜Ｓ（２ｙ）は、スイッチＡ１，ＢＣ２がＯＮ状態とされながらスイッチＣ１〜Ｓ（２ｙ）が順にＯＮ状態とされる。
【００４７】
また、制御信号ＣＴが保持回路５２ｂの最終段まで一巡すると、クロック信号ＣＬＫ１の次のサイクルに同期して初段の保持回路５２ｂの制御信号ＣＴ（ＢＣ１）がハイレベルにセットされる。また、イネーブル信号ＥＮ２がＣＧ回路５４ｂに取り込まれる。ＣＧ回路５４ｂがクロック信号ＣＬＫ１の１サイクルに同期してゲートクロック信号ＧＣ２を出力する。第１シフトレジスタ５１ａは、ゲートクロック信号ＧＣ２に同期して制御信号ＣＴをシフトする。このようにして、試験制御部４３は、第１〜第３シフトレジスタ５１ａ〜５１ｃにおいて制御信号ＣＴを順にシフトさせることで、スイッチＡ１〜Ｓ（２ｙ）を網羅的にＯＮ・ＯＦＦ制御する。
【００４８】
図５は、制御部４１に設定される試験データの一例を示している。なお、この試験データは、例えば制御部４１の記憶部に保存され外部からの制御信号Ｓ０に基づいて設定内容が更新される。同図５に示す「Ｎｏ」はクロック信号ＣＬＫ１のサイクル数の一例であり、スイッチＡ１〜Ｓ（２ｙ）の総数に応じて変動する値である。
【００４９】
図５において、クロック信号ＣＬＫ１の１サイクル目に当たるＮｏ１は、スイッチＡ１，ＢＣ１，Ｃ１が試験制御部４３からの制御信号ＣＴによりＯＮ状態とされるサイクル（試験データ）を示している。
【００５０】
また、次のＮｏ２は、スイッチＡ１，ＢＣ１，Ｃ２がＯＮ状態とされるサイクルを示している。ここで、図５において、「試験内容」の項目に「−（ハイフン）」が記載されたサイクルは冗長な試験となるサイクルを示している。図３に示すように、本実施形態の電圧切替部２２では、スイッチＡ１に入力される電圧Ｖ１がスイッチＣ２を介して出力される接続が存在しない。つまり、このようなサイクル（Ｎｏ２）での試験は図３に示す接続態様の電圧切替部２２に対しては冗長な試験となる。
【００５１】
同様に、Ｎｏ２１は、スイッチＡ１，ＢＣ１，Ｓ１がＯＮ状態とされる試験を実施できるが、スイッチＢＣ１の出力側がスイッチＳ１（セグメントドライバ１６側）に接続されていないため冗長な試験となる。同様に、Ｎｏ２２〜Ｎｏ２４の試験も冗長な試験となる。
【００５２】
保持回路５２ａ〜５２ｃは、制御部４１から供給されるクロック信号ＣＬＫ１が停止されることで出力する制御信号ＣＴが保持される。このため、制御部４１は、図５に示す試験データに基づいて、試験を実施すべきサイクルでクロック信号ＣＬＫ１を停止させる制御を行う。これにより、制御部４１は、各スイッチＡ１〜Ｓ（２ｙ）が網羅的にＯＮ・ＯＦＦされるサイクルから試験が必要な接続状態となるサイクルを選択してクロック信号ＣＬＫ１を停止させる。そして、制御部４１によりクロック信号ＣＬＫ１が停止された状態において接続されたスイッチＡ１〜Ｓ（２ｙ）に対する導通試験を行うことで、効率良く試験が実施できる。なお、制御部４１は、クロック信号ＣＬＫ１を停止させ所定時間経過した後に再度供給を開始する設定としてもよい。また、外部からの制御信号（例えば制御信号Ｓ０）が入力されるまで停止する設定としてもよい。
【００５３】
具体的な試験内容については、例えば導通状態とされたスイッチＡ１〜Ｓ（２ｙ）により形成される信号経路に対し、電圧切替部２２の一方側の端子から所定電圧を印加し、他方側の端子で電圧レベルを測定する。図５のＮｏ１のサイクルでは、スイッチＡ１，ＢＣ１，Ｃ１が導通状態となる。この場合、図３において、スイッチＣ１の出力側（コモンドライバ１５側）からプルアップした所定電圧を入力し、スイッチＡ１の入力側（電圧変換部２１側）で電圧レベルを測定する。
【００５４】
ここで、本実施形態の電圧切替部２２のように表示素子１３の駆動回路１２に用いられる電圧切替部は、一般的に電圧変換部２１側の端子数に比べてコモンドライバ１５及びセグメントドライバ１６側の端子数が多い構成となっている。従って、上記したように電圧変換部２１側の端子を測定側に設定することで、測定する端子数が低減でき試験効率の向上を図ることが可能となる。
【００５５】
なお、上記した試験では、各スイッチＡ１〜Ｓ（２ｙ）を導通状態として試験する場合について説明したが、各スイッチＡ１〜Ｓ（２ｙ）の切断状態の試験を実施してもよい。例えば、図５のＮｏ１〜２４では、スイッチＡ１が選択されている。言い換えると、スイッチＡ２〜Ａ（ｎ）が非選択となっており切断された状態となる。このいずれかのサイクルにおいて、スイッチＡ２〜Ａ（ｎ）が正常に切断されているかを試験する。例えば、スイッチＡ２の入力端子側（電圧Ｖ２の入力端子側）で抵抗値を測定し開放（ハイインピーダンス）となっているか試験する。上記したように、図５に示す試験データは、各サイクルにおけるスイッチＡ１〜Ｓ（２ｙ）の接続状態から実施可能な導通及び切断試験を考慮して試験が不要なサイクルを設定することが好ましい。
【００５６】
次に、試験制御部４３による試験を他の構成と比較して説明する。
（試験時間）
まず、図６に示す比較例としての試験制御部１０１を参照し試験制御部４３の試験時間について説明する。
図６に示す試験制御部１０１は、複数の保持回路１０３が直列に接続されたシフトレジスタ１０２を１つ有している。各保持回路１０３は、図３に示す第１〜第３スイッチ群３１ａ〜３１ｃのスイッチＡ１〜Ｓ（２ｙ）の各々に対応している。つまり、シフトレジスタ１０２は、本実施形態の第１〜第３シフトレジスタ５１ａ〜５１ｃを直列に接続した構成となっている。
【００５７】
シフトレジスタ１０２は、クロック信号ＣＬＫ１０に同期して初段の保持回路１０３（図中のＡ１）に試験データＤＡＴＡ１０が取り込まれる。クロック信号ＣＬＫ１０は、クロック信号ＣＬＫ１と同一周期を有する信号である。試験データＤＡＴＡ１０は、保持回路１０３の制御信号ＣＴをハイレベルとする信号である。また、各保持回路１０３は、リセット信号ＲＳ１０がローレベルの場合に出力信号がローレベルとなる。
【００５８】
このような構成の試験制御部１０１は、所定の試験信号を保持回路１０３から出力するために、例えば１回の試験ごとに保持回路１０３をすべてリセットし試験データＤＡＴＡ１０を初段から最終段の保持回路１０３までシフトする制御を行う。
【００５９】
例えば、試験制御部１０１により図３に示すスイッチＡ１〜Ｓ（２ｙ）を網羅的に試験したい場合には、各スイッチＡ１〜Ｓ（２ｙ）についてＯＮ・ＯＦＦの２つの状態をすべて試験する。この試験回数Ｎ１は、スイッチＡ１〜Ｓ（２ｙ）の総数の２倍の数が必要となり、次式で表される。
Ｎ１＝２×（スイッチの総数）＝２×（ｎ＋ｍ＋ｋ＋２ｘ＋２ｙ）
そして、各試験を実行するのに試験に対応する試験データＤＡＴＡ１０を初段から最終段の保持回路１０３までシフトする場合には、全ての試験を実行するのに必要なサイクル数ＣＮ１は次式で表される。
ＣＮ１＝（試験データＤＡＴＡ１０を最終段までシフトさせるサイクル数）×（試験回数）＝（ｎ＋ｍ＋ｋ＋２ｘ＋２ｙ）×２×（ｎ＋ｍ＋ｋ＋２ｘ＋２ｙ）
＝２×（ｎ＋ｍ＋ｋ＋２ｘ＋２ｙ）２
【００６０】
一方で、本実施形態の試験制御部４３では、上記した試験と同様の試験を実施する場合に限らず、試験に必要なサイクル数ＣＮ２はスイッチＡ１〜Ｓ（２ｙ）の各段のスイッチの総数に基づいて次式で表される。
ＣＮ２＝（第１スイッチ群３１ａのスイッチの総数）×（第２スイッチ群３１ｂのスイッチの総数）×（第３スイッチ群３１ｃのスイッチの総数）
＝ｎ×（ｍ＋ｋ）×（２ｘ＋２ｙ）
つまり、各スイッチＡ１〜Ｓ（２ｙ）に制御信号ＣＴを転送するためにシフトレジスタを多数のサイクル動作させる必要はなく、第１〜第３スイッチ群３１ａ〜３１ｃの接続関係から定まる結線の組み合わせのみで決まる数とすることができる。
【００６１】
このサイクル数ＣＮ２は、試験制御部１０１におけるサイクル数ＣＮ１に比べて小さい値となる。
例えば、スイッチの総数の一例をｎ＝４、ｍ＝４、ｋ＝６、ｘ＝２、ｙ＝２０として、サイクル数ＣＮ１及びサイクル数ＣＮ２を算出すると以下の値となる。
ＣＮ１＝２×５８２＝６７２８サイクル
ＣＮ２＝４×１０×４４＝１７６０サイクル
この場合では、サイクル数ＣＮ２はサイクル数ＣＮ１に比べて約７３％「＝（１−ＣＮ２／ＣＮ１）＊１００」の低減、即ち試験時間の短縮を図ることができる。
【００６２】
従って、本実施形態の試験制御部４３では、各段のスイッチ群３１ａ〜３１ｃに応じて設けられたシフトレジスタ５１ａ〜５１ｃから各段でスイッチＡ１〜Ｓ（２ｙ）が択一的に制御される制御信号ＣＴが出力されることで、試験時間、特に網羅的に試験を実施する場合の試験時間の短縮を図ることが可能となる。
【００６３】
（試験データの変更）
次に、試験制御部４３の試験データを変更する場合について説明する。
試験制御部４３は、図５に示す試験データに基づいてクロック信号ＣＬＫ１を制御することで、各スイッチＡ１〜Ｓ（２ｙ）を網羅的にＯＮ・ＯＦＦするサイクルから試験が必要な接続状態のサイクルを選択できる。
【００６４】
ここで、各スイッチ群３１ａ〜３１ｃを試験する試験制御部４３の構成として、例えば、本実施形態のシフトレジスタ（第１〜第３シフトレジスタ５１ａ〜５１ｃ）に換えてデコード回路を用いる構成が考えられる。このデコード回路は、例えばクロック信号ＣＬＫ１に同期して所定のスイッチＡ１〜Ｓ（２ｙ）をＯＮさせる制御信号ＣＴを出力するものである。しかしながら、このような構成では、例えば、導通状態にして試験するスイッチＡ１〜Ｓ（２ｙ）の組み合わせに変更があった場合には、その変更にともない制御信号ＣＴの内容を変更しようとするとデコード回路を再度設計し直す必要が生じる。
【００６５】
これに対し、本実施形態の試験制御部４３は、図５に示す試験データにおけるクロック信号ＣＬＫ１を停止させるサイクルの設定を変更することで、導通状態にするスイッチＡ１〜Ｓ（２ｙ）の組み合わせ、即ち試験内容が変更できる。例えば、試験データのクロック信号ＣＬＫ１を停止させるサイクルの設定を、全てのスイッチＡ１〜Ｓ（２ｙ）をＯＮするのに必要な最小限のサイクルに絞った設定とする。これにより、試験時間の短縮を図ることができる。
【００６６】
また、試験データのクロック信号ＣＬＫ１を停止させるサイクルの設定を、所望のスイッチＡ１〜Ｓ（２ｙ）をＯＮ状態とするサイクルが複数含まれるような設定とする。これにより、このスイッチＡ１〜Ｓ（２ｙ）に対する試験が繰り返し実施されることで試験精度の向上が図れる。つまり、試験内容を、試験データを変更することで容易に変更できる。
【００６７】
（回路設計）
次に、試験制御部４３の回路設計について説明する。
試験制御部４３は、電圧切替部２２のスイッチＡ１〜Ｓ（２ｙ）の段数に応じたシフトレジスタ５１ａ〜５１ｃ（保持回路５２ａ〜５２ｃ）を備える。また、制御部４１が試験データ（図５参照）に基づいてクロック信号ＣＬＫ１を停止させることで、スイッチＡ１〜Ｓ（２ｙ）が所望の接続状態となり導通試験等が実施できる。このような構成では、試験制御部４３の回路の汎用性を高めることができる。
【００６８】
詳述すると、例えば、電圧切替部２２の段間の接続（スイッチ群３１ａ〜３１ｃ間の接続）は、表示素子１３の各セルに供給するバイアス電圧が変更されると接続を変更する必要が生じる。また、例えば、電圧切替部２２の段間の接続は、コモンドライバ１５の端子数が増加しそれにともないスイッチＣ１〜Ｃ（２ｘ）の数が増加すると変更する必要が生じる。
【００６９】
このような変更が生じた場合に、試験制御部４３の構成では、回路設計の段階においては各段のスイッチＡ１〜Ｓ（２ｙ）と同数の保持回路５２ａ〜５２ｃを各段のシフトレジスタ５１ａ〜５１ｃに配置して接続することを考慮する。そして、実施する試験内容については、図５に示す試験データから試験が必要なスイッチＡ１〜Ｓ（２ｙ）の組み合わせを選択する。言い換えると、回路設計の段階では、段間の接続が変更されても各段のスイッチＡ１〜Ｓ（２ｙ）の総数を調整すれば対応できる。さらに、各段のスイッチＡ１〜Ｓ（２ｙ）の各々の総数に変更がなければ、試験制御部４３の回路を変更せずに試験データのみ変更すれば対応できる。従って、電圧切替部２２の接続変更に対して汎用性を高めた試験制御部４３が構成できる。
【００７０】
以上、記述したように、本実施形態によれば、以下の効果を奏する。
（１）電圧切替部２２は、多段に接続され、各段毎にグループ化（第１〜第３スイッチ群３１ａ〜３１ｃ）された複数のスイッチＡ１〜Ｓ（２ｙ）を備える。試験制御部４３は、スイッチＡ１〜Ｓ（２ｙ）の各段に応じた第１〜第３シフトレジスタ５１ａ〜５１ｃが階層的に接続されている。シフトレジスタ５１ａ〜５１ｃは、スイッチＡ１〜Ｓ（２ｙ）を制御する制御信号ＣＴが再帰的にシフトされる。ＣＧ回路５４ｂは、シフトレジスタ５１ｂを制御信号ＣＴが一巡するのに同期してシフトレジスタ５１ａに対しゲートクロック信号ＧＣ２を出力する。また、ＣＧ回路５４ａは、シフトレジスタ５１ｃを制御信号ＣＴが一巡するのに同期してシフトレジスタ５１ｂに対しゲートクロック信号ＧＣ１を出力する。そして、制御信号ＣＴがクロック信号ＣＬＫ１に同期してシフトレジスタ５１ａ〜５１ｃを巡回するのに応じてスイッチＡ１〜Ｓ（２ｙ）が網羅的に制御され所望の接続状態で試験が実施される。このような構成では、制御信号ＣＴを転送するためにシフトレジスタ５１ａ〜５１ｃを多数のサイクル動作させる必要が無く、試験時間の短縮を図ることが可能となる。
【００７１】
（２）各シフトレジスタ５１ａ〜５１ｃは、複数のスイッチＡ１〜Ｓ（２ｙ）の各々と一体一で対応する保持回路５２ａ〜５２ｃを備えており、制御信号ＣＴが一巡するのに必要なシフト数が各段（グループ）のスイッチＡ１〜Ｓ（２ｙ）の総数に対応する。このような構成では、スイッチＡ１〜Ｓ（２ｙ）の総数に変更が生じた場合に、保持回路５２ａ〜５２ｃの個数を同様に変更すれば対応できる。つまり、スイッチＡ１〜Ｓ（２ｙ）の総数の変更にともなうシフトレジスタ５１ａ〜５１ｃの回路変更が容易となる。
【００７２】
（３）各シフトレジスタ５１ａ〜５１ｃから出力される制御信号ＣＴは、各段に含まれるスイッチＡ１〜Ｓ（２ｙ）の各々を択一的に制御する。このような構成では、試験データ（図５参照）の各サイクルと、そのサイクルで制御されるスイッチＡ１〜Ｓ（２ｙ）の組み合わせとの対応付けが容易となり、試験データの設定及び変更が容易となる。
【００７３】
（４）スイッチＡ１〜Ｓ（２ｙ）に対する試験では、導通状態とされたスイッチＡ１〜Ｓ（２ｙ）により形成される信号経路に対し、電圧切替部２２の一方側の端子から所定電圧を印加し、他方側の端子で電圧レベルを測定する。これにより、複数段のスイッチＡ１〜Ｓ（２ｙ）を同時に試験でき試験回数が低減できる。つまり、試験時間の短縮を図ることができる。
【００７４】
なお、駆動回路１２は、半導体装置の一例として、スイッチＡ１〜Ｓ（２ｙ）は、スイッチの一例として、第１〜第３スイッチ群３１ａ〜３１ｃは、グループ化された複数のスイッチの一例として、第１〜第３シフトレジスタ５１ａ〜５１ｃは、シフトレジスタの一例として、クロック信号ＣＬＫ１、ゲートクロック信号ＧＣ１，ＧＣ２は、シフト信号の一例として、制御信号ＣＴは、スイッチを制御する制御信号の一例として、試験制御部４３は、試験回路の一例として、クロックゲーティング回路５４ａ，５４ｂは、桁上げシフト制御部の一例として挙げられる。
【００７５】
なお、本願に開示される技術は前記実施形態に限定されるものではなく、趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、上記実施形態では、制御回路２５を、制御部４１によりクロック信号ＣＬＫ１を停止させて試験する構成としたが、クロック信号ＣＬＫ１を停止させずに連続的に試験を行う構成としてもよい。
【００７６】
また、上記実施形態では、試験制御部４３を、第１シフトレジスタ５１ａが上段（上位）、第３シフトレジスタ５１ｃが下段（下位）として構成したが、これに限定されない。例えば、試験制御部４３は、第１シフトレジスタ５１ａ、第２シフトレジスタ５１ｂ、第３シフトレジスタ５１ｃの順に制御信号ＣＴをシフトさせる接続態様に変更してもよい。この場合、第１シフトレジスタ５１ａが下段（下位）、第３シフトレジスタ５１ｃが上段（上位）となる。また、第２シフトレジスタ５１ｂ、第３シフトレジスタ５１ｃ、第１シフトレジスタ５１ａの順にシフトさせる接続態様としてもよい。
また、上記実施形態において、保持回路５２ａ〜５２ｃの接続態様を変更し制御信号ＣＴをシフトさせる順番を適宜変更してもよい。
【００７７】
また、スイッチＡ１〜Ｓ（２ｙ）の段数は適宜変更してもよい。
また、図５に示す試験データは、一例であり、例えば、スイッチＡ１，ＢＣ１，Ｃ１を全てＯＦＦ状態とした試験やスイッチＡ１，ＢＣ１，Ｃ１の少なくとも１つをＯＦＦ状態とした試験を含んでもよい。
また、同期のタイミングをクロック信号ＣＬＫ１等の立ち上がり（ハイレベル）遷移のタイミングとしたが、立ち下がり（ローレベル）遷移のタイミングでも良い。
【符号の説明】
【００７８】
１２    駆動回路
Ａ１〜Ｓ（２ｙ）  スイッチ
３１ａ〜３１ｃ    第１〜第３スイッチ群
５１ａ〜５１ｃ    第１〜第３シフトレジスタ
４１    制御部
５４ａ，５４ｂ    クロックゲーティング回路
ＣＬＫ１    クロック信号
ＣＴ  制御信号
ＥＮ１，ＥＮ２  イネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2014085275.tif 000007
【図６】
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