(57)【要約】【課題】エアーギャップを有する半導体装置及びその製造方法が提供される。【解決手段】本発明による半導体装置は、活性領域を定義するトレンチを有する半導体基板、活性領域を横切るゲート電極、ゲート電極と活性領域との間の電荷格納パターン、ゲート電極と電荷格納パターンの間でトレンチの上に延長される多孔性絶縁膜、及び多孔性絶縁膜とトレンチの底面との間に形成されたエアーギャップを含む。本発明による半導体装置の製造方法は、半導体基板に複数個の活性領域を定義するトレンチを形成することと、トレンチ内に犠牲膜を形成することと、複数個の活性領域の上で犠牲膜上面に延長され、複数個の気孔を有する多孔性絶縁膜を形成することと、多孔性絶縁膜の気孔を通じて犠牲膜を除去して、多孔性絶縁膜下のトレンチ内に多孔性絶縁膜によって定義されるエアーギャップを形成することと、多孔性絶縁膜上にゲート電極を形成することと、を含む。【選択図】図１２
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【特許請求の範囲】
【請求項１】
複数個の活性領域を定義するトレンチを有する半導体基板と、
前記複数個の活性領域を横切るゲート電極と、
前記複数個の活性領域の各々と前記ゲート電極との間の複数個の電荷格納セルと、
前記ゲート電極と前記複数個の電荷格納セルとの間で前記トレンチの上に延長される多孔性絶縁膜と、
前記多孔性絶縁膜と前記トレンチの底面との間に形成されたエアーギャップと、を含む半導体装置。
【請求項２】
前記多孔性絶縁膜は前記複数個の電荷格納セルの各々の上部面と直接接触する請求項１に記載の半導体装置。
【請求項３】
前記多孔性絶縁膜は前記複数個の活性領域を横切って、前記ゲート電極の下部面と直接接触する請求項１に記載の半導体装置。
【請求項４】
前記活性領域の間で前記多孔性絶縁膜の下部面は前記電荷格納セルの上部面と下部面との間に位置する請求項１に記載の半導体装置。
【請求項５】
前記多孔性絶縁膜は前記活性領域と前記トレンチとの上で均一な厚さを有する請求項４に記載の半導体装置。
【請求項６】
前記ゲート電極は前記多孔性絶縁膜の上で隣接する２つの前記電荷格納セルの間を満たす請求項４に記載の半導体装置。
【請求項７】
前記多孔性絶縁膜と前記ゲート電極との間に配置され、前記多孔性絶縁膜をコンフォーマルに覆う複数のゲートの間の絶縁膜をさらに含む請求項４に記載の半導体装置。
【請求項８】
前記多孔性絶縁膜は、純水にＨＦが２００：１の比率で希釈されたＨＦエッチング液を利用する湿式エッチング工程で、前記複数のゲートの間の絶縁膜より速いエッチング率を有する物質を含む請求項７に記載の半導体装置。
【請求項９】
前記多孔性絶縁膜はｐ−ＳｉＣＯＨを含む請求項１に記載の半導体装置。
【請求項１０】
前記多孔性絶縁膜は、純水にＨＦが２００：１の比率で希釈されたＨＦエッチング液を利用する湿式エッチング工程で１００乃至２００Å／ｍｉｎのエッチング率を有する絶縁物質を含む請求項１に記載の半導体装置。
【請求項１１】
前記電荷格納セルは前記半導体基板上に順に積層されたトンネル絶縁膜及びフローティングゲート電極を含む請求項１に記載の半導体装置。
【請求項１２】
隣接する２つの前記活性領域の間で前記多孔性絶縁膜の下部面は前記電荷格納セルの上部面より上に配置される請求項１に記載の半導体装置。
【請求項１３】
前記電荷格納セルは前記半導体基板上に順に積層された電荷トンネルリング膜、電荷トラップ膜、及び電荷ブロッキング膜を含む請求項１２に記載の半導体装置。
【請求項１４】
前記トレンチの下部を満たし、前記半導体基板の上部面の下に配置された上面を有する埋め込み絶縁パターンをさらに含み、
前記エアーギャップは前記多孔性絶縁膜の下部面と前記埋め込み絶縁パターンの上部面とによって定義される請求項１に記載の半導体装置。
【請求項１５】
前記トレンチの内壁をコンフォーマルに覆う絶縁膜ライナーをさらに含み、前記絶縁膜ライナーによって前記エアーギャップが定義される請求項１に記載の半導体装置。
【請求項１６】
トレンチを有する半導体基板と、
前記半導体基板の上部面で前記トレンチの上に延長されて前記トレンチ内にエアーギャップを定義する多孔性絶縁膜と、
前記多孔性絶縁膜上のゲート電極と、を含む半導体装置。
【請求項１７】
前記多孔性絶縁膜と前記半導体基板の上部面との間に介在された電荷格納セルをさらに含む請求項１６に記載の半導体装置。
【請求項１８】
前記トレンチの上で前記多孔性絶縁膜の上部面は前記電荷格納セルの上部面より下に配置される請求項１７に記載の半導体装置。
【請求項１９】
前記多孔性絶縁膜は前記電荷格納セルの上部面と直接接触する請求項１７に記載の半導体装置。
【請求項２０】
前記多孔性絶縁膜と離隔され、前記トレンチの下部を満たす埋め込み絶縁パターンをさらに含む請求項１６に記載の半導体装置。
【請求項２１】
前記多孔性絶縁膜と離隔され、前記トレンチの内壁をコンフォーマルに覆う絶縁膜ライナーをさらに含む請求項１６に記載の半導体装置。
【請求項２２】
第１方向に延長される複数個の下部配線を含む半導体基板と、
前記複数個の下部配線の各々の上に、第１方向にしたがって互いに離隔されて配置された複数個の半導体柱と、
前記複数個の半導体柱の上部面を覆い、隣接する２つの前記半導体柱の間にエアーギャップを定義する多孔性絶縁膜と、
前記多孔性絶縁膜上の複数個の下部電極であって、前記下部電極の各々は前記多孔性絶縁膜を貫通して前記半導体柱と接触する、下部電極と、
前記複数個の下部電極上に各々配置される複数個のメモリ要素であって、前記メモリ要素の各々は前記第１方向と垂直である第２方向に延長される、メモリ要素と、を含む半導体装置。
【請求項２３】
前記複数個のメモリ要素の各々は電気的抵抗が選択的に変わる物質を含む請求項２２に記載の半導体装置。
【請求項２４】
前記複数個のメモリ要素の各々はｐ−ｎジャンクションを含む請求項２３に記載の半導体装置。
【請求項２５】
半導体基板に複数個の活性領域を定義するトレンチを形成することと、
前記トレンチ内に犠牲膜を形成することと、
前記複数個の活性領域の上で前記犠牲膜上面に延長され、複数個の気孔を有する多孔性絶縁膜を形成することと、
前記多孔性絶縁膜の前記気孔を通じて前記犠牲膜を除去して、前記多孔性絶縁膜下のトレンチ内に前記多孔性絶縁膜によって定義されるエアーギャップを形成することと、
前記多孔性絶縁膜上にゲート電極を形成することと、を含む半導体装置の製造方法。
【請求項２６】
前記犠牲膜はＳＯＨ膜又はフォトレジスト膜で形成される請求項２５に記載の半導体装置の製造方法。
【請求項２７】
前記犠牲膜を除去することは酸化処理（ｏｘｙｇｅｎ  ｔｒｅａｔｍｅｎｔ）、オゾン処理、ＵＶ処理、又は湿式洗浄を使用する請求項２５に記載の半導体装置の製造方法。
【請求項２８】
前記エアーギャップを形成した後に、
前記多孔性絶縁膜の前記気孔の大きさ及び数を減少させる緻密化工程を遂行することをさらに含む請求項２５に記載の半導体装置の製造方法。
【請求項２９】
前記緻密化工程は８００℃乃至１０００℃の温度範囲及びＮ２Ｏ、ＮＯ、Ｎ２、Ｈ２Ｏ又はＯ２雰囲気で急速熱処理工程を遂行することである請求項２８に記載の半導体装置の製造方法。
【請求項３０】
前記半導体基板の前記活性領域の各々に対応する電荷格納パターンを形成することをさらに含む請求項２５に記載の半導体装置の製造方法。
【請求項３１】
前記犠牲膜の上部面は前記電荷格納パターンの上部面より下に配置される請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記多孔性絶縁膜は前記電荷格納パターンの上部面及び側壁をコンフォーマルに覆う請求項３０に記載の半導体装置の製造方法。
【請求項３３】
前記複数個の活性領域の各々に複数個のフローティングゲートパターンを形成することをさらに含み、
前記ゲート電極は前記多孔性絶縁膜の上で隣接する２つの前記フローティングゲートパターンの間に延長される請求項２５に記載の半導体装置の製造方法。
【請求項３４】
前記フローティングゲートパターンの上部面が前記犠牲膜の上部面より高い請求項２５に記載の半導体装置の製造方法。
【請求項３５】
前記ゲート電極と前記多孔性絶縁膜との間に複数のゲートの間の絶縁膜を形成することをさらに含む請求項２５に記載の半導体装置の製造方法。
【請求項３６】
前記犠牲膜を形成する前に、前記トレンチ内壁をコンフォーマルに覆う絶縁膜ライナーを形成することをさらに含む請求項２５に記載の半導体装置の製造方法。
【請求項３７】
前記犠牲膜を形成する前に、
前記トレンチ内に、前記活性領域の前記半導体基板の上部面より下に配置された上部面を有する埋め込み絶縁パターンを形成することをさらに含む請求項２５に記載の半導体装置の製造方法。
【請求項３８】
第１トレンチ及び第２トレンチを含む半導体基板と、
前記半導体基板上の第１絶縁膜と、
前記第１トレンチ内に配置され、第１多孔性絶縁膜によってカバーされる第１エアーギャップと、
前記第２トレンチ内に配置され、前記第１多孔性絶縁膜によってカバーされる第２エアーギャップと、
前記第１トレンチと前記第２トレンチとの間の前記活性領域上に配置された不揮発性メモリセルと、を含み、
前記第１及び第２エアーギャップの各々は部分的にそして水平的に前記不揮発性メモリセルと重畳される半導体装置。
【請求項３９】
前記第１多孔性絶縁膜は複数個の気孔を含む請求項３８に記載の半導体装置。
【請求項４０】
前記第１多孔性絶縁膜はｐ−ＳｉＣＯＨを含む請求項３８に記載の半導体装置。
【請求項４１】
前記第１エアーギャップは前記活性領域の上部面より高い上部面を有する請求項３８に記載の半導体装置。
【請求項４２】
前記不揮発性メモリセルはトンネル絶縁パターン、フローティングゲートパターン、複数のゲートの間の絶縁膜、及びコントロールゲート電極を含み、
前記トンネル絶縁パターンは活性領域上に配置され、前記フローティングゲートパターンは前記トンネル絶縁パターン上に配置され、前記複数のゲートの間の絶縁膜は前記フローティングゲートパターン上に配置され、前記ゲート電極は前記複数のゲートの間の絶縁膜上に配置され、
前記第１多孔性絶縁膜は前記フローティングゲートパターンと前記複数のゲートの間の絶縁膜との間に配置される請求項３８に記載の半導体装置。
【請求項４３】
前記コントロールゲート電極は前記第１及び第２エアーギャップ上に配置されて前記活性領域上に配置された前記フローティングゲートパターンと水平的に重畳される請求項４２に記載の半導体装置。
【請求項４４】
前記第１エアーギャップは前記トンネル絶縁パターンと水平的に重畳され、前記活性領域上に配置された前記フローティングゲートパターンと部分的にそして水平的に重畳される請求項４３に記載の半導体装置。
【請求項４５】
前記第１及び第２エアーギャップ、並びに前記コントロールゲート電極上に配置された第２絶縁膜をさらに含み、前記第２絶縁膜はｐ−ＳｉＣＯＨを含む請求項４４に記載の半導体装置。
【請求項４６】
前記不揮発性メモリセルはトンネル絶縁パターン、電荷トラップパターン及びブロッキング絶縁パターンを含む電荷格納パターン及びゲート電極を含み、
前記トンネル絶縁パターンは前記第１トレンチと前記第２トレンチとの間の前記活性領域上に配置され、前記電荷トラップパターンは前記トンネル絶縁パターン上に配置され、前記ブロッキング絶縁パターンは前記電荷トラップパターン上に配置され、前記ゲート電極は前記ブロッキング絶縁パターン上に配置され、
前記第１多孔性絶縁膜は前記ゲート電極と前記ブロッキング絶縁パターンとの間に配置される請求項３８に記載の半導体装置。
【請求項４７】
前記ゲート電極は前記第１及び第２エアーギャップ上に配置される請求項４６に記載の半導体装置。
【請求項４８】
前記第１及び第２エアーギャップの各々は前記電荷トラップパターンと水平的に重畳され、前記ゲート電極と部分的にそして水平的に重畳される請求項４７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、より詳細にはエアーギャップを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
小型化、多機能化、及び／又は低い製造単価等の特性によって、半導体装置は電子産業で重要な要素として脚光を浴びている。半導体装置は論理データを格納する記憶素子、論理データを演算処理する論理素子、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）素子等を包含することができる。
【０００３】
電子産業が発展することによって、半導体装置の特性に対する要求値が増加している。例えば、より速く動作する半導体装置に対する要求が増加し、及び／又は優れた信頼性を有する半導体装置に対する要求が増加している。しかし、半導体装置の高集積化の傾向にしたがって半導体装置内のパターンはますます微細になっている。線幅の減少によって、高速化された半導体装置及び／又は優れた信頼性を有する半導体装置の具現がますます難しくなっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】<}100{>米国特許公開第２００９／００２３２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題はエアーギャップを有する半導体装置を提供することにある。
【０００６】
本発明が解決しようとする課題は以上で言及された課題に制限されず、言及されないその他の課題は下の記載から当業者に明確に理解され得る。
【課題を解決するための手段】
【０００７】
解決しようとする課題を達成するために、本発明の一実施形態による半導体装置は、活性領域を定義するトレンチを有する半導体基板、活性領域を横切るゲート電極、ゲート電極と活性領域との間の電荷格納パターン、ゲート電極と電荷格納パターンとの間でトレンチの上に延長される多孔性絶縁膜、及び多孔性絶縁膜とトレンチの底面との間に形成されたエアーギャップを含む。
【０００８】
解決しようとする課題を達成するために、本発明の他の実施形態による半導体装置は、トレンチを有する半導体基板、半導体基板の上部面でトレンチの上に延長されてトレンチ内にエアーギャップを定義する多孔性絶縁膜、及び多孔性絶縁膜上のゲート電極を含む。
【０００９】
解決しようとする課題を達成するために、本発明の一実施形態による半導体装置の製造方法は、半導体基板に活性領域を定義するトレンチを形成することと、トレンチ内に犠牲膜を形成することと、活性領域の上で前記犠牲膜上面に延長され、気孔を有する多孔性絶縁膜を形成することと、多孔性絶縁膜の気孔を通じて犠牲膜を除去して、多孔性絶縁膜下のトレンチにエアーギャップを形成することと、多孔性絶縁膜上にゲート電極を形成することと、を含む。
【００１０】
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１１】
本発明の実施形態による半導体装置によれば、複数の活性領域の間にエアーギャップを形成するための多孔性絶縁膜が電荷格納パターンとゲート電極との間に延長され得る。複数の活性領域の間に１の誘電常数を有するエアーギャップが形成されるので、複数の活性領域の間の寄生キャパシタンスが減少されて半導体装置の性能が向上され得る。
【００１２】
また、フローティングゲート電極を含む不揮発性メモリ装置で、多孔性絶縁膜の上部面とフローティングゲート電極の上部面との間に高さの差異を増加させることができるので、フローティングゲート電極とコントロールゲート電極との間のカップリング比を増加させ得る。
【００１３】
これによって、不揮発性メモリ装置の電気的な特性が向上され得る。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施形態による半導体装置の平面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図３】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図４】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図５】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図６】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図７】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図８】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図９】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図１２】本発明の第１実施形態による製造方法によって製造された半導体装置の斜視図である。
【図１３】図１２のＡ部分を拡大した図面である。
【図１４】図１２のＢ部分を拡大した図面である。
【図１５】本発明の第１実施形態による半導体装置の変形例を説明するために、図１２のＢ部分を拡大した図面である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を示す断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図１８】本発明の第２実施形態による製造方法によって製造された半導体装置の斜視図である。
【図１９】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２０】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２１】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２２】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２３】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２４】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２５】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２６】本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図２７】本発明の第３実施形態による製造方法によって製造された半導体装置の斜視図である。
【図２８】図２７のＣ部分を拡大した図面である。
【図２９】本発明の第４実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図３０】本発明の第４実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図３１】本発明の第４実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図３２】本発明の第４実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図３３】本発明の第４実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【図３４】本発明の第５実施形態による半導体装置の平面図である。
【図３５】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図３６】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図３７】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図３８】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図３９】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図４０】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図４１】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図４２】本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【図４３】本発明の第５実施形態による製造方法によって製造された半導体装置の斜視図である。
【図４４】図４３に図示されたＤ部分を示す図面である。
【図４５】本発明の第６実施形態による半導体装置の製造方法を説明するための斜視図である。
【図４６】本発明の第６実施形態による半導体装置の製造方法を説明するための斜視図である。
【図４７】本発明の第６実施形態による半導体装置の製造方法を説明するための斜視図である。
【図４８】本発明の第６実施形態による半導体装置の製造方法を説明するための斜視図である。
【図４９】本発明の概念による実施形態によって形成された半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
【図５０】本発明の概念による実施形態によって形成された半導体装置を具備するメモリカードの一例を示す概略ブロック図である。
【図５１】本発明の概念による実施形態によって形成された半導体装置を装着した情報処理システムの一例を示す概略ブロック図である。
【発明を実施するための形態】
【００１５】
本発明の長所及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述する実施形態を参照すれば、明確になる。しかし、本発明は以下で開示される実施形態に限定されることはなく、互いに異なる多様な形態に具現でき、単に本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇によって定義されるだけである。明細書の全文にわたって同一参照符号は同一構成要素を称する。
【００１６】
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で単数形は文言で特別に言及しない限り複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘含む（ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素、段階、動作及び／又は素子における１つ以上の他の構成要素、段階、動作及び／又は素子の存在又は追加を排除しない。
【００１７】
また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示された特定形態に制限されることはなく、製造工程によって生成される形態の変化も含むことができる。例えば、直角に図示されたエッチング領域はラウンドされるか、或いは所定曲率を有する形態であり得る。したがって、図面で例示された領域は概略的な属性を有し、図面で例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。
【００１８】
以下、図面を参照して本発明の実施形態による半導体装置及びその製造方法について詳細に説明する。
【００１９】
図１は本発明の実施形態による半導体装置の平面図である。図２乃至図１０は本発明の第１実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【００２０】
図１及び図２を参照すれば、半導体基板１０上にトンネル絶縁パターン２１、フローティングゲートパターン２３、及び活性領域１１を定義するトレンチ１３を形成する。
【００２１】
一実施形態で、トレンチ１３を形成することは、半導体基板１０上にトンネル絶縁膜及びフローティングゲート導電膜を形成することと、フローティングゲート導電膜上にマスクパターン（図示せず）を形成することと、マスクパターンをエッチングマスクとして利用してトンネル絶縁膜、フローティングゲート導電膜、及び半導体基板１０を順に異方性エッチングすることと、を含む。
【００２２】
半導体基板１０は、バルク（ｂｕｌｋ）シリコン基板、シリコン−オン−インシュレータ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板、ゲルマニウム基板、ゲルマニウム−オン−インシュレータ（ｇｅｒｍａｎｉｕｍ  ｏｎ  ｉｎｓｕｌａｔｏｒ：ＧＯＩ）基板、シリコン−ゲルマニウム基板、又は選択的エピタキシァル成長（ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｉａｌ  ｇｒｏｗｔｈ：ＳＥＧ）を遂行して獲得したエピタキシァル薄膜の基板であり得る。
【００２３】
トンネル絶縁膜は、例えば熱酸化工程を通じてシリコン酸化膜ＳｉＯ２で形成され得る。また、トンネル絶縁膜はＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）のような高誘電率物質又はこれらの組み合わせで積層された複合層で形成されることもあり得る。このようなトンネル絶縁膜は化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又は原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）方法等を利用して形成することができる。
【００２４】
フローティングゲート導電膜はトンネル絶縁膜の表面上にポリシリコン膜を蒸着して形成されることができ、ポリシリコン膜を蒸着する間、燐（Ｐｈｏｓｐｈｏｒｕｓ）又はホウ素（Ｂｏｒｏｎ）のような不純物（ｄｏｐａｎｔ）がドーピングされ得る。これとは異なり、フローティングゲート導電膜は不純物がドーピングされたポリシリコンより高い仕事関数を有する導電物質（例えば、金属シリサイド、金属窒化物、又は金属）で形成されることもあり得る。
【００２５】
トレンチ１３は、平面で視る時、ライン形態に形成されることができ、垂直的観点でトレンチ１３は異方性エッチング工程の特性によって、下部に行くほど、幅が狭くなる側壁プロフィールを有することができる。即ち、トレンチ１３は上部幅より下部幅が狭く形成され得る。また、トレンチ１３は約２：１以上の横縦比（ａｓｐｅｃｔ  ｒａｔｉｏ）を有し得、半導体装置の集積度増加にしたがって、トレンチ１３の横縦比が増加され得る。
【００２６】
異方性エッチング工程を利用してトレンチ１３を形成することにしたがって、半導体基板１０の活性領域１１上にトンネル絶縁パターン２１及びフローティングゲートパターン２３が形成され得る。ライン形態の活性領域１１を定義することと共に、トンネル絶縁パターン２１及びフローティングゲートパターン２３が形成されるので、この段階でトンネル絶縁パターン２１及びフローティングゲートパターン２３はライン形態を有することができる。トレンチ１３を形成した後、フローティングゲートパターン２３上でマスクパターン（図示せず）が除去されることができる。
【００２７】
図３を参照すれば、トレンチ１３の内壁に絶縁膜ライナー（ｉｎｓｕｌａｔｉｎｇ  ｌｉｎｅｒ；３１）を形成し、絶縁膜ライナー３１上にトレンチ１３を満たす埋め込み絶縁膜３３を形成する。
【００２８】
絶縁膜ライナー３１はトレンチ１３の内壁にコンフォーマルに形成され得る。絶縁膜ライナー３１を形成することは、酸化膜ライナー（図１３の３１ａ参照）及び窒化膜ライナー（図１３の３１ｂ参照）を順に形成することを包含することができる。
【００２９】
酸化膜ライナーは熱酸化工程を遂行して形成され得る。このような熱酸化工程は、トレンチ１３の内壁を外部に露出させた状態でＯ２を利用する乾式酸化法又はＨ２Ｏを利用する湿式酸化法を利用して形成され得る。酸化膜ライナーはトレンチ１３の内壁に存在する欠陥（例えば、ダングリングボンド）及び異方性エッチングによる損傷を治癒又は及び緩和させ得る。
【００３０】
窒化膜ライナーはトレンチ１３内に満たされる埋め込み絶縁膜３３と半導体基板１０との間の酸化膜ライナーが厚くなることを防止することができる。また、窒化膜ライナーはトレンチ１３内に満たされる埋め込み絶縁膜３３の体積膨脹によってトレンチ１３の内壁で発生するストレスを減らし得る。
【００３１】
絶縁膜ライナー３１は化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）又は原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等のような段差塗布性（ａ  ｐｒｏｐｅｒｔｙ  ｏｆ  ｓｔｅｐ  ｃｏｖｅｒａｇｅ）が優れた蒸着技術を使用して実施できる。
【００３２】
埋め込み絶縁膜３３はトレンチ１３の内部及びフローティングゲートパターン２３の間を満たすことができる。埋め込み絶縁膜３３はギャップフィル（ｇａｐ  ｆｉｌｌ）特性が優れた絶縁物質で形成され得る。埋め込み絶縁膜３３は例えば、ＢＰＳＧ（ｂｏｒｏｎ−ｐｈｏｓｐｈｏｒ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜、Ｏ３−ＴＥＯＳ膜、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）又はＴＯＳＺ（Ｔｏｎｅｎ  ＳｉｌａＺｅｎｅ）物質で形成され得る。そして、埋め込み絶縁膜３３は優れた段差塗布性を提供する薄膜形成技術の中の少なくとも１つを使用して形成され得る。例えば、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（ｓｕｂａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）、又はＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）のような蒸着方法を遂行して形成され得る。
【００３３】
一実施形態によれば、埋め込み絶縁膜３３はＴＯＳＺ（Ｔｏｎｅｎ  Ｓｉｌａｚａｎｅ）を利用して形成され得る。ＴＯＳＺ膜はポリシラザン（ｐｏｌｙｓｉｌａｚａｎｅ）膜であり得る。ＴＯＳＺ膜は、スピンコーティング方法で形成されることができ、スピンコーティングの後、Ｏ２とＨ２Ｏとを供給し、アニーリング工程を進行してＴＯＳＺ膜からアンモニアと水素とを除去して形成され得る。したがって、ＴＯＳＺ膜はシリコン酸化膜になることができる。
【００３４】
以後、絶縁膜ライナー３１及び埋め込み絶縁膜３３は平坦化工程（例えば、化学的機械的平坦化（ＣＭＰ）工程）によって上面が平坦化されることができる。これによって、絶縁膜ライナー３１及び埋め込み絶縁膜３３の上部面はフローティングゲートパターン２３の上部面と共面（ｃｏｐｌａｎａｒ）を成し得る。
【００３５】
図４を参照すれば、埋め込み絶縁膜３３の上部をリセスさせてトレンチ１３の下部を満たす埋め込み絶縁パターン３５が形成され得る。
【００３６】
埋め込み絶縁膜３３の上部はエッチバック（ｅｔｃｈ  ｂａｃｋ）工程によって、リセスさせることができ、これによって、埋め込み絶縁パターン３５は図面に示したように、凹んだ上部面を有することができる。埋め込み絶縁パターン３５の上部面は活性領域１１の半導体基板１０の上部面より下に位置することができる。エッチバック工程の時、フローティングゲートパターン２３及びトンネル絶縁パターン２１の側壁に形成された絶縁膜ライナー３１の一部が共に除去されることがあり得る。
【００３７】
一方、埋め込み絶縁膜３３の上部をリセスさせる間に、フローティングゲートパターン２３の縁部分がラウンディング処理され得る。これによって、フローティングゲートパターン２３は上へ膨らんでいる上部面を有し得、フローティングゲートパターン２３の上部幅が下部幅より狭くなり得る。
【００３８】
図５を参照すれば、埋め込み絶縁パターン３５上にトレンチ１３上部を満たす第１犠牲膜３７を形成する。
【００３９】
第１犠牲膜３７はスピンコーティング方法によって、隣接するフローティングゲートパターン２３の間を満たすことができ、エッチバック工程によって上部がリセスされ得る。一実施形態で、第１犠牲膜３７の上部面はトンネル絶縁パターン２１の上部面より上に配置され得る。第１犠牲膜３７の上部面位置にしたがって後続工程で形成されるエアーギャップの体積が決定され得る。
【００４０】
第１犠牲膜３７は埋め込み絶縁パターン３５及びフローティングゲートパターン２３に対してエッチング選択性を有する物質で形成され得る。一実施形態によれば、第１犠牲膜３７は炭素を主成分とする物質で形成され得る。例えば、第１犠牲膜３７は炭素及び水素からなる膜、又は炭素、水素及び酸素からなる膜で構成されることができる。そして、第１犠牲膜３７は構成する化合物の総重量を基準に約８０〜９９重量％の比較的高い炭素含量を有する膜で構成され得る。
【００４１】
一実施形態によれば、第１犠牲膜３７はＳＯＨ膜（ＳＯＨ；ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）又は非晶質炭素膜（ＡＣＬ；ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）で形成することができる。ＳＯＨ膜は炭素含有ＳＯＨ膜（ｃａｒｂｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）又はシリコン含有ＳＯＨ膜（ｓｉｌｉｃｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）を包含することができる。他の実施形態で、第１犠牲膜３７はフォトレジスト又は非晶質シリコンで形成されることもあり得る。
【００４２】
図６を参照すれば、第１犠牲膜３７上に第１多孔性絶縁膜４０を形成する。
【００４３】
第１多孔性絶縁膜４０は第１犠牲膜３７の上部面でフローティングゲートパターン２３の上部面にコンフォーマルに延長され得る。
【００４４】
第１多孔性絶縁膜４０は複数個の気孔を有する絶縁膜であり得る。第１多孔性絶縁膜４０は多孔性の低誘電膜であり得る。第１多孔性絶縁膜４０は、例えば炭素を含有したシリコン酸化膜（ｃａｒｂｏｎ−ｄｏｐｅｄ  ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）を形成し、熱処理して形成され得る。熱処理工程は、シリコン酸化膜内に含有された炭素がシリコンと結合してＳｉＯ２構造を、よりあまり緻密でない形態のカゴ状（ｃａｇｅ−ｌｉｋｅ）構造になるようにする。このようなカゴ状（ｃａｇｅ−ｌｉｋｅ）構造を有するシリコン酸化膜はＳｉＣＯＨに該当し得る。このようなＳｉＣＯＨ膜の前駆体としてトリメチルシラン（３ＭＳ、（ＣＨ３）３−Ｓｉ−Ｈ）、テトラメチルシラン（４ＭＳ、（ＣＨ３）４−Ｓｉ）、ビニールトリメチルシラン（ＶＴＭＳ、ＣＨ２＝ＣＨ−Ｓｉ（ＣＨ３）３）等が使用され得る。前駆体を酸化させるために、酸素を含む酸化剤ガス、例えば過酸化水素等のガスを利用することができる。炭素を含有したシリコン酸化膜はＰＥＣＶＤ又はＡＬＤ方法を使用して形成され得る。炭素を含有したシリコン酸化膜は熱処理工程によって多孔性絶縁膜４０、即ちｐ−ＳｉＣＯＨに変化され得る。他の実施形態によれば、第１多孔性絶縁膜４０は多孔性シリコン膜を形成し、熱処理して形成されることもあり得る。第１多孔性絶縁膜４０で気孔の大きさ（例えば、直径）は数十乃至数百ｎｍであり得る。第１多孔性絶縁膜４０は５〜５０ｖｏｌ％の気孔率（ｐｏｒｏｓｉｔｙ）を有することができる。また、ＨＦエッチング液を利用する湿式エッチング工程で、第１多孔性絶縁膜４０は、後続して形成されるゲートの間の絶縁膜（図８のＩＧ）よりエッチング率が速いことがあり得る。例えば、第１多孔性絶縁膜４０は純水にＨＦが２００：１の比率で希釈されたＨＦエッチング液を利用する湿式エッチング工程で約１００乃至２００Å／ｍｉｎのエッチング率を有することができる。
【００４５】
図７を参照すれば、第１多孔性絶縁膜４０の気孔を通じて第１犠牲膜３７を除去する。第１犠牲膜３７がＳＯＨ膜又はフォトレジスト膜で形成される場合、第１犠牲膜３７を除去する工程は、酸素、オゾン、ＵＶを利用するアッシング工程又は湿式洗浄工程が遂行されることができる。即ち、第１犠牲膜３７は酸化処理（ｏｘｙｇｅｎ  ｔｒｅａｔｍｅｎｔ）、オゾン処理、ＵＶ処理、又は湿式洗浄を使用して除去されることができる。詳細に、第１犠牲膜３７がＳＯＨ膜で形成される場合、第１犠牲膜３７を除去する工程は、フルオリン系列のエッチングガスとＯ２との混合ガス、又はフルオリン系列のエッチングガスと、Ｏ２及びＡｒの混合ガスが使用され得る。ここで、フルオリン系列のエッチングガスとしてはＣ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、又はＣ５Ｆ８が利用され得る。第１犠牲膜３７が非晶質シリコン膜で形成される場合、第１犠牲膜３７を除去する工程は、塩素ガスを利用する等方性エッチング工程が遂行されることができる。
【００４６】
第１犠牲膜３７を除去することにしたがって、第１多孔性絶縁膜４０下に第１エアーギャップ１５が形成され得る。第１エアーギャップ１５は埋め込み絶縁パターン３５の上部面、トレンチ１３の側壁、及び第１多孔性絶縁膜４０の下部面によって定義され得る。即ち、半導体基板１０の隣接する活性領域１１の間に第１エアーギャップ１５が形成され得る。第１エアーギャップ１５の垂直的高さは第１犠牲膜３７の垂直的高さによって決定されるので、第１犠牲膜３７の垂直的高さが増加する場合、フローティングゲートパターン２３の間に第１エアーギャップ１５が配置されることもあり得る。空気で満たされた第１エアーギャップ１５は一般的な絶縁膜（例えば、シリコン酸化膜）の誘電率より低い誘電率を有するので、活性領域１１又はフローティングゲートパターン２３の間に電気的干渉（即ち、カップリングキャパシタンス）を減らし得る。
【００４７】
一実施形態によれば、第１エアーギャップ１５を形成した後に第１多孔性絶縁膜４０に対する緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）工程が遂行されることができる。一実施形態によれば、緻密化工程で急速熱処理（ＲＴＰ；Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）が遂行されることができる。急速熱処理工程はＮ２Ｏ、ＮＯ、Ｎ２、Ｈ２Ｏ又はＯ２雰囲気で約８００℃乃至１０００℃以上の高温で進行され得る。急速熱処理工程の遂行にしたがって、複数個の気孔を有する第１多孔性絶縁膜４０が緻密になることができ、気孔の大きさ及び／又は数が減少され得る。
【００４８】
図８を参照すれば、第１多孔性絶縁膜４０上に複数のゲートの間の絶縁膜ＩＧが形成され得る。
【００４９】
複数のゲートの間の絶縁膜ＩＧはトンネル絶縁パターン２１より誘電率が大きい物質で形成され得る。例えば、複数のゲートの間の絶縁膜ＩＧはシリコン酸化膜及びシリコン窒化膜で形成されるか、或いは、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ｔａ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３（ＳＴＯ）、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）のような高誘電率物質又はこれらの組み合わせで積層された複合層で形成することができる。一実施形態によれば、複数のゲートの間の絶縁膜ＩＧは順に積層された第１誘電膜４１及び第２誘電膜４３を包含することができる。ここで、第１誘電膜４１と第２誘電膜４３との誘電率が互いに異なり得る。例えば、複数のゲートの間の絶縁膜ＩＧは順に積層されたシリコン窒化膜及びシリコン酸化膜を包含することができる。
【００５０】
複数のゲートの間の絶縁膜ＩＧは第１多孔性絶縁膜４０上にコンフォーマルに形成され得る。複数のゲートの間の絶縁膜ＩＧはＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、ＳＡＣＶＤ（ｓｕｂａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）又はＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）のような蒸着方法を遂行して形成され得る。
【００５１】
以後、図１及び図９を参照すれば、活性領域１１を横切るコントロールゲート電極５１を形成する。コントロールゲート電極５１はフローティングゲートパターン２３の間を満たすことができる。
【００５２】
詳細に、コントロールゲート電極５１を形成することは、複数のゲートの間の絶縁膜ＩＧ上にコントロールゲート導電膜を形成することと、コントロールゲート導電膜上に活性領域１１を横切るマスクパターン（図示せず）を形成することと、マスクパターン（図示せず）を利用してフローティングゲートパターン２３、複数のゲートの間の絶縁膜ＩＧ、及びコントロールゲート導電膜を順に異方性エッチングすることと、を包含することができる。
【００５３】
コントロールゲート導電膜は複数のゲートの間の絶縁膜ＩＧの表面上にポリシリコン膜を蒸着して形成されることができ、ポリシリコン膜を蒸着する間に、燐（Ｐｈｏｓｐｈｏｒｕｓ）又はホウ素（Ｂｏｒｏｎ）のような不純物（ｄｏｐａｎｔ）がドーピングされ得る。これとは異なり、コントロールゲート導電膜は不純物がドーピングされたポリシリコンより高い仕事関数を有する導電物質（例えば、金属シリサイド、金属窒化物、又は金属）で形成されることもあり得る。
【００５４】
異方性エッチング工程によって、コントロールゲート電極５１を形成することと共に、活性領域１１上にトンネル絶縁パターン２１及びフローティングゲート電極２３が局所的に形成され得る。即ち、活性領域１１の半導体基板１０上にフローティングゲート電極２３が互いに離隔されて配置され得る。トンネル絶縁パターン２１及びフローティングゲート電極２３は電荷格納セルを構成することができる。
【００５５】
図１０を参照すれば、フローティングゲート電極２３及びコントロールゲート電極５１が形成された半導体基板１０上に層間絶縁膜６１が形成されて第２エアーギャップ１７が形成され得る。
【００５６】
一実施形態で、層間絶縁膜６１はステップカバレージ特性が低い（ｐｏｏｒ）層間絶縁膜６１で又は／そしてステップカバレージ特性が低い工程を利用して形成され得る。層間絶縁膜６１はシリコン酸化膜であり得る。これによって、層間絶縁膜６１はフローティングゲート電極２３、複数のゲートの間の絶縁膜６１、及びコントロールゲート電極５１で構成されたゲート構造体の間の空間を満たすことができる。
【００５７】
そして、層間絶縁膜６１はコントロールゲート電極５１及びフローティングゲート電極２３形成のための異方性エッチング工程によって露出された第１エアーギャップの一部を満たすことができるが、フローティングゲート電極２３の間の第１多孔性絶縁膜４０下は空いた空間で残ることができる。これによって、第１多孔性絶縁膜４０下に、トレンチ１３の側壁及び層間絶縁膜６１の側壁の一部によって定義される第２エアーギャップ１７が形成され得る。
【００５８】
一方、本発明の変形された実施形態によれば、図３及び図４を参照して説明された埋め込み絶縁パターン３５を形成する工程が省略されることもあり得る。即ち、トレンチ１３内壁に絶縁膜ライナー３１を形成した後、図５を参照して説明した第１犠牲膜３７がトレンチ１３を満たすことができる。即ち、第１犠牲膜３７がトレンチ１３の底面に形成された絶縁膜ライナー３１と直接接触することができる。以後、後続工程を遂行すれば、図１１に図示したように、トレンチ１３の内壁に形成された絶縁膜ライナー３１がエアーギャップ１９に露出され得る。これによって、図１１に図示された実施形態でエアーギャップ１９の高さが図１０を参照して説明したエアーギャップ１７の高さより高くなり得る。
【００５９】
図１２は本発明の第１実施形態による製造方法によって製造された半導体装置の斜視図である。図１３は図１２のＡ部分を拡大した図面であり、図１４は図１２のＢ部分を拡大した図面である。図１５は、本発明の第１実施形態による半導体装置の変形例を説明するために、図１２のＢ部分を拡大した図面である。
【００６０】
図１２乃至図１５を参照して本発明の第１実施形態による製造方法によって製造された半導体装置について説明する。
【００６１】
図１２を参照すれば、活性領域１１を定義するトレンチ１３が形成された半導体基板１０が提供される。トレンチ１３は互いに並行に所定間隔離隔されたライン形状の活性領域１１を定義することができる。
【００６２】
半導体基板１０上にゲート構造体が配置される。ゲート構造体は順に積層されたトンネル絶縁パターン２１、フローティングゲート電極２３、複数のゲートの間の絶縁膜ＩＧ、及びコントロールゲート電極５１を含む。
【００６３】
詳細に、トンネル絶縁パターン２１は活性領域１１の半導体基板１０の表面に形成される。不揮発性メモリ装置でデータの格納及び消去の時、電荷はＦ−Ｎトンネルリングによってトンネル絶縁パターン２１をトンネルリングして半導体基板１０又はフローティングゲート電極へ移動することができる。
【００６４】
フローティングゲート電極２３は活性領域１１上に局所的に（ｌｏｃａｌｌｙ）形成される。言い換えれば、複数個のフローティングゲート電極２３が活性領域１１上に互いに離隔されて配置される。フローティングゲート電極２３は傾いた側壁を有し得、これによってフローティングゲート電極２３の下部幅が上部幅より大きくなり得る。フローティングゲート電極２３はｎ型又はｐ型不純物がドーピングされたポリシリコン膜で形成され得る。フローティングゲート電極２３にはトンネル絶縁パターン２１をトンネルリングした電荷が蓄積される。
【００６５】
複数のゲートの間の絶縁膜ＩＧはフローティングゲート電極２３とコントロールゲート電極５１との間を絶縁させる。そして、複数のゲートの間の絶縁膜ＩＧは隣接するフローティングゲート電極２３の上部に延長され得る。複数のゲートの間の絶縁膜ＩＧはフローティングゲート電極２３の上部をコンフォーマルに覆うことができる。言い換えれば、複数のゲートの間の絶縁膜ＩＧはフローティングゲート電極２３の上面及び両側壁を覆うことができる。これによって、フローティングゲート電極２３と複数のゲートとの間の絶縁膜ＩＧの接触面積を増加させて、コントロールゲート電極５１とフローティングゲート電極２３との間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）を増加させ得る。この実施形態で、複数のゲートの間の絶縁膜ＩＧは順に積層された第１誘電膜及び第２誘電膜を包含することができる。ここで、第１誘電膜と第２誘電膜の誘電率が互いに異なることがあり、トンネル絶縁パターン２１の誘電率より大きくなり得る。例えば、複数のゲートの間の絶縁膜ＩＧは順に積層されたシリコン窒化膜及びシリコン酸化膜を包含することができる。
【００６６】
コントロールゲート電極５１は活性領域１１を横切って配置され得る。コントロールゲート電極５１はフローティングゲート電極２３の間に延長され得る。即ち、活性領域１１の間でコントロールゲート電極５１の下部面はフローティングゲート電極２３の上部面より下に配置され得る。コントロールゲート電極５１は不揮発性メモリ装置の動作の時、フローティングゲート電極２３の電圧を維持させる。そして、コントロールゲート電極５１がフローティングゲート電極２３の間に形成されるので、隣接するフローティングゲート電極２３の間の干渉（ｉｎｔｅｒｆｅｒｅｎｃｅ）を抑制できる。
【００６７】
一実施形態によれば、活性領域１１の間のトレンチ１３内にエアーギャップ１７を有することができる。実施形態によれば、エアーギャップ１７の上部面はフローティングゲート電極２３の上部面でトレンチ１３上部に延長される多孔性絶縁膜４０の下部面によって定義され得る。多孔性絶縁膜４０は活性領域１１を横切って配置され得る。そして、活性領域１１の間で多孔性絶縁膜４０の下部面はフローティングゲート電極２３の上部面より下に配置され得る。多孔性絶縁膜４０は数十ｎｍ大きさの気孔を有する誘電膜であり得る。例えば、多孔性絶縁膜４０はシリコン酸化膜又はｐ−ＳｉＣＯＨ膜であり得る。この実施形態で、多孔性絶縁膜４０は図１４に示したように、フローティングゲート電極２３及び複数のゲートの間の絶縁膜ＩＧと直接接触され得る。これとは異なり、図１５に図示したように、多孔性絶縁膜４０は複数のゲートの間の絶縁膜ＩＧ無しでコントロールゲート電極５１と直接接触されることもあり得る。
【００６８】
この実施形態で、エアーギャップ１７の下部面はトレンチ１３の下部に満たされた埋め込み絶縁パターン３５の上部面によって定義され得る。さらに、埋め込み絶縁パターン３５とトレンチ１３の内壁との間に絶縁膜ライナー３１が配置され得る。絶縁膜ライナー３１は図１３に示したように、トレンチ１３の内壁と接するシリコン酸化膜３１ａ及びシリコン酸化膜３１ａ上のシリコン窒化膜３１ｂを包含することができる。トレンチ１３の側壁に形成された絶縁膜ライナー３１はエアーギャップ１７に露出され得る。
【００６９】
一実施形態によれば、埋め込み絶縁パターン３５と多孔性絶縁膜４０との離隔距離によってエアーギャップ１７の高さが異なり得る。そして、トレンチ１３内に形成されたエアーギャップ１７の高さにしたがって複数のゲートの間の絶縁膜ＩＧとフローティングゲート電極２３が重畳される面積が異なり得る。これによって、トレンチ１３内に形成されたエアーギャップ１７の高さにしたがって、フラッシュメモリ装置の動作の時、コントロールゲート電極５１とフローティングゲート電極２３との間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）を決定することができる。
【００７０】
フローティングゲート電極２３の間で多孔性絶縁膜４０の上部面をフローティングゲート電極２３の上部面より下に配置することによって、フローティングゲート電極２３とコントロールゲート電極５１との間で重畳される面積を増加させ得る。これによって、フラッシュメモリ装置の動作の時、コントロールゲート電極５１とフローティングゲート電極２３との間のカップリング比（ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）を向上させることができる。また、空気で満たされるエアーギャップ１７はシリコン酸化膜より誘電率が低いので、隣接する活性領域１１の間のカップリングキャパシタンスを減らし得る。これによって、不揮発性メモリ装置で隣接するセルの間の電気的干渉を減らし得る。
【００７１】
一方、他の実施形態によれば、エアーギャップ１７の下部面は、図１１に図示したように、トレンチ１３の底面に形成された絶縁膜ライナー３１によって定義されることもあり得る。このような場合、エアーギャップ１７の高さが図１２に図示された実施形態でより増加され得る。
【００７２】
ゲート構造体が形成された半導体基板１０上に絶縁膜が形成され得る。絶縁膜は半導体基板１０の上でゲート構造体の間の空間を満たすことができる。ここで、絶縁膜はコントロールゲート電極５１の間のトレンチ１３の一部を満たすことができるが、コントロールゲート電極５１下に位置するエアーギャップ１７は絶縁膜によって満たさないことがあり得る。
【００７３】
図１６乃至図１７は本発明の第２実施形態による半導体装置の製造方法を示す断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【００７４】
第２実施形態によれば、図１乃至図９を参照して説明したように、半導体基板１０上にフローティングゲート電極２３、複数のゲートの間の絶縁膜ＩＧ、及びコントロールゲート電極５１で構成されたゲート構造体を形成した後、図１６に示したように、第１エアーギャップ１５及びゲート構造体の間を満たす第２犠牲膜３９を形成する。
【００７５】
第２犠牲膜３９は埋め込み絶縁パターン３５及びゲート構造体に対してエッチング選択性を有する物質で形成され得る。第２犠牲膜３９は図５を参照して説明された第１犠牲膜３７と同一の物質で形成され得る。第２犠牲膜３９は平坦化工程によってコントロールゲート電極５１の上部面を露出させ得る。第２犠牲膜３９の上部面はコントロールゲート電極５１の上部面より下に位置されることもあり得る。
【００７６】
続いて、図１６を参照すれば、第２犠牲膜３９及びコントロールゲート電極５１の上部面上に第２多孔性絶縁膜６０が形成され得る。第２多孔性絶縁膜６０は図６を参照して説明された第１多孔性絶縁膜４０と同様に形成され得る。即ち、第２多孔性絶縁膜６０は複数個の気孔を有することができる。
【００７７】
図１７を参照すれば、第２多孔性絶縁膜６０の気孔を通じて第２犠牲膜３９を選択的に除去する。第２犠牲膜３９を除去することは、図７を参照して説明したように、第１犠牲膜４０を除去する方法のように遂行されることができる。第２犠牲膜３９を除去することにしたがって、活性領域１１間とゲート構造体間に第３エアーギャップ１８が形成され得る。ここで、第３エアーギャップ１８は埋め込み絶縁パターン３５、トレンチ１３の側壁、第１多孔性絶縁膜４０の下部面、フローティングゲート電極２３の側壁、及び第２多孔性絶縁膜６０の下部面によって定義され得る。
【００７８】
図１８は本発明の第２実施形態による製造方法によって製造された半導体装置の斜視図である。
【００７９】
図１８を参照すれば、半導体装置は図１２を参照して説明したように、活性領域１１を定義するトレンチ１３が形成された半導体基板１０が提供される。トレンチ１３は互いに並行に所定間隔離隔されたライン形状の活性領域１１を定義することができる。半導体基板１０上にゲート構造体が配置され、ゲート構造体は順に積層されたトンネル絶縁パターン２１、フローティングゲート電極２３、複数のゲートの間の絶縁膜ＩＧ、及びコントロールゲート電極５１を含む。
【００８０】
この実施形態によれば、トレンチ内にエアーギャップ１８を有し、エアーギャップ１８は活性領域１１の間でライン形状の空いた空間と、コントロールゲート電極５１の間の空いた空間と、であり得る。即ち、エアーギャップ１８は第１多孔性絶縁膜４０下の活性領域１１間と、第２多孔性絶縁膜６０下のコントロールゲート電極５１間と、に形成され得る。
【００８１】
図１９乃至図２６は本発明の第３実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。第３実施形態による半導体装置は電荷トラップ絶縁膜を含むＮＡＮＤフラッシュメモリ装置であり得る。
【００８２】
図１９を参照すれば、半導体基板１０上にトンネル絶縁パターン２２、電荷トラップパターン２６、ブロッキング絶縁パターン２８、及び活性領域１１を定義するトレンチ１２を形成する。例えば、トレンチ１２はトンネル絶縁パターン２２、電荷トラップパターン２６、及びブロッキング絶縁パターン２８を貫通して基板１０内に形成され得る。
【００８３】
この実施形態で、トレンチ１２を形成することは、半導体基板１０上にトンネル絶縁膜、電荷トラップ膜、及びブロッキング絶縁膜を順に積層することと、ブロッキング絶縁膜上にマスクパターン３０を形成することと、マスクパターン３０をエッチングマスクに利用してトンネル絶縁膜、電荷トラップ膜、ブロッキング絶縁膜、及び半導体基板１０を順に異方性エッチングすることとを含む。トンネル絶縁膜、電荷トラップ膜、及びブロッキング絶縁膜は化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）方法で形成され得る。マスクパターン３０はフォトレジストパターン、シリコン窒化膜又はシリコン酸化膜／シリコン窒化膜が積層された構造で形成され得る。
【００８４】
トンネル絶縁パターン２２は、例えば半導体基板１０の上部面が熱酸化されて形成されたシリコン酸化膜（ＳｉＯ２）で形成され得る。これとは異なり、トンネル絶縁膜は高誘電率を有する金属酸化物で形成されることもあり得る。電荷トラップパターン２６はシリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ窒化膜（Ｓｉ−ｒｉｃｈ  ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ）又は薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ  ｔｒａｐ  ｌａｙｅｒ）の中の少なくとも１つを包含することができる。ブロッキング絶縁パターン２８は電荷トラップパターン２６より大きいエネルギーバンドギャップを有する物質の中の１つであり得る。例えば、ブロッキング絶縁パターン２８はシリコン酸化膜又は高誘電率を有する金属酸化膜で形成され得る。
【００８５】
図２０を参照すれば、図３を参照して説明したように、トレンチ１２内に絶縁膜ライナー３２及び埋め込み絶縁膜が順に形成され得る。続いて、図４を参照して説明したように、トレンチ１２内に満たされた埋め込み絶縁膜がリセスされてトレンチ１２の下部に埋め込み絶縁パターン３４が形成され得る。これによってトレンチ１２の側壁の一部が露出され得る。
【００８６】
図２１を参照すれば、埋め込み絶縁パターン３４上にトレンチ１２を満たす第１犠牲膜３６を形成する。第１犠牲膜３６はトンネル絶縁パターン２２、電荷トラップパターン、ブロッキング絶縁パターン、及びマスクパターン３０に対してエッチング選択性を有する物質で形成され得る。第１犠牲膜３６は、図５を参照して説明したように、ＳＯＨ膜（ＳＯＨ；ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）又は非晶質炭素膜（ＡＣＬ；ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）で形成することができる。ＳＯＨ膜は炭素含有ＳＯＨ膜（ｃａｒｂｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）又はシリコン含有ＳＯＨ膜（ｓｉｌｉｃｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）を包含することができる。他の実施形態で、第１犠牲膜３６はフォトレジスト又は非晶質シリコンで形成されることもあり得る。
【００８７】
この実施形態で、第１犠牲膜３６はスピンコーティング方法によってマスクパターン３０の間を満たすことができ、平坦化工程によってマスクパターン３０の上部面が露出され得る。
【００８８】
図２２を参照すれば、マスクパターン３０を除去してブロッキング絶縁パターン２８の上部面を露出させる。これによって、第１犠牲膜３６の上部が半導体基板１０の上部面の上へ突出され得る。即ち、ブロッキング絶縁パターン２８の上部面が第１犠牲膜３６の上部面より下に位置することができる。
【００８９】
図２３を参照すれば、半導体基板１０上に突出された第１犠牲膜３６の表面を覆う第１多孔性絶縁膜４０が形成され得る。第１多孔性絶縁膜４０は第１犠牲膜３６上部面でブロッキング絶縁パターン２８の上部面にコンフォーマルに延長され得る。
【００９０】
第１多孔性絶縁膜４０は、図６を参照して説明したように、複数個の気孔を有する絶縁膜であり得る。第１多孔性絶縁膜４０は多孔性の低誘電膜であり得る。第１多孔性絶縁膜４０は、例えば炭素を含有したシリコン酸化膜を形成し、熱処理して形成され得る。例えば、第１多孔性絶縁膜４０はｐ−ＳｉＣＯＨ膜であり得る。第１多孔性絶縁膜４０で気孔の大きさ（例えば、直径）は数十乃至数百ｎｍであり得る。第１多孔性絶縁膜４０は５〜５０ｖｏｌ％の気孔率（ｐｏｒｏｓｉｔｙ）を有することができる。また、ＨＦエッチング液を利用する湿式エッチング工程で、第１多孔性絶縁膜４０はトンネル絶縁パターン２２、電荷トラップパターン２４、及びブロッキング絶縁パターン２８より速いエッチング率を有することができる。例えば、第１多孔性絶縁膜４０は純水にＨＦが２００：１の比率で希釈されたＨＦエッチング液を利用する湿式エッチング工程で約１００乃至２００Å／ｍｉｎのエッチング率を有することができる。
【００９１】
図２４を参照すれば、第１多孔性絶縁膜４０の気孔を通じて第１犠牲膜３６を除去する。
【００９２】
第１犠牲膜３６を除去することは、図７を参照して説明したように、第１犠牲膜３６がＳＯＨ膜又はフォトレジスト膜で形成される場合、酸素、オゾン、ＵＶを利用するアッシング工程又は湿式洗浄工程が遂行されることができる。即ち、第１犠牲膜３６は酸化処理（ｏｘｙｇｅｎ  ｔｒｅａｔｍｅｎｔ）、オゾン処理、ＵＶ処理、又は湿式洗浄を使用して除去されることができる。第１犠牲膜３６を除去した後、第１多孔性絶縁膜４０はブロッキング絶縁パターン上に残留することができる。
【００９３】
第１犠牲膜３６を除去することにしたがって、活性領域１１の間、そして積層されたトンネル絶縁パターン２２、電荷トラップパターン２６、及びブロッキング絶縁パターン２８の間にエアーギャップ１４が形成され得る。エアーギャップ１４は埋め込み絶縁パターン３４の上部面、トレンチ１２の側壁、及び第１多孔性絶縁膜４０の下部面によって定義され得る。この実施形態で、トンネル絶縁パターン２２、電荷トラップパターン２６、及びブロッキング絶縁パターン２８の側壁はエアーギャップ１４に露出され得る。
【００９４】
エアーギャップ１４を形成した後に第１多孔性絶縁膜４０に対する緻密化（ｄｅｎｓｉｆｉｃａｔｉｏｎ）工程で急速熱処理（ＲＴＰ；Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）工程が遂行されることができる。
【００９５】
図２５を参照すれば、第１多孔性絶縁膜４０上に活性領域１１を横切るゲート電極５２が形成され得る。
【００９６】
詳細に、ゲート電極５２を形成することは、第１多孔性絶縁膜４０上にゲート導電膜を形成すること、ゲート導電膜上に活性領域１１を横切るマスクパターン（図示せず）を形成することと、マスクパターン（図示せず）を利用してトンネル絶縁パターン２２、電荷トラップパターン２６、ブロッキング絶縁パターン２８、第１多孔性絶縁膜４０、及びゲート導電膜を順に異方性エッチングすることと、を包含することができる。これによって、トンネル絶縁パターン２２、電荷トラップパターン２６、ブロッキング絶縁パターン２８は活性領域１１上に局所的に形成されることができ、ゲート電極５２の間のトレンチ１２が露出され得る。
【００９７】
図２６を参照すれば、ゲート電極５２の間に層間絶縁膜６２を形成する。絶縁膜はステップカバレージ特性が低い（ｐｏｏｒ）絶縁膜を含むか、又は／そしてステップカバレージ特性が低い工程を利用して形成され得る。層間絶縁膜６２は隣接する２つのゲート電極５２の間の第１エアーギャップ１４の一部を満たすことができるが、第１多孔性絶縁膜４０下の一部分は空いた空間１６で残留することができ、前記空いた空間は第２エアーギャップ１６として称され得る。
【００９８】
図２７は本発明の第３実施形態による製造方法によって製造された半導体装置の斜視図である。図２８は図２７のＣ部分を拡大した図面である。
【００９９】
図２７及び図２８を参照すれば、第３実施形態による半導体装置には、活性領域１１を定義するトレンチ１２が形成された半導体基板１０が提供される。トレンチ１２は互いに並行に所定間隔離隔されたライン形状の活性領域１１を定義することができる。半導体基板１０上に活性領域１１を横切るゲート電極５２が配置され得る。ゲート電極５２と活性領域１１との間に電荷格納パターンＣＳが配置され得る。前記電荷格納パターンＣＳは電荷格納セルを構成することができる。
【０１００】
この実施形態で、電荷格納パターンＣＳは活性領域１１上に順に積層されたトンネル絶縁パターン２２、電荷トラップパターン２６、及びブロッキング絶縁パターン２８を包含することができる。この実施形態で、電荷格納パターンＣＳは電荷トラップ膜を含み、電荷トラップ膜はシリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ窒化膜（Ｓｉ−ｒｉｃｈ  ｎｉｔｒｉｄｅ）、ナノクリスタルシリコン（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ）又は薄層化されたトラップ膜（ｌａｍｉｎａｔｅｄ  ｔｒａｐ  ｌａｙｅｒ）の中の少なくとも１つを包含することができる。
【０１０１】
第１多孔性絶縁膜４０は、電荷格納パターンＣＳとゲート電極５２との間でトレンチ１２の上部に延長されてエアーギャップ１８を定義することができる。この実施形態によれば、トレンチ１２の上部で第１多孔性絶縁膜４０の上部面が電荷格納パターンＣＳの上部面より上に配置され得る。第１多孔性絶縁膜４０の上部面にゲート電極５２が直接接触され得る。
【０１０２】
電荷格納パターンＣＳとゲート電極５２との間に介在された第１多孔性絶縁膜４０は電荷格納パターンＣＳに格納される電荷の漏出（例えば、バック−トンネルリング；ｂａｃｋ−ｔｕｎｎｅｌｉｎｇ）を防止するのに寄与することができる物質で形成され得る。例えば、第１多孔性絶縁膜４０は複数個の気孔を有するシリコン酸化膜及び高誘電膜の中の１つであり得る。
【０１０３】
この実施形態によれば、エアーギャップ１６は電荷格納パターンＣＳの側壁を露出させることもあり得る。エアーギャップ１６の高さは埋め込み絶縁パターン３４の上部面と第１多孔性絶縁膜４０の下部面との間の垂直的距離によって定義され得る。
【０１０４】
図２９乃至図３３は本発明の第４実施形態による半導体装置の製造方法を説明するための断面図であって、図１のＩ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面である。
【０１０５】
図２９を参照すれば、半導体基板１０の上部面に活性領域１１を定義するためのマスクパターン３０が形成され得る。マスクパターン３０は順に積層されたシリコン酸化膜パターン３０ａ及びシリコン窒化膜パターン３０ｂを包含することができる。これとは異なり、マスクパターンとしてフォトレジスト膜が使用されることもあり得る。続いて、マスクパターン３０を利用して半導体基板１０をエッチングすることによって、半導体基板１０にトレンチ１２を形成することができる。トレンチ１２は一方向に延長されたライン形態であり得る。
【０１０６】
図３０を参照すれば、トレンチ１２を満たす犠牲膜３６を形成する。犠牲膜３６は図５を参照して説明したように、ＳＯＨ膜（ＳＯＨ；ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）又は非晶質炭素膜（ＡＣＬ；ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）で形成することができる。ＳＯＨ膜は炭素含有ＳＯＨ膜（ｃａｒｂｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）又はシリコン含有ＳＯＨ膜（ｓｉｌｉｃｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）を包含することができる。他の実施形態で、犠牲膜３６はフォトレジスト又は非晶質シリコンで形成されることもあり得る。
【０１０７】
犠牲膜３６を形成する前に、図３を参照して説明したように、絶縁膜ライナー３２が形成され得る。そして、犠牲膜３６を形成する前にトレンチ１２下部を満たす埋め込み絶縁パターン（図４の３５参照）が形成されることもあり得る。
【０１０８】
犠牲膜３６を形成した後、マスクパターン３０が除去されて活性領域１１の半導体基板１０の上部面が露出され得る。犠牲膜３６は半導体基板１０の上部に突出されることもあり得る。
【０１０９】
図３１を参照すれば、犠牲膜３６上に多孔性絶縁膜４０を形成する。多孔性絶縁膜４０は犠牲膜３６上で半導体基板１０の上部面に延長され得る。この実施形態で、多孔性絶縁膜４０が半導体基板１０の上部面と直接接触されることもあり得る。
【０１１０】
多孔性絶縁膜４０は、図６を参照して説明したように、複数個の気孔を有する絶縁膜であり得る。多孔性絶縁膜４０は多孔性の低誘電膜であり得る。多孔性絶縁膜４０は、例えば炭素を含有したシリコン酸化膜を形成し、熱処理して形成され得る。一実施形態によれば、多孔性絶縁膜４０はｐ−ＳｉＣＯＨ膜であり得る。多孔性絶縁膜４０で気孔の大きさ（例えば、直径）は数十乃至数百ｎｍであり得る。多孔性絶縁膜４０は５〜５０ｖｏｌ％の気孔率（ｐｏｒｏｓｉｔｙ）を有することができる。また、ＨＦエッチング液を利用する湿式エッチング工程で、多孔性絶縁膜４０は、後続して形成される電荷トラップ膜４２、及びブロッキング絶縁膜４４より速いエッチング率を有することができる。例えば、多孔性絶縁膜４０は純水にＨＦが２００：１の比率で希釈されたＨＦエッチング液を利用する湿式エッチング工程で約１００乃至２００Å／ｍｉｎのエッチング率を有することができる。
【０１１１】
図３２を参照すれば、多孔性絶縁膜４０を通じて犠牲膜３６を除去して活性領域１１の間にエアーギャップ１６を形成する。
【０１１２】
犠牲膜３６を除去することは、図７を参照して説明したように、犠牲膜３６がＳＯＨ膜又はフォトレジスト膜で形成される場合、酸素、オゾン、ＵＶを利用するアッシング工程又は湿式洗浄工程が遂行されることができる。即ち、犠牲膜３６は酸化処理（ｏｘｙｇｅｎ  ｔｒｅａｔｍｅｎｔ）、オゾン処理、ＵＶ処理、又は湿式洗浄を使用して除去されることができる。
【０１１３】
エアーギャップ１６を形成した後、多孔性絶縁膜４０に対する緻密化工程を遂行することによって、多孔性絶縁膜４０の膜質を向上させることができる。この実施形態で、多孔性絶縁膜４０はエアーギャップ１６を定義し、活性領域１１の半導体基板１０の上部面と直接接触することができる。このような場合、多孔性絶縁膜４０がトンネル絶縁膜として利用され得る。
【０１１４】
図３３を参照すれば、多孔性絶縁膜４０上に電荷トラップ膜４２及びブロッキング絶縁膜４４を順に積層する。そして、ブロッキング絶縁膜４４上に活性領域１１を横切るゲート電極５２が形成され得る。ゲート電極を形成するための異方性エッチング工程の時、ブロッキング絶縁膜４４がエッチング停止膜として利用されることもあり得る。このような場合、多孔性絶縁膜４０下のエアーギャップ１６が露出されないこともあり得る。
【０１１５】
一方、ゲート電極５２を形成する前にブロッキング絶縁膜４４上にキャッピング膜（図示せず）がさらに形成されることもあり得る。即ち、半導体基板１０とゲート電極５２との間に順に積層された多孔性絶縁膜４０、電荷トラップ膜４２、ブロッキング絶縁膜４４、及びキャッピング膜（図示せず）が介在されることもあり得る。
【０１１６】
図３４乃至図４２を参照して、本発明の第５実施形態による半導体装置及びその製造方法について詳細に説明する。第５実施形態による半導体装置は垂直型ＮＡＮＤ（ＶＮＡＮＤ）フラッシュメモリ装置であり得る。
【０１１７】
図３４は本発明の第５実施形態による半導体装置の製造方法を説明するための平面図である。図３５乃至図４２は本発明の第５実施形態による半導体装置の製造方法を説明するための断面図であって、図３４のＩＩＩ−ＩＩＩ’線に沿って切断した断面である。
【０１１８】
図３４を参照すれば、ゲート電極スタックＧが第１方向に並べて延長され得る。ゲート電極スタックＧの間の基板に共通ソースラインＣＳＬが提供され得る。ビットラインＢＬがゲート電極スタックＧと交差するように、第１方向に交差する第２方向に延長され得る。活性柱ＰＬが、ゲート電極スタックＧとビットラインＢＬとが交差する地点に提供され得る。活性柱ＰＬは基板に垂直する方向（即ち、第１方向及び第２方向に垂直である方向）に延長され得る。
【０１１９】
図３５を参照して、基板１１０が提供される。基板１１０内に第１導電型の不純物イオンを提供してウェル領域１１２を形成することができる。ウェル領域１１２は不純物イオン注入工程によって形成され得る。
【０１２０】
ウェル領域１１２を有する基板１１０上にバッファ誘電膜１２１が形成され得る。バッファ誘電膜１２１は、例えばシリコン酸化膜であり得る。バッファ誘電膜１２１は、例えば熱酸化工程によって形成され得る。第１物質膜１２３及び第２物質膜１２５がバッファ誘電膜１２１上に交互に積層されて、形成される。バッファ誘電膜１２１に接する最下層の物質膜は第２物質膜１２５であり得る。最上層の物質膜は第１物質膜１２３であり得る。最下層の第２物質膜１２５及び最上層の第２物質膜１２５はそれらの間の第２物質膜１２５に比べて厚く形成され得る。第１物質膜１２３は絶縁膜であり得る。第１物質膜１２３は、例えばシリコン酸化膜を包含することができる。第２物質膜１２５はバッファ誘電膜１２１及び第１物質膜１２３に対して湿式エッチング特性が異なる他の物質を包含することができる。第２物質膜は、例えばシリコン窒化膜又はシリコン酸化窒化膜を包含することができる。第１物質膜１２３及び第２物質膜１２５は、例えば化学的気相蒸着（ＣＶＤ）方法によって形成され得る。
【０１２１】
バッファ誘電膜１２１、第１物質膜１２３、及び第２物質膜１２５を貫通して基板１１０を露出するチャンネルホール１２７が形成される。チャンネルホール１２７は第１方向及び第２方向にしたがってマトリックス状に配列され得る。第１方向及び第２方向は基板１１０の上面に平行になり、互いに交差することができる。
【０１２２】
図３６を参照して、チャンネルホール１２７内に基板１１０に連結される活性柱ＰＬが形成される。活性柱ＰＬを形成することが、例えば、以下で説明される。チャンネルホール１２７内に第１導電型のチャンネル半導体膜が形成される。一実施形態で、チャンネル半導体膜はチャンネルホールを完全に満たさないように形成され、チャンネル半導体膜上に絶縁物質が形成されてチャンネルホールを完全に満たすことができる。チャンネル半導体膜及び絶縁物質は平坦化されて、最上層の第１物質膜が露出されるようにすることができる。これによって、その内部の空いた中が充填絶縁膜１３１で満たされた、シリンダー形の活性柱ＰＬが形成され得る。他の実施形態で、チャンネル半導体膜はチャンネルホール１２７を満たすように形成され得る。この場合、充填絶縁膜は要求されないことがあり得る。
【０１２３】
活性柱ＰＬの上部はリセスされて、最上層の第１物質膜１２３より低くなることがあり得る。活性柱ＰＬのリセスされたチャンネルホール内にキャッピング半導体パターン１３３が形成され得る。活性柱ＰＬの上部に第２導電型の不純物イオンを注入して、ドレーン領域Ｄが形成され得る。これと同時に、キャッピング半導体パターン１３３にも第２導電型の不純物イオンが注入され得る。
【０１２４】
図３７及び図３８を参照して、第１物質膜１２３及び第２物質膜１２５を連続的にパターニングして、互いに離隔されたグルーブ１４３が形成される。グルーブ１４３は活性柱ＰＬの間で第１方向に延長される。
【０１２５】
グルーブ１４３に露出された第２物質膜１２５を選択的に除去して空いた空間１４５が形成される。空いた空間１４５は第２物質膜１２５が除去された部分に該当する。第２物質膜１２５がシリコン窒化膜を包含する場合、除去工程は燐酸を含むエッチング溶液を使用して遂行することができる。空いた空間１４５によって活性柱ＰＬの側壁の一部分が露出される。
【０１２６】
図３９を参照して、空いた空間１４５に情報格納膜１５１をコンフォーマルに形成する。情報格納膜１５１は活性柱ＰＬに接触するトンネル絶縁膜、トンネル絶縁膜上の電荷格納膜、及び電荷格納膜上のブロッキング絶縁膜を包含することができる。トンネル絶縁膜は、シリコン酸化膜を包含することができる。トンネル絶縁膜は、空いた空間１４５に露出された活性柱ＰＬを熱酸化して形成され得る。これとは異なり、トンネル絶縁膜は原子層積層法で形成され得る。電荷格納膜は電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜、例えばシリコン窒化膜を包含することができる。ブロッキング絶縁膜は高誘電膜（例えば、アルミニウム酸化膜又はハフニウム酸化膜）を包含することができる。ブロッキング絶縁膜は複数の薄膜で構成される多層膜であり得る。例えば、ブロッキング絶縁膜はアルミニウム酸化膜及びシリコン酸化膜を包含でき、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様であり得る。電荷格納膜及びブロッキング誘電膜は段差塗布性が優れた原子層積層法及び／又は化学気相蒸着法で形成され得る。
【０１２７】
情報格納膜１５１上に、空いた空間１４５を満たす、ゲート導電膜１５３が形成される。ゲート導電膜１５３はグルーブ１４３を完全に又は一部分を満たすことができる。ゲート導電膜はドーピングされたシリコン、タングステン、金属窒化膜、及び金属シリサイドの中の少なくとも１つで形成され得る。ゲート導電膜１５３は原子層蒸着方法によって形成され得る。
【０１２８】
図４０を参照すれば、空いた空間１４５の外部に形成されたゲート導電膜１５３が除去される。これによって、空いた空間１４５の内にゲートが形成される。ゲートは上部選択ゲートＵＳＧ、コントロールゲートＣＧ０〜ＣＧ３、及び下部選択ゲートＬＳＧを包含することができる。ゲートＵＳＧ、ＣＧ０〜ＣＧ３、ＬＳＧは分離領域１４７によって第２方向に分離され得る。この時、グルーブ１４３に形成されたゲート導電膜１５３が除去されて基板１１０が露出され得る。露出された基板１１０に第２導電型の不純物イオンが提供されて共通ソースラインＣＳＬが形成され得る。ゲートＵＳＧ、ＣＧ０〜ＣＧ３、ＬＳＧの間の第１物質膜１２３は複数のゲートの間の絶縁膜として機能することができる。
【０１２９】
図４１を参照して、キャッピング膜１５７がゲート及び複数のゲートの間の絶縁膜を覆うように形成される。キャッピング膜１５７は、例えばＣＶＤ又はＡＬＤ方法で形成されたシリコン酸化膜であり得る。図５を参照して説明された方法のように、犠牲膜１６１が分離領域１４７を満たすように形成される。犠牲膜１６１は平坦化されて最上層の第１絶縁膜１２３又は最上層の第１絶縁膜１２３上のキャッピング膜１５７の上部面を露出することができる。平坦化工程は化学的機械的研磨（ＣＭＰ）工程によって遂行されることができる。多孔性絶縁膜１３９が平坦化された犠牲膜１６１を含む基板上に形成され得る。多孔性絶縁膜１３９は複数個の気孔を包含することができる。多孔性絶縁膜１３９は図６を参照して説明された方法と実質的に同一の方法で形成され得る。
【０１３０】
図４２を参照して、図７を参照して説明された方法で、犠牲膜１６１が多孔性絶縁膜１３９の気孔を通じて除去される。これによって、多孔性絶縁膜１３９の下に、キャッピング膜１５７によって囲まれた分離領域（図４０の１４７）内にエアーギャップ１６３が形成される。エアーギャップ１６３は基板１１０の上部面、ゲート及び複数のゲートの間の絶縁膜の側面、及び多孔性絶縁膜１３９の下部面によって囲まれた空間である。エアーギャップ１６３は第１方向に延長し、第２方向で隣接するゲートを分離する。
【０１３１】
層間絶縁膜１６５が多孔性絶縁膜１３９上に形成される。層間絶縁膜１６５はシリコン酸化膜であり得る。層間絶縁膜１６５及び多孔性絶縁膜１３９を貫通してキャッピング半導体パターン１３３に接続する導電柱１６７が形成され得る。第２方向に延長するビットラインＢＬが層間絶縁膜１６５上に形成されて、導電柱１６７に接続することができる。
【０１３２】
図４３は本発明の第５実施形態による製造方法によって製造された半導体装置の斜視図である。図４４は図４３に図示されたＤ部分を示す図面である。
【０１３３】
図４３乃至図４４を参照して、基板１１０上にバッファ誘電膜１２１が提供され得る。基板１１０の上部に第１導電型のウェル１１２が提供され得る。バッファ誘電膜１２１はシリコン酸化膜であり得る。バッファ誘電膜１２１上に、交互に積層された複数のゲートの間の絶縁膜１２３及びゲートＬＳＧ、ＣＧ０〜ＣＧ３、ＵＳＧが提供され得る。
【０１３４】
ゲートＬＳＧ、ＣＧ０〜ＣＧ３、ＵＳＧは下部選択ゲートＬＳＧ、上部選択ゲートＵＳＧ、及びこれらの間のコントロールゲートＣＧ０〜ＣＧ３を包含することができる。ゲートは第１方向に延長されたライン形態を有することができる。ゲートはドーピングされたシリコン、タングステン、金属窒化膜及び金属シリサイドの中の少なくとも１つを包含することができる。
【０１３５】
複数個の活性柱ＰＬが、ゲートＬＳＧ、ＣＧ０〜ＣＧ３、ＵＳＧを貫通して基板１１０に連結される。活性柱ＰＬは基板１１０から垂直に延長される長軸を有することができる。活性柱ＰＬは半導体物質を包含することができる。活性柱ＰＬは中が満たされたシリンダー形、又はその中が空いたシリンダー形（例えば、マカロニ（ｍａｃａｒｏｎｉ）形）であり得る。マカロニ形の活性柱の中は充填絶縁膜１３１で満たされ得る。発明の一側面で、活性柱ＰＬ及び基板１１０は連続的な構造の半導体であり得る。活性柱ＰＬは単結晶の半導体であり得る。本発明の他の側面で、活性柱ＰＬと基板１１０は不連続的な境界面を有することができる。活性柱ＰＬは多結晶又は非晶質構造の半導体であり得る。活性柱ＰＬは基板１１０に隣接する本体部、及び基板と離隔された上部のドレーン領域Ｄを包含することができる。本体部は第１導電型であり、ドレーン領域Ｄは第１導電型と異なる第２導電型であり得る。
【０１３６】
活性柱ＰＬの一端（即ち、本体部）は基板１１０に連結され、これらの他端（即ち、ドレーン領域）は、ビットラインＢＬに連結され得る。ビットラインＢＬは第１方向に交差する第２方向に延長できる。１つの活性柱は１つのビットラインに連結されて、１つのビットラインは複数個のセルストリングＤに連結され得る。活性柱ＰＬは第１方向及び第２方向のマトリックス状に配列され得る。これによってコントロールゲートＣＧ０〜ＣＧ３と活性柱ＰＬとの間の交点は３次元的に分布される。本発明による半導体装置のメモリセルＭＣはこのような３次元的に分布された交点に提供される。結果的に、１つのメモリセルは１つの活性柱と１つのコントロールゲートとによって定義される。
【０１３７】
コントロールゲートＣＧ０〜ＣＧ３と活性柱ＰＬとの間に、情報格納膜１５１が提供され得る。情報格納膜１５１はゲートの上部面、及び下部面の上に延長できる。情報格納膜はコントロールゲートＣＧ０〜ＣＧ３に隣接するブロッキング絶縁膜１５１ｃ、活性柱ＰＬに隣接するトンネル絶縁膜１５１ａ、及びこれらの間の電荷格納膜１５１ｂを包含することができる。ブロッキング絶縁膜１５１ｃは高誘電膜（例えば、アルミニウム酸化膜又はハフニウム酸化膜）を包含することができる。ブロッキング絶縁膜１５１ｃは複数の薄膜で構成される多層膜であり得る。例えば、ブロッキング絶縁膜１５１ｃはアルミニウム酸化膜及びシリコン酸化膜を包含でき、アルミニウム酸化膜及びシリコン酸化膜の積層順序は多様であり得る。電荷格納膜１５１ｂは電荷トラップ膜又は導電性ナノ粒子を含む絶縁膜であり得る。電荷トラップ膜は、例えばシリコン窒化膜を包含することができる。トンネル絶縁膜１５１ａはシリコン酸化膜を包含することができる。
【０１３８】
キャッピング膜１５７がゲート及び複数のゲートの間の絶縁膜を覆うように形成される。キャッピング膜１５７は、例えばシリコン酸化膜であり得る。多孔性絶縁膜１３９がキャッピング膜１５７上に提供されて、ゲートの間に延長する。多孔性絶縁膜１３９はゲートの間でのレベルがキャッピング膜１５７上でのものより低いことがあり得る。
【０１３９】
エアーギャップ１６３が、多孔性絶縁膜１３９の下のゲートの間に提供される。エアーギャップ１６３は基板１１０の上部面、ゲート及び複数のゲートの間の絶縁膜の側面及び多孔性絶縁膜１３９の下部面によって囲まれた空間である。エアーギャップ１６３は第１方向に延長し、第２方向で隣接するゲートを分離する。
【０１４０】
層間絶縁膜１６５が多孔性絶縁膜１３９上に提供される。層間絶縁膜１６５はシリコン酸化膜であり得る。層間絶縁膜１６５及び多孔性絶縁膜１３９を貫通してキャッピング半導体パターン１３３を接続する導電柱１６７が提供され得る。第２方向に延長するビットラインＢＬが層間絶縁膜１６５上に形成されて、導電柱１６７に接続することができる。
【０１４１】
本発明のその他の実施形態による半導体装置は、１つの活性柱に提供されるメモリセルが１つのセルストリングを構成する、ＮＡＮＤ型フラッシュメモリ素子であり得る。
【０１４２】
本発明の概念によれば、エアーギャップ１６３は空気で満たされるので、それらの誘電率はシリコン酸化膜の誘電率より低い。エアーギャップ１６３によって、互いに隣接するゲートの間のカップリングを減らすことができるので、隣接するセルの間の干渉を最小化することができる。
【０１４３】
図４５乃至図４８は本発明の第６実施形態による半導体装置の製造方法を説明するための斜視図である。
【０１４４】
図４５を参照すれば、半導体基板２００に活性領域を定義する素子分離パターンを形成する。一実施形態によれば、素子分離パターンはｙ軸方向に延長されるライン形態であり得る。これによって、半導体基板２００にライン形態の活性領域が定義され得る。
【０１４５】
一実施形態によれば、素子分離パターンを形成する前又は後に、半導体基板２００の活性領域に下部配線２１０が形成され得る。下部配線２１０はｙ軸方向に延長されたライン形態であり得る。このような下部配線２１０は素子分離パターンの間に形成され得る。
【０１４６】
一実施形態で、下部配線２１０は半導体基板２００に不純物をドーピングして形成された不純物領域であり得る。この時、下部配線２１０は半導体基板２００と異なる導電型を有するように形成され得る。例えば、半導体基板２００がＰ型の半導体物質である場合、下部配線２１０は高濃度のＮ型不純物を半導体基板２００に注入して形成され得る。これとは異なり、下部配線２１０を金属物質を含む金属膜で形成することもあり得る。
【０１４７】
続いて、図４５を参照すれば、半導体基板２００上にマトリックス形態に配列された開口を有するモールドパターン２２０が形成され得る。格子（又は網）形状の上面を有するモールドパターン２２０が形成され得る。モールドパターン２２０の開口部は下部配線２１０を露出させ得る。これとは異なり、モールドパターン２２０は半導体基板２００を露出させることもあり得る。
【０１４８】
モールドパターン２２０は半導体基板２００上にモールド膜を形成した後、パターニング工程によって形成され得る。モールドパターン２２０は図５を参照して説明した第１犠牲膜４０と類似の方法で形成され得る。即ち、モールドパターン２２０はＳＯＨ膜（ＳＯＨ；ｓｐｉｎ  ｏｎ  ｈａｒｄｍａｓｋ）又は非晶質炭素膜（ＡＣＬ；ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ  ｌａｙｅｒ）で形成することができる。ＳＯＨ膜は炭素含有ＳＯＨ膜（ｃａｒｂｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）又はシリコン含有ＳＯＨ膜（ｓｉｌｉｃｏｎ−ｂａｓｅｄ  ＳＯＨ  ｌａｙｅｒ）を包含することができる。
【０１４９】
図４６を参照すれば、モールドパターン２２０の開口を満たす半導体パターン２３０を形成する。
【０１５０】
一実施形態によれば、半導体パターン２３０はモールドパターン２２０により露出された半導体基板２００をシード（ｓｅｅｄ）として利用する選択的エピタキシァル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ：ＳＥＧ）方法を利用して形成され得る。選択的エピタキシァル成長方法を利用して形成された半導体パターン２３０は実質的に単結晶構造を有することができる。
【０１５１】
半導体パターン２３０の各々は上部不純物領域２３０ｐ及び下部不純物領域２３０ｎを包含でき、互いに反対の導電型を有することができる。例えば、下部不純物領域２３０ｎは下部配線２１０と同一の導電型を有し得、上部不純物領域２３０ｐは下部不純物領域２３０ｎと反対である導電型を有することができる。これによって、半導体パターン２３０の各々にＰＮ接合（ＰＮ  ｊｕｎｃｔｉｏｎ）が形成され得る。これとは異なり、上部不純物領域２３０ｐと下部不純物領域２３０ｎとの間に真性領域（ｉｎｔｒｉｎｓｉｃ  ｒｅｇｉｏｎ）が介在されて、半導体パターン２３０内にＰＩＮ接合が形成されることもあり得る。一方、半導体基板２００、下部配線２１０及び半導体パターン２３０によってｐｎｐ又はｎｐｎ構造のバイポーラトランジスターが具現されることもあり得る。
【０１５２】
続いて、半導体パターン２３０及びモールドパターン２２０上に多孔性絶縁膜２４０を形成する。
【０１５３】
多孔性絶縁膜２４０は図６を参照して説明したように、複数個の気孔を有する低誘電膜であり得る。多孔性絶縁膜２４０は、例えば炭素を含有したシリコン酸化膜を形成し、熱処理して形成され得る。多孔性絶縁膜２４０で気孔の大きさ（例えば、直径）は数十乃至数百ｎｍであり得る。
【０１５４】
多孔性絶縁膜２４０の気孔を通じてモールドパターン２２０を除去する。モールドパターン２２０がＳＯＨ膜で形成される場合、図７を参照して説明したように、モールドパターン２２０は酸素、オゾン、ＵＶを利用するアッシング工程又は湿式洗浄工程によって除去されることができる。言い換えれば、モールドパターン２２０は酸化処理（ｏｘｙｇｅｎ  ｔｒｅａｔｍｅｎｔ）、オゾン処理、ＵＶ処理、又は湿式洗浄を使用して除去されることができる。これによって、図４７に示したように、２次元的に配列された半導体パターン２３０の間にエアーギャップ２２５が形成され得る。これによって、半導体パターン２３０の間の電気的干渉を減らすことができる。
【０１５５】
エアーギャップ２２５を形成した後に、多孔性絶縁膜２４０に対する熱処理工程が遂行されることができる。これによって、多孔性絶縁膜２４０の気孔の大きさ及び／又は数が減少されて多孔性絶縁膜２４０が緻密化されることができる。
【０１５６】
図４８を参照すれば、多孔性絶縁膜２４０を貫通して半導体パターン２３０と電気的に連結される下部電極２５０が形成され得る。一実施形態で、下部電極２５０は柱形状を有することができる。他の実施形態によれば、下部電極２５０の形態は下部電極２５０の断面積を減らすことができる形態に多様に変形され得る。例えば、下部電極２５０はＵ字形、Ｌ字形、中空形円柱構造、リング構造、カップ構造等のような立体構造を有することができる。
【０１５７】
下部電極２５０は金属元素を含む窒化物、金属元素を含む酸化窒化物、炭素（ｃａｒｂｏｎ、Ｃ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、アルミニウムチタニウム（ＴｉＡｌ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、アルミニウム銅（Ａｌ−Ｃｕ）、アルミニウム−銅−シリコン（Ａｌ−Ｃｕ−Ｓｉ）、銅（Ｃｕ）、タングステン（Ｗ）、タングステンチタニウム（ＴｉＷ）及びタングステンシリサイド（ＷＳｉｘ）の中から選択された少なくとも１つの物質で形成され得る。この時、金属元素を含む窒化物はＴｉＮ、ＴａＮ、ＷＮ、ＭｏＮ、ＮｂＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴｉＢＮ、ＺｒＳｉＮ、ＷＳｉＮ、ＷＢＮ、ＺｒＡｌＮ、ＭｏＳｉＮ、ＭｏＡｌＮ、ＴａＳｉＮ及びＴａＡｌＮを含み、金属元素を含む酸化窒化物はＴｉＯＮ、ＴｉＡｌＯＮ、ＷＯＮ、ＴａＯＮを含む。
【０１５８】
下部電極２５０上に、メモリ要素２６０及び上部配線２７０が形成され得る。
【０１５９】
メモリ要素２６０は下部配線２１０を横切るライン形態を有することができる。これとは異なり、メモリ要素２６０は下部配線２１０と平行になることもあり得る。また、他の実施形態によれば、メモリ要素２６０は半導体パターン２３０の各々に対応されるように半導体基板２００上に２次元的に配列されることもあり得る。
【０１６０】
一実施形態で、メモリ要素２６０はそれを通過する電流によって、それの抵抗が選択的に変化され得る、可変抵抗特性を有する物質の中の少なくとも１つを包含することができる。例えば、メモリ要素２６０はそれを通過する電流によって発生する熱によってそれの電気的抵抗が変化され得る物質（例えば、カルコゲン化合物）の中の少なくとも１つを包含することができる。カルコゲン化合物はアンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルリウム（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）及びセレニウム（ｓｅｌｅｎｉｕｍ、Ｓｅ）の中の少なくとも１つを包含することができる。
【０１６１】
一方、他の実施形態によれば、メモリ要素２６０はそれを通過する電流によるスピン伝達過程を利用してそれの電気的抵抗が変化され得る薄膜構造を有するように形成され得る。例えば、メモリ要素２６０は磁気−抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造を有し得、少なくとも１つの強磁性物質（ｆｅｒｒｏｍａｇｎｅｔｉｃ）及び／又は少なくとも１つの反強磁性（ａｎｔｉｆｅｒｒｏｍａｇｎｅｔｉｃ）物質を包含することができる。その他の実施形態によれば、メモリ要素２６０はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ  ｏｘｉｄｅ）の中の少なくとも１つを包含することができる。
【０１６２】
上部配線２７０はメモリ要素２６０の上で下部配線２１０を横切るｘ軸方向に形成され得る。一実施形態によれば、上部配線２７０はメモリ要素２６０と実質的に並行に形成され得る。
【０１６３】
図４９は本発明の概念による実施形態によって形成された半導体装置を含むメモリシステムの一例を示す概略ブロック図である。
【０１６４】
図４９を参照すれば、本発明の一実施形態にしたがう電子システム１１００はコントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、インターフェイス１１４０、及びバス（１１５０、ｂｕｓ）を包含することができる。前記コントローラ１１１０、入出力装置１１２０、記憶装置１１３０、及び／又はインターフェイス１１４０はバス１１５０を通じて互いに結合されることもあり得る。バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。コントローラ１１１０、入出力装置（１１２０、Ｉ／Ｏ）、記憶装置（１１３０、ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、及び／又はインターフェイス１１４０は本発明の実施形態による半導体装置を包含することができる。
【０１６５】
コントローラ１１１０はマイクロプロセッサー、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似の機能を遂行できる論理素子の中の少なくとも１つを包含することができる。入出力装置１１２０はキーパッド（ｋｅｙｐａｄ）、キーボード、及びディスプレー装置等を包含することができる。記憶装置１１３０はデータ及び／又は命令語等を格納することができる。インターフェイス１１４０は通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行できる。インターフェイス１１４０は有線又は無線形態であり得る。例えば、インターフェイス１１４０はアンテナ又は有無線トランシーバー等を包含することができる。図示しないが、電子システム１１００はコントローラ１１１０の動作を向上するための動作記憶素子として、高速のＤＲＡＭ素子及び／又はＳＲＡＭ素子等をさらに包含することもあり得る。
【０１６６】
電子システム１１００は個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）ポータブルコンピューター（ｐｏｒｔａｂｌｅ  ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ  ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ  ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ  ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ  ｍｕｓｉｃ  ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できるすべての電子製品に適用され得る。
【０１６７】
図５０は本発明の概念による実施形態によって形成された半導体装置を具備するメモリカードの一例を示す概略ブロック図である。
【０１６８】
図５０を参照すれば、メモリカード１２００は記憶装置１２１０を含む。記憶装置１２１０は前述した実施形態に開示された半導体装置の中の少なくとも１つを包含することができる。また、記憶装置１２１０は他の形態の半導体メモリ装置（ｅｘ、ＤＲＡＭ装置及び／又はＳＲＡＭ装置等）をさらに包含することができる。メモリカード１２００はホスト（Ｈｏｓｔ）と記憶装置１２１０との間のデータ交換を制御するメモリコントローラ１２２０を包含することができる。記憶装置１２１０及び／又はコントローラ１２２０は本発明の実施形態による半導体装置を包含することができる。
【０１６９】
メモリコントローラ１２２０はメモリカードの全般的な動作を制御する中央プロセシングユニット１２２２を包含することができる。また、メモリコントローラ１２２０は中央プロセシングユニット１２２２の動作メモリとして使用されるＳＲＡＭ（１２２１、ＳＲＡＭ）を包含することができる。これに加えて、メモリコントローラ１２２０はホストインターフェイス１２２３、メモリインターフェイス１２２５をさらに包含することができる。ホストインターフェイス１２２３はメモリカード１２００とホスト（Ｈｏｓｔ）との間のデータ交換プロトコルを具備することができる。メモリインターフェイス１２２５はメモリコントローラ１２２０と記憶装置１２１０とを接続させ得る。さらに、メモリコントローラ１２２０はエラー訂正ブロック（１２２４、Ｅｃｃ）をさらに包含することができる。エラー訂正ブロック１２２４は記憶装置１２１０から読出されたデータのエラーを検出及び訂正できる。図示しないが、メモリカード１２００はホスト（Ｈｏｓｔ）とのインターフェイシングのためのコードデータを格納するＲＯＭ装置（ＲＯＭ  ｄｅｖｉｃｅ）をさらに包含することもあり得る。メモリカード１２００は携帯用データ格納カードに使用され得る。これとは異なり、メモリカード１２００はコンピューターシステムのハードディスクを代替できる固相ディスク（ＳＳＤ、Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）でも具現され得る。
【０１７０】
図５１は本発明の概念による実施形態にしたがって形成された半導体装置を装着した情報処理システムの一例を示す概略ブロック図である。
【０１７１】
図５１を参照すれば、本発明の実施形態による半導体装置の中の少なくとも１つはメモリシステム１３１０内に装着されることができ、メモリシステム１３１０はモバイル機器やデスクトップコンピューターのような情報処理システム１３００に装着される。本発明の概念による実施形態による情報処理システム１３００は、システムバス７６０を介してフラッシュメモリシステム１３１０に電気的に連結された、モデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザーインターフェイス１３５０を含む。フラッシュメモリシステム１３１０は先に言及された図４８のメモリカード１２００と実質的に同様に構成される。即ち、メモリシステム１３１０はフラッシュメモリ素子１３１１及びフラッシュメモリ素子１３１１の全般的な動作を制御するメモリコントローラ１３１２を包含することができる。フラッシュメモリシステム１３１０には中央処理装置１３３０によって処理されたデータ又は外部から入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置（ＳＳＤ）で構成され得、この場合、情報処理システム１３００は大容量のデータをフラッシュメモリシステム１３１０に安定的に格納することができる。そして、信頼性の増大にしたがって、フラッシュメモリシステム１３１０はエラー訂正に所要される資源を節減することができるので、高速のデータ交換機能を情報処理システム１３００へ提供する。図示しないが、本発明の概念による実施形態による情報処理システム１３００には応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ）、カメライメージプロセッサー（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、入出力装置等がさらに提供され得ることはこの分野の通常的な知識を習得した者に明確である。
【０１７２】
また、本発明の概念による実施形態によるメモリ装置又はメモリシステムは多様な形態のパッケージに実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ  Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
【０１７３】
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須的な特徴を変形することなく、他の具体的な形態に実施できることを理解できる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。
【符号の説明】
【０１７４】
１０・・・半導体基板
１１・・・活性領域
１３・・・トレンチ
１４、１５、１７、１８、１９・・・エアーギャップ
２１・・・トンネル絶縁パターン
２２・・・トンネル絶縁パターン
２３・・・フローティングゲートパターン
２４・・・電荷トラップパターン
２８・・・ブロッキング絶縁パターン
３１・・・絶縁膜ライナー
３３・・・埋め込み絶縁膜
３５・・・埋め込み絶縁パターン
３７、３９・・・犠牲膜
４０、６０・・・多孔性絶縁膜
４１、４３・・・誘電膜
４２・・・電荷トラップ膜
４４・・・ブロッキング絶縁膜
５１・・・コントロールゲート電極
６１、６２・・・層間絶縁膜
ＢＬ・・・ビットライン
ＣＳ・・・電荷格納パターン
ＣＳＬ・・・共通ソースライン
Ｇ・・・ゲート電極スタック
ＩＧ・・・絶縁膜
ＰＬ・・・活性柱
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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