(57)【要約】【課題】広い周波数帯域に亘ってインピーダンスを低く維持することができるキャパシタ組込み基板を提供する。【解決手段】コア２４１と、コア２４１の内部に設けられる第１のキャパシタ１１０及び第２のキャパシタ２１０と、コア２４１の外面に形成される第２の導電パターン２５２及び該第２の導電パターン２５２に一面が接触される第１のビルドアップビア２６２を有する第１のビルドアップ層２４２と、第１のビルドアップ層２４２の外面に形成され、第１のビルドアップビア２６２の他面に接触される第１の導電パターン１５０と、第１のキャパシタ１１０及び第２のキャパシタ２１０の外部電極に一側が接触され、他側は第２の導体パターン２５２に接触されるコアビア２６１とを含み、第１のキャパシタ１１０及び第２のキャパシタ１２０は容量が異なり、第１の導体パターン１５０または第２の導体パターン２５２によって、第１のキャパシタ１１０及び第２のキャパシタ１２０が並列で接続される。【選択図】図３
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【特許請求の範囲】
【請求項１】
容量が異なる複数のキャパシタを組み込み、前記キャパシタは、電気的に並列接続されるキャパシタ組込み基板。
【請求項２】
前記キャパシタは、一領域にコアが設けられる絶縁部の内部に組み込まれる、請求項１に記載のキャパシタ組込み基板。
【請求項３】
絶縁部と、
前記絶縁部の内部に設けられる第１のキャパシタ及び第２のキャパシタと、
前記絶縁部の外面に設けられる第１の導体パターンと、
前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触され、他側は前記第１の導体パターンに接触されるビアとを含み、
前記第１のキャパシタ及び前記第２のキャパシタは容量が異なり、
前記第１の導体パターンは、前記第１のキャパシタ及び前記第２のキャパシタが並列で接続されるように設けられる、キャパシタ組込み基板。
【請求項４】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有する、請求項３に記載のキャパシタ組込み基板。
【請求項５】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタの容量は数〜数百ｎＦである、請求項３に記載のキャパシタ組込み基板。
【請求項６】
前記第１のキャパシタの容量は数〜数百ｎＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有する、請求項３に記載のキャパシタ組込み基板。
【請求項７】
前記第１のキャパシタの容量は数〜数百ｎＦであり、
前記第２のキャパシタの容量は数〜数百μＦである、請求項３に記載のキャパシタ組込み基板。
【請求項８】
前記絶縁部の内部の一領域にはコアが設けられる、請求項３に記載のキャパシタ組込み基板。
【請求項９】
コアと、
前記コアの内部に設けられる第１のキャパシタ及び第２のキャパシタと、
前記コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、
前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンと、
前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触されるコアビアとを含み、
前記第１のキャパシタ及び前記第２のキャパシタは容量が異なり、
前記第１の導体パターンまたは前記第２の導体パターンによって、前記第１のキャパシタ及び前記第２のキャパシタが並列で接続される、キャパシタ組込み基板。
【請求項１０】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有する請求項９に記載のキャパシタ組込み基板。
【請求項１１】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタの容量は数〜数百ｎＦである、請求項９に記載のキャパシタ組込み基板。
【請求項１２】
前記第１のキャパシタの容量は数〜数百ｎＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有する、求項９に記載のキャパシタ組込み基板。
【請求項１３】
前記第１のキャパシタの容量は数〜数百ｎＦであり、
前記第２のキャパシタの容量は数〜数百μＦである、請求項９に記載のキャパシタ組込み基板。
【請求項１４】
前記コアは、複数の層が積層されてなる、請求項９に記載のキャパシタ組込み基板。
【請求項１５】
コアビアが各々設けられるコアが少なくとも二層で積層されてなる積層コアと、
前記積層コアの内部に設けられる第１のキャパシタ及び第２のキャパシタと、
前記積層コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第２のビルドアップビアを有する第２のビルドアップ層と、
前記第２のビルドアップ層の外面に形成され、前記第２のビルドアップビアの他面に接触される第３の導電パターン及び該第３の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、
前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンとを含み、
前記コアビアのうちの一部は、前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触され、
前記第１のキャパシタ及び前記第２のキャパシタは容量が異なり、
前記第１の導体パターンまたは前記第２の導体パターンによって、前記第１のキャパシタ及び前記第２のキャパシタが並列で接続される、キャパシタ組込み基板。
【請求項１６】
前記第１のキャパシタ及び前記第２のキャパシタのうちの少なくともいずれか一つは、前記積層コアの内部に形成されるキャビティ内に設けられる、請求項１５に記載のキャパシタ組込み基板。
【請求項１７】
前記第２の導体パターンのうち、前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触されるコアビアの他側に接触される少なくともいずれか一つは、前記第２のビルドアップビアが複数接触される、請求項１５に記載のキャパシタ組込み基板。
【請求項１８】
前記第２のビルドアップ層は、ガラス繊維をさらに含む請求項１５に記載のキャパシタ組込み基板。
【請求項１９】
前記第２のビルドアップ層は、前記積層コアの熱膨張係数値と前記第１のビルドアップ層の熱膨張係数値との間の熱膨張係数値を有する材料をさらに含む、請求項１５に記載のキャパシタ組込み基板。
【請求項２０】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有する、請求項１５に記載のキャパシタ組込み基板。
【請求項２１】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタの容量は数〜数百ｎＦである、請求項１５に記載のキャパシタ組込み基板。
【請求項２２】
前記第１のキャパシタの容量は数〜数百ｎＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有する、請求項１５に記載のキャパシタ組込み基板。
【請求項２３】
前記第１のキャパシタの容量は数〜数百ｎＦであり、
前記第２のキャパシタの容量は数〜数百μＦである、請求項１５に記載のキャパシタ組込み基板。
【請求項２４】
前記第１のキャパシタの垂直上方領域及び前記第１のキャパシタの垂直下方領域に位置するコアの層数は、前記第２のキャパシタの垂直上方領域及び前記第２のキャパシタの垂直下方領域に位置するコアの層数より多い、請求項１５に記載のキャパシタ組込み基板。
【請求項２５】
絶縁部と、
前記絶縁部の内部に設けられる第１のキャパシタ、第２のキャパシタ及び第３のキャパシタと、
前記絶縁部の外面に設けられる第１の導体パターンと、
前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触され、他側は前記第１の導体パターンに接触されるビアとを含み、
前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは容量が異なり、
前記第１の導体パターンは、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタが並列で接続されるように設けられる、キャパシタ組込み基板。
【請求項２６】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有し、
前記第３のキャパシタは、前記第２のキャパシタの容量より大きい容量を有する、請求項２５に記載のキャパシタ組込み基板。
【請求項２７】
前記第２のキャパシタの容量は数〜数百ｎＦである、請求項２６に記載のキャパシタ組込み基板。
【請求項２８】
前記第３のキャパシタの容量は数〜数百μＦである、請求項２７に記載のキャパシタ組込み基板。
【請求項２９】
前記第１のキャパシタの容量は数〜数百ｎＦであり、
前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有し、
前記第３のキャパシタは、前記第２のキャパシタの容量より大きい容量を有する、請求項２５に記載のキャパシタ組込み基板。
【請求項３０】
前記第２のキャパシタの容量は数〜数百μＦである、請求項２９に記載のキャパシタ組込み基板。
【請求項３１】
前記絶縁部の内部の一領域にはコアが設けられる、請求項２５に記載のキャパシタ組込み基板。
【請求項３２】
コアと、
前記コアの内部に設けられる第１のキャパシタ、第２のキャパシタ及び第３のキャパシタと、
前記コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、
前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンと、
前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触されるコアビアとを含み、
前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは容量が異なり、
前記第１の導体パターンまたは前記第２の導体パターンによって、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタが並列で接続される、キャパシタ組込み基板。
【請求項３３】
前記コアは、複数の層が積層されてなる、請求項３２に記載のキャパシタ組込み基板。
【請求項３４】
コアビアが各々設けられるコアが少なくとも二層で積層されてなる積層コアと、
前記積層コアの内部に設けられる第１のキャパシタ、第２のキャパシタ及び第３のキャパシタと、
前記積層コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第２のビルドアップビアを有する第２のビルドアップ層と、
前記第２のビルドアップ層の外面に形成され、前記第２のビルドアップビアの他面に接触される第３の導電パターン及び該第３の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、
前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンとを含み、
前記コアビアのうちの一部は、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触されることによって、
前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは容量が異なり、
前記第１の導体パターンまたは前記第２の導体パターンによって、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタが並列で接続されるキャパシタ組込み基板。
【請求項３５】
前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタのうちの少なくともいずれか一つは、前記積層コアの内部に形成されるキャビティ内に設けられる、請求項３４に記載のキャパシタ組込み基板。
【請求項３６】
前記第２の導体パターンのうち、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触されるコアビアの他側に接触される少なくともいずれか一つは、前記第２のビルドアップビアが複数接触される、請求項３４に記載のキャパシタ組込み基板。
【請求項３７】
前記第２のビルドアップ層は、ガラス繊維をさらに含む、請求項３４に記載のキャパシタ組込み基板。
【請求項３８】
前記第２のビルドアップ層は、前記積層コアの熱膨張係数値と前記第１のビルドアップ層の熱膨張係数値との間の熱膨張係数値を有する材料をさらに含む、請求項３４に記載のキャパシタ組込み基板。
【請求項３９】
前記第１のキャパシタの容量は数〜数百ｐＦであり、
前記第２のキャパシタの容量は数〜数百ｎＦであり、
前記第３のキャパシタの容量は数〜数百μＦである、請求項３４に記載のキャパシタ組込み基板。
【請求項４０】
前記第１のキャパシタの垂直上方領域及び前記第１のキャパシタの垂直下方領域に位置するコアの層数は、前記第２のキャパシタの垂直上方領域及び前記第２のキャパシタの垂直下方領域に位置するコアの層数より多く、
前記第２のキャパシタの垂直上方領域及び前記第２のキャパシタの垂直下方領域に位置するコアの層数は、前記第３のキャパシタの垂直上方領域及び前記第３のキャパシタの垂直下方領域に位置するコアの層数より多い、請求項３４に記載のキャパシタ組込み基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ組込み基板に関する。
【背景技術】
【０００２】
最近、電子機器の小型化及びスリム化に伴って、電子機器に含まれる電子部品の処理速度もさらに速くなっている。
【０００３】
そのため、演算処理装置などの能動素子に電源を安定して供給するために、キャパシタなどの各種電源安定化用電子部品を基板内部に組み込む技術が示されている（特許文献１）。
【０００４】
演算処理装置の処理速度は多くの条件によって決まるが、その中の一つとして、電源の安定的な供給が挙げられる。
【０００５】
すなわち、能動素子がより速い速度で動作するためには、熱伝導性及び電気伝導性が向上されなければならず、また配線のインピーダンスを低めなければならない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】韓国特開第２０１０-００３０１５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
したがって、高性能の能動素子が実装される基板の場合、信号伝送速度の向上のために、導電パターン及び組込まれた素子間の伝導性が向上される必要がある。
【０００８】
また、能動素子の性能の向上及び大きさの減少に伴って、放熱性能の向上及び導電パターンの微細化が要求されている。
【０００９】
また、多様な周波数帯域のＲＦ信号を処理すると共にインピーダンスを低く維持する必要がある。
【００１０】
本発明は上記の問題点に鑑みて成されたものであって、広い周波数帯域に亘ってインピーダンスを低く維持することができるキャパシタ組込み基板を提供することに、その目的がある。
【００１１】
また、本発明の他の目的は、広い周波数帯域に亘ってインピーダンスを低く維持すると共に高放熱性能及び高導電性を具現することができる、キャパシタ組込み基板を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を解決するために、本発明の一形態によるキャパシタ組込み基板は容量が異なる複数のキャパシタを組み込み、前記キャパシタは、電気的に並列接続される。
【００１３】
一形態によれば、前記キャパシタは、一領域にコアが設けられる絶縁部の内部に組み込まれる。
【００１４】
また、本発明の他の形態によるキャパシタ組込み基板は、絶縁部と、前記絶縁部の内部に設けられる第１のキャパシタ及び第２のキャパシタと、前記絶縁部の外面に設けられる第１の導体パターンと、前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触され、他側は前記第１の導体パターンに接触されるビアとを含み、前記第１のキャパシタ及び前記第２のキャパシタは容量が異なり、前記第１の導体パターンは前記第１のキャパシタ及び前記第２のキャパシタが並列で接続されるように設けられる。
【００１５】
一形態によれば、前記第１のキャパシタの容量は数〜数百ｐＦまたは数〜数百ｎＦであり、前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有する。
【００１６】
また、一形態によれば、前記第１のキャパシタの容量は数〜数百ｐＦであり、前記第２のキャパシタの容量は数〜数百ｎＦである。
【００１７】
また、一形態によれば、前記第１のキャパシタの容量は数〜数百ｎＦであり、前記第２のキャパシタの容量は数〜数百μＦである。
【００１８】
また、本発明のさらに他の形態によるキャパシタ組込み基板は、コアと、前記コアの内部に設けられる第１のキャパシタ及び第２のキャパシタと、前記コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンと、前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触されるコアビアとを含み、前記第１のキャパシタ及び前記第２のキャパシタは容量が異なり、前記第１の導体パターンまたは前記第２の導体パターンによって前記第１のキャパシタ及び前記第２のキャパシタが並列で接続される。
【００１９】
また、本発明のさらに他の形態によるキャパシタ組込み基板は、コアビアが各々設けられるコアが少なくとも二層で積層されてなされる積層コアと、前記積層コアの内部に設けられる第１のキャパシタ及び第２のキャパシタと、前記積層コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第２のビルドアップビアを有する第２のビルドアップ層と、前記第２のビルドアップ層の外面に形成され、前記第２のビルドアップビアの他面に接触される第３の導電パターン及び該第３の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンとを含み、前記コアビアのうちの一部は、前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触され、前記第１のキャパシタ及び前記第２のキャパシタは容量が異なり、前記第１の導体パターンまたは前記第２の導体パターンによって前記第１のキャパシタ及び前記第２のキャパシタが並列で接続される。
【００２０】
一形態によれば、前記第１のキャパシタ及び前記第２のキャパシタのうちの少なくともいずれか一つは、前記積層コアの内部に形成されたキャビティ内に設けられる。
【００２１】
また、一形態によれば、前記第２の導体パターンのうち、前記第１のキャパシタ及び前記第２のキャパシタの外部電極に一側が接触されるコアビアの他側に接触される少なくともいずれか一つは、前記第２のビルドアップビアが複数接触される。
【００２２】
また、一形態によれば、前記第２のビルドアップ層は、ガラス繊維をさらに含む。
【００２３】
また、一形態によれば、前記第２のビルドアップ層は、前記積層コアの熱膨張係数値と前記第１のビルドアップ層の熱膨張係数値との間の熱膨張係数値を有する材料をさらに含む。
【００２４】
また、本発明のさらに他の形態によるキャパシタ組込み基板は、絶縁部と、前記絶縁部の内部に設けられる第１のキャパシタ、第２のキャパシタ及び第３のキャパシタと、前記絶縁部の外面に設けられる第１の導体パターンと、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触され、他側は前記第１の導体パターンに接触されるビアとを含み、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは容量が異なり、前記第１の導体パターンは、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタが並列で接続されるように設けられる。
【００２５】
一形態によれば、前記第１のキャパシタの容量は数〜数百ｐＦまたは数〜数百ｎＦであり、前記第２のキャパシタは、前記第１のキャパシタの容量より大きい容量を有し、前記第３のキャパシタは、前記第２のキャパシタの容量より大きい容量を有する。
【００２６】
また、一形態によれば、前記第１のキャパシタの容量は数〜数百ｐＦまたは数〜数百ｎＦであり、前記第２のキャパシタの容量は数〜数百μＦ、前記第３のキャパシタは、前記第２のキャパシタの容量より大きい容量を有する。
【００２７】
また、一形態によれば、前記第１のキャパシタの容量は数〜数百ｐＦであり、前記第２のキャパシタの容量は数〜数百ｎＦであり、前記第３のキャパシタの容量は数〜数百μＦである。
【００２８】
また、本発明のさらに他の形態によるキャパシタ組込み基板は、コアと、前記コアの内部に設けられる第１のキャパシタ、第２のキャパシタ及び第３のキャパシタと、前記コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンと、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触されるコアビアとを含み、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは容量が異なり、前記第１の導体パターンまたは前記第２の導体パターンによって前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタが並列で接続される。
【００２９】
一形態によれば、場合によって、２個のキャパシタが組み合わせられてもよく、４個以上のキャパシタが組み合わせられてもよい。
【００３０】
一形態によれば、前記コアは、複数の層が積層されて成る。
【００３１】
また、本発明のさらに他の形態によるキャパシタ組込み基板は、コアビアが各々設けられるコアが少なくとも二層で積層されてなる積層コアと、前記積層コアの内部に設けられる第１のキャパシタ、第２のキャパシタ及び第３のキャパシタと、前記積層コアの外面に形成される第２の導電パターン及び該第２の導電パターンに一面が接触される第２のビルドアップビアを有する第２のビルドアップ層と、前記第２のビルドアップ層の外面に形成され、前記第２のビルドアップビアの他面に接触される第３の導電パターン及び該第３の導電パターンに一面が接触される第１のビルドアップビアを有する第１のビルドアップ層と、前記第１のビルドアップ層の外面に形成され、前記第１のビルドアップビアの他面に接触される第１の導電パターンとを含み、前記コアビアのうちの一部は、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触され、他側は前記第２の導体パターンに接触され、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタは容量が異なり、前記第１の導体パターンまたは前記第２の導体パターンによって前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタが並列で接続される。
【００３２】
一形態によれば、設計者の必要によって異なる組み合わせ、即ち、第１のキャパシタと第２のキャパシタとの組み合わせ、または第２のキャパシタと第３のキャパシタとの組み合わせなど、多様な組み合わせが可能である。
【００３３】
一形態によれば、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタのうちの少なくともいずれか一つは、前記積層コアの内部に形成されるキャビティ内に設けられる。
【００３４】
また、一形態によれば、前記第２の導体パターンのうち、前記第１のキャパシタ、前記第２のキャパシタ及び前記第３のキャパシタの外部電極に一側が接触されるコアビアの他側に接触される少なくともいずれか一つは、前記第２のビルドアップビアが複数接触される。
【００３５】
また、一形態によれば、前記第２のビルドアップ層は、ガラス繊維をさらに含む。
【００３６】
また、一形態によれば、前記第２のビルドアップ層は、前記積層コアの熱膨張係数値と前記第１のビルドアップ層の熱膨張係数値との間の熱膨張係数値を有する材料をさらに含む。
【００３７】
また、一形態によれば、前記第１のキャパシタの垂直上方領域及び前記第１のキャパシタの垂直下方領域に位置するコアの層数は、前記第２のキャパシタの垂直上方領域及び前記第２のキャパシタの垂直下方領域に位置するコアの層数より多く、前記第２のキャパシタの垂直上方領域及び前記第２のキャパシタの垂直下方領域に位置するコアの層数は、前記第３のキャパシタの垂直上方領域及び前記第３のキャパシタの垂直下方領域に位置するコアの層数より多い。
【発明の効果】
【００３８】
前述のように、本発明によれば、従来より広い周波数帯域に亘って低インピーダンス特性を具現すると共に、放熱性能の向上及び電気伝導度の向上を具現することによって、信号処理速度を改善することができるという効果を奏する。
【００３９】
また、本発明によれば、キャパシタ組込み基板をより一層小型化及びスリム化することができ、組み込まれたキャパシタの容量を効率よく活用することができるという効果を奏する。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態によるキャパシタ組込み基板を概略的に示す図面である。
【図２】本発明の第２の実施形態によるキャパシタ組込み基板を概略的に示す図面である。
【図３】本発明の第３の実施形態によるキャパシタ組込み基板を概略的に示す図面である。
【図４】本発明の一実施形態によるインピーダンス低減効果を説明するための図面である。
【発明を実施するための形態】
【００４１】
以下、本発明の好適な実施の形態は図面を参考にして詳細に説明する。次に示される各実施の形態は当業者にとって本発明の思想が十分に伝達されることができるようにするために例として挙げられるものである。従って、本発明は以下に示している各実施の形態に限定されることなく他の形態で具体化されることができる。そして、図面において、装置の大きさ及び厚さなどは便宜上誇張して表現されることができる。明細書全体に渡って同一の参照符号は同一の構成要素を示している。
【００４２】
本明細書で使われた用語は、実施形態を説明するためのものであって、本発明を制限しようとするものではない。本明細書において、単数形は文句で特別に言及しない限り複数形も含む。明細書で使われる「含む」とは、言及された構成要素、ステップ、動作及び／又は素子は、一つ以上の他の構成要素、ステップ、動作及び／又は素子の存在または追加を排除しないことに理解されたい。
【００４３】
以下、添付図面を参照して、本発明の構成及び作用効果について詳記する。
【００４４】
図１は、本発明の第１の実施形態によるキャパシタ組込み基板１００を概略的に示す図面である。
【００４５】
本発明の第１の実施形態によるキャパシタ組込み基板１００は、容量が異なる複数のキャパシタ１１０、１２０、１３０が組み込まれた基板である。
【００４６】
複数のキャパシタ１１０、１２０、１３０は、絶縁部１４０の内部に組み込まれたものであってもよく、示されていないが、絶縁部１４０内のー領域にはコアが設けられる。
【００４７】
図１に示すように、本発明の第１の実施形態によるキャパシタ組込み基板は、絶縁部１４０と、第１〜第３のキャパシタ１１０、１２０、１３０と、第１の導体パターン１５０と、ビア１６０とを含む。
【００４８】
第１〜第３のキャパシタ１１０、１２０、１３０は容量が異なる。
【００４９】
また、第１〜第３のキャパシタ１１０、１２０、１３０は、ビア１６０及び第１の導電パターン１５０によって電気的に並列関係になるように接続される。
【００５０】
例えば、第１のキャパシタの容量１１０は数〜数百ｐＦであり、第２のキャパシタ１２０の容量は数〜数百ｎＦであり、第３のキャパシタ１３０の容量は数〜数百μＦである。
【００５１】
図４は、本発明の一実施形態によるインピーダンス低減効果を説明するための図面である。図４に示すように、キャパシタの容量が小さいほど高周波数帯域でのインピーダンスが低くなることがわかる。
【００５２】
例えば、第１のキャパシタ１１０がｐＦ単位の容量を有し、第２のキャパシタ１２０がｎＦ単位の容量を有し、第３のキャパシタがμＦ単位の容量を有して並列で接続されると、図４において実線で示すようなインピーダンス特性を示す。そのため、従来より広い周波数帯域に亘って低いインピーダンス特性を具現することができる。
【００５３】
一方、第１〜第３のキャパシタ１１０、１２０、１３０は、絶縁部１４０の内部に設けられることによって基板に組み込まれる。
【００５４】
絶縁部１４０外面には第１の導電パターン１５０が設けられ、第１〜第３のキャパシタ１１０、１２０、１３０の外部電極と第１の導電パターン１５０との間にビア１６０が設けられ、第１〜第３のキャパシタ１１０、１２０、１３０が電気的に並列接続される。
【００５５】
図２は、本発明の第２の実施形態によるキャパシタ組込み基板２００を概略的に示す図面である。
【００５６】
上記第１の実施形態の説明に重複する説明は省略することにする。
【００５７】
図２に示すように、本発明の第２の実施形態によるキャパシタ組込み基板２００は、基板がコア２４１及び第１のビルドアップ層２４２から成り、コア２４１の内部に第１〜第３のキャパシタ２１０、２２０、２３０が組み込まれて具現される。
【００５８】
コア２４１は、キャパシタ組込み基板２００の放熱性能を向上させる働きを果たす。
【００５９】
図３は、本発明の第３の実施形態によるキャパシタ組込み基板３００を概略的に示す図面である。
【００６０】
上記第１及び第２の実施形態の説明に重複する説明は省略することにする。
【００６１】
図３に示すように、本発明の第３の実施形態によるキャパシタ組込み基板３００は、積層コア３４０と、第１〜第３のキャパシタ３１０、３２０、３３０と、第１のビルドアップ層３４２と、第２のビルドアップ層３４３と、第１の導電パターン３５１とを含む。
【００６２】
積層基板は、各層ごとにコアビア３６１が形成されたコア３４１が複数積層されてなる。
【００６３】
熱応力による捻りを最小化するために、通常、熱膨張率（ＣＴＥ）が１０ｐｐｍ／℃以下の材料でコアを形成しているが、そのような熱膨張率の低い材料を機械的ドリルで加工する場合、高強度の材料から成るドリル刃が必要となり、加工の効率が低くなる。
【００６４】
このような問題を考慮して、コアビアホールの加工時にレーザを使ってもよいが、コアが厚い場合、該コアの両面でレーザを照射して加工をするため、砂時計形状のコアビアホールが作われるのが一般的である。
【００６５】
ところが、レーザで加工された砂時計形状のコアビアホールは、コアの厚さ方向での中心部の断面積がコアビアホールの上部及び下部の断面積より狭くなる。この場合、中心部の断面積を広げるためには、コアビアホールの上部及び下部の断面積も比例して広くなるようになる。
【００６６】
これによって、砂時計形状のコアビアホールの内部全体を銅などの伝導性金属で充填する過程において、広い断面積のコアビアホールの内部を完全に充填しにくくなる。
【００６７】
また、このような構造では、コアビア間のスタック（Ｓｔａｃｋ）構造（超高速信号伝送構造）を具現しにくくなるという不都合も発生し、配線密度にも悪影響を及ぼすことになる。
【００６８】
したがって、砂時計形状のコアビアホールにおいて、厚さ方向での中心部の断面積を広げることは、多くの問題を誘発するようになる。
【００６９】
このような問題を解決するために、本発明の第３の実施形態によるキャパシタ組込み基板３００は、所定の厚さを有するコア３４１にコアビア３６１を形成した状態で複数層で積層することによって積層コア３４０を厚くすると共に、積層コア３４０の一面と他面との間を電気的に接続するビアの断面積を最大化できるようになる。
【００７０】
積層コア３４０を成す各々のコア３４１は、同じ厚さを有し、必要によって異なる厚さを有してもよい。
【００７１】
従って、放熱性能の向上及び電気伝導度の向上を具現することによって、信号処理速度を改善することができる。
【００７２】
一方、第１〜第３のキャパシタ３１０、３２０、３３０は積層コア３４０の内部に組み込まれる。第１〜第３のキャパシタ３１０、３２０、３３０のうちの少なくともいずれか一つを積層コア３４０の内部に組み込むためにキャビティ３４４を具備する。
【００７３】
また、キャパシタの容量は、キャパシタの大きさによって調節される。同図のように、第１〜第３のキャパシタ３１０、３２０、３３０の大きさが（第１のキャパシタ３１０<第２のキャパシタ３２０<第３のキャパシタ３３０）の関係になるように形成する場合、その容量関係も（第１のキャパシタ３１０の容量<第２のキャパシタ３２０の容量<第３のキャパシタ３３０の容量）の関係が成立される。
【００７４】
また、このようなキャパシタの大きさ及び容量を設定するにおいて、キャパシタの厚さが差等的に決まってもよい。
【００７５】
したがって、第１のキャパシタ３１０の垂直上方及び下方領域に位置するコア３４１の層数は、第２のキャパシタ３２０の垂直上方及び下方領域に位置するコア３４１の層数より多くなる。第２のキャパシタ３２０の垂直上方及び下方領域に位置するコア３４１の層数は、第３のキャパシタ３３０の垂直上方及び下方領域に位置するコア３４１の層数より多くなる。
【００７６】
これによって、積層コア３４０の内部にキャパシタを組み込む工程の効率性が向上されると共に、積層コア３４０の内部にキャパシタを組み込むために必要となる空間を最小化でき、キャパシタ組込み基板３００をより一層小型化及びスリム化することができる。
【００７７】
積層コア３４０の表面には第２のビルドアップ層３４３が設けられ、第２のビルドアップ層３４３の表面には第１のビルドアップ層３４２が設けられる。
【００７８】
第２のビルドアップ層３４３は第２の導電パターン３５２及び第２のビルドアップビア３６３を含み、第１のビルドアップ層３４２は第１のビルドアップビア３６２を含み、その表面に第１の導電パターン３５１が設けられる。
【００７９】
第２のビルドアップ層３４３はガラス繊維、または積層コア３４０の熱膨張係数値と第１のビルドアップ層３４２の熱膨張係数値との間の熱膨張係数値を有する材料から成る。
【００８０】
キャパシタ組込み基板３００が積層コア３４０、ビルドアップ層３４２、３４３などのように異なる物性を有する材料から成ることによって、製造工程及び使用過程での熱衝撃によって不均等な膨張や収縮が発生することになる。このような現象によって、積層コア３４０とビルドアップ層３４２、３４３との間の界面にクラックが発生することになる。
【００８１】
このような問題は、キャパシタ組込み基板３００がスリム化されるほど、キャパシタ組込み基板３００の構成が複雑されるほど深刻な問題になる。
【００８２】
本発明の第３の実施形態によるキャパシタ組込み基板３００は、このような問題を解決するために、第２のビルドアップ層３４３がガラス繊維、または積層コア３４０と第１のビルドアップ層３４２との熱伸縮率の差を緩衝することができる材質から成るようにする。
【００８３】
一方、第２の導電パターン３５２はコアビア３６１に直接接触され、第２のビルドアップビア３６３は、第２の導電パターン３５２及び第３の導電パターン３５３に直接接触されて電気的接続を具現する。
【００８４】
第１〜第３のキャパシタ３１０、３２０、３３０と第１の導体パターン３５１との間の信号伝送経路がさらに確保され得るように、第１〜第３のキャパシタ３１０、３２０、３３０の容量の活用度が高くなる。
【００８５】
このため、本発明の第３の実施形態によるキャパシタ組込み基板３００では、第１〜第３のキャパシタ３１０、３２０、３３０の外部電極に一側が接触されるコアビア３６１に直接接触される第２の導体パターン３５２には、第２のビルドアップビア３６３が複数個接触されてもよい。
【００８６】
図３に示すように、第１〜第３のキャパシタ３１０、３２０、３３０の外部電極に一側が接触されるコアビア３６１は、コアビア３６１が２層以上に接続されたものであってもよい。
【００８７】
これによって、第１〜第３のキャパシタ３１０、３２０、３３０と第１の導体パターンとの間の信号伝達経路が従来より広くなり、第１〜第３のキャパシタ３１０、３２０、３３０の容量を効率よく活用することができる。
【００８８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、前記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８９】
１００、２００、１１０、２１０、１２０、２２０、１３０、２３０、１４０  絶縁部
１５０、２５１、３５１  第１の導電パターン
１６０  ビア
２４１  コア
２４２、３４２  第１のビルドアップ層
２５２、３５２  第２の導電パターン
２６１、３６１  コアビア
２６２、３６２  第１のビルドアップビア
３００  キャパシタ組込み基板
３１０  第１のキャパシタ
３２０  第２のキャパシタ
３３０  第３のキャパシタ
３４０  積層コア
３４１  コア
３４３  第２のビルドアップ層
３４４  キャビティ
３５３  第３の導電パターン
３６３  第２のビルドアップビア
３７０  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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