(57)【要約】【課題】オン抵抗の低下と耐圧の増加との双方を同時に実現し、かつ短絡を抑制する半導体装置およびその製造方法を提供する。【解決手段】主表面を有する半導体基板ＳＵＢ内に、ｐ-エピタキシャル領域ＥＰと、ｎ-エピタキシャル領域ＥＮと、ｎ型オフセット領域ＮＯと、ｎ型オフセット領域ＮＯとｐｎ接合を構成するｐ型ボディ領域ＢＯとを有している。ｐ-エピタキシャル領域ＥＰと、ｎ-エピタキシャル領域ＥＮとの間のｐ+埋め込み領域ＰＢＬと、主表面からｐ+埋め込み領域ＰＢＬに達するように延在する分離用溝ＴＲＳと、分離用溝ＴＲＳの側壁の少なくとも一部に形成された溝側壁ｎ型領域ＮＲとをさらに有している。溝側壁ｎ型領域ＮＲにおけるｎ型不純物濃度はｎ-エピタキシャル領域ＥＮにおけるｎ型不純物濃度よりも高く、溝側壁ｎ型領域ＮＲはｐ+埋め込み領域ＰＢＬに達するように側壁に沿って延在する。【選択図】図１
2014053523.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板内に形成された第１導電型の第１領域と、
前記半導体基板内であって前記第１領域の前記主表面側に形成された第２導電型の第２領域と、
前記半導体基板内であって前記第２領域の前記主表面側に形成される第２導電型の第３領域と、
前記第２領域の前記主表面側において前記第３領域と隣り合いｐｎ接合を構成するように前記半導体基板内に形成される第１導電型の第４領域と、
前記第１領域と前記第２領域との間の前記半導体基板内に形成され、かつ前記第１領域よりも高い第１導電型の不純物濃度を有する第１導電型の埋め込み領域と、
前記第３領域を含む素子領域の周囲を取り囲むように、前記主表面から前記埋め込み領域に達するように延在する分離用溝と、
前記分離用溝の側壁のうち前記素子領域側の前記側壁の少なくとも一部に形成された第２導電型の溝側壁高濃度領域とを備え、
前記溝側壁高濃度領域における第２導電型の不純物濃度は前記第２領域における第２導電型の不純物濃度よりも高く、
前記溝側壁高濃度領域は前記埋め込み領域に達するように前記側壁に沿って延在する、半導体装置。
【請求項２】
第１導電型はｐ型であり、第２導電型はｎ型である、請求項１に記載の半導体装置。
【請求項３】
前記溝側壁高濃度領域における第２導電型の不純物濃度は、前記埋め込み領域における第１導電型の不純物濃度よりも低い、請求項１に記載の半導体装置。
【請求項４】
前記分離用溝は、前記主表面から前記埋め込み領域を少なくとも貫通するように延在する、請求項１に記載の半導体装置。
【請求項５】
主表面を有し、第１導電型の第１領域を有する半導体基板を準備する工程と、
前記半導体基板内の前記第１領域の前記主表面側に、前記第１領域よりも高い第１導電型の不純物濃度を有する第１導電型の埋め込み領域を形成する工程と、
前記半導体基板内の前記第１領域および前記埋め込み領域の前記主表面側に第２導電型の第２領域を形成する工程と、
前記半導体基板内の前記第２領域の前記主表面側に第２導電型の第３領域を形成する工程と、
前記第３領域を含む素子領域の周囲を取り囲むように、前記主表面から前記埋め込み領域に達するように延在する分離用溝を形成する工程と、
前記分離用溝の側壁のうち前記素子領域側の前記側壁の少なくとも一部に第２導電型の溝側壁高濃度領域を形成する工程と、
前記第２領域の前記主表面側において前記第３領域と隣り合いｐｎ接合を構成するように前記半導体基板内に第１導電型の第４領域を形成する工程とを備え、
前記溝側壁高濃度領域における第２導電型の不純物濃度は前記第２領域における第２導電型の不純物濃度よりも高く、
前記溝側壁高濃度領域は前記埋め込み領域に達するように前記側壁に沿って延在する、半導体装置の製造方法。
【請求項６】
前記溝側壁高濃度領域を形成する工程においては、
前記側壁に対して斜め方向から第２導電型の不純物がイオン注入される、請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、横型素子を有する半導体装置に関するものである。
【背景技術】
【０００２】
スイッチング用ドライバとして用いられる半導体素子には、一般的に横型高耐圧ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられている。横型高耐圧ＭＯＳトランジスタは、たとえば特開２０１１−６６０６７号公報（特許文献１）に開示されている。特許文献１の横型高耐圧ＭＯＳトランジスタにおいては、素子分離用の溝内に形成される中空が高耐圧化に寄与する。
【０００３】
またたとえば特開２００７−２５８５０１号公報（特許文献２）の高耐圧ｐ型ＭＯＳトランジスタを含む半導体装置はいわゆるＳＯＩ（Silicon on Insulator）基板に形成されており、ｐ型ＭＯＳトランジスタの周囲に、素子分離用の誘電体分離溝が形成されている。
【０００４】
さらに特開平８−６４６８６号公報（特許文献３）にも、ＳＯＩ基板に形成され、かつ素子分離用の誘電体分離溝が形成された横型高耐圧ＭＯＳトランジスタが開示されている。
【０００５】
なお上記の各特許文献の半導体装置はいずれも、半導体基板の主表面に沿うように、半導体基板内に不純物領域が埋め込まれたいわゆる埋め込み層が形成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１１−６６０６７号公報
【特許文献２】特開２００７−２５８５０１号公報
【特許文献３】特開平８−６４６８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のような高耐圧ＭＯＳトランジスタにおいては、電界強度の上昇を抑制して高耐圧化を実現するために、比較的不純物濃度の低いエピタキシャル層などが形成されることがある。具体的にはたとえば特許文献１の横型高耐圧ＭＯＳトランジスタにおいては、ｐ型のエピタキシャル層内に俗にｎ型オフセット領域と呼ばれるｎ型不純物濃度が比較的低い拡散領域が形成される。するとｐ型のエピタキシャル層とｎ型拡散領域との間にｐｎ接合が構成され、このｐｎ接合が空乏層を形成する。ｎ型不純物濃度が低いために空乏層が延びやすいため、高耐圧化が可能となる。高耐圧ＭＯＳトランジスタを実現するために形成される、上記の低濃度の不純物領域はＲＥＳＵＲＦ（REduced SURface Field）領域と呼ばれる。
【０００８】
ところがたとえばＲＥＳＵＲＦ領域を貫通するように素子分離用の溝が形成されれば、当該溝からＲＥＳＵＲＦ領域内に不純物が浸入して、ＲＥＳＵＲＦ領域内の不純物の導電型が反転する可能性がある。このようになれば、高耐圧ＭＯＳトランジスタのソース領域やドレイン領域などの不純物領域と、上記の埋め込み層とが短絡する不具合を生じる可能性がある。
【０００９】
しかしながら上記の各特許文献においては、上記の問題及びその解決手段について開示も示唆もされていない。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、半導体装置は、半導体基板と、第１導電型の第１領域と、第２導電型の第２領域と、第２導電型の第３領域と、第１導電型の第４領域と、第１導電型の埋め込み領域と、分離用溝と、第２導電型の溝側壁高濃度領域とを備えている。第１領域は、半導体基板内に形成されている。第２領域は、半導体基板内であって第１領域の主表面側に形成されている。第３領域は、半導体基板内であって第２領域の主表面側に形成される。第４領域は、第２領域の主表面側において第３領域と隣り合いｐｎ接合を構成するように半導体基板内に形成される。埋め込み領域は、第１領域と第２領域との間の半導体基板内に形成され、かつ第１領域よりも高い第１導電型の不純物濃度を有する。分離用溝は、第３領域を含む素子領域の周囲を取り囲むように、主表面から埋め込み領域に達するように延在する。溝側壁高濃度領域は、分離用溝の側壁のうち素子領域側の側壁の少なくとも一部に形成されている。上記溝側壁高濃度領域における第２導電型の不純物濃度は第２領域における第２導電型の不純物濃度よりも高く、溝側壁高濃度領域は埋め込み領域に達するように側壁に沿って延在する。
【００１２】
他の実施の形態によれば、半導体装置の製造方法においては、まず主表面を有し、第１導電型の第１領域を有する半導体基板が準備される。上記半導体基板内の第１領域の主表面側に、第１領域よりも高い第１導電型の不純物濃度を有する第１導電型の埋め込み領域が形成される。上記半導体基板内の第１領域および埋め込み領域の主表面側に第２導電型の第２領域が形成される。上記半導体基板内の第２領域の主表面側に第２導電型の第３領域が形成される。上記第３領域を含む素子領域の周囲を取り囲むように、主表面から埋め込み領域に達するように延在する分離用溝が形成される。上記分離用溝の側壁のうち素子領域側の側壁の少なくとも一部に第２導電型の溝側壁高濃度領域が形成される。上記第２領域の主表面側において第３領域と隣り合いｐｎ接合を構成するように半導体基板内に第１導電型の第４領域が形成される。上記溝側壁高濃度領域における第２導電型の不純物濃度は第２領域における第２導電型の不純物濃度よりも高く、溝側壁高濃度領域は埋め込み領域に達するように側壁に沿って延在する。
【発明の効果】
【００１３】
一実施の形態によれば、溝側壁高濃度領域の存在により、第４領域と埋め込み領域との短絡が抑制される。
【００１４】
他の実施の形態によれば、溝側壁高濃度領域が形成されることにより、第４領域と埋め込み領域との短絡が抑制される。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１における半導体装置の構成を概略的に示す断面図である。
【図２】図１に示す半導体装置の平面視における配置の単位部分の構成を概略的に示す平面図（Ａ）および断面図（Ｂ）である。
【図３】実施の形態１における半導体装置の分離用溝及びその近傍の構成をより詳細に示す断面図（Ａ）および（Ａ）の一点鎖線ＩＩＩＢ−ＩＩＩＢに沿う部分の不純物濃度分布を示す図（Ｂ）である。
【図４】実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図５】実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図６】実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図７】実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図８】実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図９】実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図１０】実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図１１】実施の形態１における半導体装置の製造方法の第７工程の、図１０とは異なる変形例を示す概略断面図である。
【図１２】実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図である。
【図１３】図１２の点線で囲んだ領域ＸＩＩＩにおける、溝側壁ｎ型領域ＮＲを形成するためのイオン注入の態様を示す概略断面図である。
【図１４】実施の形態１における半導体装置の製造方法の第９工程を示す概略断面図である。
【図１５】実施の形態１における半導体装置の製造方法の第１０工程を示す概略断面図である。
【図１６】実施の形態１における半導体装置の製造方法の第１１工程を示す概略断面図である。
【図１７】実施の形態１における半導体装置の製造方法の第１２工程を示す概略断面図である。
【図１８】実施の形態１における半導体装置の製造方法の第１３工程を示す概略断面図である。
【図１９】実施の形態１における半導体装置の製造方法の第１４工程を示す概略断面図である。
【図２０】図１の比較例としての半導体装置の構成を、分離用溝ＴＲＳを省略して示したものである。
【図２１】ハイサイド素子およびローサイド素子について説明するための回路図である。
【図２２】図１に示す実施の形態１における半導体装置の構成を、図２０と同様に分離用溝ＴＲＳを省略して示したものである。
【図２３】図２の比較例としての半導体装置の平面視における配置の単位部分の構成を概略的に示す断面図である。
【図２４】図９の工程がなされた際に半導体基板の表面に不純物が付着する態様を示す概略断面図である。
【図２５】図２４の後に分離用溝ＴＲＳが形成された態様を示す概略断面図である。
【図２６】図２５の後にｐ型ボディ領域ＢＯが形成された態様を示す概略断面図である。
【図２７】溝側壁ｎ型領域ＮＲが形成される態様の第１例を示す概略平面図である。
【図２８】溝側壁ｎ型領域ＮＲが形成される態様の第２例を示す概略平面図である。
【図２９】実施の形態３における半導体装置の構成を概略的に示す断面図である。
【図３０】図２９の半導体装置の電流−電圧特性を示すグラフである。
【図３１】一実施の形態の半導体装置の要点を抽出した概略断面図である。
【発明を実施するための形態】
【００１６】
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１を用いて一実施の形態の半導体装置の構成について説明する。
【００１７】
図１を参照して、一実施の形態の半導体装置はたとえばＬＤＭＯＳトランジスタ（横型の絶縁ゲート型電界効果トランジスタ）を有している。この半導体装置は、半導体基板ＳＵＢと、ｐ-エピタキシャル領域（第１領域）ＥＰと、ｐ+埋め込み領域（埋め込み領域）ＰＢＬと、ｎ-エピタキシャル領域（第２領域）ＥＮと、ｎ型オフセット領域（第３領域）ＮＯと、ｐ型ボディ領域（第４領域）ＢＯと、ｎ型ウェル領域ＮＷＲと、分離用溝ＴＲＳと、溝側壁ｎ型領域（溝側壁高濃度領域）ＮＲと、ｎ+ドレイン領域ＤＲＡと、ドレイン電極ＤＥと、ｎ+ソース領域ＳＯと、ｐ+不純物領域ＩＲと、ソース電極ＳＥと、ゲート絶縁膜ＧＩと、ゲート電極層ＧＥと、埋め込み絶縁膜ＢＩとを主に有している。
【００１８】
半導体基板ＳＵＢはたとえばシリコンよりなっている。この半導体基板ＳＵＢは、主表面（図中の半導体基板ＳＵＢの最上部の面）を有している。この半導体基板ＳＵＢの内部には、第１導電型としてのｐ型不純物を有するｐ-エピタキシャル領域ＥＰが形成されている。
【００１９】
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰの、半導体基板ＳＵＢの主表面側（図の上側）には、第２導電型としてのｎ型不純物を有するｎ-エピタキシャル領域ＥＮが形成されている。半導体基板ＳＵＢ内であってｎ-エピタキシャル領域ＥＮの、半導体基板ＳＵＢの主表面側には、ｎ型不純物を有するｎ型オフセット領域ＮＯが形成されている。
【００２０】
ｎ型ウェル領域ＮＷＲは、ｎ型オフセット領域ＮＯと接するように半導体基板ＳＵＢの主表面に形成され、かつｎ型オフセット領域ＮＯよりも高いｎ型不純物濃度を有している。ｎ+ドレイン領域ＤＲＡは、ｎ型ウェル領域ＮＷＲと接するように半導体基板ＳＵＢの主表面に形成され、かつｎ型ウェル領域ＮＷＲよりも高いｎ型不純物濃度を有している。ｎ+ドレイン領域ＤＲＡに電気的に接続するように半導体基板ＳＵＢの主表面上にはドレイン電極ＤＥが形成されている。
【００２１】
半導体基板ＳＵＢ内であってｎ-エピタキシャル領域ＥＮの、半導体基板ＳＵＢの主表面側（図の上側）には、ｐ型不純物を有するｐ型ボディ領域ＢＯが形成されている。ｐ型ボディ領域ＢＯは、ｎ-エピタキシャル領域ＥＮの、半導体基板ＳＵＢの主表面側において、ｎ型オフセット領域ＮＯと隣り合いｐｎ接合を構成するように形成されている。
【００２２】
ｎ+ソース領域ＳＯは、ｐ型ボディ領域ＢＯとｐｎ接合を構成するように半導体基板ＳＵＢの主表面に形成されている。さらに半導体基板ＳＵＢの主表面には、ｎ+ソース領域ＳＯと接し、かつｐ型ボディ領域ＢＯよりも高いｐ型不純物濃度を有するｐ+不純物領域ＩＲが形成されている。このｎ+ソース領域ＳＯおよびｐ+不純物領域ＩＲの双方に電気的に接続するように半導体基板ＳＵＢの主表面上にはソース電極ＳＥが形成されている。このｐ+不純物領域ＩＲは、ｐ型ボディ領域ＢＯの電位がソース電極ＳＥの電位とほぼ等しくなるよう固定するための不純物領域である。
【００２３】
このｎ+ソース領域ＳＯおよびｐ+不純物領域ＩＲは、半導体基板ＳＵＢ内に埋め込まれるように半導体基板ＳＵＢの主表面（ほぼｎ型オフセット領域ＮＯの真上）に形成された埋め込み絶縁膜ＢＩを基準にしてｎ型ウェル領域ＮＷＲとは反対側に位置している。ｎ+ソース領域ＳＯはｐ+不純物領域ＩＲよりもドレイン電極ＤＥ側に形成されている。
【００２４】
半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰとｎ-エピタキシャル領域ＥＮとの間には、ｐ型不純物を有するｐ+埋め込み領域ＰＢＬが形成されている。このｐ+埋め込み領域ＰＢＬは、ｎ-エピタキシャル領域ＥＮとｐｎ接合を構成するように、半導体基板ＳＵＢの主表面に沿う層状となるように形成されている。すなわちｐ+埋め込み領域ＰＢＬは、半導体基板ＳＵＢ内において半導体基板ＳＵＢの主表面に沿う方向に、半導体基板ＳＵＢの主表面の大部分と平面的に重なるように形成され、少なくとも分離用溝ＴＲＳと接するように、分離用溝ＴＲＳと平面的に重なる領域にまで広がっていることが好ましい。
【００２５】
またｐ+埋め込み領域ＰＢＬは、ｐ-エピタキシャル領域ＥＰよりも高いｐ型不純物濃度を有しており、一例として５×１０17ｃｍ-3以上のｐ型不純物領域を有している。
【００２６】
埋め込み絶縁膜ＢＩは、ｎ型オフセット領域ＮＯとｎ型ウェル領域ＮＷＲとの一部の領域の上面に接するように配置されている。また分離用溝ＴＲＳを上方から覆うように、上記の埋め込み絶縁膜ＢＩとは別の埋め込み絶縁膜ＢＩが配置されている。そしてゲート電極層ＧＥは、ｎ+ドレイン領域ＤＲＡとｎ+ソース領域ＳＯとに挟まれたｐ型ボディ領域ＢＯ上およびｎ型オフセット領域ＮＯ上に形成されている。このゲート電極層ＧＥの一部は埋め込み絶縁膜ＢＩ上に乗り上げており、埋め込み絶縁膜ＢＩ上に乗り上げないゲート電極層ＧＥは、ｐ型ボディ領域ＢＯ上およびｎ型オフセット領域ＮＯ上にゲート絶縁膜ＧＩを介在して形成されている。
【００２７】
図１のＬＤＭＯＳのいわゆるオフ耐圧は、ｎ-エピタキシャル領域ＥＮとｐ型ボディ領域ＢＯとのｐｎ接合における電界強度に依存する。特にｐ型ボディ領域ＢＯのエッジ近傍に局所的な電界集中が発生した場合には上記ｐｎ接合における電界強度が極度に高くなり、図１のＬＤＭＯＳのオフ耐圧が低下する可能性がある。しかしｐ+埋め込み領域ＰＢＬが配置されてｎ-エピタキシャル領域ＥＮとの間にもｐｎ接合が形成されることにより、ｎ-エピタキシャル領域ＥＮとｐ型ボディ領域ＢＯとのｐｎ接合における電界強度が低下する。これはｎ-エピタキシャル領域ＥＮとｐ型ボディ領域ＢＯとのｐｎ接合のみを有する場合のｐｎ接合における電界強度が、ｎ-エピタキシャル領域ＥＮとｐ型ボディ領域ＢＯとのｐｎ接合の電界強度と、ｎ-エピタキシャル領域ＥＮとｐ+埋め込み領域ＰＢＬとのｐｎ接合の電界強度とに分配されるためである。
【００２８】
したがって、たとえ図１のＬＤＭＯＳの素子ピッチが小さくなったとしても、ｐ+埋め込み領域ＰＢＬの存在により、ＬＤＭＯＳのオフ耐圧を高くすることができ、その結果、ＬＤＭＯＳのいわゆるオン抵抗を低減することができる。
【００２９】
分離用溝ＴＲＳは、上記のｎ型オフセット領域ＮＯなどを含む素子領域（ＬＤＭＯＳが形成される領域）の周囲を平面視において取り囲むことにより、当該ＬＤＭＯＳを、ＬＤＭＯＳの外側に配置される他の素子から電気的に分離するために形成されている。分離用溝ＴＲＳは、半導体基板ＳＵＢの主表面から、主表面に交差する方向（図１の上下方向）に延在し、少なくともｐ+埋め込み領域ＰＢＬに達するように形成されている。ただし図１の分離用溝ＴＲＳのように、半導体基板ＳＵＢの主表面からｐ+埋め込み領域ＰＢＬを貫通してｐ-エピタキシャル領域ＥＰ内に達するように形成されていてもよい。
【００３０】
分離用溝ＴＲＳの内部には充填絶縁層ＢＩＳが形成されており、充填絶縁層ＢＩＳは分離用溝ＴＲＳ内を充填するように形成されている。充填絶縁層ＢＩＳはたとえばシリコン酸化膜により形成されており、この分離用溝ＴＲＳ内の充填絶縁層ＢＩＳにより、分離用溝ＴＲＳがその内部に配置されるＬＤＭＯＳをその外部に配置される他の素子から電気的に分離することができる。
【００３１】
分離用溝ＴＲＳの側壁のうち、ＬＤＭＯＳが配置される側（素子領域側）の側壁の少なくとも一部には、ｎ型不純物を有する溝側壁ｎ型領域ＮＲが形成されている。図１においては分離用溝ＴＲＳの、ＬＤＭＯＳ側の側壁のうち、ｐ型ボディ領域ＢＯが形成される領域以外（ｐ型ボディ領域ＢＯの下側）の領域に形成されている。ただし図１に示すように、溝側壁ｎ型領域ＮＲは、ＬＤＭＯＳが配置される側以外、たとえばＬＤＭＯＳが配置される側と反対側（図１における分離用溝ＴＲＳの右側）の側壁を覆うように形成されてもよい。
【００３２】
溝側壁ｎ型領域ＮＲにおけるｎ型不純物の濃度は、ｎ-エピタキシャル領域ＥＮにおけるｎ型不純物の濃度よりも高い。また少なくともＬＤＭＯＳが配置される側の側壁に形成された溝側壁ｎ型領域ＮＲは、ｐ+埋め込み領域ＰＢＬに達するように分離用溝ＴＲＳの側壁に沿って延在する。
【００３３】
さらに、溝側壁ｎ型領域ＮＲにおけるｎ型不純物の濃度は、ｐ+埋め込み領域ＰＢＬにおけるｐ型不純物の濃度よりも低い。ここでは特に、溝側壁ｎ型領域ＮＲにおけるｎ型不純物の濃度は、ｐ+埋め込み領域ＰＢＬのうち最小不純物濃度を有する箇所におけるｐ型不純物の濃度よりも低いことが好ましい。
【００３４】
次に、図１の半導体装置の平面視における配置について、図２（Ａ）、（Ｂ）を用いて説明する。
【００３５】
図１および図２（Ａ）、（Ｂ）を参照して、図１は図２（Ｂ）に示すＬＤＭＯＳの右側半分のみを切り取ったものであり、実際にはＬＤＭＯＳは図１のｎ+ドレイン領域ＤＲＡあたりを図の上下方向に延びる対称軸を中心とした左右対称の構成を有している。また図２（Ｂ）は図２（Ａ）のＩＩＢ−ＩＩＢ線に沿う部分の断面構成を示している。ただし図２（Ｂ）においては図２（Ａ）との整合を取る観点から、ｎ+ソース領域ＳＯの構成において、図１と若干の相違がある。
【００３６】
図２（Ａ）の平面図から明らかなように、図２（Ｂ）において左右対称に１対配置されるように見えるゲート、ソースなどは、実際には単一のドレインの周りを取り囲むように形成されていてもよい。たとえば図２（Ａ）、（Ｂ）に示す左右方向のピッチＰの範囲を単位部分とし、この単位部分が左右方向に繰り返される構成であってもよい。
【００３７】
次に、図１の半導体装置の各領域における不純物濃度分布について、図３（Ａ）、（Ｂ）を用いて説明する。
【００３８】
図３（Ａ）、（Ｂ）を参照して、図３（Ｂ）は図３（Ａ）のＩＩＩＢ−ＩＩＩＢ線に沿う領域、すなわちｎ-エピタキシャル領域ＥＮおよび溝側壁ｎ型領域ＮＲの形成領域を通る半導体基板ＳＵＢの主表面に平行な方向の不純物密度分布を示している。すなわち図３（Ｂ）の横軸は図３（Ａ）のＩＩＩＢ−ＩＩＩＢ線上の各位置の座標（Ｘ座標）を示し、より具体的には図３（Ａ）のＩＩＩＢ−ＩＩＩＢ線上の各位置と図３（Ｂ）の対応するＸ座標とを点線で結ぶことにより、図３（Ａ）のＩＩＩＢ−ＩＩＩＢ線上の各位置の座標（Ｘ座標）を示している。また図３（Ｂ）の縦軸は図３（Ａ）のＩＩＩＢ−ＩＩＩＢ線上の各位置におけるｎ型不純物濃度を示している。また図３（Ｂ）には、溝側壁ｎ型領域ＮＲを形成するためのｎ型不純物（リン）のドーズ量（イオン注入により不純物を導入する量）を１×１０13／ｃｍ2、３×１０13／ｃｍ2、５×１０13／ｃｍ2、７×１０13／ｃｍ2および９×１０13／ｃｍ2の５通りに変化させた各場合の、ＩＩＩＢ−ＩＩＩＢ線上の各位置におけるｎ型不純物濃度を示している。
【００３９】
図３（Ｂ）のＸ座標がおよそ３μｍ以下の領域は、溝側壁ｎ型領域ＮＲの外側のｎ-エピタキシャル領域ＥＮに相当する。Ｘ座標の値がおよそ３μｍより大きく（特におよそ３．５μｍ以上）かつ４．５μｍ以下の領域は、Ｘ座標の値が大きくなるにつれて不純物濃度が大きくなり、この領域が溝側壁ｎ型領域ＮＲに相当する。Ｘ座標がおよそ４．５μｍより大きくなると不純物濃度がほとんど０となるように急落する。この領域は分離用溝ＴＲＳの内部に相当する。したがって分離用溝ＴＲＳは側壁に交差する方向（図の左右方向）に関しておよそ１〜１．５μｍの厚みを有する。
【００４０】
したがってｎ-エピタキシャル領域ＥＮにおけるｎ型不純物濃度は、Ｘ座標がおよそ３μｍ以下の領域の図３（Ｂ）が示すように、およそ３×１０15ｃｍ-3であり、ｎ-エピタキシャル領域ＥＮにおけるｎ型不純物濃度はほぼ一定の値となっている。
【００４１】
また溝側壁ｎ型領域ＮＲにおけるｎ型不純物濃度はｎ-エピタキシャル領域ＥＮ内のｎ型不純物濃度よりも高くなっている。ここでは溝側壁ｎ型領域ＮＲとは、分離用溝ＴＲＳの側壁において、濃度がほぼ一定に保たれるｎ-エピタキシャル領域ＥＮに対してｎ型不純物の濃度が高い任意の領域を指すものとし、Ｘ座標がおよそ４．５μｍの位置からＸ座標がおよそ３μｍの、ｎ-エピタキシャル領域ＥＮの濃度に達するまでの領域を指すものとする。
【００４２】
なお後述するように、溝側壁ｎ型領域ＮＲの、図の上下方向における任意の位置における濃度はほぼ一定である。したがって図３においては溝側壁ｎ型領域ＮＲの、図の上下方向における中央よりやや下方の位置の濃度分布を一例として示しているが、たとえば図の上下方向における中央よりも上方など、溝側壁ｎ型領域ＮＲ内の他の領域を通って図の左右方向に延びる直線上での不純物濃度分布も、おおむね図３（Ｂ）と同様になる。溝側壁ｎ型領域ＮＲは、Ｘ座標が等しければ深さ方向の位置が異なってもｎ型不純物濃度はほぼ同じになる。
【００４３】
次に、図４〜図１９を参照して、一実施の形態の半導体装置の製造方法について説明する。
【００４４】
図４を参照して、まずエピタキシャル成長により、半導体基板にｐ-エピタキシャル領域ＥＰが形成されることにより、ｐ-エピタキシャル領域ＥＰを有する半導体基板ＳＵＢが準備される。
【００４５】
次に、そのｐ-エピタキシャル領域ＥＰの表面にイオン注入法によってｐ型イオンが注入される。その後アニールが施され、ｐ-エピタキシャル領域ＥＰの表面に注入されたｐ型イオンが拡散されることにより、ｐ-エピタキシャル領域ＥＰの表面上にｐ+埋め込み領域ＰＢＬが形成される。すなわち半導体基板ＳＵＢ内のｐ-エピタキシャル領域ＥＰの、半導体基板ＳＵＢの主表面側（すなわち図の上側）にｐ+埋め込み領域ＰＢＬが形成される。このｐ+埋め込み領域ＰＢＬのｐ型不純物濃度は、ｐ-エピタキシャル領域ＥＰのｐ型不純物濃度よりも高くなるように形成され、具体的には一例とし５×１０17ｃｍ-3以上のｐ型不純物領域を有するように形成される。
【００４６】
なお、ｐ-エピタキシャル領域ＥＰの表面上の大部分にｐ+埋め込み領域ＰＢＬが形成されることが好ましいが、ｐ+埋め込み領域ＰＢＬはｐ-エピタキシャル領域ＥＰの表面上の全面に形成されなくてもよい。ただし後述する分離用溝ＴＲＳが形成される領域の真下を含むように形成されることが好ましい。
【００４７】
図５を参照して、ｐ-エピタキシャル領域ＥＰおよびｐ+埋め込み領域ＰＢＬの上にｎ-エピタキシャル領域ＥＮが形成される。すなわち半導体基板ＳＵＢ内のｐ-エピタキシャル領域ＥＰおよびｐ+埋め込み領域ＰＢＬの、半導体基板ＳＵＢの主表面側にｎ-エピタキシャル領域ＥＮが形成される。ここではたとえばｎ型不純物濃度が約５×１０15ｃｍ-3（１×１０15ｃｍ-3以上５×１０15ｃｍ-3以下）となるように、ｎ-エピタキシャル領域ＥＮが形成される。
【００４８】
次に、通常の写真製版技術によりｎ-エピタキシャル領域ＥＮの表面上にはフォトレジストパターンＰＨＲが形成される。次にフォトレジストパターンＰＨＲをマスクとして用いて、ｎ-エピタキシャル領域ＥＮの表面にイオン注入法によってｎ型イオンが注入される。このときフォトレジストパターンＰＨＲによりｎ-エピタキシャル領域ＥＮの表面に対して選択的にｎ型イオンが注入される。この後、フォトレジストパターンＰＨＲは、たとえばアッシングなどによって除去される。
【００４９】
図６を参照して、上記のｎ型イオンが注入される処理により、半導体基板ＳＵＢ内のｎ-エピタキシャル領域ＥＮの、半導体基板ＳＵＢの主表面側にはｎ型オフセット領域ＮＯが形成される。
【００５０】
図７を参照して、次に、半導体基板ＳＵＢ（ｎ-エピタキシャル領域ＥＮ）の表面上にシリコン酸化膜ＯＸ、シリコン窒化膜ＮＦがこの順に積層された後、通常の写真製版技術およびエッチングにより、シリコン窒化膜ＮＦの一部が除去される。シリコン窒化膜ＮＦが除去された領域においてはその真下のシリコン酸化膜ＯＸも少しエッチングされて厚みが他の領域より薄くなってもよい。
【００５１】
図８を参照して、図７において露出されるシリコン酸化膜ＯＸが酸化により厚くなることにより、埋め込み絶縁膜ＢＩが形成される。ここではたとえばウェット酸化が用いられることにより酸化が促進されることが好ましい。酸化プロセスの後、図７のフォトレジストパターンＰＨＲが除去され、さらに酸化されなかったシリコン酸化膜ＯＸおよびその真上のシリコン窒化膜ＮＦが除去される。
【００５２】
図９を参照して、分離用溝ＴＲＳを形成するために、半導体基板ＳＵＢの表面（ｎ-エピタキシャル領域ＥＮおよび埋め込み絶縁膜ＢＩの表面）を覆うように、シリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸがこの順に積層される。
【００５３】
次に、通常の写真製版技術およびエッチングにより、たとえば埋め込み酸化膜ＢＩの一部と重なる領域に溝を形成ように、シリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸ、ならびにその真下の埋め込み絶縁膜ＢＩが除去される。このようにして、シリコン窒化膜ＮＦ、シリコン酸化膜ＯＸおよび埋め込み絶縁膜ＢＩのマスクパターンが形成される。
【００５４】
図１０を参照して、上記のシリコン窒化膜ＮＦ、シリコン酸化膜ＯＸおよび埋め込み絶縁膜ＢＩのマスクパターンを用いて、半導体基板ＳＵＢ内のｎ-エピタキシャル領域ＥＮなどがエッチングされる。上記のｎ型オフセット領域ＮＯを含む、最終的に素子領域となる領域の周囲を取り囲む態様を有し、かつ半導体基板ＳＵＢの主表面からｐ+埋め込み領域ＰＢＬに達するようにその側壁に沿って延在する分離用溝ＴＲＳが形成される。
【００５５】
分離用溝ＴＲＳは、図１０に示すように、半導体基板ＳＵＢの主表面からｐ+埋め込み領域ＰＢＬを貫通してｐ-エピタキシャル領域ＥＰ内に達するように形成されてもよいが、図１１を参照して、分離用溝ＴＲＳは、少なくともｐ+埋め込み領域ＰＢＬに達するように形成されてもよい。
【００５６】
図１２および図１３を参照して、イオン注入法により、分離用溝ＴＲＳの側壁に、ｎ型の溝側壁ｎ型領域ＮＲが形成される。ここでは分離用溝ＴＲＳがｐ+埋め込み領域ＰＢＬに達するように形成されるが、溝側壁ｎ型領域ＮＲはｐ+埋め込み領域ＰＢＬに達するように形成される。実際には分離用溝ＴＲＳの側壁の少なくとも一部に、特に素子領域側（図１２の左側：ＬＤＭＯＳが形成される側）の側壁の少なくとも一部に、ｐ+埋め込み領域ＰＢＬに達するように、溝側壁ｎ型領域ＮＲが形成されればよい。
【００５７】
特に図１３を参照して、溝側壁ｎ型領域ＮＲが形成される工程においては、半導体基板ＳＵＢの主表面に対して斜め方向からｎ型イオンが照射される。具体的には、たとえば半導体基板ＳＵＢの主表面に対して約７°の方向からｎ型イオン（リン）が照射されることが好ましい。以上を言い換えれば、溝側壁ｎ型領域ＮＲが形成される工程においては、分離用溝ＴＲＳの側壁に対して斜め方向からｎ型イオン（第２導電型の不純物）がイオン注入されることが好ましい。
【００５８】
ここでは溝側壁ｎ型領域ＮＲにおけるｎ型不純物濃度が、ｎ-エピタキシャル領域ＥＮにおけるｎ型不純物濃度よりも高く、ｐ+埋め込み領域ＰＢＬ（のうち最小不純物濃度を有する箇所）におけるｐ型不純物濃度よりも低いことが好ましい。なお上記のように溝側壁ｎ型領域ＮＲとはｎ-エピタキシャル領域ＥＮとして不純物濃度が飽和している領域に対して濃度が高い領域としてその範囲を定義しているものの、ここでは溝側壁ｎ型領域ＮＲにおけるｎ型不純物濃度とは、図３（Ｂ）のＸ座標がおよそ４．５μｍの位置に現れる、最もｎ型不純物濃度の高い領域におけるｎ型不純物濃度と考えることが好ましい。
【００５９】
たとえばｎ-エピタキシャル領域ＥＮのｎ型不純物濃度が約５×１０15ｃｍ-3であり、ｐ+埋め込み領域ＰＢＬのｐ型不純物濃度が約５×１０17ｃｍ-3である場合、溝側壁ｎ型領域ＮＲにおけるｎ型不純物濃度はおよそ１×１０16ｃｍ-3以上１×１０17ｃｍ-3以下であることが好ましい。このことから、リンのドーズ量は３×１０13／ｃｍ2以上９×１０13／ｃｍ2以下とすることが好ましい。ただし後述するように、実際にはここでのリンのドーズ量を３×１０13／ｃｍ2以上７×１０13／ｃｍ2以下とすることが好ましい。
【００６０】
図１３に示す斜め方向（主表面に対して約７°の方向）から、主表面方向の幅が約１μｍの分離用溝ＴＲＳの側壁へのイオン注入を行なった場合、半導体基板ＳＵＢの主表面から図の上下方向に約１０μｍの深さまでの領域においては、深さに関係なくほぼ均一な濃度分布となるようにｎ型イオンが注入される。ここでｎ-エピタキシャル領域ＥＮの、図３（Ａ）の上下方向の厚みは約５μｍである。このため溝側壁ｎ型領域ＮＲは、図の上下方向の位置に関わらず、ほぼ一定の不純物濃度分布を示す。したがって図３（Ｂ）のグラフは、図３（Ａ）に示すように溝側壁ｎ型領域ＮＲの、図の上下方向における中央よりやや下方の位置の濃度分布を一例として示しているが、たとえば図の上下方向における中央よりも上方など、溝側壁ｎ型領域ＮＲ内の他の領域を通って図の左右方向に延びる直線上での不純物濃度分布も、Ｘ座標が同一であればおおむね図３（Ｂ）と同様になる。
【００６１】
さらに図１３の処理においては、たとえばリンのイオン注入が常に分離用溝ＴＲＳの側壁の同じ方向（図１３の左側）向きになされる。この場合、少なくとも図１３の左側のように、ＬＤＭＯＳが形成される側の側壁に溝側壁ｎ型領域ＮＲが形成されるようにイオン注入がなされることが好ましい。
【００６２】
ただし、分離用溝ＴＲＳの側壁の全面（たとえば図１３の右側を含む）にイオン注入したい場合には、半導体基板ＳＵＢを分離用溝ＴＲＳの延在する方向（図の上下方向）に延びる中心軸を中心に回転させながらイオン注入がなされることが好ましい。このようにすれば、分離用溝ＴＲＳの側壁の全面にイオン注入することができる。
【００６３】
図１４を参照して、図９の工程において形成されたシリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸが除去された後、半導体基板ＳＵＢの主表面を覆うようにシリコン酸化膜が形成され、これによって分離用溝ＴＲＳの内部がシリコン酸化膜からなる充填絶縁層ＢＩＳにより充填される。この処理により、分離用溝ＴＲＳの真上に形成された埋め込み絶縁膜ＢＩの溝もシリコン酸化膜で充填される。
【００６４】
図１５を参照して、たとえば図５の工程と同様の通常の写真製版技術およびイオン注入法を用いた処理により、半導体基板ＳＵＢ内の、半導体基板ＳＵＢの主表面側の所望の位置にｎ型ウェル領域ＮＷＲが形成される。
【００６５】
図１６を参照して、たとえば図５の工程と同様の通常の写真製版技術およびイオン注入法を用いた処理により、半導体基板ＳＵＢ内の、半導体基板ＳＵＢの主表面側の所望の位置にｐ型ボディ領域ＢＯが形成される。ｐ型ボディ領域ＢＯは、ｎ型オフセット領域ＮＯと隣り合いｐｎ接合を構成するように形成される。
【００６６】
なおｐ型ボディ領域ＢＯのｐ型不純物濃度は、通常、溝側壁ｎ型領域ＮＲのｎ型不純物濃度よりも高い。このため、ｐ型ボディ領域ＢＯの形成により、特に半導体基板ＳＵＢの主表面に近い領域の溝側壁ｎ型領域ＮＲがｐ型ボディ領域ＢＯに代わる場合がある。すなわち、溝側壁ｎ型領域ＮＲは、上記のように分離用溝ＴＲＳの側壁の全面に形成されなくてもよく、側壁の少なくとも一部に（少なくともｐ+埋め込み領域ＰＢＬに達するように）形成されればよい。
【００６７】
図１７を参照して、これまでと同様の通常の写真製版技術およびイオン注入法を用いた処理により、ｎ+ドレイン領域ＤＲＡ、ｎ+ソース領域ＳＯおよびｐ+不純物領域ＩＲが形成される。ｎ+ドレイン領域ＤＲＡはｎ型ウェル領域ＮＷＲよりも高いｎ型不純物濃度を有し、ｎ+ソース領域ＳＯおよびｐ+不純物領域ＩＲはｐ型ボディ領域ＢＯよりも高いｎ型（ｐ型）不純物濃度を有するように形成される。
【００６８】
図１８を参照して、半導体基板ＳＵＢの主表面が熱酸化され、続いて熱酸化された半導体基板ＳＵＢの主表面を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法により多結晶シリコン膜が形成される。次にイオン注入法により、多結晶シリコン膜内にリンなどのｎ型イオンが注入される。その後、通常の写真製版技術およびエッチングにより、上記の多結晶シリコン膜の一部が埋め込み絶縁膜ＢＩ上の一部に乗り上げ、かつｐ+不純物領域ＩＲ上およびｎ+ソース領域ＳＯ上に熱酸化膜としてのゲート絶縁膜ＧＩが介在するように、ゲート電極層ＧＥが形成される。
【００６９】
図１９を参照して、半導体基板ＳＵＢの主表面を覆うように、たとえばＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜の層間絶縁膜ＩＩが形成される。その後、ｎ+ドレイン領域ＤＲＡの真上およびｎ-ソース領域ＳＯとｐ+不純物領域ＩＲとのｐｎ接合部の真上の層間絶縁膜ＩＩが通常の写真製版技術およびエッチングにより除去されコンタクトＣＴが形成される。そしてコンタクトＣＴの内部がたとえばタングステンにより充填される。さらにコンタクトＣＴの上面に接するように、たとえばスパッタリングおよび通常の写真製版技術、エッチングにより、チタンアルミニウム（ＴｉＮ）およびアルミニウム銅（ＡｌＣｕ）のパターンが形成され、このパターンによりドレイン電極ＤＥおよびソース電極ＳＥが形成される。
【００７０】
以上により図１に示すような半導体装置（ＬＤＭＯＳ）が形成される。なお図１９の層間絶縁膜ＩＩおよびコンタクトＣＴは、図１においては図示が省略されている。
【００７１】
次に、比較例を参照しながら、一実施の形態の作用効果について説明する。
図２０を参照して、比較例の半導体装置においては図１の一実施の形態と基本的に同様の構成を有するが、ｐ-エピタキシャル領域ＥＰとｎ-エピタキシャル領域ＥＮとの間の半導体基板ＳＵＢ内にはｎ型不純物を有するｎ+埋め込み領域ＮＢＬが形成されている。ｎ+埋め込み領域ＮＢＬにおけるｎ型不純物濃度は、ｎ-エピタキシャル領域ＥＮにおけるｎ型不純物濃度よりも高い。
【００７２】
ＬＤＭＯＳが電源回路に電力を供給するいわゆるドライバ回路として用いられるためには、ＬＤＭＯＳ自身が高耐圧であることが要求される。しかしｎ-エピタキシャル領域ＥＮとｎ+埋め込み領域ＮＢＬとの間にはｐｎ接合が構成されない。このため図２０のＬＤＭＯＳは高耐圧の要求を満足しにくい。
【００７３】
そこで図２０のＬＤＭＯＳが高耐圧の要求を満足するために、たとえばソース電極（ｎ+ソース領域ＳＯ）とドレイン電極（ｎ+ドレイン領域ＤＲＡ）との距離を大きくすることが考えられるが、この場合ＬＤＭＯＳのいわゆるオン抵抗が増加する可能性がある。そもそも図２０のＬＤＭＯＳは、いわゆるローサイドドライバとして用いられる場合、電力損失を低減するために、オン抵抗の低減が求められる。しかしオン抵抗を低くしようとすれば今度は耐圧が低くなるため、オン抵抗と耐圧とはいわゆるトレードオフの関係になる。
【００７４】
図２１を参照して、この回路図にはハイサイド素子としてのハイサイドドライバＴＲHのソース領域とローサイド素子としてのローサイドドライバＴＲLのドレイン領域とが接続され、この接続される箇所には負荷が接続される。ハイサイドドライバＴＲHのドレイン領域には電圧Ｖｄｄ（たとえば４５Ｖ）が印加され、ローサイドドライバＴＲLのソース領域および上記の負荷は接地されている（言い換えれば０Ｖの電圧が印加されている）。
【００７５】
そこで図２２を参照して、一実施の形態（図１）と同様に、ｎ+埋め込み領域ＮＢＬの代わりに（ｐ-エピタキシャル領域ＥＰよりも不純物濃度が高い）ｐ+埋め込み領域ＰＢＬが形成される。このようにすれば、ｎ-エピタキシャル領域ＥＮとｐ+埋め込み領域ＰＢＬとのｐｎ接合に空乏層が延びるため、ｎ型オフセット領域ＮＯとｐ型ボディ領域ＢＯとのｐｎ接合における急激な電界の上昇が抑えられる。電界の上昇が緩和されることにより耐圧が上昇するため、ＬＤＭＯＳのサイズを縮小しても耐圧を高めることができ、オン抵抗の低下と耐圧の増加との双方を同時に実現することができる。
【００７６】
図２３を参照して、これは図２（Ｂ）と基本的に同様の構成であり、図２２の構成が適用されているが、溝側壁ｎ型領域ＮＲが形成されていない点において図２（Ｂ）と異なっている。
【００７７】
図２３の半導体装置は、ｎ型不純物濃度がたとえば約１×１０15ｃｍ-3以上５×１０15ｃｍ-3以下と比較的低くなるようにｎ-エピタキシャル領域ＥＮが形成される。このため、特にプロセスの最中にｎ-エピタキシャル領域ＥＮが露出した場合に、露出したｎ-エピタキシャル領域ＥＮから不純物などが侵入する不具合が発生し得る。したがって図２３の構成は汚染を誘発する要因となり得る。このことについて以下にさらに詳しく説明する。
【００７８】
図２４を参照して、たとえば図９の工程のように、分離用溝ＴＲＳを形成するためのマスクパターン（埋め込み絶縁膜ＢＩ、シリコン窒化膜ＮＦおよびシリコン酸化膜ＯＸ）が形成された際、マスクパターンの端部としての（最終的に分離用溝ＴＲＳとなる）溝が形成される領域において、ｎ-エピタキシャル領域ＥＮの表面が露出する。
【００７９】
ここで、たとえばこのｎ-エピタキシャル領域ＥＮの露出した表面に異物ＦＲＮが付着した場合を考える。異物ＦＲＮは、たとえばクリーンルーム内の雰囲気中に含まれるボロンなどのｐ型不純物である。
【００８０】
図２５を参照して、上記の異物ＦＲＮが存在する状態で図１２の工程に示すような分離用溝ＴＲＳが形成されれば、分離用溝ＴＲＳの側壁に異物ＦＲＮ（ｐ型不純物）が叩き込まれ、側壁およびその近傍にｐ型不純物領域ＰＲが形成されてしまう場合がある。
【００８１】
図２６を参照して、図２５の状態で後工程が行なわれ、図１６の工程と同様にｐ型ボディ領域ＢＯが形成されれば、このｐ型ボディ領域ＢＯとｐ型不純物領域ＰＲとｐ+埋め込み領域ＰＢＬとが互いに電気的に接続されて短絡を起こす可能性がある。
【００８２】
そこで一実施の形態のように、ｐ型不純物領域ＰＲが形成される恐れのある分離用溝ＴＲＳの側壁に、ｎ-エピタキシャル領域ＥＮよりもｎ型不純物濃度の高い溝側壁ｎ型領域ＮＲが形成されることにより、溝側壁ｎ型領域ＮＲが形成されない場合に比べて溝側壁ｎ型領域ＮＲにｐ型不純物領域ＰＲが形成される不具合の発生が抑制される。その結果、ｐ型ボディ領域ＢＯとｐ+埋め込み領域ＰＢＬとの短絡を抑制することができる。
【００８３】
分離用溝ＴＲＳが主表面からｐ+埋め込み領域ＰＢＬに達するように延在するため、溝側壁ｎ型領域ＮＲをｐ+埋め込み領域ＰＢＬに達するように側壁に沿って延在させることができる。このためより確実に、ｐ型ボディ領域ＢＯとｐ+埋め込み領域ＰＢＬとの短絡を抑制することができる。
【００８４】
以上をまとめると、一実施の形態のＬＤＭＯＳは、オン抵抗の低下と耐圧の増加との双方を同時に実現するとともに、ｐ型ボディ領域ＢＯとｐ+埋め込み領域ＰＢＬとの短絡を抑制することができる。
【００８５】
ただし溝側壁ｎ型領域ＮＲのｎ型不純物濃度がｐ+埋め込み領域ＰＢＬのｐ型不純物濃度を上回れば、ｐ+埋め込み領域ＰＢＬのｐ型不純物が溝側壁ｎ型領域ＮＲのｎ型不純物に打ち消されてｐ+埋め込み領域ＰＢＬが消滅する恐れがある。溝側壁ｎ型領域ＮＲのｎ型不純物濃度をｐ+埋め込み領域ＰＢＬのｐ型不純物濃度より低くすることにより、このような不具合の発生を抑制することができる。
【００８６】
たとえば図１０のように分離用溝ＴＲＳがｐ+埋め込み領域ＰＢＬに達し、さらにｐ+埋め込み領域ＰＢＬを貫通するように形成されることにより、分離用溝ＴＲＳの内部の半導体素子と分離用溝ＴＲＳの外部の半導体素子とがより確実に電気的に分離される。このため半導体装置全体の耐圧をより上昇させることができる。
【００８７】
なおｐ+埋め込み領域ＰＢＬと分離用溝ＴＲＳとが接続するように形成されることにより、ＬＤＭＯＳのＲＥＳＵＲＦ効果を最大限に発揮することができる。
【００８８】
さらにたとえば図１３に示すように、側壁に対して斜め方向からｎ型イオン（リン）が注入されるため、側壁の深さに関わらず一定の濃度となるようにイオン注入することができ、注入量を精密に制御することができる。
【００８９】
（実施の形態２）
図２７を参照して、この平面図の分離用溝ＴＲＳに囲まれた領域にＬＤＭＯＳなどの半導体装置が形成されている。そして図２７においては分離用溝ＴＲＳのＬＤＭＯＳが配置される側（分離用溝ＴＲＳの内側）の側壁、およびＬＤＭＯＳと反対側（分離用溝ＴＲＳの外側）の側壁に溝側壁ｎ型領域ＮＲが形成されている。
【００９０】
これに対して図２８を参照して、溝側壁ｎ型領域ＮＲは、少なくとも分離用溝ＴＲＳのＬＤＭＯＳ側のみに形成されていてもよく、ＬＤＭＯＳと反対側（分離用溝ＴＲＳの外側）の側壁には溝側壁ｎ型領域ＮＲが形成されていなくてもよい。
【００９１】
溝側壁ｎ型領域ＮＲは、上記のようにＬＤＭＯＳを構成するｐ型ボディ領域ＢＯとｐ+埋め込み領域ＰＢＬとの間にｐ型不純物領域ＰＲ（図２５参照）が形成される不具合を抑制する目的で形成される。このため溝側壁ｎ型領域ＮＲは、ｐ型ボディ領域ＢＯが形成される側、すなわちＬＤＭＯＳ側のみに形成されていてもよい。
【００９２】
なお図２７のように分離用溝ＴＲＳのＬＤＭＯＳ側とＬＤＭＯＳと反対側との双方に溝側壁ｎ型領域ＮＲが形成される場合には、上記のように半導体基板ＳＵＢを回転させながらイオン注入法の処理を行なうことが好ましい。しかし図２８のように分離用溝ＴＲＳのＬＤＭＯＳ側のみに溝側壁ｎ型領域ＮＲが形成された態様は、たとえばＬＤＭＯＳと反対側の側壁にはイオン注入がなされないようなマスクパターンを形成することにより形成することができる。
【００９３】
また図２７および図２８のように矩形の平面形状を有する溝側壁ｎ型領域ＮＲは、矩形の各面ごとにイオン注入を行なう、すなわち同様の処理を各面ごとに４回繰り返すことにより形成される。
【００９４】
（実施の形態３）
まず図２９を用いて本実施の形態の半導体装置の構成について説明する。
【００９５】
図２９を参照して、本実施の形態の半導体装置は図１の一実施の形態の半導体装置と基本的に同様の構成を有しているが、図２９においてはｐ+埋め込み領域ＰＢＬの代わりにｎ+埋め込み領域ＮＢＬが、ｎ-エピタキシャル領域ＥＮの代わりにｐ-エピタキシャル領域ＥＰが、それぞれ形成されている。また分離用溝ＴＲＳの側壁には溝側壁ｎ型領域ＮＲが形成されていない。以上の各点において、図２９は図１と異なっているが、その他の各点においては、図２９は図１と同様の構成を有している。
【００９６】
図２９のＬＤＭＯＳは、ｎ+埋め込み領域ＮＢＬとｐ-エピタキシャル領域ＥＰとがｐｎ接合を構成し、このｐｎ接合の部分において空乏層が延びるため、ｎ型オフセット領域ＮＯとｐ型ボディ領域ＢＯとのｐｎ接合における急激な電界の上昇が抑えられ、ＬＤＭＯＳの高い耐圧が確保できる。
【００９７】
また図２９のＬＤＭＯＳは、比較的高いｎ型不純物濃度を有するｎ+埋め込み領域ＮＢＬの存在により、ｐ型ボディ領域ＢＯとｎ+埋め込み領域ＮＢＬとが短絡する不具合が抑制される。またｐ型ボディ領域ＢＯとｎ+埋め込み領域ＮＢＬとの間にはもともとｐ型のエピタキシャル領域ＥＰが形成されている。このため図２９のＬＤＭＯＳにおいては、分離用溝ＴＲＳからのｐ型不純物の異物による汚染の可能性が低減される。
【００９８】
図２０のＬＤＭＯＳは、いわゆるローサイドドライバとしての使用も可能であるが、ハイサイドドライバとしての使用も可能である。たとえば単一の半導体基板ＳＵＢに図１のｐ+埋め込み領域ＰＢＬおよびｎ-エピタキシャル領域ＥＮを有するＬＤＭＯＳと、図２０のｎ+埋め込み領域ＮＢＬおよびｎ-エピタキシャル領域ＥＮを有するＬＤＭＯＳとの双方が形成され、前者がローサイドドライバとして、後者がハイサイドドライバとして用いられる半導体装置を形成することができる。以下、図３０を参照しながら、図１のローサイドドライバと図２０のハイサイドドライバとの双方を有する半導体装置におけるドライバ間のリークの特性について説明する。
【００９９】
図３０を参照して、このグラフの横軸は、図２０のＬＤＭＯＳがハイサイドドライバとして用いられた場合に、ソース−ドレイン間に印加される電圧の値ＶＣの相対値を示し、このグラフの縦軸は図２０のハイサイドドライバと図１のローサイドドライバとの間を流れるリーク電流ＩＣの相対値を示している。また当該ＬＤＭＯＳがハイサイドドライバとして用いられた場合に要求されるＶＣの規格の値、すなわち不具合なく使用できるよう要求される電圧の値が図中に示される。またグラフ中のｎ型不純物（リン）のドーズ量は、半導体基板ＳＵＢに図２０のハイサイドドライバとしての（ｎ+埋め込み領域ＮＢＬを有する）ＬＤＭＯＳと一緒に組み込まれる図１のローサイドドライバとしての（ｐ+埋め込み領域ＰＢＬを有する）ＬＤＭＯＳの溝側壁ｎ型領域ＮＲを形成するためのドーズ量を示している。
【０１００】
図３０より、図２０のＬＤＭＯＳとともに同一の半導体基板ＳＵＢに組み込まれる図１のＬＤＭＯＳの溝側壁ｎ型領域ＮＲを形成するためのドーズ量が９×１０13／ｃｍ2になると、溝側壁ｎ型領域ＮＲを介在した、ハイサイドドライバとローサイドドライバとの間の電流のリークが増加する。このため、ドーズ量が９×１０13／ｃｍ2の条件下において（図３（Ｂ）よりこのときのリンの最大不純物濃度は約４×１０16ｃｍ-3）、ソース−ドレイン間に印加される電圧ＶＣの規格値未満の電圧においてもハイサイドドライバとローサイドドライバとの間のリーク電流値が上昇する。
【０１０１】
したがってこのような電流のリークを抑制する観点から、上記ドーズ量は９×１０13／ｃｍ2未満とすることが好ましい。以上より、上記のように、溝側壁ｎ型領域ＮＲを形成するためのリンのドーズ量を３×１０13／ｃｍ2以上７×１０13／ｃｍ2以下とすることが好ましい。
【０１０２】
最後に、図３１を用いて、一実施の形態の要点を抽出したものを説明する。
図３１を参照して、一実施の形態のたとえばＬＤＭＯＳなどの半導体装置は、主表面を有する半導体基板ＳＵＢ内に形成されたｐ-エピタキシャル領域ＥＰと、半導体基板ＳＵＢ内であってｐ-エピタキシャル領域ＥＰの、半導体基板ＳＵＢの主表面側に形成されたｎ-エピタキシャル領域ＥＮとを有している。また当該半導体装置は、半導体基板ＳＵＢ内であってｎ-エピタキシャル領域ＥＮの、半導体基板ＳＵＢの主表面側に形成されたｎ型オフセット領域ＮＯと、ｎ-エピタキシャル領域ＥＮの、半導体基板ＳＵＢの主表面側において、ｎ型オフセット領域ＮＯと隣り合いｐｎ接合を構成するように半導体基板ＳＵＢ内に形成されるｐ型ボディ領域ＢＯとを有している。当該半導体装置は、ｐ-エピタキシャル領域ＥＰとｎ-エピタキシャル領域ＥＮとの間の半導体基板ＳＵＢ内に形成され、かつｐ-エピタキシャル領域ＥＰよりも高いｐ型不純物濃度を有するｐ+埋め込み領域ＰＢＬと、ｎ型オフセット領域ＮＯを含むＬＤＭＯＳの周囲を取り囲むように、半導体基板ＳＵＢの主表面からｐ+埋め込み領域ＰＢＬに達するように延在する分離用溝ＴＲＳを有している。当該半導体装置は、分離用溝ＴＲＳの側壁のうち、ＬＤＭＯＳが形成される側の側壁の少なくとも一部（たとえば図３１の下側）に形成された溝側壁ｎ型領域ＮＲを有している。溝側壁ｎ型領域ＮＲにおけるｎ型不純物濃度はｎ-エピタキシャル領域ＥＮにおけるｎ型不純物濃度よりも高い。溝側壁ｎ型領域ＮＲはｐ+埋め込み領域ＰＢＬに達するように分離用溝ＴＲＳの側壁に沿って延在する。
【０１０３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０４】
ＢＩ  埋め込み絶縁膜、ＢＩＳ  充填絶縁層、ＢＯ  ｐ型ボディ領域、ＤＥ  ドレイン電極、ＤＲＡ  ｎ+ドレイン領域、ＥＮ  ｎ-エピタキシャル領域、ＥＰ  ｐ-エピタキシャル領域、ＦＲＮ  異物、ＧＥ  ゲート電極層、ＧＩ  ゲート絶縁膜、ＩＩ  層間絶縁膜、ＩＲ  ｐ+不純物領域、ＮＢＬ  ｎ+埋め込み領域、ＮＯ  ｎ型オフセット領域、ＮＲ  溝側壁ｎ型領域、ＮＷＲ  ｎ型ウェル領域、ＰＢＬ  ｐ+埋め込み領域、ＰＨＲ  フォトレジストパターン、ＰＲ  ｐ型不純物領域、ＳＥ  ソース電極、ＳＯ  ｎ+ソース領域、ＴＲH  ハイサイドドライバ、ＴＲL  ローサイドドライバ、ＴＲＳ  分離用溝。
【図１】
2014053523.tif 000003
【図２】
2014053523.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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