(57)【要約】【課題】小規模な回路、かつ、低消費電力でＡ−Ｄ変換を行う半導体集積回路、および、このような半導体集積回路を用いたイメージセンサを提供する。【解決手段】実施形態によれば、第１のアナログ電圧と第２のアナログ電圧との差をデジタル信号に変換する半導体集積回路が提供される。この半導体集積回路は、それぞれが第１の電極および第２の電極を有し、前記第１の電極が互いに接続された、ｍ（ｍは２以上の整数）個の第１のキャパシタと、それぞれが第３の電極および第４の電極を有し、前記第３の電極が互いに接続された、ｍ個の第２のキャパシタと、前記第１の電極の電圧と前記第３の電極の電圧とを比較するコンパレータと、前記コンパレータの比較結果に基づいて前記デジタル信号を生成する論理回路と、を備える。【選択図】図１
2014053861.tif 000002
【特許請求の範囲】
【請求項１】
第１のアナログ電圧と第２のアナログ電圧との差をデジタル信号に変換する半導体集積回路であって、
それぞれが第１の電極および第２の電極を有し、前記第１の電極が互いに接続された、ｍ（ｍは２以上の整数）個の第１のキャパシタと、
それぞれが第３の電極および第４の電極を有し、前記第３の電極が互いに接続された、ｍ個の第２のキャパシタと、
前記第１の電極の電圧と前記第３の電極の電圧とを比較するコンパレータと、
前記コンパレータの比較結果に基づいて前記デジタル信号を生成する論理回路と、を備え、
前記第１のアナログ電圧は、前記第１の電極に入力され、
前記第２のアナログ電圧は、前記第３の電極に入力され、
前記第２の電極および前記第４の電極のそれぞれには、接地電圧および当該半導体集積回路の入力電圧範囲の略１／２の電圧のいずれかが供給されることを特徴とする半導体集積回路。
【請求項２】
前記第２の電極および前記第４の電極のそれぞれには、２つのみのスイッチが接続され、
一方のスイッチを介して、前記接地電圧が供給され、
他方のスイッチを介して、前記入力電圧範囲の略１／２の電圧が供給されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
第１のアナログ電圧と第２のアナログ電圧との差をデジタル信号に変換する半導体集積回路であって、
それぞれが第１の電極および第２の電極を有し、前記第１の電極が互いに接続された、ｍ（ｍは２以上の整数）個の第１のキャパシタと、
それぞれが第３の電極および第４の電極を有し、前記第３の電極が互いに接続された、ｍ個の第２のキャパシタと、
前記第１の電極の電圧と前記第３の電極の電圧とを比較するコンパレータと、
前記コンパレータの比較結果に基づいて前記デジタル信号を生成する論理回路と、を備え、
前記第２の電極に、接地電圧および前記接地電圧より高い参照電圧の一方が供給された状態で、前記第１のアナログ電圧が第１のスイッチを介して前記第１の電極に入力され、
前記第４の電極に、前記接地電圧および前記参照電圧の他方が供給された状態で、前記第２のアナログ電圧が第２のスイッチを介して前記第３の電極に入力されることを特徴とする半導体集積回路。
【請求項４】
前記第１のアナログ電圧より前記第２のアナログ電圧の方が低い場合には、
前記第２の電極に前記参照電圧が供給された状態で、前記前記第１のアナログ電圧が前記第１の電極に入力されるとともに、
前記第４の電極に前記接地電圧が供給された状態で、前記前記第２のアナログ電圧が前記第３の電極に入力され、
前記第１のアナログ電圧より前記第２のアナログ電圧の方が高い場合には、
前記第２の電極に前記接地電圧が供給された状態で、前記前記第１のアナログ電圧が前記第１の電極に入力されるとともに、
前記第４の電極に前記参照電圧が供給された状態で、前記前記第２のアナログ電圧が前記第３の電極に入力されることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記第１のアナログ電圧が前記第１の電極に入力された後に前記第１のスイッチがオフするとともに、前記第２のアナログ電圧が前記第３の電極に入力された後に前記第２のスイッチがオフし、
前記第１のスイッチおよび前記第２のスイッチがオフした後、前記第２の電極および前記第４の電極に前記接地電圧が供給された状態で、前記コンパレータは、前記第１の電極の電圧と前記第３の電極の電圧とを比較することを特徴とする請求項３または４に記載の半導体集積回路。
【請求項６】
画素と、
前記画素に光が照射されないときのリセット電圧、および、光が照射されたときの信号電圧との差をデジタル信号に変換するＡ−Ｄコンバータと、を備え、
前記リセット電圧は、前記信号電圧より高く、
前記Ａ−Ｄコンバータは、
それぞれが第１の電極および第２の電極を有し、前記第１の電極が互いに接続された、ｍ（ｍは２以上の整数）個の第１のキャパシタと、
それぞれが第３の電極および第４の電極を有し、前記第３の電極が互いに接続された、ｍ個の第２のキャパシタと、
前記第１の電極の電圧と前記第３の電極の電圧とを比較するコンパレータと、
前記コンパレータの比較結果に基づいて前記デジタル信号を生成する論理回路と、を備え、
前記第２の電極のそれぞれに接地電圧より高い参照電圧が供給された状態で、前記リセット電圧が前記第１の電極に入力されるとともに、
前記第４の電極のそれぞれに前記接地電圧が供給された状態で、前記信号電圧が前記第３の電極に入力されることを特徴とするイメージセンサ。
【請求項７】
画素と、
前記画素に光が照射されないときのリセット電圧、および、光が照射されたときの信号電圧との差をデジタル信号に変換するＡ−Ｄコンバータと、を備え、
前記Ａ−Ｄコンバータは、
それぞれが第１の電極および第２の電極を有し、前記第１の電極が互いに接続された、ｍ（ｍは２以上の整数）個の第１のキャパシタと、
それぞれが第３の電極および第４の電極を有し、前記第３の電極が互いに接続された、ｍ個の第２のキャパシタと、
前記第１の電極の電圧と前記第３の電極の電圧とを比較するコンパレータと、
前記コンパレータの比較結果に基づいて前記デジタル信号を生成する論理回路と、を備え、
前記リセット電圧に応じて、前記第２の電極のそれぞれに参照電圧または接地電圧が供給された状態で、前記リセット電圧が第１のスイッチを介して前記第１の電極に入力されるとともに、
前記リセット電圧に応じて、前記第４の電極のそれぞれに前記参照電圧または前記接地電圧が供給された状態で、前記信号電圧が第２のスイッチを介して前記第３の電極に入力され、
その後、前記第１のスイッチおよび第２のスイッチがオフし、前記第２の電極および前記第４の電極に前記接地電圧が供給された状態で、前記コンパレータは、前記第１の電極の電圧と前記３の電極の電圧とを比較することを特徴とするイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路およびイメージセンサに関する。
【背景技術】
【０００２】
イメージセンサから読み出された電圧値は、Ａ−Ｄコンバータ（Analog to Digital Converter、以下ＡＤＣとも表記する）によりデジタル信号に変換される。ＡＤＣは、できる限り小規模な回路で実装され、かつ、低消費電力で動作することが望ましい。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Chun-Cheng Liu et al. "A 10-bit 50-MS/s SAR ADC With a Monotonic Capacitor Switching Procedure", IEEE Journal of Solid-State Circuits, Vol. 45, NO4, April, 2010, pp 731 - 740.
【非特許文献２】Yan Zhu et al. "A 10-bit 100-MS/s Reference-Free SAR ADC in 90nm CMOS", IEEE Journal of Solid-State Circuits, Vol. 45, NO6, June, 2010, pp 1111 - 1121.
【発明の概要】
【発明が解決しようとする課題】
【０００４】
小規模な回路、かつ、低消費電力でＡ−Ｄ変換を行う半導体集積回路、および、このような半導体集積回路を用いたイメージセンサを提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、第１のアナログ電圧と第２のアナログ電圧との差をデジタル信号に変換する半導体集積回路が提供される。この半導体集積回路は、それぞれが第１の電極および第２の電極を有し、前記第１の電極が互いに接続された、ｍ（ｍは２以上の整数）個の第１のキャパシタと、それぞれが第３の電極および第４の電極を有し、前記第３の電極が互いに接続された、ｍ個の第２のキャパシタと、前記第１の電極の電圧と前記第３の電極の電圧とを比較するコンパレータと、前記コンパレータの比較結果に基づいて前記デジタル信号を生成する論理回路と、を備える。前記第１のアナログ電圧は、前記第１の電極に入力され、前記第２のアナログ電圧は、前記第３の電極に入力され、前記第２の電極および前記第４の電極のそれぞれには、接地電圧および当該半導体集積回路の電源電圧の略１／２の電圧のいずれかが供給される。
【図面の簡単な説明】
【０００６】
【図１】ＡＤＣの概略構成を示すブロック図。
【図２】図１のＡＤＣによるＡ−Ｄ変換処理の一例を説明する図。
【図３】本実施形態における図１のＡＤＣによるＡ−Ｄ変換処理を説明する図。
【図４】サブＡＤＣ１３の内部構成を示す回路図。
【図５】図４のサブＡＤＣ１３およびＳＡＲ論理回路１４の動作を説明する図。
【図６】図４のサブＡＤＣ１３およびＳＡＲ論理回路１４の動作を説明する図。
【図７】図４のサブＡＤＣ１３およびＳＡＲ論理回路１４の動作を説明する図。
【図８】図４のサブＡＤＣ１３およびＳＡＲ論理回路１４の動作を説明する図。
【図９】イメージセンサの概略構成を示すブロック図。
【図１０】画素１の内部構成の一例を示す回路図。
【図１１】画素１に照射される光の強度と、画素１により生成される信号電圧Ｖｓｉｇとの関係を模式的に示す図。
【図１２】サブＡＤＣ１１の内部構成を示す回路図。
【図１３】サンプル・ホールド時に図１２におけるキャパシタ１０ｐ’，１０ｎ’のボトムプレートに供給する電圧と、オフセット電圧Ｖｏｆｓとの関係を示す図。
【図１４】設定０の場合の動作を説明する図。
【図１５】設定１の場合の動作を説明する図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００８】
図１は、ＡＤＣの概略構成を示すブロック図である。このＡＤＣは、逐次比較レジスタ（Successive Approximation Resistor）を用い、パイプライン方式で、入力アナログ電圧Ｖｉｎを出力デジタル信号Ｖｏｕｔに変換するものである。ＡＤＣは、サブＡＤＣ１１と、増幅器１２と、サブＡＤＣ１３と、ＳＡＲ論理回路１４とを備えている。これらの少なくとも一部を半導体集積回路として実装することができる。
【０００９】
図２は、図１のＡＤＣによるＡ−Ｄ変換処理の一例を説明する図であり、本実施形態の比較例である。同図はサブＡＤＣ１１，１３のそれぞれが３回の比較を行って、アナログ入力電圧Ｖｉｎを出力デジタル信号Ｖｏｕｔに変換する様子を示している。同図の第１〜第３ステージの処理は図１のサブＡＤＣ１１およびＳＡＲ論理回路１４により行われる。また、第４〜第６ステージの処理はサブＡＤＣ１３およびＳＡＲ論理回路１４により行われる。
【００１０】
まず、第１ステージにおいて、サブＡＤＣ１１は条件１：「Ｖｉｎ＞０」を満たすか否かを判定する。条件１を満たす場合、ＳＡＲ論理回路１４は出力デジタル信号Ｖｏｕｔの最上位ビットを“１”に設定するとともに、下記（１ａ）式に示す電圧Ｖ２を生成する。
【００１１】
Ｖ２＝Ｖｉｎ−Ｖｒｅｆ１／２  ・・・（１ａ）
【００１２】
一方、条件１を満たさない場合、ＳＡＲ論理回路１４は出力デジタル信号Ｖｏｕｔの最上位ビットを“０”に設定するとともに、下記（１ｂ）式に示す電圧Ｖ２を生成する。
【００１３】
Ｖ２＝Ｖｉｎ＋Ｖｒｅｆ１／２  ・・・（１ｂ）
【００１４】
ここで、電圧Ｖｒｅｆ１はアナログ電圧Ｖｉｎの最大値である。
【００１５】
次に、第２ステージにおいて、サブＡＤＣ１１は条件２：「Ｖ２＞０」を満たすか否かを判定する。条件２を満たす場合、ＳＡＲ論理回路１４は出力デジタル信号Ｖｏｕｔの２ビット目を“１”に設定するとともに、新たな電圧Ｖ３を生成する。電圧Ｖ３は、第１ステージで条件１を満たしていた場合は下記（２ａ）式により表され、満たしていなかった場合は下記（２ｂ）式により表される。
【００１６】
Ｖ３＝Ｖｉｎ−３Ｖｒｅｆ１／４  ・・・（２ａ）
Ｖ３＝Ｖｉｎ＋Ｖｒｅｆ１／４  ・・・（２ｂ）
【００１７】
一方、上記条件２を満たさない場合、ＳＡＲ論理回路１４は出力デジタル信号Ｖｏｕｔの２ビット目を“０”に設定するとともに、新たな電圧Ｖ３を生成する。電圧Ｖ３は、第１ステージで条件１を満たしていた場合は下記（２ｃ）式により表され、満たしていなかった場合は下記（２ｄ）式により表される。
【００１８】
Ｖ３＝Ｖｉｎ−Ｖｒｅｆ１／４  ・・・（２ｃ）
Ｖ３＝Ｖｉｎ＋３Ｖｒｅｆ１／４  ・・・（２ｄ）
【００１９】
続いて、第３ステージにおいて、サブＡＤＣ１１は条件３：「Ｖ３＞０」を満たすか否かを判定し、判定結果に応じて、ＳＡＲ論理回路１４は出力デジタル信号Ｖｏｕｔの３ビット目を設定する。
【００２０】
以上３回の判定が終了すると、増幅器１２は、サブＡＤＣ１１が３回目に判定を行った電圧Ｖ３をＡ倍して、下記（３）式に示す電圧Ａ４を生成し、サブＡＤＣ１３へ入力する。
【００２１】
Ｖ４＝Ａ＊Ｖ３  ・・・（３）
【００２２】
図２の例では、増幅器１２のゲインＡは、電圧Ｖｒｅｆ１／４がサブＡＤＣ１３の最大値Ｖｒｅｆ２となるような正の値に、設定されている。引き続いて、サブＡＤＣ１３はサブＡＤＣ１１と同様の処理を行う。
【００２３】
第４ステージにおいて、サブＡＤＣ１３は条件４：「Ｖ４＞０」を満たすか否かを判定する。ＳＡＲ論理回路１４は、条件４を満たす場合は下記（４ａ）式に示す電圧Ｖ５を、満たさない場合は下記（４ｂ）式に示す電圧Ｖ５を生成する。
【００２４】
Ｖ５＝Ｖ４−Ｖｒｅｆ２／２  ・・・（４ａ）
Ｖ５＝Ｖ４＋Ｖｒｅｆ２／２  ・・・（４ｂ）
【００２５】
ただし、条件４を満たすか否かに関わらず、出力デジタル信号Ｖｏｕｔの４ビット目は設定されない。電圧Ｖ４は電圧Ｖ３を定数倍しただけである。よって、条件４は実質的に条件３と等価であり、「条件４を満たすか否か」は「条件３を満たすか否か」と一致するためである。このように、図２における第４ステージの処理は出力デジタル信号Ｖｏｕｔを定めるものではなく、意味のない処理である。
【００２６】
続いて、第５ステージにおいて、条件５：「Ｖ５＞０」を満たすか否かに応じて出力デジタル信号Ｖｏｕｔの４ビット目が設定されるとともに、電圧Ｖ６が生成される。さらに、第６ステージにおいて、条件６：「Ｖ６＞０」を満たすか否かに応じて出力デジタル信号Ｖｏｕｔの５ビット目が設定される。
【００２７】
以上のようにして、アナログ入力電圧Ｖｉｎが５ビットの出力デジタル信号Ｖｏｕｔに変換される。
【００２８】
図２に説明した手法によると、サブＡＤＣ１１，１３がそれぞれ３回の処理を行うことで６つのステージがあるにもかかわらず、５ビットの出力デジタル信号Ｖｏｕｔしか得られない。これは、上述したように、第４ステージの処理が意味のない処理だからである。
【００２９】
そこで、本実施形態では、各ステージで有効な処理を行って、同じ処理量および同じ回路で図２の手法より１ビット多い出力デジタル信号Ｖｏｕｔを得ることを図る。
【００３０】
図３は、本実施形態における図１のＡＤＣによるＡ−Ｄ変換処理を説明する図である。以下、図２との相違点を中心に説明する。サブＡＤＣ１１および増幅器１２の処理、言い換えると、第３ステージまでの処理は図２と同様であり、出力デジタル信号Ｖｏｕｔの最上位ビット〜３ビット目が設定されるとともに、電圧Ｖ４が生成される。
【００３１】
そして、第４ステージの処理が図２とは大きく異なる。ＳＡＲ論理回路１４は、条件３を満たすか満たさないかに応じて、電圧Ｖ４’を生成する。電圧Ｖ４’は、条件３を満たす場合は下記（５ａ）式により示され、満たさない場合は下記（５ｂ）式により示される。
【００３２】
Ｖ４’＝Ｖ４−Ｖｒｅｆ２／２  ・・・（５ａ）
Ｖ４’＝Ｖ４＋Ｖｒｅｆ２／２  ・・・（５ｂ）
【００３３】
そして、サブＡＤＣ１３は条件４’：「Ｖ４’＞０」を満たすか否かを判定する。
【００３４】
上記（５ａ），（５ｂ）式に示す電圧Ｖ４’は、図２および上記（４ａ），（４ｂ）式における電圧Ｖ５と等しい。よって、図３における第４ステージでは、図２における第５ステージと同じ判定が行われる。したがって、第４ステージは有効な処理となり、出力デジタル信号Ｖｏｕｔの４ビット目が設定される。
【００３５】
その後、第５ステージおよび第６ステージで、出力デジタル信号Ｖｏｕｔのそれぞれ５ビット目および６ビット目が設定され、６ビットの出力デジタル信号Ｖｏｕｔが得られる。図２と図３を比較すると、トータルの比較回数は６回と同じであるが、図３の方が出力デジタル信号Ｖｏｕｔを１ビット多くすることができる。これは、同じビット数の出力デジタル信号Ｖｏｕｔを生成するための回路の面積を１／２に削減できたことを意味する。
【００３６】
図２に比べて１ビット多くできるのは、第４ステージで、「Ｖ４＞０」を満たすか否か、ではなく、条件３を満たすか否かに応じて新たに生成した電圧Ｖ４’（＝図２におけるＶ５）に対して、「Ｖ４’＞０」を満たすか否か、をサブＡＤＣ１３が判定するためである。以下、図３に示したような処理を行うための回路の例を説明する。
【００３７】
図４は、サブＡＤＣ１３の内部構成を示す回路図である。本例では、増幅器１２が図３の電圧Ｖ４を差動信号Ｖ４ｐ，Ｖ４ｎとして出力し、これらがサブＡＤＣ１３に入力される。そして、サブＡＤＣ１３は差動信号Ｖ４ｐ，Ｖ４ｎに対してＡ−Ｄ変換を行うものである。ここで、電圧Ｖ４と差動信号Ｖ４ｐ，Ｖ４ｎとの関係は下記（６ａ），（６ｂ）式により示される。
【００３８】
Ｖ４ｐ＝Ｖ４／２＋Ｖｃｍ  ・・・（６ａ）
Ｖ４ｎ＝−Ｖ４／２＋Ｖｃｍ  ・・・（６ａ）
【００３９】
すなわち、差動信号Ｖ４ｐ，Ｖ４ｎの差が電圧Ｖ４である。ここで、ＶｃｍはサブＡＤＣ１３のコモン電圧であり、例えばサブＡＤＣ１３の電源電圧の１／２である。そして、サブＡＤＣ１３は差動信号Ｖ４ｐ（第１のアナログ電圧）と差動信号Ｖ４ｎ（第２のアナログ電圧）との差をデジタル信号に変換する。
【００４０】
サブＡＤＣ１３は、キャパシタ１１ｐ〜１３ｐ，１１ｎ〜１３ｎ，スイッチ１ｐｌ〜３ｐｌ，１ｐｈ〜３ｐｈ，１ｎｌ〜３ｎｌ，１ｎｈ〜３ｎｈ，２１ｐ，２１ｎと、コンパレータ３１とを有する。
【００４１】
キャパシタ１１ｐ〜１３ｐのトッププレート（第１の電極）は互いに接続されるとともに、コンパレータ３１の正入力端子に接続される。これらのトッププレートには、スイッチ２１ｐを介して、差動信号Ｖ４ｐが入力される。キャパシタ１１ｐのボトムプレート（第２の電極）には、スイッチ１ｐｈを介して電圧Ｖｒｅｆ２／２を供給できるとともに、スイッチ１ｐｌを介して接地電圧を供給できる。キャパシタ１２ｐ，１３ｐについても同様である。以下、キャパシタ１１ｐ〜１３ｐをまとめて正側キャパシタ（第１のキャパシタ）１０ｐとも呼ぶ。
【００４２】
キャパシタ１１ｎ〜１３ｎのトッププレート（第３の電極）は互いに接続されるとともに、コンパレータ３１の負入力端子に接続される。これらのトッププレートには、スイッチ２１ｎを介して、差動信号Ｖ４ｎが入力される。キャパシタ１１ｎのボトムプレート（第４の電極）には、スイッチ１ｎｈを介して電圧Ｖｒｅｆ２／２を供給できるとともに、スイッチ１ｎｌを介して接地電圧を供給できる。キャパシタ１２ｎ，１３ｎについても同様である。以下、キャパシタ１１ｎ〜１３ｎをまとめて負側キャパシタ（第２のキャパシタ）１０ｎとも呼ぶ。
【００４３】
キャパシタ１１ｐ，１２ｐ，１１ｎ，１２ｎの容量は互いに等しくＣとする。そして、キャパシタ１３ｐ，１３ｎの容量はこの２倍であり２Ｃである。
【００４４】
コンパレータ３１は、正側キャパシタ１０ｐのトッププレートの電圧と、負側キャパシタ１０ｎのトッププレートの電圧とを比較する。そして、前者の方が大きい場合は“１”、後者の方が大きい場合は“０”が、比較結果として、ＳＡＲ論理回路１４に出力される。
【００４５】
ここで、電圧Ｖｒｅｆ２は、例えばサブＡＤＣ１３の入力電圧範囲である。サブＡＤＣ１３の入力電圧範囲そのものではなく、その１／２である電圧Ｖｒｅｆ２／２をキャパシタに供給することにより、スイッチング時の消費電力を低減できる。また、好ましくは、各キャパシタのボトムプレートには２つのみのスイッチが接続されており、２種類の電圧（接地電圧または電圧Ｖｒｅｆ２／２）のいずれかが供給され、他の電圧は供給されない。これにより回路構成を簡略化できる。
【００４６】
なお、図４のサブＡＤＣ１３は、３回の比較を行うものであり、正側および負側にそれぞれ３個のキャパシタを有する。一般的にｍ（ｍは２以上の整数）回の比較を行う場合、正側および負側にそれぞれｍ個のキャパシタ１１ｐ〜１ｍｐ，１１ｎ〜１ｍｎを用いればよい。そして、キャパシタ１１ｐ，１１ｎの容量をＣ，キャパシタ１ｋｐ，１ｋｎ（ｋは２以上かつｍ以下の整数）の容量を２（ｋ−２）Ｃとすればよい。
【００４７】
また、図４のＳＡＲ論理回路１４はコンパレータ３１による比較結果に基づいて出力デジタル信号Ｖｏｕｔの各ビットを設定するとともに、スイッチ１ｐｌ〜３ｐｌ，１ｐｈ〜３ｐｈ，１ｎｌ〜３ｎｌ，１ｎｈ〜３ｎｈ，２１ｐ，２１ｎを制御する。
【００４８】
ＳＡＲ論理回路１４がスイッチ２１ｐ，２１ｎをオンすると、差動電圧Ｖ４ｐ，Ｖ４ｎが正側キャパシタ１０ｐ，負側キャパシタ１０ｎのトッププレートにそれぞれサンプルされ、各電圧に応じた電荷がキャパシタ１０ｐ，１０ｎに蓄積される。続いて、ＳＡＲ論理回路１４がスイッチ２１ｐ，２１ｎをオフすると、差動電圧Ｖ４ｐ，Ｖ４ｎは、正側キャパシタ１０ｐ，負側キャパシタ１０ｎのトッププレートにそれぞれホールドされる。以下では、このような処理動作を単に「差動電圧Ｖ４ｐ，Ｖ４ｎのサンプル・ホールド」と呼ぶ。
【００４９】
なお、図１のサブＡＤＣ１１の図示および動作の説明は省略するが、公知の回路あるいはサブＡＤＣ１３と同様の回路により、図３の第１ステージ〜第３ステージの処理を行うことができる。
【００５０】
図５および図６は、図４のサブＡＤＣ１３およびＳＡＲ論理回路１４の動作を説明する図であり、図３の第３ステージの処理において条件３：「Ｖ３＞０」を満たす場合の動作を示している。同図では、サブＡＤＣ１３の正側キャパシタ１０ｐおよび負側キャパシタ１０ｎのみを簡略化して描いている。
【００５１】
上述のように、電圧Ｖ４は電圧Ｖ３を定数倍したものなので、「Ｖ３＞０」を満たすか否かを、「Ｖ４＞０」を満たすか否か、すなわち、「Ｖ４ｐ＞Ｖ４ｎ」を満たすか否か、と読み替えることもできる。
【００５２】
Ｖ３＞０の場合、ＳＡＲ論理回路１４は、スイッチ１ｐｌ〜３ｐｌ，１ｐｈ〜３ｐｈ，１ｎｌ〜３ｎｌ，１ｎｈ〜３ｎｈを制御し、正側キャパシタ１０ｐのボトムプレートに電圧Ｖｒｅｆ２／２を供給するとともに、負側キャパシタ１０ｎのボトムプレートに接地電圧を供給する。この状態で差動電圧Ｖ４ｐ，Ｖ４ｎがサンプル・ホールドされる。
【００５３】
このように、差動電圧４ｐ，４ｎがサンプル・ホールドされる時に正側キャパシタ１０ｐのボトムプレートに供給される電圧は、負側キャパシタ１０ｎのボトムプレートに供給される電圧とは異なる。
【００５４】
続いて、第４ステージにおいて、ＳＡＲ論理回路１４は正側キャパシタ１０ｐおよび負側キャパシタ１０ｎのボトムプレートに接地電圧を供給する。正側キャパシタ１０ｐのボトムプレートの電圧が電圧Ｖｒｅｆ２／２だけ降下するが、正側キャパシタ１０ｐに蓄積された電荷量は不変である。よって、正側キャパシタ１０ｐのトッププレートの電圧も容量結合によりＶｒｅｆ２／２だけ降下する。すなわち、下記（７ａ）式に示す電圧Ｖ４ｐ’が得られる。
【００５５】
Ｖ４ｐ’＝Ｖ４／２＋Ｖｃｍ−Ｖｒｅｆ２／２  ・・・（７ａ）
【００５６】
一方、負側キャパシタ１０ｎのボトムプレートの電圧は変化しないため、同トッププレートの電圧も変化しない。すなわち、下記（７ｂ）式に示す電圧Ｖ４ｎ’が得られる。
【００５７】
Ｖ４ｎ’＝Ｖ４ｎ＝−Ｖ４／２＋Ｖｃｍ  ・・・（７ｂ）
【００５８】
電圧Ｖ４ｐ’，Ｖ４ｎ’の差として、図３および上記（５ａ）式に示す電圧Ｖ４’（＝Ｖ４−Ｖｒｅｆ２／２）が得られる。そして、コンパレータ３１は第４ステージにおける条件４’：「Ｖ４’＞０」、すなわち「Ｖ４ｐ’＞Ｖ４ｎ’」、つまり「Ｖ４−Ｖｒｅｆ２／２＞０」を満たすか否かを判定する。条件４’を満たす場合、ＳＡＲ論理回路１４は出力デジタル信号Ｖｏｕｔの４ビット目を“１”に設定する。一方、条件４を満たさない場合、ＳＡＲ論理回路１４は出力デジタル信号Ｖｏｕｔの４ビット目を“０”に設定する。
【００５９】
条件４’を満たす場合、図５の第５ステージにおいて、ＳＡＲ論理回路１４は、キャパシタ１３ｎのボトムプレートに供給する電圧のみ、接地電圧から電圧Ｖｒｅｆ２／２に変更する。その結果、やはり容量結合により下記（８ａ），（８ｂ）式に示す電圧Ｖ５ｐ，Ｖ５ｎが得られる。
【００６０】
Ｖ５ｐ＝Ｖ４／２＋Ｖｃｍ−Ｖｒｅｆ２／２  ・・・（８ａ）
Ｖ５ｎ＝−Ｖ４／２＋Ｖｃｍ＋Ｖｒｅｆ２／４  ・・・（８ｂ）
【００６１】
電圧Ｖ５ｐ，Ｖ５ｎの差として、図３および図５に示す電圧Ｖ５（＝Ｖ４−３Ｖｒｅｆ２／４）が得られる。条件５：「Ｖ５＞０」、すなわち「Ｖ５ｐ＞Ｖ５ｎ」、つまり「Ｖ４−３Ｖｒｅｆ２／４＞０」を満たすか否かに応じて、出力デジタル信号Ｖｏｕｔの５ビット目が設定される。
【００６２】
一方、条件４を満たさない場合、第５ステージにおいて、ＳＡＲ論理回路１４は、キャパシタ１３ｐのボトムプレートに供給する電圧のみ、接地電圧からＶｒｅｆ２／２に変更する。以下同様にして、出力デジタル信号Ｖｏｕｔの５ビット目が設定される。
【００６３】
このように、第５ステージにおいて、ＳＡＲ論理回路１４は、条件４’を満たすか否かに応じて、キャパシタ１３ｐまたはキャパシタ１３ｎのボトムプレートに供給する電圧を切り替える。
【００６４】
さらに図６に示す第６ステージにおいて、ＳＡＲ論理回路１４は、条件５を満たすか否かに応じて、キャパシタ１２ｐまたはキャパシタ１２ｎのボトムプレートに供給する電圧を切り替える。これにより、出力デジタル信号Ｖｏｕｔの６ビット目が設定される。
【００６５】
以上のようにして、入力されるアナログ電圧Ｖｉｎを６ビットの出力デジタル信号Ｖｏｕｔに変換することができる。
【００６６】
なお、図５の（）内には、各キャパシタのボトムプレートに供給する電圧を切り替える際の電力を示している。本実施形態においては、電圧Ｖｒｅｆ２ではなく電圧Ｖｒｅｆ２／２を用いるため、消費電力を低減できる。
【００６７】
図７および図８は、図４のサブＡＤＣ１３およびＳＡＲ論理回路１４の動作を説明する図であり、図３の第３ステージの処理において条件３：「Ｖ３＞０」を満たさない場合の動作を示している。この場合、ＳＡＲ論理回路１４は、スイッチ１ｐｌ〜３ｐｌ，１ｐｈ〜３ｐｈ，１ｎｌ〜３ｎｌ，１ｎｈ〜３ｎｈを制御し、正側キャパシタ１０ｐのボトムプレートに接地電圧を供給するとともに、負側キャパシタ１０ｎのボトムプレートに電圧Ｖｒｅｆ２／２を供給する。この状態で差動電圧Ｖ４ｐ，Ｖ４ｎがサンプル・ホールドされる。
【００６８】
以下、詳細な説明は省略するが、図５および図６と同様の処理を行うことで、条件３を満たさない場合も、出力デジタル信号Ｖｏｕｔを生成できる。
【００６９】
このように、第１の実施形態では、サブＡＤＣ１３が増幅器１２から入力される差動電圧Ｖ４ｐ，Ｖ４ｎをサンプル・ホールドする際に、各キャパシタのバックプレートに供給される電圧を、サブＡＤＣ１１による最後の処理である第３ステージの判定結果に応じて、設定する。そのため、サブＡＤＣ１３は第４ステージにおいて直ちに有効な処理を行うことができる。結果として、回路面積を増加させることなく、出力デジタル信号Ｖｏｕｔのビット精度を向上させることができる。また、各キャパシタのバックプレートには、電圧Ｖｒｅｆ２ではなく電圧Ｖｒｅｆ２／２を供給する。したがって、ＡＤＣは低消費電力で動作する。
【００７０】
（第２の実施形態）
以下に説明する第２の実施形態は、ＡＤＣをイメージセンサに用いるものである。
【００７１】
図９は、イメージセンサの概略構成を示すブロック図である。イメージセンサは、画素１と、ロウデコーダ（Row Decoder）２と、ＣＤＳ（Correlated Double Sampling）回路３と、カラムデコーダ（Column Decoder）４と、ＰＧＡ（Programmable Gain Amplifier、増幅回路）５と、ＡＤＣ６とを備えている。
【００７２】
画素１はマトリクス状に配置されており、水平（カラム）方向の画素数をｎ列（例えば１７２０列）および垂直（ロウ）方向の画素数をｍ行（例えば８３２行）とする。各画素１は照射された光の強度に応じたアナログ電圧Ｖｐｉｘを生成する。そして、水平方向ｋ列目に属する画素１は、生成された電圧Ｖｐｉｘを信号線Ｖｐｉｘ（ｋ）に出力する。なお、以下では、記号「Ｖｐｉｘ（ｋ）」等を、信号線（あるいは端子）の名称としても使用するし、当該信号線（あるいは端子）の電圧値としても使用する。
【００７３】
画素１は、いわゆる相関二重サンプリングを行うために、光が照射されない場合の電圧Ｖｐｉｘ（以下、リセット電圧Ｖｒｅｓという）、および、光が照射された場合の電圧Ｖｐｉｘ（以下、信号電圧Ｖｓｉｇという）を生成する。
【００７４】
ロウデコーダ２は垂直方向に配置されるｍ行のうちの１つを順繰りに選択する。これにより、選択された行に属するｎ個の画素１が生成する電圧Ｖｐｉｘが信号線Ｖｐｉｘ（ｋ）にそれぞれ読み出される。
【００７５】
ＣＤＳ回路３は１列の画素につき１つ配置されており、合計ｎ個配置されている。言い換えると、信号線Ｖｐｉｘ（０）〜Ｖｐｉｘ（ｎ−１）に対応してそれぞれＣＤＳ回路３（０）〜ＣＤＳ回路３（ｎ−１）が設けられる。ＣＤＳ回路３は、画素１から読み出されたリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇをサンプルし、一時的にホールドする。リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇの両方をホールドしておき、後にこれらの差を増幅することで、画素１間のばらつきの影響を抑制できる。
【００７６】
カラムデコーダ４は、ｎ個のＣＤＳ回路３（０）〜３（ｎ−１）のうちの１つを順繰りに選択し、選択されたＣＤＳ回路３に保持されているリセット電圧Ｖｒｅｓおよび信号電圧ＶｓｉｇをＰＧＡ５に供給する。
【００７７】
ＰＧＡ５はリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇの差を増幅する増幅器である。ＰＧＡ５は、信号電圧Ｖｓｉｇに対応する電圧を差動電圧Ｖｏｕｔｐ，Ｖｏｕｔｎとして、出力する。
【００７８】
ＡＤＣ６は差動電圧Ｖｏｕｔｐ，Ｖｏｕｔｎをデジタル信号に変換する。
【００７９】
図１０は、画素１の内部構成の一例を示す回路図である。なお、図１０に示す回路図はあくまで一例であり、種々の変形回路が考えられる。
【００８０】
画素１は、ｎＭＯＳトランジスタＱｎ１〜Ｑｎ４と、光電変換を行うフォトダイオードＰＤとを有する。トランジスタＱｎ１は、ドレインが電源端子Ｖｄｄ２５に接続され、ゲートにリセット信号ＲＥＳＥＴが入力され、ソースがフローティングディフュージョンＦＤに接続される。トランジスタＱｎ２は、ドレインがフローティングディフュージョンＦＤに接続され、ゲートに読み出し信号ＲＥＡＤが入力され、ソースがフォトダイオードＰＤのカソードに接続される。フォトダイオードＰＤのアノードは接地端子に接続される。
【００８１】
トランジスタＱｎ３は、ドレインが電源端子Ｖｄｄ２５に接続され、ゲートにアドレス信号ＡＤＲが入力され、ソースはトランジスタＱｎ４のドレインに接続される。トランジスタＱｎ４は、ゲートがフローティングディフュージョンＦＤに接続され、ソースから電圧Ｖｐｉｘが生成される。トランジスタＱｎ４のソースは信号線Ｖｐｉｘ（ｋ）と接続されており、電圧Ｖｐｉｘは信号線Ｖｐｉｘ（ｋ）に出力される。
【００８２】
電源端子Ｖｄｄ２５が供給する電源電圧は、例えば２．５Ｖである。また、アドレス信号ＡＤＲ、リセット信号ＲＥＳＥＴおよび読み出し信号ＲＥＡＤは、例えばロウデコーダ２により生成される。
【００８３】
画素１は以下のように動作してリセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇを生成する。
【００８４】
まずは、リセット信号ＲＥＳＥＴをハイに設定する。これによりトランジスタＱｎ１がオンし、フローティングディフュージョンＦＤは所定の電圧に初期化される。その後、リセット信号ＲＥＳＥＴをロウに設定する。そして、リセット電圧Ｖｒｅｓを生成するために、画素１に光が照射されない状態で、読み出し信号ＲＥＡＤをハイに設定する。これによりトランジスタＱｎ２がオンする。このとき、フォトダイオードＰＤにはごくわずかな電流が流れるのみであり、フローティングディフュージョンＦＤの電圧はほとんど降下しない。ここでアドレス信号ＡＤＲがハイに設定されると、トランジスタＱｎ３がオンする。これにより、フローティングディフュージョンＦＤの電圧に応じたリセット電圧Ｖｒｅｓが信号線Ｖｐｉｘ（ｋ）に出力される。
【００８５】
信号電圧Ｖｓｉｇを生成するためには、画素１に光が照射された状態でほぼ同様の動作を行う。フォトダイオードＰＤには照射された光の強度（明るさ）に応じた電流が流れる。この電流は、光の強度が高いほど大きく、したがって、光の強度が高いほどフローティングディフュージョンＦＤの電圧は低くなる。そして、このフローティングディフュージョンＦＤの電圧に応じた信号電圧Ｖｓｉｇが信号線Ｖｐｉｘ（ｋ）に出力される。
【００８６】
図１１は、画素１に照射される光の強度（横軸、単位は任意）と、画素１により生成される信号電圧Ｖｓｉｇ（縦軸、単位は［Ｖ］）との関係を模式的に示す図である。上記の説明から分かるように、光の強度が高いほど、信号電圧Ｖｓｉｇは低くなる。一例として、リセット電圧Ｖｒｅｓは１．５Ｖであり、強い光が照射されたときの信号電圧Ｖｓｉｇは１．０Ｖ程度である。
【００８７】
以上説明したように、光が照射されるとフォトダイオードＰＤに電流が流れるため、リセット電圧Ｖｒｅｓは信号電圧Ｖｓｉｇより高く、Ｖｒｅｓ＞Ｖｓｉｇである。このことに着目し、イメージセンサに適したＡＤＣ６を説明する。
【００８８】
図３では、第１ステージにおいて、条件１：「Ｖｉｎ＞０」、差動信号を用いる本実施形態においては、「Ｖｒｅｓ＞Ｖｉｎ」を満たすか否かの判定が行われる。しかしながら、イメージセンサの場合、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇの大小関係は上記のように定まっている。よって、第１ステージにおいて上記の条件１を満たすか否かを判定しても無意味である。
【００８９】
そこで、第１〜第３ステージにおいても図４〜図６での説明をそのまま適用できる。すなわち、本実施形態では、第１ステージにおいて、図３における第２ステージの処理を行う。そのためには、図１２に示すように、１段目のサブＡＤＣ１１の回路構成も図４に示すサブＡＤＣ１３と同様とする。図１２に示すサブＡＤＣ１１内の各素子には、図４に示すサブＡＤＣ１３内の各素子の符号の末尾に「’」を加えた符号を付している。
【００９０】
サブＡＤＣ１１は、正側キャパシタ１０ｐ’のトッププレートでリセット電圧Ｖｒｅｓを、負側キャパシタ１０ｎ’のトッププレートで信号電圧Ｖｓｉｇを、それぞれサンプル・ホールドする。
【００９１】
上述のように、Ｖｒｅｓ＞Ｖｓｉｇであるから、ＳＡＲ論理回路１４は図７ではなく図５の動作を行う。すなわち、サブＡＤＣ１１の正側キャパシタ１０ｐのボトムプレートに電圧Ｖｒｅｆ１／２が供給され、負側キャパシタ１０ｎのボトムプレートに接地電圧が供給された状態で、リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇをサンプル・ホールドする。
【００９２】
その後、スイッチ２１ｐ’，２１ｎ’をオフし、キャパシタ１０ｐ，１０ｎのボトムプレートに接地電圧を供給する（図５の第４ステージと同様）。これにより、図３の第２ステージに示す条件２：「Ｖｒｅｓ−Ｖｓｉｇ−Ｖｒｅｆ１／２＞０」を満たすか否かが、サブＡＤＣ１１により第１ステージとして判定される。
【００９３】
このようにして、条件１：「Ｖｒｅｓ−Ｖｓｉｇ＞０」の判定を省略できる。以下、サブＡＤＣ１１は、図５および図６と同様の動作を行えばよい
このように、第２の実施形態では、イメージセンサにおいて、リセット電圧Ｖｒｅｓが信号電圧Ｖｓｉｇより高くなることを利用して、これらの電圧をキャパシタにサンプル・ホールドする際の、ボトムプレートに供給する電圧を非対称に設定する。したがって、１段目のサブＡＤＣ１１におけるＡ−Ｄ変換処理をも効率化でき、ＡＤＣ６の回路面積を削減できるとともに、消費電力を削減できる。
【００９４】
（第３の実施形態）
上述した第３の実施形態では、Ｖｒｅｓ＞Ｖｓｉｇであることを前提としていた。しかしながら、雑音等により、Ｖｒｅｓからオフセット電圧が減算される、もしくは、Ｖｓｉｇにオフセット電圧が加算されて、リセット電圧Ｖｒｅｓと信号電圧Ｖｓｉｇとの関係が逆転してＶｒｅｓ＜Ｖｓｉｇとなることもあり得る。また、ＣＤＳ回路３やＰＧＡ５を経由して、ＡＤＣ６まで信号が伝達されるまでの間のアナログ回路における差動間オフセット電圧によってもＶｒｅｓとＶｓｉｇの関係が逆転することもあり得る。本実施形態では、ＡＤＣ６において差動間オフセットキャンセルを行うものである。
【００９５】
例えば、リセット電圧Ｖｒｅｓが１．５Ｖであることを想定していたが雑音等により実際には１．３Ｖであった場合、リセット電圧Ｖｒｅｓ＝１．３Ｖにオフセット電圧Ｖｏｆｓ＝１．５Ｖ−１．３Ｖ＝０．２Ｖを加算してから、上述したようなＡ−Ｄ変換を行えばよい。すなわち、第１ステージで条件２：「Ｖｒｅｓ−Ｖｓｉｇ−Ｖｒｅｆ１／２＞０」を満たすか否か、ではなく、「（Ｖｒｅｓ＋Ｖｏｆｓ）−Ｖｓｉｇ−Ｖｒｅｆ１／２＞０」を満たすか否かを判定すればよい。
【００９６】
そのためには、オフセット電圧Ｖｏｆｓの大きさに応じて、リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇをサンプル・ホールドする際に、ボトムプレートに供給する電圧をＳＡＲ論理回路１４が制御すればよい。
【００９７】
図１３は、サンプル・ホールド時に図１２におけるキャパシタ１０ｐ’（１１ｐ’〜１３ｐ’），１０ｎ’（１１ｎ’〜１３ｎ’）のボトムプレートに供給する電圧と、オフセット電圧Ｖｏｆｓとの関係を示す図である。
【００９８】
図１４は、設定０の場合の動作を説明する図であり、オフセット電圧Ｖｏｆｓを０Ｖに設定するものである。図示のように、設定０では、ＳＡＲ論理回路１４の制御により、キャパシタ１１ｐ’〜１３ｐ’のボトムプレートにはＶｒｅｆ１／２を供給し、キャパシタ１１ｎ’〜１３ｎ’のボトムプレートには接地電圧を供給しながら、リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇをサンプル・ホールドする。その後、キャパシタ１０ｐ’，１０ｎ’のボトムプレートには接地電圧が供給される。これにより、キャパシタ１０ｐ’のトッププレートの電圧がＶｒｅｆ１／２だけ下がる。その結果、条件２として、「（Ｖｒｅｓ＋０）−Ｖｓｉｇ−Ｖｒｅｆ１／２＞０」を満たすか否か、が判定される。このようにしてオフセット電圧Ｖｏｆｓを０Ｖに設定することができる。
【００９９】
図１５は、設定１の場合の動作を説明する図であり、オフセット電圧ＶｏｆｓをＶｒｅｆ１／８に設定するものである。図示のように、設定１では、ＳＡＲ論理回路１４の制御により、キャパシタ１１ｐ’〜１３ｐ’のボトムプレートにはＶｒｅｆ１／２を供給し、キャパシタ１１ｎ’のボトムプレートにはＶｒｅｆ１／２を、キャパシタ１２ｎ’，１３ｎ’のボトムプレートには接地電圧を供給しながら、リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇをサンプル・ホールドする。その後、キャパシタ１０ｐ’，１０ｎ’のボトムプレートに接地電圧が供給される。これにより、キャパシタ１０ｐ’のトッププレートの電圧がＶｒｅｆ１／２だけ下がるとともに、キャパシタ１０ｎ’のトッププレートの電圧がＶｒｅｆ１／８だけ下がる。その結果、条件２として、「（Ｖｒｅｓ＋Ｖｒｅｆ１／８）−Ｖｓｉｇ−Ｖｒｅｆ１／２＞０」を満たすか否か、が判定される。このようにしてオフセット電圧ＶｏｆｓをＶｒｅｆ１／８に設定することができる。
【０１００】
以下説明を省略するが、設定０〜８に示すようにボトムプレートに供給する電圧を制御することで、オフセット電圧Ｖｏｆｓを０〜Ｖｒｅｆ１まで８段階で調整できる。上記の説明では正側および負側に３つずつのキャパシタを設ける例を示しているためオフセット電圧Ｖｏｆｓを８段階で調整できるが、キャパシタの数を増やすことでより細かくオフセット電圧Ｖｏｆｓを調整できる。
【０１０１】
なお、図１３に示している電圧の供給法はあくまで一例にすぎない。例えば、設定２において、容量Ｃのキャパシタ１１ｎ’，１２ｎ’にＶｒｅｆ１／２を供給する代わりに、容量２Ｃのキャパシタ１３ｎ’にＶｒｅｆ１／２を供給してもよい。また、オフセット電圧Ｖｏｆｓを負の値にすることも可能である。
【０１０２】
以上、オフセットキャンセル機能をサブＡＤＣ１１において行うことを説明したが、より一般的には、同様のオフセットキャンセル機能を後段のサブＡＤＣ１３において行うこともできる。これにより、例えば増幅器１２の正出力と負出力との間でオフセットがある場合も、これをキャンセルできる。
【０１０３】
このように、第３の実施形態では、リセット電圧Ｖｒｅｓに応じて、リセット電圧Ｖｒｅｓおよび信号電圧Ｖｓｉｇのサンプルホールド時に、キャパシタのボトムプレートに供給する電圧を制御する。そのため、リセット電圧Ｖｒｅｓのオフセットをキャンセルできる。
【０１０４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【０１０５】
１  画素
５  ＰＧＡ
６  ＡＤＣ
１１，１３  サブＡＤＣ
１２  増幅器
１４  ＳＡＲ論理回路
【図１】
2014053861.tif 000003
【図２】
2014053861.tif 000004
【図３】
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【図４】
2014053861.tif 000006
【図５】
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【図６】
2014053861.tif 000008
【図７】
2014053861.tif 000009
【図８】
2014053861.tif 000010
【図９】
2014053861.tif 000011
【図１０】
2014053861.tif 000012
【図１１】
2014053861.tif 000013
【図１２】
2014053861.tif 000014
【図１３】
2014053861.tif 000015
【図１４】
2014053861.tif 000016
【図１５】
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