(57)【要約】【課題】回路を構成するトランジスタ数を少なくし、且つレベルシフタを配置することなくシフトレジスタとして正確に動作を行う半導体回路の提供することを課題とする。【解決手段】第１端子が高電位電源に接続されたｐチャネル型トランジスタと、第１端子が低電位電源に接続されたｎチャネル型トランジスタと、を含む回路群と、インバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の回路群の前記ｎチャネル型トランジスタのゲートにはクロック信号が入力され、第２ｎ段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の回路群の前記ｎチャネル型トランジスタのゲートには反転クロック信号が入力される。【選択図】図２
2014098901.tif 000002
【特許請求の範囲】
【請求項１】
基板に設けられた画素部と、前記基板に設けられた走査線駆動回路と、を有し、
前記信号線駆動回路は、第１乃至第５のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線とトランジスタを介さずに接続され、
前記第１のトランジスタのゲートは、第２の配線とトランジスタを介さずに接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方とトランジスタを介さずに接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートとトランジスタを介さずに接続され、
前記第３のトランジスタのソース又はドレインの一方は、第３の配線とトランジスタを介さずに接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方とトランジスタを介さずに接続され、
前記第３のトランジスタのゲートは、第４の配線とトランジスタを介さずに接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線とトランジスタを介さずに接続され、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方とトランジスタを介さずに接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第３の配線とトランジスタを介さずに接続され、
前記第５のトランジスタのソース又はゲートの他方は、前記第４のトランジスタのソース又はドレインの他方とトランジスタを介さずに接続され、
前記第５のトランジスタのゲートは、前記第４のトランジスタのゲートとトランジスタを介さずに接続されることを特徴とする表示装置。
【請求項２】
基板に設けられた画素部と、前記基板に設けられた走査線駆動回路と、を有し、
前記信号線駆動回路は、第１乃至第５のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と直接接続され、
前記第１のトランジスタのゲートは、第２の配線と直接接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのソース又はドレインの他方と直接接続され、
前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートと直接接続され、
前記第３のトランジスタのソース又はドレインの一方は、第３の配線と直接接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのソース又はドレインの他方と直接接続され、
前記第３のトランジスタのゲートは、第４の配線と直接接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１の配線と直接接続され、
前記第４のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの他方と直接接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第３の配線と直接接続され、
前記第５のトランジスタのソース又はゲートの他方は、前記第４のトランジスタのソース又はドレインの他方と直接接続され、
前記第５のトランジスタのゲートは、前記第４のトランジスタのゲートと直接接続されることを特徴とする表示装置。
【請求項３】
請求項１乃至請求項３のいずれか一項において、
前記基板上方のシール材を有し、
前記走査線駆動回路が設けられた領域は、前記画素部が設けられた領域とシール材が設けられた領域との間にあることを特徴とする表示装置。
【請求項４】
請求項１乃至請求項３のいずれか一項に記載の表示装置と、
ＦＰＣと、
を有する表示モジュール。
【請求項５】
請求項１乃至請求項３のいずれか一項に記載の表示装置、又は請求項１乃至請求項３のいずれか一項に記載の表示モジュールと、
操作スイッチ、アンテナ又はバッテリと、
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関する。特に、トランジスタを用いて構成されるシフトレジス
タに関する。また、半導体回路を具備する表示装置、及び当該表示装置を具備する電子機
器に関する。
【０００２】
なお、ここでいう半導体回路とは、半導体特性を利用することで機能しうる回路全般を
指すものとする。
【背景技術】
【０００３】
近年、液晶表示装置や発光装置などの表示装置は、携帯機器向けの需要の増加から、活
発に開発が進められている。特に絶縁体上に多結晶半導体により形成されたトランジスタ
を用いて、画素回路及びシフトレジスタ回路等を含む駆動回路（以下、内部回路という）
を一体形成する技術は、小型化及び低消費電力化に大きく貢献するため、活発に開発が進
められている。絶縁体上に形成された内部回路は、ＦＰＣ等を介してコントローラＩＣ等
（以下、外部回路という）と接続され、その動作が制御される。
【０００４】
従来の内部回路を構成するシフトレジスタ回路について、図２５、図２６にクロックド
インバータを用いたシフトレジスタで構成されるシフトレジスタ回路を示す。図２５にお
けるシフトレジスタ回路は、シフトレジスタを第ｎ段（ｎは３以上の整数）有しており、
ここでは、そのうちの４段のシフトレジスタについて示す。図２５において、クロック信
号ＣＫ、反転クロック信号ＣＫｂ、第１のクロックドインバータＣＫＩＮＶ１、第２のク
ロックドインバータＣＫＩＮＶ２、インバータＩＮＶ、入力信号ＳＰで構成されている。
また、図２５において、第ｉ（ｉは、ｎ以下の自然数）段のシフトレジスタをＳＲｉと表
記する。
【０００５】
また図２６においては、図２５のシフトレジスタのうち、ＳＲ１、ＳＲ２の２段のシフ
トレジスタについて、トランジスタで表記したものであり、１段目のシフトレジスタＳＲ
１において、第１のクロックドインバータＣＫＩＮＶ１はｐチャネル型トランジスタ２５
０１ａ及び２５０１ｂ、ｎチャネル型トランジスタ２５０１ｃ及び２５０１ｄにより構成
され、第２のクロックドインバータＣＫＩＮＶ２はｐチャネル型トランジスタ２５０２ａ
及び２５０２ｂ、ｎチャネル型トランジスタ２５０２ｃ及び２５０２ｄにより構成され、
インバータＩＮＶはｐチャネル型トランジスタ２５０３ａ、ｎチャネル型トランジスタ２
５０３ｂにより構成されている。２段目のシフトレジスタＳＲ２は、詳細について割愛す
るが、図２６に図示の通り、入力される信号（ＣＫ、ＣＫｂ等）を反転させたシフトレジ
スタである。
【０００６】
図２７に、図２５、図２６の構成のシフトレジスタの駆動方法を示すタイミングチャー
トを示す。
【０００７】
ここで、説明のため、シフトレジスタ（内部回路）の電源電圧を１０Ｖ（高電位電源Ｖ
ｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、外部回路から入力されるクロック信号Ｃ
Ｋや反転クロック信号ＣＫｂや入力信号等のパルス信号の振幅電圧を３Ｖ（高電位レベル
（Ｈレベル、Ｈ電位、もしくはＨという）、低電位レベル（Ｌレベル、Ｌ電位、もしくは
Ｌという）を０Ｖ）とする。外部回路を構成するＩＣは、内部回路よりも低い電源電位で
動作する。
【０００８】
第１のクロックドインバータＣＫＩＮＶ１に注目する。ｐチャネル型トランジスタ２５
０１ａについて、ソースの電位は高電位電源Ｖｄｄの１０Ｖであり、ゲートの電位は、ク
ロックパルスＣＫまたは反転クロックパルスＣＫＢのＨ電位、３Ｖが入力されているとき
、つまりＰチャネル型トランジスタのゲートにＨ電位を入力してＰチャネル型トランジス
タをオフにする場合について考える。このとき、ｐチャネル型トランジスタ２５０１ａの
ゲート、ソース間の電位差は７Ｖである。もし、ｐチャネル型トランジスタ２５０１ａの
閾値電圧の絶対値が７Ｖより小さい場合、ｐチャネル型トランジスタ２５０１ａはオンの
状態となって、そのソースとドレインの間が導通状態となってしまう。このため、本来オ
フの状態であることを求められるトランジスタがオンの状態となってしまうためにシフト
レジスタ内の出力が、正常に行われず（図２７中の破線２７０１を参照）、誤作動を起す
可能性が高い（特許文献１参照）。
【０００９】
また、上記理由による誤作動を配慮して、従来のシフトレジスタでは、クロックパルス
ＣＫ、スタートパルスＳＰ等のパルス信号は、レベルシフタを介して、その振幅電圧をシ
フトレジスタの電源電圧程度に大きくした後、入力されている。例えば、外部回路におけ
る３Ｖ程度の振幅の信号を用いて内部回路を正確に動作させるために、各段にレベルシフ
ト部を配置した構成のシフトレジスタがある（例えば、特許文献２参考）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−１４１８９３号公報
【特許文献２】特開２０００−３３９９８５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
トランジスタは、作製工程や使用する基板の相違によって生じるゲート長及びゲート幅
並びにゲート絶縁膜の膜厚バラツキ等に起因して、そのしきい値電圧にバラツキが生じ、
想定していた値と異なる場合がある。この場合、「１」と「０」の２つの論理レベルを扱
うデジタル回路では、小さい振幅の信号を用いると、しきい値バラツキの影響を受けて、
正確に動作しない場合が生じる。
【００１２】
上述のシフトレジスタ回路は、アクティブマトリクス型の表示装置において、画素部の
列及び行の増加に伴いトランジスタの数の増加が大きくなる。そのため、構成するトラン
ジスタ数の増加に伴いトランジスタのばらつきに起因する歩留りも悪くなるといった問題
がある。
【００１３】
よって、トランジスタの特性バラツキによる影響を緩和して、シフトレジスタとして正
確に動作を行う半導体回路を提供することを課題とする。本発明では、上述の課題を鑑み
、低振幅信号を用い、構成するトランジスタ数を増加させることなく、シフトレジスタと
して良好に動作を行う半導体回路を提案する。
【００１４】
また、内部回路でレベルシフタを配置しようとすると、駆動回路の占有面積の増大、波
形の遅延や鈍りから周波数特性の低下等の問題を生じる。
【００１５】
よって、本発明は、上述の実情を鑑み、筐体の小型化、作製費用の削減、消費電力の削
減を実現することを課題とする。さらに内部回路にレベルシフタを配置しなくてもシフト
レジスタとして良好に動作させることができる半導体回路を提供することで、クロック信
号の波形の遅延や鈍りの問題、内部回路に配置された電源線の電圧降下の問題を解決し、
内部回路における駆動回路の占有面積の小型化、消費電力の削減、高周波数動作を実現す
ることを課題とする。
【課題を解決するための手段】
【００１６】
本発明の半導体回路の一は、第１の端子が高電位電源に接続されたｐチャネル型トラン
ジスタと、ゲートがｐチャネル型トランジスタのゲートに接続され、第１の端子がｐチャ
ネル型トランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１
の端子が第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位
電源に接続された第２のｎチャネル型トランジスタと、を含む回路群と、入力端子がｐチ
ャネル型トランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子に
接続されたインバータ回路と、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２
ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタ
のゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタの
ゲートには反転クロック信号が入力される構成とする。
【００１７】
第１の端子が高電位電源に接続されたｐチャネル型トランジスタと、ゲートがｐチャネ
ル型トランジスタのゲートに接続され、第１の端子がｐチャネル型トランジスタの第２の
端子に接続された第１のｎチャネル型トランジスタと、第１の端子が第１のｎチャネル型
トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続された第２のｎチ
ャネル型トランジスタと、を含む回路群と、入力端子がｐチャネル型トランジスタの第２
の端子及び第１のｎチャネル型トランジスタの第１の端子に接続されたインバータ回路と
、をｍ段（ｍは任意の正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数
であり、ｍ≧２ｎ≧２）の第２のｎチャネル型トランジスタのゲートにはクロック信号が
入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲートには反転クロック信号
が入力され、クロック信号、及び反転クロック信号の高電位レベルは高電位電源の電位と
同じ電位であり、低電位レベルは低電位電源の電位より高い構成とする。
【００１８】
また本発明の半導体回路は、回路群とインバータ回路との間に電位の保持手段を有する
構成としてもよい。
【００１９】
また本発明の半導体回路は、ｐチャネル型トランジスタのゲート及び第１のｎチャネル
型トランジスタのゲート、並びにｐチャネル型トランジスタの第２の端子及び第１のｎチ
ャネル型トランジスタの第１の端子、が接続されるＮＡＮＤ回路を有する構成としてもよ
い。
【００２０】
第１の端子が高電位電源に接続された第１のｐチャネル型トランジスタと、ゲートが第
１のｐチャネル型トランジスタのゲートに接続され、第１の端子が第１のｐチャネル型ト
ランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が
第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接
続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、第１の端子が高電
位電源に接続された第２のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型ト
ランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、並びに第２
のｐチャネル型トランジスタのゲートに接続され、第１の端子が第２のｐチャネル型トラ
ンジスタの第２の端子に接続された第３のｎチャネル型トランジスタと、第１の端子が第
３のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続
された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の
正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２
）の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタの
ゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲ
ート、及び第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力される
構成とする。
【００２１】
第１の端子が高電位電源に接続された第１のｐチャネル型トランジスタと、ゲートが第
１のｐチャネル型トランジスタのゲートに接続され、第１の端子が第１のｐチャネル型ト
ランジスタの第２の端子に接続された第１のｎチャネル型トランジスタと、第１の端子が
第１のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接
続された第２のｎチャネル型トランジスタと、を含む第１の回路群と、第１の端子が高電
位電源に接続された第２のｐチャネル型トランジスタと、ゲートが第１のｐチャネル型ト
ランジスタの第２の端子及び第１のｎチャネル型トランジスタの第１の端子、並びに第２
のｐチャネル型トランジスタのゲートに接続され、第１の端子が第２のｐチャネル型トラ
ンジスタの第２の端子に接続された第３のｎチャネル型トランジスタと、第１の端子が第
３のｎチャネル型トランジスタの第２の端子に接続され、第２の端子が低電位電源に接続
された第４のｎチャネル型トランジスタと、を含む第２の回路群と、をｍ段（ｍは任意の
正の整数であり、ｍ≧３）有し、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２
）の第２のｎチャネル型トランジスタのゲート、及び第４のｎチャネル型トランジスタの
ゲートにはクロック信号が入力され、第２ｎ段目の第２のｎチャネル型トランジスタのゲ
ート、及び第４のｎチャネル型トランジスタのゲートには反転クロック信号が入力され、
クロック信号、及び反転クロック信号の高電位レベルは、高電位電源の電位と同じ電位で
あって、クロック信号、及び反転クロック信号の低電位レベルは、低電位電源の電位より
高い構成とした。
【００２２】
また、本発明の半導体回路は、第１の回路群と第２の回路群との間に電位の保持手段を
有する構成としてもよい。
【００２３】
また本発明の半導体回路は、ｐチャネル型トランジスタのゲート及び第１のｎチャネル
型トランジスタのゲート、並びに第２のｐチャネル型トランジスタの第２の端子及び第３
のｎチャネル型トランジスタの第１の端子、が接続されるＮＯＲ回路を有する構成として
もよい。
【００２４】
また本発明の半導体回路は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタ
は、ガラス基板上に形成される薄膜トランジスタで構成されていてもよい。
【００２５】
また本発明の半導体回路は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタ
は、単結晶基板上に形成されていてもよい。
【００２６】
また本発明の半導体回路を具備する表示装置は、液晶またはＥＬ素子を用いたものであ
ってもよい。
【００２７】
なお、本発明の半導体回路を具備する表示装置を用いた電子機器は、テレビ受像器、ビ
デオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシス
テム、音響再生装置、コンピュータ、ゲーム機器、モバイルコンピュータ、携帯電話、携
帯型ゲーム機、電子書籍、画像再生装置であってもよい。
【発明の効果】
【００２８】
本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、クロック信号
の振幅がシフトレジスタ回路を駆動する高電位電源と低電位電源との間の電位差よりも小
さい振幅のクロック信号でも正しく動作し、高周波数動作を実現することができる。
【００２９】
また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、高電位
電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減することができる
。
【００３０】
また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、シフト
レジスタ回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なく構成す
ることができ、高い歩留まりが期待できる。
【００３１】
また、本発明によって、本発明の半導体回路を具備するシフトレジスタ回路は、レベル
シフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタ回路
の専有面積を低減させることができる。
【００３２】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置におい
ては、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間
の電位差よりも小さい振幅のクロック信号でもシフトレジスタ回路として正しく動作し、
高周波数動作を実現することができる半導体回路を具備する表示装置を提供することがで
きる。
【００３３】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置におい
ては、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減する
ことができる半導体回路を具備する表示装置を提供することができる。
【００３４】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置におい
ては、半導体回路を構成するトランジスタ数も従来のシフトレジスタ回路よりも少ないた
め、高い歩留まりが期待できる表示装置を提供することができる。
【００３５】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた表示装置におい
ては、レベルシフト部を特に設けなくても動作させることのできる半導体回路を得ること
ができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させ
ることができるため、より小型化した表示装置を提供することができる。
【００３６】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器におい
ては、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間
の電位差よりも小さい振幅のクロック信号でもシフトレジスタ回路として正しく動作し、
高周波数動作を実現することができる半導体回路を具備する電気機器を顧客に提供するこ
とができる。
【００３７】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器におい
ては、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減する
ことができる半導体回路を具備する電子機器を顧客に提供することができる。
【００３８】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器におい
ては、半導体回路を構成するトランジスタ数も従来のシフトレジスタ回路よりも少ないた
め、歩留まりが高い製品を顧客に提供することができ、より安価な商品を顧客に提供する
ことができる。
【００３９】
また、本発明のシフトレジスタ回路として動作する半導体回路を用いた電子機器におい
ては、レベルシフト部を特に設けなくても動作させることのできる半導体回路を得ること
ができ、基板上におけるシフトレジスタとして動作する半導体回路の専有面積を低減させ
ることができる。そのため、表示部のレイアウト面積の縮小を図れるため、電子機器の小
型化、軽量化をすることができる。
【図面の簡単な説明】
【００４０】
【図１】実施形態１の構成を示すブロック図。
【図２】実施形態１の構成を示す回路図。
【図３】実施形態１のタイミングチャート図。
【図４】実施形態１の構成について動作を説明する図。
【図５】実施形態１の構成について動作を説明する図。
【図６】実施形態２の構成を示すブロック図。
【図７】実施形態２の構成を示す回路図。
【図８】実施形態２のタイミングチャート図。
【図９】実施形態２の構成について動作を説明する図。
【図１０】実施形態２の構成について動作を説明する図。
【図１１】実施例１の構成を示すブロック図。
【図１２】実施例２のトランジスタの作製工程の断面図。
【図１３】実施例２のトランジスタの作製工程の断面図。
【図１４】実施例２のトランジスタの作製工程の断面図。
【図１５】実施例３の液晶モジュールの断面図。
【図１６】実施例３の液晶モジュールの斜視図。
【図１７】実施例４のＥＬモジュールの斜視図及び断面図。
【図１８】実施例５のトランジスタの断面図。
【図１９】本発明が適用される電子機器の例を示す図。
【図２０】本発明が適用される電子機器の例を示す図。
【図２１】本発明が適用される電子機器の例を示す図。
【図２２】本発明が適用される電子機器の例を示す図。
【図２３】本発明が適用される電子機器の例を示す図。
【図２４】本発明が適用される電子機器の例を示す図。
【図２５】従来例の構成を示す回路図。
【図２６】従来例の構成を示す回路図。
【図２７】従来例の構成におけるタイミングチャート図。
【発明を実施するための形態】
【００４１】
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面に
おいて、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説
明は省略する。
（実施の形態１）
【００４２】
図１に、本発明のシフトレジスタとして動作する半導体回路の一形態を示す。図１には
、第２ｎ−１段目（ｎは任意の整数、ｍはシフトレジスタに設けられた総段数であり、ｍ
≧２ｎ≧２）のレジスタ１０１（第１のレジスタ）と、第２ｎ段目のレジスタ１０２（第
２のレジスタ）とが表されている。レジスタ１０１は第１の回路群１０３、第２の回路群
１０４を含み、レジスタ１０２は第１の回路群１０５、第２の回路群１０６を含んでいる
。第２ｎ−１段目のレジスタ１０１において、第１の回路群１０３にはクロック信号が入
力されている。また、第２ｎ段目のレジスタ１０２において、第１の回路群１０５には反
転クロック信号ＣＫｂが入力されている。また、第２ｎ−１段目のレジスタ１０１に信号
を入力するｎｏｄｅＡ（ノードＡ）、第２ｎ−１段目のレジスタ１０１における第１の回
路群と第２の回路群の間のｎｏｄｅＢ、第２ｎ段目のレジスタ１０２に信号を入力するｎ
ｏｄｅＣ、第２ｎ段目のレジスタ１０２における第１の回路群と第２の回路群の間のｎｏ
ｄｅＤ、において、ｎｏｄｅＡとｎｏｄｅＢに接続され、ｎｏｄｅＡとｎｏｄｅＢの否定
積をとるためのＮＡＮＤ回路１（ＮＡＮＤ１）が設けられており、ｎｏｄｅＣとｎｏｄｅ
Ｄに接続され、ｎｏｄｅＣとｎｏｄｅＤの否定積をとるためのＮＡＮＤ回路２（ＮＡＮＤ
２）が設けられている。勿論、取り出したい信号によっては、適宜、他のノードに接続し
て、他の論路素子を配置して行ってもよい。
【００４３】
また図２（Ａ）に本実施の形態における本発明のシフトレジスタとして動作する半導体
回路の具体的な回路構成について示す。図２（Ａ）には、第１のレジスタ１０１を構成す
る第１の回路群１０３として、ｐチャネル型トランジスタ２０１と、第１のｎチャネル型
トランジスタ２０２と、第２のｎチャネル型トランジスタ２０３、また第２の回路群とし
てインバータ回路が設けられており、ｐチャネル型トランジスタ２０４と、ｎチャネル型
トランジスタ２０５とが設けられている。なお第２のレジスタも同様の構成の複数のトラ
ンジスタが設けられている。
【００４４】
図２（Ａ）において、ｐチャネル型トランジスタ２０１の第１の端子は、高電位電源Ｖ
ｄｄに接続され、ｐチャネル型トランジスタ２０１の第２の端子は第１のｎチャネル型ト
ランジスタ２０２の第１の端子に接続され、第１のｎチャネル型トランジスタ２０２の第
２の端子は第２のｎチャネル型トランジスタ２０３の第１の端子に接続され、第２のｎチ
ャネル型トランジスタ２０３の第２の端子は低電位電源（ＶｓｓもしくはＧＮＤ）に接続
されている。また、ｐチャネル型トランジスタ２０１の第２の端子、及び第１のｎチャネ
ル型トランジスタ２０２の第１の端子は、インバータ回路の入力端子に接続されている。
また、ｐチャネル型トランジスタ２０１のゲート及び第１のｎチャネル型トランジスタ２
０２のゲートに入力信号ＳＰが入力され、インバータ回路の出力端子から出力信号が出力
されている。
【００４５】
なお、図２（Ａ）において、第１の回路群、第２の回路群間に保持容量２１１設ける構
成としたが必ずしも設ける必要はない。保持容量を形成しない場合は、各トランジスタの
寄生容量を用いればよい。また容量に限らず、電位の保持することができる回路を接続す
る構成でもよい。
【００４６】
なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機
能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能
するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレイン
であるかを限定することが困難である。そこで、本明細書においては、ソース及びドレイ
ンとして機能する二つの電極を、それぞれ第１端子、第２端子と表記する。
【００４７】
また図２（Ａ）において、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に
設けられている第１のレジスタ１０１の第２のｎチャネル型トランジスタ２０３のゲート
にはクロック信号ＣＫが入力されている。また、第２ｎ段目（ｎは任意の整数であり、ｍ
≧２ｎ≧２）に設けられている第２のレジスタ１０２の第２のｎチャネル型トランジスタ
２０３のゲートには反転クロック信号ＣＫｂが入力されている。
【００４８】
本実施の形態においては、入力されるクロック信号（もしくは反転クロック信号）の高
電位レベル（Ｈレベル、Ｈ電位、もしくはＨという）を高電位電源の電位より低く設定し
、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を低電位電源の電位より同じに
設定しても、シフトレジスタとして動作する半導体回路として問題なく動作する。そのた
め、クロック信号の振幅を低減することができるため、低消費電力化を図ることが可能と
なる。
【００４９】
次に本実施の形態における、シフトレジスタとして動作する半導体回路におけるタイミ
ングチャートについて説明するため、図２（Ｂ）に各ノードについて表記して説明する。
図２（Ｂ）において、第１のレジスタ１０１におけるｐチャネル型トランジスタ２０１の
ゲート及び第１のｎチャネル型トランジスタ２０２のゲートにあたるノードをＳ０とする
。また、第１のレジスタ１０１におけるｐチャネル型トランジスタ２０１の第２の端子、
及び第１のｎチャネル型トランジスタ２０２の第１の端子、またはインバータ回路の入力
端子にあたるノードをＳ０ｂとする。また、第１のレジスタ１０１におけるインバータ回
路の出力端子、または第２のレジスタ１０２におけるｐチャネル型トランジスタ２０１の
ゲート及び第１のｎチャネル型トランジスタ２０２のゲートにあたるノードをＳ１とする
。また、第２のレジスタ１０２におけるｐチャネル型トランジスタ２０１の第２の端子、
及び第１のｎチャネル型トランジスタ２０２の第１の端子、またはインバータ回路の入力
端子にあたるノードをＳ１ｂとする。また、第２のレジスタ１０２におけるインバータ回
路の出力端子にあたるノードをＳ２とする。またＮＡＮＤ１における出力端子のノードを
ＮＡ１、ＮＡＮＤ２における出力端子のノードをＮＡ２とする。
【００５０】
次に図３に、本実施の形態における図２（Ａ）の半導体回路のタイミングチャートにつ
いて示す。ここでは、図２（Ｂ）に示したクロック信号、反転クロック信号、各ノードの
電位Ｓ０、Ｓ０ｂ、Ｓ１、Ｓ１ｂ、Ｓ２について示す。また入力信号ＳＰのパルスが入力
された期間の前後のクロック信号の１／２周期分ずつに区切った区間を図示したようにそ
れぞれ、Ｔ０、Ｔ１，Ｔ２、Ｔ３とする。
【００５１】
図４（Ａ）、（Ｂ）、及び図５（Ａ）、（Ｂ）に図３におけるタイミングチャート中の
Ｔ０、Ｔ１，Ｔ２、Ｔ３期間での、第１のレジスタ１０１における各トランジスタのオン
、オフについて詳細に説明する。
【００５２】
ここで、説明のため、シフトレジスタとして動作する半導体回路（内部回路）の電源電
圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、コントローラ
ＩＣ等の外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号
等のパルス信号の振幅電圧のＨレベルを３Ｖ、Ｌレベルを０Ｖとする。外部回路を構成す
るＩＣは、内部回路よりも低い電源電位で動作する。
【００５３】
まず、図４（Ａ）において、期間Ｔ０では、クロック信号ＣＫがＨレベルでノードＳ０
もＨレベルであるため、ｐチャネル型トランジスタ２０１は非導通状態（以下、オフにな
るという）になる。第１のｎチャネル型トランジスタ２０２および第２のｎチャネル型ト
ランジスタ２０３は導通状態（以下、オンになるという）になるため、ノードＳ０ｂはＬ
レベルとなる。このとき、インバータ回路におけるｐチャネル型トランジスタ２０４はオ
ンし、ｎチャネル型トランジスタ２０５はオフするため、ノードＳ１はＨレベルを出力す
る。
【００５４】
次に図４（Ｂ）において、期間Ｔ１では、クロック信号ＣＫがＬレベルでノードＳ０が
Ｌレベルとなり、このとき、ｐチャネル型トランジスタ２０１はオンになる。第１のｎチ
ャネル型トランジスタ２０２及び第２のｎチャネル型トランジスタ２０３がオフになるた
め、ノードＳ０ｂはＨレベルとなる。このとき、インバータ回路におけるｐチャネル型ト
ランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、ノード
Ｓ１はＨレベルを出力する。
【００５５】
次に図５（Ａ）において、期間Ｔ２では、クロック信号ＣＫはＨレベル、ノードＳ０は
Ｌレベルとなり、このとき、ｐチャネル型トランジスタ２０１はオンになる。第１のｎチ
ャネル型トランジスタ２０２がオフし、第２のｎチャネル型トランジスタ２０３はオンに
なるため、ノードＳ０ｂはＨレベルとなる。このとき、インバータ回路におけるｐチャネ
ル型トランジスタ２０４はオフし、ｎチャネル型トランジスタ２０５はオンとなるため、
ノードＳ１はＨレベルを出力する。
【００５６】
次に図５（Ｂ）において、期間Ｔ３では、クロック信号ＣＫがＬレベル、ノードＳ０が
Ｈレベルとなり、ｐチャネル型トランジスタ２０１はオフになる。第１のｎチャネル型ト
ランジスタ２０２がオンし、第２のｎチャネル型トランジスタはオフするため、ノードＳ
０ｂは電気的に浮遊状態となる。このとき、ノードＳ０ｂの電位は期間Ｔ３の前の期間で
ある期間Ｔ２のノードＳ０ｂの電位であるＨレベルの電位が保持される。そして、このと
き、インバータ回路におけるｐチャネル型トランジスタ２０４はオフし、ｎチャネル型ト
ランジスタ２０５はオンとなるため、ノードＳ１はＨレベルを出力する。
【００５７】
なお、第２のレジスタ１０２においては、反転クロック信号ＣＫｂ、上述の第１のレジ
スタ１０１におけるノードＳ１の電位によって動作が決定される。第２のレジスタ１０２
における各トランジスタの動作については、クロック信号と反転クロック信号が反転、つ
まりＨレベルとＬレベルが反転した関係にあり、第１のレジスタ１０１の各トランジスタ
のＴ０〜Ｔ３の期間のいずれかの動作と同様であるためここでは詳述しない。
【００５８】
また、本発明と同様の動作を行う回路構成であれば特にトランジスタの極性は問わない
。例えば、各トランジスタの極性を反転させたい場合には、各トランジスタに入力される
信号を反転して入力すればよい。そのため、本実施の形態のトランジスタの極性、クロッ
ク信号等に特に限定されない。
【００５９】
なお、本発明におけるシフトレジスタとして動作する半導体回路は、ノードＳ０とノー
ドＳ１の否定積をとるためのＮＡＮＤ（ナンド）回路によって、クロック信号（もしくは
反転クロック信号）の半周期分遅れた信号を順次とりだす。取り出される信号はＣＫ信号
の立ち上がり（本明細書では、信号がＬレベルからＨレベルに変化する動作を立ち上がり
と呼ぶ）によって、ｎｏｄｅＳ０ｂを高電位状態から低電位状態にする信号を取り出すた
め、トランジスタのゲートへの充放電にかかる信号の波形の遅延や鈍りの問題の影響を受
けることのない信号を画素部に出力することができる。
【００６０】
なお、クロック信号（もしくは反転クロック信号）の立ち下がり（本明細書では、信号
がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、ｎｏｄｅＳ０ｂ
を低電位状態から高電位状態にする信号を取り出す際には、クロック信号（もしくは、反
転クロック信号）がゲートに入力される第２のｎチャネル型トランジスタの第１の端子を
高電位電源側に接続し、第２の端子をｐチャネル型トランジスタの第１の端子に接続すれ
ばよい。また、このとき、入力されるクロック信号のＨレベルを高電位電源の電位と同じ
にし、Ｌレベルを低電位電源の電位より高く設定すればよい。
【００６１】
以上の様に、本発明のシフトレジスタとして動作する半導体回路を用いることで、入力
信号ＳＰに対して、ＣＫ信号の半周期分遅れた信号を作り出すことができる。そして、本
発明のシフトレジスタとして動作する半導体回路を複数接続することにより、シフトレジ
スタ回路を構成することができる。特に、本実施例における第１の回路群においては、回
路群に入力される信号に対して、回路群から出力される信号の高電位状態から低電位状態
への制御をクロック信号または反転クロック信号に同期して行い、入力された信号のパル
スを反転させ、且つクロック信号の半波長分伸びたパルスを取り出すことができる。
【００６２】
本発明のシフトレジスタとして動作する半導体回路は、クロック信号ＣＫの振幅が第２
のｎチャネル型トランジスタ２０３の閾値よりも大きな振幅であればよく、消費電力の低
減を図ることができる。
【００６３】
以上に説明したシフトレジスタは、レベルシフト部を設けなくても良好に動作する。従
って、基板上における駆動回路の占有面積を低減することができ、基板面を有効に活用す
ることができるものである。また、以上に説明したシフトレジスタとして動作する半導体
回路は、クロック信号の振幅を電源電圧の電位より小さくしても閾値バラツキ等の影響を
非常に受けにくく良好に動作させることができるものである。
【００６４】
なお、本実施形態は、本明細書中の実施例のいかなる記載とも自由に組み合わせて実施
することが可能である。
（実施の形態２）
【００６５】
図６に、本発明のシフトレジスタとして動作する半導体回路の一形態を示す。図６には
、第２ｎ−１段目（ｎは任意の整数、ｍはシフトレジスタに設けられた総段数であり、ｍ
≧２ｎ≧２）のレジスタ６０１（第１のレジスタ）と、第２ｎ段目のレジスタ６０２（第
２のレジスタ）とが表されている。レジスタ６０１は第１の回路群６０３、第２の回路群
６０４を含み、レジスタ６０２は第１の回路群６０５、第２の回路群６０６を含んでいる
。第２ｎ−１段目のレジスタ６０１において、第１の回路群６０３、第２の回路群６０４
にはクロック信号が入力されている。また、第２ｎ段目のレジスタ６０２において、第１
の回路群６０５、第２の回路群６０６には反転クロック信号ＣＫｂが入力されている。ま
た、第２ｎ−１段目のレジスタ６０１に信号を入力するｎｏｄｅＡ、第２ｎ−１段目のレ
ジスタ６０１から信号が出力される、もしくは第２ｎ段目のレジスタ６０２に信号を入力
するｎｏｄｅＢ、第２ｎ段目のレジスタ６０２から信号が出力されるｎｏｄｅＣにおいて
、ＮｏｄｅＡとＮｏｄｅＢに接続され、ＮｏｄｅＡとＮｏｄｅＢの否定和をとるためのＮ
ＯＲ回路１（ＮＯＲ１）が設けられており、ＮｏｄｅＢとＮｏｄｅＣに接続され、Ｎｏｄ
ｅＢとＮｏｄｅＣの否定和をとるためのＮＯＲ回路２（ＮＯＲ２）が設けられている。勿
論、取り出したい信号によっては、適宜、他のノードに接続して、他の論路素子を配置し
て行ってもよい。
【００６６】
また図７（Ａ）に本実施の形態における本発明のシフトレジスタとして動作する半導体
回路の具体的な回路構成について示す。図７（Ａ）には、第１のレジスタ６０１を構成す
る第１の回路群６０３として、第１のｐチャネル型トランジスタ７０１と、第１のｎチャ
ネル型トランジスタ７０２と、第２のｎチャネル型トランジスタ７０３、また第２の回路
群として第２のｐチャネル型トランジスタ７０４と、第３のｎチャネル型トランジスタ７
０５と、第４のｎチャネル型トランジスタ７０６が設けられている。なお第２のレジスタ
も同様の構成の複数のトランジスタが設けられている。
【００６７】
図７（Ａ）において、第１のｐチャネル型トランジスタ７０１の第１の端子は、高電位
電源Ｖｄｄに接続され、第１のｐチャネル型トランジスタ７０１の第２の端子は第１のｎ
チャネル型トランジスタ７０２の第１の端子に接続され、第１のｎチャネル型トランジス
タ７０２の第２の端子は第２のｎチャネル型トランジスタ７０３の第１の端子に接続され
、第２のｎチャネル型トランジスタ７０３の第２の端子は低電位電源（ＶｓｓもしくはＧ
ＮＤ）に接続されている。また第２のｐチャネル型トランジスタ７０４の第１の端子は、
高電位電源Ｖｄｄに接続され、第２のｐチャネル型トランジスタ７０４の第２の端子は第
３のｎチャネル型トランジスタ７０５の第１の端子に接続され、第３のｎチャネル型トラ
ンジスタ７０５のソ第２の端子は第４のｎチャネル型トランジスタ７０６の第１の端子に
接続され、第４のｎチャネル型トランジスタ７０６の第２の端子は低電位電源（Ｖｓｓも
しくはＧＮＤ）に接続されている。また、第１のｐチャネル型トランジスタ７０１の第２
の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子は、第２のｐチャネル
型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲートに接
続されている。また、第１のｐチャネル型トランジスタ７０１のゲート及び第１のｎチャ
ネル型トランジスタ７０２のゲートに入力信号ＳＰが入力され、第２のｐチャネル型トラ
ンジスタ７０４の第２の端子、及び第３のｎチャネル型トランジスタ７０５の第１の端子
から出力信号が出力されている。
【００６８】
なお、図７（Ａ）において、第１の回路群、第２の回路群間に保持容量７１１設ける構
成としたが必ずしも設ける必要はない。保持容量を形成しない場合は、各トランジスタの
寄生容量を用いればよい。また容量に限らず、電位の保持することができる回路を接続す
る構成でもよい。
【００６９】
なお、本発明において、ひとつのトランジスタに含まれソースまたはドレインとして機
能する二つの電極は、これらの電極間に生じる電位差によっていずれがソースとして機能
するか、ドレインとして機能するかが決まる。そのため、いずれがソースまたはドレイン
であるかを限定することが困難である。そこで、本明細書においては、ソース及びドレイ
ンとして機能する二つの電極を、それぞれ第１端子、第２端子と表記する。
【００７０】
また図７（Ａ）において、第２ｎ−１段目（ｎは任意の整数であり、ｍ≧２ｎ≧２）に
設けられている第１のレジスタ６０１の第２のｎチャネル型トランジスタ７０３のゲート
、及び第１のレジスタ６０１の第４のｎチャネル型トランジスタ７０６のゲートにはクロ
ック信号ＣＫが入力されている。また、第２ｎ段目（ｎは任意の整数であり、ｍ≧２ｎ≧
２）に設けられている第２のレジスタ６０２の第２のｎチャネル型トランジスタ７０３の
ゲート、及び第１のレジスタ６０１の第４のｎチャネル型トランジスタ７０６のゲートに
は反転クロック信号ＣＫｂが入力されている。
【００７１】
次に本実施の形態における、シフトレジスタとして動作する半導体回路におけるタイミ
ングチャートについて説明するため、図７（Ｂ）に各ノードについて表記して説明する。
図７（Ｂ）において、第１のレジスタ６０１における第１のｐチャネル型トランジスタ７
０１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートにあたるノードをＳ０
とする。また、第１のレジスタ６０１における第１のｐチャネル型トランジスタ７０１の
第２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子、または第２のｐ
チャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲ
ートにあたるノードをＳ０ｂとする。また、第１のレジスタ６０１における第２のｐチャ
ネル型トランジスタ７０４の第２の端子、及び第３のｎチャネル型トランジスタ７０５の
第１の端子、または第２のレジスタ６０２における第１のｐチャネル型トランジスタ７０
１のゲート及び第１のｎチャネル型トランジスタ７０２のゲートにあたるノードをＳ１と
する。また、第２のレジスタ６０２における第１のｐチャネル型トランジスタ７０１の第
２の端子、及び第１のｎチャネル型トランジスタ７０２の第１の端子、または第２のｐチ
ャネル型トランジスタ７０４のゲート及び第３のｎチャネル型トランジスタ７０５のゲー
トにあたるノードをＳ１ｂとする。また、第２のレジスタ６０２における第２のｐチャネ
ル型トランジスタ７０４の第２の端子にあたるノードをＳ２とする。またＮＯＲ１におけ
る出力端子のノードをＮＯ１、ＮＯＲ２における出力端子のノードをＮＯ２とする。
【００７２】
次に図８に、本実施の形態における図７（Ａ）の半導体回路のタイミングチャートにつ
いて示す。ここでは、図７（Ｂ）に示したクロック信号、反転クロック信号、各ノードの
電位Ｓ０、Ｓ０ｂ、Ｓ１、Ｓ１ｂ、Ｓ２について示す。また入力信号ＳＰのパルスが入力
された期間の前後のクロック信号の１／２周期分ずつに区切った区間を図示したようにそ
れぞれ、Ｔ０、Ｔ１，Ｔ２、Ｔ３とする。
【００７３】
タイミングチャート中のＴ０、Ｔ１，Ｔ２、Ｔ３期間での、第１のレジスタ６０１にお
ける各トランジスタのオン、オフについて詳細に説明する。
【００７４】
ここで、説明のため、シフトレジスタとして動作する半導体回路（内部回路）の電源電
圧を１０Ｖ（高電位電源Ｖｄｄを１０Ｖ、低電位電源Ｖｓｓを０Ｖ）とし、コントローラ
ＩＣ等の外部回路から入力されるクロック信号ＣＫや反転クロック信号ＣＫｂや入力信号
等のパルス信号の振幅電圧を３Ｖ（高電位レベル（Ｈレベル、Ｈ電位、もしくはＨという
）、低電位レベル（Ｌレベル、Ｌ電位、もしくはＬという）を０Ｖとする。外部回路を構
成するＩＣは、内部回路よりも低い電源電位で動作する。
【００７５】
まず、図９（Ａ）において、期間Ｔ０では、第１の回路群６０３において、クロック信
号ＣＫがＨレベルでノードＳ０もＨレベルであるため、第１のｐチャネル型トランジスタ
７０１は非導通状態（オフ）になる。第１のｎチャネル型トランジスタ７０２および第２
のｎチャネル型トランジスタ７０３はオンになるため、ノードＳ０ｂはＬレベルとなる。
このとき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオン
し、第３のｎチャネル型トランジスタ７０５はオフになる。第４のｎチャネル型トランジ
スタ７０６はオンになるため、ノードＳ１はＨレベルを出力する。
【００７６】
次に図９（Ｂ）において、期間Ｔ１では、第１の回路群６０３において、クロック信号
ＣＫがＬレベルでノードＳ０がＬレベルとなり、このとき、第１のｐチャネル型トランジ
スタ７０１はオンになる。第１のｎチャネル型トランジスタ７０２及び第２のｎチャネル
型トランジスタ７０３がオフになるため、ノードＳ０ｂはＨレベルとなる。このとき、第
２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、第３のｎ
チャネル型トランジスタ７０５はオンし、第４のｎチャネル型トランジスタ７０６はオフ
になる。このとき、ノードＳ１は電気的に浮遊状態となり、ノードＳ１の電位は期間Ｔ１
の前の期間である期間Ｔ０のノードＳ１の電位であるＨレベルの電位が保持されるため、
ノードＳ１はＨレベルを出力する。
【００７７】
次に図１０（Ａ）において、期間Ｔ２では、第１の回路群６０３において、クロック信
号ＣＫはＨレベル、ノードＳ０はＬレベルとなり、このとき、第１のｐチャネル型トラン
ジスタ７０１はオンになる。第１のｎチャネル型トランジスタ７０２がオフし、第２のｎ
チャネル型トランジスタ７０３はオンになるため、ノードＳ０ｂはＨレベルとなる。この
とき、第２の回路群６０４において、第２のｐチャネル型トランジスタ７０４はオフし、
第３のｎチャネル型トランジスタ７０５はオンになる。第４のｎチャネル型トランジスタ
７０６はオンになるため、ノードＳ１はＬレベルを出力する。
【００７８】
次に図１０（Ｂ）において、期間Ｔ３では、第１の回路群６０３において、クロック信
号ＣＫがＬレベル、ノードＳ０がＨレベルとなり、第１のｐチャネル型トランジスタ７０
１はオフになる。第１のｎチャネル型トランジスタ２０２がオンし、第２のｎチャネル型
トランジスタはオフするため、ノードＳ０ｂは電気的に浮遊状態となる。このとき、ノー
ドＳ０ｂの電位は期間Ｔ３の前の期間である期間Ｔ２のノードＳ０ｂの電位であるＨレベ
ルの電位が保持される。そして、このとき、第２の回路群６０４において、第２のｐチャ
ネル型トランジスタ７０４はオフし、第３のｎチャネル型トランジスタ７０５はオンし、
第４のｎチャネル型トランジスタ７０６はオフになる。このとき、ノードＳ１は電気的に
浮遊状態となり、ノードＳ１の電位は期間Ｔ１の前の期間である期間Ｔ０のノードＳ１の
電位であるＨレベルの電位が保持されるため、ノードＳ１はＨレベルを出力する。
【００７９】
なお、第２のレジスタ６０２においては、反転クロック信号ＣＫｂ、上述の第１のレジ
スタ６０１におけるノードＳ１の電位によって動作が決定される。第２のレジスタ１０２
における各トランジスタの動作については、クロック信号と反転クロック信号が反転、つ
まりＨレベルとＬレベルが反転した関係にあり、第１のレジスタ１０１の各トランジスタ
のＴ０〜Ｔ３の期間のいずれかの動作と同様であるためここでは詳述しない。
【００８０】
また、本発明と同様の動作を行う回路構成であれば特にトランジスタの極性は問わない
。例えば、各トランジスタの極性を反転させたい場合には、各トランジスタに入力される
信号を反転して入力すればよい。そのため、本実施の形態のトランジスタの極性、クロッ
ク信号等に特に限定されない。
【００８１】
なお、本発明におけるシフトレジスタとして動作する半導体回路は、ノードＳ０とノー
ドＳ１の否定和をとるためのＮＯＲ（ノア）回路によって、ＣＫ信号の半周期分遅れた信
号を順次とりだしていく。取り出される信号はＣＫ信号の立ち上がり（本明細書では、信
号がＬレベルからＨレベルに変化する動作を立ち上がりと呼ぶ）によって、信号を取り出
すため、トランジスタのゲートへの充放電にかかる信号の波形の遅延や鈍りの問題の影響
を受けることのない信号を画素部に出力することができる。
【００８２】
以上の様に、本発明のシフトレジスタとして動作する半導体回路を用いることで、入力
信号ＳＰに対して、ＣＫ信号の半周期分遅れた信号を作り出すことができる。そして、本
発明のシフトレジスタとして動作する半導体回路を複数接続することにより、シフトレジ
スタ回路を構成することができる。
【００８３】
本発明のシフトレジスタとして動作する半導体回路は、クロック信号ＣＫの振幅が第２
のｎチャネル型トランジスタ７０３の閾値よりも大きな振幅であればよく、従来のシフト
レジスタとして動作する半導体回路に比べ、消費電力の低減を図ることができる。
【００８４】
以上に説明したシフトレジスタは、レベルシフト部を設けなくても良好に動作する。従
って、基板上における駆動回路の占有面積を低減することができ、基板面を有効に活用す
ることができるものである。また、以上に説明したシフトレジスタとして動作する半導体
回路は、クロック信号の振幅を電源電圧の電位より小さくしても閾値バラツキ等の影響を
非常に受けにくく良好に動作させることができるものである。
【００８５】
なお、本実施形態は、本明細書中の実施例のいかなる記載とも自由に組み合わせて実施
することが可能である。
【実施例１】
【００８６】
図１１（Ａ）において、基板１１０７上に、複数の画素１１０１がマトリクス状に配置
された画素部１１０２を有し、画素部１１０２の周辺には、信号線駆動回路１１０３、第
１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５を有する。これらの駆動
回路は、ＦＰＣ１１０６を介して外部より信号が供給される。
【００８７】
図１１（Ｂ）には、第１の走査線駆動回路１１０４及び第２の走査線駆動回路１１０５
の構成を示す。第１の走査線駆動回路１１０４、第２の走査線駆動回路１１０５は、シフ
トレジスタ１１１４、バッファ１１１５を有する。また、図１１（Ｃ）には、信号線駆動
回路１１０３の構成を示す。信号線駆動回路１１０３はシフトレジスタ１１１１、第１の
ラッチ回路１１１２、第２のラッチ回路１１１３、バッファ１１１７を有する。
【００８８】
本発明のシフトレジスタとして動作する半導体回路は、上記シフトレジスタ１１１１、
及びシフトレジスタ１１１４に適用することができる。本発明のシフトレジスタとして動
作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆
動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフ
トレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動
作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が
流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとし
て動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を
従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、
本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフ
ト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動
作する半導体回路の専有面積を低減させることができる。
【００８９】
なお、走査線駆動回路と信号線駆動回路の構成は、上記記載に限定されず、例えばサン
プリング回路やレベルシフタなどを具備していてもよい。また、上記駆動回路以外に、Ｃ
ＰＵやコントローラなどの回路を基板１１０７に一体形成してもよい。そうすると、接続
する外部回路（ＩＣ）の個数が減少し、軽量、薄型がさらに図れるため、携帯端末などに
は特に有効である。
【００９０】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせ
て実施することが可能である。
【実施例２】
【００９１】
以下に本発明の半導体回路を構成するｎチャネル型トランジスタ及びｐチャネル型トラ
ンジスタを、絶縁表面を有する基板上に薄膜トランジスタ（ＴＦＴ）で作製する例につい
て、作製手順を簡略に図１２〜１４を用いて示す。図１２〜１４に示す構成を具備するア
クティブマトリクス型表示装置は液晶表示装置やＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓ
ｃｅｎｃｅ）素子を用いた表示装置を実現することを可能とするものである。
【００９２】
まず、図１２（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラ
スなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどの
ガラス基板４０１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの
絶縁膜から成るブロッキング層４０２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ４
、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜を１０〜２００ｎｍ（好ましくは５
０〜１００ｎｍ）形成し、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化水素化シリコ
ン膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実
施例ではブロッキング層４０２を２層構造として示したが、絶縁膜の単層膜または２層以
上積層させた構造として形成しても良い。
【００９３】
島状に分割された半導体層４０３〜４０６は、非晶質構造を有する半導体膜を、レーザ
ーアニール法やファーネスアニール炉を用いた熱処理により結晶構造を有する半導体膜（
以下、結晶質半導体膜という）で形成する。熱処理には、加熱炉、レーザ照射、若しくは
レーザ光の代わりにランプから発する光の照射（以下、ランプアニールと表記する）、又
はそれらを組み合わせて用いることができる。この島状の半導体層４０３〜４０６の厚さ
は２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材
料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金な
どで形成すると良い。
【００９４】
レーザーアニール法での結晶質半導体膜を作製には、連続発振型のレーザビーム（ＣＷ
レーザビーム）やパルス発振型のレーザビーム（パルスレーザビーム）を用いることがで
きる。ここで用いることができるレーザビームは、Ａｒレーザ、Ｋｒレーザ、エキシマレ
ーザなどの気体レーザ、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４
）、ＹＡｌＯ３、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶ
Ｏ４、ＹＡｌＯ３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅ
ｒ、Ｔｍ、Ｔａのうち１種または複数種添加されているものを媒質とするレーザ、ガラス
レーザ、ルビーレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、銅蒸気レ
ーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができ
る。このようなレーザビームの基本波、及びこれらの基本波の第２高調波から第４高調波
のレーザビームを照射することで、大粒径の結晶を得ることができる。例えば、Ｎｄ：Ｙ
ＶＯ４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５
ｎｍ）を用いることができる。このときレーザのエネルギー密度は０．０１〜１００ＭＷ
／ｃｍ２程度（好ましくは０．１〜１０ＭＷ／ｃｍ２）が必要である。そして、走査速度
を１０〜２０００ｃｍ／ｓｅｃ程度として照射する。
【００９５】
なお、単結晶のＹＡＧ、ＹＶＯ４、フォルステライト（Ｍｇ２ＳｉＯ４）、ＹＡｌＯ３
、ＧｄＶＯ４、若しくは多結晶（セラミック）のＹＡＧ、Ｙ２Ｏ３、ＹＶＯ４、ＹＡｌＯ
３、ＧｄＶＯ４に、ドーパントとしてＮｄ、Ｙｂ、Ｃｒ、Ｔｉ、Ｈｏ、Ｅｒ、Ｔｍ、Ｔａ
のうち１種または複数種添加されているものを媒質とするレーザ、Ａｒイオンレーザ、ま
たはＴｉ：サファイアレーザは、連続発振をさせることが可能であり、Ｑスイッチ動作や
モード同期などを行うことによって１０ＭＨｚ以上の発振周波数でパルス発振をさせるこ
とも可能である。１０ＭＨｚ以上の発振周波数でレーザビームを発振させると、半導体膜
がレーザによって溶融してから固化するまでの間に、次のパルスが半導体膜に照射される
。従って、発振周波数が低いパルスレーザを用いる場合と異なり、半導体膜中において固
液界面を連続的に移動させることができるため、走査方向に向かって連続的に成長した結
晶粒を得ることができる。
【００９６】
媒質としてセラミック（多結晶）を用いると、短時間かつ低コストで自由な形状に媒質
を形成することが可能である。単結晶を用いる場合、通常、直径数ｍｍ、長さ数十ｍｍの
円柱状の媒質が用いられているが、セラミックを用いる場合はさらに大きいものを作るこ
とが可能である。
【００９７】
発光に直接寄与する媒質中のＮｄ、Ｙｂなどのドーパントの濃度は、単結晶中でも多結
晶中でも大きくは変えられないため、濃度を増加させることによるレーザの出力向上には
ある程度限界がある。しかしながら、セラミックの場合、単結晶と比較して媒質の大きさ
を著しく大きくすることができるため大幅な出力向上が期待できる。
【００９８】
さらに、セラミックの場合では、平行六面体形状や直方体形状の媒質を容易に形成する
ことが可能である。このような形状の媒質を用いて、発振光を媒質の内部でジグザグに進
行させると、発振光路を長くとることができる。そのため、増幅が大きくなり、大出力で
発振させることが可能になる。また、このような形状の媒質から射出されるレーザビーム
は射出時の断面形状が四角形状であるため、丸状のビームと比較すると、線状ビームに整
形するのに有利である。このように射出されたレーザビームを、光学系を用いて整形する
ことによって、短辺の長さ１ｍｍ以下、長辺の長さ数ｍｍ〜数ｍの線状ビームを容易に得
ることが可能となる。また、励起光を媒質に均一に照射することにより、線状ビームは長
辺方向にエネルギー分布の均一なものとなる。
【００９９】
この線状ビームを半導体膜に照射することによって、半導体膜の全面をより均一にアニ
ールすることが可能になる。線状ビームの両端まで均一なアニールが必要な場合は、その
両端にスリットを配置し、エネルギーの減衰部を遮光するなどの工夫が必要となる。
【０１００】
次いで、島状の半導体層４０３〜４０６を覆うゲート絶縁膜４０７を形成する。ゲート
絶縁膜４０７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとし
てシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚さで酸化窒化シリコ
ン膜で形成する。勿論、ゲート絶縁膜４０７はこのような酸化窒化シリコン膜に限定され
るものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１０１】
そして、ゲート絶縁膜４０７上にゲート電極を形成するための第１の導電膜４０８ａと
第２の導電膜４０８ｂとを形成する。本実施例では、第１の導電膜４０８ａを窒化タンタ
ルまたはチタンで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８ｂをタングステ
ンで１００〜３００ｎｍの厚さに形成する。これらの材料は、窒素雰囲気中における４０
０〜６００℃の熱処理でも安定であり、抵抗率が著しく増大することがない。
【０１０２】
次に図１２（Ｂ）に示すように、レジストによるマスク４０９を形成し、ゲート電極を
形成するための第１のエッチング処理を行う。エッチング方法に限定はないが、好適には
ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ
）エッチング法を用いる。エッチング用ガスにＣＦ４とＣｌ２を混合し、０．５〜２Ｐａ
、好ましくは１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力
を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００ＷのＲＦ（１３
．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ
２を混合した場合にはタングステン膜、窒化タンタル膜及びチタン膜の場合でも、それぞ
れ同程度の速度でエッチングすることができる。
【０１０３】
上記エッチング条件では、レジストによるマスクの形状と、基板側に印加するバイアス
電圧の効果により端部をテーパー形状とすることができる。テーパー部の角度は２５〜４
５度となるようにする。また、ゲート絶縁膜上に残渣を残すことなくエッチングするため
には、１０〜２０％程度の割合でエッチング時間を増加させると良い。タングステンに対
する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチ
ング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされ
る。こうして、第１のエッチング処理により第１の導電膜と第２の導電膜から成る第１の
形状の導電層４１０〜４１５（第１の導電膜４１０ａ〜４１５ａと第２の導電膜４１０ｂ
〜４１５ｂ）を形成する。４１６はゲート絶縁膜であり、第１の形状の導電層で覆われな
い領域は２０〜５０ｎｍ程度エッチングされ薄くなる。
【０１０４】
そして図１２（Ｃ）に示すように、第１のドーピング処理を行いｎ型の不純物（ドナー
）をドーピングする。ドーピングの方法はイオンドープ法若しくはイオン注入法で行う。
イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１４／ｃｍ２として行う。ｎ
型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（
Ａｓ）を用いる。この場合、加速電圧を制御（例えば、２０〜６０ｋｅＶ）して、第１の
形状の導電層をマスクとして利用する。こうして、第１の不純物領域４１７〜４２０を形
成する。例えば、第１の不純物領域４１７〜４２０おけるｎ型の不純物の濃度は１×１０
２０〜１×１０２１／ｃｍ３の範囲で形成する。
【０１０５】
図１３（Ａ）で示す第２のエッチング処理は、同様にＩＣＰエッチング装置を用い、エ
ッチングガスにＣＦ４とＣｌ２とＯ２を混合して、１Ｐａの圧力でコイル型の電極に５０
０ＷのＲＦ電力（１３．５６ＭＨｚ）を供給してプラズマを生成する。基板側（試料ステ
ージ）には５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比
べ低い自己バイアス電圧を印加する。このような条件によりタングステン膜を異方性エッ
チングし、第１の導電層である窒化タンタル膜またはチタン膜を残存させるようにする。
こうして、第２の形状の導電層４２１〜４２６（第１の導電膜４２１ａ〜４２６ａと第２
の導電膜４２１ｂ〜４２６ｂ）を形成する。ゲート絶縁膜は第２の形状の導電層４２１〜
４２６で覆われない領域はさらに２０〜５０ｎｍ程度エッチングされて膜厚が薄くなる。
【０１０６】
次いで、第２のドーピング処理を行う。第１のドーピング処理よりもドーズ量を下げ高
加速電圧の条件でｎ型の不純物（ドナー）をドーピングする。例えば、加速電圧を７０〜
１２０ｋｅＶとし、１×１０１３／ｃｍ２のドーズ量で行い、図１２（Ｃ）で島状の半導
体層に形成された第１の不純物領域の内側に第２の不純物領域４２７〜４３０を形成する
。このドーピングは、第２の導電膜４２３ｂ〜４２６ｂを不純物元素に対するマスクとし
て用い、第１の導電膜４２３ａ〜４２６ａの下側の領域に不純物元素が添加されるように
ドーピングする。この不純物領域は、第１の導電膜４２３ａ〜４２６ａがほぼ同じ膜厚で
残存していることから、第２の形状の導電層に沿った方向における濃度分布の差は小さく
、１×１０１７〜１×１０１９／ｃｍ３の濃度でｎ型の不純物（ドナー）が含まれるよう
に形成する。
【０１０７】
そして、図１３（Ｂ）に示すように、第３のエッチング処理を行い、ゲート絶縁膜のエ
ッチング処理を行う。その結果、第１の導電膜４２１ａ〜４２６ａもエッチングされ、端
部が後退して小さくなり、第３の形状の導電層４３１〜４３６（第１の導電膜４３１ａ〜
４３６ａと第２の導電膜４３１ｂ〜４３６ｂ）が形成される。４３７は残存するゲート絶
縁膜であり、エッチングをさらに進めて半導体層の表面を露出させても良い。
【０１０８】
ｐチャネル型ＴＦＴに対しては、図１３（Ｃ）に示すように、レジストマスク４３８、
４３９を形成し、ｐチャネル型ＴＦＴを形成する島状の半導体層にｐ型の不純物（アクセ
プタ）をドーピングする。ｐ型の不純物（アクセプタ）は１３族に属する元素から選ばれ
、典型的にはボロン（Ｂ）を用いる。第３の不純物領域４４０ａ〜４４０ｃの不純物濃度
は２×１０２０〜２×１０２１／ｃｍ３となるようにする。第３の不純物領域にはリンが
添加されているが、それ以上の濃度でボロンを添加して導電型を反転させておく。
【０１０９】
以上までの工程で半導体層に不純物領域が形成される。図１３において、第３の形状の
導電層４３３〜４３５はゲート電極となり、第３の形状の導電層４３６は容量配線となる
。また、第３の形状の導電層４３１、４３２はソース線などの配線を形成する。
【０１１０】
次に、図１４（Ａ）では最初に、窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコ
ン膜（ＳｉＮｘＯｙ：Ｈ）から成る第１の絶縁膜４４１をプラズマＣＶＤ法で形成する。
そして導電型の制御を目的としてそれぞれの島状の半導体層に添加された不純物元素を活
性化する工程を行う。活性化はファーネスアニール炉を用いる熱アニール法で行うことが
好ましい。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ
法）を適用することもできる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０
．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行う
ものであり、本実施例では５５０℃で４時間の熱処理を行う。
【０１１１】
その後、第１の絶縁膜４４１上に窒化シリコン膜（ＳｉＮ：Ｈ）または酸化窒化シリコ
ン膜（ＳｉＮｘＯｙ：Ｈ）から成る第２の絶縁膜４４２を形成する。そして、３５０〜５
００℃で熱処理を行う。第２の絶縁膜４４２から放出される水素により半導体膜の水素化
を行う。
【０１１２】
さらに、図１４（Ｂ）で示すように有機樹脂からなる第３の絶縁膜４４３を約１０００
ｎｍの厚さに形成する。有機樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド
等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が簡単である点
や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点などが上げられる
。なお上述した以外の有機樹脂膜を用いることもできる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して形成する。
【０１１３】
次に、第３の絶縁膜４４３、第２の絶縁膜４４２、第１の絶縁膜４４１に、コンタクト
ホールを形成し、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用い
て、接続電極４５１及びソースまたはドレイン配線４４４〜４４７を形成する。また、画
素部においては、第１の画素電極４５０、ゲート配線４４９、接続電極４４８を形成する
。
【０１１４】
こうして、同一の基板上にｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４が形
成される。図１４（Ｂ）ではｐチャネル型ＴＦＴ４５３とｎチャネル型ＴＦＴ４５４の断
面図のみを示しているが、これらのＴＦＴを用いて、本発明の半導体回路を具備するゲー
ト信号線駆動回路、ソース信号線駆動回路を同一基板上に一体に形成することができる。
【０１１５】
本実施例で説明した薄膜トランジスタの構造はあくまで一実施例であり、図１２〜１４
に示した作製工程及び構造に限定される必要はない。公知の薄膜トランジスタ作製方法に
よって、本発明の半導体回路を同一基板上に一体に形成することができる。そしてこのよ
うな回路は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基
板上に安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せ
て、ゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動
作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆
動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフ
トレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動
作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が
流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとし
て動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を
従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、
本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフ
ト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動
作する半導体回路の専有面積を低減させることができる。
【０１１６】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせ
て実施することが可能である。
【実施例３】
【０１１７】
本実施例では、アクティブマトリクス基板から、アクティブマトリクス型液晶表示装置
を作製する工程を説明する。図１５に示すように、図１４（Ｂ）の状態の基板上に層間膜
４６１、４６２を形成し、その上に第２の画素電極４６３を形成し、その上に配向膜５５
１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板５５２
には、透明導電膜５５３と、配向膜５５４とを形成する。なお、対向基板には必要に応じ
てカラーフィルターや遮蔽膜を形成しても良い。
【０１１８】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角
を持って配向するように調節する。そして、画素部と、駆動回路が形成されたアクティブ
マトリクス基板と対向基板とを、公知のセル組み工程によってシール材やスペーサ（共に
図示せず）などを介して貼りあわせる。
【０１１９】
その後、両基板の間に液晶５０５を注入し、封止材（図示せず）によって完全に封止す
る。液晶には公知の液晶材料を用いれば良い。このようにして図１５に示すアクティブマ
トリクス型液晶表示装置が完成する。
【０１２０】
次に、このアクティブマトリクス型液晶表示装置の構成を、図１６の斜視図を用いて説
明する。アクティブマトリクス基板は、ガラス基板１６０１上に形成された、画素部１６
０２と、ゲート側駆動回路１６０３と、ソース側駆動回路１６０４で構成される。画素部
の画素ＴＦＴ１６０５はｎチャネル型ＴＦＴであり、画素電極１６０６及び保持容量１６
０７に接続される。
【０１２１】
また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。
ゲート側駆動回路１６０３と、ソース側駆動回路１６０４はそれぞれゲート配線１６０８
とソース配線１６０９で画素部１６０２に接続されている。また、ＦＰＣ１６１０が接続
された外部入出力端子１６１１には駆動回路まで信号を伝達するための入出力配線１６１
２（接続配線）、入出力配線１６１３が設けられている。また、１６１４は対向基板であ
る。
【０１２２】
本実施例で説明したアクティブマトリクス型液晶表示装置の構成はあくまで一実施例で
あり、図１５、図１６に示した構造に限定される必要はない。公知のアクティブマトリク
ス型液晶表示装置の作製方法によって、本発明の半導体回路をアクティブマトリクス型液
晶表示装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備する
アクティブマトリクス型液晶表示装置は、薄膜トランジスタで構成されることによりガラ
ス基板などの面積の大きい基板上に安価に形成できるため、表示装置の大面積化、低コス
ト化が可能である。また併せて、ゲート信号線駆動回路、ソース信号線駆動回路に、本発
明のシフトレジスタとして動作する半導体回路を適用することによって、クロック信号の
振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい
振幅のクロック信号でもシフトレジスタとして正しく動作することができる。また、本発
明のシフトレジスタとして動作する半導体回路を適用することによって、高電位電源と低
電位電源との間に貫通電流が流れることもなく消費電力を低減することができる。また、
本発明のシフトレジスタとして動作する半導体回路を適用することによって、半導体回路
を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくできるため、高い歩
留まりが期待できる。また、本発明のシフトレジスタとして動作する半導体回路を適用す
ることによって、レベルシフト部を特に設けなくても動作させることができ、基板上にお
けるシフトレジスタとして動作する半導体回路の専有面積を低減させることができる。
【０１２３】
なお、本明細書中では図１６に示した半導体装置をアクティブマトリクス型液晶表示装
置と呼んでいるが、図１６に示すようにＦＰＣまで取り付けられた液晶パネルのことを一
般的には液晶モジュールという。従って、本実施例でいうアクティブマトリクス型液晶表
示装置を液晶モジュールと呼んでも差し支えない。
【０１２４】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせ
て実施することが可能である。
【実施例４】
【０１２５】
本実施例では、本発明の半導体回路を具備する発光装置の一形態に相当するパネルの外
観について、図１７を用いて説明する。図１７（Ａ）は、第１の基板上に形成されたトラ
ンジスタ及び発光素子を、第２の基板との間にシール材によって封止した、パネルの上面
図であり、図１７（Ｂ）は、図１７（Ａ）のＡ−Ａ’における断面図に相当する。
【０１２６】
第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第
１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とを囲むようにして、シ
ール材４０２０が設けられている。また画素部４００２と、信号線駆動回路４００３と、
第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５の上に、第２の基板４
００６が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１の
走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、第１の基板４００１と
シール材４０２０と第２の基板４００６とによって、充填材４００７と共に密封されてい
る。
【０１２７】
また第１の基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と
、第１の走査線駆動回路４００４と、第２の走査線駆動回路４００５とは、トランジスタ
を複数有しており、図１７（Ｂ）では、信号線駆動回路４００３に含まれるトランジスタ
４００８と、画素部４００２に含まれる駆動用トランジスタ４００９及びスイッチング用
トランジスタ４０１０とを例示している。
【０１２８】
また４０１１は発光素子に相当し、駆動用トランジスタ４００９のドレインと接続され
ている配線４０１７の一部が、発光素子４０１１の第１の電極として機能する。また透明
導電膜が、発光素子４０１１の第２の電極４０１２として機能する。なお発光素子４０１
１の構成は、本実施例に示した構成に限定されない。発光素子４０１１から取り出す光の
方向や、駆動用トランジスタ４００９の極性などに合わせて、発光素子４０１１の構成は
適宜変えることができる。
【０１２９】
また信号線駆動回路４００３、第１の走査線駆動回路４００４、第２の走査線駆動回路
４００５または画素部４００２に与えられる各種信号及び電圧は、図１７（Ｂ）に示す断
面図では図示されていないが、引き出し配線４０１４及び４０１５を介して、接続端子４
０１６から供給されている。
【０１３０】
本実施例では、接続端子４０１６が、発光素子４０１１が有する第２の電極４０１２と
同じ導電膜から形成されている。また、引き出し配線４０１４は、配線４０１７と同じ導
電膜から形成されている。また引き出し配線４０１５は、駆動用トランジスタ４００９、
スイッチング用トランジスタ４０１０、トランジスタ４００８がそれぞれ有するゲートと
、同じ導電膜から形成されている。
【０１３１】
接続端子４０１６は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介して
電気的に接続されている。
【０１３２】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的には
ステンレス）、セラミックス、プラスチックを用いることができる。プラスチックとして
は、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、Ｐ
ＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフ
ィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０１３３】
但し、発光素子４０１１からの光の取り出し方向に位置する第２の基板４００６は、透
光性を有していなければならない。よって第２の基板４００６は、ガラス板、プラスチッ
ク板、ポリエステルフィルムまたはアクリルフィルムのような透光性を有する材料を用い
る。
【０１３４】
また、充填材４００７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化
樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル
、ポリイミド、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素
を用いた。
【０１３５】
また、周辺に設けられる駆動回路は本発明の半導体回路を基本として構成されている。
第１の走査線駆動回路４００４、第２の走査線駆動回路４００５と、信号線駆動回路４０
０３はそれぞれゲート配線とソース配線で画素部に接続されている。
【０１３６】
本実施例は、上記実施の形態及び上記実施例と組み合わせて実施することができる。
【０１３７】
本実施例で説明した発光装置の構成はあくまで一実施例であり、図１７に示した構造に
限定される必要はない。公知の発光装置の作製方法によって、本発明の半導体回路を発光
装置の駆動回路部に実装することができる。そして本発明の半導体回路を具備する発光装
置は、薄膜トランジスタで構成されることによりガラス基板などの面積の大きい基板上に
安価に形成できるため、表示装置の大面積化、低コスト化が可能である。また併せて、ゲ
ート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する
半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆動する
高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジ
スタとして正しく動作することができる。また、本発明のシフトレジスタとして動作する
半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が流れる
こともなく消費電力を低減することができる。また、本発明のシフトレジスタとして動作
する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を従来の
シフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明
のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフト部を
特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する
半導体回路の専有面積を低減させることができる。
【０１３８】
なお、本明細書中では図１７に示した半導体装置をアクティブマトリクス型発光装置と
呼んでいるが、図１７（Ａ）に示すようにＦＰＣまで取り付けられたＥＬ素子を用いたパ
ネルのことを本明細書ではＥＬモジュールという。
【０１３９】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせ
て実施することが可能である。
【実施例５】
【０１４０】
以下に本発明の半導体回路を構成するＮチャネル型トランジスタ及びＰチャネル型トラ
ンジスタを単結晶基板上に作製する例について、簡略に図１８を用いて示す。
【０１４１】
まず、単結晶シリコンからなるシリコン基板１９０１を用意する。そして、シリコン基
板の主面（素子形成面または回路形成面）の第１の素子形成領域にｎ型ウェル１９０２を
、第２の素子形成領域にｐ型ウェル１９０３をそれぞれ選択的に形成する。
【０１４２】
次いで、第１の素子形成領域と第２の素子形成領域とを区画するための素子分離領域と
なるフィールド酸化膜１９０４を形成する。フィールド酸化膜１９０４は厚い熱酸化膜で
あり、公知のＬＯＣＯＳ法を用いて形成すればよい。なお、素子分離法は、ＬＯＣＯＳ法
に限定されず、例えば素子分離領域はトレンチ分離法を用いてトレンチ構造を有していて
もよいし、ＬＯＣＯＳ構造とトレンチ構造の組み合わせであってもよい。
【０１４３】
次いで、シリコン基板の表面を、例えば熱酸化させることによってゲート絶縁膜を形成
する。ゲート絶縁膜は、ＣＶＤ法を用いて形成してもよく、酸化窒化珪素膜や酸化珪素膜
や窒化珪素膜やそれらの積層膜を用いることができる。例えば、熱酸化により得られる膜
厚５ｎｍの酸化珪素膜とＣＶＤ法で得られる膜厚１０ｎｍ〜１５ｎｍの酸化窒化珪素膜の
積層膜を形成する。
【０１４４】
次いで、ポリシリコン層１９０５ｂ、１９０６ｂとシリサイド層１９０５ａ、１９０６
ａとの積層膜を全面に形成し、リソグラフィ技術およびドライエッチング技術に基づき積
層膜をパターニングすることによってゲート絶縁膜上にポリサイド構造を有するゲート電
極１９０５、１９０６を形成する。ポリシリコン層１９０５ｂ、１９０６ｂは低抵抗化す
るために予め、１０２１／ｃｍ３程度の濃度でリン（Ｐ）をドープしておいても良いし、
ポリシリコン膜を形成した後で濃いｎ型不純物を拡散させても良い。また、シリサイド層
１９０５ａ、１９０６ａを形成する材料はモリブデンシリサイド（ＭｏＳｉｘ）、タング
ステンシリサイド（ＷＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、チタンシリサイド
（ＴｉＳｉｘ）などを適用することが可能であり、公知の方法に従い形成すれば良い。
【０１４５】
次いで、エクステンション領域を形成するために、ゲート絶縁膜を介してシリコン半導
体基板にイオン注入を行う。本実施例においては、各ソース領域およびドレイン領域とチ
ャネル形成領域との間に形成された不純物領域をエクステンション領域と呼ぶ。エクステ
ンション領域１９０７、１９０８の不純物濃度は、ソース領域およびドレイン領域の不純
物濃度よりも低い場合もあるし、同等の場合もあるし、高い場合もある。即ち、エクステ
ンション領域の不純物濃度は、半導体装置に要求される特性に基づいて決定すればよい。
【０１４６】
本実施例は、ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で被
覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入する。また、ｎ
チャネル型ＦＥＴを形成すべき第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物
であるボロン（Ｂ）をシリコン基板に注入する。
【０１４７】
次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコ
ン基板における結晶欠陥を回復するために、第１回目の活性化処理を行う。Ｓｉの融点程
度の温度まで半導体基板を加熱して活性化する。
【０１４８】
次いで、ゲート電極の側壁にサイドウォール１９０９、１９１０を形成する。例えば酸
化珪素からなる絶縁材料層を全面にＣＶＤ法にて体積させ、かかる絶縁材料層をエッチバ
ックすることによってサイドウォールを形成すればよい。エッチバックの際に自己整合的
にゲート絶縁膜を選択的に除去してもよい。また、エッチバック後にゲート絶縁膜のエッ
チングを行ってもよい。こうして、ゲート電極の幅と、そのゲート電極の側壁の両側に設
けられたサイドウォールの幅とを合計した幅を有するゲート絶縁膜１９１１、１９１２が
形成される。
【０１４９】
次いで、ソース領域およびドレイン領域を形成するために、露出したシリコン基板にイ
オン注入を行う。ｐチャネル型ＦＥＴを形成すべき第１の素子形成領域をレジスト材料で
被覆し、ｎ型不純物であるヒ素（Ａｓ）やリン（Ｐ）をシリコン基板に注入してソース領
域１９１３及びドレイン領域１９１４を形成する。また、ｎチャネル型ＦＥＴを形成すべ
き第２の素子形成領域をレジスト材料で被覆し、ｐ型不純物であるボロン（Ｂ）をシリコ
ン基板に注入してソース領域１９１５及びドレイン領域１９１６を形成する。
【０１５０】
次いで、イオン注入された不純物の活性化および、イオン注入によって発生したシリコ
ン基板における結晶欠陥を回復するために、第２回目の活性化処理を行う。
【０１５１】
そして、活性化後に層間絶縁膜やプラグ電極やメタル配線等を形成する。第１の層間絶
縁膜１９１７は、プラズマＣＶＤ法や減圧ＣＶＤ法を用いて酸化シリコン膜や酸化窒化シ
リコン膜などで１００〜２０００ｎｍの厚さに形成する。さらにその上にリンガラス（Ｐ
ＳＧ）、あるいはボロンガラス（ＢＳＧ）、もしくはリンボロンガラス（ＰＢＳＧ）の第
２の層間絶縁膜１９１８が形成する。第２の層間絶縁膜１９１８は、平坦性を上げるため
、スピンコート法や常圧ＣＶＤ法で作製する。
【０１５２】
ソース電極１９１９、１９２１、及びドレイン電極１９２０、１９２２は、第１の層間
絶縁膜１９１７および第２の層間絶縁膜１９１８にそれぞれのＦＥＴのソース領域及びド
レイン領域に達するコンタクトホールを形成した後に形成するもので、低抵抗材料として
通常良く用いられるアルミニウム（Ａｌ）を用いると良い。また、Ａｌとチタン（Ｔｉ）
の積層構造としても良い。
【０１５３】
また、ここでは図示していないが、第１の層間絶縁膜１９１７および第２の層間絶縁膜
１９１８にゲート電極に達するコンタクトホールが設けられ、第１の層間絶縁膜上に設け
られている配線と電気的に接続する電極が形成する。
【０１５４】
最後に、パッシベーション膜１９２３と第３の層間絶縁膜１９２４を形成する。図１８
において向かって左側がｐチャネル型トランジスタ１９２５であり、右側がｎチャネル型
トランジスタ１９２６である。
【０１５５】
パッシベーション膜１９２３は、プラズマＣＶＤ法で窒化シリコン膜、または酸化シリ
コン膜、あるいは窒化酸化シリコン膜で形成されている。さらに、第３の層間絶縁膜１９
２４は有機樹脂材料で１μｍ〜２μｍの厚さに形成する。有機樹脂材料として、ポリイミ
ド、ポリアミド、アクリル、ベンゾシクロブテン（ＢＣＢ）などを用いることができる。
有機樹脂膜を用いることの利点は、膜の形成方法が簡単である点や、比誘電率が低いので
寄生容量を低減できる点、平坦化するのに適している点などがある。勿論、上述した以外
の有機樹脂膜を用いても良い。
【０１５６】
このようにして、ｐチャネル型トランジスタ１９２５とｎチャネル型トランジスタ１９
２６が完成する。本実施例で説明したトランジスタの構成はあくまで一実施例であり、図
１８に示した作製工程及び構造に限定される必要はない。公知の単結晶基板上へのトラン
ジスタ作製方法によって、本発明の半導体回路を単結晶基板上に形成することができる。
そしてこのような回路は、単結晶基板に構成されることにより高速動作が可能であり、ま
た、駆動電圧を低くして低消費電力化をすることができる。また併せて、ゲート信号線駆
動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動作する半導体回路を
適用することによって、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と
低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正
しく動作することができる。また、本発明のシフトレジスタとして動作する半導体回路を
適用することによって、高電位電源と低電位電源との間に貫通電流が流れることもなく消
費電力を低減することができる。また、本発明のシフトレジスタとして動作する半導体回
路を適用することによって、半導体回路を構成するトランジスタ数を従来のシフトレジス
タ回路よりも少なくできるため、高い歩留まりが期待できる。また、本発明のシフトレジ
スタとして動作する半導体回路を適用することによって、レベルシフト部を特に設けなく
ても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回路の
専有面積を低減させることができる。
【実施例６】
【０１５７】
本発明の半導体装置を具備する電子機器として、テレビ受像器、ビデオカメラ、デジタ
ルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオー
ディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、
携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的
にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、
その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器
の具体例を図１９、図２０、図２１（Ａ）〜図２１（Ｂ）、図２２（Ａ）〜図２２（Ｂ）
、図２３、図２４（Ａ）〜図２４（Ｅ）に示す。
【０１５８】
図１９は表示パネル５００１と、回路基板５０１１を組み合わせたＥＬモジュールを示
している。回路基板５０１１には、コントロール回路５０１２や信号分割回路５０１３な
どが形成されており、接続配線５０１４によって表示パネル５００１と電気的に接続され
ている。
【０１５９】
この表示パネル５００１には、複数の画素が設けられた画素部５００２と、走査線駆動
回路５００３、選択された画素にビデオ信号を供給する信号線駆動回路５００４を備えて
いる。なおＥＬモジュールを作製する場合は上記実施例を用いて画素部５００２の画素を
構成する半導体装置を作製すればよい。また、走査線駆動回路５００３や信号線駆動回路
５００４等制御用駆動回路部を、上記実施例により形成されたＴＦＴを用いて作製するこ
とが可能である。以上のように、図１９に示すＥＬモジュールテレビを完成させることが
できる。
【０１６０】
図２０は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チューナ５１０１
は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路５１０２と、そこから
出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路５１０
３と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路５０１
２により処理される。コントロール回路５０１２は、走査線側と信号線側にそれぞれ信号
が出力する。デジタル駆動する場合には、信号線側に信号分割回路５０１３を設け、入力
デジタル信号をｍ個に分割して供給する構成としても良い。
【０１６１】
チューナ５１０１で受信した信号のうち、音声信号は音声信号増幅回路５１０５に送ら
れ、その出力は音声信号処理回路５１０６を経てスピーカー５１０７に供給される。制御
回路５１０８は受信局（受信周波数）や音量の制御情報を入力部５１０９から受け、チュ
ーナ５１０１や音声信号処理回路５１０６に信号を送出する。
【０１６２】
図２１（Ａ）に示すように、ＥＬモジュールを筐体５２０１に組みこんで、テレビ受像
機を完成させることができる。ＥＬモジュールにより、表示画面５２０２が形成される。
また、スピーカー５２０３、操作スイッチ５２０４などが適宜備えられている。
【０１６３】
また図２１（Ｂ）に、ワイヤレスで信号受信が可能であり、且つディスプレイのみを持
ち運び可能なテレビ受像器を示す。筐体５２１２にはバッテリー及び信号受信器が内蔵さ
れており、そのバッテリーで表示部５２１３やスピーカー部５２１７を駆動させる。バッ
テリーは充電器５２１０で繰り返し充電が可能となっている。また、充電器５２１０は映
像信号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信する
ことができる。筐体５２１２は操作キー５２１６によって制御する。また、図２１（Ｂ）
に示す装置は、操作キー５２１６を操作することによって、筐体５２１２から充電器５２
１０に信号を送ることも可能であるため映像音声双方向通信装置とも言える。また、操作
キー５２１６を操作することによって、筐体５２１２から充電器５２１０に信号を送り、
さらに充電器５２１０が送信できる信号を他の電子機器に受信させることによって、他の
電子機器の通信制御も可能であり、汎用遠隔制御装置とも言える。
【０１６４】
本発明の半導体装置を図１９、図２０、図２１（Ａ）〜図２１（Ｂ）に示すテレビ受像
器のゲート信号線駆動回路、ソース信号線駆動回路に、本発明のシフトレジスタとして動
作する半導体回路を適用することによって、クロック信号の振幅が、シフトレジスタを駆
動する高電位電源と低電位電源との間の電位差よりも小さい振幅のクロック信号でもシフ
トレジスタとして正しく動作することができる。また、本発明のシフトレジスタとして動
作する半導体回路を適用することによって、高電位電源と低電位電源との間に貫通電流が
流れることもなく消費電力を低減することができる。また、本発明のシフトレジスタとし
て動作する半導体回路を適用することによって、半導体回路を構成するトランジスタ数を
従来のシフトレジスタ回路よりも少なくできるため、高い歩留まりが期待できる。また、
本発明のシフトレジスタとして動作する半導体回路を適用することによって、レベルシフ
ト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして動
作する半導体回路の専有面積を低減させることができる。そのため、安定した動作を表示
する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することがで
きる。
【０１６５】
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ
、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の
表示媒体として様々な用途に適用することができる。
【０１６６】
図２２（Ａ）は表示パネル５３０１とプリント配線基板５３０２を組み合わせたモジュ
ールを示している。表示パネル５３０１は、複数の画素が設けられた画素部５３０３と、
第１の走査線駆動回路５３０４、第２の走査線駆動回路５３０５と、選択された画素にビ
デオ信号を供給する信号線駆動回路５３０６を備えている。
【０１６７】
プリント配線基板５３０２には、コントローラ５３０７、中央処理装置５３０８（ＣＰ
Ｕ）、メモリ５３０９、電源回路５３１０、音声処理回路５３１１及び送受信回路５３１
２などが備えられている。プリント配線基板５３０２と表示パネル５３０１は、フレキシ
ブル配線基板５３１３（ＦＰＣ）により接続されている。フレキシブル配線基板５３１３
には、容量素子、バッファ回路などを設け、電源電圧や信号にノイズがのったり、信号の
立ち上がりが鈍ったりすることを防ぐ構成としても良い。また、コントローラ５３０７、
音声処理回路５３１１、メモリ５３０９、ＣＰＵ５３０８、電源回路５３１０などは、Ｃ
ＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式を用いて表示パネル５３０１に実装することも
できる。ＣＯＧ方式により、プリント配線基板５３０２の規模を縮小することができる。
【０１６８】
プリント配線基板５３０２に備えられたインターフェース部５３１４（Ｉ／Ｆ部）を介
して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行うた
めのアンテナ用ポート５３１５が、プリント配線基板５３０２に設けられている。
【０１６９】
図２２（Ｂ）は、図２２（Ａ）に示したモジュールのブロック図を示す。このモジュー
ルは、メモリ５３０９としてＶＲＡＭ５３１６、ＤＲＡＭ５３１７、フラッシュメモリ５
３１８などが含まれている。ＶＲＡＭ５３１６にはパネルに表示する画像のデータが、Ｄ
ＲＡＭ５３１７には画像データまたは音声データが、フラッシュメモリには各種プログラ
ムが記憶されている。
【０１７０】
電源回路５３１０は、表示パネル５３０１、コントローラ５３０７、ＣＰＵ５３０８、
音声処理回路５３１１、メモリ５３０９、送受信回路５３１２を動作させる電力を供給す
る。またパネルの仕様によっては、電源回路５３１０に電流源が備えられている場合もあ
る。
【０１７１】
ＣＰＵ５３０８は、制御信号生成回路５３２０、デコーダ５３２１、レジスタ５３２２
、演算回路５３２３、ＲＡＭ５３２４、ＣＰＵ５３０８用のインターフェース５３１９な
どを有している。インターフェース５３１９を介してＣＰＵ５３０８に入力された各種信
号は、一旦レジスタ５３２２に保持された後、演算回路５３２３、デコーダ５３２１など
に入力される。演算回路５３２３では、入力された信号に基づき演算を行い、各種命令を
送る場所を指定する。一方デコーダ５３２１に入力された信号はデコードされ、制御信号
生成回路５３２０に入力される。制御信号生成回路５３２０は入力された信号に基づき、
各種命令を含む信号を生成し、演算回路５３２３において指定された場所、具体的にはメ
モリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７など
に送る。
【０１７２】
メモリ５３０９、送受信回路５３１２、音声処理回路５３１１、コントローラ５３０７
は、それぞれ受けた命令に従って動作する。以下その動作について簡単に説明する。
【０１７３】
入力手段５３２５から入力された信号は、Ｉ／Ｆ部５３１４を介してプリント配線基板
５３０２に実装されたＣＰＵ５３０８に送られる。制御信号生成回路５３２０は、ポイン
ティングデバイスやキーボードなどの入力手段５３２５から送られてきた信号に従い、Ｖ
ＲＡＭ５３１６に格納してある画像データを所定のフォーマットに変換し、コントローラ
５３０７に送付する。
【０１７４】
コントローラ５３０７は、パネルの仕様に合わせてＣＰＵ５３０８から送られてきた画
像データを含む信号にデータ処理を施し、表示パネル５３０１に供給する。またコントロ
ーラ５３０７は、電源回路５３１０から入力された電源電圧やＣＰＵ５３０８から入力さ
れた各種信号をもとに、Ｈｓｙｎｃ信号、Ｖｓｙｎｃ信号、クロック信号ＣＬＫ、交流電
圧（ＡＣ  Ｃｏｎｔ）、切り替え信号Ｌ／Ｒを生成し、表示パネル５３０１に供給する。
【０１７５】
送受信回路５３１２では、アンテナ５３２８において電波として送受信される信号が処
理されており、具体的にはアイソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ
Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌ
ｔｅｒ）、カプラ、バランなどの高周波回路を含んでいる。送受信回路５３１２において
送受信される信号のうち音声情報を含む信号が、ＣＰＵ５３０８からの命令に従って、音
声処理回路５３１１に送られる。
【０１７６】
ＣＰＵ５３０８の命令に従って送られてきた音声情報を含む信号は、音声処理回路５３
１１において音声信号に復調され、スピーカー５３２７に送られる。またマイク５３２６
から送られてきた音声信号は、音声処理回路５３１１において変調され、ＣＰＵ５３０８
からの命令に従って、送受信回路５３１２に送られる。
【０１７７】
コントローラ５３０７、ＣＰＵ５３０８、電源回路５３１０、音声処理回路５３１１、
メモリ５３０９を、本実施例のパッケージとして実装することができる。本実施例は、ア
イソレータ、バンドパスフィルタ、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏ
ｓｃｉｌｌａｔｏｒ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）、カプラ、バランな
どの高周波回路以外であれば、どのような回路にも応用することができる。
【０１７８】
図２３は、図２２（Ａ）〜図２２（Ｂ）に示すモジュールを含む携帯電話機の一態様を
示している。表示パネル５３０１はハウジング５３３０に脱着自在に組み込まれる。ハウ
ジング５３３０は表示パネル５３０１のサイズに合わせて、形状や寸法を適宜変更するこ
とができる。表示パネル５３０１を固定したハウジング５３３０はプリント基板５３３１
に嵌着されモジュールとして組み立てられる。
【０１７９】
表示パネル５３０１はＦＰＣ５３１３を介してプリント基板５３３１に接続される。プ
リント基板５３３１には、スピーカー５３３２、マイクロフォン５３３３、送受信回路５
３３４、ＣＰＵ及びコントローラなどを含む信号処理回路５３３５が形成されている。こ
のようなモジュールと、入力手段５３３６、バッテリー５３３７、アンテナ５３４０を組
み合わせ、筐体５３３９に収納する。表示パネル５３０１の画素部は筐体５３３９に形成
された開口窓から視認できように配置する。
【０１８０】
本実施例に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。
例えば、表示パネルを複数備えたり、筐体を適宜複数に分割して蝶番により開閉式とした
構成としてもよい。
【０１８１】
図２３の携帯電話機において、表示パネル５３０１の信号線駆動回路、及び走査線駆動
回路は実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、
クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位
差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電
位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導
体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レ
ベルシフト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタ
として動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動
作を表示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した
製品を顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有
する表示パネル５３０１も同様の特徴を有するため、この携帯電話機は低消費電力化、及
び安定した動作の表示が図られている。このような特徴により、携帯電話機において、安
定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に
提供することができるので、筐体５３３９の低消費電力化、小型軽量化を図ることが可能
である。本発明に係る携帯電話機は、低消費電力、小型軽量化が図られているので、それ
により携帯性の向上した製品を顧客に提供することができる。
【０１８２】
図２４（Ａ）はテレビ装置であり、筐体６００１、支持台６００２、表示部６００３な
どによって構成されている。このテレビ装置において、表示部６００３の信号線駆動回路
、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している。当
該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低電位
電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正しく動
作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力を低
減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路よりも少
なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上におけ
るシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる。従
って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品
、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している。そ
の半導体回路を有する表示部６００３も同様の特徴を有するため、このテレビ装置は低消
費電力化、及び安定した動作の表示が図られている。このような特徴により、テレビ装置
において、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した
製品を顧客に提供することができるので、筐体６００１の低消費電力化、小型軽量化を図
ることが可能である。本発明に係るテレビ装置は、低消費電力、小型軽量化が図られてい
るので、それにより携帯性の向上した製品を顧客に提供することができる。
【０１８３】
図２４（Ｂ）はコンピュータであり、本体６１０１、筐体６１０２、表示部６１０３、
キーボード６１０４、外部接続ポート６１０５、ポインティングマウス６１０６等を含む
。このコンピュータにおいて、表示部６１０３の信号線駆動回路、及び走査線駆動回路は
実施の形態で説明したものと同様の半導体回路を有している。当該半導体回路は、クロッ
ク信号の振幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差より
も小さい振幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源
と低電位電源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路
を構成するトランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシ
フト部を特に設けなくても動作させることができ、基板上におけるシフトレジスタとして
動作する半導体回路の専有面積を低減させること、ができる。従って、安定した動作を表
示する製品、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を
顧客に提供すること、が可能となるという特徴を有している。その半導体回路を有する表
示部６１０３も同様の特徴を有するため、このコンピュータは低消費電力化、及び安定し
た動作の表示が図られている。このような特徴により、コンピュータにおいて、安定した
動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供す
ることができるので、本体６１０１や筐体６１０２の低消費電力化、小型軽量化を図るこ
とが可能である。本発明に係るコンピュータは、低消費電力、小型軽量化が図られている
ので、それにより携帯性の向上した製品を顧客に提供することができる。
【０１８４】
図２４（Ｃ）は携帯可能なコンピュータであり、本体６２０１、表示部６２０２、スイ
ッチ６２０３、操作キー６２０４、赤外線ポート６２０５等を含む。この携帯可能なコン
ピュータにおいて、表示部６２０２の信号線駆動回路、及び走査線駆動回路は実施の形態
で説明したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振
幅が、シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振
幅のクロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電
源との間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成する
トランジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特
に設けなくても動作させることができ、基板上におけるシフトレジスタとして動作する半
導体回路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品
、より不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供
すること、が可能となるという特徴を有している。その半導体回路を有する表示部６２０
２も同様の特徴を有するため、この携帯可能なコンピュータは低消費電力化、及び安定し
た動作の表示が図られている。このような特徴により、携帯可能なコンピュータにおいて
、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した製品を顧
客に提供することができるので、本体６２０１の小型軽量化を図ることが可能である。本
発明に係る携帯可能なコンピュータは、低消費電力、小型軽量化が図られているので、そ
れにより携帯性の向上した製品を顧客に提供することができる。
【０１８５】
図２４（Ｄ）は携帯型のゲーム機であり、筐体６３０１、表示部６３０２、スピーカー
部６３０３、操作キー６３０４、記録媒体挿入部６３０５等を含む。この携帯型のゲーム
機において、表示部６３０２の信号線駆動回路、及び走査線駆動回路は実施の形態で説明
したものと同様の半導体回路を有している。当該半導体回路は、クロック信号の振幅が、
シフトレジスタを駆動する高電位電源と低電位電源との間の電位差よりも小さい振幅のク
ロック信号でもシフトレジスタとして正しく動作すること、高電位電源と低電位電源との
間に貫通電流が流れることもなく消費電力を低減すること、半導体回路を構成するトラン
ジスタ数を従来のシフトレジスタ回路よりも少なくすること、レベルシフト部を特に設け
なくても動作させることができ、基板上におけるシフトレジスタとして動作する半導体回
路の専有面積を低減させること、ができる。従って、安定した動作を表示する製品、より
不良の少ない製品、より低消費電力化した製品、より小型化した製品を顧客に提供するこ
と、が可能となるという特徴を有している。その半導体回路を有する表示部６３０２も同
様の特徴を有するため、この携帯型のゲーム機は低消費電力化、及び安定した動作の表示
が図られている。このような特徴により、携帯型のゲーム機において安定した動作を表示
する製品、より不良の少ない製品、より低消費電力化した製品を顧客に提供することがで
きるので、筐体６３０１の小型軽量化を図ることが可能である。本発明に係る携帯型のゲ
ーム機は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製
品を顧客に提供することができる。
【０１８６】
図２４（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体６４０１、筐体６４０２、表示部Ａ６４０３、表示部Ｂ６４０４、記録媒体
読込部６４０５（ＤＶＤ等）、操作キー６４０６、スピーカー部６４０７等を含む。表示
部Ａ６４０３は主として画像情報を表示し、表示部Ｂ６４０４は主として文字情報を表示
する。この画像再生装置において、表示部Ａ６４０３及び表示部Ｂ６４０４の信号線駆動
回路、及び走査線駆動回路は実施の形態で説明したものと同様の半導体回路を有している
。当該半導体回路は、クロック信号の振幅が、シフトレジスタを駆動する高電位電源と低
電位電源との間の電位差よりも小さい振幅のクロック信号でもシフトレジスタとして正し
く動作すること、高電位電源と低電位電源との間に貫通電流が流れることもなく消費電力
を低減すること、半導体回路を構成するトランジスタ数を従来のシフトレジスタ回路より
も少なくすること、レベルシフト部を特に設けなくても動作させることができ、基板上に
おけるシフトレジスタとして動作する半導体回路の専有面積を低減させること、ができる
。従って、安定した動作を表示する製品、より不良の少ない製品、より低消費電力化した
製品、より小型化した製品を顧客に提供すること、が可能となるという特徴を有している
。その半導体回路を有する表示部Ａ６４０３及び表示部Ｂ６４０４も同様の特徴を有する
ため、この画像再生装置は低消費電力化、及び安定した動作の表示が図られている。この
ような特徴により、画像再生装置において、安定した動作を表示する製品、より不良の少
ない製品、より低消費電力化した製品を顧客に提供することができるので、表示部Ａ６４
０３及び表示部Ｂ６４０４の小型軽量化を図ることが可能である。本発明に係る画像再生
装置は、低消費電力、小型軽量化が図られているので、それにより携帯性の向上した製品
を顧客に提供することができる。
【０１８７】
これらの電子機器に使われる表示装置は、大きさや強度、または使用目的に応じて、ガ
ラス基板だけでなく耐熱性のプラスチック基板を用いることも可能である。それによって
よりいっそうの軽量化を図ることができる。
【０１８８】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこ
とを付記する。
【０１８９】
また本実施例は、上記実施の形態及び上記実施例のいかなる記載とも自由に組み合わせ
て実施することが可能である。
【符号の説明】
【０１９０】
１０１  レジスタ
１０２  レジスタ
１０３  第１の回路群
１０４  第２の回路群
１０５  第１の回路群
１０６  第２の回路群
２０１  ｐチャネル型トランジスタ
２０２  第１のｎチャネル型トランジスタ
２０３  第２のｎチャネル型トランジスタ
２０４  ｐチャネル型トランジスタ
２０５  ｎチャネル型トランジスタ
２１１  保持容量
４０１  ガラス基板
４０２  ブロッキング層
４０３  半導体層
４０４  半導体層
４０５  半導体層
４０６  半導体層
４０７  ゲート絶縁膜
４０８ａ  第１の導電膜
４０８ｂ  第２の導電膜
４０９  マスク
４１０  第１の形状の導電層
４１０ａ  第１の導電膜
４１０ｂ  第２の導電膜
４１１  第１の形状の導電層
４１１ａ  第１の導電膜
４１１ｂ  第２の導電膜
４１２  第１の形状の導電層
４１２ａ  第１の導電膜
４１２ｂ  第２の導電膜
４１３  第１の形状の導電層
４１３ａ  第１の導電膜
４１３ｂ  第２の導電膜
４１４  第１の形状の導電層
４１４ａ  第１の導電膜
４１４ｂ  第２の導電膜
４１５  第１の形状の導電層
４１５ａ  第１の導電膜
４１５ｂ  第２の導電膜
４１６  ゲート絶縁膜
４１７  第１の不純物領域
４１８  第１の不純物領域
４１９  第１の不純物領域
４２０  第１の不純物領域
４２１  第２の形状の導電層
４２１ａ  第１の導電膜
４２１ｂ  第２の導電膜
４２２  第２の形状の導電層
４２２ａ  第１の導電膜
４２２ｂ  第２の導電膜
４２３  第２の形状の導電層
４２３ａ  第１の導電膜
４２３ｂ  第２の導電膜
４２４  第２の形状の導電層
４２４ａ  第１の導電膜
４２４ｂ  第２の導電膜
４２５  第２の形状の導電層
４２５ａ  第１の導電膜
４２５ｂ  第２の導電膜
４２６  第２の形状の導電層
４２６ａ  第１の導電膜
４２６ｂ  第２の導電膜
４２７  第２の不純物領域
４２８  第２の不純物領域
４２９  第２の不純物領域
４３０  第２の不純物領域
４３１  第３の形状の導電層
４３１ａ  第１の導電膜
４３１ｂ  第２の導電膜
４３２  第３の形状の導電層
４３２ａ  第１の導電膜
４３２ｂ  第２の導電膜
４３３  第３の形状の導電層
４３３ａ  第１の導電膜
４３３ｂ  第２の導電膜
４３４  第３の形状の導電層
４３４ａ  第１の導電膜
４３４ｂ  第２の導電膜
４３５  第３の形状の導電層
４３５ａ  第１の導電膜
４３５ｂ  第２の導電膜
４３６  第３の形状の導電層
４３６ａ  第１の導電膜
４３６ｂ  第２の導電膜
４３７  ゲート絶縁膜
４３８  レジストマスク
４３９  レジストマスク
４４０ａ  第３の不純物領域
４４０ｂ  第３の不純物領域
４４０ｃ  第３の不純物領域
４４１  第１の絶縁膜
４４２  第２の絶縁膜
４４３  第３の絶縁膜
４４４  ドレイン配線
４４５  ドレイン配線
４４６  ドレイン配線
４４７  ドレイン配線
４４８  接続電極
４４９  ゲート配線
４５０  第１の画素電極
４５１  接続電極
４５２  画素部
４５３  ｐチャネル型ＴＦＴ
４５４  ｎチャネル型ＴＦＴ
４５５  画素ＴＦＴ
４５６  保持容量
４６１  層間膜
４６２  層間膜
４６３  第２の画素電極
５５１  配向膜
５５２  対向基板
５５３  透明導電膜
５５４  配向膜
６０１  レジスタ
６０２  レジスタ
６０３  第１の回路群
６０４  第２の回路群
６０５  第１の回路群
６０６  第２の回路群
７０１  第１のｐチャネル型トランジスタ
７０２  第１のｎチャネル型トランジスタ
７０３  第２のｎチャネル型トランジスタ
７０４  第２のｐチャネル型トランジスタ
７０５  第３のｎチャネル型トランジスタ
７０６  第４のｎチャネル型トランジスタ
７１１  保持容量
１１０１  画素
１１０２  画素部
１１０３  信号線駆動回路
１１０４  第１の走査線駆動回路
１１０５  第２の走査線駆動回路
１１０６  ＦＰＣ
１１０７  基板
１１１１  シフトレジスタ
１１１２  第１のラッチ回路
１１１３  第２のラッチ回路
１１１４  シフトレジスタ
１１１５  バッファ
１１１７  バッファ
１６０１  ガラス基板
１６０２  画素部
１６０３  ゲート側駆動回路
１６０４  ソース側駆動回路
１６０５  画素ＴＦＴ
１６０６  画素電極
１６０７  保持容量
１６０８  ゲート配線
１６０９  ソース配線
１６１０  ＦＰＣ
１６１１  外部入出力端子
１６１２  入出力配線
１６１３  入出力配線
１６１４  対向基板
１９０１  シリコン基板
１９０２  ｎ型ウェル
１９０３  ｐ型ウェル
１９０４  フィールド酸化膜
１９０５  ゲート電極
１９０５ａ  シリサイド層
１９０５ｂ  ポリシリコン層
１９０６  ゲート電極
１９０６ａ  シリサイド層
１９０６ｂ  ポリシリコン層
１９０７  エクステンション領域
１９０８  エクステンション領域
１９０９  サイドウォール
１９１０  サイドウォール
１９１１  ゲート絶縁膜
１９１２  ゲート絶縁膜
１９１３  ソース領域
１９１４  ドレイン領域
１９１５  ソース領域
１９１６  ドレイン領域
１９１７  第１の層間絶縁膜
１９１８  第２の層間絶縁膜
１９１９  ソース電極
１９２０  ドレイン電極
１９２１  ソース電極
１９２２  ドレイン電極
１９２３  パッシベーション膜
１９２４  第３の層間絶縁膜
１９２５  ｐチャネル型トランジスタ
１９２６  ｎチャネル型トランジスタ
２５０１ａ  ｐチャネル型トランジスタ
２５０１ｂ  ｐチャネル型トランジスタ
２５０１ｃ  ｎチャネル型トランジスタ
２５０１ｄ  ｎチャネル型トランジスタ
２５０２ａ  ｐチャネル型トランジスタ
２５０２ｂ  ｐチャネル型トランジスタ
２５０２ｃ  ｎチャネル型トランジスタ
２５０２ｄ  ｎチャネル型トランジスタ
２５０３ａ  ｐチャネル型トランジスタ
２５０３ｂ  ｎチャネル型トランジスタ
２７０１  破線
４００１  第１の基板
４００２  画素部
４００３  信号線駆動回路
４００４  第１の走査線駆動回路
４００５  第２の走査線駆動回路
４００６  第２の基板
４００７  充填材
４００８  トランジスタ
４００９  駆動用トランジスタ
４０１０  スイッチング用トランジスタ
４０１１  発光素子
４０１２  第２の電極
４０１４  引き出し配線
４０１５  引き出し配線
４０１６  接続端子
４０１７  配線
４０１８  ＦＰＣ
４０１９  異方性導電膜
４０２０  シール材
５００１  表示パネル
５００２  画素部
５００３  走査線駆動回路
５００４  信号線駆動回路
５０１１  回路基板
５０１２  コントロール回路
５０１３  信号分割回路
５０１４  接続配線
５１０１  チューナ
５１０２  映像信号増幅回路
５１０３  映像信号処理回路
５１０５  音声信号増幅回路
５１０６  音声信号処理回路
５１０７  スピーカー
５１０８  制御回路
５１０９  入力部
５２０１  筐体
５２０２  表示画面
５２０３  スピーカー
５２０４  操作スイッチ
５２１０  充電器
５２１２  筐体
５２１３  表示部
５２１６  操作キー
５２１７  スピーカー部
５３０１  表示パネル
５３０２  プリント配線基板
５３０３  画素部
５３０４  第１の走査線駆動回路
５３０５  第２の走査線駆動回路
５３０６  信号線駆動回路
５３０７  コントローラ
５３０８  中央処理装置
５３０９  メモリ
５３１０  電源回路
５３１１  音声処理回路
５３１２  送受信回路
５３１３  フレキシブル配線基板
５３１４  Ｉ／Ｆ部
５３１５  アンテナ用ポート
５３１６  ＶＲＡＭ
５３１７  ＤＲＡＭ
５３１８  フラッシュメモリ
５３２０  制御信号生成回路
５３２１  デコーダ
５３２２  レジスタ
５３２３  演算回路
５３２４  ＲＡＭ
５３２５  入力手段
５３２６  マイク
５３２７  スピーカー
５３２８  アンテナ
５３３０  ハウジング
５３３１  プリント基板
５３３２  スピーカー
５３３３  マイクロフォン
５３３４  送受信回路
５３３５  信号処理回路
５３３６  入力手段
５３３７  バッテリー
５３３９  筐体
５３４０  アンテナ
６００１  筐体
６００２  支持台
６００３  表示部
６１０１  本体
６１０２  筐体
６１０３  表示部
６１０４  キーボード
６１０５  外部接続ポート
６１０６  ポインティングマウス
６２０１  本体
６２０２  表示部
６２０３  スイッチ
６２０４  操作キー
６２０５  赤外線ポート
６３０１  筐体
６３０２  表示部
６３０３  スピーカー部
６３０４  操作キー
６３０５  記録媒体挿入部
６４０１  本体
６４０２  筐体
６４０３  表示部Ａ
６４０４  表示部Ｂ
６４０５  記録媒体読込部
６４０６  操作キー
６４０７  スピーカー部
ＳＲ１  シフトレジスタ
ＳＲ２  シフトレジスタ
【図１】
2014098901.tif 000003
【図２】
2014098901.tif 000004
【図３】
2014098901.tif 000005
【図４】
2014098901.tif 000006
【図５】
2014098901.tif 000007
【図６】
2014098901.tif 000008
【図７】
2014098901.tif 000009
【図８】
2014098901.tif 000010
【図９】
2014098901.tif 000011
【図１０】
2014098901.tif 000012
【図１１】
2014098901.tif 000013
【図１２】
2014098901.tif 000014
【図１３】
2014098901.tif 000015
【図１４】
2014098901.tif 000016
【図１５】
2014098901.tif 000017
【図１６】
2014098901.tif 000018
【図１７】
2014098901.tif 000019
【図１８】
2014098901.tif 000020
【図１９】
2014098901.tif 000021
【図２０】
2014098901.tif 000022
【図２１】
2014098901.tif 000023
【図２２】
2014098901.tif 000024
【図２３】
2014098901.tif 000025
【図２４】
2014098901.tif 000026
【図２５】
2014098901.tif 000027
【図２６】
2014098901.tif 000028
【図２７】
2014098901.tif 000029