(57)【要約】【課題】ライトデータに誤りが含まれている場合に書き込み動作を停止する。【解決手段】データマスク信号ＤＭをワンショット信号ＮＳに応答してラッチするとともに、ライトデータＤＱに誤りが含まれていることを示すエラー信号ＥＲＲが活性レベルであることに応答してデータマスク信号ＤＭを活性レベルに変化させるラッチ回路Ｌ２０と、ラッチ回路Ｌ２０にラッチされたデータマスク信号ＤＭをライトクロック信号ＷＣＬＫ２に応答して出力するバッファ回路ＢＦ２と、バッファ回路ＢＦ２から出力されたデータマスク信号ＤＭが非活性レベルであることを条件として、ライトデータＤＱを内部回路に出力するメインアンプ８０とを備える。本発明によれば、誤ったライトデータの書き込みを防止できるとともに、チップ面積の増大を防止することが可能となる。【選択図】図７
2014225309.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットからなるライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、
データマスク信号を第１のタイミング信号に応答してラッチするとともに、前記エラー信号が活性レベルであることに応答して、ラッチされた前記データマスク信号を活性レベルに変化させるラッチ回路と、
前記ラッチ回路にラッチされた前記データマスク信号を第２のタイミング信号に応答して出力するバッファ回路と、
前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として、前記ライトデータを内部回路に出力するメインアンプと、を備え、
前記第１のタイミング信号は、前記第２のタイミング信号が活性化する前に活性化し、
前記第２のタイミング信号は、前記エラー信号のレベルが確定した後に活性化し、
前記ラッチ回路と前記バッファ回路との間には、少なくとも前記第１のタイミング信号に同期してラッチ動作を行う他のラッチ回路が介在していないことを特徴とする半導体装置。
【請求項２】
前記第１のタイミング信号は、前記エラー信号のレベルが確定する前に活性化することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ライトデータを前記メインアンプに転送するデータバスをさらに備え、
前記第１のタイミング信号は、前記ライトデータが前記データバスに供給されたタイミングで第１の論理レベルから第２の論理レベルに変化し、その後、別のライトデータが前記データバスに供給される前に前記第２の論理レベルから前記第１の論理レベルに変化することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ラッチ回路は、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して前記データマスク信号をラッチすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記データバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して前記ライトデータをラッチする別のラッチ回路をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記データバスには、前記第１のタイミング信号に同期して前記ライトデータをラッチする別のラッチ回路が介在していないことを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記内部回路はメモリセルアレイを含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
メインアンプと、
複数ビットからなるライトデータを前記メインアンプに転送するデータバスと、
データマスク信号を前記メインアンプに転送するデータマスクバスと、
前記ライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、
前記ライトデータが前記データバスに供給されたタイミングで第１のタイミング信号を第１の論理レベルから第２の論理レベルに変化させ、その後、別のライトデータが前記データバスに供給される前に前記第１のタイミング信号を前記第２の論理レベルから前記第１の論理レベルに変化させる制御回路と、
前記データマスクバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して、前記データマスク信号をラッチするラッチ回路と、
前記データマスクバスに挿入され、前記ラッチ回路にラッチされた前記データマスク信号を前記メインアンプに出力するバッファ回路と、を備え、
前記ラッチ回路は、前記エラー信号が非活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルと同じレベルの前記データマスク信号を前記バッファ回路に出力し、前記エラー信号が活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルに関わらず、前記バッファ回路に出力する前記データマスク信号を強制的に活性レベルとし、
前記メインアンプは、前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として活性化されることを特徴とする半導体装置。
【請求項９】
前記データバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して前記ライトデータをラッチする別のラッチ回路をさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記データバスには、前記第１のタイミング信号に同期して前記ライトデータをラッチする別のラッチ回路が介在していないことを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記第１のタイミング信号は、前記エラー信号のレベルが確定する前に前記第２の論理レベルから前記第１の論理レベルに変化することを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記バッファ回路は、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化した後に活性化する第２のタイミング信号に応答して活性化されることを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、複数ビットからなるライトデータに誤りが含まれているか否かを検証する検証回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＤＲ３（Double Data Rate 3）型のＤＲＡＭ（Dynamic Random Access Memory）よりもさらに高速なＤＲＡＭとして、ＤＤＲ４（Double Data Rate 4）型のＤＲＡＭの開発が進められている。ＤＤＲ４型のＤＲＡＭには、ＤＤＲ３型のＤＲＡＭにはない新たな機能として、ライトデータに誤りが含まれているか否かを検証するＣＲＣ（Cyclic Redundancy Check）機能が追加されている（特許文献１参照）。
【０００３】
ＣＲＣ機能においては、複数ビットからなるライトデータとＣＲＣ符号を用いた演算を行うことにより、ライトデータに誤りが含まれているか否かを検証する。そして、検証の結果、ライトデータに誤りが含まれている場合にはライト動作が中止される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１３−７３６６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＣＲＣ符号を用いた演算にはある程度の時間がかかることから、メモリセルアレイに対するライトデータの書き込みは、ＣＲＣ符号を用いた演算が完了するのを待って行う必要がある。ライトデータの書き込みを遅延させる方法としては、データバスに複数段のラッチ回路を挿入する方法が考えられるが、この場合には、多数のラッチ回路によりチップの占有面積が大きくなるという問題があった。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、複数ビットからなるライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、データマスク信号を第１のタイミング信号に応答してラッチするとともに、前記エラー信号が活性レベルであることに応答して、ラッチされた前記データマスク信号を活性レベルに変化させるラッチ回路と、前記ラッチ回路にラッチされた前記データマスク信号を第２のタイミング信号に応答して出力するバッファ回路と、前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として、前記ライトデータを内部回路に出力するメインアンプと、を備え、前記第１のタイミング信号は、前記第２のタイミング信号が活性化する前に活性化し、前記第２のタイミング信号は、前記エラー信号のレベルが確定した後に活性化し、前記ラッチ回路と前記バッファ回路との間には、少なくとも前記第１のタイミング信号に同期してラッチ動作を行う他のラッチ回路が介在していないことを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、メインアンプと、複数ビットからなるライトデータを前記メインアンプに転送するデータバスと、データマスク信号を前記メインアンプに転送するデータマスクバスと、前記ライトデータに誤りが含まれていることに応答してエラー信号を活性レベルとする検証回路と、前記ライトデータが前記データバスに供給されたタイミングで第１のタイミング信号を第１の論理レベルから第２の論理レベルに変化させ、その後、別のライトデータが前記データバスに供給される前に前記第１のタイミング信号を前記第２の論理レベルから前記第１の論理レベルに変化させる制御回路と、前記データマスクバスに挿入され、前記第１のタイミング信号が前記第２の論理レベルから前記第１の論理レベルに変化したことに応答して、前記データマスク信号をラッチするラッチ回路と、前記データマスクバスに挿入され、前記ラッチ回路にラッチされた前記データマスク信号を前記メインアンプに出力するバッファ回路と、を備え、前記ラッチ回路は、前記エラー信号が非活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルと同じレベルの前記データマスク信号を前記バッファ回路に出力し、前記エラー信号が活性レベルである場合には、前記データマスクバスを介して入力された前記データマスク信号のレベルに関わらず、前記バッファ回路に出力する前記データマスク信号を強制的に活性レベルとし、前記メインアンプは、前記バッファ回路から出力された前記データマスク信号が非活性レベルであることを条件として活性化されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、ライトデータに誤りが含まれている場合、データマスク信号が活性化することから、誤ったライトデータの書き込みを停止させることができる。そして、本発明においては、ライトデータを遅延させるための多数のラッチ回路を省略することができるため、チップ面積の増大を防止することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【図２】半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
【図３】ライトデータＤＱ及びデータマスク信号ＤＭのバースト入力順序を説明するための図である。
【図４】本発明者が発明に至る過程で考えたプロトタイプによるエラーコントロール回路７０の構成を示すブロック図である。
【図５】メインアンプ８０の主要部の構成を示すブロック図である。
【図６】図４に示したプロトタイプによるエラーコントロール回路７０の動作を説明するためのタイミング図である。
【図７】本発明の第１の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。
【図８】本発明の第１の実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。
【図９】本発明の第２の実施形態による半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
【図１０】本発明の第２の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。
【図１１】本発明の第２の実施形態におけるメインアンプ８０の主要部の構成を示すブロック図である。
【図１２】本発明の第２の実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。
【図１３】第２の実施形態の変形例によるエラーコントロール回路７０の構成を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１１】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示すブロック図である。
【００１２】
本実施形態による半導体装置１０は、１つの半導体チップに集積されたＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクに分割されたメモリセルアレイ１１を備えている。バンクとは個別にコマンドを実行可能な単位であり、バンク間においては基本的に非排他的な動作が可能である。
【００１３】
メモリセルアレイ１１には、互いに交差する複数のワード線ＷＬと複数のビット線ＢＬが設けられており、それらの交点にメモリセルＭＣが配置されている。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬの選択はカラムデコーダ１３によって行われる。ビット線ＢＬは、センス回路１４内の対応するセンスアンプＳＡにそれぞれ接続されており、カラムデコーダ１３により選択されたビット線ＢＬは、センスアンプＳＡを介してデータコントローラ１５に接続される。データコントローラ１５には後述するメインアンプや検証回路などが含まれており、ＦＩＦＯ回路１６を介してデータ入出力回路１７に接続される。データ入出力回路１７は、データ入出力端子２１を介してデータの入出力を行う回路ブロックである。
【００１４】
半導体装置１０にはデータ入出力端子２１の他に、外部端子としてストローブ端子２２，２３、クロック端子２４，２５、クロックイネーブル端子２６、アドレス端子２７、コマンド端子２８、アラート端子２９、電源端子３０，３１、データマスク端子３２、ＯＤＴ端子３３などが設けられている。
【００１５】
ストローブ端子２２，２３は、それぞれ外部ストローブ信号ＤＱＳＴ，ＤＱＳＢを入出力するための端子である。外部ストローブ信号ＤＱＳＴ，ＤＱＳＢは相補の信号であり、データ入出力端子２１を介して入出力されるデータの入出力タイミングを規定する。具体的には、データの入力時、つまりライト動作時においては、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢがストローブ回路１８に供給され、ストローブ回路１８はこれらに基づいてデータ入出力回路１７の動作タイミングを制御する。これにより、データ入出力端子２１を介して入力されるライトデータは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してデータ入出力回路１７に取り込まれる。一方、データの出力時、つまりリード動作時においては、ストローブコントローラ１９によってストローブ回路１８の動作が制御される。これにより、データ入出力回路１７からは、外部ストローブ信号ＤＱＳＴ，ＤＱＳＢに同期してリードデータが出力される。
【００１６】
クロック端子２４，２５は、それぞれ外部クロック信号ＣＫ、／ＣＫが入力される端子である。入力された外部クロック信号ＣＫ，／ＣＫは、クロックジェネレータ４０に供給される。本明細書において信号名の先頭に「／」が付されている信号は、ローアクティブな信号又は対応する信号の反転信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロックジェネレータ４０は、クロックイネーブル端子２６を介して入力されるクロックイネーブル信号ＣＫＥに基づいて活性化され、内部クロック信号ＩＣＬＫを生成する。また、クロック端子２４，２５を介して供給された外部クロック信号ＣＫ、／ＣＫは、ＤＬＬ回路４１にも供給される。ＤＬＬ回路４１は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号ＬＣＬＫを生成する回路である。出力クロック信号ＬＣＬＫは、データ入出力回路１７によるリードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１７】
アドレス端子２７は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、ロウコントロール回路５０、カラムコントロール回路６０、モードレジスタ４２、コマンドデコーダ４３などに供給される。ロウコントロール回路５０は、アドレスバッファ５１やリフレッシュカウンタ５２などを含む回路ブロックであり、ロウアドレスに基づいてロウデコーダ１２を制御する。また、カラムコントロール回路６０は、アドレスバッファ６１やバーストカウンタ６２などを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ１３を制御する。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤがモードレジスタ４２に供給され、これによってモードレジスタ４２の内容が更新される。
【００１８】
コマンド端子２８は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、パリティ信号ＰＲＴＹ及びリセット信号ＲＳＴなどが供給される端子である。これらのコマンド信号ＣＭＤはコマンドデコーダ４３に供給され、コマンドデコーダ４３はこれらコマンド信号ＣＭＤに基づいて内部コマンドＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤはコントロールロジック回路４４に供給される。コントロールロジック回路４４は、内部コマンド信号ＩＣＭＤに基づいて、ロウコントロール回路５０、カラムコントロール回路６０、データコントローラ１５などの動作を制御する。
【００１９】
コマンドデコーダ４３には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴＹに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック回路４４及び出力回路４５を介してアラート信号ＡＬＲＴを出力する。アラート信号ＡＬＲＴはアラート端子２９を介して外部に出力される。
【００２０】
電源端子３０，３１は、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子３０，３１を介して供給された電源電位ＶＤＤ，ＶＳＳは、電源回路４６に供給される。電源回路４６は、電源電位ＶＤＤ，ＶＳＳに基づき、各種内部電位を生成する回路ブロックである。電源回路４６によって生成される内部電位としては、昇圧電位ＶＰＰ、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦなどが含まれる。昇圧電位ＶＰＰは電源電位ＶＤＤを昇圧することによって生成され、電源電位ＶＰＥＲＩ、アレイ電位ＶＡＲＹ、基準電位ＶＲＥＦは外部電位ＶＤＤを降圧することによって生成される。
【００２１】
昇圧電圧ＶＰＰは、主にロウデコーダ１２において用いられる電位である。ロウデコーダ１２は、アドレス信号ＡＤＤに基づき選択したワード線ＷＬをＶＰＰレベルに駆動し、これによりメモリセルＭＣに含まれるセルトランジスタを導通させる。内部電位ＶＡＲＹは、主にセンス回路１４において用いられる電位である。センス回路１４が活性化すると、ビット線対の一方をＶＡＲＹレベル、他方をＶＳＳレベルに駆動することにより、読み出されたリードデータの増幅を行う。電源電圧ＶＰＥＲＩは、ロウコントロール回路５０、カラムコントロール回路６０などの大部分の周辺回路の動作電位として用いられる。これら周辺回路の動作電位として電源電位ＶＤＤよりも電圧の低い電源電位ＶＰＥＲＩを用いることにより、半導体装置１０の低消費電力化が図られている。また、基準電位ＶＲＥＦは、データ入出力回路１７において用いられる電位である。
【００２２】
データマスク端子３２及びＯＤＴ端子３３は、それぞれデータマスク信号ＤＭ及び終端信号ＯＤＴが供給される端子である。データマスク信号ＤＭ及び終端信号ＯＤＴはデータ入出力回路１７に供給される。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、終端信号ＯＤＴはデータ入出力回路１７に含まれる出力バッファを終端抵抗器として使用する場合に活性化される信号である。
【００２３】
以上が本実施形態による半導体装置１０の全体構造である。以下、データコントローラ１５に着目して、本実施形態による半導体装置１０についてより詳細に説明を進める。
【００２４】
図２は、半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
【００２５】
図２に示すように、本実施形態ではデータ入出力端子２１が８個設けられており、これにより一度に８ビットのライトデータＤＱ０ｊ〜ＤＱ７ｊ（ｊ＝０〜７）が入力バッファ１７ａを介して入力される。ＤＤＲ４型のＤＲＡＭでは８ビットプリフェッチ方式が採用されているため、１個のデータ入出力端子２１当たり、１回のライト動作で８ビットのライトデータＤＱｋ０〜ＤＱｋ７（ｋ＝０〜７）がバースト入力される。さらに、図３に示すように、本実施形態においては、ライトデータＤＱがバースト入力された後、各データ入出力端子２１には１ビットのＣＲＣ符号が入力バッファ１７ａを介して入力される。したがって、１回のライト動作で、合計６４ビットのライトデータＤＱと８ビットのＣＲＣ符号の合計７２ビットがデータ入出力端子２１を介して入力されることになる。これら７２ビットの信号（ＤＱ，ＣＲＣ）のうちは、６４ビットのライトデータＤＱについてはＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ａによってパラレルに変換され、８ビットのＣＲＣ符号についてはＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ｃによってパラレルに変換される。
【００２６】
一方、データマスク端子３２には、ライトデータＤＱｋ０〜ＤＱｋ７のバースト入力に同期して、８ビットのデータマスク信号ＤＭ０〜ＤＭ７が入力バッファ１７ｂを介してバースト入力される。各データマスク信号ＤＭ０〜ＤＭ７は、活性レベルであれば、当該バーストタイミングで入力された８ビットのライトデータＤＱ０ｊ〜ＤＱ７ｊを無効化する。これら８ビットのデータマスク信号ＤＭ０〜ＤＭ７は、ＦＩＦＯ回路１６に含まれるシリアルパラレル変換回路（Ｓ／Ｐ）１６ｂによってパラレルに変換される。
【００２７】
シリアルパラレル変換回路１６ａから出力される６４ビットのライトデータＤＱは、６４ビット幅のデータバスＤＢに供給される。また、シリアルパラレル変換回路１６ｂから出力される８ビットのデータマスク信号ＤＭは、８ビット幅のデータマスクバスＤＭＢに供給される。図２に示すように、データバスＤＢ及びデータマスクバスＤＭＢにはエラーコントロール回路７０が挿入されており、エラーコントロール回路７０を介してメインアンプ８０に接続されている。これらエラーコントロール回路７０及びメインアンプ８０は、図１に示したデータコントローラ１５に含まれる回路ブロックである。エラーコントロール回路７０は、コントロールロジック回路４４（制御回路）から供給されるライトクロック信号ＷＣＬＫ１，ＷＣＬＫ２に同期して動作を行う。
【００２８】
一方、シリアルパラレル変換回路１６ａから出力される６４ビットのライトデータＤＱ、シリアルパラレル変換回路１６ｃから出力される８ビットのＣＲＣ符号及びシリアルパラレル変換回路１６ｂから出力される８ビットのデータマスク信号ＤＭの合計８０ビットは、データコントローラ１５に含まれる検証回路９０に供給される。検証回路９０は、これら８０ビットの信号を用いたＣＲＣ演算を行い、これによって６４ビットのライトデータＤＱに誤りが含まれているか否かを検証する。検証の結果、ライトデータＤＱに誤りが含まれている場合にはエラー信号ＥＲＲを活性レベルとし、誤りが含まれている場合にはエラー信号ＥＲＲを非活性レベルとする。検証回路９０を用いたＣＲＣ演算にはある程度の時間が必要であることから、レベルの確定したエラー信号ＥＲＲは、ライトデータＤＱ及びデータマスク信号ＤＭよりも遅れてエラーコントロール回路７０に到達する。
【００２９】
エラーコントロール回路７０を通過したライトデータＤＱ及びデータマスク信号ＤＭは、メインアンプ８０に供給される。メインアンプ８０は、６４ビットのライトデータＤＱのうち、対応するデータマスク信号ＤＭが非活性レベルであるライトデータＤＱに対しては、メモリセルアレイ１１への書き込み動作を実行し、対応するデータマスク信号ＤＭが活性レベルであるライトデータＤＱに対しては、メモリセルアレイ１１への書き込み動作を中止する。これにより、データマスク信号ＤＭに基づくライトデータＤＱの書き込みの可否が制御される。
【００３０】
ここで、エラー信号ＥＲＲが活性レベルとなっている場合、エラーコントロール回路７０は、入力されたデータマスク信号ＤＭのレベルにかかわらず、データマスクバスＤＭＢ上の８ビットのデータマスク信号ＤＭ０〜ＤＭ７を全て活性レベルに変化させる。これにより、ライトデータＤＱに誤りが生じている場合には、全てのライトデータＤＱの書き込みが中止される。
【００３１】
図４は、本発明者が発明に至る過程で考えたプロトタイプによるエラーコントロール回路７０の構成を示すブロック図である。
【００３２】
図４に示すプロトタイプによるエラーコントロール回路７０は、データバスＤＢが５つのセクションＤＢａ〜ＤＢｄ，ＤＢｍａ部分に分割されている。最初のセクションＤＢａは、シリアルパラレル変換回路１６ａからライトデータＤＱが入力される部分であり、ラッチ回路Ｌ１１を経由した部分が次のセクションＤＢｂであり、ラッチ回路Ｌ１２をさらに経由した部分が次のセクションＤＢｃである。セクションＤＢａ，ＤＢｃは、マルチプレクサＭＵＸ１を介してセクションＤＢｄに接続される。そして、セクションＤＢｄは、バッファ回路ＢＦ１を介して最後のセクションＤＢｍａに接続される。最後のセクションＤＢｍａはメインアンプ８０に接続される部分である。
【００３３】
かかる構成は、データマスクバスＤＭＢについても同様である。つまり、データマスクバスＤＭＢが５つのセクションＤＭＢａ〜ＤＭＢｄ，ＤＭＢｍａ部分に分割されており、最初のセクションＤＭＢａからラッチ回路Ｌ２１を経由した部分が次のセクションＤＭＢｂであり、ラッチ回路Ｌ２２をさらに経由した部分が次のセクションＤＭＢｃである。セクションＤＭＢａ，ＤＭＢｃは、マルチプレクサＭＵＸ２を介してセクションＤＭＢｄに接続される。そして、セクションＤＭＢｄは、バッファ回路ＢＦ２を介して最後のセクションＤＭＢｍａに接続される。最後のセクションＤＭＢｍａはメインアンプ８０に接続される部分である。
【００３４】
図４に示すように、ラッチ回路Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２は、第１のタイミング信号であるライトクロック信号ＷＣＬＫ１の立ち上がりエッジに同期してラッチ動作を行う回路である。ここで、データバスＤＢは６４ビット幅であり、データマスクバスＤＭＢは８ビット幅であることから、合計で１４４個のラッチ回路が必要となり、チップ上の占有面積が大きい。
【００３５】
マルチプレクサＭＵＸ１，ＭＵＸ２は、ＣＲＣ機能の使用の有無によってデータバスＤＢ及びデータマスク信号ＤＭの構成を切り替えるための回路であり、ＣＲＣ機能の使用の有無を示す選択信号ＳＥＬが入力される。そして、ＣＲＣ機能を使用する場合にはセクションＤＢｃ，ＤＭＢｃが選択され、これによりラッチ回路Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２を経由するパスが有効となる。これに対し、ＣＲＣ機能を使用しない場合にはセクションＤＢａ，ＤＭＢａが選択され、これによりラッチ回路Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２を経由しないパスが有効となる。
【００３６】
バッファ回路ＢＦ１，ＢＦ２は、セクションＤＢｄ，ＤＭＢｄ上のライトデータＤＱ及びデータマスク信号ＤＭを、最後のセクションＤＢｍａ，ＤＭＢｍａに出力することにより、これらの信号をメインアンプ８０に供給する回路である。バッファ回路ＢＦ１，ＢＦ２は、第２のタイミング信号であるライトクロック信号ＷＣＬＫ２に同期して活性化される。
【００３７】
そして、図４に示すように、ラッチ回路Ｌ２２にはエラー信号ＥＲＲが入力されており、これが活性レベルとなった場合、セクションＤＭＢｂ上のデータマスク信号ＤＭのレベルにかかわらず、セクションＤＭＢｃ上のデータマスク信号ＤＭを強制的に活性レベルとする。これにより、エラー信号ＥＲＲが活性化すると、メインアンプ８０に入力される８ビットのデータマスク信号ＤＭ０〜ＤＭ７は全て活性レベルとなるため、６４ビットのライトデータＤＱの書き込み動作は全て中止される。もちろん、エラー信号ＥＲＲが非活性レベルである場合には、セクションＤＭＢｂを介してラッチ回路Ｌ２２にラッチされたデータマスク信号ＤＭ０〜ＤＭ７がそのままセクションＤＭＢｃに出力される。
【００３８】
図５は、メインアンプ８０の主要部の構成を示すブロック図である。
【００３９】
図５に示すように、セクションＤＢｍａを介してメインアンプ８０に供給されたライトデータＤＱは、ライトクロック信号ＷＣＬＫ３に同期したバッファ回路ＢＦ３，ＢＦ４を介してアンプ回路８１に入力され、セクションＤＭＢｍａを介してメインアンプ８０に供給されたデータマスク信号ＤＭは、ライトクロック信号ＷＣＬＫ３に同期したバッファ回路ＢＦ５，ＢＦ６を介してアンプ回路８１に入力される。アンプ回路８１は、データマスク信号ＤＭが非活性レベルであることを条件として、対応するライトデータＤＱをメモリセルアレイ１１に書き込む。したがって、８ビットのデータマスク信号ＤＭ０〜ＤＭ７が全て活性レベルである場合は、６４ビットのライトデータＤＱの全てについて書き込み動作が中止される。
【００４０】
図６は、図４に示したプロトタイプによるエラーコントロール回路７０の動作を説明するためのタイミング図である。
【００４１】
図６に示す例では、時刻ｔ１０〜ｔ１１の期間に１回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力され、時刻ｔ２０〜ｔ２１の期間に２回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力されている。また、時刻ｔ１１，ｔ２１の直後には、ＣＲＣ符号（図６では「Ｃ」と表記）が入力されている。
【００４２】
時刻ｔ１１にて１回目のバースト入力が完了すると、データバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上には、図２に示したシリアルパラレル変換回路１６ａ，１６ｂによってパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れる。その後、時刻ｔ１２においてライトクロック信号ＷＣＬＫ１が活性化し、これによりセクションＤＢａ及びセクションＤＭＢａ上のライトデータＤＱ及びデータマスク信号ＤＭが、次のセクションＤＢｂ及びセクションＤＭＢｂに転送される。
【００４３】
この間、図２に示した検証回路９０ではＣＲＣ演算が行われているが、演算にはある程度の時間が必要であり、これが完了するのは時刻ｔ１４である。その後、時刻ｔ２１にて２回目のバースト入力が完了すると、データバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上には、次のライトデータＤＱ及びデータマスク信号ＤＭが現れる。
【００４４】
その後、時刻ｔ２２においてライトクロック信号ＷＣＬＫ１が再び活性化すると、１回目にバースト入力されたライトデータＤＱ（及びデータマスク信号ＤＭ）がセクションＤＢｂ及びセクションＤＭＢｂから次のセクションＤＢｃ及びセクションＤＭＢｃに転送されるとともに、２回目にバースト入力されたライトデータＤＱ（及びデータマスク信号ＤＭ）がセクションＤＢａ及びセクションＤＭＢａから次のセクションＤＢｂ及びセクションＤＭＢｂに転送される。
【００４５】
この時点においては、既に１回目のライトデータＤＱに対応するＣＲＣ演算が完了しているため、エラー信号ＥＲＲのレベルは確定している。したがって、仮にライトデータＤＱに誤りが含まれている場合には、ラッチ回路Ｌ２２が強制的にリセットされるため、セクションＤＭＢｂ上のデータマスク信号ＤＭはラッチされず、セクションＤＭＢｃには活性レベルのデータマスク信号ＤＭが強制的に出力される。
【００４６】
また、時刻ｔ２２においてはライトクロック信号ＷＣＬＫ２も活性化しており、これにより、セクションＤＢｄ及びセクションＤＭＢｄ上のライトデータＤＱ及びデータマスク信号ＤＭは、バッファ回路ＢＦ１，ＢＦ２を介してメインアンプ８０に供給される。
【００４７】
このように、プロトタイプによるエラーコントロール回路７０では、バースト入力が行われる度に活性化するライトクロック信号ＷＣＬＫ１を利用し、これが２回活性化したことに応答して、ライトデータＤＱ及びデータマスク信号ＤＭをメインアンプ８０に供給している。そして、エラー信号ＥＲＲのレベルが確定するのは、ライトクロック信号ＷＣＬＫ１が１回目に活性化した後、２回目に活性化する前のタイミングであることから、エラー信号ＥＲＲが活性レベルである場合には、ラッチ回路Ｌ２２によるラッチ動作は無効化され、活性レベルのデータマスク信号ＤＭが強制的に出力されることになる。これにより、ライトデータＤＱに誤りが含まれている場合、バースト入力された全てのライトデータＤＱの書き込み動作を停止させることが可能となる。
【００４８】
しかしながら、プロトタイプによるエラーコントロール回路７０では、上述の通り、合計で１４４個のラッチ回路が必要となることから、チップ上の占有面積が大きいという問題がある。以下に説明する本発明の実施形態によるエラーコントロール回路７０ではこの点が改良され、占有面積の縮小が図られている。
【００４９】
図７は、本発明の第１の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。
【００５０】
図７に示すように、本実施形態によるエラーコントロール回路７０は、ラッチ回路Ｌ１１，Ｌ１２の代わりに１個のラッチ回路Ｌ１０が設けられ、ラッチ回路Ｌ２１，Ｌ２２の代わりに１個のラッチ回路Ｌ２０が設けられるとともに、ワンショットパルス生成回路７１が設けられる点において、図４に示したエラーコントロール回路７０と相違している。ワンショットパルス生成回路７１は、ライトクロック信号ＷＣＬＫ１を受け、その立ち下がりエッジに応答してワンショット信号ＮＳを生成する回路である。ワンショット信号ＮＳは、ラッチ回路Ｌ１０，Ｌ２０のラッチタイミングを決めるタイミング信号として用いられる。その他の点については、図４に示したエラーコントロール回路７０と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５１】
かかる構成により、本実施形態によるエラーコントロール回路７０では、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してライトデータＤＱ及びデータマスク信号ＤＭがラッチされ、その後、ライトクロック信号ＷＣＬＫ２の立ち上がりエッジに応答してライトデータＤＱ及びデータマスク信号ＤＭがメインアンプ８０に供給されることになる。
【００５２】
図８は、本実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。
【００５３】
図８に示す例においても、図６に示した例と同様、時刻ｔ１０〜ｔ１１の期間に１回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力され、時刻ｔ２０〜ｔ２１の期間に２回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力されている。
【００５４】
本実施形態においても、時刻ｔ１１にて１回目のバースト入力が完了し、これによりデータバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上にパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れると、時刻ｔ１２においてライトクロック信号ＷＣＬＫ１がローレベルからハイレベルに変化する。しかしながら、本実施形態においては、ライトクロック信号ＷＣＬＫ１の立ち上がりエッジに応答したラッチ動作は行われず、時刻ｔ１３におけるライトクロック信号ＷＣＬＫ１のハイレベルからローレベルへの変化に応答してラッチ動作が行われる。したがって、本実施形態では、セクションＤＢａ及びセクションＤＭＢａ上のライトデータＤＱ及びデータマスク信号ＤＭが、時刻ｔ１３にて次のセクションＤＢｃ及びセクションＤＭＢｃに転送される。特に限定されるものではないが、時刻ｔ１２〜ｔ１３の期間は２クロックサイクルである。
【００５５】
但し、この時点ではまだＣＲＣ演算が完了しておらず、したがってエラー信号ＥＲＲのレベルは確定していない。しかしながら、この時点ではまだライトクロック信号ＷＣＬＫ２が非活性状態であることから、セクションＤＢｍａ及びセクションＤＭＢｍａには、ライトデータＤＱ及びデータマスク信号ＤＭは転送されない。
【００５６】
その後、時刻ｔ１４においてエラー信号ＥＲＲのレベルが確定する。したがって、ライトデータＤＱに誤りが含まれている場合には、ラッチ回路Ｌ２０が強制的にリセットされるため、セクションＤＭＢｃ及びＤＭＢｄ上のデータマスク信号ＤＭは、強制的に活性レベルに変化する。
【００５７】
そして、時刻ｔ２１にてライトクロック信号ＷＣＬＫ２が活性化すると、セクションＤＢｍａ及びセクションＤＭＢｍａにライトデータＤＱ及びデータマスク信号ＤＭが転送され、これらの信号がメインアンプ８０に供給される。
【００５８】
このように、本実施形態によるエラーコントロール回路７０では、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答して、ライトデータＤＱ及びデータマスク信号ＤＭをラッチするとともに、ライトクロック信号ＷＣＬＫ２の立ち上がりエッジに応答してこれらの信号をメインアンプ８０に供給している。これにより、データバスＤＢ及びデータマスクバスＤＭＢに挿入すべきラッチ回路の数を図４に示したプロトタイプに比べて半分（７２個）に削減することが可能となる。
【００５９】
また、本実施形態では、エラー信号ＥＲＲのレベルが確定する前にラッチ回路Ｌ２０によるラッチ動作が行われることから、未確定のデータマスク信号ＤＭがバッファ回路ＢＦ２に供給されるが、バッファ回路ＢＦ２はエラー信号ＥＲＲのレベルが確定した後に活性化することから、メインアンプ８０にはレベルの確定したデータマスク信号ＤＭが正しく供給されることになる。
【００６０】
尚、本実施形態では、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してラッチ回路Ｌ１０，Ｌ２０のラッチ動作を行っているが、これに限らず、セクションＤＢａ，ＤＭＢａにパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れた後、ライトクロック信号ＷＣＬＫ２が活性化する前のタイミングで１回だけ活性化する他の信号に同期してラッチ動作を行っても構わない。この場合も、本実施形態と同様の効果を得ることができる。
【００６１】
例えば、ライトクロック信号ＷＣＬＫ１の立ち上がりエッジに応答して、ラッチ回路Ｌ１０，Ｌ２０がラッチ動作するよう構成しても構わない。但し、この場合は、ライトクロック信号ＷＣＬＫ２が活性化した後、次のライトデータＤＱに対応してライトクロック信号ＷＣＬＫ１が活性化するまでの期間（時刻ｔ２１〜ｔ２２）が短くなるため、本実施形態に比べて転送マージンが減少する。
【００６２】
或いは、時刻ｔ１４の前後で活性化する別のタイミング信号を生成し、このタイミング信号に応答してラッチ回路Ｌ１０，Ｌ２０がラッチ動作するよう構成しても構わない。但し、この場合は、当該信号を生成するための信号生成回路が必要となる。
【００６３】
これらの点を考慮すれば、本実施形態のようにライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してラッチ回路Ｌ１０，Ｌ２０がラッチ動作を行うよう構成すれば、回路の追加による面積増加を防止しつつ、転送マージンを十分に確保することが可能となる。
【００６４】
次に、本発明の第２実施形態について説明する。
【００６５】
図９は、本発明の第２の実施形態による半導体装置１０のうちライト動作に関連する部分の主要部を示すブロック図である。
【００６６】
図９に示すように、本実施形態においてはエラーコントロール回路７０からメインアンプ８０にライトクロック信号ＷＣＬＫ１ａが供給されている。後述するように、ライトクロック信号ＷＣＬＫ１ａは、ライトクロック信号ＷＣＬＫ１をエラーコントロール回路７０内でバッファリングすることにより得られるタイミング信号である。
【００６７】
図１０は、本発明の第２の実施形態によるエラーコントロール回路７０の構成を示すブロック図である。
【００６８】
図１０に示すように、本実施形態によるエラーコントロール回路７０は、ラッチ回路Ｌ１０及びマルチプレクサＭＵＸ１が削除されている点において、図７に示したエラーコントロール回路７０と相違している。したがって、データバスＤＢのセクションＤＢａは、バッファ回路ＢＦ１に直接接続されている。本実施形態においては、バッファ回路ＢＦ１がライトクロック信号ＷＣＬＫ１に応答して活性化される。
【００６９】
また、本実施形態によるエラーコントロール回路７０は、ライトクロック信号ＷＣＬＫ１をバッファリングすることによりライトクロック信号ＷＣＬＫ１ａを出力するバッファ回路ＢＦ０を有している。上述の通り、ライトクロック信号ＷＣＬＫ１ａはメインアンプ８０に供給される。その他の点については、図７に示したエラーコントロール回路７０と同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００７０】
かかる構成により、本実施形態によるエラーコントロール回路７０では、データバスＤＢのセクションＤＢａ上のライトデータＤＱがラッチされることなく、そのままバッファ回路ＢＦ１に供給される。一方、データマスク信号ＤＭについては、第１の実施形態と同様、ラッチ回路Ｌ２０によってラッチされた後にバッファ回路ＢＦ２に供給される。そして、バッファ回路ＢＦ１はライトクロック信号ＷＣＬＫ１に同期して活性化し、バッファ回路ＢＦ２はライトクロック信号ＷＣＬＫ２に同期して活性化することから、本実施形態においては、メインアンプ８０にライトデータＤＱとデータマスク信号ＤＭが入力されるタイミングが相違する。
【００７１】
図１１は、本実施形態におけるメインアンプ８０の主要部の構成を示すブロック図である。
【００７２】
図１１に示すように、本実施形態においてはバッファ回路ＢＦ３，ＢＦ４がライトクロック信号ＷＣＬＫ１ａに同期した動作を行い、バッファ回路ＢＦ５，ＢＦ６がライトクロック信号ＷＣＬＫ３に同期した動作を行う。
【００７３】
図１２は、本実施形態によるエラーコントロール回路７０の動作を説明するためのタイミング図である。
【００７４】
図１２に示す例においても、図６及び図８に示した例と同様、時刻ｔ１０〜ｔ１１の期間に１回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力され、時刻ｔ２０〜ｔ２１の期間に２回目のライトデータＤＱ（及びデータマスク信号ＤＭ）がバースト入力されている。
【００７５】
本実施形態においては、時刻ｔ１１にて１回目のバースト入力が完了し、これによりデータバスのセクションＤＢａ及びデータマスクバスのセクションＤＭＢａ上にパラレルなライトデータＤＱ及びデータマスク信号ＤＭが現れた後、時刻ｔ１２において活性化するライトクロック信号ＷＣＬＫ１に同期して、ライトデータＤＱがセクションＤＢｍａに転送される。また、ライトクロック信号ＷＣＬＫ１がバッファ回路ＢＦ０に入力されるため、時刻ｔ１２よりも若干遅れた時刻ｔ１２ａにてライトクロック信号ＷＣＬＫ１ａが活性化する。
【００７６】
図示しないが、データマスク信号ＤＭの転送動作については第１の実施形態と同じであり、ライトクロック信号ＷＣＬＫ１の立ち下がりエッジに応答してセクションＤＭＢａ上のデータマスク信号ＤＭが次のセクションＤＭＢｃに転送される。その後、時刻ｔ１４においてエラー信号ＥＲＲのレベルが確定し、ライトデータＤＱに誤りが含まれている場合には、セクションＤＭＢｃ及びＤＭＢｄ上のデータマスク信号ＤＭが強制的に活性レベルに変化する。
【００７７】
このように、本実施形態によるエラーコントロール回路７０では、ライトクロック信号ＷＣＬＫ１に同期したライトデータＤＱのラッチ動作を省略していることから、ラッチ回路の数を８個にまで削減することが可能となる。これは、データバスＤＢ上におけるライトデータＤＱの転送タイミングと、データマスクバスＤＭＢ上におけるデータマスク信号ＤＭの転送タイミングとを分離することによって実現されている。
【００７８】
図１３は、第２の実施形態の変形例によるエラーコントロール回路７０の構成を示すブロック図である。
【００７９】
図１３に示す変形例では、ライトデータＤＱの転送クロックとして、ライトクロック信号ＷＣＬＫ１の代わりにワンショット信号ＮＳを用いている。このような構成であっても、第２の実施形態と同じ効果を得ることが可能となる。
【００８０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８１】
例えば、上記実施形態では、ＣＲＣ符号を用いてライトデータＤＱを検証しているが、ライトデータＤＱの検証方式についてはこれに限定されるものではない。
【符号の説明】
【００８２】
１０      半導体装置
１１      メモリセルアレイ
１２      ロウデコーダ
１３      カラムデコーダ
１４      センス回路
１５      データコントローラ
１６    ＦＩＦＯ回路
１６ａ，１６ｂ，１６ｃ    シリアルパラレル変換回路
１７      データ入出力回路
１７ａ，１７ｂ    入力バッファ
１８      ストローブ回路
１９      ストローブコントローラ
２１      データ入出力端子
２２，２３    ストローブ端子
２４，２５    クロック端子
２６      クロックイネーブル端子
２７      アドレス端子
２８      コマンド端子
２９      アラート端子
３０，３１    電源端子
３２      データマスク端子
３３      ＯＤＴ端子
４０      クロックジェネレータ
４１      ＤＬＬ回路
４２      モードレジスタ
４３      コマンドデコーダ
４４      コントロールロジック回路
４５      出力回路
４６      電源回路
５０      ロウコントロール回路
５１      アドレスバッファ
５２      リフレッシュカウンタ
６０      カラムコントロール回路
６１      アドレスバッファ
６２      バーストカウンタ
７０      エラーコントロール回路
７１      ワンショットパルス生成回路
８０      メインアンプ
８１      アンプ回路
９０      検証回路
ＢＦ０〜ＢＦ６    バッファ回路
ＢＬ      ビット線
ＤＢ      データバス
ＤＢａ〜ＤＢｄ，ＤＢｍａ    データバスのセクション
ＤＭＢ    データマスクバス
ＤＭＢａ〜ＤＭＢｄ，ＤＭＢｍａ    データマスクバスのセクション
Ｌ１０〜Ｌ１２，Ｌ２０〜Ｌ２２    ラッチ回路
ＭＣ      メモリセル
ＭＵＸ１，ＭＵＸ２    マルチプレクサ
ＳＡ      センスアンプ
ＷＬ      ワード線
【図１】
2014225309.tif 000003
【図２】
2014225309.tif 000004
【図３】
2014225309.tif 000005
【図４】
2014225309.tif 000006
【図５】
2014225309.tif 000007
【図６】
2014225309.tif 000008
【図７】
2014225309.tif 000009
【図８】
2014225309.tif 000010
【図９】
2014225309.tif 000011
【図１０】
2014225309.tif 000012
【図１１】
2014225309.tif 000013
【図１２】
2014225309.tif 000014
【図１３】
2014225309.tif 000015