(57)【要約】【課題】実施形態は、半導体プロセスの加工ばらつきの影響を抑制し、製造歩留りを向上させることが可能な不揮発性記憶装置を提供する。【解決手段】一実施形態によれば、不揮発性記憶装置は、第１方向に延在し、第２方向に並設された複数の第１配線と、前記第１配線のそれぞれの上に並設され、前記第１方向と前記第２方向とを含む平面に交差する第３方向に延在する複数の第２配線と、メモリ膜と、を備える。前記複数の第２配線のそれぞれと、前記第１配線と、の間には、制御素子が設けられる。前記制御素子は、前記第３方向に延在する導電部と、前記導電部の側面に第１絶縁膜を介して向き合う制御電極と、を有する。前記第１配線上において前記第１方向に並設された複数の前記導電部の端には、調整部が設けられる。前記複数の導電部のうちの端に配置された前記導電部と、前記調整部と、の間には、第１外縁電極が設けられる。【選択図】図１
2014225663.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延在する第１配線と、
前記第１配線の上に並設され、前記第１方向に交差する第２方向に延在する複数の第２配線と、
前記第２配線の側面に設けられたメモリ膜と、
前記複数の第２配線のそれぞれと、前記第１配線と、の間に設けられ、前記第２方向に延在する導電部と、前記導電部の側面に第１絶縁膜を介して向き合う制御電極と、を有する制御素子と、
前記第１配線上に設けられ、前記第１方向に配置された前記複数の第２配線の端に位置する第２配線に接続された制御素子に隣接する調整部と、
前記端に位置する第２配線に接続された制御素子と、前記調整部と、の間に設けられた第１外縁電極と、
を備えた不揮発性記憶装置。
【請求項２】
前記第１配線と前記制御電極との間に設けられた第２絶縁膜と、
前記調整部において、前記端に位置する第２配線に接続された前記制御素子の導電部に向き合う側面とは反対側の側面から前記第１方向に延在する前記第１配線の上に設けられ、前記第２絶縁膜よりも薄い第３絶縁膜と、
をさらに備えた請求項１記載の不揮発性記憶装置。
【請求項３】
隣り合う２つの前記導電部の間における前記第１配線と前記制御電極との間隔は、前記端に位置する第２配線に接続された前記制御素子の導電部と、前記調整部と、の間における前記第１配線と前記制御電極との間隔と同じである請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記調整部の前記第１外縁電極とは反対側の側面に設けられた第２外縁電極をさらに備え、
前記調整部は、前記第１方向において前記第１配線の端よりも外側に延在する請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
前記第１配線の周りに設けられた第４絶縁膜をさらに備え、
前記第２外縁電極は、前記第４絶縁膜の上に設けられる請求項４記載の不揮発性記憶装置。
【請求項６】
前記調整部の前記第１外縁電極とは反対側の側面に設けられ、前記第１方向において前記第１配線の端よりも外側に延在する絶縁体と、
前記絶縁体の前記調整部とは反対の側に設けられた第２外縁電極と、
をさらに備えた請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記第１配線の周りに設けられた第４絶縁膜をさらに備え、
前記第２外縁電極は、前記第４絶縁膜の上に設けられる請求項６記載の不揮発性記憶装置。
【請求項８】
第１方向に延在する第１配線と、
前記第１配線の上に並設され、前記第１方向に交差する第２方向に延在する複数の第２配線と、
前記複数の第２配線のそれぞれの側面に設けられたメモリ膜と、
前記複数の第２配線のそれぞれと、前記第１配線と、の間に設けられた制御素子であって、前記第１配線上において前記第１方向に並設され、前記第２方向に延在する導電部と、前記導電部の側面に第１絶縁膜を介して向き合う制御電極と、を含む制御素子と、
前記第１配線上において前記第１方向に並設された複数の前記制御素子のうちの端に位置する制御素子に隣接した調整部と、
前記調整部と、前記端の位置に位置する制御素子の導電部と、の間において、前記制御電極と前記第１配線との間に設けられた第２絶縁膜と、
前記調整部の前記制御素子とは反対の側から前記第１方向に延在する前記第１配線の上に設けられ、前記第２絶縁膜よりも薄い第３絶縁膜と、
を備え、
前記制御電極は、隣り合う２つの導電部の間に設けられ、前記第１絶縁膜を介して前記２つの導電部の両方に向き合い、
前記調整部と、前記端に位置する制御素子と、の間に前記制御電極とは別の制御電極が設けられた不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
抵抗変化膜等をメモリセルに用いた３次元構造の不揮発性記憶装置の開発が進められている。これらの記憶装置の多くは、半導体装置の製造プロセス、所謂半導体プロセスを用いて製造される。そして、半導体プロセスの微細化技術により集積度を向上させ、記憶容量を増大させることができる。しかしながら、半導体プロセスでは、加工ばらつきが発生し、製造歩留りが低下する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１３−１２０６１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、半導体プロセスの加工ばらつきの影響を抑制し、製造歩留りを向上させることが可能な不揮発性記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態によれば、不揮発性記憶装置は、第１方向に延在し、前記第１方向に直交する第２方向に並設された複数の第１配線と、前記第１配線のそれぞれの上に並設され、前記第１方向と前記第２方向とを含む平面に交差する第３方向に延在する複数の第２配線と、メモリ膜と、を備える。前記複数の第２配線のそれぞれと、前記第１配線と、の間には、制御素子が設けられる。前記制御素子は、前記第３方向に延在する導電部と、前記導電部の側面に第１絶縁膜を介して向き合う制御電極と、を有する。前記第１配線上において前記第１方向に並設された複数の前記導電部の端には、調整部が設けられる。前記複数の導電部のうちの端に配置された前記導電部と、前記調整部と、の間には、第１外縁電極が設けられる。  
【図面の簡単な説明】
【０００６】
【図１】第１実施形態に係る不揮発性記憶装置を表す模式断面図の一例。
【図２】第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図の一例。
【図３】第１実施形態の変形例に係る不揮発性記憶装置を模式的に表す断面図の一例。
【図４】第１実施形態に係る不揮発性記憶装置の製造過程を表す模式図の一例。
【図５】図４に続く製造過程を表す模式図の一例。
【図６】図５に続く製造過程を表す模式図の一例。
【図７】図６に続く製造過程を表す模式図の一例。
【図８】図７に続く製造過程を表す模式図の一例。
【図９】図８に続く製造過程を表す模式図の一例。
【図１０】図９に続く製造過程を表す模式図の一例。
【図１１】図１０に続く製造過程を表す模式図の一例。
【図１２】第１実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式断面図の一例。
【図１３】第２実施形態に係る不揮発性記憶装置の製造過程を表す模式図の一例。
【図１４】図１３に続く製造過程を表す模式図の一例。
【図１５】図１４に続く製造過程を表す模式図の一例。
【図１６】図１５に続く製造過程を表す模式図の一例。
【図１７】図１６に続く製造過程を表す模式図の一例。
【図１８】第２実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式図の一例。
【図１９】図１８に続く製造過程を表す模式図の一例。
【図２０】第３実施形態に係る不揮発性記憶装置を表す模式図の一例。
【図２１】比較例に係る不揮発性記憶装置を表す模式断面図の一例。
【発明を実施するための形態】
【０００７】
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
【０００８】
［第１実施形態］
図１は、第１実施形態に係る不揮発性記憶装置を表す模式断面図の一例である。  
図２は、第１実施形態に係る不揮発性記憶装置を模式的に表す斜視図の一例である。なお、図２では、不揮発性記憶装置の構成を見易くするために各構成要素間に設けられる絶縁膜の図示を省略している。
【０００９】
本実施形態に係る不揮発性記憶装置は、例えば、抵抗変化型のメモリセル（ＭＣ）を有し、シリコン基板上に設けられた３次元構造のメモリセルアレイ１を備える。以下の説明では、各図に示すＸ方向（第１方向）、Ｚ方向（第２方向）およびＹ方向（第３方向）を参照して各構成要素の配置および形状を説明する。Ｙ方向は、Ｘ方向に直交し、Ｚ方向は、Ｘ方向およびＹ方向を含むＸ−Ｙ面に交差する。例えば、Ｚ方向は、Ｘ−Ｙ面に対して垂直である。また、Ｚ方向を上方、その反対の−Ｚ方向を下方と表現する場合がある。
【００１０】
メモリセルアレイ１は、Ｘ方向に延在し、Ｙ方向に並設された複数のグローバルビット線１０（第１配線）と、グローバルビット線１０のそれぞれの上に並設され、Ｚ方向に延在する複数のローカルビット線２０（第２配線）と、を備える。そして、隣り合う２つのローカルビット線２０の間に設けられたワード線４０と、ローカルビット線２０とワード線４０との間に設けられたメモリ膜５０と、を備える。各配線間には、例えば、絶縁膜１７が設けられ、それぞれを相互に絶縁する。
【００１１】
ワード線４０は、Ｙ方向に延在する。また、メモリ膜５０は、例えば、抵抗変化膜であり、ローカルビット線２０とワード線４０との間に流れる電流、または、ローカルビット線２０とワード線４０との間に加わる電圧により第１抵抗値から第２抵抗値へ可逆的に変化する。
【００１２】
図１に表すように、ローカルビット線２０のそれぞれと、グローバルビット線１０との間には、制御素子６０が設けられる。制御素子６０は、グローバルビット線１０とローカルビット線２０との間に設けられＺ方向に延在する導電部６５と、導電部６５の側面に絶縁膜６１（第１絶縁膜）を介して向き合う制御電極６３と、を有する。制御素子６０は、ローカルビット線２０の電気的な導通をオンオフ制御する。導電部６５は、半導体、例えば、多結晶シリコンを含む。制御素子６０は、例えば、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）である。例えば、導電部６５は、制御素子６０のチャネルおよびソース／ドレイン領域を含む。
【００１３】
さらに、メモリセルアレイ１は、グローバルビット線１０の上に並設された複数の導電部６５の少なくとも片側（好ましくは両側）にそれぞれ設けられた調整部３０をさらに備える（図１参照）。調整部３０は、複数の導電部６５のうちの近接する端に配置された導電部６５ａからの距離（間隔）が、複数の導電部６５のうちの隣り合う２つの間隔と同じになるように設けられる。調整部３０は、例えば、導電部６５と同じ材料を含む。
【００１４】
ここで、「間隔が同じ」とは、厳密な意味での一致に限定される訳ではなく、例えば、製造過程における加工精度に起因する差を許容する。
【００１５】
図１では、複数の導電部６５の一方の端に設けられた調整部３０が表されているが、図示しない他方の端にも設けられる（以下に示す他の図でも同じ）。また、調整部３０は、導電部６５ａと、それに隣接する部分と、の間の間隔を、隣り合う導電部６５の間隔と同じにするために設けられる。したがって、調整部３０は、その目的のためだけに設けられる専用部分であっても良いし、他の機能を有する部分を兼用させる形態でも良い。なお、Ｘ方向において、調整部３０の幅は、導電部６５の幅よりも大きくすることができる。
【００１６】
さらに、メモリセルアレイ１は、調整部３０と、導電部６５ａと、の間に設けられた外縁電極３３（第１外縁電極）を備える。例えば、外縁電極３３は、調整部３０の導電部６５ａに向き合う側面３０ａに近接して設けられる。調整部３０と外縁電極３３との間には、他の要素、例えば、絶縁膜６１が介在する。調整部３０のローカルビット線２０ａと反対側の側面は、側面３０ｂである。
【００１７】
メモリセルアレイ１は、グローバルビット線１０と制御電極６３との間に設けられた絶縁膜１３（第２絶縁膜）と、調整部３０の外縁電極３３とは反対側に設けられた絶縁膜１５（第３絶縁膜）と、を備える。絶縁膜１５は、調整部３０の側面３０ｂからＸ方向に延在するグローバルビット線１０の上面に設けられる。絶縁膜１５は、Ｚ方向において絶縁膜１３よりも薄く設けられる。
【００１８】
図３は、第１実施形態の変形例に係る不揮発性記憶装置２を表す模式断面図の一例である。この例では、Ｘ方向に隣接する制御素子６０の間で制御電極６３を共有する。導電部６５ａと調整部３０との間では、制御電極６３と、外縁電極３３と、に代えて、１つの制御電極６３が設けられる。制御電極６３は、隣り合う導電部６５の間の空間を埋め込むように形成される。制御電極６３は、絶縁膜６１を介して、導電部６５に向き合う。そして、導電部６５の両側に設けられた制御電極６３に電圧を印加することにより、制御素子６０のオン／オフを制御することができる。この例では、隣り合う導電部６５の間に設けられる制御電極は、１つである。これにより、隣り合う導電部６５の間隔を狭くすることが可能であり、不揮発性記憶装置２は小型化もしくは大容量化に適する。
【００１９】
次に、図４〜図１１を参照して、第１実施形態に係る不揮発性記憶装置の製造方法を説明する。図４（ａ）〜図１１（ｂ）は、第１実施形態に係る不揮発性記憶装置の製造過程を表す模式図の一例である。
【００２０】
図４（ａ）は、Ｙ方向に並設された複数の導電層１１の上面を表す平面図である。図４（ｂ）は、図４（ａ）に示す４Ｂ−４Ｂ線に沿った断面を表している。
【００２１】
図４（ａ）および図４（ｂ）に表すように、導電層１１は、グローバルビット線１０の上に形成される。そして、グローバルビット線１０および導電層１１は、Ｘ方向に延在するストライプ状に形成される。
【００２２】
図４（ｂ）に表すように、グローバルビット線１０は、下地層９の上に設けられる。複数のグローバルビット線１０は、絶縁膜１９を挟んでＹ方向に並んで設けられる。例えば、グローバルビット線１０および絶縁膜１９の上に、導電層１１ａを形成する。そして、導電層１１ａの上にグローバルビット線１０と同じパターンを有するマスク（図示しない）を形成する。このマスクを用いて、例えば、ＲＩＥ（Reactive Ion Etching）法により導電層１１ａをエッチングし、Ｘ方向に延びる溝１２ａを形成する。これにより、導電層１１ａは、Ｘ方向に延び、Ｙ方向に並設される複数の導電層１１に分割される。
【００２３】
下地層９は、例えば、シリコン基板（シリコンウェーハ）の上に設けられた層間絶縁膜である。また、導電層１１ａは、例えば、多結晶シリコン層である。以下の説明では、製造過程における下地層およびその上に形成される構造物をウェーハと表現する場合がある。
【００２４】
図５（ａ）〜図５（ｃ）は、図４に続く製造過程を表す模式図である。図５（ａ）は、導電層１１およびグローバルビット線１０のＸ方向に平行な断面であり、例えば、図５（ｂ）に示す５Ｃ−５Ｃ線に沿った断面図である。図５（ｂ）は、導電層１１の上面を表す平面図であり、図５（ｃ）は、図５（ｂ）に示す５Ｃ−５Ｃ線に沿った断面図である。
【００２５】
図５（ａ）に表すように、導電層１１の上に絶縁膜１２を形成する。絶縁膜１２は、Ｘ方向に延びる溝１２ａを埋め込むように形成される。その後、図５（ｂ）および図５（ｃ）に表すように、絶縁膜１２の上面が導電層１１とほぼ同じ高さになるようにエッチバックする。絶縁膜１２は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いてウェーハ上に形成されたシリコン酸化膜もしくはシリコン窒化膜である。
【００２６】
図６（ａ）および図６（ｂ）は、図５に続く製造過程を表している。図６（ａ）は、ウェーハの上面の上面を表す平面図であり、図６（ｂ）は、図６（ａ）に表す６Ｂ−６Ｂ線に沿った断面図である。以下、図７〜図１１において、各図の（ａ）と（ｂ）の関係は同じである。
【００２７】
図５に示す導電層１１および絶縁膜１９の上にＹ方向に延びるパターンを有するマスク１４を形成する。続いて、例えば、ＲＥＩ法を用いて導電層１１を選択的にエッチングする。これにより、グローバルビット線１０の上に、導電部６５と、調整部３０と、が形成される。すなわち、導電部６５および調整部３０は、導電層１１を分割することにより同時に形成され、同じ材料、例えば、多結晶シリコンを含む。
【００２８】
次に、図７（ａ）に表すように、ウェーハ上に絶縁膜１６を形成する。また、図７（ｂ）に表すように、絶縁膜１６は、隣り合う導電部６５の間、導電部６５と調整部３０との間、および、調整部３０の導電部６５とは反対の側を埋め込む。絶縁膜１６は、例えば、ＣＶＤ法を用いて形成されたシリコン酸化膜もしくはシリコン窒化膜である。
【００２９】
続いて、導電部６５および調整部３０を覆う絶縁膜１６をエッチバックする。この際、マスク１４はエッチングされず、その下に位置する導電部６５、調整部３０および絶縁膜１２を保護する。絶縁膜１２は、Ｙ方向に隣接する導電部６５の間、および、調整部３０の間に残される。
【００３０】
このエッチングでは、例えば、ＲＩＥ法を用いて、マスク１４の上に形成された絶縁膜１６、隣り合う導電部６５の間を埋め込んだ絶縁膜１６の一部、および、調整部３０の導電部６５とは反対側に形成された絶縁膜１６の一部を除去する。
【００３１】
この結果、図８（ａ）および図８（ｂ）に表すように、Ｘ方向において、隣り合う導電部６５の間、および、導電部６５と調整部３０との間には、絶縁膜１３が形成される。また、調整部３０の導電部６５とは反対の側面３０ｂからＸ方向に延在するグローバルビット線１０の上には、絶縁膜１５が形成される。Ｚ方向における絶縁膜１５の厚さＴ２は、絶縁膜１３の厚さＴ１よりも薄い。
【００３２】
ＲＩＥ法の所謂マイクロローディング効果により、絶縁膜１６のエッチングレートは、例えば、開口幅の広い部分において開口幅の狭い部分のよりも速くなる。すなわち、同じウェーハ上であっても、調整部３０の側面３０ｂの側における絶縁膜１６のエッチングレートは、隣り合う導電部６５の間、および、導電部６５と調整部３０との間における絶縁膜１６のエッチングレートよりも速くなる。このため、絶縁膜１５は、絶縁膜１３よりも薄く形成される。
【００３３】
一方、Ｘ方向において隣り合うマスク１４の間隔は、導電部６５の上に形成された部分間、および、導電部６５の上に形成された部分と調整部３０の上に形成された部分との間において同じである。このため、隣り合う導電部６５の間に形成された絶縁膜１３の厚さは、導電部６５と調整部３０との間に形成された絶縁膜１３の厚さと同じになる。
【００３４】
続いて、図８（ｂ）に表すように、導電部６５および調整部３０の表面に絶縁膜６１を形成する。絶縁膜６１は、例えば、ＣＶＤ法により、シリコン酸化膜を絶縁膜１３、導電部６５、マスク１４、調整部３０、及び絶縁膜１５の表面に連続的に形成する。また、絶縁膜６１は、例えば、多結晶シリコンを熱酸化したシリコン酸化膜であっても良い。なお、以下の平面図において、各構成要素を表示するために絶縁膜６１を省略する。
【００３５】
次に、図９（ａ）および図９（ｂ）に表すように、導電部６５の側面に絶縁膜６１を介して制御電極６３を形成する。例えば、絶縁膜１３および絶縁膜１５を形成したウェーハの全面に金属膜、もしくは、不純物等を含有させ導電性を付与した多結晶シリコン膜などの導電体膜を形成する。続いて、異方性エッチングを用いて、導電部６５、調整部３０、絶縁膜１３および１５のそれぞれの上面に形成された導電体膜をエッチングする。
【００３６】
例えば、ＲＩＥ法において、−Ｚ方向のエッチング速度が、Ｘ方向およびＹ方向のエッチング速度よりも速い条件を用いて導電体膜をエッチングし、導電部６５の側面に制御電極６３を残す。この際、調整部３０の両側には、外縁電極３３ａおよび３３ｂがそれぞれ形成される。すなわち、外縁電極３３ａおよび３３ｂは、制御電極６３と同じ材料を含む。
【００３７】
Ｚ方向において、絶縁膜１５は、絶縁膜１３よりも薄く形成されている。したがって、グローバルビット線１０と、調整部３０の側面３０ｂの側に形成された外縁電極３３ｂ（第２外縁電極）と、の間の絶縁耐圧は、グローバルビット線１０と制御電極６３との間の絶縁耐圧よりも小さくなる。このため、グローバルビット線１０と、外縁電極３３ｂと、の間において絶縁破壊が生じる可能性がある。一方、導電部６５と調整部３０との間に形成される絶縁膜１３の厚さは、隣り合う導電部６５の間に形成される絶縁膜１３の厚さと同じである。したがって、側面３０ａの側に形成される外縁電極３３ａと、グローバルビット線１０と、の間の絶縁耐圧は、外縁電極３３ｂとグローバルビット線１０との間の絶縁耐圧よりも高く保持される。そこで、本実施形態では、図１０（ａ）〜図１１（ｂ）に表す過程を通じて外縁電極３３ｂを除去する。
【００３８】
例えば、図１０（ａ）および図１０（ｂ）に表すように、ウェーハ上に開口３９ａを有するマスク３９を形成する。開口３９ａの底面には、外縁電極３３ｂと、外縁電極３３ｂが形成された側の調整部３０の一部と、が露出する。
【００３９】
続いて、外縁電極３３ｂを除去する。例えば、開口３９ａの底面に露出する調整部３０、絶縁膜１２および１５に対して選択性を有し、外縁電極３３ｂに含まれる導電体膜をエッチングする条件を用いて、外縁電極３３ｂを選択的にエッチングすることができる。このエッチングは、例えば、ＲＩＥ法を用いて行うことができる。
【００４０】
その後、マスク１４およびマスク１４の周りに形成された絶縁膜６１を除去する。続いて、マスク１４を除去する。これにより、図１１（ａ）および図１１（ｂ）に表すように、導電部６５の側面に絶縁膜６１を介して向き合う制御電極６３と、導電部６５と調整部３０との間に形成された外縁電極３３を有する構造を得ることができる。
【００４１】
次に、ウェーハの全面に層間絶縁膜を形成し、層間絶縁膜の上にワード線ＷＬとなる導電材料及び層間絶縁膜を交互に積層する（以下、図１参照）。続いて、その積層体を貫通し、導電部６５の上面に連通するホールを形成する。そして、このホールの側面上にメモリ膜５０およびローカルビット線２０を順次形成する。さらに、積層体を加工することによりメモリ膜５０を介してローカルビット線２０に向き合うワード線４０を形成し、メモリセルアレイ１を完成させる。なお、マスク１４は、図１１（ａ）、図１１（ｂ）の工程で除去せず、導電部６５の上面に連通するホールを形成する際に同時に除去することもできる。
【００４２】
次に、図１２を参照して第１実施形態の変形例に係る不揮発性記憶装置の製造方法を説明する。図１２（ａ）〜図１２（ｄ）は、第１実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式断面図の一例である。
【００４３】
図１２（ａ）に表すように、グローバルビット線１０の上に、複数の導電部６５および調整部３０を形成する。Ｘ方向における導電部６５と調整部３０との間の間隔は、導電部６５と隣り合う導電部６５の間隔と同じである。
【００４４】
導電部６５および調整部３０は、例えば、多結晶シリコンを含む。すなわち、導電部６５および調整部３０は、例えば、グローバルビット線１０の上に形成された多結晶シリコン層を分割することにより同時に形成される。また、導電部６５および調整部３０の上には、マスク１４が形成されている。
【００４５】
次に、図１２（ｂ）に表すように、例えば、ＣＶＤ法またはＰＶＤ（Physical Vapor Deposition）法を用いてウェーハの全面に絶縁膜１８を形成する。この場合も、ＣＶＤ装置またはＰＶＤ装置のマイクロローディング効果により、絶縁膜１８の膜厚は不均一になる。例えば、隣り合う導電部６５の間、および、導電部６５と調整部３０との間に形成される絶縁膜１８ａは、調整部３０の側面３０ｂからＸ方向に延在するグローバルビット線１０の上に形成される絶縁膜１８ｂよりも厚くなる。
【００４６】
次に、図１２（ｃ）に表すように、導電部６５および調整部３０の上面に形成された絶縁膜１８を除去する。絶縁膜１８は、例えば、ＲＩＥ法を用いて除去することができる。続いて、導電部６５および調整部３０を覆う絶縁膜６１を形成する。
【００４７】
続いて、図９（ａ）〜図１１（ｂ）に表す製造過程により、導電部６５の側面に制御電極６３を形成する。この場合も、図１２（ｄ）に表すように、調整部３０の側面３０ｂの側に形成される外縁電極３３ｂを除去し、導電部６５と調整部３０との間に外縁電極３３ａを残す。
【００４８】
上記の通り、本実施形態では、グローバルビット線１０の上に並設される導電部６５の両側に調整部３０を設ける。そして、調整部３０と、調整部３０に近接する導電部６５ａとの間隔を、隣り合う導電部６５の間隔と同じにする。これにより、導電部６５と調整部３０との間、および、隣り合う導電部６５の間に形成される絶縁膜の厚さを均一化することができる。さらに、制御電極６３および外縁電極３３ａと同時に形成される外縁電極３３ｂを除去する。これにより、グローバルビット線１０と外縁電極３３ａとの間の絶縁破壊を回避することができる。
【００４９】
このように、本実施形態では、マイクロローディング効果に起因する不均一性の影響を回避し、電極の絶縁破壊を抑制することができる。その結果、不揮発性記憶装置の製造歩留りおよび信頼性を向上させることができる。
【００５０】
また、導電部６５ａと調整部３０との間隔と、隣り合う導電部６５の間隔が異なる場合もある。例えば、導電部６５ａと調整部３０との間に形成される絶縁膜１３は、グローバルビット線１０と制御電極６３との間において絶縁破壊が生じない厚さであれば良い。すなわち、導電部６５ａと調整部３０との間隔は、絶縁膜１３の厚さが絶縁膜１５よりも厚くなり、グローバルビット線１０と制御電極６３との間の絶縁耐圧が十分に高い値を有するように設定される。
【００５１】
［第２実施形態］
図１３（ａ）〜図１７（ｃ）は、第２実施形態に係る不揮発性記憶装置の製造過程を例示する模式図である。各図の（ａ）は、ウェーハの上面側を表す平面図であり、各図の（ｂ）、（ｃ）は、その断面図である。
【００５２】
図１３（ａ）に表すように、複数のグローバルビット線１０はＹ方向に並設される。グローバルビット線１０のそれぞれは、Ｘ方向に延在する。そして、Ｘ−Ｙ平面内においてグローバルビット線１０の周りには、絶縁膜１９（第４絶縁膜）が設けられる。
【００５３】
図１３（ｂ）に表すように、それぞれのグローバルビット線１０の上には、複数の導電部６５と、調整部３０と、が形成される。導電部６５および調整部３０は、例えば、グローバルビット線１０の上に形成された多結晶シリコン層を分割することにより同時に形成される。Ｘ方向において、調整部３０と、調整部３０に近接した導電部６５と、の間隔は、隣り合う導電部６５の間隔と同じである。
【００５４】
次に、図１４（ａ）および図１４（ｂ）に表すように、隣り合う導電部６５の間、および、導電部６５と調整部３０との間に、絶縁膜１３を形成する。同時に、調整部３０の導電部６５とは反対の側面３０ｂからＸ方向に延在するグローバルビット線１０の上に絶縁膜１５を形成する。絶縁膜１３および絶縁膜１５は、図７（ａ）〜図８（ｂ）に表す製造過程と同じ方法を用いて形成される。絶縁膜１５は、マイクロローディング効果により絶縁膜１３よりも薄く形成される。
【００５５】
次に、図１５（ａ）および図１５（ｂ）に表すように、隣り合う導電部６５の間、導電部６５と調整部３０との間、および、調整部３０の導電部６５とは反対の側を埋め込む絶縁膜７１を形成する。絶縁膜７１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いてウェーハ上に形成されたシリコン酸化膜もしくはシリコン窒化膜である。そして、絶縁膜７１のマスク１４よりも上に形成された部分を除去する。
【００５６】
次に、図１６（ａ）および図１６（ｂ）に表すように、隣り合う導電部６５の間、導電部６５と調整部３０との間の絶縁膜７１を選択的にエッチングし、調整部３０の側面３０ｂに接する絶縁体７３を形成する。絶縁体７３の調整部３０とは反対側の側面７３ｂは、グローバルビット線１０のＸ方向の端１０ａよりも外側に延在する。なお、隣り合う導電部６５、および、導電部６５と調整部３０との間に絶縁膜７１が一部残っていても良い。
【００５７】
次に、図１７（ａ）および図１７（ｂ）に表すように、導電部６５、調整部３０および絶縁体７３を覆う絶縁膜６１を形成する。絶縁膜６１は、例えば、ＣＶＤ法により、シリコン酸化膜を絶縁膜１３、導電部６５、マスク１４、調整部３０、絶縁膜１５および絶縁体７３の表面に連続的に形成する。また、絶縁膜６１は、例えば、多結晶シリコンを熱酸化したシリコン酸化膜であっても良い。
【００５８】
続いて、導電部６５の両側に絶縁膜６１を介して制御電極６３を形成する。同時に、外縁電極３３ａが調整部３０の側面３０ａに近接して形成され、外縁電極３３ｂが絶縁体７３の側面７３ｂに近接して形成される。
【００５９】
図１７（ｂ）に表すように、絶縁体７３の側面７３ｂは、グローバルビット線１０のＸ方向の端１０ａの外側に位置する。すなわち、外縁電極３３ｂは、絶縁膜１５を介して絶縁膜１９の上に形成される。外縁電極３３ｂは、グローバルビット線１０の直上に位置しないと言うことができる。これにより、グローバルビット線１０と外縁電極３３ｂとの間の絶縁耐圧を向上させることができる。したがって、本実施形態では、外縁電極３３ｂを残すことができる。
次に、上記のメモリセルアレイを形成する工程を実施し、図１７（ｃ）に示す不揮発性記憶装置を完成させる。
【００６０】
図１８（ａ）〜図１９（ｃ）は、第２実施形態の変形例に係る不揮発性記憶装置の製造過程を表す模式図である。各図の（ａ）は、ウェーハの上面側を表す平面図であり、各図の（ｂ）、（ｃ）は、その断面図である。
【００６１】
図１８（ａ）および図１８（ｂ）に表すように、隣り合う導電部６５の間、および、導電部６５と調整部３５との間に、絶縁膜１３を形成する。また、調整部３５の導電部６５とは反対側に絶縁膜１５が形成される。
【００６２】
この例でも、調整部３５と、調整部３５に近接した導電部６５と、の間隔は、隣り合う導電部６５の間隔と同じに形成される。そして、調整部３５は、導電部６５に向き合う側面３５ａからグローバルビット線１０のＸ方向の端１０ａを超えて延在するように形成される。したがって、調整部３５の側面３５ｂは、絶縁膜１９の上に位置する。絶縁膜１５は、絶縁膜１９の上に形成される。絶縁膜１５は、マイクロローディング効果により絶縁膜１３よりも薄く形成される。
【００６３】
次に、図１９（ａ）および図１９（ｂ）に表すように、導電部６５および調整部３５を覆う絶縁膜６１を形成する。続いて、導電部６５の側面に絶縁膜６１を介して制御電極６３を形成する。制御電極６３と同時に、調整部３５の側面３５ａに近接した外縁電極３３ａ、および、側面３５ｂに近接した外縁電極３３ｂが形成される。
【００６４】
調整部３５の側面３５ｂは、グローバルビット線１０のＸ方向の端１０ａの外側に位置する。そして、外縁電極３３ｂは、絶縁膜１５を介して絶縁膜１９の上に形成される。外縁電極３３ｂは、グローバルビット線１０の直上に位置しないと言うことができる。これにより、グローバルビット線１０と外縁電極３３ｂとの間の絶縁耐圧を向上させることができる。したがって、外縁電極３３ｂを残すことができる。
次に、上記のメモリセルアレイを形成する工程を実施し、図１９（ｃ）に示す不揮発性記憶装置を完成させる。
【００６５】
［第３実施形態］
図２０（ａ）〜図２０（ｃ）は、第３実施形態に係る不揮発性記憶装置を表す模式図の一例である。図２０（ａ）は、ウェーハの上面側を表す平面図であり、図２０（ｂ）は、図２０（ａ）に示す２０Ｂ−２０Ｂ線に沿った断面を表す模式図の一例である。図２０（ｃ）は、  図２０（ａ）に示す２０Ｃ−２０Ｃ線に沿った断面を表す模式図の一例である。また、図２１は、第３実施形態の比較例に係る不揮発性記憶装置を表す模式図の一例であり、図２０（ａ）に示す２０Ｃ−２０Ｃ線に沿った断面に相当する模式図である。
【００６６】
図２０（ａ）〜図２０（ｃ）に表すように、Ｙ方向に並んだグローバルビット線１０の一方の端において、制御配線８１がグローバルビット線１０に並設される。そして、Ｙ方向に延在する制御電極６３は、制御配線８１に電気的に接続される。
【００６７】
Ｘ方向において隣り合う２つの導電部６５の間には、絶縁膜１３が設けられる。また、Ｙ方向に並んだ複数の導電部６５の端に位置する導電部６５の外側（引き出し領域）には、絶縁膜１５が形成される。絶縁膜１５は、マイクロローディング効果により絶縁膜１３よりも薄く設けられる。ここで、引き出し領域は、制御電極６３を、コンタクトを用いて下層配線に引き出す領域である。また、Ｙ方向に並んだ複数の導電部６５の間隔が広くなる部分であり、膜厚が絶縁膜１３よりも薄い絶縁膜１５が形成される領域であるとも言える。すなわち、引き出し領域に導電部６５が配置されていても、導電部６５の間隔が広く膜厚が絶縁膜１３よりも薄い絶縁膜１５が形成されていれば良い。また、グローバルビット線１０が配置された領域を配線領域とする。
【００６８】
図２０（ｂ）および図２０（ｃ）に表すように、制御配線８１は、例えば、グローバルビット線１０よりも下層に設けられる層間配線である。そして、引き出し領域において、制御配線８１と、Ｘ方向に延在する制御電極６３ａの端と、を電気的に接続するコンタクトプラグ８５が設けられる。コンタクトプラグ８５は、絶縁膜１５および絶縁膜１９を−Ｚ方向に貫通し、制御電極６３ａと制御配線８１とを電気的に接続する。
【００６９】
また、コンタクトプラグ８５は、制御電極６３ａの端において、制御電極６３ａの上面及び側面と接する。その結果、コンタクトプラグ８５と制御電極６３ａの接触抵抗を下げることができる。
【００７０】
例えば、図２１に表すように、制御配線８１とグローバルビット線１０とを同じ階層に設けた構造では、制御電極６３と制御配線８１との間には絶縁膜１５しか介在しない。このため、制御配線８１と、制御配線８１に電気的に接続されない制御電極６３ｂと、の間の絶縁耐圧は、絶縁膜１５のみに依存する。したがって、マイクロローディング効果により絶縁膜１５が絶縁膜１３よりも薄く形成された場合、制御配線８１と制御電極６３ｂとの間において絶縁破壊が生じる可能性がある。すなわち、配線領域には絶縁膜１３が配置され、引き出し領域には膜厚が絶縁膜１３よりも薄い絶縁膜１５が配置されているといえる。
【００７１】
そこで、本実施形態では、制御配線８１をグローバルビット線１０よりも下層の配線とし、制御電極６３と制御配線８１との間の絶縁耐圧を向上させる。言い換えれば、引き出し領域において、制御電極６３の下方にはグローバルビット線１０と同じ階層に配線を設けないようにする。これにより、不揮発性記憶装置の製造歩留りおよび信頼性を向上させることができる。
【００７２】
なお、本実施形態においても、第１および第２実施形態と同じようにＸ方向に並んだ導電部６５の両側に調整部３０を設ける。これにより、マイクロローディング効果により生じるグローバルビット線１０と制御電極６３との間の絶縁耐圧の低下を抑制することができる。
【００７３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００７４】
（付記１）  
第１方向に延在する複数の第１配線と、
前記第１配線の上に並設され、前記第１方向に交差する第２方向に延在する複数の第２配線と、
前記第２配線の側面に設けられたメモリ膜と、
前記複数の第２配線のそれぞれと、前記第１配線と、の間に設けられ、前記第２方向に延在する導電部と、前記導電部の側面に第１絶縁膜を介して向き合い、前記第１方向および前記第２方向を含む平面に垂直な第３方向に延在する制御電極と、を有する制御素子と、
前記第１配線よりも下方の配線レベルに設けられた制御配線と、
を備え、
前記制御電極は、前記第３方向の端において前記制御配線に電気的に接続された不揮発性記憶装置。
（付記２）  
前記制御電極と前記制御配線とを接続するコンタクトプラグをさらに備え、
前記コンタクトプラグは、前記制御電極の上面及び側面と接する付記１に記載の不揮発性記憶装置。
（付記３）  
前記第１配線が配置される領域を配線領域とし、前記制御配線が配置される領域を引き出し領域とし、第１配線の上面が位置する平面を第１平面とした時、
前記引き出し領域における前記制御電極の下面と第１平面までの距離は、前記配線領域における前記制御電極と前記第１平面までの距離よりも短い付記１に記載の不揮発性記憶装置。
【符号の説明】
【００７５】
１・・・メモリセルアレイ、  ２・・・不揮発性記憶装置、  ９・・・下地層、  １０・・・グローバルビット線、  １０ａ・・・端、  １１、１１ａ・・・導電層、  １２、１３、１５、１６、１７、１８、１８ａ、１８ｂ、１９、６１、７１・・・絶縁膜、  １２ａ・・・溝、  １４、３９・・・マスク、  ２０、２０ａ・・・ローカルビット線、  ３０、３５・・・調整部、  ３０ａ、３０ｂ、７３ｂ・・・側面、  ３３、３３ａ、３３ｂ、３５ａ、３５ｂ・・・外縁電極、  ３９ａ・・・開口、  ４０・・・ワード線、  ５０・・・メモリ膜、  ６０・・・制御素子、  ６３、６３ａ、６３ｂ・・・制御電極、  ６５、６５ａ・・・導電部、  ７３・・・絶縁体、  ８１・・・制御配線、  ８５・・・コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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