(57)【要約】【課題】低消費電力であって、出力レベルの電圧降下を抑制することができる表示装置、及びこの表示装置に用いられるメモリ回路を提供する。【解決手段】本発明の一態様による表示装置は、マトリクス上に配置された複数の表示画素と、複数の表示画素が配列する行に沿って延びる複数の走査線又は補助容量線と、複数の表示画素が配列する列に沿って延びる複数の信号線と、走査線又は補助容量線を駆動する駆動回路と、駆動回路からの２値レベルの駆動信号を所定期間保持して出力する複数のメモリ回路と、を備え、メモリ回路は、複数のトランジスタを用いたメモリ回路として構成されて入力される駆動信号を保持するとともに、保持した信号電圧がトランジスタのオフリークにより降下することを防止するための機能、及びトランジスタを完全にオン状態とする機能を備える。【選択図】図４
2014085647.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の表示画素と、
前記複数の表示画素が配列する行に沿って延びる複数の走査線又は補助容量線と、
前記複数の表示画素が配列する列に沿って延びる複数の信号線と、
前記走査線又は前記補助容量線を駆動する駆動回路と、
前記駆動回路からの２値レベルの駆動信号を所定期間保持して出力する複数のメモリ回路と、を備え、
前記メモリ回路は、
第１電極に第１電源電圧が印加され、制御電極及び第２電極を備える第１トランジスタ回路と、
第１電極が前記第１トランジスタ回路の第２電極に接続され、第２電極に第２電源電圧が印加され、制御電極を備える第２トランジスタ回路と、
制御電極に前記第１電源電圧が印加され、第１電極が前記第１トランジスタ回路の第２電極に接続され、第２電極が前記第１トランジスタ回路の制御電極に接続された第３トランジスタ回路と、
前記第１トランジスタの制御電極と、第１クロック信号のクロック電圧が印加される第１クロック信号電極との間に形成される第１の容量素子と、
第１電極に前記第１電源電圧が印加され、第２電極が前記第２トランジスタ回路の制御電極に接続され、制御電極を備えた第４トランジスタ回路と、
制御電極が、前記第１トランジスタの第２電極に接続され、第１電極が前記第２トランジスタ回路の制御電極に接続され、第２電極に前記第２電源電圧が印加される第５トランジスタ回路と、
制御電極に前記第１電源電圧が印加され、第１電極が前記第２トランジスタ回路の制御電極に接続され、第２電極が前記第４トランジスタ回路の制御電極に接続された第６トランジスタ回路と、
前記第４トランジスタの制御電極と、第２クロック信号のクロック電圧が印加される第２クロック信号電極との間に形成される第２の容量素子と、を備える表示装置。
【請求項２】
前記メモリ回路は、
制御電極が、前記第１トランジスタの第２電極に接続され、第１電極に前記第１電源電圧が印加され、第２電極が前記第１トランジスタの制御電極に接続された第７トランジスタ回路と、
制御電極が、前記第２トランジスタの制御電極に接続され、第１電極に前記第１電源電圧が印加され、第２電極が前記第４トランジスタの制御電極に接続された第８トランジスタ回路と、を更に備える請求項１記載の表示装置。
【請求項３】
前記第１乃至第８トランジスタ回路は、ＮＭＯＳトランジスタ、あるいは、ＰＭＯＳトランジスタのいずれか一方のみで構成されている請求項１又は２に記載の表示装置。
【請求項４】
前記第２トランジスタ回路の制御電極には前記駆動信号の一方のレベルのクロック信号が入力され、
前記第５トランジスタ回路の制御電極には前記駆動信号の他方のレベルのクロック信号が入力され、
前記第１及び第２クロック信号電極には、それぞれ前記第１及び第２電源電圧に閾値電圧Ｖｔｈを加えた電圧よりも大きいクロック電圧が印加され、
前記第４トランジスタ回路の第２電極からは保持された前記第１電源電圧又は第２電源電圧のいずれか１方の電圧が出力され、
前記第１トランジスタ回路の第２電極からは保持された前記第１電源電圧又は第２電源電圧のいずれか他方の電圧が出力される、請求項１乃至３のいずれか１項に記載の表示装置。
【請求項５】
前記第１及び第２クロック信号のクロック周期は、それぞれ第１及び第４トランジスタ回路の制御電極の電圧が電圧降下を生じない範囲の値である、請求項４に記載の表示装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の表示装置に設けられる前記メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置及びメモリ回路に関する。
【背景技術】
【０００２】
携帯電話端末やパーソナルコンピュータ等の電子機器に搭載される表示装置として、液晶表示装置等が広く使用されている。
【０００３】
例えば液晶表示装置は、互いに対向して配置された一対の基板と、この一対の基板間に挟持された液晶層と、マトリクス状に配置された複数の表示画素からなる表示部と、複数の表示画素を駆動する駆動回路と、を備えている。
【０００４】
一対の基板の一方には、各表示画素に対応するようにマトリクス状に画素電極が配置されている。一対の基板の他方には、複数の画素電極と対向するように対向電極が配置されている。液晶層に含まれる液晶分子は、画素電極に印加される電圧と対向電極に印加される電圧とによって、液晶分子の配向状態が制御される。
【０００５】
液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定され、その結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。これを防止するために、液晶表示装置においては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、対向電極に印加する電圧を基準にして、画素電極に印加する電圧を一定時間毎に正電圧側および負電圧側に変化させるようにしている。
【０００６】
このように液晶層に交流電圧を印加する駆動方法として、画素スイッチがオフ（非導通状態）されている期間に、補助容量線の電圧を制御し、信号線に供給する信号電位の変化量より、画素電極電位の変化量を大きくする容量結合（ＣＣ：Capacity Coupling）駆動方式が提案されている（例えば特許文献１参照）。
【０００７】
容量結合駆動方式を採用する液晶表示装置において、補助容量線を駆動するための駆動回路をＣＭＯＳ回路で構成すると、製造プロセスが増加することがあった。従来、製造プロセスを増加させないために、補助容量線を駆動するための駆動回路をＰＭＯＳあるいはＮＭＯＳのいずれか一方のトランジスタ回路で構成する技術が提案されている（例えば特許文献２参照）
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−１７３２４４号公報
【特許文献２】特開２０１１−１５０２６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献２に示される補助容量線駆動回路の構成を図１３に示す。図１３に示す補助容量線駆動回路は、トランジスタとして、ＮＭＯＳトランジスタを使用したものである。図１３において、ＶＳＲｎ＋１は走査線駆動回路から出力されるｎ＋１番目の走査線選択信号であり、Ｍ及びＭＢは交流化信号である。また、ＶＣＳＨは、補助容量線に供給させる正極性の共通信号であり、ＶＣＳＬは、補助容量線に接続させる負極性の共通電圧である。
【００１０】
走査線選択信号（ＶＳＲｎ＋１）がＨｉｇｈレベルで、交流化信号（Ｍ）がＨｉｇｈレベル、交流化信号（ＭＢ）がＬｏｗレベルの時に、ノード（ＮＤ１）がＨｉｇｈレベル、ノード（ＮＤ２）がＬｏｗレベルとなり、出力（Ｃｓｎ）として、正極性の共通電圧（ＶＣＳＨ）が出力される。
【００１１】
また、走査線選択信号（ＶＳＲｎ＋１）がＨｉｇｈレベルで、交流化信号（Ｍ）がＬｏｗレベル、交流化信号（ＭＢ）がＨｉｇｈレベルの時に、ノード（ＮＤ１）がＬｏｗレベル、ノード（ＮＤ２）がＨｉｇｈレベルとなり、出力（Ｃｓｎ）として、負極性の共通電圧（ＶＣＳＬ）が出力される。
【００１２】
図１３において、補助容量線Ｃｓｎに印加する共通電圧の交流化を可能にするためには、トランジスタ（Ｔｒ９）及びトランジスタ（Ｔｒ１０）がＯＦＦした後にも、ノード（ＮＤ１）及びノード（ＮＤ２）の電位を変化させずに、一方をＨｉｇｈレベルに、もう片一方をＬｏｗレベルに保持する必要があり、共通電圧を出力するトランジスタ（Ｔｒ１１、あるいはＴｒ１２）を１フレーム期間継続してＯＮ状態とする必要がある。そのため、Ｔｒ１、２、４、５で構成されるメモリ回路が設けられている。
【００１３】
図１３に示すように、メモリ回路は、２つのＮＭＯＳインバータ（Ｔｒ１，２で構成されるインバータ及びＴｒ４，５で構成されるインバータ）の入出力端子が互いにたすきがけに接続された形となっている。インバータの基準電圧（ＶＤＤ及びＶＳＳ）は、交流化信号（Ｍ、ＭＢ）のＨｉｇｈレベル及びＬｏｗレベルに相当する電圧とされる。このようにメモリ回路を接続することにより、ノード（ＮＤ１、ＮＤ２）はＴｒ９，Ｔｒ１０がＯＦＦしている期間も、フローティング状態となることなく、Ｈｉｇｈレベル、Ｌｏｗレベルを保持することができるため、Ｔｒ１１、Ｔｒ１２のＯＮ／ＯＦＦを安定化し、出力（Ｃｓｎ）の電位を安定化することができる。
【００１４】
しかしながら、図１３の回路構成においては、２つのＮＭＯＳインバータのうちＴｒ２、Ｔｒ５の制御電極に入力される電圧がＨｉｇｈレベルのインバータにおいて、インバータを構成する２つのトランジスタが両方ＯＮ状態となり、ＶＤＤ→Ｔｒ１（Ｔｒ４）→Ｔｒ２（Ｔｒ５）→ＶＳＳの経路で貫通電流が発生し、消費電力が大きくなるという問題が発生する。
【００１５】
また、図１３のメモリ回路においては、ノードＮＤ１へのＨｉｇｈレベルの書き込みは、ＮＭＯＳトランジスタＴｒ４、Ｔｒ９を介して行われ、ノードＮＤ２へのＨｉｇｈレベルの書き込みは、ＮＭＯＳトランジスタＴｒ１、Ｔｒ１０を介して行われる。そのため、Ｖｔｈ降下が生じ、Ｈｉｇｈレベルが完全にＶＤＤ電位まで上昇せず、Ｔｒ１１、Ｔｒ１２を介しての出力（Ｃｓｎ）の書き込み特性が劣化してしまう可能性も生じる。
【００１６】
図１４は、特許文献２に示される別の形態の補助容量線駆動回路の構成である。
【００１７】
図１４の回路は、図３に示す１つのＮＭＯＳインバータを構成する２つのトランジスタのうち、ＶＤＤに接続されるトランジスタを抵抗に置き換えたものである。
【００１８】
この構成においても、２つのＮＭＯＳインバータのうちＴｒ２、Ｔｒ５の制御電極に入力される電圧がＨｉｇｈレベルであるインバータにおいて、ＶＤＤ→Ｒ１（Ｒ２）→Ｔｒ２（Ｔｒ５）→ＶＳＳの経路で貫通電流が発生し、消費電力が大きくなるという問題が発生する。
【００１９】
図１５は、消費電力の増加を抑えるために、ノード（ＮＤ１、ＮＤ２）に保持容量（Ｃ３、Ｃ４）を接続することで、ノード（ＮＤ１、ＮＤ２）の電圧を安定化した回路である。
【００２０】
図１５の回路においては、図１３、図１４の回路のような貫通電流が発生しないため、消費電力は小さく抑えることが出来る。しかし、ノード（ＮＤ１、ＮＤ２）のＨｉｇｈレベルをフローティング状態にして動作させるため、トランジスタのＯＦＦ時に流れるオフリーク電流が問題となる。トランジスタに過大なオフリーク電流が流れると、ノード（ＮＤ１、ＮＤ２）の電位が変動し、トランジスタ（Ｔｒ１１、Ｔｒ１２）のＯＮ、ＯＦＦを正常に制御できなくなる。
【００２１】
また、トランジスタに過大なオフリークが流れても、ノード（ＮＤ１、ＮＤ２）の電位変動が少なくなるように、保持容量（Ｃ３、Ｃ４）の値を大きくすると、容量面積分だけ、回路額縁幅が大きくなり、液晶表示モジュールの外形が大きくなる。それに留まらず、トランジスタ（Ｔｒ９、Ｔｒ１０）からノード（ＮＤ１、ＮＤ２）への電位の書き込みが、走査線選択信号（ＶＳＲｎ＋１）がＨｉｇｈレベルの期間中に終了しない、書き込み不足の問題も発生することになり、これもまた、トランジスタ（Ｔｒ１１、Ｔｒ１２）のＯＮ、ＯＦＦを正常に制御できなくなる原因となる。
【００２２】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、低消費電力であって、出力レベルの電圧降下を抑制することができる表示装置、及びこの表示装置に用いられるメモリ回路を提供することにある。
【課題を解決するための手段】
【００２３】
本発明の一態様による表示装置は、マトリクス上に配置された複数の表示画素と、前記複数の表示画素が配列する行に沿って延びる複数の走査線又は補助容量線と、前記複数の表示画素が配列する列に沿って延びる複数の信号線と、前記走査線又は前記補助容量線を駆動する駆動回路と、前記駆動回路からの２値レベルの駆動信号を所定期間保持して出力する複数のメモリ回路と、を備え、前記メモリ回路は、第１電極に第１電源電圧が印加され、制御電極及び第２電極を備える第１トランジスタ回路と、第１電極が前記第１トランジスタ回路の第２電極に接続され、第２電極に第２電源電圧が印加され、制御電極を備える第２トランジスタ回路と、制御電極に前記第１電源電圧が印加され、第１電極が前記第１トランジスタ回路の第２電極に接続され、第２電極が前記第１トランジスタ回路の制御電極に接続された第３トランジスタ回路と、前記第１トランジスタの制御電極と、第１クロック信号のクロック電圧が印加される第１クロック信号電極との間に形成される第１の容量素子と、第１電極に前記第１電源電圧が印加され、第２電極が前記第２トランジスタ回路の制御電極に接続され、制御電極を備えた第４トランジスタ回路と、制御電極が、前記第１トランジスタの第２電極に接続され、第１電極が前記第２トランジスタ回路の制御電極に接続され、第２電極に前記第２電源電圧が印加される第５トランジスタ回路と、制御電極に前記第１電源電圧が印加され、第１電極が前記第２トランジスタ回路の制御電極に接続され、第２電極が前記第４トランジスタ回路の制御電極に接続された第６トランジスタ回路と、前記第４トランジスタの制御電極と、第２クロック信号のクロック電圧が印加される第２クロック信号電極との間に形成される第２の容量素子と、を備える表示装置である。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係わる表示装置の一構成例を概略的に示す図である。
【図２】本発明の一実施形態に係わる表示装置の画素電位のタイミングチャートである。
【図３】本発明の一実施形態に係わる表示装置の走査線および補助容量線を駆動する駆動回路の一構成例を説明するための図である。
【図４】本発明の第１実施形態に係わる表示装置の補助容量線駆動回路の一構成例を説明するための図である。
【図５】従来の表示装置の駆動方法を説明するためのタイミングチャートである。
【図６】従来の表示装置の駆動方法による貫通電流を説明するための図である。
【図７】本発明の第１及び第２実施形態に係わる表示装置の駆動方法を説明するためのタイミングチャートである。
【図８】本発明の第１及び第２実施形態に係わる表示装置の駆動方法による貫通電流を説明するための図である。
【図９】本発明の第２実施形態に係わる表示装置の補助容量線駆動回路の一構成例を説明するための図である。
【図１０】本発明の第３実施形態に係わる表示装置のシフトレジスタ回路の一構成例を説明するための図である。
【図１１】本発明の第３実施形態に係わる表示装置のシフトレジスタ回路の一構成例を概略的に示す図である。
【図１２】本発明の第３実施形態に係わる表示装置の駆動方法を説明するためのタイミングチャートである。
【図１３】従来の補助容量線駆動回路の回路図である。
【図１４】従来の補助容量線駆動回路の回路図である。
【図１５】従来の補助容量線駆動回路の回路図である。
【発明を実施するための形態】
【００２５】
[第１の実施の形態]
以下、本発明の第１実施形態に係わる表示装置について、図面を参照して説明する。本実施形態に係わる表示装置は、互いに対向する一対の基板と、この一対の基板間に狭持された液晶層ＬＱと、を備えた液晶表示装置である。
【００２６】
図１は、本発明の一実施形態に係わる表示装置の一構成例を概略的に示す図である。
【００２７】
図１に示すように、本実施例のアクティブマトリクス型液晶表示装置は、アレイ基板ＳＢ１と、アレイ基板ＳＢ１と対向するように配置された対向基板（図示せず）と、アレイ基板ＳＢ１と対向基板との間に狭持された液晶層ＬＱと、マトリクス状に配置された複数の表示画素ＰＸから成る表示部ＤＹＰと、を備えている。
【００２８】
アレイ基板ＳＢ１は、各表示画素ＰＸに対応するようにマトリクス状に配置された画素電極ＰＥと、画素電極ＰＥの配列する行に沿って延びる複数の走査線Ｇ（Ｇ１，Ｇ２、・・・Ｇｎ）および補助容量線Ｃｓ（Ｃｓ１，Ｃｓ２、・・・Ｃｓｎ）と、画素電極ＰＥの配列する列に沿って延びる複数の信号線Ｓ（Ｓ１，Ｓ２，・・・Ｓｍ）と、複数の走査線Ｇと複数の信号線Ｓとが交差する位置近傍に配置された画素スイッチＴ（Ｔ１１〜Ｔｎｍ）と、複数の走査線Ｇおよび補助容量線Ｃｓを駆動する垂直駆動回路ＶＤと、複数の信号線Ｓを駆動する水平駆動回路ＨＤと、を備えている。対向基板は、複数の画素電極ＰＥと対向するように配置された対向電極を備えている。
【００２９】
画素スイッチＴは、例えば薄膜トランジスタである。画素スイッチＴの制御電極は、対応する走査線Ｇと電気的に接続されている。画素スイッチＴのソース電極は、対応する信号線Ｓと電気的に接続されている。画素スイッチＴのドレイン電極は、対応する画素電極ＰＥと電気的に接続されている。
【００３０】
図２は、本発明の一実施形態に係わる表示装置の画素電位のタイミングチャートである。
【００３１】
垂直駆動回路ＶＤは、図２に示すように、複数の走査線Ｇに供給するゲート電圧Ｖｇを所定のタイミングで順次ハイレベルとして複数の走査線Ｇを順次駆動する。走査線Ｇが駆動されると、画素スイッチＴのソース電極とドレイン電極との間が導通する。水平駆動回路ＨＤは、複数の信号線Ｓのそれぞれに対応する映像信号を供給する。信号線Ｓに供給された映像信号は、画素スイッチＴを介して画素電極ＰＥに供給される。対向電極には、図示しない対向電極駆動回路から対向電極電圧Ｖｃｏｍが供給される。複数の表示画素ＰＸのそれぞれには、画素電極ＰＥの画素電極電位Ｖｐｉｘと、対向電極の対向電極電位Ｖｃｏｍにより液晶容量Ｃｌｃ（Ｃｌｃ１１〜Ｃｌｃｎｍ）が形成される。
【００３２】
垂直駆動回路ＶＤは、走査線Ｇを駆動した後に、同じ複数の表示画素ＰＸの行に対応する補助容量線Ｃｓを駆動して、補助容量線Ｃｓの電位ＶＣｓを上昇させる。図２に示すように、補助容量線Ｃｓには、対向電極電位Ｖｃｏｍに対する画素電極電位Ｖｐｉｘの極性の方向に補助容量線Ｃｓの電位ＶＣｓが変化するように電圧が供給される。補助容量Ｃ（Ｃ１１〜Ｃｎｍ）が、補助容量線Ｃｓの電位と画素電極電位Ｖｐｉｘとにより形成され、液晶容量Ｃｌｃに結合される。
【００３３】
また、続く１フレーム期間においては、画素電極ＰＥに負極性の映像信号が供給される。この１フレーム期間では、垂直駆動回路ＶＤは、走査線Ｇを駆動した後に、補助容量線Ｃｓの電位ＶＣｓを降下させることにより、画素電極電位Ｖｐｉｘを引き下げている。
【００３４】
従って、図２に示すように、補助容量線Ｃｓの電位を変化させることによって、画素電極電位Ｖｐｉｘの振幅は、信号線Ｓに供給される映像信号の振幅８１よりも大きくなる。このようにして、画素電極ＰＥに印加される画素電極電位Ｖｐｉｘの振幅を信号線Ｓに印加される映像信号の振幅８１より大きくすることによって、液晶表示装置の低消費電力化を実現している。
【００３５】
図３は、本発明の一実施形態に係わる表示装置の走査線および補助容量線を駆動する駆動回路の一構成例を説明するための図である。
【００３６】
垂直駆動回路ＶＤは、図３に示すように、複数の走査線駆動回路（シフトレジスタ回路）ＳＲ１〜ＳＲｎ＋１と、複数の補助容量線駆動回路ＣＡ１〜ＣＡｎとを備えている。走査線駆動回路ＳＲ１〜ＳＲｎのそれぞれには、走査線Ｇ１〜Ｇｎが電気的に接続されている。走査線駆動回路ＳＲ２〜ＳＲｎ＋１の出力信号は、補助容量線駆動回路ＣＡ１〜ＣＡｎにも供給されている。
【００３７】
走査線駆動回路ＳＲ１には、図示しないコントローラから水平同期信号が供給される。走査線駆動回路ＳＲ１は、水平同期信号のパルスが供給された次のタイミングで、走査線Ｇ１を駆動するとともに、走査線駆動回路ＳＲ２に同期パルスを供給する。走査線駆動回路ＳＲ２は、走査線駆動回路ＳＲ１から同期パルスが供給された次のタイミングで、走査線Ｇ２を駆動するとともに、走査線駆動回路ＳＲ３に同期パルスを供給する。以下、同様に、走査線駆動回路ＳＲ３〜ＳＲｎに同期パルスが供給され、順次走査線Ｇ３〜Ｇｎが駆動される。上記のように走査線駆動回路ＳＲ１〜ＳＲｎから、順次走査線Ｇ１〜Ｇｎを駆動する走査線選択信号が出力される。
【００３８】
複数の走査線Ｇ１〜Ｇｎが順次駆動されると同時に、走査線駆動回路ＳＲ２〜ＳＲｎから出力される走査線Ｇ１〜Ｇｎの走査線選択信号が、補助容量線駆動回路ＣＡ１〜ＣＡｎ−１にも供給される。走査線駆動回路ＳＲｎ＋１の出力信号は補助容量線駆動回路ＣＡｎにのみ供給される。
【００３９】
図４は、本発明の第１実施形態に係わる表示装置の補助容量線駆動回路の一構成例を説明するための図である。  
なお、図４には補助容量線駆動回路ＣＡｎの一構成例を概略的に示しているが、他の補助容量線駆動回路ＣＡ１〜ＣＡｎ−１の構成も同様である。
【００４０】
図４の回路は、従来の補助容量線駆動回路（図１３）から、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極の接続先をＶＤＤから、それぞれノード（ＮＤ４）及びノード（ＮＤ３）に変更し、ノードＮＤ１とノードＮＤ３間及び、ノードＮＤ２とＮＤ４間に、それぞれ制御電極がＶＤＤに接続されたトランジスタ（Ｔｒ６）及びトランジスタ（Ｔｒ３）を追加したものである。また、ノード（ＮＤ３）及びノード（ＮＤ４）には、それぞれ容量素子（Ｃ２及びＣ１）が接続され、容量素子の他の一端はクロック信号（ＣＬＫ）に接続されている。
【００４１】
従来の補助容量線駆動回路（図１３）では、ノード（ＮＤ１）のＨｉｇｈレベルは、トランジスタ（Ｔｒ４、及びＴｒ９）を使って書き込みが行われる。ノード（ＮＤ２）のＨｉｇｈレベルは、トランジスタ（Ｔｒ１、及びＴｒ１０）を使って書き込みが行われる。この際、それぞれのトランジスタ（Ｔｒ１、Ｔｒ４、Ｔｒ９及びＴｒ１０）の制御電極は、ＶＤＤレベルで書き込みが行われるので、出力はトランジスタのＶｔｈ分電圧降下したＶＤＤ−Ｖｔｈレベルになってしまう。ノード（ＮＤ１）及びノード（ＮＤ２）に電圧降下が生じても、出力Ｃｓｎへのスイッチングを確実にするためには、あらかじめＶＤＤレベルを高めに設定する必要があり、回路消費電力が増加してしまう問題がある。
【００４２】
図５は、従来の表示装置の駆動方法を説明するためのタイミングチャートである。ここで、期間Ａ、期間Ｂはそれぞれ１フレーム期間を表し、期間Ａと期間Ｂとで補助容量線Ｃｓの電位ＶＣｓをＨ（Ｈｉｇｈ）とＬ（Ｌｏｗ）とに変化させている（図２参照）。
【００４３】
従来の補助容量線駆動回路（図１３）では、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極は、常にＶＤＤに接続されている。そのため、図５のタイミングチャートにおける期間Ａにおいては、ノード（ＮＤ１）がＬｏｗレベル及びノード（ＮＤ２）がＨｉｇｈレベルであるため、トランジスタ（Ｔｒ４）及びトランジスタ（Ｔｒ５）が両方ＯＮとなる。一方、期間Ｂにおいては、ノード（ＮＤ１）がＨｉｇｈレベル及びノード（ＮＤ２）がＬｏｗレベルであるため、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ２）が両方ＯＮする。従って、図６に示すように、いずれの期間においても、ＶＤＤ→ＶＳＳの経路で貫通電流が流れ、回路消費電力が増加してしまう問題も生じる。
【００４４】
なお、図５では、例としてｎ段目の補助容量線駆動回路ＣＡｎ内の各ノードの電位変化を示しているが、他の段についても、同様の不具合が起こりえる。このため、消費電力の増加は補助容量線駆動回路の段数倍増加することになる。
【００４５】
これに対して、図４に示す実施例の補助容量線駆動回路においては、トランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極に、それぞれトランジスタ（Ｔｒ３）及び（Ｔｒ６）を介して、自らのインバータの出力（それぞれＮＤ２及びＮＤ１）をフィードバックして接続し、さらに制御電極にカップリング容量素子（それぞれＣ１、Ｃ２）を接続している。
【００４６】
図７は、本発明の実施形態に係わる表示装置の駆動方法を説明するためのタイミングチャートである。即ち、図７は図４に示す補助容量線駆動回路を使用した場合のタイミングチャートである。
【００４７】
時刻ｔ１において、ＳＲｎ＋１出力がＨｉｇｈレベルになると、トランジスタ（Ｔｒ９、Ｔｒ１０）がＯＮし、ノード（ＮＤ１）及び（ＮＤ３）にＬｏｗレベルが、ノード（ＮＤ２）及びノード（ＮＤ４）にＨｉｇｈレベルが、それぞれ書き込まれる。この時点において、ノード（ＮＤ２）及びノード（ＮＤ４）のＨｉｇｈレベルは、ＶＤＤからトランジスタ（Ｔｒ１０）のＶｔｈ分、電圧降下を生じている。
【００４８】
時刻ｔ２において、ＣＬＫ信号がＨｉｇｈレベルになると、容量素子（Ｃ１）のカップリングによって、ノード（ＮＤ４）の電位が上昇する。なお、このためトランジスタ（Ｔｒ３）はＯＦＦ状態となる。この際、ＣＬＫ信号のＨｉｇｈ〜Ｌｏｗ間の振幅を十分に大きくとっておけば、ノード（ＮＤ４）の電位を、ＶＤＤ＋Ｖｔｈよりも上昇させることができる。その結果、トランジスタ（Ｔｒ１）は確実なＯＮ状態となり、ノード（ＮＤ２）には、ＶＤＤレベルが供給される。
【００４９】
時刻ｔ３において、ＣＬＫ信号がＬｏｗレベルになると、ノード（ＮＤ４）は、ＶＤＤ−Ｖｔｈレベルにまで引き下げられ、トランジスタ（Ｔｒ１）はＯＦＦになるが、ノード（ＮＤ２）は、フローティングのまま、ＶＤＤレベルを保ち続ける。
【００５０】
時刻ｔ４において、ＳＲｎ＋１出力がＬｏｗレベルになり、メモリ回路への入力が切断されるが、ノード（ＮＤ１〜ＮＤ４）のＨｉｇｈ、Ｌｏｗの状態は保持される。
【００５１】
時刻ｔ５において、再び、ＣＬＫ信号がＨｉｇｈレベルになると、時刻ｔ２〜ｔ３と同様に、ノード（ＮＤ２）には、完全なＶＤＤレベルが供給される。
【００５２】
一連の動作が、次にＳＲ２出力がＨｉｇｈレベルになる時刻ｔ６までの間繰り返される。
【００５３】
このようにノード（ＮＤ２）には、ＶＤＤレベルが供給される状態と、フローティング状態とが繰り返えされることになるが、フローティングになる期間は、ＣＬＫがＬｏｗの間の短い期間のみである。従って、図１５のように、１フレーム期間Ｈｉｇｈレベルを保持するわけではないので、トランジスタのＯＦＦリークによる電圧降下は生じず、ＶＤＤレベルを保持することができる。
【００５４】
一方、ノード（ＮＤ１）及びノード（ＮＤ３）には、この期間Ａにおいては、常にトランジスタ（Ｔｒ５）からＬｏｗレベル（ＶＳＳレベル）が供給される。トランジスタ（Ｔｒ４）及びトランジスタ（Ｔｒ２）はＯＦＦ状態になるため、ノード（ＮＤ１）及びノード（ＮＤ２）の電位は安定して、ＶＳＳレベル、ＶＤＤレベルを保ち続ける。
【００５５】
時刻ｔ６以降、再びＳＲｎ＋１出力がＨｉｇｈレベルになると、期間Ｂにおいては、時刻ｔ１〜ｔ４の時とは、逆相の信号がＭ及びＭＢに供給され、ノード（ＮＤ１）及びノード（ＮＤ３）は、Ｈｉｇｈレベルに、ノード（ＮＤ２）及びノード（ＮＤ４）はＬｏｗレベルに反転し、時刻ｔ１〜ｔ５と同様に、ノード（ＮＤ１）及びノード（ＮＤ２）の電位は安定して、ＶＤＤレベル、ＶＳＳレベルを保ち続ける。
【００５６】
以上説明したように、ノード（ＮＤ１）及びノード（ＮＤ２）の電位に電圧降下は発生しないため、トランジスタ（Ｔｒ１１）及びトランジスタ（Ｔｒ１２）のＯＮ、ＯＦＦは安定し、出力Ｃｓ１に、安定してＶＣＳＨ、ＶＣＳＬレベルを供給することが出来る。ＶＤＤ電圧を設定する際に、ノード（ＮＤ１）及びノード（ＮＤ２）の電圧降下を考慮する必要が無く、結果、必要以上にＶＤＤ電圧を上げて設定する必要が無いので、消費電力を低く抑えることが出来る。
【００５７】
また、図７における、期間Ａ及び期間Ｂにおいて、出力にＬｏｗを供給するインバータの電位関係は、図８に示すようになる。
【００５８】
図６に示す従来例と異なり、期間Ａのトランジスタ（Ｔｒ４）及び期間Ｂのトランジスタ（Ｔｒ１）はＯＦＦとなるため、ＶＤＤ→ＶＳＳ間に貫通電流が発生することはなく、消費電力を低く抑えることが出来る。
【００５９】
以上説明したように、図４のメモリ回路内に設けられたＮＭＯＳインバータは、出力（ＮＤ２、ＮＤ１）のＨｉｇｈレベルを感知することによって、それぞれトランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）の制御電極に入力するＨｉｇｈレベルを増強し、そのことにより、それぞれトランジスタ（Ｔｒ１）及びトランジスタ（Ｔｒ４）が出力するＨｉｇｈレベルを増強するという自己回帰機能を有している。このような作用を備えていることから、我々は、この回路をＳＦＣ（Self Feedback Circuit）と命名している。
【００６０】
本実施の形態におけるＣＬＫ信号は、図７においては、１水平期間に１つの周期で動作しているが、この形態に限定されず、ノード（ＮＤ１）及びノード（ＮＤ３）のｈｉｇｈレベルがトランジスタのオフリークによって、電圧降下を起こさない範囲で、周波数を下げることが可能である。より低い周波数で動作させれば、回路の消費電力もさらに低減することができる。また、本発明では容量素子（Ｃ１、Ｃ２）に接続されるＣＬＫ信号を同一信号として説明してきたが、異なったＣＬＫ信号を入力しても、同等の効果を得ることができる。
【００６１】
また、本発明において、新たに付加した容量素子（Ｃ１、Ｃ２）は、ＣＬＫ信号がＨｉｇｈの期間のみ、ノード（ＮＤ３）または、ノード（ＮＤ４）をＶＤＤ＋Ｖｔｈ以上の電圧に保持することを目的としている。１フレーム期間、ノード（ＮＤ１）やノード（ＮＤ２）の電位を保持しなければならない、図１５の容量素子（Ｃ３、Ｃ４）と比べて、容量値をかなり小さく設定することができるため、容量素子を付加することによる回路規模増加はおおむね誤差レベルに抑えることが可能となる。
【００６２】
[第２の実施の形態]
図９は、本発明の第２実施形態に係わる表示装置の補助容量線駆動回路の一構成例を説明するための図である。
【００６３】
図９に示す第２の実施の形態の回路は、図４に示す第１の実施形態の回路に、制御電極がノード（ＮＤ２）に接続され、第１電極がＶＤＤに、第２電極がノード（ＮＤ４）に接続されたトランジスタ（Ｔｒ７）と、制御電極がノード（ＮＤ１）に接続され、第１電極がＶＤＤに、第２電極がノード（ＮＤ３）に接続されたトランジスタ（Ｔｒ８）とを追加して構成されている。トランジスタ（Ｔｒ７）とトランジスタ（Ｔｒ８）は、ノード（ＮＤ４）とノード（ＮＤ３）がＨｉｇｈレベルの時に、そのＨｉｇｈレベルを保持することを補う役割を備えている。
【００６４】
トランジスタ（Ｔｒ３）、及びトランジスタ（Ｔｒ６）のオフリークが大きいと、これらトランジスタを介して、ノード（ＮＤ４）とノード（ＮＤ３）のＨｉｇｈレベル電位が低下する恐れがある。第１電極が、ＶＤＤに接続されたトランジスタ（Ｔｒ７）とトランジスタ（Ｔｒ８）を配置することによって、ノード（ＮＤ４）とノード（ＮＤ３）の電圧降下を低減することが出来る。
【００６５】
ノード（ＮＤ１、ＮＤ３）及びノード（ＮＤ２、ＮＤ４）がＬｏｗレベルの場合は、トランジスタ（Ｔｒ７）及びトランジスタ（Ｔｒ８）はＯＦＦとなるため、動作に影響を及ぼさない。
【００６６】
以上説明したように、第２の実施の形態においては、トランジスタ（Ｔｒ７）とトランジスタ（Ｔｒ８）を追加することによって、よりトランジスタのオフリークに強いメモリ回路を実現している。
【００６７】
[第３の実施の形態]
なお、第１及び第２の実施の形態では、メモリ回路を補助容量線駆動回路に適用した例を説明したが、本願のメモリ回路は、それに限定されず、様々な駆動回路に適用することができる。
【００６８】
図１０は、本発明の第３実施形態に係わる表示装置のシフトレジスタ回路の一構成例を説明するための図である。
【００６９】
図１０には、第２の実施の形態のメモリ回路を走査線駆動回路内のシフトレジスタに適用した回路図を示している。
【００７０】
図１１には、シフトレジスタ全体ブロック図を示し、図１２には、シフトレジスタタイミングチャートを示している。なお、図１２には、ＳＲ（２ｎ＋２）段のシフトレジスタ内のノードの電位関係も示してある。
【００７１】
シフトレジスタ内メモリ回路への入力は、図１０における、ＩＮとＲＥＳＥＴで行われる。ＩＮがＨｉｇｈになると、ノード（ＮＤ１）及びノード（ＮＤ３）がＨｉｇｈレベル、ノード（ＮＤ２）及びノード（ＮＤ４）がＬｏｗレベルとなり、Ｔｒ１１を介して、ＣＬＫ信号がＯＵＴに出力される。ＲＥＳＥＴがＨｉｇｈになると、ノード（ＮＤ１）及びノード（ＮＤ３）がＬｏｗレベル、ノード（ＮＤ２）及びノード（ＮＤ４）がＨｉｇｈレベルとなり、Ｔｒ１２を介して、ＶＳＳレベルがＯＵＴに出力される。ＩＮ、ＲＥＳＥＴが両方Ｌｏｗの時のメモリの動作は、補助容量線駆動回路に適用した例で説明したのと同じである。
【００７２】
図１１に示すように、ＩＮには、前段のシフトレジスタ出力が、ＲＥＳＥＴには、次段のシフトレジスタ出力が入力される。ＣＬＫ１及びＣＬＫ２の２相のクロック信号を使い、シフトレジスタの各段に２相クロック信号を交互に入力していくことにより、図１２に示すようなシフト動作が行われる。
【００７３】
このシフトレジスタも、補助容量駆動回路の例と同じく、ノード（ＮＤ１）及びノード（ＮＤ２）がフローティングになる期間が短いので、トランジスタに流れる過大なオフリーク電流に起因した回路の誤動作を防止することができる。また、ＶＤＤ→Ｔｒ１（Ｔｒ４）→Ｔｒ２（Ｔｒ５）→ＶＳＳ経由の貫通電流も生じることが無いので、消費電力を低く抑えることが出来る。また、ノード（ＮＤ１）及びノード（ＮＤ２）のＨｉｇｈレベルのＶｔｈ降下も生じないため、トランジスタ（Ｔｒ１１）及びトランジスタ（Ｔｒ１２）のスイッチング特性は向上し、出力ＯＵＴの電位を安定させることが出来る。ＶＤＤ電圧を設定する際に、ノード（ＮＤ１）及びノード（ＮＤ２）の電圧降下を考慮する必要が無く、結果、必要以上にＶＤＤ電圧を上げて設定する必要が無いので、消費電力を低く抑えることが出来る。さらに、容量素子（Ｃ１、Ｃ２）の容量値をかなり小さく設定することができるため、容量素子を付加することによる回路規模増加はおおむね誤差レベルに抑えることが可能となる。
【００７４】
以上説明したように、本実施例によれば、メモリ回路にＳＦＣを採用することにより、低消費電力、小回路規模ながら、出力の電圧降下が無く、フローティング状態のノードを有するトランジスタに流れる過大なオフリーク電流に起因した回路の誤動作を防止することができる。
【００７５】
なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。
【００７６】
なお、本実施例においては、ＮＭＯＳトランジスタを用いた回路を使って、説明を行ったが、ＰＭＯＳトランジスタを用いて同様の回路を構成しても、同様の効果を得られることは言うまでもない。なお、ＰＭＯＳトランジスタを用いて回路を構成する際には、ＶＤＤとＶＳＳとを置き換えるなどの変更が必要であるが、これらは当業者が通常の創作力を発揮することにより可能な内容である。
【００７７】
また、本説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、たとえば、有機ＥＬ素子などを使用するＥＬ表示装置にも適用可能であることは言うまでもない。
【００７８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７９】
ＬＱ…液晶層、ＰＸ…表示画素、ＤＹＰ…表示部、ＰＥ…画素電極、Ｇ１〜Ｇｎ…走査線、Ｃｓ１〜Ｃｓｎ…補助容量線、Ｓ１〜Ｓｍ…信号線、Ｔ…画素スイッチ、ＶＤ…垂直駆動回路、ＨＤ…水平駆動回路、Ｃ…補助容量、Ｃｌｃ…液晶容量、ＳＲ１〜ＳＲｎ＋１…走査線駆動回路（シフトレジスタ）、ＣＡ１〜ＣＡｎ…補助容量線駆動回路、Ｔｒ１〜Ｔｒ１４…トランジスタ回路、ＶＣＳＨ…基準電圧（Ｈｉｇｈレベル）、ＶＣＳＬ…基準電圧（Ｌｏｗレベル）、ＶＤＤ、ＶＳＳ…基準電圧、Ｃ１〜Ｃ４…保持容量、Ｒ１、Ｒ２…抵抗素子、ＮＤ１〜ＮＤ５…第１〜第５ノード、ＣＬＫ１、２…クロック信号、ＳＴＰ…スタートパルス、Ｍ、ＭＢ…クロック信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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