(57)【要約】      （修正有）【課題】フルメタルビット線の工程フローにおける、コンタクト層間膜の段差による影響を、ＢＡＲＣ塗布とドライエッチによって軽減し、ビット線ゲート加工におけるポリシリコン残渣を生じ難くする技術を提供する。【解決手段】メモリセル領域１０１と周辺回路領域１０２とを有する半導体装置の製造方法であって、半導体基板上に形成した第１の絶縁膜４００の一部を除去して周辺回路領域を露出させ、メモリセル領域及び周辺回路領域の上面に亘って導体膜５０２と第２の絶縁膜５０３とを形成し、メモリセル領域の上面に形成された部分を除去して、第１の絶縁膜を露出させ、メモリセル領域及び周辺回路領域の上面に反射防止膜９１を塗布し、周辺回路領域の第２の絶縁膜が露出するまでドライエッチングでエッチバックし、第２の絶縁膜に対してエッチングして反射防止膜を除去するとともに、表面に出ている導体膜を除去する工程とを有する。【選択図】図７
2014086674.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
半導体基板上に形成した第１の絶縁膜の一部を除去して周辺回路領域を露出させる工程と、
メモリセル領域及び周辺回路領域の上面に亘って導体膜と第２の絶縁膜とを形成する工程と、
導体膜及び第２の絶縁膜のうち、メモリセル領域の上面に形成された部分を除去して、第１の絶縁膜を露出させる工程と、
メモリセル領域及び周辺回路領域の上面に反射防止膜を塗布する工程と、
エンドポイント検出を用いて、周辺回路領域の第２の絶縁膜が露出するまでドライエッチングでエッチバックする工程と、
第２の絶縁膜に対してエッチングして反射防止膜を除去するとともに、表面に出ている導体膜を除去する工程と、を有する半導体装置の製造方法。
【請求項２】
周辺回路領域の第２の絶縁膜が露出するまで除去する工程では、反射防止膜と第２の絶縁膜が実質的に同一の高さとなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
表面に出ている第１の導体膜を除去する工程では、導体膜と第１の絶縁膜が実質的に同一の高さとなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置は周辺ゲートとビット線を有し、周辺ゲートは導体膜とメタル膜、ビット線はメタル膜で形成されたことを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
周辺回路領域の第２の絶縁膜が露出するまで除去する工程では、導体膜、第２の絶縁膜、及び反射防止膜のエッチングレートが同じか差の小さいドライエッチングでエッチバックすることを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
【請求項６】
表面に出ている第１の導体膜を除去する工程では、第２の絶縁膜に対して導体膜及び反射防止膜の選択比の大きいエッチングを用いてエッチバックすることを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記第１の絶縁膜を露出させる工程では、前記導体膜と前記第２の絶縁膜が第１の絶縁膜の端の上に残るようにパターニングすることを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
第１の導体膜、第２の絶縁膜、及び反射防止膜のエッチングレートは、第２の絶縁膜が１に対して導体膜は１から１．３、反射防止膜は１から１．３程度の選択比であることを特徴とする請求項１乃至７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
第１の絶縁膜はマット酸化膜とキャップ絶縁膜で形成され、導体膜はポリシリコン膜で形成され、第２の絶縁膜はシリコン酸化膜で形成され、反射防止膜はＢＡＲＣで形成されることを特徴とする請求項１乃至８の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
特許文献１は、関連する半導体装置の製造方法を開示している。特に特許文献１の半導体装置の製造方法では、活性領域を有する半導体基板に第１絶縁膜を形成し、前記活性領域の少なくとも第１領域に第１導電型の第１ウエル層を形成し、前記第１領域以外の前記第１絶縁膜上に第１半導体膜を形成し、前記第１領域内の前記第１ウエル層にＭＯＳトランジスタを形成し、前記第１半導体膜及び前記第１領域の前記第１絶縁膜の上に、前記ＭＯＳトランジスタのビットコンタクトを兼ねる第２半導体膜を形成するＭＯＳトランジスタ形成工程と、前記第２半導体膜上に、第２領域用のマスクを積層してから、前記活性領域の第２領域に第１または第２導電型ドーパントを注入して第２ウエル層を形成し、次いで、前記第２領域の少なくとも前記第２半導体膜に、第１または第２導電型ドーパントを注入する第２領域の形成工程と、前記第２半導体膜上に導電膜を積層してから、前記第１、第２半導体膜及び前記導電膜を部分的にエッチングすることにより、前記第１領域に前記ＭＯＳトランジスタ用のビット配線層を形成するとともに、前記第２領域に別の配線層を形成する配線形成工程と、を具備してなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−２３３６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般に、周辺ゲートを導体膜とメタル膜、ビット線をメタル膜で形成するフルメタルビット線ゲート構造では、周辺ゲートの導体膜を成膜するより先にメモリセルのワード線を形成する工程フローが適用されている。しかしながら、この工程フローでは、メモリセルのビットコンタクト層間膜によって、メモリセル領域と周辺回路領域の間に段差が生じる場合がある。メモリセル領域と周辺回路領域の間の段差はビット線ゲート加工における残渣の原因となることが本発明者の検討により見出された。
【０００５】
上記した課題に鑑み、本発明は、半導体基板上のメモリセル領域におけるシリコン酸化膜と第一導体膜を除去した後に、反射防止膜を塗布して周辺回路領域のシリコン酸化膜とポリシリコン膜をエッチングで除去する。
【課題を解決するための手段】
【０００６】
上述の課題に鑑み、本発明の一態様は、メモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、半導体基板上に形成した第１の絶縁膜の一部を除去して周辺回路領域を露出させる工程と、メモリセル領域及び周辺回路領域の上面に亘って導体膜と第２の絶縁膜とを形成する工程と、導体膜及び第２の絶縁膜のうち、メモリセル領域の上面に形成された部分を除去して、第１の絶縁膜を露出させる工程と、メモリセル領域及び周辺回路領域の上面に反射防止膜を塗布する工程と、エンドポイント検出を用いて、周辺回路領域の第２の絶縁膜が露出するまでドライエッチングでエッチバックする工程と、第２の絶縁膜に対してエッチングして反射防止膜を除去するとともに、表面に出ている導体膜を除去する工程と、を有する半導体装置の製造方法に関する。
【発明の効果】
【０００７】
本発明によると、追加した工程により、メモリセル領域と周辺回路領域の段差が軽減されるため、ビット線ゲート加工においてポリシリコン残渣を軽減することができる。
【０００８】
本発明の更なる利点及び実施形態を、記述と図面を用いて下記に詳細に説明する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による半導体装置の要部平面図である。
【図２】本発明の実施形態による半導体装置の要部断面図である。
【図３】本発明の実施形態による半導体装置を製造工程順に示す要部断面図である。
【図４】図３に続く半導体装置の製造工程を示す要部断面図である。
【図５】図４に続く半導体装置の製造工程を示す要部断面図である。
【図６】図５に続く半導体装置の製造工程を示す要部断面図である。
【図７】図６に続く半導体装置の製造工程を示す要部断面図である。
【図８】図７に続く半導体装置の製造工程を示す要部断面図である。
【図９】図８に続く半導体装置の製造工程を示す要部断面図である。
【図１０】図９に続く半導体装置の製造工程を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す要部断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す要部断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す要部断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す要部断面図である。
【図１８】関連する半導体装置を製造工程順に示す要部断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す要部断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す要部断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す要部断面図である。
【発明を実施するための形態】
【００１０】
初めに、本発明者が検討した技術及びその課題について、図１８から図２１を参照して説明する。
【００１１】
図１８から図２１は、関連する技術におけるビット線５００Ａと周辺ゲート５００Ｂを加工する製造工程を示す要部断面図である。先ず、メモリセルゲート絶縁膜３１１とメタルワードライン３１２からなる埋め込みワード線３００を半導体基板１００に形成後、リソグラフィとドライエッチングで周辺回路領域３上に形成されたマット絶縁膜４０１とマスク絶縁膜４０２からなる第一層間絶縁膜４００を除去する。すると、図１８に示すように、メモリセル領域２と周辺回路領域３の境界部に段差Ｄ１ができる。
【００１２】
次に、周辺回路領域３に周辺ゲート絶縁膜５０１を形成し、ポリシリコン膜である第一導体膜５０２とシリコン酸化膜５０３を順に成膜する。次に、リソグラフィと酸化膜ドライエッチングでメモリセル領域２のシリコン酸化膜５０３を除去し、そのシリコン酸化膜５０３をマスクにして、シリコン酸化膜に対してポリシリコン膜の選択比の大きいエッチングでメモリセル領域２の第一導体膜５０２を除去し、周辺回路領域３上に形成された第一層間絶縁膜４００を露出させる。このとき、以降のプロセスにおける下地保護のため、図１９に示すように、第一導体膜５０２とシリコン酸化膜５０３が、第一層間絶縁膜４００の端の上に残るようにパターニングする。
【００１３】
次に、リソグラフィとドライエッチングで第一層間絶縁膜４００を貫通し、埋め込みワード線３００の間のメモリセル活性領域１０１に達するビットコンタクトホール５１０を形成する。形成されたビットコンタクトホール５１０の底のメモリセル活性領域１０１に注入によりビットコンタクト拡散層１０４を作成し、ビットコンタクトホール５１０をポリシリコン膜で埋設してビット線コンタクトプラグ５１１を形成する。次に、リソグラフィとドライエッチングで周辺回路領域３のシリコン酸化膜５０３を除去する。次にバリア膜５１２ａとメタル膜５１２ｂからなる第２導体膜５１２とカバー絶縁膜５１４を成膜する。すると、図２０に示すように、メモリセル領域２と周辺回路領域３の境界部に盛り上り部分ができる。
【００１４】
このとき、図２１に示すように、前述した盛り上り部分の側面の第２導体膜５１２がエッチングしきれず、その第２導体膜５１２がマスクとなって、第一導体膜５０２に残渣Ｄ２が発生するおそれがあることが判明した。この残渣Ｄ２が隣り合うビット線５００Ａまたは周辺ゲート５００Ｂを接続すると短絡の一原因となり得るため問題である。
【００１５】
以下、上記した問題点を解決できる本発明の実施形態について図面を参照しつつ説明する。但し、以下の説明はＤＲＡＭを例にとって説明するが、本発明の技術的範囲は何ら限定解釈されないことは云うまでもない。
【００１６】
先ず、図１及び図２を用いて本発明の半導体装置１の構造を説明する。図１は、本発明の実施形態による半導体装置１の第二層間絶縁膜以降を省略した要部平面図を示している。図２は図１に示す半導体装置１のＡ−Ａ断面図である。
【００１７】
図１及び図２を参照すると、半導体装置１における半導体基板１００は、メモリセル領域２とメモリセル領域２に隣接した周辺回路領域３からなっている。メモリセル領域２では、半導体基板１００を素子分離領域２００でＸ’方向とＹ方向に分割したメモリセル活性領域１０１がＸ’方向とＹ方向に繰り返し配置される。Ｙ方向に繰り返し配置されたメモリセル活性領域１０１を貫いて、メモリセル活性領域１０１を３分するように二つのワードトレンチ３１０が配置される。ワードトレンチ３１０の底部にメモリセルゲート絶縁膜３１１とメタルワードライン３１２からなる埋め込みワード線３００が配置されている。ワードトレンチ３１０の残りの部分とメモリセル領域２全面にマット絶縁膜４０１とキャップ絶縁膜４０３からなる第一層間絶縁膜４００が配置される。二つの埋め込みワード線３００の間のメモリセル活性領域１０１の上面に接続するようにビット線コンタクトプラグ５１１とＸ方向に並ぶ複数のビット線コンタクトプラグ５１１に接続するビット線５００Ａが配置される。ビット線５００Ａは、バリア膜５１２ａとメタル膜５１２ｂからなる第２導体膜５１２とカバー絶縁膜５１４から構成され、ビット線５００Ａの側面にライナー膜５１５が配置される。ライナー膜５１５とビット線５００Ａは、Ｙ方向に繰り返し配置され、ライナー膜５１５を含むビット線５００Ａの間には、第二層間絶縁膜６００が配置される。第二層間絶縁膜６００と第一層間絶縁膜４００を貫通して、埋め込みワード線３００とビット線５００Ａに隠されていないメモリセル活性領域１０１の上面に達するように容量コンタクト７００が配置される。第二層間絶縁膜６００と容量コンタクト７００の上面を覆うようにストッパー膜７８０と第三層間絶縁膜７９０が配置される。第三層間絶縁膜７９０とストッパー膜７８０を貫通して容量コンタクト７００の上面に接続する下部電極８１１と下部電極８１１を覆う容量絶縁膜８１２ならびに上部電極８１３からなるキャパシタ８００が配置される。ここでシリンダー型キャパシタとしているが、クラウン型等他の形でもかまわない。
【００１８】
周辺回路領域３では、半導体基板１００を素子分離領域２００でＸ方向とＹ方向に分割して、周辺回路活性領域１０２がＹ方向に繰り返し配置される。ここで、周辺回路活性領域１０２の配置・形状はこの限りではない。Ｙ方向に繰り返し配置された周辺回路活性領域１０２の上に周辺ゲート絶縁膜５０１を介して、周辺回路活性領域１０２を２分するように周辺ゲート５００Ｂが配置される。周辺ゲート５００Ｂは、第一導体膜５０２とバリア膜５１２ａとメタル膜５１２ｂからなる第２導体膜５１２とカバー絶縁膜５１４から構成され、周辺ゲート５００Ｂの側面にライナー膜５１５が配置される。ライナー膜５１５を含む周辺ゲート５００Ｂの間には、第二層間絶縁膜６００が配置される。第二層間絶縁膜６００と第一層間絶縁膜４００を貫通して、周辺ゲート５００Ｂに隠されていない周辺回路活性領域１０２の上面に達するように周辺コンタクト７５０が配置される。周辺コンタクト７５０の上面に接続して周辺配線７７０が配置される。周辺配線７７０を覆うようにストッパー膜７８０と第三層間絶縁膜７９０が配置される。
【００１９】
第三層間絶縁膜７９０とキャパシタ８００の上に第四層間絶縁膜９００が配置され、第四層間絶縁膜９００を貫通し容量プレート８１７に接続する配線コンタクト９１０が配置され、配線コンタクト９１０の上面に接続するように配線９２０が配置される。配線９２０を覆うように保護絶縁膜９３０が配置される。
【００２０】
続いて、本発明の実施形態による半導体装置１の製造工程について図３から図１７を参照しつつ説明する。
【００２１】
図３から図１７は、本実施形態により半導体装置１におけるビット線５００Ａ及び周辺ゲート５００Ｂの加工工程を説明するための要部断面図である。
【００２２】
先ず、図３に示すように、公知の製造工程で、半導体基板１００に素子分離領域２００を形成して、半導体基板１００を複数のメモリセル活性領域１０１と周辺回路活性領域１０２に分割する。そして、メモリセル活性領域１０１の上部に注入によりメモリセルＳＤ（ソース・ドレイン）拡散層１０３を形成し、メモリセルゲート絶縁膜３１１とメタルワードライン３１２  からなる埋め込みワード線３００とマット絶縁膜４０１とマスク絶縁膜４０２からなる第一層間絶縁膜４００を成膜する。例えば、層間絶縁膜は酸化シリコンや窒化シリコンなどを主体とする絶縁材料を用いて形成できる。成膜は、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法など周知の方法を適用できる。以下、各種膜の成膜方法については特記しない限り同様である。
【００２３】
次に、図４に示すように、メモリセル領域２をレジスト９１で保護しつつ、リソグラフィとドライエッチングで周辺回路領域３の第一層間絶縁膜４００を除去する。次に、図５に示すように、周辺回路領域３に周辺ゲート絶縁膜５０１を形成する。
【００２４】
次に、図６に示すように、第一導体膜５０２と第二絶縁膜  ５０３を順に成膜する。第一導体膜５０２としてはポリシリコン膜など、第二絶縁膜５０３としてはシリコン酸化膜などが挙げられるがこれに限定されるものではない。
【００２５】
次に、図７に示すように、周辺回路領域３  をレジスト９１で保護して、メモリセル領域２のシリコン酸化膜５０３をリソグラフィとドライエッチングで除去する。そのシリコン酸化膜５０３をマスクにして、シリコン酸化膜５０３に対してポリシリコン膜の選択比の大きいエッチングでメモリセル領域２の第一導体膜５０２を除去し、第一層間絶縁膜４００を露出させる。このとき、以降のプロセスにおける下地保護のため、第一導体膜５０２とシリコン酸化膜５０３が、第一層間絶縁膜４００の端の上に残るようにパターニングする。
【００２６】
次に、図８に示すように、半導体基板１００全面に厚くＢＡＲＣ９２を塗布する。ＢＡＲＣ９２は、反射防止膜を半導体基板１００に形成された第一層間絶縁膜４００及びシリコン酸化膜５０３上にコーティングしたものである。次に、図９に示すように、シリコン酸化膜５０３とポリシリコン膜５０２とＢＡＲＣ９２のエッチングレートが同じか差の小さいドライエッチング（例えば、シリコン酸化膜＝１に対してポリシリコン＝１〜１．３、ＢＡＲＣ＝１〜１．３程度）で、エンドポイント検出を用いて、周辺回路領域３のシリコン酸化膜５０３が露出するまでエッチバックする（第１のエッチバック）。ここで、シリコン酸化膜５０３とポリシリコン膜５０２とＢＡＲＣ９２のエッチングレートが同じか差の小さいドライエッチングは、例えば圧力４ｍＴｏｒｒ，  Ｓｏｕｒｃｅ  Ｐｏｗｅｒ  ３００Ｗ，  Ｂｉａｓ  Ｐｏｗｅｒ  ５０Ｗ，  ガス流量ＣＦ４／Ａｒ＝４０／１７０ｓｃｃｍで実現できる。
【００２７】
次に、図１０に示すように、シリコン酸化膜５０３に対してポリシリコン膜５０２およびＢＡＲＣ９２の選択比の大きい公知のエッチングを用いてＢＡＲＣ９２を除去するとともに、表面に出ている第一導体膜５０２を第一層間絶縁膜４００と面一となるまでエッチバックする（第２のエッチバック）。このエッチバックは、時間指定で行うことが望ましい。
【００２８】
次に、図１１に示すように、リソグラフィとドライエッチングで第一層間絶縁膜４００を貫通し、埋め込みワード線３００の間のメモリセル活性領域１０１に達するビットコンタクトホール５１０を形成する。このビットコンタクトホール５１０の底のメモリセル活性領域１０１に注入によりビットコンタクト拡散層１０４を作成する。ここで、レジスト９１のパターンは孤立穴だけでなく、溝状であってもかまわない。
【００２９】
次に、図１２に示すように、ビットコンタクトホール５１０を埋設するように半導体基板１００全面に後にビット線コンタクトプラグ５１１となるポリシリコン膜８１を形成する。次に、図１３に示すように、公知の製造工程で、ビットコンタクトホール５１０の中だけにポリシリコン膜８１残るようにエッチバックし、ビット線コンタクトプラグ５１１を形成する。
【００３０】
次に、図１４に示すように、リソグラフィとドライエッチングで周辺回路領域３のシリコン酸化膜５０３を除去する。ここで、第一導体膜５０２と第一層間絶縁膜４００とビット線コンタクトプラグ５１１の上面が面一になる。
【００３１】
次に、図１５に示すように、バリア膜５１２ａとメタル膜５１２ｂからなる第２導体膜５１２とカバー絶縁膜５１４を成膜する。すると、メモリセル領域２と周辺回路領域３の境界部に第一層間絶縁膜４００と第一導体膜５０２の重なりが無いので第２導体膜５１２とカバー絶縁膜５１４に盛り上り部分ができない。
【００３２】
次に、図１６に示すように、リソグラフィと酸化膜ドライエッチングでビット線５００Ａと周辺ゲート５００Ｂを形成する。すると、第一導体膜５０２に残渣Ｄ２が発生しない。そのため、隣り合うビット線５００Ａまたは周辺ゲート５００Ｂに短絡が発生しにくくなる。次に、周辺ゲート５００Ｂをマスクにして、注入により周辺ＳＤ拡散層１０５を形成する。
【００３３】
次に、図１７に示すように、ビット線５００Ａと周辺ゲート５００Ｂの側面にライナー膜５１５を形成し、ライナー膜５１５を含むビット線５００Ａと周辺ゲート５００Ｂを第二層間絶縁膜６００で埋設する。
【００３４】
次に、第二層間絶縁膜６００と第一層間絶縁膜４００を一部除去して導体膜を成膜してからエッチバックすることで容量コンタクト７００を形成する。同様に、周辺回路領域３においても周辺コンタクト７５０を形成する。周辺回路領域３に導体膜などからなる周辺配線７７０を形成してストッパー膜７８０で覆い、さらに半導体装置１上に第三層間絶縁膜７９０を形成する。次に、第三層間絶縁膜７９０の一部を除去することで、メモリセル領域２の容量コンタクト７００の一部を露出させるシリンダホールを形成して、この第三層間絶縁膜７９０に設けられた孔内にキャパシタ８００を形成する。図示のキャパシタ８００は、下部電極８１１と容量絶縁膜８１２と上部電極８１３が順次積層されることによって構成されている。また、周辺回路領域３においては形成した周辺配線７７０の一部を露出させる開口部を形成し、その孔内に配線コンタクト９１０を形成後、第四層間絶縁膜９００と配線９２０とを形成する。そしてメモリセル領域２と周辺回路領域３に保護絶縁膜９３０を形成し、図１と図２に示すような半導体装置１が完成する。
【００３５】
続いて、本発明の半導体装置及び半導体装置の製造方法について以下の実施例により詳細に説明する。
【００３６】
（実施例）
図３はメモリセル領域２において埋め込みワード線３００を形成した断面図である。例えばシリコン基板である半導体装置１にメモリセル領域２を形成し、厚さ２５ｎｍのシリコン酸化膜４０１をマスクとして形成したワードトレンチ３１０内にタングステン／窒化チタン（Ｗ／ＴｉＮ）３００を成膜、Ｗ／ＴｉＮ３００エッチバック後、シリコン窒化膜４０２を３０ｎｍ成膜する。シリコン窒化膜４０２はシリコン酸化膜４０１とともにビットコンタクト層間膜４００となる。次に、図４のように、リソグラフィーとドライエッチ、ウェットエッチにより、周辺回路領域３におけるビットコンタクト層間膜４００を除去する。次に、図５のようにゲート酸化膜５０１を形成した後、図６のようにポリシリコン膜５０２を５０ｎｍ成膜する。次に、シリコン酸化膜５０３を５０ｎｍ成膜する。
【００３７】
シリコン酸化膜５０３を成膜後、図７のように、リソグラフィーとドライエッチにより、メモリセル領域２のビットコンタクト層間膜４００上の端に残るように、シリコン酸化膜５０３とポリシリコン膜５０２をエッチングする。次に、図８のようにＢＡＲＣ９２を２００ｎｍ塗布する。次に、図９及び１０のように、ＢＡＲＣ９２とシリコン酸化膜５０３、ポリシリコン膜５０２をドライエッチによりエッチバックする。ドライエッチに使用するガスはＣＦ４／０２であり、ＢＡＲＣ９２とシリコン酸化膜５０３、ポリシリコン膜５０２を低選択比でエッチングする。その後、図１１のようにビットコンタクトホール５１０を形成後、ビット線コンタクトプラグ５１１を成膜し（図１２）、このビット線コンタクトプラグ５１１をビットコンタクトホール５１０に残るようにドライエッチによりエッチバックする（図１３）。次に、図１４のようにシリコン酸化膜５０３をウェットエッチにより除去し、図１５のようにＴｉＮ／Ｔｉ５１２ａ、Ｗ／ＷＳｉ５１２ｂ、シリコン窒化膜５１４を成膜して、図１６のようにリソグラフィーとドライエッチによりビット線ゲート５００を形成する。
【００３８】
ビットコンタクト層間膜４００の段差による影響を、ＢＡＲＣ９２の塗布とドライエッチによって軽減し、ポリシリコン膜５０２の残渣を生じ難くする。これにより、残渣の剥がれ起因のゲート配線間ショートを防止できる。また、図８のように、メモリセル領域２内のビットコンタクト層間膜４００上にポリシリコン膜５０２を残すプロセスにすることで、微細化によってメモリセル領域２と周辺回路領域３の重ねマージンが小さい場合でも、加工し易くなる。
【００３９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００４０】
本発明は、例えばパーソナルコンピュータやモバイル機器等において、情報処理を行うために必要な半導体装置の産業分野に適用することができる。
【符号の説明】
【００４１】
１    半導体装置
２    メモリセル領域
３    周辺回路領域
８１    ポリシリコン膜
９１    レジスト
９２    ＢＡＲＣ
１００    半導体基板
１０１    メモリセル活性領域
１０２    周辺回路活性領域
１０３    メモリセルＳＤ拡散層
１０４    ビットコンタクト拡散層
１０５    周辺回路ＳＤ拡散層
２００    素子分離領域
３００    埋め込みワード線（Ｗ／ＴｉＮ）
３１０    ワードトレンチ
３１１    メモリセルゲート絶縁膜
３１２    メタルワードライン
４００    第一層間絶縁膜（ビットコンタクト層間膜）
４０１    マット絶縁膜（シリコン酸化膜）
４０２    マスク絶縁膜（シリコン窒化膜）
４０３    キャップ絶縁膜
５００    ビット線ゲート  （５００Ａ．ビット線，５００Ｂ．周辺ゲート）
５０１    周辺ゲート絶縁膜（ゲート酸化膜）
５０２    第１導体膜（ポリシリコン膜）
５０３    第２絶縁膜（シリコン酸化膜）
５１０    ビットコンタクトホール
５１１    ビット線コンタクトプラグ（ポリシリコン膜）
５１２    第２導体膜  （５１２ａ．バリア膜（ＴｉＮ／Ｔｉ），５１２ｂ．メタル膜（Ｗ／ＷＳｉ））
５１４    カバー絶縁膜（シリコン窒化膜）
５１５    ライナー膜
６００    第二層間絶縁膜
７００    容量コンタクト
７５０    周辺コンタクト
７７０    周辺配線
７８０    ストッパー膜
７９０    第三層間絶縁膜
８００    キャパシタ  （８１１．下部電極，８１２．容量絶縁膜，８１３．上部電極）
９００    第四層間絶縁膜
９１０    配線コンタクト
９２０    配線
９３０    保護絶縁膜
Ｄ１    段差
Ｄ２    残渣
【図１】
2014086674.tif 000003
【図２】
2014086674.tif 000004
【図３】
2014086674.tif 000005
【図４】
2014086674.tif 000006
【図５】
2014086674.tif 000007
【図６】
2014086674.tif 000008
【図７】
2014086674.tif 000009
【図８】
2014086674.tif 000010
【図９】
2014086674.tif 000011
【図１０】
2014086674.tif 000012
【図１１】
2014086674.tif 000013
【図１２】
2014086674.tif 000014
【図１３】
2014086674.tif 000015
【図１４】
2014086674.tif 000016
【図１５】
2014086674.tif 000017
【図１６】
2014086674.tif 000018
【図１７】
2014086674.tif 000019
【図１８】
2014086674.tif 000020
【図１９】
2014086674.tif 000021
【図２０】
2014086674.tif 000022
【図２１】
2014086674.tif 000023