(57)【要約】      （修正有）【課題】第１の領域に水素原子を拡散させることにより第１の領域の装置特性を改善させ、第２の領域への過度な水素原子の拡散を防止して第２の領域の装置特性が劣化することを防止する半導体装置を提供する。【解決手段】半導体装置は、第１の領域と第２の領域を含む半導体基板１と、第１および第２の領域に設けられ第１の領域において第１の開口を設けられた水素拡散防止膜４５と、第１の開口内に埋設された導電層３２ｂと、導電層３２ｂと電気的に接続された情報蓄積素子４８と、第１の領域の情報蓄積素子４８を覆いかつ第２の領域において水素拡散防止膜４５と接して水素拡散防止膜４５を覆う水素供給膜２７と、第２の領域において水素供給膜２７と水素拡散防止膜４５の両方を貫通して開口される第２の開口と、を備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１の領域と第２の領域を含む半導体基板と、
前記第１および第２の領域に設けられ、前記第１の領域において第１の開口を設けられた水素拡散防止膜と、
前記第１の開口内に埋設された導電層と、
前記導電層と電気的に接続された情報蓄積素子と、
前記第１の領域の前記情報蓄積素子を覆い、かつ前記第２の領域において前記水素拡散防止膜と接して前記水素拡散防止膜を覆う水素供給膜と、
前記第２の領域において前記水素供給膜と前記水素拡散防止膜の両方を貫通して開口される第２の開口と、
を備える、ことを特徴とする半導体装置。
【請求項２】
前記水素供給膜は組成がＳｉＮｘで表される窒化シリコン膜であってｘの値が０．８乃至１．２である、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記水素拡散防止膜は組成がＳｉ3Ｎ4の窒化シリコン膜である、ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記情報蓄積素子が、下部電極と容量絶縁膜と上部電極で構成される容量素子である、ことを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記水素供給膜は、前記第１の領域において前記上部電極と接して前記上部電極を覆う、ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上の第１の領域に第１の素子を形成する工程と、
前記半導体基板上の第２の領域に第２の素子を形成する工程と、
前記第１の領域と前記第２の領域の双方を覆う水素拡散防止膜を形成する工程と、
前記第１の素子の上方の前記水素拡散防止膜内に、第１の開口を形成する工程と、
前記第１の開口と前記水素拡散防止膜の双方を覆う水素供給膜を形成する工程と、
前記水素供給膜から水素を拡散させる熱処理を行う工程と、
前記第２の素子の上方の前記水素供給膜および前記水素拡散防止膜の両方を貫通する第２の開口を形成する工程と、
水素を含む雰囲気中で熱処理を行う工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記水素供給膜は、プラズマＣＶＤ法で形成した窒化シリコン膜であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記水素拡散防止膜は、熱ＣＶＤ法で形成された窒化シリコン膜であることを特徴とする請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記熱ＣＶＤ法は、ＬＰＣＶＤ法およびＡＬＤ法のいずれか一方であることを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭメモリセルではリフレッシュ特性の改善のための有効な処理として、水素アニールが行われている。この水素アニールでは、周辺回路領域に位置するトランジスタと比べて、メモリセル領域の半導体基板の表面近傍に多くの水素を供給する必要がある。
一方、高アスペクト比の容量素子や多層金属配線を備えた半導体基板では、水素雰囲気中での熱処理により、半導体基板上に形成された素子まで、特性改善に必要な十分な量の水素を供給することが難しい。
そこで、水素を含有するプラズマＣＶＤ法で成膜した膜を使用する方法が提案されている。例えば、プラズマＣＶＤ法で成膜した窒化シリコン膜は２０ａｔｍ％以上の水素を含有し、その組成はＳｉＮxＨy（ｘは０．８ないし１．２程度）とＮ−Ｈ結合が多量に含まれる。このため、窒化シリコン膜の成膜後に熱処理を行うことにより、窒化シリコン膜は水素を放出する。また、窒化シリコン膜の成膜中にも、成膜反応で生成された多量の水素がＳｉＮxＨyを透過して半導体基板側に供給される。
【０００３】
特許文献１（特開平６−１１２４５３号公報）には、プラズマＣＶＤ法で成膜した窒素リッチな膜が、アニールにより水素を脱離させ、半導体基板表面のダングリングボンドをターミネートする現象が開示されている。
【０００４】
特許文献２（特開２００９−１８８０６８号公報）には、固体撮像素子において、水素供給源となるプラズマＣＶＤ法で形成されたパッシベーション膜に関して、受光部が設けられる画素部と周辺回路部で異なる残留水素量に設定する技術が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１１２４５３号公報
【特許文献２】特開２００９−１８８０６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２の方法では、必要な残留水素量が少ない領域でも、一度、残留水素量が多い膜を成膜させた後に、この膜をエッチング除去する必要がある。そのため、残留水素量が多い膜を成膜した時点で、半導体基板の全域にある程度の量の水素が供給されてしまい、領域毎に水素供給量を制御することが出来なかった。
【０００７】
この結果、必要な残留水素量が少ない領域に位置する素子の特性を劣化させることとなっていた。例えば、ＤＲＡＭの周辺回路領域のトランジスタが存在する領域では必要な水素量は少ない。このため、この領域に過度の水素アニールを行うと、高温化で電圧ストレスを印加する前後のＶt（しきい値電圧）の変動量を測定するＢＴＩ（Ｂｉａｓ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）試験において、このトランジスタのＶt（しきい値電圧）の変動量を増大させる要因となっていた。この理由は、過度な（あるいは不安定な）Ｓｉ−Ｈ結合がより多く形成されることにより、高温化で電圧ストレスを印加している間に水素が脱離する量が増加するためと考えられている。
【０００８】
図１、１３および１４は、この現象を詳細に説明する図である。図１Ａおよび１Ｂはそれぞれ、従来のＤＲＡＭのメモリセル領域および周辺回路領域を表す平面図であり、主要な構造しか示しておらず一部の構造を省略している。図１３および１４はそれぞれ、図１ＡのＢ−Ｂ’方向に対応する断面の一部および図１ＢのＡ−Ａ’方向に対応する断面をつなぎ合わせた図を表す。なお、図１３および１４では、点線の左側がメモリセル領域、点線の右側が周辺回路領域を表す。
【０００９】
まず、図１および図１３に示す構造を形成する。図１Ａおよび図１３の左側の領域に示すように、ＤＲＡＭのメモリセル領域には、素子分離領域（ＳＴＩ）２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３０およびダミーワード線３０’が、Ｙ方向に延在し、Ｘ方向に所定の間隔で半導体基板１内に埋め込まれることで形成されている。さらに、ワード線３０およびダミーワード線３０’と直交するＸ方向に、複数のビット線３１が、所定の間隔で配置されている。そして、ワード線３０と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００１０】
メモリセルは、第３のトランジスタＴｒ３と容量素子４８とから構成されている。各容量素子４８は、容量コンタクトプラグ３２ｂを介して、各々の第３のトランジスタＴｒ３の容量コンタクト領域３２ａに電気的に接続されている。個々のメモリセルは、ビットコンタクト領域３３を介して、ビット線３１に接続されている。各容量素子４８は、下部電極４８ａの内壁面および外壁面上に、容量絶縁膜４８ｂならびに上部電極（プレート電極）であるポリシリコン膜４８ｃおよびタングステン膜４８ｄが、この順に積層されたものから構成されている。タングステン膜４８ｄを覆うように、プレートマスク膜１８が設けられ、プレートマスク膜１８を貫通するようにコンタクトプラグ２３が設けられている。
【００１１】
図１Ｂおよび図１３の右側の領域に示すように、周辺回路領域には、ＮＭＯＳが形成される領域Ｃｎと、ＰＭＯＳが形成される領域Ｃｐが設けられている。領域ＣｎとＣｐは、これらの間に素子分離領域（ＳＴＩ）２を挟むように配置されている。それぞれの領域ＣｎとＣｐには、半導体基板１の表面が露出した活性領域１ａが配置され、第１のゲート絶縁膜９ａを介して第１のゲート電極１７ａ、第２のゲート絶縁膜９ｂを介して第２のゲート電極１７ｂがそれぞれ、活性領域１ａを２分するように設けられている。領域ＣｎとＣｐの活性領域１ａ内にはそれぞれ、Ｐウェル３およびＮウェル４が設けられている。領域Ｃｎにおいて第１のゲート電極１７ａの両側のＰウェル３には、ＬＤＤ領域１９ａと、第１のソースおよびドレイン２１ａが設けられている。第１のゲート絶縁膜９ａ、第１のゲート電極１７ａ、ＬＤＤ領域１９ａ、および第１のソースおよびドレイン２１ａは、Ｎチャネル型の第1のトランジスタＴｒ１を構成する。また、領域Ｃｐにおいて第２のゲート電極１７ｂの両側のＮウェル４には、ＬＤＤ領域１９ｂと、第２のソースおよびドレイン２１ｂが設けられている。第２のゲート絶縁膜９ｂ、第２のゲート電極１７ｂ、ＬＤＤ領域１９ｂ、および第１のソースおよびドレイン２１ｂは、Ｐチャネル型の第２のトランジスタＴｒ２を構成する。第１のソースおよびドレイン２１ａと、第２のソースおよびドレイン２１ｂはそれぞれ、コンタクトプラグ２４ａおよび２４ｂに接続されている。コンタクトプラグ２４ａおよび２４ｂはそれぞれ、配線層２４ｃおよび２４ｄに接続されている。配線層２４ｃおよび２４ｄの一方はそれぞれ、を介してスルーホールプラグ２４ｅおよび２４ｆに接続されている。
【００１２】
次に、図１４に示すように、メモリセル領域のコンタクトプラグ２３、周辺回路領域のスルーホールプラグ２４ｅおよび２４ｆに接続されるようにそれぞれ、アルミ配線２４ｇ、２４ｈおよび２４ｉを形成する。これにより、ＤＲＡＭが完成する。
【００１３】
従来は、図１および１３に示す構造を形成した後、水素アニールを行う。この水素アニールにより、メモリセル領域では、コンタクトプラグ２３および容量コンタクトプラグ３２ｂ用の開口部を通って、水素原子が半導体基板１内にまで拡散する。また、周辺回路領域では、スルーホールプラグ２４ｅおよび２４ｆ用の開口部、配線層２４ｃ、２４ｄ用の配線溝、ならびにコンタクトプラグ２４ａおよび２４ｂ用の開口部を通って、水素原子が半導体基板１内にまで拡散する。しかしながら、従来の水素アニールでは、メモリセル領域と周辺回路領域のトランジスタに同じ量の水素を供給することとなる。従って、メモリセル領域のリフレッシュ特性改善に必要十分な大量の水素を供給すると、周辺回路領域では水素が供給過剰となり不安定なＳｉ−Ｈ結合が形成されていた。この結果、長時間の動作中に、周辺回路領域のトランジスタから徐々に水素が脱離して、周辺回路領域のトランジスタのＶt（しきい値電圧）が変動して、回路動作の不具合が生じるという問題があった。
【課題を解決するための手段】
【００１４】
一実施形態は、
第１の領域と第２の領域を含む半導体基板と、
前記第１および第２の領域に設けられ、前記第１の領域において第１の開口を設けられた水素拡散防止膜と、
前記第１の開口内に埋設された導電層と、
前記導電層と電気的に接続された情報蓄積素子と、
前記第１の領域の前記情報蓄積素子を覆い、かつ前記第２の領域において前記水素拡散防止膜と接して前記水素拡散防止膜を覆う水素供給膜と、
前記第２の領域において前記水素供給膜と前記水素拡散防止膜の両方を貫通して開口される第２の開口と、
を備える、ことを特徴とする半導体装置に関する。
【００１５】
他の実施形態は、
半導体基板上の第１の領域に第１の素子を形成する工程と、
前記半導体基板上の第２の領域に第２の素子を形成する工程と、
前記第１の領域と前記第２の領域の双方を覆う水素拡散防止膜を形成する工程と、
前記第１の素子の上方の前記水素拡散防止膜内に、第１の開口を形成する工程と、
前記第１の開口と前記水素拡散防止膜の双方を覆う水素供給膜を形成する工程と、
前記水素供給膜から水素を拡散させる熱処理を行う工程と、
前記第２の素子の上方の前記水素供給膜および前記水素拡散防止膜の両方を貫通する第２の開口を形成する工程と、
水素を含む雰囲気中で熱処理を行う工程と、
を備えることを特徴とする半導体装置の製造方法に関する。
【発明の効果】
【００１６】
第１の領域に水素原子を拡散させることにより第１の領域の装置特性を改善させると共に、第２の領域への過度な水素原子の拡散を防止して第２の領域の装置特性が劣化することを防止できる。
【図面の簡単な説明】
【００１７】
【図１】従来技術および第１実施例の半導体装置を表す平面図である。
【図２】第１実施例の半導体装置を表す断面図である。
【図３】第１実施例の半導体装置の製造方法を表す断面図である。
【図４】第１実施例の半導体装置の製造方法を表す断面図である。
【図５】第１実施例の半導体装置の製造方法を表す断面図である。
【図６】第１実施例の半導体装置の製造方法を表す断面図である。
【図７】第１実施例の半導体装置の製造方法を表す断面図である。
【図８】第１実施例の半導体装置の製造方法を表す断面図である。
【図９】第１実施例の半導体装置の製造方法を表す断面図である。
【図１０】第１実施例の半導体装置の製造方法を表す断面図である。
【図１１】第１実施例の半導体装置の製造方法を表す断面図である。
【図１２】第２実施例の半導体装置の製造方法を表す断面図である。
【図１３】従来技術の半導体装置の製造方法を表す断面図である。
【図１４】従来技術の半導体装置を表す断面図である。
【発明を実施するための形態】
【００１８】
以下に、本発明を適用した実施例について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、及び厚みの比率等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
【００１９】
なお、下記実施例において、特許請求の範囲に記載の「第1の領域」および「第２の領域」はそれぞれ、メモリセル領域および周辺回路領域に相当する。
特許請求の範囲に記載の「第１の開口」および「第２の開口」はそれぞれ、メモリセル領域の容量コンタクトホールおよび周辺回路領域のスルーホールに相当する。
特許請求の範囲に記載の「水素拡散防止膜」および「水素供給膜」はそれぞれ、ストッパー膜（窒化シリコン膜）４５および窒化シリコン膜２７に相当する。
特許請求の範囲に記載の「導電膜」および「情報蓄積素子」はそれぞれ、容量コンタクトプラグ３２ｂおよび容量素子４８に相当する。
特許請求の範囲に記載の「第１の素子」は第３のトランジスタＴｒ３に相当し、「第２の素子」は第1および第２のトランジスタＴｒ１、Ｔｒ２に相当する。
【００２０】
（第1実施例）
１．半導体装置
本実施例は、本発明の構造を適用した半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関するものである。
【００２１】
図１および２は本実施例の半導体装置を表す図である。図１Ａはメモリセル領域の平面図、図１Ｂは周辺回路領域の平面図である。なお、図１Ａおよび１Ｂは主要な構造しか示しておらず一部の構造を省略している。見かけ上、図１Ａおよび１Ｂでは従来技術と本実施例が同様の構造となっているが、図１Ａおよび１Ｂに図示しない構造が従来技術と本実施例とでは異なっている。図２は図１ＡのＢ−Ｂ’方向の断面の一部と、図１ＢのＡ−Ａ’方向の断面をつなぎ合わせた図である。なお、図２は、点線の左側がメモリセル領域、点線の右側が周辺回路領域を表す。本実施例のＤＲＡＭは、図１Ａに示すメモリセル領域と、図１Ｂに示す周辺回路領域とから構成されており、６Ｆ２セル配置（Ｆは最少加工寸法）となっている。
【００２２】
（１）メモリセル領域（第１の領域）
図１Ａに示すように、ＤＲＡＭのメモリセル領域には、素子分離領域（ＳＴＩ）２と活性領域１ａがＹ方向に所定間隔で交互に複数、形成されている。素子分離領域２および活性領域１ａはそれぞれ、図１Ａに示すＸ’方向に延在している。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３０およびダミーワード線３０’が、Ｙ方向に延在し、Ｘ方向に所定の間隔で半導体基板１内に埋め込まれることで形成されている。さらに、ワード線３０およびダミーワード線３０’と直交するＸ方向に、複数のビット線３１が、所定の間隔で配置されている。そして、ワード線３０と活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。メモリセルは、第３のトランジスタ（第１の素子）Ｔｒ３と図示しない容量素子とから構成されている。第３のトランジスタＴｒ３は、活性領域１ａ、図示しない低濃度不純物拡散層、第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３、ワード線３０および図示しない第３のゲート絶縁膜とから構成されている。
【００２３】
ワード線３０とダミーワード線３０’は、同一の構造を有しているが、機能が異なっている。ワード線３０は第３のトランジスタＴｒ３のゲート電極として用いられるのに対して、ダミーワード線３０’は所定の電位をかけて隣接する第３のトランジスタＴｒ３間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接する第３のトランジスタＴｒ３間は、ダミーワード線３０’を所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。
【００２４】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれ容量素子（図１Ａには図示せず）が設けられている。各容量素子は、容量コンタクトプラグ（導電層）３２ｂを介して、各第３のトランジスタＴｒ３の容量コンタクト領域３２ａに電気的に接続されている。容量コンタクトプラグ３２ｂは、図１Ａに示すように、それぞれが重ならないようにメモリセル領域内に、所定の間隔で配置されている。また、個々のメモリセルは、ビットコンタクト領域３３を介して、ビット線３１に接続されている。
【００２５】
図２Ａの点線の左側の領域に示すように、メモリセル領域において、各メモリセルは、第３のトランジスタＴｒ３と容量素子（情報蓄積素子）４８とから形成されている。第３のトランジスタＴｒ３は、活性領域１ａと、半導体基板１内に埋め込まれた埋め込みゲート電極からなるワード線３０と、半導体基板１とワード線３０の間に設けられた第３のゲート絶縁膜３７、低濃度不純物拡散層１０、および半導体基板１の主面に設けられ第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３とから構成されている。容量コンタクト領域３２ａおよびビットコンタクト領域３３の下には更に、低濃度不純物拡散層１０が設けられている。ワード線３０は例えば、窒化チタン膜からなるバリアメタル膜３０ａと、タングステン膜からなるメタルゲート膜３０ｂとから構成されている。ワード線３０の上面は、半導体基板１の上面よりも低くなるように形成されている。ワード線３０上には、窒化シリコン膜からなるライナー膜３８ａとＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜３８ｂが設けられている。
【００２６】
メモリセル領域の半導体基板１上には、窒化シリコン膜からなるビットコン層間絶縁膜３９が設けられている。ビットコンタクト領域３３上のビットコン層間絶縁膜３９は開口しており、ビットコンタクト領域３３に接するようにビット線３１が設けられている。ビット線３１は、半導体基板１に近い側から順に、不純物を含有するポリシリコン膜１１ｃ、タングステン膜の積層膜１２ｃとから構成される。ビット線３１上には、窒化シリコン膜からなるハードマスク１５が設けられている。ビット線３１の両側面上およびビットコン層間絶縁膜３９の上面上には、窒化シリコン膜からなるライナー膜４３が設けられている。ライナー膜４３上には、ＳＯＤ膜（層間絶縁膜）２２が設けられている。ＳＯＤ膜２２上には窒化シリコン膜からなるストッパー膜（水素拡散防止膜）４５が設けられている。このストッパー膜４５は、水素アニール工程において、ストッパー膜４５の下に位置する素子等に水素が拡散するのを防止する。
【００２７】
ストッパー膜４５、ＳＯＤ膜２２、ライナー膜４３およびビットコン層間絶縁膜３９を貫通して、容量コンタクト領域３２ａに接続されるように容量コンタクトプラグ３２ｂが設けられている。また、容量コンタクトプラグ３２ｂに電気的に接続されるように、容量素子４８が設けられている。容量素子４８は、容量コンタクトプラグ３２ｂを介して、容量コンタクト領域３２ａに電気的に接続されている。容量素子４８は、下部電極４８ａの内壁面および外壁面上に、容量絶縁膜４８ｂ、および上部電極（プレート電極）がこの順に積層される、クラウン型の容量素子となっている。上部電極（プレート電極）は、不純物を含有するポリシリコン膜４８ｃとこの上に形成されたタングステン膜４８ｄとから構成されている。メモリセル領域では、タングステン膜４８ｄに接して容量素子４８を覆うように窒化シリコン膜（水素供給膜）２７が設けられている。この窒化シリコン膜（水素供給膜）２７はメモリセル領域では、タングステン膜４８ｄ上に設けられているのに対して、後述するように、周辺回路領域ではストッパー膜４５に接してストッパー膜４５を覆うように設けられている。窒化シリコン膜（水素供給膜）２７は、水素アニール（熱処理）により、水素を供給する供給源となる。窒化シリコン膜（水素供給膜）２７上には更に、酸化シリコン膜からなる層間絶縁膜２８が設けられている。メモリセル領域では、層間絶縁膜２８、窒化シリコン膜２７を貫通して、タングステン膜４８ｄに接続されるようにコンタクトプラグ２３が設けられている。コンタクトプラグ２３は更に、層間絶縁膜２８上に設けられたアルミニウム配線２４ｇに接続されている。
【００２８】
（２）周辺回路領域（第２の領域）
図１Ｂに示すように、周辺回路領域には、ＮＭＯＳが形成される領域Ｃｎと、ＰＭＯＳが形成される領域Ｃｐが設けられている。領域ＣｎとＣｐは、これらの間に素子分離領域（ＳＴＩ）２を挟むように配置されている。それぞれの領域ＣｎとＣｐには、半導体基板１の表面が露出した活性領域１ａが配置され、第１のゲート電極１７ａ、第２のゲート電極１７ｂが活性領域１ａを２分するように設けられている。領域ＣｎとＣｐの活性領域１ａ内にはそれぞれ、Ｐウェル３およびＮウェル４が設けられている。領域Ｃｎにおいて第１のゲート電極１７ａの両側のＰウェル３内には、図示しない低濃度の不純物が導入されたＬＤＤ領域と、高濃度の不純物が導入された第１のソースおよびドレイン２１ａが設けられている。領域Ｃｐにおいて第２のゲート電極１７ｂの両側のＮウェル４内には、図示しない低濃度の不純物が導入されたＬＤＤ領域と、高濃度の不純物が導入された第２のソースおよびドレイン２１ｂが設けられている。領域Ｃｎ上に形成された、活性領域１ａ、第１のゲート電極１７ａ、図示しないＬＤＤ領域、第１のソースおよびドレイン２１ａ、および図示しない第１のゲート絶縁膜は、周辺回路領域の第１のトランジスタ（第２の素子）Ｔｒ１を構成する。同様に、領域Ｃｐ上に形成された、活性領域１ａ、第２のゲート電極１７ｂ、図示しないＬＤＤ領域、第２のソースおよびドレイン２１ｂ、および図示しない第２のゲート絶縁膜は、周辺回路領域の第２のトランジスタ（第２の素子）Ｔｒ２を構成する。第１のソースおよびドレイン２１ａと、第２のソースおよびドレイン２１ｂはそれぞれ、コンタクトプラグ２４ａおよび２４ｂに接続されている。コンタクトプラグ２４ａおよび２４ｂはそれぞれ、配線層２４ｃおよび２４ｄに接続されている。配線層２４ｃおよび２４ｄの一方はそれぞれ、を介して図示しないスルーホールプラグに接続されている。
【００２９】
図２の右側の領域に示すように、本実施例の半導体装置の周辺回路領域は、Ｐウェル３およびＮウェル４を有する。Ｐウェル３とＮウェル４間には素子分離領域２が設けられており、Ｐウェル３とＮウェル４を絶縁分離している。素子分離領域２は、酸化シリコン膜２ｂと窒化シリコン膜２ａの積層膜から構成されている。Ｐウェル３上には、第１のゲート絶縁膜９ａとしての酸化シリコン膜５ａ、酸化ハフニウム膜６ａがこの順に設けられている。第１のゲート絶縁膜９ａ上には、窒化チタン膜７ａ、不純物を含有するポリシリコン膜１１ａ、およびタングステン膜１２ａからなる第１のゲート電極１７ａが設けられている。Ｎウェル４上には、第２のゲート絶縁膜９ｂとしての酸化シリコン膜５ｂ、酸化アルミニウム膜６ｂがこの順に設けられている。第２のゲート絶縁膜９ｂ上には、窒化チタン膜７ｂ、不純物を含有するポリシリコン膜１１ｂ、およびタングステン膜１２ｂからなる第２のゲート電極１７ｂが設けられている。第１および第２のゲート電極１７ａ、１７ｂ上にはそれぞれ、窒化シリコン膜からなるハードマスク１５が設けられている。第１および第２のゲート電極１７ａ、１７ｂの両側面上には、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂが設けられている。オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂと、半導体基板１を覆うように更に、ライナー膜４３が設けられている。
【００３０】
Ｐウェル３内の第１のゲート電極１７ａを挟んだ両側には、Ｎ型導電型のＬＤＤ領域１９ａ、Ｎ型導電型の第１のソースおよびドレイン２１ａが形成されている。Ｎウェル４内の第２のゲート電極１７ｂを挟んだ両側には、Ｐ型導電型のＬＤＤ領域１９ｂ、Ｐ型導電型の第２のソースおよびドレイン２１ｂが形成されている。Ｐウェル３、第１のゲート絶縁膜９ａ、第１のゲート電極１７ａ、Ｎ型導電型のＬＤＤ領域１９ａ、および第１のソースおよびドレイン２１ａは、第１のトランジスタＴｒ１であるＮＭＯＳ（Ｎチャネル型のトランジスタ）を構成する。また、Ｎウェル４、第２のゲート絶縁膜９ｂ、第２のゲート電極１７ｂ、Ｐ型導電型のＬＤＤ領域１９ｂ、および第２のソースおよびドレイン２１ｂは第２のトランジスタＴｒ２であるＰＭＯＳ（Ｐチャネル型のトランジスタ）を構成する。
【００３１】
周辺回路領域の半導体基板１上にはＳＯＤ膜（層間絶縁膜）２２が設けられている。ＳＯＤ膜２２を貫通して、第１のソースおよびドレイン２１ａに接続されるようにコンタクトプラグ２４ａおよび配線層２４ｃが設けられている。同様に、ＳＯＤ膜２２を貫通して、第２のソースおよびドレイン２１ｂに接続されるようにコンタクトプラグ２４ｂおよび配線層２４ｄが設けられている。ＳＯＤ膜２２上には、ストッパー膜（水素拡散防止膜）４５と、ストッパー膜４５に接してこれを覆うように窒化シリコン膜（水素供給膜）２７、および窒化シリコン膜（水素供給膜）２７上に層間絶縁膜２８が設けられている。層間絶縁膜２８、窒化シリコン膜２７、およびストッパー膜４５を貫通して、配線層に２４ｃおよび２４ｄの一方に接続されるようにそれぞれ、スルーホールプラグ２４ｅおよび２４ｆが設けられている。スルーホールプラグ２４ｅおよび２４ｆは、ストッパー膜４５および層間絶縁膜２８を貫通するスルーホール（第２の開口）内にタングステン等の導電材料を埋設することで形成されている。スルーホールプラグ２４ｅおよび２４ｆはそれぞれ、層間絶縁膜２８上に設けられたアルミニウム配線層２４ｈおよび２４ｉに接続されている。
【００３２】
本実施例の半導体装置では、窒化シリコン膜（水素供給膜）２７の成膜中および後述する層間絶縁膜２８の成膜時の熱（水素供給膜から水素を拡散させる熱処理）により、窒化シリコン膜（水素供給膜）２７は大量の水素を放出する。放出された水素は、メモリセル領域内ではストッパー膜（水素拡散防止膜）４５内に開口された容量コンタクトホール（第１の開口）を通って、半導体基板１上の第３のトランジスタＴｒ３まで大量に拡散する。従って、メモリセル領域では、容量コンタクトホールを介してメモリセル領域の半導体基板１に十分な量の水素原子を拡散させることができる。この結果、メモリセル領域のリフレッシュ特性を効果的に改善させることができる。
一方、後述するように、周辺回路領域では、窒化シリコン膜（水素供給膜）２７及び層間絶縁膜２８の成膜中に、全体を水素の拡散係数が非常に小さいストッパー膜（水素拡散防止膜）４５で覆っている。このため、水素原子は半導体基板１上の第１および第２のトランジスタＴｒ１、Ｔｒ２まで拡散しない。この結果、第１および第２のトランジスタＴｒ１、Ｔｒ２のＶt（しきい値電圧）が変動して、回路動作の不具合が生じることを防止できる。
【００３３】
２．半導体装置の製造方法
以下、図１〜１１を参照して、本実施例の半導体装置の製造方法を説明する。なお、図２〜１１はそれぞれ、図１Ａのメモリセル領域のＢ−Ｂ’方向に対応する断面と、図１Ｂの周辺回路領域のＡ−Ａ’方向に対応する断面をつなぎ合わせた図を表す。また、図２〜１１において、点線の左側の領域がメモリセル領域、点線の右側の領域が周辺回路領域を表す。
まず、図３に示すように、半導体基板１内のメモリセル領域および周辺回路領域に、酸化シリコン膜２ｂと窒化シリコン膜２ａの積層膜からなる素子分離領域（ＳＴＩ）２を形成する。これにより、メモリセル領域および周辺回路領域では素子分離領域２で区画された活性領域１ａが規定される。また、公知の方法により、周辺回路領域の活性領域１ａ内にＰウェル３およびＮウェル４を形成する。メモリセル領域の半導体基板１内に低濃度の不純物を注入して、低濃度不純物拡散層１０を形成する。続いて、半導体基板１の主面を熱酸化することにより酸化シリコン膜５１を形成し、酸化シリコン膜５１上に窒化シリコン膜５２を形成する。メモリセル領域上の酸化シリコン膜５１及び窒化シリコン膜５２をパターニングすることでハードマスクパターンを設ける。ハードマスクパターンを用いたエッチングにより、メモリセル領域の半導体基板１内に、素子分離領域２と交差する方向に延在する溝状のトレンチ５５を形成する。このトレンチ５５の形成により、予め形成した低濃度不純物拡散層１０が分断される。
【００３４】
図４に示すように、トレンチ５５の内壁をＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）法により酸化して、酸化シリコン膜からなる第３のゲート絶縁膜３７を形成する。
【００３５】
図５に示すように、トレンチ５５の内壁上に窒化チタン膜等のバリア膜３０ａを形成する。トレンチ５５内をタングステン膜等のメタルゲート膜３０ｂで埋め込む。エッチバックによりバリア膜３０ａ及びメタルゲート膜３０ｂの上面を半導体基板１の主面よりも後退させて、ワード線（埋め込みゲート電極）３０を形成する。この際、周辺回路領域のバリア膜３０ａ及びメタルゲート膜３０ｂは除去される。
図６に示すように、半導体基板１の全面に窒化シリコン膜からなるライナー膜３８ａを形成した後、半導体基板１の全面に更にＳＯＤ膜３８ｂを形成する。その後、ライナー膜３８ａの上面が露出するまで、ＳＯＤ膜３８ｂにＣＭＰ処理を施す。
図７に示すように、ドライエッチングにより、ライナー膜３８ａおよびＳＯＤ膜３８ｂの上部を除去する。次に、ウェットエッチングにより、窒化シリコン膜５２を除去する。次に、半導体基板１上の全面に、窒化シリコン膜からなるビットコン層間絶縁膜３９を形成する。
【００３６】
図８に示すように、フォトリソグラフィ法およびエッチング法を利用して、ビットコン層間絶縁膜３９の一部を除去する。露出した酸化シリコン膜５１を除去して、メモリセル領域の半導体基板１を露出させる。この際、周辺回路領域上の酸化シリコン膜５１も除去する。露出した半導体基板の低濃度不純物拡散層１０内に、高濃度の不純物を注入することにより、第３のソースおよびドレインの一方となるビットコンタクト領域３３を形成する。
【００３７】
次に、周辺回路領域のＰウェル３およびＮウェル４の表面を熱酸化することにより、Ｐウェル３およびＮウェル４の表面にそれぞれ、酸化シリコン５ａ、５ｂを形成する。ＣＶＤ法により、半導体基板１上の全面に、酸化ハフニウム膜６ａを形成する。この後、半導体基板１上の全面に、窒化チタン膜７ａ、および第１の酸化シリコン膜（図示していない）を形成する。第１の酸化シリコン膜のパターニングを行い、Ｐウェル３を覆うように第１の酸化シリコン膜からなるハードマスクを形成する。このハードマスクを用いて、窒化チタン膜７ａのドライエッチングを行う。
【００３８】
次に、ＣＶＤ法により、半導体基板１上の全面に、酸化アルミニウム膜６ｂを形成する。この後、半導体基板１上の全面に、窒化チタン膜７ｂ、および第２の酸化シリコン膜（図示していない）を形成する。リソグラフィー技術およびドライエッチング技術を用いて、第２の酸化シリコン膜のパターニングを行い、Ｎウェル４を覆うように第２の酸化シリコン膜からなるハードマスクを形成する。このハードマスクを用いて、窒化チタン膜７ｂ、および酸化アルミニウム膜６ｂのドライエッチングを行う。続いて、ウェットエッチングにより、露出した酸化ハフニウム膜６ａを除去する。
【００３９】
次に、第１および第２の酸化シリコン膜を除去する。半導体基板１上の全面に、ＣＶＤ法により不純物を含有するポリシリコン膜を形成した後、ポリシリコン膜上にスパッタ法によりタングステン膜を形成する。この後、ＣＶＤ法により、タングステン膜上に窒化シリコン膜１５を形成する。リソグラフィー技術およびドライエッチング技術を用いて、窒化シリコン膜１５のパターニングを行う。これにより、周辺回路領域のＰウェル３およびＮウェル４と、メモリセル領域のビットコンタクト領域３３上にそれぞれ、窒化シリコン膜１５からなるハードマスクを形成する。
【００４０】
次に、ハードマスク１５を用いて、周辺回路領域およびメモリセル領域の積層膜のエッチングを行う。具体的には、周辺回路領域では、タングステン膜、ポリシリコン膜、窒化チタン膜７ａ、７ｂ、酸化ハフニウム膜６ａ、酸化アルミニウム膜６ｂ、酸化シリコン膜５ａ、５ｂのドライエッチングを行う。これにより、Ｐウェル３上には、第１のゲート絶縁膜９ａとして酸化シリコン膜５ａおよび酸化ハフニウム膜６ａが形成され、窒化チタン膜７ａ、ポリシリコン膜１１ａおよびタングステン膜１２ａを有する第１のゲート電極１７ａが形成される。Ｎウェル４上には、第２のゲート絶縁膜９ｂとして酸化シリコン膜５ｂ、および酸化アルミニウム膜６ｂが形成され、窒化チタン膜７ｂ、ポリシリコン膜１１ｂおよびタングステン膜１２ｂを有する第２のゲート電極１７ｂが形成される。また、メモリセル領域では、ハードマスク１５を用いて、タングステン膜、ポリシリコン膜のドライエッチングを行う。これにより、ビットコンタクト領域３３上には、ポリシリコン膜１１ｃおよびタングステン膜１２ｃを有するビット線３１が形成される。
【００４１】
図９に示すように、半導体基板１の全面に、窒化シリコン膜を形成した後、窒化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂの両側面上に、オフセットスペーサ２６ａを形成する。ハードマスク１５およびオフセットスペーサ２６ａをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、ＬＤＤ領域１９ａを形成する。ハードマスク１５およびオフセットスペーサ２６ａをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、ＬＤＤ領域１９ｂを形成する。
【００４２】
次に、半導体基板１の全面に、酸化シリコン膜を形成した後、酸化シリコン膜をエッチバックすることによって、第１および第２のゲート電極１７ａ、１７ｂの両側面上に、サイドウォールスペーサ２６ｂを形成する。ハードマスク１５、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｐウェル３内にＮ型導電型の不純物を注入することにより、第１のソースおよびドレイン２１ａを形成する。ハードマスク１５、オフセットスペーサ２６ａおよびサイドウォールスペーサ２６ｂをマスクに用いて、Ｎウェル４内にＰ型導電型の不純物を注入することにより、第２のソースおよびドレイン２１ｂを形成する。
【００４３】
次に、半導体基板１の全面に、周辺回路領域の第１および第２のゲート電極１７ａ、１７ｂと、メモリセル領域のビット線３１を覆うように、窒化シリコン膜からなるライナー膜４３を形成する。半導体基板１上の全面に塗布系絶縁膜を形成した後、アニール処理を行うことにより、ＳＯＤ膜２２を形成する。
次に、ＳＯＤ膜２２のＣＭＰ処理を行い、これらの膜を平坦化する。リソグラフィー技術およびドライエッチング技術を利用して、ＳＯＤ膜２２内に、第１のソースおよびドレインの２１ａ、第２のソースおよびドレインの２１ｂを露出させるようにコンタクトホールおよび配線溝を形成する。コンタクトホールおよび配線溝内にタングステンなどの導電材料を埋設することにより、コンタクトプラグ２４ａ、２４ｂおよび配線層２４ｃ、２４ｄを形成する。
【００４４】
次に、ＳＯＤ膜２２上に、熱ＣＶＤ法により、ストッパー膜（水素拡散防止膜）４５を形成する。熱ＣＶＤ法としては例えば、ＬＰＣＶＤ（Ｌｏｗ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；低圧ＣＶＤ法）法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはこれらの方法の組み合わせを挙げることができる。このストッパー膜４５は、後述する水素アニール時に、水素原子がストッパー膜の下層まで拡散するのを防止する水素拡散防止膜として働く。
次に、リソグラフィー技術およびドライエッチング技術を用いて、ストッパー膜４５、ＳＯＤ膜２２、ライナー膜４３、およびビットコン層間絶縁膜３９を貫通して、低濃度不純物拡散層１０を露出させるように容量コンタクトホール（第１の開口）を形成する。露出した低濃度不純物拡散層１０内に高濃度の不純物を注入することにより、第３のソースおよびドレインの他方となる容量コンタクト領域３２ａを形成する。これにより、第３のソースおよびドレインとなる容量コンタクト領域３２ａおよびビットコンタクト領域３３、低濃度不純物拡散層１０、第３のゲート絶縁膜３７、並びにワード線（埋め込みゲート電極）３０を有する第３のトランジスタＴｒ３が形成される。タングステン等の導電材料を用いて容量コンタクトホール内を埋設することにより容量コンタクトプラグ（導電層）３２ｂを形成する。
【００４５】
図１０に示すように、ストッパー膜４５上に、図示しない層間絶縁膜、および窒化シリコン膜からなるサポート膜３５を形成する。サポート膜３５、層間絶縁膜内に容量コンタクトプラグ３２ｂを露出させるように、シリンダーホールを形成した後、シリンダーホールの内壁面上に下部電極４８ａを形成する。この後、サポート膜３５内に開口を形成した後、メモリセル領域および周辺回路領域の層間絶縁膜を除去して、下部電極４８ａの外側面を露出させる。下部電極４８ａの露出した表面上に、容量絶縁膜４８ｂを形成する。この後、下部電極４８ａと容量絶縁膜４８ｂを覆うように、ストッパー膜４５上の全面に、不純物を含有するポリシリコン膜４８ｃを形成した後、周辺回路領域のポリシリコン膜４８ｃを除去する。メモリセル領域のポリシリコン膜４８ｃを覆うように、タングステン膜４８ｄを形成する。これにより、下部電極４８ａ、容量絶縁膜４８ｂならびに上部電極（プレート電極）４８ｃおよび４８ｄからなるクラウン型の容量素子４８が完成する。
図１１に示すように、半導体基板１上の全面に、プラズマＣＶＤ法により、窒化シリコン膜からなる水素供給膜２７を形成する。この水素供給膜２７と、ストッパー膜（水素拡散防止膜）４５は、窒化シリコンからなるが、これらの膜の成膜法および組成は異なる。すなわち、水素供給膜２７はプラズマＣＶＤ法で成膜され、その組成は好ましくは、ｘの値が０．８乃至１．２であるＳｉＮｘで表される。これに対して、ストッパー膜（水素拡散防止膜）４５は、熱ＣＶＤ法（例えば、ＬＰＣＶＤ法、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、またはこれらの方法の組み合わせ）により成膜され、その組成はＳｉ3Ｎ4で表される。従って、水素供給膜２７は、アニールにより水素原子を供給するのに対して、ストッパー膜（水素拡散防止膜）４５は水素原子の拡散を防止する。
例えば、水素供給膜２７の成膜条件は温度２５０〜３００℃においてＳｉＨ4とＮＨ3ガスを用い、ＮＨ3の流量比がより大きい条件が好ましい。また、層間絶縁膜２８の成膜条件としては、３００〜４００℃でＳｉ（ＯＣ2Ｈ5）4とＯ2を用いたプラズマＣＶＤ法を挙げることができる。なお、層間絶縁膜２８の成膜温度は、水素供給膜２７の成膜温度よりも高い方がより好ましい。
【００４６】
このように水素供給膜２７の成膜中および後述する層間絶縁膜２８の成膜時の熱（水素供給膜から水素を拡散させる熱処理）により、水素供給膜２７は大量の水素を放出する。放出された水素原子は、メモリセル領域内では水素拡散防止膜４５内に開口された容量コンタクトホール（第１の開口）を通って、半導体基板１上の第３のトランジスタＴｒ３まで大量に拡散する。一方、周辺回路領域では、全体を水素の拡散係数が非常に小さいストッパー膜（水素拡散防止膜）４５で覆っている。このため、水素原子は半導体基板１上の第１および第２のトランジスタＴｒ１、Ｔｒ２まで拡散せず、層間絶縁膜２８中に残留する。残留した水素は、外方拡散等により層間絶縁膜２８中から出ていき、最終的に周辺回路領域の層間絶縁膜２８中の残留水素濃度は減少する。このように、本実施例では、容量コンタクトホールを介してメモリセル領域の半導体基板１に十分な量の水素原子を拡散させることができる。この結果、メモリセル領域のリフレッシュ特性を効果的に改善させることができる。また、周辺回路領域では全体をストッパー膜４５で覆っているため（ストッパー膜４５内に開口部が存在しないため）、開口部を通って水素原子が半導体基板１まで拡散することを効果的に防止できる。この結果、第１および第２のトランジスタＴｒ１、Ｔｒ２のＶt（しきい値電圧）が変動して、回路動作の不具合が生じることを防止できる。
【００４７】
図２に示すように、メモリセル領域では層間絶縁膜２８を貫通してタングステン膜４８ｄを露出させるコンタクトホールを形成し、周辺回路領域では層間絶縁膜２８、水素供給膜２７およびサポート膜４５を貫通して配線層２４ｃ、２４ｄを露出させるスルーホール（第２の開口）を形成する。タングステン等の導電材料を用いてコンタクトホールおよびスルーホール内を埋設することによりそれぞれ、コンタクトプラグ２３およびスルーホールプラグ２４ｅ、２４ｆを形成する。この後、層間絶縁膜２８上にアルミニウム膜を形成した後、アルミニウム膜のパターニングを行うことにより、コンタクトプラグ２３およびスルーホールプラグ２４ｅ、２４ｆにそれぞれ接続されたアルミニウム配線層２４ｇ、２４ｈ、２４ｉを形成する。
【００４８】
次に、水素を含む雰囲気中で熱処理を行う。この時点では、周辺回路領域のサポート膜４５内にスルーホール（第２の開口）が開口している。このため、この開口を通して、半導体基板１上の第１および第２のトランジスタＴｒ１、Ｔｒ２に水素を供給することができる。この際、水素アニールの温度・時間は、周辺回路領域の第１および第２のトランジスタＴｒ１、Ｔｒ２の特性改善に適正な量の水素が供給されると共に、既に図１１の工程において水素が供給され水素との結合が形成されているメモリセル領域において水素の脱離が活発化しない設定とする。具体的には、水素アニールの温度は、４００〜４５０℃、時間は３０〜６０分とすることができる。
【００４９】
（第２実施例）
第１実施例では、メモリセル領域のタングステン膜４８ｄに接し、周辺回路領域のサポート膜４５に接するように窒化シリコン膜（水素供給膜）２７を形成した。これに対して本実施例では、メモリセル領域および周辺回路領域において、層間絶縁膜２８上に水素供給膜２７を形成する点が異なる。本実施例は、第１実施例の図１１の工程において、窒化シリコン膜（水素供給膜）２７の代わりに酸化シリコン膜（プレートマスク膜）３６を形成し、層間絶縁膜２８の形成後に窒化シリコン膜（水素供給膜）２７を形成する点以外は、第１実施例と同様にＤＲＡＭを製造することができる。このため、以下では、第１実施例の図１１の工程と異なる工程を中心に説明する。
【００５０】
図１２は、本実施例の半導体装置を製造する途中の工程を表す図であり、図１Ａのメモリセル領域のＢ−Ｂ’方向に対応する断面と、図１Ｂの周辺回路領域のＡ−Ａ’方向に対応する断面をつなぎ合わせた図を表す。また、図１２において、点線の左側の領域がメモリセル領域、点線の右側の領域が周辺回路領域を表す。
【００５１】
図１２の工程では、メモリセル領域および周辺回路領域において、サポート膜４５およびその下層の構造を形成する。この後、メモリセル領域において、サポート膜４５等を貫通する容量コンタクトプラグ３２ｂおよび容量素子４８を形成する。この後、容量素子４８のタングステン膜４８ｄを覆うように、酸化シリコン膜（プレートマスク膜）３６を形成する。次に、メモリセル領域および周辺回路領域の全面に層間絶縁膜２８を形成した後、層間絶縁膜２８上に、水素供給膜である窒化シリコン膜２７を形成する。この窒化シリコン膜２７の成膜時の熱により、水素供給膜２７は大量の水素を放出する。放出された水素原子は、メモリセル領域内では、水素拡散防止膜４５内に開口された容量コンタクトホール（第１の開口）を通って、半導体基板１上の第３のトランジスタＴｒ３まで大量に拡散する。この結果、メモリセル領域のリフレッシュ特性を効果的に改善させることができる。一方、周辺回路領域では、第１実施例と同様に、全体を水素の拡散係数が非常に小さいストッパー膜（水素拡散防止膜）４５で覆っている。このため、水素原子が半導体基板１上の第１および第２のトランジスタＴｒ１、Ｔｒ２まで拡散することを防止できる。この結果、周辺回路領域の第１および第２のトランジスタＴｒ１、Ｔｒ２のＶt（しきい値電圧）が変動して、回路動作の不具合が生じることを防止できる。
【００５２】
次に、第１実施例の図２の工程と同様にして、コンタクトプラグ２３、スルーホールプラグ２４ｅ、２４ｆ、アルミニウム配線２４ｇ、２４ｈ、２４ｉをそれぞれ、形成する。この後、第１実施例と同様の水素アニール処理を行い、周辺回路領域の半導体基板１内にまで適量の水素原子を拡散させる。これにより、本実施例のＤＲＡＭが完成する。
【００５３】
なお、第１および第２実施例では、第１および第２のゲート絶縁膜９ａ、９ｂの材料の一部に、高誘電率絶縁膜として酸化ハフニウム膜６ａ、酸化アルミニウム膜６ｂを使用した。この高誘電率絶縁膜の材料としては、酸化シリコンよりも高い誘電率を有するものであれば特に限定されないが、例えば、ＨｆＳｉＯＮ、ＺｒＯ2、Ｔａ2Ｏ5、Ｎｂ2Ｏ5、ＳｃＯ3、Ｙ2Ｏ3、Ｌａ2Ｏ3、ＣｅＯ3、Ｐｒ2Ｏ3、Ｎｄ2Ｏ3、Ｓｍ2Ｏ3、Ｅｕ2Ｏ3、Ｇｄ2Ｏ3、Ｔｂ2Ｏ3、Ｄｙ2Ｏ3、Ｈｏ2Ｏ3、Ｅｒ2Ｏ3、Ｔｍ2Ｏ3、Ｙｂ2Ｏ3、及びＬｕ2Ｏ3からなる群から選択された少なくとも一種の絶縁材料を用いることができる。
【符号の説明】
【００５４】
１  半導体基板
１ａ  活性領域
２  素子分離領域
２ａ、５２  窒化シリコン膜
２ｂ、５１  酸化シリコン膜
３  Ｐウェル
４  Ｎウェル
５ａ、５ｂ  酸化シリコン膜
６ａ  酸化ハフニウム膜
６ｂ  酸化アルミニウム膜
７ａ、７ｂ  窒化チタン膜
９ａ  第１のゲート絶縁膜
９ｂ  第２のゲート絶縁膜
１０  低濃度不純物拡散層
１１ａ、１１ｂ、１１ｃ  不純物を含有するポリシリコン膜
１２ａ、１２ｂ、１２ｃ  タングステン膜
１５  ハードマスク（窒化シリコン膜）
１７ａ  第１のゲート電極
１７ｂ  第２のゲート電極
１９ａ、１９ｂ  ＬＤＤ領域
２１ａ  第１のソースおよびドレイン
２１ｂ  第２のソースおよびドレイン
２２  ＳＯＤ膜
２３、２４ａ、２４ｂ、２４ｇ  コンタクトプラグ
２４ｃ、２４ｄ  配線層
２４ｅ、２４ｆ  スルーホールプラグ
２４ｈ、２４ｉ  アルミニウム配線層
２６ａ  オフセットスペーサ
２６ｂ  サイドウォールスペーサ
２７  水素供給膜（窒化シリコン膜）
２８  層間絶縁膜
３０  ワード線（埋め込みゲート電極）
３０’ ダミーワード線
３０ａ  バリアメタル膜
３０ｂ  メタルゲート膜
３１  ビット線
３２ａ  容量コンタクト領域
３２ｂ  容量コンタクトプラグ
３３  ビットコンタクト領域
３６  酸化シリコン膜（プレートマスク膜）
３７  第３のゲート絶縁膜
３８ａ  ライナー膜
３８ｂ  ＳＯＤ膜
３９  ビットコン層間絶縁膜
４３  ライナー膜
４５  ストッパー膜
４８  容量素子
４８ａ  下部電極
４８ｂ  容量絶縁膜
４８ｃ  不純物を含有するポリシリコン膜
４８ｄ  タングステン膜
５５  トレンチ
Ｃｎ  ＮＭＯＳが形成される領域
Ｃｐ  ＰＭＯＳが形成される領域
Ｔｒ１  第１のトランジスタ
Ｔｒ２  第２のトランジスタ
Ｔｒ３  第３のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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