(57)【要約】【課題】微細化の更なる伸展により、下部電極を上部で支える支持体に下部電極との十分な接触面を確保した開口部の形成がレジストマスクのみでは困難になってきており、複数のハードマスクを用いた煩雑なダブルパターニング等が必要になってきている。【解決手段】支持体１３上に下部電極１６の上端部を突出させ、支持体１３上の凹凸を利用してマスクとなる絶縁膜１７を隣接する下部電極間に凹部１８を残すように形成し、この絶縁膜をハードマスクとしてエッチングすることで、凹部１８に相当する部分の支持体１３に開口部を自己整合的に形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上に第１の絶縁膜と、前記第１の絶縁膜に対してウェットエッチング速度の遅い第２の絶縁膜と、前記第２の絶縁膜とエッチング選択比を有する第３の絶縁膜を順次形成する工程と、
前記第３の絶縁膜から前記第１の絶縁膜までを貫通する複数の開孔を形成する工程と、
前記複数の開孔内に第１の導電膜を有底の筒状に成膜し、前記開孔間の第１の導電膜を除去して、キャパシタの下部電極を形成する工程と、
前記第３の絶縁膜を選択的に除去し、前記下部電極の一部を露出する工程と、
隣接する前記露出する下部電極間に凹部を形成する様に、前記第２の絶縁膜上及び前記下部電極上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜をマスクに、ドライエッチングにより前記第２の絶縁膜に前記凹部に対応した開口部を形成する工程と、
ウェットエッチングにより、前記第４の絶縁膜を除去すると共に、前記開口部を介して前記第１の絶縁膜を除去する工程と
を有する半導体装置の製造方法。
【請求項２】
ドライエッチングにより前記第２の絶縁膜に形成した開口部を、前記ウェットエッチングにより拡幅する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の絶縁膜、第３の絶縁膜及び第４の絶縁膜が酸化シリコンを主体とし、前記第２の絶縁膜が窒化シリコンを主体とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜は、前記ドライエッチングにおけるエッチングレートがほぼ同等で、前記ウェットエッチングにおけるエッチングレートが異なる少なくとも２層の絶縁膜を含み、前記ウェットエッチングにより前記第２の絶縁膜中のウェットエッチングレートの速い絶縁膜も除去する請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記ウェットエッチングはフッ酸を用いて実施され、前記第２の絶縁膜中のウェットエッチングレート速い絶縁膜のウェットエッチングレートは、第２の絶縁膜中のウェットエッチングレートの遅い絶縁膜の３／４以下である請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２の絶縁膜中のウェットエッチングレートの遅い絶縁膜は、窒化シリコンに炭素ドープした第１の窒化シリコン膜として形成され、前記ウェットエッチングレートの速い絶縁膜は、前記第１の窒化シリコンよりも炭素ドープ量の少ない第２の窒化シリコン膜として形成される請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２の窒化シリコン膜は、シリコン源、炭素源、窒素源を含む原料を用い、炭素導入量を調整して成膜される請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２の窒化シリコン膜は、前記シリコン源としてシラン、炭素源としてトリメチルシラン、窒素源としてアンモニアを用いるプラズマＣＶＤ法により、トリメチルシランの流量を調整して成膜される請求項７に記載の半導体装置の製造方法。
【請求項９】
前記基板は、前記第１の絶縁膜と接する面に前記ウェットエッチングに対して耐性を有するストッパー膜を備える請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記基板は、半導体基板上に形成されたトランジスタと、該トランジスタを覆う層間絶縁膜と、該層間絶縁膜を貫通し、前記トランジスタのソース及びドレイン拡散層の一方に接続されたコンタクトプラグとを有し、前記開孔は前記コンタクトプラグとの電気的接続が可能な部位に形成され、前記導体膜は前記コンタクトプラグに電気的に接続するように形成される請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記導体膜は、キャパシタの下部電極であり、前記ウェットエッチングの後、露出する下部電極の内壁及び外壁に容量膜を形成する工程と、該容量絶縁膜上に上部電極を形成する工程とを有する請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、詳しくは、有底シリンダ型電極を含むキャパシタを有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory)等のメモリ素子を備えた半導体装置では、キャパシタに電荷を保持するが、微細化に伴い電荷保持に必要な蓄積容量Ｃｓを確保するための電極面積は、従来型のキャパシタ構造では困難になってきている。このため、キャパシタの電極構造としては、有底のシリンダ型（クラウン構造）の下部電極（ストレージノード電極）の内壁と外壁を用いる技術が提案されている。１０ｎｍ程度の膜厚の下部電極を形成する際、鋳型となるコア絶縁膜にホールを形成し、下部電極導電体を形成した後、コア絶縁膜を除去して下部電極の内壁と外壁とを露出させる。このコア絶縁膜の除去は主にウェットエッチングが採用されているが、その際に下部電極が倒れてその後の容量膜の形成不良や下部電極同士の接触によりショートが発生して不良となる問題が生じる。これを防止するため、下部電極の上部に電極支持のためのサポート構造や下部電極上部の絶縁分離構造を形成する技術が知られている（特許文献１〜５）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【特許文献３】特開２００５−０６４５０４号公報
【特許文献４】特開２００５−１５０７４７号公報
【特許文献５】特開２００５−２２９０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
サポート構造を構成するサポート膜には、コア絶縁膜除去のための開口部が設けられる。また、コア絶縁膜除去後に、下部電極表面に容量絶縁膜や上部電極を形成するにも、サポート膜に形成した開口部を介して、サポート膜下の下部電極外壁に成膜する。
【０００５】
このため、サポート膜に形成する開口部は、コア絶縁膜の除去性及び容量絶縁膜等の成膜性を考慮して形成される。特許文献１では格子状のサポート構造が示されており、このような構造では開口部を大きく取ることができる。しかしながら、微細化の進展により、このような大きな開口部の形成が困難になってきている。
【０００６】
また、コア絶縁膜のウェットエッチングに際してサポート膜も少なからずエッチングを受けるため、サポート膜と下部電極との接合部が剥離し、格子状のサポート構造では脱落する場合がある。このため、サポート構造としては、下部電極の外壁を周方向に連続して支える枠状構造とし、開口部は複数の下部電極に跨る所定領域にスリット状に形成するようになってきている。
【０００７】
しかしながら、微細化の更なる伸展により、下部電極との十分な接触面を確保した開口部の形成がレジストマスクのみでは困難になってきており、複数のハードマスクを用いた煩雑なダブルパターニング等が必要になってきている。
【課題を解決するための手段】
【０００８】
本発明では、煩雑なダブルパターニング技術を用いることなく、自己整合的に微細な開口部をサポート膜に形成する製造方法が提供される。
【０００９】
すなわち、本発明の一実施形態によれば、
基板上に第１の絶縁膜と、前記第１の絶縁膜に対してウェットエッチング速度の遅い第２の絶縁膜と、前記第２の絶縁膜とエッチング選択比を有する第３の絶縁膜を順次形成する工程と、
前記第３の絶縁膜から前記第１の絶縁膜までを貫通する複数の開孔を形成する工程と、
前記複数の開孔内に第１の導電膜を有底の筒状に成膜し、前記開孔間の第１の導電膜を除去して、キャパシタの下部電極を形成する工程と、
前記第３の絶縁膜を選択的に除去し、前記下部電極の一部を露出する工程と、
隣接する前記露出する下部電極間に凹部を形成する様に、前記第２の絶縁膜上及び前記下部電極上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜をマスクに、ドライエッチングにより前記第２の絶縁膜に前記凹部に対応した開口部を形成する工程と、
ウェットエッチングにより、前記第４の絶縁膜を除去すると共に、前記開口部を介して前記第１の絶縁膜を除去する工程と
を有する半導体装置の製造方法、が提供される。
【発明の効果】
【００１０】
本発明の一実施形態によれば、サポート膜となる第２の絶縁膜を下部電極の上端部から少し下げた位置に配置し、第２の絶縁膜から突出した下部電極による凹凸を利用して自己整合的に隣接した下部電極間に凹部を有するハードマスクが形成できる。このハードマスクを用いて第２の絶縁膜にこの凹部に対応した開口部が形成できるため、開口部形成のためのフォトリソグラフィ工程が不要となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図２】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図３】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図４】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図５】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図６】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図７】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図である。
【図８】本発明の実施形態例１に係る半導体装置の製造方法を説明する工程断面図である。
【図９】本発明の実施形態例２に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図１０】本発明の実施形態例２に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図１１】本発明の実施形態例２に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図１２】本発明の実施形態例２に係る半導体装置の製造方法を説明する工程断面図（ａ）と平面図（ｂ）である。
【図１３】本発明の実施形態例２に係る半導体装置の製造方法を説明する工程断面図である。
【図１４】炭素ドープした窒化シリコン膜のドープ量（トリメチルシラン流量）とエッチングレート（ウェット及びドライ）との関係を示すグラフである。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態例について説明するが、本発明はこの実施形態例のみに限定されるものではない。
【００１３】
実施形態例１
図１〜８を参照して、本実施形態例の半導体装置の製造方法を説明する。図１〜図６において、（ａ）は（ｂ）のＡ−Ａ’断面図、（ｂ）は平面図を示す。図７，図８はＡ−Ａ’断面図を示す。
【００１４】
図１において、常法に従い、素子分離領域（図示せず）によって区画された半導体基板１上にゲート絶縁膜２，ゲート電極３を含むトランジスタ等の半導体素子を形成する。トランジスタのソースドレイン４の一方は、基板コンタクトプラグ６、容量コンタクトプラグ９を介して容量コンタクトパッド１０に接続され、他方は基板コンタクトプラグ６を介してビット線７に接続される。５，８は層間絶縁膜を示す。
【００１５】
容量コンタクトパッド１０上にＣＶＤ法を用いてストッパー膜１１として窒化シリコン膜を５０ｎｍ、第１の絶縁膜１２として酸化シリコン膜を１０００ｎｍ、その上に、第２の絶縁膜１３として窒化シリコン膜を５０ｎｍ、さらにその上に第３の絶縁膜１４として酸化シリコン膜を１００ｎｍ成膜する。リソグラフィー法により、ホール径４０ｎｍのストレージノードホールパターン（図示せず）を形成し、これをマスクにストレージノードホール１５を開口する。
【００１６】
次に、図２に示すように、キャパシタ下部電極となる導体膜（窒化チタン膜）をＣＶＤ法を用いて約１０ｎｍ厚に成膜する。第３の絶縁膜１４上の導体膜をエッチバックにより除去し、下部電極１６を形成する。
【００１７】
次に、図３に示すように、第３の絶縁膜１４を選択的に除去する。第３の絶縁膜の除去は第２の絶縁膜とエッチング選択比の取れる条件で実施すればよく、ドライエッチングでもウェットエッチングでもよい。下部電極１６へのダメージを考慮するとフッ酸を用いたウェットエッチングが好ましい。第１の絶縁膜１２は第２の絶縁膜で保護されているため、影響を受けない。
【００１８】
次に、図４に示すように、ハードマスクとなる第４の絶縁膜１７として酸化シリコン膜を、例えば、５０ｎｍ成膜する。第４の絶縁膜１７はコンフォーマルに形成され、隣接する下部電極間には凹部１８が形成される。
【００１９】
次に、図５に示すように、第４の絶縁膜１７をマスクとしてドライエッチングにより第２の絶縁膜に凹部１８に対応する開口部１９を形成する。ここでは、第４の絶縁膜１７のエッチングに伴い、下部電極１６もエッチングされる形態を示しているが、下部電極１６がエッチングされない条件が選択できれば、そのような条件でエッチングを実施してもよい。
【００２０】
次に、図６に示すように、フッ酸（ＨＦ）を用いたウェットエッチング法により、第１の絶縁膜１２と第４の絶縁膜１７を除去する。この時、第２の絶縁膜１３も多少エッチングを受けることで、膜厚の減少及び開口部１９の拡幅（開口部１９’）が起こる。また、ストッパー膜１１として形成する窒化シリコン膜も残っているため、下層の層間絶縁膜へのエッチング液の浸透を防止することができる。
【００２１】
その後、図７に示すように、ＣＶＤ法を用いて容量膜２０及び上部電極２１を形成する。この時、第２の絶縁膜１３下の部分では成膜の経過と共に開口部１９’が閉塞してボイドが形成されることがあるが、機能上問題とはならない。さらに、図８に示すように、ＣＶＤ法により段差低減のためのポリシリコン２２とタングステン等の金属膜でプレート電極２３を形成する。その後は、プレート電極２３を覆う層間絶縁膜、プレート電極に接続する上層配線などを形成することでメモリセル領域が完成する。また、メモリセル領域の周辺に周辺回路領域の配線等を形成することで半導体装置が完成する。
【００２２】
このように、本発明によれば、下部電極１６のサポート構造となる第２の絶縁膜１３に開口部を形成する際、予め第２の絶縁膜１３上の第３の絶縁膜１４を除去し、下部電極１６による段差を形成し、この段差により、第４の絶縁膜１７をコンフォーマルに形成すると、隣接する下部電極間に凹部１８を残すことができ、この第４の絶縁膜１７をマスクにエッチングすることで、フォトリソグラフィ工程なしで第２の絶縁膜１３に凹部１８に対応する開口部１９を形成することができる。
【００２３】
また、本発明の方法では、各下部電極に隣接して開口部１９を形成できるため、サポート構造としての第２の絶縁膜１３下の下部電極外壁に均一に容量膜２０、上部電極２１を形成できるため、キャパシタ特性を均一とすることができる。
【００２４】
（実施形態例２）
実施形態例１では、サポート構造として第２の絶縁膜１３の単層膜を用いる例を説明したが、第２の絶縁膜１３は単層膜である必要は無く、多層構造の膜であってもよい。また、サポート構造として多段に形成することもでき、本実施形態例では２段のサポート構造を形成する例について説明する。
【００２５】
まず、実施形態例１と同様に第１の絶縁膜１２を形成した後、第２の絶縁膜１３として、第１の窒化シリコン膜１３ａ−１と第２の窒化シリコン膜１３ｂと第１の窒化シリコン膜１３ａ−２の積層膜を形成する。第１の窒化シリコン膜１３ａ−２上に、実施形態例１と同様に第３の絶縁膜１４を形成した後、ストレージノードホール形成、下部電極１６の形成を行い、図９に示す構造が完成する。
【００２６】
ここで、第１の窒化シリコン膜（１３ａ−１，１３ａ−２）と第２の窒化シリコン膜（１３ｂ）は、シラン（ＳｉＨ４）とアンモニア（ＮＨ３）とトリメチルシラン（（ＣＨ３）３ＳｉＨ）の混合ガスを用いてプラズマＣＶＤ法により成膜するが、図１４に示すように、トリメチルシランの流量比を調整することにより、フッ酸（ＨＦ）に対するウェットエッチングレートが異なる窒化シリコン膜を形成することができる。また、これらの窒化シリコン膜はトリメチルシランの流量比に拘わらずドライエッチングレートはほぼ変化しない。ここでは、第１の窒化シリコン膜をウェットエッチングレートの遅い膜とし、第２の窒化シリコン膜はウェットエッチングレートの速い膜とする。第１の窒化シリコン膜のウェットエッチングレートは、第２の窒化シリコン膜のウェットエッチングレートの３／４以下が好ましく、１／２以下がより好ましく、最適には１／５以下とする。なお、酸化シリコン膜に対して第２の窒化シリコン膜は十分に遅いウェットエッチングレートを有しており、後述するように、ウェットエッチング工程においては酸化シリコン膜が全て除去された段階においても第２の窒化シリコン膜の一部は残存する。ここで、第１の窒化シリコン膜は、窒化シリコンに炭素ドープした絶縁膜（炭窒化シリコン膜）として形成され、第２の窒化シリコン膜は、第１の窒化シリコン膜よりも炭素ドープ量の少ない窒化シリコン膜（炭窒化シリコン膜）或いは炭素非ドープの窒化シリコン膜として形成される。第１の窒化シリコン膜及び第２の窒化シリコン膜は、上記原料ガスを用いたプラズマＣＶＤ法のみに限定されず、シリコン源、炭素源、窒素源を有する原料を用いて炭素導入量を調整して、他のＣＶＤ法やＡＬＤ法で形成することもできる。炭素導入量の調整は、上記のように流量を調整するほか、炭素含有率の異なる炭素源を用いることによっても可能となる。なお、炭素源はシリコン源或いは窒素源を兼ねていてもよい。例えば、上記トリメチルシランは炭素源とシリコン源を兼ねており、有機アミン類を用いれば、炭素源と窒素源を兼ねることができる。なお、ストッパー膜１１は第２の窒化シリコン膜が後述するウェットエッチングにより除去される間、下層へのエッチング液の浸透を防止できるように、第２の窒化シリコン膜１３ｂよりもウェットエッチングレートの遅い膜であり、第１の窒化シリコン膜（１３ａ−１，１３ａ−２）と同等かそれ以下のウェットエッチングレートを有していることが好ましい。
【００２７】
その後、実施形態例１と同様に、第４の絶縁膜１７をコンフォーマルに形成し、隣接する下部電極間に凹部１８を残し（図１０）、第４の絶縁膜１７をマスクとして第２の絶縁膜（１３ａ−１、１３ｂ、１３ａ−２の積層）に凹部１８に対応する開口部１９を形成する（図１１）。図１４に示したように、第１の窒化シリコン膜１３ａと第２の窒化シリコン膜１３ｂのドライエッチングレートはほぼ同じであるため、積層構造の第３の絶縁膜は単層膜と同様にエッチングすることができる。
【００２８】
その後、フッ酸を用いたウェットエッチングにより第１の絶縁膜１２と第４の絶縁膜１７を除去する。さらに第２の窒化シリコン膜１３ｂを除去する。このウェットエッチングにより、図１２に示すように、第１の窒化シリコン膜１３ａ−１と１３ａ−２の２段のサポート構造が形成できる。
【００２９】
最後に、実施形態例１と同様に、容量膜２０、上部電極２１、段差低減ポリシリコン２２、プレート電極２３を形成して図１３に示す構造が完成する。
【００３０】
単層のサポート構造の場合、微細化に伴って下部電極膜厚が薄くなった時にサポート構造によって電極がよれるという現象が発生する場合がある。本実施形態例のように、サポート構造を多段に形成することで、下部電極のよれを防止することができる。
【００３１】
半導体装置のメモリセルを構成するトランジスタとして、プレーナ型トランジスタを例に挙げているがこれに限定されず、リセスゲート構造、埋め込みゲート構造のトランジスタや、縦型トランジスタを用いることが微細化に有利である。また、容量コンタクトパッドは必須ではなく、容量コンタクトプラグと下部電極とが接続される構造であってもよい。
【００３２】
また、本発明に係るサポート構造は、メモリセルのキャパシタ下部電極と同形状に形成される補償容量の下部電極に対しても適用することができる。
【符号の説明】
【００３３】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  ソース／ドレイン
５  層間絶縁膜
６  基板コンタクトプラグ
７  ビット線
８  層間絶縁膜
９  容量コンタクトプラグ
１０容量コンタクトパッド
１１  ストッパー膜
１２  第１の絶縁膜（酸化シリコン膜）
１３  第２の絶縁膜（窒化シリコン膜）
１３ａ  第１の窒化シリコン膜
１３ｂ  第２の窒化シリコン膜
１４  第３の絶縁膜（酸化シリコン膜）
１５  ストレージノードホール
１６  導体膜（窒化チタン膜）
１７  第４の絶縁膜（酸化シリコン膜）
１８  凹部
１９  開口部
２０  容量膜
２１  上部電極
２２  段差低減ポリシリコン
２３  プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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