(57)【要約】【課題】半導体装置の製造工程の簡略化を図る。【解決手段】ゲート電極１２、２２を１層のＰｏｌｙ−Ｓｉ層のパターニングにより形成する。また、ゲート電極２２をＮ型ドープにする工程と、Ｎ+型ソース領域１４およびＮ+型ドレイン領域１５を形成する工程を同時に行う。また、ゲート電極１２をＰ型ドープにする工程と、Ｐ+型ソース領域２４およびＰ+型ドレイン領域２５を形成する工程を同時に行う。これにより、ゲート電極１２、２２を別々のＰｏｌｙ−Ｓｉ層にて構成したり、ゲート電極１２、２２への不純物のドープと、各ソース領域１４、２４や各ドレイン領域１５、２５への不純物のドープを別々の工程とする場合と比較して、製造工程を少なくできる。よって、半導体装置の製造工程の簡略化を図ることが可能となる。【選択図】図３
2014053414.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型ウェル領域（２０）と第２導電型ウェル領域（１０）が形成された半導体基板（１）を用意する工程と、
前記第１導電型ウェル領域および前記第２導電型ウェル領域の表面にゲート絶縁膜（１１、２１）を形成したのち、該ゲート絶縁膜の上にポリシリコン層を成膜し、該ポリシリコン層をエッチングすることで、第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極（１２）と第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極（２２）を同時に形成する工程と、
前記第１導電型ウェル領域を覆いつつ、前記第２導電型ウェル領域および前記第２ゲート電極の中央部を露出させる第１レジスト（３０）を配置したのち、該第１レジストをマスクとして第１導電型不純物をイオン注入することで、前記第１ゲート電極の両側において、前記第２導電型ウェル領域の表層部に第１導電型のソース領域（１４）およびドレイン領域（１５）を形成すると共に前記第２ゲート電極の中央部に第１導電型不純物をドープする工程と、
前記第２導電型ウェル領域を覆いつつ、前記第１導電型ウェル領域および前記第１ゲート電極の中央部を露出させる第２レジスト（３１）を配置したのち、該第２レジストをマスクとして第２導電型不純物をイオン注入することで、前記第２ゲート電極の両側において、前記第１導電型ウェル領域の表層部に第２導電型のソース領域（２４）およびドレイン領域（２５）を形成すると共に前記第１ゲート電極の中央部に第２導電型不純物をドープする工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１導電型ウェル領域をマスクで覆いつつ、該マスクおよび前記第１ゲート電極をマスクとして前記第２導電型ウェル領域に第１導電型不純物をイオン注入することで、前記第１ゲート電極の両側において、前記第２導電型ウェル領域の表層部に第１導電型の第１電界緩和層（１４ａ、１５ａ）を形成する工程と、
前記第２導電型ウェル領域をマスクで覆いつつ、該マスクおよび前記第２ゲート電極をマスクとして前記第１導電型ウェル領域に第２導電型不純物をイオン注入することで、前記第２ゲート電極の両側において、前記第１導電型ウェル領域の表層部に第２導電型の第２電界緩和層（２４ａ、２５ａ）を形成する工程と、
前記第１電界緩和層および前記第２電界緩和層を形成したのち、前記第１ゲート電極および前記第２ゲート電極の側壁に側壁絶縁膜（１３、２３）を形成する工程とを含み、
前記側壁絶縁膜を形成する工程の後で、前記第１導電型のソース領域およびドレイン領域を形成すると共に前記第２ゲート電極の中央部に第１導電型不純物をドープする工程、および、前記第２導電型のソース領域およびドレイン領域を形成すると共に前記第１ゲート電極の中央部に第２導電型不純物をドープする工程を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１電界緩和層のうち前記第１ゲート電極の下部に位置する部分の長さ（Ｙ）が、前記第１ゲート電極のうち前記第２導電型不純物がドープされた中央部の両端に位置する両端部それぞれの幅（Ｘ）よりも大きくなるようにし、
前記第２電界緩和層のうち前記第２ゲート電極の下部に位置する部分の長さ（Ｙ）が、前記第２ゲート電極のうち前記第１導電型不純物がドープされた中央部の両端に位置する両端部それぞれの幅（Ｘ）よりも大きくなるようにすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１ゲート電極のうち前記第２導電型不純物がドープされた中央部の両端に位置する両端部それぞれの幅（Ｘ１、Ｘ２）の和が前記第１ゲート電極のゲート長（Ｌ）の１／２倍未満であり、
前記第２ゲート電極のうち前記第１導電型不純物がドープされた中央部の両端に位置する両端部それぞれの幅（Ｘ１、Ｘ２）の和が前記第２ゲート電極のゲート長（Ｌ）の１／２倍未満であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１導電型のソース領域およびドレイン領域のうち前記第１ゲート電極の下部に位置する部分の長さ（Ｙ）が、前記第１ゲート電極のうち前記第２導電型不純物がドープされた中央部の両端に位置する両端部それぞれの幅（Ｘ）よりも大きくなるようにし、
前記第２導電型のソース領域およびドレイン領域のうち前記第２ゲート電極の下部に位置する部分の長さ（Ｙ）が、前記第２ゲート電極のうち前記第１導電型不純物がドープされた中央部の両端に位置する両端部それぞれの幅（Ｘ）よりも大きくなるようにすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記第１レジストを露光するマスクのアライメントずれがない場合において、前記第１レジストのうち前記第２ゲート電極の中央部を露出させている開口部の端部から前記第２ゲート電極の端部までの距離をアライメントずれの最大量以下に設定し、
前記第２レジストを露光するマスクのアライメントずれがない場合において、前記第２レジストのうち前記第１ゲート電極の中央部を露出させている開口部の端部から前記第１ゲート電極の端部までの距離をアライメントずれの最大量以下に設定することを特徴とする請求項１ないし５のいずれか１つに記載の半導体装置の製造方法。
【請求項７】
第１導電型ウェル領域（２０）と第２導電型ウェル領域（１０）が形成された半導体基板（１）を用意する工程と、
前記第１導電型ウェル領域および前記第２導電型ウェル領域の表面にゲート絶縁膜（１１、２１）を形成したのち、該ゲート絶縁膜の上にポリシリコン層を成膜し、該ポリシリコン層をエッチングすることで、第１および第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極（１２）と第１および第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極（２２）を同時に形成する工程と、
前記第１導電型ウェル領域を覆いつつ、前記第２導電型ウェル領域と前記第１の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極の中央部および前記第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極を露出させる第１レジスト（３０）を配置したのち、該第１レジストをマスクとして第１導電型不純物をイオン注入することで、前記第１および第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極の両側において、前記第２導電型ウェル領域の表層部に第１導電型のソース領域（１４）およびドレイン領域（１５）を形成すると共に前記第１の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極の中央部および前記第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極に第１導電型不純物をドープする工程と、
前記第２導電型ウェル領域を覆いつつ、前記第１導電型ウェル領域と前記第１の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極の中央部および前記第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極を露出させる第２レジスト（３１）を配置したのち、該第２レジストをマスクとして第２導電型不純物をイオン注入することで、前記第１および第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極の両側において、前記第１導電型ウェル領域の表層部に第２導電型のソース領域（２４）およびドレイン領域（２５）を形成すると共に前記第１の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極の中央部および前記第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極に第２導電型不純物をドープする工程と、を含んでいることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｎチャネル型ＭＯＳＦＥＴ（以下、ＮｃｈＭＯＳという）とＰチャネル型ＭＯＳＦＥＴ（以下、ＰｃｈＭＯＳという）を同一基板に形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、ＭＯＳＦＥＴの製造方法として、特許文献１に示される手法が知られている。具体的には、シリコン基板上にゲート酸化膜やＰｏｌｙ−Ｓｉ（ポリシリコン）層および酸化膜を順に成膜したのち、酸化膜上にレジストを積み、露光して所望のマスクパターンとしたレジストを用いてＰｏｌｙ−Ｓｉ層をパターニングすることでゲート電極を形成する。そして、レジストを除去したのち、酸化膜およびゲート電極をマスクとしてイオン注入によってシリコン基板の表層部に不純物を注入し、ソース領域およびドレイン領域を形成する。このような手法により、ＭＯＳＦＥＴを製造している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０４−３４３２６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＭＯＳＦＥＴでは、ゲート電極にＮ型不純物もしくはＰ型不純物をドーピングすることによりの閾値電圧Ｖｔを調整することができる。このようなゲート電極へのＮ型不純物やＰ型不純物のドーピングによる閾値電圧Ｖｔの調整を、ＮｃｈＭＯＳとＰｃｈＭＯＳとを同一基板に形成する半導体装置に適用することも可能であるが、上記の製造方法によって半導体装置を製造すると製造工程が多くなる。
【０００５】
すなわち、上記した製造方法によってゲート電極を形成する場合、２つの方法が考えられる。
【０００６】
１つ目の方法としては次の方法が挙げられる。まず、Ｐｏｌｙ−Ｓｉ層を成膜したのち、Ｎ型不純物をイオン注入し、注入後にＰｏｌｙ−Ｓｉ層をパターニングしてＮ型ドープのゲート電極を形成する。その後、再びＰｏｌｙ−Ｓｉ層を成膜したのち、Ｐ型不純物をイオン注入し、注入後にＰｏｌｙ−Ｓｉ層をパターニングしてＰ型ドープのゲート電極を形成する。続いて、ＰｃｈＭＯＳ側をレジストで覆った状態で、ＮｃｈＭＯＳ側のゲート電極をマスクとしてＮ型不純物をイオン注入することでソース領域およびドレイン領域を形成する。そして、今度はＮｃｈＭＯＳ側をレジストで覆った状態で、ＰｃｈＭＯＳ側のゲート電極をマスクとしてＰ型不純物をイオン注入することでソース領域およびドレイン領域を形成する。これにより、Ｎ型ドープとＰ型ドープのゲート電極を有するＮｃｈＭＯＳとＰｃｈＭＯＳとを同一基板に形成した半導体装置を製造することができる。
【０００７】
２つ目の方法としては次の方法が挙げられる。まず、Ｐｏｌｙ−Ｓｉ層を成膜したのち、Ｎ型不純物をドーピングしたい領域を開口させたレジストをマスクとしてＮ型不純物をイオン注入する。次に、レジストを除去したのち、再びＰ型不純物をドーピングしたい領域を開口させたレジストをマスクとしてＰ型不純物をイオン注入する。そして、所望位置がＮ型ドープもしくはＰ型ドープとされたＰｏｌｙ−Ｓｉ層をパターニングすることでゲート電極を形成したのち、この後は、１つ目の方法の同様の手法によって、ＮｃｈＭＯＳとＰｃｈＭＯＳのソース領域およびドレイン領域を形成することで、Ｎ型ドープとＰ型ドープのゲート電極を有するＮｃｈＭＯＳとＰｃｈＭＯＳとを同一基板に形成した半導体装置を製造することができる。
【０００８】
しかしながら、１つ目の方法では、Ｐｏｌｙ−Ｓｉ層を２度に分けて成膜したり、Ｐｏｌｙ−Ｓｉ層のパターニングを２度に分けて行わなければならない。また、ＮｃｈＭＯＳとＰｃｈＭＯＳのソース領域およびドレイン領域の形成工程も別途行わなければならない。また、２つ目の方法では、Ｐｏｌｙ−Ｓｉ層に対してＮ型不純物やＰ型不純物を注入するためのマスク形成工程やイオン注入工程が必要になるのに加え、それとは別に更にＮｃｈＭＯＳとＰｃｈＭＯＳのソース領域およびドレイン領域も別途行わなければならない。このため、上記２つの方法のいずれの場合であっても、製造工程が多くなる。
【０００９】
本発明は上記点に鑑みて、第１導電型チャネルのＭＯＳＦＥＴと第２導電型チャネルのＭＯＳＦＥＴを同一基板に形成しつつ、第１導電型不純物をドープするゲート電極と第２導電型不純物をドープするゲート電極を形成する半導体装置の製造方法において、製造工程の簡略化を図ることを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１ないし６に記載の発明では、第１導電型ウェル領域（２０）および第２導電型ウェル領域（１０）の表面にゲート絶縁膜（１１、２１）を形成したのち、該ゲート絶縁膜の上にポリシリコン層を成膜し、該ポリシリコン層をエッチングすることで、第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極（１２）と第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極（２２）を同時に形成する工程を行う。その後、第１導電型ウェル領域を覆いつつ、第２導電型ウェル領域および第２ゲート電極の中央部を露出させる第１レジスト（３０）を配置したのち、該第１レジストをマスクとして第１導電型不純物をイオン注入することで、第１ゲート電極の両側において、第２導電型ウェル領域の表層部に第１導電型のソース領域（１４）およびドレイン領域（１５）を形成すると共に第２ゲート電極の中央部に第１導電型不純物をドープする工程と、第２導電型ウェル領域を覆いつつ、第１導電型ウェル領域および第１ゲート電極の中央部を露出させる第２レジスト（３１）を配置したのち、該第２レジストをマスクとして第２導電型不純物をイオン注入することで、第２ゲート電極の両側において、第１導電型ウェル領域の表層部に第２導電型のソース領域（２４）およびドレイン領域（２５）を形成すると共に第１ゲート電極の中央部に第２導電型不純物をドープする工程と、を行うことを特徴としている。
【００１１】
このように、第１、第２ゲート電極を１層のＰｏｌｙ−Ｓｉ層のパターニングにより形成している。また、第２ゲート電極に第１導電型不純物をドープする工程と、第１導電型のソース領域およびドレイン領域を形成する工程を同時に行っている。また、第１ゲート電極に第２導電型不純物をドープする工程と、第２導電型のソース領域およびドレイン領域を形成する工程を同時に行っている。このため、第１、第２ゲート電極を別々のＰｏｌｙ−Ｓｉ層にて構成したり、第１、第２ゲート電極への不純物のドープと、各ソース領域や各ドレイン領域への不純物のドープを別々の工程とする場合と比較して、製造工程を少なくできる。よって、第１導電型チャネルのＭＯＳＦＥＴと第２導電型チャネルのＭＯＳＦＥＴを同一基板に形成しつつ、第１導電型不純物をドープするゲート電極と第２導電型不純物をドープするゲート電極を形成する半導体装置の製造方法において、製造工程の簡略化が図れる。
【００１２】
請求項７に記載の発明では、第１導電型ウェル領域を覆いつつ、第２導電型ウェル領域と第１の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極の中央部および第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極を露出させる第１レジスト（３０）を配置したのち、該第１レジストをマスクとして第１導電型不純物をイオン注入することで、第１および第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極の両側において、第２導電型ウェル領域の表層部に第１導電型のソース領域（１４）およびドレイン領域（１５）を形成すると共に第１の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極の中央部および第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極に第１導電型不純物をドープする。そして、第２導電型ウェル領域を覆いつつ、第１導電型ウェル領域と第１の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極の中央部および第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極を露出させる第２レジスト（３１）を配置したのち、該第２レジストをマスクとして第２導電型不純物をイオン注入することで、第１および第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極の両側において、第１導電型ウェル領域の表層部に第２導電型のソース領域（２４）およびドレイン領域（２５）を形成すると共に第１の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極の中央部および第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極に第２導電型不純物をドープすることを特徴としている。
【００１３】
このように、第１の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極の中央部や第２の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極への第１導電型不純物のドープを、第１導電型のソース領域やドレイン領域の形成のイオン注入と同一工程としている。また、第１の第１導電型チャネルのＭＯＳＦＥＴ用の第１ゲート電極の中央部や第２の第２導電型チャネルのＭＯＳＦＥＴ用の第２ゲート電極への第２導電型不純物のドープを、第２導電型のソース領域やドレイン領域の形成のイオン注入と同一工程としている。したがって、請求項１に記載の発明と同様、製造工程の簡略化を図ることができる。
【００１４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態にかかる半導体装置の断面構成を示す図である。
【図２】チャネル濃度やゲート酸化膜厚の変化に対する閾値電圧Ｖｔの変化を示した図である。
【図３】図１に示す半導体装置の製造工程を示した断面図である。
【図４】ゲート電極への不純物のドープの状態と電界緩和層の形成位置との関係を示した断面図である。
【図５】ゲート電極への不純物のドープの状態とゲート長との関係を示した断面図である。
【図６】アライメントずれが生じたときの様子を示した断面図である。
【図７】本発明の第２実施形態にかかる半導体装置の断面構成を示す図である。
【図８】ゲート電極への不純物のドープの状態とソース領域およびドレイン領域の形成位置との関係を示した断面図である。
【図９】本発明の第３実施形態にかかる半導体装置の断面構成を示す図である。
【図１０】ゲート電圧Ｖｇ−ドレイン電流Ｉｄの関係を示した図である。
【図１１】ゲート長と閾値電圧Ｖｔとの関係をチャネル濃度別に調べた結果を示す図である。
【図１２】図９に示す半導体装置の適用例としてのアナログ回路の回路図である。
【図１３】ディプレッション型のＭＯＳＦＥＴと抵抗それぞれの電源変動に対する電流バラツキを示した図である。
【図１４】図９に示す半導体装置の製造工程を示した断面図である。
【図１５】他の実施形態で説明する半導体装置の製造工程を示した断面図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００１７】
（第１実施形態）
本発明の第１実施形態について説明する。まず、図１を参照して、本実施形態にかかる半導体装置の製造方法により製造された半導体装置の構成について説明する。
【００１８】
図１に示す半導体装置は、ＮｃｈＭＯＳとＰｃｈＭＯＳを同一のシリコン基板１に形成したものである。シリコン基板１の表層部は、ＳＴＩ（Shallow Trench Isolation、シャロートレンチアイソレーション）構造などによる素子分離部２にて素子分離されており、この素子分離部２にて囲まれた各領域それぞれにＮｃｈＭＯＳとＰｃｈＭＯＳが形成されている。
【００１９】
ＮｃｈＭＯＳが形成されたＮｃｈＭＯＳ形成領域では、シリコン基板１の表層部に比較的低濃度、例えば表面濃度が１×１０16ｃｍ-3以下、好ましくは２×１０15ｃｍ-3以下とされたＰウェル領域１０が形成されている。Ｐウェル領域１０の不純物濃度については、薄いほどＮｃｈＭＯＳの閾値電圧Ｖｔのバラツキを小さくできることから、できるだけ薄く設定してある。このＰウェル領域１０の表面にゲート酸化膜１１を介してゲート電極１２が形成されている。
【００２０】
ゲート電極１２は、Ｐ型ドープとされたＰｏｌｙ−Ｓｉによって構成されることで、ＮｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。また、ゲート電極１２の側面には、側壁酸化膜１３が形成されている。さらに、ゲート電極１２を挟んだ両側において、Ｐウェル領域１０の表層部には、互いに離間するＮ+型ソース領域１４とＮ+型ドレイン領域１５とが形成されている。これらＮ+型ソース領域１４およびＮ+型ドレイン領域１５は、不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3とされている。そして、Ｎ+型ソース領域１４およびＮ+型ドレイン領域１５のうちのゲート電極１２側の端部からそれよりも内側において、ゲート電極１２の下部にまで入り込むように、Ｎ-型の電界緩和層１４ａ、１５ａが互いに離間して形成されている。これら電界緩和層１４ａ、１５ａは、Ｎ+型ソース領域１４およびＮ+型ドレイン領域１５よりも低濃度で構成されている。このような構造により、ＬＤＤ（Lightly Doped Drain）構造を有するＮｃｈＭＯＳが構成されている。
【００２１】
なお、図１では省略してあるが、実際にはゲート電極１２などを覆うように層間絶縁膜が形成されている。そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極１２に接続されるようにゲート配線が形成され、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５に接続されるソース電極やドレイン電極が備えられている。このような構成により、ＮｃｈＭＯＳが構成されている。
【００２２】
また、ＰｃｈＭＯＳが形成されたＰｃｈＭＯＳ形成領域では、シリコン基板１の表層部に比較的低濃度、例えば表面濃度が１×１０16ｃｍ-3以下、好ましくは２×１０15ｃｍ-3以下とされたＮウェル領域２０が形成されている。Ｎウェル領域２０の不純物濃度については、薄いほどＰｃｈＭＯＳの閾値電圧Ｖｔのバラツキを小さくできることから、できるだけ薄く設定してある。このＮウェル領域２０の表面にゲート酸化膜２１を介してゲート電極２２が形成されている。
【００２３】
ゲート電極２２は、Ｎ型ドープとされたＰｏｌｙ−Ｓｉによって構成されることで、ＰｃｈＭＯＳの閾値電圧Ｖｔが所望の値となるように調整されている。また、ゲート電極２２の側面には、側壁酸化膜２３が形成されている。さらに、ゲート電極２２を挟んだ両側において、Ｎウェル領域２０の表層部には、互いに離間するＰ+型ソース領域２４とＰ+型ドレイン領域２５とが形成されている。これらＰ+型ソース領域２４およびＰ+型ドレイン領域２５は、不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3とされている。そして、Ｐ+型ソース領域２４およびＰ+型ドレイン領域２５のうちのゲート電極２２側の端部からそれよりも内側において、ゲート電極２２の下部にまで入り込むように、Ｐ-型の電界緩和層２４ａ、２５ａが互いに離間して形成されている。これら電界緩和層２４ａ、２５ａは、Ｐ+型ソース領域２４およびＰ+型ドレイン領域２５よりも低濃度で構成されている。このような構造により、ＬＤＤ（Lightly Doped Drain）構造を有するＰｃｈＭＯＳが構成されている。
【００２４】
なお、図１では省略してあるが、実際にはゲート電極２２などを覆うように層間絶縁膜が形成されている。そして、この層間絶縁膜に形成されたコンタクトホールを通じて、ゲート電極２２に接続されるようにゲート配線が形成され、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５に接続されるソース電極やドレイン電極が備えられている。このような構成により、ＰｃｈＭＯＳが構成されている。
【００２５】
上記の構造により、ＮｃｈＭＯＳとＰｃｈＭＯＳが同一基板に形成された半導体装置が構成されている。この半導体装置では、ＮｃｈＭＯＳ側のＰウェル領域１０を低濃度にすると共にゲート電極１２をＰ型ドープとし、ＰｃｈＭＯＳ側のＮウェル領域２０を低濃度にすると共にゲート電極２２をＮ型ドープとしている。したがって、各ＭＯＳＦＥＴは、エンハンスメント型の特性を有したのものとなる。
【００２６】
このような構成とした場合について、チャネル濃度（各ＭＯＳＦＥＴのチャネルが形成されるＰウェル領域１０やＮウェル領域２０の濃度）やゲート酸化膜厚の変化に対する閾値電圧Ｖｔの変化を調べたところ、図２に示す結果となった。この図から、チャネル濃度が小さいほど、ゲート酸化膜厚が変化しても閾値電圧Ｖｔの変化が小さくなっていることが判る。したがって、各ＭＯＳＦＥＴは、閾値電圧Ｖｔが所望値となるように調整された高精度なものとなる。
【００２７】
続いて、上記のように構成される半導体装置の製造方法について、図３（ａ）〜（ｆ）に示す製造工程中の断面図を参照して説明する。
【００２８】
〔図３（ａ）に示す工程〕
まず、シリコン基板１を用意し、トレンチ形成工程や絶縁膜の埋め込み工程および絶縁膜の平坦化工程などのＳＴＩ工程を行うことで、素子分離部２を形成する。そして、Ｎウェル領域１０の形成予定領域以外をマスクで覆った状態でのＮ型不純物のイオン注入や、Ｐウェル領域２０の形成予定領域以外をマスクで覆った状態でのＰ型不純物のイオン注入を順に行うことで、Ｎウェル領域１０やＰウェル領域２０を形成する。その後、熱酸化などによってＮウェル領域１０やＰウェル領域２０の表面に酸化膜を形成したのち、この上にＰｏｌｙ−Ｓｉ層を成膜し、Ｐｏｌｙ−Ｓｉ層および酸化膜をパターニングすることで、ゲート電極１２、２２およびゲート酸化膜１１、２１を形成する。このとき使用するＰｏｌｙ−Ｓｉ層は、ノンドープもしくは不純物濃度が１×１０18ｃｍ-3未満としている。
【００２９】
〔図３（ｂ）に示す工程〕
ＰｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極１２をマスクとしてＮ型不純物をイオン注入することで電界緩和層１４ａ、１５ａを形成する。また、ＮｃｈＭＯＳ形成予定領域をマスクしつつ、ゲート電極２２をマスクとしてＰ型不純物をイオン注入することで電界緩和層２４ａ、２５ａを形成する。
【００３０】
〔図３（ｃ）に示す工程〕
ＣＶＤ法などによって酸化膜を成膜したのち、酸化膜をエッチングしてゲート電極１２、２２の側壁にのみ残すことで側壁酸化膜１３、２３を形成する。
【００３１】
〔図３（ｄ）に示す工程〕
表面全面にレジスト３０を配置したのち、メタルマスクなどを用いてレジスト３０を所望パターンに露光する。具体的には、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５の形成予定領域およびゲート電極２２の表面が露出し、残る部分を覆うレジストパターンとしている。ゲート電極２２については、ゲート電極２２の全域を露出させるのではなく、ゲート電極２２の中央部のみが露出するようなレジストパターンとしている。そして、このようなパターンとされたレジスト３０をマスクとしてＮ型不純物をイオン注入することで、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５を形成すると共に、ゲート電極２２をＮ型ドープとする。この後、レジスト３０を除去する。
【００３２】
ここで、上記したように、本工程では、レジスト３０のうちゲート電極２２の表面を露出させている開口部がゲート電極２２の中央部のみを露出させる程度の寸法となるようにしている。このとき、図４に示すように、ゲート電極２２のうちＮ型ドープされていない両端部の幅Ｘが電界緩和層２４ａ、２５ａのうちゲート電極２２の下部に位置する部分の長さＹより小さくなるように寸法設定している。これにより、基板法線方向から見て、ゲート電極２２のうちＮ型ドープされた中央部と電界緩和層２４ａ、２５ａとをオーバラップさせられる。このため、確実にチャネル領域が設定されるＮウェル領域２０の上に、Ｎ型ドープされたゲート電極２２の中央部が配置され、所望の閾値電圧Ｖｔに制御することが可能となる。
【００３３】
ただし、ゲート電極２２のうちＮ型ドープとされる中央部の幅が狭すぎるとより高精度なＭＯＳＦＥＴにすることができない。このため、図５に示すように、ゲート電極２２の両端部それぞれの幅Ｘ１、Ｘ２の和がゲート長Ｌの１／２倍未満、望ましくは０．１倍未満となるようにすると良い。
【００３４】
〔図３（ｅ）に示す工程〕
表面全面にレジスト３１を配置したのち、メタルマスクなどを用いてレジスト３１を所望パターンに露光する。具体的には、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５の形成予定領域およびゲート電極１２の表面が露出し、残る部分を覆うレジストパターンとしている。ゲート電極１２については、ゲート電極１２の全域を露出させるのではなく、ゲート電極１２の中央部のみが露出するようなレジストパターンとしている。そして、このようなパターンとされたレジスト３１をマスクとしてＮ型不純物をイオン注入することで、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５を形成すると共に、ゲート電極１２をＰ型ドープとする。この後、レジスト３１を除去する。
【００３５】
ここで、本工程でも、レジスト３１のうちゲート電極１２の表面を露出させている開口部がゲート電極１２の中央部のみを露出させる程度の寸法となるようにしている。この場合にも、図４に示すように、ゲート電極１２のうちＰ型ドープされていない両端部の幅Ｘが電界緩和層１４ａ、１５ａのうちゲート電極１２の下部に位置する部分の長さＹより小さくなるように寸法設定している。これにより、基板法線方向から見て、ゲート電極２２のうちＰ型ドープされた中央部と電界緩和層１４ａ、１５ａとをオーバラップさせられる。このため、確実にチャネル領域が設定されるＰウェル領域１０の上に、Ｐ型ドープされたゲート電極１２の中央部が配置され、所望の閾値電圧Ｖｔに制御することが可能となる。
【００３６】
また、この場合にも、ゲート電極１２のうちＰ型ドープとされる中央部の幅が狭すぎるとより高精度なＭＯＳＦＥＴにすることができない。このため、図５に示すように、ゲート電極１２の両端部それぞれの幅Ｘ１、Ｘ２の和がゲート長Ｌの１／２倍未満、望ましくは０．１倍未満となるようにすると良い。
【００３７】
〔図３（ｆ）に示す工程〕
熱処理を行うことで、注入された不純物を熱拡散させる。これにより、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５、各電界緩和層１４ａ、１５ａ、２４ａ、１５ａおよび各ゲート電極１２、２２内の不純物が拡散し、図１に示す構造が完成する。
【００３８】
そして、この熱処理により、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５は、不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3、深さが０．１〜０．６μｍ、例えば０．２μｍで形成される。ゲート電極１２は、中央部の不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3で形成される。電界緩和層１４ａ、１５ａは、不純物濃度が例えば１×１０17ｃ-3程度、深さが０．１〜０．６μｍ、例えば０．２μｍで形成される。
【００３９】
また、Ｐ+型ソース領域２４やＰ+型ドレイン領域２５は、不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3、深さが０．１〜０．６μｍ、例えば０．２μｍで形成され、ゲート電極２２は、中央部の不純物濃度が２×１０19ｃｍ-3以上、例えば１×１０20ｃｍ-3で形成される。電界緩和層２４ａ、２５ａは、不純物濃度が例えば１×１０17ｃ-3程度、深さが０．１〜０．６μｍ、例えば０．２μｍで形成される。
【００４０】
この後の工程については図示しないが、層間絶縁膜の形成工程、コンタクトホールの形成工程、金属材料の成膜工程および金属材料のパターニングによるゲート配線およびソース電極やドレイン電極の形成工程等を周知の手法により行う。これにより、ＬＤＤ構造のＮｃｈＭＯＳおよびＰｃｈＭＯＳを備え、かつ、各ゲート電極１２、２２の閾値電圧ＶｔがＮ型ドープもしくはＰ型ドープとされることで調整された半導体装置が完成する。
【００４１】
以上説明したように、本実施形態では、ゲート電極１２、２２を１層のＰｏｌｙ−Ｓｉ層のパターニングにより形成している。また、ゲート電極２２をＮ型ドープにする工程と、Ｎ+型ソース領域１４およびＮ+型ドレイン領域１５を形成する工程を同時に行っている（図３（ｄ）参照）。さらに、ゲート電極１２をＰ型ドープにする工程と、Ｐ+型ソース領域２４およびＰ+型ドレイン領域２５を形成する工程を同時に行っている（図３（ｅ）参照）。このため、ゲート電極１２、２２を別々のＰｏｌｙ−Ｓｉ層にて構成したり、ゲート電極１２、２２への不純物のドープと、各ソース領域１４、２４や各ドレイン領域１５、２５への不純物のドープを別々の工程とする場合と比較して、製造工程を少なくできる。これにより、ＮｃｈＭＯＳとＰｃｈＭＯＳを同一基板に形成しつつ、Ｎ型ドープとＰ型ドープのゲート電極１２、２２を形成する半導体装置の製造方法において、製造工程の簡略化を図ることが可能となる。
【００４２】
なお、図３（ｄ）、（ｅ）に示す工程では、レジスト３０、３１の露光に用いるマスクのアライメントずれによってレジストパターンに位置ずれが生じることがある。このようなマスクのアライメントずれが生じても問題が生じないように寸法設計を行っている。
【００４３】
例えば、図６（ａ）〜（ｃ）（図３（ｄ）〜（ｆ）に示す工程に相当）に示すように、マスクのアライメントずれにより、レジスト３０、３１が全体的に紙面左側にずれた場合を想定してみる。アライメントずれが生じた場合、ゲート電極１２、２２の両端部のうち一方の端部側において不純物がドープされるが、一方の端部側では不純物のドープが少なくなり、その端部側において不純物濃度が薄くなる。しかしながら、アライメントずれの最大量はマスクの機械精度に応じて決まっている。このため、アライメントずれの最大量のときに、レジスト３０、３１のうちゲート電極１２、２２を露出させる開口部の端部がゲート電極１２、２２の端部よりも外側にはみ出さないようにすれば、アライメントずれが生じても不純物がドープされる範囲は一定となる。このようにすれば、ゲート電極１２、２２への不純物のトータルのドープ量は一定となり、所望の閾値電圧Ｖｔに制御することができる。したがって、アライメントずれが無い場合のレジスト３０、３１の開口部の端部からゲート電極１２、２２の端部までの距離がアライメントずれの最大量以下となるように寸法設計を行うようにしている。
【００４４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＭＯＳＦＥＴをＬＤＤ構造ではない一般的な構造としたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４５】
図７に示すように、本実施形態では、ＬＤＤ構造ではない一般的なＭＯＳ構造により、ＮｃｈＭＯＳおよびＰｃｈＭＯＳを構成している。すなわち、ＮｃｈＭＯＳは、ゲート電極１２の両側において、Ｐウェル領域１０の表層部にＮ+型ソース領域１４とＮ+型ドレイン領域１５が形成された構造とされ、電界緩和層１４ａ、１５ａや側壁酸化膜１３は形成されていない構造とされている。また、ＰｃｈＭＯＳは、ゲート電極２２の両側において、Ｎウェル領域２０の表層部にＰ+型ソース領域２４とＰ+型ドレイン領域２５が形成された構造とされ、電界緩和層２４ａ、２５ａや側壁酸化膜２３は形成されていない構造とされている。その他については、第１実施形態で説明したＬＤＤ構造とされたＭＯＳＦＥＴと同様の構造により、ＮｃｈＭＯＳおよびＰｃｈＭＯＳが構成されている。
【００４６】
このような構造の半導体装置においても、第１実施形態と同様、ゲート電極１２をＰ型ドープとするためのイオン注入およびＰ+型ソース領域２４とＰ+型ドレイン領域２５を形成するためのイオン注入を同一工程にできる。また、ゲート電極２２をＮ型ドープとするためのイオン注入およびＮ+型ソース領域１４とＮ+型ドレイン領域１５を形成するためのイオン注入を同一工程にできる。したがって、第１実施形態と同様、製造工程の簡略化を図ることができる。
【００４７】
なお、上記構造とする場合にも、図８に示すようにゲート電極１２、２２のうち不純物ドープされていない両端部の幅Ｘがソース領域１４、２４やドレイン領域１５、２５のうちゲート電極１２、２２の下部に位置する部分の長さＹより小さくなるようにする。これにより、基板法線方向から見て、ゲート電極１２、２２のうち不純物ドープされた中央部とソース領域１４、２４やドレイン領域１５、２５とをオーバラップさせられる。このため、確実にチャネル領域が設定される各ウェル領域１０、２０の上に、不純物ドープされたゲート電極１２、２２の中央部が配置され、所望の閾値電圧Ｖｔに制御することが可能となる。
【００４８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して、不純物濃度設定などを変えた複数種類のＮｃｈＭＯＳおよびＰｃｈＭＯＳを備えるようにしたものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００４９】
本実施形態では、不純物濃度設定を変えた３種類のＮｃｈＭＯＳおよびＰｃｈＭＯＳを同一基板に備えるようにしている。図９に示すように、本実施形態の半導体装置には、第１〜第３のＮｃｈＭＯＳと第１〜第３のＰｃｈＭＯＳが備えられている。第１のＮｃｈＭＯＳおよび第１のＰｃｈＭＯＳは、第１実施形態で説明したＮｃｈＭＯＳおよびＰｃｈＭＯＳと同じ構造とされている。第２、第３のＮｃｈＭＯＳおよび第２、第３のＰｃｈＭＯＳは、基本構造については、第１実施形態で説明したＮｃｈＭＯＳおよびＰｃｈＭＯＳと同様であるが、以下の点において異なっている。
【００５０】
具体的には、第２のＮｃｈＭＯＳのＰウェル領域１０および第２のＰｃｈＭＯＳのＮウェル領域２０については、第１のＮｃｈＭＯＳのＰウェル領域１０および第１のＰｃｈＭＯＳのＮウェル領域２０と不純物濃度が同じにされている。ただし、第２のＮｃｈＭＯＳのゲート電極１２をＰ型ドープではなくＮ型ドープとし、第２のＰｃｈＭＯＳのゲート電極２２をＮ型ドープではなくＰ型ドープとしている。
【００５１】
また、第３のＮｃｈＭＯＳのＰウェル領域１０および第３のＰｃｈＭＯＳのＮウェル領域２０は、第１のＮｃｈＭＯＳのＰウェル領域１０および第１のＰｃｈＭＯＳのＮウェル領域２０よりも不純物濃度が濃くされている。例えば、第３のＮｃｈＭＯＳのＰウェル領域１０および第３のＰｃｈＭＯＳのＮウェル領域２０は、表面濃度が１×１０16ｃｍ-3以上、例えば１×１０17ｃｍ-3とされているまた、第３のＮｃｈＭＯＳのゲート電極１２をＰ型ドープではなくＮ型ドープとし、第３のＰｃｈＭＯＳのゲート電極２２をＮ型ドープではなくＰ型ドープとしている。
【００５２】
このような構造の半導体装置においては、第１、第３のＮｃｈＭＯＳおよび第１、第３のＰｃｈＭＯＳをエンハンスメント型、第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳをディプレッション型とすることができる。
【００５３】
第１のＮｃｈＭＯＳおよび第１のＰｃｈＭＯＳについては、第１実施形態で説明したように、高精度なＭＯＳＦＥＴとなっている。ただし、第１のＮｃｈＭＯＳおよび第１のＰｃｈＭＯＳでは、Ｐウェル領域１０やＮウェル領域２０を低濃度にしている。このため、図１０に示すように、ゲート電圧Ｖｇが小さなサブスレッショルド領域においてゲート電圧Ｖｇを低下させてもドレイン電流Ｉｄが低下しない状態、つまりリーク電流が発生するという問題が生じ得る。また、図１１に示すように、チャネル濃度が第３のＮｃｈＭＯＳＦＥＴや第３のＰｃｈＭＯＳＦＥＴのように比較的高い場合（例えば３×１０16ｃｍ-3）、閾値電圧Ｖｔはバラツキが大きいが安定した大きさとなる。ところが、チャネル濃度が第１、第２のＮｃｈＭＯＳＦＥＴや第１、第２のＰｃｈＭＯＳＦＥＴのように比較的低い場合（２×１０15ｃｍ-3）、閾値電圧Ｖｔはバラツキが小さいがゲート長をある程度長くしないと大きな値にならず、一定の耐圧を確保できない。このため、素子寸法が大きくなっても高精度で、かつ、エンハンスメント型のＭＯＳＦＥＴが要求されるような回路部分に対して、第１のＮｃｈＭＯＳおよび第１のＰｃｈＭＯＳを適用すると好適である。
【００５４】
第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳについては、Ｐウェル領域１０およびＮウェル領域２０を低濃度に設定しているため、高精度に閾値電圧Ｖｔを設定することができる。そして、第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳのゲート電極１２、２２にドープしている導電型（Ｎ型、Ｐ型）を第１のＮｃｈＭＯＳおよび第１のＰｃｈＭＯＳのゲート電極１２、２２と逆にしている。このため、第２のＮｃｈＭＯＳおよび第２のＰｃｈＭＯＳをディプレッション型で作動させることができる。これらについては、ディプレッション型の素子が要求される回路部分に適用すると好適である。
【００５５】
第３のＮｃｈＭＯＳおよび第３のＰｃｈＭＯＳについては、Ｐウェル領域１０およびＮウェル領域２０を他のＭＯＳと比較して高濃度に設定しているため、高精度に閾値電圧Ｖｔを設定することはできない。しかし、Ｐウェル領域１０およびＮウェル領域２０を比較的高濃度にしているため、図１１に示したようにゲート長を短くしても耐圧を確保することができる。このため、素子寸法を小さくすることによる微細化が可能となり、高精度が要求されない回路部分に対して第３のＮｃｈＭＯＳおよび第３のＰｃｈＭＯＳを適用すると好適である。
【００５６】
このような半導体装置の具体的な適用例としては、図１２に示す回路構成を挙げることができる。この回路は、ＭＯＳＦＥＴを使用したアナログ回路である。図１２に示すように、定電流部４０にディプレッション型のＭＯＳＦＥＴを適用し、定電流部４０への電流供給をＭＯＳＦＥＴで構成されるカレントミラー部４１を介して行っている。図１３に示すように、ディプレッション型のＭＯＳＦＥＴは、抵抗と比較して電源変動に対する電流バラツキを小さくできる。このため、定電流部４０に対して適用すると好ましい。また、カレントミラー部４１は、閾値電圧Ｖｔの精度良いペア比が必要であり、高精度に閾値電圧Ｖｔを設定できるエンハンスメント型のＭＯＳＦＥＴであるのが好ましい。
【００５７】
したがって、定電流部４０を構成するＭＯＳＦＥＴについては、第２のＮｃｈＭＯＳもしくは第２のＰｃｈＭＯＳを適用するのが好ましい。また、カレントミラー部４１を構成するＭＯＳＦＥＴについては、第１のＮｃｈＭＯＳもしくは第１のＰｃｈＭＯＳを適用するのが好ましい。
【００５８】
なお、図１２の回路図では、定電流部４０をＮｃｈＭＯＳ、カレントミラー部４１をＰｃｈＭＯＳとした場合を例に挙げているが、導電型を変更して良い。また、図１２では、カレントミラー部４１を構成する第１のＰｃｈＭＯＳ、定電流部４０を構成する第２のＮｃｈＭＯＳしか図示していないが、実際には回路の色々な部分でＭＯＳＦＥＴが適用されている。これら各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの高精度な制御が要求されるエンハンスメント型のＭＯＳＦＥＴについては第１のＮｃｈＭＯＳや第１のＭＯＳを適用すると好ましい。また、回路に備えられる各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの精度が比較的要求されないＭＯＳＦＥＴについては、素子寸法減のために、第３のＮｃｈＭＯＳや第３のＰｃｈＭＯＳを適用すると好ましい。さらに、回路に備えられる各ＭＯＳＦＥＴのうち、閾値電圧Ｖｔの高精度な制御が要求されるディプレッション型のＭＯＳＦＥＴについては第２のＮｃｈＭＯＳや第２のＭＯＳを適用すると好ましい。
【００５９】
このような構成の半導体装置は、基本的には第１実施形態で説明した図３（ａ）〜（ｆ）に示す工程と同様の工程によって製造することができる。ただし、Ｐウェル領域１０やＮウェル領域２０の形成工程を複数回に分けて行うことと、各ゲート電極１２、２２への不純物ドープ工程を注入する不純物の導電型に応じて行うようにすることについて、第１実施形態から変更している。
【００６０】
Ｐウェル領域１０やＮウェル領域２０の形成工程については、不純物濃度別に複数に分けて行っている。各ゲート電極１２、２２への不純物ドープについては、図１４（ａ）、（ｂ）に示すように行っている。すなわち、図１４（ａ）に示すように、第１のＰｃｈＭＯＳのゲート電極２２と第２、第３のＮｃｈＭＯＳのゲート電極１２についてはレジスト３０を用いて各Ｎ+型ソース領域１４および各Ｎ+型ドレイン領域１５を形成する際にＮ型不純物をイオン注入している。また、図１４（ｂ）に示すように、第１のＮｃｈＭＯＳのゲート電極１２と第２、第３のＰｃｈＭＯＳのゲート電極２２についてはレジスト３１を用いて各Ｐ+型ソース領域２４および各Ｐ+型ドレイン領域２５を形成する際にＰ型不純物をイオン注入している。
【００６１】
このように、ゲート電極１２、２２をＰ型ドープとするためのイオン注入およびＰ+型ソース領域２４とＰ+型ドレイン領域２５を形成するためのイオン注入を同一工程にできる。また、ゲート電極１２、２２をＮ型ドープとするためのイオン注入およびＮ+型ソース領域１４とＮ+型ドレイン領域１５を形成するためのイオン注入を同一工程にできる。したがって、第１実施形態と同様、製造工程の簡略化を図ることができる。
【００６２】
（他の実施形態）
（１）上記第１実施形態では、ゲート電極２２にＮ型ドープする工程をＮ+型ソース領域１４およびＮ+型ドレイン領域１５へのＮ型不純物のイオン注入と同時に行い、このときにゲート電極１２が全域レジスト３０で覆われるようにした。同様に、ゲート電極１２にＰ型ドープする工程をＰ+型ソース領域２４およびＰ+型ドレイン領域２５へのＰ型不純物のイオン注入と同時に行い、このときにゲート電極２２が全域レジスト３１で覆われるようにした。これに対して、図１５（ａ）に示されるように、ゲート電極１２の両端部もレジスト３０から露出するようにしてＮ型ドープされるようにしても良い。また、図１５（ｂ）に示されるように、ゲート電極２２の両端部もレジスト３１から露出するようにしてＰ型ドープされるようにしても良い。このようにする場合、注入された不純物を活性化するための熱処理に応じて、図１５（ｃ）に示すように、ゲート電極１２、２２は、中央部と両端部とで不純物濃度もしくは導電型の極性が異なる構造となるようにできる。
【００６３】
なお、ここでは第１実施形態の場合について説明したが、勿論、第２、第３実施形態についても、各ゲート電極１２、２２の両端に対して、各ゲート電極１２、２２の中央部にドープされる不純物の導電型と異なる導電型の不純物がドープされるようにしても良い。
【００６４】
（２）上記各実施形態において、各ソース領域１４、２４や各ドレイン領域１５、２５の下方に、パンチスルーストッパ層を備えることもできる。この場合、例えば、パンチスルーストッパ層の最大濃度が各ウェル領域１０、２０の表面濃度よりも１桁以上高濃度となるようにすることで、サブシュレッショルド領域におけるリーク電流の発生やショートチャネル効果を抑制することが可能となる
（３）上記各実施形態において、電界緩和層１４ａ、１５ａの形成工程や電界緩和層２４ａ、２５ａの形成工程の順番はいずれが先であっても良い。また、Ｎ+型ソース領域１４やＮ+型ドレイン領域１５の形成工程とＰ+型ソース領域２４やＰ+型ドレイン領域２５の形成工程の順番についても、いずれが先であっても良い。
【００６５】
（４）上記第３実施形態では、第１〜第３のＮｃｈＭＯＳおよび第１〜第３のＰｃｈＭＯＳを備えた半導体装置を例に挙げたが、それらのうちの一部、例えば第１、第２のＮｃｈＭＯＳ、第１、第２のＰｃｈＭＯＳのみが備えられる半導体装置であっても良い。
【００６６】
（５）上記各実施形態では、ゲート絶縁膜としてゲート酸化膜１１、２１を例に挙げたが、窒化膜など他の絶縁膜であっても良い。その場合、厳密にはＭＯＳ（Metal  Oxide Sillicon）構造ではなくＭＩＳ（Metal  Insulator  Sillicon）構造となるが、一般的にＭＯＳ素子として扱われているため、本明細書で記載したＭＯＳＦＥＴにはＭＩＳ構造のものも含まれることとする。また、側壁絶縁膜として側壁酸化膜１３、２３を例に挙げたが、これについても他の絶縁膜で構成しても良い。
【００６７】
（６）上記各実施形態では、第１導電型をＮ型、第２導電型をＰ型として、ＮｃｈＭＯＳが第１導電型チャネルのＭＯＳＦＥＴ、ＰｃｈＭＯＳが第２導電型チャネルのＭＯＳＦＥＴとなる場合を想定しているが、第１導電型をＰ型、第２導電型をＮ型としても良い。また、半導体基板に対して、第１導電型ウェル領域に相当するＮ型ウェル領域１０と第２導電型ウェル領域に相当するＰ型ウェル領域２０を形成するようにしている。しかしながらが、半導体基板を所定濃度の第１導電型もしくは第２導電型とすることで、半導体基板によって第１導電型ウェル領域と第２導電型ウェル領域のいずれかを構成しても良い。
【符号の説明】
【００６８】
１                              シリコン基板
２                              素子分離部
１０、２０                      ウェル領域
１１、２１                      ゲート酸化膜
１２、２２                      ゲート電極
１３、２３                      側壁酸化膜
１４、２４                      ソース領域
１５、２５                      ドレイン領域
１４ａ、１５ａ、２４ａ、２５ａ  電界緩和層
３０、３１                      レジスト
４０                            定電流部
４１                            カレントミラー部
【図１】
2014053414.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014053414.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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