(57)【要約】【課題】論理トランジスタおよび不揮発性メモリ（ＮＶＭ）セルを作成する方法を提供する。【解決手段】ＮＶＭ領域（１４）において半導体層の直上に酸化物含有層が形成され、ＮＶＭ領域において酸化物含有層の上に第１の材料から成る第１の部分層が形成される。ロジック領域（１６）において半導体層の直上に第１の高ｋ誘電体層が形成される。ロジック領域において第１の誘電体層の上に第１の導電層が形成される。ＮＶＭ領域において第１の部分層の直上に、およびロジック領域において第１の導電層の上に、第１の材料から成る第２の部分層が形成される。ロジック領域において論理デバイスが形成される。ＮＶＭ領域においてＮＶＭセルが形成され、第１の部分層および第２の部分層はともに、セルがフローティング・ゲート・セルである場合の電荷蓄積層、またはセルがスプリット・ゲート・セルである場合の選択ゲート、のうちの一方を形成するために使用される。【選択図】図５
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【特許請求の範囲】
【請求項１】
不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法であって、
前記ＮＶＭ領域において半導体層の直上に酸化物含有層を形成するステップと、
前記ＮＶＭ領域において前記酸化物含有層の上に第１の材料から成る第１の部分層を形成するステップと、
前記ロジック領域において前記半導体層の直上に高い誘電率を有する第１の誘電体層を形成するステップと、
前記ロジック領域において前記第１の誘電体層の上に第１の導電層を形成するステップと、
前記ＮＶＭ領域において前記第１の部分層の直上に、および前記ロジック領域において前記第１の導電層の上に、前記第１の材料から成る第２の部分層を形成するステップと、
前記ロジック領域において論理デバイスを形成するステップであって、該論理デバイスは、前記第１の誘電体層および前記第１の導電層の一部分を含む、前記論理デバイスを形成するステップと、
前記酸化物含有層、前記第１の部分層、および前記第２の部分層を使用して、前記ＮＶＭ領域においてＮＶＭセルを形成するステップと
を含み、前記第１の部分層および前記第２の部分層はともに、前記ＮＶＭセルがフローティングゲートＮＶＭセルである場合の電荷蓄積層、または前記ＮＶＭセルがスプリットゲートＮＶＭセルである場合の選択ゲート、のうちの一方を形成するために使用される、方法。
【請求項２】
前記ロジック領域において前記論理デバイスを形成するステップは、
前記第２の部分層、前記第１の導電層、および前記第１の誘電体層をパターニングして、前記ロジック領域においてロジックスタックを形成するステップと、
前記第２の部分層を、ロジックスタックにおいて第２の導電層と置換するステップと
を含む、請求項１に記載の方法。
【請求項３】
前記ＮＶＭセルはフローティングゲートＮＶＭセルであり、前記第１の材料は窒化物である、請求項１に記載の方法。
【請求項４】
前記第１の材料はポリシリコンである、請求項１に記載の方法。
【請求項５】
前記第１の導電層は金属を含む、請求項１に記載の方法。
【請求項６】
前記第１の導電層は、前記ロジック領域における前記論理デバイスの仕事関数を設定するように作用する、請求項１に記載の方法。
【請求項７】
前記酸化物含有層および前記第１の部分層を形成するステップは、
前記ＮＶＭ領域および前記ロジック領域において前記半導体層上に前記酸化物含有層を成長させるステップと、
前記ＮＶＭ領域および前記ロジック領域において前記酸化物含有層の上に前記第１の部分層を堆積するステップと、
前記ロジック領域から、前記酸化物含有層および前記第１の部分層を除去するステップと
を含む、請求項１に記載の方法。
【請求項８】
前記第１の誘電体層および前記第１の導電層を形成するステップは、
前記ＮＶＭ領域において前記第１の部分層の上に、および前記ロジック領域において前記半導体層上に、前記第１の誘電体層を堆積するステップと、
前記ＮＶＭ領域および前記ロジック領域において、前記第１の誘電体層の上に前記第１の導電層を堆積するステップと、
前記ＮＶＭ領域における前記第１の部分層をエッチストップ層として使用して、前記第１の導電層および前記第１の誘電体層を前記ＮＶＭ領域から除去するステップと
を含む、請求項１に記載の方法。
【請求項９】
前記ＮＶＭセルがフローティングゲートＮＶＭセルである場合、前記方法は、
前記第２の部分層、前記第１の導電層、および前記第１の誘電体層をパターニングして、前記ロジック領域においてロジックスタックを形成するステップと、
前記第１の部分層および前記第２の部分層をパターニングして、前記ＮＶＭ領域において前記フローティングゲートＮＶＭセルの前記電荷蓄積層を形成するステップと、
前記ＮＶＭ領域において前記電荷蓄積層の上に第２の誘電体層を形成するステップと、
前記ロジック領域において前記ロジックスタックから前記第２の部分層を除去するステップと、
前記ＮＶＭ領域において前記第２の誘電体層の上に、および前記ロジック領域において前記ロジックスタックの前記第１の導電層の上に、第２の導電層を形成するステップと、
前記ＮＶＭ領域において前記第２の導電層をパターニングして、前記フローティングゲートＮＶＭセルの制御ゲートを形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項１０】
前記ＮＶＭセルがスプリットゲートＮＶＭセルである場合、前記方法は、
前記第２の部分層、前記第１の導電層、および前記第１の誘電体層をパターニングして、前記ロジック領域においてロジックスタックを形成するステップと、
前記第１の部分層および前記第２の部分層をパターニングして、前記ＮＶＭ領域において前記スプリットゲートＮＶＭセルの前記選択ゲートを形成するステップと、
前記ＮＶＭ領域において前記選択ゲートの上に第２の誘電体層を形成するステップと、
前記ロジック領域において前記ロジックスタックから前記第２の部分層を除去するステップと、
前記ＮＶＭ領域において前記第２の誘電体層の上に、および前記ロジック領域において前記ロジックスタックの前記第１の導電層の上に、第２の導電層を形成するステップと、
前記ＮＶＭ領域内の前記第２の導電層をパターニングして、前記スプリットゲートＮＶＭセルの制御ゲートを形成するステップと
をさらに含む、請求項１に記載の方法。
【請求項１１】
不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法であって、
前記ＮＶＭ領域および前記ロジック領域において半導体層上に酸化物含有層を形成するステップと、
前記ＮＶＭ領域および前記ロジック領域において前記酸化物含有層の上に第１の材料から成る第１の部分層を形成するステップと、
前記ロジック領域から前記酸化物含有層および前記第１の部分層を除去するステップと、
前記ＮＶＭ領域において前記第１の部分層の上に、および前記ロジック領域において前記半導体層の上に、高い誘電率を有する第１の誘電体層を形成するステップと、
前記ＮＶＭ領域および前記ロジック領域において前記第１の誘電体層の上に第１の導電層を形成するステップと、
前記ＮＶＭ領域から前記第１の誘電体層および前記第１の導電層を除去するステップと、
前記ＮＶＭ領域において前記第１の部分層の直上に、および前記ロジック領域において前記第１の導電層の上に、前記第１の材料から成る第２の部分層を形成するステップと、
前記第２の部分層をダミーゲートとして使用して前記ロジック領域において論理デバイスを形成するステップであって、該論理デバイスは、前記第１の誘電体層および前記第１の導電層の一部分を含む、前記論理デバイスを形成するステップと、
前記酸化物含有層、前記第１の部分層、および前記第２の部分層を使用して前記ＮＶＭ領域においてＮＶＭセルを形成するステップと
を含み、前記第１の部分層および前記第２の部分層はともに、前記ＮＶＭセルがフローティングゲートＮＶＭセルである場合の電荷蓄積層、または前記ＮＶＭセルがスプリットゲートＮＶＭセルである場合の選択ゲート、のうちの一方を形成するために使用される、方法。
【請求項１２】
前記ＮＶＭ領域および前記ロジック領域において第２の導電層を形成するステップをさらに含み、前記第２の導電層は、前記ＮＶＭ領域において前記第２の部分層の上に形成され、前記ロジック領域において前記論理デバイスの前記ダミーゲートを置換するために使用される、請求項１１に記載の方法。
【請求項１３】
前記ＮＶＭ領域および前記ロジック領域において前記半導体層上に前記酸化物含有層を形成するステップは、
前記ＮＶＭ領域および前記ロジック領域において前記半導体層上に前記酸化物含有層を成長させるステップを含む、請求項１１に記載の方法。
【請求項１４】
前記ＮＶＭセルはフローティングゲートＮＶＭセルであり、前記第１の材料は窒化物である、請求項１１に記載の方法。
【請求項１５】
前記第１の材料はポリシリコンである、請求項１１に記載の方法。
【請求項１６】
前記第１の導電層は金属を含む、請求項１１に記載の方法。
【請求項１７】
前記第１の導電層は、前記ロジック領域における前記論理デバイスの仕事関数を設定するように作用する、請求項１１に記載の方法。
【請求項１８】
不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法であって、
前記ＮＶＭ領域において半導体層の直上に酸化物含有層を形成するステップと、
前記ＮＶＭ領域において前記酸化物含有層の上に第１のポリシリコン層を形成するステップと、
前記ロジック領域において前記半導体層の直上に高い誘電率を有する第１の誘電体層を形成するステップと、
前記ロジック領域において前記第１の誘電体層の上に第１の導電層を形成するステップと、
前記ＮＶＭ領域において前記第１のポリシリコン層の直上に、および前記ロジック領域において前記第１の導電層の上に、第２のポリシリコン層を形成するステップと、
前記ロジック領域において論理デバイスを形成するステップであって、該論理デバイスは、前記第１の誘電体層および前記第１の導電層の一部分を含む、前記論理デバイスを形成するステップと、
前記酸化物含有層、前記第１のポリシリコン層、および前記第２のポリシリコン層を使用して前記ＮＶＭ領域においてＮＶＭセルを形成するステップと
を含み、前記第１のポリシリコン層および前記第２のポリシリコン層はともに、前記ＮＶＭセルの共通層を形成するために使用される、方法。
【請求項１９】
前記ロジック領域において前記論理デバイスを形成するステップは、
前記第２のポリシリコン層、前記第１の導電層、および前記第１の誘電体層をパターニングして、前記ロジック領域においてロジックスタックを形成するステップと、
前記ロジックスタックから前記第２のポリシリコン層を除去するステップと、
前記ＮＶＭ領域において前記ＮＶＭセルの前記共通層の上に、および前記ロジックスタックの前記第１の導電層の上に、第２の導電層を形成するステップと、
前記第２の導電層をパターニングして、前記共通層の上に前記ＮＶＭセルの制御ゲートを形成するステップと
を含む、請求項１８に記載の方法。
【請求項２０】
前記ＮＶＭセルの前記共通層は、前記ＮＶＭセルの制御ゲート、または前記ＮＶＭセルの電荷蓄積層のうちの一方として特徴づけられる、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体製造に関し、より具体的には、論理トランジスタおよびＮＶＭセルの作成に関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は多くの場合、他の機能も実行する集積回路上にある。そのような場合、ＮＶＭの性能を優先してロジック性能を犠牲にすることは望ましくない。また、ロジックおよびＮＶＭの両方に関して高い性能を達成するのにさらに費用がかかるのを回避する、または最小限に抑えることも重要である。ソース／ドレインを形成するのにダミーゲートを使用し、次いでダミーゲートを、より高いコンダクタンスおよび最適化された仕事関数を有するもののような、より性能の高いゲートと置換することによって性能を増強するための技法である置換ゲートが、性能を向上させるものであると見込まれている。置換ゲート工程は、ゲート誘電体に金属ゲートおよび高ｋ誘電体の両方を使用することを可能にすることにおいて特に有用である。
【０００３】
従って、ＮＶＭおよびロジックを有する集積回路において費用が増大する問題にも対処しながら、特に置換ゲートのコンテキストにおいて、高い性能を達成するにあたってさらなる改善を提供することが必要とされている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７１５４７７９号明細書
【特許文献２】米国特許第７２０８７９３号明細書
【特許文献３】米国特許第７３６５３８９号明細書
【特許文献４】米国特許第７３９１０７５号明細書
【特許文献５】米国特許第７４０５９６８号明細書
【特許文献６】米国特許第７４７６５８２号明細書
【特許文献７】米国特許第７５４４４９０号明細書
【特許文献８】米国特許第７５６０７６７号明細書
【特許文献９】米国特許第７８１６７２７号明細書
【特許文献１０】米国特許第７９８９８７１号明細書
【特許文献１１】米国特許出願公開第２００８／０１２１９８３号明細書
【特許文献１２】米国特許出願公開第２００８／０２３７７００号明細書
【特許文献１３】米国特許出願公開第２００９／００７２２７４号明細書
【特許文献１４】米国特許出願公開第２００９／００７８９８６号明細書
【特許文献１５】米国特許出願公開第２００９／０２５６２１１号明細書
【非特許文献】
【０００５】
【非特許文献１】ホール（HALL）ら、「高ｋ誘電体を用いた置換ゲートトランジスタ及び不揮発性メモリセルの集積形成（Integrating Formation of A Replacement Gate Transistor and a Non-Volatile Memory Cell Using a High-K Dielectric）」、米国出願番号第１３／４９１７７１号、出願日２０１２年６月８日（ＡＣ５０７３６ＴＰ）
【非特許文献２】シュロフ（SHROFF）ら、「不揮発性メモリ（ＮＶＭ）及び論理集積（Non-Volatile Memory (NVM) and Logic Integration）」、 米国出願番号第１３／３４３３３１号、出願日２０１２年１月４日（ＦＳ４０２９９ＴＰ）
【非特許文献３】シュロフ（SHROFF）ら、「不揮発性メモリ（ＮＶＭ）及び論理集積（Non-Volatile Memory (NVM) and Logic Integration）」、米国出願番号第１３／４４１４２６号、出願日２０１２年４月６日（ＦＳ４０２９９ＴＰ−Ｐ０１）
【非特許文献４】シュロフ（SHROFF）ら、「層間誘電体を用いた置換ゲートトランジスタ及び不揮発性メモリセルの集積形成（Integrating Formation of a Replacement Gate Transistor and a non-Volatile Memory Cell Using an Interlayer Dielectric）」、米国出願番号第１３／４９１７６０号、出願日２０１２年６月８日（ＦＳ４０３２２ＴＰ）
【発明の概要】
【発明が解決しようとする課題】
【０００６】
不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法を提供する。
【課題を解決するための手段】
【０００７】
本開示の一態様によれば、不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法であって、前記ＮＶＭ領域において半導体層の直上に酸化物含有層を形成するステップと、前記ＮＶＭ領域において前記酸化物含有層の上に第１の材料から成る第１の部分層を形成するステップと、前記ロジック領域において前記半導体層の直上に高い誘電率を有する第１の誘電体層を形成するステップと、前記ロジック領域において前記第１の誘電体層の上に第１の導電層を形成するステップと、前記ＮＶＭ領域において前記第１の部分層の直上に、および前記ロジック領域において前記第１の導電層の上に、前記第１の材料から成る第２の部分層を形成するステップと、前記ロジック領域において論理デバイスを形成するステップであって、該論理デバイスは、前記第１の誘電体層および前記第１の導電層の一部分を含む、前記論理デバイスを形成するステップと、前記酸化物含有層、前記第１の部分層、および前記第２の部分層を使用して、前記ＮＶＭ領域においてＮＶＭセルを形成するステップとを含み、前記第１の部分層および前記第２の部分層はともに、前記ＮＶＭセルがフローティングゲートＮＶＭセルである場合の電荷蓄積層、または前記ＮＶＭセルがスプリットゲートＮＶＭセルである場合の選択ゲート、のうちの一方を形成するために使用される、方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態による、処理の一段階における不揮発性メモリセルおよび置換ゲートトランジスタの断面図。
【図２】図１の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図３】図２の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図４】図３の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図５】図４の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図６】図５の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図７】図６の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図８】図７の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図９】図８の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図１０】図９の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図１１】図１０の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図１２】図１１の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【図１３】図１０に示す構造に従う第２の実施形態による、処理の一段階における不揮発性メモリセルおよび置換ゲートトランジスタの断面図。
【図１４】図１３の不揮発性メモリセルおよび置換ゲートトランジスタの処理の後続の段階における断面図。
【発明を実施するための形態】
【０００９】
本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
【００１０】
一態様において、論理トランジスタおよびＮＶＭセルは同じ半導体基板上に集積され、論理トランジスタは高ｋゲート誘電体および金属ゲートを有し、金属ゲートは置換ゲート手法を使用して達成される。ＮＶＭセルは、２つの異なる堆積物によって選択ゲートが作成されるスプリットゲートタイプ、または２つの異なる堆積物によって電荷蓄積層が作成されるフローティングゲートタイプのいずれかとすることができる。いずれにせよ、論理トランジスタ形成に関連する工程において同じまたは実質的に同じ時点において２つの堆積物が作成される。これは、図面および以下の記載を参照することによってより良好に理解される。
【００１１】
本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせとすることができる。
【００１２】
図１には、ＮＶＭ領域１４およびロジック領域１６を有する半導体基板１２を備える半導体構造１０が示されている。シリコンであってもよい半導体基板１２上に、相対的に高い温度において成長されてもよい酸化物層であってもよいゲート誘電体層１８、および、電荷蓄積材料またはゲート材料であってもよい層２０が形成される。層２０はポリシリコンから作成されてもよく、これは、電荷蓄積、または選択ゲートのようなゲートのいずれかに使用することができる。層２０に関する材料選択については代替形態が存在する。一例は、層２０が電荷蓄積層として有効である窒化物であってもよいというものである。高ｋ誘電体を使用することが有益であるが、それらが使用されない場合、摂氏９００度のような高温において成長される酸化物が、一般的に半導体製造において利用可能な最高品質の絶縁体であり、従って層１８に対して望ましい。高温のため、半導体製造工程の後の部分において使用するのが困難または不可能になることが多い。層１８に有効であり得る代替形態は、熱成長または堆積されてもよいシリコン酸窒化物である。有効であり得る別の代替形態は、層１８を堆積酸化物とすることである。層１８は、厚さがたとえば１０〜１２０オングストロームと著しく変化する可能性がある。層２０は、層１８よりも厚くてもよく、たとえば２００〜５００オングストロームであってもよい。両方の場合における範囲は、これらよりもさらに大きくなり得る。
【００１３】
図２には、ロジック領域１６から層１８および２０が除去された後の半導体構造１０が示されている。これは、ＮＶＭ領域１４を、フォトレジストを用いてマスキングしながらエッチングすることによって形成することができる。
【００１４】
図３には、高ｋ誘電体２２およびバリア金属２４が堆積された後の半導体構造１０が示されている。高ｋ誘電体層２２は、約１０〜５０オングストローム厚であってもよい酸化ハフニウムであってもよい。バリア金属２４は１００〜３００オングストロームであってもよい。それらはまた、これらの範囲外であってもよい。バリア金属２４は、窒化タンタル、または、ゲート形成の前の半導体処理に必要とされる相対的に高い温度に耐えることができ、ＭＯＳトランジスタの仕事関数を設定するのに有用である他の金属であってもよい。
【００１５】
図４には、高ｋ誘電体２２およびバリア金属２４がＮＶＭ側１４から除去され、続いて、層２０の表面を清浄化するために、ＮＶＭ領域において特に有益であるＨＦベースのクリーン化のようなクリーン化が行われた後の半導体構造１０が示されている。除去は、ロジック領域１６を、フォトレジストを用いてマスキングしながらエッチングすることによって達成することができる。
【００１６】
図５には、ＮＶＭ領域１４において層２０上に、およびロジック領域１６において層２４上に、層２６が堆積されて平坦化された後の半導体構造１０が示されている。層２６は層２０と同じ材料である。たとえば、層２０がポリシリコンである場合、層２６はポリシリコンであり、層２０が窒化物である場合、層２６は窒化物である。層２６は約５００〜２０００オングストローム厚であってもよく、さらにはその範囲外であってもよい。層２０および２６は同じ材料であるため、それらの間の線は識別することが困難である場合がある。
【００１７】
図６は、層２６上にハードマスク３０が形成された後の半導体構造１０が示されている。ハードマスク３０は窒化物であってもよく、または、層２６に対してエッチングもしくは化学機械研磨（ＣＭＰ）に関する選択性を提供することができる別の材料とすることができる。これは、層２０および２６が同じ材料であるために単一の層２８を形成することも示している。
【００１８】
図７には、置換ゲート工程を実行するのに備え、ロジック領域１６を処理してトランジスタ特徴部を有する構造を形成し、次いでロジック領域１６をフォトレジスト層４２で被覆した後の半導体構造１０が示されている。ロジック領域１６において、結果として層２６およびハードマスク層３０から形成される置換可能ゲートが形成されている。層２６および３０の残りの部分から形成される置換可能ゲートの周りには、側壁スペーサ３６が含まれている。注入マスクとして置換可能ゲートおよび側壁スペーサを使用して基板１２内にソース／ドレイン領域３２および３４が形成される。ソース／ドレイン領域３２および３４上にはそれぞれシリサイド領域３８および４０がある。同じく、特に図６および図７に関して説明された処理の後、層２０と２６との間の線は視認可能である可能性が非常に低く、従って単一の層２８として示されている。
【００１９】
図８には、層２８および層２８に整列された層１８がパターニングされて基板１２の上の層２８からの構造が残され、層２８から形成される構造の周りに層間誘電体（ＩＬＤ）４４が形成された後の半導体構造１０が示されている。フォトレジスト層４２が除去され、続いて堆積および平坦化ステップが行われる結果として、層２８および周囲のＩＬＤ４４から成る構造がもたらされる。
【００２０】
図９には、層２８の構造が、その前段階の約３分の１までエッチバックされた後の半導体構造１０が示されている。ロジック領域１６はこのエッチングの間マスキングされている。
【００２１】
図１０には、ＮＶＭ領域１４からＩＬＤ４４が除去された後の半導体構造１０が示されている。これによって、好ましくは高温を使用して形成される高品質酸化物である層１８の上に層２８の構造が残される。ロジック領域１６はこの除去の間マスキングされている。
【００２２】
図１１には、酸化物、窒化物、および酸化物（ＯＮＯ）から成る混合物であってもよい誘電体層４６が形成され、続いてロジック領域１６の上からそれが除去された後の半導体構造１０が示されている。誘電体層４６はフローティングゲートと制御ゲートとの間の絶縁体として特に有益である。
【００２３】
図１２は、ロジック領域１６およびＮＶＭ領域１４の上に金属層４８を堆積し、次いでＣＭＰを実行することによって、誘電体層４６の上に導電層４８が形成され、バリア層２４の上で層２６から形成されている置換可能ゲートが置換ゲート４８と置換された後の半導体構造１０が示されている。層２６から形成されている置換可能ゲートの置換は、金属層４８を堆積する前に層２６から形成される置換可能ゲートを除去することによって実行される。結果として、ロジック領域１６内に金属ゲート論理トランジスタが得られる。ＮＶＭ領域１４において、層４８上でエッチングが実行されて、図１２において左から右に走るワード線が形成される。必要とされる場合、ＮＶＭ領域１４において追加の金属を堆積してワード線のシート抵抗を低下させるという選択肢が利用可能である。層２８から残っている構造は、層２８がポリシリコンである場合はフローティングゲートタイプの電荷蓄積層であってもよく、または、層２８が窒化物である場合は窒化物トラップベースの電荷蓄積層であってもよい。
【００２４】
図１３には、層２８がポリシリコンである場合に図１１において最初に形成されて図示されているような誘電体層４６の代わりに、上下に誘電体層を有する窒化物またはナノ結晶の層６０が形成された後の半導体構造１００が示されている。そのような場合、図１３に示されている層２８からのポリシリコンの構造は、スプリットゲートＮＶＭセルにおける選択ゲートを形成するためのものである。ロジック領域１６は金属層４８が堆積された後は同じである。窒化物またはナノ結晶層６０は基板および層２８の残りの構造の上にあり、層４８が堆積される前にロジック領域１６から除去される。窒化物またはナノ結晶層６０は、バリア層２４に類似の最上層としてのバリア層をも含んでもよい。
【００２５】
図１４には、側壁スペーサ６２、基板１２内のソース／ドレイン領域６４および６６を有するスプリットゲートタイプのものであるメモリセルを形成するためのステップが実行された後の半導体構造１００が示されている。層４８の残りの構造によって被覆されていない領域において窒化物またはナノ結晶が除去される。ソース／ドレイン領域６４の上部においてシリサイド領域６８が、ソース／ドレイン領域６６の上部においてシリサイド領域７０が、および、側壁スペーサ６２に隣接する層２８上のシリサイド領域７２も形成される。
【００２６】
このように、ＮＶＭセルが論理トランジスタと組み合わせて形成されることができることが分かり、ＮＶＭセルの大部分が、介在するステップによって、同じ材料から成る２つの異なる堆積物の組合せとして形成される。１つの事例において、この大部分は、ポリシリコンの場合は導電性、または窒化物の場合は非導電性のいずれかであることができる電荷蓄積領域である。ポリシリコンの場合、この大部分は代替的に、スプリットゲートＮＶＭセルの選択ゲートとすることができる。従って、依然として、電荷蓄積層またはスプリットゲートメモリセルの選択ゲートいずれかの下のゲート誘電体に対して高品質高温酸化物の選択肢を保持しながら、置換ゲート論理トランジスタを得ることが可能である。
【００２７】
代替の実施形態において、層２８の構造は陥凹せず、全厚のままである。この場合、誘電体層４６またはナノ結晶層６０の堆積およびパターニングに続いて、前述のものをたどってロジックおよびＮＶＭ領域に対して別個の金属ゲート層堆積およびパターニングステップが採用される。
【００２８】
本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、特定の寸法は変化してもよく、材料の変更が実現可能である場合もある。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
【００２９】
ここまでで、不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法が開示されたことを諒解されたい。方法は、ＮＶＭ領域において半導体層の直上に酸化物含有層を形成するステップを含む。方法は、ＮＶＭ領域において酸化物含有層の上に第１の材料から成る第１の部分層を形成するステップをさらに含む。方法は、ロジック領域において半導体層の直上に高い誘電率を有する第１の誘電体層を形成するステップをさらに含む。方法は、ロジック領域において第１の誘電体層の上に第１の導電層を形成するステップをさらに含む。方法は、ＮＶＭ領域内の第１の部分層の直上、およびロジック領域において第１の導電層の上に第１の材料から成る第２の部分層を形成するステップをさらに含む。方法は、ロジック領域において論理デバイスを形成するステップをさらに含み、論理デバイスは、第１の誘電体層および第１の導電層の一部分を含む。方法は、酸化物含有層、第１の部分層、および第２の部分層を使用してＮＶＭ領域においてＮＶＭセルを形成するステップをさらに含み、第１の部分層および第２の部分層はともに、ＮＶＭセルがフローティングゲートＮＶＭセルである場合の電荷蓄積層、またはＮＶＭセルがスプリットゲートＮＶＭセルである場合の選択ゲート、のうちの一方を形成するために使用される。方法は、ロジック領域において論理デバイスを形成するステップが、第２の部分層、第１の導電層、および第１の誘電体層をパターニングして、ロジック領域においてロジックスタックを形成するステップと、第２の部分層を、ロジックスタックにおいて第２の導電層と置換するステップとを含むことをさらに特徴としてもよい。方法は、ＮＶＭセルがフローティングゲートＮＶＭセルであり、第１の材料が窒化物であることをさらに特徴としてもよい。方法は、第１の材料がポリシリコンであることをさらに特徴としてもよい。方法は、第１の導電層が金属を含むことをさらに特徴としてもよい。方法は、第１の導電層が、ロジック領域における論理デバイスの仕事関数を設定するように作用することをさらに特徴としてもよい。方法は、酸化物含有層および第１の部分層を形成するステップが、ＮＶＭ領域およびロジック領域において半導体層上に酸化物含有層を成長させるステップと、ＮＶＭ領域およびロジック領域において酸化物含有層の上に第１の部分層を堆積するステップと、ロジック領域から酸化物含有層および第１の部分層を除去するステップとを含むことをさらに特徴としてもよい。方法は、第１の誘電体層および第１の導電層を形成するステップが、ＮＶＭ領域において第１の部分層の上に、およびロジック領域において半導体層上に、第１の誘電体層を堆積するステップと、ＮＶＭ領域およびロジック領域において第１の誘電体層の上に第１の導電層を堆積するステップと、ＮＶＭ領域において第１の部分層をエッチストップ層として使用して、第１の導電層および第１の誘電体層をＮＶＭ領域から除去するステップとを含むことをさらに特徴としてもよい。方法は、ことをさらに特徴としてもよい。方法は、ＮＶＭセルがフローティングゲートＮＶＭセルであるとき、方法が、第２の部分層、第１の導電層、および第１の誘電体層をパターニングして、ロジック領域においてロジックスタックを形成するステップと、第１の部分層および第２の部分層をパターニングして、ＮＶＭ領域においてフローティングゲートＮＶＭセルの電荷蓄積層を形成するステップと、ＮＶＭ領域において電荷蓄積層の上に第２の誘電体層を形成するステップと、ロジック領域においてロジックスタックから第２の部分層を除去するステップと、ＮＶＭ領域において第２の誘電体層の上に、およびロジック領域においてロジックスタックの第１の導電層の上に、第２の導電層を形成するステップと、ＮＶＭ領域において第２の導電層をパターニングして、フローティングゲートＮＶＭセルの制御ゲートを形成するステップとをさらに含むことをさらに特徴としてもよい。方法は、ＮＶＭセルがスプリットゲートＮＶＭセルであるとき、方法が、第２の部分層、第１の導電層、および第１の誘電体層をパターニングして、ロジック領域においてロジックスタックを形成するステップと、第１の部分層および第２の部分層をパターニングして、ＮＶＭ領域においてスプリットゲートＮＶＭセルの選択ゲートを形成するステップと、ＮＶＭ領域において選択ゲートの上に第２の誘電体層を形成するステップと、ロジック領域においてロジックスタックから第２の部分層を除去するステップと、ＮＶＭ領域において第２の誘電体層の上に、およびロジック領域においてロジックスタックの第１の導電層の上に、第２の導電層を形成するステップと、ＮＶＭ領域において第２の導電層をパターニングして、スプリットゲートＮＶＭセルの制御ゲートを形成するステップとをさらに含むことをさらに特徴としてもよい。
【００３０】
不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法も開示されている。方法は、ＮＶＭ領域およびロジック領域において半導体層上に酸化物含有層を形成するステップを含む。方法は、ＮＶＭ領域およびロジック領域において酸化物含有層の上に第１の材料から成る第１の部分層を形成するステップをさらに含む。方法は、ロジック領域から酸化物含有層および第１の部分層を除去するステップをさらに含む。方法は、ＮＶＭ領域において第１の部分層の上、およびロジック領域において半導体層の上に高い誘電率を有する第１の誘電体層を形成するステップをさらに含む。方法は、ＮＶＭ領域およびロジック領域において第１の誘電体層の上に第１の導電層を形成するステップをさらに含む。方法は、ＮＶＭ領域から第１の誘電体層および第１の導電層を除去するステップをさらに含む。方法は、ＮＶＭ領域において第１の部分層の直上に、およびロジック領域において第１の導電層の上に、第１の材料から成る第２の部分層を形成するステップをさらに含む。方法は、さらに含む。方法は、第２の部分層をダミーゲートとして使用してロジック領域において論理デバイスを形成するステップをさらに含み、論理デバイスは、第１の誘電体層および第１の導電層の一部分を含む。方法は、酸化物含有層、第１の部分層、および第２の部分層を使用してＮＶＭ領域においてＮＶＭセルを形成するステップをさらに含み、第１の部分層および第２の部分層はともに、ＮＶＭセルがフローティングゲートＮＶＭセルである場合の電荷蓄積層、またはＮＶＭセルがスプリットゲートＮＶＭセルである場合の選択ゲート、のうちの一方を形成するために使用される。方法は、ＮＶＭ領域およびロジック領域において第２の導電層を形成するステップをさらに含んでもよく、第２の導電層はＮＶＭ領域内の第２の部分層の上に形成され、ロジック領域において論理デバイスのダミーゲートを置換するために使用される。方法は、ＮＶＭ領域およびロジック領域において半導体層上に酸化物含有層を形成するステップが、ＮＶＭ領域およびロジック領域において半導体層上に酸化物含有層を成長させるステップを含むことをさらに特徴としてもよい。方法は、ＮＶＭセルがフローティングゲートＮＶＭセルであり、第１の材料が窒化物であることをさらに特徴としてもよい。方法は、第１の材料がポリシリコンであることをさらに特徴としてもよい。方法は、第１の導電層が金属を含むことをさらに特徴としてもよい。方法は、第１の導電層が、ロジック領域における論理デバイスの仕事関数を設定するように作用することをさらに特徴としてもよい。
【００３１】
不揮発性メモリ（ＮＶＭ）領域およびロジック領域を有する半導体構造を形成するための方法も開示されている。方法は、ＮＶＭ領域において半導体層の直上に酸化物含有層を形成するステップを含む。方法は、ＮＶＭ領域において酸化物含有層の上に第１のポリシリコン層を形成するステップをさらに含む。方法は、ロジック領域において半導体層の直上に高い誘電率を有する第１の誘電体層を形成するステップをさらに含む。方法は、ロジック領域において第１の誘電体層の上に第１の導電層を形成するステップをさらに含む。方法は、ＮＶＭ領域において第１のポリシリコン層の直上に、およびロジック領域において第１の導電層の上に第２のポリシリコン層を形成するステップをさらに含む。方法は、ロジック領域において論理デバイスを形成するステップをさらに含み、論理デバイスは、第１の誘電体層および第１の導電層の一部分を含む。方法は、酸化物含有層、第１のポリシリコン層、および第２のポリシリコン層を使用してＮＶＭ領域においてＮＶＭセルを形成するステップをさらに含み、第１のポリシリコン層および第２のポリシリコン層はともに、ＮＶＭセルの共通層を形成するために使用される。方法は、ロジック領域において理デバイスを形成するステップが、第２のポリシリコン層、第１の導電層、および第１の誘電体層をパターニングして、ロジック領域においてロジックスタックを形成するステップと、ロジックスタックから第２のポリシリコン層を除去するステップと、ＮＶＭ領域においてＮＶＭセルの共通層の上、およびロジックスタックの第１の導電層の上に第２の導電層を形成するステップと、第２の導電層をパターニングして、共通層の上にＮＶＭセルの制御ゲートを形成するステップを含むことをさらに特徴としてもよい。方法は、ＮＶＭセルの共通層がＮＶＭセルの制御ゲート、またはＮＶＭセルの電荷蓄積層のうちの一方として特徴づけられることをさらに特徴としてもよい。
【００３２】
本明細書において使用される場合、「結合されている」という用語は、直接結合または機械的結合に限定されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ（“ａ”ｏｒ“ａｎ”）」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上の」のような前置きの語句の使用は、不定冠詞「１つの（“ａ”ｏｒ“ａｎ”）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上の」または「少なくとも１つの」および「１つの（“ａ”ｏｒ“ａｎ”）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。
【符号の説明】
【００３３】
１０…半導体構造、１４…ＮＶＭ領域、１６…ロジック領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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