(57)【要約】      （修正有）【課題】低消費電力かつ小面積なセンスアンプ回路を備える半導体装置を実現する。【解決手段】ビット線に接続される第１ノードの電圧に応じて出力電圧を制御する第１制御回路１０１と、前記第１ノードを介して前記ビット線に流れる電流を、前記出力電圧に応じて制御する第２制御回路１０２とを具備し、前記第１制御回路は、前記ビット線に流れる電流に応じて低下する前記第１ノードの電圧に応じて前記出力電圧を所定の信号レベルに遷移し、前記第２制御回路は、前記所定の信号レベルの前記出力電圧に応じて前記ビット線に流れる電流を遮断する。【選択図】図５
2014099228.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに保持されたデータ値を、ビット線を介して検出するセンスアンプ回路を具備し、
前記センスアンプ回路は、
前記ビット線に接続される第１ノードの電圧に応じて出力電圧を制御する第１制御回路と、
前記第１ノードを介して前記ビット線に流れる電流を、前記出力電圧に応じて制御する第２制御回路と
を具備し、
前記第１制御回路は、前記ビット線に流れる電流に応じて低下する前記第１ノードの電圧に応じて前記出力電圧を所定の信号レベルに遷移し、
前記第２制御回路は、前記所定の信号レベルの前記出力電圧に応じて前記ビット線に流れる電流を遮断する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１ノードの電圧を制御する第３制御回路を更に具備し、
前記第３制御回路は、前記ビット線の選択解除と同時に前記第１ノードの電圧を引き上げ、
前記第１制御回路は、前記第１ノードの電圧の上昇に応じて前記出力電圧をローレベルに遷移する
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１制御回路は、出力端子に接続される第２ノードと低電圧側の第１電源との接続を、第１ノードの電圧に応じて制御する第１スイッチ回路を備える
半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第１制御回路は、前記第２ノードに電流を供給する第１定電流源を更に備える
半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１定電流源は、ソース及びドレインが高電圧側の第２電源と前記第２ノードとの間に接続された第１トランジスタを備える
半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記第１ノードとビット線との間に接続されたビット線電圧制御回路を更に具備し、
前記ビット線電圧制御回路は、
ゲートが、第２定電流源に接続され、ソース及びドレインが前記第1ノードと前記ビット線との間にカレントミラー接続されたノンドープトランジスタを備える
半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第１トランジスタのゲートには所定の大きさのリファレンス電圧が供給される
半導体装置。
【請求項８】
請求項５に記載の半導体装置において、
前記第１トランジスタのゲートは前記第１ノードに接続される
半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第１定電流源は、ゲートにリファレンス電圧が供給され、ソース及びドレインが前記第１トランジスタのドレインと前記第２ノードとの間に接続された第２トランジスタを更に備える
半導体装置。
【請求項１０】
メモリセルに保持されたデータ値を、ビット線を介して検出するセンスアンプ回路の制御方法において、
第１制御回路が、前記ビット線に接続される第１ノードの電圧に応じて出力電圧を制御するステップと、
第２制御回路が、前記第１ノードを介して前記ビット線に流れる電流を、前記出力電圧に応じて制御するステップと
を具備し、
前記出力電圧を制御するステップは、前記第１制御回路が、前記ビット線に流れる電流に応じて低下する前記第１ノードの電圧に応じて前記出力電圧を所定の信号レベルに遷移するステップを備え、
前記電流を制御するステップは、前記第２制御回路が、前記所定の信号レベルの前記出力電圧に応じて前記ビット線に流れる電流を遮断するステップを備える
センスアンプ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリセルに保持されたデータ値を、ビット線を介して検出するセンスアンプ回路を備える半導体装置、及びセンスアンプ回路の制御方法に関する。
【背景技術】
【０００２】
近年のマイコン製品の用途は、モバイル機器等の電池駆動製品に拡大している。電池駆動製品に求められる性能は、低消費電力化及び小面積化に向けられている。
【０００３】
マイコン製品の面積においてフラッシュメモリの面積の占める割合は大きく、フラッシュメモリを縮小化することでマイコン製品の大きさを効率的に縮小することができる。フラッシュメモリの面積に影響する要素として、センスアンプの面積が挙げられる。センスアンプは、フラッシュメモリにおけるＹ方向のサイズ（ビット線の延伸方向）に影響する。すなわち、フラッシュメモリのセンスアンプの小面積化は、フラッシュメモリの小面積化、最終的にはマイコン製品の小面積化に有効である。
【０００４】
又、マイコン製品の消費電力において、フラッシュメモリの消費電力の占める割合は大きく、フラッシュメモリの消費電力を低減することで効率的にマイコン製品の低消費電力化を実現することができる。センスアンプは、読出し動作時にフラッシュメモリの消費電力に大きく影響する回路である。フラッシュメモリの動作時間のほとんどは、読出し動作に費やされているため、読み出し動作時におけるセンスアンプの消費電力を低減することが、フラッシュメモリの低消費電力化、最終的にはマイコン製品の低省電力化に有効である。
【０００５】
センスアンプの低消費電力化を目的とした半導体装置が、例えば特開平９−２２５９７に記載されている（特許文献１参照）。図１から図３は、特許文献１に記載の半導体装置の構成図を示す。
【０００６】
図１を参照して、特許文献１に記載の半導体装置は、２つのセンスアンプＳＡ５、ＳＡ６を備える。センスアンプＳＡ５とセンスアンプＳＡ６のうちどちらか一方でもデータ”１”を読み出すとそのデータをラッチ回路１２５によりラッチするとともに、制御信号ＩＳＥ１をハイレベル、ＩＳＥ２をローレベルとすることにより、２つのセンスアンプＳＡ５とＳＡ６を非活性化する。これによって低消費電力化を実現している。
【０００７】
図１に示す半導体装置は、ビット線ＢＬ、ＢＬＢからの信号を入力とし、ラッチ回路１２５からの出力をセンス検出信号（出力信号Ｓｏｕｔ３）として出力する。詳細には、センスアンプＳＡ５、ＳＡ６の入力端子はビット線ＢＬ、ＢＬＢに接続される。センスアンプＳＡ５の出力端子はＮＯＲ回路１００の一方の入力端子に接続され、センスアンプＳＡ６の出力端子はインバータ１２２を介してＮＯＲ回路１００の他方の入力端子に接続される。ＮＯＲ回路１００の出力端子は伝送ゲート１２４を介してラッチ回路１２５に接続される。ラッチ回路１２５は、２段のインバータ１２６、１０８と、そのインバータ１２６、１０８の入力端子及び出力端子に並列に接続された伝送ゲート１１０を備える。
【０００８】
図２は、図１に示すセンスアンプＳＡ５の構成の一例を示す図である。センスアンプＳＡ５は、ビット線ＢＬ、ＢＬＢのそれぞれがゲートに接続される２つのＮＭＯＳトランジスタ２０１、２０２を備え、プリチャージ時に出力（出力信号Ｓｏｕｔ２）がローレベルとなるセンスアンプである。図３は、図１に示すセンスアンプＳＡ６の構成の一例を示す図である。センスアンプＳＡ６は、ビットラインＢＬ、ＢＬＢのそれぞれがゲートに接続される２つのＰＭＯＳトランジスタ３０１、３０２を備え、プリチャージ時に出力（出力信号Ｓｏｕｔ３）がハイレベルとなるセンスアンプである。センスアンプＳＡ５、ＳＡ６は図１６に示されるカレントミラー型センスアンプであり、いずれもデータ“１”（ビット線ＢＬがハイレベル）の読出し時に電流が流れ続ける特性をもっている。また、読出し速度は、電源電圧Ｖｃｃが低ければセンスアンプＳＡ６の方がセンスアンプＳＡ５よりも速く、逆に電源電圧Ｖｃｃが高くなればセンスアンプＳＡ５の方がセンスアンプＳＡ６よりも速くなる。
【０００９】
図１を参照して、出力信号Ｓｏｕｔ３は、ＮＡＮＤ回路１１２を介してセンスアンプＳＡ５に対する制御信号ＩＳＥ１として入力されるとともに、インバータ１１４を介してセンスアンプＳＡ６の制御信号ＩＳＥ２として入力される。制御信号ＩＳＥ１に応じたトランジスタ２０３のオフ動作により、センスアンプＳＡ５に流れるスタティック電流が遮断される。同様に、制御信号ＩＳＥ２に応じたトランジスタ３０３のオフ動作により、センスアンプＳＡ５に流れるスタティック電流が遮断される。これにより、データ読出し時にセンスアンプＳＡ５、ＳＡ６にスタティック電流が流れるのを防ぐことが可能となる。
【００１０】
又、出力信号Ｓｏｕｔ３は、インバータ１１６を介してＮＡＮＤ回路１１８に入力され、他の入力端子には、読み出し時にハイレベルとなる読出制御信号ＳＩＮが入力される。ＮＡＮＤ回路１１８の出力信号は、伝送ゲート１２４の非反転ゲート端子及び伝送ゲート１１０の反転ゲート端子に入力されるとともに、インバータ１２０を介して伝送ゲート１２４の反転ゲート端子及び伝送ゲート１１０の非反転ゲート端子に入力される。
【００１１】
例えば、ビット線ＢＬからデータ“１”が読み出されるとき、センスアンプＳＡ５とセンスアンプＳＡ６のうちのどちらかが先に読出した方の信号に応じてローレベルの出力信号Ｓｏｕｔ３が出力される。これにより広い範囲の電源電圧Ｖｃｃによりデータを高速に読み出すことが可能となる。又、センスアンプＳＡ５とセンスアンプＳＡ６のうちどちらか一方によりデータ“１”が読み出されると、そのデータはラッチ回路１２５によりラッチされる。このとき、制御信号ＩＳＥ１がハイレベル、制御信号ＩＳＥ２がローレベルに制御されることにより、２つのセンスアンプＳＡ５、ＳＡ６は非活性化する。これによって低消費電力化が実現される。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平９−２２５９７
【発明の概要】
【発明が解決しようとする課題】
【００１３】
特許文献１に記載の半導体装置では、読み出しデータ“１”をラッチ回路１２５によりラッチしながら、センスアンプＳＡ５、ＳＡ６を非活性化することで、読出しデータが“１”の場合の低消費電力化を実現している。この場合、センスアンプＳＡ５、ＳＡ６を非活性化するための制御信号ＩＳＥ１、ＩＳＥ２を生成するための回路（インバータ１１４、１１６、ＮＡＮＤ回路１１２、１１８）やラッチ回路１２５を備える付加回路９９９を搭載する必要があるため、回路面積が増大してしまう。又、付加回路９９９は図１に示す半導体装置毎（１対のセンスアンプＳＡ５、ＳＡ６毎）に必要である。当該半導体装置は、メモリのＩ０数等による繰り返し構成を持つため、付加回路９９９による面積増加はより顕著となる。
【課題を解決するための手段】
【００１４】
本発明による半導体装置は、ビット線電流に応じて低下するノード電圧に基づいて変化する出力電圧に応じてビット線電流を遮断するセンスアンプ回路を具備する。
【００１５】
本発明によるセンスアンプ回路の制御方法は、ビット線電流に応じて低下するノード電圧に基づいて変化する出力電圧に応じてビット線電流を遮断する。
【発明の効果】
【００１６】
本発明によれば、センスアンプ回路を備える半導体装置の消費電力を低減することができる。
【００１７】
又、センスアンプ回路を備える半導体装置の回路面積を縮小できる。
【図面の簡単な説明】
【００１８】
【図１】図１は、特許文献１に記載の半導体装置の構成を示す図である。
【図２】図２は、図１に示す半導体装置に搭載されるセンスアンプの構成の一例を示す図である。
【図３】図３は、図１に示す半導体装置に搭載されるセンスアンプの構成の一例を示す図である。
【図４】図４は、実施の形態のおける半導体装置の全体構成の一例を示す図である。
【図５】図５は、第１の実施の形態におけるセンスアンプ回路の構成の一例を示す図である。
【図６】図６は、第１の実施の形態におけるセンスアンプ回路の動作の一例を示すタイミングチャートである。
【図７】図７は、第１の実施の形態におけるセンスアンプ回路の動作の他の一例を示すタイミングチャートである。
【図８】図８は、第１の実施の形態におけるセンスアンプ回路による面積縮小効果の一例を示す表である。
【図９】図９は、フラッシュメモリを搭載したマイコンチップのレイアウト全体のイメージ例を示す図である。
【図１０】図１０は、第２の実施の形態におけるセンスアンプ回路の構成の一例を示す図である。
【図１１】図１１は、第２の実施の形態におけるセンスアンプ回路の動作の一例を示すタイミングチャートである。
【図１２】図１２は、第２の実施の形態におけるセンスアンプ回路による面積縮小効果の一例を示す表である。
【図１３】図１３は、第３の実施の形態におけるセンスアンプ回路の構成の一例を示す図である。
【図１４】図１４は、第３の実施の形態におけるセンスアンプ回路による面積縮小効果の一例を示す表である。
【図１５】図１５は、第４の実施の形態におけるセンスアンプ回路の構成の一例を示す図である。
【図１６】図１６は、第４の実施の形態におけるセンスアンプ回路による面積縮小効果の一例を示す表である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２０】
図４は、実施の形態における半導体装置の全体構成を示す図である。図４を参照して、実施の形態における半導体装置は、センスアンプ回路１０、メモリセルアレイ１、Ｘ系回路２、Ｙ系回路３、制御回路４、電源回路５を具備する。
【００２１】
メモリセルアレイ１は、ワード線及びビット線に接続されたメモリセルを複数備え、フラッシュメモリやＳＲＡＭ等に例示される。図４に示すメモリセルアレイ１は、一例として、ワード線ＷＬ１、ＷＬ２及びビット線ＢＬ１、ＢＬ２に接続された２つのメモリセルを備えているが、この数に限らないことは言うまでもない。Ｘ系回路２はワード線ＷＬ１、ＷＬ２を介してメモリセルに接続され、Ｙ系回路３はビット線ＢＬ１、ＢＬ２を介してメモリセルに接続される。Ｙ系回路３は、制御信号線ＶＳＥＬ１、ＶＳＥＬ２を介して制御回路４に接続され、ノードＹＳＯを介してセンスアンプ回路１０に接続される。又、センスアンプ回路１０は、センスアンプイネーブル信号線ＳＡＥを介して制御回路４に接続され、リファレンス信号線ＳＲＥＦを介して電源回路５に接続される。
【００２２】
Ｘ系回路２は、図示しないＣＰＵからのアドレス情報に応じて、ワード線ＷＬ１、ＷＬ２を活性化することでアクセス（読み出し、書き込み、消去）対象となるメモリセルを選択する。Ｙ系回路３は、制御信号線ＶＳＥＬ１、ＶＳＥＬ２の信号レベルに応じてアクセス対象のビット線ＢＬ１、ＢＬ２を選択する。センスアンプ回路１０は、センスアンプイネーブル信号線ＳＡＥの信号レベルに応じてセンス状態と非センス状態が切り替えられる。センス状態となったセンスアンプ回路１０は、Ｘ系回路２によって選択されたメモリセルのうち、Ｙ系回路３によって選択されたビット線に接続されたメモリセルに書き込まれたデータ値を読み出し、出力信号として出力ノードＯＵＴに出力する。
【００２３】
センスアンプ回路１０は、本実施の形態における半導体装置（例示：フラッシュメモリ）のＹ方向サイズに影響する要素であり、半導体装置全体の面積に影響する。
【００２４】
１．第１の実施の形態
図５から図８を参照して、第１の実施の形態におけるセンスアンプ回路１０の詳細を説明する。図５は、第１の実施の形態におけるセンスアンプ回路１０の構成の一例を示す図である。図５を参照して、第１の実施の形態におけるセンスアンプ回路１０の構成の一例を説明する。
【００２５】
センスアンプ回路１０の説明の前に、実施の形態におけるメモリセルアレイ１、Ｙ系回路３、電源回路５の構成を説明する。図５を参照して、
【００２６】
メモリセルアレイ１は、フローティングゲートを有し、ソースが第２電源（ＧＮＤ）に接続されたＮｃｈトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４を備える。ＮｃｈトランジスタＭ１、Ｍ２のゲートはワード線ＷＬ１に接続され、ＮｃｈトランジスタＭ３、Ｍ４のゲートはワード線ＷＬ２に接続される。又、ＮｃｈトランジスタＭ１、Ｍ３のドレインはビット線ＢＬ１に接続され、ＮｃｈトランジスタＭ２、Ｍ４のドレインはビット線ＢＬ２に接続される。本実施の形態では、フラッシュメモリを利用したメモリセルアレイ１を一例としているが、これに限らずＳＲＡＭ構造でもよい。又、メモリセルアレイ１の構造は、一般的なフラッシュメモリやＳＲＡＭの構造を好適に利用できるため詳細な説明は省略する。
【００２７】
Ｙ系回路３は、ＮｃｈトランジスタＳ１、Ｓ２を備える。ＮｃｈトランジスタＳ１のゲートは制御信号線ＶＳＥＬ１に接続され、ドレインがノードＹＳＯ（センスアンプ回路１０）に接続され、ソースがビット線ＢＬ１に接続される。ＮｃｈトランジスタＳ２のゲートは制御信号線ＶＳＥＬ２に接続され、ドレインがノードＹＳＯ（センスアンプ回路１０）に接続され、ソースがビット線ＢＬ２に接続される。ＮｃｈトランジスタＳ１、Ｓ２は制御信号線ＶＳＥＬ１、ＶＳＥＬ２の信号レベルに応じて、ノードＹＳＯ（センスアンプ回路１０）とビット線ＢＬ１、ＢＬ２との接続を制御する。
【００２８】
電源回路５は、ＰｃｈトランジスタＰＩ０及び電流源Ｉ０を備える。ＰｃｈトランジスタＰＩ０のソースは、第１電源（ＶＤＤ）に接続され、ゲート及びドレインは他端が接地された電流源Ｉ０の一端及びリファレンス信号線ＳＲＥＦに接続される。電源回路５は、電流源Ｉ０に応じた所定の信号レベル（本一例ではローレベル）のリファレンス電圧をセンスアンプ回路１０に供給する。
【００２９】
センスアンプ回路１０は、第１制御回路１０１、第２制御回路１０２、第３制御回路１０３、ビット線電圧制御回路１０４、定電流源回路１０５、出力帰還回路１０６を具備する。第１制御回路１０１は、ノードＷ０（第１ノード）の電圧に応じてノードＷ１（第２ノード）の電圧の大きさ（出力ノードＯＵＴ、ＯＵＴ０の電圧：出力信号）を制御する。第２制御回路１０２は、ノードＷ２の電圧（帰還された出力ノードＯＵＴの電圧）の信号レベルに応じて、定電流源回路１０５とノードＷ０（ビット線ＢＬ１、ＢＬ２）との接続を制御する。第３制御回路１０３は、センスアンプイネーブル信号線ＳＡＥの信号レベルに応じてノードＷ０に供給する電圧を制御する。ビット線電圧制御回路１０４は、ビット線ＢＬ１、ＢＬ２に対して供給されるプリチャージ電圧のハイレベルの値を決める。定電流源回路１０５は、第２制御回路１０２を介してノードＷ０（ビット線ＢＬ１、ＢＬ２）に対して定電流を供給する。出力帰還回路１０６は、ノードＷ１の電圧を出力支合として出力ノードＯＵＴに出力するとともに、ノードＷ１の電圧の反転信号をノードＯＵＴ０及びノードＷ２を介して第２制御回路１０２に出力（帰還）する。
【００３０】
詳細には、第１制御回路１０１は、ＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１を備える。第２制御回路１０２は、ＰｃｈトランジスタＰ０を備える。第３制御回路１０３は、ＰｃｈトランジスタＰ４を備える。ビット線電圧制御回路１０４は、ＰｃｈトランジスタＰ２、ＮｃｈトランジスタＮ２、及びＮｃｈノンドープトランジスタＮＯを備える。定電流源回路１０５は、ＰｃｈトランジスタＰ３を備える。出力帰還回路１０６は、インバータＤ０、Ｄ１、Ｄ２を備える。
【００３１】
ＰｃｈトランジスタＰ１のゲートはリファレンス信号線ＳＲＥＦに接続され、ソースは第１電源（ＶＤＤ）に接続され、ドレインは、ノードＷ１を介してＮｃｈトランジスタＮ１のドレインに接続される。ＰｃｈトランジスタＰ１は、所定の信号レベル（例えばローレベル）のリファレンス信号線ＳＲＥＦの電圧に応じて定電流をノードＷ１に供給する。すなわち、ＰｃｈトランジスタＰ１は、リファレンス信号線ＳＲＥＦの電圧に応じてノードＷ１をＶＤＤレベルに引き上げるプルアップ回路として機能する。ＮｃｈトランジスタＮ１のゲートはノードＷ０に接続され、ソースは第２電源（例えばＧＮＤ）に接続され、ドレインは、ノードＷ１を介してＰｃｈトランジスタＰ１のドレインに接続される。ＮｃｈトランジスタＮ１は、ノードＷ０の電圧に応じてノードＷ１と第２電源（ＧＮＤ）との接続を制御するスイッチ回路として機能する。例えば、ＮｃｈトランジスタＮ１は、ノードＷ０の信号レベルがハイレベルのとき、ノードＷ１をＧＮＤレベルに引き下げるプルダウン回路として機能する。
【００３２】
ＰｃｈトランジスタＰ３のゲートはリファレンス信号線ＳＲＥＦに接続され、ソースは第１電源（ＶＤＤ）に接続され、ドレインは、ＰｃｈトランジスタＰ０を介してノードＷ０に接続される。ＰｃｈトランジスタＰ１は、所定の信号レベル（例えばローレベル）のリファレンス信号線ＳＲＥＦの電圧に応じて定電流を、ＰｃｈトランジスタＰ０を介してノードＷ０に供給する。
【００３３】
ＰｃｈトランジスタＰ０のゲートは、インバータＤ０、Ｄ１を介してノードＷ１に接続され、ソースはＰｃｈトランジスタＰ３のドレインに接続され、ドレインは、閾値電圧が０Ｖ上のＮｃｈノンドープトランジスタＮＯを介してノードＹＳＯに接続される。ＰｃｈトランジスタＰ０は、ノードＷ１の信号レベルに応じて定電流源であるＰｃｈトランジスタＰ３とノードＷ０との接続を制御するスイッチ回路として機能する。ＰｃｈトランジスタＰ３は、ノードＷ１の信号レベルがハイレベルのとき、ＰｃｈトランジスタＰ３とノードＷ０（ビット線ＢＬ１、ＢＬ２）との接続を遮断し、ノードＷ１の信号レベルがローレベルのとき、ＰｃｈトランジスタＰ３とノードＷ０（ビット線ＢＬ１、ＢＬ２）とを接続する。
【００３４】
ＰｃｈトランジスタＰ２のゲートは、リファレンス信号線ＳＲＥＦに接続され、ソースは第１電源（ＶＤＤ）に接続され、ドレインは、ＮｃｈトランジスタＮ２のドレイン及びＮｃｈノンドープトランジスタＮＯのゲートに接続される。ＮｃｈトランジスタＮ２のゲートは、ノードＹＳＯを介してＮｃｈノンドープトランジスタＮＯのソースに接続され、ソースは第２電源（ＧＮＤ）に接続され、ドレインは、ＰｃｈトランジスタＰ２のドレインに接続される。すなわち、ＮｃｈノンドープトランジスタＮＯは、定電流源として機能するＰｃｈトランジスタＰ２に対しカレントミラー接続される。ＰｃｈトランジスタＰ２から供給される電流のカレントミラー電流がＮｃｈノンドープトランジスタに流れることにより、ノードＹＳＯは所定の電圧にプリチャージされる。このため、ビット線電圧制御回路１０４は、Ｙ系回路３によってノードＹＳＯに接続されたビット線ＢＬ１、ＢＬ２のハイレベルを、ＮｃｈノンドープトランジスタＮＯのゲート電位と同程度にすることができる。
【００３５】
ＰｃｈトランジスタＰ４のゲートはセンスアンプイネーブル信号線ＳＡＥに接続され、ソースは第１電源（ＶＤＤ）に接続され、ドレインはノードＷ０に接続される。ＰｃｈトランジスタＰ４は、センスアンプイネーブル信号線ＳＡＥの信号レベルに応じて第１電源（ＶＤＤ）とノードＷ０との接続を制御するスイッチ回路として機能する。すなわち、ＰｃｈトランジスタＰ４は、センスアンプイネーブル信号線ＳＡＥの信号レベルがハイレベルのとき、ノードＷ１をＶＤＤレベルに引き上げるプルアップ回路として機能する。
【００３６】
ノードＷ１は、インバータＤ１、Ｄ２を介して出力ノードＯＵＴに接続される。インバータＤ１の出力（ノードＯＵＴ０）は、インバータＤ０を介してノードＷ２（ＰｃｈトランジスタＰ０のゲート）に接続される。このような構成により、ノードＷ０の信号レベルに応じた制御されるノードＷ１の電圧は、出力ノードＯＵＴに供給される出力信号となるとともに、第２制御回路１０２の制御ゲートに帰還することとなる。
【００３７】
以下では、接続経路において、第１電源（ＶＤＤ）からＰｃｈトランジスタＰ３、ＰｃｈトランジスタＰ０、ノードＷ０、ＮｃｈノンドープトランジスタＮＯ、ノードＹＳＯ、ＮｃｈトランジスタＳ１〜Ｓ２、ビット線ＢＬ１〜ＢＬ２を経て、メモリセルＭ１〜Ｍ４に至る経路を、メモリセル電流経路と定義する。
【００３８】
図６及び図７を参照して、第１の実施の形態におけるセンスアンプ回路１０の動作の詳細を説明する。以下では、説明の簡略化のため、メモリセルＭ１が選択された状態（ワード線ＷＬ１がハイレベル（以下、ハイレベルをＨと称す）、ワード線ＷＬ２がローレベル（以下、ローレベルをＬと称す）、制御信号線ＶＳＥＬ１の信号レベルがＨ、制御信号線ＶＳＥＬ２の信号レベルがＬ）とする。又、以下では、メモリセルＭ１に流れる電流をセル電流Ｉｃｅｌｌと定義する。メモリセルＭ１の保持データが”１”の場合、読み出し時、メモリセルＭ１にセル電流Ｉｃｅｌｌが流れる。
【００３９】
読出し動作の初期状態としては、リファレンス信号線ＳＲＥＦの信号レベルはＨであり、センスアンプイネーブル信号線ＳＡＥの信号レベルはＬであり、制御信号線ＶＳＥＬ１、ＶＳＥＬ２の信号レベルはＬであり、ワード線ＷＬ１、２の信号レベルはＬであり、ビット線ＢＬ１、２の信号レベルはＬである。センスアンプイネーブル信号線ＳＡＥのＬを受けてノードＷ０、ノードＹＳＯの信号レベルは、Ｈとなる。ノードＷ０のＨを受けノードＷ１の信号レベルは、Ｌとなる。ノードＷ１のＬを受けノードＯＵＴ０の信号レベルは、Ｈとなる。ノードＯＵＴ０のＨを受けノードＷ２の信号レベルは、Ｌとなる。
【００４０】
図６は、第１の実施の形態におけるセンスアンプ回路１０の動作の一例を示すタイミングチャートである。図６を参照して、メモリセル（ＮｃｈトランジスタＭ１、以下メモリセルＭ１と称す）からデータ値“１”が読み出されたときのセンスアンプ回路１０の動作を説明する。図６において、読出し動作にて初期状態より変化しない信号は、その記載を省略する。又、図６においてノードＹＳＯは、ノードＷ０と同じ動作をする（信号レベルを示す）ため、その記載を省略する。
【００４１】
初期状態を経て制御信号線ＶＳＥＬ１の信号レベルがＨとなり、制御信号線ＶＳＥＬ１のＨを受けＮｃｈトランジスタＳ１はオンとなり、ビット線ＢＬ１の信号レベルはＨとなる（時刻ＴＭｐ）。
【００４２】
次に、時刻ＴＭｐを経てセンスアンプイネーブル信号線ＳＡＥの信号レベルがＨ、ワード線ＷＬ１の信号レベルがＨとなる（時刻ＴＭｓ）
【００４３】
時刻ＴＭｓにおいて、センスアンプイネーブル信号線ＳＡＥのＨを受けＰｃｈトランジスタＰ４は、オフとなる。又、ワード線ＷＬ１のＨを受けメモリセルＭ１にセル電流Ｉｃｅｌｌが流れ始める。信号レベルがＨであるビット線ＢＬ１、ノードＹＳＯ、ノードＷ０は、セル電流Ｉｃｅｌｌによりディスチャージされ、緩やかにＬへ近づく（時刻ＴＭｓから時刻ＴＭ０）。ノードＷ０の電圧が閾値電圧以下となると、ＮｃｈトランジスタＮ１はオフとなり、ノードＷ１及び出力ノードＯＵＴの信号レベルはＨとなる（時刻ＴＭ０）。このとき、出力ノードＯＵＴの信号レベルがＨとなるため、データ値“１”が検出されることとなる（データ値確定）。
【００４４】
時刻ＴＭ０時において、ノードＷ１のＨを受けノードＯＵＴ０の信号レベルはＬとなる。ノードＯＵＴ０のＬを受けノードＷ２及び出力ノードＯＵＴの信号レベルはＨとなる。ノードＷ２のＨを受け、ＰｃｈトランジスタＰ０はオフとなる。ＰｃｈトランジスタＰ０がオフとなることにより、ノードＷ０の信号レベルはＬとなるため、ＮｃｈトランジスタＮ１及びＮｃｈトランジスタＮ２はオフとなる。これにより、センスアンプ回路１０におけるＤＣ電流パスは全て無くなり、消費電流は０となる。
【００４５】
次に、時刻ＴＭ０を経て、読出し動作は終了し初期状態へ移行する（時刻ＴＭｆ）。この際、センスアンプイネーブル信号線ＳＡＥ及び制御信号線ＶＳＥＬ１、ＶＳＥＬ２の信号レベルはＬに遷移する。Ｌの制御信号線ＶＳＥＬ１、ＶＳＥＬ２Ｌに応じてビット線ＢＬ１、ＢＬ２の選択は解除され、Ｌのセンスアンプイネーブル信号線ＳＡＥに応じてＰｃｈトランジスタＰ４はオンとなり、ノードＷ０の電圧を引き上げる。ノードＷ０の信号レベルがＨに遷移することで、ＮｃｈトランジスタＮ１はオンとなり、ノードＷ１及び出力ノードＯＵＴの信号レベルはＬに遷移する。
【００４６】
メモリセルＭ１の保持データが”１”の場合、センス期間開始時において流れているセル電流Ｉｃｅｌｌは、出力ノードＯＵＴの電圧（出力信号）が確定する時刻ＴＭ０以降、遮断されるため、センスアンプ回路１０の消費電流は０となる。
【００４７】
メモリセルＭ１の保持データが“０”の場合、メモリセルＭ１にセル電流Ｉｃｅｌｌは流れない。図７は、第１の実施の形態におけるセンスアンプ回路１０の動作の他の一例を示すタイミングチャートである。図７を参照して、メモリセルＭ１からデータ値“０”が読み出されたときのセンスアンプ回路１０の動作を説明する。
【００４８】
初期状態の後、時刻ＴＭｐを経て、時刻ＴＭｓに至るまでの動作（信号レベル遷移状態）は図６で示したときと同様である。
【００４９】
時刻ＴＭｓにおいて、セル電流Ｉｃｅｌｌが流れず、ビット線ＢＬ１、ノードＹＳＯ、ノードＷ０の信号レベルはＨを維持し、読み動作は終了し初期状態へ移行する（時刻ＴＭｆ）。
【００５０】
図７において、時刻ＴＭｆの後、ビット線ＢＬ１の信号レベルがＨとなっているが、初期状態におけるビット線ＢＬ１の信号レベル（Ｌ状態又はＨ状態）は、読出し動作を阻害するものではない。又、Ｙ系回路３の機能であり、センスアンプ回路１０とは関連が薄いため説明を省略したが、初期状態ではビット線ＢＬ１の電圧をディスチャージすることによりＬに確定化させることも一般的である。
【００５１】
以上のように、第１の実施形態におけるセンスアンプ回路１０では、メモリセルの保持データが“１”の場合、センス期間開始時は流れているセル電流Ｉｃｅｌｌが、出力ノードＯＵＴの信号レベル（出力信号）の確定後に遮断されるため、回路の消費電流は０となる。これにより、半導体装置全体の低消費電力化が実現される。
【００５２】
又、第１の実施の形態におけるセンスアンプ回路１０によれば低消費電力化を実現する回路面席を従来よりも小さくできる。図８は、第１の実施の形態におけるセンスアンプ回路による面積縮小効果の一例を示す表である。
【００５３】
第１の実施の形態では、図５に示すＰｃｈトランジスタＰ０のゲート電圧をＨとすることにより、ビット線ＢＬ１、ＢＬ２への電流をカットし低消費を実現させているとともに、データ“１”の状態が出力ノードＯＵＴより出力される。すなわち第１の実施の形態におけるセンスアンプ回路１０は、低消費を実現する回路構成及び動作によってデータをラッチする機能を実現することになる。従って従来技術に比べデータラッチのための追加回路は不要であり、面積の増加を行なわず、低消費とデータラッチを実現することができる。具体的には、図８に示した素子数の通り、本発明に優位性がある。よって、従来技術に比べ、小面積化が可能となる。
【００５４】
図８を参照して、引用文献１に記載の半導体装置（従来技術）と第１の実施の形態における半導体装置の素子数の比較、及び、マイコンチップに対する面積縮小効果を説明する。ここでは、低消費電力化とデータラッチを実現する回路をフィードバック回路部として、その素子数を比較する。フィードバック回路部は、従来技術については図１における付加回路９９９を示し、第１の実施の形態については、図５における第１制御回路１０１、第２制御回路１０２及び出力帰還回路１０６を示す。素子数に関しては、Ｐｃｈトランジスタ及びＮｃｈトランジスタをそれぞれ１Ｔｒとし、インバータを２Ｔｒとし、伝送ゲートを２Ｔｒとし、ＮＡＮＤ回路及びＮＯＲ回路をそれぞれ４Ｔｒとする。この場合、フィードバック回路部の素子数は、従来技術で２０Ｔｒ、第１の実施の形態におけるセンスアンプ回路１０で９Ｔｒと大幅に減少させることができる。これにより、第１の実施の形態におけるセンスアンプ回路１０を適用したマイコンチップの面積（例えばセンスアンプ回路数：３２個）は、従来のものと比べ６．６％程度削減することが可能となる。
【００５５】
以下、面積縮小効果について具体的に検証する。図９は、一般的なフラッシュメモリが搭載されたマイコンチップＭＩＣのレイアウト全体のイメージ例を示す図である。図９を参照して、マイコンチップＭＩＣをＸ、Ｙ方向に関し長さｄｘ、ｄｙで分割した場合のフラッシュメモリＦＬ及び一般的なセンスアンプ回路Ｆ０の占める割合（例えばセンスアンプ回路Ｆ０が３２個の場合）を示しており、それぞれ以下のようになる。
【００５６】
マイコンチップＭＩＣ：１６ｄｘ＊１５ｄｙ＝２５０ｄｘ・ｄｙ
フラッシュメモリＦＬ：１２ｄｘ＊５ｄｙ＝６０ｄｘ・ｄｙ
センスアンプ回路Ｆ０：１０ｄｘ＊１ｄｙ＝１０ｄｘ・ｄｙ
【００５７】
図５に示す第１の実施の形態におけるセンスアンプ回路１０のトランジスタ数は１４Ｔｒである。この内訳は、第１制御回路１０１が２Ｔｒ、第２制御回路１０２が１Ｔｒ、第３制御回路１０３が１Ｔｒ、ビット線電圧制御回路１０４が３Ｔｒ、定電流源回路１０５が１Ｔｒ、出力帰還回路１０６が６Ｔｒである。第１の実施の形態におけるセンスアンプ回路１０と、図１に示す従来技術による半導体装置のトランジスタ数の差は、センスアンプ回路１０のトランジスタ数（１４Ｔｒ）に、フィードバック回路部の素子数の差分（２０Ｔｒ−９Ｔｒ）を加算した２５Ｔｒである。このため、センスアンプ回路１０のＹ方向の長さは、従来の長さ比べて約３／５になったと概算することができる。それに伴いマイコンチップＭＩＣ、フラッシュメモリＦＬのＹ方向の長さも当業者の設計変更で該当箇所を削減できることはいうまでもない。したがって、第１の実施の形態におけるマイコンチップＭＩＣ、フラッシュメモリＦＬ、センスアンプ回路１０（例えば３２個のセンスアンプ回路１０が占める領域）のＹ方向の長さはそれぞれ、従来例より削減され以下のようになる。
【００５８】
マイコンチップＭＩＣ：１６ｄｘ  ＊  １４．６ｄｙ  ＝  ２３３．６ｄｘ・ｄｙ
フラッシュメモリＦＬ：１２ｄｘ  ＊  ４．６ｄｙ    ＝  ５５．２ｄｘ・ｄｙ
センスアンプ回路１０  ：  １０ｄｘ  ＊  ０．６ｄｙ    ＝  ６ｄｘ・ｄｙ
【００５９】
第１の実施の形態における半導体装置と従来技術の面積を比較すると、２３３．６／２５０＝０．９３４となり、マイコンチップＭＩＣは、６．６％削減される。又、フラッシュメモリＦＬの面積を比較すると、５５．２／６０＝０．９２となり、８％削減される。更に、センスアンプ回路の面積を比較すると、６／１０＝０．６となり、４０％削減される。
【００６０】
又、第１の実施の形態におけるセンスアンプ回路１０によれば、動作電源電圧を低電圧化することが可能となる。具体的には、Ｎｃｈトランジスタのしきい値電圧を“Ｖｔｎ”とした場合、ノードＷ０の電圧がＮｃｈトランジスタＮ１をオンさせる程度、すなわち“Ｖｔｎ”程度の電圧であれば、読出しデータは“０”となる。一方、ノードＷ０電圧が“Ｖｔ”を下回る場合（ローレベルの場合）、読出しデータは“１”となる。よって、ノードＷ０に必要な供給電圧は“Ｖｔｎ”程度であり、ノードＷ０の電圧に応じて、動作電源電圧も低く設定可能なため、動作電源電圧が低電圧化可能な効果を有する。
【００６１】
２．第２の実施の形態
図１０から図１２を参照して、第２の実施の形態におけるセンスアンプ回路１０の詳細を説明する。図１０は、第２の実施の形態におけるセンスアンプ回路１０の構成の一例を示す図である。第２の実施の形態におけるセンスアンプ回路１０は、第１の実施の形態におけるセンスアンプ回路１０（図５）からビット線電圧制御回路１０４を削除した構成を示す。このため、第２の実施の形態におけるメモリセル電流経路は、ＰｃｈトランジスタＰ３、ノードＷ０、ＮｃｈトランジスタＳ１〜Ｓ２、ビット線ＢＬ１〜ＢＬ２、メモリセルＭ１〜Ｍ４となる。その他回路構成は、図５と同様である。
【００６２】
図１１を参照して、第２の実施の形態におけるセンスアンプ回路１０の動作の詳細を説明する。以下では、第１の実施の形態と異なる点について説明し、同様な動作についての説明は省略する。
【００６３】
第２の実施の形態におけるセンスアンプ回路１０において、初期状態から時刻ＴＭｐを経て時刻ＴＭｓに至る動作、時刻ＴＭ０及び時刻ＴＭｆにおける動作は、図６に示す第１の実施の形態と同様に動作する。
【００６４】
第１の実施の形態と第２の実施の形態との差は、メモリセルＭ１の保持データが“１”の場合、センス期間開始時（時刻ＴＭｓ）における、ビット線ＢＬ１のハイレベルを示す電圧の大きさに現れる。第１の実施の形態のとき、ビット線ＢＬ１においてハイレベルを示す電圧は、ビット線電圧制御回路１０４によって制御されており、ＮｃｈノンドープトランジスタＮＯのゲート電圧と同程度になる。一方、第２の実施の形態の場合、ビット線電圧制御回路１０４がないため、ビット線ＢＬ１においてハイレベルを示す電圧は、第１電源から供給される第１電源電圧ＶＤＤレベルと同程度となる。従って、第２の実施の形態におけるビット線ＢＬ１のハイレベルを示す電圧は、第１の実施の形態におけるビット線ＢＬ１のハイレベルを示す電圧よりも大きくなる。
【００６５】
ビット線ＢＬ１のハイレベルを示す電圧の差は、読出し速度の差に現れる。具体的には、ノードＷ０の電圧が緩やかにローレベルに近づく時間は、ビット線ＢＬ１においてハイレベルを示す電圧が高いほど長時間となる。すなわち、第２の実施の形態において、センスアンプ回路１０がイネーブル（センス状態）となる時刻ＴＭｓから、ノードＷ１がハイレベルへ遷移する時刻ＴＭ０までの時間は、第１の実施の形態に比して長くなる。このため、時刻第１の実施の形態と比較し第２の実施の形態におけるセンスアンプ回路１０の読出し速度は低下する。
【００６６】
しかし、第２の実施の形態では、ビット線電圧制御回路１０４が排除されている分、回路面積が第１の実施の形態に比して小さい。図１２は、第２の実施の形態におけるセンスアンプ回路１０による面積縮小効果の一例を示す表である。従来技術に対するトランジスタの削減箇所がフィードバック回路部とは異なるものの、センスアンプ回路１０におけるトランジスタを３Ｔｒ削減することにより、従来例と比較し−１４Ｔｒの小面積化が可能となる。図１２では、図８と同様にフィードバック回路部におけるトランジスタ数の比較結果を示しているため、第２の実施の形態におけるフィードバック回路部の素子数を便宜上６Ｔｒ表記としている。又、第１の実施の形態と同様な方法によりマイコンチップに対する面積効果を検討すると、第２の実施の形態におけるセンスアンプ回路１０を適用した場合、マイコンチップ全体の７．８％程度、回路面積を削減することが可能となる。
【００６７】
更に、第２の実施の形態におけるセンスアンプ回路１０では、第１の実施の形態において形成された、読出し時の電流パスであるＰｃｈトランジスタＰ２及びＮｃｈトランジスタＮ２を経由する電流経路が削除されている。このため、本実施の形態におけるセンスアンプ回路１０によれば、第１の実施の形態と比較し、低消費電力化が可能となる。
【００６８】
３．第３の実施の形態
図１３及び図１４を参照して、第３の実施の形態におけるセンスアンプ回路１０の詳細を説明する。図１３は、第３の実施の形態におけるセンスアンプ回路１０の構成の一例を示す図である。第３の実施の形態におけるセンスアンプ回路１０は、第２の実施の形態における第１制御回路１０１（図１０）にＰｃｈトランジスタＰ５を追加した構成を示す。詳細には、第３の実施の形態におけるＰｃｈトランジスタＰ１のソースは、ＰｃｈトランジスタＰ５を介して第１電源（ＶＤＤ）に接続される。ＰｃｈトランジスタＰ５のゲートはノードＷ０に接続され、ソースは、第１電源（ＶＤＤ）に接続され、ドレインはＰｃｈトランジスタＰ１のソースに接続される。その他の回路構成は、図１０と同様である。
【００６９】
ＰｃｈトランジスタＰ５は、ノードＷ０がＨのとき、ＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１を経由して流れる電流を遮断するスイッチ回路として機能する。一方、ノードＷ０がＬのときＰｃｈトランジスタＰ５はオンとなるため、ノードＷ１は、第１電源電圧ＶＤＤにプルアップされる。第３の実施の形態では、第２の実施の形態においてノードＷ０がハイレベルのときに発生するＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１を経由する貫通電流を遮断できる。すなわち、第３の実施の形態におけるセンスアンプ回路１０によれば、図７に示すデータ“０”を読み出す際、センス状態にある時刻ＴＭｓから時刻ＴＭｆの間もＰｃｈトランジスタＰ１及びＮｃｈトランジスタＮ１を経由した電流を遮断できるため、更なる低消費電力化を実現できる。このように、第３の実施の形態におけるセンスアンプ回路１０の消費電力は、第２の実施の形態に比べて低減される。ノードＷ０がＨのときの電流制御動作の他は、第２の実施の形態における動作と同様であるので、その詳細な説明は省略する。
【００７０】
又、第３の実施の形態におけるセンスアンプ回路１０の面積は、ＰｃｈトランジスタＰ５の追加分だけ第２の実施の形態に比べて大きくなるが、従来技術に対しては縮小される。図１４は、第３の実施の形態におけるセンスアンプ回路１０による面積縮小効果の一例を示す表である。従来技術に対するトランジスタの削減箇所がフィードバック回路部とは異なるものの、センスアンプ回路１０におけるトランジスタを３Ｔｒ削減し、ＰｃｈトランジスタＰ５を１Ｔｒ増加することにより、従来例と比較し−１３Ｔｒの小面積化が可能となる。図１４では、図８と同様にフィードバック回路部におけるトランジスタ数の比較結果を示しているため、第３の実施の形態におけるフィードバック回路部の素子数を便宜上７Ｔｒ表記としている。又、第１の実施の形態と同様な方法によりマイコンチップに対する面積効果を検討すると、第３の実施の形態におけるセンスアンプ回路１０を適用した場合、マイコンチップ全体の７．０％程度、回路面積を削減することが可能となる。
【００７１】
４．第４の実施の形態
図１５及び図１６を参照して、第４の実施の形態におけるセンスアンプ回路１０の詳細を説明する。図１５は、第４の実施の形態におけるセンスアンプ回路１０の構成の一例を示す図である。第４の実施の形態におけるセンスアンプ回路１０は、第３の実施の形態におけるセンスアンプ回路１０（図１３）からＰｃｈトランジスタＰ１及びインバータＤ０が削除された構成を示す。詳細には、第４の実施の形態におけるＰｃｈトランジスタＰ５のドレインとＮｃｈトランジスタＮ１のドレインはノードＷ１を介して接続される。又、ＰｃｈトランジスタＰ０のゲートは、ノードＷ１に接続され、第３の実施の形態において設けられたインバータＤ０及びノードＷ２は削除される。その他回路構成は、図１３と同様である。
【００７２】
第３の実施の形態における第１制御回路１０１（図１３）では、ノードＷ０の信号レベルがＨからＬに近づく際、第１制御回路１０１に流れる貫通電流がＰｃｈトランジスタＰ１のオン抵抗により低減される。一方、第４の実施の形態における第１制御回路１０１ではＰｃｈトランジスタＰ１を削除しているため、第１制御回路１０１に流れる貫通電流は大きくなる。第４の実施の形態におけるセンスアンプ回路１０の動作は、第１の制御回路１０１に流れる貫通電流の大きさや、ＰｃｈトランジスタＰ０がノードＷ１の信号レベルに応じて動作することの他は、第３の実施の形態と同様であるため、その詳細な説明は省略する。
【００７３】
第４の実施の形態は、ＰｃｈトランジスタＰ１やインバータＤ０を削除している分、面積縮小効果は第１から第３の実施の形態に比べて最も大きい。図１６は、第４の実施の形態におけるセンスアンプ回路１０による面積縮小効果の一例を示す表である。従来技術に対するトランジスタの削減箇所がフィードバック回路部とは異なるものの、第３の実施の形態におけるセンスアンプ回路１０からトランジスタを２Ｔｒ削減しているため、従来例と比較して−１５Ｔｒの小面積化が可能となる。図１６では、図８と同様にフィードバック回路部におけるトランジスタ数の比較結果を示しているため、第４の実施の形態におけるフィードバック回路部の素子数を便宜上４Ｔｒ表記としている。又、第１の実施の形態と同様な方法によりマイコンチップに対する面積効果を検討すると、第４の実施の形態におけるセンスアンプ回路１０を適用した場合、マイコンチップ全体の８．１％程度、回路面積を削減することが可能となる。
【００７４】
又、第４の実施の形態におけるセンスアンプ回路１０によれば、第３の実施の形態と同様に、図７に示すデータ“０”を読み出す際、センス状態にある時刻ＴＭｓから時刻ＴＭｆの間もＮｃｈトランジスタＮ１を経由した電流をＰｃｈトランジスタＰ５により遮断できるため、低消費電力化が実現される。
【００７５】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。
【符号の説明】
【００７６】
１        ：メモリセルアレイ
２        ：Ｘ系回路
３        ：Ｙ系回路
４        ：制御回路
５        ：電源回路
１０      ：センスアンプ回路
１０１    ：第１制御回路
１０２    ：第２制御回路
１０３    ：第３制御回路
１０４    ：ビット線電圧制御回路
１０５    ：定電流源回路
１０６    ：出力帰還回路
９９９    ：付加回路
Ｄ０、Ｄ１、Ｄ２      ：インバータ
Ｉ０      ：電流源
Ｉｃｅｌｌ：セル電流
Ｍ１、Ｍ２、Ｍ３、Ｍ４      ：Ｎｃｈトランジスタ（メモリセル）
Ｎ１、Ｎ２、Ｓ１、Ｓ２      ：Ｎｃｈトランジスタ
ＮＯ      ：Ｎｃｈノンドープトランジスタ
ＯＵＴ    ：出力ノード
Ｗ０、Ｗ１、Ｗ２、ＹＳＯ、ＯＵＴ０  ：ノード
Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、ＰＩ０    ：Ｐｃｈトランジスタ
ＢＬ１、ＢＬ２    ：ビット線
ＷＬ１、ＷＬ２    ：ワード線
ＳＡＥ    ：センスアンプイネーブル信号線
ＳＲＥＦ  ：リファレンス信号線
ＶＳＥＬ１、ＶＳＥＬ２：制御信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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