(57)【要約】【課題】信頼性の向上を図る。【解決手段】本実施形態による磁気抵抗効果素子は、膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層３１と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層３３と、前記記憶層と前記参照層との間に形成されたトンネルバリア層３２と、を具備する。前記トンネルバリア層は、中央部の第１層と、少なくとも主成分としてＢおよびＯを含む周辺部の第２層と、を有する。【選択図】      図３
2014053498.tif 000002
【特許請求の範囲】
【請求項１】
膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、
膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、
前記記憶層と前記参照層との間に形成されたトンネルバリア層と、
を具備し、
前記トンネルバリア層は、中央部の第１層と、少なくとも主成分としてＢおよびＯを含む周辺部の第２層と、を有することを特徴とする磁気抵抗効果素子。
【請求項２】
前記第２層の幅は、１２ｎｍ以下であることを特徴とする請求項１に記載の磁気抵抗効果素子。
【請求項３】
前記第２層の幅は、０．７ｎｍ以上であることを特徴とする請求項１または請求項２に記載の磁気抵抗効果素子。
【請求項４】
少なくとも前記記憶層または前記参照層のいずれか一方はＢを含み、そのＢ濃度は３０ａｔ．％以下であり、前記第２層におけるＢ濃度は３０ａｔ．％以下であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の磁気抵抗効果素子。
【請求項５】
膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層と、前記記憶層と前記参照層との間に形成されたトンネルバリア層と、を積層する工程と、
前記記憶層、前記参照層、および前記トンネルバリア層を加工する工程と、
熱処理することにより、前記トンネルバリア層の中央部に第１層を形成し、かつ、前記トンネルバリア層の周辺部に少なくとも主成分としてＢおよびＯを含む第２層を形成する工程と、
を具備する磁気抵抗効果素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気抵抗効果素子に関する。
【背景技術】
【０００２】
強磁性体を有する磁気抵抗効果素子（Magnetoresistive element）を記憶素子として備えるスピン注入型ＭＲＡＭ（Magnetic Random Access Memory）が提案されている。このＭＲＡＭは、磁気抵抗効果素子に注入する電流にて磁性層の磁化方向を変化させることにより、磁気抵抗効果素子の電気抵抗を高抵抗状態／低抵抗状態の２つの状態にコントロールして情報を記憶するメモリである。
【０００３】
スピン注入型ＭＲＡＭにおいて、磁性層の磁化方向を反転させるために、マージンを含めて十分に大きい反転電流を磁気抵抗効果素子に流す。このとき、トンネルバリア層に電気的ストレスがかかり、絶縁破壊を引き起こす可能性がある。また、エッチング等の加工ダメージにより、トンネルバリア層の周辺部（端部）では欠陥が生成される。このため、特にトンネルバリア層の周辺部において、電気的ストレスによる絶縁破壊やショートが生じる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−０８５１７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信頼性の向上を図る磁気抵抗効果素子を提供する。
【課題を解決するための手段】
【０００６】
本実施形態による磁気抵抗効果素子は、膜面に対して垂直方向の磁気異方性を有し、磁化方向が可変の記憶層３１と、膜面に対して垂直方向の磁気異方性を有し、磁化方向が不変の参照層３３と、前記記憶層と前記参照層との間に形成されたトンネルバリア層３２と、を具備する。前記トンネルバリア層は、中央部の第１層と、少なくとも主成分としてＢおよびＯを含む周辺部の第２層と、を有する。
【図面の簡単な説明】
【０００７】
【図１】ＭＲＡＭのメモリセルを示す回路図。
【図２】ＭＲＡＭのメモリセルの構造を示す断面図。
【図３】本実施形態に係る磁気抵抗効果素子の構造を示す断面図。
【図４】本実施形態に係るトンネルバリア層の構造を示す平面図。
【図５】本実施形態に係るトンネルバリア層における中央部のＥＥＬＳ（Electron Energy Loss Spectroscopy）分析結果を示す図。
【図６】本実施形態に係るトンネルバリア層における周辺部のＥＥＬＳ分析結果を示す図。
【図７】第２層の幅とトンネルバリア層の絶縁破壊電圧との関係を示すグラフ。
【図８】トンネルバリア層の絶縁破壊電圧の標準正規分布の累積分布関数を示すグラフ。
【図９】本実施形態に係る磁気抵抗効果素子ＭＴＪの製造工程を示す断面図。
【図１０】図９に続く、本実施形態に係る磁気抵抗効果素子ＭＴＪの製造工程を示す断面図。
【発明を実施するための形態】
【０００８】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【０００９】
＜ＭＲＡＭ構成例＞
図１および図２を用いて、ＭＲＡＭの構成例について説明する。
【００１０】
図１は、ＭＲＡＭのメモリセルを示す回路図である。
【００１１】
図１に示すように、メモリセルアレイＭＡ内のメモリセルは、磁気抵抗効果素子ＭＴＪとスイッチ素子（例えば、ＦＥＴ）Ｔとの直列接続体を備える。直列接続体の一端（磁気抵抗効果素子ＭＴＪの一端）は、ビット線ＢＬＡに接続され、直列接続体の他端（スイッチ素子Ｔの一端）は、ビット線ＢＬＢに接続される。スイッチ素子Ｔの制御端子、例えば、ＦＥＴのゲート電極は、ワード線ＷＬに接続される。
【００１２】
ワード線ＷＬの電位は、第１の制御回路１１により制御される。また、ビット線ＢＬＡ，ＢＬＢの電位は、第２の制御回路１２により制御される。
【００１３】
図２は、ＭＲＡＭのメモリセルの構造を示す断面図である。
【００１４】
図２に示すように、メモリセルは、半導体基板２１上に配置されたスイッチ素子Ｔおよび磁気抵抗効果素子ＭＴＪで構成される。
【００１５】
半導体基板２１は、例えば、シリコン基板であり、その導電型は、Ｐ型でもＮ型でもどちらでもよい。半導体基板２１内には、素子分離絶縁層２２として、例えば、ＳＴＩ構造のＳｉＯ２（酸化シリコン）層が配置される。
【００１６】
半導体基板２１の表面領域、具体的には、素子分離絶縁層２２により取り囲まれた素子領域（アクティブエリア）内には、スイッチ素子Ｔが配置される。本例では、スイッチ素子Ｔは、ＦＥＴであり、半導体基板２１内の２つのソース／ドレイン拡散層２３と、それらの間のチャネル領域上に配置されるゲート電極２４とを有する。ゲート電極２４は、ワード線ＷＬとして機能する。
【００１７】
スイッチ素子Ｔは、層間絶縁層（例えば、ＳｉＯ２）２５により覆われる。コンタクトホールは、層間絶縁層２５内に設けられ、コンタクトビア（ＣＢ）２６は、そのコンタクトホール内に配置される。コンタクトビア２６は、例えば、Ｗ、Ｃｕなどの金属材料から形成される。
【００１８】
コンタクトビア２６の下面は、スイッチ素子に接続される。本例では、コンタクトビア２６は、ソース／ドレイン拡散層２３に直接接触している。
【００１９】
コンタクトビア２６上には、下部電極（ＬＥ）２７が配置される。下部電極２７は、例えば、Ｔａ（１０ｎｍ）／Ｒｕ（５ｎｍ）／Ｔａ（５ｎｍ）の積層構造を有する。
【００２０】
下部電極２７上、すなわち、コンタクトビア２６の直上には、磁気抵抗効果素子ＭＴＪが配置される。本実施形態に係る磁気抵抗効果素子ＭＴＪについての詳細は、後述する。
【００２１】
磁気抵抗効果素子ＭＴＪ上には、上部電極（ＵＥ）２８が配置される。上部電極２８は、例えばＴｉＮで構成される。上部電極２８は、ビア（例えば、Ｃｕ）２９を介して、ビット線（例えば、Ｃｕ）ＢＬＡに接続される。
【００２２】
＜実施形態＞
図３乃至図１０を用いて、本実施形態に係る磁気抵抗効果素子ＭＴＪについて説明する。
【００２３】
本実施形態では、トンネルバリア層３２が中央部の第１層３５と周辺部の第２層３６とを有し、第２層３６が主成分としてＢおよびＯを含む。これにより、トンネルバリア層３２を高耐圧にすることができ、磁気抵抗効果素子ＭＴＪの信頼性の向上を図ることができる。以下に、本実施形態に係る磁気抵抗効果素子ＭＴＪについて詳説する。
【００２４】
［構造］
まず、図３乃至図８を用いて、本実施形態に係る磁気抵抗効果素子ＭＴＪの構造について説明する。
【００２５】
図３は、本実施形態に係る磁気抵抗効果素子ＭＴＪの構造を示す断面図である。
【００２６】
図３に示すように、磁気抵抗効果素子ＭＴＪは、記憶層３１、トンネルバリア層３２、および参照層３３等を備える。
【００２７】
記憶層３１は、下部電極２７上に、図示せぬ下地層を介して形成される。記憶層３１は、磁化方向が可変の強磁性層であり、膜面（上面／下面）に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。記憶層３１は、後述するトンネルバリア層３２との界面において膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が可変とは、所定の書き込み電流に対して磁化方向が変わることを示す。また、ほぼ垂直とは、残留磁化の方向が膜面に対して、４５°＜θ≦９０°の範囲内にあることを意味する。
【００２８】
また、記憶層３１は、例えばＣｏおよびＦｅを含む強磁性体で構成される。また、飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にＢが添加される。すなわち、記憶層３１は、例えばＣｏＦｅＢ等のＢ化合物で構成される。記憶層３１におけるＢ濃度は、３０ａｔ．％以下程度である。なお、強磁性体にＣまたはＳｉなどの元素が添加されてもよい。
【００２９】
トンネルバリア層３２は、記憶層３１上に形成される。トンネルバリア層３２は、非磁性層である。本実施形態におけるトンネルバリア層３２についての詳細は、後述する。
【００３０】
参照層３３は、トンネルバリア層３２上に形成される。参照層３３は、磁化方向が不変の強磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。ここで、磁化方向が不変とは、所定の書き込み電流に対して磁化方向が変わらないことを示す。すなわち、参照層３３は、記憶層３１よりも磁化方向の反転エネルギーバリアが大きい。
【００３１】
また、参照層３３は、例えばＣｏ、Ｆｅ、Ｂ、Ｎｉ、Ｉｒ、Ｐｔ、Ｍｎ、Ｐｄ、Ｔｂ、Ｇｄ、Ｎｄ、Ｓｍ、またはＣｒのうち１つ以上の元素を含む強磁性体で構成される。また、飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にＢが添加される。すなわち、参照層３３は、例えばＣｏＦｅＢ等のＢ化合物で構成される。参照層３３におけるＢ濃度は、２０ａｔ．％以下程度である。なお、強磁性体にＣまたはＳｉなどの元素が添加されてもよい。
【００３２】
なお、少なくともトンネルバリア層３２に接する記憶層３１または参照層３３のいずれか一方がＢを含み、その濃度が３０ａｔ．％以下程度であればよい。
【００３３】
参照層３３上には、ハードマスク３４が形成される。ハードマスク３４は、導電性を有する金属材料で構成され、例えば、ＴｉＮで構成される。また、これに限らず、Ｔｉ、Ｔａ、またはＷのいずれかを含む膜、もしくはこれらの積層膜で構成されてもよい。
【００３４】
ハードマスク３４上には、上部電極２８が形成される。上部電極２８が金属材料で構成されるハードマスク３４に接するように形成されることで、ハードマスク３４を介して上部電極２８と磁気抵抗効果素子ＭＴＪとを電気的に接続される。
【００３５】
記憶層３１、トンネルバリア層３２、参照層３３、およびハードマスク３４の平面形状は、例えば円形である。このため、磁気抵抗効果素子ＭＴＪは、ピラー状に形成される。
【００３６】
本実施形態におけるトンネルバリア層３２は、第１層３５および第２層３６を有する。
【００３７】
図４は、本実施形態に係るトンネルバリア層３２の構造を示す平面図である。図５は、本実施形態に係るトンネルバリア層３２における中央部（第１層３５）のＥＥＬＳ分析結果を示す図である。図６は、本実施形態に係るトンネルバリア層３２における周辺部（第２層３６）のＥＥＬＳ分析結果を示す図である。
【００３８】
図３および図４に示すように、第１層３５は平面（膜面）においてトンネルバリア層３２の中央部に位置し、第２層３６は平面においてトンネルバリア層３２の周辺部（端部）に位置する。言い換えると、第２層３６は、平面において第１層３５の周囲を覆うように形成される。このため、第１層３５は円柱状に形成され、第２層３６はその内部に第１層３５を含むような円筒状に形成される。
【００３９】
図５に示すように、第１層３５は、少なくとも主成分としてＭｇおよびＯ（例えば、Ｍｇ酸化物）を含む。この第１層３５によって、これに接する記憶層３１の第１層３５との界面に垂直磁気異方性が生じる。
【００４０】
これに対し、図６に示すように、第２層３６は、少なくとも主成分としてＢおよびＯ（例えば、Ｂ酸化物）を含む。言い換えると、第２層３６におけるＢ濃度は、第１層３５におけるＢ濃度より高い。第２層３６におけるＢ濃度は、２０ａｔ．％以下程度である。これは、第２層３６に接する記憶層３１および参照層３３のＢ濃度が２０ａｔ．％以下程度であり、第２層３６のＢが記憶層３１および参照層３３のＢの拡散によって生じるためである。また、第２層３６は、Ｍｇを含んでいても含んでいなくてもよい。
【００４１】
また、図４に示すように、例えば、磁気抵抗効果素子ＭＴＪ（トンネルバリア層３２）の平面形状が円形であり、その直径が５０ｎｍ程度である場合、第１層３５の平面における幅（直径）Ｄ１は２６ｎｍ程度であり、第２層３６の平面における幅Ｄ２は１２ｎｍ程度である。この場合、第１層３５は磁気抵抗効果素子ＭＴＪ（トンネルバリア層３２）の中心Ｏ１からその半径Ｒの約１／２よりも内側の領域に形成され、第２層３６は磁気抵抗効果素子ＭＴＪの中心Ｏ１からその半径Ｒの約１／２よりも外側の領域に形成される。
【００４２】
なお、第２層の幅は、これに限らない。第２層３６の平面における幅Ｄ２は、０．７ｎｍ以上１２ｎｍ以下程度であってもよい。第２層３６の平面における幅Ｄ２の範囲の根拠について、以下に説明する。
【００４３】
図７は、第２層３６の幅Ｄ２とトンネルバリア層３２の絶縁破壊電圧との関係を示すグラフである。
【００４４】
図７に示すように、第２層３６の幅Ｄ２を大きくすると、トンネルバリア層３２の絶縁破壊電圧が大きくなる。すなわち、第２層３６の幅Ｄ２を大きくすることで、トンネルバリア層３２を高耐圧にすることができ、磁気抵抗効果素子ＭＴＪの信頼性を向上させることができる。
【００４５】
しかし、第２層３６の幅Ｄ２を１２ｎｍよりも大きくしてもトンネルバリア層３２の絶縁破壊電圧は変わらず、信頼性への効果は増大しなくなる。これは、加工ダメージの影響により、トンネルバリア層３２の周辺部側１２ｎｍ程度の領域まで欠陥が生じているためだと考えられる。すなわち、第２層３６の幅Ｄ２を１２ｎｍ程度にすることで、ほぼ全ての欠陥を無効化することができる。
【００４６】
一方、第２層３６の幅Ｄ２を大きくしすぎると、トンネルバリア層３２内の第１層３５が占める割合が小さくなる。このため、第１層３５との界面に生じる記憶層３１の垂直磁気異方性が小さくなる。これにより、磁気抵抗効果素子ＭＴＪとしての機能が劣化し、信頼性が劣化してしまう。
【００４７】
このように、トンネルバリア層３２の絶縁破壊電圧（高耐圧）と磁気抵抗効果素子ＭＴＪとしての機能とを考慮して、上限として第２層３６の幅Ｄ２を１２ｎｍ以下に設定することが望ましい。
【００４８】
図８は、トンネルバリア層３２の絶縁破壊電圧の標準正規分布の累積分布関数を示すグラフである。ここでは、第２層３６の幅Ｄ２が０．７ｎｍの場合の絶縁破壊電圧を示している。
【００４９】
図８に示すように、第２層３６の幅Ｄ２が０．７ｎｍの場合、低耐圧のトンネルバリア層３２の分布が急激に増加する。より具体的には、０．６〜１．０Ｖ程度の低電圧であっても約５０％程度のトンネルバリア層３２の絶縁破壊が生じる。すなわち、第２層３６の幅Ｄ２を０．７ｎｍ以下まで小さくすると、トンネルバリア層３２が低耐圧となり、その信頼性が劣化してしまう。これは、第２層３６の幅Ｄ２が０．７ｎｍ以下だと、トンネルバリア層３２の周辺部側の欠陥を無効化できないためだと考えられる。
【００５０】
このように、トンネルバリア層３２の絶縁破壊電圧（低耐圧）を考慮して、下限として第２層３６の幅Ｄ２を０．７ｎｍ以上に設定することが望ましい。
【００５１】
以上より、磁気抵抗効果素子ＭＴＪの信頼性を向上させるために、第２層３６の幅Ｄ２を０．７ｎｍ以上１２ｎｍ以下に設定することが望ましい。なお、トンネルバリア層３２の耐圧に問題がなければ、磁気抵抗効果素子ＭＴＪとしての機能が劣化することを考慮して第２層３６の幅Ｄ２を５．０ｎｍ以下に設定することが望ましい。
【００５２】
なお、図示はしないが、参照層３３とトンネルバリア層３２との界面に、界面層が形成されてもよい。界面層は、下部で接するトンネルバリア層３２との間で格子整合性を図る。界面層は、例えば、参照層３３と同一材料で構成されるが、その組成比は異なっていてもよい。
【００５３】
また、参照層３３上に、図示せぬスペーサ層（例えば、Ｒｕ等）を介してシフト調整層が形成されてもよい。シフト調整層は、磁化方向が不変の磁性層であり、膜面に対して垂直またはほぼ垂直となる垂直磁気異方性を有する。また、その磁化方向は、参照層３３の磁化方向と反対方向である。これにより、シフト調整層は、記憶層３１にかかる参照層３３からの漏洩磁界を打ち消すことができる。言い換えると、シフト調整層は、参照層３３からの漏れ磁場による記憶層３１に対する反転特性のオフセットを逆方向へ調整する効果を有する。このシフト調整層は、例えば、Ｎｉ、Ｆｅ、Ｃｏ等の磁性材料とＣｕ、Ｐｄ、Ｐｔ等の非磁性材料との積層構造からなる人工格子などから構成される。
【００５４】
また、記憶層３１と参照層３３とは、平面において寸法差を有してもよい。例えば、記憶層３１の平面における直径は、参照層３３の直径より小さくてもよい。これにより、記憶層３１と参照層３３との間の電気的ショートを防止することができる。なお、磁気抵抗効果素子ＭＴＪの平面形状は、円形に限らず、正方形、長方形、または楕円形などであってもよい。
【００５５】
また、記憶層３１と参照層３３は配置が逆になっていてもよい。すなわち、下部電極２７上に順に、参照層３３、トンネルバリア層３２、および記憶層３１が形成されてもよい。
【００５６】
［動作例］
次に、磁気抵抗効果素子ＭＴＪの動作例について説明する。
【００５７】
磁気抵抗効果素子ＭＴＪは、例えばスピン注入型の磁気抵抗効果素子である。したがって、磁気抵抗効果素子ＭＴＪにデータを書き込む場合、または磁気抵抗効果素子ＭＴＪからデータを読み出す場合、磁気抵抗効果素子ＭＴＪは、膜面に垂直な方向において、双方向に電流が通電される。
【００５８】
より具体的には、磁気抵抗効果素子ＭＴＪへのデータの書き込みは、以下のように行われる。
【００５９】
上部電極２８側から電子（参照層３３から記憶層３１へ向かう電子）が供給される場合、参照層３３の磁化方向と同じ方向にスピン偏極された電子が記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と同じ方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１の磁化方向とが、平行配列となる。この平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も小さくなる。この場合を例えばデータ“０”と規定する。
【００６０】
一方、下部電極２７側から電子（記憶層３１から参照層３３へ向かう電子）が供給される場合、参照層３３により反射されることで参照層３３の磁化方向と反対方向にスピン偏極された電子とが記憶層３１に注入される。この場合、記憶層３１の磁化方向は、参照層３３の磁化方向と反対方向に揃えられる。これにより、参照層３３の磁化方向と記憶層３１磁化方向とが、反平行配列となる。この反平行配列のとき、磁気抵抗効果素子ＭＴＪの抵抗値は最も大きくなる。この場合を例えばデータ“１”と規定する。
【００６１】
また、データの読み出しは、以下のように行われる。
【００６２】
磁気抵抗効果素子ＭＴＪに、読み出し電流が供給される。この読み出し電流は、記憶層３２の磁化方向が反転しない値（書き込み電流よりも小さい値）に設定される。この時の磁気抵抗効果素子ＭＴＪの抵抗値の変化を検出することにより、メモリ動作可能な半導体装置となる。
【００６３】
［製造方法］
次に、図９および図１０を用いて、本実施形態に係る磁気抵抗効果素子ＭＴＪの製造方法について説明する。
【００６４】
図９および図１０は、本実施形態に係る磁気抵抗効果素子ＭＴＪの製造工程を示す断面図である。
【００６５】
まず、図９に示すように、例えばスパッタ法により、下部電極２７上に、図示せぬ下地層を介して記憶層３１が形成される。記憶層３１は、例えばＣｏおよびＦｅを含む強磁性体で構成される。また、飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にＢが添加される。すなわち、記憶層３１は、例えばＣｏＦｅＢ等のＢ化合物で構成される。記憶層３１におけるＢ濃度は、３０ａｔ．％以下程度である。なお、強磁性体にＣまたはＳｉなどの元素が添加されてもよい。
【００６６】
次に、記憶層３１上に、トンネルバリア層３２が形成される。トンネルバリア層３２は、非磁性層であり、主成分として少なくともＭｇおよびＯ（例えば、Ｍｇ酸化物）を含む。トンネルバリア層３２は、例えば、スパッタ法によりＭｇ層を形成した後、Ｍｇ層を酸化することで形成される。
【００６７】
次に、例えばスパッタ法により、トンネルバリア層３２上に、参照層３３が形成される。参照層３３は、例えばＣｏ、Ｆｅ、Ｂ、Ｎｉ、Ｉｒ、Ｐｔ、またはＭｎのうち１つ以上の元素を含む強磁性体で構成される。また、飽和磁化、または結晶磁気異方性などを調整する目的で、強磁性体にＢが添加される。すなわち、参照層３３は、例えばＣｏＦｅＢ等のＢ化合物で構成される。参照層３３におけるＢ濃度は、２０ａｔ．％以下程度である。なお、強磁性体にＣまたはＳｉなどの元素が添加されてもよい。
【００６８】
次に、例えばＣＶＤ法により、参照層３３上に、ハードマスク３４が形成される。ハードマスク３４は、導電性を有する金属材料で構成され、例えば、ＴｉＮで構成される。また、これに限らず、Ｔｉ、Ｔａ、またはＷのいずれかを含む膜、もしくはこれらの積層膜で構成されてもよい。
【００６９】
その後、リソグラフィおよびＲＩＥにより、ハードマスク３４がパターニングされる。これにより、ハードマスク３４の平面形状は、例えば円形になり、その直径は、例えば４０ｎｍ以上６０ｎｍ以下になる。このため、ハードマスク３４は、円柱状に形成される。
【００７０】
次に、図１０に示すように、例えば、ハードマスク３４をマスクとしたＩＢＥ（Ion Beam Etching）等の物理エッチングにより、参照層３３、トンネルバリア層３２、および記憶層３１が加工される。これにより、参照層３３、トンネルバリア層３２、および記憶層３１がハードマスク３４と同様にパターニングされ、その平面形状が円形になる。すなわち、参照層３３、トンネルバリア層３２、および記憶層３１の直径は、４０ｎｍ以上６０ｎｍ以下になる。
【００７１】
このとき、ＩＢＥにおけるイオンビームを膜面の垂直方向に対して傾けた方向（斜め方向）から入射させる。これにより、エッチングされた参照層３３、トンネルバリア層３２、および記憶層３１に含まれる金属材料がリデポ物として参照層３３、トンネルバリア層３２、および記憶層３１の側面上に付着しても、そのリデポ物を除去しながらエッチングを行うことができる。ここで、斜め方向とは、膜面の垂直方向に対してθ（０°＜θ＜９０°）傾けた方向を意味し、例えばθは４５°である。
【００７２】
また、ＩＢＥによって加工を行うため、トンネルバリア層３２の周辺部に加工ダメージとして欠陥４０が生じる。この欠陥４０は、トンネルバリア層３２の周辺部側の約１２ｎｍ程度の領域に生じる。
【００７３】
なお、参照層３３、トンネルバリア層３２、および記憶層３１の加工は、ＩＢＥに限らず、ＲＩＥ（Reactive Ion Etching）で行ってもよい。この際、ＲＩＥによって加工を行っても、トンネルバリア層３２の周辺部に欠陥４０が生じる。
【００７４】
これに対し、本実施形態では、次に、図３に示すように、参照層３３、トンネルバリア層３２、および記憶層３１に対して熱処理が行われる。
【００７５】
より具体的には、熱処理は、例えば、非酸化性雰囲気または酸化性雰囲気を用いて、２００℃以上４５０℃以下の温度で行われる。非酸化性雰囲気で熱処理する場合、トンネルバリア層３２に接する記憶層３１および参照層３３のＢがトンネルバリア層３２の周辺部に拡散するとともに、トンネルバリア層３２のＯによって酸化される。また、酸化性雰囲気で熱処理する場合、トンネルバリア層３２に接する記憶層３１および参照層３３のＢがトンネルバリア層３２の周辺部に拡散するとともに、酸化性雰囲気によって酸化される。
【００７６】
これにより、トンネルバリア層３２として、少なくとも主成分としてＭｇおよびＯを含む中央部の第１層３５と、少なくとも主成分としてＢおよびＯを含む周辺部の第２層３６と、が形成される。このとき、第２層３６に接する記憶層３１および参照層３３のＢ濃度が３０ａｔ．％以下程度であるため、第２層３６におけるＢ濃度は３０ａｔ．％以下程度で形成される。
【００７７】
また、磁気抵抗効果素子ＭＴＪの信頼性を向上させるために、第２層３６の幅Ｄ２を０．７ｎｍ以上１２ｎｍ以下に設定することが望ましい。なお、トンネルバリア層３２の耐圧に問題がなければ、磁気抵抗効果素子ＭＴＪとしての機能が劣化することを考慮して第２層３６の幅Ｄ２を５．０ｎｍ以下に設定することが望ましい。第２層３６の幅Ｄ２は、熱処理の温度および時間を調整してＢの拡散を制御することによって、適宜設定することができる。
【００７８】
このように、トンネルバリア層３２の周辺部として第２層３６を形成することにより、欠陥４０を不活性化し、無効化することができる。
【００７９】
なお、熱処理の温度は上記範囲に限らない。トンネルバリア層３２に接する記憶層３１および参照層３３のＢがトンネルバリア層３２の周辺部に拡散する程度に高く、磁気抵抗効果素子ＭＴＪの機能を劣化させない程度に低く設定されればよい。
【００８０】
その後、例えばＣＶＤ法により、全面に、例えばＳｉＯ２により構成される層間絶縁層２５が形成される。これにより、隣接する磁気抵抗効果素子ＭＴＪ間に、層間絶縁層２５が埋め込まれる。その後、ハードマスク３３上に形成された層間絶縁層２５が平坦化された後、エッチバックされる。これにより、ハードマスク３３の上面が露出する。この露出したハードマスク３３上に、例えばＴｉＮで構成される上部電極２８が形成され、磁気抵抗効果素子ＭＴＪと電気的に接続される。
【００８１】
このようにして、本実施形態における磁気抵抗効果素子ＭＴＪが形成される。
【００８２】
［効果］
上記実施形態によれば、トンネルバリア層３２が中央部の第１層３５と周辺部の第２層３６とを有し、第２層３６が少なくとも主成分としてＢおよびＯを含む。この第２層３６を形成することにより、トンネルバリア層３２周辺部の加工ダメージによる欠陥４０を不活性化（無効化）することができる。すなわち、トンネルバリア層３２を高耐圧にすることができ、トンネルバリア層３２の絶縁破壊やショートを抑制する。その結果、磁気抵抗効果素子ＭＴＪの信頼性の向上を図ることができる。
【００８３】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００８４】
３１…記憶層、３２…トンネルバリア層、３３…参照層、３５…第１層、３６…第２層
【図１】
2014053498.tif 000003
【図２】
2014053498.tif 000004
【図３】
2014053498.tif 000005
【図４】
2014053498.tif 000006
【図５】
2014053498.tif 000007
【図６】
2014053498.tif 000008
【図７】
2014053498.tif 000009
【図８】
2014053498.tif 000010
【図９】
2014053498.tif 000011
【図１０】
2014053498.tif 000012