(57)【要約】【課題】アバランシェ破壊試験時に過電流によって半導体素子が焼損することを防止する半導体素子試験装置を提供することを可能にする。【解決手段】  本願発明の半導体素子試験装置は、コイルと、コイルを介して半導体素子に電圧を印加する電源と、半導体素子に流れる電流量を測定し測定結果を出力する電流センサと、半導体素子への電圧印加を遮断する遮断手段と、半導体素子をターンオン及びターンオフさせる駆動部と、電流センサからの測定結果の出力に対応して、遅延時間を設定する遅延時間設定部と、を備え、駆動部は、電流センサからの測定結果の出力に対応して半導体素子をターンオフさせるとともに、遮断手段は、遅延時間設定部で設定された遅延時間にて半導体素子への電圧印加を遮断する。【選択図】図１
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【特許請求の範囲】
【請求項１】
コイルと、
前記コイルを介して半導体素子に電圧を印加する電源と、
前記半導体素子に流れる電流量を測定し測定結果を出力する電流センサと、
前記半導体素子への電圧印加を遮断する遮断手段と、
前記半導体素子をターンオン及びターンオフさせる駆動部と、
前記電流センサからの測定結果の出力に対応して、遅延時間を設定する遅延時間設定部と、を備え、
前記駆動部は、前記電流センサからの測定結果の出力に対応して前記半導体素子をターンオフさせるとともに、
前記遮断手段は、前記遅延時間設定部で設定された遅延時間にて前記半導体素子への電圧印加を遮断する、半導体素子の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子試験装置に関する。
【背景技術】
【０００２】
近年，大電流，高速スイッチングの用途において、パワーＭＯＳ  ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）（以下、「ＦＥＴ」と略す。）等の半導体素子が広く利用されるようになった。特に、入力部がＭＯＳ構造で出力部がバイポーラ構造のパワー用トランジスタである、ＩＧＢＴ（Insulated Gate Bipolar Transistor）は、電気自動車（ＥＶ）やハイブリッド自動車（ＨＥＶ）での利用が進んでいる。
【０００３】
ＦＥＴ等の半導体素子の耐電圧性能の一つとしてアバランシェ耐量があり、このアバランシェ耐量を保証する試験として、アバランシェ破壊試験が実施される場合がある。アバランシェ破壊試験では、被測定半導体素子にコイルに蓄積されたエネルギーを加えて、アバランシェ破壊の有無を検査することによりアバランシェ耐量に関する性能を保証するものである。アバランシェ耐量の規定は，半導体素子の動作オフ時に生じるサージ電圧が，ＦＥＴの耐圧定格を超えた場合であっても、所定の条件まではＦＥＴが安全動作できることを保証するものである。
【０００４】
アバランシェ破壊試験において、ＦＥＴ等の測定対象の半導体素子には、電源電圧やコイル容量（電気エネルギー蓄積量）の大きさによって決まる測定電流が流れる。
【０００５】
しかし、アバランシェ破壊後に測定対象の半導体素子に必要以上の電流を流すと、発熱によってＦＥＴ素子が焼損し、破壊箇所解析に支障を生じたり、素子の割れによる搬送不良が生じたり、または素子に接触している針電極の破損等により試験装置を損傷したりする場合があった。
【０００６】
この問題を解決するために、例えば、特許文献１（特開２００７−３３０４２号公報）、又は特許文献２（特開２００９−１４５３０２号公報）には、被測定素子の焼損を防ぐために、アバランシェ状態を検出して、その検出結果に基づき、被測定素子に流入する電流を遮断する半導体素子試験装置が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−３３０４２号公報
【特許文献２】特開２００９−１４５３０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１及び２に記載された従来の半導体素子試験装置では、アバランシェ破壊時の電流が大きい場合には、アバランシェ状態を検出してから電流を遮断するまでの間に被検出素子に必要以上の電流が流れてしまい保護が不十分となってしまうことがあった。
【０００９】
そこで、本発明は、上記半導体素子試験装置における問題点に鑑みてなされたものであり、アバランシェ破壊試験時に過電流によってＦＥＴが焼損することを防止する半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題に鑑み、本発明における半導体試験装置は、コイルと、前記コイルを介して半導体素子に電圧を印加する電源と、前記半導体素子に流れる電流量を測定し測定結果を出力する電流センサと、前記半導体素子への電圧印加を遮断する遮断手段と、前記半導体素子をターンオン及びターンオフさせる駆動部と、前記電流センサからの測定結果の出力に対応して、遅延時間を設定する遅延時間設定部と、を備え、前記駆動部は、前記電流センサからの測定結果の出力に対応して前記半導体素子をターンオフさせるとともに、前記遮断手段は、前記遅延時間設定部で設定された遅延時間にて前記半導体素子への電圧印加を遮断する。
【発明の効果】
【００１１】
本発明の実施形態によれば、アバランシェ破壊試験時に過電流によって半導体素子が焼損することを防止する半導体素子試験装置を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体素子試験装置の概略構成図である。
【図２】図１に示される半導体素子試験装置の動作を説明するフローチャートである。
【図３】図１に示される半導体素子試験装置の動作を説明するタイムチャートである。
【発明を実施するための形態】
【００１３】
以下、図面に基づいて本発明の実施の形態を説明する。
【００１４】
図１は、半導体素子試験装置１００の概略構成図の一例である。本装置はアバランシェ破壊試験のための電気回路を有している。以下、この電気回路について説明する。
【００１５】
本装置で検査対象となる半導体素子は、半導体素子１０である。本装置で試験される半導体素子１０は、駆動信号に従ってオン／オフ動作を行うスイッチング素子であって、アバランシェ破壊試験の検査対象としてアバランシェ状態となる素子であればその種類は限定されない。例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴ、ダイオードなどの半導体から構成される電圧駆動型のパワー半導体などがある。図１では、その一例として、コレクタ（Ｃ）、エミッタ（Ｅ）、ゲート（Ｇ）の３端子を有するＮチャンネルＩＧＢＴを図示している。
【００１６】
図１において、半導体素子試験装置１００は、リレー１、２及び３、駆動部１１、電源１２、ダイオード１３、１６及び１９、コイル１４、抵抗１５及び１８、コンデンサ１７、電流センサ２０、放電回路３０、及びＤｅｌａｙ４０を備える。
【００１７】
電源１２は、コイル１４（例えば、３０μＨのコイル）を介して半導体素子１０のコレクタ−エミッタ間（ＣＥ間）に電源電圧（例えば、６５０Ｖ）を印加する電源装置である。電源１２の正極と負極間にはコンデンサ１７が設けられている。両極間にコンデンサ１７を設けることによって、電源電圧の平滑化が可能となる。また、電源１２の両極間に（すわなち、コンデンサ１７に並列に）、電源１２の正極側をアノードとするダイオード１９と抵抗１８とを直列接続した電荷消費回路を設けている。この電荷消費回路を設けることによって、コンデンサ１７の過充電を防ぐことができる。
【００１８】
逆流防止用のダイオード１６と電力消費用の抵抗１５とを直列に接続された放電回路３０が、コイル１４に並列に設けられている。放電回路３０を設けることによって、コイル１４に蓄積されたエネルギーを放電して、半導体素子１０に過電流が流れることを防止することができる。
【００１９】
リレー１は、電源１２による半導体素子１０への電圧印加を遮断する遮断手段である。リレー１は、電源１２の正極とコイル１４との間の通電を遮断可能なように設けられる。リレー１とコイル１４との間の中間点にカソードが接続され電源１２の負極側にアノードが接続されたダイオード１３が備えられる。ダイオード１３は、リレー１によって電源１２による半導体素子１０への電圧印加が遮断されると、ダイオード１３を介してコイル１４及び半導体素子１０にコイル１４に蓄えられたエネルギーによって貫流電流が流れる。
【００２０】
リレー２は、コイル１４の両端を放電回路３０で短絡する短絡手段である。リレー２のオンによって、コイル１４の両端は放電回路３０によって短絡される。リレー２はＤｅｌａｙ４０からの指示入力によりオン／オフが行われる。
【００２１】
リレー３は、半導体素子１０のＣＥ間に流れる電流を遮断する遮断手段である。リレー３は、例えば、コイル１４と半導体素子１０のコレクタとの間の通電を遮断するように設けられる。リレー３も、リレー２と同様にＤｅｌａｙ４０からの指示入力によりオン／オフが行われる。
【００２２】
なお、リレー１，２，３は、ＩＧＢＴやパワーＭＯＳＦＥＴ等の半導体スイッチング素子やスイッチなどの他の遮断手段に置き換えてもよい。
【００２３】
駆動部１１は、スイッチングための駆動信号を半導体素子１０のゲートに出力する。駆動部１１が出力する駆動信号は、Ｈｉ／Ｌｏのパルス状信号を用いる。駆動部１１には、例えば、出力周波数や出力電圧が可変なパルスジェネレータが用いられるが、この実施の形態においては、少なくともＨｉ／Ｌｏの出力ができれば良い。半導体素子１０は、駆動部１１から出力されるパルス信号のレベルがＬｏレベルからＨｉレベルに切り替わることによってターンオンし、ＨｉレベルからＬｏレベルに切り替わることによってターンオフする。また、駆動部１１は、半導体素子１０のＣＥ間電流の電流状態やＣＥ間電圧の電圧状態に基づいて、リレー１をオン／オフさせるためのリレー作動信号をリレー１に対して出力する。なお、駆動部１１は、マイクロコンピュータ等の制御部が含まれてよい。当該制御部は、例えば、半導体素子１０のＣＥ間電流の電流状態やＣＥ間電圧の電圧状態や不図示の他の入力装置からの入力信号（例えば、ユーザからの操作信号）に基づいて、半導体素子１０の駆動信号やリレー作動信号の出力を指令する出力指令信号を駆動部１１に対して出力するようにしてもよい。
【００２４】
電流センサ２０は、半導体素子１０のＣＥ間に流れるＣＥ間電流を検出する。電流センサ２０は、検出した電流値が所定の基準値以上の場合に検出信号を出力する。この基準値は、検査対象の半導体素子に対してアバランシェ耐量を試験するために十分な電流量であることを確認している。電流センサ２０は、この基準値を検査対象の半導体素子に対応して予め設定できるようにしておくことも可能である。電流センサ２０は、この基準値以上の電流を検出した場合には、検出信号を駆動部１１及びＤｅｌａｙ４０に出力する。なお、電流センサ２０は電流値を測定するのみとして、基準値の設定は駆動部１１によって行うようにしても良い。
【００２５】
Ｄｅｌａｙ４０は、電流センサ２０からの検出信号に対する遅延時間を設定する遅延時間設定部である。ここで、遅延時間とは、電流センサ２０からの検出信号に対するＯＮ−ＯＦＦディレイ時間である。Ｄｅｌａｙ４０は、電流センサ２０が基準値以上の電流値を検出して、リレー２及びリレー３をＯＮ−ＯＦＦオフさせる制御信号の出力を行う。Ｄｅｌａｙ４０は、内部に遅延時間の設定機能を有し、検出信号入力からリレー２に制御信号を出力するまでの遅延時間Ｔａ及び、検出信号入力からリレー３に制御信号を出力するまでの遅延時間Ｔｂをそれぞれ設定可能である。遅延時間Ｔａ及びＴｂの設定は、駆動部１１により半導体素子１０のゲートがターンオフしてから、アバランシェ耐量を保証するのに必要な時間で設定することができる。ＴａやＴｂが短いと、半導体素子１０のＣＥ間に図１で説明したコイル１４の蓄積エネルギーによる加圧が十分行えず、半導体素子１０に対するアバランシェ試験の負荷が不十分となってしまう一方、ＴａやＴｂが長いと、幅ランシェ破壊後に半導体素子１０に必要以上の電流が貫流してしまうので半導体素子１０の損傷を起こしてしまう。したがってＴａ及びＴｂを検査対象となる半導体素子１０の規格等に合わせて個別に設定できることにより、半導体素子に最適な遅延時間の設定が可能となる。
【００２６】
次に、図１で示された試験装置の動作について図２，３に従って説明する。図２は、図１に示される半導体素子試験装置の動作を説明するフローチャートである。図３は、図１に示される半導体素子試験装置の動作を説明するタイムチャートである。
【００２７】
図２において、アバランシェ破壊試験の最初のステップとして、駆動部１１がリレー１をオンするとともに、Ｄｅｌａｙ４０は、リレー２をオフ、リレー３をオンにする（Ｓ１０）。ステップ１０の段階では、半導体素子１０はオンしていないため、ＣＥ間にコイル１４を介して電源１２の電源電圧が印加されているだけでＣＥ間電流は流れていない。したがって、コンデンサ１７には電源１２と抵抗１８によって生じる電圧に応じたエネルギーが蓄積される。
【００２８】
時刻ｔ０において、駆動部１１は、駆動信号のレベルをＬｏレベルからＨｉレベルに切り替えることにより、半導体素子１０をターンオンさせる（ステップ２０）。半導体素子１０のターンオンによって、ＣＥ間電圧がほぼ０Ｖになるとともに、コイル１４に相当するリアクタンスに応じてＣＥ間に電流が流れ始める。
【００２９】
電流センサ２０は、ＣＥ間電流を測定し測定結果を出力する。その電流値が基準電流値以上になったか否かを判定する（Ｓ３０）。この判定は、電流センサ２０で行っても良いし、駆動部１１によって行っても良い。
【００３０】
時刻ｔ１において、駆動部１１は、基準電流値以上の電流値が電流センサ２０にて検出されたときに（Ｓ３０でＹｅｓ）、リレー１をオフさせるためのオフ作動信号を出力する（Ｓ４０）。リレー１のオフ動作によって、電源１２と半導体素子１０とが切り離され、ダイオード１３を介してコイル１４に電流が貫流する。
【００３１】
時刻ｔ２において、駆動部１１はさらに、半導体素子１０をオフさせるためのオフ駆動信号を出力する（Ｓ４０）。半導体素子１０のターンオフによって、コイル１４に蓄積されたインダクタンスエネルギーによりＣＥ間電圧が上昇し、半導体素子１０はアバランシェモードに入る。ＣＥ間電圧の電圧監視は図示しないコンパレータ等を用いる。
【００３２】
なお、本実施の形態においては、駆動部１１は、リレー１をオフさせてから（ｔ１）、半導体素子１０をターンオフさせているが（ｔ２）、ｔ１からｔ２の間隔が長いと、電源１２の切り離しに伴い、半導体素子１０がターンオフする前にＣＥ間の電圧が低下してしまうため、ｔ１とｔ２はほぼ同時であっても良い。このタイミングは、半導体素子１０のターンオフ動作時間を考慮し、適宜選択される。
【００３３】
Ｄｅｌａｙ４０は、基準電流値以上の電流値が電流センサ２０にて検出されて、設定された遅延時間が経過したか否かを判断する（Ｓ５０）。Ｄｅｌａｙ４０において設定される遅延時間は、前述のとおり、リレー２に制御信号を出力するまでの遅延時間Ｔａ及び、リレー３に制御信号を出力するまでの遅延時間Ｔｂである。図２で示すフローチャートにおいては、二つの遅延時間に関する記載を省略している。
【００３４】
ｔ３において、遅延時間Ｔａが経過した場合（Ｓ５０でＹｅｓ）、Ｄｅｌａｙ４０はリレー２をオンにする（Ｓ６０）。リレー２のオン動作によって、コイル１４のエネルギーは抵抗１５によって消費する回路が形成される。
【００３５】
ｔ４において、遅延時間Ｔｂが経過した場合（Ｓ５０でＹｅｓ）、Ｄｅｌａｙ４０はリレー３をオフにする（Ｓ６０）。リレー３のオン動作によって、コイルＣＥ間電流が遮断され、半導体素子１０がアバランシェ崩壊した場合でも、電流量を抑えて半導体素子の損傷を防止することができる。
【００３６】
次に、遅延時間Ｔａ及びＴｂの設定について説明する。
【００３７】
半導体素子１０が所定のアバランシェ耐量を有さずに、アバランシェ破壊を起こすと、故障によりＣＥ間がショートするので、図４のｔ４において、ＣＥ間電圧は約０Ｖになる。この電圧降下によって、半導体素子試験装置１００は、半導体素子１０がアバランシェ破壊を起こしたことを検知できる。
【００３８】
一方、半導体素子１０が所定のアバランシェ耐量を有して、アバランシェ破壊が起きなかった場合は、ＣＥ間電流は、図４の点線で示すように徐々に減少していくため、ＣＥ間の電圧が０Ｖとなるのは、ｔ４よりさらに遅くなる。
【００３９】
したがって、半導体素子１０がアバランシェ破壊を起こした場合であってもその損傷を小さくするためには、Ｔａ及びＴｂの遅延時間の設定を、半導体素子１０がアバランシェ破壊するタイミングであるｔ４より僅かに遅く設定するのが良い。本実施の形態における半導体素子試験装置１００においては、半導体素子１０の仕様などにより適宜遅延時間が設定できるので、半導体素子１０がアバランシェ破壊した場合であっても半導体素子１０の損傷を防ぎ、また半導体素子試験装置１００の損傷を防ぐことができる。また、Ｔａ及びＴｂの設定は、アバランシェ破壊しない場合の正常品におけるＣＥ間の電圧が０Ｖとなるまでの時間よりも早く設定することが望ましい。
【００４０】
ｔ５において、抵抗１５によるコイル１４に蓄えられたエネルギーの消費が完了する。
【００４１】
以上説明したとおり、本実施の形態において、素子破壊から電流遮断までの間に半導体素子１０の破壊箇所に流れ込む電流を抑えることができる。
【００４２】
以上、本発明を実施するための形態について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４３】
１、２、３ リレー
１０  半導体素子
１１  駆動部
１２  電源
１３、１６、１９  ダイオード
１４  コイル
１５、１８  抵抗
１７  コンデンサ
２０  電流センサ
３０  放電回路
１００  半導体素子試験装置
【図１】
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【図２】
2014048223.tif 000004
【図３】
2014048223.tif 000005