(57)【要約】【課題】電源投入時に安定した動作を実現できる半導体装置を提供することである。【解決手段】一実施の形態にかかる半導体装置は、相補関係を有する第１および第２のクロックを受信して内部クロックを生成するクロックバッファ回路１１と、第１および第２のクロックが所定の時間、同一レベルであることを検知するクロック検知回路１２と、を備える。そして、クロックバッファ回路１１は第１の電源ＶＤＤＱで動作し、クロック検知回路１２は第２の電源ＶＤＤで動作するように構成されている。【選択図】図１
2014099044.tif 000002
【特許請求の範囲】
【請求項１】
相補関係を有する第１および第２のクロックを受信して内部クロックを生成するクロックバッファ回路と、
前記第１および第２のクロックが所定の時間、同一レベルであることを検知するクロック検知回路と、を備え、
前記クロックバッファ回路は第１の電源で動作し、前記クロック検知回路は第２の電源で動作するように構成されている、
半導体装置。
【請求項２】
前記半導体装置は、入力段と、当該入力段の後段に配置されている内部回路と、当該内部回路の後段に配置されている出力段とを備え、
前記入力段および前記出力段は前記第１の電源で動作し、前記内部回路は前記第２の電源で動作するように構成されている、
請求項１に記載の半導体装置。
【請求項３】
前記内部回路は、前記内部回路への電源投入を検知してリセット信号を出力するパワーオンリセット回路を更に備え、
前記パワーオンリセット回路は前記第２の電源で動作するように構成されている、
請求項２に記載の半導体装置。
【請求項４】
更に、前記クロック検知回路の検知結果に応じて前記クロックバッファ回路から出力された前記内部クロックをマスクするクロックマスク回路を備える、請求項１に記載の半導体装置。
【請求項５】
前記クロックマスク回路は、前記第１および第２のクロックが所定の時間、同一レベルである場合、前記内部クロックをマスクする、請求項４に記載の半導体装置。
【請求項６】
前記クロックバッファ回路から出力された前記内部クロックのレベルをシフトするレベルシフト回路を更に備え、当該レベルシフト回路は前記第２の電源で動作するように構成されている、請求項４に記載の半導体装置。
【請求項７】
前記レベルシフト回路は前記クロックバッファ回路から出力された内部クロックのレベルを前記第２の電源の電圧に対応するようにシフトする、請求項６に記載の半導体装置。
【請求項８】
更に、電源投入を検知してリセット信号を出力するパワーオンリセット回路と、
前記クロック検知回路の検知結果に応じて前記パワーオンリセット回路から出力されたリセット信号をマスクするリセット信号マスク回路と、を備え、
前記パワーオンリセット回路および前記リセット信号マスク回路は第２の電源で動作するように構成されている、
請求項１に記載の半導体装置。
【請求項９】
前記リセット信号マスク回路は、前記第１および第２のクロックが所定の時間、同一レベルである場合、前記リセット信号をマスクする、請求項８に記載の半導体装置。
【請求項１０】
更に、コマンド信号を出力するコマンドバッファ回路と、
前記クロック検知回路の検知結果に応じて前記コマンドバッファ回路から出力されたコマンド信号をマスクするコマンド信号マスク回路と、を備え、
前記コマンド信号マスク回路は前記第２の電源で動作するように構成されている、
請求項１に記載の半導体装置。
【請求項１１】
前記コマンド信号マスク回路は、前記第１および第２のクロックが所定の時間、同一レベルである場合、前記コマンド信号をマスクする、請求項１０に記載の半導体装置。
【請求項１２】
前記クロック検知回路は、
前記第１および第２のクロックを比較するクロック比較回路と、
前記クロック比較回路の出力が前記所定の時間変化しないことを検知するフィルタ回路と、を備える、
請求項１に記載の半導体装置。
【請求項１３】
前記フィルタ回路は、前記クロック比較回路の出力を遅延する遅延回路と、
前記クロック比較回路の出力と前記遅延回路の出力との論理和を出力する論理和回路と、を備える、
請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば相補関係を有するクロックで動作する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の動作周波数の高速化に伴い、相補関係を有するクロック（以下、相補クロックともいう）で動作する半導体装置が普及してきている。相補クロックを用いることで、高い周波数のクロックを伝送でき、更にノイズの影響を低減することができる。
【０００３】
特許文献１には、小振幅差動信号（ＬＶＤＳ:Low Voltage Differential Signal)方式を用いたデータ伝送において、ＬＶＤＳレシーバにおける信号ラインの異常を検出することが可能な受信装置に関する技術が開示されている。特許文献２には、差動信号の伝送線に異常が発生した場合に、リアルタイムで異常箇所を発見し、これによって伝送線の異常に起因するシステムダウンを早期に復旧させるための技術が開示されている。特許文献３には、平衡型の伝送路を用いた伝送システムにおいて、伝送路の断線を検出するための技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１３２４６号公報
【特許文献２】特開平７−２１０４１０号公報
【特許文献３】特開平１−２５８５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
背景技術で説明したように、半導体装置の中には相補クロックで動作するものがある。相補クロックで動作する半導体装置では、電源投入時に相補クロックが立ち上がらずに共に同一のレベルとなる場合がある。このような場合、半導体装置の動作が不安定になるという問題がある。
【０００６】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態にかかる半導体装置は、相補関係を有する第１および第２のクロックを受信して内部クロックを生成するクロックバッファ回路と、第１および第２のクロックが所定の時間、同一レベルであることを検知するクロック検知回路と、を備える。そして、クロックバッファ回路は第１の電源で動作し、クロック検知回路は第２の電源で動作するように構成されている。
【発明の効果】
【０００８】
前記一実施の形態によれば、電源投入時に安定した動作を実現できる半導体装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる半導体装置を示すブロック図である。
【図２】クロックバッファ回路の一例を示す回路図である。
【図３】クロック比較回路の一例を示す回路図である。
【図４】クロック比較回路の真理値表である。
【図５】フィルタ回路の一例を示す回路図である。
【図６】実施の形態１にかかる半導体装置の動作を説明するためのタイミングチャートである。
【図７】実施の形態１にかかる半導体装置の構成例を説明するためのブロック図である。
【図８】実施の形態１にかかる半導体装置をメモリ装置に適用した場合の一例を示すブロック図である。
【図９】実施の形態１にかかる半導体装置をメモリ装置に適用した場合の一例を示すブロック図である。
【図１０】比較例にかかるメモリ装置を示すブロック図である。
【図１１】比較例にかかるメモリ装置の動作を説明するためのタイミングチャートである。
【図１２】比較例にかかるメモリ装置の動作を説明するためのタイミングチャートである。
【図１３】実施の形態２にかかる半導体装置を示すブロック図である。
【図１４】クロックバッファ回路およびレベルシフト回路の一例を示す回路図である。
【図１５】実施の形態３にかかる半導体装置を示すブロック図である。
【図１６】実施の形態３にかかる半導体装置をメモリ装置に適用した場合の一例を示すブロック図である。
【図１７】実施の形態３にかかる半導体装置の動作を説明するためのタイミングチャートである。
【図１８】実施の形態４にかかる半導体装置を示すブロック図である。
【図１９】実施の形態４にかかる半導体装置をメモリ装置に適用した場合の一例を示すブロック図である。
【発明を実施するための形態】
【００１０】
＜実施の形態１＞
以下、図面を参照して実施の形態１について説明する。
図１は、本実施の形態にかかる半導体装置を示すブロック図である。図１に示すように、本実施の形態にかかる半導体装置１は、クロックバッファ回路１１と、クロック検知回路１２と、を備える。クロック検知回路１２は、クロック比較回路１３およびフィルタ回路１４を備える。クロックバッファ回路１１は入出力用電源ＶＤＤＱ（第１の電源）で動作し、クロック検知回路１２は内部電源ＶＤＤ（第２の電源）で動作する。
【００１１】
クロックバッファ回路１１は、相補関係を有するクロックＣＫ、ＣＫ＃（第１および第２のクロック）を受信して内部クロックＣＬＫ_１を生成する。図２は、クロックバッファ回路１１の一例を示す回路図である。図２に示すように、クロックバッファ回路１１は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、およびインバータＩＮＶ１を備える。
【００１２】
ＰＭＯＳトランジスタＭＰ１のソースは電源ＶＤＤＱに接続され、ゲートおよびドレインはノードＡに接続されている。ＰＭＯＳトランジスタＭＰ２のソースは電源ＶＤＤＱに接続され、ゲートはノードＡに接続され、ドレインはノードＢに接続されている。ＮＭＯＳトランジスタＭＮ１のドレインはノードＡに接続され、ゲートにはクロックＣＫ＃が供給される。ＮＭＯＳトランジスタＭＮ１のソースは、低位側の電源（例えば、接地電位）に接続されている。ＮＭＯＳトランジスタＭＮ２のドレインはノードＢに接続され、ゲートにはクロックＣＫが供給され、ソースは低位側の電源（接地電位）に接続されている。インバータＩＮＶ１には、電源ＶＤＤＱが供給される。また、インバータＩＮＶ１の入力はノードＢに接続されている。
【００１３】
例えば、クロックバッファ回路１１に相補クロックＣＫ＃、ＣＫとして、ハイレベルのクロックＣＫ＃とロウレベルのクロックＣＫとが供給された場合、ＮＭＯＳトランジスタＭＮ１はオン状態、ＮＭＯＳトランジスタＭＮ２はオフ状態となる。ＮＭＯＳトランジスタＭＮ１がオン状態となると、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートが接地されロウレベルとなる。これによりＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン状態となる。そして、ＰＭＯＳトランジスタＭＰ２がオン状態、ＮＭＯＳトランジスタＭＮ２がオフ状態であるので、ノードＢがハイレベルとなる。よって、インバータＩＮＶ１はロウレベルの信号を内部クロックＣＬＫ_１として出力する。
【００１４】
逆に、クロックバッファ回路１１に相補クロックＣＫ＃、ＣＫとして、ロウレベルのクロックＣＫ＃とハイレベルのクロックＣＫとが供給された場合、ＮＭＯＳトランジスタＭＮ１はオフ状態、ＮＭＯＳトランジスタＭＮ２はオン状態となる。ＮＭＯＳトランジスタＭＮ１がオフ状態となると、ＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートがハイレベルとなる。これによりＰＭＯＳトランジスタＭＰ１、ＭＰ２がオフ状態となる。そして、ＰＭＯＳトランジスタＭＰ２がオフ状態であり、またＮＭＯＳトランジスタＭＮ２がオン状態であるので、ノードＢは接地電位（ロウレベル）となる。よって、インバータＩＮＶ１はハイレベルの信号を内部クロックＣＬＫ_１として出力する。
【００１５】
また、相補クロックＣＫ＃、ＣＫが共にロウレベルである場合は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２が共にオフ状態となり、ノードＢが不定状態（中間レベル）となる。このため、インバータＩＮＶ１の入力が不安定となり、インバータＩＮＶ１からは不規則に変化する内部クロックＣＬＫ_１が出力される。
【００１６】
また、相補クロックＣＫ＃、ＣＫが共にハイレベルである場合は、ＮＭＯＳトランジスタＭＮ１がオン状態となる。これにより、ノードＡがロウレベルとなり、ＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン状態となる。しかし、相補クロックＣＫ＃、ＣＫが共にハイレベルである場合は、ＮＭＯＳトランジスタＭＮ２もオン状態となるので、不定状態（中間レベル）となる。このため、インバータＩＮＶ１の入力が不安定となり、インバータＩＮＶ１からは不規則に変化する内部クロックＣＬＫ_１が出力される。
【００１７】
クロック検知回路１２は、相補クロックＣＫ＃、ＣＫが所定の時間、同一レベルであることを検知する回路である。クロック検知回路１２は、相補クロックＣＫ＃、ＣＫを比較するクロック比較回路１３と、クロック比較回路１３の出力ＯＵＴ_Ｃが所定の時間変化しないことを検知するフィルタ回路１４と、を備える。
【００１８】
図３は、クロック比較回路１３の一例を示す回路図である。図３に示すように、クロック比較回路１３は、基準電位生成回路２１、ＣＫ＃検出回路２２、およびＣＫ検出回路２３を備える。基準電位生成回路２１は、電源ＶＤＤと接地電位との間に直列に接続された抵抗Ｒ１１、Ｒ１２を備える。抵抗Ｒ１１と抵抗Ｒ１２とが接続されているノードには、抵抗Ｒ１１と抵抗Ｒ１２とで抵抗分割された電圧ＶＲＱが出力される。例えば、抵抗Ｒ１１、Ｒ１２の設定値は、ＶＲＱ＝１／２×ＶＤＤＱとなるように設定することが好ましい。基準電位生成回路２１で生成された電圧ＶＲＱは、ＣＫ＃検出回路２２およびＣＫ検出回路２３に供給される。
【００１９】
ＣＫ＃検出回路２２は、クロックＣＫ＃を検出するための回路である。ＣＫ＃検出回路２２は、基準電位生成回路２１で生成された電圧ＶＲＱとクロックＣＫ＃の電圧とを比較し、クロックＣＫ＃の電圧が電圧ＶＲＱよりも低い場合は、ＣＫ＃検出回路２２の出力ＯＵＴ_Ａとしてロウレベルの信号を出力する。一方、クロックＣＫ＃の電圧が電圧ＶＲＱよりも高い場合は、出力ＯＵＴ_Ａとしてハイレベルの信号を出力する。
【００２０】
ＣＫ＃検出回路２２は、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２、およびインバータＩＮＶ１１を備える。ＰＭＯＳトランジスタＭＰ１１のソースは電源ＶＤＤに接続され、ゲートおよびドレインはノードＣに接続されている。ＰＭＯＳトランジスタＭＰ１２のソースは電源ＶＤＤに接続され、ゲートはノードＣに接続され、ドレインはノードＤに接続されている。ＮＭＯＳトランジスタＭＮ１１のドレインはノードＣに接続され、ゲートには基準電位生成回路２１で生成された電圧ＶＲＱが供給され、ソースは接地されている。ＮＭＯＳトランジスタＭＮ１２のドレインはノードＤに接続され、ゲートにはクロックＣＫ＃が供給され、ソースは接地されている。インバータＩＮＶ１１には電源ＶＤＤが供給される。また、インバータＩＮＶ１１の入力はノードＤに接続されている。
【００２１】
ＮＭＯＳトランジスタＭＮ１１のゲートには電圧ＶＲＱが供給されている。よって、ＮＭＯＳトランジスタＭＮ１１は、電圧ＶＲＱに応じたレベルでオン状態となっている。つまり、ＮＭＯＳトランジスタＭＮ１１は、電圧ＶＲＱに応じた量の電流をノードＣから接地電源に流している。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２は、ノードＣの電位に応じたレベルでオン状態となる。すなわち、ＮＭＯＳトランジスタＭＮ１１に流れる電流量に応じたレベルでオン状態となる。ＰＭＯＳトランジスタＭＰ１２は、ノードＤに電流を供給する。換言すると、ＰＭＯＳトランジスタＭＰ１２は、電圧ＶＲＱに応じた電流をノードＤに供給する。
【００２２】
ＮＭＯＳトランジスタＭＮ１２は、クロックＣＫ＃の電圧レベルの程度に応じてオン状態またはオフ状態となる。クロックＣＫ＃の電圧が電圧ＶＲＱよりも低い場合は、ＮＭＯＳトランジスタＭＮ１２に流れる電流量がＰＭＯＳトランジスタＭＰ１２に流れる電流量よりも少なくなるので、ノードＤがハイレベルとなる。この場合は、インバータＩＮＶ１１の出力ＯＵＴ_Ａとしてロウレベルの信号が出力される。また、クロックＣＫ＃の電圧が電圧ＶＲＱよりも高い場合は、ＮＭＯＳトランジスタＭＮ１２に流れる電流量がＰＭＯＳトランジスタＭＰ１２に流れる電流量よりも多くなるので、ノードＤがロウレベルとなる。この場合は、インバータＩＮＶ１１の出力ＯＵＴ_Ａとしてハイレベルの信号が出力される。
【００２３】
図４は、クロック比較回路１３の真理値表である。図４に示すように、クロックＣＫ＃がロウレベルである場合（ここでは、電圧ＶＲＱよりも低い場合にロウレベルとしている）、ノードＤはハイレベルとなり、出力ＯＵＴ_Ａはロウレベルとなる。また、クロックＣＫ＃がハイレベルである場合（ここでは、電圧ＶＲＱよりも高い場合にハイレベルとしている）、ノードＤはロウレベルとなり、出力ＯＵＴ_Ａはハイレベルとなる。
【００２４】
ＣＫ検出回路２３は、クロックＣＫを検出するための回路である。ＣＫ検出回路２３は、基準電位生成回路２１で生成された電圧ＶＲＱとクロックＣＫの電圧とを比較し、クロックＣＫの電圧が電圧ＶＲＱよりも低い場合は、ＣＫ検出回路２３の出力ＯＵＴ_Ｂとしてロウレベルの信号を出力する。一方、クロックＣＫの電圧が電圧ＶＲＱよりも高い場合は、出力ＯＵＴ_Ｂとしてハイレベルの信号を出力する。
【００２５】
ＣＫ検出回路２３は、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４、およびインバータＩＮＶ１２を備える。なお、ＣＫ検出回路２３の構成および動作は、ＣＫ＃検出回路２２の構成および動作と同様であるので、重複した説明は省略する。
【００２６】
ＣＫ＃検出回路２２の出力ＯＵＴ_ＡおよびＣＫ検出回路２３の出力ＯＵＴ_Ｂは、排他的論理和回路ＥＯＲ１１に供給される。排他的論理和回路ＥＯＲ１１は、出力ＯＵＴ_Ａおよび出力ＯＵＴ_Ｂの排他的論理和を演算し、演算結果をクロック比較回路１３の出力ＯＵＴ_Ｃとして出力する。また、排他的論理和回路ＥＯＲ１１には電源ＶＤＤが供給される。
【００２７】
図４に示すように、出力ＯＵＴ_Ａ（クロックＣＫ＃）および出力ＯＵＴ_Ｂ（クロックＣＫ）が共にロウレベルである場合、排他的論理和回路ＥＯＲ１１は、クロック比較回路１３の出力ＯＵＴ_Ｃとしてロウレベルの信号を出力する。出力ＯＵＴ_Ａ（クロックＣＫ＃）がロウレベルであり、出力ＯＵＴ_Ｂ（クロックＣＫ）がハイレベルである場合、排他的論理和回路ＥＯＲ１１は、クロック比較回路１３の出力ＯＵＴ_Ｃとしてハイレベルの信号を出力する。出力ＯＵＴ_Ａ（クロックＣＫ＃）がハイレベルであり、出力ＯＵＴ_Ｂ（クロックＣＫ）がロウレベルである場合、排他的論理和回路ＥＯＲ１１は、クロック比較回路１３の出力ＯＵＴ_Ｃとしてハイレベルの信号を出力する。出力ＯＵＴ_Ａ（クロックＣＫ＃）および出力ＯＵＴ_Ｂ（クロックＣＫ）が共にハイレベルである場合、排他的論理和回路ＥＯＲ１１は、クロック比較回路１３の出力ＯＵＴ_Ｃとしてロウレベルの信号を出力する。
【００２８】
すなわち、クロック比較回路１３は、クロックＣＫ＃とクロックＣＫとが同一レベルである場合、出力ＯＵＴ_Ｃとしてロウレベルの信号を出力する。また、クロックＣＫ＃のレベルとクロックＣＫのレベルとが異なる場合（つまり、相補クロックとなっている場合）、出力ＯＵＴ_Ｃとしてハイレベルの信号を出力する。
【００２９】
フィルタ回路１４は、クロック比較回路１３の出力ＯＵＴ_Ｃが所定の時間変化しないことを検知する回路である。図５は、フィルタ回路１４の一例を示す回路図である。図５に示すように、フィルタ回路１４は、遅延回路２５と論理和回路ＯＲ２１とを備える。遅延回路２５は、クロック比較回路１３の出力ＯＵＴ_Ｃを遅延し、遅延後の出力ＯＵＴ_Ｄを論理和回路ＯＲ２１に出力する。例えば、遅延回路２５は複数のインバータ回路ＩＮＶ２１〜ＩＮＶ２４が直列に接続された回路で構成することができる。インバータ回路ＩＮＶ２１〜ＩＮＶ２４には電源ＶＤＤが供給される。
【００３０】
論理和回路ＯＲ２１は、クロック比較回路１３の出力ＯＵＴ_Ｃと遅延回路２５の出力ＯＵＴ_Ｄとを入力し、これらの論理和を出力する。論理和回路ＯＲ２１には電源ＶＤＤが供給される。クロック比較回路１３の出力ＯＵＴ_Ｃがハイレベルからロウレベルに変化した直後は、論理和回路ＯＲ２１の一方に供給される出力ＯＵＴ_Ｃはロウレベルとなるが、論理和回路ＯＲ２１の他方に供給される、遅延回路２５からの出力ＯＵＴ_Ｄはハイレベルのままとなる。よって、論理和回路ＯＲ２１の出力ＯＵＴ_Ｅは、ハイレベルを保持する。その後、遅延回路２５で設定された遅延時間を過ぎると、出力ＯＵＴ_Ｄはハイレベルからロウレベルに遷移する。この場合は、論理和回路ＯＲ２１に供給される出力ＯＵＴ_Ｃおよび出力ＯＵＴ_Ｄがロウレベルとなるので、論理和回路ＯＲ２１は出力ＯＵＴ_Ｅとしてロウレベルの信号を出力する。
【００３１】
ここで、クロック比較回路１３の出力ＯＵＴ_Ｃがハイレベルからロウレベルに変化する場合とは、クロック比較回路１３において、クロックＣＫ＃とクロックＣＫとが同一レベルとなったことが検知された場合である。
【００３２】
また、図１に示すように、本実施の形態にかかる半導体装置１は、クロック検知回路１２の検知結果に応じて、クロックバッファ回路１１から出力された内部クロックＣＬＫ_１をマスクするクロックマスク回路１５を備える。クロック検知回路１２の出力ＯＵＴ_Ｅがハイレベルである場合、クロックＣＫとクロックＣＫ＃とが相補関係にあるので、クロックマスク回路１５はクロックバッファ回路１１で生成された内部クロックＣＬＫ_１を内部クロックＣＬＫ_２として出力する。
【００３３】
一方、クロック検知回路１２の出力ＯＵＴ_Ｅがロウレベルである場合、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであるので、クロックマスク回路１５はクロックバッファ回路１１で生成された内部クロックＣＬＫ_１をマスクする。この場合は、内部クロックＣＬＫ_２は出力されない。クロックマスク回路１５は例えば論理積回路で構成することができる。クロックマスク回路１５は、電源ＶＤＤで動作する。
【００３４】
次に、本実施の形態にかかる半導体装置の動作について、図６に示すタイミングチャートを用いて説明する。
タイミングｔ１において半導体装置に電源が投入されると、電源ＶＤＤと電源ＶＤＤＱとが上昇し始める。例えば、タイミングｔ１以降において、半導体装置に供給されるクロックＣＫとクロックＣＫ＃とが共にロウレベルである場合は、図２に示したクロックバッファ回路１１のＮＭＯＳトランジスタＭＮ１、ＭＮ２が共にオフ状態となる。このため、インバータＩＮＶ１の入力であるノードＢが不定状態（中間レベル）となり、インバータＩＮＶ１からは不規則に変化する内部クロックＣＬＫ_１が出力される。
【００３５】
また、半導体装置に供給されるクロックＣＫとクロックＣＫ＃とが共にロウレベルである場合、クロック比較回路１３から出力ＯＵＴ_Ｃとしてロウレベルの信号が出力される（図４参照）。また、フィルタ回路１４は、クロック比較回路１３の出力ＯＵＴ_Ｃが所定の時間変化しない場合、出力ＯＵＴ_Ｅとしてロウレベルの信号をクロックマスク回路１５に出力する。クロックマスク回路１５は、出力ＯＵＴ_Ｅがロウレベルであるので、クロックバッファ回路１１で生成された内部クロックＣＬＫ_１をマスクする。この場合は、図６に示すように、内部クロックＣＬＫ_２は出力されない。
【００３６】
その後、タイミングｔ２においてクロックＣＫが立ち上がると、つまり、クロックＣＫとクロックＣＫ＃とが相補クロックとなると、クロック比較回路１３から出力ＯＵＴ_Ｃとしてハイレベルの信号が出力される（図４参照）。また、フィルタ回路１４は、ハイレベルの信号を出力ＯＵＴ_Ｅとしてクロックマスク回路１５に出力する。そして、タイミングｔ３において、クロックマスク回路１５は、出力ＯＵＴ_Ｅがハイレベルであるので、クロックバッファ回路１１で生成された内部クロックＣＬＫ_１を内部クロックＣＬＫ_２として出力する。
【００３７】
図６に示すように、クロックＣＫ、ＣＫ＃が相補クロックとして正常に動作している場合であっても、クロックＣＫ、ＣＫ＃が遷移する期間にクロスポイント（符号２６、２７参照）が発生する。このようにクロスポイントが発生すると、クロック比較回路１３の出力ＯＵＴ_Ｃに短いロウレベルのパルスが発生する場合がある。上記で説明したフィルタ回路１４は、このような短いロウレベルのパルスを除去する目的で設けられている。
【００３８】
このように本実施の形態にかかる半導体装置では、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであることを、クロック検知回路１２を用いて検知している。そして、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルである場合、クロックバッファ回路１１で生成された内部クロックＣＬＫ_１をクロックマスク回路１５でマスクしている。
【００３９】
つまり、クロックＣＫ、ＣＫ＃が共にロウレベルである場合（または共にハイレベルである場合）、クロックバッファ回路１１から不規則に変化する内部クロックＣＬＫ_１が出力される。しかし本実施の形態にかかる半導体装置では、この内部クロックＣＬＫ_１をマスクしているので、内部クロックが供給される半導体装置の動作が不安定になることを抑制することができる。
【００４０】
また、本実施の形態にかかる半導体装置では、クロックバッファ回路１１は入出力用電源ＶＤＤＱで動作し、クロック検知回路１２は内部電源ＶＤＤで動作するように構成している。このように構成することで得られる効果について以下で詳細に説明する。
【００４１】
図７は、本実施の形態にかかる半導体装置の構成例を説明するためのブロック図である。図７に示すように、本実施の形態にかかる半導体装置は、入力段３１と、当該入力段３１の後段に配置されている内部回路３２と、当該内部回路３２の後段に配置されている出力段３３とを備える。そして、入力段３１および出力段３３は入出力用電源ＶＤＤＱで動作し、内部回路３２は内部電源ＶＤＤで動作するように構成されている。
【００４２】
入力段３１は、例えば、クロックＣＫ、ＣＫ＃を受信して内部クロックＣＬＫを生成するクロックバッファ回路、アドレスＡＤＤを受信して内部アドレスＡＤＤ_ＩＮを生成するアドレスバッファ回路を備える。更に、入力段３１は、コマンド信号ＣＯＭを受信して内部コマンド信号ＣＯＭ_０〜ＣＯＭ_２を生成するコマンドバッファ回路、データＤＡＴＡ_１を受信して入力データＤＡＴＡ_ＩＮを生成する入力データバッファ回路等を備える。
【００４３】
内部回路３２は、供給された内部クロックＣＬＫ、内部アドレスＡＤＤ_ＩＮ、内部コマンド信号ＣＯＭ_０〜ＣＯＭ_２、入力データＤＡＴＡ_ＩＮを用いて所定の処理を実行し、処理結果（例えば、出力データＤＡＴＡ_ＯＵＴ）を出力段３３に出力する。例えば、内部回路３２はロジック回路で構成されている。出力段３３は、例えば、出力データＤＡＴＡ_ＯＵＴを受信してデータ信号ＤＡＴＡ_２を生成する出力バッファ回路を備える。
【００４４】
このように、入力段３１および出力段３３は入出力用のバッファ回路を備え、また内部回路３２はロジック回路を構成するトランジスタを備える。よって、入力段３１および出力段３３と内部回路３２とは異なる電圧で駆動する場合がある。このため、入力段３１および出力段３３は電源ＶＤＤＱで動作するように構成し、内部回路３２は電源ＶＤＤで動作するように構成している。よって、半導体装置の電源投入時に電源ＶＤＤＱと電源ＶＤＤとを立ち上げた場合、電源ＶＤＤＱと電源ＶＤＤはそれぞれ異なる電源であるため、立ち上がりの速度が異なる場合がある。
【００４５】
また、例えば内部回路３２は、電源投入時の誤動作を防止するために、パワーオンリセット回路を備える。パワーオンリセット回路は、電源投入を検知して、電源ＶＤＤが正常に立ち上がっていない場合にはリセット信号を出力して、内部回路３２の誤動作を防止する回路である。
【００４６】
そして本実施の形態にかかる半導体装置は、クロックバッファ回路１１（入力段３１に対応）が入出力用電源ＶＤＤＱで動作し、クロック検知回路１２が内部電源ＶＤＤで動作するように構成されている。例えば、電源ＶＤＤが立ち上がっていない場合は、パワーオンリセット回路によって内部回路３２がリセット状態となる。よって、電源ＶＤＤの電圧が低いためにクロック検知回路１２が正常に機能しなくても、内部回路３２が誤動作することはない。なお、電源ＶＤＤが立ち上がっていない場合とは、電源ＶＤＤの電圧が低く、電源ＶＤＤが内部回路３２を動作させることができない場合である。
【００４７】
ここで、クロックバッファ回路１１（入力段３１）と同一の電源ＶＤＤＱでクロック検知回路１２が動作するように構成した場合は次のような問題が生じる。つまり、電源ＶＤＤが立ち上がった後に電源ＶＤＤＱが立ち上がる場合は、電源ＶＤＤが立ち上がった直後はクロック検知回路１２に正常な電源ＶＤＤＱが供給されないため、クロック検知回路１２が誤動作するおそれがある。一方、電源ＶＤＤが立ち上がっている状態では、内部回路３２が備えるパワーオンリセット回路は、内部回路３２が正常に動作すると判断している。このため、不適切な内部クロックＣＬＫが内部回路３２に供給された場合、クロック検知回路１２が正常に動作しないために内部クロックＣＬＫをマスクすることができず、内部回路３２が誤動作する場合がある。
【００４８】
以上で説明した理由から、本実施の形態にかかる半導体装置１では、クロックバッファ回路１１を動作させる電源ＶＤＤＱと異なる電源ＶＤＤでクロック検知回路１２を動作させるように構成している。
【００４９】
次に、本実施の形態にかかる半導体装置をメモリ装置に適用した場合について、図８、図９を用いて説明する。本実施の形態にかかる半導体装置をメモリ装置に適用する場合は、図８に示すメモリ装置４２に半導体装置１を設ける。また、ＡＳＩＣ４１（Application Specific Integrated Circuit）はメモリ装置４２にアクセス可能に構成されている。すなわち、ＡＳＩＣ４１は、メモリ装置４２に相補クロックＣＫ、ＣＫ＃、アドレスＡＤＤ、コマンド信号ＣＯＭ（チップ選択信号ＣＳ＃等）、およびデータＤＡＴＡ_１を出力する。また、ＡＳＩＣ４１は、メモリ装置４２から出力されたデータＤＡＴＡ_２を受信する。
【００５０】
図９にメモリ装置４２の詳細な構成を示す。図９に示すように、メモリ装置４２は、上記で説明したクロックバッファ回路１１、クロック検知回路１２、およびクロックマスク回路１５を備える。更にメモリ装置４２は、アドレスバッファ回路４３、コマンドバッファ回路４４、パワーオンリセット回路４５、メモリ４６、およびデータバッファ回路４７を備える。
【００５１】
メモリ装置４２には入出力用電源ＶＤＤＱと内部電源ＶＤＤとが供給される。クロックバッファ回路１１は入出力用電源ＶＤＤＱで動作し、クロック検知回路１２、クロックマスク回路１５、およびパワーオンリセット回路４５は内部電源ＶＤＤで動作する。また、アドレスバッファ回路４３、コマンドバッファ回路４４、およびデータバッファ回路４７については、各々のバッファ回路を構成する回路のうち入出力段に設けられている回路は入出力用電源ＶＤＤＱで動作し、それ以外の回路は内部電源ＶＤＤで動作する。
【００５２】
クロックバッファ回路１１、クロック検知回路１２、およびクロックマスク回路１５については、上記で説明したので重複した説明は省略する。クロックマスク回路１５から出力された内部クロックＣＬＫ_２は、アドレスバッファ回路４３、コマンドバッファ回路４４、およびデータバッファ回路４７のそれぞれに供給される。
【００５３】
アドレスバッファ回路４３は、ＡＳＩＣ４１から出力されたアドレスＡＤＤを受信して内部アドレスＡＤＤ_ＩＮを生成し、メモリ４６に出力する。コマンドバッファ回路４４は、ＡＳＩＣ４１から出力されたコマンド信号ＣＯＭを受信して内部コマンド信号ＣＯＭ_０〜ＣＯＭ_２を生成し、生成された内部コマンド信号ＣＯＭ_０〜ＣＯＭ_２をそれぞれ、アドレスバッファ回路４３、メモリ４６、およびデータバッファ回路４７に出力する。パワーオンリセット回路４５は、メモリ装置４２への電源投入を検知して、電源ＶＤＤが正常に立ち上がっていない場合はリセット信号Ｐｏｎを出力して、メモリ装置４２の誤動作を防止する回路である。ここで、リセット信号Ｐｏｎはメモリ装置４２内の各回路に供給される。
【００５４】
データバッファ回路４７は、ＡＳＩＣ４１から出力されたデータＤＡＴＡ_１を受信して入力データＤＡＴＡ_ＩＮを生成し、生成した入力データＤＡＴＡ_ＩＮをメモリ４６に出力する。また、メモリ４６から出力された出力データＤＡＴＡ_ＯＵＴを受信して出力データＤＡＴＡ_２を生成し、生成した出力データＤＡＴＡ_２をＡＳＩＣ４１に出力する。メモリ４６は、コマンドバッファ回路４４から出力されたコマンド信号（例えば、読み出し信号、書き込み信号）に応じて、内部アドレスＡＤＤ_ＩＮに対応するアドレスに格納されている出力データＤＡＴＡ_ＯＵＴを読み出し、また、内部アドレスＡＤＤ_ＩＮに対応するアドレスに入力データＤＡＴＡ_ＩＮを書き込む。
【００５５】
図９に示すメモリ装置４２においても、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであることを、クロック検知回路１２を用いて検知している。そして、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルである場合、クロックマスク回路１５は、クロックバッファ回路１１で生成された内部クロックＣＬＫ_１をマスクしている（図６参照）。よって、電源投入時にメモリ装置４２の動作が不安定になることを抑制することができる。
【００５６】
次に、本実施の形態にかかる半導体装置の比較例について説明する。図１０は、比較例にかかるメモリ装置１４２を示すブロック図である。図１０に示すメモリ装置１４２は、クロックバッファ回路１１、アドレスバッファ回路４３、コマンドバッファ回路４４、パワーオンリセット回路４５、メモリ４６、およびデータバッファ回路４７を備える。つまり、図１０に示すメモリ装置１４２は、図９に示したメモリ装置４２と比べて、クロック検知回路１２およびクロックマスク回路１５を備えていない点が異なる。これ以外は、図９に示したメモリ装置４２と同様であるので重複した説明は省略する。
【００５７】
図１１は、図１０に示すメモリ装置１４２（ＡＳＩＣ４１を含む）の動作を説明するためのタイミングチャートである。図１１は、電源投入時に奨励される動作を示している。タイミングｔ１１においてＡＳＩＣ４１およびメモリ装置１４２を起動すると、電源ＶＤＤ、電源ＶＤＤＱが立ち上がり始め、クロックＣＫ、ＣＫ＃、およびチップ選択信号ＣＳ＃が初期状態に遷移する。ここで、クロックＣＫ、ＣＫ＃、およびチップ選択信号ＣＳ＃は、ＡＳＩＣ４１から供給される。また、クロックＣＫ、ＣＫ＃は相補クロックであるので、例えばクロックＣＫをハイレベル、クロックＣＫ＃をロウレベルとする。
【００５８】
チップ選択信号ＣＳ＃は、電源投入時の誤動作を防止するために、メモリ装置１４２が非選択状態となるようにハイレベルとする。パワーオンリセット回路４５は、電源ＶＤＤが立ち上がっていないので、ロウレベルのリセット信号Ｐｏｎを出力する。これにより、メモリ装置１４２は初期化状態となる。その後、電源ＶＤＤが立ち上がると、タイミングｔ１２に、パワーオンリセット回路４５は、ハイレベルのリセット信号Ｐｏｎを出力する。これにより、メモリ装置１４２が動作可能な状態となる。
【００５９】
更に、タイミングｔ１３以降、クロックＣＫ、ＣＫ＃が相補クロックとして動作すると、クロックバッファ回路１１は、内部クロックＣＬＫ_１をメモリ装置１４２内の各々の回路に供給する。
【００６０】
一方、ＡＳＩＣ４１およびメモリ装置１４２を起動する際、図１１に示したように正常に起動できない場合もある。
【００６１】
図１２は、図１０に示すメモリ装置１４２（ＡＳＩＣ４１を含む）の動作を説明するためのタイミングチャートである。図１２では、電源投入時にクロックＣＫ、ＣＫ＃が正常に立ち上がらない場合の動作を示している。
【００６２】
タイミングｔ２１においてＡＳＩＣ４１およびメモリ装置１４２を起動すると、電源ＶＤＤ、電源ＶＤＤＱが立ち上がり始める。しかしこの場合は、タイミングｔ２３までクロックＣＫ、ＣＫ＃、およびチップ選択信号ＣＳ＃がロウレベルとなっている。つまり、ＡＳＩＣ４１が立ち上がらないために、クロックＣＫ、ＣＫ＃、およびチップ選択信号ＣＳ＃はロウレベルのままとなる。
【００６３】
このように、クロックＣＫとクロックＣＫ＃とが共にロウレベルである場合は、図２に示したクロックバッファ回路１１のＮＭＯＳトランジスタＭＮ１、ＭＮ２が共にオフ状態となる。このため、インバータＩＮＶ１の入力であるノードＢが不定状態（中間レベル）となり、インバータＩＮＶ１からは不規則に変化する内部クロックＣＬＫ_１が出力される。
【００６４】
パワーオンリセット回路４５は、電源ＶＤＤが立ち上がっていないので、ロウレベルのリセット信号Ｐｏｎを出力する。これにより、メモリ装置１４２は初期化状態となる。その後、電源ＶＤＤが立ち上がると、タイミングｔ２２に、パワーオンリセット回路４５は、ハイレベルのリセット信号Ｐｏｎを出力する。これにより、メモリ装置１４２が動作可能な状態となる。しかし、タイミングｔ２２では、クロックＣＫ、ＣＫ＃が共にロウレベルであるので、メモリ装置１４２内部の回路には不規則に変化する内部クロックＣＬＫ_１が供給される。また、チップ選択信号ＣＳ＃はロウレベルであるので、メモリ装置１４２は外部からコマンド信号を受け入れる状態となっており、予期しない動作状態に遷移するおそれがある。
【００６５】
そして、タイミングｔ２３以降、クロックＣＫ、ＣＫ＃が相補クロックとして動作すると、クロックバッファ回路１１は正常な内部クロックＣＬＫ_１を生成し、メモリ装置１４２は正常な内部クロックＣＬＫ_１で動作をするようになる。
【００６６】
このように、メモリ装置１４２の電源投入時に、メモリ装置１４２に適切なクロックＣＫ、ＣＫ＃が供給されないと、メモリ装置の動作が不安定になるおそれがある。具体的には、リセット信号Ｐｏｎがハイレベルになるタイミングｔ２２から相補クロックが供給され始めるタイミングｔ２３までの間に、メモリ装置の動作が不安定になる。
【００６７】
そこで本実施の形態にかかる半導体装置では、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであることを、クロック検知回路１２を用いて検知している。そして、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルである場合、クロックバッファ回路１１で生成された内部クロックＣＬＫ_１をクロックマスク回路１５でマスクしている。
【００６８】
つまり、クロックＣＫ、ＣＫ＃が共にロウレベルである場合（または共にハイレベルである場合）、クロックバッファ回路１１から不規則に変化する内部クロックＣＬＫ_１が出力される。そこで本実施の形態にかかる半導体装置では、この内部クロックＣＬＫ_１をクロックマスク回路１５を用いてマスクしている。よって、内部クロックが供給される半導体装置の動作が不安定になることを抑制することができる。
【００６９】
＜実施の形態２＞
次に、実施の形態２について説明する。図１３は、実施の形態２にかかる半導体装置を示すブロック図である。図１３に示すように、本実施の形態にかかる半導体装置２では、クロックバッファ回路１１の後にレベルシフト回路５１を設けている点が、実施の形態１にかかる半導体装置１と異なる。これ以外は実施の形態１で説明した半導体装置１と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
【００７０】
レベルシフト回路５１は、クロックバッファ回路１１で生成された内部クロックＣＬＫ_１のレベルをシフトするための回路である。つまり、入出力用電源ＶＤＤＱの電圧と内部電源ＶＤＤの電圧とが異なる場合、レベルシフト回路５１は、クロックバッファ回路１１から出力された内部クロックＣＬＫ_１のレベルを内部電源ＶＤＤの電圧に対応するようにシフトする。ここで、レベルシフト回路５１は内部電源ＶＤＤで動作する。
【００７１】
図１４は、クロックバッファ回路１１およびレベルシフト回路５１の一例を示す回路図である。図１４に示すクロックバッファ回路１１は、図２で説明したクロックバッファ回路１１と同様であるので、重複した説明は省略する。
【００７２】
レベルシフト回路５１は、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、およびインバータＩＮＶ２１を備える。ＰＭＯＳトランジスタＭＰ２１のソースは電源ＶＤＤに接続され、ゲートはノードＱに接続され、ドレインはノードＰに接続されている。ＰＭＯＳトランジスタＭＰ２２のソースは電源ＶＤＤに接続され、ゲートはノードＰに接続され、ドレインはノードＱに接続されている。ＮＭＯＳトランジスタＭＮ２１のドレインはノードＰに接続され、ゲートには内部クロックＣＬＫ_１が供給される。ＮＭＯＳトランジスタＭＮ２１のソースは接地されている。インバータＩＮＶ２１は内部クロックＣＬＫ_１を入力し、内部クロックＣＬＫ_１を反転した信号をＮＭＯＳトランジスタＭＮ２２のゲートに出力する。ＮＭＯＳトランジスタＭＮ２２のドレインはノードＱに接続され、ソースは接地されている。レベルシフト後の内部クロックＣＬＫ_１'は、ノードＱから出力される。
【００７３】
内部クロックＣＬＫ_１がハイレベルである場合、ＮＭＯＳトランジスタＭＮ２１はオン状態となり、ノードＰがロウレベルとなる。また、ＮＭＯＳトランジスタＭＮ２２はオフ状態となる。ノードＰがロウレベルになると、ＰＭＯＳトランジスタＭＰ２２はオン状態となる。このとき、ＮＭＯＳトランジスタＭＮ２２がオフ状態であるので、ノードＱはハイレベルになる。また、ノードＱがハイレベルであるので、ＰＭＯＳトランジスタＭＰ２１はオフ状態となる。よって、ノードＱから電源ＶＤＤの電圧に対応したハイレベルの信号が出力される。
【００７４】
一方、内部クロックＣＬＫ_１がロウレベルである場合、ＮＭＯＳトランジスタＭＮ２１はオフ状態となる。また、ＮＭＯＳトランジスタＭＮ２２はオン状態となる。よって、ノードＱはロウレベルになる。ノードＱがロウレベルになると、ＰＭＯＳトランジスタＭＰ２１はオン状態となる。このとき、ＮＭＯＳトランジスタＭＮ２１がオフ状態であるので、ノードＰはハイレベルになる。また、ノードＰがハイレベルであるので、ＰＭＯＳトランジスタＭＰ２２はオフ状態となる。よって、ノードＱからロウレベル（接地電位）の信号が出力される。
【００７５】
このように、本実施の形態にかかる半導体装置２では、クロックバッファ回路１１の後にレベルシフト回路５１を設けているので、入出力用電源ＶＤＤＱの電圧と内部電源ＶＤＤの電圧とが異なる場合であっても、内部クロックのレベルを内部電源ＶＤＤの電圧に合わせることができる。
【００７６】
＜実施の形態３＞
次に、実施の形態３について説明する。図１５は、実施の形態３にかかる半導体装置を示すブロック図である。図１５に示すように、本実施の形態にかかる半導体装置３では、クロック検知回路１２の検知結果に応じてパワーオンリセット回路４５から出力されたリセット信号Ｐｏｎをマスクしている点が、実施の形態１にかかる半導体装置１と異なる。これ以外は実施の形態１で説明した半導体装置１と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
【００７７】
図１５に示すように、本実施の形態にかかる半導体装置３は、クロックバッファ回路１１と、クロック検知回路１２と、パワーオンリセット回路４５と、リセット信号マスク回路６１とを備える。クロック検知回路１２は、クロック比較回路１３およびフィルタ回路１４を備える。クロックバッファ回路１１は入出力用電源ＶＤＤＱ（第１の電源）で動作し、クロック検知回路１２、パワーオンリセット回路４５、およびリセット信号マスク回路６１は内部電源ＶＤＤ（第２の電源）で動作する。なお、クロックバッファ回路１１およびクロック検知回路１２の構成および動作は、実施の形態１で説明した場合と同様であるので重複した説明を省略する。
【００７８】
パワーオンリセット回路４５は、半導体装置３への電源投入を検知して、電源ＶＤＤが正常に立ち上がっていない場合はリセット信号Ｐｏｎを出力して、半導体装置３の誤動作を防止する回路である。例えば、パワーオンリセット回路４５は、電源ＶＤＤが正常に立ち上がっていない場合はロウレベルのリセット信号Ｐｏｎを出力する。一方、電源ＶＤＤが正常に立ち上がったと判断した場合はハイレベルのリセット信号Ｐｏｎを出力する。リセット信号マスク回路６１は、クロック検知回路１２の検知結果（出力ＯＵＴ_Ｅ）に応じて、パワーオンリセット回路４５から出力されたリセット信号Ｐｏｎをマスクする。リセット信号マスク回路６１は例えば論理積回路で構成することができる。
【００７９】
例えば、クロック検知回路１２の出力ＯＵＴ_Ｅがハイレベルである場合、クロックＣＫとクロックＣＫ＃とが相補関係にあり、半導体装置３は正常に動作することができる。よって、リセット信号マスク回路６１は、パワーオンリセット回路４５から出力されたリセット信号Ｐｏｎをマスクすることなく、リセット信号Ｐｏｎ_２として出力する。
【００８０】
一方、クロック検知回路１２の出力ＯＵＴ_Ｅがロウレベルである場合、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであるので、半導体装置３が正常に動作することができない。よって、リセット信号マスク回路６１は、パワーオンリセット回路４５から出力されたリセット信号Ｐｏｎをマスクする。つまり、パワーオンリセット回路４５からの出力によらずに、常にロウレベルの信号をリセット信号Ｐｏｎ_２として出力して半導体装置（内部回路）をリセット状態とする。
【００８１】
換言すると、電源ＶＤＤが正常に立ち上がったとパワーオンリセット回路４５が判断した場合であっても、クロック検知回路１２の出力ＯＵＴ_Ｅがロウレベルである場合は、クロック検知回路１２の検知結果が優先されて、リセット信号Ｐｏｎ_２としてロウレベルの信号が出力される。よって、電源投入時に半導体装置の動作が不安定になることを抑制することができる。
【００８２】
次に、本実施の形態にかかる半導体装置３をメモリ装置に適用した場合について、図１６を用いて説明する。図１６に示すように、メモリ装置４２'は、クロック検知回路１２、パワーオンリセット回路４５、およびリセット信号マスク回路６１を備える。更にメモリ装置４２'は、クロックバッファ回路１１、アドレスバッファ回路４３、コマンドバッファ回路４４、メモリ４６、およびデータバッファ回路４７を備える。クロックバッファ回路１１は、生成した内部クロックＣＬＫ_１をアドレスバッファ回路４３、コマンドバッファ回路４４、メモリ４６、およびデータバッファ回路４７に供給している。
【００８３】
本実施の形態では、メモリ装置４２'が備えるリセット信号マスク回路６１が、クロック検知回路１２の出力ＯＵＴ_Ｅに応じて、パワーオンリセット回路４５から出力されたリセット信号Ｐｏｎをマスクするように構成している。なお、これ以外については、実施の形態１で説明したメモリ装置４２（図９参照）と同様であるので、重複した説明は省略する。
【００８４】
図１７は、図１６に示すメモリ装置４２'の動作を説明するためのタイミングチャートである。図１７では、電源投入時にクロックＣＫ、ＣＫ＃が正常に立ち上がらない場合の動作を示している。
【００８５】
タイミングｔ３１においてＡＳＩＣ４１（実施の形態１の図８参照）およびメモリ装置４２'を起動すると、電源ＶＤＤ、電源ＶＤＤＱが立ち上がり始める。しかしこの場合は、タイミングｔ３３までクロックＣＫ、ＣＫ＃、およびチップ選択信号ＣＳ＃がロウレベルとなっている。つまり、ＡＳＩＣ４１が立ち上がらないために、クロックＣＫ、ＣＫ＃、およびチップ選択信号ＣＳ＃はロウレベルのままとなる。
【００８６】
このように、クロックＣＫとクロックＣＫ＃とが共にロウレベルである場合は、図２に示したクロックバッファ回路１１のＮＭＯＳトランジスタＭＮ１、ＭＮ２が共にオフ状態となる。このため、インバータＩＮＶ１の入力であるノードＢが不定状態（中間レベル）となり、インバータＩＮＶ１からは不規則に変化する内部クロックＣＬＫ_１が出力される。
【００８７】
パワーオンリセット回路４５は、電源ＶＤＤが立ち上がっていないので、ロウレベルのリセット信号Ｐｏｎを出力する。これにより、メモリ装置４２'は初期化状態となる。その後、電源ＶＤＤが立ち上がると、タイミングｔ３２に、パワーオンリセット回路４５は、ハイレベルのリセット信号Ｐｏｎ（破線で示す）を出力する。しかし、クロック検知回路１２は、クロックＣＫ、ＣＫ＃がロウレベルのままであるので、出力ＯＵＴ_Ｅとしてロウレベルの信号を出力している。よって、リセット信号マスク回路６１は、パワーオンリセット回路４５から出力されたハイレベルのリセット信号Ｐｏｎをマスクし、リセット信号Ｐｏｎ_２としてロウレベルの信号を出力する。よって、メモリ装置４２'は初期化状態を維持するので、メモリ装置４２'の誤動作を抑制することができる。
【００８８】
その後、タイミングｔ３３においてクロックＣＫが立ち上がると、つまり、クロックＣＫとクロックＣＫ＃とが相補クロックとなると、クロック比較回路１３から出力ＯＵＴ_Ｃとしてハイレベルの信号が出力される（図４参照）。また、フィルタ回路１４は、出力ＯＵＴ_Ｅとしてハイレベルの信号をリセット信号マスク回路６１に出力する（タイミングｔ３４）。リセット信号マスク回路６１は、出力ＯＵＴ_Ｅがハイレベルであるので、パワーオンリセット回路４５から出力されたリセット信号Ｐｏｎをリセット信号Ｐｏｎ_２として出力する。これにより、メモリ装置４２'が動作可能な状態となる。
【００８９】
このように本実施の形態にかかる半導体装置では、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであることを、クロック検知回路１２を用いて検知している。そして、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルである場合、リセット信号マスク回路６１がパワーオンリセット回路４５から出力されたリセット信号Ｐｏｎをマスクしている。
【００９０】
つまり、クロックＣＫ、ＣＫ＃が共にロウレベルである場合（または共にハイレベルである場合）、クロックバッファ回路１１から不規則に変化する内部クロックＣＬＫ_１が出力される。このため、半導体装置の動作が不安定になる。しかし本実施の形態にかかる半導体装置では、パワーオンリセット回路４５から正常を示すハイレベルのリセット信号Ｐｏｎが出力された場合であっても、当該リセット信号Ｐｏｎをマスクして、半導体装置が初期化状態を維持するようにしている。よって、電源投入時に半導体装置の動作が不安定になることを抑制することができる。
【００９１】
＜実施の形態４＞
次に、実施の形態４について説明する。図１８は、実施の形態４にかかる半導体装置を示すブロック図である。図１８に示すように、本実施の形態にかかる半導体装置４では、クロック検知回路１２の検知結果に応じてコマンドバッファ回路４４から出力されたコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂ（ｎは正の整数）をマスクしている点が、実施の形態１にかかる半導体装置１と異なる。これ以外は実施の形態１で説明した半導体装置１と同様であるので、同一の構成要素には同一の符号を付し、重複した説明は省略する。
【００９２】
図１８に示すように、本実施の形態にかかる半導体装置４は、クロックバッファ回路１１と、クロック検知回路１２と、コマンドバッファ回路４４と、コマンド信号マスク回路７１とを備える。クロック検知回路１２は、クロック比較回路１３およびフィルタ回路１４を備える。クロックバッファ回路１１は入出力用電源ＶＤＤＱ（第１の電源）で動作し、クロック検知回路１２、コマンドバッファ回路４４、およびコマンド信号マスク回路７１は内部電源ＶＤＤ（第２の電源）で動作する。なお、クロックバッファ回路１１およびクロック検知回路１２の構成および動作は、実施の形態１で説明した場合と同様であるので重複した説明を省略する。
【００９３】
コマンドバッファ回路４４は、半導体装置４の各回路にコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂを出力する。コマンド信号マスク回路７１は、クロック検知回路１２の出力ＯＵＴ_Ｅに応じてコマンドバッファ回路４４から出力されたコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクする。コマンド信号マスク回路７１は、例えば、一方にクロック検知回路１２の出力ＯＵＴ_Ｅが、他方にコマンドバッファ回路４４の出力が供給された論理積回路ＡＮＤ_０〜ＡＮＤ_ｎを用いて構成することができる。
【００９４】
例えば、クロック検知回路１２の出力ＯＵＴ_Ｅがハイレベルである場合、クロックＣＫとクロックＣＫ＃とが相補関係にあり、半導体装置４は正常に動作することができる。よって、コマンド信号マスク回路７１は、コマンドバッファ回路４４から出力されたコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクすることなく、コマンド信号ＣＭＤ_０〜ＣＭＤ_ｎとして出力する。
【００９５】
一方、クロック検知回路１２の出力ＯＵＴ_Ｅがロウレベルである場合、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであるので、半導体装置４は正常に動作することができない。よって、コマンド信号マスク回路７１は、コマンドバッファ回路４４から出力されたコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクする。つまり、コマンド信号マスク回路７１でコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクすることで、半導体装置４の各回路にコマンド信号ＣＭＤ_０〜ＣＭＤ_ｎが供給されないようにすることができる。換言すると、コマンドが有効化されることを阻止することができ、半導体装置４が動作しないようにすることができる。よって、電源投入時に半導体装置の動作が不安定になることを抑制することができる。
【００９６】
次に、本実施の形態にかかる半導体装置４をメモリ装置に適用した場合について、図１９を用いて説明する。図１９に示すように、メモリ装置４２''は、クロック検知回路１２、コマンドバッファ回路４４、およびコマンド信号マスク回路７１を備える。更にメモリ装置４２''は、クロックバッファ回路１１、アドレスバッファ回路４３、パワーオンリセット回路４５、メモリ４６、およびデータバッファ回路４７を備える。クロックバッファ回路１１は、生成した内部クロックＣＬＫ_１をアドレスバッファ回路４３、コマンドバッファ回路４４、メモリ４６、およびデータバッファ回路４７に供給している。
【００９７】
本実施の形態では、メモリ装置４２''が備えるコマンド信号マスク回路７１が、クロック検知回路１２の出力ＯＵＴ_Ｅに応じて、コマンドバッファ回路４４から出力されたコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクするように構成している。つまり、コマンド信号マスク回路７１でコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクすることで、アドレスバッファ回路４３にコマンド信号ＣＭＤ_０が、メモリ４６にコマンド信号ＣＭＤ_１が、データバッファ回路４７にコマンド信号ＣＭＤ_２が供給されないようにすることができる。つまり、コマンドが有効化されることを阻止することができるので、半導体装置４が動作しないようにすることができる。なお、これ以外については、実施の形態１で説明したメモリ装置４２（図９参照）と同様であるので、重複した説明は省略する。
【００９８】
このように本実施の形態にかかる半導体装置では、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルであることを、クロック検知回路１２を用いて検知している。そして、クロックＣＫとクロックＣＫ＃とが所定の時間、同一レベルである場合、コマンド信号マスク回路７１がコマンド信号マスク回路７１でコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクしている。
【００９９】
つまり、クロックＣＫ、ＣＫ＃が共にロウレベルである場合（または共にハイレベルである場合）、クロックバッファ回路１１から不規則に変化する内部クロックＣＬＫ_１が出力される。このため、半導体装置の動作が不安定になる。しかし本実施の形態にかかる半導体装置では、コマンド信号マスク回路７１でコマンド信号ＣＭＤ_０_Ｂ〜ＣＭＤ_ｎ_Ｂをマスクしているので、半導体装置が動作しないようにすることができる。よって、電源投入時に半導体装置の動作が不安定になることを抑制することができる。
【０１００】
なお、上記実施の形態２および実施の形態３、並びに上記実施の形態２および実施の形態４はそれぞれ適宜組み合わせてもよい。つまり、実施の形態３にかかる半導体装置３が備えるクロックバッファ回路１１の後にレベルシフト回路５１を設けてもよい。また、実施の形態４にかかる半導体装置４が備えるクロックバッファ回路１１の後にレベルシフト回路５１を設けてもよい。
【０１０１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１０２】
１、２、３、４ 半導体装置
１１  クロックバッファ回路
１２  クロック検知回路
１３  クロック比較回路
１４  フィルタ回路
１５  クロックマスク回路
２１  基準電位生成回路
２２  ＣＫ＃検出回路
２３  ＣＫ検出回路
２５  遅延回路
３１  入力段
３２  内部回路
３３  出力段
４１  ＡＳＩＣ
４２  メモリ装置
４３  アドレスバッファ回路
４４  コマンドバッファ回路
４５  パワーオンリセット回路
４６  メモリ
４７  データバッファ回路
５１  レベルシフト回路
６１  リセット信号マスク回路
７１  コマンド信号マスク回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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