(57)【要約】【課題】本発明は、電力消費を低減し、チップサイズを縮め、スイッチング速度を向上させたレベルシフトデバイスを提供するためのものである。【解決手段】低電圧レベルを有する入力信号を、高電圧レベルを有する出力信号に変換するレベルシフトデバイスは、ラッチ型レベルシフタ及び電圧生成部を含む。ラッチ型レベルシフタは、ラッチ構造をなす二つの上側プルアップｐチャンネルトランジスタと、二つの上側プルアップｐチャンネルトランジスタのゲート−ソース電圧ブレークダウンを防止するための二つの下側ｐチャンネルトランジスタとを含む。電圧生成部は二つの上側プルアップｐチャンネルトランジスタのゲート−ソース電圧ブレークダウンを防止するための電圧を生成して二つの下側ｐチャンネルトランジスタのゲート電極に提供する電圧生成部を含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１電圧レベルを有する入力信号を、第２電圧レベルを有する出力信号に変換するレベルシフトデバイスであって、
ラッチ構造をなす二つの上側プルアップｐチャンネルトランジスタと、
前記二つの上側プルアップｐチャンネルトランジスタのゲート−ソース電圧ブレークダウンを防止するための二つの下側ｐチャンネルトランジスタを含むラッチ型レベルシフタと、
前記二つの上側プルアップｐチャンネルトランジスタのゲート−ソース電圧ブレークダウンを防止するための電圧を生成して、前記二つの下側ｐチャンネルトランジスタのゲート電極に提供する電圧生成部と、を含み、
前記第２電圧レベルは前記第１電圧レベルより高いことを特徴とする、レベルシフトデバイス。
【請求項２】
プルアップｎチャンネルトランジスタを通じて、前記二つの上側プルアップｐチャンネルトランジスタの各々のプルアップ時間を短縮させるプルアップ時間短縮部を更に含むことを特徴とする、請求項１に記載のレベルシフトデバイス。
【請求項３】
前記二つの上側プルアップｐチャンネルトランジスタの一つのドレイン電極の信号をバッファして前記出力信号を出力する電圧出力部を更に含むことを特徴とする、請求項２に記載のレベルシフトデバイス。
【請求項４】
第１電圧レベルを有する入力信号を、第２電圧レベルを有する出力信号に変換するレベルシフトデバイスであって、
第１のｐチャンネルトランジスタと、
前記第１のｐチャンネルトランジスタのドレイン電極に接続されたゲート電極及び前記第１のｐチャンネルトランジスタのゲート電極に接続されたドレイン電極を有する第２のｐチャンネルトランジスタと、
第１のｐチャンネルトランジスタのドレイン電極に接続されたソース電極を有する第３のｐチャンネルトランジスタと、
第２のｐチャンネルトランジスタのドレイン電極に接続されたソース電極及び前記第３のｐチャンネルトランジスタのゲート電極に接続されたゲート電極を有する第４のｐチャンネルトランジスタと、
前記第３のｐチャンネルトランジスタのゲート電極に接続されたアノード電極を有する第１ツェナーダイオードと、を含み、
前記第２電圧レベルは前記第１電圧レベルより高いことを特徴とする、レベルシフトデバイス。
【請求項５】
前記第１のｐチャンネルトランジスタのソース電極に前記第２電圧レベルの第１駆動電圧が印加され、
前記第２のｐチャンネルトランジスタのソース電極に前記第１駆動電圧が印加され、
前記第１ツェナーダイオードのカソード電極に前記第１駆動電圧が印加されることを特徴とする、請求項４に記載のレベルシフトデバイス。
【請求項６】
前記第３のｐチャンネルトランジスタのドレイン電極が接続されたドレイン電極、前記入力信号の非反転信号が印加されるゲート電極及びグラウンドに接続されたソース電極を有する第１のｎチャンネルトランジスタと、
前記第４のｐチャンネルトランジスタのドレイン電極が接続されたドレイン電極、前記入力信号の反転信号が印加されるゲート電極及びグラウンドに接続されたソース電極を有する第２のｎチャンネルトランジスタと、
を更に含むことを特徴とする、請求項５に記載のレベルシフトデバイス。
【請求項７】
前記第１駆動電圧が印加されるドレイン電極及び前記第１のｐチャンネルトランジスタのドレイン電極に接続されたソース電極を有する第３のｎチャンネルトランジスタと、
前記第３のｎチャンネルトランジスタのゲート電極に接続されたアノード電極及び前記第１駆動電圧が印加されるカソード電極を有する第２ツェナーダイオードと、
前記第２ツェナーダイオードのアノード電極に接続された一端及び前記入力信号の反転信号が印加される他端を有する第１コンデンサと、を更に含むことを特徴とする、請求項６に記載のレベルシフトデバイス。
【請求項８】
前記第１駆動電圧が印加されるドレイン電極及び前記第２のｐチャンネルトランジスタのドレイン電極に接続されたソース電極を有する第４のｎチャンネルトランジスタと、
前記第４のｎチャンネルトランジスタのゲート電極に接続されたアノード電極及び前記第１駆動電圧が印加されるカソード電極を有する第３ツェナーダイオードと、
前記第３ツェナーダイオードのアノード電極に接続された一端及び前記入力信号の非反転信号が印加される他端を有する第２コンデンサと、を更に含むことを特徴とする、請求項７に記載のレベルシフトデバイス。
【請求項９】
前記第１駆動電圧が印加されるソース電極、前記第２のｐチャンネルトランジスタのドレイン電極に接続されたゲート電極及び前記出力信号を出力するドレイン電極を有する第５のｐチャンネルトランジスタと、
前記第５のｐチャンネルトランジスタのドレイン電極に接続されたドレイン電極、前記入力信号の非反転信号が印加されるゲート電極及びグラウンドに接続されたソース電極を有する第５のｎチャンネルトランジスタと、を更に含むことを特徴とする、請求項５乃至８のうち、いずれか一項に記載のレベルシフトデバイス。
【請求項１０】
前記第１ツェナーダイオードのアノード電極が接続された電流入力端及びグラウンドに接続された電流出力端を有する定電流源と、
第３コンデンサと、を更に含むことを特徴とする、請求項９に記載のレベルシフトデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧の入力信号を高電圧レベルの出力信号に変換させるレベルシフタと、このレベルシフタを含む絶縁ゲート両極性トランジスタ（Insulated Gate Bipolar Transistor；ＩＧＢＴ）のゲート駆動デバイスとに関するものである。
【背景技術】
【０００２】
一般に、ＩＧＢＴは、ゲート電圧が１３Ｖ以下に十分に大きくなければ素子の飽和電圧（ＶＣＥ＿SAT）が上昇するだけでなく、１０Ｖ以下に非常に低い場合にはＩＧＢＴが活性領域で動作して素子が過熱及び損傷することがある。したがって、これを防止するために、ＩＧＢＴを駆動するためのゲート駆動回路は、低電圧レベル（３．３Ｖ〜５．５Ｖ）の入力信号を高電圧レベル（１５Ｖ〜２０Ｖ）の出力信号に変換させるレベルシフタ部を備えて、１５Ｖ以上のゲート電圧でＩＧＢＴを駆動する。
【０００３】
従来、ゲート駆動回路に普遍的に使われるラッチ型レベルシフトデバイスは、静的電流及び上昇伝播遅延時間（rising propagation delay）の発生によって消費電力が増加するだけでなく、チップサイズが大きくなってチップ価格が高くなる問題があった。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態が達成しようとする技術的課題は、静的電流を発生させないことによって、電力消費を低減したレベルシフトデバイスを提供することにある。
【０００５】
本発明の更に他の実施形態が達成しようとする技術的課題は、チップサイズを小さくするレベルシフトデバイスを提供することにある。
【０００６】
また、本発明の更に他の実施形態が達成しようとする技術的課題は、Ｖｇｓブレークダウン現象を防止しながらも伝播遅延時間を短縮させて、スイッチング速度を向上させたレベルシフトデバイスを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に従って、第１電圧レベルを有する入力信号を、第２電圧レベルを有する出力信号に変換するレベルシフトデバイスは、ラッチ構造をなす二つの上側プルアップｐチャンネルトランジスタと、二つの上側プルアップｐチャンネルトランジスタのゲート−ソース電圧ブレークダウンを防止するための二つの下側ｐチャンネルトランジスタを含むラッチ型レベルシフタと、二つの上側プルアップｐチャンネルトランジスタのゲート−ソース電圧ブレークダウンを防止するための電圧を生成して二つの下側ｐチャンネルトランジスタのゲート電極に提供する電圧生成部と、を含み、第２電圧レベルは第１電圧レベルより高い。
【０００８】
本発明の更に他の実施形態に従って、第１電圧レベルを有する入力信号を第２電圧レベルを有する出力信号に変換するレベルシフトデバイスは、第１のｐチャンネルトランジスタ、第１のｐチャンネルトランジスタのドレイン電極に接続されたゲート電極及び第１のｐチャンネルトランジスタのゲート電極に接続されたドレイン電極を有する第２のｐチャンネルトランジスタと、第１のｐチャンネルトランジスタのドレイン電極に接続されたソース電極を有する第３のｐチャンネルトランジスタと、第２のｐチャンネルトランジスタのドレイン電極に接続されたソース電極及び第３のｐチャンネルトランジスタのゲート電極に接続されたゲート電極を有する第４のｐチャンネルトランジスタと、第３のｐチャンネルトランジスタのゲート電極に接続されたアノード電極を有する第１ツェナーダイオードとを含み、第２電圧レベルは第１電圧レベルより高い。
【発明の効果】
【０００９】
本発明の一実施形態に従うレベルシフトデバイスは、プルアップＰＭＯＳのＶｇｓブレークダウン現象を防止しながらも、電圧制御用ツェナーダイオードを通じて流れていた静的電流を除去して、不要な電力消費を減少させることができる。
【００１０】
また、本発明の実施形態に従うレベルシフトデバイスは、レベルシフトデバイスの伝播遅延時間を短縮させるために使われるプルアップ時間短縮用ＰＭＯＳをＮＭＯＳに取り替えてプルアップ時間短縮用スイッチング素子のサイズ及びブートストラップコンデンサのサイズを小さくすることができ、チップサイズに従う製作コストを減少させることができる。
【００１１】
また、本発明の実施形態に従うレベルシフトデバイスは、Ｖｇｓブレークダウン現象を防止しながらも伝播遅延時間を短縮させて、スイッチング速度を向上させることができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に従うレベルシフトデバイスの回路図である。
【図２】本発明の更に他の実施形態に従うレベルシフトデバイスの回路図である。
【図３】ローレベルの入力信号を受けた図２のレベルシフトデバイスの動作を示す図である。
【図４】ハイレベルの入力信号を受けた図２のレベルシフトデバイスの動作を示す図である。
【図５】本発明の更に他の実施形態に従うレベルシフトデバイスの回路図である。
【図６】図５のハイレベルの入力信号を受けたレベルシフトデバイスの動作を示す図である。
【図７】図５のローレベルの入力信号を受けたレベルシフトデバイスの動作を示す図である。
【図８】本発明の更に他の実施形態に従うレベルシフトデバイスの回路図である。
【発明を実施するための形態】
【００１３】
以降、本発明と関連した移動端末機に対して図面を参照してより詳細に説明する。以降の説明で使われる構成要素に対する接尾辞“モジュール”及び“部”は明細書作成の容易性だけを考慮して与えられ，又は混用されるものであって、それ自体として互いを区別する意味又は役割を有するものではない。
【００１４】
本明細書の全体において、ある部分が他の部分と“接続”されているとの記載は、“直接的に接続”されている場合だけでなく、その中間に他の素子を介して“電気的に接続”されている場合も含むものとする。
【００１５】
図１は、本発明の一実施形態に従うレベルシフトデバイスの回路図である。
【００１６】
図１に示すように、本発明の一実施形態に従うレベルシフトデバイス１００は、ＮＯＴゲート（Ｕ１）、ＮＯＴゲート（Ｕ２）、及びラッチ型レベルシフタ部１０を含む。ラッチ型レベルシフタ部１０は、下側スイッチ機能をする第１のＮＭＯＳ（ＮＭ１）及び第２のＮＭＯＳ（ＮＭ２）並びに上側スイッチ機能をする第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）を含む。
【００１７】
図１のレベルシフトデバイス１００は、中央処理ユニット（ＣＰＵ）などの制御部（図示せず）から低電圧の入力信号を受けてＩＧＢＴのゲートを駆動することに適合した高電圧スイッチング信号を出力する。
【００１８】
ＮＯＴゲート（Ｕ１）の入力端子には低電圧の入力信号が印加される。ＮＯＴゲート（Ｕ１）には低い駆動電圧（ＶＤＤＬ）が印加される。
【００１９】
ＮＯＴゲート（Ｕ２）の入力端子は、ＮＯＴゲート（Ｕ１）の出力端子と接続される。ＮＯＴゲート（Ｕ２）には低い駆動電圧（ＶＤＤＬ）が印加される。
【００２０】
第１のＮＭＯＳ（ＮＭ１）は、第１のＰＭＯＳ（ＰＭ１）のドレイン電極に接続されたドレイン電極、ＮＯＴゲート（Ｕ２）の出力端子に接続されたゲート電極、及びグラウンドに接続されたソース電極を含む。
【００２１】
第２のＮＭＯＳ（ＮＭ２）は、第２のＰＭＯＳ（ＰＭ２）のドレイン電極に接続されたドレイン電極、ＮＯＴゲート（Ｕ１）の出力端子に接続されたゲート電極、及びグラウンドに接続されたソース電極を含む。
【００２２】
第１のＰＭＯＳ（ＰＭ１）は、高い駆動電圧（ＶＤＤＨ）が印加されるソース電極、第２のＮＭＯＳ（ＮＭ２）のドレイン電極に接続されたゲート電極、及び第１のＮＭＯＳ（ＮＭ１）のドレイン電極に接続されたドレイン電極を含む。
【００２３】
第２のＰＭＯＳ（ＰＭ２）は、高い駆動電圧（ＶＤＤＨ）が印加されるソース電極、第１のＮＭＯＳ（ＮＭ１）のドレイン電極に接続されたゲート電極、及び第２のＮＭＯＳ（ＮＭ２）のドレイン電極に接続されたドレイン電極を含む。
【００２４】
図１のレベルシフト回路１００の動作は、次の通りである。
【００２５】
ＮＯＴゲート（Ｕ１）は低電圧の入力信号を反転して低電圧の反転された入力信号を生成する。ＮＯＴゲート（Ｕ２）は、ＮＯＴゲート（Ｕ１）によって生成された低電圧の反転された入力信号を再反転して低電圧の再反転された入力信号を生成する。
【００２６】
‘Ｈｉｇｈ’状態の入力信号（ＶＩＮ）がレベルシフトデバイス１００に入力された場合、下側の第１のＮＭＯＳ（ＮＭ１）がターンオンされ、第２のＮＭＯＳ（ＮＭ２）はターンオフされて、第１のＮＭＯＳ（ＮＭ１）によってＯＵＴノードの状態が‘Ｈｉｇｈ’から‘Ｌｏｗ’へ遷移し、これによって上側の第２のＰＭＯＳ（ＰＭ２）がターンオンされて、ＯＵＴＢノードの状態も‘Ｌｏｗ’から‘Ｈｉｇｈ’へ遷移して、上側の第１のＰＭＯＳ（ＰＭ１）はターンオフされる。この際、ＯＵＴノード及びＯＵＴＢノードの状態が遷移する間、第１のＮＭＯＳ（ＮＭ１）と第１のＰＭＯＳ（ＰＭ１）との間に短絡回路電流が発生する。
【００２７】
反対に、‘Ｌｏｗ’状態の入力信号（ＶＩＮ）がレベルシフトデバイス１００に入力された場合、下側の第２のＮＭＯＳ（ＮＭ２）がターンオンされ、第１のＮＭＯＳ（ＮＭ１）はターンオフされて、第２のＮＭＯＳ（ＮＭ２）によってＯＵＴＢノードの状態が‘Ｈｉｇｈ’から‘Ｌｏｗ’へ遷移し、これによって上側の第１のＰＭＯＳ（ＰＭ１）がターンオンされて、ＯＵＴノードの状態も‘Ｌｏｗ’から‘Ｈｉｇｈ’へ遷移して、上側の第２のＰＭＯＳ（ＰＭ２）はターンオフされ、前記と同様にＯＵＴノードとＯＵＴＢノードの状態が遷移する間、第２のＮＭＯＳ（ＮＭ２）と第２のＰＭＯＳ（ＰＭ２）との間に短絡回路電流が発生する。
【００２８】
次に、図２乃至図４を参考して本発明の更に他の実施形態に従うレベルシフトデバイス２００を説明する。
【００２９】
図２は、本発明の更に他の実施形態に従うレベルシフトデバイスの回路図である。
【００３０】
図２に示すように、本発明の更に他の実施形態に従うレベルシフトデバイス２００は、回路の入力電圧を駆動電圧である高電圧レベルに変えるレベルシフタ部２０と、レベルシフタ部２０のプルアップＰＭＯＳのＶｇｓを一定の電圧値に制限してプルアップＰＭＯＳのＶｇｓブレークダウンを防止する電圧制御部２１−１、２１−２と、レベルシフタ部２０のプルアップＰＭＯＳのプルアップ時、プルアップ時間を短縮させるプルアップ時間短縮部２２−１、２２−２と、レベルシフタ部２０の出力電圧及び回路の入力電圧の入力を受けてバッファして出力する電圧出力部２３と、を含む。
【００３１】
図２のレベルシフトデバイス２００は、図１のラッチ型レベルシフト回路にレベルシフタ部２０のプルアップＰＭＯＳのＶｇｓを一定の電圧値に制限してプルアップＰＭＯＳのＶｇｓブレークダウンを防止する電圧制御部２１−１、２１−２と、レベルシフタ部２０のプルアップＰＭＯＳのプルアップ時、プルアップ時間を短縮させるプルアップ時間短縮部２２−１、２２−２とを追加して、図１のラッチ型レベルシフト回路の短所を一部改善した形態である。
【００３２】
次に、図３及び図４を参考して図２のレベルシフトデバイス２００の動作を説明する。
【００３３】
図３は、ローレベルの入力信号を受けた図２のレベルシフトデバイスの動作を示している。
【００３４】
‘Ｌｏｗ’状態の入力信号（ＶＩＮ）が入力された場合、下側の第１のＮＭＯＳ（ＮＭ１）がターンオンされ、第２のＮＭＯＳ（ＮＭ２）はターンオフされて、第１のＮＭＯＳ（ＮＭ１）によってＯＵＴノードの状態が‘Ｈｉｇｈ’から‘Ｌｏｗ’へ遷移し、これによって上側の第２のＰＭＯＳ（ＰＭ２）がターンオンされて、ＯＵＴＢノードの状態も‘Ｌｏｗ’から‘Ｈｉｇｈ’へ遷移して、上側の第１のＰＭＯＳ（ＰＭ１）はターンオフされる。この際、プルアップ時間短縮部２２−２はＯＵＴＢノードの電圧がＶＤＤＨに充電される時間を短縮し、電圧制御部２１−１はＯＵＴノード電圧を一定の電圧（ＶＤＤＨ−Ｖｚ）に制限する。しかしながら、電圧制御部２１−１の第１ツェナーダイオード（ＺＤ１）及び下側の第１のＮＭＯＳ（ＮＭ１）を通じて静的電流が流れることによって、不要な電力消費が発生する。
【００３５】
電圧出力部２３の上側第５のＰＭＯＳ（ＰＭ５）はターンオフされ、下側第３のＮＭＯＳ（ＮＭ３）はターンオンされて、ＶＯＵＴはＧＮＤ電圧を出力する。
【００３６】
図４は、ハイレベルの入力信号を受けた図２のレベルシフトデバイスの動作を示している。
【００３７】
‘Ｈｉｇｈ’状態の入力信号（ＶＩＮ）が入力された場合、下側の第２のＮＭＯＳ（ＮＭ２）がターンオンされ、第１のＮＭＯＳ（ＮＭ１）はターンオフされて、第２のＮＭＯＳ（ＮＭ２）によってＯＵＴノードの状態が‘Ｈｉｇｈ’から‘Ｌｏｗ’へ遷移し、これによって上側の第１のＰＭＯＳ（ＰＭ１）がターンオンされて、ＯＵＴノードの状態も‘Ｌｏｗ’から‘Ｈｉｇｈ’へ遷移して、上側の第２のＰＭＯＳ（ＰＭ２）はターンオフされる。この際、プルアップ時間短縮部２２−１はＯＵＴノードの電圧がＶＤＤＨに充電される時間を短縮し、電圧制御部２１−２はＯＵＴＢノードの電圧を一定の電圧（ＶＤＤＨ−Ｖｚ）に制限する。しかしながら、電圧制御部２１−２の第２ツェナーダイオード（ＺＤ２）と下側の第２のＮＭＯＳ（ＮＭ２）を通じて静的電流が流れることによって、不要な電力消費が発生する。
【００３８】
電圧出力部２３の上側第５のＰＭＯＳ（ＰＭ５）はターンオンされ、下側第３のＮＭＯＳ（ＮＭ３）はターンオフされて、ＶＯＵＴはＶＤＤＨ電圧を出力する。
【００３９】
しかしながら、図１乃至図４の実施形態に従うレベルシフトデバイスは相変らず以下のような問題を有している。
【００４０】
即ち、図１のラッチ型レベルシフト回路は、ノードＯＵＴ又はノードＯＵＴＢの状態遷移時間の間、短絡回路電流が発生する。したがって、ノードＯＵＴ又はノードＯＵＴＢの状態遷移時間が大きいほど消費電力も増加する。しかしながら、上記のようにトランジスタがラッチ構造からなる場合にはノードＯＵＴＢ（又は、ノードＯＵＴ）は、反対側ノードＯＵＴ（又は、ノードＯＵＴＢ）が‘Ｈｉｇｈ’状態から‘Ｌｏｗ’状態へ遷移した後に‘Ｌｏｗ’状態から‘Ｈｉｇｈ’状態へ遷移するため、ノードＯＵＴ又はノードＯＵＴＢが‘Ｌｏｗ’状態から‘Ｈｉｇｈ’状態への遷移にかかる伝播遅延時間が大きいという短所を有している。したがって、これによって、レベルシフタのスイッチング速度が減少し、電力消費も増加する問題点がある。また、製造業体から提供する高電圧用トランジスタのＶｇｓブレークダウン電圧は製造業体毎に異なるが、一般的に、小さくは１２Ｖ内外から、大きくは２０Ｖ内外であるため、ＶＤＤＨ電圧が数ボルト内外の小さな電圧の場合には問題にならないが、数十ボルト以上の高電圧の場合には、上側プルアップＰＭＯＳである第１のＰＭＯＳ（ＰＭ１）、第２のＰＭＯＳ（ＰＭ２）のＶｇｓ（ゲート−ソース電圧）ブレークダウン現象が発生して素子が破壊されることがある。
【００４１】
図２のレベルシフトデバイス２００は、ツェナーダイオード（Zener Diode）を用いて、第１のＮＭＯＳ（ＮＭ１）及び第２のＮＭＯＳ（ＮＭ２）のドレインの電圧を一定の値に制限して、第２のＰＭＯＳ（ＰＭ２）及び第１のＰＭＯＳ（ＰＭ１）のＶｇｓをＶｇｓブレークダウン電圧より小さくしてＶｇｓブレークダウン現象を防止したものであり、プルアップ時間短縮部２２−１、２２−２の第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）を用いて、伝播遅延時間を短縮させて、図１のラッチ型レベルシフトに回路に比べて短絡回路電流による電力消費を減少させた。しかしながら、図２のように、ツェナーダイオードを使用して電圧を制限する場合には、図３及び図４に示すように、ＯＵＴノード又はＯＵＴＢノードの状態遷移が終わった後、すなわちスイッチング動作が終わった後にもツェナーダイオードを通じて、静的電流が続けて流れるため、不要な電力消費が発生する。この際、発生した静的電流は電源電圧（ＶＤＤＨ）に比例して増加するため、電源電圧（ＶＤＤＨ）が上昇するにつれて、電力消費はより大きくなる。また、プルアップ時間短縮部２２−１、２２−２に使用された第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）の場合、オン抵抗値が大きいため、大きい電流容量を駆動するためには第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）のサイズを大きくしなければならず、これによって、第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）を駆動するためのゲート充電容量が増加して、第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）を駆動するためのブートストラップコンデンサ（Ｃｂ１）（Ｃｂ２）の容量も共に増加し、チップサイズが大きくなり、これに従うチップ製作コストが増加するという短所を有している。
【００４２】
要するに、ゲート駆動回路のレベルシフト回路として図１に図示されたようなラッチ型レベルシフトデバイスが使用できる。このような構造では、大きい伝播遅延時間及び短絡電流による電力消費が発生する。また、ＶＤＤＨ電圧が数ボルト内外の小さな電圧の場合には問題にならないが、数十ボルトの高電圧の場合には、上側第１のＰＭＯＳ（ＰＭ１）、第２のＰＭＯＳ（ＰＭ２）、第３のＰＭＯＳ（ＰＭ３）のＶｇｓ（ゲート−ソース電圧）ブレークダウン現象が発生して、素子が破壊される問題点がある。これを改善するために、図２に図示されたようにツェナーダイオードを用いて、第１のＮＭＯＳ（ＮＭ１）及び第２のＮＭＯＳ（ＮＭ２）のドレインの電圧を一定の値に制限して、第２のＰＭＯＳ（ＰＭ２）及び第１のＰＭＯＳ（ＰＭ１）のＶｇｓブレークダウン現象を防止するか、プルアップ時間短縮部２２−１、２２−２の第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）を用いて伝播遅延時間を短縮させて、短絡電流による電力消費を減少させたが、このような場合、ツェナーダイオードを通じた静的電流の発生によって不要な消費電力が発生し、プルアップ時間短縮部２２−１、２２−２の第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）によってチップサイズが大きくなって、チップ製作コストが上がるという短所を有している。
【００４３】
次に、図５乃至図７を参考して本発明の更に他の実施形態に従うレベルシフトデバイス３００を説明する。
【００４４】
図５は、本発明の更に他の実施形態に従うレベルシフトデバイスの回路図である。
【００４５】
図５に示すように、本発明の実施形態に従うレベルシフトデバイス３００は、ＮＯＴゲート（Ｕ１）、ＮＯＴゲート（Ｕ２）、ＮＯＴゲート（Ｕ３）、ＮＯＴゲート（Ｕ４）、ラッチ型レベルシフタ部３０、電圧生成部３１、プルアップ時間短縮部３２−１、プルアップ時間短縮部３２−２、及び電圧出力部３３を含む。
【００４６】
ラッチ型レベルシフタ部３０は、レベルシフトデバイス３００の入力信号を駆動電圧である高電圧レベルに変換する。
【００４７】
電圧生成部３１は、ラッチ型レベルシフタ部３０のプルアップＰＭＯＳのＶｇｓを一定の電圧値に制限してプルアップＰＭＯＳのＶｇｓブレークダウンを防止する。
【００４８】
プルアップ時間短縮部３２−１は、ラッチ型レベルシフタ部３０のプルアップＰＭＯＳ（ＰＭ１）のプルアップ時、プルアップ時間を短縮させ、プルアップ時間短縮部３２−２はラッチ型レベルシフタ部３０のプルアップＰＭＯＳ（ＰＭ２）のプルアップ時、プルアップ時間を短縮させる。
【００４９】
電圧出力部３３は、ラッチ型レベルシフタ部３０の出力電圧及びレベルシフトデバイス３００の入力信号の入力を受けてバッファして出力する。
【００５０】
ラッチ型レベルシフタ部３０は、第１のＰＭＯＳ（ＰＭ１）、第２のＰＭＯＳ（ＰＭ２）、第１のＮＭＯＳ（ＮＭ１）、第２のＮＭＯＳ（ＮＭ２）、第３のＰＭＯＳ（ＰＭ３）、及び第４のＰＭＯＳ（ＰＭ４）を含む。ラッチ型レベルシフタ部３０の上側に位置した第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）と、下側の第１のＮＭＯＳ（ＮＭ１）及び第２のＮＭＯＳ（ＮＭ２）とは、ラッチ構造をなす。第３のＰＭＯＳ（ＰＭ３）及び第４のＰＭＯＳ（ＰＭ４）は、プルアップＰＭＯＳである第１のＰＭＯＳ（ＰＭ１）と第２のＰＭＯＳ（ＰＭ２）のＶｇｓブレークダウンを防止するためのトランジスタである。
【００５１】
電圧生成部３１は、ツェナーダイオード（ＺＤ３）、定電流源（Ｉｃｃ）、及びコンデンサ（Ｃｃ）を含む。
【００５２】
プルアップ時間短縮部３２−１は、ツェナーダイオード（ＺＤ１）、第３のＮＭＯＳ（ＮＭ３）、及びブートストラップコンデンサ（Ｃｂ１）を含む。
【００５３】
プルアップ時間短縮部３２−２は、ツェナーダイオード（ＺＤ２）、第４のＮＭＯＳ（ＮＭ４）、及びブートストラップコンデンサ（Ｃｂ２）を含む。
【００５４】
電圧出力部３３は、上側の第５のＰＭＯＳ（ＰＭ５）及び下側の第５のＮＭＯＳ（ＮＭ５）を含む。
【００５５】
ＮＯＴゲート（Ｕ１）は入力端子及び出力端子を有する。ＮＯＴゲート（Ｕ１）の入力端子には低電圧レベルの入力信号が印加される。
【００５６】
ＮＯＴゲート（Ｕ２）は、入力端子及び出力端子を有する。ＮＯＴゲート（Ｕ２）の入力端子は、ＮＯＴゲート（Ｕ１）の出力端子と接続される。
【００５７】
ＮＯＴゲート（Ｕ３）は、入力端子及び出力端子を有する。ＮＯＴゲート（Ｕ３）の入力端子は、ＮＯＴゲート（Ｕ２）の出力端子と接続される。
【００５８】
ＮＯＴゲート（Ｕ４）は、入力端子及び出力端子を有する。ＮＯＴゲート（Ｕ４）の入力端子は、ＮＯＴゲート（Ｕ３）の出力端子と接続される。
【００５９】
第１のＰＭＯＳ（ＰＭ１）は、ソース電極、ゲート電極、及びドレイン電極を有する。第１のＰＭＯＳ（ＰＭ１）のソース電極には、高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。
【００６０】
第２のＰＭＯＳ（ＰＭ２）は、ソース電極、ゲート電極、及びドレイン電極を有する。第２のＰＭＯＳ（ＰＭ２）のソース電極には、高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。第２のＰＭＯＳ（ＰＭ２）のゲート電極は、第１のＰＭＯＳ（ＰＭ１）のドレイン電極に接続される。第２のＰＭＯＳ（ＰＭ２）のドレイン電極は、第１のＰＭＯＳ（ＰＭ１）のゲート電極に接続される。
【００６１】
第３のＰＭＯＳ（ＰＭ３）は、ソース電極、ゲート電極、及びドレイン電極を有する。第３のＰＭＯＳ（ＰＭ３）のソース電極は、第１のＰＭＯＳ（ＰＭ１）のドレイン電極に接続される。
【００６２】
第４のＰＭＯＳ（ＰＭ４）は、ソース電極、ゲート電極、及びドレイン電極を有する。第４のＰＭＯＳ（ＰＭ４）のソース電極は、第２のＰＭＯＳ（ＰＭ２）のドレイン電極に接続される。第４のＰＭＯＳ（ＰＭ４）のゲート電極は、第３のＰＭＯＳ（ＰＭ３）のゲート電極に接続される。
【００６３】
第１のＮＭＯＳ（ＮＭ１）は、ドレイン電極、ゲート電極、及びソース電極を有する。第１のＮＭＯＳ（ＮＭ１）のドレイン電極は、第３のＰＭＯＳ（ＰＭ３）のドレイン電極に接続される。第１のＮＭＯＳ（ＮＭ１）のゲート電極は、ＮＯＴゲート（Ｕ２）の出力端子に接続される。第１のＮＭＯＳ（ＮＭ１）のソース電極は、グラウンドに接続される。
【００６４】
第２のＮＭＯＳ（ＮＭ２）は、ドレイン電極、ゲート電極、及びソース電極を有する。第２のＮＭＯＳ（ＮＭ２）のドレイン電極は、第４のＰＭＯＳ（ＰＭ４）のドレイン電極に接続される。第２のＮＭＯＳ（ＮＭ２）のゲート電極は、ＮＯＴゲート（Ｕ１）の出力端子に接続される。第２のＮＭＯＳ（ＮＭ２）のソース電極は、グラウンドに接続される。
【００６５】
第３のＮＭＯＳ（ＮＭ３）は、ドレイン電極、ゲート電極、及びソース電極を有する。第３のＮＭＯＳ（ＮＭ３）のドレイン電極には、高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。第３のＮＭＯＳ（ＮＭ３）のソース電極は、第１のＰＭＯＳ（ＰＭ１）のドレイン電極に接続される。
【００６６】
ツェナーダイオード（ＺＤ１）は、アノード電極及びカソード電極を有する。ツェナーダイオード（ＺＤ１）のカソード電極には、高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。ツェナーダイオード（ＺＤ１）のアノード電極は、第３のＮＭＯＳ（ＮＭ３）のゲート電極に接続される。
【００６７】
ブートストラップコンデンサ（Ｃｂ１）は、ツェナーダイオード（ＺＤ１）のアノード電極に接続された一端と、第３のＮＭＯＳ（ＮＭ３）のゲート電極に接続された他端とを有する。
【００６８】
第４のＮＭＯＳ（ＮＭ４）は、ドレイン電極、ゲート電極、及びソース電極を有する。第４のＮＭＯＳ（ＮＭ４）のドレイン電極には高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。第４のＮＭＯＳ（ＮＭ４）のソース電極は、第２のＰＭＯＳ（ＰＭ２）のドレイン電極に接続される。
【００６９】
ツェナーダイオード（ＺＤ２）は、アノード電極及びカソード電極を有する。ツェナーダイオード（ＺＤ２）のカソード電極には、高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。ツェナーダイオード（ＺＤ２）のアノード電極は、第４のＮＭＯＳ（ＮＭ４）のゲート電極に接続される。
【００７０】
ブートストラップコンデンサ（Ｃｂ２）は、ツェナーダイオード（ＺＤ２）のアノード電極に接続された一端と、第４のＮＭＯＳ（ＮＭ４）のゲート電極に接続された他端とを有する。
【００７１】
第５のＰＭＯＳ（ＰＭ５）は、ソース電極、ゲート電極、及びドレイン電極を有する。第５のＰＭＯＳ（ＰＭ５）のソース電極には、高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。第５のＰＭＯＳ（ＰＭ５）のゲート電極は、第２のＰＭＯＳ（ＰＭ２）のドレイン電極に接続される。第５のＰＭＯＳ（ＰＭ５）のドレイン電極は、高電圧レベルのバッファされた出力信号を出力する。
【００７２】
第５のＮＭＯＳ（ＮＭ５）は、ドレイン電極、ゲート電極、及びソース電極を有する。第５のＮＭＯＳ（ＮＭ５）のドレイン電極は、第５のＰＭＯＳ（ＰＭ５）のドレイン電極に接続される。第５のＮＭＯＳ（ＮＭ５）のゲート電極は、ＮＯＴゲート（Ｕ４）の出力端子に接続される。第５のＮＭＯＳ（ＮＭ５）のソース電極は、グラウンドに接続される。
【００７３】
ツェナーダイオード（ＺＤ３）は、アノード電極及びカソード電極を有する。ツェナーダイオード（ＺＤ３）のカソード電極には、高電圧レベルの駆動電圧（ＶＤＤＨ）が印加される。
【００７４】
定電流源（ＩＣｃ）は、ツェナーダイオード（ＺＤ３）のアノード電極に接続された電流入力端子及びグラウンドに接続された電流出力端子を有する。
【００７５】
コンデンサ（Ｃｃ）は、ツェナーダイオード（ＺＤ３）のアノード電極に接続された一端と、グラウンドに接続された他端とを有する。
【００７６】
第３のＰＭＯＳ（ＰＭ３）及び第４のＰＭＯＳ（ＰＭ４）のゲート電極には電圧生成部３１で生成されたバイアス電圧（ＶＤＤＨ−Ｖｚ）が印加される。
【００７７】
ラッチ型レベルシフタ部３０の第３のＰＭＯＳ（ＰＭ３）及び第４のＰＭＯＳ（ＰＭ４）のゲートにバイアス電圧（ＶＤＤＨ−Ｖｚ）を印加する。
【００７８】
次に、図６及び図７を参考して、図５のレベルシフトデバイス３００の動作を説明する。
【００７９】
図６は、図５のハイレベルの入力信号を受けたレベルシフトデバイスの動作を示している。
【００８０】
‘Ｈｉｇｈ’状態の入力信号（ＶＩＮ）が入力された場合、下側の第１のＮＭＯＳ（ＮＭ１）がターンオンされ、第２のＮＭＯＳ（ＮＭ２）はターンオフされて、第１のＮＭＯＳ（ＮＭ１）によってＯＵＴノードの状態が‘Ｈｉｇｈ’から‘Ｌｏｗへ遷移し、これによって上側の第２のＰＭＯＳ（ＰＭ２）がターンオンされて、ＯＵＴＢノードの状態も’Ｌｏｗ’から‘Ｈｉｇｈ’へ遷移して、上側の第１のＰＭＯＳ（ＰＭ１）はターンオフされる。この際、Ｃノードの電圧は第１ブートストラップコンデンサ（Ｃｂ１）によって（ＶＤＤ−Ｖｚ＋ＶＤＤＬ）電圧から（ＶＤＤ−Ｖｚ）電圧に減少し、プルアップ時間短縮部３２−１の第３のＮＭＯＳ（ＮＭ３）はターンオフされ、Ｄノードの電圧は第２ブートストラップコンデンサ（Ｃｂ２）によって（ＶＤＤ−Ｖｚ）電圧から（ＶＤＤ−Ｖｚ＋ＶＤＤＬ）電圧に上昇して、プルアップ時間短縮部３２−２の第４のＮＭＯＳ（ＮＭ４）がターンオンされて、ＯＵＴＢノードの電圧がＶＤＤＨに充電される時間を短縮する。ここで、Ｅノードの電圧は電圧生成部３１によって供給されるバイアス電圧（ＶＤＤＨ−Ｖｚ）に一定に維持されて、ＯＵＴノードの電圧が一定電圧（ＶＤＤＨ−Ｖｚ＋Ｖｔｈ）以下に減少する場合、第３のＰＭＯＳ（ＰＭ３）がターンオフされてＯＵＴノードの電圧がまた上昇するようになり、一定電圧（ＶＤＤＨ−Ｖｚ＋Ｖｔｈ）以上に上昇すると、第３のＰＭＯＳ（ＰＭ３）がターンオンされて、第１のＰＭＯＳ（ＰＭ１）のドレイン電圧をまた減少させるフィードバック動作が発生して、ＯＵＴノードの電圧は一定電圧（ＶＤＤＨ−Ｖｚ＋Ｖｔｈ）に制限される。したがって、電源電圧（ＶＤＤＨ）が上昇しても、ラッチ型レベルシフタ部３０の上側プルアップＰＭＯＳの第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）のＶｇｓは一定電圧（Ｖｚ−Ｖｔｈ）に維持されて、電源電圧（ＶＤＤＨ）の上昇に従うプルアップＰＭＯＳのＶｇｓブレークダウンを防止し、従来の技術とは異なり、ツェナーダイオードを使用しないことによって、不要な静的電流が発生しない。
【００８１】
電圧出力部３３の上側の第５のＰＭＯＳ（ＰＭ５）は、ラッチ型レベルシフタ部３０によってターンオフされ、下側の第５のＮＭＯＳ（ＮＭ５）はターンオンされて、ＶＯＵＴはＧＮＤ電圧を出力に送り出す。
【００８２】
図７は、図５のローレベルの入力信号を受けたレベルシフトデバイスの動作を示している。
【００８３】
‘Ｌｏｗ’状態の入力信号（ＶＩＮ）が入力された場合、下側の第２のＮＭＯＳ（ＮＭ２）がターンオンされ、第１のＮＭＯＳ（ＮＭ１）はターンオフされて、第２のＮＭＯＳ（ＮＭ２）によってＯＵＴＢノードの状態が‘Ｈｉｇｈ’から‘Ｌｏｗ’へ遷移し、これによって上側の第１のＰＭＯＳ（ＰＭ１）がターンオンされて、ＯＵＴノードの状態も‘Ｌｏｗ’から‘Ｈｉｇｈ’へ遷移して、上側の第２のＰＭＯＳ（ＰＭ２）はターンオフされる。この際、Ｄノードの電圧は第２ブートストラップコンデンサ（Ｃｂ２）によって（ＶＤＤ−Ｖｚ＋ＶＤＤＬ）電圧から（ＶＤＤ−Ｖｚ）電圧に減少し、プルアップ時間短縮部３２−２の第４のＮＭＯＳ（ＮＭ４）はターンオフされ、Ｃノードの電圧は第１ブートストラップコンデンサ（Ｃｂ１）によって（ＶＤＤ−Ｖｚ）電圧から（ＶＤＤ−Ｖｚ＋ＶＤＤＬ）電圧に上昇して、プルアップ時間短縮部３２−１の第３のＮＭＯＳ（ＮＭ３）がターンオンされて、ＯＵＴノードの電圧がＶＤＤＨに充電される時間を短縮する。ここで、ＯＵＴＢノードの電圧は前述したような原理によって一定電圧（ＶＤＤ−Ｖｚ＋Ｖｔｈ）に制限されて、上側第１のＰＭＯＳ（ＰＭ１）のＶｇｓは一定電圧（Ｖｚ−Ｖｔｈ）に維持される。したがって、電源電圧（ＶＤＤＨ）の上昇に従うプルアップＰＭＯＳのＶｇｓブレークダウンが発生せず、従来の技術とは異なり、ツェナーダイオードを使用しないことによって、不要な静的電流が発生しない。
【００８４】
電圧出力部３３の上側の第５のＰＭＯＳ（ＰＭ５）は、ラッチ型レベルシフタ部３０によってターンオンされ、下側の第５のＮＭＯＳ（ＮＭ５）はターンオフされて、ＶＯＵＴはＶＤＤＨ電圧を出力に送り出す。
【００８５】
次に、図８を参考して本発明の更に他の実施形態を説明する。
【００８６】
図８は、本発明の更に他の実施形態に従うレベルシフトデバイスの回路図である。
【００８７】
図８に示すように、本発明の実施形態に従うレベルシフトデバイス４００は、ＮＯＴゲート（Ｕ１）、ＮＯＴゲート（Ｕ２）、ＮＯＴゲート（Ｕ３）、ＮＯＴゲート（Ｕ４）、ラッチ型レベルシフタ部４０、電圧生成部４１、プルアップ時間短縮部４２−１、プルアップ時間短縮部４２−２、及び電圧出力部４３を含む。
【００８８】
図８に示すように、図５の電圧生成部３１のツェナーダイオードは直列に接続されたｎ個のダイオードに取替えできる。この際、Ｅノードの電圧は（ＶＤＤＨ−ｎ＊ＶD）に一定に維持されて、上側プルアップＰＭＯＳの第１のＰＭＯＳ（ＰＭ１）及び第２のＰＭＯＳ（ＰＭ２）のＶｇｓは一定電圧（ｎ＊ＶD−Ｖｔｈ）に維持される。
【００８９】
図８に示すように、図５のプルアップ時間短縮部３２−１、３２−２のツェナーダイオードは直列に接続されたｎ個のダイオードに置き換えることができる。直列に接続されたｎ個のダイオードのアノードには高電圧レベルの駆動電圧が印加され、カソードはＣノードと接続できる。
【００９０】
プルアップ時間短縮部４２−１、４２−２のダイオードの個数（ｎ）は電圧生成部４１のダイオードの個数（ｎ）と同一でなければならず、多いか足りない場合にはプルアップ時間短縮部４２−１、４２−２の第３のＮＭＯＳ（ＮＭ３）及び第４のＮＭＯＳ（ＮＭ４）が正常にターンオンされるか、ターンオフされないことがあり、これによって、伝播遅延時間が減少しないか、静的電流が発生することがある。
【００９１】
また、ＯＵＴノード及びＯＵＴＢノードが（ＶＤＤＨ＋ＶD）電圧以上に上昇しないように、第１ダイオード（Ｄ１）及び第２ダイオード（Ｄ２）をｎ個のダイオードと逆方向に並列配置する。
【００９２】
本発明の一実施形態によれば、前述した方法は、プログラムが記録された媒体にプロセッサによって読み取ることができるコードとして具現することが可能である。プロセッサによって読み取ることができる媒体の例には、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フレキシブルディスク、光データ記憶装置などがあり、搬送波（例えば、インターネットを通じた転送）の形態に具現されるものも含む。
【００９３】
上記のように説明された移動端末機は、前述した実施形態の構成及び方法が限定されるように適用できるものでなく、前記実施形態は多様な変形ができるように、各実施形態の全部又は一部を選択的に組み合わせて構成することもできる。
【符号の説明】
【００９４】
１０、３０、４０    ラッチ型レベルシフタ部
２０    レベルシフタ部
２１−１、２１−２    電圧制御部
２２−１、２２−２、３２−１、３２−２、４２−１、４２−２    プルアップ時間短縮部
３１、４１    電圧生成部
２３、３３、４３    電圧出力部
１００、２００、３００、４００    レベルシフトデバイス
【図１】
2014053895.tif 000003
【図２】
2014053895.tif 000004
【図３】
2014053895.tif 000005
【図４】
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【図５】
2014053895.tif 000007
【図６】
2014053895.tif 000008
【図７】
2014053895.tif 000009
【図８】
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