(57)【要約】【課題】ボンディングワイヤ間や装置基板内の配線間でのクロストークを緩和若しくは低減する。【解決手段】一つの選択形態としてマルチプレクス端子群（１０２＿ａｐｉｆ）を機能上３群に分け、例えば２群に分ける他の選択形態とは相違させて、各群をチップの一辺に沿って順次配置したピンマルチの第１半導体装置（１）を構成する。第１半導体装置にはマルチプレクス端子群などを介して第２半導体装置（２）が接続される。前記マルチプレクス端子群は、相互に信号入出力形態が異なる第１乃至第３インタフェース端子群（１０２＿ｏ，１０２＿ｉ，１０２＿ｉｏ）とされる。【選択図】図５
2014086570.tif 000002
【特許請求の範囲】
【請求項１】
実装基板と、
第１配線基板、前記第１配線基板のチップ搭載面上に搭載された第１半導体チップ、及び前記第１半導体チップと電気的に接続され、かつ前記第１配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子を有し、前記実装基板上に搭載された第１半導体装置と、
第２配線基板、前記第２配線基板のチップ搭載面上に搭載された第２半導体チップ、及び前記第２半導体チップと電気的に接続され、かつ前記第２配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子を有し、前記実装基板上に搭載され、かつ前記第１半導体装置と電気的に接続された第２半導体装置と、を含み、
前記第１半導体装置の前記複数の外部端子は、平面視において、前記第１配線基板の前記実装面の各辺に沿って、かつ複数列に亘って形成され、
前記第１半導体装置の前記複数の外部端子は、平面視において、前記第１配線基板の前記実装面における周縁部側に配置された第１外部端子群と、前記第１外部端子群よりも前記実装面の中央部側に配置された第２外部端子群とを有しており、
前記第１外部端子群と前記第２外部端子群の間隔は、前記複数の外部端子のそれぞれの直径よりも大きく、
前記第１半導体装置は、前記第１配線基板の前記実装面の各辺のうちの第１辺が前記第２半導体装置と対向するように前記実装基板上に搭載され、
前記第１半導体装置の前記複数の外部端子は、前記第２半導体装置に接続される複数のインタフェース用端子を有しており、
前記複数のインタフェース用端子は、前記第１配線基板の前記実装面の前記第１辺に沿って、かつ前記第１配線基板の前記実装面における前記中央部よりも前記第１配線基板の前記実装面の前記第１辺側に配置され、
前記複数のインタフェース用端子は、マルチプレクス端子として、相互に信号入出力形態の異なる第１インタフェース用端子群と、第２インタフェース用端子群と、第３インタフェース用端子群と、を有しており、
前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々は、前記第１外部端子群及び前記第２外部端子群のそれぞれに分散され、  前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺との間に配置され
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺との間に配置されている、電子装置。
【請求項２】
請求項１において、前記第１半導体装置は前記電子装置のための所定の通信プロトコル制御を行うベースバンドプロセッサであり、
前記第２半導体装置は前記電子装置のための前記通信プロトコル制御以外の制御を行うアプリケーションプロセッサである、電子装置。
【請求項３】
請求項２において、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられている、電子装置。
【請求項４】
請求項３において、更に、第３配線基板、前記第３配線基板のチップ搭載面上に搭載された第３半導体チップ、及び前記第３半導体チップと電気的に接続され、かつ前記第３配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子を有し、前記第２半導体装置と電気的に接続された第３半導体装置を更に有する、電子装置。
【請求項５】
請求項４において、前記第３半導体装置はシンクロナスＤＲＡＭである、電子装置。
【請求項６】
請求項１において、前記複数のインタフェース用端子が配置される領域は、前記第１配線基板の前記第１辺と、前記第１辺の両端部と前記実装面の中心部とを結ぶ仮想線とで囲まれる領域に包含される、電子装置。
【請求項７】
電子部品が搭載された実装基板に搭載される半導体装置であって、
前記半導体装置は、
第１配線基板と、
前記配線基板のチップ搭載面上に搭載された半導体チップと、
前記半導体チップと電気的に接続され、かつ前記配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子と、
を含み、
前記半導体装置の前記複数の外部端子は、平面視において、前記配線基板の前記実装面の各辺に沿って、かつ複数列に亘って形成され、
前記半導体装置の前記複数の外部端子は、平面視において、前記配線基板の前記実装面における周縁部側に配置された第１外部端子群と、前記第１外部端子群よりも前記実装面の中央部側に配置された第２外部端子群とを有しており、
前記第１外部端子群と前記第２外部端子群の間隔は、前記複数の外部端子のそれぞれの直径よりも大きく、
前記半導体装置の前記複数の外部端子は、前記電子部品に接続される複数のインタフェース用端子を有しており、
前記複数のインタフェース用端子は、前記配線基板の前記実装面の第１辺に沿って、かつ前記配線基板の前記実装面における前記中央部よりも前記配線基板の前記実装面の前記第１辺側に配置され、
前記複数のインタフェース用端子は、マルチプレクス端子として、相互に信号入出力形態の異なる第１インタフェース用端子群と、第２インタフェース用端子群と、第３インタフェース用端子群と、を有しており、
前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々は、前記第１外部端子群及び前記第２外部端子群のそれぞれに分散され、
前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺との間に配置され、
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺との間に配置されている、半導体装置。
【請求項８】
請求項７において、前記第１半導体装置は前記電子装置のための所定の通信プロトコル制御を行うベースバンドプロセッサである、半導体装置。
【請求項９】
請求項８において、前記マルチプレクス端子を含む複数のインタフェース用端子に対して一の機能選択がされているとき、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられ、別の機能選択がされているとき、前記第１インタフェース用端子群の一部及び前記第２インタフェース用端子群と、前記第１インタフェース用端子群の一部及び前記第３インタフェース用端子群との夫々には、メモリのコマンド及びアドレス系の端子機能とデータ系の端子機能との内の何れか一方の信号用途が互いに重なり無く割り当てられる、半導体装置。
【請求項１０】
請求項７において、前記複数のインタフェース用端子が配置される領域は、前記第１配線基板の前記第１辺と、前記第１辺の両端部と前記実装面の中心部とを結ぶ仮想線とで囲まれる領域に包含される、半導体装置。
【請求項１１】
実装基板と、
第１配線基板、前記第１配線基板のチップ搭載面上に搭載された第１半導体チップ、及び前記第１半導体チップと電気的に接続され、かつ前記第１配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子を有し、前記実装基板上に搭載された第１半導体装置と、
第２配線基板、前記第２配線基板のチップ搭載面上に搭載された第２半導体チップ、及び前記第２半導体チップと電気的に接続され、かつ前記第２配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子を有し、前記実装基板上に搭載され、かつ前記第１半導体装置と電気的に接続された第２半導体装置と、を含み、
前記第１半導体装置の前記複数の外部端子は、平面視において、前記第１配線基板の前記実装面の辺に沿って、かつ複数列に亘って形成され、
前記第１半導体装置は、前記第１配線基板の前記実装面の各辺のうちの第１辺が前記第２半導体装置と対応するように、前記実装基板上に搭載され、
前記第１半導体装置の前記複数の外部端子は、前記第２半導体装置に接続される複数のインタフェース用端子を有しており、
前記複数のインタフェース用端子は、前記第１半導体チップに設定されるインタフェース機能に応じて機能割り当てが可変にされる複数のマルチプレクス端子を含み、
前記第１半導体チップに前記第２半導体装置とのインタフェース機能が設定されているとき、前記複数のマルチプレクス端子は、相互に信号の入出力形態が異なる第１インタフェース用端子群、第２インタフェース用端子群、及び第３インタフェース用端子群として割り当てられ、この割り当ては、前記第１半導体チップに前記第２半導体装置以外の半導体装置とのインタフェース機能が設定されたときに、前記複数のマルチプレクス端子を、相互に信号の用途が異なる第４インタフェース用端子群及び第５インタフェース用端子群とする、割り当てとは相違され、
前記第１インタフェース用端子群は、平面視において、前記第１配線基板の前記実装面の前記第１辺に沿って、前記第２インタフェース用端子群の隣に配置され、
前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺との間に配置され、
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺との間に配置されている、電子装置。
【請求項１２】
請求項１１において、前記第１半導体装置は前記電子装置のための所定の通信プロトコル制御を行うベースバンドプロセッサであり、
前記第２半導体装置は前記電子装置のための前記通信プロトコル制御以外の制御を行うアプリケーションプロセッサである、電子装置。
【請求項１３】
請求項１２において、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられ、
前記第４インタフェース用端子群及び前記第５インタフェース用端子群の夫々には、シンクロナスＤＲＡＭのコマンド及びアドレス系端子とデータ系端子との内の何れか一方の信号用途が互いに重なり無く割り当てられ、ている、電子装置。
【請求項１４】
請求項１３において、更に、第３配線基板、前記第３配線基板のチップ搭載面上に搭載された第３半導体チップ、及び前記第３半導体チップと電気的に接続され、かつ前記第３配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子を有し、前記第２半導体装置と電気的に接続された第３半導体装置を有する、電子装置。
【請求項１５】
請求項１４において、前記第３の半導体装置はシンクロナスＤＲＡＭである、電子装置。
【請求項１６】
配線基板、前記配線基板のチップ搭載面上に搭載された半導体チップ、及び前記半導体チップと電気的に接続され、かつ前記配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子を有する半導体装置であって、
前記半導体装置の前記複数の外部端子は、平面視において、前記配線基板の前記実装面の辺に沿って、かつ複数列に亘って形成され、
前記半導体装置の前記複数の外部端子は他の半導体装置と接続可能な複数のインタフェース用端子を有しており、
前記複数のインタフェース用端子は、前記第１半導体チップに設定される外部インタフェース機能に応じて機能割り当てが可変にされる複数のマルチプレクス端子を含み、
前記外部インタフェース機能として第１の外部インタフェース機能が設定されたとき、前記複数のマルチプレクス端子は、相互に信号の入出力形態が異なる第１インタフェース用端子群、第２インタフェース用端子群、及び第３インタフェース用端子群として割り当てられ、
前記外部インタフェース機能として第２の外部インタフェース機能が設定されたとき、前記複数のマルチプレクス端子は、相互に信号の用途が異なる第４インタフェース用端子群及び第５インタフェース用端子群として割り当てられ、
前記第１インタフェース用端子群は、平面視において、前記配線基板の前記実装面の前記第１辺に沿って、前記第２インタフェース用端子群の隣に配置され、
前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺との間に配置され、
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺との間に配置され、
前記第４インタフェース用端子群は、平面視において、前記配線基板の前記実装面の前記第１辺に沿って、前記第５インタフェース用端子群の隣に配置され、
前記第５インタフェース用端子群は、平面視において、前記第４インタフェース用端子群と、前記第１辺に交差する辺との間に配置されている、半導体装置。
【請求項１７】
請求項１６において、前記半導体装置は所定の通信プロトコル制御を行うベースバンドプロセッサである、半導体装置。
【請求項１８】
請求項１７において、前記マルチプレクス端子を含む複数のインタフェース用端子に対して一の機能選択がされているとき、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられ、
前記マルチプレクス端子を含む複数のインタフェース用端子に対して別の機能選択がされているとき、前記第４インタフェース用端子群及び前記第５インタフェース用端子群の夫々には、シンクロナスＤＲＡＭのコマンド及びアドレス系端子とデータ系端子との内の何れか一方の信号用途が互いに重なり無く割り当てられている、半導体装置。
【請求項１９】
請求項１８において、前記複数のインタフェース用端子は端子機能が固定され、且つ前記シンクロナスＤＲＡＭとの接続に用いられる複数のノンマルチプレクス端子を有し、
前記複数のノンマツチプレクス端子は、差動対を構成するデータストローブ信号の差動端子、及び差動対を構成するクロック信号の差動端子を含む、半導体装置。
【請求項２０】
請求項１８において、前記第１の外部インタフェース機能又は前記第２の外部インタフェース機能を設定する記憶回路を更に有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装基板に複数の半導体装置を搭載して通信端末などに適用される電子装置、さらにはマルチプレクス端子を備え前記電子装置に搭載される半導体装置に関し、例えば携帯電話機に適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１には、第１のプロセッサ用のメモリサブシステムへ、前記第１のプロセッサと前記メモリサブシステム間の通信路上に挿入された中間の第２のプロセッサへメモリトランザクションを送信し、前記メモリトランザクションは前記第２プロセッサの通過が可能なときに前記メモリサブシステムに到達するよう制御する技術が開示される。要するに、第１のプロセッサがアクセス信号を第２のプロセッサ内を通過させてメモリに供給することによってメモリアクセスを可能にするものである。
【０００３】
特許文献２には、マイクロコンピュータのメモリインタフェース回路にＳＤＲＡＭを接続する場合に、データ系インタフェース回路部分とコマンド・アドレス系インタフェース回路部分とをチップの縁辺方向に沿ってブロック化して分離した構成が示される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５３１８６３号公報
【特許文献２】特開２００８−１５３２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、例えば、特許文献１の図１ａに代表されるような、ベースバンドプロセッサにメモリを接続するようなトポロジと、同文献１の図２ａに代表されるような、ベースバンドプロセッサにアプリケーションプロセッサを接続し、アプリケーションプロセッサにメモリを接続するようなトポロジとの何れにも対応できるベースバンドプロセッサなどの半導体装置について検討した。その前提として、当然ではあるが、アプリケーションプロセッサに代表される半導体装置に接続してインタフェースされる回路部分と、メモリに接続してインタフェースされる回路部分は相互に異なる回路になる。このとき、双方のインタフェース端子である外部端子について完全個別化も可能であるが、半導体装置の外形サイズ若しくは外部端子数の制約との関係から可能な範囲でマルチプレクス端子とすることが望ましい。
【０００６】
しかしながら、マルチプレクス端子とする場合に、双方で信号用途や信号入出力形態が異なり、更に、接続相手の外部端子配置も相違することになる。そうすると、単に相手方の端子配列に則って外部端子としてのマルチプレクス端子の配置を決定すれば、それによって半導体装置内部におけるボンディングワイヤ（または、ボンディングワイヤが接続されるボンディングパッド）の配置や装置基板内の配置配線などに不都合を生ずる虞のあることが本発明者によって見出された。
詳細に説明すると、例えば、ベースバンドプロセッサを有する半導体装置の外部端子（インタフェース用の外部端子）の配置（レイアウト）は、このベースバンドプロセッサと電気的に接続されるメモリやアプリケーションプロセッサなどのインタフェース用の外部端子（ピン）の配置（レイアウト）に合わせて決定することが、配線基板（各電子部品が搭載される基板）における配線の引き回しを容易にする上で有効である。このとき、上記特許文献２の図４に示すように、同種のインタフェース毎に纏めて配置し（集合させ）、さらに、上記特許文献２の図１３に示すように、ベースバンドプロセッサの複数の外部端子のうち、できるだけ接続相手に近い位置に配置された外部端子（周縁部に配置された外部端子）をインタフェース用の外部端子として用いることが好ましい。
しかしながら、ベースバンドプロセッサと電気的に接続される電子部品によって、インタフェースの種類や数は異なる。そのため、ベースバンドプロセッサを搭載した半導体装置のインタフェース用の外部端子を複数の電子部品（メモリ、アプリケーションプロセッサ等）に対応できるよう兼用させた上で、単に上記の思想に基づいてこの外部端子をピンアサインすると、このベースバンドプロセッサを搭載した半導体装置内において、クロストークノイズが発生し易くなることが明らかとなった。
【０００７】
上記並びにその他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的ものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、一つの選択形態としてマルチプレクス端子群を機能上３群に分け、例えば２群に分ける他の選択形態とは相違させて、各群をチップの一辺に沿って順次配置したピンマルチの第１半導体装置を構成する。第１半導体装置にはマルチプレクス端子群などを介して第２半導体装置が接続される。前記マルチプレクス端子群は、相互に信号入出力形態が異なる第１乃至第３インタフェース端子群とされる。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、第１乃至第３インタフェース端子群の各群はチップの一辺に沿って順次配置されるから、その配置方向に沿って端子毎に信号入出力形態が相違される場合に比べて、ボンディングワイヤ間や装置基板内の配線間でのクロストークを緩和若しくは低減することができる。
【図面の簡単な説明】
【００１２】
【図１】図１にはベースバンドプロセッサにアプリケーションプロセッサが接続され、アプリケーションプロセッサにシンクロナスＤＲＡＭが接続された第１システム構成が例示される。
【図２】図２にはベースバンドプロセッサにシンクロナスＤＲＡＭが接続された第２システム構成が例示される。
【図３】図３は図１の第１システム構成を有する電子装置のデバイス的な概略的構造を縦断面で示す。
【図４】図４は図２の第２システム構成を有する電子装置のデバイス的な概略的構造を縦断面で示す。
【図５】図５は図１の第１システム構成においてベースバンドプロセッサのマルチプレクスインタフェース端子に割り当てられる機能配置とこれに接続されるアプリケーションプロセッサの端子配列との関係を例示する平面図である。
【図６】図６は図２の第１システム構成においてベースバンドプロセッサのマルチプレクスインタフェース端子に割り当てられる機能配置とこれに接続されるシンクロナスＤＲＡＭの端子配列との関係を例示する平面図である。
【図７】図７は第１システム構成におけるベースバンドプロセッサのボンディングパッドからインタフェース用端子群に至る一部の配線経路を例示する説明図である。
【図８】図８は第２システム構成におけるベースバンドプロセッサのボンディングパッドからインタフェース用端子群に至る一部の配線経路を例示する説明図である。
【図９】図９は第１配線基板の実装面における入力端群、出力端子群、及び入出力端子群の配置領域を規定する手法の一例を示す説明図である。
【図１０】図１０はマルチプレクスされて接続されるアプリケーションプロセッサの端子配列を単に倣ってベースバンドプロセッサのマルチプレクス端子の配置を決定するとしたときの外部端子配列の比較例を示す平面図である。
【図１１】図１１はマルチプレクスされて接続されるアプリケーションプロセッサの端子配列を単に倣ってベースバンドプロセッサのマルチプレクス端子の配置を決定するとしたときのボンディングワイヤ配列の比較例を示す平面図である。
【図１２】図１２はマルチプレクスされて接続されるアプリケーションプロセッサの端子配列を単に倣ってベースバンドプロセッサのマルチプレクス端子の配置を決定するとしたときの配線基板内配線層の比較例を示す平面図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕＜マルチプレクス端子を有する第１半導体装置（ＢＢＰ）とこれに接続する第２半導体装置（ＡＰＰ）を有する電子装置の構造＞
電子装置（図１、図３）は、実装基板（４）と、
第１配線基板（１００）、前記第１配線基板のチップ搭載面上に搭載された第１半導体チップ（１０１）、及び前記第１半導体チップと電気的に接続され、かつ前記第１配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（１０２）を有し、前記実装基板上に搭載された第１半導体装置（１）と、
第２配線基板（２００）、前記第２配線基板のチップ搭載面上に搭載された第２半導体チップ（２０１）、及び前記第２半導体チップと電気的に接続され、かつ前記第２配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（２０２）を有し、前記実装基板上に搭載され、かつ前記第１半導体装置と電気的に接続された第２半導体装置（２）と、を含み、
前記第１半導体装置の前記複数の外部端子は、平面視において、前記第１配線基板の前記実装面の各辺に沿って、かつ複数列に亘って形成され、
前記第１半導体装置の前記複数の外部端子は、平面視において、前記第１配線基板の前記実装面における周縁部側に配置された第１外部端子群（１０２＿１）と、前記第１外部端子群よりも前記実装面の中央部側に配置された第２外部端子群（１０２＿２）とを有しており、
前記第１外部端子群と前記第２外部端子群の間隔は、前記複数の外部端子のそれぞれの直径よりも大きく、
前記第１半導体装置は、前記第１配線基板の前記実装面の各辺のうちの第１辺が前記第２半導体装置と対向するように前記実装基板上に搭載され、
前記第１半導体装置の前記複数の外部端子は、前記第２半導体装置に接続される複数のインタフェース用端子（１０２＿ａｐｉｆ）を有しており、
前記複数のインタフェース用端子は、前記第１配線基板の前記実装面の前記第１辺（１００＿１）に沿って、かつ前記第１配線基板の前記実装面における前記中央部よりも前記第１配線基板の前記実装面の前記第１辺側に配置され、
前記複数のインタフェース用端子は、マルチプレクス端子として、相互に信号入出力形態の異なる第１インタフェース用端子群（１０２＿ｉ）と、第２インタフェース用端子群（１０２＿ｏ）と、第３インタフェース用端子群（１０２＿ｉｏ）と、を有しており、
前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々は、前記第１外部端子群及び前記第２外部端子群のそれぞれに分散され、
前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺との間に配置され、
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺との間に配置されている。
【００１５】
これによれば、相互に信号入出力形態の異なる第１インタフェース端子群乃至第３インタフェース端子群の各群は、例えば図５に示すように、チップの一辺に沿って順次配置されるから、その配置方向に沿って端子毎に信号入出力形態が相違される場合に比べて、ボンディングワイヤ間や装置基板内の配線間でのクロストークを緩和若しくは低減することができる。要するに、マルチプレクスされて接続される一つの接続対象の端子配列を、単に接続相手（実装基板上に搭載された他の電子部品）のインタフェース用の外部端子の配列に倣って、マルチプレクス端子の配置を決定するとしたときに半導体装置内部におけるボンディングワイヤ（またはボンディングワイヤが接続されるボンディングパッド）の配置や装置基板内の配置配線などで想定されるクロストークを生ずる虞を未然に防止することができる。
【００１６】
〔２〕＜ベースバンドプロセッサ、アプリケーションプロセッサ＞
項１において、前記第１半導体装置は前記電子装置のための所定の通信プロトコル制御を行うベースバンドプロセッサである。前記第２半導体装置は前記電子装置のための前記通信プロトコル制御以外の制御を行うアプリケーションプロセッサである。
【００１７】
これによれば、第１インタフェース端子群乃至第３インタフェース端子群に対しマルチプレクスによる一つの接続形態であるプロセッサとの接続を想定して、端子群毎に相互に信号入出力形態を相違させるという点で、電子回路全体における信号品質の劣化防止に好適である。換言すれば、メモリなどに比べてインタフェース信号の信号密度の高いプロセッサ間（ベースバンドプロセッサとアプリケーションプロセッサとの間）の接続を第一義とする（優先させる）という点で、電子回路全体における信号品質の劣化防止に好適である。信号密度が高いとは、例えば、電源・グランド端子やテスト端子などを除く信号端子の配置が密集している状態を意味する。
【００１８】
〔３〕＜第１乃至第３インタフェース用端子群に互いに異なる信号の入出形態を割り当て＞
項２において、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられている。
【００１９】
これによれば、信号インタフェースの基本的な類型である信号の入力、出力、入出力によってインタフェース端子を分類して配置するから、信号の伝達方向が相違する信号間、変化タイミングや速度が大きく異なる信号間での、クロストークを生ずる虞を未然に防止する効果を高める事ができる。
【００２０】
〔４〕＜第３半導体装置＞
項３において、更に、第３配線基板（３００）、前記第３配線基板のチップ搭載面上に搭載された第３半導体チップ（３０１）、及び前記第３半導体チップと電気的に接続され、かつ前記第３配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（３０２）を有し、前記第２半導体装置と電気的に接続された第３半導体装置（３）を更に有する。
【００２１】
これによれば、第３半導体装置を含めた電子回路を実現することができる。
【００２２】
〔５〕＜シンクロナスＤＲＡＭ＞
項４において、前記第３半導体装置はシンクロナスＤＲＡＭである。
【００２３】
これによれば、第１半導体装置及び第２半導体装置はシンクロナスＤＲＡＭを共有リソースとして、ベースバンドプロセッサとアプリケーションプロセッサによるデータ処理の棲み分けも可能になる。
【００２４】
〔６〕＜インタフェース用端子の配置領域＞
項１において、前記複数のインタフェース用端子が配置される領域は、前記第１配線基板の前記第１辺（１００＿１）と、前記第１辺の両端部と前記実装面の中心部とを結ぶ仮想線（ＶＴＲ１，ＶＴＲ２）とで囲まれる領域に包含される。
【００２５】
これによれば、半導体チップに形成される回路のチップ上での配置と、当該回路の外部インタフェースのための外部端子の配置との関係に対する、配置効率上での経験則に則ることができる。
【００２６】
〔７〕＜半導体装置（ＢＢＰ）の構造クレーム＞
半導体装置（１）は、電子部品が搭載された実装基板に搭載される半導体装置であって、
第１配線基板（１００）と、
前記配線基板のチップ搭載面上に搭載された半導体チップ（１０１）と、
前記半導体チップと電気的に接続され、かつ前記配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（１０２）と、を含み、
前記半導体装置の前記複数の外部端子は、平面視において、前記配線基板の前記実装面の各辺に沿って、かつ複数列に亘って形成され、
前記半導体装置の前記複数の外部端子は、平面視において、前記配線基板の前記実装面における周縁部側に配置された第１外部端子群（１０２＿１）と、前記第１外部端子群よりも前記実装面の中央部側に配置された第２外部端子群（１０２＿２）とを有しており、
前記第１外部端子群と前記第２外部端子群の間隔は、前記複数の外部端子のそれぞれの直径よりも大きく、
前記半導体装置の前記複数の外部端子は外部（他の電子部品）に接続される複数のインタフェース用端子（１０２＿ａｐｉｆ）を有しており、
前記複数のインタフェース用端子は、前記配線基板の前記実装面の第１辺（１００＿１）に沿って、かつ前記配線基板の前記実装面における前記中央部よりも前記配線基板の前記実装面の前記第１辺側に配置され、
前記複数のインタフェース用端子は、マルチプレクス端子として、相互に信号入出力形態の異なる第１インタフェース用端子群（１０２＿ｉ）と、第２インタフェース用端子群（１０２＿ｏ）と、第３インタフェース用端子群（１０２＿ｉｏ）と、を含み、
前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々は、前記第１外部端子群及び前記第２外部端子群のそれぞれに分散され、
前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺との間に配置され
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺との間に配置されている。
【００２７】
これによれば、相互に信号入出力形態の異なる第１インタフェース端子群乃至第３インタフェース端子群の各群は、例えば図５に示すように、チップの一辺に沿って順次配置されるから、その配置方向に沿って端子毎に信号入出力形態が相違される場合に比べて、ボンディングワイヤ間や装置基板内の配線間でのクロストークを緩和若しくは低減することができる。要するに、マルチプレクスされて接続される一つの接続対象の端子配列を、単に接続相手（実装基板上に搭載された他の電子部品）のインタフェース用の外部端子の配列に倣って、マルチプレクス端子の配置を決定するとしたときに半導体装置内部におけるボンディングワイヤ（またはボンディングワイヤが接続されるボンディングパッド）の配置や装置基板内の配置配線などで想定されるクロストークを生ずる虞を未然に防止することができる。
【００２８】
〔８〕＜ベースバンドプロセッサ＞
項７において、前記第１半導体装置は前記電子装置のための所定の通信プロトコル制御を行うベースバンドプロセッサである。
【００２９】
これによれば、第１インタフェース端子群乃至第３インタフェース端子群毎に相互に信号入出力形態を相違させるという点で、それら端子群としてマルチプレクスによる一つの接続形態であるプロセッサとの接続を想定したとき、外部とのインタフェース信号の信号品質の劣化防止に好適である。換言すれば、メモリなどに比べてインタフェース信号の信号密度の高いプロセッサ間（アプリケーションプロセッサなどとの間）の接続を想定したとき、外部とのインタフェース信号の信号品質の劣化防止に好適である。
【００３０】
〔９〕＜マルチプレクス端子に対する信号入出形態の割り当て又は信号用途の割り当て＞
項８において、前記マルチプレクス端子を含む複数のインタフェース用端子に対して一の機能選択がされているとき、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられる。別の機能選択がされているとき、前記第１インタフェース用端子群の一部及び前記第２インタフェース用端子群と、前記第１インタフェース用端子群の一部及び前記第３インタフェース用端子群との夫々には、メモリのコマンド及びアドレス系の端子機能とデータ系の端子機能との内の何れか一方の信号用途が互いに重なり無く割り当てられる。
【００３１】
これによれば、マルチプレクスされて接続される他の接続対象の端子配列については、第１乃至第３のインタフェース用端子群をメモリのコマンド及びアドレス系の端子機能とデータ系の端子機能とに二分して機能割り当てすることができる。
【００３２】
〔１０〕＜インタフェース用端子の配置領域＞
請求項７において、前記複数のインタフェース用端子が配置される領域は、前記第１配線基板の前記第１辺（１００＿１）と、前記第１辺の両端部と前記実装面の中心部とを結ぶ仮想線（ＶＴＲ１，ＶＴＲ２）とで囲まれる領域に包含される。
【００３３】
これによれば、半導体チップに形成される回路のチップ上での配置と、当該回路の外部インタフェースのための外部端子の配置との関係に対する、配置効率上での経験則に則ることができる。
【００３４】
〔１１〕＜一つの選択形態としてマルチプレクス端子群を機能上３群に分けて（２群に分ける他の選択形態とは相違させて）各群をチップの一辺に沿って順次配置したピンマルチの半導体装置に前記３群に分ける形態を選択したシステム＞
電子装置（図１、図３）は、実装基板（４）と、
第１配線基板（１００）、前記第１配線基板のチップ搭載面上に搭載された第１半導体チップ（１０１）、及び前記第１半導体チップと電気的に接続され、かつ前記第１配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（１０２）を有し、前記実装基板上に搭載された第１半導体装置（１）と、
第２配線基板（２００）、前記第２配線基板のチップ搭載面上に搭載された第２半導体チップ（２０１）、及び前記第２半導体チップと電気的に接続され、かつ前記第２配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（２０１）を有し、前記実装基板上に搭載され、かつ前記第１半導体装置と電気的に接続された第２半導体装置（２）と、を含み、
前記第１半導体装置の前記複数の外部端子は、平面視において、前記第１配線基板の前記実装面の辺に沿って、かつ複数列に亘って形成され、
前記第１半導体装置は、前記第１配線基板の前記実装面の各辺のうちの第１辺（１００＿１）が前記第２半導体装置と対向するように、前記実装基板上に搭載され、
前記第１半導体装置の前記複数の外部端子は、前記第２半導体装置に接続される複数のインタフェース用端子（１０２＿ａｐｉｆ）を有しており、
前記複数のインタフェース用端子は、前記第１半導体チップに設定されるインタフェース機能に応じて機能割り当てが可変にされる複数のマルチプレクス端子を含み、
前記第１半導体チップに前記第２半導体装置とのインタフェース機能が設定されているとき、前記複数のマルチプレクス端子は、相互に信号の入出力形態が異なる第１インタフェース用端子群（１０２＿ｉ）、第２インタフェース用端子群（１０２＿ｏ）、及び第３インタフェース用端子群（１０２＿ｉｏ）として割り当てられる。この割り当ては、前記第１半導体チップに前記第２半導体装置以外の半導体装置（３）とのインタフェース機能が設定されたときに、前記複数のマルチプレクス端子を、相互に信号の用途が異なる第４インタフェース用端子群（１０２＿ｄｑ、１０２＿ｄｑｓ）及び第５インタフェース用端子群（１０２＿ｃａ，１０２＿ｃｋ）とする、割り当てとは相違され、
前記第１インタフェース用端子群は、平面視において、前記第１配線基板の前記実装面の前記第１辺（１００＿１）に沿って、前記第２インタフェース用端子群の隣に配置され、
前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺（１００＿２）との間に配置され、
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺（１００＿３）との間に配置されている。
【００３５】
これによれば、相互に信号入出力形態の異なる第１インタフェース端子群乃至第３インタフェース端子群の各群は、例えば図５に示すように、チップの一辺に沿って順次配置されるから、その配置方向に沿って端子毎に信号入出力形態が相違される場合に比べて、ボンディングワイヤ間や装置基板内の配線間でのクロストークを緩和若しくは低減することができる。要するに、マルチプレクスされて接続される一つの接続対象の端子配列を、単に接続相手（実装基板上に搭載された他の電子部品）のインタフェース用の外部端子の配列に倣って、マルチプレクス端子の配置を決定するとしたときに半導体装置内部におけるボンディングワイヤ（またはボンディングワイヤが接続されるボンディングパッド）の配置や装置基板内の配置配線などで想定されるクロストークを生ずる虞を未然に防止することができる。また、前記複数のマルチプレクス端子に対する上記割り当ては、相互に信号入出力形態の異なる第１インタフェース端子群乃至第３インタフェース端子群であり、例えば図６に示すような相互に信号の用途が異なる第４インタフェース用端子群及び第５インタフェース用端子群とは、端子群を分ける意義が異なる。このように、信号インタフェースの基本的な類型である信号の入出力形態でインタフェース端子を分類して端子群を配置するから、信号の伝達方向が相違する信号間、変化タイミングや速度が大きく異なる信号間での、クロストークを生ずる虞を未然に防止する効果を高める事ができる。
【００３６】
〔１２〕＜ベースバンドプロセッサ、アプリケーションプロセッサ＞
項１１において、前記第１半導体装置は前記電子装置のための所定の通信プロトコル制御を行うベースバンドプロセッサである。」前記第２半導体装置は前記電子装置のための前記通信プロトコル制御以外の制御を行うアプリケーションプロセッサである。
【００３７】
これによれば、第１インタフェース端子群乃至第３インタフェース端子群としてマルチプレクスによる一つの接続形態であるプロセッサとの接続を想定して、端子群毎に相互に信号入出力形態を相違させるという点で、電子回路全体における信号品質の劣化防止に好適である。換言すれば、メモリなどに比べてインタフェース信号の信号密度の高いプロセッサ間（ベースバンドプロセッサとアプリケーションプロセッサとの間）の接続に対して端子群毎に相互に信号入出力形態を相違させるという点で、電子回路全体における信号品質の劣化防止に好適である。
【００３８】
〔１３〕＜マルチプレクス端子に対する信号入出形態の割り当て又は信号用途の割り当て＞
項１２において、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、例えば図５に示すように、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられる。前記第４インタフェース用端子群及び前記第５インタフェース用端子群の夫々には、例えば図６に示すように、シンクロナスＤＲＡＭのコマンド及びアドレス系端子とデータ系端子との内の何れか一方の信号用途が互いに重なり無く割り当てられている。
【００３９】
これによれば、信号インタフェースの基本的な類型である信号の入力、出力、入出力によってインタフェース端子を分類して配置するから、信号の伝達方向が相違する信号間、変化タイミングや速度が大きく異なる信号間での、クロストークを生ずる虞を未然に防止する効果を高める事ができる。また、マルチプレクスされて接続される他の接続対象の端子配列については、第４及び第５のインタフェース用端子群をメモリのコマンド及びアドレス系の端子機能とデータ系の端子機能とに機能割り当てすることができる。
【００４０】
〔１４〕＜併せて第３半導体チップの実装＞
項１３において、更に、第３配線基板（３００）、前記第３配線基板のチップ搭載面上に搭載された第３半導体チップ（３０１）、及び前記第３半導体チップと電気的に接続され、かつ前記第３配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（３０２）を有し、前記第２半導体装置と電気的に接続された第３半導体装置（３）を有する。
【００４１】
これによれば、第３半導体装置を含めた電子回路を実現することができる。
【００４２】
〔１５〕＜シンクロナスＤＲＡＭ＞
項１４において、前記第３の半導体装置はシンクロナスＤＲＡＭである。
【００４３】
これによれば、第１半導体装置及び第２半導体装置はシンクロナスＤＲＡＭを共有リソースとして、ベースバンドプロセッサとアプリケーションプロセッサによるデータ処理の棲み分けも可能になる。
【００４４】
〔１６〕＜マルチプレクス端子群を一つの選択形態として機能上３群に分け、他の選択形態として機能上２群に分け、夫々の群をチップの一辺に沿って順次配置したピンマルチの半導体装置＞
半導体装置（１）は、配線基板（１００）、前記配線基板のチップ搭載面上に搭載された半導体チップ（１０１）、及び前記半導体チップと電気的に接続され、かつ前記配線基板の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子（１０２）を有し、
前記半導体装置の前記複数の外部端子は、平面視において、前記配線基板の前記実装面の辺に沿って、かつ複数列に亘って形成され、
前記半導体装置の前記複数の外部端子は他の半導体装置と接続可能な複数のインタフェース用端子（１０２＿ａｐｉｆ）を有しており、
前記複数のインタフェース用端子は、前記第１半導体チップに設定される外部インタフェース機能に応じて機能割り当てが可変にされる複数のマルチプレクス端子を含み、
前記外部インタフェース機能として第１の外部インタフェース機能が設定されたとき、前記複数のマルチプレクス端子は、相互に信号の入出力形態が異なる第１インタフェース用端子群（１０２＿ｉ）、第２インタフェース用端子群（１０２＿ｏ）、及び第３インタフェース用端子群（１０２＿ｉｏ）として割り当てられ、
前記外部インタフェース機能として第２の外部インタフェース機能が設定されたとき、前記複数のマルチプレクス端子は、相互に信号の用途が異なる第４インタフェース用端子群（１０２＿ｄｑ、１０２＿ｄｑｓ）及び第５インタフェース用端子群（１０２＿ｃａ，１０２＿ｃｋ）として割り当てられ、
前記第１インタフェース用端子群は、平面視において、前記配線基板の前記実装面の前記第１辺（１００＿１）に沿って、前記第２インタフェース用端子群の隣に配置され、
前記第２インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の一端部に交差する第２辺（１００＿２）との間に配置され、
前記第３インタフェース用端子群は、平面視において、前記第１インタフェース用端子群と、前記第１辺の他端部に交差する第３辺（１００＿３）との間に配置され、
前記第４インタフェース用端子群は、平面視において、前記配線基板の前記実装面の前記第１辺に沿って、前記第５インタフェース用端子群の隣に配置され、
前記第５インタフェース用端子群は、平面視において、前記第４インタフェース用端子群と、前記第１辺に交差する辺との間に配置されている。
【００４５】
これによれば、相互に信号入出力形態の異なる第１インタフェース端子群乃至第３インタフェース端子群の各群は、例えば図５に示すように、チップの一辺に沿って順次配置されるから、その配置方向に沿って端子毎に信号入出力形態が相違される場合に比べて、ボンディングワイヤ間や装置基板内の配線間でのクロストークを緩和若しくは低減することができる。要するに、マルチプレクスされて接続される一つの接続対象の端子配列を、単に接続相手（実装基板上に搭載された他の電子部品）のインタフェース用の外部端子の配列に倣って、マルチプレクス端子の配置を決定するとしたときに半導体装置内部におけるボンディングワイヤ（またはボンディングワイヤが接続されるボンディングパッド）の配置や装置基板内の配置配線などで想定されるクロストークを生ずる虞を未然に防止することができる。また、前記複数のマルチプレクス端子に対する上記割り当ては、相互に信号入出力形態の異なる第１インタフェース端子群乃至第３インタフェース端子群であり、例えば図６に示すような相互に信号の用途が異なる第４インタフェース用端子群及び第５インタフェース用端子群とは、端子群を分ける意義が異なる。このように、信号インタフェースの基本的な類型である信号の入出力形態でインタフェース端子を分類して端子群を配置するから、信号の伝達方向が相違する信号間、変化タイミングや速度が大きく異なる信号間での、クロストークを生ずる虞を未然に防止する効果を高める事ができる。
【００４６】
〔１７〕＜ベースバンドプロセッサ＞
項１６において、前記半導体装置は所定の通信プロトコル制御を行うベースバンドプロセッサである。
【００４７】
これによれば、第１インタフェース端子群乃至第３インタフェース端子群毎に相互に信号入出力形態を相違させるという点で、それら端子群としてマルチプレクスによる一つの接続形態であるプロセッサとの接続を想定すると、外部とのインタフェース信号の信号品質の劣化防止に好適である。換言すれば、メモリなどに比べてインタフェース信号の信号密度の高いプロセッサ間（アプリケーションプロセッサなどとの間）の接続を想定すると、外部とのインタフェース信号の信号品質の劣化防止に好適である。
【００４８】
〔１８〕＜マルチプレクス端子に対する信号入出形態の割り当て又は信号用途の割り当て＞
項１７において、前記マルチプレクス端子を含む複数のインタフェース用端子に対して一の機能選択がされているとき、前記第１インタフェース用端子群、前記第２インタフェース用端子群、及び前記第３インタフェース用端子群の夫々には、入力端子、出力端子、及び入出力端子の内の何れか一つの信号入出力形態が互いに重なり無く割り当てられる。前記マルチプレクス端子を含む複数のインタフェース用端子に対して別の機能選択がされているとき、前記第４インタフェース用端子群及び前記第５インタフェース用端子群の夫々には、シンクロナスＤＲＡＭのコマンド及びアドレス系端子とデータ系端子との内の何れか一方の信号用途が互いに重なり無く割り当てられる。
【００４９】
これによれば、マルチプレクスされて接続される他の接続対象の端子配列については、第１乃至第３のインタフェース用端子群の端子をシンクロナスＤＲＡＭのコマンド及びアドレス系の端子機能とデータ系の端子機能とに二分して機能割り当てすることができる。
【００５０】
〔１９〕＜ノンマルチプレクス端子＞
項１８において、前記複数のインタフェース用端子は端子機能が固定され、且つ前記シンクロナスＤＲＡＭとの接続に用いられる複数のノンマルチプレクス端子（１０２＿ｏｎｍ、１０２＿ｉｏｎｍ、１０２＿ｄｑｎｍ、１０２＿ｄｑｓｎｍ，１０２＿ｃａｎｍ，１０２＿ｃｋｎｍ）を有する。前記複数のノンマツチプレクス端子は、差動対を構成するデータストローブ信号の差動端子（１０２＿ｄｑｓｎｍ）、及び差動対を構成するクロック信号の差動端子（１０２＿ｃｋｎｍ）を含む。
【００５１】
これによれば、差動対の端子をノンマルチプレクス端子とすることにより、差動信号の差動性がマルチプレクスのための回路構成によって影響を劣化する虞を未然に防止することができる。
【００５２】
〔２０〕＜外部インタフェース機能が設定される記憶回路＞
項１８において、前記第１の外部インタフェース機能又は前記第２の外部インタフェース機能を設定する記憶回路（Ｒｅｇ）を更に有する。
【００５３】
これによれば、レジスタ又は不揮発性記憶素子などの記憶回路に対する制御データの書込みによって、第１の外部インタフェース機能又は前記第２の外部インタフェース機能を容易に設定することができる。
【００５４】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００５５】
＜電子装置のシステム的な構成＞
ここではマルチプレクス端子を有するベースバンドプロセッサを用いた電子装置として通信携帯端末を一例に当該ベースバンドプロセッサ周りのシステム構成について図１及び図２を代表として説明する。図１にはベースバンドプロセッサ（ＢＢＰ）１にアプリケーションプロセッサ（ＡＰＰ）２が接続され、アプリケーションプロセッサ２にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）３が接続された第１システム構成が例示される。図２にはベースバンドプロセッサ（ＢＢＰ）１にシンクロナスＤＲＡＭ（ＳＤＲＡＭ）３を直結する接続形態を選択したときの第２システム構成が例示される。
【００５６】
ベースバンドプロセッサ１は、その外部インタフェース機能としてマルチプレクス端子等を介してアプリケーションプロセッサ２とインタフェース可能にされる第１の外部インタフェース機能と、同じくマルチプレクス端子等を介してシンクロナスＤＲＡＭ３と直接インタフェース可能にされる第２の外部インタフェース機能とを有する。第１の外部インタフェース機能が選択された場合が図１である。図２は第２の外部インタフェース機能が選択された場合を示す。
【００５７】
各図において、ベースバンドプロセッサ１はマイクロプロセッサ若しくはマイクロコンピュータのようなデータ処理半導体装置の一例であり、特に制限されないが、図示を省略する高周波部に接続され、高周波部に与える送信データや高周波部で受信した受信データに対する処理を所定の通信プロトコルに従って行う。要するに、ベースバンドで所定の通信プロトコル処理を行う。アプリケーションプロセッサもマイクロプロセッサ若しくはマイクロコンピュータのようなデータ処理半導体装置の一例であり、ここでは、ベースバンドプロセッサ１によるデータ処理を軽減させるためのアクセラレータとして位置付けられる。
【００５８】
図１の第１システム構成例は、ベースバンドプロセッサ１のデータ処理負担を軽減させるために表示制御やキー入力制御などのアプリケーション処理についてはアプリケーションプロセッサ２に負担させる例である。プロトコル処理やアプリケーション処理に用いるデータ領域はシンクロナスＤＲＡＭ３に確保されることになる。プロトコル処理においてベースバンドプロセッサ１はアプリケーションプロセッサ２内部のスルーパスを利用してシンクロナスＤＲＡＭ３をアクセスし、或いは、アプリケーションプロセッサ２にメモリサクセスコマンドを発行してシンクロナスＤＲＡＭ３を利用する。
【００５９】
一方、図２の第２システム構成例は、ベースバンドプロセッサ１に表示制御やキー入力制御などのアプリケーション処理についてもそのプログラムにしたがって制御させる例である。このとき、プロトコル処理やアプリケーション処理に用いるデータ領域はシンクロナスＤＲＡＭ３に確保されることになる。
【００６０】
図１及び図２の何れのシステムにも対応可能なベースバンドプロセッサ１は、第１のシステム構成及び第２のシステム構成の何れにも対応可能なマルチプレクスインタフェース（ＭＰＸＩＦ）１１を有する。例えば、マルチプレクスインタフェース１１として、夫々図示を省略するメモリインタフェースコントローラ及びプロセッサ間インタフェース回路を有する。前記メモリインタフェースコントローラは、ベースバンドプロセッサのＣＰＵ（中央処理装置）によりシンクロナスＤＲＡＭ３に対するロード命令やストア命令などによるメモリアクセスが行われるとき、シンクロナスＤＲＡＭ３のメモリインタフェース仕様に従ってメモリ制御を行う。前記プロセッサ間インタフェース回路は、アプリケーションプロセッサ２との間でアドレス、データ及びコマンドなどのプロセッサ間インタフェースを行う。メモリインタフェースコントローラをシンクロナスＤＲＡＭ３に接続する外部端子と、プロセッサ間インタフェース回路をアプリケーションプロセッサ２に接続する外部端子とは、夫々別々の専用端子としてパッケージの外部端子に割り当てることも可能であるが、ここでは、半導体装置の小型化若しくは外部端子数の制約に鑑みて、一部を除いてマルチプレクス端子とされる。
【００６１】
マルチプレクス端子とは一つの端子に選択可能な２以上の端子機能が割り当てられた端子である。
【００６２】
マルチプレクス端子に対する端子機能を選択するための回路は、特に制限されないが、セレクタ若しくは信号バッファを介して当該マルチプレクス端子をプロセッサ間インタフェース回路又はメモリインタフェースコントローラに接続する図示を省略する回路によって構成される。そのような回路を介してベースバンドプロセッサ１に前記第１の外部インタフェース機能を選択させるか、第２の外部インタフェース機能を選択させるかは、特に制限されないが、所定の記憶回路に対する制御データの設定値によって決定される。所定の記憶回路は例えば図１及び図２に示したレジスタＲｅｇ又は図示を省略する不揮発性記憶素子などの記憶回路である。記憶回路に対する設定は例えばベースバンドプロセッサのパワーオンリセット直後にそのＣＰＵのソフトウェアによって行うことも可能である。記憶回路を用いる代わりに固定電位が与えられるモード端子を用いて決定することも可能である。
【００６３】
シンクロナスＤＲＡＭ３は、例えば「JEDEC STANDARD」などによって外部端子の仕様が、データ及びデータストローブのようなデータ系端子、コマンド（ＲＡＳ，ＣＡＳ，ＷＥなど）及びアドレスなどのコマンド・アドレス系端子等に大別される、メモリインタフェース（ＭＲＹＩＦ）３１を有する。アプリケーションプロセッサ２は、バス接続に準拠して入力系、出力系、及び入出力系の各外部端子を有するアプリケーションプロセッサインタフェース（ＡＰＰＩＦ）２１を有する。ベースバンドプロセッサ１のマルチプレクス端子は、シンクロナスＤＲＡＭ３のデータ系、コマンド及びアドレス系の端子と、アプリケーションプロセッサ２の入力系、出力系及び入出力系の端子との双方に、可能な範囲で共用される。尚、図２においてアプリケーションプロセッサ２はシンクロナスＤＲＡＭ３のメモリインタフェース制御を行うメモリインタフェースコントローラに接続するメモリコントローラインタフェース（ＭＣＮＴＩＦ）２２を有し、これはシンクロナスＤＲＡＭ３のメモリインタフェース（ＭＲＹＩＦ）３１に接続される。
【００６４】
＜第１システム構成を有する電子装置のデバイス的な構造＞
図３には図１の第１システム構成を有する電子装置のデバイス的な概略的構造を縦断面で示す。同図に示される電子装置は、マザーボード若しくはインタポーザ基板のような実装基板（配線基板）４と、この実装基板４上搭載された複数の電子部品１、２、３で構成される。実装基板４は、特に制限されないが、複数の配線層を有し、表面（最上面）には所定の配線層に接続する実装パッド４００が多数配置されている。多数の実装パッドは実装基板４に形成された配線４０１によって所定の配線接続が実現されている。実装基板４の上には、第１半導体装置（電子部品）の一例としてベースバンドプロセッサ１が搭載され、且つ、第２半導体装置（電子部品）の一例としてのアプリケーションプロセッサ２が搭載される。アプリケーションプロセッサ２の上には第３半導体装置の一例としてシンクロナスＳＤＲＡＭ３が搭載される。
【００６５】
＜ベースバンドプロセッサについて＞
ここで、ベースバンドプロセッサ１は、第１配線基板（インタポーザ基板）１００、前記第１配線基板１００のチップ搭載面（表面、上面）上に搭載された第１半導体チップ（ベースバンドプロセッサチップ）１０１、及び前記第１半導体チップ１０１と電気的に接続され、且つ、前記第１配線基板１００の前記チップ搭載面とは反対側の実装面（裏面、下面）に形成された複数の外部端子１０２を有して構成される。ここで、本実施の形態では、第１配線基板１００の平面形状は、四角形から成る。また、第１配線基板１００は、複数の配線層（配線１０７が形成される層）を有している。そして、ベースバンドプロセッサ１を実装基板４の電子部品搭載領域上に搭載し、ベースバンドプロセッサ１の外部端子１０２を実装基板４の所定の実装パッド４００と接続する。
【００６６】
ベースバンドプロセッサチップ（第１半導体チップ）１０１は、例えば、夫々図示は省略するが、プログラムを実行するＣＰＵ、ＣＰＵが実行するプログラムを保有するプログラムメモリ、ＣＰＵのワーク領域などに用いられるＲＡＭ、ディジタル信号処理回路、タイマ・カウンタ、ＩＯポートなどの外部インタフェース回路等を有する。
【００６７】
ベースバンドプロセッサチップ１０１の表面（主面、素子形成面）には、複数のボンディングパッド（電極）１０３が形成されている。また、第１配線基板１００のチップ搭載面（表面、上面）には、複数のボンディングパッド１０３、１０４が形成されている。そして、ベースバンドプロセッサチップ１０１は、図３に示すように、例えば複数のボンディングパッド（ボンディングリード）１０３が形成された表面とは反対側の裏面が第１配線基板１００のチップ搭載面と対向するように、第１配線基板１００上に搭載されている。この複数のボンディングパッド１０３、１０４は、複数の導電性部材（例えばボンディングワイヤ１０５）を介して第１半導体チップ１０１の主面（素子形成面）に形成された複数のボンディングパッド（電極）と電気的に接続されている。また、複数のボンディングパッド１０３、１０４は、第１配線基板１００に形成された配線１０７を介して、第１配線基板１００の実装面（裏面、下面）に形成され、且つ、外部端子１０２が接続される複数のバンプパッド（ランド）１０８と電気的に接続されている。
【００６８】
さらに、ベースバンドプロセッサ１の表面はレジン（封止体）１０６で覆われている。すなわち、第１配線基板のチップ搭載面上に搭載されたベースバンドプロセッサチップ（第１半導体チップ）１および複数のボンディングワイヤ１０５は、レジン（封止体）１０６で封止（保護）されている。
【００６９】
＜アプリケーションプロセッサについて＞
また、アプリケーションプロセッサ２は、第２配線基板（インタポーザ基板）２００、前記第２配線基板２００のチップ搭載面（表面、上面）上に搭載された第２半導体チップ（アプリケーションプロセッサチップ）２０１、及び前記第２半導体チップ２０１と電気的に接続され、かつ前記第２配線基板２００の前記チップ搭載面とは反対側の実装面（裏面、下面）に形成された複数の外部端子２０２を有して構成される。ここで、本実施の形態では、第２配線基板１００の平面形状は、四角形から成る。また、第２配線基板２００は、複数の配線層（配線２０４が形成される層）を有している。そして、アプリケーションプロセッサ２を実装基板４の電子部品搭載領域（ベースバンドプロセッサ１が搭載される電子部品搭載領域とは異なる電子部品搭載領域）上に搭載し、アプリケーションプロセッサ２の外部端子２０２を実装基板４の所定の実装パッド４００と接続する。なお、アプリケーションプロセッサ２と電気的に接続される実装基板４の実装パッド４００は、ベースバンドプロセッサ１と電気的に接続される実装基板４の実装パッド４００と、実装基板４に形成された配線４０１を介して電気的に接続されている。
【００７０】
アプリケーションプロセッサチップ（第２半導体チップ）２０１は、例えば、夫々図示は省略するが、プログラムを実行するＣＰＵ、ＣＰＵが実行するプログラムを保有するプログラムメモリ、ＣＰＵのワーク領域などに用いられるＲＡＭ、ディジタル信号処理回路、タイマ・カウンタ、ＩＯポートなどの外部インタフェース回路等を有する。
【００７１】
アプリケーションプロセッサチップ２０１の表面（主面、素子形成面）には、図示しない複数のボンディングパッドが形成されており、この複数のボンディングパッドに複数のマイクロバンプ（突起状電極）がそれぞれ配置されている。一方、第２配線基板２００のチップ搭載面（表面、上面）には、複数のマイクロバンプパッド（ボンディングリード）２０３が形成されている。そして、アプリケーションプロセッサチップ２０１は、第２配線基板２００上にフリップチップ実装されている。すなわち、図３に示すように、アプリケーションプロセッサチップ２０１の表面が第２配線基板２００のチップ搭載面と対向するように、アプリケーションプロセッサチップ２０１は第２配線基板２００上に搭載されている。また、マイクロバンプパッド２０３は、第２配線基板２００に形成された配線２０４を介して、第２配線基板２００の実装面（裏面、下面）に形成され、且つ、外部端子２０２が接続される複数のバンプパッド（ランド）２０５、さらには第２配線基板２００のチップ搭載面に形成された複数のバンプパッド（ランド）２０６に接続される。
【００７２】
さらに、アプリケーションプロセッサチップ２０１と第２配線基板２００の間（隙間）は、図示しないレジン（封止体）で封止されている。すなわち、第２配線基板のマイクロバンプパッド２０３とアプリケーションプロセッサチップ（第２半導体チップ）２０１のマイクロバンプの接合部は、レジンで封止（保護）されている。
【００７３】
＜メモリについて＞
さらに、シンクロナスＤＲＡＭ３は、第３配線基板（インタポーザ基板）３００、前記第３配線基板３００のチップ搭載面（表面、上面）上に搭載された第３半導体チップとしてのシンクロナスＤＲＡＭチップ３０１、及び前記第３半導体チップ３０１と電気的に接続され、かつ前記第３配線基板３００の前記チップ搭載面とは反対側の実装面に形成された複数の外部端子３０２を有して構成される。ここで、本実施の形態では、第３配線基板３００の平面形状は、四角形から成る。また、第３配線基板３００は、複数の配線層（配線３０７が形成される層）を有している。
【００７４】
シンクロナスＤＲＡＭ３は、例えば、夫々図示は省略するが、ダイナミック型メモリセルアレイ、アドレスデコーダ、及びアドレスデコード結果にしたがってダイナミック型メモリセルアレイからメモリセルを選択する選択回路を有する。さらに、選択されたメモリセルのリードデータを増幅し、また、選択されたメモリセルに書き込みデータを供給するリード・ライト回路、及びクロック同期によるメモリ動作のタイミング信号を生成するタイミングジェネレータ等を有する。
【００７５】
シンクロナスＤＲＡＭチップ３０１の表面（主面、素子形成面）には、複数のボンディングパッド（電極）３０３が形成されている。また、夫々のボンディングパッド３０３に対応する複数のボンディングパッド（ボンディングリード）３０４が第３配線基板３００の表面に形成されている。そして、シンクロナスＤＲＡＭチップ３０１は、図３に示すように、例えば複数のボンディングパッド（ボンディングリード）３０３が形成された表面とは反対側の裏面が第３配線基板３００のチップ搭載面と対向するように、第３配線基板３００上に搭載されている。また、複数のボンディングパッド３０３は、複数の導電性部材（例えば、ボンディングワイヤ３０５）を介して複数のボンディングパッド３０４とそれぞれ電気的に接続されている。また、複数のボンディングパッド３０４は、第３配線基板３００に形成された配線３０７を介して、第３配線基板３００の実装面（裏面、下面）に形成され、且つ、外部端子３０２が接続される複数のバンプパッド（ランド）３０８と電気的に接続されている。そして、外部端子３０２が第２配線基板２００の上に形成された対応するバンプパッド２０６に接続固定されることにより、シンクロナスＤＲＡＭ３はアプリケーションプロセッサ２の上に搭載される。
【００７６】
＜第２システム構成を有する電子装置のデバイス的な構造＞
図４には図２の第２システム構成を有する電子装置のデバイス的な概略的構造を縦断面で示す。同図に示される電子装置は、マザーボード若しくはインタポーザ基板のような実装基板（配線基板）５と、この実装基板５上に搭載された複数の電子部品１、３で構成される。実装基板５は、特に制限されないが、複数の配線層を有し、表面（最上面）には所定の配線層に接続する実装パッド５００が多数配置されている。多数の実装パッド５００は実装基板５に形成された配線５０１によって所定の配線接続が実現されている。実装基板５の上には、第１半導体装置（電子部品）の一例としてベースバンドプロセッサ１と、第３半導体装置（電子部品）の一例としてのシンクロナスＤＲＡＭ３が搭載される。ベースバンドプロセッサ１とシンクロナスＤＲＡＭ３が図３と同じであるが、配線基板５の配線５０１が図３の場合とは相違される。要するに、図３の場合には、ベースバンドプロセッサ１に第１インタフェース機能を設定したときマルチプレクス端子などにアプリケーションプロセッサの対応端子を接続可能とする配線４０１が形成されている。これに対して、図４の場合には、ベースバンドプロセッサ１に第２インタフェース機能を設定したときマルチプレクス端子などにシンクロナスＤＲＡＭ３の対応端子を接続可能とする配線４０１が形成されている。
【００７７】
＜マルチプレクスインタフェース端子に対する機能割り当て＞
図５には図１の第１システム構成においてベースバンドプロセッサ１のマルチプレクス端子に割り当てられる機能配置とこれに接続されるアプリケーションプロセッサ２の端子配列との関係を平面的に例示する。図５のＡ−Ａ断面位置のデバイスの縦構造は図３に対応される。
【００７８】
図１で説明したアプリケーションプロセッサ２の外部端子２０２は平面視において、第２配線基板２００の底面にマトリクス状に配置されている。特に制限されないが、アプリケーションプロセッサインタフェース２１におけるインタフェース端子は、複数の入力系端子であるの入力端子群２０２＿ｉ、複数の出力系端子である出力端子群２０１＿ｏ、及び複数の入出力系端子である入出力端子群２０２＿ｉｏを有する。入力端子群２０２＿ｉは第１配線基板１００の対向辺の中央部寄りで最外周から２列で形成され、便宜上８個とされる。出力端子群２０２＿ｏは第１配線基板１００の対向辺の中央部から一方の頂角寄りで最外周を基点とする２列目及び４列目に形成され、便宜上８個とされる。入出力端子群２０２＿ｉｏは第１配線基板１００の対向辺の中央部から他方の頂角寄りで最外周を基点とする２列目及び４列目に形成され、便宜上８個とされる。
【００７９】
ベースバンドプロセッサ１の外部端子１０２は平面視において、前記第１配線基板１００の前記実装面の各辺に沿って、かつ複数列に亘って形成される。即ち、外部端子１０２は外周部に２列周回配置され、途中に周回スペースを確保して、中央部にマトリクス状に配置されている。外周部の２列は第１配線基板１００の実装面における周縁部側に配置された第１外部端子群（外周端子群）１０２＿１の一例である。中央部のマトリクス状配置は前記第１外部端子群よりも前記実装面の中央部側に配置された第２外部端子群（内周端子群）１０２＿２の一例である。前記第１外部端子群と前記第２外部端子群の間隔は、前記複数の外部端子のそれぞれの直径よりも大きい。換言すれば、外部端子の集会１列分のスペースが確保される。
【００８０】
前記ベースバンドプロセッサ１は、第１配線基板１００の前記実装面の各辺のうちの第１辺１００＿１が前記アプリケーションプロセッサ２と対向するベースバンドプロセッサ１の複数の外部端子１０２はアプリケーションプロセッサ２に接続されるインタフェース用端子群１０２＿ａｐｉｆを有している。尚、図において白抜きで示した端子はインタフェース用端子群１０２＿ａｐｉｆに含まれる端子ではないが、作図上一部がその端子領域に含まれる作図になっているが実際はそうではないことに留意していただきたい。
【００８１】
インタフェース用端子群１０２＿ａｐｉｆは、第１配線基板１００の前記実装面の前記第１辺１００＿１に沿って、かつ前記第１配線基板１００の前記実装面における前記中央部よりも前記第１配線基板の前記実装面の前記第１辺１００＿１側に配置されている。複数のインタフェース用端子群１０２＿ａｐｉｆは、前記マルチプレクス端子と、マルチプレクスの対象にされない専用端子であるノンマルチプレクス端子とを含む。ノンマルチプレクス端子は二重円で図示してある。複数のインタフェース用端子群１０２＿ａｐｉｆは、前記第１の外部インタフェース機能が選択されたとき、相互に信号入出力形態の異なる端子群として、入力系の複数の入力端子群１０２＿ｉと、出力系の複数の出力端子群１０２＿ｏ、１０２＿ｏｎｍと、入出力系の複数の入出力端子群１０２＿ｉｏ，１０２＿ｉｏｎｍとに割り当てられる。
【００８２】
入力端子群１０２＿ｉは入力端子群２０２＿ｉに対応され、マルチプレクス端子としての第１インタフェース用端子群の一例である。出力端子群１０２＿ｏ，１０２＿ｏｎｍは出力端子群２０２＿ｏに対応され、その内の出力端子群１０２＿ｏはマルチプレクス端子としての第２インタフェース用端子群の一例であり、１０２＿ｏｎｍはノンマルチプレクス端子である。入出力端子群１０２＿ｉｏ，１０２＿ｉｏｎｍは入出力端子群２０２＿ｉｏに対応され、その内の入出力端子群１０２＿ｉｏはマルチプレクス端子としての第３インタフェース用端子群の一例であり、１０２＿ｉｏｎｍはノンマルチプレクス端子である。
【００８３】
前記第１インタフェース用端子群としての入力端子群１０２＿ｉは、図５に示すように、平面視において、第１辺１００＿１と交差（直交）する第１方向（図５で言う横方向）に沿って配置されている。すなわち、前記第１外部端子群１０２＿１及び前記第２外部端子群１０２＿２のそれぞれに分散されている。
【００８４】
また、前記第２インタフェース用端子群としての出力端子群１０２＿ｏは、図５に示すように、第１方向（図５で言う横方向）に沿って配置されている。すなわち、出力端子群１０２＿ｏについても入力端子群１０２＿ｉと同様に、前記第１外部端子１０２＿１群及び前記第２外部端子群１０２＿２のそれぞれに分散されている。また、平面視において、前記第１インタフェース用端子群１０２＿ｉと、前記第１辺１００＿１の一端部に交差する第２辺１００＿２との間に配置されている。言い換えると、前記第２インタフェース用端子群としての出力端子群１０２＿оは、図５に示すように、第１辺１００＿１に沿って、前記第１インタフェース用端子群としての入力端子群１０２＿ｉの隣に配置されている。
【００８５】
また、前記第３インタフェース用端子群としての入出力端子群１０２＿ｉｏは、図５に示すように、第１方向（図５で言う横方向）に沿って配置されている。すなわち、入出力端子群１０２＿ｉｏについても入力端子群１０２＿ｉと同様に、前記第１外部端子群１０２＿１及び前記第２外部端子群１０２＿２のそれぞれに分散されている。また、平面視において、前記第１インタフェース用端子群１０２＿ｉと、前記第１辺１００＿１の他端部に交差する第２辺（前記第１辺と対向する辺）１００＿２との間に配置されている。言い換えると、前記第３インタフェース用端子群としての入出力端子群１０２＿ｉｏは、図５に示すように、第１辺１００＿１に沿って、前記第１インタフェース用端子群としての入力端子群１０２＿ｉの隣（出力端子群１０２＿ｏとは反対側）に配置されている。
【００８６】
第１配線基板１００の前記実装面における上記入力端群１０２＿ｉ、出力端子群１０２＿ｏ、及び入出力端子群１０２＿ｉｏに配置領域は、図９のように規定することも可能である。図９はベースバンドプロセッサ１の透過平面図であり、ベースバンドプロセッサチップ１０１を見えるように図示したものである。図９において、インタフェース用端子群１０２＿ａｐｉｆが配置される領域は、前記第１配線基板１００の前記第１辺１００＿１と、前記第１辺１００＿１の両端部と前記実装面の中心部ＣＮＴＲとを結ぶ仮想線ＶＴＬ１，ＶＴＬ２とで囲まれる領域に包含される。１１１，１１２は回路ＭＰＸＩＦに並んで配置された別の回路である。これによれば、ベースバンドプロセッサチップ１０１に形成される回路ＭＰＸＩＦのチップ１０１上での配置と、当該回路ＭＰＸＩの外部インタフェースのための外部端子群１０２＿ａｐｉｆの配置との関係に対する、配置効率上での経験則に則ることができる。要するに、別の回路１１１，１１２との関係で、配線基板１００の全体的な配線経路の決定が著しく困難になることを抑制することができる。
【００８７】
図６には図２の第２システム構成においてベースバンドプロセッサ１のマルチプレクスインタフェース端子に割り当てられる機能配置とこれに接続されるシンクロナスＤＲＡＭ３の端子配列との関係を平面的に例示する。図６のＢ−Ｂ断面位置のデバイスの縦構造は図４に対応される。
【００８８】
図２で説明したシンクロナスＤＲＡＭ３の外部端子３０２は平面視において、特に制限されないが、第３配線基板３００の底面に、最外周から３列で配置形成されている。特に制限されないが、メモリインタフェース３１におけるインタフェース端子は、相互に信号用との異なる端子群として、データ系端子群３０２＿ｄｑ、３０２＿ｄｑｓとコマンド・アドレス系端子群３０２＿ｃａ、３０２＿ｃｋとを有する。特に制限されないが、データ系端子群３０２＿ｄｑは複数ビットのデータ端子、データ系端子群３０２＿ｄｑｓは差動対（差動信号対）を構成するデータストローブ端子である。コマンド・アドレス系端子群３０２＿ｃａは複数ビットのコマンド及びアドレス端子である。コマンドはＲＡＳ（ロウアドレスストローブ），ＣＡＳ（カラムアドレスストローブ），ＷＥ（ライトイネーブル）などの信号のレベルもしくは変化タイミングの組み合わせに応じたコマンドを形成する。コマンド・アドレス系端子群３０２＿ｃｋは差動対を構成するクロック端子である。データ系端子群３０２＿ｄｑ、３０２＿ｄｑｓは第３配線基板３００の平行な辺の一方３００＿１の側でその中央部寄りに最外周から３列で形成され、便宜上２１個の端子で構成される。コマンド・アドレス系端子群３０２＿ｃａ、３０２＿ｃｋは第３配線基板３００の平行な辺の他方３００＿２の側でその中央部寄りに最外周から３列で形成され、便宜上２１個の端子で構成される。
【００８９】
ベースバンドプロセッサ１の外部端子１０２は前述の通り、インタフェース用端子群１０２＿ａｐｉｆを有している。インタフェース用端子群１０２＿ａｐｉｆは、前記第２の外部インタフェース機能が選択されたとき、相互に信号用途が異なる端子群として、複数のデータ系端子としてのデータ系端子群１０２＿ｄｑ，１０２＿ｄｑｎｍ、１０２＿ｄｑｓｎｍと、複数のコマンド・アドレス系端子としてのコマンド・アドレス系端子群１０２＿ｃａ、１０２＿ｃａｎｍと，１０２＿ｃｋｎｍに割り当てられる。
【００９０】
データ系端子群１０２＿ｄｑ，１０２＿ｄｑｎｍ、１０２＿ｄｑｓｎｍはデータ系端子群３０２＿ｄｑ，３０２＿ｄｑｓに対応され、その内のデータ系端子群１０２＿ｄqはマルチプレクス端子としての第４インタフェース用端子群の一例であり、データ端子１０２＿ｄｑｎｍとデータストローブ端子１０２＿ｄｑｓｎｍはノンマルチプレクス端子である。コマンド・アドレス系端子群１０２＿ｃａ、１０２＿ｃａｎｍと，１０２＿ｃｋｎｍはコマンド・アドレス系端子群３０２＿ｃａ、３０２＿ｃｋに対応され、その内のコマンド・アドレス系端子１０２＿ｃａはマルチプレクス端子としての第５インタフェース用端子群の一例であり、コマンド・アドレス端子１０２＿ｃａｎｍ及びクロック端子１０２＿ｃｋｎｍはノンマルチプレクス端子である。データストローブ端子１０２＿ｄｑｓｎｍとクロック端子１０２＿ｃｋｎｍは差動対を構成する端子であり、それらをノンマルチプレクス端子とすることにより、差動信号の差動性がマルチプレクスのための回路構成によって影響を劣化する虞を未然に防止することができる。
【００９１】
前記第４インタフェース用端子群としてのデータ系端子群１０２＿ｄｑ，１０２＿ｄｑｎｍ、１０２＿ｄｑｓｎｍは、平面視において、第１辺１００＿１に沿って、前記第５インタフェース用端子群としてのコマンド・アドレス系端子群１０２＿ｃａ、１０２＿ｃａｎｍ，１０２＿ｃｋｎｍの隣に配置される。そして、前記第１外部端子群１０２＿１及び前記第２外部端子群１０２＿２のそれぞれに分散される。前記第５インタフェース用端子群としてのコマンド・アドレス系端子群１０２＿ｃａ、１０２＿ｃａｎｍと，１０２＿ｃｋｎｍは、平面視において、データ系端子群１０２＿ｄｑ，１０２＿ｄｑｎｍ、１０２＿ｄｑｓｎｍと、前記第１辺１００＿１に交差する第３辺１００＿３との間に配置され、且つ、前記第１外部端子１０２＿１群及び前記第２外部端子群１０２＿２のそれぞれに分散される。
【００９２】
第２システム構成ではインタフェース用端子群１０２＿ａｐｉｆとシンクロナスＤＲＡＭ３のデータ系端子群３０２＿ｄｑ、３０２＿ｄｑｓが隣り合う配置とされる。シンクロナスＤＲＡＭ３のメモリ動作ではコマンド・アドレス系に比べてデータ系信号の方が信号変化の頻度が高くなる傾向にある。したがって、そのような信号の信号経路を短くすることによって耐ノイズ性を向上させることができる。
【００９３】
図７には第１システム構成におけるベースバンドプロセッサ１の透過平面図が示され、ベースバンドプロセッサ１のボンディングパッド１０４からインタフェース用端子群１０２＿ａｐｉｆに至る一部の配線経路が例示される。ベースバンドプロセッサ１のインタフェース用端子群１０２＿ａｐｉｆに対応するボンディングパッド１０４は出力系パッド群１０４＿ｏ、入力系パッド群１０４＿ｉ、及び入出力系パッド群１０４＿ｉｏに分類される。それら出力系パッド群１０４＿ｏ、入力系パッド群１０４＿ｉ、及び入出力系パッド群１０４＿ｉｏは、図５で説明した出力端子群１０２＿ｏ、入力端子群１０２＿ｉ及び入出力端子群１０２＿ｉｏの配置順と同じ順に配列されている。したがって、出力系パッド群１０４＿ｏ、入力系パッド群１０４＿ｉ、及び入出力系パッド群１０４＿ｉｏから、出力端子群１０２＿ｏ、入力端子群１０２＿ｉ及び入出力端子群１０２＿ｉｏに配線基板１００内の配線についても信号の入出力機能毎に纏めることが容易になる。更に、図示は省略してあるが、マルチプレクスインタフェース回路１１から出力系パッド群１０４＿ｏ、入力系パッド群１０４＿ｉ、及び入出力系パッド群１０４＿ｉｏに引き出されるボンディングワイヤについても信号機能毎に纏めやすくなる。
【００９４】
したがって、信号密度の高いプロセッサ１，２の間での信号伝達において、ボンディングワイヤ間や配線基板１００内の配線間でのクロストークを緩和若しくは低減することができる。
【００９５】
尚、図７において出力系パッド群１０４＿ｏ及び入出力系パッド群１０４＿ｉｏの数は便宜上省略して少なく描いてある。
【００９６】
図１０乃至図１２にはマルチプレクスされて接続されるアプリケーションプロセッサの端子配列を単に倣ってベースバンドプロセッサのマルチプレクス端子の配置を決定するとしたときに生ずる問題点に着目した比較例を示す。図１０のように、マルチプレクスされて接続されるアプリケーションプロセッサ２の端子配列２０２＿ｏ，２０２＿ｉｏ，２０２＿ｉを単に倣ってベースバンドプロセッサ１Ａのマルチプレクス端子１Ａ＿ｏ，１Ａ＿ｉｏ，１Ａ＿ｉの配置を決定するとする。そうすると、図１１に例示されるようにベースバンドプロセッサ１Ａ内部における電極パッドの配置が信号入出力機能毎に分離できず、図１１のクロストークノイズ発生ポイントＣＴＧＰとして示すように入出力機能の異なる信号のボンディングワイヤが随所で隣接してしまう。これに応じて、図１２のように、ベースバンドプロセッサ１Ａ内部における配線基板１００Ａ内の配線についても、図１２のクロストークノイズ発生ポイントＣＴＧＰとして示すように入出力機能の異なる信号が随所で隣接することになる。したがって、図１０乃至図１２の比較例の場合には、ベースバンドプロセッサ１Ａ内部におけるボンディングワイヤ配置や装置基板１００Ａ内の配置配線などで想定されるクロストークを生ずる虞を防止することはできない。
【００９７】
図８には第２システム構成におけるベースバンドプロセッサ１の透過平面図が示され、ベースバンドプロセッサ１のボンディングパッド１０４からインタフェース用端子群１０２＿ａｐｉｆに至る一部の配線経路が例示される。第２インタフェース機能が選択されたとき、ベースバンドプロセッサ１のインタフェース用端子群１０２＿ａｐｉｆに対応するボンディングパッド１０４は、データやデータストローブ信号のためのデータ系パッド群１０４＿ｄｔと、コマンド、アドレス及びクロックのためのコマンド・アドレス系パッド群１０４＿ｃａに分類される。それらデータ系パッド群１０４＿ｄｔ及びコマンド・アドレス系パッド群１０４＿ｃａは、図６で説明したデータ系端子群１０２＿ｄｑ，１０２＿ｄｑｓ，１０２＿ｄｑｎｍ，１０２＿ｄｑｓｎｍとコマンド・アドレス系端子群１０２＿ｃａ，１０２＿ｃａｎｍ、１０２＿ｃｋｎｍの配置順と同じ順に配列されている。したがって、データ系パッド群１０４＿ｄｔ及びコマンド・アドレス系パッド群１０４＿ｃａから、データ系端子群１０２＿ｄｑ，１０２＿ｄｑｓ，１０２＿ｄｑｎｍ，１０２＿ｄｑｓｎｍ及びコマンド・アドレス系端子群１０２＿ｃａ，１０２＿ｃａｎｍ、１０２＿ｃｋｎｍに至る配線基板１００内の配線についてもデータ系とコマンド・アドレス系という信号用と毎に纏めることが容易になる。更に、図示は省略してあるが、マルチプレクスインタフェース回路１１からデータ系パッド群１０４＿ｄｔ及びコマンド・アドレス系パッド群１０４＿ｃａに引き出されるボンディングワイヤについても信号用と毎に纏めやすくなる。
【００９８】
第２システム構成では第１システム構成の如き信号入出力の種別毎に纏めてクロストーク低減を企図するものではない。これは、第１に、プロセッサ間インタフェースに比べてインタフェース信号の種類が少なく、それにしたがって、信号変化の密度も低いからである。第２に、データ系とコマンド・アドレス系との間で信号変化密度の相違が著しく、クロストークノイズの低減という意味ではデータ系とコマンド・アドレス系とを分けて配置する意義が大きいと考えられるからである。
【００９９】
＜ベースバンドプロセッサの製造方法＞
次に、上記ベースバンドプロセッサ１の製造工程を簡単に説明する。ベースバンドプロセッサ１の製造法手は、主に、１）．基材準備工程、２）．チップマウント（ダイボンド）工程、３）．ワイヤボンディング工程、４）．モールド工程、５）．ボールマウント工程、及び６）．切断（ダイシング）工程から成る。
【０１００】
１）．基材準備工程；
まず、基材の準備工程として、母材を準備する。本実施の形態で使用する母材は、複数のデバイス領域（パッケージ形成領域）と、この複数のデバイス領域のうちの互いに隣り合う２つのデバイス領域間、言い換えると、各デバイス領域の周囲に位置するダイシング領域を有する、所謂、多数個取り基板である。本また、各デバイス領域は、ダイシングされて分割されることにより前記配線基板１００とされ、前述したように、平面形状が四角形から成り、複数の電極パッド（ボンディングリード、バンプランド）が上下面それぞれに形成されている。
【０１０１】
２）．チップマウント（ダイボンド）工程；
次にチップマウント（ダイボンド）工程について説明する。チップマウント工程において母材のデバイス領域にベースバンドプロセッサチップ１０１が搭載される。上記したベースバンドプロセッサチップ１０１を母材の各デバイス領域における上面（チップ搭載面）上に、接着材（ダイボンド材）を介して搭載する。詳細に説明すると、ベースバンドプロセッサチップ１０１の裏面（背面）が母材（基材）の上面と対向するように、接着材（ダイボンド材）を介して母材（基材）の上面に搭載する。このとき、基材の上面に形成された複数の電極パッド（ボンディングリード）１０４がベースバンドプロセッサチップ１０１から露出するように搭載する。  なお、本実施の形態の接着材は、例えばフィルム状の接着材であり、絶縁性から成る。しかしながら、ペースト状（流動性を有する）の接着材（流動性を有する接着材）であってもよい。
【０１０２】
３）．ワイヤボンディング工程；
ベースバンドプロセッサチップ１０１の複数の電極パッド１０３と各デバイス領域４０１における複数の電極パッド１０４に対しては、導電性部材である複数のワイヤ１０５を介してそれぞれ電気的に接続する。
【０１０３】
４）．モールド工程；
次にモールド工程を説明する。
【０１０４】
モールド工程では、図示しない成形金型内に、ベースバンドプロセッサチップ１０１搭載された母材（多数個取り基板）を配置する。そして、ベースバンドプロセッサチップ１０１および複数のワイヤ１０５を樹脂で封止して封止体を形成する。このとき、本実施の形態では、複数のデバイス領域にそれぞれ配置された複数のベースバンドプロセッサチップ１０１を、図示しない成形金型に形成された１つのキャビティで覆い、複数のベースバンドプロセッサチップ１０１（またはデバイス領域）を一括して封止する。これにより、隣り合う２つのデバイス領域の間に位置するダイシング領域の上面も、樹脂で覆われる。なお、本実施の形態の樹脂は、例えばエポキシ系の熱硬化性樹脂である。
【０１０５】
５）．ボールマウント工程；
次に、封止体が形成された基材を図示しない成形金型から取り出した後、各デバイス領域における下面に形成された電極パッド（バンプランド）に、外部端子となる半田ボール（半田材）１０２を形成（接続）する。
【０１０６】
なお、本実施の形態の半田ボール１０２は、例えば錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）の合金からなる、所謂、鉛フリー半田材を使用している。なお、前記鉛フリー半田材とは、ＲｏＨＳ（Restriction of Hazardous Substances）指令に基づいて、鉛（Ｐｂ）の含有率が１０００ｐｐｍ（０．１ｗｔ％）以下のものを言う。なお、錫（Ｓｎ）を含有する半田材を使用した場合には、銅（Ｃｕ）が拡散しやすいことから、本実施の形態は、前記鉛フリー半田材に限らず、鉛（Ｐｂ）を含有する半田材を使用した場合にも適用することができるが、環境汚染対策を考慮した場合は、本実施の形態のように、鉛フリー半田材を使用することが好ましい。
【０１０７】
６）．切断（ダイシング）工程；
次に、封止体母材（多数個取り基板）を切断することで、各デバイス領域を母材から分離する。詳細に説明すると、上記した母材のダイシング領域内に、図示しないダイシングブレードを走行させることで、外部端子が形成されたデバイス領域を母材（多数個取り基板）から分離する。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明はこれまで記載した実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０９】
＜変形例１＞
例えば、前記実施の形態では、各半導体装置１、２、３に、配線基板上に形成された複数のデバイス領域にそれぞれ搭載された複数の半導体チップを１つのキャビティ（金型に形成された凹部）で覆ってからレジン（樹脂）で一括封止した後、配線基板と、配線基板のダイシング領域（デバイス領域間に形成された領域）と重なるレジン（封止体）とを切断することで半導体装置を取得する、所謂、一括モールド技術を採用した例について説明したが、これに限定されるものではない。すなわち、配線基板上に搭載された複数の半導体チップを個々のキャビティで覆ってからレジンで封止した後、配線基板のみ切断することで半導体装置を取得する、所謂、個片モールド技術を採用しても良い。
【０１１０】
＜変形例２＞
また、ベースバンドプロセッサに代表される半導体装置の外部端子は鉛フリー半田から成る外部端子でなく、鉛を含有した半田材から成る外部端子を用いても良い。
【０１１１】
＜変形例３＞
また、ベースバンドプロセッサはアプリケーションプロセッサを介さずに、直接、アプリケーションプロセッサの先に配置されたシンクロナスＤＲＡＭなどのメモリにアクセスしても良い。
【０１１２】
＜変形例４＞
また、シンクロナスＤＲＡＭはシングルレート、ダブルレートのＤＤＲＳＤＲＡＭ、ＤＤＲ２ＳＤＲＡＭ、クワッドレートのＤＤＲ３ＳＤＲＡＭ、低消費電力タイプのＬＰＤＤＲＳＤＲＡＭなどの何れであってもよい。また、メモリはシンクロナスＤＲＡＭに限定されず、シンクロナスＳＲＡＭ、その他のメモリであってよい。半導体装置もベースバンドプロセッサに限定されず、マルチプレクスインタフェース機能を備えたデータ処理可能なマイクロコンピュータやシステムオンチップの半導体装置であってよい。
【０１１３】
＜変形例５＞
また、図３の第１システム構成及び図４の第２システム構成の双方においてシンクロナスＤＲＡＭ３の外部端子配置が便宜上同じ配置のものとして説明したが、これに限られるものではない。図３のアプリケーションプロセッサ２とシンクロナスＤＲＡＭ３のようにパッケージを重ねて搭載するＰＯＰ（Package On Package）構造の場合にはクロナスＤＲＡＭ３の外部端子配置は下方のアプリケーションプロセッサチップを避ける配置でなければならない。これに対して、図４のようにパッケージを重ねて搭載することを要しない場合にはシンクロナスＤＲＡＭ３の外部端子配置は底面全体に配置することが可能である。
【０１１４】
＜変形例６＞
また、電子装置は携帯端末に限定されず、その他の通信機、オーディオビデオ機器、カーナビゲーション機器、テレビなどの種々の電子回路搭載機器に適用することができる。
【０１１５】
＜変形例７＞
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、変形例同士を組み合わせて適用することができる。
【符号の説明】
【０１１６】
１  ベースバンドプロセッサ（ＢＢＰ、半導体装置）
２  アプリケーションプロセッサ（ＡＰＰ、半導体装置）
３  シンクロナスＤＲＡＭ（ＳＤＲＡＭ、半導体装置）
４  実装基板（配線基板）
５  実装基板（配線基板）
１１  マルチプレクスインタフェース（ＭＰＸＩＦ）
２１  アプリケーションプロセッサインタフェース（ＡＰＰＩＦ）
２２  メモリコントローラインタフェース（ＭＣＮＴＩＦ）
３１  メモリインタフェース（ＭＲＹＩＦ）
１００  第１配線基板（インタポーザ基板）
１０１  第１半導体チップ（ベースバンドプロセッサチップ）
１０２  外部端子
１０２＿１  第１外部端子群
１０２＿２  第２外部端子群
１０２＿ａｐｉｆ  インタフェース用端子群
１０２＿ｉ  入力系の複数の入力端子群
１０２＿ｏ、１０２＿ｏｎｍ  出力系の複数の出力端子群
１０２＿ｉｏ，１０２＿ｉｏｎｍ  入出力系の複数の入出力端子群
１０２＿ｉ  第１インタフェース用端子群
１０２＿ｏ  第２インタフェース用端子群
１０２＿ｏｎｍ  ノンマルチプレクス端子
１０２＿ｉｏ  第３インタフェース用端子群
１０２＿ｉｏｎｍ  ノンマルチプレクス端子
１０３  ボンディングパッド（電極）
１０４  ボンディングパッド（電極）
１０５  ボンディングワイヤ
１０７  配線
２００  第２配線基板（インタポーザ基板）
２０１  第２半導体チップ（アプリケーションプロセッサチップ）
２０２  外部端子
２０２＿ｉ  複数の入力系端子であるの入力端子群
２０１＿ｏ  複数の出力系端子である出力端子群
２０２＿ｉｏ  複数の入出力系端子である入出力端子群
２０３  マイクロバンププパッド
２０４  配線
２０５  バンプパッド（ランド）
２０６  バンプパッド（ランド）
３００  第３配線基板（インタポーザ基板）
３０１  第３半導体チップ（シンクロナスＤＲＡＭ）
３０２  外部端子
３０２＿ｄｑ、３０２＿ｄｑｓ  データ系端子群
３０２＿ｃａ、３０２＿ｃｋ  コマンド・アドレス系端子群
３０２＿ｄｑ  複数ビットのデータ端子
３０２＿ｄｑｓ  差動対（差動信号対）を構成するデータストローブ端子
３０２＿ｃａ  複数ビットのコマンド及びアドレス端子
３０２＿ｃｋ  差動対を構成するクロック端子
３０３  ボンディングパッド
３０４  ボンディングパッド
３０５  ボンディングワイヤ
３０７  配線
３０８  バンプパッド（ランド）
４００  実装パッド
４０１  配線
５００  実装パッド
５０１  配線
Ｒｅｇ  レジスタ（記憶回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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