(57)【要約】      （修正有）【課題】二重化された情報処理装置のＢＩＯＳアップデートを短時間で行う。【解決手段】ＣＰＵ１０に接続された第１のチップセット１４と、第１のチップセット１４に接続され、ＢＩＯＳ第１領域１１０を格納可能な第１のＲＯＭ１２と、第１のチップセット１４に接続された第１のＢＭＣ(Baseboard Management Controller)１３と、ＣＰＵ２０に接続された第２のチップセット２４と、第２のチップセット２４に接続され、ＢＩＯＳ第１領域２１０を格納可能な第２のＲＯＭ２２と、第２のチップセット２４に接続された第２のＢＭＣ２３とを備え、第１および第２のＢＭＣ１３、２３は、第１と第２のＢＭＣ１３、２３との間でＢＩＯＳ第２領域１１１、２１１の同期処理を行う同期部１３ｃ、２３ｃとを含む。【選択図】図１
2014106787.tif 000002
【特許請求の範囲】
【請求項１】
ＣＰＵ(Central Processing Unit)と、
ＢＩＯＳ(Basic Input / Output System)イメージとＢＩＯＳアップデートツールとを格納可能なメモリと、
前記ＣＰＵに接続された第１のチップセットと、
前記第１のチップセットに接続され、ＢＩＯＳ第１領域を格納可能な第１のＲＯＭ(Read Only Memory)と、
前記第１のチップセットに接続された第１のＢＭＣ(Baseboard Management Controller)と、
前記ＣＰＵに接続された第２のチップセットと、
前記第２のチップセットに接続され、前記ＢＩＯＳ第１領域を格納可能な第２のＲＯＭと、
前記第２のチップセットに接続された第２のＢＭＣとを備え、
前記第１および第２のＢＭＣは、
前記第１あるいは第２のチップセットのいずれか１つを有効化するチップセット有効化部と、
ＢＩＯＳ第２領域を格納可能な不揮発メモリと、
前記不揮発メモリを前記ＣＰＵからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
前記第１と第２のＢＭＣとの間で前記ＢＩＯＳ第２領域の同期処理を行う同期部とを含む情報処理装置。
【請求項２】
前記ＣＰＵが、前記ＢＩＯＳアップデートツールを実行することにより、有効化されたチップセットに接続されたＢＭＣの不揮発メモリに格納されたＢＩＯＳ第２領域を前記ＢＩＯＳイメージを用いてアップデートし、
有効化されていないチップセットに接続されたＢＭＣの同期部が、前記有効化されたチップセットに接続されたＢＭＣの同期部から前記ＢＩＯＳイメージを受信し、前記有効化されていないチップセットに接続されたＢＭＣの不揮発メモリに格納されたＢＩＯＳ第２領域を前記ＢＩＯＳイメージを用いてアップデートすることにより前記同期処理を行う請求項１に記載の情報処理装置。
【請求項３】
前記ＢＩＯＳ第１領域は、ＢＩＯＳのうち、アップデートによって更新されない領域であって、前記ＢＩＯＳ第２領域は、前記ＢＩＯＳのうち、アップデートによって更新される領域である請求項１または２に記載の情報処理装置。
【請求項４】
チップセットに接続されたＢＭＣであって、
チップセットを有効化あるいは無効化するチップセット有効化部と、
ＢＩＯＳの一部領域を格納可能な不揮発メモリと、
前記不揮発メモリを前記チップセットに接続されたＣＰＵからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
他のＢＭＣとの間で前記ＢＩＯＳの一部領域の同期処理を行う同期部とを備えるＢＭＣ。
【請求項５】
前記ＣＰＵに、前記不揮発メモリに格納されたＢＩＯＳの一部領域をＢＩＯＳイメージを用いてアップデートさせ、その後、前記同期部が、前記ＢＩＯＳイメージを送信し、
前記同期部が、ＢＩＯＳイメージを受信し、前記不揮発メモリに格納されたＢＩＯＳの一部領域を受信した前記ＢＩＯＳイメージを用いてアップデートすることにより前記同期処理を行う請求項４に記載のＢＭＣ。
【請求項６】
前記ＢＩＯＳの一部領域は、ＢＩＯＳのうち、アップデートによって更新される領域である請求項４または５に記載の情報処理装置。
【請求項７】
ＣＰＵと、
ＢＩＯＳイメージとＢＩＯＳアップデートツールとを格納可能なメモリと、
前記ＣＰＵに接続された第１のチップセットと、
前記第１のチップセットに接続された第１のＲＯＭと、
前記第１のチップセットに接続された第１のＢＭＣと、
前記ＣＰＵに接続された第２のチップセットと、
前記第２のチップセットに接続された第２のＲＯＭと、
前記第２のチップセットに接続された第２のＢＭＣとを備える情報処理装置のＢＩＯＳアップデート方法であって、
前記第１および第２のＲＯＭが、ＢＩＯＳ第１領域をあらかじめ格納しており、
前記第１および第２のＢＭＣが、
ＢＩＯＳ第２領域をあらかじめ格納しており、
前記第１あるいは第２のチップセットのいずれか１つを有効化し、
前記ＢＩＯＳ第２領域を前記ＣＰＵからアクセス可能とするインタフェース変換を行い、
前記第１と第２のＢＭＣとの間で前記ＢＩＯＳ第２領域の同期処理を行うＢＩＯＳアップデート方法。
【請求項８】
前記ＣＰＵが、前記ＢＩＯＳアップデートツールを実行することにより、有効化されたチップセットに接続されたＢＭＣに格納されたＢＩＯＳ第２領域を前記ＢＩＯＳイメージを用いてアップデートし、
有効化されていないチップセットに接続されたＢＭＣが、前記有効化されたチップセットに接続されたＢＭＣから前記新しいＢＩＯＳイメージを受信し、前記有効化されていないチップセットに接続されたＢＭＣに格納されたＢＩＯＳ第２領域を前記新しいＢＩＯＳイメージを用いてアップデートすることにより前記同期処理を行う請求項７に記載のＢＩＯＳアップデート方法。
【請求項９】
前記ＢＩＯＳ第１領域は、ＢＩＯＳのうち、アップデートによって更新されない領域であって、前記ＢＩＯＳ第２領域は、前記ＢＩＯＳのうち、アップデートによって更新される領域である請求項７または８に記載のＢＩＯＳアップデート方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置のＢＩＯＳ(Basic Input / Output System)をアップデートする技術に関する。
【背景技術】
【０００２】
コンピュータ装置などの情報処理装置において、耐障害性や可用性の向上のために、装置内の機能モジュールの二重化が行われることがある。このような二重化の例として、情報処理装置のチップセットの二重化が行われることがある。なお、以降の本願の説明（実施形態を含む）においては、通常選択され有効になっている機能モジュールを「運用系」、もう一方の機能モジュールを「待機系」と称する。
【０００３】
チップセットが二重化された情報処理装置は、それぞれのチップセットの配下のＲＯＭ(Read Only Memory)にＢＩＯＳ(Basic Input / Output System)が格納されている。そして、この情報処理装置が起動するとき、２つのチップセットのうち、有効になっている運用系チップセット配下のＲＯＭに格納されているＢＩＯＳが起動する。運用系／待機系のチップセット切り替えによって情報処理装置の挙動が変わらないようにするためには、２つのチップセット配下のＲＯＭのそれぞれに同一のＢＩＯＳが格納されている必要がある。このため、ＢＩＯＳのアップデートを行う場合は、２つのチップセット配下のＲＯＭ両方に格納されているＢＩＯＳを書き換える必要がある。
【０００４】
ＲＯＭに書き込むための特別な機能を持たない、チップセットが二重化された情報処理装置においてＢＩＯＳのアップデートを行う場合、ＢＩＯＳアップデートツールの実行を２回繰り返す必要がある。図４は、このようなＢＩＯＳアップデート処理を説明するフローチャートである。以下、図４を参照して、上記のＢＩＯＳアップデート処理の動作を説明する。
【０００５】
最初に、一方のＲＯＭを書き換えるために情報処理装置を起動する。すなわち、ＢＩＯＳを実行することにより情報処理装置を起動し（ステップＳ４０１）、ＢＩＯＳアップデートツールを実行する（ステップＳ４０２）。その後、情報処理装置をシャットダウンする（ステップＳ４０３）。次に、もう一方のＲＯＭを書き換えるために情報処理装置を再起動する。すなわち、チップセットを切り替え（ステップＳ４０４）、その後ＢＩＯＳを実行することにより情報処理装置を起動し（ステップＳ４０５）、ＢＩＯＳアップデートツールを実行する（ステップＳ４０６）。その後、情報処理装置をシャットダウンする（ステップＳ４０７）。そして、最終的に、最初にアップデートされたＲＯＭのＢＩＯＳを再起動する。すなわち、再度チップセットを切り替え（ステップＳ４０８）、その後ＢＩＯＳを実行することにより情報処理装置を起動する（ステップＳ４０９）。
【０００６】
すなわち、図４の方法は、運用系チップセット配下のＲＯＭに格納されているＢＩＯＳのアップデート処理を行った後、運用系／待機系のチップセット切り替え処理を行い、もう一方のチップセット（当初待機系であったもの）に関して同様のＢＩＯＳアップデート処理を行う。しかしながら、このような方法は、チップセット切り替え処理や、それに伴う情報処理装置の再起動処理、２回のＢＩＯＳアップデート処理の繰り返しなどが必要になるため、時間がかかるという問題点がある。特に、二重化が行われる情報処理装置の多くは、サーバ用途などに用いられるため、大容量のメモリや多数のＩ／Ｏ(Input / Output)機器を搭載している。このような情報処理装置においては、起動時間が長くなるため、装置の再起動処理の回数がなるべく少ないことが望ましい。
【０００７】
同様の装置におけるＢＩＯＳアップデートに関する技術が特許文献１に記載されている。特許文献１に記載のコンピュータ装置は、二重化されたうちの運用系ＢＩＯＳ  ＲＯＭのアップデート完了後、ＢＭＣ(Baseboard Management Controller)を通して待機系ＢＩＯＳ  ＲＯＭの同期処理を行う。
【０００８】
また、特許文献２は、二重化された磁気ディスクコントローラにおけるＢＩＯＳの冗長管理および同期化処理に関する技術を記載している。特許文献２に記載のストレージシステムは、運用系のＢＩＯＳと待機系のＢＩＯＳの版数を比較し、必要に応じてＢＩＯＳの同期化処理を行う。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１１−１５８９９５号公報
【特許文献２】特開２０１１−２０４２６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述したコンピュータ装置は、運用系と待機系のＢＭＣが通信することにより、運用系のＢＩＯＳ  ＲＯＭのアップデート後、チップセットの切り替え無しに待機系のＢＩＯＳ  ＲＯＭをアップデート（同期）することができる。しかしながら、ＢＭＣがＢＩＯＳ  ＲＯＭに書き込む機能を有している必要がある。すなわち、ＢＭＣの構造が複雑になるという問題点がある。
【００１１】
また、上述したストレージシステムは、ＢＩＯＳの同期化処理において、装置の再起動処理が必要になるという問題点を依然として有している。
【００１２】
本発明は、上述した課題を解決し、二重化された情報処理装置のＢＩＯＳアップデートを短時間で行うことを主たる目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成する本発明に係る情報処理装置は、
ＣＰＵ(Central Processing Unit)と、
ＢＩＯＳ(Basic Input / Output System)イメージとＢＩＯＳアップデートツールとを格納可能なメモリと、
ＣＰＵに接続された第１のチップセットと、
第１のチップセットに接続され、ＢＩＯＳ第１領域を格納可能な第１のＲＯＭ(Read Only Memory)と、
第１のチップセットに接続された第１のＢＭＣ(Baseboard Management Controller)と、
ＣＰＵに接続された第２のチップセットと、
第２のチップセットに接続され、ＢＩＯＳ第１領域を格納可能な第２のＲＯＭと、
第２のチップセットに接続された第２のＢＭＣとを備え、
第１および第２のＢＭＣは、
第１あるいは第２のチップセットのいずれか１つを有効化するチップセット有効化部と、
ＢＩＯＳ第２領域を格納可能な不揮発メモリと、
不揮発メモリをＣＰＵからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
第１と第２のＢＭＣとの間でＢＩＯＳ第２領域の同期処理を行う同期部とを含む。
【００１４】
また、上記目的を達成する本発明に係るＢＭＣは、
チップセットに接続されたＢＭＣであって、
チップセットを有効化あるいは無効化するチップセット有効化部と、
ＢＩＯＳの一部領域を格納可能な不揮発メモリと、
不揮発メモリをチップセットに接続されたＣＰＵからアクセス可能とするインタフェース変換を行うインタフェース変換部と、
他のＢＭＣとの間でＢＩＯＳの一部領域の同期処理を行う同期部とを備える。
【００１５】
そして、上記目的を達成する本発明に係るＢＩＯＳアップデート方法は、
ＣＰＵと、
ＢＩＯＳイメージとＢＩＯＳアップデートツールとを格納可能なメモリと、
ＣＰＵに接続された第１のチップセットと、
第１のチップセットに接続された第１のＲＯＭと、
第１のチップセットに接続された第１のＢＭＣと、
ＣＰＵに接続された第２のチップセットと、
第２のチップセットに接続された第２のＲＯＭと、
第２のチップセットに接続された第２のＢＭＣとを備える情報処理装置のＢＩＯＳアップデート方法であって、
第１および第２のＲＯＭが、ＢＩＯＳ第１領域をあらかじめ格納しており、
第１および第２のＢＭＣが、
ＢＩＯＳ第２領域をあらかじめ格納しており、
第１あるいは第２のチップセットのいずれか１つを有効化し、
ＢＩＯＳ第２領域をＣＰＵからアクセス可能とするインタフェース変換を行い、
第１と第２のＢＭＣとの間でＢＩＯＳ第２領域の同期処理を行う。
【発明の効果】
【００１６】
本発明によれば、二重化された情報処理装置のＢＩＯＳアップデートを短時間で行うことが可能となる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１の実施形態に係る情報処理装置の構成を表すブロック構成図である。
【図２】第１の実施形態に係る情報処理装置１によるＢＩＯＳアップデート処理を説明するフローチャートである。
【図３】ＢＩＯＳアップデート後のチップセット切り替えが発生した際に情報処理装置１が実行する処理を説明するフローチャートである。
【図４】ＲＯＭに書き込むための特別な機能を持たない、チップセットが二重化された情報処理装置におけるＢＩＯＳアップデート処理を説明するフローチャートである。
【図５】本発明の第２の実施形態に係る情報処理装置の構成を表すブロック構成図である。
【図６】コンピュータを構成する要素の例を表すブロック構成図である。
【発明を実施するための形態】
【００１８】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る情報処理装置の構成を表すブロック構成図である。本発明の第１の実施形態に係る情報処理装置１は、ＣＰＵ(Central Processing Unit)１０，２０と、メモリ１１，２１と、ＲＯＭ(Read Only Memory)１２，２２と、ＢＭＣ(Baseboard Management Controller)１３，２３と、チップセット１４，２４とを備える。
【００２０】
ＣＰＵ１０は、メモリ１１およびチップセット１４に接続されている。また、ＣＰＵ２０は、メモリ２１およびチップセット２４に接続されている。さらに、ＣＰＵ１０とＣＰＵ２０も接続されている。
【００２１】
メモリ１１，２１は、例えば、ＲＡＭ(Random Access Memory)である。
【００２２】
ＲＯＭ１２はチップセット１４の配下に備えられている。すなわち、ＲＯＭ１２は、チップセット１４によって管理された状態において動作することができる。そして、ＲＯＭ２２はチップセット２４の配下に備えられている。すなわち、ＲＯＭ２２は、チップセット２４によって管理された状態において動作することができる。ＲＯＭ１２はＣＰＵ１０からアクセス可能である。そして、ＲＯＭ２２はＣＰＵ２０からアクセス可能である。一方で、ＢＭＣ１３および２３は、ＲＯＭ１２あるいは２２にアクセスする機能を有していない。
【００２３】
チップセット１４と２４は二重化されている。チップセット１４，２４の一方が有効であるときは、もう一方が無効となっている。無効となっているチップセット配下のＲＯＭは、ＣＰＵからアクセスすることができない。
【００２４】
チップセット１４にはＢＭＣ１３が接続されている。そして、チップセット２４にはＢＭＣ２３が接続されている。ＢＭＣ１３とＢＭＣ２３は、通信ネットワーク３０を介してお互いに通信可能に接続されており、お互いにデータを送受信することができる。
【００２５】
ＢＭＣ１３は、インタフェース変換部１３ａと、不揮発メモリ１３ｂと、同期部１３ｃと、ネットワークインタフェース１３ｄと、チップセット有効化部１３ｅとを備える。ＢＭＣ２３も同様に、インタフェース変換部２３ａと、不揮発メモリ２３ｂと、同期部２３ｃと、ネットワークインタフェース２３ｄと、チップセット有効化部２３ｅとを備える。
【００２６】
インタフェース変換部１３ａ，２３ａは、ＣＰＵ１０，２０が不揮発メモリ１３ｂ，２３ｂにアクセスするためのインタフェース変換を行う。このことにより、ＣＰＵ１０，２０は、有効となっているチップセットに接続されているＢＭＣが備える不揮発メモリに記憶領域として使用可能にアクセスすることができる。
【００２７】
不揮発メモリ１３ｂ，２３ｂは、電源供給無しでも記憶を保持可能であり、かつ、書き換え可能なメモリ装置である。不揮発メモリ１３ｂ，２３ｂは、例えば、フラッシュメモリである。
【００２８】
同期部１３ｃ，２３ｃは、不揮発メモリ１３ｂおよび２３ｂに格納されたＢＩＯＳ(Basic Input / Output System)の同期処理を行う。
【００２９】
ネットワークインタフェース１３ｄ，２３ｄは、ＢＭＣ１３，２３を通信ネットワーク３０と接続するインタフェースである。
【００３０】
チップセット有効化部１３ｅ，２３ｅは、チップセットの有効化および無効化を行う。このことにより、チップセットの二重化における、チップセットの切り替えが行われる。
【００３１】
ＢＭＣ１３およびＢＭＣ２３は、お互いに協働することにより情報処理装置１の管理を行う。ＢＭＣ１３およびＢＭＣ２３は、情報処理装置１とは独立して動作する。例えば、ＢＭＣ１３およびＢＭＣ２３は、情報処理装置１がシャットダウンしているときも動作し続けることができる。
【００３２】
ＢＩＯＳイメージ１１２は、ＢＩＯＳアップデートにおいて、アップデート前のＢＩＯＳを書き換える新しいＢＩＯＳである。
【００３３】
ＢＩＯＳアップデートツール１１３は、ＢＩＯＳイメージ１１２によってアップデート前のＢＩＯＳを書き換えることにより、ＢＩＯＳアップデートを行うプログラムである。ＢＩＯＳアップデートツール１１３は、ＢＩＯＳによるＰＯＳＴ(Power On Self Test)実行後、メモリ１１に展開されることにより、ＣＰＵからアクセス可能となる。例えば、ＢＩＯＳイメージ１１２とＢＩＯＳアップデートツール１１３は、ＰＯＳＴ実行後、不図示のＵＳＢメモリ，フレキシブルディスクあるいはＣＤ−ＲＯＭ(Compact Disc Read Only Memory)などの記憶媒体からメモリ１１にコピーされ、その後、実行されてもよい。
【００３４】
ＢＩＯＳは、アップデートによって更新されない、初期化用の領域であるＢＩＯＳ第１領域と、アップデートによって更新されるＢＩＯＳ第２領域に分割されている。ＢＩＯＳ第１領域１１０は、ＲＯＭ１２に格納されている。ＢＩＯＳ第２領域１１１は、不揮発メモリ１３ｂに格納されている。また、ＢＩＯＳ第１領域１１０と同じＢＩＯＳイメージであるＢＩＯＳ第１領域２１０が、ＲＯＭ２２に格納されている。さらに、ＢＩＯＳ第２領域１１１と同じＢＩＯＳイメージであるＢＩＯＳ第２領域２１１が、不揮発メモリ２３ｂに格納されている。
【００３５】
図２は、第１の実施形態に係る情報処理装置１によるＢＩＯＳアップデート処理を説明するフローチャートである。なお、図２の処理においては、チップセット１４が運用系、チップセット２４が待機系であるとする。すなわち、処理の開始時において、チップセット１４が有効となっており、チップセット２４が無効となっている。以下、図２を参照して、情報処理装置１によるＢＩＯＳアップデート処理の動作を説明する。
【００３６】
最初に、ＢＩＯＳアップデートの為に情報処理装置１が起動する。まず、ＣＰＵ１０あるいは２０が、ハードウェアの初期化とＢＩＯＳ第２領域１１１を読み込む準備を行うＢＩＯＳ第１領域１１０を実行する（ステップＳ２０１）。なお、以降の説明においては、「ＣＰＵ１０あるいは２０が／は」処理を行う（例えばプログラムを実行する）ことを、単に「ＣＰＵが／は」処理を行うと記載する。
【００３７】
次に、ＣＰＵは、ＢＩＯＳ第２領域１１１をＢＭＣ１３の不揮発メモリ１３ｂから読み込んで実行することにより、ＰＯＳＴを実行する（ステップＳ２０２）。ＢＩＯＳアップデートを行わない場合は、情報処理装置１の起動のための処理はここで終了する。
【００３８】
ＢＩＯＳアップデートを行う場合は、ＰＯＳＴ終了後、ＣＰＵが、メモリ１１に展開されたＢＩＯＳアップデートツール１１３を実行する（ステップＳ２０３）。ＢＩＯＳアップデートツール１１３は、ＢＭＣ１３の不揮発メモリ１３ｂを記憶領域としてアクセスする。そして、ＢＩＯＳアップデートツール１１３は、不揮発メモリ１３ｂ上のＢＩＯＳ第２領域１１１を新しいＢＩＯＳであるＢＩＯＳイメージ１１２で書き換える。
【００３９】
ステップＳ２０３終了後、情報処理装置１はシャットダウンする（ステップＳ２０４）。また、ステップＳ２０３終了後、ＢＭＣ１３の同期部１３ｃは、通信ネットワーク３０を介して、ＢＩＯＳイメージ１１２をＢＭＣ２３の同期部２３ｃに送信する。そして、ＢＭＣ２３の同期部２３ｃは、不揮発メモリ２３ｂ上のＢＩＯＳ第２領域２１１を、受信したＢＩＯＳイメージ１１２で書き換える。この書き換えによって、ＢＩＯＳ第２領域１１１とＢＩＯＳ第２領域２１１とが同期する（ステップＳ２０５）。なお、ステップＳ２０５はＢＭＣ１３と２３の間において処理が行われるため、情報処理装置１のＣＰＵが実行するシャットダウン処理と並行して実行することができる。
【００４０】
シャットダウン終了後、情報処理装置１は再起動する。まず、ＣＰＵが、ＢＩＯＳ第１領域１１０を実行する（ステップＳ２０６）。次に、ＢＩＯＳ第１領域１１０の実行後、ＣＰＵは、アップデートにより書き換えられたＢＩＯＳ第２領域１１１を実行する（ステップＳ２０７）。以上で、情報処理装置１によるＢＩＯＳアップデート処理およびアップデート後のＢＩＯＳによる起動処理が完了する。このように、情報処理装置１によるＢＩＯＳアップデート処理は、図４の方法と比べ、情報処理装置の再起動の回数が少ない。さらに、情報処理装置１によるＢＩＯＳアップデート処理は、図４の方法と比べ、チップセットの切り替えを必要としない。
【００４１】
次に、図２に示すＢＩＯＳアップデート処理の後でチップセットの切り替えが発生した場合においても、チップセット切り替え前と同じＢＩＯＳで起動できることを説明する。
【００４２】
図３は、ＢＩＯＳアップデート後のチップセット切り替えが発生した際に情報処理装置１が実行する処理を説明するフローチャートである。以下、図３を参照して、このような場合の情報処理装置１の処理動作を説明する。
【００４３】
チップセット有効化部１３ｅおよび２３ｅは、情報処理装置１がシャットダウンしている状態において、通信ネットワーク３０を介して協調して動作し、チップセットの切り替えを行う（ステップＳ３０１）。この処理により、有効であったチップセットは無効となり、無効であったチップセットは有効となる。なお、図３の処理においては、ステップＳ３０１のチップセット切り替えにより、チップセット１４が無効となり、チップセット２４が有効となったものとして説明する。
【００４４】
チップセットの切り替え後、情報処理装置１が起動する。まず、ＣＰＵが、ＢＩＯＳ第１領域２１０を実行する（ステップＳ３０２）。ＢＩＯＳ第１領域２１０の実行終了後、ＣＰＵは、ＢＩＯＳ第２領域２１１をＢＭＣ２３の不揮発メモリ２３ｂから読み込んで実行することにより、ＰＯＳＴを実行する（ステップＳ３０３）。ＢＩＯＳ第１領域２１０はＢＩＯＳ第１領域１１０と同じイメージである。また、ＢＩＯＳ第２領域２１１はＢＩＯＳ第２領域１１１と同じイメージであるＢＩＯＳイメージ１１２に同期している。このように、ＢＩＯＳアップデート後にチップセット切り替えが発生した場合も、情報処理装置１は、チップセット切り替え前と同じＢＩＯＳで起動することができる。
【００４５】
以上のように、本発明の第１の実施形態に係る情報処理装置１は、二重化された環境におけるＢＩＯＳアップデートを短時間で行うことができる。なぜならば、情報処理装置１の各構成要素が次のように動作するからである。（１）ＢＭＣ１３のインタフェース変換部１３ａが、ＣＰＵがＢＭＣ１３の不揮発メモリ１３ｂにアクセスするためのインタフェース変換を行う。（２）ＣＰＵがＢＩＯＳアップデートツール１１３を実行することにより、不揮発メモリ１３ｂ上のＢＩＯＳ第２領域１１１がアップデートされる。（３）ＢＭＣ１３の同期部１３ｃとＢＭＣ２３の同期部２３ｃが協働することにより、不揮発メモリ２３ｂ上のＢＩＯＳ第２領域２１１が不揮発メモリ１３ｂ上のＢＩＯＳ第２領域１１１と同期する。（４）（３）と並行して情報処理装置１が再起動する。
【００４６】
このことにより、より少ないＢＩＯＳアップデートツールの実行回数、より少ない再起動の回数、再起動と並行してのＢＩＯＳ同期処理などにより、図４に示す方法と比べ、ＢＩＯＳアップデートが短時間で終了する。
【００４７】
また、本発明の第１の実施形態に係る情報処理装置１は、特許文献１に記載のコンピュータ装置と比べ、より簡素な構造での課題の解決を可能にする。なぜならば、特許文献１に記載のコンピュータ装置は、ＢＭＣがチップセット配下のＲＯＭに書き込む機能を有している必要があるのに対し、本発明の第１の実施形態に係る情報処理装置１は、ＢＭＣ１３，２３がＲＯＭ１２，２２にアクセスしないことにより、この機能を必要としないためである。このことにより、本発明の第１の実施形態に係る情報処理装置１は、ＢＭＣ１３，２３の小型化や低コスト化の容易性において、特許文献１に記載のコンピュータ装置に対する優位性を有する。また、情報処理装置がシャットダウンしているときにもＢＩＯＳの同期処理を行うことができるという優位性も有する。
【００４８】
［第２の実施形態］
次に、上述した第１の実施形態を基本とする、本発明の第２の実施の形態を説明する。以下の説明では、第１の実施形態と同様な構成については同一の参照番号を付与することにより、重複する説明を省略する。
【００４９】
図５は、本発明の第２の実施形態に係る情報処理装置の構成を表すブロック構成図である。本発明の第２の実施形態に係る情報処理装置１０００は、ＣＰＵ１０と、メモリ１１と、ＲＯＭ１２，２２と、ＢＭＣ１３，２３と、チップセット１４，２４とを備える。
【００５０】
ＣＰＵ１０は、１つでなくともよい。例えば、２つであってもよいし、３つ以上であってもよい。
【００５１】
メモリ１１は、ＢＩＯＳイメージ１１２と、ＢＩＯＳアップデートツール１１３とを格納する。
【００５２】
チップセット１４，２４は、ＣＰＵ１０に接続されている。
【００５３】
ＲＯＭ１２はチップセット１４に接続されている。また、ＲＯＭ２２はチップセット２４に接続されている。ＲＯＭ１２はＢＩＯＳ第１領域１１０を格納する。また、ＲＯＭ２２はＢＩＯＳ第１領域２１０を格納する。
【００５４】
ＢＭＣ１３は、インタフェース変換部１３ａと、不揮発メモリ１３ｂと、同期部１３ｃと、チップセット有効化部１３ｅとを備える。ＢＭＣ２３も同様に、インタフェース変換部２３ａと、不揮発メモリ２３ｂと、同期部２３ｃと、チップセット有効化部２３ｅとを備える。
【００５５】
チップセット有効化部１３ｅ，２３ｅは、いずれか１つのチップセットの有効化を行う。これは、チップセット１４，２４のうち一方の有効化ともう一方の無効化を同時に行うことにより実現されてもよい。
【００５６】
不揮発メモリ１３ｂはＢＩＯＳ第２領域１１１を格納する。また、不揮発メモリ２３ｂはＢＩＯＳ第２領域２１１を格納する。
【００５７】
インタフェース変換部１３ａ，２３ａは、不揮発メモリ１３ｂ，２３ｂをＣＰＵ１０からアクセス可能とするインタフェース変換を行う。
【００５８】
同期部１３ｃ，２３ｃは、ＢＭＣ１３とＢＭＣ２３との間で、ＢＩＯＳ第２領域１１１，２１１の同期処理を行う。
【００５９】
以上のように、本発明の第２の実施形態に係る情報処理装置１０００は、二重化された環境におけるＢＩＯＳアップデートを短時間で行うことができる。なぜならば、情報処理装置１の各構成要素が次のように動作するからである。（１）ＢＭＣ１３のインタフェース変換部１３ａが、ＣＰＵ１０がＢＭＣ１３の不揮発メモリ１３ｂにアクセスするためのインタフェース変換を行う。（２）ＢＭＣ１３の同期部１３ｃとＢＭＣ２３の同期部２３ｃにより、不揮発メモリ２３ｂ上のＢＩＯＳ第２領域２１１が不揮発メモリ１３ｂ上のＢＩＯＳ第２領域１１１と同期する。
【００６０】
このことにより、より少ないＢＩＯＳアップデートツールの実行回数、より少ない再起動の回数、などにより、図４に示す方法と比べ、ＢＩＯＳアップデートが短時間で終了する。
【００６１】
図６は、コンピュータを構成する要素の例を表すブロック構成図である。図５のコンピュータ９００は、ＣＰＵ９０１と、ＲＡＭ９０２と、ＲＯＭ９０３と、ハードディスクドライブ９０４と、ネットワークインタフェース９０５とを備える。前述した情報処理装置１および１０００の構成要素は、プログラムがコンピュータ９００のＣＰＵ９０１において実行されることにより実現されてもよい。具体的には、前述した図１あるいは５に記載の構成要素である、インタフェース変換部１３ａ，２３ａ、同期部１３ｃ，２３ｃおよびチップセット有効化部１３ｅ，２３ｅは、ＣＰＵ９０１がＲＯＭ９０３あるいはハードディスクドライブ９０４からプログラムを読み込み、読み込んだプログラムを、例えば図２および３に示したフローチャートの手順の如くＣＰＵ９０１が実行することにより実現されてもよい。そして、このような場合において、上述した実施形態を例に説明した本発明は、係るコンピュータプログラムを表わすコードあるいはそのコンピュータプログラムを表わすコードが格納されたコンピュータ読み取り可能な記憶媒体（例えばハードディスクドライブ９０４や、不図示の着脱可能な磁気ディスク媒体，光学ディスク媒体やメモリカードなど）によって構成されると捉えることができる。
【００６２】
あるいは、インタフェース変換部１３ａ，２３ａ、同期部１３ｃ，２３ｃおよびチップセット有効化部１３ｅ，２３ｅは、専用のハードウェアで実現されてもよい。また、情報処理装置１，１０００およびＢＭＣ１３，２３は、これら構成要素を備える専用のハードウェアであってもよい。
【符号の説明】
【００６３】
１，１０００    情報処理装置
１０，２０    ＣＰＵ
１１，２１    メモリ
１２，２２    ＲＯＭ
１３，２３    ＢＭＣ
１３ａ，２３ａ    インタフェース変換部
１３ｂ，２３ｂ    不揮発メモリ
１３ｃ，２３ｃ    同期部
１３ｄ，２３ｄ    ネットワークインタフェース
１３ｅ，２３ｅ    チップセット有効化部
１４，２４    チップセット
１１０，２１０    ＢＩＯＳ第１領域
１１１，２１１    ＢＩＯＳ第２領域
１１２    ＢＩＯＳイメージ
１１３    ＢＩＯＳアップデートツール
３０    通信ネットワーク
９００    コンピュータ
９０１    ＣＰＵ
９０２    ＲＡＭ
９０３    ＲＯＭ
９０４    ハードディスクドライブ
９０５    ネットワークインタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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