(57)【要約】【課題】所望のスループットを達成可能な範囲でＦＦＴ回路及びＩＦＦＴ回路の実装回路数を削減した周波数領域等化回路等を得る。【解決手段】入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なチャネル推定用のＮ点(Ｎは正の整数)のＦＦＴ／ＩＦＦＴ共用回路を１個含む、周波数ひずみのあるチャネル推定を行うチャネル推定回路と、入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なデータ等化用のＭ点(Ｍは正の整数でＮ≦Ｍ)のＦＦＴ回路を１個とデータ等化用のＭ点のＩＦＦＴ回路を１個含む、前記チャネル推定回路で推定されたチャネルのノイズに従ってデータ信号の等化処理を行うデータ等化回路と、前記各セレクタの接続及びＦＦＴ／ＩＦＦＴ共用回路のＦＦＴとＩＦＦＴの切り換えの切り換え制御を行う制御部と、を備えた。【選択図】図１
2014086912.tif 000002
【特許請求の範囲】
【請求項１】
入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なチャネル推定用のＮ点(Ｎは正の整数)のＦＦＴ／ＩＦＦＴ共用回路を１個含む、周波数ひずみのあるチャネル推定を行うチャネル推定回路と、
入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なデータ等化用のＭ点(Ｍは正の整数でＮ≦Ｍ)のＦＦＴ回路を１個とデータ等化用のＭ点のＩＦＦＴ回路を１個含む、前記チャネル推定回路で推定されたチャネルのノイズに従ってデータ信号の等化処理を行うデータ等化回路と、
前記各セレクタの接続及びＦＦＴ／ＩＦＦＴ共用回路のＦＦＴとＩＦＦＴの切り換えの切り換え制御を行う制御部と、
を備えたサブキャリア数Ｎ点の信号処理が可能なことを特徴とする周波数領域等化回路。
【請求項２】
入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なチャネル推定用のＮ点(Ｎは正の整数)のＦＦＴ／ＩＦＦＴ共用回路を１個含む、周波数ひずみのあるチャネル推定を行うチャネル推定回路と、
入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なデータ等化用のＭ点(Ｍは正の整数でＮ≦Ｍ)のＦＦＴ／ＩＦＦＴ共用回路を２個含む、前記チャネル推定回路で推定されたチャネルのノイズに従ってデータ信号の等化処理を行うデータ等化回路と、
前記各セレクタの接続及び各ＦＦＴ／ＩＦＦＴ共用回路のＦＦＴとＩＦＦＴの切り換えの切り換え制御を行う制御部と、
を備えたサブキャリア数Ｎ点の信号処理が可能なことを特徴とする周波数領域等化回路。
【請求項３】
前記チャネル推定回路の入力側のセレクタの入力側にそれぞれバッファを設けた複数の入力端子を設け、前記制御部の制御によりシングルキャリアとマルチキャリアの複数信号を同時にチャネル推定することを特徴とする請求項１または２に記載の周波数領域等化回路。
【請求項４】
周波数ひずみのあるチャネル推定を行うチャネル推定回路と、前記チャネル推定回路で推定されたチャネルのノイズに従ってデータ信号の等化処理を行うデータ等化回路と、を備えたサブキャリア数Ｎ点(Ｎは正の整数)の信号処理が可能な周波数領域等化回路において、
前記チャネル推定回路に入力及び出力の切り換えがそれぞれに可能なチャネル推定用のＮ点のＦＦＴ／ＩＦＦＴ共用回路を１個設け、前記データ等化回路に入力及び出力の切り換えがそれぞれに可能なデータ等化用のＭ点(Ｍは正の整数でＮ≦Ｍ)のＦＦＴ回路を１個とデータ等化用のＭ点のＩＦＦＴ回路を１個、又は入力及び出力の切り換えがそれぞれに可能なデータ等化用のＭ点のＦＦＴ／ＩＦＦＴ共用回路を２個設けて、入力信号に待ち時間が生じないように前記ＦＦＴ／ＩＦＦＴ共用回路、ＦＦＴ回路、ＩＦＦＴ回路の入力及び出力及び各ＦＦＴ／ＩＦＦＴ共用回路のＦＦＴとＩＦＦＴを切り換えて周波数領域等化を行うことを特徴とする周波数領域等化回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ブロードバンド移動通信等において周波数歪み対策として用いられる周波数領域等化回路等に関する。
【背景技術】
【０００２】
ブロードバンド移動通信におけるシングルキャリア(ＳＣ)の周波数ひずみ対策として周波数領域等化(ＦＤＥ)技術が用いられる。例えば、ＳＣ−ＦＤＥシステムにおいて送信側ではデータ信号に、チャネル関数の推定に用いるパイロット信号、及び遅延波を分離するためのガードインターバル(ＧＩ)を付加して送信信号として送信する。
【０００３】
ＦＤＥ回路は大きく分けて、チャネル推定回路とデータ等化回路に分けられる。パイロット信号はチャネル推定回路で処理され、最小平均２乗誤差(ＭＭＳＥ)重みを用いて周波数等化重み系数の算出が行われる。データ信号はデータ等化回路で処理され、周波数領域に変換された後、送信路歪みの補償を行い、時間領域に戻される。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】V. Gheorghiu, T. Kameda, et al.著、”Implementation of Frequency Domain Equalizer for Single Carrier Transmission”、FIG. 6、4th Int. Conf. on Wireless Commun., Networking and Mobile Computing (WiCOM 2008), IEEE, 2008
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＦＤＥ回路の主要な演算処理はＦＦＴ／ＩＦＦＴ(高速フーリエ変換／逆高速フーリエ変換)となる。各演算処理に対してＦＦＴ(ＩＦＦＴ)回路をそれぞれ割り当てた場合、ＦＦＴ(ＩＦＦＴ)回路は多数(例えば５個)必要になる。しかしながらＦＰＧＡ(Field Programmable Gate Array)にＦＤＥ回路を実装した場合、ＦＦＴ(ＩＦＦＴ)回路の実装面積は大きいため回路規模が増大してしまう。
一方、例えば上記非特許文献１の図６に示されるように、ＦＦＴ(ＩＦＦＴ)回路１つで処理した場合には、入力データに本来必要のないＦＦＴ回路の演算処理待ち(以下bufferとも記載する)が多数存在してしまいスループットの低下となってしまう。
【０００６】
この発明は上記課題を解消するためになされたもので、ＦＤＥ回路内で重複して使用されるＦＦＴ回路及びＩＦＦＴ回路に関して、所望のスループットを達成可能な範囲で、実装回路数を削減した周波数領域等化回路等を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明は、入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なチャネル推定用のＮ点(Ｎは正の整数)のＦＦＴ／ＩＦＦＴ共用回路を１個含む、周波数ひずみのあるチャネル推定を行うチャネル推定回路と、入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なデータ等化用のＭ点(Ｍは正の整数でＮ≦Ｍ)のＦＦＴ回路を１個とデータ等化用のＭ点のＩＦＦＴ回路を１個含む、前記チャネル推定回路で推定されたチャネルのノイズに従ってデータ信号の等化処理を行うデータ等化回路と、前記各セレクタの接続及びＦＦＴ／ＩＦＦＴ共用回路のＦＦＴとＩＦＦＴの切り換えの切り換え制御を行う制御部と、を備えたサブキャリア数Ｎ点の信号処理が可能なことを特徴とする周波数領域等化回路等にある。
【発明の効果】
【０００８】
この発明では、ＦＤＥ回路内で重複して使用されるＦＦＴ回路及びＩＦＦＴ回路に関して、所望のスループットを達成可能な範囲で、実装回路数を削減した周波数領域等化回路等を提供できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の実施の形態１による周波数領域等化回路の構成を示す図である。
【図２】図１の周波数領域等化回路を含む受信機の受信信号のパケット構成の一例を示す図である。
【図３】図１の周波数領域等化回路を含む受信機の動作の流れを示す機能ブロック図である。
【図４】従来のＦＦＴ(ＩＦＦＴ)回路が１つのＦＤＥ回路で処理した場合のＦＤＥ処理のタイムチャートである。
【図５】この発明に係るデータの入力に余分なbufferが生じない入力レートが最大となる場合のＦＤＥ処理のタイムチャートである。
【発明を実施するための形態】
【００１０】
以下、この発明による周波数領域等化回路等を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。
【００１１】
実施の形態１．
図１はこの発明の実施の形態１による周波数領域等化(ＦＤＥ)回路の構成を示す図である。図１において、ＦＤＥ回路１００は、チャネル推定回路１０とデータ等化回路２０とこれらの回路の各部の動作切換制御を行う制御部３０からなる。チャネル推定回路１０は第１のＦＦＴ／ＩＦＦＴ共用回路１１、第１のＦＦＴ／ＩＦＦＴ共用回路１１の入力側と出力側に接続された第１及び第２のセレクタ１２ａ，１２ｂ、セレクタ１２ａに接続された入力端子１８、セレクタ１２ｂの出力側に接続されたパイロット信号復調部１４、ノイズ推定部１５、重み演算部１６、パイロット信号復調部１４に接続されたＲＡＭ１３、重み演算部１６の出力側に接続されたＲＡＭ１７を含む。なお、入力端子１８ａおよびバッファ１９ａ，１９ｂはマルチキャリア伝送方式を含む複数の信号を同時に受信する場合の構成である。
【００１２】
データ等化回路２０は、第２及び第３のＦＦＴ／ＩＦＦＴ共用回路２１ａ，２１ｂ、第２及び第３のＦＦＴ／ＩＦＦＴ共用回路２１ａ，２１ｂの入力側と出力側に接続された第３及び第４のセレクタ２２ａ，２２ｂ、セレクタ２２ａに接続された入力端子２６、セレクタ２２ｂのマルチキャリア変調用の出力端子２４側に接続されたデータ等化部２３、セレクタ２２ｂのシングルキャリア変調用の出力端子２５を含む。
【００１３】
ＦＦＴ／ＩＦＦＴ共用回路１１、ＦＦＴ／ＩＦＦＴ共用回路２１ａ，２１ｂはそれぞれ、ＦＦＴの機能とＩＦＦＴの機能が切り換え可能な構成を有する回路である。制御部３０は、これらのＦＦＴ／ＩＦＦＴ共用回路へのＦＦＴとＩＦＦＴの切り換えのための切換制御信号、各セレクタ１２ａ，１２ｂ，２２ａ，２２ｂへの接続の切り換えのための切換制御信号、バッファ１９ａ，１９ｂへの制御信号、及びその他の部分への制御信号を、例えば後述するような図５のＦＤＥ処理のタイムチャートに基づく予め定められた所定のタイミング(例えばプロクラムに従って)で出力して制御を行う。
【００１４】
このＦＤＥ回路１００はＦＦＴ／ＩＦＦＴ処理を、チャネル推定回路１０に設けられた１つのＦＦＴ／ＩＦＦＴ共用回路１１と、データ等化回路２０に設けられた２つのＦＦＴ／ＩＦＦＴ共用回路２１ａ，２１ｂで行う。
【００１５】
図２は、図１のＦＤＥ回路１００を含む受信機の受信信号のパケット構成の一例を示す。パケット構成は、プリアンブルの後にパイロット信号が続き、その後に複数のデータ信号が続く。パイロット信号、各データ信号の先頭には遅延補償等の目的のためのＧＩ(ガードインターバル)がそれぞれに挿入されている。
【００１６】
周波数領域等化について簡単に説明すると、例えばＢＰＳＫ変調後に送信されたシングルキャリア信号は、周波数選択性フェージングチャネルにより周波数ひずみを受けて受信される。受信機では高速フーリエ変換(ＦＦＴ)を用いて受信信号を時間領域から周波数領域に変換し、最小平均二乗誤差(ＭＭＳＥ)を用いるタップ周波数等化を行う。そして例えば複数のアンテナを有する場合には、全てのアンテナにおけるタップ周波数等化を合成後に、逆ＦＦＴ(ＩＦＦＴ)を行って、時間領域の受信シンボル系列に変換してデータ復調する。
【００１７】
図３には、ＦＦＴ／ＩＦＦＴ共用回路を３基備えた図１のＦＤＥ回路１００を含む受信機の動作の流れを示す機能ブロック図である。以下図に従って動作を説明する。なおこの発明では、ＦＤＥ回路内で重複して使用されるＦＦＴ回路及びＩＦＦＴ回路に関して、所望のスループットを達成可能な範囲で、実装回路数を削減することを特徴とするものであるため、周波数領域等化に関するパイロット信号、データ信号の周知の詳細な処理についての説明は省略する。
【００１８】
受信機で受信されたパイロット信号ｐｒ(ｔ)、データ信号ｄｒ(ｔ)はＲＲＣ(ルートレイズドコサイン)フィルタ手段Ｓ１でフィルタ処理が施された後、ＧＩ除去手段Ｓ２でＧＩが除去されてＦＤＥ回路１００に入力される。
【００１９】
ＦＤＥ回路１００において、パイロット信号ｐｒ(ｔ)は図１のチャネル推定回路１０であるチャネル推定手段Ｓ３(１０)で処理され、データ信号ｄｒ(ｔ)は図１のデータ等化回路２０であるデータ等化手段Ｓ４(２０)で処理される。チャネル推定手段Ｓ３(１０)では周波数選択性フェージングチャネル等による周波数ひずみであるノイズを推定し、ノイズのあるチャネル推定を行い、データ等化手段Ｓ４(２０)では推定したチャネルのノイズに従ってデータ信号の等化処理を行う。
【００２０】
各ＦＦＴ／ＩＦＦＴ共用回路１１，２１ａ，２１ｂ及び各セレクタ１２ａ，１２ｂ，２２ａ，２２ｂの切り換え制御は上述のように制御部３０で行われる。
【００２１】
破線部分で拡大して詳細が示されたチャネル推定手段Ｓ３(１０)では、第１のＦＦＴ処理手段Ｓ３１によりＦＦＴ処理が施される。これは図１の入力端子１８から入力されるパイロット信号ｐｒ(ｔ)に対してセレクタ１２ａ、ＦＦＴ／ＩＦＦＴ共用回路１１で行われる。
【００２２】
次に、パイロット信号復調手段Ｓ３２によりパイロット信号の復調が行われる。これは図１のセレクタ１２ｂで切り換えが行われ(以下同様)、乗算器を含むパイロット信号復調部１４で、受信されたパイロット信号に、予めＲＡＭ１３に格納されている周波数ひずみのないパイロット信号で復調処理が行われる。
【００２３】
次に、第１のＩＦＦＴ処理手段Ｓ３３によりＩＦＦＴ処理が施され、パイロット信号(ハット)ｐｒ(ｔ)が求められる。これは図１のパイロット信号復調部１４の出力信号が帰還ラインＦＬ１によりセレクタ１２ａに戻されて再度入力され、ＦＦＴ／ＩＦＦＴ共用回路１１で行われる。
【００２４】
次に、ウインドウ処理手段Ｓ３４によりウインドウ処理が施されて、パイロット信号が２つに分割される。これは図１のマルチプレクサの機能を果たす制御部３０によるセレクタ１２ａ，１２ｂの切り換えで行われる。分割された一方のパイロット信号にはノイズ推定手段Ｓ３５でノイズ推定処理が施される。これは図１の積算器を含むノイズ推定部１５で行われる。分割された他方のパイロット信号には、第２のＦＦＴ処理手段Ｓ３６によりＦＦＴ処理が施される。これは図１のセレクタ１２ｂにより、パイロット信号が帰還ラインＦＬ２によりセレクタ１２ａに戻されて再度入力され、ＦＦＴ／ＩＦＦＴ共用回路１１で行われる。
【００２５】
次に、重み演算手段Ｓ３７により重み演算が行われる。これは図１のノイズ推定部１５のノイズ推定結果σ２と、ＦＦＴ／ＩＦＦＴ共用回路１１のＦＦＴ処理の結果(ハット)Ｈ(ｎ)が加算器と除算器を含む重み演算部１６に入力されて行われる。そして求められた最小平均二乗誤差重み等からなる重みｗ(ｎ)がチャネル推定手段Ｓ３(１０)の出力となる。重みｗ(ｎ)は図１のＲＡＭ１７で一時記憶(バッファリング)することができる。
【００２６】
データ等化手段Ｓ４(２０)では、データ信号ｄｒ(ｔ)に対して第３のＦＦＴ処理手段Ｓ４ａによりＦＦＴ処理が施され、データ信号Ｄｒ(ｎ)を得る。これは図１の入力端子２６から入力されるデータ信号ｄｒ(ｔ)に対してセレクタ２２ａ、ＦＦＴ／ＩＦＦＴ共用回路２１ａで行われる。
【００２７】
次に、データ等化手段Ｓ４ｂにより、データ信号Ｄｒ(ｎ)に対してチャネル推定手段Ｓ３(１０)の重みｗ(ｎ)に従ってデータ等化処理が施されデータ信号(ハット)Ｄｒ(ｎ)を得る。これは図１のセレクタ２２ｂで切り換えが行われ乗算器を含むデータ等化部２３で行われる。
【００２８】
次に、第２のＩＦＦＴ処理手段Ｓ４ｃによりデータ信号(ハット)Ｄｒ(ｎ)にＩＦＦＴ処理が施され、データ信号(ハット)ｄｒ(ｎ)が求められる。これは図１のデータ等化部２３の出力信号が帰還ラインＦＬ３によりセレクタ２２ａに戻されて再度入力され、ＦＦＴ／ＩＦＦＴ共用回路２１ｂ行われ、処理結果であるデータ信号(ハット)ｄｒ(ｎ)はシングルキャリア変調用の出力端子２５から出力される。
【００２９】
そして受信機では最後に、データ復調手段Ｓ５により第２のＩＦＦＴ処理手段Ｓ４ｃの出力であるデータ信号(ハット)ｄｒ(ｎ)にデータ復調が施される。
【００３０】
最初に、図４は従来のＦＦＴ(ＩＦＦＴ)回路が１つのＦＤＥ回路で処理した場合のＦＤＥ処理のタイムチャートを示す。図４においてｄi,3，ｄi,2，ｄi,1，ｄi-1,j，ｄi-1,j-1はデータ信号、ｐiはパイロット信号、bufferはＦＦＴ回路の演算処理待ち、ｘはデータ等化処理又はパイロット復調処理、ｗは重み演算処理を示す。図４からＦＦＴ(ＩＦＦＴ)回路が１つの場合、ＦＦＴ／ＩＦＦＴ処理のオーバーラップを避けるため処理が逐次的になり、これによりデータの入力に余分なbufferが必要となり、スループットが低下する。
【００３１】
図５には、データの入力に余分なbufferが生じない、入力レートが最大となる場合のＦＤＥ処理のタイムチャートを示す。演算処理の並列化によりデータは余計なbufferを必要とせずに入力される。また、データ等化回路２０の演算処理後のアウトプットはデータの入力レートに等しくなるため、ＦＤＥ回路が搭載されるシステムから要求される最大のスループットが達成可能である。
【００３２】
この時、ある時間軸上で最大で３つのＦＦＴ／ＩＦＦＴ処理がオーバーラップしていることが分かる。すなわちデータ等化回路２０の２箇所と、チャネル推定回路１０の１箇所の計３箇所の部分である。これにより、入力レートを最大に維持するためには最大３個のＦＦＴ及びＩＦＦＴ回路又はＦＦＴ／ＩＦＦＴ共用回路を実装する必要があるといえる。
そして図１〜図３で説明したＦＦＴ／ＩＦＦＴ共用回路を３つ設けた回路を図５のタイムチャートに従ったタイミングで制御部３０で制御することで、データの入力に余分なbufferがない、スループットを考慮した最適化されたＦＤＥ回路が得られる。
【００３３】
なお図５において、それぞれ以下の条件を満たす必要がある。
【００３４】
【数１】
2014086912.tif 000003
【００３５】
すなわち、整数Ｎｄは実数(ｔｐ−ｔｒ)／ｔ以下の最大の整数である(床関数)。
但し、
ｔＦＦＴ：ＦＦＴ／ＩＦＦＴの処理時間
ｔｒ：データの入力間隔、
Ｎｄ：１パケット当たりの最小データブロック数
ｔｐ：チャネル推定の処理時間
１パケット：１つのパイロット信号と所定数のデータ信号からなる
ｔＦＦＴ≦ｔｒ    Ｎｄ＝(ｔｐ−ｔｒ)／ｔ
【００３６】
また、図５のタイミングチャートを満たす前提条件として以下のものがある。
・ＦＦＴ回路は容易にＩＦＦＴ回路としても動作可能なように実装されており、ＦＦＴとＩＦＦＴ処理は互いに時間軸で重複できないものとする。
・入力データは受信機で受信した信号の時間関係を崩さないシリアル入力でＦＤＥ回路に入力されるものとする。
・ＦＦＴとＩＦＦＴ回路以外の演算器のオーバーヘッドはＦＦＴ／ＩＦＦＴ共用回路の演算時間よりも十分に小さものとする。
・ＦＦＴとＩＦＦＴ回路のＦＦＴ／ＩＦＦＴの処理時間である処理遅延ｔＦＦＴは、入力データとそれに付随するガードインターバル(ＧＩ)の入力時間ｔｒに収まるものとする。
【００３７】
また、データ等化回路の最適化条件として以下のものがある。
・連続して入力されるデータに対して図５のようなタイミングチャートを実現するためには上述のように
ｔＦＦＴ≦ｔｒ            (１)
ここでｔＦＦＴはＦＦＴ回路、ＩＦＦＴ回路、ＦＦＴ／ＩＦＦＴ共用回路の処理時間、ｔｒはデータの入力間隔
を満足する必要がある。
【００３８】
ここでＦＦＴ回路の処理条件を示す。ＦＦＴ回路が動作をするために必要なデータ入力間隔はｔｒに等しい。データが入力した後、ＦＦＴ回路から出力されるまでの遅延はＦＦＴ回路のポイント数Ｎに対してｌｏｇ２Ｎとなる。ＦＤＥ回路のパケット構成は、次のデータブロックの入力までＧＩ分の余裕があり、ＧＩサイズＮＧＩとＦＦＴのポイント数に関しては
ｌｏｇ２Ｎ≦ＮＧＩ            (２)
を満足する必要がある。一般的にＮＧＩはＮ／８またはＮ／１６程度であり、Ｎが一般的な無線通信システムで用いられる数百以上(例えば２５６)の値であれば実現可能な範囲である。
なお、ここでポイント数Ｎ(Ｎ点と同じ)は一度に処理するデータの数を示し、２のべき乗を示す。例えばポイント数Ｎは２Ｎ個のデータが処理可能となる。
【００３９】
また、チャネル推定回路の最適化条件として以下のものがある。
チャネル推定回路はパケット入力時のみ動作する。ＦＦＴ／ＩＦＦＴ共用回路を１基で動作可能にするためにはパイロット信号をある時間で２つ同時に処理しないようにする。処理の重複を避けるために、
ｔｐ≦Ｎｄ×ｔｒ            (３)
ここでｔｐはチャネル推定回路の処理時間、Ｎｄは１パケット内の最少データブロック数、ｔｒはデータ(パケット)入力間隔
を満足する必要がある。ｔｐはＦＦＴ及びＩＦＦＴ回路の処理時間ｔＦＦＴに依存し、Ｎｄは最少でも３前後(ＦＦＴ，ＩＦＦＴ，ＦＦＴ)の値となる。
従来のパイロット信号：データブロック数比は１：７又は１：１５前後の構成であり、十分式(３)を満たすことが可能である。
【００４０】
なお、この発明によるＦＤＥ回路１００において、チャネル推定回路のＦＦＴ／ＩＦＦＴ共用回路をＮ点(Ｎは正の整数)の回路、データ等化回路の２つのＦＦＴ／ＩＦＦＴ共用回路をＭ点(Ｍは正の整数でＮ≦Ｍ)の回路とすると、サブキャリア数Ｎ点の信号処理が可能なＦＤＥ回路となる。
【００４１】
また、図１のＦＤＥ回路１００では３つのＦＦＴ／ＩＦＦＴ共用回路を使用しているが、データ等化回路２０のＦＦＴ／ＩＦＦＴ共用回路２１ａ，２１ｂは一方をＦＦＴ回路、他方をＩＦＦＴ回路としてもよい。サブキャリア数Ｎ点の信号処理が可能なＦＤＥ回路とする場合、Ｍ点のＦＦＴ回路、Ｍ点のＩＦＦＴ回路となる。
【００４２】
また、この発明は、シングルキャリア(ＳＣ)のみならず、マルチキャリア(ＭＣ)伝送の周波数ひずみ対策としての周波数領域等化(ＦＤＥ)にも対応可能である。ＭＣ伝送の場合、データ等化処理後のＩＦＦＴ信号処理がないため、図１のデータ等化回路２０においては、データ等化処理がデータ等化部２３で行われた後、帰還ラインＦＬ３を経由せず、そのままマルチキャリア用の出力端子２４から出力される。この切換制御は、データ等化部２３に帰還ラインＦＬ３と出力端子２４に接続される２つの出力端子(図示省略)を設けて制御部３０の制御で出力の切り換えを行ってよいし、又はデータ等化部２３の出力側の帰還ラインＦＬ３と出力端子２４の分岐点にセレクタ(図示省略)を設けて制御部３０で切換制御してもよい。
【００４３】
また、この発明は、複数の送信機から送信されたパイロット信号を同時に受信して、チャネル推定を行うことにも対応可能である。図１のチャネル推定回路１０において、例えば２つの入力端子１８，１８ａからパイロット信号ｐｒ(ｔ)を受ける。そして各入力端子１８，１８ａに設けられたバッファ１９ａ，１９ｂとセレクタ１２ａ，１２ｂと、制御部３０によるこれらの制御により複数信号の同時チャネル推定が可能となる。このような機能を備えたチャネル推定回路１０は、複数信号の同時チャネル推定を行うことが可能なため、例えばセルラシステムにおけるセル間ハンドオーバ時に最適な接続基地局を選択する際や、異種無線通信方式を組み合わせたヘテロジニアス無線ネットワークにおける方式間ローミング時に最適な接続方式を選択する際に、それぞれのチャネルの伝播路推定方式に適当可能である。
そしてこの発明は、上記の機能を組み合わせて、シングルキャリアとマルチキャリアの複数信号を同時にチャネル推定することが可能である。
【００４４】
また、この発明のＦＤＥ回路はＦＰＧＡ(Field Programmable Gate Array)やＡＳＩＣなどのディジタル信号処理装置に実装して構成され得る。
【符号の説明】
【００４５】
１０  チャネル推定回路、１１，２１ａ，２１ｂ  ＦＦＴ／ＩＦＦＴ共用回路、１２ａ，１２ｂ，２２ａ，２２ｂ  各セレクタ、１３，１７  ＲＡＭ、１４  パイロット信号復調部、１５  ノイズ推定部、１６  重み演算部、１８，１８ａ，２６  入力端子、１９ａ，１９ｂ  バッファ、２０  データ等化回路、２３  データ等化部、２４，２５  出力端子、３０  制御部、１００  周波数領域等化(ＦＤＥ)回路、ＦＬ１〜ＦＬ４  帰還ライン、Ｓ１  ＲＲＣフィルタ手段、Ｓ２  ＧＩ除去手段、Ｓ３  チャネル推定手段、Ｓ４  データ等化手段、Ｓ４ａ  ＦＦＴ処理手段、Ｓ４ｂ  データ等化手段、Ｓ４ｃ  ＩＦＦＴ処理手段、Ｓ５  データ復調手段、Ｓ３１  ＦＦＴ処理手段、Ｓ３２  パイロット信号復調手段、Ｓ３３  ＩＦＦＴ処理手段、Ｓ３４  ウインドウ処理手段、Ｓ３５  ノイズ推定手段、Ｓ３６  ＦＦＴ処理手段、Ｓ３７  重み演算手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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