(57)【要約】【課題】小さな回路規模で直線性の自己テストが可能なＡ／Ｄコンバータを実現する。【解決手段】逐次比較型のＡ／Ｄコンバータにおいて、比較電圧ＶＣを生成するためのラダー抵抗２２０に対する高位側基準電圧ＶＨと低位側基準電圧ＶＬの有効な印加範囲が調整可能である。ラダー抵抗２２０は、有効な印加範囲に含まれる複数の抵抗により、順次比較電圧ＶＣになる複数の比較電圧を生成する。直線性テスト時に、有効な印加範囲は、ラダー抵抗２２０を分割して得た複数の範囲の１つに順次なるように調整され、各範囲毎に、ランプ信号生成回路により生成されたランプ信号のＡ／Ｄ変換がなされ、Ａ／Ｄ変換の結果に基づいた直線性の判定がなされる。【選択図】図２
2014086830.tif 000002
【特許請求の範囲】
【請求項１】
逐次比較型のＡ／Ｄコンバータであって、
高位側基準電圧と低位側基準電圧との間に接続されたラダー抵抗により複数の比較電圧を生成する比較電圧生成回路と、
前記比較電圧生成回路により生成した前記複数の比較電圧を、入力アナログ信号と逐次比較することによりデジタル信号を生成するＡ／Ｄ変換実行部と、
直線性テスト時にランプ信号を生成し、前記入力アナログ信号として前記Ａ／Ｄ変換実行部に供するランプ信号生成回路と、
直線性テスト時に、前記Ａ／Ｄ変換実行部により得られたデジタル信号に基づいて直線性の判定を行う判定回路とを備え、
前記比較電圧生成回路は、
前記高位側基準電圧と前記低位側基準電圧の前記ラダー抵抗に対する有効な印加範囲が調整可能であり、前記ラダー抵抗のうちの、前記有効な印加範囲内の複数の抵抗により前記複数の比較電圧を生成し、
直線性テスト時に、
前記有効な印加範囲が、前記ラダー抵抗を分割して得た複数の範囲の１つに順次なるように調整される、
Ａ／Ｄコンバータ。
【請求項２】
前記比較電圧生成回路は、
直列型ラダー抵抗である前記ラダー抵抗と、
前記複数の範囲に夫々対応し、オンすることにより該範囲に含まれる複数の抵抗を短絡させる複数のスイッチとを備え、
直線性テスト時に、
前記複数のスイッチのうちの、前記有効な印加範囲となる範囲に対応するスイッチがオフされ、他の各スイッチがオンされる、
請求項１に記載のＡ／Ｄコンバータ。
【請求項３】
前記比較電圧生成回路は、
Ｒ−２Ｒ型ラダー抵抗である前記ラダー抵抗と、
前記Ｒ−２Ｒ型ラダー抵抗の複数の２Ｒ側抵抗に対して夫々設けられた複数の第１のスイッチと、
前記Ｒ−２Ｒラダー抵抗の、直列に接続された末端抵抗と複数のＲ側抵抗を含む複数の抵抗であって、前記末端抵抗が、前記低位側基準電圧に接続されており、抵抗値が２Ｒである前記複数の抵抗に対して夫々設けられた複数の第２のスイッチとを有し、
各前記第１のスイッチは、対応する前記２Ｒ側抵抗を、前記高位側電圧に接続するか、前記低位側電圧に接続するか、オープン状態にするかをスイッチング可能であり、
各前記第２のスイッチは、オンすることにより、対応する前記Ｒ側抵抗または前記末端抵抗を短絡させるものであり、
直線性テスト時に、
前記複数の第１のスイッチのうちの、前記有効な印加範囲となる範囲に含まれる各前記２Ｒ側抵抗に対応する各前記第１のスイッチが、該２Ｒ側抵抗を前記高位側電圧または前記低位側電圧に接続し、他の各前記第１のスイッチが、対応する前記２Ｒ側抵抗をオープン状態にし、
前記複数の第２のスイッチのうちの、前記有効な印加範囲となる範囲に含まれる各前記Ｒ側抵抗または前記末端抵抗に対応する各前記第２のスイッチがオフし、他の各前記第２のスイッチがオンする、
請求項１に記載のＡ／Ｄコンバータ。
【請求項４】
前記複数の範囲は、各隣接する２つの範囲がオーバーラップしている、
請求項３に記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄコンバータ、例えば直線性についての自己テストが可能なＡ／Ｄコンバータに関する。
【背景技術】
【０００２】
Ａ／Ｄコンバータは、様々な分野の半導体回路に内蔵され、種々の処理に使用されている。例えば、自動車において、水温、空気流量、スロットル開度などの計測やモーター制御などに用いられている。
【０００３】
Ａ／Ｄコンバータが正常に動作しているか否かは、該Ａ／Ｄコンバータが搭載された半導体集積回路ないし該半導体装置が設けられた機械が正常に動作しているか否かを左右する重要な要素の１つである。
【０００４】
Ａ／Ｄコンバータの重要な性能の１つとして、直線性がある。直線性には、微分積分性と積分直線性が含まれる。直線性のテストは、Ａ／Ｄコンバータの全デジタルコードに対して行われる。
【０００５】
例えば、高位側基準電圧と低位側基準電圧（通常ＧＮＤ電圧となる）の間に接続されたラダー抵抗により複数の比較電圧を生成し、Ａ／Ｄ変換の対象となるアナログ信号を、これらの複数の比較電圧と逐次比較することによりＡ／Ｄ変換を行う逐次比較型Ａ／Ｄコンバータに対して直線性テストを行う際に、低位側基準電圧から高位側基準電圧までの電圧範囲と、Ａ／Ｄコンバータのビット数とによって決まる１量子化単位（ＬＳＢ）の電圧値よりも小さいステップ幅で変動するランプ波形のアナログ信号（以下「ランプ信号」という）をＡ／Ｄコンバータに入力し、ランプ信号のステップ毎のＡ／Ｄ変換の結果に基づいた直線性の演算を行う。
【０００６】
近年、車載用の半導体集積回路においては、機能的な故障に起因する人命に関わる異常動作に陥る前に、自己テストによりドライバーに警告を発するセーフティ機能が求められており、自己テストが可能なＡ／Ｄコンバータも提案されている。
【０００７】
例えば、特許文献１に開示されたＡ／Ｄコンバータは、上述したランプ信号の各ステップの信号に夫々該当する複数のテスト信号を生成するテスト信号発生回路と、直線性の演算を行う判定回路を備え、テスト動作時には、スイッチ群（特許文献１における複数のチャネル選択回路）により、テスト信号発生回路が生成した複数のテスト信号を１つずつ順次Ａ／Ｄ変換の対象信号として選択してＡ／Ｄ変換を行い、判定回路により、Ａ／Ｄ変換の結果から直線性の演算を行う。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８５７６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ランプ信号の１ステップの電圧値が小さいほど直線性の演算のためのデータ量が多くなるため、Ａ／Ｄコンバータの直線性テストの精度は、ランプ信号の１ステップの電圧値が小さいほど良くなる。一般的に、ランプ信号の１ステップの電圧値は、テスト対象のＡ／Ｄコンバータの１ＬＳＢの電圧値の１／８程度となっている。
【００１０】
そのため、例えば１２ビットのＡ／Ｄコンバータの場合、特許文献１に開示されたＡ／Ｄコンバータのテスト信号発生回路は、３２７６８通りのテスト信号を生成する必要がある。
【００１１】
さらに、３２７６８通りのテスト信号を１つずつ選択するためのスイッチ群内のスイッチも、３２７６８個が必要である。必然的に、これらのスイッチのオン／オフを制御するために、３２７６８個分の制御信号を生成する必要がある。
【００１２】
これでは、テスト信号を生成するための回路、テスト信号を選択するための回路（スイッチ群）、スイッチ群の各スイッチの制御信号を生成するための回路は、共に規模が大きく、結果的に、該Ａ／Ｄコンバータが設けられた半導体集積回路ないし該半導体集積回路が搭載された装置の大規模化を招いてしまう。
【００１３】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
一実施の形態による逐次比較型のＡ／Ｄコンバータにおいて、比較電圧を生成するためのラダー抵抗に対する高位側基準電圧と低位側基準電圧の有効な印加範囲が調整可能であり、ラダー抵抗は、有効な印加範囲に含まれる複数の抵抗により複数の比較電圧を生成する。
【００１５】
直線性テスト時に、前記有効な印加範囲は、前記ラダー抵抗を分割して得た複数の範囲の１つに順次なるように調整され、各範囲毎に、ランプ信号生成回路により生成されたランプ信号のＡ／Ｄ変換がなされ、Ａ／Ｄ変換の結果に基づいた直線性の判定がなされる。
【００１６】
なお、上記実施の形態のＡ／Ｄコンバータを装置や方法、システムなどに置き換えて表現したもの、該Ａ／Ｄコンバータを備えた半導体集積回路なども、実施の形態としては有効である。
【発明の効果】
【００１７】
前記一実施の形態によれば、小さな回路規模で直線性の自己テストが可能なＡ／Ｄコンバータを実現できる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態にかかる半導体装置を示す図である。
【図２】図１に示す半導体装置における比較電圧生成回路の構成例を示す図である。
【図３】図１に示す半導体装置におけるＡ／Ｄコンバータの自己テスト時の動作を示すフローチャートである。
【図４】図１に示す半導体装置におけるＡ／Ｄコンバータの自己テスト時の印加範囲調整回路の状態と、ラダー抵抗の有効な印加範囲との対応関係を示す図である。
【図５】本発明の第２の実施の形態の半導体装置における比較電圧生成回路の構成例を示す図である。
【図６】自己テスト時に図５に示す比較電圧生成回路における第１のスイッチ群と第２のスイッチ群の状態を示す図である。
【図７】自己テスト時に図５に示す比較電圧生成回路におけるＲ−２Ｒ型ラダー抵抗５００内のテスト対象箇所を示す図である。
【発明を実施するための形態】
【００１９】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【００２０】
＜第１の実施の形態＞
図１は、第１の実施の形態に係る半導体装置１００を示す。半導体装置１００は、データバス１９０に接続されたＡ／Ｄコンバータ１１０とＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１８０を備え、Ａ／Ｄコンバータ１１０とＣＰＵ１８０は、データバス１９０を介して、データの受渡しを行う。
【００２１】
Ａ／Ｄコンバータ１１０は、直線性の自己テストが可能な逐次比較型Ａ／Ｄコンバータであり、比較電圧生成回路２００、変換／制御部１２０、判定回路１４０、ランプ信号生成回路１５０、スイッチ１６０、入力信号選択回路１７０を備える。
【００２２】
比較電圧生成回路２００は、高位側基準電圧ＶＨと低位側基準電圧ＶＬ（図示せず）が印加され、制御回路１３０から後述する比較電圧選択信号ＶＣＳとデコード信号ＤＳが入力され、比較電圧ＶＣを生成して変換／制御部１２０に出力する。比較電圧生成回路２００は、ＶＨ端子１１２を介して高位側基準電圧ＶＨに接続されている。比較電圧生成回路２００の具体的な構成については、後に説明する。
【００２３】
変換／制御部１２０は、アナログ入力信号ＡＩＮと、比較電圧生成回路２００からの比較電圧ＶＣが入力され、アナログ入力信号ＡＩＮのＡ／Ｄ変換を実行するＡ／Ｄ変換実行部としての機能を有する。また、変換／制御部１２０は、Ａ／Ｄコンバータ１１０の通常動作時の種々の制御と、直線性のテスト（以下単に「テスト」ともいう）時の制御を行う。
【００２４】
変換／制御部１２０は、コンパレータ１２２、サンプリングコンデンサ１２４、制御回路１３０を備える。
【００２５】
コンパレータ１２２は、比較電圧生成回路２００からの比較電圧ＶＣと、アナログ入力信号ＡＩＮとが入力され、それらの比較結果ＣＲを得る。比較結果ＣＲは、逐次比較処理のために制御回路１３０に入力される。
【００２６】
サンプリングコンデンサ１２４は、アナログ入力信号ＡＩＮとＧＮＤ間に接続され、逐次比較処理期間を通してアナログ入力信号ＡＩＮをサンプリングする。
【００２７】
制御回路１３０は、逐次比較レジスタ１３１と、逐次比較制御回路１３２、テストレジスタ１３３、テストレジスタ制御回路１３４、デコーダ１３５、テストカウンタ１３６を備える。
【００２８】
制御回路１３０は、Ａ／Ｄ変換終了時にＡ／Ｄ変換終了信号ＡＤＥを判定回路１４０に出力する。また、制御回路１３０は、逐次比較レジスタ１３１の値をＡ／Ｄ変換結果の保存用信号（Ａ／Ｄ変換結果信号ＡＤＲ）として判定回路１４０に出力する。また、制御回路１３０は、逐次比較レジスタ１３１の値を比較電圧選択信号ＶＣＳとして比較電圧生成回路２００に出力する。さらに、制御回路１３０は、自己テストの終了時に、テスト終了信号ＴＥを判定回路１４０に出力する。
【００２９】
テストレジスタ１３３は、逐次比較レジスタ１３１より１ビット多く、最上位ビットが自己テスト許可ビットであり、該自己テストビットが「１」に設定されると、Ａ／Ｄコンバータ１１０の自己テストが開始し、「０」に設定されると、Ａ／Ｄコンバータ１１０の自己テストが停止される。
【００３０】
制御回路１３０は、テストレジスタ１３３の最上位ビットすなわち自己テスト許可ビットの値を、テスト許可信号ＴＥＳとして出力する。
【００３１】
テストカウンタ１３６は、Ａ／Ｄコンバータ１１０の自己テスト時のテスト回数をカウントするものであり、ランプ信号生成回路１５０が出力するオーバーフロー信号ＯＦをカウントする。
【００３２】
テストレジスタ制御回路１３４は、テストカウンタ１３６の値が入力され、テストカウンタ１３６の値が示すテスト回数に応じてテストレジスタ１３３を設定する。
【００３３】
逐次比較制御回路１３２は、テストカウンタ１３６とテストレジスタ１３３の値が入力され、テスト回数に応じて逐次比較レジスタ１３１を設定する。
【００３４】
デコーダ１３５は、テストカウンタ１３６の値が入力され、比較電圧生成回路２００の制御信号であるデコード信号ＤＳを出力する。
【００３５】
なお、ＣＰＵ１８０は、データバス１９０を介して、テストレジスタ１３３の読出しと書込みが可能である。
【００３６】
判定回路１４０は、判定レジスタ１４２、メモリ１４４、判定結果フラグ１４６を備え、ランプ信号生成回路１５０からオーバーフロー信号ＯＦを受信する度に、直線性の自己テストのための演算を行う。
【００３７】
判定レジスタ１４２は、自己テスト時に得られる直線性の判定値を保存する。ＣＰＵ１８０は、データバス１９０を介して、判定レジスタ１４２の読出しと書込みが可能である。
【００３８】
メモリ１４４は、制御回路１３０からＡ／Ｄ変換終了信号ＡＤＥを受信するとＡ／Ｄ変換結果信号ＡＤＲの値を保存する。メモリ１４４は、ランプ信号生成回路１５０により生成される後述のランプ信号のステップ数と同じアドレス数を有しており、ランプ信号生成回路１５０からのカウント信号ＣＮＴが入力され、該カウント信号ＣＮＴをアドレス信号として用いる。
【００３９】
判定結果フラグ１４６は、直線性の判定結果を保存するフラグである。
判定回路１４０は、判定結果フラグ１４６の値をテスト結果ＴＲとして出力する。なお、ＣＰＵ１８０は、データバス１９０を介して判定結果フラグ１４６の読出しが可能である。
【００４０】
また、判定回路１４０は、判定結果が、「直線性を満たさない」を示すＦＡＩＬであるときに、制御回路１３０からのテスト終了信号ＴＥを用いてＣＰＵ１８０に対して割込信号ＴＥＩを発生する機能を有する。
また、判定回路１４０は、判定終了時に判定終了信号ＪＥを発生する機能も有する。
【００４１】
ランプ信号生成回路１５０は、ＶＨ端子１１２と接続されており、カウンタ１５２を備える。ランプ信号生成回路１５０は、カウンタ１５２の値に応じて、高位側基準電圧ＶＨからランプ信号ＬＳを生成する。
【００４２】
制御回路１３０が出力したＡ／Ｄ変換終了信号ＡＤＥは、ランプ信号生成回路１５０のカウンタ１５２にも入力される。カウンタ１５２は、Ａ／Ｄ変換終了信号ＡＤＥをカウントする。
【００４３】
本実施の形態において、例として、Ａ／Ｄコンバータ１１０が１２ビットのＡ／Ｄコンバータである。カウンタ１５２は、ランプ信号ＬＳのの１ステップの電圧を１ＬＳＢの１／８にするために１３ビットで構成されている。
【００４４】
ランプ信号生成回路１５０は、カウンタ１５２の値を、判定回路１４０のメモリ１４４のアドレス信号として用いられるカウント信号ＣＮＴとして出力する。
【００４５】
また、ランプ信号生成回路１５０は、ランプ信号ＬＳの最後のステップの信号を出力したことを示す信号として、カウンタ１５２のオーバーフロー信号ＯＦを出力する機能を有する。このオーバーフロー信号ＯＦは、制御回路１３０と判定回路１４０に入力される。
【００４６】
スイッチ１６０は、判定回路１４０からのテスト許可信号ＴＥＳによりオン／オフの制御がされ、Ａ／Ｄコンバータ１１０の自己テスト時にはオンし、Ａ／Ｄコンバータ１１０の通常動作時にはオフする。
【００４７】
入力信号選択回路１７０は、通常動作時のＡ／Ｄ変換の対象となるアナログ入力信号を変換／制御部１２０に入力するためのものであり、３つのスイッチ（スイッチ１７１〜１７３）を有する。
【００４８】
スイッチ１７１〜１７３は、アナログ信号の入力端子１７５〜１７７に夫々接続されている。スイッチ１７１〜１７３は、通常動作時には、いずれか１つがオンし、自己テスト時には、全てオフするように制御されている。スイッチ１７１〜１７３の制御信号に関する説明は、ここで省略する。
【００４９】
つまり、通常動作時において、スイッチ１６０がオフし、スイッチ１７１〜１７３のいずれか１つがオンすることにより、入力端子１７５〜１７７のいずれか１つからの信号がアナログ入力信号ＡＩＮとして変換／制御部１２０に入力される。
【００５０】
一方、自己テスト時において、スイッチ１６０がオンし、スイッチ１７１〜１７３の全てがオフすることにより、ランプ信号生成回路１５０が生成したランプ信号ＬＳがアナログ入力信号ＡＩＮとして変換／制御部１２０に入力される。
【００５１】
Ａ／Ｄコンバータ１１０は、通常動作時においては、通常の逐次比較型のＡ／Ｄコンバータと同様な動作をするため、以下、Ａ／Ｄコンバータ１１０に関して、必要な場合を除き、自己テストに関連する機能ブロック及び動作についてのみを説明する。
【００５２】
図２は、比較電圧生成回路２００の構成例を示す図である。比較電圧生成回路２００は、印加範囲調整回路２１０、ラダー抵抗２２０、比較電圧選択回路２３０、選択制御回路２４０を備える。
【００５３】
ラダー抵抗２２０は、ＶＨ端子１１２とＧＮＤの間に接続された直列型のラダー抵抗であり、４０９６個の抵抗（抵抗Ｒ１〜抵抗Ｒ４０９６）が直列に接続されている。これらの抵抗は、同一の抵抗値を有する。
【００５４】
印加範囲調整回路２１０は、ラダー抵抗２２０に対する高位側基準電圧ＶＨと低位側基準電圧ＶＬ（ここではＧＮＤ）の有効な印加範囲を調整可能である。
【００５５】
図示のように、印加範囲調整回路２１０は、４つのスイッチ（スイッチ２１１〜スイッチ２１４）を備える。
【００５６】
スイッチ２１１は、ＶＨ端子１１２と、ラダー抵抗２２０における接点Ｐ１（抵抗Ｒ１０２４と抵抗Ｒ１０２５の接点）との間に接続されている。スイッチ２１２は、接点Ｐ１と接点Ｐ２（抵抗Ｒ２０４８と抵抗Ｒ２０４９の接点）間に接続されている。スイッチ２１３は、接点Ｐ２と接点Ｐ３（抵抗Ｒ３０７２と抵抗Ｒ３０７３の接点）間に接続されている。スイッチ２１４は、接点Ｐ３とＧＮＤ間に接続されている。
【００５７】
接点Ｐ１、接点Ｐ２、接点Ｐ３は、ラダー抵抗２２０の抵抗値を４等分する位置に設定されている。つまり、有効な印加範囲が抵抗Ｒ１と抵抗Ｒ４０９６間である場合に、接点Ｐ１は、高位側基準電圧ＶＨの３／４の電圧値を出力する接点であり、接点Ｐ２は高位側基準電圧ＶＨの１／２の電圧値を出力する接点であり、接点Ｐ３は高位側基準電圧ＶＨの１／４の電圧値を出力する接点である。
【００５８】
なお、スイッチ２１１〜スイッチ２１４のオン／オフは、変換／制御部１２０における制御回路１３０からのデコード信号ＤＳにより制御される。
【００５９】
比較電圧選択回路２３０は、４０９５個の電圧選択用スイッチ（ＳＷ１〜ＳＷ４０９５）を備え、各電圧選択用スイッチは、ラダー抵抗２２０の各抵抗間の接点に夫々対応し、片端が、対応する上記接点と接続されており、他端が比較電圧ＶＣに接続されている。電圧選択用スイッチＳＷ１〜ＳＷ４０９５のオン／オフは、選択制御回路２４０により制御される。
【００６０】
選択制御回路２４０は、４０９５個のデコーダ（ＤＥＣ１〜ＤＥＣ４０９５）を備える。各デコーダは、制御回路１３０からの比較電圧選択信号ＶＣＳが入力され、比較電圧選択信号ＶＣＳに従って、電圧選択用スイッチＳＷ１〜ＳＷ４０９５のうちの１つを選択し、選択したスイッチのみをオンし、他のスイッチをオフする。
【００６１】
電圧選択用スイッチＳＷ１〜ＳＷ４０９５のうちの選択されたスイッチがオンするため、該スイッチと接続したラダー抵抗２２０の接点の電圧は、比較電圧ＶＣとして出力される。
【００６２】
次いで、Ａ／Ｄコンバータ１１０の自己テストについて説明する。
本実施の形態において、半導体装置１００は、Ａ／Ｄコンバータ１１０の自己テストを５回に分けて行う。
【００６３】
１回目から４回目のテストでは、ラダー抵抗２２０を４等分して得た各範囲を夫々テスト対象箇所とし、Ａ／Ｄコンバータ１１０の上位２ビットを固定した状態で、下位１０ビットを使って各デジタルコードの直線性をテストする。
【００６４】
５回目のテストでは、ラダー抵抗２２０の全体をテスト対象とし、Ａ／Ｄコンバータ１１０の下位２ビットを固定した状態で、上位１０ビットを使って各デジタルコードの直線性をテストする。本テストにより、１回目から４回目の各テスト対象箇所間の直線性をテストする。後述の説明で分かるように、５回目のテストでは、１回目から４回目のテスト時に選択されなかった電圧選択用スイッチＳＷ１０２４、ＳＷ２０４８、ＳＷ３０７２が選択される。
【００６５】
図３のフローチャートを参照して、Ａ／Ｄコンバータ１１０の自己テスト時の半導体装置１００の動作を説明する。
【００６６】
＜ステップＳ０１＞
このステップにおいて、自己テストを開始するために、ＣＰＵ１８０は、データバス１９０を介して判定結果レジスタ１４２に、直線性テストのリミット値を設定する。リミット値は、理想直線からのずれ量の上限値と下限値を意味する。
【００６７】
そして、ＣＰＵ１８０は、データバス１９０を介してテストレジスタ１３３の自己テスト許可ビットに「１」を設定し、他のビットには「０」を設定する。また、自己テストの開始に備え、テストカウンタ１３６、逐次比較レジスタ１３１、カウンタ１５２、判定回路１４０のメモリ１４４は初期化され、判定結果フラグ１４６はクリアされる。
【００６８】
＜ステップＳ０２＞
このステップにおいて、自己テストのための変換／制御部１２０へ入力されるアナログ入力信号ＡＩＮとしてランプ信号ＬＳが選択される。また、テストの回数に応じて、印加範囲調整回路２１０と制御回路１３０が制御され、ラダー抵抗２２０におけるテスト対象箇所が選択される。なお、テスト対象箇所は、高位側基準電圧ＶＨと低位側基準電圧ＶＬ（ＧＮＤ）がラダー抵抗２２０に対する有効な印加範囲と同様である。
【００６９】
具体的には、制御回路１３０はテスト許可信号ＴＥＳを発生し、スイッチ１６０をオンすることにより、ランプ信号生成回路１５０が生成したランプ信号ＬＳは、アナログ入力信号ＡＩＮとして変換／制御部１２０に入力される。なお、自己テスト時は、スイッチ１７１からスイッチ１７３は全てオフしている。
【００７０】
１回目から４回目までのテストの時、つまりテストカウンタ１３６の最上位ビット（ビット２）が「０」である時に、テストレジスタ制御回路１３４は、テストカウンタ１３６の下位２ビットの値を、テストレジスタ１３３のビット１１とビット１０に設定し、逐次比較制御回路１３２は、テストカウンタ１３６の下位２ビットの値を、逐次比較レジスタ１３１のビット１１とビット１０に設定する。
【００７１】
５回目のテストの時、つまりテストカウンタ１３６のビット２が「１」である時に、テストレジスタ制御回路１３４は、テストカウンタ１３６の下位２ビットの値を、テストレジスタ１３３のビット１とビット０に設定し、逐次比較制御回路１３２は、テストカウンタ１３６の下位２ビットの値を、逐次比較レジスタ１３１のビット１とビット０に設定する。
【００７２】
図４を参照して、１回目〜５回目の各回のテスト時の比較電圧生成回路２００の状態を説明する。なお、前述したように、本実施の形態において、Ａ／Ｄコンバータ１１０は１２ビットのものである。また、例として、ＶＨ端子１１２の印加電圧、すなわち高位側基準電圧ＶＨが４．０９６Ｖであるとする。
【００７３】
１回目のテスト（テストカウンタ１３６の値＝「０００」）のときに、デコーダ１３５からのデコード信号ＤＳにより、印加範囲調整回路２１０において、スイッチ２１１〜スイッチ２１４は、夫々「オン」、「オン」、「オン」、「オフ」である。そのため、ラダー抵抗２２０の有効な印加範囲は、接点Ｐ３とＧＮＤの間となり、接点Ｐ３の電圧値は、４．０９６Ｖとなる。
【００７４】
ラダー抵抗２２０の接点Ｐ３とＧＮＤ間には、１０２４個の抵抗（抵抗Ｒ３０７３〜抵抗Ｒ４０９６）が直列に接続されており、各抵抗間の電位差は、４ｍＶとなる。
【００７５】
比較電圧選択信号ＶＣＳのビット１１とビット１０が「００」に設定されているため、選択制御回路２４０は、基準電圧選択回路２３０を制御し、電圧選択用スイッチＳＷ３０７３〜電圧選択用スイッチＳＷ４０９５のいずれか１つをオンし、オンされた電圧選択用スイッチから比較電圧ＶＣが出力される。なお、１回目のテスト時において、基準電圧選択回路２３０において、電圧選択用スイッチＳＷ３０７３〜電圧選択用スイッチＳＷ４０９５以外の各スイッチは、常にオフされている。
【００７６】
２回目のテスト（テストカウンタ１３６の値＝「００１」）のときに、印加範囲調整回路２１０において、スイッチ２１１〜スイッチ２１４は、夫々「オン」、「オン」、「オフ」、「オン」である。そのため、ラダー抵抗２２０の有効な印加範囲は、接点Ｐ２と接点Ｐ３の間となり、接点Ｐ２と接点Ｐ３の電圧値は、夫々４．０９６Ｖ、０Ｖとなる。
【００７７】
ラダー抵抗２２０の接点Ｐ２と接点Ｐ３の間には、１０２４個の抵抗（抵抗Ｒ２０４９〜抵抗Ｒ３０７２）が直列に接続されており、各抵抗間の電位差は、４ｍＶとなる。
【００７８】
比較電圧選択信号ＶＣＳのビット１１とビット１０が「０１」に設定されているため、選択制御回路２４０は、基準電圧選択回路２３０を制御し、電圧選択用スイッチＳＷ２０４９〜電圧選択用スイッチＳＷ３０７１のいずれか１つをオンし、オンされた電圧選択用スイッチから比較電圧ＶＣが出力される。なお、２回目のテスト時において、基準電圧選択回路２３０において、電圧選択用スイッチＳＷ２０４９〜電圧選択用スイッチＳＷ３０７１以外の各スイッチは、常にオフされている。
【００７９】
３回目のテスト（テストカウンタ１３６の値＝「０１０」）のときに、印加範囲調整回路２１０において、スイッチ２１１〜スイッチ２１４は、夫々「オン」、「オフ」、「オン」、「オン」である。そのため、ラダー抵抗２２０の有効な印加範囲は、接点Ｐ１と接点Ｐ２の間となり、接点Ｐ１と接点Ｐ２の電圧値は、夫々４．０９６Ｖ、０Ｖとなる。
【００８０】
ラダー抵抗２２０の接点Ｐ１と接点Ｐ２の間には、１０２４個の抵抗（抵抗Ｒ１０２５〜抵抗Ｒ２０４８）が直列に接続されており、各抵抗間の電位差は、４ｍＶとなる。
【００８１】
比較電圧選択信号ＶＣＳのビット１１とビット１０が「１０」に設定されているため、選択制御回路２４０は、基準電圧選択回路２３０を制御し、電圧選択用スイッチＳＷ１０２５〜電圧選択用スイッチＳＷＳ２０４７のいずれか１つをオンし、オンされた電圧選択用スイッチから比較電圧ＶＣが出力される。なお、３回目のテスト時において、基準電圧選択回路２３０において、電圧選択用スイッチＳＷ１０２５〜電圧選択用スイッチＳＷＳ２０４７以外の各スイッチは、常にオフされている。
【００８２】
４回目のテスト（テストカウンタ１３６の値＝「０１１」）のときに、印加範囲調整回路２１０において、スイッチ２１１〜スイッチ２１４は、夫々「オフ」、「オン」、「オン」、「オン」である。そのため、ラダー抵抗２２０の有効な印加範囲は、ＶＨ端子１１２と接点Ｐ１の間となり、接点Ｐ１の電圧値は０Ｖとなる。
【００８３】
ＶＨ端子１１２と接点Ｐ１の間には、１０２４個の抵抗（抵抗Ｒ１〜抵抗Ｒ１０２４）が直列に接続されており、各抵抗間の電位差は、４ｍＶとなる。
【００８４】
比較電圧選択信号ＶＣＳのビット１１とビット１０が「１１」に設定されているため、選択制御回路２４０は、基準電圧選択回路２３０を制御し、電圧選択用スイッチＳＷ１〜電圧選択用スイッチＳＷ１０２３のいずれか１つをオンし、オンされた電圧選択用スイッチから比較電圧ＶＣが出力される。なお、４回目のテスト時において、基準電圧選択回路２３０において、電圧選択用スイッチＳＷ１〜電圧選択用スイッチＳＷ１０２３以外の各スイッチは、常にオフされている。
【００８５】
５回目のテスト（テストカウンタ１３６の値＝「１００」）のときに、印加範囲調整回路２１０において、スイッチ２１１〜スイッチ２１４は、全て「オフ」である。そのため、ラダー抵抗２２０の有効な印加範囲は、ラダー抵抗２２０全体すなわちＶＨ端子１１２とＧＮＤの間である。
【００８６】
比較電圧選択信号ＶＣＳのビット１とビット０が「００」に設定されているため、選択制御回路２４０は、基準電圧選択回路２３０を制御し、電圧選択用スイッチＳＷ４０９５〜電圧選択用スイッチＳＷ１から、４つおきに１つのスイッチを順次選択してオンする。従って、比較電圧ＶＣに出力される信号の最小電位差は、４ｍＶとなる。
【００８７】
このようにして、５回目のテストにおいて、１回目から４回目のテストでは選択されなかったＳＷ３０７２、ＳＷ２０４８、ＳＷ１０２４が選択対象となる。
【００８８】
図３に戻って、ステップＳ０３以降を説明する。
＜ステップＳ０３＞
このステップでは、ランプ信号生成回路１５０にて生成したランプ信号のステップ毎にＡ／Ｄ変換が行われ、変換結果は、メモリ１４４に保存される。
【００８９】
１回目から４回目までのテストの時、つまりテストカウンタ１３６のビット２が「０」である時に、制御回路１３０の逐次比較レジスタ１３１の上位２ビットを固定し、下位１０ビットを使ってテストが行われる。
【００９０】
５回目のテストの時、つまりテストカウンタ１３６のビット２が「１」である時に、制御回路１３０の逐次比較レジスタの下位２ビットを固定し、上位１０ビットを使ってテストが行われる。
【００９１】
ランプ信号生成回路１５０は、カウンタ１５２のカウント値に応じて、下記に式（１）に従ってランプ信号ＬＳを生成して出力する。
ランプ信号LS＝4.096/2＾13 * カウンタ152のカウント値      （１）
【００９２】
変換／制御部１２０は、上記ランプ信号ＬＳを入力として１０ビット分の逐次変換を実行すると共に、Ａ／Ｄ変換終了時にＡ／Ｄ変換終了信号ＡＤＥを発生する。
【００９３】
判定回路１４０は、Ａ／Ｄ変換終了信号ＡＤＥの発生によりＡ／Ｄ変換結果信号ＡＤＲの値をメモリ１４４に保存する。
【００９４】
ランプ信号生成回路１５０は、Ａ／Ｄ変換終了信号ＡＤＥの発生によりカウンタ１５２をインクリメントし、ランプ信号ＬＳを１ステップ上昇させる。
【００９５】
Ａ／Ｄコンバータ１１０は、カウンタ１５２がオーバーフローするまで、Ａ／Ｄ変換、Ａ／Ｄ変換結果の保存、ランプ信号ＬＳのステップ上昇を繰り返し実行する。
【００９６】
カウンタ１５２がオーバーフローした場合、すなわち今回のテストのための演算用データの採取が終了した場合、ランプ信号生成回路１５０は、オーバーフロー信号ＯＦを発生する。
【００９７】
制御回路１３０は、オーバーフロー信号ＯＦの発生により、テストカウンタ１３６をインクリメントする。
【００９８】
テストカウンタ１３６の値が「１０１」になったとき、つまり５回目のテストの終了時に、制御回路１３０は、テスト終了信号ＴＥを発生する。
【００９９】
＜ステップＳ０４＞
判定回路１４０は、演算用データ採取の終了信号であるオーバーフロー信号ＯＦの発生により、直線性の演算処理を開始する。判定回路１４０は、ステップＳ０３でメモリ１４４に保存したＡ／Ｄ変換結果から、１０２４コード分の入力平均値を演算する。判定回路１４０は、１０２４コード分の入力平均値から直線性を演算する。
【０１００】
＜ステップＳ０５＞
判定回路１４０は、予めＳ０１で判定レジスタ１４２に設定したリミット値と、Ｓ０４にて演算した直線性の演算結果を比較し、判定を行う。
【０１０１】
具体的には、判定回路１４０は、ステップＳ０４で求めた直線性の演算結果が判定レジスタ１４２のリミット値よりも小さい場合は、「直線性を満たしている」（ＰＡＳＳ）として判定結果フラグ１４６を「０」にする。
【０１０２】
一方、判定回路１４０は、ステップＳ０４にて求めた直線性の演算結果が判定レジスタ１４２のリミット値よりも大きい場合は、「直線性を満たさない」（ＦＡＩＬ）として判定結果フラグ１４６を「１」にする。
【０１０３】
判定結果フラグ１４６は、５回のテストを通して使用され、１回でもＦＡＩＬとなった場合には、「１」を保存する。判定回路１４０は、判定結果フラグ１４６の値をテスト結果ＴＲに出力する。判定回路１４０は、判定終了時に判定終了信号ＪＥを発生する。
【０１０４】
制御回路１３０は、テスト結果ＴＲの発生によりテストレジスタ１３３の自己テスト許可ビットを"０"にして自己テストを終了する。これにより、スイッチ１６０はオフされる。
【０１０５】
判定回路１４０は、判定レジスタ１４２のリミット値と演算結果の比較終了後に、メモリ１４４に保存しておいたＡ／Ｄ変換結果を初期化する。
【０１０６】
判定結果フラグ１４６が「１」である場合には、自己テスト結果がＦＡＩＬを意味する。その場合は、自己テストが終了する（Ｓ０５：ＦＡＩＬ、Ｓ０７）。
【０１０７】
判定結果フラグ１４６が「０」である場合には、自己テスト結果がＰＡＳＳを意味する。その場合は、処理がステップＳ０６に進む。
【０１０８】
＜ステップＳ０６＞
このステップにおいて、制御回路１３０は、テストカウンタ１３６の値に応じて、自己テストを継続するか終了するかの判定を行う。また、制御回路１３０は、判定の終了時に判定終了信号ＪＥを発生する。
【０１０９】
５回目のテストが完了していない、つまりテストカウンタ１３６の値が「０００」〜」「１００」のいずれかである場合は、制御回路１３０は、次の回のテストが行われるように制御する。
【０１１０】
一方、５回目のテストが完了している、テストカウンタ１３６の値が「１０１」であり、テスト終了信号ＴＥが発生していた場合は、判定回路１４０は、割込信号ＴＥＩを発生する。
【０１１１】
テストレジスタ制御回路１３４は、テスト終了信号ＴＥと判定終了信号ＪＥが両方発生したとき、テストレジスタ１３３の自己テスト許可ビットを「０」に設定し、自己テストのテストを終了する。これにより、スイッチ１６０は、オフされる。
【０１１２】
＜ステップＳ０７＞
ＣＰＵ１８０は、割込信号ＴＥＩの発生により、バス信号８を介して判定結果フラグ１４６を読み、自己テストを終了する。
【０１１３】
ＣＰＵ１８０は、自己テストの結果に応じて以下のように処理を選択する。
ＣＰＵ１８０は、判定結果フラグ１４６が「０」である場合、すなわち自己テスト結果がＰＡＳＳである場合には、警告をするなどのセーフティ処理を実行せず通常動作を実行する。
【０１１４】
ＣＰＵ１８０は、判定結果フラグ１４６が「１」である場合、すなわち自己テストの結果がＦＡＩＬである場合には、セーフティ処理を実行する。
【０１１５】
本実施の形態にかかる半導体装置１００は、Ａ／Ｄコンバータ１１０の直線性テストに際して、ラダー抵抗２２０を４等分すると共に、自己テストを５回に分けて実行する。１回目〜４回目のテストでは、印加範囲調整回路２１０のスイッチ２１１〜２１４のうちの１つのみをオンし他をオフすることにより、１回のテストでラダー抵抗２２０の１／４のみをテスト対象箇所として該箇所に対して４．０９６Ｖの電圧を印加する。その結果、ラダー抵抗２２０のテスト対象箇所における各抵抗間の電位差は、ラダー抵抗２２０全体をテスト対象箇所とした場合と比べて４倍となる。
【０１１６】
５回目のテスト時には、基準電圧選択信号２２の下位２ビットを「００」に固定することにより、ラダー抵抗２２０から出力される比較電圧ＶＣは、従来の４倍となる。
【０１１７】
そのため、直線性テスト時のランプ信号生成回路１５０のランプ信号ＬＳに必要な分解能は、従来の自己テスト実行時と比べて１／４と低くて良くなる。従って、ランプ信号生成回路１５０をラダー抵抗で構成した場合、抵抗数、ランプ信号生成回路１５０の出力電圧を選択するスイッチ数及びスイッチを制御するデコーダ数が従来の１／４となり、レイアウト面積的に小さい回路にて実現可能となる。
【０１１８】
また、製造中に抵抗に入り込んだ不純物などが原因で、抵抗Ｒ１〜Ｒ４０９６の中の何れかの抵抗値が変動した場合、半導体装置１００によれば、抵抗間の接点の電位を通常動作時の４倍に拡大した状態でテストすることから、その抵抗値の変動量も同様に通常動作時の４倍に拡大してテストすることになり、抵抗値の変動による特性異常の検出が可能である。
【０１１９】
本実施の形態について、例として、ラダー抵抗２２０を４等分にした例で説明したが、８等分、１６等分と分割数を増やす事で、自己テスト処理時の１ＬＳＢ分の電圧値をさらに大きくすることも可能である。例えば、Ａ／Ｄコンバータ１１０が１２ビットのものである場合、上位ビットと下位ビットを２分割し、６ビット毎にテストする事で、ランプ信号生成回路１５０として９ビット（６＋３ビット）の分解能で直線性のテストが可能となり、最も小さいレイアウト面積となる。ランプ信号生成回路１５０は、Ａ／Ｄコンバータ１１０のビットを上位ビットと下位ビットに分割したときの大きい方のビット数に対して、ランプ信号における１ＬＳＢの分割数に対応したビット数を加算した分解能が必要だからである。
【０１２０】
＜第２の実施の形態＞
第２の実施の形態も、自己テストが可能なＡ／Ｄコンバータを備えた半導体装置である。前述した第１の実施の形態にかかる半導体装置１００のＡ／Ｄコンバータにおいて、比較電圧生成回路２００は、直列型のラダー抵抗２２０により比較電圧を生成するものである。対して、本第２の実施の形態にかかる半導体装置のＡ／Ｄコンバータにおいて、比較電圧生成回路は、Ｒ−２Ｒ型ラダー抵抗により比較電圧を生成するものである。本第２の実施の形態の半導体装置について、比較電圧生成回路についてのみ詳細に説明する。なお、例として、本第２の実施の形態の半導体装置におけるＡ／Ｄコンバータも、１２ビットのものであるとする。
【０１２１】
図５は、第２の実施の形態にかかる半導体装置のＡ／Ｄコンバータに備えられる比較電圧生成回路３００の構成例を示す。
【０１２２】
比較電圧生成回路３００は、第１のスイッチ群４００、Ｒ−２Ｒ型ラダー抵抗５００、第２のスイッチ群７００を有する。第１のスイッチ群４００内の各スイッチのオン／オフは、複数の第１のスイッチ制御信号ＣＴＲ１により夫々制御され、第２のスイッチ群７００内の各スイッチのオン／オフは、複数の第２のスイッチ制御信号ＣＴＲ２により夫々制御される。
【０１２３】
Ｒ−２Ｒ型ラダー抵抗５００は、１２個の２Ｒ側抵抗（５０１〜５１２）と、１１個のＲ側抵抗（６０１〜６１１）と、１つの末端抵抗６１２とを有する。図示のように、２Ｒ側抵抗５０１とＲ側抵抗６０１の接点における電圧は、比較電圧ＶＣとして出力されるようになっており、末端抵抗６１２は、抵抗値が２Ｒであり、低位側基準電圧ＶＬ（ここではＧＮＤ）に接続されている。また、Ｒ側抵抗６０１〜６１１と末端抵抗６１２は、比較電圧ＶＣと低位側基準電圧ＶＬの間に直列に接続されている。各Ｒ側抵抗間の接点は、Ｐ１〜Ｐ１１で表記されており、Ｒ側抵抗６１１と末端抵抗６１２の接点は、Ｐ１２で表記されている。
【０１２４】
第１のスイッチ群４００は、１２個のスイッチ（第１のスイッチ４０１〜４１２）を有する。第１のスイッチ４０１〜４１２は、Ｒ−２Ｒ型ラダー抵抗５００の各２Ｒ側抵抗（５０１〜５１２）に対して夫々設けられ、当該２Ｒ側抵抗が３つの状態のうちのいずれか１つになるようにスイッチングする。これら３つの状態は、高位側基準電圧ＶＨに接続される状態、低位側基準電圧ＶＬ（ここではＧＮＤ）に接続される状態、オープン状態である。
【０１２５】
例えば、第１のスイッチ４０１は、２Ｒ側抵抗５０１の、Ｒ側抵抗６０１と接続された片端とは異なる他端に接続されており、該他端を、高位側基準電圧ＶＨに接続するか、ＧＮＤに接続するか、オープンにするかによって２Ｒ側抵抗５０１を上述した３つの状態間でスイッチングする。
【０１２６】
第２のスイッチ群７００は、１２個のスイッチ（第２のスイッチ７０１〜７１２）を有する。第２のスイッチ７０１〜７１２は、Ｒ−２Ｒ型ラダー抵抗５００の各Ｒ側抵抗（６０１〜６１１）と末端抵抗６１２に対して夫々設けられ、オンすることにより、当該Ｒ側抵抗または末端抵抗６１２を短絡させるようになっている。
【０１２７】
図５に示す比較電圧生成回路３００の場合、Ａ／Ｄ変換の直線性を決めるのは、２Ｒ側抵抗５０１〜５１２、Ｒ側抵抗６０１〜６１１及び末端抵抗６１２の各抵抗値の相対比精度である。
【０１２８】
本第２の実施の形態において、直線性の自己テストは、５回ではなく４回に分けて行わる。
【０１２９】
１回目から４回目のテストでは、図６に示すように第１のスイッチ群４００と第２のスイッチ群７００の各スイッチを制御して、Ｒ−２Ｒ型ラダー抵抗５００を４分割して得た１分割単位に直線性のテストを行う。図６を参照して詳細に説明する。
【０１３０】
図６は、本実施の形態において、１回目〜４回目のテスト時の、第１のスイッチ群４００と第２のスイッチ群７００の状態を示し、図７は、各回におけるテスト対象の抵抗を示す。
【０１３１】
図６に示すように、１回目のテスト時に、第１のスイッチ群４００では、第１のスイッチ４０１〜４０９が、対応する２Ｒ側抵抗をオープン状態にし、第１のスイッチ４１０〜４１２が、対応する２Ｒ抵抗を高位側基準電圧ＶＨまたはＧＮＤに接続する。第２のスイッチ群７００では、第２のスイッチ７０１〜７０９がオンし、第２のスイッチ７１０〜７１２がオフする。
【０１３２】
２回目のテスト時に、第１のスイッチ群４００では、第１のスイッチ４０１〜４０６、４１０〜４１２が、対応する２Ｒ側抵抗をオープン状態にし、第１のスイッチ４０７〜４０９が、対応する２Ｒ抵抗を高位側基準電圧ＶＨまたはＧＮＤに接続する。第２のスイッチ群７００では、第２のスイッチ７０１〜７０６、７１１〜７１２がオンし、第２のスイッチ７０７〜７１０がオフする。
【０１３３】
３回目のテスト時に、第１のスイッチ群４００では、第１のスイッチ４０１〜４０３、４０７〜４１２が、対応する２Ｒ側抵抗をオープン状態にし、第１のスイッチ４０４〜４０６が、対応する２Ｒ抵抗を高位側基準電圧ＶＨまたはＧＮＤに接続する。第２のスイッチ群７００では、第２のスイッチ７０１〜７０３、７０８〜７１２がオンし、第２のスイッチ７０４〜７０７がオフする。
【０１３４】
４回目のテスト時に、第１のスイッチ群４００では、第１のスイッチ４０１〜４０３が、対応する２Ｒ抵抗を高位側基準電圧ＶＨまたはＧＮＤに接続し、第１のスイッチ４０４〜４１２が、対応する２Ｒ側抵抗をオープン状態にする。第２のスイッチ群７００では、第２のスイッチ７０１〜７０４がオフし、第２のスイッチ７０５〜７１２がオンする。
【０１３５】
従って、図７に示すように、１回目のテストのときに、２Ｒ側抵抗５１０〜５１２、Ｒ側抵抗６１０〜６１１、末端抵抗６１２がテスト対象になり、これらの抵抗についてテストが行われる。
【０１３６】
２回目のテストのときに、２Ｒ側抵抗５０７〜５０９、Ｒ側抵抗６０７〜６１０がテスト対象になり、これらの抵抗についてテストが行われる。
【０１３７】
３回目のテストのときに、２Ｒ側抵抗５０４〜５０６、Ｒ側抵抗６０４〜６０７がテスト対象になり、これらの抵抗についてテストが行われる。
【０１３８】
４回目のテストのときに、２Ｒ側抵抗５０１〜５０３、Ｒ側抵抗６０１〜６０４がテスト対象になり、これらの抵抗についてテストが行われる。
【０１３９】
１回目〜４回目のテストのときは、各テスト対象の抵抗値の比がテストされる。
１回目と２回目のいずれのテストにおいても、Ｒ側抵抗６１０がテスト対象に含まれており、２回目と３回目のいずれのテストにおいても、Ｒ側抵抗６０７がテスト対象に含まれており、３回目と４回目のいずれのテストにおいても、Ｒ側抵抗６０４がテスト対象に含まれていることから、本実施の形態では、第１の実施の形態の半導体装置１００のときに行っていた５回目のテストは、不要となる。
【０１４０】
図３を利用して、本第２の実施の形態における自己テストの流れを説明する。
＜ステップＳ０１＞
該ステップの処理は、第１の実施の形態のときと同様である。
【０１４１】
＜ステップＳ０２＞
１回目のテスト時に、第１のスイッチ制御信号ＣＴＲ１により、第１のスイッチ４０１〜４０９は、２Ｒ側抵抗５０１〜５０９をオープン状態にし、第１のスイッチ４１０〜４１２は、２Ｒ側抵抗５１０〜５１２を高位側基準電圧ＶＨまたはＧＮＤに接続する。
【０１４２】
また、第２のスイッチ制御信号ＣＴＲ２により、第２のスイッチ７０１〜７０９は常にオンし、第２のスイッチ７１０〜７１２は常にオフする。
【０１４３】
Ｒ−２Ｒ型ラダー抵抗５００は、１２ビットのラダー抵抗であり、４０９６通りの比較電圧ＶＣを生成する。しかし、１回目のテスト時に、上記設定により、２Ｒ側抵抗５０１〜５０９、Ｒ側抵抗６０１〜６０９は、比較電圧ＶＣの生成に無関係となり、出力電圧（比較電圧ＶＣ）は８通りに限定される。つまり、１回目のテスト時に、比較電圧生成回路３００は、３ビットの分解能となる。
【０１４４】
２回目のテストの時に、第１のスイッチ制御信号ＣＴＲ１により、第１のスイッチ４０１〜４０６、４１０〜４１２は、２Ｒ側抵抗５０１〜５０６、５１０〜５１２をオープン状態にし、第１のスイッチ４０７〜４０９は、２Ｒ側抵抗５０７〜５０９を高位側基準電圧ＶＨまたはＧＮＤに接続する。
【０１４５】
また、第２のスイッチ制御信号ＣＴＲ２により、第２のスイッチ７０１〜７０６、７１１〜７１２は常にオンし、第２のスイッチ７０７〜７１０は常にオフする。
【０１４６】
従って、２回目のテスト時に、２Ｒ側抵抗５０１〜５０６、５１０〜５１２、Ｒ側抵抗６０１〜６０６、Ｒ側抵抗６１０〜６１１、末端抵抗６１２は、比較電圧ＶＣの生成に無関係となり、比較電圧ＶＣは８通りに限定される。つまり、２回目のテスト時にも、比較電圧生成回路３００は、３ビットの分解能となる。
【０１４７】
３回目のテストの時に、第１のスイッチ制御信号ＣＴＲ１により、第１のスイッチ４０１〜４０３、４０７〜４１２は、２Ｒ側抵抗５０１〜５０３、５０７〜５１２をオープン状態にし、第１のスイッチ４０４〜４０６は、２Ｒ側抵抗５０４〜５０６を高位側基準電圧ＶＨまたはＧＮＤに接続する。
【０１４８】
また、第２のスイッチ制御信号ＣＴＲ２により、第２のスイッチ７０１〜７０３、７０８〜７１２は常にオンし、第２のスイッチ７０４〜７０７は常にオフする。
【０１４９】
従って、３回目のテスト時に、２Ｒ側抵抗５０１〜５０４、５０７〜５１２、Ｒ側抵抗６０１〜６０３、Ｒ側抵抗６０７〜６１１、末端抵抗６１２は、比較電圧ＶＣの生成に無関係となり、比較電圧ＶＣは８通りに限定される。つまり、３回目のテスト時にも、比較電圧生成回路３００は、３ビットの分解能となる。
【０１５０】
４回目のテストの時に、第１のスイッチ制御信号ＣＴＲ１により、第１のスイッチ４０４〜４１２は、２Ｒ側抵抗５０４〜５１２をオープン状態にし、第１のスイッチ４０１〜４０３は、２Ｒ側抵抗５０１〜５０３を高位側基準電圧ＶＨまたはＧＮＤに接続する。
【０１５１】
また、第２のスイッチ制御信号ＣＴＲ２により、第２のスイッチ７０５〜７１２は常にオンし、第２のスイッチ７０１〜７０４は常にオフする。
【０１５２】
従って、４回目のテスト時に、２Ｒ側抵抗５０４〜５１２、Ｒ側抵抗６０４〜６１１、末端抵抗６１２は、比較電圧ＶＣの生成に無関係となり、比較電圧ＶＣは８通りに限定される。つまり、４回目のテスト時にも、比較電圧生成回路３００は、３ビットの分解能となる。
【０１５３】
＜ステップＳ０３＞
このステップでは、第１の実施の形態の半導体装置１００のときと同様にランプ信号生成回路１５０にて生成したランプ信号のステップ毎にＡ／Ｄ変換を行い、変換結果をメモリ１４４に保存する。
【０１５４】
本第２の実施の形態の場合は、比較電圧生成回路３００は１２ビット精度であるが、１回目から４回目のテストの時は、３ビット精度になっている。従って、１回目から４回目のテストにおいて、直線性の判定に必要なランプ信号の信号数は少ない。１ＬＳＢを８分割したランプ信号を用いる場合は、６４通りの信号で良い。従って、本第２の実施の形態の場合は、図１のカウンタ１５２が６ビットのカウンタとなる。
【０１５５】
＜ステップＳ０４＞
８コード分の入力平均値を演算し、８コード分の入力平均値から直線性を演算する。
【０１５６】
＜ステップＳ０５＞
第１の実施の形態と同様であり、説明を省略する。
【０１５７】
＜ステップＳ０６＞
５回目ではなく、４回目のテストの終了でテスト終了信号ＴＥを発生する点を除き、第１の実施の形態と同様である。
＜ステップＳ０７＞
第１の実施の形態と同様であり、説明を省略する。
【０１５８】
このように、本実施の形態の半導体装置では、直線性の自己テストを４回に分けて行い、各回のテストでは、比較電圧生成回路３００のＲ−２Ｒ型ラダー抵抗５００の１２ビットの分解能を３ビットに下げてテストする。その結果、比較電圧生成回路３００の出力電圧（比較電圧ＶＣ）の１ＬＳＢあたりの電位差が５１２倍となる。
【０１５９】
そのため、直線性テスト時のランプ信号生成回路に必要な分解能は、従来の自己テスト実行時と比べて１／５１２で良い。これにより、ランプ信号生成回路１５０をラダー抵抗で構成した場合、抵抗数、アナログ出力電圧選択スイッチ数及びスイッチを制御するデコーダ数が１／５１２となり、レイアウト面積的に小さい回路にて実現可能となる。
【０１６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１６１】
１００  半導体装置
１１０  Ａ／Ｄコンバータ
１１２  高位側基準電圧（ＶＨ）端子
１２０  変換／制御部
１２２  コンパレータ
１２４  サンプリングコンデンサ
１３０  制御回路
１３１  逐次比較レジスタ
１３２  逐次比較制御回路
１３３  テストレジスタ
１３４  テストレジスタ制御回路
１３５  デコーダ
１３６  テストカウンタ
１４０  判定回路
１４２  判定レジスタ
１４４  メモリ
１４６  判定結果フラグ
１５０  ランプ信号生成回路
１５２  カウンタ
１６０  スイッチ
１７０  入力信号選択回路
１７１〜１７３  スイッチ
１７５〜１７７  入力端子
１８０  ＣＰＵ
１９０  データバス
２００  比較電圧生成回路
２１０  印加範囲調整回路
２２０  ラダー抵抗
２３０  基準電圧選択回路
２４０  選択制御回路
２１１〜２１４  スイッチ
３００  比較電圧生成回路
４００  第１のスイッチ群
４０１〜４１２  第１のスイッチ
５００  Ｒ−２Ｒ型ラダー抵抗
５０１〜５１２  ２Ｒ側抵抗
６０１〜６１１  Ｒ側抵抗
６１２  末端抵抗
７００  第２のスイッチ群
７０１〜７１２  第２のスイッチ
ＡＤＲ  Ａ／Ｄ変換結果信号
ＡＤＥ  Ａ／Ｄ変換終了信号
ＡＩＮ  アナログ入力信号
ＣＮＴ  カウント信号
ＣＲ  比較結果
ＣＴＲ１  第１のスイッチ制御信号
ＣＴＲ２  第２のスイッチ制御信号
ＤＥＣ１〜ＤＥＣ４０９５  デコーダ
ＤＳ  デコード信号
ＪＥ  判定終了信号
ＬＳ  ランプ信号
ＯＦ  オーバーフロー信号
Ｒ１〜Ｒ４０９６  抵抗
ＳＷ１〜ＳＷ４０９５  電圧選択用スイッチ
ＴＥ  テスト終了信号
ＴＥＳ  テスト許可信号
ＴＲ  テスト結果
ＴＥＩ  割込信号
ＶＣ  比較電圧
ＶＣＳ  比較電圧選択信号
ＶＨ  高位側基準電圧
ＶＬ  低位側基準電圧
Ｐ１〜Ｐ１２  接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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