(57)【要約】【課題】狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を提供する。【解決手段】表示装置は、複数の画素ＰＸを備える。画素ＰＸは、表示素子と、駆動トランジスタＤＲＴと、出力スイッチＢＣＴと、画素スイッチＳＳＴと、保持容量Ｃｓと、を備える。複数の画素ＰＸの中、列方向に隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。【選択図】図１
2014085384.tif 000002
【特許請求の範囲】
【請求項１】
行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、
前記複数の画素の各々は、
高電位電源及び低電位電源間に接続された表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、
前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、を備え、
前記複数の画素の中、前記列方向に隣合う複数の画素は、前記出力スイッチを共用している表示装置。
【請求項２】
前記複数の画素は、第１画素と、前記第１画素に前記列方向に隣合う第２画素と、前記第１画素に前記行方向に隣合う第３画素と、前記第２画素に前記行方向に隣合い前記第３画素に前記列方向に隣合う第４画素とを有し、
前記第１乃至第４画素は、前記出力スイッチを共用している請求項１に記載の表示装置。
【請求項３】
前記第１乃至第４画素は、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、青色の画像を表示するように構成された画素、及び無彩色の画像を表示するように構成された画素である請求項２に記載の表示装置。
【請求項４】
前記複数の画素において、前記行方向には、赤色の画像を表示するように構成された画素、緑色の画像を表示するように構成された画素、青色の画像を表示するように構成された画素、及び無彩色の画像を表示するように構成された画素が並べられ、前記列方向には、同一色の画像を表示するように構成された画素が並べられている請求項２に記載の表示装置。
【請求項５】
前記出力スイッチは、前記第１乃至第４画素の中央部に設けられている請求項２に記載の表示装置。
【請求項６】
前記映像信号線及び画素スイッチは、絶縁膜を挟んで設けられ、対向し、前記絶縁膜に形成されたコンタクトホールを通って接続され、
前記複数の画素の中、前記行方向に隣合う２つの画素は、前記コンタクトホールを共用している請求項１に記載の表示装置。
【請求項７】
前記出力スイッチに接続された第１走査線と、
前記画素スイッチに接続された第２走査線と、
前記第１走査線及び第２走査線に接続され、前記第１走査線及び第２走査線に制御信号を与え、前記出力スイッチ及び画素スイッチの状態を切替える走査線駆動回路と、
前記映像信号線に接続され、前記映像信号線に初期化信号又は映像信号を与える信号線駆動回路と、をさらに備える請求項１に記載の表示装置。
【請求項８】
前記走査線駆動回路は、
リセット電源と、
第３走査線と、
前記リセット電源及びリセット配線間に接続され、前記第３走査線を通して与えられる制御信号により、前記リセット電源及びリセット配線間を導通状態又は非導通状態に切替えるリセットスイッチと、をさらに備える請求項７に記載の表示装置。
【請求項９】
他のリセット電源と、
第４走査線と、
前記他のリセット電源及びリセット配線間に接続され、前記第４走査線を通して与えられる制御信号により、前記他のリセット電源及びリセット配線間を導通状態又は非導通状態に切替える他のリセットスイッチと、をさらに備える請求項８に記載の表示装置。
【請求項１０】
前記複数の画素の各々は、前記駆動トランジスタのソース電極及びリセット配線間に接続された補助容量をさらに備えている請求項８に記載の表示装置。
【請求項１１】
前記複数の画素の各々は、前記駆動トランジスタのソース電極及び定電位の配線間に接続された補助容量をさらに備えている請求項１に記載の表示装置。
【請求項１２】
前記定電位の配線は前記高電位電源に接続されている請求項１１に記載の表示装置。
【請求項１３】
前記駆動トランジスタは、Ｎチャネル型の薄膜トランジスタで形成されている請求項１に記載の表示装置。
【請求項１４】
前記出力スイッチ及び画素スイッチは、Ｎチャネル型の薄膜トランジスタ及びＰチャネル型の薄膜トランジスタの一方で形成されている請求項１３に記載の表示装置。
【請求項１５】
行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、前記複数の画素の各々は、高電位電源及び低電位電源間に接続された表示素子と、前記表示素子に接続されたソース電極とリセット配線に接続されたドレイン電極とゲート電極とを有した駆動トランジスタと、前記高電位電源及び駆動トランジスタのドレイン電極間に接続され前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、映像信号線及び前記駆動トランジスタのゲート電極間に接続され前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量とを備え、前記複数の画素の中、前記列方向に隣合う複数の画素は前記出力スイッチを共用している表示装置の駆動方法において、
ドレイン初期化期間に、前記リセット配線を通して前記駆動トランジスタのドレイン電極にリセット信号を与え、
前記ドレイン初期化期間に続くゲート初期化期間に、前記駆動トランジスタのドレイン電極に前記リセット信号を与えた状態で、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に初期化信号を与え、前記駆動トランジスタを初期化し、
前記ゲート初期化期間に続くオフセットキャンセル期間に、前記駆動トランジスタのゲート電極に初期化信号を与えた状態で、前記高電位電源から前記出力スイッチを通して前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記オフセットキャンセル期間に続く映像信号書き込み期間において、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に映像信号を与え、前記高電位電源から前記出力スイッチ、駆動トランジスタ及び表示素子を通して前記低電位電源に電流を流し、
前記映像信号書き込み期間に続く表示期間に、前記高電位電源から前記出力スイッチ及び駆動トランジスタを通して前記表示素子に、前記映像信号に応じた駆動電流を流す、表示装置の駆動方法。
【請求項１６】
一水平走査期間内に、前記映像信号線に前記初期化信号及び映像信号を順に与える、請求項１５に記載の表示装置の駆動方法。
【請求項１７】
前記ゲート初期化期間と前記映像信号書き込み期間との間に、前記オフセットキャンセル期間を複数設ける、請求項１５に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、表示装置及び表示装置の駆動方法に関する。
【背景技術】
【０００２】
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。
【０００３】
このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。有機ＥＬ表示装置は、バックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を有している。
【０００４】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられた複数の画素を備えている。各画素は、自己発光素子である有機ＥＬ素子、及び有機ＥＬ素子に駆動電流を供給する画素回路により構成され、有機ＥＬ素子の発光輝度を制御することにより表示動作を行う。
【０００５】
画素回路の駆動方式としては、電圧信号により行なう方式が知られている。また、電圧電源をスイッチングし、ロー、ハイを切り換えるとともに、映像信号配線から映像信号及び初期化信号の両方を出力することにより、画素の構成素子数と配線数とを削減し、画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６，２２９，５０６号明細書
【特許文献２】特開２００７−３１０３１１号公報
【特許文献３】特開２０１１−１４５６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献２に開示された表示装置のように、電源を各行毎にスイッチングする構成とした場合、電源に流れる電流が大きいことから、これをスイッチングするスイッチの電圧降下も大きくなる。これにより、スイッチを大きくすると、駆動回路が大型化し、駆動回路を内蔵するパネル額縁部が増加する。
【０００８】
また、上記特許文献３に開示された表示装置のように、画素内のスイッチの数が増加すると、高精細化が困難になる。  
この発明は以上の点に鑑みなされたもので、その目的は、狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
一実施形態に係る表示装置は、
行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、
前記複数の画素の各々は、
高電位電源及び低電位電源間に接続された表示素子と、
前記表示素子に接続されたソース電極と、リセット配線に接続されたドレイン電極と、ゲート電極とを有した駆動トランジスタと、
前記高電位電源及び駆動トランジスタのドレイン電極間に接続され、前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、
映像信号線及び前記駆動トランジスタのゲート電極間に接続され、前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、
前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量と、を備え、
前記複数の画素の中、前記列方向に隣合う複数の画素は、前記出力スイッチを共用している。
【００１０】
また、一実施形態に係る表示装置の駆動方法は、
行方向及び列方向に沿ってマトリクス状に設けられた複数の画素を備え、前記複数の画素の各々は、高電位電源及び低電位電源間に接続された表示素子と、前記表示素子に接続されたソース電極とリセット配線に接続されたドレイン電極とゲート電極とを有した駆動トランジスタと、前記高電位電源及び駆動トランジスタのドレイン電極間に接続され前記高電位電源及び駆動トランジスタのドレイン電極間を導通状態又は非導通状態に切替える出力スイッチと、映像信号線及び前記駆動トランジスタのゲート電極間に接続され前記映像信号線を通して与えられる信号を前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える画素スイッチと、前記駆動トランジスタのソース電極及びゲート電極間に接続された保持容量とを備え、前記複数の画素の中、前記列方向に隣合う複数の画素は前記出力スイッチを共用している表示装置の駆動方法において、
ドレイン初期化期間に、前記リセット配線を通して前記駆動トランジスタのドレイン電極にリセット信号を与え、
前記ドレイン初期化期間に続くゲート初期化期間に、前記駆動トランジスタのドレイン電極に前記リセット信号を与えた状態で、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に初期化信号を与え、前記駆動トランジスタを初期化し、
前記ゲート初期化期間に続くオフセットキャンセル期間に、前記駆動トランジスタのゲート電極に初期化信号を与えた状態で、前記高電位電源から前記出力スイッチを通して前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記オフセットキャンセル期間に続く映像信号書き込み期間において、前記映像信号線及び画素スイッチを通して前記駆動トランジスタのゲート電極に映像信号を与え、前記高電位電源から前記出力スイッチ、駆動トランジスタ及び表示素子を通して前記低電位電源に電流を流し、
前記映像信号書き込み期間に続く表示期間に、前記高電位電源から前記出力スイッチ及び駆動トランジスタを通して前記表示素子に、前記映像信号に応じた駆動電流を流す。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１の実施形態に係る表示装置を概略的に示す平面図である。
【図２】図２は、図１の表示装置の画素の等価回路図である。
【図３】図３は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。
【図４】図４は、上記第１の実施形態に係る実施例１の画素の配置構成を示す概略図である。
【図５】図５は、上記第１の実施形態に係る実施例２の画素の配置構成を示す概略図である。
【図６】図６は、上記第１の実施形態に係る絵素を示す平面図である。
【図７】図７は、上記第１の実施形態に係る実施例１の画素の配置構成を採り、オフセットキャンセル動作を１回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図８】図８は、上記第１の実施形態に係る実施例１の画素の配置構成を採り、オフセットキャンセル動作を２回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図９】図９は、上記第１の実施形態に係る実施例２の画素の配置構成を採り、オフセットキャンセル動作を１回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１０】図１０は、上記第１の実施形態に係る実施例２の画素の配置構成を採り、オフセットキャンセル動作を２回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１１】図１１は、第２の実施形態に係る表示装置の画素の等価回路図である。
【図１２】図１２は、上記第２の実施形態に係る実施例１の画素の配置構成を採り、オフセットキャンセル動作を１回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１３】図１３は、上記第２の実施形態に係る実施例１の画素の配置構成を採り、オフセットキャンセル動作を２回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１４】図１４は、上記第２の実施形態に係る実施例２の画素の配置構成を採り、オフセットキャンセル動作を１回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１５】図１５は、上記第２の実施形態に係る実施例２の画素の配置構成を採り、オフセットキャンセル動作を２回とする場合の、走査線駆動回路の制御信号を示すタイミングチャートである。
【図１６】図１６は、上記図６に示した絵素の変形例を示す平面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら第１の実施形態に係る表示装置及び表示装置の駆動方法について詳細に説明する。この実施形態において、表示装置は、アクティブマトリクス型の表示装置であり、より詳しくはアクティブマトリクス型の有機ＥＬ（エレクトロルミネッセンス）表示装置である。
【００１３】
図１は、本実施形態に係る表示装置を概略的に示す平面図である。図２は、図１の表示装置の画素の等価回路図である。図３は、図１の表示装置に採用可能な構造の一例を概略的に示す部分断面図である。なお、図３では、表示装置を、その表示面、すなわち前面又は光出射面が上方を向き、背面が下方を向くように描いている。この表示装置は、アクティブマトリクス型駆動方式を採用した上面発光型の有機ＥＬ表示装置である。尚、本実施形態では、上面発光型の有機ＥＬ表示装置であるが、本実施の形態は下面発光型の有機ＥＬ表示装置についても容易に適用可能である。
【００１４】
図１に示すように、本実施形態に係る表示装置は、例えば、２型以上のアクティブマトリクス型の表示装置として構成され、表示パネルＤＰと、表示パネルＤＰの動作を制御するコントローラ１２とを含んでいる。この実施の形態において、表示パネルＤＰは、有機ＥＬパネルである。
【００１５】
表示パネルＤＰは、ガラス板トウノ光透過性を有する絶縁基板ＳＵＢ、絶縁基板ＳＵＢの表示領域Ｒ１上にマトリクス状に配列されたｍ×ｎ個の画素ＰＸ、複数本（ｍ／２本）の第１走査線Ｓｇａ（１〜ｍ／２）と、複数本（ｍ本）の第２走査線Ｓｇｂ（１〜ｍ）と、複数本（ｍ／２本）の第３走査線Ｓｇｃ（１〜ｍ／２）と、複数本（ｍ／２本）のリセット配線Ｓｇｒ（１〜ｍ／２）と、複数本（ｎ本）の映像信号線ＶＬ（１〜ｎ）とを備えている。
【００１６】
画素ＰＸは、列方向Ｙにｍ個、行方向Ｘにｎ個並べられている。第１走査線Ｓｇａ、第２走査線Ｓｇｂ及びリセット配線Ｓｇｒは、行方向Ｘに延出して設けられている。リセット配線Ｓｇｒは互いに電気的に接続された複数の電極で形成されている。映像信号線ＶＬは、列方向Ｙに延出して設けられている。
【００１７】
図１及び図２に示すように、表示パネルＤＰは、高電位Ｐｖｄｄに固定される高電位電源線ＳＬａと、低電位Ｐｖｓｓに固定される低電位電源電極ＳＬｂと、を有している。高電位電源線ＳＬａは高電位電源に接続され、低電位電源電極ＳＬｂは低電位電源（基準電位電源）に接続されている。
【００１８】
表示パネルＤＰは、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び第３走査線Ｓｇｃを画素ＰＸの行毎に順に駆動する走査線駆動回路ＹＤＲ１、ＹＤＲ２、映像信号線ＶＬを駆動する信号線駆動回路ＸＤＲを備えている。走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲは、絶縁基板ＳＵＢの表示領域Ｒ１外側の非表示領域Ｒ２上に一体的に形成され、コントローラ１２とともに駆動部１０を構成している。
【００１９】
各画素ＰＸは、表示素子と、表示素子に駆動電流を供給する画素回路と、を含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機ＥＬダイオードＯＬＥＤ（以下、単にダイオードＯＬＥＤという）を用いている。
【００２０】
図２に示すように、各画素ＰＸの画素回路は、電圧信号からなる映像信号に応じてダイオードＯＬＥＤの発光を制御する電圧信号方式の画素回路であり、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを有している。保持容量Ｃｓ及び補助容量Ｃａｄは、キャパシタである。補助容量Ｃａｄは発光電流量を調整する為に設けられる素子であり、場合によっては不要となる場合もある。容量部Ｃｅｌは、ダイオードＯＬＥＤ自体の容量（ダイオードＯＬＥＤの寄生容量）である。ダイオードＯＬＥＤは、キャパシタとしても機能している。
【００２１】
各画素ＰＸは、出力スイッチＢＣＴを備えている。列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、行方向Ｘ及び列方向Ｙに隣合う４つの画素ＰＸは、１つの出力スイッチＢＣＴを共用している。また、走査線駆動回路ＹＤＲ２（若しくは走査線駆動回路ＹＤＲ１）には、複数のリセットスイッチＲＳＴが設けられている。リセットスイッチＲＳＴ及びリセット配線Ｓｇｒは一対一で接続されている。
【００２２】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ及びリセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型のＴＦＴ（薄膜トランジスタ）により構成されている。
【００２３】
本実施形態に係る表示装置において、各駆動トランジスタ及び各スイッチをそれぞれ構成したＴＦＴは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。
【００２４】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、及びリセットスイッチＲＳＴの各々は、第１端子、第２端子、及び制御端子を有している。本実施形態では、第１端子をソース電極、第２端子をドレイン電極、制御端子をゲート電極としている。
【００２５】
画素ＰＸの画素回路において、駆動トランジスタＤＲＴ及び出力スイッチＢＣＴは、高電位電源線ＳＬａと低電位電源電極ＳＬｂとの間でダイオードＯＬＥＤと直列に接続されている。高電位電源線ＳＬａ（高電位Ｐｖｄｄ）は例えば１０Ｖの電位に設定され、低電位電源電極ＳＬｂ（低電位Ｐｖｓｓ）は、例えば１．５Ｖの電位に設定されている。
【００２６】
出力スイッチＢＣＴにおいて、ドレイン電極は高電位電源線ＳＬａに接続され、ソース電極は駆動トランジスタＤＲＴのドレイン電極に接続され、ゲート電極は第１走査線Ｓｇａに接続されている。これにより、出力スイッチＢＣＴは、第１走査線Ｓｇａからの制御信号ＢＧ（１〜ｍ／２）によりオン（導通状態）、オフ（非導通状態）制御される。出力スイッチＢＣＴは、制御信号ＢＧに応答して、ダイオードＯＬＥＤの発光時間を制御する。
【００２７】
駆動トランジスタＤＲＴにおいて、ドレイン電極は出力スイッチＢＣＴのソース電極及びリセット配線Ｓｇｒに接続され、ソース電極はダイオードＯＬＥＤの一方の電極（ここでは陽極）に接続されている。ダイオードＯＬＥＤの他方の電極（ここでは陰極）は、低電位電源電極ＳＬｂに接続されている。駆動トランジスタＤＲＴは、映像信号Ｖｓｉｇに応じた電流量の駆動電流をダイオードＯＬＥＤに出力する。
【００２８】
画素スイッチＳＳＴにおいて、ソース電極は映像信号線ＶＬ（１〜ｎ）に接続され、ドレイン電極は駆動トランジスタＤＲＴのゲート電極に接続され、ゲート電極は信号書き込み制御用ゲート配線として機能する第２走査線Ｓｇｂ（１〜ｍ）に接続されている。画素スイッチＳＳＴは、第２走査線Ｓｇｂから供給される制御信号ＳＧ（１〜ｍ）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１〜ｍ）に応答して、画素回路と映像信号線ＶＬ（１〜ｎ）との接続、非接続を制御し、対応する映像信号線ＶＬ（１〜ｎ）から映像信号Ｖｓｉｇを画素回路に取り込む。
【００２９】
リセットスイッチＲＳＴは、２行毎に、走査線駆動回路ＹＤＲ２に設けられている。リセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレイン電極とリセット電源との間に接続されている。リセットスイッチＲＳＴにおいて、ソース電極はリセット電源に接続されたリセット電源線ＳＬｃに接続され、ドレイン電極はリセット配線Ｓｇｒに接続され、ゲート電極はリセット制御用ゲート配線として機能する第３走査線Ｓｇｃに接続されている。上記のように、リセット電源線ＳＬｃは、リセット電源に接続され、定電位であるリセット電位Ｖｒｓｔに固定される。
【００３０】
リセットスイッチＲＳＴは、第３走査線Ｓｇｃを通して与えられる制御信号ＲＧ（１〜ｍ／２）に応じて、リセット電源線ＳＬｃ及びリセット配線Ｓｇｒ間を導通状態（オン）又は非導通状態（オフ）に切替える。リセットスイッチＲＳＴがオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。
【００３１】
一方、図１に示すコントローラ１２は表示パネルＤＰの外部に配置されたプリント回路基板（図示せず）上に形成され、走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲを制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
【００３２】
そして、コントローラ１２は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路ＹＤＲ１、ＹＤＲ２及び信号線駆動回路ＸＤＲに供給するとともに、水平および垂直走査タイミングに同期してデジタル映像信号及び初期化信号を信号線駆動回路ＸＤＲに供給する。
【００３３】
信号線駆動回路ＸＤＲは、水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し階調に応じた映像信号Ｖｓｉｇを複数の映像信号線ＶＬ（１〜ｎ）に並列的に供給する。また、信号線駆動回路ＸＤＲは、初期化信号Ｖｉｎｉを映像信号線ＶＬに供給する。
【００３４】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の画素ＰＸに３種類の制御信号、すなわち、制御信号ＢＧ（１〜ｍ／２）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／２）を供給する（図２）。なお、画素ＰＸには、制御信号ＲＧが直接供給されないが、制御信号ＲＧに応じた所定のタイミングで、リセット電位Ｖｒｓｔに固定されたリセット電源線ＳＬｃから所定の電圧が供給される。  
これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ及び第３走査線Ｓｇｃは、それぞれ制御信号ＢＧ、ＳＧ、ＲＧにより駆動される。
【００３５】
次に図３を参照して、駆動トランジスタＤＲＴ及びダイオードＯＬＥＤの構成を詳細に説明する。  
駆動トランジスタＤＲＴを形成したＮチャネル型のＴＦＴは、半導体層ＳＣを備えている。半導体層ＳＣは、絶縁基板ＳＵＢ上に形成されたアンダーコート層ＵＣ上に形成されている。半導体層ＳＣは、例えば、ｐ型領域とｎ型領域とを含んだポリシリコン層である。
【００３６】
半導体層ＳＣは、ゲート絶縁膜ＧＩで被覆されている。ゲート絶縁膜ＧＩ上には、駆動トランジスタＤＲＴのゲート電極Ｇが形成されている。ゲート電極Ｇは半導体層ＳＣと対向している。ゲート絶縁膜ＧＩ及びゲート電極Ｇ上には層間絶縁膜ＩＩが形成されている。
【００３７】
層間絶縁膜ＩＩ上には、ソース電極ＳＥ及びドレイン電極ＤＥがさらに形成されている。ソース電極ＳＥ及びドレイン電極ＤＥは、層間絶縁膜ＩＩ及びゲート絶縁膜ＧＩに形成されたコンタクトホールを通って半導体層ＳＣのソース領域及びドレイン領域にそれぞれ接続されている。ソース電極ＳＥ及びドレイン電極ＤＥ上にはパッシベーション膜ＰＳが形成されている。
【００３８】
ダイオードＯＬＥＤは、画素電極ＰＥと、有機物層ＯＲＧと、対向電極ＣＥとを含んでいる。この実施形態において、画素電極ＰＥは陽極であり、対向電極ＣＥは陰極である。
【００３９】
パッシベーション膜ＰＳ上には、画素電極ＰＥが形成されている。画素電極ＰＥは、パッシベーション膜ＰＳに設けたコンタクトホールを通って、駆動トランジスタＤＲＴのソース電極ＳＥに接続されている。画素電極ＰＥは、この例では光反射性を有する背面電極である。
【００４０】
パッシベーション膜ＰＳ上には、さらに、隔壁絶縁層ＰＩが形成されている。隔壁絶縁層ＰＩには、画素電極ＰＥに対応した位置に貫通孔が設けられているか、或いは、画素電極ＰＥが形成する列又は行に対応した位置にスリットが設けられている。ここでは、一例として、隔壁絶縁層ＰＩは、画素電極ＰＥに対応した位置に貫通孔を有している。
【００４１】
画素電極ＰＥ上には、活性層として、発光層を含んだ有機物層ＯＲＧが形成されている。発光層は、例えば、発光色が赤色、緑色、青色、又は無彩色のルミネセンス性有機化合物を含んだ薄膜である。この有機物層ＯＲＧは、発光層に加え、正孔注入層、正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層などもさらに含むことができる。
【００４２】
隔壁絶縁層ＰＩ及び有機物層ＯＲＧは、対向電極ＣＥで被覆されている。この例では、対向電極ＣＥは、画素ＰＸ間で互いに接続された電極、すなわち共通電極である。また、この例では、対向電極ＣＥは、陰極であり且つ光透過性の前面電極である。対向電極ＣＥは、例えば、パッシベーション膜ＰＳと隔壁絶縁層ＰＩとに設けられたコンタクトホールを通って、ソース電極ＳＥ及びドレイン電極ＤＥと同一の層に形成された電極配線（図示せず）に電気的に接続されている。
【００４３】
このような構造のダイオードＯＬＥＤでは、画素電極ＰＥから注入されたホールと、対向電極ＣＥから注入された電子とが有機物層ＯＲＧの内部で再結合したときに、有機物層ＯＲＧを構成する有機分子を励起して励起子を発生させる。この励起子が放射失活する過程で発光し、この光が有機物層ＯＲＧから透明な対向電極ＣＥを介して外部へ放出される。
【００４４】
次に、複数の画素ＰＸの配置構成について説明する。図４は本実施形態に係る実施例１の画素ＰＸの配置構成を示す概略図であり、図５は本実施形態に係る実施例２の画素ＰＸの配置構成を示す概略図である。
【００４５】
図４に示すように、画素ＰＸはいわゆる縦ストライプ画素である。行方向Ｘには、赤色の画像を表示するように構成された画素ＰＸ、緑色の画像を表示するように構成された画素ＰＸ、青色の画像を表示するように構成された画素ＰＸ、及び無彩色の画像を表示するように構成された画素ＰＸが交互に並べられている。列方向Ｙには、同一色の画像を表示するように構成された画素ＰＸが並べられている。
【００４６】
赤色（Ｒ）の画素ＰＸ、緑色（Ｇ）の画素ＰＸ、青色（Ｂ）の画素ＰＸ及び無彩色（Ｗ）の画素ＰＸは、絵素Ｐを形成している。本実施例１では、絵素Ｐは４つ（４色）の画素ＰＸを有しているが、これに限定されるものではなく、種々変形可能である。例えば、無彩色の画素ＰＸを設けない場合、絵素Ｐは、赤色、緑色及び青色の３つ（３色）の画素ＰＸを有していてもよい。
【００４７】
出力スイッチＢＣＴは、隣合う４個（列方向Ｙに隣合う２個及び行方向Ｘに隣合う２個）の画素ＰＸで共用されている。上記のことから、第１走査線Ｓｇａ及び第３走査線Ｓｇｃの本数はｍ／２本となっている。
【００４８】
図５に示すように、画素ＰＸはいわゆるＲＧＢＷ正方画素である。複数の画素ＰＸは、第１画素と、第１画素に列方向Ｙに隣合う第２画素と、第１画素に行方向Ｘに隣合う第３画素と、第２画素に行方向Ｘに隣合い第３画素に列方向Ｙに隣合う第４画素とを有している。第１乃至第４画素は、赤色の画素ＰＸ、緑色の画素ＰＸ、青色の画素ＰＸ、及び無彩色の画素ＰＸである。絵素Ｐは、第１乃至第４画素を有している。
【００４９】
例えば、偶数行に、赤色、緑色、青色及び無彩色の画素ＰＸの何れか２個が配置され、奇数行に、残りの２個が配置されている。本実施例２では、偶数行に赤色及び緑色の画素ＰＸが配置され、奇数行に青色及び無彩色の画素ＰＸが配置されている。出力スイッチＢＣＴは、第１乃至第４画素で共用されている。
【００５０】
図６は、本実施形態に係る画素ＰＸを示す平面図である。図６では、４個の画素ＰＸ（１絵素Ｐ）で出力スイッチＢＣＴを共用した場合の画素ＰＸの構成を示している。ここでは、代表例として、ＲＧＢＷ正方配置画素を挙げている。
【００５１】
画素回路内の素子を効率良く配置するため、出力スイッチＢＣＴを共用（共有）する４個の画素ＰＸは、駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、映像信号線ＶＬ、保持容量Ｃｓ、補助容量Ｃａｄ、第２走査線Ｓｇｂが、出力スイッチＢＣＴを中心として、列方向及び行方向にほぼ線対称となる配置となっている。  
ここで、本実施形態において、画素ＰＸ、絵素Ｐの用語で説明したが、画素を副画素と言い換えることが可能である。この場合、絵素が画素である。
【００５２】
次に、上記のように構成された表示装置（有機ＥＬ表示装置）の動作について説明する。図７、図８、図９、及び図１０は、それぞれ動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。
【００５３】
図７は縦ストライプ画素でオフセットキャンセル期間が１回の場合、図８は縦ストライプ画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合、図９はＲＧＢＷ正方画素でオフセットキャンセル期間が１回の場合、図１０はＲＧＢＷ正方画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合を表している。
【００５４】
このため、上記実施例１の場合、図７の制御信号又は図８の制御信号を用いて表示装置を駆動することができる。そして、上記実施例２の場合、図９の制御信号又は図１０の制御信号を用いて表示装置を駆動することができる。
【００５５】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、例えば、スタート信号（ＳＴＶ１〜ＳＴＶ３）とクロック（ＣＫＶ１〜ＣＫＶ３）とから各水平走査期間に対応した１水平走査期間の幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号ＢＧ（１〜ｍ／２）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／２）として出力する。ここでは、１水平走査期間を１Ｈとしている。
【００５６】
画素回路の動作は、ソース初期化期間Ｐｉｓに行われるソース初期化動作と、ゲート初期化期間Ｐｉｇに行われるゲート初期化動作と、オフセットキャンセル期間Ｐｏに行われる、オフセットキャンセル（ＯＣ）動作と、映像信号書き込み期間Ｐｗに行われる映像信号書き込み動作と、表示期間Ｐｄ（発光期間）に行われる表示動作（発光動作）と、に分けられる。
【００５７】
図７乃至図１０、図１及び図２に示すように、まず、駆動部１０はソース初期化動作を行う。ソース初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル（オフ電位：ここではローレベル）、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位：ここではハイレベル）に設定される。
【００５８】
出力スイッチＢＣＴ、画素スイッチＳＳＴがそれぞれオフ（非導通状態）、リセットスイッチＲＳＴがオン（導通状態）となり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電源の電位（リセット電位Ｖｒｓｔ）と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源（リセット電位Ｖｒｓｔ）は、例えば−２Ｖに設定されている。
【００５９】
次に、駆動部１０はゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル（オン電位：ここではハイレベル）、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベルに設定される。出力スイッチＢＣＴがオフ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオンとなり、ゲート初期化動作が開始される。
【００６０】
ゲート初期化期間Ｐｉｇにおいて、映像信号線ＶＬから出力された初期化信号Ｖｉｎｉ（初期化電圧）は、画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｎｉの電圧レベルは、例えば、２Ｖに設定されている。
【００６１】
続いて、駆動部１０はオフセットキャンセル動作を行なう。制御信号ＳＧがオン電位、制御信号ＢＧがオン電位（ハイレベル）、制御信号ＲＧがオフ電位（ローレベル）となる。これによりリセットスイッチＲＳＴがオフ、画素スイッチＳＳＴ及び出力スイッチＢＣＴがオンとなり、閾値のオフセットキャンセル動作が開始される。
【００６２】
オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲート電極には映像信号線ＶＬ及び画素スイッチＳＳＴを通して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲート電極の電位は固定される。
【００６３】
また、出力スイッチＢＣＴはオン状態にあり、高電位電源線ＳＬａから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位Ｖｒｓｔ）を初期値とし、駆動トランジスタＤＲＴのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間Ｐｏは例えば１μｓｅｃ程度の時間に設定されている。
【００６４】
オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈとなる。なお、Ｖｉｎｉは初期化信号Ｖｉｎｉの電圧値であり、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。なお、図８及び図１０に示す例のように、オフセットキャンセル期間Ｐｏは必要に応じて複数回設ける事が可能である。
【００６５】
続いて、映像信号書き込み期間Ｐｗでは、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベルに設定される。すると、画素スイッチＳＳＴ及び出力スイッチＢＣＴがオン、リセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。
【００６６】
映像信号書き込み期間Ｐｗにおいて、映像信号線ＶＬから画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、高電位電源線ＳＬａから出力スイッチＢＣＴ及び駆動トランジスタＤＲＴを通り、ダイオードＯＬＥＤの容量部（寄生容量）Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。  
なお、Ｖｓｉｇは映像信号Ｖｓｉｇの電圧値であり、Ｃｓは保持容量Ｃｓの容量であり、Ｃｅｌは容量部Ｃｅｌの容量であり、Ｃａｄは補助容量Ｃａｄの容量である。
【００６７】
その後、ダイオードＯＬＥＤの容量部Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れ、映像信号書き込み期間Ｐｗ終了時には、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。なお、駆動トランジスタＤＲＴに流れる電流Ｉｄｒｔと容量Ｃｓ＋Ｃｅｌ＋Ｃａｄの関係は次の式で表され、ΔＶ１は、次の式から決定される映像信号Ｖｓｉｇの電圧値、映像書き込み期間Ｐｗ、トランジスタの移動度に対応したソース電極の電位の変位である。
【数１】
2014085384.tif 000003
【００６８】
ここで、
Ｉｄｒｔ＝β×(Ｖｇｓ−Ｖｔｈ)２
＝{（Ｖｓｉｇ−Ｖｉｎｉ）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝２
である。
【００６９】
βは次の式で定義される。
【００７０】
β＝μ×Ｃｏｘ×Ｗ／２Ｌ
なお、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート静電容量である。
【００７１】
これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【００７２】
最後に、表示期間Ｐｄでは、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベルに設定される。出力スイッチＢＣＴがオン、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオフとなり、表示動作が開始される。
【００７３】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅlを出力する。この駆動電流ＩｅlがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流Ｉｅlに応じた輝度で発光し、表示動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【００７４】
上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。
【００７５】
上記のように構成された第１の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、複数の映像信号線ＶＬと、複数の走査線（第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ）と、複数のリセット配線Ｓｇｒと、複数の画素ＰＸと、を備えている。各画素ＰＸは、駆動トランジスタＤＲＴと、ダイオードＯＬＥＤと、画素スイッチＳＳＴと、出力スイッチＢＣＴと、保持容量Ｃｓと、補助容量Ｃａｄと、を有している。
【００７６】
ダイオードＯＬＥＤは、高電位電源線ＳＬａ及び低電位電源電極ＳＬｂ間に接続されている。駆動トランジスタＤＲＴは、ダイオードＯＬＥＤに接続されたソース電極と、リセット配線Ｓｇｒに接続されたドレイン電極と、ゲート電極とを有している。出力スイッチＢＣＴは、高電位電源線ＳＬａ及び駆動トランジスタＤＲＴのドレイン電極間に接続され、高電位電源線ＳＬａ及び駆動トランジスタＤＲＴのドレイン電極間を導通状態又は非導通状態に切替える。
【００７７】
画素スイッチＳＳＴは、映像信号線ＶＬ及び駆動トランジスタＤＲＴのゲート電極間に接続され、映像信号線ＶＬを通して与えられる映像信号Ｖｓｉｇを前記駆動トランジスタのゲート電極側に取り込むかどうかを切替える。保持容量Ｃｓは、駆動トランジスタＤＲＴのソース電極及びゲート電極間に接続されている。
【００７８】
複数の画素ＰＸの中、列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、４個の画素ＰＸが１個の出力スイッチＢＣＴを共用している。
【００７９】
各画素ＰＸに出力スイッチＢＣＴを１個ずつ設ける場合に比べ、出力スイッチＢＣＴの個数を１／４に低減することができ、第１走査線Ｓｇａ、第３走査線Ｓｇｃ及びリセット配線Ｓｇｒの本数を１／２に低減することができ、リセットスイッチＲＳＴの個数を１／２に低減することができる。このため、表示装置の狭額縁化を図ることができ、高精細な表示装置を得ることができる。
【００８０】
表示期間Ｐｄにおいて、駆動トランジスタＤＲＴの飽和領域の出力電流ＩｅｌをダイオードＯＬＥＤに与え、発光させる。ここで、駆動トランジスタＤＲＴの利得係数をβとすると、出力電流Ｉｅｌは次の式で表される。
【００８１】
Ｉｅｌ＝β×｛（Ｖｓｉｇ−Ｖｉｎｉ−ΔＶ１）×（Ｃｅｌ＋Ｃａｄ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）｝２
βは次の式で定義される。
【００８２】
β＝μ×Ｃｏｘ×Ｗ／２Ｌ
なお、Ｗは駆動トランジスタＤＲＴのチャネル幅、Ｌは駆動トランジスタＤＲＴのチャネル長、μはキャリア移動度、Ｃｏｘは単位面積当たりのゲート静電容量である。
【００８３】
このため、出力電流Ｉｅｌは、駆動トランジスタＤＲＴの閾値電圧Ｖｔｈに依存しない値となり、出力電流Ｉｅｌへの駆動トランジスタＤＲＴの閾値電圧のばらつきによる影響を排除することができる。
【００８４】
また、上記ΔＶ１は、駆動トランジスタＤＲＴの移動度μが大きい程、絶対値が大きい値となるため、移動度μの影響も補償することができる。従って、これらのばらつきに起因する表示不良、スジムラ、ざらつき感の発生を抑制し、高品位の画像表示を行うことができる。  
上記のことから、狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【００８５】
次に、第２の実施形態に係る表示装置及び表示装置の駆動方法について説明する。この実施形態において、上述した第１の実施形態と同一機能部分には同一符号を付し、その詳細な説明は省略する。
【００８６】
図１１に示すように、表示パネルＤＰは、複数本（ｍ／２本）の第４走査線Ｓｇｄ（１〜ｍ／２）を備えている。また、走査線駆動回路ＹＤＲ２（若しくは走査線駆動回路ＹＤＲ１）には、複数の他のリセットスイッチとしての複数のリセットスイッチＲＳＴ２が設けられている。リセットスイッチＲＳＴ２及びリセット配線Ｓｇｒは一対一で接続されている。
【００８７】
リセットスイッチＲＳＴ２は、リセットスイッチＲＳＴ等と同一導電型、例えばＮチャネル型のＴＦＴにより構成され、また、リセットスイッチＲＳＴ等と同一工程、同一層構造で形成されている。リセットスイッチＲＳＴ２も、リセットスイッチＲＳＴ等と同様に、第１端子（ソース電極）、第２端子（ドレイン電極）、及び制御端子（ゲート電極）を有している。
【００８８】
リセットスイッチＲＳＴ２は、２行毎に、走査線駆動回路ＹＤＲ２に設けられている。リセットスイッチＲＳＴ２は、他のリセット電源と、リセット配線Ｓｇｒとの間に接続されている。リセットスイッチＲＳＴ２において、ソース電極は他のリセット電源に接続されたリセット電源線ＳＬｄに接続され、ドレイン電極はリセット配線Ｓｇｒに接続され、ゲート電極はリセット制御用ゲート配線として機能する第４走査線Ｓｇｄに接続されている。上記のように、リセット電源線ＳＬｄは、他のリセット電源に接続され、定電位であるリセット電位Ｖｒｓｔ２に固定される。なお、リセット電位Ｖｒｓｔ２の値は、上記リセット電位Ｖｒｓｔの値と異なる。ここで、他のリセット電源（リセット電位Ｖｒｓｔ２）は、例えば５Ｖに設定されている。
【００８９】
リセットスイッチＲＳＴ２は、第４走査線Ｓｇｄを通して与えられる制御信号ＲＧ２（１〜ｍ／２）に応じて、リセット電源線ＳＬｄ及びリセット配線Ｓｇｒ間を導通状態又は非導通状態に切替える。リセットスイッチＲＳＴ２がオン状態に切替えられることにより、駆動トランジスタＤＲＴのソース電極の電位が初期化される。
【００９０】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、図示しないシフトレジスタ、出力バッファ等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、出力バッファを介して各行の画素ＰＸに４種類の制御信号、すなわち、制御信号ＢＧ（１〜ｍ／２）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／２）、ＲＧ２（１〜ｍ／２）を供給する。
【００９１】
なお、画素ＰＸには、制御信号ＲＧが直接供給されないが、制御信号ＲＧに応じた所定のタイミングで、リセット電位Ｖｒｓｔに固定されたリセット電源線ＳＬｃから所定の電圧が供給される。又は、画素ＰＸには、制御信号ＲＧ２に応じた所定のタイミングで、リセット電位Ｖｒｓｔ２に固定されたリセット電源線ＳＬｄから所定の電圧が供給される。
【００９２】
これにより、第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ及び第４走査線Ｓｇｄは、それぞれ制御信号ＢＧ、ＳＧ、ＲＧ、ＲＧ２により駆動される。
【００９３】
次に、上記のように構成された表示装置（有機ＥＬ表示装置）の動作について説明する。図１２、図１３、図１４、及び図１５は、それぞれ動作表示時の走査線駆動回路ＹＤＲ１、ＹＤＲ２の制御信号を示すタイミングチャートである。
【００９４】
図１２は縦ストライプ画素でオフセットキャンセル期間が１回の場合、図１３は縦ストライプ画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合、図１４はＲＧＢＷ正方画素でオフセットキャンセル期間が１回の場合、図１５はＲＧＢＷ正方画素でオフセットキャンセル期間が複数回（ここでは代表例として２回）の場合を表している。
【００９５】
このため、上記第１の実施形態に係る実施例１（図４）を適用した本実施形態に係る実施例１の場合、図１２の制御信号又は図１３の制御信号を用いて表示装置を駆動することができる。そして、上記第１の実施形態に係る実施例２（図５）を適用した本実施形態に係る実施例２の場合、図１４の制御信号又は図１５の制御信号を用いて表示装置を駆動することができる。
【００９６】
走査線駆動回路ＹＤＲ１、ＹＤＲ２は、例えば、スタート信号（ＳＴＶ１〜ＳＴＶ４）とクロック（ＣＫＶ１〜ＣＫＶ４）とから各水平走査期間に対応した１水平走査期間の幅（Ｔｗ−Ｓｔａｒｔａ）のパルスを生成し、そのパルスを制御信号ＢＧ（１〜ｍ／２）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ／２）、ＲＧ２（１〜ｍ／２）として出力する。
【００９７】
画素回路の動作は、ソース初期化期間Ｐｉｓに行われるソース初期化動作と、ゲート初期化期間Ｐｉｇに行われるゲート初期化動作と、オフセットキャンセル期間Ｐｏに行われる、オフセットキャンセル（ＯＣ）動作と、映像信号書き込み期間Ｐｗに行われる映像信号書き込み動作と、表示期間Ｐｄ（発光期間）に行われる表示動作（発光動作）と、に分けられる。
【００９８】
図１２乃至図１５、図１及び図２に示すように、まず、駆動部１０はソース初期化動作を行う。ソース初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル、
制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベル（オフ電位：ここではローレベル）に設定される。
【００９９】
出力スイッチＢＣＴ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴ２がそれぞれオフ、リセットスイッチＲＳＴがオンとなり、ソース初期化動作が開始される。リセットスイッチＲＳＴがオンすることで、駆動トランジスタＤＲＴのソース電極及びドレイン電極がリセット電源の電位（リセット電位Ｖｒｓｔ）と同電位にリセットされ、ソース初期化動作は完了する。ここで、リセット電源（リセット電位Ｖｒｓｔ）は、例えば−２Ｖに設定されている。
【０１００】
次に、駆動部１０はゲート初期化動作を行う。ゲート初期化動作では、走査線駆動回路ＹＤＲ１、ＹＤＲ２から、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベルに設定される。出力スイッチＢＣＴ及びリセットスイッチＲＳＴ２がオフ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴがオンとなり、ゲート初期化動作が開始される。
【０１０１】
ゲート初期化期間Ｐｉｇにおいて、映像信号線ＶＬから出力された初期化信号Ｖｉｎｉ（初期化電圧）は、画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲート電極に印加される。これにより、駆動トランジスタＤＲＴのゲート電極の電位は、初期化信号Ｖｉｎｉに対応する電位にリセットされ、前フレームの情報が初期化される。初期化信号Ｖｉｎｉの電圧レベルは、例えば、２Ｖに設定されている。
【０１０２】
続いて、駆動部１０はオフセットキャンセル動作を行なう。制御信号ＳＧがオン電位、制御信号ＢＧがオフ電位、制御信号ＲＧがオフ電位、制御信号ＲＧ２がオン電位となる。これによりリセットスイッチＲＳＴ及び出力スイッチＢＣＴがオフ、画素スイッチＳＳＴ及びリセットスイッチＲＳＴ２がオンとなり、閾値のオフセットキャンセル動作が開始される。
【０１０３】
オフセットキャンセル期間Ｐｏにおいて、駆動トランジスタＤＲＴのゲート電極には映像信号線ＶＬ及び画素スイッチＳＳＴを通して初期化信号Ｖｉｎｉが与えられ、駆動トランジスタＤＲＴのゲート電極の電位は固定される。
【０１０４】
また、リセットスイッチＲＳＴ２はオン状態にあり、他のリセット電源からリセットスイッチＲＳＴ２及びリセット配線Ｓｇｒを通して駆動トランジスタＤＲＴに電流が流れ込む。ここで、他のリセット電源（リセット電位Ｖｒｓｔ２）は、例えば５Ｖに設定されている。駆動トランジスタＤＲＴのソース電極の電位は、ソース初期化期間Ｐｉｓに書き込まれた電位（リセット電位Ｖｒｓｔ）を初期値とし、駆動トランジスタＤＲＴのドレイン電極−ソース電極間を通って流れ込む電流分を徐々に減少させながら、駆動トランジスタＤＲＴのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間Ｐｏは例えば１μｓｅｃ程度の時間に設定されている。
【０１０５】
オフセットキャンセル期間Ｐｏ終了時点で、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈとなる。これにより、駆動トランジスタＤＲＴのゲート電極−ソース電極間の電圧は、キャンセル点（Ｖｇｓ＝Ｖｔｈ）に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる（保持される）。なお、図１３及び図１５に示す例のように、オフセットキャンセル期間Ｐｏは必要に応じて複数回設ける事が可能である。
【０１０６】
続いて、映像信号書き込み期間Ｐｗでは、制御信号ＳＧが画素スイッチＳＳＴをオン状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオン状態とするレベルに設定される。すると、画素スイッチＳＳＴ及びリセットスイッチＲＳＴ２がオン、出力スイッチＢＣＴ及びリセットスイッチＲＳＴがオフとなり、映像信号書き込み動作が開始される。
【０１０７】
映像信号書き込み期間Ｐｗにおいて、映像信号線ＶＬから画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲート電極に映像信号Ｖｓｉｇが書き込まれる。また、他のリセット電源からリセットスイッチＲＳＴ２、リセット配線Ｓｇｒ及び駆動トランジスタＤＲＴを通り、
ダイオードＯＬＥＤの容量部（寄生容量）Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れる。画素スイッチＳＳＴがオンした直後は、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。
【０１０８】
その後、ダイオードＯＬＥＤの容量部Ｃｅｌを経由して低電位電源電極ＳＬｂに電流が流れ、映像信号書き込み期間Ｐｗ終了時には、駆動トランジスタＤＲＴのゲート電極の電位は、Ｖｓｉｇ（Ｒ，Ｇ，Ｂ）、駆動トランジスタＤＲＴのソース電極の電位は、Ｖｉｎｉ−Ｖｔｈ＋ΔＶ１＋Ｃｓ（Ｖｓｉｇ−Ｖｉｎｉ）／（Ｃｓ＋Ｃｅｌ＋Ｃａｄ）となる。これにより、駆動トランジスタＤＲＴの移動度のばらつきが補正される。
【０１０９】
最後に、表示期間Ｐｄでは、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル、制御信号ＲＧがリセットスイッチＲＳＴをオフ状態とするレベル、制御信号ＲＧ２がリセットスイッチＲＳＴ２をオフ状態とするレベルに設定される。出力スイッチＢＣＴがオン、画素スイッチＳＳＴ、リセットスイッチＲＳＴ及びリセットスイッチＲＳＴ２がオフとなり、表示動作が開始される。
【０１１０】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流ＩｅがダイオードＯＬＥＤに供給される。これにより、ダイオードＯＬＥＤが駆動電流Ｉｅに応じた輝度で発光し、表示動作を行う。ダイオードＯＬＥＤは、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【０１１１】
上述したソース初期化動作、ゲート初期化動作、オフセットキャンセル動作、映像信号書き込み動作、及び表示動作を順次、各画素ＰＸで繰り返し行うことにより、所望の画像を表示する。
【０１１２】
上記のように構成された第２の実施形態に係る表示装置及び表示装置の駆動方法によれば、表示装置は、複数の映像信号線ＶＬと、複数の走査線（第１走査線Ｓｇａ、第２走査線Ｓｇｂ、第３走査線Ｓｇｃ、第４走査線Ｓｇｄ）と、複数のリセット配線Ｓｇｒと、複数の画素ＰＸと、を備えている。各画素ＰＸは、駆動トランジスタＤＲＴと、ダイオードＯＬＥＤと、画素スイッチＳＳＴと、出力スイッチＢＣＴと、保持容量Ｃｓと、補助容量Ｃａｄと、を有している。
【０１１３】
複数の画素ＰＸの中、列方向Ｙに隣合う複数の画素ＰＸは、出力スイッチＢＣＴを共用している。この実施形態において、４個の画素ＰＸが１個の出力スイッチＢＣＴを共用している。
【０１１４】
各画素ＰＸに出力スイッチＢＣＴを１個ずつ設ける場合に比べ、出力スイッチＢＣＴの個数を１／４に低減することができ、第１走査線Ｓｇａ、第３走査線Ｓｇｃ、第４走査線Ｓｇｄ及びリセット配線Ｓｇｒの本数を１／２に低減することができ、リセットスイッチＲＳＴ及びリセットスイッチＲＳＴ２の個数を１／２に低減することができる。このため、表示装置の狭額縁化を図ることができ、高精細な表示装置を得ることができる。
【０１１５】
走査線駆動回路ＹＤＲ２はリセットスイッチＲＳＴ２を有している。オフセットキャンセル動作において、リセットスイッチＲＳＴ２は、他のリセット電源と、駆動トランジスタＤＲＴとを導通状態に切替えることができる。これにより、オフセットキャンセル動作終了時の駆動トランジスタＤＲＴのドレイン電極−ソース電極間の電圧（Ｖｄｓ）の値を、表示動作時（白表示時）の上記電圧（Ｖｄｓ）の値に近づけることができる。このため、本実施形態では、上記第１の実施形態に係る表示装置に比べて表示品位に優れた表示装置を得ることができる。
【０１１６】
その他、本実施形態に係る表示装置及び表示装置の駆動方法は、上記第１の実施形態に係る表示装置及び表示装置の駆動方法と同様の効果を得ることができる。  
上記のことから、狭額縁化を図ることができる、高精細な表示装置及び表示装置の駆動方法を得ることができる。
【０１１７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１１８】
例えば、図１６に示すように、絵素Ｐ（画素ＰＸ）が配置されていてもよい。映像信号線ＶＬ及び画素スイッチＳＳＴの半導体層のソース領域は、コンタクトホールＣＨを通って接続されている。ここで、映像信号線ＶＬ及び半導体層（画素スイッチＳＳＴ）は、絶縁膜（ゲート絶縁膜ＧＩ、層間絶縁膜ＩＩ）を挟んで設けられ、対向している。コンタクトホールＣＨは、絶縁膜（ゲート絶縁膜ＧＩ、層間絶縁膜ＩＩ）に形成されている。
【０１１９】
また、図１６に示す例では、列方向Ｙに隣合う２つの画素ＰＸは、コンタクトホールを共用している。ここでは、列方向Ｙに隣合う２つの画素ＰＸの画素スイッチＳＳＴは、コンタクトホールＣＨを共用している。上記２つの画素ＰＸは、互いに異なる絵素Ｐを形成している。
【０１２０】
ＴＦＴの半導体層は、ポリシリコンに限らず、アモルファスシリコンで構成することも可能である。各スイッチを構成するＴＦＴや駆動トランジスタＤＲＴは、Ｎチャネル型のＴＦＴに限らず、Ｐチャネル型のＴＦＴで形成されていてもよい。同様に、リセットスイッチＲＳＴ、ＲＳＴ２は、Ｐチャネル型又はＮチャネル型のＴＦＴで形成されていればよい。駆動トランジスタＤＲＴ及びスイッチの形状、寸法は、前述した実施形態に限定されることなく、必要に応じて変更可能である。
【０１２１】
また、出力スイッチＢＣＴは、４つの画素ＰＸに１つ設けて共有される構成としたが、これに限らず、必要に応じて、出力スイッチＢＣＴの数を増減可能である。例えば、２行１列に設けられた２個の画素ＰＸが１個の出力スイッチＢＣＴを共用したり、２行４列に設けられた８個の画素ＰＸが１個の出力スイッチＢＣＴを共用したりしていてもよい。  
さらに、画素ＰＸを構成する自己発光素子は、ダイオード（有機ＥＬダイオード）ＯＬＥＤに限定されず自己発光可能な様々な表示素子を適用して形成することが可能である。
【０１２２】
補助容量Ｃａｄは、駆動トランジスタＤＲＴのソース電極及び定電位の配線間に接続されていればよい。定電位の配線としては、高電位電源線ＳＬａや、低電位電源線ＳＬｂや、リセット配線Ｓｇｒを挙げることができる。  
本発明の実施形態は、表示装置及び表示装置の駆動方法に限らず、各種の表示装置及び表示装置の駆動方法に適用することが可能である。
【符号の説明】
【０１２３】
ＤＰ…表示パネル、１０…駆動部、１２…コントローラ、ＹＤＲ１，ＹＤＲ２…走査線駆動回路、ＸＤＲ…信号線駆動回路、Ｓｇａ…第１走査線、Ｓｇｂ…第２走査線、Ｓｇｃ…第３走査線、Ｓｇｄ…第４走査線、Ｓｇｒ…リセット配線、ＶＬ…映像信号線、Ｐ…絵素、ＰＸ…画素、ＯＬＥＤ…ダイオード、ＳＳＴ…画素スイッチ、ＤＲＴ…駆動トランジスタ、ＢＣＴ…出力スイッチ、ＲＳＴ，ＲＳＴ２…リセットスイッチ、Ｃｓ…保持容量、Ｃａｄ…補助容量、ＣＨ…コンタクトホール、Ｐｉｓ…ソース初期化期間、Ｐｉｇ…ゲート初期化期間、Ｐｏ…オフセットキャンセル期間、Ｐｗ…映像信号書き込み期間、Ｐｄ…表示期間、Ｙ…列方向、Ｘ…行方向。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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