(57)【要約】【課題】マイクロコンピュータにて誤動作が生じることが抑制された制御システムを提供する。【解決手段】アプリ及びリプログが記憶されたメモリ（１２，２２）と、アプリ若しくはリプログに基づいて動作するＣＰＵ（１１，２１）と、を有するマイコン（１０，２０）を複数備え、複数のマイコンそれぞれが電気的に接続された制御システム。複数のＣＰＵそれぞれが、アプリに基づいて動作するアプリモードなのか、それとも、リプログに基づいて動作するリプログモードなのかを判定する判定部（３０）を有し、判定部は、複数のＣＰＵの全てがアプリモードであると判定した場合、複数のＣＰＵの全てに、アプリモードに移行する指示を含む第１制御信号を出力し、複数のＣＰＵの少なくとも１つがリプログモードであると判定した場合、複数のＣＰＵの全てに、リプログモードに移行する指示を含む第２制御信号を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
アプリケーションソフト及びリプログラミングソフトが記憶されたメモリ（１２，２２）と、前記アプリケーションソフト若しくは前記リプログラミングソフトに基づいて動作するＣＰＵ（１１，２１）と、を有するマイコン（１０，２０）を複数備え、複数の前記マイコンそれぞれが電気的に接続された制御システムであって、
複数の前記マイコンそれぞれのＣＰＵが、前記アプリケーションソフトに基づいて動作するアプリモードであるのか、それとも、前記リプログラミングソフトに基づいて動作するリプログモードであるのかを判定する判定部（３０）を有し、
前記判定部は、
複数の前記マイコンのＣＰＵの全てが前記アプリモードであると判定した場合、複数の前記マイコンのＣＰＵの全てに、前記アプリモードに移行する指示を含む第１制御信号を出力し、
複数の前記マイコンのＣＰＵの少なくとも１つが前記リプログモードであると判定した場合、複数の前記マイコンのＣＰＵの全てに、前記リプログモードに移行する指示を含む第２制御信号を出力することを特徴とする制御システム。
【請求項２】
複数の前記マイコンそれぞれのＣＰＵは、前記アプリモードの場合、第１モード信号を前記判定部に出力し、前記リプログモードの場合、第２モード信号を前記判定部に出力し、
前記判定部は、複数の前記マイコンのＣＰＵの全てから前記第１モード信号が入力された場合、複数の前記マイコンのＣＰＵの全てに、前記第１制御信号を出力し、複数の前記マイコンのＣＰＵの少なくとも１つから前記第２モード信号が入力された場合、複数の前記マイコンのＣＰＵの全てに、前記第２制御信号を出力することを特徴とする請求項１に記載の制御システム。
【請求項３】
前記第１モード信号及び前記第２モード信号の一方は、Ｈｉ信号であり、
前記第１モード信号及び前記第２モード信号の他方は、前記Ｈｉ信号よりも電圧レベルの低いＬｏ信号であり、
前記第１制御信号及び前記第２制御信号の一方は、前記Ｈｉ信号であり、
前記第１制御信号及び前記第２制御信号の他方は、前記Ｌｏ信号であることを特徴とする請求項２に記載の制御システム。
【請求項４】
複数の前記マイコンそれぞれのＣＰＵは、
前記アプリモードの場合、複数の前記マイコン間の通信が正常か否かを判定し、
通信が正常だと判定した場合、前記アプリモードを維持し、
通信が正常ではないと判定した場合、前記判定部から、前記第２制御信号が入力されているか否かを判定し、
前記第２制御信号が入力されていると判定した場合、前記リプログモードに移行し、
前記第２制御信号が入力されていないと判定した場合、自身と電気的に接続された外部装置にリセット信号の送信指示を含む指示信号を出力することを特徴とする請求項１〜３いずれか１項に記載の制御システム。
【請求項５】
前記ＣＰＵが、通信が正常か否かを判定し始めるタイミングと、前記第２制御信号が入力されているか否かを判定し始めるタイミングとは同一であり、
通信が正常か否かを判定する時間の長さは、前記第２制御信号が入力されているか否かを判定する時間の長さよりも長いことを特徴とする請求項４に記載の制御システム。
【請求項６】
前記ＣＰＵは、通信が正常か否かを判定するのに要する時間、及び、前記第２制御信号が入力されているか否かを判定するのに要する時間が経過した後に、複数の前記マイコン間の通信が正常か否かを判定する処理を行うことを特徴とする請求項４に記載の制御システム。
【請求項７】
複数の前記マイコンの内の一つである第１マイコン（１０）によって、第２マイコン（２０）の起動が制御され、
前記第１マイコンのＣＰＵ（１１）は、自身が、前記アプリモード若しくは前記リプログモードで動作した後に、前記第２マイコンを起動させ、
前記第２マイコンのＣＰＵ（２１）は、起動した後、先ず、前記判定部から前記第１制御信号若しくは前記第２制御信号が入力されているかを判定することを特徴とする請求項１〜６のいずれか１項に記載の制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイコンを複数備える制御システムに関するものである。
【背景技術】
【０００２】
従来、例えば特許文献１に示されるように、第一及び第二のマイクロコンピュータを備える電子制御装置が提案されている。各マイクロコンピュータは、データ書換可能な不揮発性メモリと、通信ラインに接続された通信回路と、を内蔵している。各マイクロコンピュータは、通信回路を介して自身宛の書込対象のデータを受信すると、書込対象のデータを不揮発性メモリに書き込み、不揮発性メモリが記憶するデータを更新する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２６８１０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記したように、従来、複数のマイクロコンピュータそれぞれに内蔵された不揮発性メモリのデータを書き換える電子制御装置が記載されている。このような電子制御装置では、複数のマイクロコンピュータの内、少なくとも１つのマイクロコンピュータの不揮発性メモリに記憶されたデータを更新する際、全てのマイクロコンピュータは、通常処理を行う通常動作モードから、データの書き換え処理を行う書き換えモードに移行する。このデータ書き換え時に、通信障害などが起きて、各マイクロコンピュータが落ちると、幾つかのマイクロコンピュータで書き換えが未終了のままとなる。この状態で電子制御装置が再起動されると、あるマイクロコンピュータは書き換えモードで立ち上がり、他のマイクロコンピュータは通常動作モードで立ち上がる。
【０００５】
上記したように、通常処理を行う場合、全てのマイクロコンピュータは通常動作モードであり、書き換え処理を行う場合、全てのマイクロコンピュータは書き換えモードである。したがって、各マイクロコンピュータは、同一のモードに適した信号を送受信する。しかしながら、上記のように、通信障害のために、各マイクロコンピュータが異なるモードで立ち上がると、各マイクロコンピュータは、自身のモードに適した信号を送受信しなくなる。そのため、各マイクロコンピュータにて誤動作が起きる可能性がある。
【０００６】
そこで、本発明は上記問題点に鑑み、マイクロコンピュータにて誤動作が生じることが抑制された制御システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記した目的を達成するために、本発明は、アプリケーションソフト及びリプログラミングソフトが記憶されたメモリ（１２，２２）と、アプリケーションソフト若しくはリプログラミングソフトに基づいて動作するＣＰＵ（１１，２１）と、を有するマイコン（１０，２０）を複数備え、複数のマイコンそれぞれが電気的に接続された制御システムであって、複数のマイコンそれぞれのＣＰＵが、アプリケーションソフトに基づいて動作するアプリモードであるのか、それとも、リプログラミングソフトに基づいて動作するリプログモードであるのかを判定する判定部（３０）を有し、判定部は、複数のマイコンのＣＰＵの全てがアプリモードであると判定した場合、複数のマイコンのＣＰＵの全てに、アプリモードに移行する指示を含む第１制御信号を出力し、複数のマイコンのＣＰＵの少なくとも１つがリプログモードであると判定した場合、複数のマイコンのＣＰＵの全てに、リプログモードに移行する指示を含む第２制御信号を出力することを特徴とする。
【０００８】
このように本発明によれば、判定部によって、複数のマイコン（１０，２０）のＣＰＵ（１１，２１）の少なくとも１つがリプログラモードであると判定された場合、複数のマイコン（１０，２０）のＣＰＵ（１１，２１）の全てに、リプログモードに移行する指示を含む第２制御信号が出力される。これによれば、通信障害などによって、リプログラミングが未終了のマイコンがあったとしても、各マイコン（１０，２０）のＣＰＵ（１１，２１）が、強制的にリプログモードに移行される。そのため、各マイコン（１０，２０）のモードが不一致となった結果、各マイコン（１０，２０）間で適した信号を送受信しなくなることが抑制される。この結果、各マイコン（１０，２０）にて誤動作が生じることが抑制される。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る制御システムの概略構成を示すブロック図である。
【図２】マイコンの処理を説明するためのフローチャートである。
【図３】第２実施形態に係る制御システムの概略構成を示すブロック図である。
【図４】第１マイコンの処理を説明するためのフローチャートである。
【図５】第２マイコンの処理を説明するためのフローチャートである。
【図６】制御システムの変形例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１及び図２に基づいて、本実施形態に係る制御システムを説明する。図１に示すように、制御システム１００は、要部として、第１マイコン１０と、第２マイコン２０と、判定部３０と、を有する。マイコン１０，２０それぞれと判定部３０とは電気的に接続されており、マイコン１０，２０それぞれは、書き換え装置などの外部装置と電気的に接続されている。
【００１１】
マイコン１０，２０それぞれは、外部装置から入力される信号によって起動が制御される構成となっている。具体的に言えば、マイコン１０，２０それぞれは、外部装置から入力されるリセット信号の入力が解除されると、起動される構成となっている。リセット信号が解除されるタイミングは、マイコン１０，２０それぞれで同時となっており、マイコン１０，２０それぞれは、同時に起動される。
【００１２】
第１マイコン１０は、第１ＣＰＵ１１と、第１メモリ１２と、を有し、第２マイコン２０は、第２ＣＰＵ２１と、第２メモリ２２と、を有する。メモリ１２，２２それぞれには、アプリケーションソフト（以下、アプリと示す）及びリプログラミングソフト（以下、リプログと示す）が記憶されており、ＣＰＵ１１，２１それぞれは、アプリ若しくはリプログに基づいて動作する。
【００１３】
ＣＰＵ１１，２１それぞれは、アプリに基づいて動作するアプリモードの場合、通常処理を行い、リプログに基づいて動作するリプログモードの場合、書き換え装置から入力されるデータに基づいて、メモリ１２，２２に記憶されたデータの書き換え処理を行う。また、ＣＰＵ１１，２１それぞれは、アプリモードの場合、自身がアプリモードである旨を含む第１モード信号を判定部３０に出力し、リプログモードの場合、自身がリプログモードである旨を含む第２モード信号を判定部３０に出力する。ＣＰＵ１１，２１それぞれは、判定部３０から、後述する第１制御信号が入力されると、アプリモードに強制的に移行され、後述する第２制御信号が入力されると、リプログモードに強制的に移行される。ちなみに、本実施形態に係る第１モード信号は、電圧レベルの低いＬｏ信号であり、第２モード信号は、Ｌｏ信号よりも電圧レベルの高いＨｉ信号である。
【００１４】
判定部３０は、ＣＰＵ１１，２１それぞれが、アプリモードであるのか、それとも、リプログモードであるのかを判定するものである。判定部３０は、ＣＰＵ１１，２１それぞれがアプリモードであると判定した場合、ＣＰＵ１１，２１それぞれに、アプリモードに移行する指示を含む第１制御信号を出力し、ＣＰＵ１１，２１の少なくとも１つがリプログモードであると判定した場合、ＣＰＵ１１，２１それぞれに、リプログモードに移行する指示を含む第２制御信号を出力する。上記したように、ＣＰＵ１１，２１それぞれは、各モードに対応したモード信号を判定部３０に出力する。判定部３０は、ＣＰＵ１１，２１それぞれから第１モード信号が入力された場合、ＣＰＵ１１，２１それぞれに、第１制御信号を出力する。こうすることで、ＣＰＵ１１，２１それぞれを、アプリモードにする。これとは異なり、判定部３０は、ＣＰＵ１１，２１の少なくとも１つから第２モード信号が入力された場合、ＣＰＵ１１，２１それぞれに、第２制御信号を出力する。こうすることで、判定部３０は、ＣＰＵ１１，２１それぞれを、リプログモードにする。本実施形態に係る判定部３０は、ＯＲを含み、第１制御信号はＬｏ信号、第２制御信号はＨｉ信号である。
【００１５】
次に、本実施形態に係る制御システム１００の起動動作を図２に基づいて説明する。ＣＰＵ１１，２１それぞれに入力されているリセット信号が解除され、ＣＰＵ１１，２１それぞれが起動すると、図２に示す処理を同時に行う。
【００１６】
ＣＰＵ１１，２１それぞれは、先ず、メモリ１２，２２の書き込み処理が正常に終了しているか否かを判定する。ＣＰＵ１１，２１それぞれは、メモリ１２，２２の書き込み処理が正常に終了していないと判定した場合、ステップＳ２０に移行し、メモリ１２，２２の書き込み処理が正常に終了していると判定した場合、ステップＳ４０に移行する。以上が、ステップＳ１０である。
【００１７】
ステップＳ２０に移行すると、ＣＰＵ１１，２１それぞれは、リプログモードに移行する。以上が、ステップＳ２０である。
【００１８】
ステップＳ２０後、ＣＰＵ１１，２１それぞれは、第２モード信号を判定部３０に出力して、書き換え処理を行う。以上が、ステップＳ３０である。
【００１９】
これとは異なり、ステップＳ４０に移行すると、ＣＰＵ１１，２１それぞれは、アプリモードに移行する。以上が、ステップＳ４０である。
【００２０】
ステップＳ４０後、ＣＰＵ１１，２１それぞれは、第１モード信号を判定部３０に出力する。以上が、ステップＳ５０である。
【００２１】
ステップＳ５０後、ＣＰＵ１１，２１それぞれは、マイコン１０，２０間の通信が正常か否かを判定する。ＣＰＵ１１，２１それぞれは、マイコン１０，２０間の通信が正常だと判定した場合、アプリモードを維持して、通常処理を行う。これとは異なり、ＣＰＵ１１，２１それぞれは、マイコン１０，２０間の通信が正常ではないと判定した場合、ステップＳ７０に移行する。以上が、ステップＳ６０である。
【００２２】
ステップＳ７０に移行すると、ＣＰＵ１１，２１それぞれは、判定部３０から第２制御信号が入力されているか否かを判定する。ＣＰＵ１１，２１それぞれは、第２制御信号が入力されていると判定した場合、ステップＳ２０に移行して、リプログモードに移行する。そして、上記したステップＳ３０を経て、書き換え処理を行う。これとは異なり、ＣＰＵ１１，２１それぞれは、第２制御信号が入力されていないと判定した場合、通信障害が起きていると判定して、書き込み装置に、リセット信号の送信指示を含む指示信号を出力して、リセット処理を行う。
【００２３】
なお、ＣＰＵ１１，２１それぞれは、ステップＳ４０にてアプリモードに移行すると、マイコン１０，２０間の通信が正常か否かの判定と、第２制御信号が入力されているか否かの判定と、を同時にし始める。通信が正常か否かを判定する時間の長さは、第２制御信号が入力されているか否かを判定する時間の長さよりも長くなっている。具体的に言えば、通信が正常か否かを判定する時間は、第２制御信号が入力されているか否かを判定する時間の２倍程度に設定されている。そのため、通信が正常か否かの判定がなされた後に、第２制御信号が入力されているか否かの判定がなされる。
【００２４】
次に、本実施形態に係る制御システム１００の作用効果を説明する。例えば、通信障害などのため、第１マイコン１０にて書き換え処理が正常に終了したが、第２マイコン２０にて書き換えが未終了となった場合、各マイコン１０，２０それぞれの起動時に、第１マイコン１０から第１モード信号が出力され、第２マイコン２０から第２モード信号が出力される。この結果、判定部３０から第２制御信号がＣＰＵ１１，２１に入力され、ＣＰＵ１１，２１は、リプログモードに移行する。これとは逆に、第１マイコン１０にて書き換え処理が未終了だが、第２マイコン２０にて書き換えが正常に終了した場合、各マイコン１０，２０それぞれの起動時に、第１マイコン１０から第２モード信号が出力され、第２マイコン２０から第１モード信号が出力される。この結果、判定部３０から第２制御信号がＣＰＵ１１，２１に入力され、ＣＰＵ１１，２１は、リプログモードに移行する。
【００２５】
これによれば、第１マイコン１０と第２マイコン２０それぞれが、通信障害のために、異なるモードで起動したとしても、同一のモードに移行される。そのため、マイコン１０，２０それぞれのモードが不一致となった結果、マイコン１０，２０間で適した信号を送受信しなくなることが抑制される。このため、マイコン１０，２０それぞれにて誤動作が生じることが抑制される。
【００２６】
ちなみに、マイコン１０，２０それぞれにて書き換え処理が正常に終了した場合、マイコン１０，２０それぞれの起動時に、マイコン１０，２０それぞれから第１モード信号が出力される。そのため、判定部３０から第１制御信号がＣＰＵ１１，２１に入力され、ＣＰＵ１１，２１それぞれは、アプリモードに移行する。これとは異なり、マイコン１０，２０それぞれにて書き換え処理が未終了の場合、マイコン１０，２０それぞれの起動時に、マイコン１０，２０それぞれから第２モード信号が出力される。そのため、判定部３０から第２制御信号がＣＰＵ１１，２１に入力され、ＣＰＵ１１，２１それぞれは、リプログモードに移行する。
【００２７】
以上、示したように、第１マイコン１０と第２マイコン２０それぞれが、いかなるモードで起動したとしても、同一のモードに移行される。そのため、マイコン１０，２０それぞれのモードが不一致となった結果、マイコン１０，２０間で適した信号を送受信しなくなることが抑制される。このため、マイコン１０，２０それぞれにて誤動作が生じることが抑制される。
【００２８】
ＣＰＵ１１，２１それぞれは、図２に示す処理を行う。これによれば、ＣＰＵ１１，２１それぞれが、異なる処理を行う構成と比べて、その処理を行うためのプログラムを作成する時間が短くなる。
【００２９】
通信障害が起きると、リプログラミングが未終了となるマイコンが生じる虞がある。したがって、本実施形態では、ＣＰＵ１１，２１それぞれは、マイコン１０，２０間の通信が正常か否かを判定する。こうすることで、リプログラミングが未終了となるマイコンが生じたか否かが判定される。
【００３０】
ＣＰＵ１１，２１それぞれは、マイコン１０，２０間の通信が正常か否かの判定と、第２制御信号が入力されているか否かの判定と、を同時にし始める。そして、通信が正常か否かを判定する時間の長さは、第２制御信号が入力されているか否かを判定する時間の長さよりも長くなっている。これによれば、通信が正常か否かを判定する時間の長さが、第２制御信号が入力されているか否かを判定する時間の長さよりも短い構成とは異なり、ＣＰＵ１１，２１が、通信が正常か否かを判定する前に、第２制御信号が入力されているか否かを判定する、という誤動作をすることが抑制される。
【００３１】
（第２実施形態）
次に、本発明の第２実施形態を、図３〜図５に基づいて説明する。第２実施形態に係る制御システム１００は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明を省略し、異なる部分を重点的に説明する。なお、第１実施形態で示した要素と同一の要素には、同一の符号を付与している。
【００３２】
第１実施形態では、マイコン１０，２０それぞれは、外部装置から入力されるリセット信号の入力が解除されることで起動される構成となっており、リセット信号が解除されるタイミングは、マイコン１０，２０それぞれで同時となっている例を示した。これに対して、本実施形態では、第１マイコン１０は、外部装置から入力されるリセット信号の入力が解除されることで起動されるのに対して、第２マイコン２０は、第１マイコン１０から入力されるリセット信号の入力が解除されることで起動される点を特徴とする。したがって、第１実施形態とは異なり、本実施形態では、第１マイコン１０が起動した後、第２マイコン２０が起動される。
【００３３】
更に、本実施形態では、第１マイコン１０は、自身が、アプリ若しくはリプログに基づいて動作した後に、第２マイコン２０を起動させる。そして、第２マイコン２０は、図５に示すように、起動した後、先ず、判定部３０から第２制御信号が入力されているかを判定する（ステップＳ９０）。第２ＣＰＵ２１は、第２制御信号が入力されていると判定した場合、ステップＳ２０に移行して、リプログモードに移行する。そして、上記したステップＳ３０を経て、書き換え処理を行う。また、第２ＣＰＵ２１は、第２制御信号が入力されていないと判定した場合、第１実施形態と同様にして、ステップＳ１０〜ステップＳ７０の処理を行う。
【００３４】
これによれば、第２マイコンの立ち上がり時、第２ＣＰＵが、リプログの書き換え処理が終了したか否かを判定した後、判定部から第２制御信号が入力されているかを判定する構成と比べて、第２ＣＰＵ２１が、アプリに基づいて動作するのか、それとも、リプログに基づいて動作するのか、を判定する時間が短くなる。この結果、外乱ノイズによる誤作動が第２ＣＰＵ２１で生じることが抑制される。
【００３５】
第１実施形態では、ＣＰＵ１１，２１それぞれは、ステップＳ４０にてアプリモードに移行すると、マイコン１０，２０間の通信が正常か否かの判定と、第２制御信号が入力されているか否かの判定と、を同時にし始める。そして、通信が正常か否かを判定する時間の長さは、第２制御信号が入力されているか否かを判定する時間の長さよりも長くなっている例を示した。これに対して、本実施形態では、第１ＣＰＵ１１が、ステップＳ４０にてアプリモードに移行すると、マイコン１０，２０間の通信が正常か否かの判定と、第２制御信号が入力されているか否かの判定と、を同時にし始める。そして、第１ＣＰＵ１１は、ステップＳ５０にて第１モード信号を出力した後、通信が正常か否かを判定するのに要する時間、及び、第２制御信号が入力されているか否かを判定するのに要する時間よりも長い待機時間だけ待機する（図４に示すステップＳ８０を行う）。待機時間が経過した後、第１ＣＰＵ１１は、ステップＳ６０に移行して、マイコン１０，２０間の通信が正常か否かを判定する処理を行う。
【００３６】
これによれば、第１ＣＰＵ１１が、通信が正常か否かを判定する前に、第２制御信号が入力されているか否かを判定する、という誤動作をすることが抑制される。
【００３７】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００３８】
各実施形態では、マイコン１０，２０それぞれが外部装置と電気的に接続された例を示した。しかしながら、図６に示すように、第１マイコン１０のみが外部装置と電気的に接続された構成を採用することもできる。
【００３９】
本実施形態では、第１モード信号がＬｏ信号であり、第２モード信号がＨｉ信号である例を示した。しかしながら、第１モード信号がＨｉ信号であり、第２モード信号がＬｏ信号であってもよい。
【００４０】
本実施形態では、第１制御信号がＬｏ信号であり、第２制御信号がＨｉ信号である例を示した。しかしながら、第１制御信号がＨｉ信号であり、第２制御信号がＬｏ信号であってもよい。
【００４１】
各実施形態では、判定部３０がＯＲを含む例を示した。しかしながら、図６に示すように、判定部３０がＮＯＲを含む構成を採用することができる。また、図示しないが、判定部３０がＮＡＮＤ、若しくは、ＡＮＤを含む構成を採用することもできる。
【００４２】
ちなみに、判定部３０がＮＯＲを含む場合、第１モード信号がＬｏ信号、第２モード信号がＨｉ信号となり、第１制御信号がＨｉ信号、第２制御信号がＬｏ信号となる。判定部３０がＮＡＮＤを含む場合、第１モード信号がＨｉ信号、第２モード信号がＬｏ信号となり、第１制御信号がＬｏ信号、第２制御信号がＨｉ信号となる。そして、判定部３０がＡＮＤを含む場合、第１モード信号がＨｉ信号、第２モード信号がＬｏ信号となり、第１制御信号がＨｉ信号、第２制御信号がＬｏ信号となる。
【符号の説明】
【００４３】
１０・・・第１マイコン
１１・・・第１ＣＰＵ
１２・・・第１メモリ
２０・・・第２マイコン
２１・・・第２ＣＰＵ
２２・・・第２メモリ
３０・・・判定部
１００・・・制御システム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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