(57)【要約】【課題】スタンバイ状態時のデータ破壊の加速試験を一定時間内に安定して実行可能な半導体装置を提供する。【解決手段】半導体装置は、行列状に配列されたＳＲＡＭセル、ＳＲＡＭセルの各行に対応して設けられたワード線ＷＬおよびＳＲＡＭセルの各列に対応して設けられたビット線対ＢＢ，ＢＴを備える。制御回路／デコーダ５０は、低スタンバイモード時、ワード線ＷＬを非選択状態に駆動するとともに、ビット線ＢＢ，ＢＴをフローティング状態にする。低スタンバイモード時のデータ破壊の加速試験を行なう低スタンバイテストモード時には、制御回路／デコーダ５０は、ワード線ＷＬを非選択状態に駆動するとともに、制御信号Ｔ１を活性化させてＮＭＯＳトランジスタＭＮ７，ＭＮ８をオンすることによりビット線ＢＢ，ＢＴの電位を「Ｌ」レベル（接地電圧ＶＳＳ）に固定する。【選択図】図５
2014099225.tif 000002
【特許請求の範囲】
【請求項１】
動作モードとして、通常動作モードおよびスタンバイモードを有する半導体装置であって、
行列状に配置された複数のメモリセルと、
前記メモリセルの各行に対応して設けられたワード線と、
前記メモリセルの各列に対応して設けられたビット線対と、
前記スタンバイモードの実行時、前記ワード線を非選択状態にするとともに、前記ビット線対をフローティング状態にするための制御回路とを備え、
前記半導体装置は、前記スタンバイモードの実行時におけるデータ破壊の試験を行なうテストモードをさらに有し、
前記制御回路は、前記テストモードの実行時には、前記ビット線対の電位を所定の電位に固定する、半導体装置。
【請求項２】
前記制御回路は、前記テストモードの実行時には、前記ワード線を非選択状態にする、請求項１に記載の半導体装置。
【請求項３】
前記複数のメモリセルは、互いに相補な電位を保持する第１および第２の記憶ノードを含み、
前記制御回路は、前記テストモードの実行時には、前記ビット線対の電位を低電位側の記憶ノードの電位に固定する、請求項１または２に記載の半導体装置。
【請求項４】
前記低電位側の電位を供給するソース線と前記ビット線対の各ビット線との間に接続される第１のトランジスタをさらに備え、
前記制御回路は、前記テストモードの実行時には、前記第１のトランジスタをオン状態にする、請求項３に記載の半導体装置。
【請求項５】
前記ソース線は、前記テストモードの実行時には、接地電位よりも高い電位を供給するように構成され、
接地電位を供給する接地ノードと前記ビット線対の各ビット線との間に接続される第２のトランジスタをさらに備え、
前記制御回路は、前記テストモードの実行時には、前記第２のトランジスタを一時的にオン状態にし、前記第２のトランジスタをオン状態からオフ状態に切替えた後に、前記第１のトランジスタをオン状態にする、請求項４に記載の半導体装置。
【請求項６】
前記制御回路は、前記ビット線対の電位を前記所定の電位に固定した時点から一定時間経過した後、前記メモリセルのデータ保持特性を判定する、請求項１に記載の半導体装置。
【請求項７】
前記複数のメモリセルの各々は、
互いに相補な電位を保持する第１および第２の記憶ノードと、
前記第１および第２の記憶ノードに結合された一対の交差結合インバータと、
前記第１の記憶ノードと前記ビット線対の一方ビット線との間に接続され、ゲートが前記ワード線に接続される第１のトランジスタと、
前記第２の記憶ノードと前記ビット線対の他方ビット線との間に接続され、ゲートが前記ワード線に接続される第２のトランジスタとを含む、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、通常動作モードおよびスタンバイモードを有する半導体装置に好適に用いられるものである。
【背景技術】
【０００２】
ＳＲＡＭ（Static  Random  Access  Memory）においては、従来より、行列状に配列されたスタティック型メモリセル（以下、ＳＲＡＭセルとも称する）を構成するトランジスタの製造上の故障によるデータ保持欠陥を検出するために、種々の製造品質試験が行なわれる。この製造品質試験の一つでは、通常、ＳＲＡＭセルに所定のデータ・パターンを書込み、ＳＲＡＭセルの内部ノードに記憶された電荷が放電できるようにする試験遅延間隔を与えた後に、ＳＲＡＭセルを読み取り、記憶されているデータ・パターンを検証する。ＳＲＡＭセルに書き込まれたデータがＳＲＡＭセルから読み取られたデータと合致しない場合、ＳＲＡＭセルはデータ保持欠陥があるとみなされる。
【０００３】
例えば特許第３７０１９７３号（特許文献１）には、ＳＲＡＭセルのデータ保持欠陥を検出するストレス回路をＳＲＡＭ内に設け、ＳＲＡＭへのアクセスサイクル中にＳＲＡＭセルにストレスを加えることによってＳＲＡＭセルのデータ保持欠陥を検出するように構成されたメモリ回路が開示される。この特許文献１に記載されるメモリ回路は、メモリセルにアクセスするためのアクセス回路と、メモリセルへのアクセス時にメモリセルに結合された１対のビット線を放電させるための放電回路とを備える。アクセス回路は、メモリセルのワード線を活性化させるのと同時に、放電回路を制御するストレス信号を活性化させることによって、メモリセルの電荷蓄積機能にストレスを加えるストレス・サイクルを実行する。
【０００４】
上述したように製造品質試験において試験遅延間隔を設けた場合、各集積回路を試験するのに必要な時間が著しく増加し、試験効率を低下させるという問題が生じる。そのため、特許文献１では、ＳＲＡＭへのアクセスサイクル中にビット線を強制的に放電させてメモリセルにストレスを加えることにより、所望の試験効率を維持している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特許第３７０１９７３号
【特許文献２】特開平６−５０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳＲＡＭにおいては、従来より、ＳＲＡＭのスタンバイ状態時（ＳＲＡＭに対してアクセスがない状態の期間）にビット線のプリチャージが行なわれる。しかしながら、近年のデバイスの微細化によるゲート酸化膜の薄膜化に伴ない、ビット線のプリチャージを行なうと、スタンバイ状態時にゲート酸化膜中を流れる電流（以下、リーク電流とも称する）が大きくなる傾向にある。このリーク電流の増加は、スタンバイ状態時の消費電力を増大させてしまう。そこで、スタンバイ状態時のリーク電流を低減するために、スタンバイ状態時にビット線をフローティング状態にする技術が採用されつつある。
【０００７】
しかしながら、ビット線をフローティング状態にすると、ビット線の電位が安定するまでには、ビット線に形成される電流リークパスに起因して時間がかかってしまう。この電流リークパスを流れるリーク電流の大きさはビット線の有する配線寄生抵抗に応じて変化するため、ビット線の電位が安定するのに要する時間は、実際のプロセスでの半導体装置の仕上がり具合によってばらつきが生じる。したがって、ビット線の電位が安定するのに要する時間は複数のＳＲＡＭの間で異なるものとなる。
【０００８】
一方、スタンバイ状態時のメモリセルのデータ保持欠陥を検出するためには、ビット線の電位が安定した後一定時間の間スタンバイ状態を維持するように試験時間を設定する必要がある。しかしながら、上記のようにビット線の電位が安定するのに要する時間が不定であるため、試験時間にどれだけとればよいかを一義的に定めることができない。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態による半導体装置は、スタンバイモードと、スタンバイモード時のデータ破壊の試験を行なうためのテストモードとを有する。半導体装置は、スタンバイモード時にはワード線を非選択状態にするとともに、ビット線をフローティング状態にする。一方、テストモード時には、半導体装置は、ワード線を非選択状態にするとともに、ビット線の電位を所定の電位に固定する。
【発明の効果】
【００１０】
上記の一実施の形態によれば、スタンバイ状態時のデータ破壊の試験を行なうためのテストモード時には、ビット線の電位を短時間内に安定させることにより、その後の一定時間の間、半導体装置をスタンバイ状態に維持した後、メモリセルのデータ保持特性のテストを安定して行なうことができる。
【図面の簡単な説明】
【００１１】
【図１】一般的な半導体装置の全体の構成を概略的に示す図である。
【図２】図１におけるメモリセルＭＣ、ビット線プリチャージ回路およびデータ読出／書込回路の構成の一例を示す回路図である。
【図３】図１に示す半導体装置におけるスタンバイモード時の動作を示すタイミングチャートである。
【図４】電流リークパスが形成された場合のビット線の電位の時間的な変化を示す図である。
【図５】実施の形態１による半導体装置の構成を示す回路図である。
【図６】実施の形態１による半導体装置の動作を示すタイミングチャートである。
【図７】実施の形態２による半導体装置の構成を示す回路図である。
【図８】実施の形態２による半導体装置の動作を示すタイミングチャートである。
【図９】実施の形態３による半導体装置の構成を示す回路図である。
【図１０】実施の形態３による半導体装置の動作を示すタイミングチャートである。
【図１１】実施の形態２による半導体装置の主要部を示す回路図である。
【図１２】実施の形態３による半導体装置の主要部を示す回路図である。
【図１３】実施の形態４による半導体装置の構成を示す回路図である。
【図１４】実施の形態４による半導体装置の動作を示すタイミングチャートである。
【図１５】実施の形態４による半導体装置の比較例の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００１２】
以下、一実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
＜実施の形態１＞
一実施の形態による半導体装置を説明するにあたり、最初に、一般的な半導体装置における課題について説明する。次に、当該課題を解決する観点から構築された一実施の形態による半導体装置の主要部分について説明する。
【００１４】
［半導体装置の全体構成］
図１は、一般的な半導体装置の全体の構成を概略的に示す図である。
【００１５】
図１を参照して、半導体装置は、複数のメモリセルＭＣがｍ行×ｎ列（ｍ，ｎ：自然数）に行列状に配列されるメモリセルアレイ１０を備える。メモリセルＭＣは、メモリセルＭＣ１，ＭＣ２〜ＭＣｍ×ｎ（図示せず）を総称的に示す。
【００１６】
メモリセルＭＣの各行に対応してワード線ＷＬが配設され、メモリセルＭＣがそれぞれ対応の行のワード線に接続される。ワード線ＷＬは、ワード線ＷＬ１〜ＷＬｍを総称的に示す。また、メモリセルＭＣの各列に対応してビット線ＢＢ，ＢＴが配設される。ビット線ＢＢ，ＢＴは、ビット線ＢＢ１〜ＢＢｎ，ＢＴ１〜ＢＴｎを総称的に示す。メモリセルＭＣは、図２に説明するように、ＳＲＡＭセルであり、ビット線対ＢＢ，ＢＴに互いに相補なデータが伝達される。
【００１７】
半導体装置は、さらに、ワード線ドライバ２０と、データ書込／読出回路３０と、制御回路／デコーダ５０と、ビット線プリチャージ回路６０とを備える。
【００１８】
制御回路／デコーダ５０において、制御回路は、半導体装置の内部動作を制御する。具体的には、制御回路は、外部からのアドレス信号および書込指示信号に従って、行アドレス信号、列アドレス信号および各動作に必要な制御信号を生成する。制御回路は、デコーダの動作タイミングおよび動作シーケンスを規定する。
【００１９】
デコーダは、メモリセルアレイ１０においてアドレス指定されたワード線ＷＬを選択状態に駆動するために、行アドレス信号に従って行選択信号を生成する行デコーダと、列アドレス信号に従って選択列に対応するビット線対を選択する列デコーダとを含む。具体的には、行デコーダは、読出動作時または書込動作時に、行アドレス信号をデコードして行選択信号を生成する。列デコーダは、読出動作または書込動作時に、列アドレス信号をデコードして列選択信号を生成する。
【００２０】
ワード線ドライバ２０は、行デコーダからの行選択信号に従って、対応するワード線ＷＬを選択レベルの「Ｈ」レベル（内部電源電圧ＶＤＤ）に駆動する。これにより、選択されたワード線ＷＬに接続されるメモリセルＭＣを活性化させる。
【００２１】
ビット線プリチャージ回路６０は、各ビット線対に対応して設けられる。ビット線プリチャージ回路６０は、制御回路／デコーダ５０から入力されるビット線プリチャージ信号ＣＰＣが活性化レベルの「Ｌ」レベル（接地電圧ＶＳＳ）であるときに、ビット線ＢＢ，ＢＴを「Ｈ」レベル（内部電源電圧ＶＤＤ）にプリチャージする。
【００２２】
図２は、図１におけるメモリセルＭＣ、ビット線プリチャージ回路６０、およびデータ書込／読出回路３０の構成の一例を示す回路図である。
【００２３】
メモリセルＭＣは、フルＣＭＯＳシングルポートＳＲＡＭセルの構成を有する。メモリセルＭＣ１〜ＭＣｍ×ｎは同一の構成を有するため、ワード線ＷＬ１に接続されるメモリセルＭＣ１の構成を代表例として説明する。
【００２４】
図２を参照して、メモリセルＭＣ１は、負荷トランジスタであるＰＭＯＳ（Positive-channel  Metal  Oxide  Semiconductor）トランジスタＭＰ１，ＭＰ２と、ドライバトランジスタであるＮＭＯＳ（Negative-channel  Metal  Oxide  Semiconductor）トランジスタＭＮ１，ＭＮ２と、アクセストランジスタであるＮＭＯＳトランジスタＭＮ３，ＭＮ４とを含む。
【００２５】
負荷トランジスタＭＰ１，ＭＰ２のソースはともに内部電源電圧ＶＤＤのライン（以下、ＶＤＤ線とも称する）に接続され、それらのドレインはそれぞれ記憶ノードＭＢ１，ＭＢ２に接続され、それらのゲートはそれぞれ記憶ノードＭＴ１，ＭＢ１に接続される。ドライバトランジスタＭＮ１，ＭＮ２のソースはともに接地電圧ＶＳＳのライン（以下、ＶＳＳ線とも称する）に接続され、それらのドレインはそれぞれ記憶ノードＭＢ１，ＭＴ１に接続され、それらのゲートはそれぞれ記憶ノードＭＴ１，ＭＢ１に接続される。アクセストランジスタＭＮ３，ＭＮ４のソースはそれぞれ記憶ノードＭＢ１，ＭＴ１に接続され、それらのドレインはそれぞれ対応のビット線ＢＢ，ＢＴに接続され、それらのゲートはともに対応のワード線ＷＬ１に接続される。
【００２６】
ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１は、インバータを構成し、記憶ノードＭＴ１に書込まれたデータの反転信号を記憶ノードＭＢ１に出力する。ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ２は、インバータを構成し、記憶ノードＭＢ１に書込まれたデータの反転信号を記憶ノードＭＴ１に出力する。したがって、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２は、記憶ノードＭＢ１，ＭＴ１に書込まれたデータを保持するラッチ回路を構成する。
【００２７】
データ書込時には、上記のように、ワード線ＷＬ１が選択レベルの「Ｈ」レベル（内部電源電圧ＶＤＤ）となり、アクセストランジスタＭＮ３，ＭＮ４がオン（導通）状態にされる。これにより、ビット線ＢＢおよび記憶ノードＭＢ１が接続されるとともに、ビット線ＢＴおよび記憶ノードＭＴ１が接続される。この状態で、書込データに応じて、ビット線ＢＢ，ＢＴのうちの一方のビット線が「Ｈ」レベル（内部電源電圧ＶＤＤ）にされるとともに他方のビット線が「Ｌ」レベル（接地電圧ＶＳＳ）にされ、書込データが記憶ノードＭＢ１，ＭＴ１に書込まれる。ワード線ＷＬ１が非選択レベルの「Ｌ」レベル（接地電圧ＶＳＳ）となり、アクセストランジスタＭＮ３，ＭＮ４がオフ（非導通）状態にされると、記憶ノードＭＢ１，ＭＴ１に書込まれたデータがＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２によって保持される。
【００２８】
読出動作時は、ビット線ＢＢ，ＢＴがともに「Ｈ」レベルにプリチャージされた後、ワード線ＷＬ１が選択レベルの「Ｈ」レベルにされてアクセストランジスタＭＮ３，ＭＮ４がオン状態にされる。記憶ノードＭＢ１，ＭＴ１がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルにされている場合は、ＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ２がオンしているので、ビット線ＢＴからＮＭＯＳトランジスタＭＮ４，ＭＮ２を介してＶＳＳ線に電流が流出し、ビット線ＢＴの電位が低下する。逆に、記憶ノードＭＢ１，ＭＴ１がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにされている場合には、ＰＭＯＳトランジスタＭＰ２およびＮＭＯＳトランジスタＭＮ１がオンしているので、ビット線ＢＢからＮＭＯＳトランジスタＭＮ３，ＭＮ１を介してＶＳＳ線に電流が流出し、ビット線ＢＢの電位が低下する。したがって、ビット線ＢＢ／ＢＴ間の電圧を増幅して検出することにより、メモリセルＭＣ１の記憶データを読出すことができる。
【００２９】
ビット線プリチャージ回路６０は、ＰＭＯＳトランジスタＭＰＰ０〜ＭＰＰ２を含む。ＰＭＯＳトランジスタＭＰＰ０は、ソースおよびドレインがそれぞれビット線ＢＢ，ＢＴに接続される。ＰＭＯＳトランジスタＭＰＰ１は、ソースがＶＤＤ線に接続され、ドレインがビット線ＢＢに接続される。ＰＭＯＳトランジスタＭＰＰ２は、ソースがＶＤＤ線に接続され、ドレインがビット線ＢＴに接続される。ＰＭＯＳトランジスタＭＰＰ０〜ＭＰＰ３のゲートはともに、制御回路／デコーダ５０からのビット線プリチャージ信号ＣＰＣを伝達する信号線（以下、ＣＰＣ線とも称する）に接続される。ビット線プリチャージ信号ＣＰＣが活性化レベルの「Ｌ」レベルのとき、ＰＭＯＳトランジスタＭＰＰ０〜ＭＰＰ３がともにオン状態となることにより、ビット線ＢＢ，ＢＴが「Ｈ」レベルにプリチャージされる。
【００３０】
データ書込／読出回路３０は、データ書込時、選択列に対応するビット線対への書込データを伝達する書込回路３２と、データ読出時、選択列に対応するビット線対からのデータを検知し増幅して読出データを生成する読出回路３４と、ＮＭＯＳトランジスタＭＮ５，ＭＮ６と、ＰＭＯＳトランジスタＭＰ３，ＭＰ４とを含む。
【００３１】
ＮＭＯＳトランジスタＭＮ５は、ドレインがビット線ＢＢに接続され、ソースが書込回路３２に接続される。ＮＭＯＳトランジスタＭＮ６は、ドレインがビット線ＢＴに接続され、ソースが書込回路３２に接続される。ＮＭＯＳトランジスタＭＮ５，ＭＮ６のゲートはともに制御回路／デコーダ５０からのデータ書込信号ＷＣ１を伝達する信号線（以下、ＷＣ１線とも称する）に接続される。データ書込時、データ書込信号ＷＣ１が活性化レベルの「Ｈ」レベルになると、ＮＭＯＳトランジスタＭＮ５，ＭＮ６がオン状態になり、ビット線対および書込回路３２が電気的に接続される。
【００３２】
ＰＭＯＳトランジスタＭＰ３は、ソースがビット線ＢＢに接続され、ドレインが読出回路３４に接続される。ＰＭＯＳトランジスタＭＰ４は、ソースがビット線ＢＴに接続され、ドレインが読出回路３４に接続される。ＰＭＯＳトランジスタＭＰ３，ＭＰ４のゲートはともに制御回路／デコーダ５０からのデータ読出信号ＲＣ１を伝達する信号線（以下、ＲＣ１線とも称する）に接続される。データ読出時、データ読出信号ＲＣ１が活性化レベルの「Ｌ」レベルになると、ＰＭＯＳトランジスタＭＰ３，ＭＰ４がオン状態になり、ビット線対および読出回路３４が電気的に接続される。
【００３３】
書込回路３２は、入力バッファおよび書込ドライブ回路（図示せず）を含み、データ書込時、外部からの書込データに従って内部書込データを生成する。読出回路３４は、センスアンプ回路および出力バッファ（図示せず）を含み、データ読出時、センスアンプ回路により検知、増幅された内部データを出力バッファによりさらにバッファ処理して外部読出データを生成する。
【００３４】
なお、書込回路３２および読出回路３４は、複数ビット幅のデータの書込および読出をそれぞれ行なってもよく、また、メモリセルアレイ１０が、１ビットの入出力データに対応し、書込回路３２および読出回路３４は、それぞれ１ビットのデータの入力および出力を行なう構成であってもよい。複数ビットデータの書込／読出時には、メモリセルアレイ１０、書込回路３２および読出回路３４が、各データビットに対応して配置される。
【００３５】
次に、図１に示す半導体装置の動作を簡単に説明する。
半導体装置は、動作モードとして、上述したデータ書込／読出が行なわれる通常動作モードと、単にデータの保持が行なわれ、外部からのデータアクセスが行なわれないスタンバイモードとを有している。このスタンバイモードには、スタンバイサイクル（通常動作時の書込／読出サイクル（アクセスサイクル）の間のスタンバイ状態）に対応するモードと、スリープ状態（長期のスタンバイ状態）に対応するモードとが含まれる。なお、スタンバイモード時、ワード線ＷＬは非選択レベルの「Ｌ」レベル（接地電圧ＶＳＳ）に駆動される。
【００３６】
以下の説明では、それぞれのスタンバイモードを区別するために、スタンバイサイクルに対応するスタンバイモードを「通常スタンバイモード」とも記し、スリープ状態に対応するスタンバイモードを「低スタンバイモード」とも表記する。
【００３７】
図３は、半導体装置におけるスタンバイモード時の動作を示すタイミングチャートである。図３には、ワード線ＷＬ、ビット線プリチャージ信号ＣＰＣ、ビット線ＢＢ，ＢＴ、およびメモリセルＭＣ１の記憶ノードＭＴ１，ＭＢ１の電位の時間的な変化が示される。メモリセルＭＣ１の記憶ノードＭＴ１，ＭＢ１はそれぞれ、「Ｈ」レベルおよび「Ｌ」レベルのデータを保持しているものとする。
【００３８】
図３を参照して、通常スタンバイモード時には、制御回路／デコーダ５０は、ビット線プリチャージ信号ＣＰＣを「Ｌ」レベルに活性化する。これにより、ビット線プリチャージ回路６０のＰＭＯＳトランジスタＭＰＰ０〜ＭＰＰ２がオン状態になり、ビット線ＢＢ，ＢＴが「Ｈ」レベル（電源電圧ＶＤＤ）にプリチャージされる。なお、データ書込時またはデータ読出時には、制御回路／デコーダ５０は、ビット線プリチャージ信号ＣＰＣを「Ｈ」レベルに非活性化することにより、ビット線ＢＢ，ＢＴのプリチャージを解除する。
【００３９】
一方、低スタンバイモード時は、ビット線ＢＢ，ＢＴを「Ｈ」レベルに保持すると、ビット線ＢＢまたはＢＴからメモリセルＭＣへのリーク電流が増大してしまう。このリーク電流を低減するため、低スタンバイモード時は、ビット線ＢＢ，ＢＴをフローティング状態にする。具体的には、制御回路／デコーダ５０は、時刻ｔ１において、外部から低スタンバイモードへの切替指令を受けると、ビット線プリチャージ信号ＣＰＣを「Ｈ」レベルに非活性化する。これにより、ビット線プリチャージ回路６０のＰＭＯＳトランジスタＭＰＰ０〜ＭＰＰ２がオフ状態になり、ビット線ＢＢ，ＢＴのプリチャージが解除される。さらに、制御回路／デコーダ５０は、データ書込信号ＷＣ１を非活性化レベルの「Ｌ」レベルにするとともに、データ読出信号ＲＣ１を非活性化レベルの「Ｈ」レベルにする。これにより、ビット線対は、データ書込／読出回路３０から電気的に切り離される。その結果、ビット線ＢＢ，ＢＴはフローティング状態となる。
【００４０】
ビット線ＢＢ，ＢＴをフローティング状態にすると、ビット線ＢＢ，ＢＴは任意の電位をとる。このときのビット線ＢＢ，ＢＴの電位は、ビット線に接続されるメモリセルＭＣが保持するデータに応じて、最もリーク電流が少ない状態で安定する。
【００４１】
しかしながら、ビット線ＢＢ，ＢＴをフローティング状態にすると、ビット線ＢＢ，ＢＴの有する配線寄生抵抗を伝ってビット線ＢＴ，ＢＢから接地電圧ＶＳＳに微小電流が流れる場合がある。図２には、一例として、ビット線ＢＴの配線寄生抵抗を介した電流リークパスｒｔ１が示される。図４に、電流リークパスｒｔ１が形成された場合のビット線ＢＢ，ＢＴの電位の時間的な変化を示す。上述したように、低スタンバイモード時、ビット線ＢＢ，ＢＴは任意の電位に安定する。しかしながら、電流リークパスｒｔ１にリーク電流が流れることにより、ビット線ＢＴの電位は徐々に低下する。低スタンバイモードへの切替え後（時刻ｔ１）ある時間が経過して、ビット線ＢＴは「Ｌ」レベル（接地電圧ＶＳＳ）となる（時刻ｔ３）。
【００４２】
ここで、たとえばビット線ＢＴに接続されるメモリセルＭＣ２において、アクセストランジスタＭＮ４が不良（ピンチオフ特性の不良）である場合を考える。メモリセルＭＣ２の記憶ノードＭＴ２，ＭＢ２はそれぞれ、「Ｈ」レベルおよび「Ｌ」レベルのデータを保持しているものとする。低スタンバイモード時はアクセストランジスタＭＮ３，ＭＮ４をオフ状態にするため、アクセストランジスタＭＮ４が正常であれば、記憶ノードＭＴ２の電位は「Ｈ」レベルに保持される。一方、アクセストランジスタＭＮ４が不良の場合、アクセストランジスタＭＮ４を介して記憶ノードＭＴ２およびビット線ＢＴの間に電流リークパスｒｔ２が形成される。上述したようにビット線ＢＴの電位が徐々に低下するにつれて、記憶ノードＭＴ２およびビット線ＢＴの電位差が大きくなるため、電流リークパスｒｔ２を流れるリーク電流も増大する。その結果、記憶ノードＭＴ２の電位は「Ｈ」レベルから徐々に低下する。メモリセルＭＣ２では、記憶ノードＭＴ２の電位が所定の閾値以下に低下することにより、ＰＭＯＳトランジスタＭＰ１，ＭＰ２およびＮＭＯＳトランジスタＭＮ１，ＭＮ２からなるラッチ回路が反転する。その結果、メモリセルＭＣ２のデータ保持特性が劣化し、データ破壊を招くことになる。
【００４３】
上記のようにメモリセルＭＣが不良の場合、低スタンバイモード時にメモリセルＭＣがデータ破壊を起こす可能性がある。実施の形態１による半導体装置では、このデータ破壊を未然に防止するために、低スタンバイモード時におけるメモリセルＭＣのデータ保持特性をテストする。
【００４４】
以下、実施の形態１による半導体装置の構成を図面を参照して詳しく説明する。なお、実施の形態１による半導体装置において、上記のテストは、例えば半導体装置を出荷する前に、チップ製造工程の最終工程として行なわれる。以下の説明では、低スタンバイモード時におけるデータ破壊の試験を行なうための動作モードを「低スタンバイテストモード」とも表記する。
【００４５】
［実施の形態１による半導体装置の構成］
図５は、実施の形態１による半導体装置の構成を示す回路図である。実施の形態１による半導体装置の全体構成は、図１に示す一般的な半導体装置と同様であるので詳細な説明は繰り返さない。また、メモリセルＭＣ、ビット線プリチャージ回路６０およびデータ書込／読出回路３０の構成についても、図２と同様であるので、詳細な説明は繰り返さない。
【００４６】
図５を参照して、実施の形態１による半導体装置は、図２に示す回路図に、ＮＭＯＳトランジスタＭＮ７，ＭＮ８を設けたものである。
【００４７】
ＮＭＯＳトランジスタＭＮ７は、ドレインがビット線ＢＢに接続され、ソースがＶＳＳ線に接続される。ＮＭＯＳトランジスタＭＮ８は、ドレインがビット線ＢＴに接続され、ソースがＶＳＳ線に接続される。ＮＭＯＳトランジスタＭＮ７，ＭＮ８のゲートはともに制御回路／デコーダ５０からの制御信号Ｔ１を伝達する信号線（以下、Ｔ１線と称する）に接続される。
【００４８】
制御回路／デコーダ５０は、低スタンバイテストモード時に、制御信号Ｔ１を活性化レベルの「Ｈ」レベルにする。一方、通常動作モード、通常スタンバイモードおよび低スタンバイモード時には、制御回路／デコーダ５０は、制御信号Ｔ１を非活性化レベルの「Ｌ」レベルにする。
【００４９】
これにより、低スタンバイテストモード時には「Ｈ」レベルの制御信号Ｔ１を受けてＮＭＯＳトランジスタＭＮ７，ＭＮ８がオン状態になる。したがって、ビット線ＢＢ，ＢＴの電位は「Ｌ」レベル（接地電圧ＶＳＳ）に固定される。
【００５０】
次に、実施の形態１による半導体装置の動作について、図６に示すタイミングチャートを用いて説明する。
【００５１】
図６を参照して、実施の形態１による半導体装置は、低スタンバイモード時のメモリセルＭＣのデータ保持特性をテストするために、最初に、テスト対象となるメモリセルＭＣ（たとえばメモリセルＭＣ１とする）にデータの書込みを行なう（時刻ｔ１２〜ｔ１３）。具体的には、制御回路／デコーダ５０は、ビット線プリチャージ信号ＣＰＣを非活性化レベルの「Ｈ」レベルにする。これにより、ビット線ＢＢ，ＢＴのプリチャージが解除される。また、制御回路／デコーダ５０は、メモリセルＭＣ１に対応するワード線ＷＬ１を選択レベルの「Ｈ」レベルにする。メモリセルＭＣ１のアクセストランジスタＭＮ３，ＭＮ４がオン状態になり、ビット線ＢＢ，ＢＴおよび記憶ノードＭＢ１，ＭＴ１がそれぞれ接続される。
【００５２】
この状態で、書込回路３２は、内部書込データに応じてビット線対の一方（例えばビット線ＢＴとする）を「Ｈ」レベルにするとともに、ビット線対の他方（例えばビット線ＢＢとする）を「Ｌ」レベルにする。これにより、書込データがメモリセルＭＣ１の記憶ノードＭＴ１，ＭＢ１に書込まれる。続いてワード線ＷＬ１が非選択レベルの「Ｌ」レベルにされてアクセストランジスタＭＮ３，ＭＮ４がオフ状態になると、記憶ノードＭＴ１，ＭＢ１に書込まれたデータがラッチ回路によって保持される。
【００５３】
メモリセルＭＣ１への書込動作が完了すると、半導体装置は、通常スタンバイモードに切替えられる（時刻ｔ１３〜ｔ１４）。通常スタンバイモード時、制御回路／デコーダ５０は、ワード線ＷＬ１は非選択レベルの「Ｌ」レベルにするとともに、ビット線プリチャージ信号ＣＰＣを活性化レベルの「Ｌ」レベルにする。これにより、ビット線ＢＢ，ＢＴは「Ｈ」レベルにプリチャージされる。
【００５４】
次に、外部からの切替指令を受けて、制御回路／デコーダ５０は、半導体装置を通常スタンバイモードから低スタンバイテストモードに切替える（時刻ｔ１４）。低スタンバイテストモードでは、低スタンバイモード時におけるデータ破壊の試験が行なわれる。具体的には、制御回路／デコーダ５０は、データ書込信号ＷＣ１を非活性化レベルの「Ｌ」レベルにするとともに、データ読出信号ＲＣ１を非活性化レベルの「Ｈ」レベルにすることによりビット線対をデータ書込／読出回路３０から電気的に切り離す。さらに、制御回路／デコーダ５０は、制御信号Ｔ１を「Ｈ」レベルに活性化することにより、ビット線ＢＢ，ＢＴの電位を強制的に「Ｌ」レベル（接地電圧ＶＳＳ）にする。そして、ビット線ＢＢ，ＢＴを「Ｌ」レベルに固定した状態を予め定められた一定時間（時刻ｔ１４〜ｔ１５）維持する。
【００５５】
このとき、メモリセルＭＣ１が不良であれば、図２に示したように、記憶ノードＭＴ１およびビット線ＢＴの間に電流リークパスｒｔ２が形成される。したがって、一定時間の間、この電流リークパスｒｔ２をリーク電流が流れることによって、記憶ノードＭＴ１の電位が徐々に低下する。そして、記憶ノードＭＴ１の電位が閾値以下になると、メモリセルＭＣ１内のラッチ回路が反転し、データ破壊が発生する。
【００５６】
一定時間が経過すると（時刻ｔ１５）、低スタンバイテストモードが終了し、メモリセルＭＣ１に保持されているデータの読出が行なわれる（時刻ｔ１５〜ｔ１６）。具体的には、制御回路／デコーダ５０は、ビット線プリチャージ信号ＣＰＣを活性化レベルの「Ｌ」レベルにする。これにより、ビット線ＢＢ，ＢＴが「Ｈ」レベルにプリチャージされる。また、制御回路／デコーダ５０は、データ書込信号ＷＣ１を活性化レベルの「Ｈ」レベルにするとともに、データ読出信号ＲＣ１を活性化レベルの「Ｌ」レベルにすることにより、ビット線対をデータ書込／読出回路３０に電気的に接続する。
【００５７】
続いて、制御回路／デコーダ５０は、メモリセルＭＣ１に対応するワード線ＷＬ１を選択レベルの「Ｈ」レベルにし、メモリセルＭＣ１を活性化する。さらに、制御回路／デコーダ５０は、ビット線プリチャージ信号ＣＰＣを非活性化レベルの「Ｈ」レベルにし、ビット線ＢＢ，ＢＴのプリチャージを解除する。
【００５８】
ビット線ＢＢ，ＢＴの電位は、活性化されたメモリセルＭＣ１に保持されるデータに応じて変化する。メモリセルＭＣ１が正常である場合、図６に示すように、記憶ノードＭＴ１に接続されるビット線ＢＴの電位が「Ｈ」レベルを示す一方で、記憶ノードＭＢ１に接続されるビット線ＢＢの電位が「Ｈ」レベルから低下する。なお、図示は省略するが、メモリセルＭＣ１が不良である場合には、低スタンバイテストモードに対応する一定時間内にデータ破壊が生じる。したがって、ビット線ＢＴの電位が低下する一方で、ビット線ＢＢの電位が「Ｈ」レベルを示す。このビット線ＢＢ，ＢＴの電位の変化に基づいて、メモリセルＭＣ１が正常であるか否かが判定される。
【００５９】
ここで、上記のように、低スタンバイモード時は、ビット線ＢＢ，ＢＴをフローティング状態にする。この状態でビット線ＢＢ，ＢＴの電位が安定するまでには、ビット線に形成される電流リークパスｒｔ１（図２）に起因して時間がかかってしまう。また、電流リークパスｒｔ１を流れるリーク電流の大きさはビット線の有する配線寄生抵抗に応じて変化するため、ビット線ＢＢ，ＢＴの電位が安定するのに要する時間は、実際のプロセスでの半導体装置の仕上がり具合によってばらついてしまう。したがって、ビット線ＢＢ，ＢＴの電位が安定するのに要する時間は複数の半導体装置の間で異なるものとなり、当該時間を一義的に定めることができない。
【００６０】
一方、低スタンバイモード時のメモリセルＭＣのデータ保持特性を判定するためには、ビット線ＢＢ，ＢＴの電位が安定した後一定時間の間スタンバイ状態を維持するようにテスト時間を設定する必要がある。しかしながら、上記のようにビット線ＢＢ，ＢＴの電位が安定するのに要する時間が不定であるため、テスト時間にどれだけとればよいかを決定することが困難となる。
【００６１】
これに対して、実施の形態１による半導体装置によれば、低スタンバイモード時におけるデータ破壊の試験を行なうための動作モードとして、低スタンバイテストモードを有しており、この低スタンバイテストモード時には、ビット線ＢＢ，ＢＴの電位を強制的に「Ｌ」レベルに固定する。このようにビット線ＢＢ，ＢＴの電位を短時間内に強制的に安定させることにより、その後の一定時間の間、半導体装置をスタンバイ状態に維持した後、メモリセルＭＣのデータ保持特性のテストを安定して行なうことができる。
【００６２】
＜実施の形態２＞
図７は、実施の形態２による半導体装置の構成を示す回路図である。実施の形態２による半導体装置の全体構成は、図１に示す一般的な半導体装置と同様であるので詳細な説明は繰り返さない。また、メモリセルＭＣ、ビット線プリチャージ回路６０およびデータ書込／読出回路３０の構成についても、図２と同様であるので、詳細な説明は繰り返さない。
【００６３】
図７を参照して、実施の形態２による半導体装置は、図２に示す回路図に、ＮＭＯＳトランジスタＭＮ７，ＭＮ８と、ＭＶＳＳ線およびＭＶＳＳ制御回路７０とを設けたものである。ＭＶＳＳ制御回路７０は、ＮＭＯＳトランジスタＭＮ９，ＭＮ１０を含む。ＮＭＯＳトランジスタＭＮ７，ＭＮ８の構成および動作は、図５に示す実施の形態１による半導体装置と同様であるので、詳細な説明は繰り返さない。
【００６４】
実施の形態２では、メモリセルＭＣのドライバトランジスタＭＮ１，ＭＮ２のソースは、ＶＳＳ線とは異なるソース線（以下、ＭＶＳＳ線とも記す）に接続される。ＭＶＳＳ線およびＶＳＳ線の間には、ＮＭＯＳトランジスタＭＮ９，ＭＮ１０が接続される。
【００６５】
ＮＭＯＳトランジスタＭＮ９は、そのゲートがＭＶＳＳ線に接続され、ＭＯＳダイオードを構成する。ＮＭＯＳトランジスタＭＮ１０は、ＭＶＳＳ線の電位を「Ｌ」レベル（接地電圧ＶＳＳ）および「Ｌ＋ΔＬ」レベルのうちのいずれかに切替えるためのスイッチング素子を構成する。ＮＭＯＳトランジスタＭＮ１０は、ゲートに制御回路／デコーダ５０からの制御信号Ｔ２を受ける。
【００６６】
制御回路／デコーダ５０は、通常動作モードおよび通常スタンバイモード時、制御信号Ｔ２を活性化レベルの「Ｈ」レベルにする。一方、低スタンバイモード時および低スタンバイテストモード時、制御信号Ｔ２を非活性化レベルの「Ｌ」レベルにする。これにより、通常動作モードおよび通常スタンバイモード時、「Ｈ」レベルの制御信号Ｔ２を受けてＮＭＯＳトランジスタＭＮ１０がオン状態になる。その結果、ＭＶＳＳ線の電位は「Ｌ」レベル（接地電圧ＶＳＳ）になる。
【００６７】
一方、低スタンバイモードおよび低スタンバイテストモード時、「Ｌ」レベルの制御信号Ｔ２を受けてＮＭＯＳトランジスタＭＮ１０がオフ状態になる。ＮＭＯＳトランジスタＭＮ１０をオフ状態にすると、メモリセルＭＣのリーク電流によってＭＶＳＳ線が接地電圧ＶＳＳから浮き上がる。そして、ＭＶＳＳ線の電位がＮＭＯＳトランジスタＭＮ９のしきい値電圧以上に浮き上がると、ＮＭＯＳトランジスタＭＮ９はオン状態になり、ＭＶＳＳ線の電位はＮＭＯＳトランジスタＭＮ９のしきい値電圧にクランプされる。
【００６８】
このとき、メモリセルＭＣのＮＭＯＳトランジスタＭＮ１〜ＭＮ４は、ｐウェルが接地電圧ＶＳＳにバイアスされ、ソースが正の電圧にバイアスされることから、基板効果によってしきい値電圧が上昇する。その結果、メモリセルＭＣのリーク電流が低減する。
【００６９】
次に、実施の形態２による半導体装置の動作について、図８に示すタイミングチャートを用いて説明する。
【００７０】
図８を参照して、実施の形態２による半導体装置は、低スタンバイモード時のメモリセルＭＣのデータ保持特性をテストするために、上述した実施の形態１による半導体装置と同様の処理を行なう。具体的には、実施の形態２による半導体装置では、最初にテスト対象となるメモリセルＭＣにデータの書込みが行なわれ（時刻ｔ１２〜ｔ１３）、書込みの完了後に通常スタンバイモードに設定される（時刻ｔ１３〜ｔ１４）。このとき、ビット線ＢＢ，ＢＴは「Ｈ」レベルにプリチャージされる。また、書込動作時および通常スタンバイモード時、ＭＶＳＳ線は「Ｌ」レベル（接地電圧ＶＳＳ）にされる。
【００７１】
次に、通常スタンバイモードから低スタンバイテストモードに切替えられると（時刻ｔ１４）、実施の形態２による半導体装置では、制御信号Ｔ２が非活性化レベルの「Ｌ」レベルに切替わることにより、ＭＶＳＳ線の電位が「Ｌ」レベルから「Ｌ＋ΔＬ」レベルにプルアップされる。低スタンバイモードに一致させるためである。これにより、メモリセルＭＣ１では、低電位側の記憶ノードＭＢ１の電位が「Ｌ」レベルから「Ｌ＋ΔＬ」レベルにプルアップされる。
【００７２】
低スタンバイテストモード時（時刻ｔ１４〜ｔ１５）、ビット線ＢＢ，ＢＴの電位は強制的に「Ｌ」レベルにされる。ビット線ＢＢ，ＢＴを「Ｌ」レベルに固定した状態で一定時間が経過すると、低スタンバイテストモードが終了し、メモリセルＭＣ１に保持されているデータの読出が行なわれる（時刻ｔ１５〜ｔ１６）。ビット線ＢＢ，ＢＴの電位の変化に基づいて、メモリセルＭＣ１が正常であるか否かが判定される。
【００７３】
以上に説明したように、実施の形態２による半導体装置では、低スタンバイモード時にＭＶＳＳ線の電位を「Ｌ」レベルよりも高い電位（「Ｌ＋ΔＬ」レベル）にプルアップすることによってリーク電流を低減する。この低スタンバイモード時のデータ破壊の試験を行なう低スタンバイテストモード時には、ＭＶＳＳ線の電位をプルアップするとともに、ビット線ＢＢ，ＢＴの電位を強制的に「Ｌ」レベルにする。これにより、実施の形態１と同様の効果が得られる。
【００７４】
＜実施の形態３＞
図９は、実施の形態３による半導体装置の構成を示す回路図である。実施の形態３による半導体装置の全体構成は、図１に示す一般的な半導体装置と同様であるので詳細な説明は繰り返さない。また、メモリセルＭＣ、ビット線プリチャージ回路６０およびデータ書込／読出回路３０の構成についても、図２と同様であるので、詳細な説明は繰り返さない。
【００７５】
図９を参照して、実施の形態３による半導体装置は、図２に示す回路図に、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２と、ＭＶＳＳ線およびＭＶＳＳ制御回路７０とを設けたものである。ＭＶＳＳ線およびＭＶＳＳ制御回路７０の構成および動作は、図７に示す実施の形態２による半導体装置と同様であるので、詳細な説明は繰り返さない。
【００７６】
ＮＭＯＳトランジスタＭＮ１１は、ドレインがＭＶＳＳ線に接続され、ソースがビット線ＢＢに接続される。ＮＭＯＳトランジスタＭＮ１２は、ドレインがＭＶＳＳ線に接続され、ソースがビット線ＢＴに接続される。ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲートはともにＴ１線に接続される。
【００７７】
制御回路／デコーダ５０は、実施の形態１と同様に、低スタンバイテストモード時、制御信号Ｔ１を活性化レベルの「Ｈ」レベルにする。一方、通常動作モード、通常スタンバイモードおよび低スタンバイモード時、制御回路／デコーダ５０は、制御信号Ｔ１を非活性化レベルの「Ｌ」レベルにする。これにより、低スタンバイテストモード時、「Ｈ」レベルの制御信号Ｔ１を受けてＮＭＯＳトランジスタＭＮ１１，ＭＮ１２がオン状態になり、ビット線ＢＢ，ＢＴがともにＭＶＳＳ線に電気的に接続される。
【００７８】
なお、実施の形態２で説明したように、低スタンバイテストモード時、ＭＶＳＳ線の電位は、ＭＶＳＳ制御回路７０によって、「Ｌ」レベルよりもＮＭＯＳトランジスタＭＮ９のしきい値電圧に応じた電位差ΔＬだけ高い電位（Ｌ＋ΔＬ）にプルアップされる。そのため、低スタンバイテストモード時のビット線ＢＢ，ＢＴの電位も「Ｌ＋ΔＬ」レベルにプルアップされる。
【００７９】
次に、実施の形態３による半導体装置の動作について、図１０に示すタイミングチャートを用いて説明する。
【００８０】
図１０を参照して、実施の形態３による半導体装置は、低スタンバイモード時のメモリセルＭＣのデータ保持特性をテストするために、上述した実施の形態１および２による半導体装置と同様の処理を行なう。具体的には、実施の形態３による半導体装置では、最初にテスト対象となるメモリセルＭＣにデータの書込みが行なわれ（時刻ｔ１２〜ｔ１３）、書込みの完了後に通常スタンバイモードに設定される（時刻ｔ１３〜ｔ１４）。
【００８１】
次に、通常スタンバイモードから低スタンバイテストモードに切替えられると（時刻ｔ１４）、実施の形態３による半導体装置では、実施の形態２による半導体装置と同様に、ＭＶＳＳ線の電位が「Ｌ」レベルから「Ｌ＋ΔＬ」レベルにプルアップされる。これにより、メモリセルＭＣ１の記憶ノードＭＢ１の電位も「Ｌ」レベルから「Ｌ＋ΔＬ」レベルにプルアップされる。
【００８２】
さらに実施の形態３による半導体装置においては、低スタンバイテストモード時（時刻ｔ１４〜ｔ１５）、「Ｈ」レベルに活性化された制御信号Ｔ１に応じて、ビット線ＢＢ，ＢＴの電位が強制的に「Ｌ＋ΔＬ」レベルにされる。すなわち、ビット線ＢＢ，ＢＴをメモリセルＭＣ１の低電位側の記憶ノードＭＢ１と同電位に固定する。この状態で一定時間が経過すると、低スタンバイテストモードが終了し、メモリセルＭＣ１に保持されているデータの読出が行なわれる（時刻ｔ１５〜ｔ１６）。ビット線ＢＢ，ＢＴの電位の変化に基づいて、メモリセルＭＣ１が正常であるか否かが判定される。
【００８３】
上述したように、実施の形態３による半導体装置では、低スタンバイテストモード時のビット線ＢＢ，ＢＴの電位を、メモリセルＭＣ１の低電位側の記憶ノードＭＢ１の電位に固定する。この点において、低スタンバイテストモード時のビット線ＢＢ，ＢＴの電位を接地電圧ＶＳＳに固定する実施の形態２による半導体装置と相違する。この相違点により、実施の形態３による半導体装置は、実施の形態２による半導体装置の効果に加えて、以下のような効果も奏する。
【００８４】
以下に、実施の形態３による半導体装置の奏する効果について、実施の形態２による半導体装置と比較しながら詳細に説明する。
【００８５】
図１１は、実施の形態２による半導体装置の主要部を示す回路図である。図１２は、実施の形態３による半導体装置の主要部を示す回路図である。最初に、図１１を用いて、低スタンバイモード時に形成される電流リークパス（図１１（ａ））、および低スタンバイテストモード時に形成される電流リークパス（図１１（ｂ））について説明する。以下の説明では、メモリセルＭＣ１の記憶ノードＭＢ１，ＭＴ１はそれぞれ、「Ｈ」レベルおよび「Ｌ＋ΔＬ」レベルのデータを保持しているものとする。また、メモリセルＭＣ２の記憶ノードＭＢ２，ＭＴ２は、「Ｌ＋ΔＬ」レベルおよび「Ｈ」レベルのデータを保持しているものとする。
【００８６】
図１１（ａ）を参照して、低スタンバイモード時において、メモリセルＭＣ１の記憶ノードＭＢ１とメモリセルＭＣ２の記憶ノードＭＢ２との電位が異なり、かつ、メモリセルＭＣ１の記憶ノードＭＴ１とメモリセルＭＣ２の記憶ノードＭＴ２との電位が異なる場合には、各メモリセルＭＣの内部に加えて、メモリセルＭＣ１およびＭＣ２の間に電流リークパスが形成される。
【００８７】
具体的には、記憶ノードＭＢ１からドライバトランジスタＭＮ１を介してＭＶＳＳ線にリーク電流が流れる電流リークパスｒｔ３と、記憶ノードＭＢ１からアクセストランジスタＭＮ３、ビット線ＢＢおよびメモリセルＭＣ２のアクセストランジスタＭＮ３を介して記憶ノードＭＢ２にリーク電流が流れる電流リークパスｒｔ４と、負荷トランジスタＭＰ１を介して記憶ノードＭＢ２にリーク電流が流れる電流リークパスｒｔ５とが形成される。
【００８８】
さらに、負荷トランジスタＭＰ２を介して記憶ノードＭＴ１にリーク電流が流れる電流リークパスｒｔ６と、記憶ノードＭＴ２からアクセストランジスタＭＮ４、ビット線ＢＴ、メモリセルＭＣ１のアクセストランジスタＭＮ４を介して記憶ノードＭＴ１にリーク電流が流れる電流リークパスｒｔ７と、記憶ノードＭＴ２からドライバトランジスタＭＮ２を介してＭＶＳＳ線にリーク電流が流れる電流リークパスｒｔ８とが形成される。
【００８９】
一方、図１１（ｂ）を参照して、低スタンバイテストモード時においては、ＮＭＯＳトランジスタＭＮ７，ＭＮ８がオン状態にされてビット線ＢＢ，ＢＴが「Ｌ」レベル（接地電圧ＶＳＳ）に固定される。これにより、電流リークパスｒｔ３〜ｒｔ８のうち、メモリセルＭＣ１およびＭＣ２の間に形成される電流リークパスｒｔ４，ｒｔ７はそれぞれ、メモリセルＭＣから接地電圧ＶＳＳにリーク電流が流れるように形成された電流リークパスｒｔ９，ｒｔ１０に置き換えられる。
【００９０】
このように、実施の形態２による半導体装置では、低スタンバイモード時と低スタンバイテストモード時とでは、ＭＶＳＳ線に流れ込むリーク電流の電流量に違いが生じる。よって、ＭＶＳＳ線の電位を制御するＭＶＳＳ制御回路７０が、ＭＶＳＳ線に流れるリーク電流の電流量に応じてＭＶＳＳ線の電位を調整するように構成される場合、低スタンバイテストモード時のＭＶＳＳ線の電位は、低スタンバイモード時のＭＶＳＳ線の電位と異なる電位に設定される。その結果、低スタンバイテストモード時と低スタンバイモード時とでメモリセルＭＣのデータ保持特性が変わってしまうこととなり、低スタンバイモード時におけるデータ保持特性を正確に判定することが困難となる。
【００９１】
これに対して、実施の形態３による半導体装置では、低スタンバイテストモード時のビット線ＢＢ，ＢＴの電位を、メモリセルＭＣの低電位側の記憶ノードの電位に固定する。これにより、低スタンバイモード時と低スタンバイテストモード時とで、ＭＶＳＳ線に流れ込むリーク電流の電流量を等しくする。
【００９２】
具体的には、図１２（ａ）を参照して、低スタンバイモード時には、各メモリセルＭＣの内部に加えて、メモリセルＭＣ１およびＭＣ２の間に電流リークパスが形成される。同図に示される電流リークパスｒｔ３〜ｒｔ８はそれぞれ、図１１（ａ）に示される電流リークパスｒｔ３〜ｒｔ８と同じものである。
【００９３】
図１２（ｂ）を参照して、低スタンバイテストモード時においては、ＮＭＯＳトランジスタＭＮ７，ＭＮ８がオン状態にされてビット線ＢＢ，ＢＴがＭＶＳＳ線に電気的に接続される。これにより、ビッド線ＢＢ，ＢＴは「Ｌ＋ΔＬ」レベルに固定される。
【００９４】
このような構成としたことにより、電流リークパスｒｔ３〜ｒｔ８のうち、メモリセルＭＣ１およびＭＣ２の間に形成される電流リークパスｒｔ４は、メモリセルＭＣ１からＮＭＯＳトランジスタＭＮ１１を介してＭＶＳＳ線にリーク電流が流れるように形成された電流リークパスｒｔ１１に置き換えられる。また、電流リークパスｒｔ７は、メモリセルＭＣ２からＮＭＯＳトランジスタＭＮ１２を介してＭＶＳＳ線にリーク電流が流れるように形成された電流リークパスｒｔ１２に置き換えられる。
【００９５】
すなわち、実施の形態３による半導体装置によれば、低スタンバイテストモード時、リーク電流はすべてＭＶＳＳ線に流れるため、ＭＶＳＳ線に流れ込むリーク電流の電流量は、低スタンバイモード時にＭＶＳＳ線に流れ込むリーク電流の電流量と等しくなる。これにより、ＭＶＳＳ制御回路７０は、低スタンバイテストモード時のＭＶＳＳ線の電位を、低スタンバイモード時のＭＶＳＳ線の電位と同じ電位に設定する。その結果、低スタンバイテストモード時と低スタンバイモード時とでメモリセルＭＣのデータ保持特性が等しくなるため、低スタンバイモード時におけるデータ保持特性を正確に判定できる。
【００９６】
＜実施の形態４＞
図１３は、実施の形態４による半導体装置の構成を示す回路図である。実施の形態４による半導体装置の全体構成は、図１に示す一般的な半導体装置と同様であるので詳細な説明は繰り返さない。また、メモリセルＭＣ、ビット線プリチャージ回路６０およびデータ書込／読出回路３０の構成についても、図２と同様であるので、詳細な説明は繰り返さない。
【００９７】
図１３を参照して、実施の形態４による半導体装置は、図２に示す回路図に、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２、ＭＶＳＳ線およびＭＶＳＳ制御回路７０、およびＮＭＯＳトランジスタＭＮ１３，ＭＮ１４を設けたものである。ＭＶＳＳ線およびＭＶＳＳ制御回路７０の構成および動作は、図７に示す実施の形態２による半導体装置と同様であるので、詳細な説明は繰り返さない。また、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２の構成および動作は、図９に示す実施の形態３による半導体装置と同様であるので、詳細な説明は繰り返さない。
【００９８】
ＮＭＯＳトランジスタＭＮ１３は、ドレインがビット線ＢＢに接続され、ソースがＶＳＳ線に接続される。ＮＭＯＳトランジスタＭＮ１４は、ドレインがビット線ＢＴに接続され、ソースがＶＳＳ線に接続される。ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２のゲートはともに、制御回路／デコーダ５０からの制御信号Ｔ３を伝達する信号線（以下、Ｔ３線とも称する）に接続される。
【００９９】
制御回路／デコーダ５０は、半導体装置が低スタンバイテストモードに切替わった時点で所定時間活性化レベルの「Ｈ」レベルとなる制御信号Ｔ３を発生する。発生した制御信号Ｔ３は、ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４のゲートに入力される。ＮＭＯＳトランジスタＭＮ１３，ＭＮ１４が制御信号Ｔ３を受けて所定時間オン状態になることにより、ビット線ＢＢ，ＢＴは所定時間「Ｌ」レベル（接地電圧ＶＳＳ）にプルダウンされる。
【０１００】
一方、通常動作モード、通常スタンバイモードおよび低スタンバイモード時には、制御回路／デコーダ５０は、制御信号Ｔ３を非活性化レベルの「Ｌ」レベルにする。
【０１０１】
次に、実施の形態４による半導体装置の動作について、図１４に示すタイミングチャートを用いて説明する。
【０１０２】
図１４を参照して、実施の形態４による半導体装置は、低スタンバイモード時のメモリセルＭＣのデータ保持特性をテストするために、上述した実施の形態１〜３による半導体装置と同様の処理を行なう。具体的には、実施の形態４による半導体装置では、最初にテスト対象となるメモリセルＭＣにデータの書込みが行なわれ（時刻ｔ１２〜ｔ１３）、書込みの完了後に通常スタンバイモードに設定される（時刻ｔ１３〜ｔ１４）。
【０１０３】
次に、通常スタンバイモードから低スタンバイテストモードに切替えられると（時刻ｔ１４）、実施の形態４による半導体装置では、制御回路／デコーダ５０は、最初に、制御信号Ｔ３を所定時間「Ｈ」レベルに活性化することにより、ビット線ＢＢ，ＢＴを「Ｌ」レベル（接地電圧ＶＳＳ）にプルダウンする。また、制御回路／デコーダ５０は、制御信号Ｔ２を非活性化レベルの「Ｌ」レベルにすることにより、ＭＶＳＳ線の電位をプルアップさせる。
【０１０４】
制御信号Ｔ３が「Ｈ」レベルから「Ｌ」レベルに切替わると（時刻ｔ１４０）、制御回路／デコーダ５０は、制御信号Ｔ１を活性化レベルの「Ｈ」レベルにする。これにより、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２がオン状態になり、ビット線ＢＢ，ＢＴがともにＭＶＳＳ線に電気的に接続される。
【０１０５】
このとき、ＭＶＳＳ線では、「Ｌ」レベルにプルダウンされたビット線ＢＢ，ＢＴに接続されたことによって、時刻ｔ１４以降上昇していた電位が一時的に「Ｌ」レベルに低下する。その後、ＭＶＳＳ線の電位は上昇を続け、「Ｌ＋ΔＬ」レベルに到達する。ビット線ＢＢ，ＢＴの電位もＭＶＳＳ線の電位を受けて「Ｌ＋ΔＬ」レベルに到達する。この状態で一定時間が経過すると、低スタンバイテストモードが終了し、メモリセルＭＣ１に保持されているデータの読出が行なわれる（時刻ｔ１５〜ｔ１６）。ビット線ＢＢ，ＢＴの電位の変化に基づいて、メモリセルＭＣ１が正常であるか否かが判定される。
【０１０６】
上述のように、実施の形態４による半導体装置では、通常スタンバイモードから低スタンバイテストモードへの切替え時に、ビット線ＢＢ，ＢＴの電位を一時的に「Ｌ」レベルにした後に、ビット線ＢＢ，ＢＴおよびＭＶＳＳ線を電気的に接続する。実施の形態４による半導体装置の作用効果について、図１５に示す比較例を参照しながら説明する。
【０１０７】
図１５を参照して、通常スタンバイモードから低スタンバイテストモードへの切替え時（時刻ｔ１４）、制御回路／デコーダ５０は、ビット線プリチャージ信号ＣＰＣを非活性化レベルの「Ｈ」レベルにすることにより、ビット線ＢＢ，ＢＴのプリチャージを解除する。また、図示しないデータ書込信号ＷＣ１を非活性化レベルの「Ｌ」レベルにするとともに、データ読出信号ＲＣ１を非活性化レベルの「Ｈ」レベルにすることにより、ビット線対をデータ書込／読出回路３０から電気的に切り離す。ビット線ＢＢ，ＢＴがフローティング状態となったことにより、時刻ｔ１４以降ビット線ＢＢ，ＢＴの電位は徐々に低下する。
【０１０８】
また、制御回路／デコーダ５０は、低スタンバイテストモードへの切替え時（時刻ｔ１４）に、制御信号Ｔ２を非活性化レベルの「Ｌ」レベルにし、ＭＶＳＳ線の電位をプルアップさせる。そして、その後の時刻ｔ１４０において、制御回路／デコーダ５０は、制御信号Ｔ１を活性化レベルの「Ｈ」レベルにすることにより、ビット線ＢＢ，ＢＴおよびＭＶＳＳ線を電気的に接続する。
【０１０９】
低スタンバイテストモードへの切替え時点（時刻ｔ１４）からビット線ＢＢ，ＢＴおよびＭＶＳＳ線が接続される時点（時刻１４０）までの時間において、ビット線ＢＢ，ＢＴの電位は「Ｈ」レベルから徐々に低下する。その一方で、ＭＶＳＳ線の電位は「Ｌ＋ΔＬ」レベルに向けて徐々に増加する。このときのビット線ＢＢ，ＢＴおよびＭＶＳＳ線の間に電位差に応じて、ビット線ＢＢ，ＢＴおよびメモリセルＭＣの間に過渡的にリーク電流が流れる可能性がある。
【０１１０】
例えば、ビット線ＢＢ，ＢＴの電位がＭＶＳＳ線の電位より高い場合には、図１５に示すように、ビット線ＢＢまたはＢＴからメモリセルＭＣ１，ＭＣ２の低電位側の記憶ノードＭＢ１，ＭＢ２に向けて一時的にリーク電流が流れ込む。これにより、記憶ノードＭＢ１，ＭＢ２の電位が一時的に高くなる現象が生じる。その結果、メモリセルＭＣのデータ保持特性によってはラッチ回路が反転してデータ破壊に至るという問題が起こり得る。
【０１１１】
このような不具合を回避するため、実施の形態４による半導体装置では、低スタンバイテストモードへの切替え時点（時刻ｔ１４）からビット線ＢＢ，ＢＴおよびＭＶＳＳ線が接続される時点（時刻１４０）までの時間において、ビット線ＢＢ，ＢＴを「Ｌ」レベル（接地電圧ＶＳＳ）にプルダウンする。これにより、ビット線ＢＢ，ＢＴの電位は、メモリセルＭＣの低電位側の記憶ノードの電位より確実に低くすることができるため、上述したメモリセルＭＣのデータ破壊を抑制できる。
【０１１２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１１３】
例えば、実施の形態１〜４では、低スタンバイテストモード時にビット線ＢＢ，ＢＢを接地電圧ＶＳＳまたはメモリセルＭＣの低電位側の電位に固定する構成について説明したが、これらに限られることなく、低スタンバイモード時のビット線ＢＢ，ＢＴが所定の電位に固定されていればよい点について確認的に記載する。したがって、低スタンバイテストモード時にビット線ＢＢ，ＢＴを「Ｈ」レベル（電源電圧ＶＤＤ）に固定する構成とすることも可能である。
【符号の説明】
【０１１４】
１０  メモリセルアレイ、２０  ワード線ドライバ、３０  データ書込／読出回路、３２  書込回路、３４  読出回路、５０  制御回路／デコーダ、６０  ビット線プリチャージ回路、７０  ＭＶＳＳ制御回路、ＭＣ  メモリセル、ＷＬ  ワード線、ＢＢ，ＢＴ  ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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