(57)【要約】【課題】配線間容量を低減し、かつ、配線間の接触不良を抑制した半導体装置およびその製造方法を提供する。【解決手段】本実施形態による半導体装置は、半導体基板を備える。下層配線は、半導体基板の表面上方に形成されている。層間絶縁膜は、下層配線上に設けられ、４層の積層構造を含む。コンタクトプラグは、下層配線に達するように層間絶縁膜に形成されたコンタクトホール内に充填され、アルミニウムを含有する。コンタクトホールの内面において、積層構造のうち２つの上層と２つの下層とは、互いに異なる角度のテーパーを有する。【選択図】図３
2014053369.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上方に形成され、銅を含有する下層配線と、
前記下層配線上に設けられ、４層の積層構造を含む層間絶縁膜と、
前記下層配線に達するように前記層間絶縁膜に形成されたコンタクトホール内に充填され、アルミニウムを含有するコンタクトプラグとを備え、
前記コンタクトホールの内面において、前記積層構造のうち２つの上層は、前記半導体基板の表面に対して第１の角度で傾斜する第１のテーパーを有し、前記積層構造のうち２つの下層は、前記半導体基板の表面に対して前記第１の角度よりも大きい第２の角度で傾斜する第２のテーパーを有し、
前記第１の角度は、８６度以下であることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面上方に形成された下層配線と、
前記下層配線上に設けられ、４層の積層構造を含む層間絶縁膜と、
前記下層配線に達するように前記層間絶縁膜に形成されたコンタクトホール内に充填され、アルミニウムを含有するコンタクトプラグとを備え、
前記コンタクトホールの内面において、前記積層構造のうち２つの上層と２つの下層とは、互いに異なる角度のテーパーを有することを特徴とする半導体装置。
【請求項３】
前記下層配線は、銅を含有する配線であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コンタクトホールの内面において、前記２つの上層は、前記半導体基板の表面に対して第１の角度で傾斜する第１のテーパーを有し、前記２つの下層は、前記半導体基板の表面に対して前記第１の角度よりも大きい第２の角度で傾斜する第２のテーパーを有することを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記第１の角度は、８６度以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記積層構造のうち前記下層配線に最も近い第１層がポーラス膜であり、前記第１層上の第２層が酸化膜であり、前記第２層上の第３層が窒化膜であり、前記第３層上の第４層が酸化膜であることを特徴とする請求項２から請求項５のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板の表面上方に下層配線を形成し、
前記下層配線上に４層の積層構造を含む層間絶縁膜を堆積し、
前記積層構造のうち２つの上層と２つの下層とが互いに異なる角度のテーパーを有するようにコンタクトホールを前記層間絶縁膜に形成し、
前記コンタクトホールにアルミニウムを含有するコンタクトプラグを埋め込むことを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明による実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置において素子の微細化に伴い、配線間距離が、益々、短くなってきている。配線間距離が短くなると、配線間容量が大きくなるため、信号遅延を引き起こし、あるいは、消費電力を増大させる。このような配線間容量を低減するためには、層間絶縁膜の材料として低誘電率膜（Ｌｏｗ−ｋ膜）を採用し、あるいは、層間絶縁膜の膜厚を増大させることが考えられる。
【０００３】
そこで、Ｌｏｗ−ｋ膜を多孔質(ポーラス)膜にすることでさらに誘電率を低下させることが有効である。しかし、ポーラス膜はエッチングレートが速く、エッチング工程において過剰にエッチングされてしまうおそれがある。即ち、ポーラス膜は、エッチング工程において制御が困難である。
【０００４】
一方、層間絶縁膜の膜厚を増大させると、コンタクトホールのアスペクト比が高くなり、アルミニウムのような金属材料の埋込み性が悪化する。埋込み性が悪いと、コンタクトプラグにボイドが発生し、それにより配線間における接触不良が生じやすくなる。金属材料として埋込み性の良好なタングステンを用いることもできる。しかし、金属材料としてアルミニウムよりも高価なタングステンを採用すると、半導体装置の製造コストが高くなってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００８／００８３９９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
配線間容量を低減し、かつ、配線間の接触不良を抑制した半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本実施形態による半導体装置は、半導体基板を備える。下層配線は、半導体基板の表面上方に形成されている。層間絶縁膜は、下層配線上に設けられ、４層の積層構造を含む。コンタクトプラグは、下層配線に達するように層間絶縁膜に形成されたコンタクトホール内に充填され、アルミニウムを含有する。コンタクトホールの内面において、積層構造のうち２つの上層と２つの下層とは、互いに異なる角度のテーパーを有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に従ったＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイＭＣＡの一部を示す回路図。
【図２】メモリセルアレイＭＣＡの一部のレイアウトパターンを示す平面図。
【図３】本実施形態によるビアコンタクトＶ２および層間絶縁膜ＩＬＤの構成を示す断面図。
【図４】本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭの製造方法を示す断面図。
【図５】ビアコンタクトＶ２の深さとコンタクトプラグ５０内におけるボイド発生率との関係を示すグラフ。
【図６】第１の角度θ１とボイド発生率との関係を示すグラフ。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。本実施形態は、一例としてＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only-Memory）に適用されている。また、本実施形態は、ＮＡＮＤ型ＥＥＰＲＯＭだけでなく、アルミニウムを含有するコンタクトプラグを備えた任意の半導体装置に適用可能である。また、本実施形態において、上下方向を示す文言は、半導体基板１０のメモリセルＭＣが設けられる面を上とした場合の相対方向を示し、重力加速度方向を基準とした上下方向と異なる場合がある。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に従ったＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイＭＣＡの一部を示す回路図である。メモリセルアレイＭＣＡは、複数のメモリセルＭＣと、選択ゲートトランジスタＳＧＤ、ＳＧＳとを備えている。
【００１１】
複数のメモリセルＭＣは、選択ゲートトランジスタＳＧＤとＳＧＳとの間に直列接続されており、ＮＡＮＤセルユニットＣＵ（以下、単に、セルユニットＣＵと言う）を成す。セルユニットＣＵは、選択ゲートトランジスタＳＧＤを介してビット線ＢＬに電気的に接続される。また、セルユニットＣＵは、選択ゲートトランジスタＳＧＳを介してソース線ＳＬに電気的に接続される。
【００１２】
選択ゲートトランジスタＳＧＤの一端は、ビットコンタクトＣＢを介してビット線ＢＬに電気的に接続され、選択ゲートトランジスタＳＧＳの一端は、ソースコンタクトＣＳを介してソース線ＳＬに電気的に接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳは、それぞれ信号線ＳＧＬ１、ＳＧＬ２の信号を受けて動作する。それにより、選択ゲートトランジスタＳＧＤ、ＳＧＳは、セルユニットＣＵのメモリセルＭＣを選択的にビット線ＢＬとソース線ＳＬとの間に接続することができる。
【００１３】
ビット線ＢＬの延伸方向ＤＢＬに隣接する複数のセルユニットＣＵは、ビット線ＢＬを共有している。ワード線ＷＬの延伸方向ＤＷＬに隣接する複数のセルユニットＣＵは、ワード線ＷＬを共有している。
【００１４】
ビットコンタクトＣＢは、方向ＤＢＬにおいてビットコンタクトＣＢに隣接する２つのセルユニットＣＵに共有されている。ソースコンタクトＣＳも、方向ＤＢＬにおいてビットコンタクトＣＢに隣接する２つのセルユニットＣＵに共有されている。
【００１５】
図２は、メモリセルアレイＭＣＡの一部のレイアウトパターンを示す平面図である。半導体基板１０に、複数の素子分離領域ＳＴＩ(Shallow Trench Isolation)が方向ＤＢＬに沿ってストライプ状に形成されている。隣接する２つの素子分離領域ＳＴＩ間には、アクティブエリアＡＡが設けられる。従って、複数のアクティブエリアＡＡも、方向ＤＢＬに沿ってストライプ状に形成される。互いに隣接する複数のアクティブエリアＡＡは、それらの間の素子分離領域ＳＴＩによって電気的に分離されている。
【００１６】
複数の選択ゲートトランジスタＳＧＳのソース層は、半導体基板１０に形成されており、ソースコンタクトＣＳを介して第１のソース線ＳＬ１に共通に接続されている。第１のソース線ＳＬ１は、ビアコンタクトＶ１を介してソースシャント線ＳＨ１に接続されている。ソースシャント線ＳＨ１は、金属配線ＳＬ１よりも上層に設けられた配線である。さらに、ソースシャント線ＳＨ１は、ビアコンタクトＶ２を介して第２のソース線ＳＬ２に接続されている。第２のソース線ＳＬ２は、第１のソース線ＳＬ１とともに方向ＤＷＬに延伸しており、ソースシャント線ＳＬ１よりも上層に設けられた配線である。このように、第１のソース線ＳＬ１、ソースシャント線ＳＨ１および第２のソース線ＳＬ２は、この順番に下から形成されている。尚、ソースシャント配線ＳＨ１は、ビット線ＢＬと同じ配線層Ｌ１に形成されている。
【００１７】
ビアコンタクトＶ２は、下層の銅配線を上層のアルミニウム配線に接続するために用いられ、ソースシャント部だけでなく、例えば、ビット線ＢＬと図示しないセンスアンプとの接続部分やワード線ＷＬと図示しないワード線ドライバとの接続部分等の他の配線の接続にも用いられている。
【００１８】
図３は、本実施形態によるビアコンタクトＶ２および層間絶縁膜ＩＬＤ（Inter-Layer Dielectric）の構成を示す断面図である。図３は、例えば、図２の３−３線に沿った断面に相当する。ビアコンタクトＶ２は、下層配線２０と上層配線６０との間を電気的に接続するコンタクトであり、多層配線構造の一部として設けられている。下層配線２０は、例えば、図２に示すソースシャント線ＳＨ１に相当し、上層配線６０は、例えば、第２のソース線ＳＬ２に相当する。
【００１９】
半導体基板１０上の半導体素子の上には、該半導体素子と接続される多層配線構造が形成されている。その多層配線構造のうち下層配線２０（例えば、ソースシャント線ＳＨ１）が半導体基板１０の表面上方に設けられている。下層配線２０は、ダマシン法により絶縁膜３０内に埋込み形成されている。下層配線２０は、例えば、銅を主に含有する金属材料を用いて形成されている。
【００２０】
層間絶縁膜ＩＬＤが下層配線２０および絶縁膜３０上に設けられている。層間絶縁膜ＩＬＤは、４層の積層構造ＳＴＣを含む。積層構造ＳＴＣは、下層配線２０に最も近い第１層４１と、第１層４１上の第２層４２と、第２層４２上の第３層４３と、第３層４３上の第４層４４とからなる。第１層４１は、例えば、ＳｉＣＮのポーラス膜（具体的には、ＢＬＯｋ（ＡＭＡＴの商標））を用いて形成されている。第１層４１の誘電率は、第１層４１〜第４層４４の誘電率の中で最も低い。第２層４２および第４層４４は、例えば、シリコン酸化膜（ｄＴＥＯＳ（thermally Densified TetraEthOxySilane）、ＢＳＧ（Boron Silicon Glass）、ＨＴＯ（High Temperature Oxide））を用いて形成されている。第３層４３は、例えば、シリコン窒化膜、シリコン酸窒化膜等を用いて形成されている。従って、第３層４３の誘電率は、第２層４２および第４層４４の誘電率よりも高い。即ち、第１層４１〜第４層４４の各誘電率をＥ４１〜Ｅ４４とすると、次の不等式が成り立つ。
Ｅ４４＜Ｅ４３＞Ｅ４２＜Ｅ４１（式１）
【００２１】
本実施形態において、第２層４２および第４層４４は、同一材料（ｄＴＥＯＳを用いて形成されたシリコン酸化膜）で形成されている。しかし、第２層４２および第４層４４は、第３層４３に対して選択的にエッチング可能な材料（第３層４３よりもエッチングレートの速い材料）であれば、互いに異なる材料であってもよい。逆に、第３層４３は、第４層４４をエッチングする際に、エッチングストッパとして機能することができる材料であればよい。但し、本実施形態では、第３層４３は、薄く（例えば、約１０ｎｍ）形成されているので、実際には第４層４４のエッチングにおいて、エッチングを完全には停止せずに第３層４３および第２層４２と連続して実行してもよい。
【００２２】
層間絶縁膜ＩＬＤには、下層配線２０に達するコンタクトホールＣＨが形成されている。コンタクトホールＣＨの内面において、積層構造ＳＴＣのうち２つの上層としての第４層４４および第３層４３は、半導体基板１０の表面１２に対して第１の角度θ１で傾斜する第１のテーパーＴＰ１を有する。また、コンタクトホールＣＨの内面において、積層構造ＳＴＣのうち２つの下層としての第２層４２および第１層４１は、表面１２に対して第１の角度θ１よりも大きい第２の角度θ２で傾斜する第２のテーパーＴＰ２を有する。第１の角度θ１と第２の角度θ２とは、互いに異なる角度である。第１および第２の角度θ１、θ２の具体的な数値については、後述する。
【００２３】
コンタクトプラグ５０がコンタクトホールＣＨ内に充填されている。コンタクトプラグ５０は、例えば、アルミニウムを主として含有する金属材料を用いて形成されている。コンタクトプラグ５０は、下層配線２０に接続されており、コンタクトホールＣＨ内において埋込み性良く充填されている。コンタクトプラグ５０内にはボイドは発生していない。
【００２４】
さらに、コンタクトプラグ５０および層間絶縁膜ＩＬＤ上に上層配線６０（例えば、第２のソース線ＳＬ２）が形成されている。上層配線６０は、例えば、銅、アルミニウム等の金属材料を用いて形成されている。上層配線６０は、コンタクトプラグ５０を介して下層配線２０に電気的に接続されている。
【００２５】
図４（Ａ）〜図４（Ｅ）は、本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭの製造方法を示す断面図である。半導体基板１０上にメモリセルアレイＭＣＡおよび周辺回路の半導体素子を形成した後、半導体素子の上に多層配線構造を形成する。図４（Ａ）〜図４（Ｅ）を参照して、多層配線構造の製造方法をより詳細に説明する。
【００２６】
まず、ダマシン法を用いて、絶縁膜３０に下層配線２０（例えば、ソースシャント線ＳＨ１）を埋め込む。絶縁膜３０は、例えば、シリコン酸化膜を用いて形成される。下層配線２０は、例えば、銅を主に含有する金属材料を用いて形成されている。
【００２７】
次に、絶縁膜３０および下層配線２０上に、４層の積層構造ＳＴＣを形成する。より詳細には、絶縁膜３０および下層配線２０上に、ＣＶＤ（Chemical Vapor Deposition）法等を用いて、第１層４１、第２層４２、第３層４３および第４層４４をこの順番で堆積する。上述のように、第１層４１は、例えば、低誘電率を有するポーラス膜であり、第２層４２および第４層４４は、例えば、ｄＴＥＯＳを用いて形成されたシリコン酸化膜であり、第３層４３は、例えば、シリコン窒化膜である。
【００２８】
次に、リソグラフィ技術を用いて、第４層４４上に、フォトレジスト７０を形成する。フォトレジスト７０は、ビアコンタクトＶ２のレイアウトにパターニングされる。これにより、図４（Ａ）に示す構造が得られる。
【００２９】
次に、図４（Ｂ）に示すように、フォトレジスト７０をマスクとして用いて、第４層４４をＲＩＥ（Reactive Ion Etching）法またはＣＤＥ（Chemical Dry Etching）でエッチングする。このエッチング工程では、エッチングバイアスを弱めて（即ち、異方性を弱めて）、第４層４４をエッチングする。これにより、第４層４４は、その側面において第１のテーパーＴＰ１を有するように加工される。
【００３０】
第４層４４のエッチング工程において、第３層４３が露出されると、フォトレジスト７０の除去を実行する。フォトレジスト７０の除去は、酸素を用いてアッシングすることによって実行される。このとき、第３層４３をエッチングストッパとして用いてもよい。即ち、第３層４３が露出されたときに（第３層４３が検出されたときに）、一旦エッチングを停止し、フォトレジスト７０の除去を行なう。これにより、図４（Ｃ）に示す構造が得られる。このとき、第１層４１〜第３層４３は、フォトレジスト７０の除去時に用いられる酸素が下層配線２０に到達することを阻止する。従って、下層配線２０の酸化を抑制し、それによりコンタクト不良を抑制することができる。
【００３１】
次に、第４層４４をマスクとして用いて、第３層４３をＲＩＥ法またはＣＤＥ法でエッチングする。第３層４３のエッチング工程でも、エッチングバイアスを弱めて（即ち、異方性を弱めて）、第３層４３をエッチングする。これにより、第３層４３も、第４層４４と同様に、側面において第１のテーパーＴＰ１を有するように加工される。
【００３２】
次に、第３層４３および第４層４４をマスクとして用いて、第２層４２をＲＩＥ法またはＣＤＥ法でエッチングする。第２層４２のエッチング工程では、エッチングバイアスを、第３層４３および第４層４４のエッチング時のエッチングバイアスよりも高くして、異方的にエッチングする。これにより、図４（Ｄ）に示すように、第２層４２は、その側面において第１のテーパーＴＰ１よりも急峻な第２のテーパーＴＰ２を有するように加工される。尚、第１のテーパーＴＰ１を形成するエッチング条件から第２のテーパーＴＰ２を形成するエッチング条件へ変更するタイミングは、第３層４３の材料が検出された後、第２層４２の材料が検出されたタイミングでよい。従って、第２層４２および第４層４４の材料は、同一材料であっても問題ない。
【００３３】
さらに、第３層４３および第４層４４をマスクとして用いて、第１層４１をＲＩＥ法またはＣＤＥ法でエッチングする。第１層４１のエッチング工程でも、エッチングバイアスを比較的高くして、異方的にエッチングする。これにより、図４（Ｅ）に示すように、第１層４１は、第２層４２と同様に、その側面において第２のテーパーＴＰ２を有するように加工される。
【００３４】
このように、２つの上層と２つの下層とにおいて互いに異なる角度のテーパーＴＰ１、ＴＰ２を有するコンタクトホールＣＨが層間絶縁膜ＩＬＤに形成される。コンタクトホールＣＨの内側面は、第４層４４および第３層４３において、半導体基板１０の表面１２に対して第１の角度θ１だけ傾斜した第１のテーパーＴＰ１を有し、第２層４２および第１層４１において、半導体基板１０の表面１２に対して第２の角度θ２だけ傾斜した第２のテーパーＴＰ２を有する。コンタクトホールＣＨの内側面にこのような第１および第２のテーパーＴＰ１、ＴＰ２を設けることによって、開口径Ｗｔは、開口径Ｗｂよりも大きくなる。尚、Ｗｔは、層間絶縁膜ＩＬＤの上面におけるコンタクトホールＣＨの開口径であり、Ｗｂは、層間絶縁膜ＩＬＤの底面におけるコンタクトホールＣＨの開口径である。
【００３５】
第２の角度θ２は、第１の角度θ１よりも半導体基板１０の表面１２に対して垂直方向に近く、第２のテーパーＴＰ２は、第１のテーパーＴＰ１よりも急峻である。このように、コンタクトホールＣＨの内側面のテーパーの角度を段階的に変更することによって、コンタクトプラグ５０の材料（Ａｌ）の埋込み性（カバレッジ）を改善しつつ、コンタクトプラグ５０と下層配線２０とのコンタクト面積を大きく維持することができる。
【００３６】
ここで、ＷｔおよびＷｂの大きさについて考察する。開口径Ｗｔが大きすぎると、隣接する２つのビアコンタクトＶ２間の距離が狭くなるので、隣接する２つのビアコンタクトＶ２間の耐圧が低くなる。また、開口径Ｗｔが大きすぎると、ビアコンタクトＶ２上に形成される配線も太くする必要が生じ、メモリ素子の微細化に反してしまう。逆に、開口径Ｗｔが小さすぎると、コンタクトプラグ５０の金属材料（Ａｌ）の埋込み性（カバレッジ）が悪化する。従って、開口径Ｗｔは所定の範囲の大きさに制御する必要がある。
【００３７】
一方、開口径Ｗｂが大きすぎると、コンタクトプラグ５０が下層配線２０からはみ出してしまうおそれがある。逆に、開口径Ｗｂが小さすぎると、コンタクトプラグ５０と下層配線２０との接触面積が小さくなり、コンタクト抵抗が上昇してしまうおそれがある。従って、開口径Ｗｂも所定の範囲の大きさに制御する必要がある。
【００３８】
本実施形態によれば、第１のテーパーＴＰ１を第２のテーパーＴＰ２よりも緩やかにすることによって、コンタクトプラグ５０の材料がコンタクトホールＣＨへ入り込みやすくし、尚且つ、第２のテーパーＴＰ２を第１のテーパーＴＰ１よりも急峻にすることによって、コンタクトホールＣＨの底部の開口径Ｗｂの狭小化を抑制している。開口径Ｗｂの大きさを或る程度大きく維持することによって、コンタクト抵抗の上昇を抑制することができる。このように、本実施形態は、第１のテーパーＴＰ１を緩やかにして開口径Ｗｔを広げすぎずにコンタクトプラグ５０の材料の埋込み性を改善しつつ、開口径Ｗｂの大きさを或る程度確保することができる。従って、開口径ＷｔおよびＷｔをそれぞれ所定の範囲の大きさにすることが容易となる。尚、テーパーが“緩やか”とは、半導体基板１０の表面１２に対する角度が比較的小さく、半導体基板１０の表面１２に対する垂直方向（９０度）から遠いことを示す。テーパーが“急峻”とは、半導体基板１０の表面１２に対する角度が比較的大きく、上記垂直方向（９０度）に近いことを示す。
【００３９】
コンタクトホールＣＨの形成後、図３に示すように、コンタクトプラグ５０の材料をコンタクトホールＣＨ内に充填する。コンタクトプラグ５０の材料は、上述の通り、例えば、アルミニウムを主に含有する金属材料である。アルミニウムは、タングステン等の金属と比べて埋込み性（カバレッジ）が良くない。しかし、第１のテーパーＴＰ１は比較的緩やかなので、コンタクトプラグ５０の材料は、コンタクトホールＣＨにボイド無く埋め込まれ得る。そして、コンタクトプラグ５０および層間絶縁膜ＩＬＤ上に上層配線６０を形成する。その後、さらに上層の層間絶縁膜および／または配線層（図示せず）を形成することによって、本実施形態による半導体装置が完成する。
【００４０】
このように、本実施形態は、コンタクトホールＣＨの内側面のテーパーの角度を段階的に変更することによって、コンタクト抵抗の上昇を抑制しながら、コンタクトプラグ５０の材料の埋込み性を改善することができる。通常、コンタクトホールＣＨの内側面のテーパーの角度θ１を緩和する（θ１を小さくする）と、コンタクトホールＣＨの底部の開口径Ｗｂが小さくなってしまう。しかし、本実施形態では、コンタクトホールＣＨの内側面のテーパーの角度を段階的に変更しているので、コンタクトホールＣＨの底部の開口径Ｗｂの大きさを維持しながら、コンタクトホールＣＨの上部におけるテーパーの角度θ１を緩和させることができる。これにより、コンタクトプラグ５０の材料の埋込み性を改善し、後述のように、コンタクトプラグ５０内におけるボイド発生率が低減する。その結果、本実施形態による半導体装置の信頼性が向上する。
【００４１】
また、コンタクトホールＣＨの底部の開口径Ｗｂの大きさを維持し、かつ、コンタクトプラグ５０の材料の埋込み性が改善されるので、コンタクトホールＣＨのアスペクト比をさらに大きくすることも可能である。即ち、本実施形態によれば、層間絶縁膜ＩＬＤの厚さをさらに厚くして、配線間容量を低減させることができる。
【００４２】
本実施形態において、コンタクトホールＣＨの内側面のテーパーの角度を段階的に変更するために、第２層４２と第４層４４との間に第３層４３が挿入されている。即ち、第３層４３は、エッチング条件を変更するために用いられている。従って、第３層４３の挿入位置（高さ）によって、第１のテーパーＴＰ１と第２のテーパーＴＰ２との間の境界位置（高さ）が変わる。従って、コンタクトプラグ５０の埋込み性をより改善するために、第３層４３の位置を低くするという調整が可能である。逆に、コンタクトホールＣＨの底部の開口径Ｗｂを大きくするために、第３層４３の位置を高くするという調整も可能である。このように、第３層４３の挿入位置（高さ）は、第２層４２の底面から第４層４４の上面の範囲において変更することができる。
【００４３】
もし、第３層４３が挿入されていない場合、コンタクトホールＣＨの内側面のテーパーの角度を段階的に変更することが困難である。従って、開口径Ｗｂが小さくなってコンタクト不良が発生し易くなり、あるいは、開口径Ｗｔが大きくなってビアコンタクトＶ２間の耐圧が維持できなくなる。
【００４４】
また、本実施形態は、コンタクトホールＣＨの形成工程において、第３層４３の上面が露出されたときに、フォトレジスト７０を除去している。もし、第３層４３が設けられていない場合、第４層４４および第２層４２のエッチング後、第１層４１が露出されたときに、フォトレジスト７０を除去することになる。しかし、第１層４１は、上述の通りエッチングレートが第２層４２〜第４層４４のそれに比べて速く、エッチング制御し難い。従って、コンタクトホールＣＨの形成工程において、第１層４１が検出された時点では、既に、下層配線２０が露出している可能性がある。このような場合、フォトレジスト７０を除去するためのアッシングの酸素が、下層配線２０にも達することになる。下層配線２０が銅を用いて形成されている場合、下層配線２０の表面がアッシング工程の酸素によって酸化され得る。下層配線２０の表面に酸化銅が形成されると、コンタクトプラグ５０と下層配線２０との間の抵抗が上昇し、コンタクト不良が発生し易くなる。このように、第１層４１（例えば、ポーラス膜）は、エッチングにおいて制御することが困難であり、エッチングストッパとして用いることは困難である。これに対し、本実施形態では、エッチングストッパとして適している第３層４３の上面が露出されたときに、フォトレジスト７０を除去している。従って、下層配線２０の酸化を抑制し、それにより、コンタクトプラグ５０と下層配線２０との間のコンタクト不良を抑制することができる。
【００４５】
本実施形態において、第１層４１は低誘電率のポーラス膜を用いて形成されている。従って、配線間容量が低減する。さらに、第１層４１はエッチングレートが速いため、異方的にエッチングし易い。即ち、第１層４１は、急峻な第２のテーパーＴＰ２を有するように加工し易いと言える。従って、コンタクトホールＣＨの底部の開口径Ｗｂを広く維持することができる。
【００４６】
このように、本実施形態によるＮＡＮＤ型ＥＥＰＲＯＭは、配線間容量を低減し、かつ、配線間の接触不良を抑制することができる。
【００４７】
さらに、図５（Ａ）〜図６を参照して、第１および第２の角度θ１、θ２について考察する。
【００４８】
図５（Ａ）および図５（Ｂ）は、ビアコンタクトＶ２の深さとコンタクトプラグ５０内におけるボイド発生率との関係を示すグラフである。図５（Ａ）は、第１の角度θ１が８７度である場合のボイド発生率を示す。図５（Ｂ）は、第１の角度θ１が８６度である場合のボイド発生率を示す。図５（Ａ）および図５（Ｂ）のグラフの横軸は、ビアコンタクトＶ２（コンタクトホールＣＨ）の深さを示し、縦軸は、ボイド発生率を示す。
【００４９】
図５（Ａ）に示すように、第１の角度θ１が８７度である場合、ビアコンタクトＶ２の深さが深くなるに従って、ボイド発生率が高くなっている。これは、第１のテーパーが急峻であるため、コンタクトプラグ５０の材料の埋込み性（カバレッジ）がビアコンタクトＶ２の深さによって悪化することを意味する。即ち、第１の角度θ１が８７度以上の場合、コンタクトプラグ５０の材料の埋込み性（カバレッジ）が悪化する。
【００５０】
一方、図５（Ｂ）に示すように、第１の角度θ１が８６度になると、ビアコンタクトＶ２の深さが深くなっても、ボイド発生率は低い状態を維持する。これは、第１のテーパーが緩和された結果、コンタクトプラグ５０の材料の埋込み性（カバレッジ）が改善されたことを意味する。即ち、第１の角度θ１が８６度以下の場合、コンタクトプラグ５０の材料の埋込み性（カバレッジ）が良好になる。このように、第１のテーパーＴＰ１の角度が１度緩やかになるだけで、コンタクトプラグ５０内のボイド発生率が大きく改善することが分かった。
【００５１】
図６は、第１の角度θ１とボイド発生率との関係を示すグラフである。ビアコンタクトＶ２の深さは、約３００ｎｍに設定されている。図６のグラフにおいて、横軸は、第１の角度θ１を示す。縦軸は、ボイド発生率を示す。図６のグラフでは、第１の角度θ１が８５度を超えると、ボイド発生率が上昇し始める。そして、第１の角度θ１が８７度以上になると、ボイド発生率がかなり高くなる。このように、第１の角度θ１が８５度を上回ると、コンタクトプラグ５０内にボイドが発生し始めることが分かる。逆に、第１の角度θ１が８６度以下の場合には、コンタクトプラグ５０内にボイドがほとんど発生しなくなる。第１のテーパーが緩和された結果、コンタクトプラグ５０の材料の埋込み性（カバレッジ）がさらに改善されたからである。即ち、第１の角度θ１が８５度以下の場合には、その埋込み性はさらに良好になる。勿論、コンタクトプラグ５０の材料（Ａｌ）の埋込み性はビアコンタクトＶ２の深さにも依る。しかし、ＮＡＮＤ型ＥＥＰＲＯＭに使用されるビアコンタクトＶ２の通常の深さの範囲（例えば、２００ｎｍ〜４００ｎｍ）であれば、第１の角度θ１を８６度以下、より好ましくは、８５度以下にすることが有効である。
【００５２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５３】
ＭＣＡ・・・メモリセルアレイ、ＭＣ・・・メモリセル、ＢＬ・・・ビット線、ＷＬ・・・ワード線、ＳＬ１、ＳＬ２・・・ソース線、ＳＧＤ、ＳＧＳ・・・選択ゲートトランジスタ、ＣＳ・・・ソースコンタクト、ＣＢ・・・ビットコンタクト、Ｖ１、Ｖ２・・・ビアコンタクト、ＳＨ１・・・ソースシャント線、１０・・・半導体基板、２０・・・下層配線、３０・・・絶縁膜、ＳＴＣ・・・積層構造、ＩＬＤ・・・層間絶縁膜、４１・・・第１層、４２・・・第２層、４３・・・第３層、４４・・・第４層、５０・・・コンタクトプラグ、６０・・・上層配線、ＣＨ・・・コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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