(57)【要約】【課題】オン電流の低下を抑制しつつ耐圧を向上可能な炭化珪素半導体装置を提供する。【解決手段】炭化珪素半導体装置１は、素子領域ＩＲと、ガードリング領域５とを有している。素子領域ＩＲには半導体素子７が設けられている。ガードリング領域５は、平面視において素子領域ＩＲを取り囲みかつ第１導電型を有する。半導体素子７は第１導電型とは異なる第２導電型を有するドリフト領域１２を含む。ガードリング領域５は、直線領域Ｂと直線領域Ｂと連接する曲率領域Ａとを含む。曲率領域Ａの内周部２ｃの曲率半径Ｒをドリフト領域１２の厚みＴ１で除した値が５以上１０以下である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子が設けられた素子領域と、平面視において前記素子領域を取り囲みかつ第１導電型を有するガードリング領域とを備え、
前記半導体素子は第１導電型とは異なる第２導電型を有するドリフト領域を含み、
前記ガードリング領域は、直線領域と前記直線領域と連接する曲率領域とを含み、
前記曲率領域の内周部の曲率半径を前記ドリフト領域の厚みで除した値が５以上１０以下である、炭化珪素半導体装置。
【請求項２】
前記半導体素子は、前記ドリフト領域と接しかつ前記第２導電型を有するボディ領域を含み、
前記ボディ領域の厚みは、前記ガードリング領域の厚みよりも大きい、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記ガードリング領域は、前記ボディ領域に接しかつ第２導電型を有するＪＴＥ領域を含む、請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記半導体素子は前記ボディ領域と接しかつ第１導電型を有するソース領域と、前記ソース領域に接するソース電極とを含み、
前記ＪＴＥ領域は前記ソース電極と接している、請求項３に記載の炭化珪素半導体装置。
【請求項５】
前記ガードリング領域は前記素子領域と接しないガードリングを含む、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
【請求項６】
前記ガードリングは複数であり、
複数の前記ガードリングのうち、最内周の前記ガードリングの前記曲率領域の内周部の曲率半径を前記ドリフト領域の厚みで除した値が５以上１０以下である、請求項５に記載の炭化珪素半導体装置。
【請求項７】
平面視において、前記ガードリング領域を取り囲みかつ前記第１導電型を有するフィールドストップ領域をさらに備えた、請求項１〜６のいずれか１項に記載の炭化珪素半導体装置。
【請求項８】
平面視において、前記ガードリング領域の外周部の任意の位置において、前記ガードリング領域の前記外周部と前記フィールドストップ領域の内周部との距離が同じである、請求項７に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は炭化珪素半導体装置に関し、より特定的には、ガードリング領域を有する炭化珪素半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置には、電界集中により半導体素子が破壊されることを抑制するために半導体素子が設けられている領域を囲うようにガードリング領域が形成される場合がある。
【０００３】
たとえば特開２００８−４６４３号公報（特許文献１）には、素子領域と、素領域を取り囲むように形成された終端領域とを有し、終端領域にガードリングが形成された珪素（シリコン）からなるＭＯＳＦＥＴの構造が記載されている。特開２００８−４６４３号公報に記載のＭＯＳＦＥＴによれば、最外ベース領域のコーナー部において、ガードリング層および埋め込みガードリング層が同心円状となるように曲率をもって形成されている。また最外ベース領域のコーナー部での電界集中を抑制するために、最外ベース領域の曲率半径は、ドリフト層の厚さの２〜４倍程度とされる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−４６４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、珪素よりもバンドギャップの大きい炭化珪素を用いたＭＯＳＦＥＴにおいて、最外ベース領域の曲率半径（言い換えば、最外ベース領域の端部に接して形成されているガードリングの曲率半径）がドリフト層の厚さの２〜４倍程度であるＭＯＳＦＥＴを製造した場合、ガードリングのコーナー部において電界が集中してＭＯＳＦＥＴが破壊される場合があった。
【０００６】
またガードリングのコーナー部における電界集中を緩和するため、ガードリングのコーナー部の曲率半径を大きくすることが考えられる。しかしながら、当該曲率半径を大きくすると素子領域の面積が小さくなるためオン電流が低下してしまう。
【０００７】
そこで本発明の目的は、オン電流の低下を抑制しつつ耐圧を向上可能な炭化珪素半導体装置を提供することである。
【課題を解決するための手段】
【０００８】
珪素は立方晶の結晶構造であるが炭化珪素は六方晶の結晶構造をとりうる。立方晶の珪素は電界強度に異方性を有しないが、六方晶の炭化珪素は電界強度の異方性を有する。具体的には、六方晶の炭化珪素のｃ軸に平行な方向の電界強度はｃ軸に垂直な方向の電界強度よりも約１．６倍高い電界強度を有する。それゆえ、珪素におけるガードリングの曲率半径とドリフト層の厚さとの比を単純に炭化珪素に適用することはできない。発明者らは、鋭意研究の結果、曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値を５以上１０以下とすることにより、炭化珪素半導体装置のオン電流の低下を抑制しつつ耐圧を向上させることができることを見出し本発明を想到した。
【０００９】
本発明に係る炭化珪素半導体装置は、素子領域と、ガードリング領域とを有している。素子領域には半導体素子が設けられている。ガードリング領域は、平面視において素子領域を取り囲みかつ第１導電型を有する。半導体素子は第１導電型とは異なる第２導電型を有するドリフト領域を含む。ガードリング領域は、直線領域と直線領域と連接する曲率領域とを含む。曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が５以上１０以下である。
【００１０】
本発明に係る炭化珪素半導体装置によれば、曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が５以上１０以下である。これにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
【００１１】
上記に係る炭化珪素半導体装置において好ましくは、半導体素子は、ドリフト領域と接しかつ第２導電型を有するボディ領域を含む。ボディ領域の厚みは、ガードリング領域の厚みよりも大きい。これにより、ボディ領域の角部における電界集中を効率的に抑制することができる。
【００１２】
上記に係る炭化珪素半導体装置において好ましくは、ガードリング領域は、ボディ領域に接しかつ第２導電型を有するＪＴＥ領域を含む。これにより、ボディ領域に接するＪＴＥ領域により耐圧を向上させることができる。
【００１３】
上記に係る炭化珪素半導体装置において好ましくは、半導体素子はボディ領域と接しかつ第１導電型を有するソース領域と、ソース領域に接するソース電極とを含む。ＪＴＥ領域はソース電極と接している。これにより、ソース領域がＪＴＥ領域から電子を高速で引き抜くことができるので、高周波数の動作においても空乏層を形成することができる。
【００１４】
上記に係る炭化珪素半導体装置において好ましくは、ガードリング領域は素子領域と接しないガードリングを含む。これにより、素子領域に接しないガードリングにより耐圧を向上させることができる。
【００１５】
上記に係る炭化珪素半導体装置において好ましくは、ガードリングは複数である。複数のガードリングのうち、最内周のガードリングの曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が５以上１０以下である。ガードリングが複数存在する場合、最内周のガードリングの曲率半径が他のガードリングの曲率半径よりも小さくなる。最内周のガードリングの曲率領域の内周部の曲率半径をドリフト領域の厚みで除した値が５以上１０以下であることにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
【００１６】
上記に係る炭化珪素半導体装置において好ましくは、平面視において、ガードリング領域を取り囲みかつ第１導電型を有するフィールドストップ領域をさらに有する。これにより、炭化珪素半導体装置の耐圧をさらに向上することができる。
【００１７】
上記に係る炭化珪素半導体装置において好ましくは、平面視において、ガードリング領域の外周部の任意の位置において、ガードリング領域の外周部とフィールドストップ領域の内周部との距離が同じである。これにより、局所的に電界が集中することを抑制することができる。
【発明の効果】
【００１８】
以上の説明から明らかなように、本発明によれば、オン電流の低下を抑制しつつ耐圧を向上可能な炭化珪素半導体装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施の形態に係る炭化珪素半導体装置の構成を示す概略断面図である。
【図２】本発明の一実施の形態に係る炭化珪素半導体装置の構成を示す概略平面図である。
【図３】本発明の一実施の形態に係る炭化珪素半導体装置の第１の変形例の構成を示す概略断面図である。
【図４】本発明の一実施の形態に係る炭化珪素半導体装置の第２の変形例の構成を示す概略断面図である。
【図５】本発明の一実施の形態に係る炭化珪素半導体装置の第３の変形例の構成を示す概略断面図である。
【図６】本発明の一実施の形態に係る炭化珪素半導体装置の第３の変形例の構成を示す概略平面図である。
【図７】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図８】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を示す概略断面図である。
【図９】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を示す概略断面図である。
【図１０】本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を示す概略断面図である。
【図１１】オン抵抗と耐圧との関係を示す図である。
【発明を実施するための形態】
【００２０】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
【００２１】
まず本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの構成について説明する。
【００２２】
図１および図２を参照して、ＭＯＳＦＥＴ１は、素子領域ＩＲ（活性領域）と、素子領域ＩＲを取り囲む終端領域ＯＲ（無効領域）とを有する。終端領域ＯＲはガードリング領域５を含む。つまり、素子領域ＩＲはガードリング領域５に取り囲まれている。素子領域ＩＲにはトランジスタやダイオードなどの半導体素子７が設けられている。
【００２３】
半導体素子７は、たとえば六方晶炭化珪素からなる炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極１７と、ソース電極１６と、ドレイン電極２０とを主に有する。炭化珪素基板１０は、ｎ+基板１１と、ドリフト領域１２と、ｐボディ領域１３と、ｎ+ソース領域１４と、ｐ+領域１８とを主に有する。炭化珪素基板１０は、たとえば六方晶炭化珪素からなる。炭化珪素基板１０の主面１０ａは、たとえば｛０００１｝面から８°以下程度オフした面であってもよい。
【００２４】
ｎ+基板１１は、六方晶炭化珪素からなり導電型がｎ型（第１導電型）の基板である。ｎ+基板１１は、たとえばＮ（窒素）などのｎ型不純物を高濃度で含んでいる。ｎ+基板１１に含まれる窒素などの不純物濃度はたとえば１．０×１０18ｃｍ-3程度である。
【００２５】
ドリフト領域１２は、炭化珪素からなり導電型がｎ型を有するエピタキシャル層である。ドリフト領域１２の厚みＴ１はたとえば１５μｍ程度である。好ましくは、ドリフト領域１２の厚みＴ１は１４．５μｍ以上１５．５μｍ以下である。ドリフト領域１２に含まれるｎ型不純物は、たとえば窒素であり、ｎ+基板１１に含まれるｎ型不純物よりも低い不純物濃度で含んでいる。ドリフト領域１２に含まれる窒素などの不純物濃度はたとえば７．５×１０15ｃｍ-2程度である。
【００２６】
ｐボディ領域１３はｐ型の導電型を有する。ｐボディ領域１３は、ドリフト領域１２において、炭化珪素基板１０の主面１０ａを含んで形成されている。ｐボディ領域１３に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（ホウ素）などである。ｐボディ領域１３に含まれるアルミニウムなどの不純物濃度はたとえば１×１０17ｃｍ-2程度である。
【００２７】
ｎ+ソース領域１４はｎ型の導電型を有する。ｎ+ソース領域１４は、主面１０ａを含み、かつｐボディ領域１３に取り囲まれるように、ｐボディ領域１３の内部に形成されている。ｎ+ソース領域１４は、ｎ型不純物、たとえばＰ（リン）などをドリフト領域１２に含まれるｎ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-2程度の濃度で含んでいる。
【００２８】
ｐ+領域１８はｐ型の導電型を有する。ｐ+領域１８は、主面１０ａおよびｐボディ領域１３と接し、ｎ+ソース領域１４の中央付近を貫通するように形成されている。ｐ+領域１８は、ｐ型不純物、たとえばアルミニウム、ホウ素などをｐボディ領域１３に含まれるｐ型不純物よりも高い濃度、たとえば１×１０20ｃｍ-2程度の濃度で含んでいる。
【００２９】
ゲート絶縁膜１５は、一方のｎ+ソース領域１４の上部表面から他方のｎ+ソース領域１４の上部表面にまで延在するようにドリフト領域１２に接して形成されている。ゲート絶縁膜１５はたとえば二酸化珪素からなっている。
【００３０】
ゲート電極１７は、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するように、ゲート絶縁膜１５上に接触して配置されている。ゲート電極１７は、たとえばポリシリコン、アルミニウムなどの導電体からなっている。
【００３１】
ソース電極１６は、主面１０ａにおいてｎ+ソース領域１４およびｐ+領域１８と接触して配置されている。そして、ソース電極１６は、たとえばチタン（Ｔｉ）原子、アルミニウム（Ａｌ）原子およびシリコン（Ｓｉ）を含んでいる。ソース電極１６は、Ｔｉ、Ａｌ、およびＳｉを含有するオーミックコンタクト電極であることにより、ｐ型炭化珪素領域およびｎ型炭化珪素領域のいずれに対しても接触抵抗が低い。
【００３２】
ドレイン電極２０は、ｎ+基板１１においてドリフト領域１２が形成される主面とは反対側の主面に接触して形成されている。このドレイン電極２０は、たとえば上記ソース電極１６と同様の構成を有していてもよいし、Ｎｉなど、ｎ+基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０はｎ+基板１１と電気的に接続されている。
【００３３】
ガードリング領域５は、環状を有しており、半導体素子７が設けられた素子領域ＩＲを取り囲むように、炭化珪素基板１０の終端領域ＯＲに配置されている。ガードリング領域５はｐ型（第２導電型）を有する。ガードリング領域５はガードリングとして作用する導電領域である。ガードリング領域５は、たとえばｐボディ領域１３と接するＪＴＥ領域２と、ｐボディ領域１３と接しない複数のガードリング３とを含む。好ましくは、半導体素子７のｐボディ領域１３の厚みＴ１はガードリング領域５の厚みＴ２よりも大きい。
【００３４】
ガードリング領域５の複数のガードリング３には、たとえばホウ素やアルミニウムなどの不純物が含まれている。複数のガードリング３の各々における不純物濃度はｐボディ領域１３の不純物濃度よりも低い。複数のガードリング３の各々における当該不純物の濃度はたとえば１．３×１０13ｃｍ-2であり、好ましくは８×１０12ｃｍ-2以上１．４×１０13ｃｍ-2以下程度である。
【００３５】
図２に示すように、ガードリング領域５は、直線領域Ｂと、当該直線領域Ｂと連接する曲率領域Ａとを有している。具体的には直線領域Ｂと曲率領域Ａとが交互に配置され、素子領域ＩＲを取り囲む環状のガードリング領域５を形成する。曲率領域Ａの内周部２ｃは中心Ｃの円の円弧に沿って形成されている。ガードリング領域５の曲率領域Ａは曲率半径Ｒを有する。当該曲率半径Ｒはたとえば５０μｍ以上１２６０μｍ以下である。
【００３６】
ガードリング領域５の内周部２ｃの曲率半径Ｒを半導体素子７のドリフト領域１２の厚みＴ１で除した値は５以上１０以下である。たとえば、ドリフト領域１２の厚みＴ１が１５μｍであり、ガードリング領域５の内周部２ｃの曲率半径が１２５μｍである。上記の場合におけるガードリング領域５の内周部２ｃの曲率半径Ｒを半導体素子７のドリフト領域１２の厚みＴ１で除した値は約８．３である。ガードリング領域５が複数のガードリング３を含む場合、ガードリング領域５の内周部２ｃとは、半導体素子７の最も近くに配置されている（言い換えれば最内周の）ガードリング３の内周部２ｃのことである。
【００３７】
ガードリング領域５が複数のガードリング３を含む場合、複数のガードリング３の各々は隙間を隔てて配置される。具体的には、複数のガードリング３の各々は、直線領域Ｂと曲率領域Ａとを有する。複数のガードリング３の直線領域Ｂの各々は、平面視において平行に配置されている。また複数のガードリング３の曲率領域Ａの各々は、中心Ｃを有し半径の異なる同心円の円弧状に沿って配置されている。複数のガードリング３の各々に含まれるｐ型不純物の濃度は同じであってもよいし、異なっていてもよい。好ましくは、複数のガードリング３のうち、外周側のガードリング３の不純物濃度が内周側のガードリング３の不純物濃度よりも低い。
【００３８】
ガードリング領域５は、たとえば半導体素子７のｐボディ領域１３に接しｐ型を有するＪＴＥ（Ｊｕｎｃｔｉｏｎ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｅｘｔｅｎｓｉｏｎ）領域２を有していても構わない。ＪＴＥ領域２は上述したガードリング３と同じ不純物を同じ不純物濃度で有していても構わない。ＪＴＥ領域２の不純物濃度は、ｐボディ領域１３の不純物濃度よりも低い。好ましくは、半導体素子７のｐボディ領域１３の厚みＴ１はＪＴＥ領域２の厚みＴ２よりも大きい。なお、ガードリング領域５がＪＴＥ領域２とガードリング３とを含む場合、ガードリング領域５とは平面視においてＪＴＥ領域２の内周部２ｃと最外周のガードリング３の外周部３ｄとによって挟まれた領域である。
【００３９】
図３を参照して、ＭＯＳＦＥＴ１のガードリング領域５は、ｐボディ領域１３と接するＪＴＥ領域２を有さないで、ｐボディ領域１３と接しないガードリング３を有していてもよい。ガードリング３に含まれる不純物および不純物濃度は、上述したガードリング３と同じである。ガードリング３は単数であってもよいし、複数であってもよい。好ましくは、ガードリング３は隙間を隔てて複数配置されている。
【００４０】
図４を参照して、ＭＯＳＦＥＴ１は、ｐボディ領域１３と接するＪＴＥ領域２を有し、当該ＪＴＥ領域２に接してソース電極１６ａが形成されていても構わない。当該ソース電極１６ａは、ｐボディ領域１３に囲まれたソース領域１４およびソース領域１４に囲まれたｐ+領域１８と接して形成されたソース電極１６と電気的に接続されている。
【００４１】
図５および図６を参照して、ＭＯＳＦＥＴ１は、ｐ型を有するガードリング領域５を取り囲むように、ｎ型を有するフィールドストップ領域４をさらに有していても構わない。フィールドストップ領域４はドリフト領域１２と同じ導電型（ｎ型）を有する。フィールドストップ領域４の不純物濃度はドリフト領域１２の不純物濃度よりも高い。フィールドストップ領域４に含まれる不純物濃度はたとえば１．０×１０18ｃｍ-3程度である。好ましくは、ガードリング領域５の外周部３ｄの任意の位置において、ガードリング領域５の外周部３ｄとフィールドストップ領域４の内周部４ｃとの最短距離Ｄが同じである。ガードリング領域５が複数のガードリング３を有する場合、最短距離Ｄとは、最外周のガードリング３の外周部３ｄとフィールドストップ領域４の内周部４ｃとの最短距離である。
【００４２】
次にＭＯＳＦＥＴ１の動作について説明する。ゲート電極１７に閾値以下の電圧を与えた状態、すなわちオフ状態では、ゲート絶縁膜１５の直下に位置するｐボディ領域１３とドリフト領域１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に正の電圧を印加していくと、ｐボディ領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ+ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極２２とドレイン電極２０との間に電流が流れる。
【００４３】
次に、本発明の一実施の形態に係るＭＯＳＦＥＴ１の製造方法について説明する。
図８を参照して、まず基板準備工程（Ｓ１０：図７）によって炭化珪素基板１０が準備される。具体的には、六方晶炭化珪素からなるｎ+基板１１の一方の主面上にエピタキシャル成長によりドリフト領域１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ4（シラン）とＣ3Ｈ8（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえばＮ（窒素）が導入される。これにより、ｎ+基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むドリフト領域１２が形成される。
【００４４】
次に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により、炭化珪素基板１０の主面１０ａ上に二酸化珪素からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のｐボディ領域１３の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜が部分的に除去されることによって、ドリフト領域１２上に開口パターンを有する酸化膜からなるマスク層が形成される。
【００４５】
図９を参照して、イオン注入工程（Ｓ２０：図７）が実施される。イオン注入工程では、炭化珪素基板１０に対してイオンが注入されることにより、ｐボディ領域１３、ｎ+ソース領域１４およびガードリング領域５が形成される。具体的には、上記レジスト膜を除去した上で、当該マスク層をマスクとして用いて、Ａｌなどのｐ型不純物をドリフト領域１２に対してイオン注入することにより、ｐボディ領域１３およびガードリング領域５が形成される。また、マスクとして使用された上記酸化膜が除去された上で、所望のｎ+ソース領域１４の形状に応じた領域に開口を有するマスク層が形成される。
【００４６】
次に、当該マスク層をマスクとして用いて、Ｐ（リン）などのｎ型不純物がドリフト領域１２にイオン注入により導入されることによりｎ+ソース領域１４が形成される。次に、所望のｐ+領域１８の形状に応じた領域に開口を有するマスク層が形成され、当該マスク層をマスクとして用いて、Ａｌ、Ｂなどのｐ型不純物がドリフト領域１２にイオン注入により導入されることによりｐ+領域１８が形成される。なお、半導体素子７のｐボディ領域１３およびガードリング領域５の形成は、どちらが先に行われても構わない。ガードリング領域５の形成とは、具体的にはＪＴＥ領域２およびガードリング３の形成である。なお、ｐボディ領域１３の注入深さはガードリング領域５の注入深さよりも大きいことが好ましい。また、平面視においてガードリング領域５を取り囲むようにフィールドストップ領域４が形成されてもよい。
【００４７】
次に、上記イオン注入によって導入された不純物を活性化させる熱処理が実施される。具体的には、イオン注入が実施された炭化珪素基板１０が、たとえばＡｒ（アルゴン）雰囲気中において１７００℃程度に加熱され、３０分間程度保持される。
【００４８】
図１０を参照して、ゲート絶縁膜形成工程（Ｓ３０：図７）が実施される。具体的には、まず、上記工程（Ｓ２０：図７）が実施されて所望のイオン注入領域が形成された炭化珪素基板１０が熱酸化される。熱酸化は、たとえば酸素雰囲気中で１３００℃程度に加熱し、４０分間程度保持することにより実施することができる。これにより、炭化珪素基板１０の主面１０ａ上に二酸化珪素からなるゲート絶縁膜１５が形成される。
【００４９】
次に、ゲート電極形成工程（Ｓ４０：図７）が実施される。この工程では、たとえば導電体であるポリシリコン、アルミニウムなどからなるゲート電極１７が、一方のｎ+ソース領域１４上から他方のｎ+ソース領域１４上にまで延在するとともに、ゲート絶縁膜１５に接触するように形成される。ゲート電極１７の材料としてポリシリコンを採用する場合、当該ポリシリコンは、リンが１×１０20ｃｍ-3を超える高い濃度で含まれるものとすることができる。その後、ゲート電極１７を覆うように、たとえば二酸化珪素からなる絶縁膜が形成される。
【００５０】
次に、オーミック電極形成工程（Ｓ５０：図７）が実施される。具体的には、たとえばｐ+領域１８およびｎ+ソース領域１４の一部が露出するようなレジストパターンを形成し、たとえばＳｉ原子、Ｔｉ原子、およびＡｌ原子とを含有する金属膜が基板全面にたとえばスパッタリングにより形成される。その後、当該レジストパターンをたとえばリフトオフすることにより、ゲート絶縁膜１５に接し、かつｐ+領域１８およびｎ+ソース領域１４に接する金属膜５０が形成される。その後、当該金属膜をたとえば１０００℃程度に加熱することにより、炭化珪素基板１０とオーミック接触するソース電極１６が形成される。また炭化珪素基板１０のｎ+基板１１と接してドレイン電極２０が形成される。図１に示すＭＯＳＦＥＴ１が完成する。
【００５１】
なお上記実施の形態におけるｎ型とｐ型とが入れ替えられた構成が用いられてもよい。また本実施の形態では、炭化珪素半導体装置としてプレナー型ＭＯＳＦＥＴを例に挙げて説明したが、炭化珪素半導体装置はトレンチ型ＭＯＳＦＥＴであってもよい。さらに炭化珪素半導体装置は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などであってもよい。
【００５２】
次に、本実施の形態に係るＭＯＳＦＥＴ１の製造方法の作用効果について説明する。
本実施の形態に係るＭＯＳＦＥＴ１によれば、ガードリング領域５の曲率領域Ａの内周部２ｃの曲率半径Ｒをドリフト領域１２の厚みで除した値が５以上１０以下である。ガードリング領域５の曲率領域Ａの内周部２ｃの曲率半径Ｒをドリフト領域１２の厚みで除した値が５以上１０以下であることにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
【００５３】
また本実施の形態に係るＭＯＳＦＥＴ１によれば、半導体素子７は、ドリフト領域１２と接しかつ第２導電型を有するボディ領域１３を含む。ボディ領域１３の厚みＴ２は、ガードリング領域５の厚みＴ３よりも大きい。これにより、ボディ領域１３の角部１３ｃにおける電界集中を効率的に抑制することができる。
【００５４】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ガードリング領域５は、ボディ領域１３に接しかつ第２導電型を有するＪＴＥ領域２を含む。これにより、ボディ領域１３に接するＪＴＥ領域２により耐圧を向上させることができる。
【００５５】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、半導体素子７はボディ領域１３と接しかつ第１導電型を有するソース領域１４と、ソース領域１４に接するソース電極１６とを含む。ＪＴＥ領域２はソース電極１６と接している。これにより、ソース領域１４がＪＴＥ領域２から電子を高速で引き抜くことができるので、高周波数の動作においても空乏層を形成することができる。
【００５６】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ガードリング領域５は素子領域ＩＲと接しないガードリング３を含む。これにより、素子領域ＩＲに接しないガードリング３により耐圧を向上させることができる。
【００５７】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ガードリング３は複数である。複数のガードリング３のうち、最内周のガードリング３の曲率領域Ａの内周部２ｃの曲率半径Ｒをドリフト領域１２の厚みＴ１で除した値が５以上１０以下である。ガードリング３が複数存在する場合、最内周のガードリング３の曲率半径Ｒが他のガードリング３の曲率半径Ｒよりも小さくなる。最内周のガードリング３の曲率領域Ａの内周部の曲率半径Ｒをドリフト領域１２の厚みＴ１で除した値が５以上１０以下であることにより、オン電流の低下を抑制しつつ耐圧を向上させることができる。
【００５８】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、平面視において、ガードリング領域５を取り囲みかつ第１導電型を有するフィールドストップ領域４をさらに有する。これにより、炭化珪素半導体装置の耐圧をさらに向上することができる。
【００５９】
さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、平面視において、ガードリング領域５の外周部３ｄの任意の位置において、ガードリング領域５の外周部３ｄとフィールドストップ領域４の内周部４ｃとの距離ｄが同じである。これにより、局所的に電界が集中することを抑制することができる。
【実施例】
【００６０】
本実施例では、ガードリング３の内周部の曲率半径Ｒをドリフト領域１２の厚みＴ１で除した値（以降、ドリフト層比と称す）を変化させて、オン電流と耐圧との関係を調査した。まず、炭化珪素からなり、ドリフト領域１２の厚みＴ１が１５μｍである３種類のＭＯＳＦＥＴ１を実施の形態で説明した製造方法によって準備した。ドリフト領域１２のｎ型不純物濃度を７．５×１０15ｃｍ-2とした。ＭＯＳＦＥＴ１のチップを１辺が３ｍｍの正方形とした。
【００６１】
当該ＭＯＳＦＥＴ１に素子領域ＩＲを取り囲むガードリング領域５を設けた。ガードリング領域５における不純物濃度を１．３×１０13ｃｍ-2とした。ＭＯＳＦＥＴ１のガードリング領域５の曲率領域Ａの内周部２ｃの曲率半径Ｒをぞれぞれ５０μｍ、１２５μｍおよび１２６０μｍとした。つまりドリフト層比が３．３、８．３および８４．３である３種類のＭＯＳＦＥＴ１を準備した。それぞれのＭＯＳＦＥＴ１に対してオン電流と耐圧とを測定した。なお、ドリフト比が８４．３であるＭＯＳＦＥＴの素子領域ＩＲの形状は平面視において円である。
【００６２】
耐圧の測定は、ＭＯＳＦＥＴに逆方向電圧を印加して逆方向電流を測定することにより行われた。逆方向電圧を増加させたときに逆方向電流が急激に大きくなる電圧を耐圧とした。エミッション顕微鏡により破壊箇所を特定した。たとえばドリフト層比が３．３であるＭＯＳＦＥＴ１をエミッション顕微鏡で観察すると、逆方向電圧が１２００Ｖである場合にガードリング領域５の曲率領域Ａにおいて強い発光が観察された。つまり、ガードリング領域５の曲率領域Ａにおいて破壊が起きていることが確認された。
【００６３】
図１１を参照して、ＭＯＳＦＥＴ１のオン電流と耐圧との関係について説明する。ガードリング領域５の曲率領域Ａの曲率半径Ｒが小さくなると曲率領域Ａに電界が集中しやすくなるため耐圧が減少する。ＭＯＳＦＥＴ１における耐圧のスペックの目安はたとえば１２００Ｖである。ドリフト層比が３．３である場合、オン電流は１３．６Ａと高い値を示すが、耐圧は１１００Ｖ程度でありスペックに満たない。耐圧が１２００Ｖ以上であるドリフト層比は５以上であると考えられる。
【００６４】
一方、ガードリング領域５の曲率領域Ａの曲率半径Ｒが大きくなると電界集中が緩和されるため耐圧は増加する。しかしながら、曲率領域Ａの面積を大きくすると素子領域ＩＲの面積が小さくなるため、半導体素子７に流れるオン電流が小さくなる。ＭＯＳＦＥＴ１においては、高い耐圧を有し、かつ高いオン抵抗を有する（つまり図１１における右上方向の特性を有する）ことが望ましい。ＭＯＳＦＥＴ１におけるオン抵抗のスペックの目安はたとえば１２Ａである。ドリフト層比が８．３である場合の耐圧は１８００Ｖであり、オン電流は１２．８Ａである。ドリフト層比が８４．３である場合、耐圧は１９００Ｖと高いが、耐圧は１０Ａ程度でありスペックに満たない。ドリフト層比が８．３を超えると耐圧はそれほど増加しないがオン電流が急減に減少する。耐圧が１２Ａ以上であるドリフト層比は１０以下であると考えられる。つまり、オン電流と耐圧との両方のスペックを両立するドリフト層比は５以上１０以下であると考えられる。
【００６５】
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００６６】
１  ＭＯＳＦＥＴ、２  ＪＴＥ領域、２ａ  曲率領域、２ｂ  直線領域、２ｃ  内周部、３  ガードリング、３ａ  曲率領域、３ｂ  直線領域、５  ガードリング領域、７  半導体素子、１０  炭化珪素基板、１０ａ  主面、１１  ｎ+基板、１２  ドリフト領域、１３  ｐボディ領域、１４  ｎ+ソース領域、１５  ゲート絶縁膜、１６  ソース電極、１７  ゲート電極、１８  ｐ+領域、２０  ドレイン電極、Ａ  曲率領域、Ｂ  直線領域、ＩＲ  素子領域、ＯＲ  終端領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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