(57)【要約】【課題】オン電圧が低くターンオン時の電流上昇率が小さく、ターンオン時のコレクタ電流上昇率を低く抑え、放射ノイズを低減することができるＭＯＳ型半導体装置の提供。【解決手段】ｎ型半導体基板１の一方の主面にストライプ状平面パターンの突起状半導体領域５０が、上部側のｎ型第１領域４ａと下部側のｎ型第２領域３とに挟まれるｐ型領域７ａと、前記上部側のｎ型第１領域４ａの表面から前記ｐ型領域７ａに達する深さの凹部領域５を備える頂部平坦部５０ａと、該頂部平坦部５０ａと前記突起状半導体領域５０周辺の底部平坦部６０との間に傾斜部５０ｂを有し、前記ｐ型領域７ａの傾斜部５０ｂ表面にはゲート絶縁膜８を介して覆うゲート電極９ａを備え、該ゲート電極９ａの一方の端部は前記傾斜部５０ｂ内表面上にあり、他方の端部は前記下部のｎ型第２領域３の、前記ｐ型領域７ａ側近傍の表面上にあるＭＯＳ型半導体装置。【選択図】図２５
2014053409.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板の一方の主面にストライプ状平面パターンの突起状半導体領域が、上部側の第１導電型第１領域と下部側の第１導電型第２領域とに挟まれる第２導電型領域と、前記上部側の第１導電型第１領域の表面から前記第２導電型領域に達する深さの凹部領域を備える頂部平坦部と、該頂部平坦部と前記突起状半導体領域周辺の底部平坦部との間の傾斜部を有し、前記第２導電型領域の傾斜部表面にはゲート絶縁膜を介して覆うゲート電極を備え、該ゲート電極の一方の端部は前記傾斜部内表面上にあり、他方の端部は前記下部の第１導電型第２領域の、前記第２導電型領域側近傍の表面上にあることを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記他方の端部は前記下部の第１導電型第２領域表面に、前記第２導電型領域から５μｍ以下の距離でゲート絶縁膜を介して覆っていることを特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項３】
前記ゲート電極上には層間絶縁膜を介して第１の金属主電極を備え、該第１の金属主電極は前記頂部平坦部では前記層間絶縁膜に設けられたコンタクトホールを通して前記凹部領域内に露出する第１導電型第１領域表面と該コンタクトホールから導入された第２導電型コンタクト領域表面とに共通に導電接触していることを特徴とする請求項１または２記載のＭＯＳ型半導体装置。
【請求項４】
前記下部の第１導電型第２領域が前記第１導電型半導体基板または該第１導電型半導体基板より高不純物濃度領域であることを特徴とする請求項１記載のＭＯＳ型半導体装置。
【請求項５】
前記ＭＯＳ型半導体装置がＩＧＢＴであることを特徴とする請求項１乃至４のいずれか一項に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力変換装置などに使用されるパワー半導体装置に関する。さらに詳しくはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
ＩＧＢＴのオン電圧は、おおよそ半導体基板表面のゲート絶縁膜直下の反転層及び電子蓄積層からなる表面電子層、高抵抗層であるドリフト層、および裏面側ｐｎ接合（コレクタ接合）などにおけるそれぞれの電圧降下を併せた値となる。オン電圧を低減するためには各電圧降下を低減すればよい。表面電子層の電圧降下を低減するには、セルピッチの縮小が有効である。半導体基板のバルクの電流密度が一定とすると、セルピッチの異なるプレーナゲート型ＩＧＢＴにおける電子電流経路の比較を示すセル断面図である図１６（ａ）、（ｂ）に示すように、セルピッチが小さいほどＭＯＳ構造１つあたり（単位セルのＭＯＳ構造あたり）が担当する電流が減るので、前記表面電子層における電圧降下が減少する。
【０００３】
さらに、プレーナゲート型ＩＧＢＴの場合、セルピッチの縮小に伴い、電子蓄積層２１の横方向長さ（ｐベース領域２４間の間隔）が短くなるので、電子蓄積層２１における電圧降下が減少する。また、プレーナゲート型ＩＧＢＴでは、ｎ＋エミッタ領域２５からｎチャネル（ｎ反転層２０）を経由して注入される電子は蓄積層２１のみならずドリフト層２３の表面側近傍を主面に平行方向（沿面方向）に流れて単位セル全体に広がり、裏面に向かって流れる。セルピッチを縮小すると、電子電流が沿面方向に流れる距離が減少するため、表面近傍における電圧降下が減少する。逆にセルピッチが広いと、ｎチャネル（ｎ反転層２０）に近いドリフト層２３の表面領域の電流密度は高いが、遠い表面領域の電流密度は低くなるので、電流密度が低い領域は効率的な電子電流の経路とは言えなくなる。同様のことはトレンチゲート型ＩＧＢＴについても言える。
【０００４】
ＩＧＢＴのドリフト層２３の電圧降下を減少するには、ドリフト層２３中のキャリア濃度を上げることが有効である。ただし、ドリフト層２３中のキャリア濃度が増加するとターンオフ損失が増加する。しかも、このターンオフ損失と電圧降下との間にはトレードオフ関係が存在する。ＩＧＢＴのターンオフ時には表面側ｐｎ接合（ｐベース領域２４とｎドリフト層２３間のｐｎ接合）から空乏層が伸び始めるので、まず、表面側のキャリアから掃き出される。従って、表面側キャリアはｐコレクタ層２６−ｎエミッタ領域２５間バイアスが比較的低い時に掃き出され、その際の電圧と電流の積で表されるターンオフ損失は低くなる。
【０００５】
すなわち、前述の「ドリフト層２３中のキャリア濃度を上げることが有効」については、特に表面側のキャリア濃度を裏面側よりも上げることが、公知のＩＥ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｍｅｎｔ）効果の向上によって同じオン電圧に対してターンオフ損失を低くすることができ、トレードオフ関係を弱めることができるので好ましいと言える。
【０００６】
表面側のキャリア濃度を上げるには、キャリアの吸い込み口であるｐベース領域２４の面積を低減することが有効である。表面側のｐベース領域２４は、寄生ｐｎｐバイポーラトランジスタ（ｐコレクタ層２６−ｎドリフト層２３−ｐベース領域２４）のコレクタに相当し、そのｐｎ接合（ｐベース領域２４とｎドリフト層２３間のｐｎ接合）はやや逆バイアスされているため、ｐベース領域２４近傍のキャリア濃度は非常に低くなり易い。従って、プレーナゲート構造およびトレンチゲート構造のいずれにおいても、単位セルにおけるｐベース領域２４の面積比率を下げることにより、キャリア濃度の低い領域の比率が減るので、表面キャリアの平均濃度が上昇するのである。言い換えると、前述の寄生バイポーラトランジスタの面積比率を下げることが好ましいのである。
【０００７】
トレンチゲート構造では図２のトレンチゲート型ＩＧＢＴのセル断面図に示すように、ｐベース領域３０の横方向拡散（点線部分）をトレンチ３１により防ぐことができ、同じチャネル周辺長（総チャネル幅）を有するプレーナゲート構造に比べてｐベース領域３０面積を減らすことができる。従って、プレーナゲート構造よりトレンチゲート構造の方が表面キャリア平均濃度の増加という観点では有利である。
【０００８】
また、ｐベース領域面積比率を低減すると、バルクにおける電流密度が一定である場合、ｐベース領域近傍のホール電流密度が上昇する。プレーナゲート構造およびトレンチゲート構造のいずれにおいても、電子蓄積層（ｎ＋層）に接するドリフト層（ｎ−層）のホール電流密度が上昇するので、ホール電流による電圧降下が生じる。もしくは、大きなホール電流をドリフト電流として維持するための電圧がこのドリフト層（ｎ−層）に発生する。表面電子層は抵抗が低いため、電子反転層（ｎチャネル）および蓄積層中の電圧降下は少なく、これらの電圧降下の差により電子蓄積層（ｎ＋層）とドリフト層（ｎ−層）の接合が順バイアスされ、ｐｉｎダイオードのカソード側における電子の注入と同じ作用により電子蓄積層から電子が注入される。
【０００９】
図３（ａ）、（ｂ）に電子蓄積層２１とドリフト層２３が順バイアスされる様子を表面セル近傍の不純物濃度分布（ａ）の断面図および（ａ）の基板表層（一点鎖線枠内）を厚さ方向に拡大した断面図（ｂ）を示す。同様に電子キャリア濃度分布について（ａ）の基板表層（一点鎖線枠内）を厚さ方向に拡大した断面図（ｃ）、ホール電流による電圧降下を等電位線分布で示すために、（ａ）の基板表層（一点鎖線枠内）を厚さ方向に拡大した断面図（ｄ）をそれぞれ示す。図３（ｄ）の電圧降下の等電位線分布図を見ると、表面電子蓄積層２１の等電位線に比べて、その直下のドリフト層２３の等電位線は水平方向（図面の左右方向）により密となる。従って、電子蓄積層２１よりその直下のドリフト層２３の電位がより正になる。この効果により、ドリフト層２３表面近傍のキャリア濃度が上昇する。キャリア濃度は順バイアスの指数関数で増加する。ホール電流による電圧降下はオン電圧の一部として計上されるので、オン電圧を僅かながら上昇させるが、ドリフト層中のキャリア濃度を上昇させるので、オン電圧の大きな部分を占めるドリフト層２３中の電圧降下が減少し、全体としてオン電圧が下がる。特に、ドリフト層２３における電圧降下が大きい高耐圧ＩＧＢＴにおいて、キャリア濃度増加の効果が顕著である。
【００１０】
図２のトレンチゲート構造において、ｐベース領域３０直下のｎ型メサ領域（トレンチ３１に挟まれたドリフト層２３の一部であるｎ型領域２３ａ）のアスペクト比（メサ領域の深さ／幅）を大きくし縦長の構造にすると、狭く長い領域に大きなホール電流が流れるので、トレンチ３１底部の電子蓄積層に接するドリフト層２３（ｎ−層）の順バイアスがより大きくなり、電子注入が促進されキャリア濃度はより高くなる。
【００１１】
深さ一定でメサ幅（トレンチ３１に挟まれたｎ型領域２３ａの幅）を狭くすることでアスペクト比を大きくするとホール電流密度が大きくなり、メサ幅一定でｎ型領域２３ａの基板厚さ方向を深くすることでアスペクト比を大きくすると、ホール電流経路が長くなり、いずれの場合も、ホール電流による電圧降下が大きくなる。例えば、図４のトレンチゲート型ＩＧＢＴの表面セルの部分斜視図に示すような狭いメサ幅のＩＧＢＴ構造（ＩＥＧＴ構造）は、前述のＩＥ効果により表面キャリア濃度が著しく向上する。このＩＥ効果はメサ領域の幾何学的形状に由来する現象であり、プレーナゲート型ＩＧＢＴには存在しない効果である。しかしながら、高アスペクト比のｎメサ構造を有するトレンチゲート型ＩＧＢＴにおいてＩＥ効果を積極的に用いる場合、深いトレンチと狭いメサ幅を形成することは容易ではないという製造上の問題が発生するが、さらに、以下に説明する特性上の問題もある。
【００１２】
ＩＧＢＴが定常オフ状態からゲートにしきい値以上のゲート電圧パルスを与えてオン状態に移行するターンオンの期間において、裏面ｐｎ接合（コレクタ接合）から注入されたホールは表面ｐベース領域を経由してエミッタ電極から引き抜かれるという経路を辿る。ところで、トレンチゲート型ＩＧＢＴは図５の断面図に示すように耐圧を確保するために電気的にフローティングであるｐ層（フローティングｐ層３２）を用いることが多い。ターンオン期間の初期においては、コレクタ−エミッタ間には高電圧が印加されており、表面ｐベース領域３０とｎドリフト層２３の間のｐｎ接合からは空乏層が伸びており、接合を挟んで空間電荷領域を形成している。フローティングｐ層３２はｐベース領域３０からある距離離れており、その電位はエミッタ電位に対して高い。当然、コレクタ電位よりは低いので、裏面から来たホール電流はフローティングｐ層３２に流れ込む。トレンチゲート絶縁膜３４に接するｎドリフト層２３表面の電位は、やはりエミッタ電位よりも高くなっており、ホール反転層が形成されている。ある一定の電流が流れている状態を定常状態「Ａ」とする。この定常状態Ａに対してゲート電圧が僅かに上昇した時、表面チャネルから流れ出る電子電流が増加し、従って、裏面からのホール電流も増加した状態を定常状態「Ｂ」とする。状態Ｂは状態Ａに対してフローティングｐ層３２に流れ込むホール電流が増加しており、定常状態を保つためにはフローティングｐ層３２の電位が上昇することで、ホール反転層を経由してｐベース領域３０からエミッタ電極３３に流れ出るホール電流を増加させると同時に、フローティングｐ層３２に入り込むホール電流量を抑制する必要がある。そうしないと、フローティングｐ層３２に入り込むホール電流が過剰になり定常状態を保てないからである。つまりホール電流の増加に伴い、フローティングｐ層３２の電位は上昇する。このように、ターンオン過渡状態においてコレクタ電流の上昇と共に、フローティングｐ層３２の電位が上昇し、ゲート絶縁膜３４を介して変位電流がゲート回路に流れ込み、ゲート抵抗における電圧降下を生じさせ、ゲート電位を持ち上げる。デバイス外部から観察すると、ゲート電圧を高めているのにゲート電極２８から電流が流れ出してくるように見え、あたかも、ゲート−エミッタ間容量が負値であるかのように見える。ゲートの負性容量として捉えられるこの現象はＭＯＳ構造とバイポーラトランジスタ構造を併せ持つＩＧＢＴに特有の現象である。フローティングｐ層３２に流れ込むホール電流密度が大きいほど、フローティングｐ層３２の電位上昇が大きく、ゲート電位の持ち上がりが大きい。
【００１３】
従って、メサ幅が狭くｐベース領域３０の面積比率の小さい構造のトレンチゲート型ＩＧＢＴは、表面キャリア濃度の増加による前述のＩＥ効果は顕著になるが、ホール電流の多くがフローティングｐ層３２に流れ込むので、フローティングｐ層３２の電位の上昇が大きくなる。ターンオン過渡状態においてゲート電位が持ち上がると、コレクタ電流は一層大きくなり、さらにゲート電圧を持ち上げるという正帰還ループを形成する。これにより、ターンオン時の電流上昇率が極めて高くなるという問題が発生する。また、ターンオン動作を遅くしようとしてゲート抵抗を高くしても、変位電流によるゲート抵抗における電圧降下が大きくなるので、ターンオン時のコレクタ電流上昇率を抑えることができなくなる。この現象はコレクタ電極２７−ゲート電極２８間電圧がほとんど変動しなくとも起きる現象であり、コレクタ−ゲート間容量とは直接的には関係が無い。ただし、コレクタ−ゲート間容量が大きい構造は、コレクタ電流上昇によるゲート電圧の持ち上がりが大きいことが多い。
【００１４】
図６に、前述した従来のフローティングｐ層３２を用いたトレンチゲート型ＩＧＢＴにおけるターンオン時のコレクタ電流とゲート電圧の波形図を示す。ターンオン時にコレクタ電流は大きく突出したピーク電流波形を示す。このように、コレクタ電流上昇がゲート抵抗によって制御不能になると、コレクタ電流が所定の値に達した後のＩＧＢＴのコレクタ−エミッタ間電圧の減少率が大きくなると同時に、インバータ回路における対向アームの還流ダイオードの逆回復動作時の逆電圧上昇率（ｄＶ／ｄｔ）が増大し、放射ノイズが増加するという問題につながる。
【００１５】
これを図７のチョッパ回路を用いて説明すると以下のようになる。すなわち、負荷インダクタンスに流れる電流が一定であるとすると、ＩＧＢＴのコレクタ電流上昇率と前記還流ダイオードの電流減少率は等しい。ＩＧＢＴターンオン期間において還流ダイオードの電流方向が順方向から逆方向に変化すると、間もなく還流ダイオードに逆電圧が印加されるようになる。この時点における電流減少率が大きいほど、すでに、逆方向に流れている還流ダイオード電流の電流減少率を維持するためには、ダイオードの逆電圧がより急速に上昇することでダイオード内の蓄積電荷を速やかに外部に放出する必要がある。このため、ダイオード逆電圧上昇率が増大し前述のノイズが発生し、これに伴い、ＩＧＢＴのコレクタ−エミッタ間電圧の減少率が増大するのである。
【００１６】
図８に従来のトレンチゲート型ＩＧＢＴにおけるターンオン時のコレクタ電圧と還流ダイオード逆電圧の波形図を示す。還流ダイオードの電流減少率がダイオードの逆電圧の上昇率に影響するメカニズムを以下にさらに詳しく説明する。簡単のために、主回路の寄生インダクタンスが存在しないチョッパ回路を考える。先ほどと同じく、負荷インダクタンスに流れる電流はスイッチング期間においては一定であると見なせる。ＩＧＢＴのゲート電圧上昇に伴いコレクタ電流が上昇する。同時に還流ダイオードの順方向電流が減少し続け、やがて逆方向に流れるようになる。これはダイオード内部の過剰キャリアが各電極に向かって流れ出るためである。この時刻においてはＩＧＢＴの順方向電圧はバス電圧にほぼ等しく、ＩＧＢＴ内部には空間電荷領域が広がっている。ＩＧＢＴのゲート電流が所定の電圧（例えば、ゲートしきい値電圧１５Ｖ）に向けて上昇し続け、コレクタ電流はターンオン直前のダイオードの順方向電流を超えてオーバーシュートする。これはＩＧＢＴ定常オン状態に比べてコレクタ電圧が非常に大きいからである。このオーバーシュート電流分はダイオードから掃き出される逆方向電流によって補われるが、この逆方向電流の供給が難しくなると、ダイオードに逆電圧が印加されるようになり、ＩＧＢＴコレクタ電圧はバス電圧に対して減少し始める。ダイオードの逆電圧によりダイオード内部に空乏層が進展し、キャリア掃き出しを促進して逆方向電流を供給する。ダイオードに印加される電圧が順方向から逆方向に変わる時刻におけるコレクタ電流上昇率を引き続き満たせるように、ダイオードの逆電圧が上昇する。もし、ダイオードの逆電圧上昇が不足すると、その瞬間のＩＧＢＴのゲート電圧とコレクタ電圧によって決まるコレクタ電流として必要な電流を供給できず、負荷インダクタンスを通して電源から電流を供給しようとする。つまり、負荷インダクタンスに誘導起電力が発生し、ＩＧＢＴコレクタの電位が下がる。すなわち、ダイオードの逆電圧が上昇する。このような回路作用により、この時刻におけるコレクタ電流上昇率がそのまま維持されるようにダイオードの逆電圧が上昇する。言い換えると、ダイオードに逆電圧が印加され始める時点のコレクタ電流上昇率がダイオードの逆電圧上昇率を決定する。
【００１７】
ところで、図９のターンオン期間全体のトレンチゲート型ＩＧＢＴと還流ダイオードの波形図に示すように、ダイオードの特性もダイオード逆電圧上昇率に影響を与える。ダイオード順方向通電状態において、アノード側の蓄積キャリアが多ければ、より少ない逆電圧上昇によって多くのキャリアを掃き出すことができ、従って、逆電圧上昇率は小さくなる。しかしながら、このようなアノード側の蓄積キャリア量の多いダイオードは、逆回復ピーク電流が大きいために逆回復特性がハードになり、大きなスパイク電圧が発生するため好ましくない。寄生インダクタンス成分が存在しないとすると、ダイオード逆電圧とＩＧＢＴコレクタ電圧の和はバス電圧であるので、ダイオード逆電圧上昇に伴い鏡像のようにＩＧＢＴコレクタ電圧が減少する。コレクタ電圧が減少し続けるので、ＩＧＢＴのバイアス条件が変わり、コレクタ電流の上昇率が鈍くなり、従って、ダイオードの逆方向電流増加率も鈍くなる。やがて、コレクタ電流は減少に転じる。この時刻が対向アーム還流ダイオードの逆回復電流がピークとなる瞬間でもある。正帰還ループによるゲート電圧持ち上がり期間も終了し、コレクタ電流の減少開始に伴いゲート電圧もやや減少する。コレクタ電流は元々還流ダイオードに流れていた本来あるべき電流値に漸近し、還流ダイオードの逆電流はゼロに漸近する。ゲート電圧はミラー容量効果により閾値よりもやや高い値を保ちながら、コレクタ電圧は減少を続ける。
【００１８】
ミラー容量について説明すると、これはコレクタ電圧が減少することでコレクタ−ゲート間容量を経由した変位電流がゲート回路からデバイスのゲートに流れ込み、ゲート抵抗の電圧降下によりゲート電位が低く抑えられる現象である。これにより、ゲート電圧がほぼ一定値に保たれ、外部回路から見るとＩＧＢＴの入力容量が非常に大きくなったように見える。ミラー容量期間において仮にゲート電圧が上昇するとコレクタ電流が増加し、負荷インダクタンスにより電流増加を抑える方向の電圧が発生するので、コレクタ電圧が減少し、コレクタ−ゲート間容量を経由した変位電流によりゲート電圧が下がる。逆に、ゲート電圧が減少したとすると、逆の挙動によりゲート電圧が上昇するメカニズムが機能する。このようにミラー容量期間においてはコレクタ電圧変化を介した負帰還ループが機能する。ＩＧＢＴ内部の伝導度変調が充分に進み、コレクタ電圧が低くなり一定値に近づくと、負帰還ループが消滅し、ゲート電圧はゲート電源電圧に向けて上昇し、やがて、定常オン状態に至る。
【００１９】
以上のように、高アスペクト比のｎメサ構造を有するトレンチゲート型ＩＧＢＴのターンオンの前半においては、正帰還ループによりコレクタ電流上昇率が影響を受ける。コレクタ電流上昇率は、ゲート抵抗、フローティングｐ層の有無を含めた表面構造および寄生インダクタンスなどの様々な要素によって決まる。コレクタ−ゲート間容量そのものは決定的要因ではない。なぜなら、寄生インダクタンスが存在せず、コレクタ電流の上昇によりコレクタ電圧が変化しなかったとしても（すなわち、コレクタ−ゲート間容量を介した変位電流がほとんど無かったとしても）、コレクタ電流上昇率は正帰還ループの影響により決定されるからである。
【００２０】
一方で、高アスペクト比のｎメサ構造を有するトレンチゲート型ＩＧＢＴターンオン後半においては、負帰還ループによりコレクタ電圧減少率が影響を受ける。ゲート抵抗およびコレクタ−ゲート間容量（帰還容量）がコレクタ電圧減少率の決定要因である。コレクタ−ゲート間容量が小さい方がコレクタ電圧減少率は大きくなる。コレクタ−ゲートのオーバーラップ面積が大きいと、ＩＧＢＴターンオンの前半の正帰還ループの影響を受けやすく、かつコレクタ−ゲート間容量が大きいためＩＧＢＴターンオン後半の負帰還ループの影響を受けやすい。従って、ターンオン電流上昇率が大きく、かつターンオン電圧減少率が小さいので、ノイズも損失も大きくなる傾向がある。ただし、コレクタ−ゲート間容量は必ずしも正帰還ループの決定要因ではないので、コレクタ−ゲート間容量が大きくてもターンオン電流上昇率の小さいＩＧＢＴ構造が存在する。なおコレクタ−ゲート間容量が極端に小さいと、ターンオフ時のコレクタ電圧上昇率が大きくなり、これが主要な放射ノイズ源となる。ターンオン時とは異なり、ターンオフ時の電圧変化率はコレクタ−ゲート間容量が決定要因である。
【００２１】
以上の議論によれば、高アスペクト比のｎ型メサ構造とフローティングｐ層とを備えるトレンチゲート型ＩＧＢＴでは、前述のトレードオフ関係の改善を目的に、ＩＧＢＴの表面キャリア濃度を増加させるためにｐベース領域面積比率を下げると、ターンオン時の放射ノイズの増加が問題となる。すなわち、ターンオン時の発生ノイズとオン電圧の間にもトレードオフの関係が存在する。
【００２２】
ノイズに関しては、特に低温時および低電流時における還流ダイオードの逆方向電圧上昇率がその決定要因となることが多い。なお、更なる解析によれば、フローティングｐ層の形状も、ターンオン時の電流上昇率に影響を与える。このメカニズムは若干複雑である。図１０、図１１は、それぞれフローティングｐ層３２を有するトレンチゲート型ＩＧＢＴのセル断面図およびコレクタに高電圧が加わった時のフローティングｐ層３２の周辺の等電位線を示す拡大セル断面図であり、等電位線の形状が歪む様子を示している。従って、ターンオン時においては、電位勾配に従ってホール電流がフローティングｐ層３２に入り易くなり、フローティングｐ層３２の電位上昇がいっそう大きくなる。このため、フローティングｐ層３２からゲート絶縁膜３４を介してゲート電極２８に流れ込む変位電流が増大する。
【００２３】
一方、製造工程では、図１２に示すようにフローティングｐ層の深さがトレンチ３１底部を越える構造にすると、フローティングｐ層３２とｐベース領域３０間の距離が縮まると同時に、ゲート絶縁膜３４が厚いためにホール反転層抵抗の大きいトレンチ３１底部が高濃度ｐ型領域となり、フローティングｐ層３２とｐベース領域３０間を低抵抗にすることができる。この結果、ターンオン時のゲート抵抗によるコレクタ電流上昇率の制御性を確保することができる。この構造はフローティングｐ層３２へのホール電流の流入が容易になり大きくなるが、排出も容易にするという考え方の対策方法である。
【００２４】
また一方で、前記図１０に示すようなフローティングｐ層３２の深さがトレンチ３１底部を越えない構造では、フローティングｐ層３２とｐベース領域３０間の距離が小さくならないので抵抗が増大し、フローティングｐ層３２電位が上昇し易くなるため、ターンオン時の電流上昇率が大きくなる。いずれにしても、メサ幅を充分広くしてホール電流集中を抑える、すなわちＩＥ効果をある程度犠牲にする設計が必須となる。
【００２５】
図１３のようにフローティングｐ層３２がトレンチ３１深さよりも浅い構造では、前述のようなホール電流収集効果は減少する一方で、フローティングｐ層３２とｐベース領域３０間距離の増大による電気抵抗の増加が見られる。従って、相反する二つの効果の大小によってターンオン特性への影響が決定される。
【００２６】
また、以上説明したターンオン電流の上昇率が大きくなるという問題を解決するための高耐圧ＩＧＢＴとして、以下に記載の構造のＩＧＢＴが知られている（特許文献１、２，３）。例えば、第１トレンチの内表面を覆うように形成されたゲート絶縁膜およびこの第１トレンチを充填する導電体ゲート電極を有するゲートトレンチを複数個半導体基板表面に備える。この複数のゲートトレンチによって挟まれた位置の基板表面には、第２トレンチを備え、この第２トレンチの内には絶縁膜およびエミッタ電極と電気的に接続され同電位の第２電極が充填されるエミッタトレンチを備えるＩＧＢＴである（特許文献１）。
【００２７】
また、別のＩＧＢＴとして、ｎ型半導体基板の表面に、複数の並行トレンチと、該並行トレンチ間に前記トレンチより幅の狭い突起状半導体領域を有し、該突起状半導体領域に、ｐ型ベース領域と該ｐ型ベース領域の表面側のｎ＋エミッタ領域を備え、前記突起状半導体領域の側壁にはゲート絶縁膜を介してゲート電極を有するＩＧＢＴが提案されている（特許文献２）。
【００２８】
さらに、別の文献には、別のＩＧＢＴとして、ｎ型シリコン半導体基板の一方の主面側の主電流が流れる活性領域に、所定のピッチで直交する格子状線パターンの交差点に相当する位置を中心に、円形または長円形のリング状表面と、該リング状表面側から下層に向かってｎ型エミッタ領域とｐ型ベース領域との積層を有するリング状の突起状半導体領域を有する。該突起状半導体領域が、前記直交する格子状線パターンに囲まれる領域の５０％未満の面積比となる大きさで配置され、前記活性領域内の前記突起状半導体領域以外の領域は前記ｐ型ベース領域より深い位置に達する凹部が設けられ、前記突起状半導体領域の外周側の凹部側壁にはゲート絶縁膜を介してゲート電極を備えるＩＧＢＴが提案されている（特許文献３）。
【先行技術文献】
【特許文献】
【００２９】
【特許文献１】特許第４２０５１２８号公報（請求項１、段落０００４７〜段落０００５０）
【特許文献２】特開２０１０−１４１３１０号公報（請求項１、段落０００６）
【特許文献３】特開２０１１−１７６２４９号公報（請求項１、段落００１３）
【発明の概要】
【発明が解決しようとする課題】
【００３０】
しかしながら、前記特許文献１に記載のＩＧＢＴでは、エミッタ電位のトレンチゲート構造を用いるとターンオン電流上昇率を抑えることができるとある。これはフローティングｐ層電位の変化が直接的にゲート電極には影響しないからである。またエミッタトレンチ側壁のホール反転強度はゲートトレンチ側壁に対して強く、フローティングｐ層とｐベース領域間の電気抵抗が低い。これはエミッタトレンチ内の電位がゲートトレンチ内の電位に比べて低いからである。従って、フローティングｐ層の電位上昇そのものも低い。このため、ターンオン時の電流上昇率が無闇に上昇することが無い。ただし、この構造はｐベース領域がゲートトレンチの両側に存在するため、単位セルあたりのｐベース領域面積比率は、同じトレンチピッチの通常のトレンチゲート構造の２倍になるという課題がある。
【００３１】
ところで、フローティングｐ層を用いないプレーナゲート構造においても負性ゲート容量によるゲート電位持ち上がりの問題が存在する。ターンオン時に空間電荷領域を流れるホール電流および電子電流は、キャリアの速度が有限であることによりキャリア自身が空間電荷密度を変化させる。プレーナゲート型ＩＧＢＴにおいて、図１４（ａ）、（ｂ）に示すように、電子電流は電子蓄積層２１の終端部からバルク部に向かって広がるように流れる。このため、ｎチャネル（反転層２０）から離れた位置においては電子電流密度が小さい。一方、ホール電流は裏面（コレクタ層）からほぼ一様に表面に向かって流れ、ｎチャネル（反転層２０）から離れた位置においてもホール電流密度は充分大きい。従って、ｎチャネル（反転層２０）近傍は電子過剰となり、ｎチャネル（反転層２０）から離れた位置においては、ホール過剰となり、横方向電界が発生し、ｎチャネル（反転層２０）から離れた位置のシリコン電位が上昇する。シリコン表面電位の上昇はその直上のゲート絶縁膜を介してゲート回路への回り込み電流を発生させ、ターンオン電流上昇率を高くする。ｎチャネル（反転層２０）から遠い位置においてはシリコン表面電位が上昇し易いので、このｎチャネル（反転層２０）から遠い位置のゲート電極を無くすか、この位置のゲート絶縁膜を厚くすることによってゲート変位電流を抑えることができる（テラスゲート構造）。
【００３２】
プレーナゲート型ＩＧＢＴにおいてもｐベース領域面積比率を小さくすると、単位セルあたりのホール電流密度が増大し、シリコン表面電位の上昇は大きくなり、その直上のゲート絶縁膜を介してゲート回路への回り込み電流を発生させ、ターンオン電流上昇率を高くする問題を発生させる。
【００３３】
フローティングｐ層を用いないトレンチゲート型ＩＧＢＴに関しても、ｐベース領域面積比率を小さく、トレンチ幅を広くしてゲート幅を広げ、ｎ型メサ領域のアスペクト比を大きくして縦長の構造にするなどの構造にした場合、ホール電流密度の上昇によりゲート絶縁膜に接するシリコン表面電位が上昇し易く、前述と同様にゲート回路への回り込み電流が大きくなりターンオン電流上昇率を高くする問題が発生する。
【００３４】
本発明は、以上説明した課題を解決するためになされたものであり、本発明の目的は、オン電圧が低くターンオン時の電流上昇率が小さく、ターンオン時のコレクタ電流上昇率を低く抑え、放射ノイズを低減することができるＭＯＳ型半導体装置を提供することである。
【課題を解決するための手段】
【００３５】
本発明は前記課題を解決して前記発明の目的を達成するために、第１導電型半導体基板の一方の主面にストライプ状平面パターンの突起状半導体領域が、上部側の第１導電型第１領域と下部側の第１導電型第２領域とに挟まれる第２導電型領域を有する。前記上部側の第１導電型第１領域の表面から前記第２導電型領域に達する深さの凹部領域を備える頂部平坦部と、該頂部平坦部と前記突起状半導体領域周辺の底部平坦部との間の傾斜部を有する。前記第２導電型領域の傾斜部表面にはゲート絶縁膜を介して覆うゲート電極を備え、該ゲート電極の一方の端部は前記傾斜部内表面上にあり、他方の端部は前記下部の第１導電型第２領域の、前記第２導電型領域側近傍の表面上にあるＭＯＳ型半導体装置とする。前記他方の端部は前記下部の第１導電型第２領域表面に、前記第２導電型領域から５μｍ以下の距離でゲート絶縁膜を介して覆っていることが好ましい。前記ゲート電極上には層間絶縁膜を介して第１の金属主電極を備え、該第１の金属主電極は前記頂部平坦部では前記層間絶縁膜に設けられたコンタクトホールを通して前記凹部領域内に露出する第１導電型第１領域表面と該コンタクトホールから導入された第２導電型コンタクト領域表面とに共通に導電接触していることが望ましい。また、前記下部の第１導電型第２領域が前記第１導電型半導体基板または該第１導電型半導体基板より高不純物濃度領域であることもよい。さらに、前記ＭＯＳ型半導体装置がＩＧＢＴであることも好ましい。
【００３６】
また、本発明のＭＯＳ半導体装置をＩＧＢＴに限定して具体的に説明すると、図１のような突起型エミッタ構造（突起状半導体領域）を備えるＩＧＢＴとすることにより、通常のプレーナゲート型ＩＧＢＴに比べてｐベース領域の横方向拡散を抑えることができ、単位セル当たりのｐベース領域面積比率を下げることができる。このためドリフト層表面近傍のキャリア濃度を増加させることができ、従来のトレンチゲート構造と同等の表面キャリア濃度を実現することができる。また、トレンチゲートＩＧＢＴのようにフローティングｐ層を用いずとも充分な耐圧を得ることができるので、最適なセルピッチを選ぶことでターンオン過渡状態においてゲート回路への回り込み電流を抑え、ターンオン電流上昇率を抑え、ノイズの発生を抑えることができる。さらに前記図１に示す本発明のＩＧＢＴにかかる突起型エミッタ構造によれば、その頂部平坦面にゲート電極を終端させることなく、側壁斜面上でゲート電極を終端させる構造にすることで、頂部平坦面において終端させた場合に比べて頂部平坦面の幅を狭く、すなわち突起型エミッタ構造の幅を狭くすることができ、単位セル当たりのｐベース領域面積比率を小さくすることができる。このため、オン電圧をさらに低減することができる。また、同図１に示すようにチャネル（突起型エミッタ構造の傾斜部）から遠い位置におけるゲート電極を無くす構造とすることで、ゲート電極面積を小さくでき、オン時に、ゲート電極を介してゲート駆動回路に流れ込む変位電流を低減することができる。従って、変位電流により生じるゲート抵抗による電圧降下を小さくすることができ、ゲート電圧の上昇を抑えることができる。その結果、コレクタ電流上昇率を抑えることができ、放射ノイズを低減することができる。
【発明の効果】
【００３７】
本発明によれば、ＩＥ効果が大きくオン電圧の低いＩＧＢＴを実現することができる。また、オン電圧が低く、ターンオン時のコレクタ電流上昇率を低く抑え、放射ノイズが低いＭＯＳ型半導体装置を提供することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の突起型エミッタ構造を有するＩＧＢＴのセル断面図である。
【図２】従来のトレンチゲート型ＩＧＢＴのセル断面図である。
【図３】電子蓄積層とドリフト層が順バイアスされる様子を示すための表面セル近傍の不純物濃度分布を示す断面図（ａ）、（ａ）の基板表層の拡大断面図（ｂ）、電子キャリア濃度分布を示す拡大断面図（ｃ）、ホール電流による電圧降下を等電位線分布で示す拡大断面図（ｄ）である。
【図４】従来のトレンチゲート型ＩＧＢＴの表面セルの部分斜視図である。
【図５】従来のフローティングｐ層を有するトレンチゲート型ＩＧＢＴのセル断面図である。
【図６】従来のトレンチゲート型ＩＧＢＴにおけるターンオン時のコレクタ電流とゲート電圧の波形図である。
【図７】チョッパ回路図である。
【図８】従来のトレンチゲート型ＩＧＢＴにおけるターンオン時のコレクタ電圧とダイオード逆電圧の波形図である。
【図９】ターンオン期間全体のトレンチゲート型ＩＧＢＴと還流ダイオードの波形図である。
【図１０】フローティングｐ層を有するトレンチゲート型ＩＧＢＴのセル断面図である。
【図１１】フローティングｐ層を有するトレンチゲート型ＩＧＢＴのコレクタに高電圧が加わった時のフローティングｐ層の周辺の等電位線を示すセル断面図である。
【図１２】トレンチより深いフローティングｐ層を有するトレンチゲート型ＩＧＢＴのセル断面図である。
【図１３】トレンチより浅いフローティングｐ層を有するトレンチゲート型ＩＧＢＴのセル断面図である。
【図１４】ターンオン時の電子電流密度を示すＩＧＢＴのセル断面図である。
【図１５】従来の突起型エミッタ構造を有するＩＧＢＴのセル断面図である。
【図１６】セルピッチの異なるプレーナゲート型ＩＧＢＴにおける電子電流比較を示すセル断面図である。
【図１７】本発明と従来の突起型エミッタ構造を有するＩＧＢＴの順方向オン電流−電圧波形図である。
【図１８】本発明と従来の突起型エミッタ構造を有するＩＧＢＴのダイオード逆電圧上昇率とターンオン損失の関係比較図である。
【図１９】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その１）。
【図２０】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その２）。
【図２１】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その３）。
【図２２】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その４）。
【図２３】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その５）。
【図２４】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その６）。
【図２５】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その７）。
【図２６】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その８）。
【図２７】本発明の突起型エミッタ構造を有するＩＧＢＴの製造工程を説明するための要部断面図である（その９）。
【発明を実施するための形態】
【００３９】
以下、本発明のＭＯＳ型半導体装置にかかる実施例について、図面を参照して詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。さらに以下の説明では、第１導電型をｎ型、第２導電型をｐ型としてＭＯＳ型半導体装置としてＩＧＢＴの場合について説明する。なお、以下の実施例の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、実施例で説明される添付図面は、見易くまたは理解し易くするために正確なスケール、寸法比で描かれていない。さらに、本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
（定常オン状態）
図１の本発明の突起型エミッタ構造（突起状半導体領域のこと）を有するＩＧＢＴの表面セル断面図に示すように、ゲート電極９ａに、エミッタ電極１３（第１の金属主電極）に対して閾値電圧以上となる正のゲート電圧を印加すると、突起型エミッタ構造５０の側壁面であるｐベース領域７ａ（第２導電型領域）の傾斜部表面がｎ型に反転する（ｎチャネル７ｂの形成）。また、突起型エミッタ構造５０の周辺の凹部平坦部６０のシリコン基板１（以降ｎ−ドリフト層１と言うこともある。特許請求の範囲では第１導電型半導体基板）表面には電子蓄積層６が形成される。この状態でコレクタ−エミッタ間に順バイアスを加えるとｎチャネル７ｂおよび電子蓄積層６を経由して電子がｎ−ドリフト層１に流れ込む。図示しない裏面側ｐｎ接合（コレクタ接合）が順バイアスされ、裏面側の図示しないｐ型コレクタ層からｎ−ドリフト層１に向けてホールが注入される。このホールはｎ−ドリフト層１の表面側に達すると、ｐベース領域７ａに流れ込みエミッタ電極１３に抜ける。この際に表面の幾何学的形状により、ホール電流が電子蓄積層６下を水平方向に流れる。水平方向ホール電流による水平方向の電圧降下により、ｎ−ドリフト層１の電位が上昇する。一方、電子蓄積層６は低抵抗であるため、その電位はほぼエミッタ電極１３の電位に等しい。従って、ｎ＋電子蓄積層６とｎ−ドリフト層１からなる接合が順バイアスされ、電子蓄積層６からｎ−ドリフト層１に向けて電子が注入される。ｎ−ドリフト層１表面における電子濃度は順バイアスの指数関数に比例して増加する。やがて、表面電子濃度はホール濃度と共にｎ−ドリフト層１のドーピング濃度を超え、高注入状態に至り、ｎ−ドリフト層１の電気抵抗が劇的に低下する。
【００４０】
図１の突起型エミッタ構造５０におけるｐベース領域７ａ直下は前述のような（ｎ＋/ｎ−）順バイアス状態にはならず、むしろホールが直接ｐベース領域７ａに流れ込むように逆バイアス状態になる。このため、ｐベース領域７ａ直下のキャリア濃度は極めて低い。単位セルピッチを大きくして、単位セルあたりのｐベース領域７ａの面積を小さくした場合、キャリア濃度の低い領域の比率が少なくなるので、表面の平均キャリア濃度が上昇する。さらに、単位セルが大きくなったことで単位セルあたりのホール電流総量が増え、電子蓄積層６直下を水平方向に流れるホール電流密度が増加する。従って、電子蓄積層６とｎ−ドリフト層１間の順バイアスが大きくなり、表面キャリア濃度が上昇する。また、ホール電流の水平方向の経路長が増加するので、ホール電流による電圧降下が上昇して順バイアスが大きくなる。逆の効果として、単位セル当たりのチャネル周辺長（チャネル幅）が減少するので、反転層（ｎチャネル７ｂ）抵抗と電子蓄積層６抵抗が増大する。従って、突起型エミッタ構造５０の大きさを固定した場合、オン電圧が最小になるような最適セルピッチが存在する。突起型エミッタ構造５０が小さい方が、より狭いセルピッチでオン電圧が最小になり、その値は突起型エミッタ構造５０が大きい構造に比べて低い。
（順方向ブロッキング状態から定常オン状態への遷移）
ゲート電圧が閾値電圧よりも低いと反転層は形成されず、電子電流は供給されない。この状態でコレクタ電位をエミッタ電位に対して高くすると、ｐベース領域７ａとｎ−ドリフト層１間のｐｎ接合より空乏層が裏面に向かって進展し、空乏層内の空間電荷領域に発生した電界により印加電圧を保持する。この状態が順方向ブロッキング状態である。ここで、再びゲート電圧を閾値以上に上げるとｐベース領域７ａ表面に反転層が形成され、電子電流が供給され始める。定常オンに至る前の状態では、空間電荷領域にキャリアが流れ込む。キャリア速度が有限であることから、キャリア自身が空間電荷となる。注入されたキャリアが充分多い場合、元から存在した空間電荷分布を変化させる。電子はｐベース領域７ａ近傍から裏面に向かって流れるので、この付近では負の空間電荷が増加する。この状態は定常オン状態とは異なり、ｐベース領域７ａから水平方向に遠ざかるとともに、電子濃度は速やかに減少する。これはｐベース領域７ａから水平方向に離れた位置におけるシリコン電位が高く、電子蓄積層６が形成されないからである。一方、裏面から注入されたホールは水平方向に渡り均一に近い濃度分布を有する。このため、ｐベース領域７ａから水平方向に離れた位置では正の空間電荷が増加する。従って、ｐベース領域７ａから水平方向に離れた位置では、電子とホールによる空間電荷により発生した電界によりシリコン電位が上昇する。ゲート絶縁膜８下のシリコン電位が上昇するため、ゲート絶縁膜８を通して変位電流が流れ、素子外部のゲート抵抗に流れ込む。この電流がゲート抵抗において電圧降下を発生させ、ゲート電圧が上昇する。その結果、ターンオン期間中は、本来はゲート駆動回路からＩＧＢＴゲートに電流が流れ込むが、ＩＧＢＴのゲートからゲート駆動回路に逆方向の電流が流れるようになるため、この逆電流成分によるゲート抵抗内の電圧降下により、ゲート電圧は本来の値より高くなるのである。これにより、チャネルの反転がより強くなり電子電流、続いてホール電流が増加する。以上の現象は正帰還ループを形成するため、ゲート電圧およびコレクタ電流上昇は無視できないほど大きくなる。
【００４１】
本発明にかかる突起型エミッタ構造５０を有するＩＧＢＴのように、ｐベース領域７ａから水平方向に離れた位置においてゲート電極１３を設けない構造にすると、前述したシリコン電位の上昇による変位電流を低減することができ、ゲート電圧の持ち上がりを抑制することができる。ターンオン時のコレクタ電流の上昇は、インバータ回路における対向アームの還流ダイオードの電流減少に等しく、前述の正帰還ループの影響が強い場合、還流ダイオードの電流減少率は極めて大きくなる。還流ダイオードの電流減少率が大きいと、逆回復ピーク電流時刻を過ぎた後の電流変化率が大きくなり（ハードリカバリー）、主回路の寄生インダクタンスによりダイオードの両端子間に大きなスパイク電圧が発生し、ダイオードが破壊する場合がある。破壊しないまでも逆回復時の電圧と電流が振動し、伝導ノイズの原因となる。また還流ダイオードの電流減少率が大きい場合、ダイオードの逆電圧の上昇率およびそれに伴うＩＧＢＴのコレクタ電圧の減少率が大きくなる。これら電圧の変化率が大きいと、ＩＧＢＴモジュール内外の配線金属をアンテナとして放射される電波強度が増大する。放射ノイズは周辺電子機器に対して誤動作などの悪影響を与えるため、これを防ぐためにノイズ発生源となる装置を金属で遮蔽するなどといった対策が必要になる。本発明によるＩＧＢＴはターンオン時の電流上昇率が低いため、前述のような伝導ノイズおよび放射ノイズを抑制することができる。
（実施例１）
（１２００Ｖ  ＦＳ型ＩＧＢＴについて）
図１９〜図２７は、本発明のＭＯＳ型半導体装置にかかる定格１２００Ｖ耐圧のＦＳ型ＩＧＢＴの製造工程を順に示す半導体基板の要部断面図である。以下、図１９〜図２７を参照しながら本発明にかかる１２００Ｖ−ＩＧＢＴの製造工程を説明する。主面が（１００）面であって、比抵抗６０Ωｃｍのｎ−ＦＺ型シリコン半導体基板１（以降、シリコン基板、単に基板またはドリフト層）を製造工程への投入材料とする。まず、シリコン基板１の主面に厚さ３５０Åの熱酸化膜２を成長させ、ドーズ量１．０×１０１３ｃｍ−２のリンイオンを１００ｋｅＶの加速エネルギーで注入し、ドライブ拡散することで表面ｎ層３（第１導電型第２領域）を形成する（図１９（ａ））。ドーズ量４．０×１０１５ｃｍ−２の砒素イオンを１２０ｋｅＶの加速エネルギーで注入し、ｎ型高濃度エミッタ層４を形成する（図１９（ｂ））。パターニングにより表面酸化膜の一部をドライエッチングにより除去し、レジスト膜と酸化膜をマスクとしてシリコン基板１を深さ０．３μｍで選択エッチングし凹部領域５を形成する。ｎ型高濃度エミッタ層４（ｎ＋＋）の接合深さは０．２μｍ程度と浅いので、ｎ型高濃度エミッタ層４（ｎ＋）の凹部領域５に相当する部分は完全に除去され、その下の表面ｎ層３（第１導電型第２領域）が露出する。上面から観察すると基本セルの平面形状はストライプ型であり、凹部領域５の平面パターンは前記ストライプの長辺方向内に断続的に形成された複数の長方形構造である（図２０）。
【００４２】
シリコン基板１の全面に、ドーズ量９．０×１０１３ｃｍ−２のボロンイオンを１５０ｋｅＶの加速エネルギーで注入し、ｐ型ベース層７を形成する（図２１）。パターニング後に等方性プラズマエッチャによりシリコン基板１の表面から凹部領域５の近傍を除いて、深さ１．５μｍエッチングし掘り下げる。掘り下げた凹部平坦部６０のシリコン基板１底部からは、前記ｎ型高濃度エミッタ層４および前記ｐ型ベース層７は完全に除去され、凹型領域５を中心にｎ型高濃度エミッタ領域４ａ（第１導電型第１領域）およびｐ型ベース領域７ａ（第２導電型領域）が突起型エミッタ構造５０（突起状半導体領域）として残る（図２２）。この突起型エミッタ構造５０の頂部平坦部５０ａの面積は、ほぼｐベース領域７ａの面積を反映しており、突起型エミッタ構造５０周辺のエッチングされた凹部平坦部６０の面積はｐベース領域７ａ以外の、表面ｎ層３（第１導電型第２領域）の面積を反映しているので、頂部平坦部面積が小さければｐベース領域７ａの面積比率が小さくなりＩＥ効果が向上する。
【００４３】
前記図２２の示す製造工程のシリコン基板１の表面に、９００℃において８００Åのゲート絶縁膜８を成長させる。同時にボロン層（ｐベース領域７ａ）がアニールされる。さらに、厚さ０．５μｍのポリシリコン膜９を堆積させる（図２３）。パターニングおよび等方性プラズマエッチャによりポリシリコン膜９をエッチングして、ポリシリコンゲート電極９ａを形成する（図２４）。ポリシリコンゲート電極９ａの一方の端部は、突起型エミッタ構造５０の頂部平坦部５０ａと凹部平坦部６０の間の傾斜部５０ｂのｎ型高濃度エミッタ領域４ａ上に位置する。このような位置にポリシリコンゲート電極９ａの一方の端部があることで、頂部平坦部５０ａの面積を極力減らすことができ、ＩＥ効果向上によるオン電圧低減を実現することができる。ポリシリコンゲート電極９ａの他方の端部は頂部平坦部５０ａから遠く離れない位置に存在する。具体的にはポリシリコンゲート電極９ａと表面ｎ層３（第１導電型第２領域）の重なり距離が５μｍ以下になるように設計する。このような重なり距離とすることで、ターンオン時にゲート回路側に流れ込む変位電流を小さくすることができ、コレクタ電流上昇率を抑えることができる。すなわち突起型エミッタ構造５０の頂部平坦部５０ａから遠く離れた位置のシリコン表面電位はターンオン時に大きく上昇するため、この遠く離れた位置の領域上にゲート電極を設けないことで、ゲート絶縁膜を介した変位電流を低減することができるのである。表面ｎ層３（第１導電型第２領域）はｎ型半導体基板より高不純物濃度の領域であるが、ｎ型半導体基板のままであってもよい。
【００４４】
層間絶縁膜１０としてＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜およびＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を順次堆積し、パターニングおよびエッチングにより、前記突起型エミッタ構造５０の頂部平坦部５０ａの凹部領域５に対向する層間絶縁膜１０の部分にコンタクトホール１１を形成し、このコンタクトホール１１からボロンをイオン注入する（図２５）。続いて、窒素雰囲気で１０００℃において３０分間のアニールを行い、ｐ＋コンタクト領域１２を形成する（図２６）。
【００４５】
スパッタによりＡｌ−Ｓｉ電極膜を形成し、パターニング・エッチングによりエミッタ電極１３を形成する（図２７）。表面保護膜（図示せず）としてポリイミド膜をスピンコートし、パターニング・エッチングにより電極パッド構造（図示せず）を形成する。裏面シリコンを機械的に研削し、続いて、全面エッチングにより、シリコン基板厚を１２０μｍとする。裏面にプロトンおよびボロンイオンを注入し、続く４００℃の熱処理によりｎ型バッファ層（図示せず）およびｐ型コレクタ層（図示せず）をそれぞれ形成する。最後に裏面にアルミニウム−チタン−ニッケル−銀の４層金属膜構造をそれぞれスパッタにより形成してコレクタ電極（図示せず）として、ウェハプロセスが完了する。ウェハをチップのサイズにカットすることで、１２００Ｖ、ＦＳ（Ｆｉｅｌｄ  Ｓｔｏｐ）型ＩＧＢＴのチップが完成する。
【００４６】
ゲートをエミッタに対して同電位にした状態で、コレクタをエミッタに対して高電位にすると、活性部のｐ型ベース領域７ａおよびｐ＋コンタクト領域１２とｎ型シリコン基板１の間のｐｎ接合から空乏層が伸び、印加された電圧を阻止する。ゲートをエミッタに対して高電位にした状態で、コレクタをエミッタに対して高電位にすると、ゲート電極９ａ下に形成されたｎ型反転層（ｎチャネル）を通じて電子がバルクに流れ込み、裏面側ｐｎ接合（コレクタ接合）を抜けて裏面コレクタ電極に到達する。裏面側ｐｎ接合からはホールが注入され、表面ｐ型ベース領域７ａに達してエミッタ電極１３に引き抜かれる。この結果バルク（シリコン基板１からなるｎ−ドリフト層１）は伝導度変調を起こし低抵抗化し大電流を流すことができる。本実施例によるＩＧＢＴはｐベース領域７ａの幅が狭くｐベース領域７ａのエッチング底部６０に対する面積比率が小さいのでオン電圧が低減される。
【００４７】
従来の突起型エミッタ構造を有するＩＧＢＴと、本発明によるｐベース領域７ａの幅を狭くした改良形突起型エミッタ構造を有するＩＧＢＴとの出力特性を、図１７のコレクタ電流とコレクタ電圧の関係からなる出力特性図でそれぞれ比較できるようにして示す。図１７によれば、本発明による改良形突起型エミッタ構造を有するＩＧＢＴのオン電圧は従来の突起型エミッタ構造を有するＩＧＢＴに比べて、コレクタ電流１００Ａのオン電流で、コレクタ電圧（オン電圧）が約０．１Ｖ低減されることを示している。また、本発明によるｐベース領域７ａ幅を狭くした改良形突起型エミッタ構造を有するＩＧＢＴでは、ゲート電極９ａの幅を短くするとターンオン時の電流上昇率が小さくなり、小さいゲート抵抗を用いても対向アーム還流ダイオードの逆方向電圧上昇率を小さく抑えることができる。このため、放射ノイズが低く、なおかつターンオン損失を低くすることができる。ｐベース領域７ａの幅の狭い本発明にかかるＩＧＢＴにおいて、ゲート電極９ａの幅が広い構造と狭い構造との、ターンオン時対向アームダイオードの逆電圧上昇率と定格電流当たりターンオン損失の関係を、図１８に比較できるようにそれぞれ示す。なお、図１８において、ダイオード逆電圧上昇率は室温において定格の１／１０の低電流時の値であり、ターンオン損失は１５０℃における定格電流の値である。ダイオード逆電圧上昇率を室温および低電流における値としたのは、この条件において最も大きい値になり易いからである。
【００４８】
ＩＥ効果が大きくオン電圧の低いＩＧＢＴを実現することができる。また、ターンオン時のコレクタ電流上昇率を低く抑え、放射ノイズを低減することができる。
【符号の説明】
【００４９】
１：    シリコン基板、ｎ-ドリフト層
２：    熱酸化膜
３：    表面ｎ層
４：    高濃度エミッタ層
４ａ：  高濃度エミッタ領域
５：    凹部領域
６：    電子蓄積層
７：    ｐ型ベース層
７ａ：  ｐ型ベース領域
７ｂ：  ｎチャネル
８：    ゲート絶縁膜
９：    ポリシリコン膜
９ａ：  ポリシリコンゲート電極
１０：  層間絶縁膜
１１：  コンタクトホール
１２：  ｐ＋コンタクト領域
１３：  エミッタ電極
５０：  突起型エミッタ構造
５０ａ：頂部平坦部
５０ｂ：傾斜部
６０：  凹部平坦部
【図１】
2014053409.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014053409.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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