(57)【要約】【課題】降圧／昇降圧／昇圧動作の切替時の出力電圧の変動を抑え、負荷変動への応答が速い昇降圧型電源回路を提供する。【解決手段】インダクタンス素子に流れる電流に比例した参照電流信号と、スロープ補償信号と、入力電圧と出力電圧の差分に比例した電圧差信号を加算した第１の加算信号と、電流参照信号とスロープ補償信号を加算した第２の加算信号とを、出力電圧に比例した電圧と所定の参照電圧との差分信号と夫々比較し、その比較結果で降圧用スイッチング回路と昇圧用スイッチング回路への駆動用パルス信号のパルス幅を制御する。【選択図】図４
2014064417.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が印加される第１の端子と、
基準電圧が印加される第２の端子と、
出力電圧を出力する出力端子と、
前記第１、第２の端子間に接続される降圧用スイッチング回路と、
前記出力端子と第２の端子間に接続される昇圧用スイッチング回路と、
前記降圧用スイッチング回路と昇圧用スイッチング回路間に接続されるインダクタンス素子と、
前記出力電圧に比例した電圧と所定の参照電圧とを比較し、その差分信号を出力する手段と、
前記インダクタンス素子に流れる電流に比例した参照電流信号を出力する手段と、
クロック信号を生成するクロック信号発生手段と、
前記クロック信号に同期し、所定の傾きを持った鋸波信号を発生する手段と、
前記入力電圧と出力電圧の差分に比例した電圧差信号を出力する手段と、
前記参照電流信号に前記鋸波信号と前記電圧差信号を加算した第１の加算信号を出力する手段と、
前記参照電流信号に前記鋸波信号を加算した第２の加算信号を出力する手段と、
前記差分信号と前記第１の加算信号を比較し、前記第１の加算信号が前記差分信号より大きくなった時に第１のタイミング信号を出力する手段と、
前記差分信号と前記第２の加算信号を比較し、前記第２の加算信号が前記差分信号より大きくなった時に第２のタイミング信号を出力する手段と、
前記クロック信号と前記第１のタイミング信号と前記第２のタイミング信号から、前記降圧用スイッチング回路と前記昇圧用スイッチング回路の駆動用パルス信号を生成する制御論理回路とを具備することを特徴とする昇降圧型電源回路。
【請求項２】
前記降圧用スイッチング回路は、前記第１の端子にソースが接続され、そのドレインが前記インダクタンス素子の一端に接続される第１のＭＯＳトランジスタと、前記第２の端子にソースが接続され、そのドレインが前記インダクタンス素子の一端に接続される第２のＭＯＳトランジスタを具備し、
前記昇圧用スイッチング回路は、前記出力端子にソースが接続され、ドレインが前記インダクタンス素子の他端に接続される第３のＭＯＳトランジスタと、前記第２の端子にソースが接続され、ドレインが前記インダクタンス素子の他端に接続される第４のＭＯＳトランジスタとを具備することを特徴とする請求項１に記載の昇降圧型電源回路。
【請求項３】
昇降圧動作の時に、前記第１と第４のＭＯＳトランジスタがＯＮで、前記第２と第３のＭＯＳトランジスタがＯＦＦとなる第１状態と、前記第１と第３のＭＯＳトランジスタがＯＮで前記第２と第４のＭＯＳトランジスタがＯＦＦとなる第２状態と、前記第２と第３のＭＯＳトランジスタがＯＮで、前記第１と第４のＭＯＳトランジスタがＯＦＦとなる第３状態を有することを特徴とする請求項２に記載の昇降圧型電源回路。
【請求項４】
前記第１の加算信号を出力する手段と前記第２の加算信号を出力する手段は、共通の加算手段であり、最初に第１の加算信号を出力し、所定のタイミングの後に第２の加算信号を出力することを特徴とする請求項１乃至３のいずれか一項に記載の昇降圧型電源回路。
【請求項５】
前記第１のタイミング信号を出力する手段と前記第２のタイミング信号を出力する手段は、共通のタイミング信号出力手段であり、前記差分信号と前記第１の加算信号の比較結果により第１のタイミング信号を出力し、前記差分信号と前記第２の加算信号の比較結果により第２のタイミング信号を出力することを特徴とする請求項１乃至４のいずれか一項に記載の昇降圧型電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、直流入力電圧を任意の直流出力電圧に変換する昇降圧型電源回路に関する。
【背景技術】
【０００２】
従来、直流入力電圧を任意の直流出力電圧に変換する昇降圧型電源回路に関する技術が開発されている。例えば、出力電圧のリップルを抑える為に、インダクタンス素子に流れる電流の尖頭値を小さくする技術や、インダクタンス素子を流れる電流に応じて降圧動作、あるいは昇圧動作への切替を行う技術が開示されている。
【０００３】
しかしながら、従来技術では、負荷の急変に対する応答動作、あるいは、降圧／昇降圧／昇圧動作の切替時の連続性において改善の余地がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１９２３１２号公報
【特許文献２】特開２０１０−１４８２１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の一つの実施形態は、負荷応答特性が改善され、かつ、昇圧／昇降圧／降圧動作の切替時の不連続の発生を防止した昇降圧型電源回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一つの実施形態によれば、降圧用スイッチング回路と、昇圧用スイッチング回路と、前記降圧用スイッチング回路と昇圧用スイッチング回路間に接続されるインダクタンス素子と、出力電圧に比例した電圧と所定の参照電圧とを比較し、その差分信号を出力する手段と、前記インダクタンス素子に流れる電流に比例した参照電流信号を出力する手段と、クロック信号を生成するクロック信号発生手段と、前記クロック信号に同期し、所定の傾きを持った鋸波信号を発生する手段と、前記入力電圧と出力電圧の差分に比例した電圧差信号を出力する手段と、前記参照電流信号に前記鋸波信号と前記電圧差信号を加算した第１の加算信号を出力する手段と、前記参照電流信号に前記鋸波信号を加算した第２の加算信号を出力する手段と、前記差分信号と第１の加算信号を比較し、前記第１の加算信号が前記差分信号より大きくなった時に第１のタイミング信号を出力する手段と、前記差分信号と前記第２の加算信号を比較し、前記第２の加算信号が差分信号より大きくなった時に第２のタイミング信号を出力する手段と、前記クロック信号と前記第１のタイミング信号と前記第２のタイミング信号から、前記降圧用スイッチング回路と前記昇圧用スイッチング回路の駆動用パルス信号を生成する制御論理回路とを具備することを特徴とする昇降圧型電源回路が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１の実施形態の昇降圧型電源回路の構成を示す図である。
【図２】図２は、第１の実施形態の動作波形を示す図である。
【図３】図３は、第１の実施形態の動作を説明する為に、図２の動作波形の一部（Ｐ部）を拡大した図である。
【図４】図４は、第２の実施形態の昇降圧型電源回路の構成を示す図である。
【図５】図５は、第２の実施形態の動作波形を示す図である。
【図６】図６は、第２の実施形態の動作を説明する為に、図５の動作波形の一部（Ｑ部）を拡大した図である。
【発明を実施するための形態】
【０００８】
以下に添付図面を参照して、実施形態にかかる昇降圧型電源回路を詳細に説明する。なお、これら実施形態により本発明が限定されるものではない。
【０００９】
（第１の実施形態）
図１は、第１の実施形態の昇降圧型電源回路の構成を示す回路図である。第１の端子（１００）には、入力電圧（ＶＩＮ）が印加され、第２の端子（１０２）には、所定の基準電圧（ＶＳＳ）が印加される。第１の端子（１００）と第２の端子（１０２）間には、降圧用スイッチング回路（１０３）が接続される。降圧用スイッチング回路（１０３）は、ソースが第１の端子（１００）に接続され、そのドレインがインダクタンス素子（１１１）の一端に接続される第１のＰＭＯＳトランジスタ（１１２）と、ソースが第２の端子（１０２）に接続され、そのドレインがインダクタンス素子（１１１）の一端に接続される第１のＮＭＯＳトランジスタ（１１３）を含む。出力端子（１０１）と第２の端子（１０２）間には、昇圧用スイッチング回路（１０４）が接続される。昇圧用スイッチング回路（１０４）は、ソースが出力端子（１０１）に接続され、ドレインがインダクタンス素子（１１１）の他端に接続される第２のＰＭＯＳトランジスタ（１１４）と、ソースが第２の端子（１０２）に接続され、ドレインがインダクタンス素子（１１１）の他端に接続される第２のＮＭＯＳトランジスタ（１１５）を含む。出力端子（１０１）には、出力キャパシタ（７）が接続される。
【００１０】
制御回路（６）は、参照電圧（ＶＲＥＦ）と出力参照電圧（ＶＯ）が供給されるエラーアンプ（８）を含み、その出力は、位相補償器（９）に供給される。出力参照電圧（Ｖｏ）は、出力電圧（ＶＯＵＴ）を、出力端子（１０１）と第２の端子（１０２）間に接続された抵抗（１２５）（１２６）からなる分圧回路(１２４)により分圧することにより、出力電圧（ＶＯＵＴ）に比例した電圧として得られる。位相補償器（９）は、負帰還制御系の安定性を確保するために必要な位相補償器であり、エラー出力(Ｖｅｒｒ) を入力として、その時に必要なインダクタ電流量を指示するピーク電流信号（Ｉｐｅａｋ）を出力する。位相補償器（９）は、例えば、エラーアンプ（８）の出力端子と第２の端子（１０２）間に接続される抵抗とコンデンサの直列回路（図示せず）により構成される。ピーク電流信号（Ｉｐｅａｋ）は、出力電圧（ＶＯＵＴ）に比例する電圧として得られた出力参照電圧（ＶＯ）と参照電圧（ＶＲＥＦ）が等しくなるように、増減する。インダクタ電流アンプ（１０）は、第１のＰＭＯＳトランジスタ（１１２）のソースに流れる電流に比例した参照電流信号（Ｉｏ）を出力する。参照電流信号（Ｉｏ）は、例えば、第１のＰＭＯＳトランジスタ（１１２）のソース・ドレイン間の電圧を差動増幅器で構成されるインダクタ電流アンプ（１０）で検知し、第１のＰＭＯＳトランジスタ（１１２）のソース電流、従って、インダクタンス素子（１１１）に流れるインダクタ電流（ＩＬ）に比例した信号として検出することが出来る。
【００１１】
発振器（１１）は、昇降圧型電源回路のスイッチング周波数を制御するクロック信号（ＣＬＫ）を出力する。クロック信号(ＣＬＫ)は、制御論理回路（１８）とスロープ補償鋸波発生器（１２）に供給される。スロープ補償鋸波発生器（１２）は、電流プログラムモードの負帰還制御系に固有の問題であるサブハーモニック発振を防止するために設けられており、クロック信号(ＣＬＫ) に同期し、一定の傾斜を持ったスロープ補償信号(Ｉｓｌｏｐｅ) を生成する。尚、一定の傾斜を持ったスロープ補償信号（Ｉｓｌｏｐｅ）を生成し、そのスロープ補償信号（Ｉｓｌｏｐｅ）に同期したクロック信号（ＣＬＫ）を生成する構成とすることも可能である。いずれの構成であっても、所定の周期を持ったクロック信号（ＣＬＫ）と、このクロック信号（ＣＬＫ）に同期し、一定の傾斜を持ったスロープ補償信号（Ｉｓｌｏｐｅ）が生成される。
【００１２】
入出力電圧ギャップアンプ（１３）は、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）を比較し、その電圧差に比例するギャップ信号（Ｉｇａｐ）を出力する。入出力電圧ギャップアンプ（１３）の非反転入力端には、入力電圧（ＶＩＮ）が印加され、反転入力端には、出力電圧（ＶＯＵＴ）が、オフセット電圧源（１９）を介して印加される。オフセット電圧源（１９）の電圧値により、ギャップ信号（Ｉｇａｐ）を調整することができる。ギャップ信号（Ｉｇａｐ）により、昇降圧電源回路の昇圧動作から昇降圧動作への移行の閾値が変わる為、オフセット電圧源（１９）の電圧値を調整することにより、昇圧動作から昇降圧動作への移行の閾値を調整することが出来る。
【００１３】
参照電流信号（Ｉｏ）とスロープ補償信号(Ｉｓｌｏｐｅ)とギャップ信号（Ｉｇａｐ）とが第１のアナログ加算器（１４）で加算され、第１のアナログ加算器（１４）は、参照電流信号（Ｉｏ）とスロープ補償信号(Ｉｓｌｏｐｅ)とギャップ信号（Ｉｇａｐ）の加算された第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）を出力する。第１のアナログ信号は、第１のコンパレータ（１５）に供給され、ピーク電流信号（Ｉｐｅａｋ）と比較される。第１のコンパレータ（１５）は、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ） がピーク電流信号(Ｉｐｅａｋ) に達したことを検知して、その瞬間に第１のタインミング信号(ＱＢＳＴ)を出力する。インダクタ電流アンプ（１０）からの参照電流信号（Ｉｏ）とスロープ補償信号（Ｉｓｌｏｐｅ）は、第２のアナログ加算器（１６）で加算され、第２のアナログ加算器（１６）は、参照電流信号（Ｉｏ）とスロープ補償信号(Ｉｓｌｏｐｅ)の加算された第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）を出力する。第２のコンパレータ（１７）は、第２のアナログ信号と、ピーク電流信号（Ｉｐｅａｋ）とを比較し、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）がピーク電流信号(Ｉｐｅａｋ) に達したことを検知して、その瞬間に第２のタインミング信号(ＱＢＣＫ) を出力する。
【００１４】
制御論理回路（１８）は、第１のコンパレータ（１５）からの第１のタイミング信号（ＱＢＳＴ）とクロック信号（ＣＬＫ）を入力とするＲＳラッチ回路（１８１）と、第２のコンパレータ(１７)からの第２のタイミング信号（ＱＢＣＫ）とクロック信号（ＣＬＫ）を入力とするＲＳラッチ回路（１８２）を含む。ＲＳラッチ回路（１８１）の反転出力は、２段の増幅器（１８３）（１８４）を介して、第１の駆動用パルス（ＤＲＶＢＳＴｎ）として昇圧用スイッチング回路（１０４）に供給される。ＲＳラッチ回路（１８２）の非反転出力は、２段の増幅器（１８５）（１８６）を介して、第２の駆動用パルス（ＤＲＶＢＣＫｎ）として降圧用スイッチング回路（１０３）に供給される。
【００１５】
第１、第２の駆動パルス（ＤＲＶＢＳＴｎ、ＤＲＶＢＣＫｎ）の印加により、降圧用スイッチング回路（１０３）の第１のＰＭＯＳトランジスタ（１１２）と、昇圧用スイッチング回路（１０４）の第２のＮＭＯＳトランジスタ（１１５）がＯＮした状態が動作状態（１）、同様に、降圧用スイッチング回路（１０３）の第１のＰＭＯＳトランジスタ（１１２）と昇圧用スイッチング回路（１０４）の第２のＰＭＯＳトランジスタ（１１４）がＯＮした状態が動作状態（２）、降圧用スイッチング回路（１０３）の第１のＮＭＯＳトランジスタ（１１３）と昇圧用スイッチング回路（１０４）の第２のＰＭＯＳトランジスタ（１１４）がＯＮした状態が動作状態（３）となる。動作状態（１）では、インダクタンス素子（１１１）への電流が増加する。動作状態（２）では、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の高低関係で、インダクタンス素子（１１１）への電流の増減が変わる。動作状態（３）では、インダクタンス素子（１１１）への電流は、減少する。
【００１６】
図２は、図１の第１の実施形態の動作波形を示す図である。図２(Ａ)は、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧関係を示している。図に示す通り、入力電圧（ＶＩＮ）に対して、出力電圧（ＶＯＵＴ）が十分高い場合には、昇圧動作が行われ、入力電圧が出力電圧に対して十分高くなると降圧動作に切り替わる。また、入力電圧と出力電圧の電圧差が小さい範囲では、昇降圧動作が行われる。
【００１７】
図２（Ｂ）は、インダクタ電流（ＩＬ）を示している。インダクタ電流（ＩＬ）は、インダクタ平均電流｜ＩＬ｜とスイッチング動作に伴い生じるリップル成分が合成された波形となる。図２（Ｃ）は、第１のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ＋Ｉｇａｐ）とピーク電流信号（Ｉｐｅａｋ）の関係を示している。参考の為に、スロープ補償信号（Ｉｓｌｏｐｅ）を点線で示している。図２（Ｄ）は、降圧用スイッチング回路（１０３）に供給される第２の駆動パルス（ＤＲＶＢＣＫｎ）を示している。第２の駆動パルス（ＤＲＶＢＣＫｎ）は、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）が、ピーク電流信号(Ｉｐｅａｋ)に達した時に現れ、クロック信号（ＣＬＫ）により、リセットされる。
【００１８】
入力電圧（ＶＩＮ）に対し出力電圧（ＶＯＵＴ）が十分に高い場合、第１の駆動パルス（ＤＲＶＢＳＴｎ）がＬｏｗ状態となったタイミングでの動作状態（２）において、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の高低関係に従い、インダクタ電流は、徐々に減少する。この為、第２のアナログ信号（Ｉｏ+Ｉｓｌｏｐｅ）がピーク信号（Ｉｐｅａｋ）に達する前に、クロック信号（ＣＬＫ）により、ＲＳラッチ回路（１８２）が、リセットされる。その結果、第２の駆動パルス（ＤＲＶＢＣＫｎ）は発生せず、昇圧用スイッチング回路（１０４）のスイッチング動作による、昇圧動作が行われる。
【００１９】
図２（Ｅ）は、昇圧用スイッチング回路（１０４）に供給される第１の駆動パルス（ＤＲＶＢＳＴｎ）を示している。第１の駆動パルス（ＤＲＶＢＳＴｎ）は、クロック信号（ＣＬＫ）の立ち上がりで現れ、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ＋Ｉｇａｐ）が、ピーク電流信号(Ｉｐｅａｋ)に達した時にリセットされる信号として現れる。クロック信号（ＣＬＫ）の１周期の間に、第１の駆動パルス（ＤＲＶＢＳＴｎ）と第２の駆動パルス（ＤＲＶＢＣＫｎ）の両方が発生し、昇圧用スイッチング回路（１０４）と降圧用スイッチング回路（１０３）に夫々供給される範囲では、昇降圧動作が行われる。
【００２０】
入力電圧（ＶＩＮ）が出力電圧（ＶＯＵＴ）に対して十分に高い場合、ギャップ信号（Ｉｇａｐ）が大きな値となり、クロック信号（ＣＬＫ）によるリセット時に、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ＋Ｉｇａｐ）が、ピーク電流信号（Ｉｐｅａｋ）に達する状態となる為、第１の駆動パルス（ＤＲＶＢＳＴｎ）は、発生せず、降圧用スイッチング回路（１０３）のスイッチング動作による、降圧動作が行われる。
【００２１】
図２（Ｆ）は、スロープ補償信号(Ｉｓｌｏｐｅ)を示す。スロープ補償信号（Ｉｓｌｏｐｅ）は、図２（Ｇ）に示すクロック信号（ＣＬＫ）に同期し、一定の傾斜を持つ信号として現れる。
【００２２】
図２（Ｄ）の数字（１）から（３）は、図１で説明した昇降圧型電源回路の動作状態に対応している。すなわち、数字（１）は、降圧用スイッチング回路（１０３）の第１のＰＭＯＳトランジスタ（１１２）と昇圧用スイッチング回路（１０４）の第２のＮＭＯＳトランジスタ（１１５）がＯＮの時の動作に対応している。すなわち、インダクタンス素子（１１１）への電流が増加する動作となる。数字（２）は、降圧用スイッチング回路（１０３）の第１のＰＭＯＳトランジスタ（１１２）と昇圧用スイッチング回路（１０４）の第２のＰＭＯＳトランジスタ（１１４）がＯＮの時の動作に対応している。この動作状態では、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧関係に応じて、インダクタンス素子（１１１）への電流が増加、あるいは、減少する。数字（３）は、降圧用スイッチング回路（１０３）の第１のＮＭＯＳトランジスタ（１１３）と昇圧用スイッチング回路（１０４）の第２のＰＭＯＳトランジスタ（１１４）がＯＮの時の動作に対応しており、インダクタンス素子（１１１）への電流が減少する動作となる。
【００２３】
ピーク電流信号（Ｉｐｅａｋ）と、第１、第２のアナログ信号との比較の結果、第１、第２の駆動パルス（ＤＲＶＢＳＴｎ、ＤＲＶＢＣＫｎ）のパルス幅が変化する。これにより、昇圧／昇降圧／降圧動作における、インダクタンス素子(１１１)への電流の増減が調整され、出力電圧(ＶＯＵＴ)が所望の電圧に近づく。
【００２４】
図２（Ｄ）、および（Ｅ）で示すように、本実施形態においては、昇圧、昇降圧、降圧の３つの動作の切替時に、それぞれのスイッチング回路のトランジスタのゲートに供給される駆動パルス（ＤＲＶＢＣＫｎ）（ＤＲＶＢＳＴｎ） のパルス幅が連続して切り替わる。例えば、昇圧動作から昇降圧動作へ切り替わる時、降圧用スイッチング回路（１０３）に供給される第２の駆動パルス（ＤＲＶＢＣＫｎ） は、細いパルス幅で現れ始め、パルス幅が漸増している。一方、昇圧用スイッチング回路（１０４）に供給される第１の駆動パルス（ＤＲＶＢＳＴｎ）のパルス幅が、徐々に漸減している。同様に、昇降圧動作から降圧動作の切替時においては、本実施形態においては、降圧用スイッチング回路（１０３）への駆動パルス（ＤＲＶＢＣＫｎ）のパルス幅が漸増し、逆に、昇圧用スイッチング回路（１０４）への駆動パルス（ＤＲＶＢＳＴｎ）のパルス幅が連続的に狭くなっている。
【００２５】
本実施形態によれば、駆動パルス（ＤＲＶＢＣＫｎ）（ＤＲＶＢＳＴｎ）の発生のタイミングは、ピーク電流信号（Ｉｐｅａｋ）と、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）、及び第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）との比較結果により、制御される。換言すれば、ピーク電流（Ｉｐｅａｋ）と、第１、第２のアナログ信号入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧差に比例するギャップ信号（Ｉｇａｐ）により、制御される。入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧差でインダクタ電流が増減する動作状態（２）の期間を、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧差に比例するギャップ信号（Ｉｇａｐ）で制御することにより、動作状態（２）の期間を一定にすることが出来る。この制御により、駆動パルス（ＤＲＶＢＣＫｎ）（ＤＲＶＢＳＴｎ）のパルス幅を、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧関係に応じて連続的に変化させることが出来る。
【００２６】
ここで重要なことは、インダクタ電流の平均電流量｜ＩＬ｜ が動作の切替の前後でほぼ等しいことである。インダクタ電流の平均電流量｜ＩＬ｜ に差異が発生すると、負荷電流に対して、電流の過剰や不足が生じる。その過剰もしくは不足の電流は出力キャパシタ（７）を充電もしくは放電し、それに伴い、出力電源電圧(ＶＯＵＴ) が変動する。本実施形態によれば、連続的にパルス幅が変化する駆動パルス（ＤＲＶＢＣＫｎ）（ＤＲＶＢＳＴｎ）によって昇圧用、及び、降圧用スイッチング回路の動作が制御される。すなわち、連続的に変化するパルス幅の期間に従って、インダクタンス素子への充放電が行われる。この為、動作の切替前後でも、インダクタ電流の平均電流量｜ＩＬ｜ は、ほぼ等しく、よって、出力電源電圧(ＶＯＵＴ) の変動が抑えられる。
【００２７】
動作の切替は、ピーク電流信号（Ｉｐｅａｋ）と、第１のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ＋Ｉｇａｐ）、及び第２のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ）との比較により行われる。負荷変動により出力電圧（ＶＯＵＴ）が変化すると、その変化は、入力電圧（ＶＩＮ）との差電圧を示すギャップ信号（Ｉｇａｐ）、並びに、参照電圧（ＶＲＥＦ）との比較で得られるピーク電流信号（Ｉｐｅａｋ）に現れる。クロック信号（ＣＬＫ）のサイクル毎に行われる、ピーク電流信号（Ｉｐｅａｋ）と、インダクタ電流（ＩＬ）に比例する参照電流信号（Ｉｏ）を含む第１、第２のアナログ信号との比較結果に応じて動作の切替が実行される為、負荷変動に対する応答が早い。
【００２８】
昇降圧動作の（２）の動作状態の時、すなわち、降圧用スイッチング回路(１０３)の第１のＰＭＯＳトランジスタ（１１２）と昇圧用スイッチング回路（１０４）の第２のＰＭＯＳトランジスタ（１１４）がＯＮの時、入力電圧（ＶＩＮ）側から出力電圧（ＶＯＵＴ）側へ、インダクタンス素子（１１１）を介して直接電流が供給される。特に、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）が、ほぼ同電位の時、インダクタンス素子（１１１）には、一定量の電流が流れ続ける。この状態が存在することにより、インダクタ電流（ＩＬ）のピーク値が低く抑えられ、インダクタンス素子（１１１）で消費される損失が抑えられる。
【００２９】
図３を用いて、第１の実施形態の動作説明を補充する。図３は、図２（Ｃ）のＰ部を拡大したものである。図２（Ｃ）では、第１のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ＋Ｉｇａｐ）を示す波形、すなわち、波形(i)が示されているが、動作説明の為に第２のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ）を示す波形(ii)を追加して表示している。第１のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ＋Ｉｇａｐ）が、ピーク電流信号（Ｉｐｅａｋ）に達したタイミング（ｔ０）で第１の駆動パルス（ＤＲＶＢＳＴｎ）がリセットされる。そして、第２のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ）が、ピーク電流信号（Ｉｐｅａｋ）に達したタイミング（ｔ１）で、第２の駆動パルス（ＤＲＶＢＣＫｎ）が現れ、クロック信号（ＣＬＫ）でリセットされる。第１のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ＋Ｉｇａｐ）、第２のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ）と、ピーク電流信号（Ｉｐｅａｋ）との比較は、図１の構成で説明した、第１のコンパレータ（１５）、及び第２のコンパレータ（１７）で行われる。
【００３０】
（第２の実施形態）
図４に昇降圧型電源回路の第２の実施形態を示す。第１の実施形態を示す図１の構成要素に対応する構成要素については、同一の符号を付し、説明の重複を避ける。本実施形態においては、入出力電圧ギャップアンプ（１３）のギャップ信号（Ｉｇａｐ）が、スイッチ（２０）を介して、第１のアナログ加算器（１４）に供給される。スイッチ（２０）は、制御論理回路（１８）からの制御信号（Ｔ２ＶＬＤｐ）に応じて制御される。第１のアナログ加算器（１４）の出力信号は、第１のコンパレータ（１５）に供給される。第１のコンパレータ（１５）の出力信号は、切替スイッチ（２１）を介して、ＲＳラッチ回路（１８１）と（１８２）に供給される。ＲＳラッチ回路（１８１）の非反転出力が、遅延回路（１９０）を介して、スイッチ（２０）の制御信号（Ｔ２ＶＬＤｐ）として、スイッチ（２０）に供給される。遅延回路（１９０）の出力は、更に、遅延回路（１９１）を経て、切替信号として、切替スイッチ（２１）に供給される。遅延回路（１９０）、並びに、遅延回路（１９１）の遅延時間は、動作タイミングの制御の為、適宜設定される。
【００３１】
動作の開始時では、スイッチ（２０）はＯＮしており、入出力電圧ギャップアンプ（１３）のギャップ信号（Ｉｇａｐ）は、スイッチ（２０）を介して、第１のアナログ加算器（１４）に供給され、第１のアナログ加算器（１４）は、参照電流信号（Ｉｏ）とスロープ補償信号(Ｉｓｌｏｐｅ)とギャップ信号（Ｉｇａｐ）の加算された第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）を出力する。第１のアナログ加算器（１４）の出力は、第１のコンパレータ（１５）に供給される。第１のコンパレータ（１５）は、インダクタ電流量を示すピーク電流信号（Ｉｐｅａｋ）と、第１のアナログ信号（Ｉｏ＋Ｉｓｌｏｐｅ＋Ｉｇａｐ）を比較し、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ） がピーク電流信号(Ｉｐｅａｋ) に達したことを検知して、第１のタインミング信号(ＱＢＳＴ)を出力する。動作の開始時は、切替スイッチ（２１）は、ＲＳラッチ回路（１８１）側に接続されており、第１のタイミング信号（ＱＢＳＴ）は、ＲＳラッチ回路（１８１）に供給される。ＲＳラッチ回路（１８１）の反転出力が、２段の増幅器（１８３）（１８４）を介して、第１の駆動パルス（ＤＲＶＢＳＴｎ）として、昇圧用スイッチング回路（１０４）に供給される。
【００３２】
ＲＳラッチ回路（１８１）の非反転出力が、遅延回路（１９０）を介して、所定の遅延時間の後に、スイッチ（２０）を制御する制御信号（Ｔ２ＶＬＤｐ）を、スイッチ（２０）に供給し、スイッチ（２０）をＯＦＦ状態にする。遅延回路（１９０）の出力は、第２の遅延回路（１９１）を介して切替スイッチ（２１）に供給される。第２の遅延回路（１９１）の出力は、切替スイッチ（２１）を切替え、第１のコンパレータ（１５）の出力が、ＲＳラッチ回路（１８２）に供給される状態に制御する。
【００３３】
スイッチ（２０）がＯＦＦすることにより、入出力電圧ギャップアンプ（１３）からのギャップ信号（Ｉｇａｐ）が、第１のアナログ加算器（１４）から切り離される。この状態で、インダクタ電流アンプ（１０）からの参照電流信号（Ｉｏ）とスロープ補償信号（Ｉｓｌｏｐｅ）を加算した第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）が第１のアナログ加算器（１４）から第１のコンパレータ（１５）に供給され、ピーク電流信号（Ｉｐｅａｋ）と比較される。第１のコンパレータ（１５）が、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）がピーク電流信号(Ｉｐｅａｋ) に達したことを検知すると、第２のタインミング信号(ＱＢＣＫ) が出力され、切替スイッチ（２１）を介して、ＲＳラッチ回路（１８２）に供給される。ＲＳラッチ回路（１８２）の非反転出力が、２段の増幅器（１８５）（１８６）を介して、第２の駆動パルス（ＤＲＶＢＣＫｎ）として、降圧用スイッチング回路（１０３）に供給される。
【００３４】
図５は、第２の実施形態の動作波形を示す図である。図５(Ａ)は、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧関係を示している。図に示す通り、入力電圧（ＶＩＮ）が、出力電圧（ＶＯＵＴ）に対して、十分低い場合には昇圧動作が行われ、入力電圧よりも出力電圧が十分低くなると降圧動作に切り替わる。また、入力電圧と出力電圧の電圧差が小さい範囲では、昇降圧動作が行われる。図５（Ｂ）は、インダクタ電流（ＩＬ）を示しており、電流値の大きいほど、負荷が大きい状態を示している。図５（Ｃ）は、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）の状態を示しており、インダクタ電流（ＩＬ）に応じて変化する様子を示している。
【００３５】
図５（Ｄ）は、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）の状態を示している。第２の実施形態においては、コンパレータが時分割で共用され、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）が、ピーク電流信号（Ｉｐｅａｋ）に達した時に、第１のアナログ加算器（１４）からギャップ信号（Ｉｇａｐ）を切り離す制御が行われる。この為、このタイミングで、第１のアナログ加算器（１４）の出力は、ギャップ信号(Ｉｇａｐ)分だけ低くなる。この様子を図５（Ｄ）が示す。すなわち、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）が、ピーク電流信号（Ｉｐｅａｋ）に達したタイミング（ｔ０）で、第１のアナログ加算器（１４）の出力電圧は、ギャップ信号（Ｉｇａｐ）分だけ、低くなる。
【００３６】
図５（Ｅ）は、降圧用スイッチング回路（１０３）に供給される第２の駆動パルス（ＤＲＶＢＣＫｎ）を示している。第２の駆動パルス（ＤＲＶＢＣＫｎ）は、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）が、ピーク電流信号(Ｉｐｅａｋ)に達した時に現れ、クロック信号（ＣＬＫ）により、リセットされる。図５（Ｄ）で示す第１のアナログ加算器（１４）の出力信号は、タイミング（ｔ０）において、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）の出力に切り替わっている為、タイミング（ｔ１）は、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）が、ピーク電流信号（Ｉｐｅａｋ）に達したタイミングとなる。図５（Ｅ）に示すように、タイミング（ｔ１）で、第２の駆動パルス（ＤＲＶＢＣＫｎ）が、現れる。第２の駆動パルス（ＤＲＶＢＣＫｎ）は、クロック信号（ＣＬＫ）の立ち上がりで、リセットされる。
【００３７】
入力電圧（ＶＩＮ）に対し出力電圧（ＶＯＵＴ）が十分に高い場合、第１の駆動パルス（ＤＲＶＢＳＴｎ）がＬｏｗ状態となったタイミングでの動作状態（２）において、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の高低関係に従い、インダクタ電流は、徐々に減少する。この為、第２のアナログ信号（Ｉｏ+Ｉｓｌｏｐｅ）がピーク信号（Ｉｐｅａｋ）に達する前に、クロック信号（ＣＬＫ）により、ＲＳラッチ回路（１８２）が、リセットされる。その結果、第２の駆動パルス（ＤＲＶＢＣＫｎ）は発生せず、昇圧用スイッチング回路（１０４）のスイッチング動作による、昇圧動作が行われる。
【００３８】
図５（Ｆ）は、昇圧用スイッチング回路（１０４）に供給される第１の駆動パルス（ＤＲＶＢＳＴｎ）を示している。第１の駆動パルス（ＤＲＶＢＳＴｎ）は、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）と、ピーク電流信号(Ｉｐｅａｋ)との比較の結果として現れる。クロック信号（ＣＬＫ）の立ち上がりで現れ、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）が、ピーク電流信号(Ｉｐｅａｋ)に達した時にリセットされる。クロック信号（ＣＬＫ）の１周期の間に、第１の駆動パルス（ＤＲＶＢＳＴｎ）と第２の駆動パルス（ＤＲＶＢＣＫｎ）の両方が発生し、昇圧用スイッチング回路（１０４）と降圧用スイッチング回路（１０３）に夫々供給される範囲では、昇降圧動作が行われる。図５（Ｇ）は、図５（Ｈ）のクロック信号（ＣＬＫ）に同期し、かつ、一定の傾斜を持つスロープ補償信号(Ｉｓｌｏｐｅ)を示す。
【００３９】
入力電圧（ＶＩＮ）が出力電圧（ＶＯＵＴ）に対して十分に高い場合、ギャップ信号（Ｉｇａｐ）が大きな値となり、クロック信号（ＣＬＫ）によるリセット時に、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ＋Ｉｇａｐ）が、ピーク電流信号（Ｉｐｅａｋ）に達する状態となる為、第１の駆動パルス（ＤＲＶＢＳＴｎ）は、発生せず、降圧用スイッチング回路（１０３）のスイッチング動作による、降圧動作が行われる。
【００４０】
図５（Ｅ）の数字（１）から（３）は、昇降圧型電源回路の動作状態に対応している。すなわち、数字（１）は、降圧用スイッチング回路（１０３）の第１のＰＭＯＳトランジスタ（１１２）と昇圧用スイッチング回路（１０４）の第２のＮＭＯＳトランジスタ（１１５）がＯＮの時の動作に対応している。すなわち、インダクタンス素子（１１１）への電流が増加する動作状態である。数字（２）は、降圧用スイッチング回路（１０３）の第１のＰＭＯＳトランジスタ（１１２）と昇圧用スイッチング回路（１０４）の第２のＰＭＯＳトランジスタ（１１４）がＯＮの動作状態を示している。この動作状態では、入力電圧（ＶＩＮ）と出力電圧（ＶＯＵＴ）の電圧関係に応じて、インダクタンス素子（１１１）への電流が増加、あるいは減少する。数字（３）は、降圧用スイッチング回路（１０３）の第１のＮＭＯＳトランジスタ（１１３）と昇圧用スイッチング回路（１０４）の第２のＰＭＯＳトランジスタ（１１４）がＯＮの状態を示しており、インダクタンス素子（１１１）への電流が減少する動作状態となる。
【００４１】
図５（Ｅ）、および（Ｆ）で示すように、本実施形態においても、昇圧、昇降圧、降圧の３つの動作の切替時に、それぞれのスイッチング回路のトランジスタのゲートに供給される駆動パルス（ＤＲＶＢＣＫｎ）（ＤＲＶＢＳＴｎ） のパルス幅が連続して変化する。昇圧動作から昇降圧動作へ切り替わる時、降圧用スイッチング回路（１０３）に供給される駆動パルス（ＤＲＶＢＣＫｎ） は、細いパルス幅で現れ始め、パルス幅が漸増している。一方、昇圧用スイッチング回路（１０４）に供給される駆動パルス（ＤＲＶＢＳＴｎ）のパルス幅が、徐々に漸減している。同様に、昇降圧動作から降圧動作の切替時においては、降圧用スイッチング回路（１０３）への駆動パルス（ＤＲＶＢＣＫｎ）のパルス幅が漸増し、逆に、昇圧用スイッチング回路（１０４）への駆動パルス（ＤＲＶＢＳＴｎ）のパルス幅が連続的に狭くなっている。この為、動作の切替前後でも、インダクタ電流の平均電流量｜ＩＬ｜ は、ほぼ等しく、よって、出力電源電圧(ＶＯＵＴ) の変動が抑えられる。
【００４２】
図６は、第２の実施形態の動作を説明する為に、図５の動作波形の一部（Ｑ部）を拡大した図である。すなわち、第１のアナログ信号（Ｉｏ+Ｉｓｌｏｐｅ+Ｉｇａｐ）の変化の様子を示しており、第１のアナログ加算器（１４）の出力に相当する。タイミング（ｔ０）で、第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）が、ピーク電流信号(Ｉｐｅａｋ)に達する。このタイミング（ｔ０）で、第１のアナログ加算器（１４）からギャップ信号（Ｉｇａｐ）を切り離す制御が行われる為、このタイミング（ｔ０）で、ギャップ信号(Ｉｇａｐ)分だけ低くなる。すなわち、タイミング（ｔ０）以降は、第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）が示されている。タイミング（ｔ１）で、この第２のアナログ信号（Ｉｏ+Ｉｓｌｏｐｅ）が、ピーク電流信号（Ｉｐｅａｋ）に達している。タイミング（ｔ０）で第１の駆動パルス（ＤＲＶＢＳＴｎ）がリセットされてＬｏｗ状態となり、タイミング（ｔ１）で、第２の駆動パルス（ＤＲＶＢＣＫｎ）が現れる。
【００４３】
第２の実施形態によれば、ピーク電流信号(Ｉｐｅａｋ)と、参照電流信号（Ｉｏ）とスロープ補償信号(Ｉｓｌｏｐｅ)とギャップ信号（Ｉｇａｐ）が加算された第１のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ +Ｉｇａｐ）、及び、参照電流信号（Ｉｏ）とスロープ補償信号（Ｉｓｌｏｐｅ）の加算された第２のアナログ信号（Ｉｏ +Ｉｓｌｏｐｅ）とを比較するコンパレータを時分割で共用する構成となっている。これにより、コンパレータ間に生じる可能性のある、回路閾値の差に基づく検知誤動作を排除することが出来る。また、コンパレータの共用により、部品点数が削減される。更に、第１と第２のアナログ信号を出力するアナログ加算器も共用されており、部品点数が削減できる。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４５】
６  制御回路、７  出力キャパシタ、８  エラーアンプ、９  位相補償器、１０  インダクタ電流アンプ、１１  発振器、１２  スロープ補償鋸波発生器、１３  入出力電圧ギャップアンプ、１４  第１のアナログ加算器、１５  第１のコンパレータ、１６  第２のアナログ加算器、１７  第２のコンパレータ、１８  制御論理回路、１９  オフセット電圧源、２０  スイッチ、２１  切替スイッチ、１００  第１の端子、１０１  出力端子、１０２  第２の端子、１０３  降圧用スイッチング回路、１０４  昇圧用スイッチング回路、１１１  インダクタンス素子、１１２  第１のＰＭＯＳトランジスタ、１１３  第１のＮＭＯＳトランジスタ、１１４  第２のＰＭＯＳトランジスタ、１１５  第２のＮＭＯＳトランジスタ、１２４  分圧回路、１２５乃至１２６  抵抗、１８１乃至１８２  ＲＳラッチ回路、１８３乃至１８６  増幅器、１９０乃至１９１  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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