(57)【要約】【課題】試験時間を短縮すること。【解決手段】本発明は、試験パターンを用い回路を試験する試験部と、前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周期Ｋを決定する制御部と、を具備する試験装置である。さらに、本発明は、試験パターンを用い回路を試験するステップと、前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周期Ｋを決定するステップと、を含む試験方法である。【選択図】図８
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【特許請求の範囲】
【請求項１】
試験パターンを用い回路を試験する試験部と、
前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周期を決定する制御部と、
を具備することを特徴とする試験装置。
【請求項２】
前記制御部は、前記回路の動作速度が第１速度のとき、前記周期を第１周期と決定し、前記回路の動作速度が前記第１速度より早い第２速度のとき、前記周期を前記第１周期より短い第１周期と決定することを特徴とする請求項１記載の試験装置。
【請求項３】
前記制御部は、前記回路のリーク電流に基づき前記周期を決定することを特徴とする請求項１または２記載の試験装置。
【請求項４】
前記回路の入力信号は前記クロック信号に同期し、前記回路の出力信号と出力期待値とを前記クロック信号に同期して比較することにより、前記回路が試験されることを特徴とする請求項１から３のいずれか一項記載の試験装置。
【請求項５】
試験パターンを用い回路を試験するステップと、
前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周期を決定するステップと、
を含むことを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置および試験方法に関し、例えば、集積回路を試験する試験装置および試験方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integrated Circuit）等の回路の試験には、クロック信号に同期した試験パターンを用いる。例えば、ＬＳＩ内のテストデータと期待値を保持し、動作結果と期待値とを比較して、試験を行なう方法が知られている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１８６３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＬＳＩ等の試験において、試験時間を短縮することが求められている。本試験装置および試験方法は、試験時間を短縮することを目的とする。
【課題を解決するための手段】
【０００５】
試験パターンを用い回路を試験する試験部と、前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周期を決定する制御部と、を具備することを特徴とする試験装置を用いる。
【０００６】
試験パターンを回路を試験するステップと、前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周波数を決定するステップと、を含むことを特徴とする試験方法を用いる。
【発明の効果】
【０００７】
本試験装置および試験方法によれば、試験時間を短縮することができる。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）および図１（ｂ）は、試験システムの側面図である。
【図２】図２は、ウエーハの平面図である。
【図３】図３（ａ）は、チップの平面図、図３（ｂ）は、チップのモニターを拡大した平面図である。
【図４】図４は、試験を行なうチップの模式図である。
【図５】図５は、機能試験の例として入力信号Ａ、入力信号Ｂ、クロック信号、出力期待値および出力信号を示すタイミングチャートである。
【図６】図６は、クロック信号の周期をＴ×０．８としたときの入力信号Ａ、入力信号Ｂ、クロック信号、出力期待値および出力信号のタイミングチャートである。
【図７】図７は、クロック信号の周期をＴ×０．６としたときの入力信号Ａ、入力信号Ｂ、クロック信号、出力期待値および出力信号のタイミングチャートである。
【図８】図８（ａ）から図８（ｃ）は、クロック信号の周期に対する印加電圧を示す図である。
【図９】図９は、実施例１に係る試験装置のブロック図である。
【図１０】図１０は、実施例１の制御部が行なう処理を示すフローチャートである。
【図１１】図１１は、図１０のステップＳ１２の例を示すフローチャートである。
【図１２】図１２（ａ）および図１２（ｂ）は、図１０のステップＳ１２の別の例を示すフローチャートである。
【図１３】図１３（ａ）および図１３（ｂ）は、テーブルを示す図である。
【図１４】図１４は、実施例２において制御部が行なう処理を示すフローチャートである。
【発明を実施するための形態】
【０００９】
以下、実施例について説明する。
【実施例１】
【００１０】
まず、実施例１が用いられる試験システムの例を説明する。図１（ａ）および図１（ｂ）は、試験システムの側面図である。図１（ｂ）は、図１（ａ）のヘッド付近を拡大した図である。図１（ａ）を参照し、試験システム１０２は、ＬＳＩテスター１１とウエーハプローバ１２を含んでいる。ＬＳＩテスター１１は、本体１０とヘッド１４を備えている。ヘッド１４は、ウエーハプローバ１２上に配置される。ヘッド１４は、ウエーハプローバ１２上から容易に離脱可能である。
【００１１】
図１（ｂ）を参照し、ウエーハプローバ１２のステージ１６上にウエーハチャック１８が設けられている。ウエーハチャック１８は、ウエーハ２０を脱着可能である。ウエーハ２０にプローブ２２が接触する。プローブ２２は、プローブカード２４に固定されている。プローブカード２４のプローブ２２は、コンタクトピン２６を介してヘッド１４に電気的に接続される。ヘッド１４には、リレーが設けられている。ヘッド１４は、リレーを用いることにより、任意のプローブ２２に本体１０に設けられた電源を電気的に接続できる。また、任意のプローブ２２を本体１０に設けられた測定部に電気的に接続できる。ウエーハプローバ１２は、ステージ１６を上下させることにより、ウエーハ２０をプローブ２２に接触または離脱できる。また、ウエーハプローバ１２は、ステージ１６を横方向に移動させることにより、ウエーハ２０の任意の箇所にプローブ２２を接触させることができる。ＬＳＩテスター１１は、プローブ２２が接触したチップの機能試験を行なう。機能試験は、例えばテスト容易化設計（ＤＦＴ：Design For Test）されたＬＳＩの機能試験である。
【００１２】
図２は、ウエーハの平面図である。図２を参照し、例えばシリコンウエーハであるウエーハ２０には、マトリックス状にチップ３０が形成されている。各チップ３０は同じパターンである。
【００１３】
図３（ａ）は、チップの平面図、図３（ｂ）は、チップのモニターを拡大した平面図である。図３（ａ）を参照し、チップ３０には、回路３１、パッド３２およびモニター３４が形成されている。回路３１は、ＬＳＩ等の回路であり、試験する対象の回路である。パッド３２は、回路３１の外側に形成され、プローブ２２と接触する金属層である。図３（ｂ）を参照し、モニター３４は、ウエル３５、ソース領域３６、ドレイン領域３７およびゲート電極３８を含むトランジスタである。ウエル３５、ソース領域３６、ドレイン領域３７およびゲート電極３８はそれぞれ配線３９を介しパッド３２に電気的に接続されている。
【００１４】
次に、機能試験の例について説明する。図４は、試験を行なうチップの模式図である。図４を参照し、チップ３０に、回路３１、パッド３２ａから３２ｄが形成されている。パッド３２ａから３２ｃには、それぞれ入力信号Ａ、入力信号Ｂ、クロック信号が入力される。パッド３２ｄから出力信号が出力される。なお、特許文献１のように、チップ３０内に試験パターンおよび出力期待値が保持され、チップ３０からは、試験結果が出力されてもよい。
【００１５】
図５は、機能試験の例として入力信号Ａ、入力信号Ｂ、クロック信号、出力期待値および出力信号を示すタイミングチャートである。クロック信号の周波数は例えば数１００ＭＨｚである。図５を参照し、入力信号Ａ、入力信号Ｂおよび出力期待値は、例えばＬＳＩの設計に用いるツールであるＣＡＤ（Computer Aided Design）が自動的に生成した回路３１を試験する試験パターンである。試験パターンとして、入力信号が２つ、出力期待値が１つの例を示しているが、入力信号および出力期待値はそれぞれ１または複数である。出力期待値は、入力信号ＡおよびＢが入力した場合に期待される出力信号である。出力期待値は、出力信号が入力信号ＡおよびＢから遅延することを見込んで、入力信号ＡおよびＢから時間ｔ１遅延している。この例では、出力信号は入力信号ＡおよびＢから時間ｔ２遅延している。
【００１６】
出力信号が出力期待値と異なれば、回路３１に故障があることを示している。回路３１を試験する試験パターンは、周期Ｔのクロック信号に同期している。例えば、入力信号ＡおよびＢは、クロック信号に同期している。入力信号ＡおよびＢは、クロック信号の立ち上がりエッジにおいてハイとローとを遷移する。出力信号と出力期待値との比較は、例えばクロック信号に同期して行なわれる。例えば、クロック信号の立下りエッジにおける出力信号４８（黒丸の点）と出力期待値４０（白丸の点）とを比較する。例えば、出力信号４８は、ロー、ハイ、ローおよびローである。出力期待値４０は、ロー、ハイ、ローおよびローである。このように、出力信号４８と出力期待値４０とは全てで一致しており、この例では、試験はパスである。
【００１７】
図６は、クロック信号の周期をＴ×０．８としたときの入力信号Ａ、入力信号Ｂ、クロック信号、出力期待値および出力信号のタイミングチャートである。図６を参照し、試験時間を短縮するために、クロック信号の周期をＴ×０．８とする。クロック信号の周期が図５より短くなったため、クロック信号の立下りエッジにおける出力信号４８と出力期待値４０との余裕は小さくなる。しかしながら、クロック信号の立下りエッジにおいて、出力信号４８と出力期待値４０とは一致している。よって、この例では、試験はパスである。
【００１８】
図７は、クロック信号の周期をＴ×０．６としたときの入力信号Ａ、入力信号Ｂ、クロック信号、出力期待値および出力信号のタイミングチャートである。図７を参照し、試験時間をさらに短縮するために、クロック信号の周期をＴ×０．６とする。クロック信号の周期が図６より短くなったため、クロック信号の立下りエッジにおける出力信号４８と出力期待値４０との余裕はなくなる。出力期待値４０は、ロー、ハイ、ローおよびローに対し、出力信号はロー、ロー、ハイおよびローとなる。このように、出力信号４８と出力期待値４０とが一致しない。この例では、試験はフェイルとなってしまう。
【００１９】
このように、クロック周期を短くすることで、試験時間を短縮できるが、正常に試験ができなくなってしまう。
【００２０】
図８（ａ）から図８（ｃ）は、クロック信号の周期に対する印加電圧を示す図である。図８（ａ）から図８（ｃ）は、それぞれ動作速度が遅い回路３１、動作速度が典型的な回路３１、動作速度が速い回路３１を示している。クロック信号の周期は試験規格の周期で規格化し「Ｋ」とする。印加電圧は電源電圧であり、「＊」が規格電圧であり、任意座標で示している。「Ｐ」は試験がパスする領域、「．」は試験がフェイルする領域を示している。回路３１は一般的に電源電圧が高いと高速に動作し、電源電圧が低いと低速となる。このため、電源電圧が高いとクロック信号の周期が短くてもパスし、電源電圧が低いとクロック信号の周期を長くしないとパスしない。領域４４は、動作すべき規格領域である。規格領域４４内においてフェイルする回路３１は不合格である。
【００２１】
図８（ａ）を参照し、動作速度が遅い回路３１では、パスする領域と規格領域４４との余裕が小さい。よって、周期Ｋを１より小さくするとパスしなくなる。図８（ｂ）を参照し、動作速度が典型的な回路３１では、パスする領域と規格領域４４との余裕が大きくなる。このため、周期Ｋ＝０．８としても領域４６のように、回路３１はパスする。図８（ｃ）を参照し、動作速度が速い回路３１では、パスする領域と規格領域４４との余裕が大きくなる。このため、周期Ｋ＝０．６としても領域４６のように、回路３１はパスする。
【００２２】
以上のように、回路３１の動作速度によっては、周期Ｋを小さくしても試験は可能である。しかしながら、回路３１の速度が遅い回路３１に対しても試験を行なうため、試験規格の周期Ｋ＝１より小さい周期Ｋにおいて試験を行なうことができない。よって、試験時間を短縮することができない。
【００２３】
図９は、実施例１に係る試験装置のブロック図である。試験装置１００は、本体部５０および試験部５８を備えている。本体部５０は、制御部５１、メモリ５２、インターフェース５３および５４を備えている。本体部５０は、例えば図１（ａ）の本体１０内に設けられている。試験部５８は、本体１０内に設けられてもよいし、ヘッド１４内に設けられてもよい。
【００２４】
本体部５０は、制御部５１、メモリ５２、インターフェース５３および５４を備えている。制御部５１は、例えばプロセッサであり、試験部５８を制御する。メモリ５２は、例えば揮発性メモリまたは不揮発性メモリであり、試験プログラムおよび／または試験結果を記憶する。インターフェース５３は、例えばキーボード等の入力装置５６と接続されており、本体部５０への情報の入出力を行なう。インターフェース５４は、試験部５８と接続されており、本体部５０への情報の入出力を行なう。バス５５は、制御部５１、メモリ５２、インターフェース５３および５４を互いに接続する。試験部５８は、試験パターンを用い回路３１を試験する。試験部５８は、例えば回路３１に入力信号、クロック信号および電源電圧を供給する。
【００２５】
図１０は、実施例１の制御部が行なう処理を示すフローチャートである。図１０を参照し、図１（ａ）のウエーハプローバ１２はウエーハ２０内のチップ３０にプローブ２２を接触させる。この状態において、制御部５１は、試験部５８にチップ３０に形成された回路３１のショート・リーク試験を行なわせる（ステップＳ１０）。ショート・リーク試験は回路３１内部におけるショートおよび／またはリークの有無を電流値によって判定する試験である。
【００２６】
次に、制御部５１は、クロック信号の周期Ｋを決定する（ステップＳ１２）。例えば、制御部５１は、動作速度の速い回路３１を測定する場合、小さなＫを生成する。動作速度の遅い回路３１を測定する場合、大きなＫを生成する。次に、制御部５１は、試験部５８に機能試験を行なわせる（ステップＳ１６）。例えば、図５から図７のように、制御部５１は、試験部５８に、入力信号を回路３１に入力させる。制御部５１は、回路３１から出力される出力信号と出力期待値とを比較することにより、回路３１の合否を判定する。
【００２７】
次に、制御部５１は、試験部５８に特性・スピード試験を行なわせる（ステップＳ１８）。特性・スピード試験は、回路３１の動作が所望の特性および動作速度を満たしているかを試験する試験である。次に、制御部５１は、最後のチップか判定する（ステップＳ２０）。例えば、ウエーハ２０内の全てのチップ３０について試験が終了した場合、制御部５１はＹｅｓと判定する。Ｙｅｓの場合終了する。Ｎｏの場合、制御部５１は、次のチップ３０に進む（ステップＳ２２）。例えば、制御部５１は、ウエーハプローバ１２に次のチップ３０にプローブ２２を接触させる。その後、ステップＳ１０に戻る。
【００２８】
図１１は、図１０のステップＳ１２の例を示すフローチャートである。図１１を参照し、制御部５１は、Ｋ＝１とする（ステップＳ３０）。次に、制御部５１は、Ｋ＝Ｋ−０．０５とする（ステップＳ３２）。なお、０．０５は例であり、０より大きく１より小さい範囲で設定可能である。次に、制御部５１は、試験部５８に簡易試験を行なわせる（ステップＳ３４）。簡易試験は、図１０のステップＳ１６において、実行される複数の試験パターンのうち一部の試験パターンを用い行なう試験である。例えば、ステップＳ１６における試験を数千万パターンを用い行なう場合、簡易試験は数万パターンを用い行なう。このように、簡易試験の試験パターンは、試験パターンの数１００分の１から数万分の１である。簡易試験の試験パターンとしては、典型的なパターン等が選択される。
【００２９】
制御部５１は、簡易試験がパスか否かを判定する（ステップＳ３６）。Ｙｅｓの場合ステップＳ３２に戻る。Ｎｏの場合、制御部５１はＫを決定する（ステップＳ３８）。例えば制御部５１はＫに一定値（例えば＋０．０５）を加えた値をＫとする。一定値は、Ｋが１以上とならない範囲の数値である。このように、簡易試験を行ない簡易試験がパスする範囲のＫを用いることができる。簡易試験は、ステップＳ１６の試験より試験時間が短い。よって、簡易試験でパスしたクロック信号の周期で回路３１を試験することにより、試験時間を短縮できる。例えば、回路３１において、ショート・リーク試験時間が０．２秒、Ｋ＝１での機能試験時間が１０秒、特性・スピード試験時間が３．０秒である。この回路３１を図１０および図１１のフローで試験する。簡易試験の結果、Ｋ＝０．６で試験する。この場合、簡易試験時間が０．１秒、Ｋ＝０．６で試験する機能試験時間が６．０秒となる。よって、約４秒の試験時間短縮が可能である。このように、制御部５１は、試験パターンの一部を用い回路３１を試験した結果に基づき、周期Ｋを決定することができる。
【００３０】
図１２（ａ）および図１２（ｂ）は、図１０のステップＳ１２の別の例を示すフローチャートである。図１３（ａ）および図１３（ｂ）は、テーブルを示す図である。図１２（ａ）を参照し、制御部５１は、モニターの測定結果を取得する（ステップＳ４０）。例えば、制御部５１は、試験部５８に図３（ｂ）に示したモニター３４の閾値電圧Ｖｔｈを測定させる。制御部５１は、試験部５８から測定結果を取得する。モニターの測定は予め行ない、制御部５１はメモリ５２に格納してあるモニターの測定結果を取得してもよい。
【００３１】
制御部５１は、モニターの測定結果に基づきＫを決定する（ステップＳ４２）。例えば、メモリ５２は図１３（ａ）のような閾値電圧とＫとのテーブルを格納している。制御部５１は取得した閾値電圧Ｖｔｈからテーブルを用いＫを決定する。例えばＶｔｈが０．３０Ｖ以下の場合Ｋを０．６とする。その後終了する。
【００３２】
回路３１の近傍（例えば同じチップ内）に形成されたモニターの電気的特性と回路３１の動作速度とは相関がある。例えばモニタートランジスタの閾値電圧が深いほど回路３１の動作は速くなる。そこで、図１２（ａ）および図１３（ａ）のように、制御部５１は、回路３１とは別のモニターを測定した結果に基づきクロック信号の周期を決定することができる。
【００３３】
図１２（ｂ）を参照し、制御部５１は、回路３１のリーク電流を取得する（ステップＳ４４）。例えば、制御部５１は、試験部５８に回路３１のリーク電流を測定させる。リーク電流は、例えば電源電圧を印加した状態で試験パターンを入力せず電源とグランド間を流れる電流である。制御部５１は、試験部５８からリーク電流を取得する。ショート・リーク試験において測定したリーク電流をメモリ５２に格納しておき、制御部５１は、メモリ５２に格納してあるリーク電流を取得してもよい。
【００３４】
制御部５１は、リーク電流に基づきＫを決定する（ステップＳ４６）。例えば、メモリ５２は図１３（ｂ）のようなリーク電流ＩｄｄｑとＫとのテーブルを格納している。制御部５１は取得したリーク電流Ｉｄｄｑからテーブルを用いＫを決定する。例えばリーク電流Ｉｄｄｑが１００ｍＡより小さい場合Ｋを１．０とする。その後終了する。
【００３５】
リーク電流の大きさと動作速度とに相関がある。例えばリーク電流が大きいほど回路３１の動作は速くなる。例えば、トランジスタの閾値電圧が深いとリーク電流Ｉｄｄｑが大きくなるためである。そこで、図１２（ｂ）および図１３（ｂ）のように、制御部５１は、回路３１のリーク電流Ｉｄｄｑに基づき周期Ｔを決定することができる。
【実施例２】
【００３６】
実施例２に係る試験装置の構成は実施例１と同じであり説明を省略する。図１４は、実施例２において制御部が行なう処理を示すフローチャートである。図１４を参照し、制御部５１はショート・リーク試験の後、先頭のチップかを判定する（ステップＳ５０）。例えば、ウエーハ２０内において最初に試験するチップの場合、Ｙｅｓと判定する。Ｙｅｓの場合、ステップＳ１２に進む。Ｎｏの場合、ステップＳ１２を実行せずステップＳ１６に進む。その他の処理は、実施例１の図１０と同じであり説明を省略する。
【００３７】
実施例１および２によれば、図１０および図１４のステップＳ１２のように、制御部５１は回路３１の動作速度に基づきクロック信号の周期を決定する。これにより、図８（ａ）から図８（ｂ）において説明したように、回路３１の動作速度に応じ試験時間を短縮できる。
【００３８】
図１０から図１３（ｂ）のように、制御部５１は、回路３１の動作速度が速い場合、周期Ｋを短くし、回路３１の動作速度が遅い場合、周期Ｋを長くするように、周期Ｋを決定する。例えば、回路３１の動作速度が第１速度のとき、周期を第１周期と決定し、回路３１の動作速度が第１速度より早い第２速度のとき、周期を第１周期より第１周期と決定するこれにより、回路３１の動作速度に応じ試験時間を短縮できる。
【００３９】
図１１のように、制御部５１は、試験パターンの一部を用い回路３１を試験した結果に基づき、周期Ｋを決定することができる。このように試験パターンを用い周期Ｋを決定するため、より正確に回路３１の動作速度を予想できる。
【００４０】
また、図１２（ａ）のように、制御部５１は、回路３１のリーク電流に基づき周期Ｋを決定することができる。これにより、より簡単に回路３１の動作速度を予想できる。また、ショート・リーク試験等により、リーク電流の測定が既に行なわれている場合には、測定工数を削減できる。
【００４１】
さらに、図１２（ｂ）のように、制御部５１は、回路３１とは別のモニターを測定した結果に基づき周期Ｋを決定することができる。これにより、より簡単に回路３１の動作速度を予想できる。また、モニターの測定が既に行なわれている場合には、測定工数を削減できる。
【００４２】
実施例１のように、制御部５１は、回路３１毎に周期Ｋを決定することができる。これにより、動作速度の予想をより正確に行なうことができる。
【００４３】
また、実施例２のように、制御部５１は、回路３１が形成されたウエーハ毎に周期Ｋを決定することができる。これにより、周期Ｋを決定する工数を削減できる。ウエーハ面内の回路３１動作速度分布が小さい場合には実施例２を適用することが好ましい。ウエーハ面内の回路３１動作速度分布が大きい場合には実施例１を適用することが好ましい。
【００４４】
実施例１および２においては、複数の回路３１がウエーハ２０に形成されており、ＬＳＩテスター１１が回路３１を試験する例を説明したが、回路３１はＬＳＩ以外でもよく、ＬＳＩテスター１１以外を用い試験してもよい。
【００４５】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４６】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）試験パターンを用い回路を試験する試験部と、前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周期を決定する制御部と、を具備することを特徴とする試験装置。
（付記２）前記制御部は、前記回路の動作速度が第１速度のとき、前記周期を第１周期と決定し、前記回路の動作速度が前記第１速度より早い第２速度のとき、前記周期を前記第１周期より短い第１周期と決定することを特徴とする付記１記載の試験装置。
（付記３）前記制御部は、前記試験パターンの一部を用い前記回路を試験した結果に基づき、前記周期を決定することを特徴とする付記１または２記載の試験装置。
（付記４）前記制御部は、前記回路のリーク電流に基づき前記周期を決定することを特徴とする付記１または２記載の試験装置。
（付記５）前記制御部は、前記回路とは別のモニターを測定した結果に基づき前記周期を決定することを特徴とする付記１または２記載の試験装置。
（付記６）前記回路の入力信号は前記クロック信号に同期し、前記回路の出力信号と出力期待値とを前記クロック信号に同期して比較することにより、前記回路が試験されることを特徴とする付記１から５のいずれか一項記載の試験装置。
（付記７）前記制御部は、前記回路毎に前記周期を決定することを特徴とする付記１から６のいずれか一項記載の試験装置。
（付記８）前制御部は、前記回路が形成されたウエーハ毎に前記周期を決定することを特徴とする付記１から６のいずれか一項記載の試験装置。
（付記９）試験パターンを用い回路を試験するステップと、前記回路の動作速度に基づき、前記試験パターンを同期させるクロック信号の周期を決定するステップと、を含むことを特徴とする試験方法。
【符号の説明】
【００４７】
１０        本体
１２        ウエーハプローバ
１４        ヘッド
１６        ステージ
１８        ウエーハチャック
２０        ウエーハ
２２        プローブ
２４        プローブカード
２６        コンタクトピン
３０        チップ
３１        回路
３２        パッド
３４        モニター
５０        本体部
５１        制御部
５８        試験部
【図１】
2014185923.tif 000003
【図２】
2014185923.tif 000004
【図３】
2014185923.tif 000005
【図４】
2014185923.tif 000006
【図５】
2014185923.tif 000007
【図６】
2014185923.tif 000008
【図７】
2014185923.tif 000009
【図８】
2014185923.tif 000010
【図９】
2014185923.tif 000011
【図１０】
2014185923.tif 000012
【図１１】
2014185923.tif 000013
【図１２】
2014185923.tif 000014
【図１３】
2014185923.tif 000015
【図１４】
2014185923.tif 000016