(57)【要約】【課題】ランドとビアとの間のコンタクト不良を抑制しうる配線構造及びその製造方法を提供する。【解決手段】第１の絶縁膜に埋め込まれた第１のビアと、第１の絶縁膜上に形成された第２の絶縁膜と、第２の絶縁膜に埋め込まれた第１のビアに電気的に接続されたランドと、第２の絶縁膜に埋め込まれランドから離間して形成された配線パターンと、第２の絶縁膜上に形成された第３の絶縁膜と、第３の絶縁膜に埋め込まれランドに電気的に接続された第２のビアとを有し、ランドは、複数の柱状導電体を有し、複数の柱状導電体の少なくとも一部が、第１のビア及び前記第２のビアに電気的に接続されている。【選択図】図３
2014086525.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１のビアと、
前記第１のビアが埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜に埋め込まれ、前記第１のビアに電気的に接続されたランドと、
前記第２の絶縁膜に埋め込まれ、前記ランドから離間して形成された配線パターンと、
前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜に埋め込まれ、前記ランドに電気的に接続された第２のビアとを有し、
前記ランドは、複数の柱状導電体を有し、前記複数の柱状導電体の少なくとも一部が、前記第１のビア及び前記第２のビアに電気的に接続されている
ことを特徴とする配線構造。
【請求項２】
請求項１記載の配線構造において、
前記柱状導電体は、２０μｍφ以下の径を有する
ことを特徴とする配線構造。
【請求項３】
請求項１又は２記載の配線構造において、
前記複数の柱状導電体間の間隔は、前記柱状導電体の半径以上である
ことを特徴とする配線構造。
【請求項４】
請求項１乃至３のいずれか１項に記載の配線構造において、
前記ランドは、５０μｍφ以上の径を有する
ことを特徴とする配線構造。
【請求項５】
基板上に、第１のビアが埋め込まれた第１の絶縁膜を形成する工程と、
前記第１のビアが埋め込まれた前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１のビア上に形成された複数の開口部と、配線溝とを形成する工程と、
前記複数の開口部及び配線溝が形成された前記第２の絶縁膜上に、導電膜を形成する工程と、
前記第２の絶縁膜上の前記導電膜を除去し、前記複数の開口部内に埋め込まれた前記導電膜よりなる複数の柱状導電体を有し、前記複数の柱状導電体の少なくとも一部が前記第１のビアに電気的に接続されたランドと、前記配線溝内に埋め込まれた前記導電膜よりなる配線パターンとを形成する工程と、
前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に、前記ランドを介して前記第１のビアに電気的に接続された第２のビアが埋め込まれた第３の絶縁膜を形成する工程と
を更に有することを特徴とする配線構造の製造方法。
【請求項６】
請求項５記載の配線構造の製造方法において、
前記第３の絶縁膜を形成する工程は、
前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に、シード層を形成する工程と、
前記シード層上に、前記第２のビアの形成予定領域を露出する開口部を有するレジスト膜を形成する工程と、
前記シード層をシードとして、電解めっきにより、前記レジスト膜をマスクとして、前記開口部内の前記シード層上に導電膜を形成する工程と、
前記導電膜を形成後、前記レジスト膜を除去する工程と、
前記レジスト膜で覆われていた領域の前記シード層を除去し、前記導電膜及び前記シード層よりなる前記第２のビアを形成する工程と、
前記第２のビアが形成された前記第２の絶縁膜上に、前記第３の絶縁膜を形成する工程と
を更に有する
ことを特徴とする配線構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器に対する小型化・高性能化等の要求に伴い、半導体チップの微細化や多端子化とともに、半導体チップを搭載する回路基板の微細化・高集積化及び回路基板上への電子部品の高密度実装化が進められている。半導体チップの多端子化並びに端子間の狭ピッチ化は、回路基板やパッケージに用いられる再配線の微細化の要求に繋がるため、この再配線の微細化技術が重要視されている。
【０００３】
パッケージ基板に用いられるビルドアップ基板の再配線やウェーハレベルパッケージの再配線の形成には、セミアディティブ法と呼ばれる配線形成プロセスが用いられることが多い。セミアディティブ法は、配線パターンの開口部を有するレジストをマスクとして開口部内に選択的にめっき膜を成長することにより配線を形成するものである。しかしながら、セミアディティブ法では、めっきの際のシードとなるシード層及び下地の密着層をめっき膜の成長後に除去する必要があるが、この際のサイドエッチングによって配線幅や密着強度のコントロールが難しくなる。
【０００４】
このため、微細配線、特にＬ／Ｓ＝５／５μｍ以下の配線の形成には、ダマシン法と呼ばれる配線形成プロセスを用いることが好ましい。ダマシン法は、配線溝を有する絶縁膜が形成された基板上の全面に配線材料を堆積後、絶縁膜上の配線材料を除去して配線溝内に選択的に配線材料を残存させることにより配線を形成するものである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１３５１５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ダマシンプロセスを用いて多層のビアを積み重ねた構造、いわゆるスタックビア構造を形成すると、ビアのコンタクト不良が生じることがあった。
【０００７】
本発明の目的は、ランドとビアとの間のコンタクト不良を抑制しうる配線構造及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、基板上に形成された第１の絶縁膜と、前記第１の絶縁膜に埋め込まれた第１のビアと、前記第１のビアが埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第２の絶縁膜に埋め込まれ、前記第１のビアに電気的に接続されたランドと、前記第２の絶縁膜に埋め込まれ、前記ランドから離間して形成された配線パターンと、前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に形成された第３の絶縁膜と、前記第３の絶縁膜に埋め込まれ、前記ランドに電気的に接続された第２のビアとを有し、前記ランドは、複数の柱状導電体を有し、前記複数の柱状導電体の少なくとも一部が、前記第１のビア及び前記第２のビアに電気的に接続されている配線構造が提供される。
【０００９】
また、実施形態の他の観点によれば、基板上に、第１のビアが埋め込まれた第１の絶縁膜を形成する工程と、前記第１のビアが埋め込まれた前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、前記第２の絶縁膜に、前記第１のビア上に形成された複数の開口部と、配線溝とを形成する工程と、前記複数の開口部及び配線溝が形成された前記第２の絶縁膜上に、導電膜を形成する工程と、前記第２の絶縁膜上の前記導電膜を除去し、前記複数の開口部内に埋め込まれた前記導電膜よりなる複数の柱状導電体を有し、前記複数の柱状導電体の少なくとも一部が前記第１のビアに電気的に接続されたランドと、前記配線溝内に埋め込まれた前記導電膜よりなる配線パターンとを形成する工程と、前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に、前記ランドを介して前記第１のビアに電気的に接続された第２のビアが埋め込まれた第３の絶縁膜を形成する工程と有する配線構造の製造方法が提供される。
【発明の効果】
【００１０】
開示の配線構造及びその製造方法によれば、１つのランドを柱状導電体の集合体により形成するので、ダマシンプロセスの際のランドのディッシングを抑制することができる。これにより、微細な配線パターンと同一レベルの導電層によってランドを形成する場合にも、ビア間のコンタクト不良の発生を防止することができ、半導体装置の信頼性や製造歩留まりを向上することができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図２】図２は、第１実施形態による半導体装置の構造を示す拡大部分断面図である。
【図３】図３は、第１実施形態による半導体装置の配線構造を示す斜視図である。
【図４】図４は、第１実施形態による半導体装置の配線構造を示す平面図である。
【図５】図５は、典型的なスタックビア構造を示す斜視図である。
【図６】図６は、ディッシングによるコンタクト不良の発生メカニズムを説明する図である。
【図７】図７は、ディッシング対策を施したランドの構造を示す概略図である。
【図８】図８は、ディッシング量とランドのサイズとの関係を示すグラフである。
【図９】図９は、ビア間のコンタクト不良を評価する際に用いたランドの形状を示す平面図である。
【図１０】図１０は、ビア間に配置されていない柱状導電体による効果を説明する図である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１３】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１４】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１５】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１６】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１７】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１８】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１９】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図２０】図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図２１】図２１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図２２】図２２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】図２３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１２】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２１を用いて説明する。
【００１３】
図１及び図２は、本実施形態による半導体装置の構造を示す断面図である。図３は、本実施形態による半導体装置の配線構造を示す斜視図である。図４は、本実施形態による半導体装置の配線構造を示す平面図である。図５は、典型的なスタックビア構造を示す斜視図である。図６は、ディッシングによるコンタクト不良の発生メカニズムを説明する図である。図７は、ディッシング対策を施したランドの構造を示す概略図である。図８は、ディッシング量とランドのサイズとの関係を示すグラフである。図９は、ビア間のコンタクト不良を評価する際に用いたランドの形状を示す平面図である。図１０は、ビア間に配置されていない柱状導電体による効果を説明する図である。図１１乃至図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１４】
はじめに、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。
【００１５】
本実施形態による半導体装置は、図１に示すように、プリント基板等の基板１０６と、回路基板１０６上に形成されたシリコンインターポーザ１００と、シリコンインターポーザ１００上に形成された半導体チップ１０４とを有している。基板１０６とシリコンインターポーザ１００とは、はんだバンプ１０８を介して電気的に接続されている。シリコンインターポーザ１００と半導体チップ１０４とは、はんだバンプ１０２を介して電気的に接続されている。
【００１６】
シリコンインターポーザ１００は、スルーホールビア２０が埋め込まれたシリコン基板１０と、シリコン基板１０上に形成された多層配線層１１０とを有している。多層配線層１１０には、ランドを介してビアを積層した配線構造、いわゆるスタックビア構造が含まれている。スタックビア構造は、ビアとビアとをランドで中継する構造であり、代表的な例としては、電源ラインなどのシリコンインターポーザ１０を貫く貫通ビアが挙げられる。
【００１７】
なお、ランドは、パッドと呼ばれることもある。本願明細書では、はんだバンプが接続される最上層の電極（ランド９２）のほか、ビアとビアとを接続するための中継配線（ランド３８，５６，７２，８２）をも含めてランドと表現する。ランドは、配線パターンと同一レベルの配線層により形成される配線構造体である。また、ビアとは、異なるレベルの配線層間を電気的に接続するための配線構造体である。
【００１８】
図１の半導体装置の例では、例えば、スルーホールビア２０上に、ランド３８、ビア４０、ランド５６、ビア６６、ランド７２、ビア７６、ランド８２、ランド９８が順次積層されてなる配線構造が、スタックビア構造に該当する（図２参照）。
【００１９】
ここで、本実施形態による半導体装置では、スタックビア構造を形成するランドのうち、配線パターン５４，７０，８０と同一レベルの配線層で形成されるランド５６，７２，８２が、柱状導電体の集合によって形成されている。
【００２０】
図３は、図２のスタックビア構造のうち、ビア６６，７６と、ビア６６，ビア７６間のランド７２とを抜き出した斜視図である。図３に示すように、ランド７２は、複数の柱状導電体１１２の集合体によって形成されている。また、ランド７２は、ビア６６とビア７６との間の位置合わせずれを考慮して、ビア６６，７６の径よりも広い領域に渡って形成されている。
【００２１】
図４は、ランド７２の平面図の一例を示す図である。図４の例は、円柱状の柱状導電体１２０をマトリクス状に配置してランド７２を形成したものである。また、ビア６６，７６の径のおよそ２倍の径の領域に、ランド７２を形成している。
【００２２】
なお、図３及び図４ではランド７２について説明したが、ランド５６，８２についても同様である。
【００２３】
次に、ランド５６，７２，８２を柱状導電体の集合により形成する理由について、図５乃至図１０を用いて説明する。
【００２４】
典型的なスタックビア構造は、例えば図５に示すように、１つの塊の配線構造体により形成されるランド１２２を介してビア１２４が積層される。
【００２５】
一方、ビルドアップ基板の再配線の配線パターンには微細化の要求があり、特にＬ／Ｓが５／５μｍを切るような微細配線の形成にはダマシン法による配線形成プロセスが望ましい。ここで、ランドは、配線パターンと同一レベルの配線層で形成される配線構造体であることから、配線パターンと同一の配線形成プロセスで形成される。
【００２６】
しかしながら、ランドのような配線パターンと比較して大きい面積を有する配線構造体をダマシン法で形成すると、研磨により配線材料を除去する際に、ランドの中央部が周縁部よりも窪む現象、いわゆるディッシングが発生する。例えば図６（ａ）に示すように、絶縁膜１３０に埋め込まれたビア１３２に接続されるランド１３６を形成する際に、ランド１３６の表面が絶縁膜１３４の表面よりも窪んだ形状となる。これは、微細パターンが高密度に形成された領域ほどめっき膜厚が厚くなるめっきのパターン粗密依存性や、広い領域ほど削れやすいという研磨特性によるものである。
【００２７】
ランドに大きなディッシングが発生すると、例えば図６（ｂ）に示すように、ランド１３６上に絶縁膜１３８に埋め込まれたビア１４０を形成する際に、ビア１４０の底がランド１３６に接触しなくなる不具合が生じる。この結果、ビア接続のコンタクト不良となり、歩留まりが低下する。
【００２８】
また、ランドのディッシングの対策として、ランド内にダミーの絶縁パターンを設ける方法がある。この方法は、例えば図７（ａ）に示すように、ランド１３６の領域内に絶縁膜１３４のダミー柱状体１４２を複数配置し、ランド１３６のディッシングを緩和しようとするものである。
【００２９】
しかしながら、ランド１３６の中にダミー柱状体１４２を設けた構造では、ランド１３６の研磨と同時にダミー柱状体１４２も研磨されるエロージョンと呼ばれる現象が発生し、例えば図７（ｂ）に示すように、ダミー柱状体１４２とともにランド１３６の表面が凹んでしまう。特に、絶縁膜１３４に無機材料に比べて研磨されやすい有機樹脂材料を用いた場合、エロージョンはより大きくなってしまう。この結果、ダミー柱状体１４２を設けない場合と同様のコンタクト不良が発生する。
【００３０】
スタックビア構造は、樹脂基板を含めた様々なパッケージ基板上で採用される構造であり、プロセス中での熱履歴によって樹脂の熱膨張・収縮が発生することが多い。そして、このような応力によって基板が反ってしまうことにより、ランドとビアとの接続位置がずれてしまう、いわゆる位置ずれ現象が発生することがあるため、ランドはビアよりも十分に大きい形状にしておく必要がある。このような背景も、ディッシングやエロージョンを増加する要因になっている。
【００３１】
このような観点から、本実施形態の配線構造では、ランド５６，７２，８２を、柱状導電体の集合によって形成している。ランド５６，７２，８２を、面積の小さい複数の柱状導電体に分割することにより、ディッシングを抑制することができる。また、絶縁膜内に複数の柱状導電体を配置した構造では、図７の場合とは異なり、エロージョンも生じない。これにより、ランド５６，７２，８２表面の窪みを抑制し、ビア接続のコンタクト不良を低減することができる。
【００３２】
図８は、ディッシング量とランド直径（ランドサイズ）との関係を示すグラフである。図８に示すように、ランドのディッシング量は、ランドサイズが小さくなるほどに減少する。特に、ランドサイズが１００μｍより小さくなるとディッシング量は急激に減少し、ランドサイズが２０μｍ程度以下ではディッシングはほとんどなくなる。
【００３３】
表１は、ランドの構造と、ディッシング量（エロージョン量）及び接続コンタクト率との関係を評価した結果をまとめたものである。
【００３４】
【表１】
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【００３５】
ランドの構造（ａ）〜（ｆ）は、図９（ａ）〜（ｆ）に対応している。構造（ａ）は、ランド形成領域１４４の全体に導電層１４６を配置した典型的なランド構造である（図９（ａ））。構造（ｂ）は、ランド形成領域１４４内に配置した導電層１４６の中に絶縁膜のダミー柱状体１４２を設けたランド構造である（図９（ｂ））。構造（ｃ）は、ランド形成領域１４４に直径８０μｍφの導電層１４６を４０μｍ間隔で配置したランド構造である（図９（ｃ））。構造（ｄ）は、ランド形成領域１４４に直径５０μｍφの導電層１４６を２５μｍ間隔で配置したランド構造である（図９（ｄ））。構造（ｅ）は、ランド形成領域１４４に直径２０μｍφの導電層１４６を１０μｍ間隔で配置したランド構造である（図９（ｅ））。構造（ｆ）は、ランド形成領域１４４に直径１０μｍφの導電層１４６を５μｍ間隔で配置したランド構造である（図９（ｆ））。ランド形成領域１４４は、２００μｍφとした。
【００３６】
接続コンタクト率は、上記各ランド構造上にビアを形成した５０個の評価試料のうち、ランドとビアとの接続が良好なものの割合を表している。
【００３７】
表１に示すように、ランドを柱状導電体の集合により形成した構造（ｃ），（ｄ），（ｅ），（ｆ）では、一面に導電層１４６を配置した構造（ａ）及びダミー柱状体１４２を設けた構造（ｂ）と比較して、ディッシング量（エロージョン量）を低減することができた。この結果、構造（ｃ），（ｄ），（ｅ），（ｆ）では、構造（ａ），（ｂ）と比較して、ランドとビアとの間の接続コンタクト率を向上することができた。特に、直径２０μｍφ以下の導電層を設けた構造（ｅ），（ｆ）では、ディッシング量を０．１２μｍ以下と大幅に低減することができ、接続コンタクト率も１００％であった。
【００３８】
以上の評価結果から、ランドを柱状導電体の集合により形成した本実施形態による配線構造によりランドとビアとの間のコンタクト不良を低減できることが検証できた。
【００３９】
ランドを構成する柱状導電体の直径は、表１の結果から、２０μｍφ以下であることが望ましい。柱状導電体の直径を２０μｍφ以下とすることにより、ディッシングを低減することができ、ランドとビアとの間のコンタクト不良の発生を効果的に抑制することができる。
【００４０】
また、柱状導電体間の間隔を近づけすぎると、実質的に、一面に導電層１４６を配置した構造（ａ）に近似するものとなり、ディッシング抑制の効果が低下するため、柱状導電体間の間隔は、柱状導電体の半径程度以上とすることが望ましい。例えば、直径２０μｍφの柱状導電体を配置する場合では、柱状導電体の間隔を１０μｍ以上とすることが望ましい。
【００４１】
一方、柱状導電体の間隔を離しすぎると、ビアに接続される柱状導電体の数が減少し、ひいてはランドとビアとの間のコンタクト抵抗が増加することになる。柱状導電体の間隔は、ランドとビアとの間に必要となるコンタクト抵抗の値をも考慮して適宜設定することが望ましい。
【００４２】
なお、ディッシング量とランドのサイズとの関係は、研磨条件の変更によって変化することも考えられる。ディッシング量を抑制しうる柱状導電体の径や間隔は、研磨条件に応じて適宜選択することが望ましい。
【００４３】
ランドを柱状導電体の集合により形成した場合、ランドを構成する総ての柱状導電体がビアに電気的に接続される訳ではない。中には、下部ビア又は上部ビアの一方のビアだけに接続された柱状導電体や、下部ビア及び上部ビアの双方に接続されない柱状導電体も含まれる。ランドを構成する総ての柱状導電体の少なくとも一部が下部ビア及び上部ビアの双方に接続されていれば、下部ビアと上部ビアとの間の電気的接続を確保することができる。
【００４４】
なお、配線構造に熱サイクルなどの応力が印加されたとき、例えば図１０（ａ）に示すように下部ビア１５０と上部ビア１５２との間に、双方に接続された柱状導電体１５４のみが存在する場合、柱状導電体１５４に応力負荷が集中する。これにより、下部ビア１５０と上部ビア１５２との間で断線が生じる確率が上がる。
【００４５】
一方、柱状導電体１５４の周囲に、例えば図１０（ｂ）に示すように、下部ビア１５０及び上部ビア１５２の一方のみに接続された柱状導電体１５６が存在すると、下部ビア１５０と上部ビア１５２との間に加わる応力負荷は緩和される。また、例えば図１０（ｃ）に示すように、下部ビア１５０及び上部ビア１５２に接続されていない柱状導電体１５８が存在すると、下部ビア１５０と上部ビア１５２との間に加わる応力負荷は更に緩和される。
【００４６】
次に、本実施形態による半導体装置の製造方法について図１１乃至図２１を用いて説明する。
【００４７】
まず、シリコンインターポーザ２２の基体とのなるシリコン基板１０を用意する（図１１（ａ））。
【００４８】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン基板１０のスルーホルビア２０形成領域に、開口部１２を形成する（図１１（ｂ））。開口部１２の径は、形成しようとするスルーホールビア２０の径に対応し、例えば２００μｍとする。開口部１２の深さは、形成しようとするスルーホールビア２０の長さよりも深くする。例えば、長さ５００μｍのスルーホールビア２０を形成する場合、開口部１２の深さは５００μｍ以上とする。
【００４９】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を堆積し、Ｔｉ膜の密着層１４を形成する。
【００５０】
次いで、密着層１４上に、例えばスパッタ法により、例えば膜厚１００ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード層１６を形成する（図１１（ｃ））。
【００５１】
次いで、電解めっき法により、シード層１６をシードとしてＣｕ膜を成長し、密着層１４上にＣｕ膜１８を形成する（図１１（ｄ））。
【００５２】
次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン基板１０上のＣｕ膜１８及び密着層１４を除去し、密着層１４及びＣｕ膜１８を開口部１２内に選択的に残存させる（図１１（ｅ））。
【００５３】
次いで、ＣＭＰ法により、シリコン基板１０を裏面側からＣｕ膜１８が露出するまで研磨し、開口部１２内に埋め込まれた密着層１４及びＣｕ膜１８よりなるスルーホールビア２０を形成する。
【００５４】
このようにして、例えば径が２００μｍで長さが５００μｍのスルーホールビア２０が埋め込まれたシリコン基板１０を形成する（図１１（ｆ））。
【００５５】
なお、上述のスルーホールビア２０の形成方法は一例であり、これに限定されるものではない。
【００５６】
次いで、スルーホールビア２０が埋め込まれたシリコン基板１０上に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を堆積し、Ｔｉ膜の密着層２２を形成する。
【００５７】
次いで、密着層２２上に、例えばスパッタ法により、例えば膜厚１００ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード層２４を形成する（図１２（ａ））。
【００５８】
次いで、シード層２４上に、例えば膜厚１０μｍのフォトレジスト膜２６を形成する（図１２（ｂ））。
【００５９】
次いで、フォトリソグラフィによりフォトレジスト膜２６をパターニングし、フォトレジスト膜２６に、スルーホールビア２０に接続されるランド３８の形成予定領域を露出する開口部２８を形成する（図１２（ｃ））。開口部２８の径は、特に限定されるものではないが、例えば３００μｍとする。
【００６０】
次いで、電解めっき法により、シード層２４をシードとしてＣｕ膜を成長し、開口部２８内の密着層２４上に、トータル膜厚が例えば５μｍのＣｕ膜３０を形成する（図１２（ｄ））。Ｃｕ膜３０を成長する際の電解めっき液としては、例えば、硫酸酸性硫酸銅めっき液を適用することができる。
【００６１】
次いで、例えばＮＭＰ（Ｎ−メチル−２−ピロリドン）やアセトン等の薬液を用いた洗浄処理を行い、フォトレジスト膜２６を除去する（図１３（ａ））。
【００６２】
次いで、全面に、例えば膜厚１０μｍのフォトレジスト膜３２を形成する（図１３（ｂ））。
【００６３】
次いで、フォトリソグラフィによりフォトレジスト膜３２をパターニングし、フォトレジスト膜３２に、ランド３８となるＣｕ膜３０に接続されるビア４０の形成予定領域を露出する開口部３４を形成する（図１３（ｃ））。開口部２８の径は、特に限定されるものではないが、例えば３００μｍとする。
【００６４】
次いで、電解めっき法により、シード層２４及びＣｕ膜３０をシードとしてＣｕ膜を成長し、開口部３４内のＣｕ膜３０上に、例えば膜厚６μｍのＣｕ膜３６を形成する（図１３（ｄ））。
【００６５】
次いで、例えばＮＭＰやアセトン等の薬液を用いた洗浄処理を行い、フォトレジスト膜３２を除去する（図１４（ａ））。
【００６６】
次いで、Ｃｕ膜３６，３０が形成されていない領域のシード層２４及び密着層２２をエッチングする。これにより、密着層２２及びＣｕ層３０よりなるランド３８と、Ｃｕ層３６よりなるビア４０とを形成する（図１４（ｂ））。シード層２４のＣｕのエッチングには、例えば、硫酸カルシウムや過酸化アンモニウム等のエッチング液を用いることができる。密着層２２のＴｉのエッチングには、例えば、フッ化アンモニウム等のエッチング液を用いることができる。なお、密着層２２のＴｉのエッチングには、例えばＣＦ４／Ｏ２混合ガス等を用いたドライエッチングを用いることもできる。
【００６７】
次いで、全面に、例えばスピンコート法により、ポリイミドやフェノール樹脂等の樹脂材料を塗布し、ビア４０上を覆う程度、例えば膜厚１１μｍの絶縁膜４２を形成する（図１４（ｃ））。
【００６８】
次いで、絶縁膜４２の表面をＣＭＰ法により１μｍ程度研磨し、ビア４０の上面を絶縁膜４２から露出させる（図１４（ｄ））。絶縁膜４２を研磨する際には、例えば、アルミナ砥粒を用いたスラリを用いることができる。
【００６９】
以後の工程から多層配線層の形成プロセスとなるが、ここでは、線幅１μｍの配線を有する配線パターンを形成する場合を想定し、膜厚等の条件についてはその場合の典型的な値を記載する。
【００７０】
次いで、絶縁膜４２上に、例えばスピンコート法により感光性の永久レジストを塗布し、例えば膜厚１μｍの絶縁膜４４を形成する（図１５（ａ））。
【００７１】
次いで、フォトリソグラフィにより絶縁膜４４をパターニングし、絶縁膜４４に、配線材料を埋め込むための所定の開口部を形成する。配線パターン５４の形成領域には、所定のパターンを有する配線溝４６を形成し、ランド５６の形成領域には、直径２０μｍφ程度以下の開口部の集合体４８を形成する（図１５（ｂ））。例えば、２００μｍφの大きさのランド５６の形成領域に、直径２０μｍφの開口部を１０μｍ間隔でマトリクス状に配置する。
【００７２】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を堆積し、Ｔｉ膜の密着層５０を形成する（図１５（ｃ））。
【００７３】
次いで、密着層５０上に、例えばスパッタ法により、例えば膜厚１００ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード層（図示せず）を形成する。
【００７４】
次いで、電解めっき法により、シード層をシードとしてＣｕ膜を成長し、例えば膜厚３μｍのＣｕ膜５２を形成する（図１５（ｄ））。
【００７５】
次いで、ＣＭＰ法により、Ｃｕ膜５２及び密着層５０を２μｍ程度研磨し、絶縁膜４４の表面上のＣｕ膜５２及び密着層５２を除去する。これにより、絶縁膜４４に埋め込まれた配線層を形成する。配線層は、配線溝４６に埋め込まれた密着層５０及びＣｕ膜５２よりなる配線パターン５４と、開口部の集合体４８内に埋め込まれた密着層５０及びＣｕ膜５２よりなるランド５６とを含む（図１６（ａ））。なお、Ｃｕ膜５２の研磨には、例えば、酸化剤にＨ２Ｏ２又は過硫酸アンモニウムを用いたスラリを適用することができる。Ｔｉよりなる密着層５０の研磨には、例えば、Ｈ２Ｏ２とシリカ砥粒とを含むスラリを適用することができる。
【００７６】
次いで、配線パターン５４及びランド５６が埋め込まれた絶縁膜４４上に、例えばスピンコート法により感光性の永久レジストを塗布し、例えば膜厚５μｍの絶縁膜５８を形成する（図１６（ｂ））。
【００７７】
次いで、フォトリソグラフィにより絶縁膜５８をパターニングし、絶縁膜５８のビア６６の形成予定領域にビアホール６０を形成する（図１６（ｃ））。例えば、ランド５６上には、直径１００μｍφのビアホール６０を形成する。
【００７８】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を堆積し、Ｔｉ膜の密着層６２を形成する（図１６（ｄ））。
【００７９】
次いで、密着層６２上に、例えばスパッタ法により、例えば膜厚１００ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード層（図示せず）を形成する。
【００８０】
次いで、電解めっき法により、シード層をシードとしてＣｕ膜を成長し、例えば膜厚１０μｍのＣｕ膜６４を形成する（図１７（ａ））。
【００８１】
次いで、ＣＭＰ法により、Ｃｕ膜６４及び密着層６２を１０μｍ程度研磨し、絶縁膜５８の表面上のＣｕ膜６４及び密着層６２を除去する。これにより、ビアホール６０に埋め込まれたビア６６を形成する（図１７（ｂ））。
【００８２】
次いで、図１５（ａ）乃至図１７（ｂ）に示す工程と同様にして、ビア６６が埋め込まれた絶縁膜５８上に、絶縁膜６８、絶縁膜６８に埋め込まれた配線パターン７０及びランド７２、絶縁膜７４、絶縁膜７４に埋め込まれたビア７６を形成する。
【００８３】
また、図１５（ａ）乃至図１６（ａ）に示す工程と同様にして、ビア７６が埋め込まれた絶縁膜７４上に、絶縁膜７８、絶縁膜７８に埋め込まれた配線パターン８０及びランド８２を形成する（図１７（ｃ））。
【００８４】
次いで、配線パターン８０及びランド８２が埋め込まれた絶縁膜７８上に、例えばスピンコート法により樹脂材料を塗布し、例えば膜厚５μｍの絶縁膜８４を形成する（図１８（ａ））。
【００８５】
次いで、フォトリソグラフィ及びドライエッチングにより絶縁膜８４をパターニングし、絶縁膜８４に、配線パターン８０及びランド８２に達するビアホール８６を形成する（図１８（ｂ））。
【００８６】
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を堆積し、Ｔｉ膜の密着層８８を形成する（図１８（ｃ））。
【００８７】
次いで、密着層８８上に、例えばスパッタ法により、例えば膜厚１００ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード層（図示せず）を形成する。
【００８８】
次いで、シード層上に、例えば膜厚１０μｍのフォトレジスト膜９０を形成する（図１９（ａ））。
【００８９】
次いで、フォトリソグラフィによりフォトレジスト膜９０をパターニングし、フォトレジスト膜９０に、ビアホール８６を介して配線パターン８０及びランド８２に接続されるランド９４の形成予定領域を露出する開口部９２を形成する（図１９（ｂ））。
【００９０】
次いで、電解めっき法により、シード層をシードとしてＣｕ膜を成長し、ビアホール８６及び開口部９２内の密着層２４上に、トータル膜厚が例えば５μｍのＣｕ膜９４を形成する（図１９（ｃ））。
【００９１】
次いで、例えばＮＭＰやアセトン等の薬液を用いた洗浄処理を行い、フォトレジスト膜９０を除去する（図２０（ａ））。
【００９２】
次いで、Ｃｕ膜９４が形成されていない領域のシード層及び密着層８８をエッチングする（図２０（ｂ））。
【００９３】
次いで、電解めっき法により、Ｃｕ膜９４の表面に、例えば膜厚５００ｎｍＡｕ膜と、例えば膜厚２００ｎｍのＮｉＰ合金膜とを形成し、ＮｉＰ／Ａｕ層９６を形成する。これにより、これにより、密着層８８、Ｃｕ層９４及びＮｉＰ／Ａｕ層９６よりなりビアホール８６を介して配線パターン８０又はランド８２に接続されたランド９８を形成する。
【００９４】
このようにして、スルーホールビア２０が埋め込まれたシリコン基板１０上に多層配線層が形成されたシリコンインターポーザ１００を形成する（図２０（ｃ））。
【００９５】
次いで、このように形成したシリコンインターポーザ１００のランド９８上に、はんだバンプ１０２を介して半導体チップ１０４を実装する（図２１（ａ））。
【００９６】
次いで、プリント基板等の基板１０６上に、半導体チップ１０４が実装されたシリコンインターポーザ１００を、はんだバンプ１０８を介して実装する（図２１（ｂ））。
【００９７】
このように、本実施形態によれば、スタックビア構造の１つのランドを、柱状導電体の集合体により形成するので、ダマシンプロセスの際のランドのディッシングを抑制することができる。これにより、微細な配線パターンと同一レベルの導電層によってランドを形成する場合にも、ビア間のコンタクト不良の発生を防止することができ、半導体装置の信頼性や製造歩留まりを向上することができる。
【００９８】
［第２実施形態］
第２実施形態による半導体装置の製造方法について図２２及び図２３を用いて説明する。図１乃至図２１に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【００９９】
図２２及び図２３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１００】
第１実施形態による半導体装置の製造方法では、ビア６６，７６の形成にダマシンプロセスを用いた。しかしながら、上述のディッシングやエロージョンは、ダマシンプロセスに共通の問題であり、ビア６６，７６の径が大きくなればディッシングやエロージョンが生じることも考えられる。また、ビア６６，７６には、配線パターン５４，７０，８０等に要求されるような微細なパターニングが不要な場合もある。このような場合、ビア６６，７６は、セミアディティブ法により形成するようにしてもよい。
【０１０１】
セミアディティブ法によるビアの形成は、例えば以下のようにして行うことができる。ここでは、ビア６６を例にして説明するが、ビア７６についても同様である。
【０１０２】
まず、例えば図１１（ａ）乃至図１６（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、絶縁膜４４に埋め込まれた配線パターン５４及びビア５６等を形成する（図２２（ａ））。
【０１０３】
次いで、配線パターン５４及びビア５６が埋め込まれた絶縁膜４４上に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を堆積し、Ｔｉ膜の密着層６２を形成する。
【０１０４】
次いで、密着層６２上に、例えばスパッタ法により、例えば膜厚１００ｎｍのＣｕ膜を堆積し、Ｃｕ膜のシード層６３を形成する（図２２（ｂ））。
【０１０５】
次いで、シード層６３上に、例えばスピンコート法により、フォトレジスト膜６５を形成する。
【０１０６】
次いで、フォトリソグラフィにより、フォトレジスト膜６５をパターニングし、フォトレジスト膜６５のビア６６の形成予定領域に開口部６７を形成する（図２２（ｃ））。例えば、ランド５６上には、直径１００μｍφの開口部６７を形成する。
【０１０７】
次いで、電解めっき法により、シード層６３をシードとしてＣｕ膜を成長し、開口部６７内の密着層６２上に、トータル膜厚が例えば１０μｍのＣｕ膜６４を形成する（図２２（ｄ））。
【０１０８】
次いで、例えばＮＭＰやアセトン等の薬液を用いた洗浄処理を行い、フォトレジスト膜６５を除去する（図２３（ａ））。
【０１０９】
次いで、Ｃｕ膜９４が形成されていない領域のシード層６３及び密着層６２をエッチングする。こうして、絶縁膜４４上に、配線パターン５４又はランド５６に接続されたビア６６を形成する（図２３（ｂ））。
【０１１０】
次いで、ビア６６が形成された絶縁膜４４上に、例えばスピンコート法により樹脂材料を塗布し、例えば膜厚５μｍの絶縁膜５８を形成する（図２３（ｃ））。
【０１１１】
次いで、ＣＭＰ法により、絶縁膜５８の表面を研磨し、ビア６６の上面部を露出させる。こうして、絶縁膜５８に埋め込まれたビア６６を形成する。
【０１１２】
この後、例えば図１７（ｃ）乃至図２１（ｂ）に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
【０１１３】
このように、本実施形態によれば、ビアの形成にセミアディティブ法を用いることにより、ルールの緩いフォトリソグラフィを用いることができるので、半導体装置の製造コストを低減することができる。
【０１１４】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１１５】
例えば、上記第１実施形態では、ランド５６，７２，８２を柱状導電体の集合体により形成したが、同一レベルの導電層によって微細な配線パターンを形成しない場合は、必ずしもランド５６，７２，８２を柱状導電体の集合体により形成する必要はない。ランドと同一レベルの導電層によって微細な配線パターンを形成しない場合は、微細加工に望ましいダマシン法を用いる必要はなく、ディッシングの影響を受けないセミアディティブ法を用いて大面積のランド５６，７２，８２を形成することもできる。セミアディティブ法によるランドの形成方法は、第２実施形態におけるビア６６の製造方法と同様である。なお、同一レベルの導電層によって微細な配線パターンを形成しないランドとしては、ランド３８やランド９８を例示することもできる。
【０１１６】
また、図８の結果から、少なくとも５０μｍ以上、好ましくは２０μｍを超える径を有するビアについては、直径２０μｍφ以下の柱状導電体の集合体により形成することが望ましいと考えられる。５０μｍ未満、好ましくは２０μｍ以下の径を有するビアについては、必ずしも直径２０μｍφ以下の柱状導電体の集合体により形成する必要はない。
【０１１７】
また、上記実施形態では、ランドの形成領域内に柱状導電体を直交格子状に配列した場合を示したが、必ずしも直交格子配列とする必要はない。例えば、柱状導電体を三角格子状に配列するようにしてもよい。
【０１１８】
また、上記実施形態では、ランドを形成する柱状導電体の平面形状を円形としたが、必ずしも円形である必要はなく、三角、四角等の多角形形状としてもよい。
【０１１９】
また、上記第１及び第２実施形態では、シリコンインターポーザの再配線に適用した例を示したが、シリコンインターポーザの再配線のみならず、種々の配線構造に適用することができる。例えば、パッケージ基板、ウェーハレベルパッケージ（ＷＬＰ）等の回路基板上に形成された多層配線構造に適用することができる。
【０１２０】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１２１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１２２】
（付記１）  基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜に埋め込まれた第１のビアと、
前記第１のビアが埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
前記第２の絶縁膜に埋め込まれ、前記第１のビアに電気的に接続されたランドと、
前記第２の絶縁膜に埋め込まれ、前記ランドから離間して形成された配線パターンと、
前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第３の絶縁膜に埋め込まれ、前記ランドに電気的に接続された第２のビアとを有し、
前記ランドは、複数の柱状導電体を有し、前記複数の柱状導電体の少なくとも一部が、前記第１のビア及び前記第２のビアに電気的に接続されている
ことを特徴とする配線構造。
【０１２３】
（付記２）  付記１記載の配線構造において、
前記柱状導電体は、２０μｍφ以下の径を有する
ことを特徴とする配線構造。
【０１２４】
（付記３）  付記１又は２記載の配線構造において、
前記複数の柱状導電体間の間隔は、前記柱状導電体の半径以上である
ことを特徴とする配線構造。
【０１２５】
（付記４）  付記１乃至３のいずれか１項に記載の配線構造において、
前記ランドは、５０μｍφ以上の径を有する
ことを特徴とする配線構造。
【０１２６】
（付記５）  付記１乃至４のいずれか１項に記載の配線構造において、
前記配線パターンは、５μｍ以下の配線幅を有する
ことを特徴とする配線構造。
【０１２７】
（付記６）  基板上に、第１のビアが埋め込まれた第１の絶縁膜を形成する工程と、
前記第１のビアが埋め込まれた前記第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１のビア上に形成された複数の開口部と、配線溝とを形成する工程と、
前記複数の開口部及び配線溝が形成された前記第２の絶縁膜上に、導電膜を形成する工程と、
前記第２の絶縁膜上の前記導電膜を除去し、前記複数の開口部内に埋め込まれた前記導電膜よりなる複数の柱状導電体を有し、前記複数の柱状導電体の少なくとも一部が前記第１のビアに電気的に接続されたランドと、前記配線溝内に埋め込まれた前記導電膜よりなる配線パターンとを形成する工程と、
前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に、前記ランドを介して前記第１のビアに電気的に接続された第２のビアが埋め込まれた第３の絶縁膜を形成する工程と
を有することを特徴とする配線構造の製造方法。
【０１２８】
（付記７）  付記６記載の配線構造の製造方法において、
前記柱状導電体は、２０μｍφ以下の径を有する
ことを特徴とする配線構造の製造方法。
【０１２９】
（付記８）  付記６又は７記載の配線構造の製造方法において、
前記複数の柱状導電体間の間隔は、前記柱状導電体の半径以上である
ことを特徴とする配線構造の製造方法。
【０１３０】
（付記９）  付記６乃至８のいずれか１項に記載の配線構造において、
前記ランドは、５０μｍφ以上の径を有する
ことを特徴とする配線構造の製造方法。
【０１３１】
（付記１０）  付記６乃至９のいずれか１項に記載の配線構造において、
前記配線パターンは、５μｍ以下の配線幅を有する
ことを特徴とする配線構造の製造方法。
【０１３２】
（付記１１）  付記６乃至１０のいずれか１項に記載の配線構造の製造方法において、
前記第３の絶縁膜を形成する工程は、
前記ランド及び前記配線パターンが埋め込まれた前記第２の絶縁膜上に、シード層を形成する工程と、
前記シード層上に、前記第２のビアの形成予定領域を露出する開口部を有するレジスト膜を形成する工程と、
前記シード層をシードとして、電解めっきにより、前記レジスト膜をマスクとして、前記開口部内の前記シード層上に導電膜を形成する工程と、
前記導電膜を形成後、前記レジスト膜を除去する工程と、
前記レジスト膜で覆われていた領域の前記シード層を除去し、前記導電膜及び前記シード層よりなる前記第２のビアを形成する工程と、
前記第２のビアが形成された前記第２の絶縁膜上に、前記第３の絶縁膜を形成する工程と
を更に有する
ことを特徴とする配線構造の製造方法。
【符号の説明】
【０１３３】
１０…シリコン基板
１２，２８，３４，６７，９２…開口部
１４，２２，５０，６２，８８…密着層
１６，２４，６３…シード層
１８，３０，３６，５２，６４，９４…Ｃｕ膜
２０…スルーホールビア
２６，３２，６５，９０…フォトレジスト膜
３８，５６，７２，８２，９４，９８…ランド
４０，６６，７６…ビア
４２，４４，５８，６８，７４，７８、８４…絶縁膜
４６…配線溝
４８…開口部の集合体
５４，７０，８０…配線パターン
６０，８６…ビアホール
９６…ＮｉＰ／Ａｕ層
１００…シリコンインターポーザ
１０２，１０８…はんだバンプ
１０４…半導体チップ
１０６…基板
１１０…多層配線層
１１２，１２０，１５４，１５６，１５８…柱状導電体
１２２，１３６…ランド
１２４，１３２，１４０…ビア
１３０，１３４，１３８…絶縁膜
１４２…ダミー柱状体
１４４…ランド形成領域
１４６…導電層
１５０…下部ビア
１５２…上部ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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