(57)【要約】      （修正有）【課題】半導体装置の性能を向上させる。【解決手段】半導体装置の製造方法において、ＭＩＳＦＥＴ形成領域２Ｂの半導体基板１の表面が露出し、ＭＩＳＦＥＴ形成領域２Ｃの半導体基板１の表面がマスク膜１０で覆われた状態で、半導体基板１上に金属酸化膜4a,4cを形成する。次いで、熱処理を行って、ＭＩＳＦＥＴ形成領域２Ｂの金属酸化膜4aを結晶化させる。次いで、ＭＩＳＦＥＴ形成領域２Ｃで、結晶化しなかった金属酸化膜４ｃを除去し、ＭＩＳＦＥＴ形成領域２Ｂに残された金属酸化膜４ａ上に、単結晶の半導体膜を形成する。【選択図】図１１
2014086691.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１主面側の第１領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の前記第１主面側の第２領域に形成された第２ＭＩＳＦＥＴと、を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域および前記第２領域の前記半導体基板上に、第１絶縁膜を形成する工程、
（ｃ）前記第１領域で、前記第１絶縁膜を除去し、前記第２領域で、前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程の後、前記第１領域の前記半導体基板上、および、前記第２領域の前記第１絶縁膜上に、金属酸化膜を形成する工程、
（ｅ）前記（ｄ）工程の後、熱処理を行って、前記第１領域の前記金属酸化膜を結晶化させ、前記第２領域の前記金属酸化膜を結晶化させない工程、
（ｆ）前記（ｅ）工程の後、前記第２領域で、前記（ｅ）工程にて結晶化しなかった前記金属酸化膜を除去し、前記第１領域で、前記（ｅ）工程にて結晶化した前記金属酸化膜を残す工程、
（ｇ）前記（ｆ）工程の後、前記第１領域の前記金属酸化膜上に、半導体膜を形成する工程、
（ｈ）前記（ｇ）工程の後、前記第１領域の前記半導体膜上に、第１ゲート絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域の前記半導体基板上に、第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、
を有する、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記（ｆ）工程において、前記第２領域で、前記（ｅ）工程にて結晶化しなかった前記金属酸化膜および前記第１絶縁膜を除去し、
前記（ｇ）工程において、前記第２領域の前記半導体基板上に、前記半導体膜を形成し、
前記（ｈ）工程において、前記第２領域の前記半導体基板上に、前記半導体膜および前記第２ゲート絶縁膜を介して前記第２ゲート電極を形成する、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記（ｂ）工程において、前記半導体基板の前記第１主面側の領域であって、前記第１領域を区画する領域である第１素子分離領域の前記半導体基板上に、前記第１絶縁膜を形成し、
前記（ｃ）工程において、前記第１素子分離領域で、前記第１絶縁膜を除去し、
前記（ｄ）工程において、前記第１素子分離領域の前記半導体基板上に、前記金属酸化膜を形成し、
前記（ｅ）工程において、前記第１素子分離領域の前記金属酸化膜を結晶化させ、
前記（ｆ）工程において、前記第１素子分離領域で、前記（ｅ）工程にて結晶化した前記金属酸化膜を残し、
前記（ｇ）工程において、前記第１素子分離領域の前記金属酸化膜上に、前記半導体膜を形成し、
（ｉ）前記（ｇ）工程の後、前記（ｈ）工程の前に、前記第１素子分離領域で、前記半導体膜、前記金属酸化膜および前記半導体基板をエッチングして溝部を形成する工程、
（ｊ）前記（ｉ）工程の後、前記（ｈ）工程の前に、前記溝部を埋め込むように第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、
前記半導体装置は、前記半導体基板の前記第１主面側の領域であって、前記第１主面内で、前記第１素子分離領域を挟んで前記第１領域と隣り合う領域である第３領域に形成された第３ＭＩＳＦＥＴを有し、
前記（ｂ）工程において、前記第３領域の前記半導体基板上に、前記第１絶縁膜を形成し、
前記（ｃ）工程において、前記第３領域で、前記第１絶縁膜を除去し、
前記（ｄ）工程において、前記第３領域の前記半導体基板上に、前記金属酸化膜を形成し、
前記（ｅ）工程において、前記第３領域の前記金属酸化膜を結晶化させ、
前記（ｆ）工程において、前記第３領域で、前記（ｅ）工程にて結晶化した前記金属酸化膜を残し、
前記（ｇ）工程において、前記第３領域の前記金属酸化膜上に、前記半導体膜を形成し、
前記（ｈ）工程において、前記第３領域の前記半導体膜上に、第３ゲート絶縁膜を介して前記第３ＭＩＳＦＥＴ用の第３ゲート電極を形成する、半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法であって、
前記（ａ）工程において、前記半導体基板の前記第１主面側の領域であって、前記第１領域を区画する領域である第１素子分離領域で、前記半導体基板をエッチングして形成された溝部に第２絶縁膜が埋め込まれた前記半導体基板を用意し、
前記（ｄ）工程において、前記第１素子分離領域の前記第２絶縁膜上に、前記金属酸化膜を形成し、
前記（ｅ）工程において、前記第１素子分離領域の前記金属酸化膜を結晶化させず、
前記（ｆ）工程において、前記第１素子分離領域で、前記（ｅ）工程にて結晶化しなかった前記金属酸化膜を除去し、
前記（ｇ）工程において、前記第１素子分離領域の前記第２絶縁膜上に、前記半導体膜を形成しない、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記半導体装置は、前記半導体基板の前記第１主面側の領域であって、前記第１主面内で、前記第１素子分離領域を挟んで前記第１領域と隣り合う領域である第３領域に形成された第３ＭＩＳＦＥＴを有し、
前記（ｂ）工程において、前記第３領域の前記半導体基板上に、前記第１絶縁膜を形成し、
前記（ｃ）工程において、前記第３領域で、前記第１絶縁膜を除去し、
前記（ｄ）工程において、前記第３領域の前記半導体基板上に、前記金属酸化膜を形成し、
前記（ｅ）工程において、前記第３領域の前記金属酸化膜を結晶化させ、
前記（ｆ）工程において、前記第３領域で、前記（ｅ）工程にて結晶化した前記金属酸化膜を残し、
前記（ｇ）工程において、前記第３領域の前記金属酸化膜上に、前記半導体膜を形成し、
前記（ｈ）工程において、前記第３領域の前記半導体膜上に、第３ゲート絶縁膜を介して前記第３ＭＩＳＦＥＴ用の第３ゲート電極を形成する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法であって、
前記（ｆ）工程において、前記第１領域および前記第２領域の前記半導体基板上にエッチング液を供給し、前記（ｅ）工程にて結晶化しなかった前記金属酸化膜、および、前記（ｅ）工程にて結晶化した前記金属酸化膜の、前記エッチング液に対するエッチング速度の差を利用することで、前記第２領域で前記金属酸化膜を除去し、前記第１領域で前記金属酸化膜を残す、半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
前記（ｇ）工程は、
（ｇ１）前記第１領域の前記金属酸化膜上に、前記半導体膜の原料を堆積させる工程、
（ｇ２）前記第１領域の前記金属酸化膜上に堆積された前記半導体膜の原料をエッチングする工程、
を含み、
前記（ｇ）工程において、前記（ｇ１）工程と前記（ｇ２）工程とを交互に繰り返して行うことで、前記第１領域の前記金属酸化膜上に、前記半導体膜を形成する、半導体装置の製造方法。
【請求項９】
請求項１記載の半導体装置の製造方法であって、
前記金属酸化膜は、酸化ハフニウム膜からなり、
前記半導体膜は、シリコン膜からなる、半導体装置の製造方法。
【請求項１０】
請求項１記載の半導体装置の製造方法であって、
前記第１絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【請求項１１】
半導体基板の第１主面側の第１領域に形成された第１ＭＩＳＦＥＴと、前記半導体基板の前記第１主面側の第２領域に形成された第２ＭＩＳＦＥＴと、を有する半導体装置の製造方法であって、
（ａ）前記半導体基板を用意する工程、
（ｂ）前記第１領域および前記第２領域の前記半導体基板上に、第１絶縁膜を形成する工程、
（ｃ）前記第１領域で、前記第１絶縁膜を除去し、前記第２領域で、前記第１絶縁膜を残す工程、
（ｄ）前記（ｃ）工程の後、前記第１領域の前記半導体基板上に、金属酸化膜を形成し、前記第２領域の前記第１絶縁膜上に、前記金属酸化膜を形成しない工程、
（ｅ）前記（ｄ）工程の後、熱処理を行って、前記第１領域の前記金属酸化膜を結晶化させる工程、
（ｆ）前記（ｅ）工程の後、前記第１領域の前記金属酸化膜上に、半導体膜を形成する工程、
（ｇ）前記（ｅ）工程の後、前記第２領域で、前記第１絶縁膜を除去する工程、
（ｈ）前記（ｆ）工程および前記（ｇ）工程の後、前記第１領域の前記半導体膜上に、第１ゲート絶縁膜を介して前記第１ＭＩＳＦＥＴ用の第１ゲート電極を形成し、前記第２領域の前記半導体基板上に、第２ゲート絶縁膜を介して前記第２ＭＩＳＦＥＴ用の第２ゲート電極を形成する工程、
を有し、
前記（ｄ）工程は、
（ｄ１）前記第１領域の前記半導体基板上、および、前記第２領域の前記第１絶縁膜上に、前記金属酸化膜の原料を堆積させる工程、
（ｄ２）前記第１領域の前記半導体基板上、および、前記第２領域の前記第１絶縁膜上に堆積された前記金属酸化膜の原料をエッチングする工程、
を含み、
前記（ｄ）工程において、前記（ｄ１）工程と前記（ｄ２）工程とを交互に繰り返して行うことで、前記第１領域の前記半導体基板上に、前記金属酸化膜を形成し、前記第２領域の前記第１絶縁膜上に、前記金属酸化膜を形成しない、半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記（ｆ）工程において、前記第２領域の前記第１絶縁膜上に、前記半導体膜を形成せず、
前記（ｇ）工程において、前記（ｆ）工程の後、前記第２領域で、前記第１絶縁膜を除去する、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記（ｂ）工程において、前記半導体基板の前記第１主面側の領域であって、前記第１領域を区画する領域である第１素子分離領域の前記半導体基板上に、前記第１絶縁膜を形成し、
前記（ｃ）工程において、前記第１素子分離領域で、前記第１絶縁膜を除去し、
前記（ｄ１）工程において、前記第１素子分離領域の前記半導体基板上に、前記金属酸化膜の原料を堆積させ、
前記（ｄ２）工程において、前記第１素子分離領域の前記半導体基板上に堆積された前記金属酸化膜の原料をエッチングし、
前記（ｄ）工程において、前記（ｄ１）工程と前記（ｄ２）工程とを交互に繰り返して行うことで、前記第１素子分離領域の前記半導体基板上に、前記金属酸化膜を形成し、
前記（ｅ）工程において、前記第１素子分離領域の前記金属酸化膜を結晶化させ、
前記（ｆ）工程において、前記第１素子分離領域の前記金属酸化膜上に、前記半導体膜を形成し、
（ｉ）前記（ｇ）工程の後、前記（ｈ）工程の前に、前記第１素子分離領域で、前記半導体膜、前記金属酸化膜および前記半導体基板をエッチングして溝部を形成する工程、
（ｊ）前記（ｉ）工程の後、前記（ｈ）工程の前に、前記溝部を埋め込むように第２絶縁膜を形成する工程、
を有する、半導体装置の製造方法。
【請求項１４】
請求項１３記載の半導体装置の製造方法であって、
前記半導体装置は、前記半導体基板の前記第１主面側の領域であって、前記第１主面内で、前記第１素子分離領域を挟んで前記第１領域と隣り合う領域である第３領域に形成された第３ＭＩＳＦＥＴを有し、
前記（ｂ）工程において、前記第３領域の前記半導体基板上に、前記第１絶縁膜を形成し、
前記（ｃ）工程において、前記第３領域で、前記第１絶縁膜を除去し、
前記（ｄ１）工程において、前記第３領域の前記半導体基板上に、前記金属酸化膜の原料を堆積させ、
前記（ｄ２）工程において、前記第３領域の前記半導体基板上に堆積された前記金属酸化膜の原料をエッチングし、
前記（ｄ）工程において、前記（ｄ１）工程と前記（ｄ２）工程とを交互に繰り返して行うことで、前記第３領域の前記半導体基板上に、前記金属酸化膜を形成し、
前記（ｅ）工程において、前記第３領域の前記金属酸化膜を結晶化させ、
前記（ｆ）工程において、前記第３領域の前記金属酸化膜上に、前記半導体膜を形成し、
前記（ｈ）工程において、前記第３領域の前記半導体膜上に、第３ゲート絶縁膜を介して前記第３ＭＩＳＦＥＴ用の第３ゲート電極を形成する、半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法であって、
前記（ａ）工程において、前記半導体基板の前記第１主面側の領域であって、前記第１領域を区画する領域である第１素子分離領域で、前記半導体基板をエッチングして形成された溝部に第２絶縁膜が埋め込まれた前記半導体基板を用意し、
前記（ｄ１）工程において、前記第１素子分離領域の前記第２絶縁膜上に、前記金属酸化膜の原料を堆積させ、
前記（ｄ２）工程において、前記第１素子分離領域の前記第２絶縁膜上に堆積された前記金属酸化膜の原料をエッチングし、
前記（ｄ）工程において、前記（ｄ１）工程と前記（ｄ２）工程とを交互に繰り返して行うことで、前記第１素子分離領域の前記第２絶縁膜上に、前記金属酸化膜を形成せず、
前記（ｆ）工程において、前記第１素子分離領域の前記第２絶縁膜上に、前記半導体膜を形成しない、半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法であって、
前記半導体装置は、前記半導体基板の前記第１主面側の領域であって、前記第１主面内で、前記第１素子分離領域を挟んで前記第１領域と隣り合う領域である第３領域に形成された第３ＭＩＳＦＥＴを有し、
前記（ｂ）工程において、前記第３領域の前記半導体基板上に、前記第１絶縁膜を形成し、
前記（ｃ）工程において、前記第３領域で、前記第１絶縁膜を除去し、
前記（ｄ１）工程において、前記第３領域の前記半導体基板上に、前記金属酸化膜の原料を堆積させ、
前記（ｄ２）工程において、前記第３領域の前記半導体基板上に堆積された前記金属酸化膜の原料をエッチングし、
前記（ｄ）工程において、前記（ｄ１）工程と前記（ｄ２）工程とを交互に繰り返して行うことで、前記第３領域の前記半導体基板上に、前記金属酸化膜を形成し、
前記（ｅ）工程において、前記第３領域の前記金属酸化膜を結晶化させ、
前記（ｆ）工程において、前記第３領域の前記金属酸化膜上に、前記半導体膜を形成し、
前記（ｈ）工程において、前記第３領域の前記半導体膜上に、第３ゲート絶縁膜を介して前記第３ＭＩＳＦＥＴ用の第３ゲート電極を形成する、半導体装置の製造方法。
【請求項１７】
請求項１１記載の半導体装置の製造方法であって、
１回の前記（ｄ１）工程を行う時間は、前記（ｄ１）工程を開始した後、前記第２領域の前記第１絶縁膜上において、前記金属酸化膜の形成が開始されるまでの遅延時間よりも短い、半導体装置の製造方法。
【請求項１８】
請求項１２記載の半導体装置の製造方法であって、
前記（ｆ）工程は、
（ｆ１）前記第１領域の前記金属酸化膜上、および、前記第２領域の前記第１絶縁膜上に、前記半導体膜の原料を堆積させる工程、
（ｆ２）前記第１領域の前記金属酸化膜上、および、前記第２領域の前記第１絶縁膜上に堆積された前記半導体膜の原料をエッチングする工程、
を含み、
前記（ｆ）工程において、前記（ｆ１）工程と前記（ｆ２）工程とを交互に繰り返して行うことで、前記第１領域の前記金属酸化膜上に、前記半導体膜を形成し、前記第２領域の前記第１絶縁膜上に、前記半導体膜を形成しない、半導体装置の製造方法。
【請求項１９】
請求項１１記載の半導体装置の製造方法であって、
前記金属酸化膜は、酸化ハフニウム膜からなり、
前記半導体膜は、シリコン膜からなる、半導体装置の製造方法。
【請求項２０】
請求項１１記載の半導体装置の製造方法であって、
前記第１絶縁膜は、酸化シリコン膜からなる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、例えば、ＳＯＩ構造を有する半導体素子を備える半導体装置の製造方法に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置として、基板上にＢＯＸ（Buried Oxide）層を介してＳＯＩ（Silicon On Insulator）層が形成されたＳＯＩ基板上に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）からなるものがある。このようなＳＯＩ基板上に形成されたＭＩＳＦＥＴは、通常の単結晶基板からなる半導体基板（バルク基板）上に形成されたＭＩＳＦＥＴに比べ、低消費電力、高速動作等の観点において、優れている。
【０００３】
ところが、ＳＯＩ基板上のＭＩＳＦＥＴからなる半導体装置には、例えば貼り合わせ工程により製造されるＳＯＩ基板の製造コストが高いこと、および、ＢＯＸ層およびＳＯＩ層の膜厚の均一性を向上させることが困難であること、などの問題がある。
【０００４】
一方、貼り合わせ工程によるＳＯＩ基板に代え、バルク基板上に、ＢＯＸ層を介して単結晶の半導体膜からなるＳＯＩ層を形成し、このＳＯＩ層にＭＩＳＦＥＴを形成する技術が開発されている。
【０００５】
例えば、下記特許文献１（特開２００６−１０８２０６号公報）には、酸化膜をマスクとして、半導体基板上のＳＯＩ形成領域に第１半導体層および第２半導体層を選択的にエピタキシャル成長させる技術が開示されている。そして、下記特許文献１には、第２半導体層上に形成された犠牲酸化膜に開口部を形成して第１半導体層を除去した後、半導体基板と第２半導体層との間に熱酸化膜を形成する技術が開示されている。
【０００６】
また、下記非特許文献１には、シリコン（Ｓｉ）基板上に酸化ハフニウム（ＨｆＯ２）膜を形成し、熱処理を行うことで、単結晶ＨｆＯ２膜を形成する技術が開示されている。そして、下記非特許文献１には、この単結晶ＨｆＯ２膜上にアモルファスシリコン（Ｓｉ）膜を形成し、熱処理を行うことで、単結晶Ｓｉ膜を形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−１０８２０６号公報
【非特許文献】
【０００８】
【非特許文献１】S. Migita et al.,“Silicon-On-Insulator Fabrication Using Si/HfO2/Si Epitaxial Structure”, Extended Abstracts of the 2011 International Conference on Solid State Devices and Materials, 2011, pp949-950.
【発明の概要】
【発明が解決しようとする課題】
【０００９】
例えば貼り合わせ工程によるＳＯＩ基板に代え、バルク基板上に、ＢＯＸ層を介して単結晶の半導体膜からなるＳＯＩ層を形成し、このＳＯＩ層にＭＩＳＦＥＴを形成することにより、製造コストを低減することはできる。
【００１０】
しかし、上記特許文献１に記載された技術では、犠牲酸化膜に開口部を形成するための領域が必要であり、ＢＯＸ層とＳＯＩ層とからなるＳＯＩ構造が形成される領域が狭くなってしまうという問題がある。また、上記特許文献１には、ＢＯＸ層として酸化ハフニウム（ＨｆＯ２）膜を用いることは、記載されていない。
【００１１】
また、上記非特許文献１に記載された技術では、素子分離領域における素子分離膜、およびウェル領域を形成した後にＳＯＩ構造を形成することについての提案はされているものの、具体的な製造方法が開示されていない。そのため、コア領域のＳＯＩ層に形成されたＭＩＳＦＥＴと、周辺領域の半導体基板に形成されたＭＩＳＦＥＴとを有する半導体装置を製造する場合に、半導体基板の所望の領域（コア領域）のみに容易にＳＯＩ構造を形成することができない。
【００１２】
さらに、上記非特許文献１に記載された技術では、半導体装置が、素子分離領域上にＨｆＯ２膜からなるＢＯＸ層が残る構造を有しており、誘電率の上昇により素子間の電気的な距離が短くなってしまうため、素子分離が十分にされないおそれがある。
【００１３】
また、素子分離領域にＢＯＸ層が残る構造となっているので、ＢＯＸ層上にＳＯＩ層を形成する際に、異なるＭＩＳＦＥＴ形成領域におけるＳＯＩ層が繋がって形成されるおそれがあり、ＳＯＩ層を形成した後、ＳＯＩ層の一部を除去する工程を追加する必要がある。この場合、工程全体が複雑になるか、または、エッチャントによるダメージ（損傷）を受け、加工寸法精度が低下するおそれがあり、半導体装置の性能を向上させることができない。
【００１４】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
一実施の形態によれば、半導体装置の製造方法において、コア領域の半導体基板の表面が露出し、周辺領域の半導体基板の表面がマスク膜で覆われた状態で、半導体基板上に金属酸化膜を形成する。次いで、熱処理を行って、コア領域の金属酸化膜を結晶化させる。次いで、周辺領域で、結晶化しなかった金属酸化膜を除去し、コア領域に残された金属酸化膜上に、単結晶の半導体膜を形成する。その後、コア領域において、半導体膜からなるＳＯＩ層に第１ＭＩＳＦＥＴを形成し、周辺領域において、第２ＭＩＳＦＥＴを形成する。
【００１６】
また、他の実施の形態によれば、半導体装置の製造方法において、コア領域の半導体基板の表面が露出し、周辺領域の半導体基板の表面がマスク膜で覆われた状態で、半導体基板に対して原料の堆積とエッチングとを繰り返すことで、コア領域の半導体基板上に金属酸化膜を形成する。次いで、熱処理を行って、コア領域の金属酸化膜を結晶化させる。次いで、コア領域に残された金属酸化膜上に、単結晶の半導体膜を形成する。その後、コア領域において、半導体膜からなるＳＯＩ層に第１ＭＩＳＦＥＴを形成し、周辺領域において、第２ＭＩＳＦＥＴを形成する。
【発明の効果】
【００１７】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１の半導体装置の要部断面図である。
【図２】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３】実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１０】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１１】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１２】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態１の半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態２の半導体装置の要部断面図である。
【図２１】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２２】実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図２３】インキュベーションタイムを説明するための図であり、膜厚の時間依存性を模式的に示す図である。
【図２４】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２５】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２６】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２７】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２８】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２９】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３０】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３１】実施の形態２の半導体装置の製造工程中の要部断面図である。
【図３２】実施の形態３の半導体装置の要部断面図である。
【図３３】実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３４】実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図３５】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３６】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３７】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３８】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図３９】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４０】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４１】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４２】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４３】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４４】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４５】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４６】実施の形態３の半導体装置の製造工程中の要部断面図である。
【図４７】実施の形態４の半導体装置の要部断面図である。
【図４８】実施の形態４の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図４９】実施の形態４の半導体装置の製造工程の一部を示す製造プロセスフロー図である。
【図５０】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５１】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５２】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５３】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５４】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５５】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５６】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５７】実施の形態４の半導体装置の製造工程中の要部断面図である。
【図５８】実施の形態４の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２３】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【００２４】
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
【００２５】
なお、以下に説明する各実施の形態では、コア領域（コア部）の半導体基板（バルクＳｉ）上のＳＯＩ層に形成されたＭＩＳＦＥＴと、周辺領域の半導体基板（バルクＳｉ）に形成されたＭＩＳＦＥＴとを有する半導体装置を例に挙げて説明を行う。また、以下に説明する各実施の形態では、コア領域（コア部）において、半導体基板に形成された２種類のウェル領域と、周辺領域において、半導体基板に形成された１種類のウェル領域との、合計３種類のウェル領域を有する半導体装置を例に挙げて説明を行う。さらに、以下に説明する各実施の形態では、コア領域のウェル領域にコンタクトを形成することにより、ウェル領域を、ＳＯＩ層に形成されたＭＩＳＦＥＴのバックゲートとして用いる半導体装置を例に挙げて説明を行う。
【００２６】
（実施の形態１）
＜半導体装置＞
本発明の一実施の形態である半導体装置を、図面を参照して説明する。前述したように、以下では、半導体装置を、コア領域（コア部）の半導体基板（バルクＳｉ）上のＳＯＩ層に形成されたＭＩＳＦＥＴと、周辺領域の半導体基板（バルクＳｉ）に形成されたＭＩＳＦＥＴとを有するものに適用した例について説明する。
【００２７】
図１は、実施の形態１の半導体装置の要部断面図である。
【００２８】
本実施の形態１の半導体装置は、コア領域（コア部）として、半導体基板１の第１主面側のｎ型ＭＩＳＦＥＴ形成領域（ＭＩＳＦＥＴ形成領域）２Ａ、および、半導体基板１の第１主面側のｐ型ＭＩＳＦＥＴ形成領域（ＭＩＳＦＥＴ形成領域）２Ｂを有する。また、本実施の形態１の半導体装置は、周辺領域として、半導体基板１の第１主面側のＭＩＳＦＥＴ形成領域２Ｃを有する。ＭＩＳＦＥＴ形成領域２Ｃは、例えば高耐圧ＭＩＳＦＥＴ形成領域である。半導体基板１は、例えば、単結晶シリコン（Ｓｉ）基板であり、第１主面、および、第１主面と反対側の第２主面を有する（第１主面については、以下、単に「主面」ともいう）。
【００２９】
図１に示すように、本実施の形態１の半導体装置は、ｎ型ＭＩＳＦＥＴ形成領域（活性領域）２Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１と、ｐ型ＭＩＳＦＥＴ形成領域（活性領域）２Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２とを有する。また、本実施の形態１の半導体装置は、高耐圧ＭＩＳＦＥＴ形成領域（活性領域）２Ｃに形成されたＭＩＳＦＥＴＱ３を有する。ＭＩＳＦＥＴＱ３は、例えばＭＩＳＦＥＴＱ１、Ｑ２よりも高耐圧のＭＩＳＦＥＴとすることができる。
【００３０】
本実施の形態１の半導体装置は、半導体基板１の第１主面側に、素子分離領域３を有する。素子分離領域３は、半導体基板１の第１主面側の領域であって、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域２Ｃを区画する領域である。
【００３１】
また、素子分離領域３のうち、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた領域を３ａとする。このとき、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとは、第１主面内で、素子分離領域３ａを挟んで互いに隣り合う領域である。
【００３２】
なお、図１においては、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとが素子分離領域３ａを挟んで互いに隣り合う例を示している。しかし、ｎ型ＭＩＳＦＥＴ形成領域２Ａおよびｐ型ＭＩＳＦＥＴ形成領域２Ｂの実際の位置関係は、必要に応じて変更することができる。
【００３３】
ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体基板１には、それぞれｐ型ウェル領域（ウェル領域）ＰＷ、ｎ型ウェル領域（ウェル領域）ＮＷが形成されている。ｎ型ＭＩＳＦＥＴ形成領域２Ａにはｐ型ウェル領域ＰＷが形成されており、ｐ型ＭＩＳＦＥＴ形成領域２Ｂにはｎ型ウェル領域ＮＷが形成されている。
【００３４】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａに形成されたｐ型ウェル領域ＰＷの下側（主面と反対側）にはディープウェル領域（ウェル領域）ＤＷが形成されていてもよい。
【００３５】
始めに、ｎ型ＭＩＳＦＥＴ形成領域２Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１の具体的な構成について説明する。
【００３６】
ｎ型ＭＩＳＦＥＴ形成領域２Ａでは、ｐ型ウェル領域ＰＷ上に、金属酸化膜４ａからなるＢＯＸ層４が形成されており、ＢＯＸ層４上に、半導体膜５ａからなるＳＯＩ層５が形成されている。ＳＯＩ層５には、半導体素子としてｎチャネル型のＭＩＳＦＥＴＱ１が形成されている。すなわち、ｎチャネル型のＭＩＳＦＥＴＱ１は、ｐ型ウェル領域ＰＷ上に、ＢＯＸ層４を介して形成されたＳＯＩ層５を有する。
【００３７】
ｎ型ＭＩＳＦＥＴ形成領域２ＡにおけるＢＯＸ層４を、例えば酸化ハフニウム（ＨｆＯ２）膜などの金属酸化膜４ａからなるものとすることができる。また、製造工程の説明において後述するように、ｎ型ＭＩＳＦＥＴ形成領域２ＡにおけるＢＯＸ層４（金属酸化膜４ａ）の膜厚を、例えば１０ｎｍ程度とすることができる。
【００３８】
また、ｎ型ＭＩＳＦＥＴ形成領域２ＡにおけるＳＯＩ層５を、例えば、単結晶シリコン膜などの半導体膜５ａからなるものとすることができる。また、製造工程の説明において後述するように、ｎ型ＭＩＳＦＥＴ形成領域２ＡにおけるＳＯＩ層５（半導体膜５ａ）の膜厚を、例えば、１０ｎｍ程度以下とすることができる。ＳＯＩ層５の厚さを１０ｎｍ程度以下とすることで、ＳＯＩ層５中における欠陥密度が増加することを防止または抑制することができる。
【００３９】
ｎチャネル型のＭＩＳＦＥＴＱ１は、ＳＯＩ層５上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥを有する。すなわち、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート電極ＧＥは、ｎ型ＭＩＳＦＥＴ形成領域２Ａにおいて、半導体基板１に形成されたｐ型ウェル領域ＰＷ上に、ＢＯＸ層４、ＳＯＩ層５、ゲート絶縁膜ＧＩ１を介して形成されている。
【００４０】
ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜または酸窒化シリコン膜である。あるいは、ゲート絶縁膜ＧＩ１として、例えば、酸化ハフニウム（ＨｆＯ２）膜、酸化ジルコニウム（ＺｒＯ２）膜、酸化アルミニウム（Ａｌ２Ｏ３）膜、酸化タンタル（Ｔａ２Ｏ５）膜または酸化ランタン（Ｌａ２Ｏ３）膜などの金属酸化膜であるＨｉｇｈ−ｋ膜（高誘電率膜）を用いることもできる。さらに、ゲート絶縁膜ＧＩ１として、酸化シリコン膜（または酸窒化シリコン膜）とＨｉｇｈ−ｋ膜（高誘電率膜）との積層膜を用いることもできる。
【００４１】
ゲート絶縁膜ＧＩ１の膜厚は、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート絶縁膜の膜厚として適した厚さであり、例えば１．８ｎｍ程度の厚さとすることができる。
【００４２】
ゲート電極ＧＥは、例えば不純物が導入されて低抵抗率とされている多結晶シリコン膜（ドープトポリシリコン膜）である。あるいは、ゲート電極ＧＥとして、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などの金属膜を用いることもできる。さらに、これらの金属膜と多結晶シリコン膜との積層構造であるＭＩＰＳ（Metal Inserted Poly-silicon Stack）構造とすることもできる。そして、ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００４３】
ＳＯＩ層５であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ＳＯＩ層５中にｎ型の不純物を拡散させることで、ｎ型半導体領域からなるソース・ドレイン領域ＳＤが形成されている。ｎ型ＭＩＳＦＥＴ形成領域２Ａでは、ソース・ドレイン領域ＳＤは、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物を拡散させたｎ型半導体領域である。
【００４４】
なお、ＳＯＩ層５中に、ｎ−型半導体領域（エクステンション領域）とそれよりも高不純物濃度のｎ＋型半導体領域（ソース・ドレイン領域）とを形成し、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域とすることもできる。また、ＳＯＩ層５中に不純物を拡散させることに代え、ＳＯＩ層５であってサイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分上に、選択エピタキシャル成長によりシリコン層を選択的に成長させ、ソース・ドレイン領域とすることもできる。
【００４５】
さらに、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド（Salicide：Self Aligned Silicide）技術を用いて、コバルトシリサイド層またはニッケルシリサイド層などの金属シリサイド層を形成することもできる。
【００４６】
次に、ｐ型ＭＩＳＦＥＴ形成領域２Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２の具体的な構成について、ｎチャネル型のＭＩＳＦＥＴＱ１と異なる点を中心に説明する。
【００４７】
ｐ型ＭＩＳＦＥＴ形成領域２Ｂでは、ｎ型ウェル領域ＮＷ上に、金属酸化膜４ａからなるＢＯＸ層４が形成されており、ＢＯＸ層４上に、半導体膜５ａからなるＳＯＩ層５が形成されている。ＳＯＩ層５には、半導体素子としてｐチャネル型のＭＩＳＦＥＴＱ２が形成されている。すなわち、ｐチャネル型のＭＩＳＦＥＴＱ２は、ｎ型ウェル領域ＮＷ上に、ＢＯＸ層４を介して形成されたＳＯＩ層５を有する。
【００４８】
ｐ型ＭＩＳＦＥＴ形成領域２ＢにおけるＢＯＸ層４（金属酸化膜４ａ）の材料および膜厚は、ｎ型ＭＩＳＦＥＴ形成領域２ＡにおけるＢＯＸ層４（金属酸化膜４ａ）の材料および膜厚と同様にすることができる。また、ｐ型ＭＩＳＦＥＴ形成領域２ＢにおけるＳＯＩ層５（半導体膜５ａ）の材料および膜厚は、ｎ型ＭＩＳＦＥＴ形成領域２ＡにおけるＳＯＩ層５（半導体膜５ａ）の材料および膜厚と同様にすることができる。
【００４９】
ｐチャネル型のＭＩＳＦＥＴＱ２は、ＳＯＩ層５上に形成されたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に形成されたゲート電極ＧＥを有する。すなわち、ｐチャネル型のＭＩＳＦＥＴＱ２のゲート電極ＧＥは、ｐ型ＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体基板１に形成されたｎ型ウェル領域ＮＷ上に、ＢＯＸ層４、ＳＯＩ層５、ゲート絶縁膜ＧＩ１を介して形成されている。
【００５０】
ゲート絶縁膜ＧＩ１として、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ１と同様の材料を用いることができる。また、ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート電極ＧＥと同様の材料を用いることができる。ゲート絶縁膜ＧＩ１の膜厚は、ｐチャネル型のＭＩＳＦＥＴＱ２のゲート絶縁膜の膜厚として適した厚さであり、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ１の膜厚と同様に、例えば１．８ｎｍ程度の厚さとすることができる。そして、ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００５１】
ＳＯＩ層５であって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、ＳＯＩ層５中にｐ型の不純物を拡散させることで、ｐ型半導体領域からなるソース・ドレイン領域ＳＤが形成されている。ｐ型ＭＩＳＦＥＴ形成領域２Ｂでは、ソース・ドレイン領域ＳＤは、例えばホウ素（Ｂ）などのｐ型の不純物を拡散させたｐ型半導体領域である。
【００５２】
なお、ｐ型ＭＩＳＦＥＴ形成領域２Ｂでも、ｎ型ＭＩＳＦＥＴ形成領域２Ａと同様に、ＬＤＤ構造のソース・ドレイン領域とすることができる。また、ｐ型ＭＩＳＦＥＴ形成領域２Ｂでも、ＳＯＩ層５であってサイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分上に、選択エピタキシャル成長によりシリコン層を選択的に成長させ、ソース・ドレイン領域とすることもできる。さらに、ｐ型ＭＩＳＦＥＴ形成領域２Ｂでも、ソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００５３】
このように、ｎ型ＭＩＳＦＥＴ形成領域２Ａにｎチャネル型のＭＩＳＦＥＴＱ１が形成され、ｐ型ＭＩＳＦＥＴ形成領域２Ｂにｐチャネル型のＭＩＳＦＥＴＱ２が形成されている。
【００５４】
素子分離領域３は、前述したように、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域２Ｃを区画する領域である。素子分離領域３では、半導体基板１の表面（主面）に、底面が半導体基板１の厚みの途中に位置するように、素子分離溝（溝部）６が形成されており、形成された素子分離溝６に、素子分離膜（絶縁膜）７が埋め込まれている。素子分離膜７は、ｎ型ＭＩＳＦＥＴ形成領域２Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１、および、ｐ型ＭＩＳＦＥＴ形成領域２Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２を分離する。素子分離膜７は、好適には酸化シリコン膜からなる。素子分離領域３における素子分離膜７は、後述するように、ＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００５５】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、素子分離溝６として、６ａで表される素子分離溝が形成されている。すなわち、素子分離溝（溝部）６ａは、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた領域で、半導体基板１をエッチングして形成されている。また、素子分離溝６ａには、素子分離膜７ａが埋め込まれている。
【００５６】
高耐圧のＭＩＳＦＥＴＱ３をｎチャネル型のＭＩＳＦＥＴとする場合、ＭＩＳＦＥＴ形成領域２Ｃの半導体基板１には、例えばｎ型ＭＩＳＦＥＴ形成領域２Ａのｐ型ウェル領域ＰＷよりもｐ型の不純物濃度が小さい高耐圧ウェル領域（ウェル領域）ＨＷを形成することができる。あるいは、高耐圧のＭＩＳＦＥＴＱ３をｐチャネル型のＭＩＳＦＥＴとする場合、ＭＩＳＦＥＴ形成領域２Ｃの半導体基板１には、例えばｐ型ＭＩＳＦＥＴ形成領域２Ｂのｎ型ウェル領域ＮＷよりもｎ型の不純物濃度が小さい高耐圧ウェル領域ＨＷを形成することができる。
【００５７】
高耐圧のＭＩＳＦＥＴＱ３は、ゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２上に形成されたゲート電極ＧＥを有する。ここで、高耐圧ウェル領域ＨＷ上には、例えば単結晶シリコン膜からなる半導体膜５ａが形成されており、ゲート絶縁膜ＧＩ２は、高耐圧ウェル領域ＨＷ上に、半導体膜５ａを介して形成されている。半導体膜５ａは、ＭＩＳＦＥＴ形成領域２Ａにおいてｐ型ウェル領域ＰＷ上に金属酸化膜４ａを介して形成された半導体膜５ａ、および、ＭＩＳＦＥＴ形成領域２Ｂにおいてｎ型ウェル領域ＮＷ上に金属酸化膜４ａを介して形成された半導体膜５ａと、同層の膜である。したがって、高耐圧のＭＩＳＦＥＴＱ３のゲート電極ＧＥは、高耐圧ＭＩＳＦＥＴ形成領域２Ｃにおいて、高耐圧ウェル領域ＨＷ上に、半導体膜５ａおよびゲート絶縁膜ＧＩ２を介して形成されている。
【００５８】
ゲート絶縁膜ＧＩ２として、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ１と同様の材料を用いることができる。また、ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート電極ＧＥと同様の材料を用いることができる。ゲート絶縁膜ＧＩ２の膜厚は、高耐圧のＭＩＳＦＥＴＱ３のゲート絶縁膜の膜厚として適した厚さであり、例えばＭＩＳＦＥＴＱ１、Ｑ２のゲート絶縁膜ＧＩ１の膜厚よりも厚い３．５ｎｍ程度の厚さとすることができる。そして、ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【００５９】
好適には、半導体膜５ａの不純物濃度を、高耐圧ウェル領域ＨＷの不純物濃度よりも低くすることができ、これにより、後述するように、例えば高耐圧のＭＩＳＦＥＴＱ３におけるキャリア移動度を向上させることができる。
【００６０】
半導体膜５ａであって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、半導体膜５ａに不純物を拡散させることでソース・ドレイン領域ＳＤが形成されている。
【００６１】
なお、高耐圧ＭＩＳＦＥＴ形成領域２Ｃでも、ｎ型ＭＩＳＦＥＴ形成領域２Ａと同様に、ＬＤＤ構造のソース・ドレイン領域とすることができる。さらに、高耐圧ＭＩＳＦＥＴ形成領域２Ｃでも、ソース・ドレイン領域ＳＤ上、および、ゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【００６２】
上記した半導体基板１の表面（主面）全面上には、ＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３のそれぞれのゲート電極ＧＥ、サイドウォールスペーサＳＷおよびソース・ドレイン領域ＳＤを覆うように、層間絶縁膜８が形成されている。層間絶縁膜８は、例えば、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜（窒化シリコン膜が下層側）などからなる。また、層間絶縁膜８の上面は、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂ、および高耐圧ＭＩＳＦＥＴ形成領域２Ｃでその高さがほぼ一致するように、平坦化されている。
【００６３】
層間絶縁膜８にはコンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴ内には、導電性のプラグＰＧが形成されている。コンタクトホールＣＮＴおよびそれを埋め込むプラグＰＧは、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域２Ｃのソース・ドレイン領域ＳＤ上およびゲート電極ＧＥ上などに形成されている。プラグＰＧの底部は、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域２Ｃに形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥと電気的に接続されている。
【００６４】
プラグＰＧが埋め込まれた層間絶縁膜８上には、例えば酸化シリコン膜などからなる絶縁膜９が形成されており、絶縁膜９に形成された配線溝（開口部）内に第１層配線としての配線Ｍ１が形成されている。配線Ｍ１は、プラグＰＧを介して、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域２Ｃに形成されたソース・ドレイン領域ＳＤおよびゲート電極ＧＥなどと電気的に接続されている。
【００６５】
配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）により形成されているが、他の形態として、パターニングされた導体膜（例えばタングステン配線またはアルミニウム配線）により形成することもできる。
【００６６】
＜半導体装置の製造工程＞
本実施の形態１の半導体装置の製造工程を、図面を参照して説明する。図２および図３は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図４〜図１９は、実施の形態１の半導体装置の製造工程中の要部断面図である。
【００６７】
本実施の形態１における半導体装置の製造工程は、半導体基板１の第１主面側の所望の領域（コア領域）のみに、ＳＯＩ構造として、金属酸化膜からなるＢＯＸ層と、半導体膜からなるＳＯＩ層との積層構造を形成するものである。
【００６８】
まず、図４に示すように、半導体基板１を準備する（図２のステップＳ１１）。このステップＳ１１では、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板１を準備（用意）する。
【００６９】
次に、図５に示すように、素子分離溝を形成する（図２のステップＳ１２）。このステップＳ１２では、素子分離領域３で、半導体基板１をエッチングすることで、半導体基板１の表面（主面）に、底面が半導体基板１の厚みの途中に位置するように、素子分離溝（溝部）６を形成する。素子分離溝６の深さを、例えば３００ｎｍ程度とすることができる。
【００７０】
ステップＳ１２では、半導体基板１の表面（主面）全面上に、酸化シリコン膜（図示せず）および窒化シリコン膜（図示せず）を順次形成した後、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより素子分離溝６を形成することができる。
【００７１】
また、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、半導体基板１をエッチングすることで、素子分離溝６ａが形成される。
【００７２】
次に、図６に示すように、素子分離膜を形成する（図２のステップＳ１３）。このステップＳ１３では、半導体基板１の表面（主面）全面上に、素子分離溝６を埋め込むように、素子分離膜（絶縁膜）７を形成する。そして、素子分離溝６内に埋め込まれた素子分離膜７を焼き締めるための熱処理（アニール処理）を行った後、素子分離膜７をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により研磨する。素子分離膜７は、例えば酸化シリコン膜からなり、例えばプラズマＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成される。また、熱処理は、半導体基板１を例えば４００〜１２００℃程度で熱処理することにより、行うことができる。
【００７３】
なお、素子分離膜７を形成する前に、素子分離溝６内を含む半導体基板１の表面（主面）全面上に、例えば窒化シリコンからなる絶縁膜（図示せず）を薄く形成しておき、上記した熱処理によって素子分離溝６の側壁が酸化することを防止するようにしてもよい。
【００７４】
また、ＣＭＰ法による研磨の後、素子分離溝６内に埋め込まれた素子分離膜７と半導体基板１との段差を低減する処置を行う。図６には、素子分離溝６内の素子分離膜７の上面の高さ位置が、半導体基板１の上面の高さ位置と略等しく、段差が低減された状態である場合が示されている。
【００７５】
このようにして、図６に示すように、素子分離領域３において、素子分離膜７がＳＴＩ法により形成される。そして、半導体基板１においては、素子分離領域３によりＭＩＳＦＥＴ形成領域（活性領域）２Ａ、２Ｂおよび２Ｃが規定（画定）される。そして、そのＭＩＳＦＥＴ形成領域２Ａ、２Ｂおよび２Ｃに、以降の工程で種々の半導体素子（例えば後述するＭＩＳＦＥＴであるＱ１、Ｑ２およびＱ３など）が形成される。
【００７６】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、素子分離溝６ａを埋め込むように、素子分離膜（絶縁膜）７ａが形成される。
【００７７】
次に、図７に示すように、ウェル領域を形成する（図２のステップＳ１４）。このステップＳ１４では、半導体基板１の上面から所定の深さに亘ってウェル領域を形成する工程を例えば３回繰り返す。１回目は、例えばＭＩＳＦＥＴ形成領域２Ａにおいて、半導体基板１中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウェル領域ＰＷを形成する。２回目は、例えばＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体基板１中に、ｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウェル領域ＮＷを形成する。３回目は、例えば高耐圧ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体基板１中に、ｐ型不純物またはｎ型不純物を含有する高耐圧ウェル領域ＨＷを形成する。
【００７８】
ｐ型ウェル領域ＰＷは、ＭＩＳＦＥＴ形成領域２Ａにおいて、例えば、イオン注入法を用いて、半導体基板１中にｐ型不純物を導入することにより形成することができる。まず、半導体基板１の表面（主面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域２Ａに開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、ホウ素（Ｂ）をイオン打ち込みし、不純物の濃度（不純物濃度）が、５×１０１７〜５×１０１８／ｃｍ３のｐ型ウェル領域ＰＷを形成する。その後、フォトレジストパターンを除去する。
【００７９】
ｎ型ウェル領域ＮＷは、ＭＩＳＦＥＴ形成領域２Ｂにおいて、例えば、イオン注入法を用いて、半導体基板１中にｎ型不純物を導入することにより形成することができる。まず、半導体基板１の表面（主面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域２Ｂに開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、例えば、５×１０１２〜５×１０１３／ｃｍ２の濃度で、リン（Ｐ）またはヒ素（Ａｓ）をイオン打ち込みし、不純物の濃度（不純物濃度）が、５×１０１７〜５×１０１８／ｃｍ３のｎ型ウェル領域ＮＷを形成する。その後、フォトレジストパターンを除去する。
【００８０】
高耐圧ウェル領域ＨＷは、ＭＩＳＦＥＴ形成領域２Ｃにおいて、例えば、イオン注入法を用いて、半導体基板１中にｎ型不純物またはｐ型不純物を導入することにより形成することができる。まず、半導体基板１の表面（主面）全面上に、フォトレジスト層を塗布した後、このフォトレジスト層を露光、現像することで、ＭＩＳＦＥＴ形成領域２Ｃに開口部を有するように、フォトレジストパターン（図示せず）を形成する。そして、形成されたフォトレジストパターンをマスクとして用いて、ｎ型不純物またはｐ型不純物をイオン打ち込みし、高耐圧ウェル領域ＨＷを形成する。高耐圧ウェル領域ＨＷにおける不純物濃度をｐ型ウェル領域ＰＷまたはｎ型ウェル領域ＮＷにおける不純物濃度よりも小さくすることで、高耐圧のＭＩＳＦＥＴＱ３を形成することができる。
【００８１】
次に、図８に示すように、マスク膜を形成する（図２のステップＳ１５）。このステップＳ１５では、半導体基板１の表面（主面）全面上に、例えば熱酸化法または熱ＣＶＤ法により、例えば厚さ５０ｎｍ程度の酸化シリコン膜からなるマスク膜（絶縁膜）１０を形成する。このとき、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃの半導体基板１上に、マスク膜１０が形成される。
【００８２】
なお、例えば熱ＣＶＤ法により酸化シリコン膜からなるマスク膜１０を形成する場合には、素子分離領域３の素子分離膜７上にも、マスク膜１０が形成され、素子分離領域３ａの素子分離膜７ａ上にも、マスク膜１０が形成される。
【００８３】
次に、図９に示すように、マスク膜をパターニングする（図２のステップＳ１６）。このステップＳ１６では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂでマスク膜（絶縁膜）１０を除去し、ＭＩＳＦＥＴ形成領域２Ｃでマスク膜１０を残す。ＭＩＳＦＥＴ形成領域２Ａ、２Ｂでは、マスク膜１０を除去することで、半導体基板１の表面（主面）が露出し、ＭＩＳＦＥＴ形成領域２Ｃでは、半導体基板１の表面がマスク膜１０に覆われたままである。つまり、ＭＩＳＦＥＴＱ１、Ｑ２が形成されるＭＩＳＦＥＴ形成領域２Ａ、２Ｂで半導体基板１の表面が露出し、ＭＩＳＦＥＴＱ３が形成されるＭＩＳＦＥＴ形成領域２Ｃで半導体基板１の表面が覆われるように、マスク膜１０をパターニングする。
【００８４】
具体的には、まず、半導体基板１の表面（主面）全面上に、すなわちマスク膜１０上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターン（図示せず）を形成する。次に、形成したフォトレジストパターンをエッチングマスクとして用いてマスク膜１０をエッチングし、フォトレジストパターンから露出した部分のマスク膜１０を選択的に除去する。この際、フォトレジストパターンに覆われた部分のマスク膜１０は除去されずに残存する。このエッチングには、薬液（エッチング液）としてフッ酸（ＨＦ）などを用いたウェットエッチングを採用することができる。マスク膜１０が除去された領域では、半導体基板１の表面が露出する。次に、フォトレジストパターンを除去する。フォトレジストパターンの除去には、ウェット処理による除去を用い、例えばＳＰＭ（Sulfuric acid-Hydrogen Peroxide Mixture）液を用いたＳＰＭ洗浄を用いることができる。
【００８５】
なお、素子分離領域３ａでは、素子分離膜７ａ上のマスク膜１０が除去される。また、図９には、ＭＩＳＦＥＴ形成領域２Ｂの一部、および、素子分離領域３の一部で、マスク膜１０が残されている例を示す。
【００８６】
次に、図１０に示すように、金属酸化膜を形成する（図２のステップＳ１７）。このステップＳ１７では、半導体基板１の表面（主面）全面上に、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、酸化ハフニウム（ＨｆＯ２）膜からなる金属酸化膜４ｂを形成する。具体的には、例えばＴＥＭＡＨｆ（Ｈｆ［Ｎ（Ｃ２Ｈ５）ＣＨ３］４、テトラキスエチルメチルアミノハフニウム）ガスの供給および停止、ならびに、例えばオゾン（Ｏ３）ガスの供給および停止、からなる一連の工程（サイクル）を、交互に繰り返すことができる。これにより、例えば厚さ１０ｎｍ程度の酸化ハフニウム（ＨｆＯ２）膜からなる金属酸化膜４ｂを形成する（堆積させる）ことができる。
【００８７】
ＡＬＤ法によりＨｆＯ２膜からなる金属酸化膜４ｂを形成する（堆積させる）際には、好適には、ＨｆＯ２膜が結晶化する温度（結晶化温度）である５００℃程度よりも低い温度、例えば３３０℃程度の温度で形成することができる。これにより、アモルファス構造を有するＨｆＯ２膜からなる金属酸化膜４ｂを形成することができる。
【００８８】
なお、素子分離領域３のマスク膜１０上、および、素子分離領域３ａの素子分離膜７ａ上にも、金属酸化膜４ｂが形成される。
【００８９】
次に、図１１に示すように、熱処理を行う（図２のステップＳ１８）。このステップＳ１８では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ｂを結晶化させる。
【００９０】
好適には、ＨｆＯ２膜が結晶化する温度（結晶化温度）である５００℃程度よりも高い温度、例えば８５０℃程度の温度で、半導体基板１に対して熱処理（アニール処理）を行うことができる。また、ステップＳ１８のアニール処理については、例えば、コールドウォールタイプのチャンバを有するランプ加熱装置を用いることができ、アニール処理の際に半導体基板１の温度を下降する速度（降温速度）を７０℃／ｓｅｃ以上とすることができる。このようなアニール処理を行うことで、ＨｆＯ２膜からなり、アモルファス構造を有していた金属酸化膜４ｂのうち、半導体基板１の表面（主面）上に直接形成された部分のみが結晶化して単結晶膜からなる金属酸化膜４ａとなる。一方、金属酸化膜４ｂのうち、酸化シリコン膜からなるマスク膜１０上に形成された部分は、結晶化せず、例えばアモルファス相と多結晶相とを含む金属酸化膜４ｃとなる。つまり、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ｂは結晶化し、ＭＩＳＦＥＴ形成領域２Ｃの金属酸化膜４ｂは結晶化しない。
【００９１】
なお、素子分離領域３、３ａの金属酸化膜４ｂは、半導体基板１の表面（主面）上に直接形成されていないため、結晶化しない。
【００９２】
本実施の形態１では、金属酸化膜の材料として酸化ハフニウム（ＨｆＯ２）を用いた例について説明する。しかし、金属酸化膜の材料としては、ＨｆＯ２と同様の性質を有する金属酸化物を用いることができる。例えば、酸化ジルコニウム（ＺｒＯ２）、ＨｆＯ２とＺｒＯ２の混合物、または、ＨｆＯ２もしくはＺｒＯ２を主成分としてシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、希土類金属等のいずれかの酸化物を混合させたものを用いることができる。これらの材料を用いることにより、立方晶構造の結晶構造を有するＨｆＯ２の格子定数を調整することができ、ＨｆＯ２の格子定数をシリコン（Ｓｉ）の格子定数に容易に近づけることができる。したがって、後述する半導体膜を形成する際に、格子整合のしやすさ等の理由により、単結晶膜からなる金属酸化膜上に、単結晶膜からなる半導体膜をエピタキシャル成長により容易に形成することができる。
【００９３】
次に、図１２に示すように、結晶化しなかった金属酸化膜を除去する（図２のステップＳ１９）。このステップＳ１９では、例えばフッ化水素（ＨＦ）水溶液（フッ酸、フッ化水素酸）からなるエッチング液を、半導体基板１上にスプレー法により供給することにより、ステップＳ１８にて結晶化しなかった金属酸化膜４ｃを除去する。
【００９４】
金属酸化膜のうち、結晶化した部分（金属酸化膜４ａ）と結晶化しなかった部分（金属酸化膜４ｃ）とでは、ＨＦ水溶液（エッチング液）に対するエッチング速度が異なる。すなわち、金属酸化膜のうち、結晶化した部分（金属酸化膜４ａ）のエッチング速度は、結晶化しなかった部分（金属酸化膜４ｃ）のエッチング速度よりも小さい。したがって、ＨＦ水溶液に対するエッチング速度の差を利用することで、ＭＩＳＦＥＴ形成領域２Ｃで、ステップＳ１８にて結晶化しなかった金属酸化膜４ｃを除去し、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、ステップＳ１８にて結晶化した金属酸化膜４ａを残すことができる。
【００９５】
なお、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで残された金属酸化膜４ａは、ＢＯＸ層４となる。
【００９６】
また、半導体基板１上にＨＦ水溶液を供給する際のＨＦ水溶液の濃度または供給する時間を調整することで、ＭＩＳＦＥＴ形成領域２Ｃで、結晶化しなかった金属酸化膜４ｃを除去するとともに、マスク膜１０も除去することができる。このとき、ＭＩＳＦＥＴ形成領域２Ｃで、ステップＳ１８にて結晶化しなかった金属酸化膜４ｃおよびマスク膜１０を除去して半導体基板１の表面（主面）を露出させ、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、ステップＳ１８にて結晶化した金属酸化膜４ａを残すことができる。
【００９７】
以下、本実施の形態１では、ステップＳ１９において、結晶化しなかった金属酸化膜４ｃとともにマスク膜１０も除去する場合について説明する。しかし、半導体基板１上にＨＦ水溶液を供給する際のＨＦ水溶液の濃度または供給する時間を調整することで、ＭＩＳＦＥＴ形成領域２Ｃで、結晶化しなかった金属酸化膜４ｃを除去するものの、マスク膜１０を残すこともできる。このとき、半導体基板１は、後述する実施の形態２における図２５に示す構造を有する。すなわち、ＭＩＳＦＥＴ形成領域２Ｃで、ステップＳ１８にて結晶化しなかった金属酸化膜４ｃを除去してマスク膜１０を露出させ、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、ステップＳ１８にて結晶化した金属酸化膜４ａを残すこともできる。そして、後述する実施の形態２におけるステップＳ３９〜ステップＳ４７（後述する図２１および図２２参照）の工程を行って、後述する図２０に示す構造を有する半導体装置を製造することもできる。
【００９８】
また、本実施の形態１では、ステップＳ１９において、素子分離領域３、３ａでは、結晶化しなかった金属酸化膜４ｃを除去して、素子分離膜７、７ａを露出させることができる。したがって、素子分離領域３ａ上に金属酸化膜４ａからなるＢＯＸ層４が残らず、誘電率の上昇により素子（ＭＩＳＦＥＴ）間の電気的な距離が短くなることがないため、素子分離特性を向上させることができる。また、半導体膜５ａを形成した後、例えばアルカリ性のエッチャントを用いて半導体膜５ａの一部を除去する工程を行う必要がなく、金属酸化膜４ａにエッチャントが染み込むことによってＭＩＳＦＥＴの特性が劣化するおそれがない。
【００９９】
次に、図１３に示すように、半導体膜を形成する（図２のステップＳ２０）。このステップＳ２０では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂに残された金属酸化膜４ａ上、および、ＭＩＳＦＥＴ形成領域２Ｃに露出している半導体基板１の表面（主面）上に、選択エピタキシャル成長法により、例えばシリコン（Ｓｉ）膜からなる半導体膜５ａを形成する。
【０１００】
具体的には、例えばＬＰＣＶＤ（減圧ＣＶＤ）法を用い、例えばジクロールシラン（ＳｉＨ２Ｃｌ２）などのシリコン（Ｓｉ）を含むプリカーサ（前駆体、原料）と、例えば塩化水素（ＨＣｌ）ガスなどの塩素（Ｃｌ）を含むエッチングガスとを半導体基板１に交互に供給する。つまり、半導体膜５ａの原料を堆積させる工程と、半導体基板１上に堆積された半導体膜５ａの原料をエッチングする工程とを交互に繰り返して行う。
【０１０１】
本実施の形態１では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂにおいて、半導体基板１の表面（主面）上に、結晶化した単結晶膜からなる金属酸化膜４ａが形成されており、ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体基板１の表面（主面）が露出している。ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ａ上に堆積される半導体膜５ａは、金属酸化膜４ａの結晶構造に倣ってエピタキシャル成長する。また、ＭＩＳＦＥＴ形成領域２Ｃの半導体基板１上に堆積される半導体膜５ａは、半導体基板１の結晶構造に倣ってエピタキシャル成長する。一方、素子分離領域３、３ａの素子分離膜７、７ａ上には、半導体膜５ａは形成されない。そのため、半導体膜５ａを半導体基板１上に選択的にエピタキシャル成長させることができる。
【０１０２】
このとき、半導体基板１の温度（成長温度）、供給するガスの流量（ガス流量）を調整することにより、半導体膜５ａを選択的に成長させる領域と成長させない領域との間の選択性（選択比）、および、選択的に成長させる領域における半導体膜５ａの成長速度を制御することができる。好適には、ステップＳ２０における半導体基板１の温度（成長温度）を、例えば６００℃程度以下の温度とすることができる。
【０１０３】
このような選択的エピタキシャル成長法では、一般的には、成長温度が高くなるほど成長速度が高くなるが、エッチングガスの反応速度も高くなるため、金属酸化膜４ａがエッチングされやすくなり、金属酸化膜４ａがダメージ（損傷）を受けやすくなる。金属酸化膜４ａがダメージを受けると、ダメージを受けた金属酸化膜４ａをＢＯＸ層４として用いる半導体装置の性能が低下するおそれがある。
【０１０４】
一方、前述したように、ステップＳ２０における半導体基板１の温度（成長温度）を、例えば６００℃程度以下の温度とすることで、金属酸化膜４ａがダメージを受けることを防止または抑制することができる。そのため、金属酸化膜４ａをＢＯＸ層４として用いる半導体装置の性能が低下することを防止または抑制することができる。
【０１０５】
なお、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ａ上に形成された半導体膜５ａは、ＳＯＩ層５となる。
【０１０６】
次に、図１４に示すように、絶縁膜を形成する（図３のステップＳ２１）。このステップＳ２１では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂからなるコア領域（コア部）において、半導体膜５ａ上に、ＭＩＳＦＥＴＱ１、Ｑ２のゲート絶縁膜用の絶縁膜１１を形成する。また、このステップＳ２１では、ＭＩＳＦＥＴ形成領域２Ｃからなる周辺領域において、半導体膜５ａ上に、ＭＩＳＦＥＴＱ３のゲート絶縁膜用の絶縁膜１２を形成する。具体的には、例えば熱酸化法とプラズマ窒化法とを組み合わせた方法により、例えば酸窒化シリコン（ＳｉＯＮ）膜からなる絶縁膜を形成することができる。
【０１０７】
ＭＩＳＦＥＴ形成領域２Ａ、２Ｂからなるコア領域（コア部）において形成される絶縁膜１１の膜厚は、ＭＩＳＦＥＴＱ１、Ｑ２のゲート絶縁膜の膜厚として適した厚さであり、例えば１．８ｎｍ程度の厚さとすることができる。また、ＭＩＳＦＥＴ形成領域２Ｃからなる周辺領域において形成される絶縁膜１２の膜厚は、ＭＩＳＦＥＴＱ３のゲート絶縁膜の膜厚として適した厚さであり、例えば絶縁膜１１の膜厚よりも厚い３．５ｎｍ程度の厚さとすることができる。
【０１０８】
なお、本実施の形態１では、ゲート絶縁膜用の絶縁膜として、熱酸化法とプラズマ窒化法とを組み合わせた方法により、酸窒化シリコン（ＳｉＯＮ）膜からなる絶縁膜を形成する例について説明した。しかし、それ以外にも、酸窒化シリコン（ＳｉＯＮ）膜に代え、例えば熱酸化法により例えば酸化シリコン膜からなる絶縁膜を形成することもできる。あるいは、ゲート絶縁膜用の絶縁膜として、例えばＨｉｇｈ−ｋ膜（高誘電率膜）などの他の絶縁膜、または、酸化シリコン膜（もしくは酸窒化シリコン膜）とＨｉｇｈ−ｋ膜（高誘電率膜）との積層膜を形成することもできる。
【０１０９】
次に、図１５に示すように、導電膜を形成する（図３のステップＳ２２）。このステップＳ２２では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃを含め、半導体基板１の表面（主面）全面上に、ゲート電極用の導電膜１３を形成する。例えば、ＬＰＣＶＤ法により、例えば多結晶シリコン（Ｓｉ）膜（ドープトポリシリコン膜）からなるゲート電極用の導電膜１３を形成することができる。また、導電膜１３の膜厚を、例えば１００ｎｍ程度の厚さとすることができる。
【０１１０】
なお、本実施の形態１では、ゲート電極用の導電膜１３として、ＬＰＣＶＤ法により、多結晶シリコン（Ｓｉ）膜からなる導電膜を形成する例について説明した。しかし、それ以外にも、ＴｉＮ等の導電膜、または、ＴｉＮ膜等の導電膜からなる層と多結晶シリコン（Ｓｉ）膜からなる層とを積層したＭＩＰＳ（Metal Inserted Poly Silicon）構造を有する導電膜を形成することもできる。
【０１１１】
また、ステップＳ２２では、導電膜１３を形成した後、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃにおいて、リソグラフィ技術およびイオン注入法により、半導体膜５ａに、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物、または、ホウ素（Ｂ）などのｐ型の不純物を導入することができる。例えば、ＭＩＳＦＥＴ形成領域２Ａにおいて、半導体膜５ａにｐ型の不純物を導入し、ＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体膜５ａにｎ型の不純物を導入することができる。また、例えば、ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体膜５ａにｎ型（またはｐ型）の不純物を導入することができる。
【０１１２】
なお、前述したように、ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体膜５ａの不純物濃度を、高耐圧ウェル領域ＨＷの不純物濃度よりも低くすることができ、これにより、後述するように、高耐圧のＭＩＳＦＥＴＱ３におけるキャリア移動度を向上させることができる。
【０１１３】
次に、図１６に示すように、ゲート電極およびゲート絶縁膜を形成する（図３のステップＳ２３）。このステップＳ２３では、半導体基板１の表面（主面）全面上に、フォトレジスト層を塗布した後、露光、現像することで、フォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンをエッチングマスクとしたドライエッチング（プラズマドライエッチング）によりゲート電極用の導電膜１３およびゲート絶縁膜用の絶縁膜１１、１２をエッチングする。これにより、ｎ型ＭＩＳＦＥＴ形成領域２Ａおよびｐ型ＭＩＳＦＥＴ形成領域２Ｂで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１１からなるゲート絶縁膜ＧＩ１を形成する。また、高耐圧ＭＩＳＦＥＴ形成領域２Ｃで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１２からなるゲート絶縁膜ＧＩ２を形成する。その後、フォトレジストパターンは除去される。
【０１１４】
次に、ソース・ドレイン領域を形成する（図３のステップＳ２４）。
【０１１５】
まず、ゲート電極ＧＥの側壁上に、側壁絶縁膜として、例えば酸化シリコン膜もしくは窒化シリコン膜またはそれら絶縁膜の積層膜などからなるサイドウォールスペーサＳＷを形成する。サイドウォールスペーサＳＷは、例えば、半導体基板１の表面（主面）全面上に堆積した、酸化シリコン膜もしくは窒化シリコン膜またはそれらの積層膜を、ＲＩＥ（Reactive Ion Etching）法などにより異方性エッチングすることによって形成することができる。
【０１１６】
次に、ｎ型ＭＩＳＦＥＴ形成領域２Ａにおいて、半導体膜５ａのうちソース・ドレイン領域ＳＤとなる部分にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入し、導入した不純物の活性化のためのアニール処理を行う。また、ｐ型ＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体膜５ａのうちソース・ドレイン領域ＳＤとなる部分にホウ素（Ｂ）などのｐ型の不純物をイオン注入し、導入した不純物の活性化のためのアニール処理を行う。このようにして、図１７に示すように、ｎ型ＭＩＳＦＥＴ形成領域２Ａにおいて、半導体膜５ａに、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを挟んで配置された一対のソース・ドレイン領域ＳＤが形成され、ｎチャネル型のＭＩＳＦＥＴＱ１が形成される。また、図１７に示すように、ｐ型ＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体膜５ａに、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを挟んで配置された一対のソース・ドレイン領域ＳＤが形成され、ｐチャネル型のＭＩＳＦＥＴＱ２が形成される。
【０１１７】
また、高耐圧ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体膜５ａのうちソース・ドレイン領域ＳＤとなる部分に不純物をイオン注入し、導入した不純物の活性化のためのアニール処理を行う。このようにして、図１７に示すように、高耐圧ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体膜５ａに、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを挟んで配置された一対のソース・ドレイン領域ＳＤが形成され、高耐圧のＭＩＳＦＥＴＱ３が形成される。
【０１１８】
なお、サイドウォールスペーサＳＷを形成する際に、リソグラフィ技術およびイオン注入法を用いて、半導体膜５ａに不純物を導入してエクステンション領域を形成することができる。そして、サイドウォールスペーサＳＷを形成した後、ソース・ドレイン領域ＳＤに不純物を導入し、アニール処理を行うことで、ＬＤＤ（Lightly Doped Drain）構造のソース・ドレイン領域を形成することもできる。
【０１１９】
また、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面に、コバルトシリサイドまたはニッケルシリサイドなどからなる低抵抗の金属シリサイド層（図示せず）を形成することもできる。この金属シリサイド層は、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤを覆うように、例えばコバルト（Ｃｏ）膜またはニッケル（Ｎｉ）膜などの金属膜を堆積して熱処理することにより、形成することができ、その後、未反応の金属膜は除去される。
【０１２０】
次に、図１８に示すように、層間絶縁膜を形成する（図３のステップＳ２５）。このステップＳ２５では、半導体基板１の表面（主面）全面上に層間絶縁膜８を形成する。すなわち、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを覆うように、半導体基板１の表面（主面）全面上に層間絶縁膜８を形成する。層間絶縁膜８は、例えば、酸化シリコン膜の単体膜や、あるいは、窒化シリコン膜とそれよりも厚い酸化シリコン膜との積層膜などからなる。その後、層間絶縁膜８の表面（上面）をＣＭＰ法により研磨するなどして、層間絶縁膜８の上面を平坦化する。下地段差に起因して層間絶縁膜８の表面に凹凸形状が形成されていても、層間絶縁膜８の表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜を得ることができる。
【０１２１】
次に、プラグを形成する（図３のステップＳ２６）。
【０１２２】
このステップＳ２６では、まず、層間絶縁膜８上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、層間絶縁膜８をドライエッチングすることにより、層間絶縁膜８にコンタクトホールＣＮＴを形成する。コンタクトホールＣＮＴの底部では、半導体基板１の表面（主面）の一部、例えばソース・ドレイン領域ＳＤの表面の一部や、ゲート電極ＧＥの表面の一部などが露出する。
【０１２３】
次に、このステップＳ２６では、コンタクトホールＣＮＴ内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部を含む層間絶縁膜８上に、プラズマＣＶＤ法などによりバリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。次いで、タングステン膜などからなる主導体膜を、ＣＶＤ法などによって、バリア導体膜上にコンタクトホールＣＮＴを埋めるように形成する。そして、層間絶縁膜８上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、図１９に示すように、プラグＰＧを形成することができる。図１９では、図面の簡略化のために、プラグＰＧは、主導体膜とバリア導体膜を一体化して示してある。プラグＰＧは、その底部で、ゲート電極ＧＥまたはソース・ドレイン領域ＳＤの表面（この表面に金属シリサイド層を形成している場合はその金属シリサイド層）などと接して、電気的に接続される。
【０１２４】
次に、配線を形成する（図３のステップＳ２７）。
【０１２５】
まず、このステップＳ２７では、プラグＰＧが埋め込まれた層間絶縁膜８上に、絶縁膜９を形成する。絶縁膜９は、複数の絶縁膜の積層膜で形成することもできる。
【０１２６】
また、このステップＳ２７では、次に、シングルダマシン法により第１層目の配線である配線Ｍ１を形成する。具体的には、次のようにして配線Ｍ１を形成することができる。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチング（プラズマドライエッチング）によって絶縁膜９の所定の領域に配線溝を形成する。次いで、配線溝の底部および側壁上を含む絶縁膜９上にバリア導体膜（例えば窒化チタン膜、タンタル膜または窒化タンタル膜など）を形成する。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜を形成して、銅めっき膜により配線溝の内部を埋め込む。それから、配線溝以外の領域の主導体膜（銅めっき膜およびシード層）とバリア導体膜をＣＭＰ法により除去して、配線溝に埋め込まれ銅を主導電材料とする第１層目の配線Ｍ１を形成する。これにより、図１に示すように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。図１では、図面の簡略化のために、配線Ｍ１は、バリア導体膜、シード層および銅めっき膜を一体化して示してある。
【０１２７】
配線Ｍ１は、プラグＰＧを介してゲート電極ＧＥまたはソース・ドレイン領域ＳＤなどと電気的に接続されている。その後、デュアルダマシン法により２層目の配線を形成するが、ここでは図示およびその説明は省略する（以下の実施の形態においても同様）。
【０１２８】
＜ＢＯＸ層およびＳＯＩ層の膜厚について＞
次に、ＢＯＸ層４およびＳＯＩ層５（図１参照）の膜厚の好適な範囲について説明する。
【０１２９】
はじめに、金属酸化膜４ａ（図１参照）からなるＢＯＸ層４の膜厚を、１０ｎｍとすることで、バックゲートによるトランジスタ特性を効果的に制御できることについて説明する。
【０１３０】
金属酸化膜４ａの膜厚をｔｈｋとし、金属酸化膜４ａの比誘電率をεｈｋとしたとき、金属酸化膜４ａからなるＢＯＸ層４の膜厚は、下記式（１）により表されるＢＯＸ層４のＥＯＴ（Equivalent Oxide Thickness：等価酸化膜厚）を指標として、調整することができる。なお、εＳｉＯ２は、酸化シリコン（ＳｉＯ２）膜の比誘電率であり、３．９である。
【０１３１】
ＥＯＴ＝ｔｈｋ・εｈｋ／εＳｉＯ２                                （１）
従来のＳＯＩ基板におけるＢＯＸ層の厚さの下限値は、１０ｎｍ程度である。ここでＢＯＸ層の材料（材質）が酸化シリコン膜であるときは、ＢＯＸ層のＥＯＴは、１０ｎｍ程度である。
【０１３２】
一方、本実施の形態１における金属酸化膜４ａの材料（材質）は、例えば酸化ハフニウム（ＨｆＯ２）等の高誘電率材料である。金属酸化膜４ａとして、例えば、比誘電率εｈｋが２５であるＨｆＯ２膜を用い、その膜厚を従来と同じく１０ｎｍとすると、ＢＯＸ層４のＥＯＴは１．５６ｎｍとなる。つまり、コア領域（ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ）において、それぞれ半導体基板１に形成されたウェル領域ＰＷ、ＮＷ（図１参照）をバックゲートとして用いる場合、バックゲート絶縁膜となるＢＯＸ層４のＥＯＴを１．５ｎｍ程度とすることができる。そのため、バックゲートによりＳＯＩ層５の電位の制御を、極めて効率的に行うことができる。
【０１３３】
また、ＢＯＸ層４の膜厚が薄くなると、ウェル領域ＰＷ、ＮＷからなるバックゲートと、ＳＯＩ層５との間に電圧を印加した場合に、ＢＯＸ層４を貫通してリーク電流が流れるおそれがある。しかし、本実施の形態１の半導体装置では、ＢＯＸ層４の膜厚を薄くせずにＥＯＴを薄くすることができるので、ＢＯＸ層４を貫通して流れるリーク電流を、例えば１×１０−１２Ａ／ｃｍ２以下に低減することができる。これにより、ｎチャネル型のＭＩＳＦＥＴＱ１およびｐチャネル型のＭＩＳＦＥＴＱ２の特性を向上させることができる。
【０１３４】
次に、半導体膜５ａ（図１参照）からなるＳＯＩ層５の膜厚の好適な範囲について説明する。
【０１３５】
例えば、ＢＯＸ層４が金属酸化膜４ａとしての単結晶ＨｆＯ２膜からなり、ＳＯＩ層５が半導体膜５ａとしての単結晶Ｓｉ膜からなる場合を考える。このとき、ＨｆＯ２の格子定数と、Ｓｉの格子定数とは、互いに異なる。例えば、立方晶構造の結晶構造を有するＨｆＯ２の格子定数と、立方晶構造の結晶構造を有するＳｉの格子定数との差は、８％程度であり、両者を格子整合させた状態で接合させると、格子歪みが生ずる。そのため、単結晶ＨｆＯ２膜上に単結晶Ｓｉ膜（以下、単に「Ｓｉ膜」ともいう）をエピタキシャル成長させて結晶化させた場合、Ｓｉ膜の膜厚の増加に伴って、Ｓｉ膜中に欠陥が入りやすくなる。発明者らの検討によれば、Ｓｉ膜の膜厚が１０ｎｍ程度以下の場合、Ｓｉ膜中に存在する欠陥の密度（欠陥密度）は、通常のＬＳＩ（Large scale integrated circuit）の製造工程において許容できる範囲内にある。一方、Ｓｉ膜の膜厚が１０ｎｍ程度を超える場合、Ｓｉ膜の膜厚の増加に伴って、Ｓｉ膜中に存在する欠陥密度が、急激に増加する。
【０１３６】
したがって、Ｓｉ膜の膜厚は、好適には、１０ｎｍ程度以下である。これにより、Ｓｉ膜中に存在する欠陥の密度（欠陥密度）が、通常のＬＳＩの製造工程において許容できる範囲を超えないようにすることができる。
【０１３７】
＜ＳＯＩ構造の問題点について＞
前述したように、ＳＯＩ基板上のＭＩＳＦＥＴからなる半導体装置には、例えば貼り合わせ工程により製造されるＳＯＩ基板を用いるため、製造コストが高いこと、および、ＢＯＸ層およびＳＯＩ層の膜厚の均一性を向上させることが困難であること、などの問題がある。
【０１３８】
また、従来のＳＯＩ基板を用いる場合、ＳＯＩ基板の上層部にＳＯＩ層が既に形成された状態で、素子分離領域における素子分離膜、およびウェル領域を形成することになる。このため、素子分離膜またはウェル領域を形成する際に、ＳＯＩ層（チャネル領域）が汚染されるおそれがある。そのため、ＢＯＸ層とＳＯＩ層とからなるＳＯＩ構造を有する半導体装置ではＳＯＩ層（チャネル領域）の汚染が少ない、というＳＯＩ構造本来の利点が生かされない場合がある。
【０１３９】
一方、例えば貼り合わせ工程によるＳＯＩ基板に代え、バルク基板上に、ＢＯＸ層を介して単結晶の半導体膜からなるＳＯＩ層を形成し、このＳＯＩ層にＭＩＳＦＥＴを形成することにより、製造コストを低減することはできる。
【０１４０】
例えば上記特許文献１に記載された技術では、酸化膜をマスクとして、半導体基板上のＳＯＩ形成領域に第１半導体層および第２半導体層を選択的にエピタキシャル成長させる。そして、第２半導体層上に形成された犠牲酸化膜に開口部を形成して第１半導体層を除去した後、半導体基板と第２半導体層との間に熱酸化膜を形成する。
【０１４１】
しかし、上記特許文献１に記載された技術では、犠牲酸化膜に開口部を形成するための領域が必要であり、ＳＯＩ構造が形成される領域が狭くなってしまうという問題がある。また、上記特許文献１には、ＢＯＸ層として酸化ハフニウム（ＨｆＯ２）膜を用いることは、記載されていない。
【０１４２】
また、上記非特許文献１に記載された技術では、Ｓｉ基板上にＨｆＯ２膜を形成し、熱処理を行うことで、単結晶ＨｆＯ２膜を形成する。そして、この単結晶ＨｆＯ２膜上にアモルファスＳｉ膜を形成し、熱処理を行うことで、単結晶Ｓｉ膜を形成する。
【０１４３】
また、上記非特許文献１に記載された技術では、バルク基板に素子分離膜を形成した後、ＳＯＩ構造を形成する。このような製造工程によれば、素子分離膜を形成する際に、ウェル領域が汚染されることを防止または抑制することができる。
【０１４４】
しかし、上記非特許文献１に記載された技術では、素子分離領域における素子分離膜、およびウェル領域を形成した後にＳＯＩ構造を形成することについての提案はされているものの、具体的な製造方法が開示されていない。そのため、コア領域のＳＯＩ層に形成されたＭＩＳＦＥＴと、周辺領域の半導体基板に形成されたＭＩＳＦＥＴとを有する半導体装置を製造する場合に、半導体基板の所望の領域（コア領域）のみに容易にＳＯＩ構造を形成することができない。
【０１４５】
さらに、上記非特許文献１に記載された技術では、半導体装置が、素子分離領域上にＨｆＯ２膜からなるＢＯＸ層が残る構造を有しており、誘電率の上昇により素子間の電気的な距離が短くなってしまうため、素子分離が十分にされないおそれがある。
【０１４６】
また、素子分離領域にＢＯＸ層が残る構造となっているので、ＢＯＸ層上にＳＯＩ層を形成する際に、異なるＭＩＳＦＥＴ形成領域におけるＳＯＩ層が繋がって形成されるおそれがあり、ＳＯＩ層を形成した後、ＳＯＩ層の一部を除去する工程を追加する必要がある。この場合、工程全体が複雑になるか、または、ＳＯＩ層がエッチャントによるダメージ（損傷）を受けて加工寸法精度が低下するおそれがあり、半導体装置の性能を向上させることができない。さらに、例えばアルカリ性のエッチャント（エッチング液）を用いてＳＯＩ層のウェットエッチングを行う場合、ＢＯＸ層にエッチャントが染み込むことによってＭＩＳＦＥＴの特性が劣化するおそれがあり、半導体装置の性能を向上させることができない。
【０１４７】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１では、周辺領域（ＭＩＳＦＥＴ形成領域２Ｃ）において、半導体基板１の表面（主面）がマスク膜１０で覆われた状態で、半導体基板１の表面（主面）上に、金属酸化膜４ｂを形成する。次いで、半導体基板１を熱処理することで、コア領域（ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ）において金属酸化膜４ｂを選択的に結晶化させる。次いで、周辺領域において結晶化しなかった金属酸化膜４ｃを除去した後、コア領域に残された金属酸化膜４ａ上に、単結晶の半導体膜５ａを形成する。
【０１４８】
本実施の形態１の半導体装置によれば、例えば貼り合わせ工程により製造されるＳＯＩ基板を用いる必要がないため、製造コストを低減することができ、ＢＯＸ層およびＳＯＩ層の膜厚の均一性を容易に向上させることができる。また、コア領域のＳＯＩ層に形成されたＭＩＳＦＥＴと、周辺領域の半導体基板に形成されたＭＩＳＦＥＴとを有する半導体装置を製造する場合に、半導体基板の所望の領域（コア領域）のみに容易にＳＯＩ構造を形成することができる。
【０１４９】
また、本実施の形態１によれば、半導体基板１の表面（主面）上にＳＯＩ層５が形成されていない状態で、素子分離領域３における素子分離膜７、およびウェル領域ＰＷ、ＮＷ、ＨＷを形成することができる。このため、素子分離膜またはウェル領域を形成する際に、ＳＯＩ層（チャネル層）が汚染されることを防止または抑制することができる。したがって、ＢＯＸ層とＳＯＩ層とからなるＳＯＩ構造を有する半導体装置ではＳＯＩ層（チャネル層）の汚染が少ない、というＳＯＩ構造本来の利点を活かすことができる。
【０１５０】
また、本実施の形態１によれば、犠牲酸化膜に開口部を形成するための領域が必要ではないため、上記特許文献１に記載された半導体装置に比べ、ＳＯＩ構造が形成される領域を広くすることができる。
【０１５１】
また、本実施の形態１によれば、周辺領域（ＭＩＳＦＥＴ形成領域２Ｃ）において結晶化しなかった金属酸化膜４ｃおよびマスク膜１０を除去する際に、素子分離領域３ａにおいて結晶化しなかった金属酸化膜４ｃを除去する。したがって、素子分離領域に金属酸化膜（ＢＯＸ層）が残らず、誘電率の上昇により素子（ＭＩＳＦＥＴ）間の電気的な距離が短くなることがないため、素子分離特性を向上させることができる。
【０１５２】
また、素子分離領域３ａにＢＯＸ層４が残らないので、ＢＯＸ層４上にＳＯＩ層５を形成する際に、異なるＭＩＳＦＥＴ形成領域におけるＳＯＩ層５が繋がって形成されるおそれがなく、ＳＯＩ層５を形成した後、ＳＯＩ層５の一部を除去する工程を追加する必要がない。したがって、工程全体が複雑になるおそれがなく、ＳＯＩ層がエッチャントによるダメージ（損傷）を受けて加工寸法精度が低下するおそれがなく、半導体装置の性能を向上させることができる。さらに、例えばアルカリ性のエッチャント（エッチング液）を用いてＳＯＩ層のウェットエッチングを行う必要がないので、ＢＯＸ層にエッチャントが染み込むことによってＭＩＳＦＥＴの特性が劣化するおそれがなく、半導体装置の性能を向上させることができる。
【０１５３】
さらに、本実施の形態１では、好適には、周辺領域において結晶化しなかった金属酸化膜４ｃを除去する際に、周辺領域においてマスク膜１０を除去する。また、本実施の形態１では、好適には、コア領域に残された金属酸化膜４ａ上に、単結晶の半導体膜５ａを形成する際に、周辺領域で露出している半導体基板１の表面（主面）上に、単結晶の半導体膜５ａを形成する。そのため、本実施の形態１では、周辺領域（ＭＩＳＦＥＴ形成領域２Ｃ）、すなわちＳＯＩ構造ではなく通常の構造（バルク構造）を有するＭＩＳＦＥＴが形成される領域においても、半導体基板１の表面（主面）上に、半導体膜５ａがエピタキシャル成長している。
【０１５４】
このような構造にすることで、相対的に高い不純物濃度を有する高耐圧ウェル領域ＨＷの表面（上層部）に、高耐圧ウェル領域ＨＷの不純物濃度よりも低い不純物濃度を有するチャネル領域（半導体領域）を形成することができる。そのため、周辺領域のＭＩＳＦＥＴ（高耐圧のＭＩＳＦＥＴＱ３）におけるキャリア移動度を向上させることができ、ＤＩＢＬ（Drain induced barrier lowering）特性を向上させることができる。また、高耐圧ウェル領域ＨＷの表面近傍の酸素濃度を低下させることができるため、酸素の析出により周辺領域のＭＩＳＦＥＴ（ＭＩＳＦＥＴＱ３）の性能が低下することを防止または抑制することができる。
【０１５５】
また、本実施の形態１の半導体装置では、周辺領域（ＭＩＳＦＥＴ形成領域２Ｃ）およびコンタクト形成部１４（図１参照）においても、半導体基板１上に半導体膜５ａがエピタキシャル成長により形成されている。そのため、ＳＯＩ構造を有するＭＩＳＦＥＴが形成されたコア領域（ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ）と、バルク構造を有するＭＩＳＦＥＴが形成された周辺領域（ＭＩＳＦＥＴ形成領域２Ｃ）との間の段差が軽減されるので、微細加工を行う上で有利である。
【０１５６】
（実施の形態２）
実施の形態１では、コア領域に金属酸化膜を形成する際に、周辺領域にも金属酸化膜を形成し、その後、周辺領域で、金属酸化膜を選択的に除去した。それに対して、実施の形態２では、コア領域に金属酸化膜を形成する際に、周辺領域には金属酸化膜を形成しない。
【０１５７】
＜半導体装置＞
本実施の形態２の半導体装置を、図面を参照して説明する。図２０は、実施の形態２の半導体装置の要部断面図である。
【０１５８】
本実施の形態２の半導体装置のうち、高耐圧型のＭＩＳＦＥＴＱ３以外の各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
【０１５９】
図２０に示すように、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様に、半導体基板１の第１主面側のＭＩＳＦＥＴ形成領域２Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１を有する。また、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様に、半導体基板１の第１主面側のＭＩＳＦＥＴ形成領域２Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２を有する。さらに、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様に、半導体基板１の第１主面側のＭＩＳＦＥＴ形成領域２Ｃに形成されたＭＩＳＦＥＴＱ３を有する。実施の形態１と同様に、ＭＩＳＦＥＴＱ３は、例えばＭＩＳＦＥＴＱ１、Ｑ２よりも高耐圧のＭＩＳＦＥＴとすることができる。
【０１６０】
高耐圧のＭＩＳＦＥＴＱ３は、ゲート絶縁膜ＧＩ２と、ゲート絶縁膜ＧＩ２上に形成されたゲート電極ＧＥを有する。本実施の形態２では、高耐圧ウェル領域ＨＷ上には、例えばシリコン（Ｓｉ）膜からなる半導体膜５ａが形成されておらず、ゲート絶縁膜ＧＩ２は、高耐圧ウェル領域ＨＷ上に、直接形成されている。したがって、高耐圧のＭＩＳＦＥＴＱ３のゲート電極ＧＥは、高耐圧ＭＩＳＦＥＴ形成領域２Ｃにおいて、高耐圧ウェル領域ＨＷ上に、ゲート絶縁膜ＧＩ２を介して形成されている。ゲート絶縁膜ＧＩ２として、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート絶縁膜ＧＩ１と同様の材料を用いることができる。また、ゲート電極ＧＥとして、ｎチャネル型のＭＩＳＦＥＴＱ１のゲート電極ＧＥと同様の材料を用いることができる。そして、ゲート電極ＧＥの側壁上には、側壁絶縁膜としてサイドウォールスペーサＳＷが形成されている。
【０１６１】
高耐圧ＭＩＳＦＥＴ形成領域２Ｃであって、サイドウォールスペーサＳＷが形成されたゲート電極ＧＥを挟んで両側の部分には、半導体基板１（高耐圧ウェル領域ＨＷ）に不純物を拡散させることでソース・ドレイン領域ＳＤが形成されている。
【０１６２】
なお、高耐圧ＭＩＳＦＥＴ形成領域２Ｃでも、ｎ型ＭＩＳＦＥＴ形成領域２Ａと同様に、ＬＤＤ構造のソース・ドレイン領域とすることができる。さらに、高耐圧ＭＩＳＦＥＴ形成領域２Ｃでも、ソース・ドレイン領域ＳＤ上、および、ゲート電極ＧＥ上に、サリサイド技術を用いて、金属シリサイド層を形成することができる。
【０１６３】
＜半導体装置の製造工程＞
本実施の形態２の半導体装置の製造工程を、図面を参照して説明する。図２１および図２２は、実施の形態２の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図２３は、インキュベーションタイムを説明するための図であり、膜厚の時間依存性を模式的に示す図である。図２４〜図３１は、実施の形態２の半導体装置の製造工程中の要部断面図である。
【０１６４】
まず、図２１のステップＳ３１〜ステップＳ３６の各工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで半導体基板１の表面が露出し、ＭＩＳＦＥＴ形成領域２Ｃで半導体基板１の表面が覆われるように、マスク膜１０をパターニングする。なお、ステップＳ３１〜ステップＳ３６の各工程については、実施の形態１の半導体装置の製造工程におけるステップＳ１１〜ステップＳ１６の各工程（図２参照）と同一であり、その説明を省略する。また、ステップＳ３６までの工程が行われた半導体基板１は、図９に示す構造と同様の構造を有する。
【０１６５】
次に、金属酸化膜を形成する（図２１のステップＳ３７）。このステップＳ３７では、半導体基板１の表面（主面）上に、例えばＡＬＤ法により、酸化ハフニウム（ＨｆＯ２）膜からなる金属酸化膜４ｂを形成する。具体的には、実施の形態１のステップＳ１７（図２参照）と同様に、例えばＴＥＭＡＨｆガスの供給および停止、ならびに、例えばオゾン（Ｏ３）ガスの供給および停止、からなる一連の工程（サイクル）を、交互に繰り返すことができる。これにより、例えば厚さ１０ｎｍ程度の酸化ハフニウム（ＨｆＯ２）膜からなる金属酸化膜４ｂを形成する（堆積させる）ことができる。
【０１６６】
本実施の形態２では、ＡＬＤ法により金属酸化膜４ｂを形成する際に、半導体基板１の表面（主面）のうち、マスク膜１０に覆われている部分と、露出している部分との間で、インキュベーションタイムに差が生じることを利用し、半導体基板１の表面（主面）上のみに選択的に金属酸化膜４ｂを形成する。
【０１６７】
なお、インキュベーションタイムとは、金属酸化膜を形成する工程を開始した後、実際に金属酸化膜の形成が開始されるまでの遅延時間を意味する。
【０１６８】
図２３に示すように、シリコン（Ｓｉ）からなる半導体基板１上（Ｓｉ上）では、インキュベーションタイムは発生しない。一方、酸化シリコン（ＳｉＯ２）膜からなるマスク膜１０上（ＳｉＯ２上）では、インキュベーションタイムＩＮＣが発生する。したがって、シリコンからなる半導体基板１上と、酸化シリコン膜からなるマスク膜１０上とでは、インキュベーションタイムＩＮＣに差が生じる。発明者らの検討の結果、このインキュベーションタイムＩＮＣの差は、上記ＡＬＤ法におけるサイクルに換算して２サイクルに相当する時間であった。そのため、ステップＳ３７では、ＡＬＤ法による２サイクル分の工程により金属酸化膜４ｂの原料を堆積する工程、および、堆積された金属酸化膜４ｂの原料を、希釈されたＨＦ水溶液を用いてエッチングする工程を、交互に繰り返すことができる。これにより、ＭＩＳＦＥＴ形成領域２Ｃのマスク膜１０上には金属酸化膜４ｂが形成されることなく、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの半導体基板１上のみに金属酸化膜４ｂを選択的に形成することができる。
【０１６９】
このように、上記一連の工程を繰り返すことで、図２４に示すように、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂにおいて、半導体基板１の表面（主面）上のみに、例えば厚さ１０ｎｍ程度のＨｆＯ２膜からなる金属酸化膜４ｂを形成することができる。
【０１７０】
すなわち、このステップＳ３７では、金属酸化膜４ｂの原料を堆積させる工程（堆積工程）と、堆積された金属酸化膜４ｂの原料をエッチングする工程（エッチング工程）とを交互に繰り返して行う。また、堆積工程を行う時間は、好適には、堆積工程を開始した後、ＭＩＳＦＥＴ形成領域２Ｃのマスク膜１０上において、金属酸化膜４ｂの形成が開始されるまでの遅延時間（インキュベーションタイムＩＮＣ）よりも短い。これにより、ＭＩＳＦＥＴ形成領域２Ｃのマスク膜１０上には金属酸化膜４ｂを形成せず、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの半導体基板１上には金属酸化膜４ｂを形成することができる。
【０１７１】
実施の形態１と同様に、好適には、ＨｆＯ２膜が結晶化する温度（結晶化温度）である５００℃程度よりも低い温度、例えば３３０℃程度の温度で、金属酸化膜４ｂを形成することができる。これにより、アモルファス構造を有するＨｆＯ２膜からなる金属酸化膜４ｂを形成することができる。
【０１７２】
ステップＳ３７において、素子分離領域３ａの素子分離膜７ａ上には、金属酸化膜４ｂが形成されない。したがって、素子分離領域３ａに金属酸化膜４ａからなるＢＯＸ層４（図２５参照）が残らず、誘電率の上昇により素子間の電気的な距離が短くなることがないため、素子分離特性を向上させることができる。また、半導体膜５ａを形成した後、例えばアルカリ性のエッチャントを用いて半導体膜５ａの一部を除去する工程を行う必要がなく、金属酸化膜４ａにエッチャントが染み込むことによってＭＩＳＦＥＴの特性が劣化するおそれがない。
【０１７３】
次に、図２５に示すように、熱処理を行う（図２１のステップＳ３８）。このステップＳ３８では、実施の形態１のステップＳ１８（図２参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ｂを結晶化させる。
【０１７４】
本実施の形態２では、実施の形態１と異なり、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂにおいて、半導体基板１の表面（主面）上のみに、例えばＨｆＯ２膜からなる金属酸化膜４ｂが形成されている。そのため、半導体基板１の表面（主面）上のみに形成された金属酸化膜４ｂの全てが結晶化して、単結晶膜からなる金属酸化膜４ａが形成される。ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで形成された金属酸化膜４ａは、ＢＯＸ層４となる。
【０１７５】
以下、本実施の形態２では、ステップＳ３８の後、マスク膜１０を除去する前に、半導体膜５ａを形成する場合について説明する。しかし、ステップＳ３８の後、半導体膜５ａを形成する前に、マスク膜１０を除去することもできる。半導体膜５ａを形成する前に、マスク膜１０を除去したとき、半導体基板１は、前述した実施の形態１における図１２に示す構造を有する。そして、前述した実施の形態１におけるステップＳ２０〜ステップＳ２７（図２および図３参照）の工程を行って、図１に示した構造を有する半導体装置を製造することもできる。
【０１７６】
次に、図２６に示すように、半導体膜を形成する（図２１のステップＳ３９）。このステップＳ３９では、実施の形態１のステップＳ２０（図２参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ａ上に、選択エピタキシャル成長法により、例えばシリコン（Ｓｉ）膜からなる半導体膜５ａを形成する。
【０１７７】
本実施の形態２では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂにおいて、半導体基板１の表面（主面）上に、結晶化した単結晶膜からなる金属酸化膜４ａが形成されており、ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体基板１の表面（主面）がマスク膜１０に覆われている。ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ａ上に堆積される半導体膜５ａは、金属酸化膜４ａの結晶構造に倣ってエピタキシャル成長する。一方、ＭＩＳＦＥＴ形成領域２Ｃのマスク膜１０上、および、素子分離領域３ａの素子分離膜７ａ上には、半導体膜５ａは形成されない。そのため、半導体膜５ａを半導体基板１上に選択的にエピタキシャル成長させることができる。
【０１７８】
なお、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ａ上に形成された半導体膜５ａは、ＳＯＩ層５となる。
【０１７９】
次に、図２７に示すように、マスク膜を除去する（図２１のステップＳ４０）。このステップＳ４０では、例えばＨＦ水溶液からなるエッチング液を、半導体基板１上にスプレー法により供給することにより、ＭＩＳＦＥＴ形成領域２Ｃに残されているマスク膜１０を除去する。マスク膜１０が除去された領域（ＭＩＳＦＥＴ形成領域２Ｃ）では、半導体基板１の表面（主面）が露出する。
【０１８０】
なお、素子分離領域３の一部では、素子分離膜７上のマスク膜１０が除去されて素子分離膜７が露出する。
【０１８１】
次に、図２８に示すように、絶縁膜を形成する（図２２のステップＳ４１）。このステップＳ４１では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂからなるコア領域（コア部）において、半導体膜５ａ上に、ＭＩＳＦＥＴＱ１、Ｑ２のゲート絶縁膜用の絶縁膜１１を形成する。また、このステップＳ４１では、ＭＩＳＦＥＴ形成領域２Ｃからなる周辺領域において、半導体基板１上に、ＭＩＳＦＥＴＱ３のゲート絶縁膜用の絶縁膜１２を形成する。具体的には、実施の形態１のステップＳ２１（図３参照）と同様の工程を行うことができる。
【０１８２】
次に、図２９に示すように、導電膜を形成する（図２２のステップＳ４２）。このステップＳ４２では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃを含め、半導体基板１の表面（主面）全面上に、ゲート電極用の導電膜１３を形成する。具体的には、実施の形態１のステップＳ２２（図３参照）と同様の工程を行うことができる。
【０１８３】
また、ステップＳ４２では、導電膜１３を形成した後、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃにおいて、リソグラフィ技術およびイオン注入法により、半導体膜５ａに、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物、または、ホウ素（Ｂ）などのｐ型の不純物を導入することができる。例えば、ＭＩＳＦＥＴ形成領域２Ａにおいて、半導体膜５ａにｐ型の不純物を導入し、ＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体膜５ａにｎ型の不純物を導入することができる。また、例えば、ＭＩＳＦＥＴ形成領域２Ｃにおいて、高耐圧ウェル領域ＨＷに、ｎ型（またはｐ型）の不純物を導入することができる。
【０１８４】
次に、図３０に示すように、ゲート電極およびゲート絶縁膜を形成する（図２２のステップＳ４３）。このステップＳ４３では、実施の形態１のステップＳ２３（図３参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１１からなるゲート絶縁膜ＧＩ１を形成する。また、ＭＩＳＦＥＴ形成領域２Ｃで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１２からなるゲート絶縁膜ＧＩ２を形成する。
【０１８５】
次に、図３１に示すように、ソース・ドレイン領域を形成する（図２２のステップＳ４４）。このステップＳ４４では、実施の形態１のステップＳ２４（図３参照）と同様の工程を行って、サイドウォールスペーサＳＷを形成した後、ＭＩＳＦＥＴ形成領域２Ａにおいて、ＭＩＳＦＥＴＱ１を形成し、ＭＩＳＦＥＴ形成領域２Ｂにおいて、ＭＩＳＦＥＴＱ２を形成する。一方、ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体基板１（高耐圧ウェル領域ＨＷ）のうちソース・ドレイン領域ＳＤとなる部分に不純物をイオン注入し、導入した不純物の活性化のためのアニール処理を行う。このようにして、図３１に示すように、ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体基板１（高耐圧ウェル領域ＨＷ）に、ゲート電極ＧＥおよびサイドウォールスペーサＳＷを挟んで配置された一対のソース・ドレイン領域ＳＤが形成され、ＭＩＳＦＥＴＱ３が形成される。
【０１８６】
なお、実施の形態１と同様に、ＬＤＤ構造のソース・ドレイン領域を形成することもできる。また、実施の形態１と同様に、ゲート電極ＧＥおよびソース・ドレイン領域ＳＤの表面に、低抵抗の金属シリサイド層を形成することもできる。
【０１８７】
その後、実施の形態１のステップＳ２５〜ステップＳ２７（図３参照）と同様の工程として、図２２のステップＳ４５〜ステップＳ４７の工程を行うことで、図２０に示すように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。
【０１８８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態２では、周辺領域（ＭＩＳＦＥＴ形成領域２Ｃ）において、半導体基板１の表面（主面）がマスク膜１０で覆われた状態で、半導体基板１の表面（主面）上のみに、金属酸化膜４ｂを選択的に形成する。次いで、半導体基板１を熱処理することで、コア領域（ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ）において金属酸化膜４ｂを結晶化させる。次いで、コア領域の金属酸化膜４ａ上に、単結晶の半導体膜５ａを形成する。
【０１８９】
本実施の形態２の半導体装置によれば、実施の形態１の半導体装置と同様に、例えば貼り合わせ工程により製造されるＳＯＩ基板を用いる必要がないため、製造コストを低減することができ、ＢＯＸ層およびＳＯＩ層の膜厚の均一性を容易に向上させることができる。また、コア領域のＳＯＩ層に形成されたＭＩＳＦＥＴと、周辺領域の半導体基板に形成されたＭＩＳＦＥＴとを有する半導体装置を製造する場合に、半導体基板の所望の領域（コア領域）のみに容易にＳＯＩ構造を形成することができる。
【０１９０】
また、本実施の形態２によれば、実施の形態１と同様に、半導体基板１の表面（主面）上にＳＯＩ層５が形成されていない状態で、素子分離領域３における素子分離膜７、およびウェル領域ＰＷ、ＮＷ、ＨＷを形成する。したがって、ＳＯＩ層（チャネル層）の汚染が少ない、というＳＯＩ構造本来の利点を活かすことができる。
【０１９１】
また、本実施の形態２によれば、実施の形態１と同様に、犠牲酸化膜に開口部を形成するための領域が必要ではないため、上記特許文献１に記載された半導体装置に比べ、ＳＯＩ構造が形成される領域を広くすることができる。
【０１９２】
さらに、本実施の形態２によれば、コア領域（ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ）において金属酸化膜４ｂを形成する際に、素子分離領域３ａにおいて金属酸化膜４ｂが形成されない。したがって、素子分離領域に金属酸化膜（ＢＯＸ層）が形成されず、誘電率の上昇により素子（ＭＩＳＦＥＴ）間の電気的な距離が短くなることがないため、実施の形態１と同様に、素子分離特性を向上させることができる。
【０１９３】
また、実施の形態１と同様に、異なるＭＩＳＦＥＴ形成領域におけるＳＯＩ層５が繋がって形成されるおそれがない。そのため、工程全体が複雑になるおそれがなく、ＳＯＩ層がエッチャントによるダメージ（損傷）を受けて加工寸法精度が低下するおそれがなく、半導体装置の性能を向上させることができる。さらに、実施の形態１と同様に、例えばアルカリ性のエッチャント（エッチング液）を用いてウェットエッチングを行う必要もなく、ＭＩＳＦＥＴの特性が劣化するおそれがなく、半導体装置の性能を向上させることができる。
【０１９４】
（実施の形態３）
実施の形態１では、素子分離膜を形成した後に、ＢＯＸ層となる金属酸化膜およびＳＯＩ層となる半導体膜を形成した。それに対して、実施の形態３では、ＢＯＸ層となる金属酸化膜およびＳＯＩ層となる半導体膜を形成した後に、素子分離膜を形成する。
【０１９５】
＜半導体装置＞
本実施の形態３の半導体装置を、図面を参照して説明する。図３２は、実施の形態３の半導体装置の要部断面図である。
【０１９６】
本実施の形態３の半導体装置のうち、素子分離領域３、３ａ以外の領域における各部分については、実施の形態１の半導体装置における各部分と同一であり、その説明を省略する。
【０１９７】
素子分離領域３は、実施の形態１と同様に、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域２Ｃを区画する領域である。素子分離領域３では、半導体基板１の表面（主面）に、半導体膜５ａを貫通し、底面が半導体基板１の厚みの途中に位置するように、素子分離溝（溝部）６が形成されており、形成された素子分離溝６に、素子分離膜（絶縁膜）７が埋め込まれている。素子分離膜７は、ｎ型ＭＩＳＦＥＴ形成領域２Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１、および、ｐ型ＭＩＳＦＥＴ形成領域２Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２を分離する。素子分離膜７は、好適には酸化シリコン膜からなる。素子分離領域３における素子分離膜７は、実施の形態１と同様に、ＳＴＩ法により形成することができる。
【０１９８】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、半導体基板１の表面（主面）に、半導体膜５ａおよび金属酸化膜４ａを貫通し、底面が半導体基板１の厚みの途中に位置するように、素子分離溝（溝部）６ａが形成されている。また、形成された素子分離溝６ａには、素子分離膜（絶縁膜）７ａが埋め込まれている。
【０１９９】
本実施の形態３では、金属酸化膜４ａおよび半導体膜５ａを形成した後に、素子分離膜７を形成する。そのため、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、素子分離膜７ａの上面の高さ位置が、ＳＯＩ層５の上面の高さ位置と略等しい。あるいは、素子分離領域３ａでは、素子分離膜７ａの上面の高さ位置が、例えば半導体基板１の上面（表面、主面）の高さ位置よりもＳＯＩ層５の上面の高さ位置に近いなど、ＳＯＩ層５の上面の高さ位置に応じた位置となる。
【０２００】
＜半導体装置の製造工程＞
本実施の形態３の半導体装置の製造工程を、図面を参照して説明する。図３３および図３４は、実施の形態３の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図３５〜図４６は、実施の形態３の半導体装置の製造工程中の要部断面図である。
【０２０１】
まず、実施の形態１のステップＳ１１（図２参照）と同様の工程を行って、半導体基板１を準備（用意）する（図３３のステップＳ５１）。
【０２０２】
次に、図３５に示すように、ウェル領域を形成する（図３３のステップＳ５２）。このステップＳ５２では、実施の形態１のステップＳ１４（図２参照）と同様の工程を行って、ウェル領域を形成する工程を例えば３回繰り返す。１回目は、例えばＭＩＳＦＥＴ形成領域２Ａにおいて、半導体基板１中に、ｐ型不純物（例えば、ホウ素など）を含有するｐ型ウェル領域ＰＷを形成する。２回目は、例えばＭＩＳＦＥＴ形成領域２Ｂにおいて、半導体基板１中に、ｎ型不純物(例えば、リンやヒ素など）を含有するｎ型ウェル領域ＮＷを形成する。３回目は、例えば高耐圧ＭＩＳＦＥＴ形成領域２Ｃにおいて、半導体基板１中に、ｐ型不純物またはｎ型不純物を含有する高耐圧ウェル領域ＨＷを形成する。
【０２０３】
次に、図３６に示すように、マスク膜を形成する（図３３のステップＳ５３）。このステップＳ５３では、実施の形態１のステップＳ１５（図２参照）と同様の工程を行って、半導体基板１の表面（主面）全面上に、例えば熱酸化法または熱ＣＶＤ法により、例えば厚さ５０ｎｍ程度の酸化シリコン膜からなるマスク膜（絶縁膜）１０を形成する。このとき、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃの半導体基板１上に、マスク膜１０が形成される。
【０２０４】
なお、素子分離領域３、３ａでは、素子分離膜７、７ａ（後述する図４３参照）が形成されていないので、素子分離領域３の半導体基板１上にも、マスク膜１０が形成され、素子分離領域３ａの半導体基板１上にも、マスク膜１０が形成される。
【０２０５】
次に、図３７に示すように、マスク膜をパターニングする（図３３のステップＳ５４）。このステップＳ５４では、実施の形態１のステップＳ１６（図２参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂでマスク膜（絶縁膜）１０を除去して半導体基板１を露出させ、ＭＩＳＦＥＴ形成領域２Ｃでマスク膜１０を残す。
【０２０６】
なお、素子分離領域３ａでは、マスク膜１０が除去されて半導体基板１が露出する。また、図３７には、ＭＩＳＦＥＴ形成領域２Ｂの一部、および、素子分離領域３の一部で、マスク膜１０が残されている例を示す。
【０２０７】
次に、図３８に示すように、金属酸化膜を形成する（図３３のステップＳ５５）。このステップＳ５５では、実施の形態１のステップＳ１７（図２参照）と同様の工程を行って、半導体基板１の表面（主面）全面上に、例えばＡＬＤ法により、酸化ハフニウム（ＨｆＯ２）膜からなる金属酸化膜４ｂを形成する。
【０２０８】
なお、素子分離領域３のマスク膜１０上、および、素子分離領域３ａの半導体基板１上には、金属酸化膜４ｂが形成される。
【０２０９】
次に、図３９に示すように、熱処理を行う（図３３のステップＳ５６）。このステップＳ５６では、実施の形態１のステップＳ１８（図２参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ｂを結晶化させる。このとき、ＭＩＳＦＥＴ形成領域２Ｃの金属酸化膜４ｂは結晶化しない。
【０２１０】
なお、素子分離領域３の金属酸化膜４ｂは、半導体基板１の表面（主面）上に直接形成されていないため、結晶化しないが、素子分離領域３ａの金属酸化膜４ｂは、半導体基板１の表面（主面）上に直接形成されているため、結晶化する。
【０２１１】
次に、図４０に示すように、結晶化しなかった金属酸化膜を除去する（図３３のステップＳ５７）。このステップＳ５７では、実施の形態１のステップＳ１９（図２参照）と同様の工程を行って、例えばＨＦ水溶液からなるエッチング液を、半導体基板１上にスプレー法により供給することにより、ステップＳ５６にて結晶化しなかった金属酸化膜４ｃを除去する。このとき、実施の形態１のステップＳ１９（図２参照）と同様に、ＭＩＳＦＥＴ形成領域２Ｃで、ステップＳ５６にて結晶化しなかった金属酸化膜４ｃおよびマスク膜１０を除去し、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、ステップＳ５６にて結晶化した金属酸化膜４ａを残すことができる。
【０２１２】
なお、素子分離領域３では、ステップＳ５６にて結晶化しなかった金属酸化膜４ｃおよびマスク膜１０が除去され、素子分離領域３ａでは、ステップＳ５６にて結晶化した金属酸化膜４ａが残される。
【０２１３】
また、ＭＩＳＦＥＴ形成領域２Ｃで、結晶化しなかった金属酸化膜４ｃを除去するものの、マスク膜１０を残すこともできる。このとき、半導体基板１は、後述する実施の形態４における図５１に示す構造を有する。すなわち、ＭＩＳＦＥＴ形成領域２Ｃで、ステップＳ５６にて結晶化しなかった金属酸化膜４ｃを除去してマスク膜１０を露出させ、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、ステップＳ５６にて結晶化した金属酸化膜４ａを残すこともできる。そして、後述する実施の形態４におけるステップＳ７７〜ステップＳ８７（後述する図４８および図４９参照）の工程を行って、後述する図４７に示す構造を有する半導体装置を製造することもできる。
【０２１４】
次に、図４１に示すように、半導体膜を形成する（図３３のステップＳ５８）。このステップＳ５８では、実施の形態１のステップＳ２０（図２参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ａ上、および、ＭＩＳＦＥＴ形成領域２Ｃの半導体基板１の表面（主面）上に、シリコン膜からなる半導体膜５ａを形成する。
【０２１５】
なお、素子分離領域３の半導体基板１上に形成される半導体膜５ａは、半導体基板１の結晶構造に倣ってエピタキシャル成長する。また、素子分離領域３ａの金属酸化膜４ａ上に形成される半導体膜５ａは、金属酸化膜４ａに倣ってエピタキシャル成長する。
【０２１６】
次に、図４２に示すように、素子分離溝を形成する（図３３のステップＳ５９）。このステップＳ５９では、素子分離領域３で、半導体膜５ａおよび半導体基板１をドライエッチングすることで、半導体基板１の表面（主面）に、半導体膜５ａを貫通し、底面が半導体基板１の厚みの途中に位置するように、素子分離溝６を形成する。素子分離溝６の深さを、例えば３００ｎｍ程度とすることができる。具体的には、実施の形態１のステップＳ１２（図２参照）と同様の工程を行うことができる。
【０２１７】
ステップＳ５９では、半導体膜５ａ上に、酸化シリコン膜（図示せず）および窒化シリコン膜（図示せず）を順次形成した後、フォトレジストパターン（図示せず）をエッチングマスクとしたドライエッチングにより素子分離溝６を形成することができる。
【０２１８】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、半導体膜５ａ、金属酸化膜４ａおよび半導体基板１が順次エッチングされる。これにより、半導体基板１の表面（主面）に、半導体膜５ａおよび金属酸化膜４ａを貫通し、底面が半導体基板１の厚みの途中に位置するように、素子分離溝６ａが形成される。そして、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂにおいて、半導体基板１上に形成された金属酸化膜４ａは、ＢＯＸ層４となり、金属酸化膜４ａ上に形成された半導体膜５ａは、ＳＯＩ層５となる。
【０２１９】
次に、図４３に示すように、素子分離膜を形成する（図３３のステップＳ６０）。このステップＳ６０では、半導体基板１の表面（主面）全面上に、素子分離溝６を埋め込むように、素子分離膜７を形成する。そして、素子分離溝６内に埋め込まれた素子分離膜７を焼き締めるための熱処理（アニール処理）を行った後、素子分離膜７をＣＭＰ法により研磨する。具体的には、実施の形態１のステップＳ１３（図２参照）と同様の工程を行うことができる。
【０２２０】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、素子分離溝６ａを埋め込むように、素子分離膜（絶縁膜）７ａが形成される。
【０２２１】
次に、図４４に示すように、絶縁膜を形成する（図３４のステップＳ６１）。このステップＳ６１では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂからなるコア領域（コア部）において、半導体膜５ａ上に、ＭＩＳＦＥＴＱ１、Ｑ２のゲート絶縁膜用の絶縁膜１１を形成する。また、このステップＳ６１では、ＭＩＳＦＥＴ形成領域２Ｃからなる周辺領域において、半導体膜５ａ上に、ＭＩＳＦＥＴＱ３のゲート絶縁膜用の絶縁膜１２を形成する。具体的には、実施の形態１のステップＳ２１（図３参照）と同様の工程を行うことができる。
【０２２２】
次に、導電膜を形成する（図３４のステップＳ６２）。このステップＳ６２では、実施の形態１のステップＳ２２（図３参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃを含め、半導体基板１の表面（主面）全面上に、ゲート電極用の導電膜１３を形成する。
【０２２３】
次に、ゲート電極およびゲート絶縁膜を形成する（図３４のステップＳ６３）。このステップＳ６３では、実施の形態１のステップＳ２３（図３参照）と同様の工程を行って、図４５に示すように、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１１からなるゲート絶縁膜ＧＩ１を形成する。また、ＭＩＳＦＥＴ形成領域２Ｃで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１２からなるゲート絶縁膜ＧＩ２を形成する。
【０２２４】
次に、図４６に示すように、ソース・ドレイン領域を形成する（図３４のステップＳ６４）。このステップＳ６４では、実施の形態１のステップＳ２４（図３参照）と同様の工程を行って、サイドウォールスペーサＳＷを形成した後、ソース・ドレイン領域ＳＤを形成することで、ＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３を形成する。なお、実施の形態１と同様に、ＬＤＤ構造のソース・ドレイン領域、または、金属シリサイド層を形成することもできる。
【０２２５】
その後、実施の形態１のステップＳ２５〜ステップＳ２７（図３参照）と同様の工程として、図３４のステップＳ６５〜ステップＳ６７の工程を行うことで、図３２に示すように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。
【０２２６】
＜本実施の形態の主要な特徴と効果＞
本実施の形態３の半導体装置は、素子分離領域３、３ａ以外の領域における各部分については、実施の形態１の半導体装置における各部分と同一であるので、実施の形態１の半導体装置と同様の特徴と効果を有する。
【０２２７】
本実施の形態３では、ＢＯＸ層４となる金属酸化膜４ａおよびＳＯＩ層５となる半導体膜５ａを形成した後に、素子分離膜７を形成する。この場合、コア領域（ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ）では、半導体膜５ａ、金属酸化膜４ａおよび半導体基板１をエッチングして素子分離溝６を形成するのに対し、周辺領域（ＭＩＳＦＥＴ形成領域２Ｃ）では、半導体膜５ａおよび半導体基板１をエッチングして素子分離溝６を形成することになる。そのため、実施の形態１に比べ、素子分離溝を形成する際に、異種材料を同時にエッチングするために、エッチング条件を調整するなどの工夫が必要になる。また、実施の形態１に比べ、素子分離溝を形成する際、および、素子分離膜を形成する際に、ＳＯＩ層（チャネル層）が汚染されないように、プロセス条件を調整するなどの工夫が必要になる。
【０２２８】
一方、本実施の形態３では、金属酸化膜４ａを形成する際に、素子分離領域３に素子分離膜７が形成されていない。そのため、ステップＳ５７において、結晶化しなかった金属酸化膜４ｃおよびマスク膜１０をエッチングにより除去する際に、素子分離領域３に形成された素子分離膜７がエッチングされるか否かを考慮する必要がなく、エッチングの条件が制限されないという利点がある。
【０２２９】
（実施の形態４）
実施の形態２では、素子分離膜を形成した後に、ＢＯＸ層となる金属酸化膜およびＳＯＩ層となる半導体膜を形成した。それに対して、実施の形態４では、ＢＯＸ層となる金属酸化膜およびＳＯＩ層となる半導体膜を形成した後に、素子分離膜を形成する。
【０２３０】
＜半導体装置＞
本実施の形態４の半導体装置を、図面を参照して説明する。図４７は、実施の形態４の半導体装置の要部断面図である。
【０２３１】
本実施の形態４の半導体装置のうち、素子分離領域３、３ａ以外の領域における各部分については、実施の形態２の半導体装置における各部分と同一であり、その説明を省略する。
【０２３２】
素子分離領域３は、実施の形態２と同様に、ｎ型ＭＩＳＦＥＴ形成領域２Ａ、ｐ型ＭＩＳＦＥＴ形成領域２Ｂおよび高耐圧ＭＩＳＦＥＴ形成領域２Ｃを区画する領域である。素子分離領域３では、半導体基板１の表面（主面）に、底面が半導体基板１の厚みの途中に位置するように、素子分離溝（溝部）６が形成されており、形成された素子分離溝６に、素子分離膜（絶縁膜）７が埋め込まれている。素子分離膜７は、ｎ型ＭＩＳＦＥＴ形成領域２Ａに形成されたｎチャネル型のＭＩＳＦＥＴＱ１、および、ｐ型ＭＩＳＦＥＴ形成領域２Ｂに形成されたｐチャネル型のＭＩＳＦＥＴＱ２を分離する。素子分離膜７は、好適には酸化シリコン膜からなる。素子分離領域３における素子分離膜７は、実施の形態２と同様に、ＳＴＩ法により形成することができる。
【０２３３】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、半導体基板１の表面（主面）に、半導体膜５ａおよび金属酸化膜４ａを貫通し、底面が半導体基板１の厚みの途中に位置するように、素子分離溝（溝部）６ａが形成されている。また、形成された素子分離溝６ａには、素子分離膜（絶縁膜）７ａが埋め込まれている。
【０２３４】
本実施の形態４では、金属酸化膜４ａおよび半導体膜５ａを形成した後に、素子分離膜７を形成する。そのため、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、素子分離膜７ａの上面の高さ位置が、ＳＯＩ層５の上面の高さ位置と略等しい。あるいは、素子分離領域３ａでは、素子分離膜７ａの上面の高さ位置が、例えば半導体基板１の上面（表面、主面）の高さ位置よりもＳＯＩ層５の上面の高さ位置に近いなど、ＳＯＩ層５の上面の高さ位置に応じた位置となる。
【０２３５】
＜半導体装置の製造工程＞
本実施の形態４の半導体装置の製造工程を、図面を参照して説明する。図４８および図４９は、実施の形態４の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図５０〜図５８は、実施の形態４の半導体装置の製造工程中の要部断面図である。
【０２３６】
まず、図４８のステップＳ７１〜ステップＳ７４の各工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂでマスク膜（絶縁膜）１０を除去して半導体基板１を露出させ、ＭＩＳＦＥＴ形成領域２Ｃでマスク膜１０を残す。ステップＳ７１〜ステップＳ７４の各工程については、実施の形態３の半導体装置の製造工程におけるステップＳ５１〜ステップＳ５４の各工程（図３３参照）と同一であり、その説明を省略する。また、ステップＳ７４までの工程が行われた半導体基板１は、図３７に示す構造と同様の構造を有する。
【０２３７】
なお、素子分離領域３ａでは、マスク膜１０が除去されて半導体基板１が露出する。
【０２３８】
次に、図５０に示すように、金属酸化膜を形成する（図４８のステップＳ７５）。このステップＳ７５では、実施の形態２のステップＳ３７（図２１参照）と同様の工程を行って、例えば酸化ハフニウム（ＨｆＯ２）膜からなる金属酸化膜４ｂを、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの半導体基板１上のみに選択的に形成する。
【０２３９】
なお、素子分離領域３ａの半導体基板１上には、金属酸化膜４ｂが形成される。
【０２４０】
次に、図５１に示すように、熱処理を行う（図４８のステップＳ７６）。このステップＳ７６では、実施の形態２のステップＳ３８（図２１参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ｂを結晶化させ、単結晶膜からなる金属酸化膜４ａを形成する。
【０２４１】
なお、素子分離領域３ａの金属酸化膜４ｂは、結晶化され、単結晶膜からなる金属酸化膜４ａが形成される。
【０２４２】
以下、本実施の形態４では、ステップＳ７６の後、マスク膜１０を除去する前に、半導体膜５ａを形成する場合について説明する。しかし、ステップＳ７６の後、半導体膜５ａを形成する前に、マスク膜１０を除去することもできる。半導体膜５ａを形成する前に、マスク膜１０を除去したとき、半導体基板１は、前述した実施の形態３における図４０に示した構造を有する。そして、前述した実施の形態３におけるステップＳ５８〜ステップＳ６７（図３３および図３４参照）の工程を行って、図３２に示した構造を有する半導体装置を製造することもできる。
【０２４３】
次に、図５２に示すように、半導体膜を形成する（図４８のステップＳ７７）。このステップＳ７７では、実施の形態２のステップＳ３９（図２１参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂの金属酸化膜４ａ上に、選択エピタキシャル成長法により、例えばシリコン（Ｓｉ）膜からなる半導体膜５ａを形成する。
【０２４４】
なお、素子分離領域３ａの金属酸化膜４ａ上には、半導体膜５ａが形成される。
【０２４５】
次に、図５３に示すように、マスク膜を除去する（図４８のステップＳ７８）。このステップＳ７８では、実施の形態２のステップＳ４０（図２１参照）と同様の工程を行って、例えばＨＦ水溶液からなるエッチング液を、半導体基板１上にスプレー法により供給することにより、ＭＩＳＦＥＴ形成領域２Ｃに残されているマスク膜１０を除去する。マスク膜１０が除去された領域（ＭＩＳＦＥＴ形成領域２Ｃ）では、半導体基板１の表面（主面）が露出する。
【０２４６】
次に、図５４に示すように、素子分離溝を形成する（図４８のステップＳ７９）。このステップＳ７９では、素子分離領域３で、半導体基板１をドライエッチングすることで、半導体基板１の表面（主面）に、底面が半導体基板１の厚みの途中に位置するように、素子分離溝６を形成する。素子分離溝６の深さを、例えば３００ｎｍ程度とすることができる。具体的には、実施の形態２のステップＳ３２（図２１参照）と同様の工程を行うことができる。
【０２４７】
なお、ｎ型ＭＩＳＦＥＴ形成領域２Ａとｐ型ＭＩＳＦＥＴ形成領域２Ｂとに挟まれた素子分離領域３ａでは、半導体膜５ａ、金属酸化膜４ａおよび半導体基板１が順次エッチングされる。これにより、半導体基板１の表面（主面）に、半導体膜５ａおよび金属酸化膜４ａを貫通し、底面が半導体基板１の厚みの途中に位置するように、素子分離溝６ａが形成される。そして、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂにおいて、半導体基板１上に形成された金属酸化膜４ａは、ＢＯＸ層４となり、金属酸化膜４ａ上に形成された半導体膜５ａは、ＳＯＩ層５となる。
【０２４８】
次に、図５５に示すように、素子分離膜を形成する（図４８のステップＳ８０）。このステップＳ８０では、半導体基板１の表面（主面）全面上に、素子分離溝６を埋め込むように、素子分離膜７を形成する。そして、素子分離溝６内に埋め込まれた素子分離膜７を焼き締めるための熱処理（アニール処理）を行った後、素子分離膜７をＣＭＰ法により研磨する。具体的には、実施の形態２のステップＳ３３（図２１参照）と同様の工程を行うことができる。
【０２４９】
なお、素子分離領域３ａでは、素子分離溝６ａを埋め込むように、素子分離膜（絶縁膜）７ａが形成される。
【０２５０】
次に、図５６に示すように、絶縁膜を形成する（図４９のステップＳ８１）。このステップＳ８１では、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂからなるコア領域（コア部）において、半導体膜５ａ上に、ＭＩＳＦＥＴＱ１、Ｑ２のゲート絶縁膜用の絶縁膜１１を形成する。また、このステップＳ８１では、ＭＩＳＦＥＴ形成領域２Ｃからなる周辺領域において、半導体基板１上に、ＭＩＳＦＥＴＱ３のゲート絶縁膜用の絶縁膜１２を形成する。具体的には、実施の形態２のステップＳ４１（図２２参照）と同様の工程を行うことができる。
【０２５１】
次に、導電膜を形成する（図４９のステップＳ８２）。このステップＳ８２では、実施の形態２のステップＳ４２（図２２参照）と同様の工程を行って、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂ、２Ｃを含め、半導体基板１の表面（主面）全面上に、ゲート電極用の導電膜１３を形成する。
【０２５２】
次に、ゲート電極およびゲート絶縁膜を形成する（図４９のステップＳ８３）。このステップＳ８３では、実施の形態２のステップＳ４３（図２２参照）と同様の工程を行って、図５７に示すように、ＭＩＳＦＥＴ形成領域２Ａ、２Ｂで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１１からなるゲート絶縁膜ＧＩ１を形成する。また、ＭＩＳＦＥＴ形成領域２Ｃで、パターニングされ導電膜１３からなるゲート電極ＧＥ、および、パターニングされ絶縁膜１２からなるゲート絶縁膜ＧＩ２を形成する。
【０２５３】
次に、図５８に示すように、ソース・ドレイン領域を形成する（図４９のステップＳ８４）。このステップＳ８４では、実施の形態２のステップＳ４４（図２２参照）と同様の工程を行って、サイドウォールスペーサＳＷを形成した後、ソース・ドレイン領域ＳＤを形成することで、ＭＩＳＦＥＴＱ１、Ｑ２、Ｑ３を形成する。なお、実施の形態２と同様に、ＬＤＤ構造のソース・ドレイン領域、または、金属シリサイド層を形成することもできる。
【０２５４】
その後、実施の形態２のステップＳ４５〜ステップＳ４７（図２２参照）と同様の工程として、図４９のステップＳ８５〜ステップＳ８７の工程を行うことで、図４７に示すように、第１層目の配線Ｍ１までが形成された構造を有する半導体装置が製造される。
【０２５５】
＜本実施の形態の主要な特徴と効果＞
本実施の形態４の半導体装置は、素子分離領域３、３ａ以外の各部分については、実施の形態２の半導体装置における各部分と同一であるので、実施の形態２の半導体装置と同様の特徴と効果を有する。
【０２５６】
本実施の形態４では、実施の形態３と同様に、ＢＯＸ層４となる金属酸化膜４ａおよびＳＯＩ層５となる半導体膜５ａを形成した後に、素子分離膜７を形成する。そのため、実施の形態２に比べ、素子分離溝を形成する際に、異種材料を同時にエッチングするために、エッチング条件を調整するなどの工夫が必要になる。また、素子分離溝を形成する際、および、素子分離膜を形成する際に、ＳＯＩ層（チャネル層）が汚染されないように、プロセス条件を調整するなどの工夫が必要になる。
【０２５７】
一方、本実施の形態４では、実施の形態３と同様に、金属酸化膜４ａを形成する際に、素子分離領域３に素子分離膜７が形成されていない。そのため、ステップＳ７８において、マスク膜１０を除去する際に、素子分離領域３に形成された素子分離膜７がエッチングされるか否かを考慮する必要がなく、エッチングの条件が制限されないという利点がある。
【０２５８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２５９】
１  半導体基板
２Ａ  ｎ型ＭＩＳＦＥＴ形成領域（ＭＩＳＦＥＴ形成領域）
２Ｂ  ｐ型ＭＩＳＦＥＴ形成領域（ＭＩＳＦＥＴ形成領域）
２Ｃ  高耐圧ＭＩＳＦＥＴ形成領域（ＭＩＳＦＥＴ形成領域）
３、３ａ  素子分離領域
４  ＢＯＸ層
４ａ〜４ｃ  金属酸化膜
５  ＳＯＩ層
５ａ  半導体膜
６、６ａ  素子分離溝（溝部）
７、７ａ  素子分離膜（絶縁膜）
８  層間絶縁膜
９、１１、１２  絶縁膜
１０  マスク膜
１３  導電膜
１４  コンタクト形成部
ＣＮＴ  コンタクトホール
ＤＷ  ディープウェル領域（ウェル領域）
ＧＥ  ゲート電極
ＧＩ１、ＧＩ２  ゲート絶縁膜
ＨＷ  高耐圧ウェル領域（ウェル領域）
Ｍ１  配線
ＮＷ  ｎ型ウェル領域（ウェル領域）
ＰＧ  プラグ
ＰＷ  ｐ型ウェル領域（ウェル領域）
Ｑ１〜Ｑ３  ＭＩＳＦＥＴ
ＳＤ  ソース・ドレイン領域
ＳＷ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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