(57)【要約】【課題】容量素子が占有する面積の増大を抑制する。【解決手段】  キャパシタは、複数の導電層を有する。複数の第１導電層は、半導体基板上に形成されキャパシタの第１電極及び第２電極として機能する。コンタクト形成部は、この複数の第１導電層の端部を、第１方向、及び前記第１方向と直交する第２方向にマトリクス状に並ぶ階段状に形成してなる。コンタクトは、コンタクト形成部から延びるように形成される。配線部は、第１方向を長手方向として延びコンタクトに接続される。コンタクト形成部は、第１電極として機能する第１導電層が第１方向に並ぶように形成されるとともに、第２電極として機能する第１導電層が第１方向に並ぶように形成される。【選択図】図７
2014053447.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上方に設けられメモリトランジスタを３次元状に配列してなるメモリセルアレイと、
前記半導体基板上方に設けられたキャパシタと
を備え、
前記キャパシタは、
前記半導体基板上に形成され前記キャパシタの第１電極及び第２電極として機能する複数の第１導電層と、
複数の前記第１導電層の端部を、第１方向、及び前記第１方向と直交する第２方向にマトリクス状に並ぶ階段状に形成してなるコンタクト形成部と、
前記コンタクト形成部から延びるように形成されるコンタクトと、
前記第１方向を長手方向として延び前記コンタクトに接続される配線部と
を備え、
前記コンタクト形成部は、前記第１電極として機能する前記第１導電層が前記第１方向に並ぶように形成されるとともに、前記第２電極として機能する前記第１導電層が前記第１方向に並ぶように形成される
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の第１導電層のうち前記第１電極又は前記第２電極のいずれか一方として機能する少なくとも一対の第１導電層が、積層方向において互いに隣接することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記コンタクト形成部においてマトリクス状に配列された階段部のうちの幾つかは同一の高さを有し、
同一の高さを有する前記階段部のうちの１つが前記コンタクトに接続され、残りは前記コンタクトに接続されない
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
複数の前記コンタクト形成部が隣接して形成され、
隣接する前記複数のコンタクト形成部は、マトリクス状に形成された階段部のうち最も下層にある最下層階段部が互いに隣接するように形成された
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルアレイは、
前記半導体基板上に層間絶縁膜を挟んで積層され前記メモリセルのゲートとして機能する複数の第２導電層と、
前記第２導電層の側面に接するメモリゲート絶縁層と、
複数の前記第２導電層と共に前記メモリゲート絶縁層を挟むように形成され、前記半導体基板に対して実質的に垂直方向に延び、前記メモリトランジスタのボディとして機能する半導体層とを備え、
前記第１導電層と前記第２導電層とは積層方向において同一の層に形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板上に設けられメモリトランジスタを３次元状に配列してなるメモリセルアレイと、
前記半導体基板上に設けられたキャパシタと
を備え、
前記キャパシタは、前記半導体基板上に形成され前記キャパシタの第１電極及び第２電極として機能する複数の導電層と、
複数の前記導電層の端部を、第１方向、及び前記第１方向と直交する第２方向にマトリクス状に並ぶ階段状に形成してなるコンタクト形成部と、
前記コンタクト形成部から延びるように形成されるコンタクトと、
前記第１方向を長手方向として延び前記コンタクトに接続される配線部と
を備え、
前記コンタクト形成部は、前記キャパシタの第１の側にある第１のコンタクト形成部と、前記キャパシタの第２の側にある第２のコンタクト形成部とを備え、
前記第１のコンタクト形成部では、前記第１電極として機能する前記導電層が前記コンタクトを介して前記配線部に接続され、
前記第２のコンタクト形成部では、前記第２電極として機能する前記導電層が前記コンタクトを介して前記配線部に接続される
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本実施の形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている。
【０００３】
上記のような半導体記憶装置においても、従来の平面構造の半導体記憶装置と同様に、容量素子（キャパシタ）が必要となる。容量素子は、電源電圧の昇圧用に、或いは保護素子として用いられる。大容量の容量素子を小さい面積の中に形成するための技術として、メモリセルアレイ中の積層ワード線構造と同様の積層配線構造を加工して容量素子を形成する技術が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１７１７３５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本実施の形態は、容量素子が占有する回路面積の増大を抑制することを可能とするものである。
【課題を解決するための手段】
【０００６】
本実施の形態に係る不揮発性半導体記憶装置は、半導体基板上方に設けられメモリトランジスタを３次元状に配列してなるメモリセルアレイと、半導体基板上方に設けられたキャパシタとを備える。キャパシタは、複数の第１導電層を有する。複数の第１の導電層は、半導体基板上に形成されキャパシタの第１電極及び第２電極として機能する。コンタクト形成部は、この複数の前記第１導電層の端部を、第１方向、及び前記第１方向と直交する第２方向にマトリクス状に並ぶ階段状に形成してなる。コンタクトは、コンタクト形成部から延びるように形成される。配線部は、第１方向を長手方向として延びコンタクトに接続される。コンタクト形成部は、第１電極として機能する第１導電層が第１方向に並ぶように形成されるとともに、第２電極として機能する第１導電層が第１方向に並ぶように形成される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】メモリブロックＭＢの具体的構成について説明する等価回路図である。
【図３】メモリセルアレイ１１の積層構造について説明する斜視図である。
【図４】メモリセルアレイ１１の積層構造について説明する断面図である。
【図５】キャパシタＣＡＰ１１の具体的な構造について説明する断面図である。
【図６】キャパシタＣＡＰ１１及びコンタクト形成部ＣＮの具体的な構造について説明する平面図である。
【図７】キャパシタＣＡＰ１１及びコンタクト形成部ＣＮの具体的な構造について説明する斜視図である。
【図８】キャパシタＣＡＰ１１及びコンタクト形成部ＣＮの製造工程を説明する工程図である。
【図９】キャパシタＣＡＰ１１及びコンタクト形成部ＣＮの製造工程を説明する工程図である。
【図１０】キャパシタＣＡＰ１１及びコンタクト形成部ＣＮの製造工程を説明する工程図である。
【図１１】第２の実施の形態に係るキャパシタＣＡＰ１１及びコンタクト形成部ＣＮの具体的な構造について説明する断面図である。
【図１２】第２の実施の形態に係るキャパシタＣＡＰ１１及びコンタクト形成部ＣＮの具体的な構造について説明する平面図である。
【図１３】第２の実施の形態に係るキャパシタＣＡＰ１１及びコンタクト形成部ＣＮの具体的な構造について説明する斜視図である。
【図１４】第３の実施の形態に係るメモリブロックＭＢ、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮのレイアウトについて説明する平面図である。
【図１５】第４の実施の形態に係るメモリブロックＭＢ、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮのレイアウトについて説明する平面図である。
【図１６】第５の実施の形態に係るメモリブロックＭＢ、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮのレイアウトについて説明する平面図である。
【図１７】第５の実施の形態の変形例を示す平面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、実施の形態に係る不揮発性半導体記憶装置について説明する。
【０００９】
［第１の実施の形態］
［概略構成］
以下、第１の実施の形態に係る不揮発性半導体記憶装置の構成について説明する。図１は、第１の実施の形態に係る不揮発性半導体記憶装置のブロック図である。
【００１０】
第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、昇圧回路１６、及び制御回路１７を有する。メモリセルアレイ１１の周囲に形成される周辺回路、例えば昇圧回路１６は、キャパシタＣＡＰ１１を備えている。
【００１１】
メモリセルアレイ１１は、複数のメモリブロックＭＢから構成される。各メモリブロックＭＢは、データを不揮発に記憶する複数のメモリトランジスタＭＴｒを３次元状に配列して構成される。メモリブロックＭＢは、データ消去動作を実行する場合において一括で消去される最小消去単位を構成する。
【００１２】
ロウデコーダ１２、１３は、図１に示すように、ロウアドレス信号をデコードしワード線を選択する機能を有する。センスアンプ１４は、メモリセルアレイ１１からデータを読み出す。カラムデコーダ１５は、カラムアドレス信号をデコードしビット線を選択する機能を有する。
【００１３】
昇圧回路１６は書き込みや消去時に必要となる高電圧を生成し、ロウデコーダ１２、１３、センスアンプ１４、及びカラムデコーダ１５に供給する。制御回路１７は、ロウデコーダ１２、１３、センスアンプ１４、カラムデコーダ１５、及び昇圧回路１６を制御する。
【００１４】
次に、図２を参照してメモリブロックＭＢの具体的構成について説明する。メモリブロックＭＢは、図２に示すように、複数のビット線ＢＬ、複数のソース線ＳＬ、及びこれらビット線ＢＬ及びソース線ＳＬに接続された複数のメモリユニットＭＵを有する。
【００１５】
メモリブロックＭＢは、ｎ行２列のマトリクス状に配列されたメモリユニットＭＵを有する。ｎ行２列はあくまで一例であり、これに限定されるものではない。
【００１６】
メモリユニットＭＵの一端はビット線ＢＬに接続され、メモリユニットＭＵの他端はソース線ＳＬに接続される。複数のビット線ＢＬはロウ方向に所定ピッチをもってカラム方向に延びる。
【００１７】
メモリユニットＭＵは、メモリストリングＭＳ、ソース側選択トランジスタＳＳＴｒ、及びドレイン側選択トランジスタＳＤＴｒを有する。
【００１８】
メモリストリングＭＳは、図２に示すように、直列接続されたメモリトランジスタＭＴｒ０〜３１（メモリセル）、バックゲートトランジスタＢＴｒ及びダミーメモリトランジスタ（ダミーメモリセル）ＤＭＴｒ１、ＤＭＴｒ２を有する。ダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２は、メモリセルと同一の構造を有しているが、データ記憶には使用されないトランジスタである。以下に記載の本実施の形態は、メモリストリングＭＳがダミーメモリトランジスタを有する例を説明するが、このようなダミーメモリトランジスタを有していないメモリセルアレイを有する不揮発性半導体記憶装置にも、本発明は適用可能である。
メモリトランジスタＭＴｒ０〜１５及びダミーメモリトランジスタＤＭＴｒ２は互いに直列接続され、メモリトランジスタＭＴｒ１６〜３１及びダミーメモリトランジスタＤＭＴｒ１も互いに直列接続される。バックゲートトランジスタＢＴｒはメモリトランジスタＭＴｒ１５とメモリトランジスタＭＴｒ１６との間に接続される。なお、後述する図３に示すように、メモリトランジスタＭＴｒ０〜３１及びダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２は、ロウ方向、カラム方向、及び積層方向（半導体基板に対して実質的に垂直方向）に３次元的に配列される。
【００１９】
メモリトランジスタＭＴｒ０〜３１は、その電荷蓄積層に電荷を蓄積することによってデータを保持する。バックゲートトランジスタＢＴｒ、及びダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２は、少なくともメモリストリングＭＳを動作の対象として選択した場合に導通状態とされる。
【００２０】
メモリブロックＭＢにおいてｎ行２列のマトリクス状に配列されたメモリトランジスタＭＴｒ０〜３１、及びダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２のゲートには、各々、ワード線ＷＬ０〜３１及びダミーワード線ＤＷＬＤ、ＤＷＬＳが共通に接続される。ｎ行２列のバックゲートトランジスタＢＴｒのゲートには１本のバックゲート線ＢＧが共通に接続される。
【００２１】
ソース側選択トランジスタＳＳＴｒのドレインは、メモリストリングＭＳのソースに接続される。ソース側選択トランジスタＳＳＴｒのソースはソース線ＳＬに接続される。メモリブロックＭＢにおいてロウ方向に１列に並ぶｎ個のソース側選択トランジスタＳＳＴｒのゲートには１本のソース側選択ゲート線ＳＧＳ（１）又はＳＧＳ（２）が共通に接続される。なお、以下では、ソース側選択ゲート線ＳＧＳ（１）、（２）を区別せず総称してソース側選択ゲート線ＳＧＳと称することもある。
【００２２】
ドレイン側選択トランジスタＳＤＴｒのソースはメモリストリングＭＳのドレインに接続される。ドレイン側選択トランジスタＳＤＴｒのドレインはビット線ＢＬに接続される。各メモリブロックＭＢにおいてロウ方向に一列に並ぶｎ個のドレイン側選択トランジスタＳＤＴｒのゲートには、ドレイン側選択ゲート線ＳＧＤ（１）又はＳＧＤ（２）が共通に接続される。なお、以下では、ドレイン側選択ゲート線ＳＧＤ（１）、（２）を区別せず総称してドレイン側選択ゲート線ＳＧＤと称することもある。
【００２３】
［メモリセルアレイ１１の積層構造］
次に、図３及び図４を参照して、メモリセルアレイ１１の積層構造について説明する。メモリセルアレイ１１は、図３及び図４に示すように、半導体基板２０上に順次積層されたバックゲート層３０、メモリ層４０、選択トランジスタ層５０、及び配線層６０を有する。バックゲート層３０はバックゲートトランジスタＢＴｒとして機能する。メモリ層４０はメモリトランジスタＭＴｒ０〜３１及びダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２として機能する。選択トランジスタ層５０はドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒとして機能する。配線層６０は、ソース線ＳＬ、及びビット線ＢＬとして機能する。
【００２４】
バックゲート層３０は、図３及び図４に示すように、層間絶縁膜２１上に形成されたバックゲート導電層３１を有する。バックゲート導電層３１は、バックゲート線ＢＧ、及びバックゲートトランジスタＢＴｒのゲートとして機能する。バックゲート導電層３１は、半導体基板２０と平行なロウ方向及びカラム方向に２次元的に板状に広がる。バックゲート導電層３１は例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２５】
バックゲート層３０は、図４に示すように、メモリゲート絶縁層３２、及び半導体層３３を有する。半導体層３３はバックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。
【００２６】
メモリゲート絶縁層３２はバックゲート導電層３１の側面に接する。半導体層３３はバックゲート導電層３１と共にメモリゲート絶縁層３２を挟む。
【００２７】
半導体層３３は、バックゲートトランジスタＢＴｒのボディ（チャネル）として機能する。半導体層３３はバックゲート導電層３１を掘り込むように形成される。半導体層３３は上面からみてカラム方向を長手方向とする略矩形状に形成される。半導体層３３は、１つのメモリブロックＭＢ中でロウ方向及びカラム方向にマトリクス状に形成される。半導体層３３は、ポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００２８】
上記バックゲート層３０の構成を換言すると、バックゲート導電層３１は、メモリゲート絶縁層３２を介して半導体層３３の側面及び下面を取り囲む。
【００２９】
メモリ層４０は、図３及び図４に示すように、バックゲート層３０の上層に形成される。メモリ層４０は、１７層のワード線導電層４１ａ〜４１ｑ、及びそれらの間に挟まれる層間絶縁層４２を有する。
ワード線導電層４１ａは、ワード線ＷＬ１５、及びメモリトランジスタＭＴｒ１５のゲートとして機能する。また、ワード線導電層４１ａは、ワード線ＷＬ１６、及びメモリトランジスタＭＴｒ１６のゲートとしても機能する。同様に、ワード線導電層４１ｂ〜４１ｐは、各々ワード線ＷＬ０〜１４、及びメモリトランジスタＭＴｒ０〜１４のゲートとして機能する。また、ワード線導電層４１ｂ〜４１ｈは、各々ワード線ＷＬ１７〜３１、及びメモリトランジスタＭＴｒ１７〜３１のゲートとしても機能する。また、ワード線導電層４１ｑは、各々ダミーワード線ＤＷＬＤ、ＤＷＬＳ及びダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２として機能する。
【００３０】
ワード線導電層４１ａ〜４１ｑは、その上下間に層間絶縁層４２を挟んで積層される。ワード線導電層４１ａ〜４１ｑは、カラム方向にピッチをもってロウ方向（図３の紙面垂直方向）を長手方向として延びる。ワード線導電層４１ａ〜４１ｑは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３１】
層間絶縁層４２はワード線導電層４１ａ〜４１ｑの上下間に設けられる。層間絶縁層４２は例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００３２】
メモリ層４０は、図４に示すように、メモリゲート絶縁層４３、及び柱状半導体層４４を有する。柱状半導体層４４はメモリトランジスタＭＴｒ０〜３１及びダミーメモリトランジスタＤＭＴｒ１、ＤＭＴｒ２のボディ（チャネル）として機能する。
【００３３】
メモリゲート絶縁層４３はワード線導電層４１ａ〜４１ｑの側面に接する。メモリゲート絶縁層４３は上述したメモリゲート絶縁層３２と連続して一体に形成される。メモリゲート絶縁層４３は、ワード線導電層４１ａ〜４１ｑの側面側から柱状半導体層４４側へと、ブロック絶縁層４３ａ、電荷蓄積層４３ｂ、及びトンネル絶縁層４３ｃを有する。電荷蓄積層４３ｂは電荷を蓄積可能に構成される。
【００３４】
ブロック絶縁層４３ａはワード線導電層４１ａ〜４１ｑの側壁に所定の厚みをもって形成される。電荷蓄積層４３ｂはブロック絶縁層４３ａの側壁に所定の厚みをもって形成される。トンネル絶縁層４３ｃは電荷蓄積層４３ｂの側壁に所定の厚みをもって形成される。ブロック絶縁層４３ａ、及びトンネル絶縁層４３ｃは、酸化シリコン（ＳｉＯ２）にて構成される。電荷蓄積層４３ｂは窒化シリコン（ＳｉＮ）にて構成される。
【００３５】
柱状半導体層４４の側面は、ワード線導電層４１ａ〜４１ｑと共にメモリゲート絶縁層４３を挟む。柱状半導体層４４はワード線導電層４１ａ〜４１ｑを貫通する。柱状半導体層４４は半導体基板２０に対して実質的に垂直方向に延びる。一対の柱状半導体層４４は上述した半導体層３３と連続的に一体形成されている。一対の柱状半導体層４４は半導体層３３のカラム方向の端部近傍に整合する。柱状半導体層４４はポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００３６】
上記バックゲート層３０、及びメモリ層４０において、一対の柱状半導体層４４、及びその下端を連結する半導体層３３は、メモリストリングＭＳのボディ（チャネル）として機能するメモリ半導体層４４Ａを構成する。メモリ半導体層４４Ａは、ロウ方向からみてＵ字状に形成される。
【００３７】
上記メモリ層４０の構成を換言すると、ワード線導電層４１ａ〜４１ｑはメモリゲート絶縁層４３を介して柱状半導体層４４の側面を取り囲む。
【００３８】
選択トランジスタ層５０は、図３及び図４に示すように、ソース側導電層５１ａ、及びドレイン側導電層５１ｂを有する。ソース側導電層５１ａは、ソース側選択ゲート線ＳＧＳ、及びソース側選択トランジスタＳＳＴｒのゲートとして機能する。ドレイン側導電層５１ｂは、ドレイン側選択ゲート線ＳＧＤ、及びドレイン側選択トランジスタＳＤＴｒのゲートとして機能する。
【００３９】
ソース側導電層５１ａは、メモリ半導体層４４Ａを構成する一方の柱状半導体層４４の上層に形成される。ドレイン側導電層５１ｂは、ソース側導電層５１ａと同層であって、メモリ半導体層４４Ａを構成する他方の柱状半導体層４４の上層に形成される。複数のソース側導電層５１ａ及びドレイン側導電層５１ｂは、カラム方向に所定ピッチをもってロウ方向に延びる。ソース側導電層５１ａ、及びドレイン側導電層５１ｂは例えばポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４０】
選択トランジスタ層５０は、図４に示すように、ソース側ゲート絶縁層５２ａ、ソース側柱状半導体層５３ａ、ドレイン側ゲート絶縁層５２ｂ、及びドレイン側柱状半導体層５３ｂを有する。ソース側柱状半導体層５３ａはソース側選択トランジスタＳＳＴｒのボディ（チャネル）として機能する。ドレイン側柱状半導体層５３ｂはドレイン側選択トランジスタＳＤＴｒのボディ（チャネル）として機能する。
【００４１】
ソース側ゲート絶縁層５２ａはソース側導電層５１ａの側面に接する。ソース側ゲート絶縁層５２ａは例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００４２】
ソース側柱状半導体層５３ａは、ソース側導電層５１ａと共にソース側ゲート絶縁層５２ａを挟む。ソース側柱状半導体層５３ａはソース側導電層５１ａを貫通する。ソース側柱状半導体層５３ａは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して実質的に垂直方向に延びる柱状に形成される。ソース側柱状半導体層５３ａはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４３】
ドレイン側ゲート絶縁層５２ｂはドレイン側導電層５１ｂの側面に接する。ドレイン側ゲート絶縁層５２ｂは例えば酸化シリコン（ＳｉＯ２）にて構成される。
【００４４】
ドレイン側柱状半導体層５３ｂは、ドレイン側導電層５１ｂと共にドレイン側ゲート絶縁層５２ｂを挟む。ドレイン側柱状半導体層５３ｂはドレイン側導電層５１ｂを貫通する。ドレイン側柱状半導体層５３ｂは、一対の柱状半導体層４４の一方の上面に接続され、半導体基板２０に対して実質的に垂直方向に延びる柱状に形成される。ドレイン側柱状半導体層５３ｂはポリシリコン（ｐｏｌｙ−Ｓｉ）にて構成される。
【００４５】
上記選択トランジスタ層５０の構成を換言すると、ソース側導電層５１ａは、ソース側ゲート絶縁層５２ａを介してソース側柱状半導体層５３ａの側面を取り囲む。ドレイン側導電層５１ｂは、ドレイン側ゲート絶縁層５２ｂを介してドレイン側柱状半導体層５３ｂの側面を取り囲む。
【００４６】
配線層６０は、ソース線層６１、ビット線層６２、及びプラグ層６３を有する。ソース線層６１はソース線ＳＬとして機能する。ビット線層６２はビット線ＢＬとして機能する。
【００４７】
ソース線層６１は、ソース側柱状半導体層５３ａの上面に接しロウ方向に延びる。ビット線層６２は、プラグ層６３を介してドレイン側柱状半導体層５３ｂの上面に接しカラム方向に延びる。ソース線層６１、ビット線層６２、及びプラグ層６３は例えばタングステン等の金属にて構成される。
【００４８】
次に、図４を参照して、メモリブロックＭＢの周辺に位置するワード線コンタクト形成部７０の構成について説明する。ワード線コンタクト形成部７０は、バックゲート導電層３１、ワード線導電層４１ａ〜４１ｑ、ソース側導電層５１ａ及びドレイン側導電層５１ｂの端部を階段状に形成して、これら導電層をコンタクト７１ａ〜７１ｒと接続させるための部分である。
【００４９】
すなわち、バックゲート導電層３１、及びワード線導電層４１ａ〜４１ｑは、図４に示すように、そのロウ方向の端部の位置が異なるように階段状に形成され階段部ＳＴを構成する。階段部ＳＴは、ロウ方向に１列に並ぶステップ（段）ＳＴ（０）〜ＳＴ（１７）を有する。ステップＳＴ（０）〜ＳＴ（１７）は、図４に示すように下層から上層に並ぶ。ここでは、図４に示すカラム方向にのみステップＳＴ（０）〜（１７）が並ぶ場合を図示しているが、後述するキャパシタＣＡＰのコンタクト形成部ＣＮ（図４）のように、マトリクス状に（２次元状に）ステップが形成されるようにしてもよい。
【００５０】
階段部ＳＴ（０）〜（１７）の上面には、コンタクト７１ａ〜７１ｒが形成される。コンタクト７１ａはバックゲート導電層３１の上面（ステップＳＴ（０））に接する。また、コンタクト７１ｂ〜７１ｒはワード線導電層４１ａ〜４１ｑの上面（ステップＳＴ（１）〜ＳＴ（１７））にそれぞれ接する。コンタクト７１ａ〜７１ｒの上面には、各々半導体基板２０と平行な方向に延びる引出配線７２が設けられる。なお、図示は省略しているが、ソース側導電層５１ａ及びドレイン側導電層５１ｂの上面にも同様のコンタクトが形成される。
【００５１】
次に、図５〜図７を参照して、キャパシタＣＡＰ１１、及びコンタクト形成部ＣＮの具体的な構造について説明する。図５は、キャパシタＣＡＰ１１及びキャパシタＣＡＰ１１に接続されるコンタクト形成部ＣＮの正面図である。また、図６はキャパシタＣＡＰ１１及びコンタクト形成部ＣＮの平面図であり、コンタクト９１及び配線部９２とコンタクト形成部ＣＮとの間の接続関係を示している。また、図７はキャパシタＣＡＰ１１及びコンタクト形成部ＣＮの斜視図である。
【００５２】
キャパシタＣＡＰ１１は、メモリセルアレイ１１の周囲に形成される各種周辺回路（例えば昇圧回路１６）に含まれるキャパシタとして機能する。また、コンタクト形成部ＣＮは、このキャパシタＣＡＰ１１を電気的に接続するためのコンタクトを形成するための領域である。すなわち、キャパシタＣＡＰ１１とコンタクト形成部ＣＮとにより、１つのキャパシタＣが形成される。キャパシタＣＡＰ１１は、図５に示すように、半導体基板２０上に形成される層間絶縁膜２１’、導電層３１’導電層４１ａ’〜４１ｑ’及び層間絶縁層４２’を備えている。層間絶縁膜２１’及び導電層３１’は、図４に示す層間絶縁膜２１及びバックゲート導電層３１と同一の材料により、同一の層に形成される。
【００５３】
また、導電層４１ａ’〜４１ｑ’及び層間絶縁層４２’は、導電層３１’の更に上層に形成されている。導電層４１ａ’〜４１ｑ’及び層間絶縁層４２’は、図４に示す導電層４１ａ〜４１ｑ及び層間絶縁層４２と同一の材料により、同一の層に形成される。
【００５４】
そして、導電層４１ａ’〜４１ｑ’の各々は、キャパシタＣの第１の電極Ａ、又は第２の電極Ｂのいずれかとして機能する。この図５の例では、第１の電極Ａとして機能する導電層と、第２の電極Ｂとして機能する導電層が交互に積層される。これにより、導電層４１ａ’〜ｑ’の間にそれぞれ容量素子が形成され、キャパシタＣの容量を増大させることができる。ただし、互いに隣接する導電層４１ｋ’と導電層４１ｌ’は、いずれも第１の電極Ａとして機能している。すなわち、第１の電極Ａとして機能する導電層が連続で積層されている。この理由については後述する。
【００５５】
コンタクト形成部ＣＮは、導電層４１ａ’〜４１ｑ’の端部をマトリクス状の階段（二次元状に形成された階段）として形成したものである。これにより導電層４１ａ’〜４１ｑ’と配線部９２とがコンタクト９１を介して接続され得る。
【００５６】
コンタクトＣＡＰ１１は、図６及び図７に示すように、ロウ方向及びカラム方向にマトリクス状に（二次元状）に形成された階段部を有する。
前述したように、この実施の形態のキャパシタＣＡＰ１１は、１７層のワード線導電層４１ａ’〜ｑ’と、１層の導電層３１’（合計で１８層の導電層）を備えている。コンタクト形成部ＣＮは、これら計１８層の導電層をコンタクト９１に接続させるため、５列４行（＝２０段）のマトリクス状（二次元状）の階段部を有している。
【００５７】
更に、本実施の形態のコンタクト形成部ＣＮは、図６に示すように、第１の電極Ａに接続される階段部がカラム方向に一列に並ぶとともに、第２の電極Ｂに接続される階段部がカラム方向に一列に並ぶように形成されている。例えば、マトリクス状の階段部の２列目は、第１の電極Ａに接続される階段部が一列に並ぶ。３列目は、第１の電極Ｂに接続される階段部が一列に並ぶ。４列目は、第１の電極Ａに接続される階段部が一列に並ぶ。５列目も、最下層の導電層３１’を除いて、第２の電極Ｂに接続される階段部が一列に並ぶ。ただし、１列目では、第１の電極に接続される階段部Ａと第２の電極Ｂに接続される階段部とが混在しているとともに、いずれにも使用されない階段部Ｎ１、Ｎ２も存在している。階段部Ｎ１は、導電層４１ｈ’、すなわち２行目５列目の階段部と同一の高さを有している。階段部Ｎ２は、導電層４１ｄ’、すなわち３行目５列目の階段部と同一の高さを有している。
【００５８】
このように、本実施の形態のキャパシタＣＡＰ１１は、マトリクス状の階段部を有するコンタクト形成部ＣＮを有しており、しかも、同一の電極（Ａ又はＢ）に接続される階段部はカラム方向の一列に並び、１本の配線部９２に接続され得る。したがって、コンタクト形成部ＣＮの専有面積を小さくすることができる。なお、配線部９２は、図５ではコンタクト９１に直接（物理的に）接続されているが、配線部９２とコンタクト９１が別の配線等を介して接続されてもよい。すなわち、配線部９１とコンタクト９１は、何等かの手段により電気的に接続されていればよい。
キャパシタＣＡＰ１１に対するコンタクト形成部ＣＮの面積比を小さくすることは、専有面積を小さくする効果に加え、キャパシタＣＡＰ１１自体の性能の向上にも寄与する。すなわち、コンタクト形成部ＣＮの面積が小さくなることにより、キャパシタＣＡＰの寄生抵抗を小さくすることができ、消費電力を小さくすることができる。
【００５９】
次に、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮの製造方法について、図８〜図１０を参照して説明する。最初に図８に示すように、半導体基板１１上に、層間絶縁膜２１を介して、導電膜３１’、導電膜４１ａ’〜４１ｑ’及び層間絶縁膜４２’を堆積させる。その後、最上層の層間絶縁膜４２’の上層にレジストＲＧ１を堆積させる。
【００６０】
続いて、図９に示すように、レジストＲＧ１を徐々にスリミングにより除去しつつ、導電膜４１ａ’〜４１ｑ’及び層間絶縁膜４２’のドライエッチングを実行する。これにより、導電膜４１ａ’〜４１ｑ及び層間絶縁膜４２’は、ロウ方向において徐々にその高さが変わる階段部に変化する。スリミングについては、例えば２０１１年６月９日出願の米国特許出願13/156702号「NONVOLATILE SEMICONDUCTOR MEMORY」に開示されており、その全体は本願明細書に組み込まれる。
【００６１】
そして、このレジストＲＧ１を剥離した後、再度レジストＲＧ２をキャパシタＣＡＰ１１及びコンタクト形成部ＣＮを覆うように形成する。その後、図１０に示すように、コンタクト形成部ＣＮにおいてレジストＲＧ２を徐々にスリミングにより除去しつつ、導電膜４１ａ’〜４１ｑ及び層間絶縁膜４２’のドライエッチングを実行する。これにより、導電膜４１ａ’〜４１ｑ及び層間絶縁膜４２’は、ロウ方向だけでなくカラム方向においても徐々にその高さが変わる階段部（すなわち、マトリクス形状の階段部）に変化する。
【００６２】
［効果］
以上説明したように、第１の実施の形態の不揮発性半導体記憶装置によれば、キャパシタＣＡＰ１１のコンタクト形成部ＣＮがマトリクス状の階段部に形成され、しかも一の電極として機能する導電層に繋がる階段部が一列に形成される。したがって、コンタクト形成部ＣＮの専有面積を小さくし、全体として不揮発性半導体記憶装置の面積を小さくすることができる。また、キャパシタＣＡＰ１１に対するコンタクト形成部ＣＮの面積比を小さくすることにより、キャパシタＣＡＰ自体の性能を向上させることができる。更に、コンタクト形成部ＣＮに接続される配線部９２の本数を少なくすることができるため、寄生抵抗を低減させることができる。
【００６３】
なお、上記の実施の形態の説明では、配線部９２がカラム方向を長手方向として延び、コンタクト形成部ＣＮにおいて同一の電極Ｂに接続される階段部がカラム方向に一列に並ぶように形成することで、コンタクト形成部ＣＮの専有面積の減少を図っている。しかし、これに代えて、配線部９２がロウ方向を長手方向として延び、コンタクト形成部ＣＮにおいて同一の電極に接続される階段部がロウ方向に一列に並ぶように形成することも可能である。これによってもコンタクト形成部ＣＮの専有面積の減少を図ることができる。
【００６４】
［第２の実施の形態］
次に、第２の実施の形態に係る不揮発性半導体記憶装置の構成について、図１１〜図１３を参照して説明する。この第２の実施の形態の不揮発性半導体装置の構造は、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮの構造を除き、第１の実施の形態（図１〜図４）と同様である。
【００６５】
第１の実施の形態のキャパシタＣＡＰ１１は、その片側にのみコンタクト形成部ＣＮを有していた。これに対し第２の実施の形態のキャパシタＣＡＰ１１は、図１１に示すように、対向する２つの側（対向する２辺）において２つのコンタクト形成部ＣＮ１、ＣＮ２を有している。
【００６６】
そして、図１２、図１３に示すように、コンタクト形成部ＣＮ１は、第１の電極Ａとなる導電層４１ａ’〜４１ｑ’にのみ接続されている。一方、コンタクト形成部ＣＮ２は、第２の電極Ｂとなる導電層４１ａ〜４１ｑ’にのみ接続されている。
なお、第１の実施の形態では、同一の電極（Ａ又はＢ）に接続される導電層４１ａ’〜４１ｑ’の階段部がカラム方向の一列に並ぶようにするため、互いに隣接する導電層４１ｋ’及び４１ｌ’を共に第１の電極Ａに接続させていた。これに対し、第２の実施の形態では、１つのキャパシタＣＡＰ１１が２つのコンタクト形成部ＣＮ１、ＣＮ２を有している。このため、同一の電極に接続される導電層１ａ’〜４１ｑ’の階段部をカラム方向の一列に並べる必要がない。
【００６７】
すなわち、第２の実施の形態のキャパシタＣＡＰ１１は、図１１に示すように、第１の電極Ａと第２の電極Ｂが完全に交互に形成される構成をとっている。例えば第１の電極Ａはいずれの箇所においても互いに隣接していない。電極Ｂも同様である。このキャパシタＣＡＰ１１の構造によれば、第１の実施の形態の構造に比べてキャパシタＣＡＰ１１の容量を増加させることができる。なお、第１の実施の形態と同様のキャパシタＣＡＰ１１の構成を第２の実施の形態においても採用することは可能である。
【００６８】
［第３の実施の形態］
次に、第３の実施の形態に係る不揮発性半導体記憶装置の構成について、図１４を参照して説明する。この第３の実施の形態の不揮発性半導体装置の構造は、メモリセルアレイ１１、コンタクト形成部７０、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮのレイアウトに特徴を有する。その他は第１の実施の形態（図１〜図４）と同様である。
【００６９】
この第３の実施の形態では、図１４の平面図に示すように、メモリブロックＭＢ（データ消去動作の最小単位である１ブロック）がマトリクス状に配置されている。各メモリブロックＭＢは、スリットＳＴで分離され、スリットＳＴには図示しない層間絶縁膜が埋め込まれている。また、メモリブロックＭＢの各々にはコンタクト形成部７０が隣接するように形成されている。
【００７０】
また、メモリブロックＭＢに隣接するように、複数のキャパシタＣＡＰ１１及びコンタクト形成部ＣＮがマトリクス状に配置されている。キャパシタＣＡＰ１１も、スリットＳＴにより１ブロック単位で分離されている。
【００７１】
一方、マトリクス状に配置された４つのキャパシタＣＡＰ１１のための４つのコンタクト形成部ＣＮは、マトリクス状に且つ互いに隣接するように配置されている。そして、マトリクス状に対向して配置された４つのコンタクト形成部ＣＮは、最下層の階段部（ハッチングで示された部分：導電層３１’）が互いに隣接するように配置されている。換言すれば、４つのコンタクト形成部ＣＮの谷部分が互いに隣接し、４つのコンタクト形成部ＣＮがいわば擂鉢状の形状を有するようなレイアウトが採用されている。この構造によれば、配線部９２を一部複数のコンタクト形成部ＣＮで共有することができ、配線抵抗の低減を図ることができる。
【００７２】
［第４の実施の形態］
次に、第４の実施の形態に係る不揮発性半導体記憶装置の構成について、図１５を参照して説明する。この第４の実施の形態の不揮発性半導体装置の構造は、メモリセルアレイ１１のコンタクト形成部７０の構造に特徴を有する。さらにこの第４の実施の形態は、メモリセルアレイ１１、コンタクト形成部７０、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮのレイアウトに特徴を有する。その他は第１の実施の形態（図１〜図４）と同様である。
【００７３】
この第４の実施の形態では、メモリセルアレイ１１のコンタクト形成部７０が、コンタクト形成部ＣＮと同様に、マトリクス状（２次元状）の階段部を備えている点で第１の実施の形態と異なっている。
また、２つのメモリセルアレイ１１及び２つのコンタクト形成部７０が、カラム方向において線対称に配置されている。そして、対向して配置された２つのコンタクト形成部７０は、最下層の階段部（導電層３１）が互いに隣接するように配置されている。
【００７４】
［第５の実施の形態］
次に、第５の実施の形態に係る不揮発性半導体記憶装置の構成について、図１６を参照して説明する。この第５の実施の形態の不揮発性半導体装置の構造は、メモリセルアレイ１１、コンタクト形成部７０、キャパシタＣＡＰ１１及びコンタクト形成部ＣＮのレイアウトに特徴を有する。その他は第１の実施の形態（図１〜図４）と同様である。
【００７５】
この実施の形態のキャパシタＣＡＰ１１は、２つのメモリブロックＭＢに共有されている。すなわち、本実施の形態のキャパシタＣＡＰ１１は２ブロック分の大きさを有している。そして、このキャパシタＣＡＰ１１は、メモリブロックＭＢとは反対側の側面においてコンタクト形成部ＣＮ１及びＣＮ２を備えている。このコンタクト形成部ＣＮ１は、第１の電極Ａに接続される階段部をコンタクト９１に接続させるための領域であり、コンタクト形成部ＣＮ２は、第２の電極Ｂに接続される階段部をコンタクト９１に接続させるための領域である。
【００７６】
この実施の形態では、コンタクト形成部ＣＮ１及びＣＮ２が、マトリクス状の階段部（２０段）のうち最も高い位置にある階段部同士（図１６で二重ハッチングで示される階段部（導電層４１ｑ’））が隣接するように形成されている（換言すれば、山部分が共有されている）。この構成によると、第３の実施の形態（図１４）に比べ、容量素子における寄生抵抗を低減することができる。山部分が共用化されることにより、配線部分の面積が図１４の場合に比べ大きくなるからである。なお、本実施の形態では、ダミーコンタクト形成部ＣＮ３が製造工程上の理由で形成されるが、後の工程においてこのダミーコンタクト形成部ＣＮ３を除去し、図１７のような構成としてもよいことは言うまでもない。
【００７７】
［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７８】
１１…メモリセルアレイ、  １２、１３…ロウデコーダ、  １４…センスアンプ、  １５…カラムデコーダ、  １６…昇圧回路、  １７…制御回路、  ＭＢ・・・メモリブロック、  ＭＵ…メモリユニット、  ＭＳ…メモリストリング、  ＭＴｒ０〜３１…メモリトランジスタ、  ＤＭＴｒ１、ＤＭＴｒ２…ダミーメモリトランジスタ、  ＳＳＴｒ…ソース側選択トランジスタ、  ＳＤＴｒ…ドレイン側選択トランジスタ、  ＢＴｒ…バックゲートトランジスタ、  ２０…半導体基板、  ２１…層間絶縁膜、  ３１…バックゲート導電層、  ３２…メモリゲート絶縁層、  ３３…半導体層、  ４１ａ〜ｑ…ワード線導電層、  ４１ａ’〜４１ｑ’…導電層、  ４２、４２’…層間絶縁膜、  ４３……メモリゲート絶縁層、  ４４…柱状半導体層、  ５１ａ…ソース側導電層、  ５１ｂ…ドレイン側導電層、  ５２ａ…ソース側ゲート絶縁層、  ５２ｂ…ドレイン側ゲート絶縁層、  ５３ａ…ソース側柱状半導体層、  ５３ｂ…ドレイン側柱状半導体層、  ６１…ソース線層、  ６２…ビット線層、    ６３…プラグ層、  ７１ａ〜７１ｒ、９１…コンタクト、  ７２、９２…配線部、  ＣＡＰ１１…キャパシタ、  ７０、ＣＮ…コンタクト形成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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