(57)【要約】【課題】逆回復電流ピークおよび逆回復時の電圧跳ね上がりピークを抑制するとともに、逆回復損失を低減することで、低損失な半導体装置、半導体装置の製造方法および半導体装置の制御方法を提供すること。【解決手段】２つのＲＢ−ＩＧＢＴが並列接続されてなる双方向スイッチにより、メインスイッチを構成する逆接続された２つのＩＧＢＴの中間電位をクランプする構成のＡ−ＮＰＣ方式の３レベル変換回路において、ＲＢ−ＩＧＢＴを逆回復させるときに、ＩＧＢＴのターンオンｄｉ／ｄｔが０．８ｋＡ／μｓよりも小さくなるように制御する。双方向スイッチを構成するＲＢ−ＩＧＢＴのｎ-ドリフト領域１は、一般的なＮＰＴ構造の素子よりもキャリアライフタイムが比較的大きくなっている。また、ＲＢ−ＩＧＢＴのｎ-ドリフト領域１とｐコレクタ領域８との界面には、ｎ-ドリフト領域１からｐコレクタ領域８に跨って低ライフタイム領域１０が設けられている。【選択図】図２
2014086600.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、
前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、
前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、
前記第２半導体領域および前記第３半導体領域に接する第１電極と、
前記第４半導体領域に接する第２電極と、
を備え、
前記第１半導体領域は、キャリアライフタイムを長くするための軽イオン照射により所定のキャリアライフタイムに設定されていることを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、
前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、
前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、
前記第２半導体領域および前記第３半導体領域に接する第１電極と、
前記第４半導体領域に接する第２電極と、
を備え、
前記第１半導体領域は、キャリアライフタイムを長くするための軽イオン照射により所定のキャリアライフタイムに設定されていることを特徴とする半導体装置。
【請求項３】
前記軽イオン照射は、加速エネルギーを４ＭｅＶ〜６ＭｅＶとし、ドーズ量を１０ｋＧｒｙ〜３０ｋＧｒｙとすることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記軽イオン照射およびその後の３２０℃〜３４０℃の温度かつ５０分間〜７０分間のアニールにより、前記第１半導体領域を前記所定のキャリアライフタイムに設定することを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
【請求項５】
第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置であって、
前記第１半導体素子と、
第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を有する前記第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を制御する制御手段と、
を備え、
前記制御手段は、前記第２半導体素子を逆回復させるときに、前記第１半導体素子をターンオンさせ、かつ前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくすることを特徴とする半導体装置。
【請求項６】
第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置であって、
前記第１半導体素子と、
第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチと、前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を有する前記第２半導体素子と、
前記第１半導体素子および前記第２半導体素子を制御する制御手段と、
を備え、
前記制御手段は、前記第２半導体素子を逆回復させるときに、前記第１半導体素子をターンオンさせ、かつ前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくすることを特徴とする半導体装置。
【請求項７】
前記第１半導体領域の外周部に、前記第１半導体領域の他方の面から設けられた溝をさらに備え、
前記第４半導体領域は、前記第１半導体領域の他方の面から前記溝の内壁にわたって設けられ、
前記第５半導体領域は、前記第１半導体領域の一方の面から前記溝に達するように設けられていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
【請求項８】
前記第１半導体領域の厚さは、２５０μｍ〜２９０μｍであることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
【請求項９】
第１導電型半導体領域と、前記第１導電型半導体領域の一方の面側に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、前記第１導電型半導体領域の他方の面に設けられた第１の第２導電型半導体領域と、前記第１導電型半導体領域と前記第１の第２導電型半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１導電型半導体領域の外周部において、前記第１導電型半導体領域の一方の面から前記第１導電型半導体領域および前記低ライフタイム領域を貫通して前記第１の第２導電型半導体領域に達する第２の第２導電型半導体領域と、前記第１の第２導電型半導体領域に接する出力電極と、を備えた半導体装置の製造方法であって、
前記第１導電型半導体領域の外周部に選択的に、前記第１導電型半導体領域の一方の主面から所定の深さで前記第２の第２導電型半導体領域を形成する第１工程と、
前記第１工程後、前記第１導電型半導体領域の一方の主面側に前記絶縁ゲート構造を形成する第２工程と、
前記第２工程後、キャリアライフタイムを長くするための軽イオン照射を行い、前記第１導電型半導体領域を所定のキャリアライフタイムに設定する第３工程と、
前記第３工程後、前記第１導電型半導体領域の他方の主面に、前記第２の第２導電型半導体領域に接する前記第１の第２導電型半導体領域を形成する第４工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第３工程では、加速エネルギーを４ＭｅＶ〜６ＭｅＶとし、ドーズ量を１０ｋＧｒｙ〜３０ｋＧｒｙとして前記軽イオン照射を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第３工程では、前記軽イオン照射後、３２０℃〜３４０℃の温度で５０分間〜７０分間のアニールを行うことを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置の制御方法であって、
第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を備えた前記第２半導体素子を逆回復させるときに、
前記第１半導体素子をターンオンさせ、かつ、前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくすることを特徴とする半導体装置の制御方法。
【請求項１３】
第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置の制御方法であって、
第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチと、前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を備えた前記第２半導体素子を逆回復させるときに、
前記第１半導体素子をターンオンさせ、かつ、前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくすることを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、半導体装置の製造方法および半導体装置の制御方法に関する。
【背景技術】
【０００２】
高耐圧を有するディスクリート半導体（Ｄｉｓｃｒｅｔｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、電力変換装置において重要な役割を担っている。ディスクリート半導体として、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）や、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、還流ダイオード（ＦＷＤ：Ｆｒｅｅ  Ｗｈｅｅｌｉｎｇ  Ｄｉｏｄｅ）などが公知である。
【０００３】
ＩＧＢＴは、ドリフト領域の導電度変調によりオン電圧が低くなる特性を有するため、高電圧装置への応用において多用されている。また、ＩＧＢＴのコレクタ領域とドリフト領域とのｐｎ接合を半導体チップの裏面から表面まで延在させた終端構造を有する逆阻止型ＩＧＢＴ（ＲＢ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ  Ｂｌｏｃｋｉｎｇ  ＩＧＢＴ）が知られている。ＲＢ−ＩＧＢＴでは、コレクタ領域とドリフト領域とのｐｎ接合に逆方向電圧が印加された場合においても高い逆方向耐圧が維持される。
【０００４】
近年、二酸化炭素（ＣＯ2）排出量の少ない低炭素社会の実現への意識が高まり、パワーエレクトロニクス分野において、変換効率の高い電力変換装置が普及している。無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ  Ｐｏｗｅｒ  Ｓｕｐｐｌｙ）や太陽光発電パワーコンディショナ（ＰＣＳ：Ｐｏｗｅｒ  Ｃｏｎｄｉｔｉｏｎｉｎｇ  Ｓｙｓｔｅｍ）などの装置においても、従来の２レベル変換回路（コンバータ）から、より高効率な、中性点クランプ（ＮＰＣ：Ｎｅｕｔｒａｌ−Ｐｏｉｎｔ−Ｃｌａｍｐｅｄ）方式またはアドバンストＮＰＣ（Ａ−ＮＰＣ）方式の３レベル変換回路への置き換えが進んでいる。
【０００５】
ＮＰＣ方式の３レベル変換回路では、メインスイッチを構成する直列接続された２つのＩＧＢＴの中間電位（出力点電位）をダイオードによってクランプすることで変換効率を向上させている。一方、Ａ−ＮＰＣ方式の３レベル変換回路（以下、Ａ−ＮＰＣ回路とする）では、メインスイッチを構成する直列接続された２つのＩＧＢＴの中間電位を、ＩＧＢＴとＦＷＤとが複数組み合わされてなる双方向スイッチによってクランプすることで変換効率を向上させている。図３２，３３は、一般的なＡ−ＮＰＣ方式の３レベル変換回路の構成を示す回路図である。図３２に示すＡ−ＮＰＣ回路は、メインスイッチ１００、双方向スイッチ１１０、直流リンクコンデンサ１２０を備える。
【０００６】
メインスイッチ１００は、直列接続されたＩＧＢＴ１０１，１０２と、ＩＧＢＴ１０１，１０２に並列接続されたＦＷＤ１０３，１０４とで構成されている。双方向スイッチ１１０は、ＩＧＢＴ１１１，１１２と、逆方向耐圧を確保するＦＷＤ１１３，１１４とを組み合わせて構成される。双方向スイッチ１１０は、メインスイッチ１００の中間電位点、すなわち、ＩＧＢＴ１１１とＩＧＢＴ１１２との接続点１０５に接続され、メインスイッチ１００の中間電位をクランプする。直流リンクコンデンサ１２０は、直流電源ＶDCの１／２の容量を有するコンデンサ１２１，１２２で構成されている。直流リンクコンデンサ１２０は、コンデンサ１２１とコンデンサ１２２との接続点１２３に接続された双方向スイッチ１１０によって電圧制御される。
【０００７】
また、図３２に示すＡ−ＮＰＣ回路において双方向スイッチ１１０を構成するＩＧＢＴ１１１，１１２とＦＷＤ１１３，１１４とを２つのＲＢ−ＩＧＢＴに代えることでさらなる高効率化が可能となる。具体的には、図３３に示すＡ−ＮＰＣ回路では、ＲＢ−ＩＧＢＴ１３１，１３２が並列接続されてなる双方向スイッチ１３０が構成されている。双方向スイッチ１３０の、ＲＢ−ＩＧＢＴ１３１のコレクタとＲＢ−ＩＧＢＴ１３２のエミッタとが接続された側の端部は、メインスイッチ１００の中間電位点（接続点１０５）に接続されている。双方向スイッチ１３０の、ＲＢ−ＩＧＢＴ１３１のエミッタとＲＢ−ＩＧＢＴ１３２のコレクタとが接続された側の端部は、コンデンサ１２１とコンデンサ１２２との接続点１２３に接続されている。ＲＢ−ＩＧＢＴ１３１，１３２を用いて双方向スイッチ１３０を構成することにより、部品数が少なくなり、オン抵抗が低減されるため、変換効率がさらに向上される。
【０００８】
次に、従来のＩＧＢＴの構成について、プレーナゲート構造のＩＧＢＴを例に説明する。図３４は、従来のＩＧＢＴの構成を示す断面図である。図３４に示すように、ｎ-ドリフト領域１４１の一方の面に、ｐベース領域１４２が選択的に設けられている。ｐベース領域１４２の内部には、ｎ+エミッタ領域１４３が選択的に設けられている。ｐベース領域１４２の、ｎ+エミッタ領域１４３とｎ-ドリフト領域１４１とに挟まれた部分の表面には、ゲート絶縁膜１４５を介してゲート電極１４６が設けられている。
【０００９】
エミッタ電極１４７は、ｐベース領域１４２およびｎ+エミッタ領域１４３を短絡する。また、エミッタ電極１４７は、図示省略する層間絶縁膜によってゲート電極１４６と電気的に絶縁されている。ｎ-ドリフト領域１４１の他方の面の全面に、ｐコレクタ領域１４８が設けられている。ｎ-ドリフト領域１４１とｐコレクタ領域１４８との間には、ｎ-ドリフト領域１４１およびｐコレクタ領域１４８に接するように、ｎバッファ領域１５０が設けられている。コレクタ電極１４９は、ｐコレクタ領域１４８に接する。
【００１０】
次に、従来のＦＷＤの構成について説明する。図３５は、従来のＦＷＤの構成を示す断面図である。図３５に示すように、ｎ-ドリフト領域１５１の一方の面の全面に、ｎ低抵抗領域１５２が設けられている。ｎ低抵抗領域１５２の、ｎ-ドリフト領域１５１側に対して反対側の面の全面に、ｎ+カソード領域１５３が設けられている。ｎ-ドリフト領域１５１の他方の面の全面に、ｐアノード領域１５４が設けられている。カソード電極１５５は、ｎ+カソード領域１５３に接する。カソード電極１５６は、ｐアノード領域１５４に接する。
【００１１】
次に、従来のＲＢ−ＩＧＢＴの構成について説明する。図３６は、従来のＲＢ−ＩＧＢＴの構成を示す断面図である。図３６に示すように、活性領域１４０において、ｎ-ドリフト領域１４１の一方の面には、図３４に示すＩＧＢＴと同様に、ｐベース領域１４２、ｎ+エミッタ領域１４３、ゲート絶縁膜１４５、ゲート電極１４６およびエミッタ電極１４７とが設けられている。ｎ-ドリフト領域１４１とｐベース領域１４２との間には、ｎ領域１６１が設けられている。ｎ-ドリフト領域１４１の他方の面には、図３４に示すＩＧＢＴと同様に、ｐコレクタ領域１４８およびコレクタ電極１４９が設けられている。
【００１２】
ｎ-ドリフト領域１４１の外周部には、ｎ-ドリフト領域１４１の一方の面からｎ-ドリフト領域１４１を貫通してｐコレクタ領域１４８に達するｐ+分離領域（シリコン貫通分離領域：Ｔｈｒｏｕｇｈ  Ｓｉｌｉｃｏｎ  分離領域）１７０が設けられている。フィールドストッパー電極１７１は、ｐ+分離領域１７０に電気的に接続されている。ｐ+分離領域１７０と活性領域１４０との間には、終端構造１８０が設けられている。終端構造１８０は、ｎ-ドリフト領域１４１の一方の面側に選択的に設けられたフローティングのｐ領域１８１と、ｐ領域１８１に電気的に接続されたフィールドプレート電極１８２とで構成されている。符号１４４，１６２は、ｐ+コンタクト領域および層間絶縁膜である。
【００１３】
また、ｎ-ドリフト領域１４１の外周部に設けた溝によって、ｎ-ドリフト領域１４１の外周部の厚さを活性領域側の厚さよりも薄くしたＲＢ−ＩＧＢＴが提案されている（例えば、下記非特許文献１参照。）。下記非特許文献１に示すＲＢ−ＩＧＢＴの構成について、図３７を参照して説明する。図３７は、従来のＲＢ−ＩＧＢＴの構成の別の一例を示す断面図である。図３７に示すように、ｎ-ドリフト領域１４１の他方の面からｐ+分離領域１７０ａに達する溝１７２が設けられている。
【００１４】
溝１７２の側壁には、ｐコレクタ領域１４８が延在してなるｐコレクタ領域１７０ｂが設けられている。溝１７２の側壁に設けられたｐコレクタ領域１７０ｂは、ｎ-ドリフト領域１４１の一方の面に設けられたｐ+分離領域１７０ａと、ｎ-ドリフト領域１４１の他方の面に設けられたｐコレクタ領域１４８とを連結する。コレクタ電極１４９は、ｐコレクタ領域１４８，１７０ｂからｐ+分離領域１７０ａにわたって設けられている。図３７に示すＲＢ−ＩＧＢＴのそれ以外の構成は、図３６に示すＲＢ−ＩＧＢＴと同様である。
【００１５】
上述したＩＧＢＴ（図３４）やＲＢ−ＩＧＢＴ（図３６，３７）では、ゲート電極１４６に閾値電圧以上の電圧が印加されたときに、ゲート絶縁膜１４５近傍のｐベース領域１４２に電子を通すチャネルが形成され、ｎ-ドリフト領域１４１とｎ+エミッタ領域１４３との間に一定の電圧降下が生じて電流が流れる（導通状態）。この定格電流での電圧降下がオン電圧Ｖｏｎである。このとき、ｎ-ドリフト領域１４１には、ｎ+エミッタ領域１４３側から電子が注入され、ｐコレクタ領域１４８側から正孔が注入される。
【００１６】
このため、導通状態において、ｎ-ドリフト領域１４１中には、ｐコレクタ領域１４８側のドーパント濃度よりも遥かに多い正孔および電子（バイポーラキャリア）が存在する。ｎ-ドリフト領域１４１に注入されるバイポーラキャリアが多いほどオン電圧Ｖｏｎが低減される。しかし、ｎ-ドリフト領域１４１に注入されるバイポーラキャリアが多いほど平衡状態に達する時間も長くなり、ターンオン損失Ｅｏｎが増大する。このため、オン電圧Ｖｏｎとターンオン損失Ｅｏｎとはトレードオフ関係にある。
【００１７】
一方、導通状態からゲート電極１４６に印加される電圧を閾値以下にした場合、ｎ-ドリフト領域１４１中のバイポーラキャリアは、ｎ-ドリフト領域１４１から他の領域へと移動し、ｎ-ドリフト領域１４１とｎ+エミッタ領域１４３との間に電子障壁が形成されて電流が遮断される（電流遮断状態）。ｎ-ドリフト領域１４１中のバイポーラキャリアを吐き出して導通状態から電流遮断状態にするための過程でターンオフ損失Ｅｏｆｆが発生する。このため、オン電圧Ｖｏｎとターンオフ損失Ｅｏｆｆとについてもトレードオフ関係にある。
【００１８】
また、上述したＦＷＤ（図３５）においても、導通状態におけるｎ-ドリフト領域１５１へのキャリア注入により、ｎ-ドリフト領域１５１の導電度変調が生じてオン電圧Ｖｏｎが低くなるため、順方向電圧ＶＦが低くなる。一方、ｎ-ドリフト領域１５１に注入されたキャリアをｎ-ドリフト領域１５１から吐き出して逆回復状態にするための過程では、ｎ-ドリフト領域１５１に注入されたキャリアが多いほど逆回復損失Ｅｒｒが大きくなる。このため、順方向電圧ＶＦと逆回復損失Ｅｒｒとはトレードオフ関係にある。
【００１９】
そして、上述した図３３に示すＡ−ＮＰＣ回路では、ＲＢ−ＩＧＢＴ１３１，１３２（または図３２に示すＡ−ＮＰＣ回路のＩＧＢＴ１１１，１１２）がターンオンする際に、メインスイッチ１００のＦＷＤ１０３，１０４が逆回復状態になる。一方、ＲＢ−ＩＧＢＴ１３１，１３２がダイオードモードで逆回復する際（または図３２に示すＡ−ＮＰＣ回路のＦＷＤ１１３，１１４が逆回復する際）には、メインスイッチ１００を構成するＩＧＢＴ１０１，１０２がターンオン状態となる。
【００２０】
このため、図３３に示すＡ−ＮＰＣ回路全体の電気的損失を抑制するためには、ＲＢ−ＩＧＢＴ１３１，１３２（または図３２に示すＩＧＢＴ１１１，１１２）のターンオフ損失Ｅｏｆｆだけでなく、ＲＢ−ＩＧＢＴ１３１，１３２のダイオードモード（または図３２に示すＦＷＤ１１３，１１４）での逆回復損失Ｅｒｒ、メインスイッチ１００を構成するＩＧＢＴ１０１，１０２のターンオン損失Ｅｏｎ、ＲＢ−ＩＧＢＴ１３１，１３２（または図３２に示すＩＧＢＴ１１１，１１２）のターンオン損失Ｅｏｎ、および、メインスイッチ１００のＦＷＤ１０３，１０４の逆回復損失Ｅｒｒをともに低減させる必要がある。
【００２１】
低損失なＩＧＢＴとして、オフ時にエミッタ側から拡がる空乏層がコレクタ側に到達しないノンパンチスルー（ＮＰＴ：Ｎｏｎ  Ｐｕｎｃｈ  Ｔｈｒｏｕｇｈ）構造よりもｎ-ドリフト領域の厚さが薄く、コレクタ側にｎ-ドリフト領域よりも高不純物濃度のｎ領域を備えたフィールドストップ（ＦＳ：Ｆｉｅｌｄ  Ｓｔｏｐ）構造が公知である。フィールドストップ型ＩＧＢＴ（ＦＳ−ＩＧＢＴ）は、コレクタからｎ-ドリフト領域へのホールの注入が少なく、ｎ-ドリフト領域のキャリアライフタイムが長いという特徴を有し、低オン電圧と低スイッチング損失（ターンオン損失およびターンオフ損失）とがともに達成されている。
【００２２】
また、一般的なＦＷＤは、ｎ-ドリフト領域１５１の厚さが薄い、ｐアノード領域１５４からのホール注入が少ない、ｎ-ドリフト領域１５１のキャリアライフタイムが低いという特徴を有し、ソフトリカバリー特性と低逆回復損失とがともに実現されている。
【先行技術文献】
【非特許文献】
【００２３】
【非特許文献１】デビッド・エイチ・ルー（Ｄａｖｉｄ．Ｈ．Ｌｕ）、外４名、“１７００Ｖ  リバース−ブロッキング  ＩＧＢＴｓ  ウィズ  Ｖ−グルーブ  アイソレーション  レイヤー  フォア  マルチ−レベル  パワー  コンバーターズ（１７００Ｖ  Ｒｅｖｅｒｓｅ−Ｂｌｏｃｋｉｎｇ  ＩＧＢＴｓ  ｗｉｔｈ  Ｖ−Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ  Ｌａｙｅｒ  ｆｏｒ  Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｐｏｗｅｒ  Ｃｏｎｖｅｒｔｅｒｓ）”、（ニュルンベルク）、パワー  コンバージョン  インテリジェント  モーション  ヨーロッパ  ２０１２（ＰＣＩＭ  Ｅｕｒｏｐｅ：Ｐｏｗｅｒ  Ｃｏｎｖｅｒｓｉｏｎ  Ｉｎｔｅｌｌｉｇｅｎｔ  Ｍｏｔｉｏｎ  Ｅｕｒｏｐｅ  ２０１２）、２０１２年５月８日−１０日、ｐ．８１５−８２１
【発明の概要】
【発明が解決しようとする課題】
【００２４】
しかしながら、図３３に示すようにＲＢ−ＩＧＢＴ１３１，１３２を用いたＡ−ＮＰＣ回路では、Ａ−ＮＰＣ回路全体の電気的損失が大きくなるという問題がある。その理由は、次のとおりである。一般的に、ＲＢ−ＩＧＢＴは、順方向耐圧と逆方向耐圧とを両立させるために、ＦＳ構造よりもドリフト領域の厚さが厚いＮＰＴ構造を備える。また、ＲＢ−ＩＧＢＴには、逆方向電圧が印加された場合に、エミッタ側から拡がる空乏層がコレクタ側にパンチスルーしないように比較的高濃度のコレクタ領域が形成され、コレクタ側からドリフト領域へのホール注入が多くなっている。また、ＲＢ−ＩＧＢＴは、スイッチング損失（ターンオフ損失Ｅｏｆｆ、ターンオン損失Ｅｏｎ、逆回復損失Ｅｒｒ）を抑制するために、ドリフト領域のキャリアライフタイムが短く調整されている。
【００２５】
すなわち、ＲＢ−ＩＧＢＴは、上述したＦＳ−ＩＧＢＴやＦＷＤの特徴を有していない。このため、従来の駆動方法によってＡ−ＮＰＣ回路を動作させ、ＲＢ−ＩＧＢＴ１３１，１３２がダイオードモードで逆回復した場合、逆回復電流ＩAKのピーク（以下、逆回復電流ピークＩｒｐとする）が大きくなる（ハードリカバリー）、発振による電圧跳ね上がりＶAKのピーク（以下、電圧跳ね上がりピークＶｒｐとする）が大きくなる、および、逆回復損失が大きくなるという問題が生じる。さらに、メインスイッチ１００を構成するＩＧＢＴ１０１，１０２のターンオン損失Ｅｏｎも大きくなるという問題が生じる。このようにＲＢ−ＩＧＢＴ１３１，１３２およびＩＧＢＴ１０１，１０２での電気的損失が大きくなるため、Ａ−ＮＰＣ回路全体の電気的損失が大きくなる。
【００２６】
この発明は、上述した従来技術による問題点を解消するため、低損失な半導体装置、半導体装置の製造方法および半導体装置の制御方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域の一方の面の表面層に選択的に、第２導電型の第２半導体領域が設けられている。前記第２半導体領域の内部に選択的に、第１導電型の第３半導体領域が設けられている。前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体領域の他方の面に、第２導電型の第４半導体領域が設けられている。前記第１半導体領域と前記第４半導体領域との界面に、他の領域よりもキャリアライフタイムが短い低ライフタイム領域が設けられている。前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域が設けられている。前記第２半導体領域および前記第３半導体領域に接する第１電極が設けられている。前記第４半導体領域に接する第２電極が設けられている。前記第１半導体領域は、キャリアライフタイムを長くするための軽イオン照射により所定のキャリアライフタイムに設定されている。
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域の一方の面の表面層に選択的に、第２導電型の第２半導体領域が設けられている。前記第２半導体領域の内部に選択的に、第１導電型の第３半導体領域が設けられている。前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチが設けられている。前記トレンチの内部に、前記トレンチの内壁に沿ってゲート絶縁膜が設けられている。前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極が設けられている。前記第１半導体領域の他方の面に、第２導電型の第４半導体領域が設けられている。前記第１半導体領域と前記第４半導体領域との界面に、他の領域よりもキャリアライフタイムが短い低ライフタイム領域が設けられている。前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域が設けられている。前記第２半導体領域および前記第３半導体領域に接する第１電極が設けられている。前記第４半導体領域に接する第２電極が設けられている。前記第１半導体領域は、キャリアライフタイムを長くするための軽イオン照射により所定のキャリアライフタイムに設定されている。
【００２９】
また、この発明にかかる半導体装置は、上述した発明において、前記軽イオン照射は、加速エネルギーを４ＭｅＶ〜６ＭｅＶとし、ドーズ量を１０ｋＧｒｙ〜３０ｋＧｒｙとすることを特徴とする。
【００３０】
また、この発明にかかる半導体装置は、上述した発明において、前記軽イオン照射およびその後の３２０℃〜３４０℃の温度かつ５０分間〜７０分間のアニールにより、前記第１半導体領域を前記所定のキャリアライフタイムに設定することを特徴とする。
【００３１】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置であって、前記第１半導体素子と、前記第２半導体素子と、前記第１半導体素子および前記第２半導体素子を制御する制御手段と、を備え、次の特徴を有する。前記第２半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を有する。前記制御手段は、前記第２半導体素子を逆回復させるときに、前記第１半導体素子をターンオンさせ、かつ前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくする。
【００３２】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置であって、前記第１半導体素子と、前記第２半導体素子と、前記第１半導体素子および前記第２半導体素子を制御する制御手段と、を備え、次の特徴を有する。前記第２半導体素子は、第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチと、前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を有する。前記制御手段は、前記第２半導体素子を逆回復させるときに、前記第１半導体素子をターンオンさせ、かつ前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくする。
【００３３】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の外周部に、前記第１半導体領域の他方の面から設けられた溝をさらに備える。そして、前記第４半導体領域は、前記第１半導体領域の他方の面から前記溝の内壁にわたって設けられている。前記第５半導体領域は、前記第１半導体領域の一方の面から前記溝に達するように設けられていることを特徴とする。
【００３４】
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の厚さは、２５０μｍ〜２９０μｍであることを特徴とする。
【００３５】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体領域と、前記第１導電型半導体領域の一方の面側に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、前記第１導電型半導体領域の他方の面に設けられた第１の第２導電型半導体領域と、前記第１導電型半導体領域と前記第１の第２導電型半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１導電型半導体領域の外周部において、前記第１導電型半導体領域の一方の面から前記第１導電型半導体領域および前記低ライフタイム領域を貫通して前記第１の第２導電型半導体領域に達する第２の第２導電型半導体領域と、前記第１の第２導電型半導体領域に接する出力電極と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記第１導電型半導体領域の外周部に選択的に、前記第１導電型半導体領域の一方の主面から所定の深さで前記第２の第２導電型半導体領域を形成する第１工程を行う。次に、前記第１工程後、前記第１導電型半導体領域の一方の主面側に前記絶縁ゲート構造を形成する第２工程を行う。次に、前記第２工程後、キャリアライフタイムを長くするための軽イオン照射を行い、前記第１導電型半導体領域を所定のキャリアライフタイムに設定する第３工程を行う。次に、前記第３工程後、前記第１導電型半導体領域の他方の主面に、前記第２の第２導電型半導体領域に接する前記第１の第２導電型半導体領域を形成する第４工程を行う。
【００３６】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、加速エネルギーを４ＭｅＶ〜６ＭｅＶとし、ドーズ量を１０ｋＧｒｙ〜３０ｋＧｒｙとして前記軽イオン照射を行うことを特徴とする。
【００３７】
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第３工程では、前記軽イオン照射後、３２０℃〜３４０℃の温度で５０分間〜７０分間のアニールを行うことを特徴とする。
【００３８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の制御方法は、第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置の制御方法であって、次の特徴を有する。第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介して設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を備えた前記第２半導体素子を逆回復させるときに、前記第１半導体素子をターンオンさせ、かつ、前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくする。
【００３９】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の制御方法は、第１半導体素子の高電位点と低電位点との間の中間電位点に電気的に接続された第２半導体素子を備えた半導体装置の制御方法であって、次の特徴を有する。第１導電型の第１半導体領域と、前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチと、前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、前記第２半導体領域および前記第３半導体領域に接する第１電極と、前記第４半導体領域に接する第２電極と、を備えた前記第２半導体素子を逆回復させるときに、前記第１半導体素子をターンオンさせ、かつ、前記第１半導体素子のターンオン時に流れる電流の変化量を０．８ｋＡ／μｓよりも小さくする。
【００４０】
上述した発明によれば、第２半導体素子（ＲＢ−ＩＧＢＴ）を逆回復させるときに、第２半導体素子のコレクタまたはエミッタにコレクタまたはエミッタが接続された第１半導体素子（ＩＧＢＴ）のターンオフｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくすることで、逆回復電流ピークおよび逆回復時の電圧跳ね上がりピークを抑制することができるとともに、逆回復損失を低減することができる。
【発明の効果】
【００４１】
本発明にかかる半導体装置、半導体装置の製造方法および半導体装置の制御方法によれば、低損失な半導体装置を提供することができるという効果を奏する。
【図面の簡単な説明】
【００４２】
【図１】実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】実施の形態２にかかる半導体装置の構成を示す断面図である。
【図３】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図４】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図５】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図６】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図７】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図８】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図９】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１０】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１１】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１２】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１３】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１４】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１５】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１６】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１７】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１８】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図１９】実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。
【図２０】第１実施例にかかる半導体装置のオン電圧特性を示す特性図である。
【図２１】第１実施例にかかる半導体装置のオン電圧とスイッチング損失との関係を示す特性図である。
【図２２】図２０，２１の各特性における測定値を示す図表である。
【図２３】第２実施例にかかる半導体装置の逆回復波形を示す特性図である。
【図２４】第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと電圧跳ね上がりピークとの関係を示す特性図である（室温）。
【図２５】第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと逆回復電流ピークとの関係を示す特性図である（室温）。
【図２６】第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと逆回復損失との関係を示す特性図である（室温）。
【図２７】第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと電圧跳ね上がりピークとの関係を示す特性図である（１２５℃の温度環境下）。
【図２８】第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと逆回復電流ピークとの関係を示す特性図である（１２５℃の温度環境下）。
【図２９】第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと逆回復損失との関係を示す特性図である（１２５℃の温度環境下）。
【図３０】第３実施例にかかる半導体装置の各動作モードにおける電力損失を示す特性図である（キャリア周波数５００Ｈｚ）。
【図３１】第３実施例にかかる半導体装置の各動作モードにおける電力損失を示す特性図である（キャリア周波数１０００Ｈｚ）。
【図３２】一般的なＡ−ＮＰＣ方式の３レベル変換回路の構成を示す回路図である。
【図３３】一般的なＡ−ＮＰＣ方式の３レベル変換回路の構成を示す回路図である。
【図３４】従来のＩＧＢＴの構成を示す断面図である。
【図３５】従来のＦＷＤの構成を示す断面図である。
【図３６】従来のＲＢ−ＩＧＢＴの構成を示す断面図である。
【図３７】従来のＲＢ−ＩＧＢＴの構成の別の一例を示す断面図である。
【発明を実施するための形態】
【００４３】
以下に添付図面を参照して、この発明にかかる半導体装置、半導体装置の製造方法および半導体装置の制御方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【００４４】
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成を示す断面図である。図１に示す実施の形態１にかかる半導体装置は、プレーナゲート型のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を有するＲＢ−ＩＧＢＴである。図１に示すように、実施の形態１にかかる半導体装置は、ｎ-型半導体基板（チップ）からなるｎ-ドリフト領域（第１半導体領域）１に、ドリフト電流が流れる活性領域と、活性領域を囲む終端構造部と、を備える。ｎ-ドリフト領域１は、一般的なＮＰＴ構造の素子に比べてキャリアライフタイムが比較的大きくなっている。活性領域において、ｎ-ドリフト領域１の一方の面の表面層には、ｐベース領域（第２半導体領域）２が選択的に設けられている。
【００４５】
ｎ-ドリフト領域１とｐベース領域２との間には、ｎ領域１１が設けられている。ｎ領域１１は、ｐベース領域２の、ｎ-ドリフト領域１側を覆う。ｐベース領域２の内部には、ｎ+エミッタ領域（第３半導体領域）３およびｐ+コンタクト領域４が選択的に設けられている。ｐベース領域２の、ｎ-ドリフト領域１とｎ+エミッタ領域３とに挟まれた部分の表面には、ゲート絶縁膜５を介してゲート電極６が設けられている。エミッタ電極（第１電極）７は、ｎ+エミッタ領域３およびｐ+コンタクト領域４に接し、ｎ+エミッタ領域３とｐ+コンタクト領域４を短絡する。また、エミッタ電極７は、層間絶縁膜（ＢＰＳＧ：Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）１２によってゲート電極６と電気的に絶縁されている。
【００４６】
ｎ-ドリフト領域１の他方の面の表面層には、ｎ-ドリフト領域１の他方の面全体にわたってｐコレクタ領域（第４半導体領域）８が設けられている。コレクタ電極（第２電極）９は、ｐコレクタ領域８の全面に接する。ｎ-ドリフト領域１とｐコレクタ領域８との界面には、ライフタイムキラーとして添加された例えば電子線等により結晶欠陥が形成されてなる、他の領域よりもキャリアのライフタイムの短い領域（以下、低ライフタイム領域とする）１０が設けられている。具体的には、低ライフタイム領域１０は、ｎ-ドリフト領域１とｐコレクタ領域８との界面を含んで、ｐコレクタ領域８からｎ-ドリフト領域１に跨って設けられている。
【００４７】
また、低ライフタイム領域１０は、ｐコレクタ領域８よりも活性化率が低く、ｐコレクタ領域８を形成するために注入された例えば硼素などのｐ型不純物がほぼ活性化されていない領域となっている。すなわち、低ライフタイム領域１０は、ｐコレクタ領域８を形成するために注入されて、ｎ-ドリフト領域１とｐコレクタ領域８との界面からｎ-ドリフト領域１側およびｐコレクタ領域８側に存在し、かつ活性化されていないｐ型不純物が存在する領域である。
【００４８】
ｎ-ドリフト領域１の外周部には、ｎ-ドリフト領域１の一方の面からｎ-ドリフト領域１を貫通してｐコレクタ領域８に達するｐ+分離領域（第５半導体領域）２０が設けられている。すなわち、ｎ-ドリフト領域１の外周部には、活性領域を囲むように、ｐコレクタ領域８とｐ+分離領域２０とが連結されてなるシリコン貫通分離層構造が設けられている。ｐ+分離領域２０は、低ライフタイム領域１０に接する。フィールドストッパー電極２１は、ｐ+分離領域２０に電気的に接続されている。ｐ+分離領域２０と活性領域との間には、終端構造が設けられている。終端構造は、ｎ-ドリフト領域１の一方の面側に選択的に設けられたフローティングのｐ領域３１と、ｐ領域３１に電気的に接続されたフィールドプレート電極３２とで構成されている。
【００４９】
次に、実施の形態１にかかる半導体装置の駆動方法について説明する。実施の形態１にかかる半導体装置（ＲＢ−ＩＧＢＴ：第２半導体素子）をダイオードモードで逆回復させるときに、ＲＢ−ＩＧＢＴによって中間電位が決定されるスイッチングデバイスを構成するＩＧＢＴ（第１半導体素子）のターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくする。ターンオンｄｉ／ｄｔとは、スイッチングデバイスのターンオン時に流れる電流の変化量である。ＩＧＢＴのターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくするには、例えば、ＩＧＢＴのターンオン速度を４４０Ａ／μｍ以下にすればよい。実施の形態１にかかる半導体装置（ＲＢ−ＩＧＢＴ）、および、ＲＢ−ＩＧＢＴによって中間電位が決定されるスイッチングデバイスを構成するＩＧＢＴの制御は、図示省略する制御手段によって行われる。
【００５０】
より具体的には、例えば、図３３に示すように、実施の形態１にかかる２つの半導体装置を並列接続して双方向スイッチ１３０を構成する。そして、この双方向スイッチ１３０によってメインスイッチ１００（対向側スイッチングデバイス）の中間電位（接続点１０５における出力点電位）をクランプする構成のＡ−ＮＰＣ回路（Ａ−ＮＰＣ方式の３レベル変換回路）とした場合、メインスイッチ１００を構成するＩＧＢＴ１０１，１０２のターンオンｄｉ／ｄｔ（以下、メインＩＧＢＴのターンオンｄｉ／ｄｔとする）が０．８ｋＡ／μｓよりも小さくなるように駆動制御する。その理由は、ＩＧＢＴ１１１，１１２とＦＷＤ１１３，１１４とを組み合わせて双方向スイッチ１１０を構成する従来のＡ−ＮＰＣ回路（図３２）よりも電力損失を低減することができるからである。
【００５１】
以上、説明したように、実施の形態１によれば、ＲＢ−ＩＧＢＴを逆回復させるときに、ＲＢ−ＩＧＢＴのコレクタまたはエミッタにコレクタまたはエミッタが接続されたＩＧＢＴのターンオフｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくすることで、逆回復電流ピーク、逆回復時の電圧跳ね上がりピークを抑制することができるとともに、逆回復損失を低減することができる。これにより、スイッチング損失（電力損失）を低減することができ、低損失な半導体装置を提供することができる。
【００５２】
また、実施の形態１によれば、ｎ-ドリフト領域１とｐコレクタ領域８との界面に低ライフタイム領域１０を設け、かつｎ-ドリフト領域１のキャリアライフタイムを設計上可能なかぎり長くすることにより、ターンオン時に、ｐコレクタ領域８からｎ-ドリフト領域１への少数キャリア（ホール）の注入を抑制し、かつｎ-ドリフト領域１における電子輸送係数を大きくすることができる。ＮＰＴ構造とした場合であっても、ターンオフ損失を従来と同程度に維持することができる。
【００５３】
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図２は、実施の形態２にかかる半導体装置の構成を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ-ドリフト領域１の外周部に溝２２が設けられ、ｎ-ドリフト領域１の外周部側の厚さが活性領域側の厚さよりも薄くなっている点である。
【００５４】
具体的には、図２に示すように、ｎ-ドリフト領域１の外周部には、ｎ-ドリフト領域１の一方の面からｎ-ドリフト領域１の厚さよりも浅い深さでｐ+分離領域２０ａが設けられている。また、ｎ-ドリフト領域１の外周部には、ｎ-ドリフト領域１の他方の面からｐ+分離領域２０ａに達する溝２２が設けられている。溝２２は、例えば、ｎ-ドリフト領域１の他方の面からｐ+分離領域２０ａ側に向かって徐々に開口幅が狭くなるＶ字状の断面形状を有する。溝２２の側壁には、ｐコレクタ領域８が延在してなるｐコレクタ領域２０ｂが設けられている。
【００５５】
溝２２の側壁に設けられたｐコレクタ領域２０ｂは、ｎ-ドリフト領域１の一方の面に設けられたｐ+分離領域２０ａと、ｎ-ドリフト領域１の他方の面に設けられたｐコレクタ領域８とを連結する。低ライフタイム領域１０は、ｎ-ドリフト領域１とｐコレクタ領域８との界面から、ｎ-ドリフト領域１とｐコレクタ領域２０ｂとの界面にわたって設けられている。コレクタ電極９は、ｐコレクタ領域８，２０ｂからｐ+分離領域２０ａにわたって設けられている。図２に示すＲＢ−ＩＧＢＴのそれ以外の構成および駆動方法は、図１に示すＲＢ−ＩＧＢＴと同様である。
【００５６】
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、ｎ-ドリフト領域の外周部に溝を形成することにより、溝を形成しない場合に比べてｐ+分離領域の拡散深さの浅いシリコン貫通分離層構造を形成することができる。これにより、ｐ+分離領域を形成する際の熱拡散によってｐ+分離領域の横方向拡散（基板主面に平行な方向への拡散）が増大することを防止することができ、ｐ+分離領域の表面積が増大することを防止することができる。ＲＢ−ＩＧＢＴはＦＳ構造よりもｎ-ドリフト領域の厚さが厚いＮＰＴ構造を備え、例えば１７００Ｖの耐圧クラスではｎ-ドリフト領域となるｎ-半導体基板の厚さが３００μｍ程度となるため有効である。
【００５７】
（実施の形態３）
次に、実施の形態３にかかる半導体装置の製造方法について、実施の形態２にかかる半導体装置を製造する場合を例に説明する。図３〜５は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。ここでは、ウエハのおもて面を上にして図示しているが、ウエハの面は、各工程において適宜反転されているものとする（図６〜１９についても同様）。まず、図３に示すように、ｎ-ドリフト領域１となるｎ-型ウエハ（以下、ｎ-型ウエハ１とする）を用意する。次に、ｐ型不純物のイオン注入および熱拡散処理により、ｎ-型ウエハ１のおもて面の表面層にｐ+分離領域２０ａを選択的に形成する。ｐ+分離領域２０ａの深さは、ｎ-型ウエハ１の最終的な厚さよりも浅くする。
【００５８】
次に、ｎ-型ウエハ１のおもて面側の、隣り合うｐ+分離領域２０ａに挟まれた部分に、おもて面素子構造４１を形成する。また、おもて面素子構造４１とともに、ｎ-型ウエハ１のおもて面側に、ｐ領域３１およびフィールドプレート電極３２からなる終端構造（不図示）や、ｐ+分離領域２０ａに電気的に接するフィールドストッパー電極（不図示）を形成する。おもて面素子構造４１とは、活性領域に形成されるｐベース領域２、ｎ+エミッタ領域３、ｐ+コンタクト領域４、ゲート絶縁膜５およびゲート電極６からなるＭＯＳゲート構造、エミッタ電極７である。おもて面素子構造４１の形成方法については後述する。
【００５９】
次に、図４に示すように、ｎ-型ウエハ１の裏面を研削し、所望の厚さになるまでｎ-型ウエハ１を薄化する。次に、フォトリソグラフィにより、ｎ-型ウエハ１の裏面に、溝２２の形成領域に対応する部分を露出するレジストマスク４２を形成する。次に、レジストマスク４２をマスクとしてエッチングを行い、ｎ-型ウエハ１の裏面からｐ+分離領域２０ａに達する例えばＶ字状の溝２２を形成する。次に、図５に示すように、レジストマスク４２を除去した後、ｐ型不純物のイオン注入および熱拡散処理により、ｎ-型ウエハ１の裏面から溝２２の内壁にわたって、ｐコレクタ領域８，２０ｂとなるｐ領域を形成する。
【００６０】
ｎ-型ウエハ１の裏面および溝２２の内壁に形成されたｐ領域は、溝２２の底面においてｐ+分離領域２０ａに連結される。これにより、チップ外周部に対応する領域にシリコン貫通分離層構造が形成される。次に、ｎ-型ウエハ１の裏面および溝２２の内壁に形成されたｐ領域の全面に接するコレクタ電極（不図示）を形成する。これにより、ｐ+分離領域２０ａおよび溝２２の例えば中心位置に位置するスクライブラインで囲まれた個々のチップ領域に、それぞれＲＢ−ＩＧＢＴ４３が形成される。最後にダイシングをおこない、スクライブラインで個々のチップに切り離すことによって、図２に示す構成のＲＢ−ＩＧＢＴが完成する。
【００６１】
次に、実施の形態３にかかる半導体装置の製造方法におけるおもて面素子構造４１の形成方法について説明する。図６〜１９は、実施の形態３にかかる半導体装置の製造途中の状態を示す断面図である。図６〜１９では、ｎ-型ウエハ１（ｎ-ドリフト領域１となるｎ-型ウエハ）の一部を図示する。まず、上述したように、ｎ-型ウエハ１のおもて面側にｐ+分離領域２０ａを形成する（図３）。次に、イオン注入および熱拡散処理により、終端構造の形成領域の、ｎ-型ウエハ１のおもて面の表面層にフローティングのｐ領域（不図示）を形成する。次に、フローティングのｐ領域形成によってｎ-型ウエハ１のおもて面表面に形成された酸化膜（不図示）の活性領域の部分を除去する。
【００６２】
次に、図６に示すように、ｎ-型ウエハ１のおもて面表面に、熱酸化膜５ｂを成長させる。次に、フォトリソグラフィにより、熱酸化膜５ｂの表面に、熱酸化膜５ｂの一部が露出するように開口されたレジストマスク５１を形成する。次に、レジストマスク５１をマスクとしてエッチングを行い、熱酸化膜５ｂの、レジストマスク５１の開口部に露出された部分を除去する。ここで、エッチング方法として、ウエットエッチングを用いてもよいし、ドライエッチングを用いてもよい（以下、熱酸化膜をエッチングする処理において同様）。次に、レジストマスク５１を除去し、ｎ-型ウエハ１を洗浄する。
【００６３】
次に、図７に示すように、ｎ-型ウエハ１のおもて面に、スクリーン酸化膜５２を成長させる。次に、ｎ-型ウエハ１のおもて面に、スクリーン酸化膜５２の上から例えばリン（Ｐ）などのｎ型不純物をイオン注入する。このイオン注入は、例えば、加速エネルギーを１００ｋｅＶ程度とし、ドーズ量を１．０×１０12ｃｍ-2以上１．５×１０12ｃｍ-2以下としてもよい。次に、図８に示すように、熱拡散処理により、ｎ-型ウエハ１に注入されたｎ型不純物を拡散させる。この熱拡散処理は、例えば、不活性ガス雰囲気下において１１５０℃で５時間行ってもよい。これにより、ｎ-型ウエハ１のおもて面の、熱酸化膜５ｂで覆われていない部分の表面層に所定の拡散深さでｎ領域１１が形成される。
【００６４】
次に、図９に示すように、例えばウエットエッチングによって、ｎ-型ウエハ１おもて面のシリコンが露出するまで酸化膜を除去し、スクリーン酸化膜５２を除去する。次に、ｎ-型ウエハ１のおもて面に、熱酸化膜５ｂに接するように熱酸化膜５ａを成長させる。この熱酸化膜５ａ，５ｂがゲート絶縁膜となる（以下、ゲート絶縁膜５ａ，５ｂとする）。次に、ｎ-型ウエハ１のおもて面側の全面に、すなわちゲート絶縁膜５ａ，５ｂ上に、ゲート電極６となるｎ型の低抵抗率のポリシリコン層を堆積する。ポリシリコン層の厚さは、例えば、０．４μｍ以上０．８μｍ以上であってもよい。
【００６５】
次に、図１０に示すように、フォトリソグラフィにより、ゲート電極６となるポリシリコン層の表面に、ポリシリコン層の一部が露出するように開口されたレジストマスク５３を形成する。次に、レジストマスク５３をマスクとして等方性エッチングまたは異方性エッチングを行い、ポリシリコン層の、レジストマスク５３の開口部に露出する部分を除去する。ゲート絶縁膜５ａ，５ｂ上に残るポリシリコン層がゲート電極６である。次に、レジストマスク５３を除去し、ｎ-型ウエハ１を洗浄する。
【００６６】
次に、図１１に示すように、ｎ-型ウエハ１のおもて面に、ゲート電極６をマスクとして自己整合的に例えば硼素（Ｂ）などのｐ型不純物をイオン注入する。このイオン注入は、ｎ-型ウエハ１の表面に対して垂直な方向から行う。また、このイオン注入は、例えば、加速エネルギーを４５ｋｅＶ程度とし、ドーズ量を１．０×１０14ｃｍ-2台としてもよい。次に、図１２に示すように、熱拡散処理により、ｎ-型ウエハ１に注入されたｐ型不純物を熱拡散させる。この熱拡散処理は、例えば、不活性ガス雰囲気下において１１５０℃で２時間を行ってもよい。これにより、ｎ領域１１の表面層に、ゲート電極６の端部に自己整合したｐベース領域２が所定の拡散深さで形成される。次に、ｎ-型ウエハ１を洗浄する。
【００６７】
次に、図１３に示すように、フォトリソグラフィにより、ｎ-型ウエハ１のおもて面側に、ｐ+コンタクト領域４の形成領域が露出するように開口されたレジストマスク５４を形成する。次に、レジストマスク５４をマスクとして、ｎ-型ウエハ１のおもて面に、ゲート絶縁膜５ａの上から例えば硼素などのｐ型不純物をイオン注入する。このイオン注入は、例えば、加速エネルギーを１５０ｋｅＶ程度とし、ドーズ量を２．０×１０15ｃｍ-2台としてもよい。そして、レジストマスク５４を除去し、ｎ-型ウエハ１を洗浄する。
【００６８】
次に、図１４に示すように、熱拡散処理により、ｎ-型ウエハ１に注入されたｐ型不純物を熱拡散させる。これによって、ｐベース領域２の表面層に、所定の拡散深さでｐ+コンタクト領域４が形成される。次に、図１５に示すように、フォトリソグラフィにより、ｎ-型ウエハ１のおもて面側に、ｎ+エミッタ領域３の形成領域が露出するように開口されたレジストマスク５５を形成する。次に、レジストマスク５５をマスクとして、ｎ-型ウエハ１のおもて面に、ゲート絶縁膜５ａの上から例えば砒素（Ａｓ）などのｎ型不純物をイオン注入する。このイオン注入は、例えば、加速エネルギーを１２０ｋｅＶ程度とし、ドーズ量を１．０×１０15ｃｍ-2台としてもよい。そして、レジストマスク５５を除去し、ｎ-型ウエハ１を洗浄する。
【００６９】
次に、図１６に示すように、熱拡散処理により、ｎ-型ウエハ１に注入されたｐ型不純物を熱拡散させる。これによって、ｐベース領域２およびｐ+コンタクト領域４の表面層に、所定の拡散深さでｎ+エミッタ領域３が形成される。次に、ｎ-型ウエハ１のおもて面側に、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜と層間絶縁膜の複合膜１２を堆積する。ＨＴＯ膜の厚さは、例えば２００μｍであってもよい。層間絶縁膜の厚さは、例えば１μｍであってもよい。以降、ＨＴＯ膜および層間絶縁膜からなる複合膜１２を、単に層間絶縁膜１２とする。次に、層間絶縁膜１２に不活性ガス雰囲気下において熱処理を行う。
【００７０】
次に、フォトリソグラフィにより、ｎ-型ウエハ１のおもて面側に、エミッタ電極７とのコンタクト部分が露出されるように開口されたレジストマスク５６を形成する。次に、レジストマスク５６をマスクとして異方性エッチング、または等方性エッチングおよび異方性エッチングを組み合わせて行い、レジストマスク５６の開口部に露出する層間絶縁膜１２およびゲート絶縁膜５ａを除去する。これにより、ｎ-型ウエハ１のおもて面、すなわちｎ+エミッタ領域３およびｐ+コンタクト領域４が露出される。そして、レジストマスク５６を除去し、ｎ-型ウエハ１を洗浄する。
【００７１】
次に、図１７に示すように、スパッタリングにより、ｎ-型ウエハ１のおもて面側全面に、エミッタ電極７となるアルミニウム（Ａｌ）膜を堆積する。次に、フォトリソグラフィにより、ｎ-型ウエハ１のおもて面にレジストマスク（不図示）を形成する。そして、このレジストマスクをマスクとしてウエットエッチングまたはドライエッチングを行い、所望のパターンでエミッタ電極７をパターニングする（不図示）。そして、エミッタ電極７のパターニングに用いたレジストマスクを除去し、ｎ-型ウエハ１を洗浄する。
【００７２】
次に、ｎ-型ウエハ１のおもて面側に、窒化シリコン（ＳｉＮ）膜またはポリイミド膜などのパッシベーション膜（不図示）を堆積する。次に、フォトリソグラフィにより、ｎ-型ウエハ１のおもて面側にレジストマスク（不図示）を形成する。次に、このレジストマスクをマスクとしてエッチングを行い、エミッタ電極７上に堆積されたパッシベーション膜をパターニングし、エミッタ電極７の一部を露出させる。これにより、エミッタ電極７と例えば外部装置とを接続するためのパッド（ＰＡＤ）領域が形成され、おもて面素子構造４１が完成する。そして、パッシベーション膜のパターニングに用いたレジストマスクを除去し、ｎ-型ウエハ１を洗浄する。
【００７３】
次に、図１８に示すように、ｎ-型ウエハ１のおもて面側に、おもて面素子構造４１や終端構造などを保護するレジスト（以下、保護レジストとする）５７を塗布して硬化させる。次に、保護レジスト５７の上に、バックグラインド（ＢＧ：Ｂａｃｋ  Ｇｒｉｎｄｉｎｇ）時にｎ-型ウエハ１を保護するテープ（以下、ＢＧテープとする）５８を貼り付ける。次に、ｎ-型ウエハ１の裏面を研削し、所定の厚さになるまでｎ-型ウエハ１を薄化する。そして、ＢＧテープ５８を除去し、ｎ-型ウエハ１を洗浄する。次に、研削によってｎ-型ウエハ１の裏面に生じた損傷の除去、およびｎ-型ウエハ１にかかる応力の緩和を図るために、エッチングによって、ｎ-型ウエハ１の裏面全面を均一に除去し、ｎ-型ウエハ１の厚さをさらに５μｍ以上２０μｍ以下程度に薄くする。最終的なｎ-型ウエハ１の厚さは、ＮＰＴ構造を構成するために例えば２５０μｍ〜２９０μｍ程度であってもよい。
【００７４】
次に、図１９に示すように、ｎ-型ウエハ１の裏面の全面に、異なる加速エネルギーで、ｐ型不純物イオンのイオン注入を例えば２回行う。具体的には、ｎ-型ウエハ１の裏面の全面に、第１の加速エネルギーで例えば硼素などのｐ型不純物をイオン注入する。そして、ｎ-型ウエハ１のｐ型不純物がイオン注入された裏面の全面に、再度、第１の加速エネルギーより低い第２の加速エネルギーで例えば硼素などのｐ型不純物をイオン注入する。１回目のイオン注入と２回目のイオン注入の各条件は、例えば、次のとおりである。
【００７５】
例えば、１回目のイオン注入では、第１の加速エネルギーを例えば１００ｋｅＶ以上３００ｋｅＶ以下とし、ドーズ量を１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下としてもよい。２回目のイオン注入では、第２の加速エネルギーを例えば３０ｋｅＶ以上６０ｋｅＶ以下とし、ドーズ量を１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下としてもよい。１回目のイオン注入と２回目のイオン注入は、同じドーズ量で行ってもよいし、異なるドーズ量で行ってもよいし、順番を入れ替えてもよい。
【００７６】
次に、熱処理により、ｎ-型ウエハ１の裏面に導入したｐ型不純物を電気的に活性化させる。これによって、ｎ-型ウエハ１の裏面の表面層に、ｐコレクタ領域８が形成されるとともに、ｎ-ドリフト領域（ｎ-型ウエハ１）とｐコレクタ領域８との界面に低ライフタイム領域１０が形成される。すなわち、ｎ-型ウエハ１の裏面のｐ型不純物が注入された表面層において、裏面から所定の深さまでの部分（ｐコレクタ領域８となる領域のｎ-型ウエハ１裏面側の部分）を電気的に完全に活性化し、裏面から所定の深さよりも深い部分（低ライフタイム領域１０となる領域）を部分的に活性化させないように熱処理を行う。
【００７７】
具体的には、この熱処理は、例えば、ｎ-型ウエハ１の裏面にレーザーＬＡを照射し、ｎ-型ウエハ１の裏面に導入したｐ型不純物を電気的に活性化させる。これにより、ｐ型不純物の濃度分布に対応して部分的に活性化された、ｐコレクタ領域８よりも活性化率が低い低ライフタイム領域１０が形成される。レーザーＬＡとして、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを用いてもよいし、波長が５３２ｎｍのＹＡＧレーザーを用いてもよい。
【００７８】
好ましくは、レーザーＬＡとして、シリコンが溶解する臨界の照射エネルギー密度よりも低い照射エネルギー密度を有するレーザーを用いるのがよい。また、レーザーＬＡ照射に代えて、例えばアニール炉によってｎ-型ウエハ１を３８０℃で１時間のアニールを行ってもよい。レーザーＬＡを用いる場合、アニール炉を用いる場合に比べてｐコレクタ領域８の活性化率が高くなる。このため、ｎ-ドリフト領域１とｐコレクタ領域８とのｐｎ接合からのリーク電流を少なくすることができる。
【００７９】
次に、ｎ-型ウエハ１のおもて面側のおもて面素子構造４１などを保護する保護レジスト５７を除去し、ｎ-型ウエハ１を洗浄する。次に、ｐコレクタ領域８の表面に、コレクタ電極９となる電極材を堆積する。次に、例えば、不活性ガス雰囲気下において、２８０℃以上３３０℃以下の温度の熱処理を電極材に行う。コレクタ電極９を形成するための熱処理は、ｐコレクタ領域８を活性化させるための熱処理よりも熱処理温度が低いため、低ライフタイム領域１０の活性化率が変動することはない。この熱処理により、ｎ-型ウエハ１の裏面にコレクタ電極９が形成され、図２に示すＲＢ−ＩＧＢＴが完成する。
【００８０】
上述した製造工程においては、ｎ-ドリフト領域のキャリアライフタイムを長くする調整するために、ｎ-型ウエハ１の裏面に、例えば電子線（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）やプロトン（Ｈ+）等の軽イオンを照射する工程およびその後のアニール（熱処理）工程を追加してもよい。ｎ-ドリフト領域のキャリアライフタイムを長くするための軽イオン照射は、例えば、ｎ-型ウエハ１のおもて面または裏面から、加速エネルギーを４ＭｅＶ〜６ＭｅＶ程度とし、線量（ドーズ量）を１０ｋＧｒｙ〜３０ｋＧｒｙ程度として行う。また、軽イオン照射後のアニールは、アニール温度を３２０℃〜３４０℃とし、アニール時間を５０分間〜７０分間とする。これにより、一般的なＮＰＴ構造の素子に比べてキャリアライフタイムを比較的大きくすることができる。キャリアライフタイムを調整するための工程は、ＲＢ−ＩＧＢＴのおもて面素子構造４１が形成された後（図１７参照）、ｎ-型ウエハ１の裏面側にｐコレクタ領域８および低ライフタイム領域１０を形成するためのイオン注入工程を行う前までに実施すればよい。
【００８１】
また、上述した実施の形態３にかかる半導体装置の製造方法においては、ｐ+分離領域を、ｎ-型ウエハ１のおもて面からｎ-型ウエハ１の最終的な厚さ以上の深さで形成することで、実施の形態１にかかる半導体装置を製造することができる。この場合、ｎ-型ウエハ１の裏面に溝２２は形成しない。実施の形態３にかかる半導体装置の製造方法によって実施の形態１にかかる半導体装置を製造する場合のそれ以外の工程は、実施の形態３にかかる半導体装置の製造方法によって実施の形態２にかかる半導体装置を製造する場合と同様である。
【００８２】
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
【００８３】
（オン電圧Ｖｏｎ特性について）
次に、第１実施例にかかる半導体装置の電流−電圧特性（Ｉ−Ｖ特性）について検証した。図２０は、第１実施例にかかる半導体装置のオン電圧特性を示す特性図である。図２１は、第１実施例にかかる半導体装置のオン電圧とスイッチング損失との関係を示す特性図である。図２２は、図２０，２１の各特性における測定値を示す図表である。まず、実施の形態３にかかる半導体装置の製造方法にしたがい、実施の形態２にかかる半導体装置を作製した（第１実施例とする）。すなわち、第１実施例は、チップ外周部側の厚さが活性領域側の厚さよりも薄いＮＰＴ型ＲＢ−ＩＧＢＴである。耐圧を１７００Ｖとした。ｎ-ドリフト領域１となるシリコン基板の厚さを、後述する第１比較例を構成するシリコン基板の厚さよりも、当該第１比較例を構成するシリコン基板の厚さの１／３程度厚い約２７０μｍとした。
【００８４】
また、第１実施例では、おもて面素子構造４１形成後に、電子線照射およびその後のアニールを行い、キャリアライフタイムを調整した。このとき、電子線の加速エネルギーを４．６ＭｅＶとし、電子線量を１０ｋＧｒｙ〜３０ｋＧｒｙとした。また、アニール温度を３２０℃〜３４０℃とし、アニール時間を６０分間とした。一般的なＮＰＴ構造デバイスにおけるキャリアライフタイムの調整は、電子線の加速エネルギーを４．６ＭｅＶ程度、電子線量を６０ｋＧｒｙ〜１２０ｋＧｒｙ程度、およびアニール温度を３４０℃程度として行われる。このため、第１実施例は、一般的なＮＰＴ構造の素子に比べてキャリアライフタイムが比較的大きくなっている。比較として、３．３ｋＶ耐圧のＩＧＢＴおよび３．３ｋＶ耐圧のＦＷＤを用意し、このＩＧＢＴとＦＷＤとを直列接続した構成の第１比較例を作製した。
【００８５】
この第１実施例および１比較例について、同一のスイッチング条件で、オン電圧Ｖｏｎおよびスイッチング損失（ターンオフ損失Ｅｏｆｆ、ターンオン損失Ｅｏｎ、逆回復損失Ｅｒｒ）を測定した。このときのスイッチング条件は、バス電圧Ｖｂｕｓを８５０Ｖとし、定格電流を５０Ａとし、ゲート・エミッタ間電圧ＶGEを１５Ｖとした。定格電流とは、正常動作を保証する電流上限値である。オン電圧Ｖｏｎは、室温（２５℃程度）および１２５℃の温度環境下で測定している。図２０，２２において、第１比較例のオン電圧Ｖｏｎとは、ＩＧＢＴのオン電圧（＝２．８６Ｖ）とＦＷＤの順方向電圧ＶF（＝２．２８Ｖ）との総和である。
【００８６】
図２０〜２１に示す結果より、第１実施例は、ＮＰＴ構造であることで第１比較例よりもシリコン基板の厚さが厚くなっているにもかかわらず、ターンオフ損失Ｅｏｆｆが第１比較例とほぼ同程度であることが確認された。その理由は、低ライフタイム領域１０を形成することによりターンオン時にｐコレクタ領域８からｎ-ドリフト領域１へのホール（正孔）注入を抑制したことに加え、ｎ-ドリフト領域１のキャリアライフタイムを設計上可能なかぎり長くし、ｎ-ドリフト領域１における電子輸送係数を大きくしたからである。また、第１実施例は、第１比較例よりもシリコン基板の厚さが厚いことで、電流能力（オン電圧Ｖｏｎ）が第１比較例よりも劣っているものの、ターンオン損失Ｅｏｎが第１比較例の１０％増程度（＝２０．１［ｍＪ／ｐｕｌｓｅ］×１１０％）に抑えられていることが確認された。
【００８７】
一方、第１実施例は、キャリアライフタイムが比較的に大きいことに加え、第１比較例よりもシリコン基板の厚さが厚いことから、第１比較例のＦＷＤよりもシリコン基板に蓄積されるキャリアが多くなる。このため、第１実施例では、微小電流（例えば定格電流の１０％程度）が流れる場合に、第１実施例がダイオードモードで定常オン状態から逆回復過程に移行する際に生じる過大な逆回復電流および電圧跳ね上がりによって磁気ノイズが発生する他、逆回復損失Ｅｒｒが増大する虞がある。
【００８８】
（逆回復特性について）
そこで、第１実施例に対して、室温において微小電流を流したときの逆回復試験を行った。具体的には、定格電流５０Ａの２つの第１実施例を並列接続して定格電流１００Ａの双方向スイッチ１３０を構成し、この双方向スイッチ１３０によってメインスイッチ１００の中間電位（接続点１０５における出力点電位）をクランプする構成のＡ−ＮＰＣ回路を作製した（以下、第２実施例とする、図３３）。
【００８９】
比較として、２つの第１比較例を並列接続して定格電流１００Ａの双方向スイッチ１１０を構成し、この双方向スイッチ１１０によってメインスイッチ１００の中間電位をクランプする構成のＡ−ＮＰＣ回路を作製した（以下、第２比較例とする、図３２）。すなわち、第２比較例の双方向スイッチ１１０は、２つのＩＧＢＴと２つのＦＷＤとを組み合わせて構成されている。
【００９０】
そして、第２実施例および第２比較例において、Ａ−ＮＰＣ回路のメインスイッチ１００を構成するＩＧＢＴ１０１，１０２のターンオンｄｉ／ｄｔ（メインＩＧＢＴのターンオンｄｉ／ｄｔ）を種々変更してスイッチング損失を測定した。Ａ−ＮＰＣ回路に流す微小電流を、定格電流１００Ａの１０％とした。バス電圧Ｖｂｕｓを８５０Ｖ（＝１／２×直流電源ＶDC）とし、寄生インダクタンスＬｓを０．３μＨとした。メインＩＧＢＴのターンオンｄｉ／ｄｔに対する電圧跳ね上がりＶAK、逆回復電流ピークＩｒｐおよび逆回復損失Ｅｒｒについて、図２３〜２９に示す。
【００９１】
図２３は、第２実施例にかかる半導体装置の逆回復波形を示す特性図である。図２４，２７は、第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと電圧跳ね上がりピークとの関係を示す特性図である。図２５，２８は、第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと逆回復電流ピークとの関係を示す特性図である。図２６，２９は、第２実施例にかかる半導体装置のターンオンｄｉ／ｄｔと逆回復損失との関係を示す特性図である。図２３にはメインＩＧＢＴのターンオンｄｉ／ｄｔが０．４７０ｋＡ／μｓ、０．５８４ｋＡ／μｓおよび０．８０６ｋＡ／μｓである場合の逆回復波形を示す。図２４〜２６は室温での測定結果であり、図２７〜２９は１２５℃の温度環境下での測定結果である。
【００９２】
図２３，２４に示す結果より、第２実施例において、室温における電圧跳ね上がりピークＶｒｐ（すなわち電圧跳ね上がりＶAK）を１０００Ｖ以下にするためには、メインＩＧＢＴのターンオンｄｉ／ｄｔを０．８よりも小さくする必要があることが確認された。図２７に示す結果より、１２５℃の温度環境下においても、室温の場合と同様に、メインＩＧＢＴのターンオンｄｉ／ｄｔが０．８ｋＡ／μｓよりも小さくすることで、電圧跳ね上がりピークＶｒｐを１０００Ｖ以下にすることができることが確認された。電圧跳ね上がりピークＶｒｐを１０００Ｖ以下とする理由は、図３２、図３３のＶDCの値にもよるが、双方向スイッチ１１０，１３０が非スイッチング動作時に双方向スイッチ１１０，１３０に印加される最大許容電圧を超えないようにするためである。
【００９３】
また、図２５，２８に示す結果より、メインＩＧＢＴのターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくしたときに（図中点線で示す部分）、第２実施例の逆回復電流ピークＩｒｐを、メインＩＧＢＴのターンオンｄｉ／ｄｔが１．６ｋＡ／μｓ程度のときの第２比較例のＦＷＤの逆回復電流ピークＩｒｐと同程度以下にすることができることが確認された。図２６，２９に示す結果より、メインＩＧＢＴのターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくしたときに（図中点線で示す部分）、第２実施例の逆回復損失Ｅｒｒを、メインＩＧＢＴのターンオンｄｉ／ｄｔが１．６ｋＡ／μｓ程度のときの第２比較例のＦＷＤの逆回復損失Ｅｒｒと同程度またはそれ以下にすることができることが確認された。メインＩＧＢＴのターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくしたときの第２実施例のスイッチング損失を、メインＩＧＢＴのターンオンｄｉ／ｄｔを１．６ｋＡ／μｓ程度としたときの第２比較例のスイッチング損失と同程度またはそれ以下にすることができる。
【００９４】
（電力損失について）
次に、メインＩＧＢＴのターンオンｄｉ／ｄｔが０．８ｋＡ／μｓよりも小さくなるように駆動制御したときの電力損失について検証した。まず、定格電流５０Ａの２４個の第１実施例を並列接続して定格電流１２００Ａの双方向スイッチ１３０を構成し、この双方向スイッチ１３０によってメインスイッチ１００の中間電位をクランプする構成のＡ−ＮＰＣ回路を作製した（以下、第３実施例とする、図３３に示すＡ−ＮＰＣ回路において、双方向スイッチ１３０を２４個並列接続したＲＢ−ＩＧＢＴで構成したもの）。
【００９５】
比較例として、定格電流５０Ａの２４個の第１比較例を並列接続して定格電流１２００Ａの双方向スイッチ１１０を構成し、この双方向スイッチ１１０によってメインスイッチ１００の中間電位をクランプする構成のＡ−ＮＰＣ回路を作製した（以下、第３比較例とする、図３２に示すＡ−ＮＰＣ回路において双方向スイッチ１１０を２４個のＩＧＢＴと２４個のＦＷＤを組み合わせて構成したもの）。
【００９６】
この第３実施例および第３比較例において、それぞれ、メインＩＧＢＴ１００のターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくなるように駆動制御して、各動作モードにおけるスイッチング損失を測定した。測定時におけるジャンクション温度Ｔｊを１２５℃とした。バス電圧Ｖｂｕｓを９００Ｖ（＝１／２×直流電源ＶDC）とした。ジャンクション温度Ｔｊとは、ｎ-ドリフト領域とｐベース領域とのｐｎ接合近傍における温度である。
【００９７】
次に、キャリア周波数ｆｃが５００Ｈｚである場合と１０００Ｈｚである場合のそれぞれにおいて、各動作モードにおけるスイッチング損失に基づいて、各動作モードにおける電力損失を算出した。電力損失を算出するにあたって、メインスイッチ１００の出力電流Ｉｏを４００Ａｒｍｓとし、メインスイッチ１００の出力周波数を６０Ｈｚとした。また、メインスイッチ１００の力率を０．８とし、メインスイッチ１００のパルス幅変調比を０．８とした。
【００９８】
各動作モードにおける電力損失を図３０，３１に示す。図３０，３１は、第３実施例にかかる半導体装置の各動作モードにおける電力損失を示す特性図である。図３０，３１には、第３比較例の総電力損失１００％とした場合の、各動作モードにおける電力損失の比率を示している。第３実施例の総電力損失は、メインスイッチ１００のターンオフ損失Ｐｏｆｆ、ターンオン損失Ｐｏｎ、定常損失Ｐｓａｔおよびメインスイッチ１００を構成するＦＷＤ１０３，１０４と、双方向スイッチ１３０の逆回復損失Ｐｒｒおよび定常損失Ｐｓａｔとの総和である。
【００９９】
一方、第３比較例の総電力損失は、メインスイッチ１００のターンオフ損失Ｐｏｆｆ、ターンオン損失Ｐｏｎ、定常損失Ｐｓａｔおよびメインスイッチ１００を構成するＦＷＤ１０３，１０４と、双方向スイッチ１１０のＦＷＤの逆回復損失Ｐｒｒおよび順回復損失ＰFと、双方向スイッチ１１０の定常損失Ｐｓａｔとの総和である。このように、第３実施例は、逆回復損失Ｐｒｒが生じないため、第３比較例よりも定常損失Ｐｓａｔが増大したとしても、第３比較例よりも総電力損失を低減することができる。
【０１００】
図３０に示す結果より、キャリア周波数ｆｃが５００Ｈｚのときに、第３実施例の総電力損失は８２％であり、第３実施例は第３比較例よりも１８％の損失低減を実現することができることが確認された。また、図３１に示す結果より、キャリア周波数ｆｃが１０００Ｈｚのときに、第３実施例の総電力損失は８６％であり、第３実施例は第３比較例よりも１４％の損失低減を実現することができることが確認された。このように、第３実施例は、メインＩＧＢＴのターンオンｄｉ／ｄｔが０．８ｋＡ／μｓよりも小さくなるように駆動制御することによって、第３比較例よりも電力損失を低減することができることが確認された。
【０１０１】
以上において本発明では、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば各部の寸法や表面濃度、回路を構成する素子の個数、回路の動作条件等は要求される仕様等に応じて種々設定される。また、上述した実施の形態ではプレーナゲート構造のおもて面素子構造を有する場合を例に説明しているが、プレーナゲート構造のおもて面素子構造に代えて、トレンチゲート構造のおもて面素子構造を設けてもよい。また、本発明では、ｎ型とｐ型をすべて逆転した構成とすることも可能である。
【産業上の利用可能性】
【０１０２】
以上のように、本発明にかかる半導体装置、半導体装置の製造方法および半導体装置の制御方法は、電力変換装置などに用いられるパワー半導体装置に有用である。
【符号の説明】
【０１０３】
１  ｎ-ドリフト領域（ｎ-型ウエハ）
２  ｐベース領域
３  ｎ+エミッタ領域
４  ｐ+コンタクト領域
５  ゲート絶縁膜
５ａ，５ｂ  熱酸化膜
６  ゲート電極
７  エミッタ電極
８，２０ｂ  ｐコレクタ領域
９  コレクタ電極
１０  低ライフタイム領域
１１  ｎ領域
１２  層間絶縁膜
２０，２０ａ  ｐ+分離領域
２１  フィールドストッパー電極
２２  溝
３１  ｐ領域
３２  フィールドプレート電極
４１  おもて面素子構造
１００  メインスイッチ
１０１，１０２  メインスイッチを構成するＩＧＢＴ
１０３，１０４  メインスイッチを構成するＦＷＤ
１０５  接続点
１１０，１３０  双方向スイッチ
【図１】
2014086600.tif 000003
【図２】
2014086600.tif 000004
【図３】
2014086600.tif 000005
【図４】
2014086600.tif 000006
【図５】
2014086600.tif 000007
【図６】
2014086600.tif 000008
【図７】
2014086600.tif 000009
【図８】
2014086600.tif 000010
【図９】
2014086600.tif 000011
【図１０】
2014086600.tif 000012
【図１１】
2014086600.tif 000013
【図１２】
2014086600.tif 000014
【図１３】
2014086600.tif 000015
【図１４】
2014086600.tif 000016
【図１５】
2014086600.tif 000017
【図１６】
2014086600.tif 000018
【図１７】
2014086600.tif 000019
【図１８】
2014086600.tif 000020
【図１９】
2014086600.tif 000021
【図２０】
2014086600.tif 000022
【図２１】
2014086600.tif 000023
【図２２】
2014086600.tif 000024
【図２３】
2014086600.tif 000025
【図２４】
2014086600.tif 000026
【図２５】
2014086600.tif 000027
【図２６】
2014086600.tif 000028
【図２７】
2014086600.tif 000029
【図２８】
2014086600.tif 000030
【図２９】
2014086600.tif 000031
【図３０】
2014086600.tif 000032
【図３１】
2014086600.tif 000033
【図３２】
2014086600.tif 000034
【図３３】
2014086600.tif 000035
【図３４】
2014086600.tif 000036
【図３５】
2014086600.tif 000037
【図３６】
2014086600.tif 000038
【図３７】
2014086600.tif 000039
【手続補正書】
【提出日】平成25年5月31日(2013.5.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
メインスイッチ１００は、直列接続されたＩＧＢＴ１０１，１０２と、ＩＧＢＴ１０１，１０２に並列接続されたＦＷＤ１０３，１０４とで構成されている。双方向スイッチ１１０は、ＩＧＢＴ１１１，１１２と、逆方向耐圧を確保するＦＷＤ１１３，１１４とを組み合わせて構成される。双方向スイッチ１１０は、メインスイッチ１００の中間電位点、すなわち、ＩＧＢＴ１１１とＩＧＢＴ１１２との接続点１０５に接続され、メインスイッチ１００の中間電位をクランプする。直流リンクコンデンサ１２０は、直流電源ＶDCの１／２の電圧を有するコンデンサ１２１，１２２で構成されている。直流リンクコンデンサ１２０は、コンデンサ１２１とコンデンサ１２２との接続点１２３に接続された双方向スイッチ１１０によって電圧制御される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域の一方の面の表面層に選択的に、第２導電型の第２半導体領域が設けられている。前記第２半導体領域の内部に選択的に、第１導電型の第３半導体領域が設けられている。前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介してゲート電極が設けられている。前記第１半導体領域の他方の面に、第２導電型の第４半導体領域が設けられている。前記第１半導体領域と前記第４半導体領域との界面に、他の領域よりもキャリアライフタイムが短い低ライフタイム領域が設けられている。前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域が設けられている。前記第２半導体領域および前記第３半導体領域に接する第１電極が設けられている。前記第４半導体領域に接する第２電極が設けられている。前記第１半導体領域は、キャリアライフタイムを短くするための軽イオン照射により所定のキャリアライフタイムに設定されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１半導体領域の一方の面の表面層に選択的に、第２導電型の第２半導体領域が設けられている。前記第２半導体領域の内部に選択的に、第１導電型の第３半導体領域が設けられている。前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチが設けられている。前記トレンチの内部に、前記トレンチの内壁に沿ってゲート絶縁膜が設けられている。前記トレンチの内部の、前記ゲート絶縁膜の内側にゲート電極が設けられている。前記第１半導体領域の他方の面に、第２導電型の第４半導体領域が設けられている。前記第１半導体領域と前記第４半導体領域との界面に、他の領域よりもキャリアライフタイムが短い低ライフタイム領域が設けられている。前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域が設けられている。前記第２半導体領域および前記第３半導体領域に接する第１電極が設けられている。前記第４半導体領域に接する第２電極が設けられている。前記第１半導体領域は、キャリアライフタイムを短くするための軽イオン照射により所定のキャリアライフタイムに設定されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型半導体領域と、前記第１導電型半導体領域の一方の面側に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、前記第１導電型半導体領域の他方の面に設けられた第１の第２導電型半導体領域と、前記第１導電型半導体領域と前記第１の第２導電型半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１導電型半導体領域の外周部において、前記第１導電型半導体領域の一方の面から前記第１導電型半導体領域および前記低ライフタイム領域を貫通して前記第１の第２導電型半導体領域に達する第２の第２導電型半導体領域と、前記第１の第２導電型半導体領域に接する出力電極と、を備えた半導体装置の製造方法であって、次の特徴を有する。まず、前記第１導電型半導体領域の外周部に選択的に、前記第１導電型半導体領域の一方の主面から所定の深さで前記第２の第２導電型半導体領域を形成する第１工程を行う。次に、前記第１工程後、前記第１導電型半導体領域の一方の主面側に前記絶縁ゲート構造を形成する第２工程を行う。次に、前記第２工程後、キャリアライフタイムを短くするための軽イオン照射を行い、前記第１導電型半導体領域を所定のキャリアライフタイムに設定する第３工程を行う。次に、前記第３工程後、前記第１導電型半導体領域の他方の主面に、前記第２の第２導電型半導体領域に接する前記第１の第２導電型半導体領域を形成する第４工程を行う。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
上述した発明によれば、第２半導体素子（ＲＢ−ＩＧＢＴ）を逆回復させるときに、第２半導体素子のコレクタまたはエミッタにコレクタまたはエミッタが接続された第１半導体素子（ＩＧＢＴ）のターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくすることで、逆回復電流ピークおよび逆回復時の電圧跳ね上がりピークを抑制することができるとともに、逆回復損失を低減することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正の内容】
【００５１】
以上、説明したように、実施の形態１によれば、ＲＢ−ＩＧＢＴを逆回復させるときに、ＲＢ−ＩＧＢＴのコレクタまたはエミッタにコレクタまたはエミッタが接続されたＩＧＢＴのターンオンｄｉ／ｄｔを０．８ｋＡ／μｓよりも小さくすることで、逆回復電流ピーク、逆回復時の電圧跳ね上がりピークを抑制することができるとともに、逆回復損失を低減することができる。これにより、スイッチング損失（電力損失）を低減することができ、低損失な半導体装置を提供することができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
また、実施の形態１によれば、ｎ-ドリフト領域１とｐコレクタ領域８との界面に低ライフタイム領域１０を設け、かつｎ-ドリフト領域１のキャリアライフタイムを設計上可能なかぎり短くすることにより、ターンオン時に、ｐコレクタ領域８からｎ-ドリフト領域１への少数キャリア（ホール）の注入を抑制し、かつｎ-ドリフト領域１における電子輸送係数を大きくすることができる。ＮＰＴ構造とした場合であっても、ターンオフ損失を従来と同程度に維持することができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
次に、図９に示すように、例えばウエットエッチングによって、ｎ-型ウエハ１おもて面のシリコンが露出するまで酸化膜を除去し、スクリーン酸化膜５２を除去する。次に、ｎ-型ウエハ１のおもて面に、熱酸化膜５ｂに接するように熱酸化膜５ａを成長させる。この熱酸化膜５ａ，５ｂがゲート絶縁膜となる（以下、ゲート絶縁膜５ａ，５ｂとする）。次に、ｎ-型ウエハ１のおもて面側の全面に、すなわちゲート絶縁膜５ａ，５ｂ上に、ゲート電極６となるｎ型の低抵抗率のポリシリコン層を堆積する。ポリシリコン層の厚さは、例えば、０．４μｍ以上０．８μｍ以下であってもよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
上述した製造工程においては、ｎ-ドリフト領域のキャリアライフタイムを短くする調整をするために、ｎ-型ウエハ１の裏面に、例えば電子線（ＥＢ：Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）やプロトン（Ｈ+）等の軽イオンを照射する工程およびその後のアニール（熱処理）工程を追加してもよい。ｎ-ドリフト領域のキャリアライフタイムを短くするための軽イオン照射は、例えば、ｎ-型ウエハ１のおもて面または裏面から、加速エネルギーを４ＭｅＶ〜６ＭｅＶ程度とし、線量（ドーズ量）を１０ｋＧｒｙ〜３０ｋＧｒｙ程度として行う。また、軽イオン照射後のアニールは、アニール温度を３２０℃〜３４０℃とし、アニール時間を５０分間〜７０分間とする。これにより、一般的なＮＰＴ構造の素子に比べてキャリアライフタイムを比較的大きくすることができる。キャリアライフタイムを調整するための工程は、ＲＢ−ＩＧＢＴのおもて面素子構造４１が形成された後（図１７参照）、ｎ-型ウエハ１の裏面側にｐコレクタ領域８および低ライフタイム領域１０を形成するためのイオン注入工程を行う前までに実施すればよい。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８６
【補正方法】変更
【補正の内容】
【００８６】
図２０〜２１に示す結果より、第１実施例は、ＮＰＴ構造であることで第１比較例よりもシリコン基板の厚さが厚くなっているにもかかわらず、ターンオフ損失Ｅｏｆｆが第１比較例とほぼ同程度であることが確認された。その理由は、低ライフタイム領域１０を形成することによりターンオン時にｐコレクタ領域８からｎ-ドリフト領域１へのホール（正孔）注入を抑制したことに加え、ｎ-ドリフト領域１のキャリアライフタイムを設計上可能なかぎり短くし、ｎ-ドリフト領域１における電子輸送係数を大きくしたからである。また、第１実施例は、第１比較例よりもシリコン基板の厚さが厚いことで、電流能力（オン電圧Ｖｏｎ）が第１比較例よりも劣っているものの、ターンオン損失Ｅｏｎが第１比較例の１０％増程度（＝２０．１［ｍＪ／ｐｕｌｓｅ］×１１０％）に抑えられていることが確認された。
【手続補正１１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域の、前記第１半導体領域と前記第３半導体領域とに挟まれた部分の表面に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、
前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、
前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、
前記第２半導体領域および前記第３半導体領域に接する第１電極と、
前記第４半導体領域に接する第２電極と、
を備え、
前記第１半導体領域は、キャリアライフタイムを短くするための軽イオン照射により所定のキャリアライフタイムに設定されていることを特徴とする半導体装置。
【手続補正１２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の面の表面層に選択的に設けられた第２導電型の第２半導体領域と、
前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
前記第２半導体領域および前記第３半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部に、前記トレンチの内壁に沿って設けられたゲート絶縁膜と、
前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、
前記第１半導体領域の他方の面に設けられた第２導電型の第４半導体領域と、
前記第１半導体領域と前記第４半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、
前記第１半導体領域の外周部において、前記第１半導体領域の一方の面から前記第１半導体領域および前記低ライフタイム領域を貫通して前記第４半導体領域に達する第２導電型の第５半導体領域と、
前記第２半導体領域および前記第３半導体領域に接する第１電極と、
前記第４半導体領域に接する第２電極と、
を備え、
前記第１半導体領域は、キャリアライフタイムを短くするための軽イオン照射により所定のキャリアライフタイムに設定されていることを特徴とする半導体装置。
【手続補正１３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項９
【補正方法】変更
【補正の内容】
【請求項９】
第１導電型半導体領域と、前記第１導電型半導体領域の一方の面側に設けられた金属−酸化膜−半導体からなる絶縁ゲート構造と、前記第１導電型半導体領域の他方の面に設けられた第１の第２導電型半導体領域と、前記第１導電型半導体領域と前記第１の第２導電型半導体領域との界面に設けられた、他の領域よりもキャリアライフタイムが短い低ライフタイム領域と、前記第１導電型半導体領域の外周部において、前記第１導電型半導体領域の一方の面から前記第１導電型半導体領域および前記低ライフタイム領域を貫通して前記第１の第２導電型半導体領域に達する第２の第２導電型半導体領域と、前記第１の第２導電型半導体領域に接する出力電極と、を備えた半導体装置の製造方法であって、
前記第１導電型半導体領域の外周部に選択的に、前記第１導電型半導体領域の一方の主面から所定の深さで前記第２の第２導電型半導体領域を形成する第１工程と、
前記第１工程後、前記第１導電型半導体領域の一方の主面側に前記絶縁ゲート構造を形成する第２工程と、
前記第２工程後、キャリアライフタイムを短くするための軽イオン照射を行い、前記第１導電型半導体領域を所定のキャリアライフタイムに設定する第３工程と、
前記第３工程後、前記第１導電型半導体領域の他方の主面に、前記第２の第２導電型半導体領域に接する前記第１の第２導電型半導体領域を形成する第４工程と、
を含むことを特徴とする半導体装置の製造方法。