(57)【要約】      （修正有）【課題】漏れ電流を削減しビット反応の速度低下を防止する、ワンタイム・プログラマブル・メモリセルを提供する。【解決手段】第一ゲート端子Ｇ１と、第一ドレイン端子Ｄ１と、第一ソース端子Ｓ１と、２つの第一ソース／ドレイン拡張領域Ｅ１とを含む選択ゲートトランジスタ２１０、第二ゲート端子Ｇ２と、第二ドレイン端子Ｄ２と、第一ドレイン端子Ｄ１に接続された第二ソース端子Ｓ２と、２つの第二ソース／ドレイン拡張領域Ｅ２とを含むフォローイングゲートトランジスタ２２０、第三ゲート端子Ｇ３と、第三ドレイン端子Ｄ３と、第二ドレイン端子Ｄ２に接続された第三ソース端子Ｓ３と、第三ドレイン端子Ｄ３及び第三ソース端子Ｓ３を短絡させる第三ソース／ドレイン拡張領域Ｅ３とを含むアンチヒューズバラクタ２３０を有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された２つの第一ソース／ドレイン拡張領域とを有する選択ゲートトランジスタ、
第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された２つの第二ソース／ドレイン拡張領域とを有するフォローイングゲートトランジスタ、並びに、
第三ゲート端子と、第三ドレイン端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ドレイン端子及び該第三ソース端子に接続され、該第三ドレイン端子及び該第三ソース端子をショートさせる、第三ソース／ドレイン拡張領域とを有するアンチヒューズバラクタを有する、
ワンタイム・プログラマブル・メモリセル。
【請求項２】
前記第一ゲート端子、前記第二ゲート端子、及び前記第三ゲート端子は、同じ厚さを持つゲート酸化層の上に形成される、
請求項１記載のワンタイム・プログラマブル・メモリセル。
【請求項３】
前記第一ゲート端子は第一の厚さを持つ第一ゲート酸化層に形成され、前記第二ゲート端子は前記第一の厚さを持つ第二ゲート酸化層に形成され、前記第三ゲート端子は、前記第一の厚さより薄い第二の厚さを持つ第三ゲート酸化層に形成される、
請求項１記載のワンタイム・プログラマブル・メモリセル。
【請求項４】
前記第三ゲート端子の水平方向の両端部は前記第三ソース／ドレイン拡張領域の水平方向の両端部よりも内側にある、
請求項１記載のワンタイム・プログラマブル・メモリセル。
【請求項５】
前記各第一ソース／ドレイン拡張領域は第一の深さを持ち、前記各第二ソース／ドレイン拡張領域及び前記第三ソース／ドレイン拡張領域は該第一の深さよりも深い第二の深さを持つ、
請求項１記載のワンタイム・プログラマブル・メモリセル。
【請求項６】
前記第一ソース／ドレイン拡張領域は第一の深さを持ち、前記第三ソース／ドレイン拡張領域は該第一の深さよりも深い第二の深さを持ち、
前記フォローイングゲートトランジスタの第二ソース／ドレイン拡張領域は非対称であり、前記第一の深さを持つ第二ソース拡張領域と、前記第二の深さを別に持つ第二ドレイン拡張領域とを有する、
請求項１記載のワンタイム・プログラマブル・メモリセル。
【請求項７】
前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタはＰウェル上に形成され、前記アンチヒューズバラクタはＮウェル上に形成される、
請求項１記載のワンタイム・プログラマブル・メモリセル。
【請求項８】
複数の請求項１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
第二電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
第三電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記第三電圧は前記第一電圧及び前記第二電圧よりも大きく、前記第一電圧、前記第二電圧及び前記第三電圧は前記接地電圧よりも大きい、
メモリアレイをプログラミングする方法。
【請求項９】
さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項８記載の方法。
【請求項１０】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項８記載の方法。
【請求項１１】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項８記載の方法。
【請求項１２】
複数の請求項１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
前記第一電圧を、前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソースに接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。
【請求項１３】
さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項１２記載の方法。
【請求項１４】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項１２記載の方法。
【請求項１５】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項１２記載の方法。
【請求項１６】
複数の請求項１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
接地電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第三ゲート端子に提供し、
前記第一電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。
【請求項１７】
さらに、前記接地電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項１６記載の方法。
【請求項１８】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供する、
請求項１６記載の方法。
【請求項１９】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項１６記載の方法。
【請求項２０】
複数の請求項１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
ある選択された前記ワンタイム・プログラマブル・メモリセルの、前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタをオン状態にするために、第一電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記アンチヒューズバラクタに、反転した読み込み電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第一ソース端子に接続されたビット線に、第二電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続された信号線を介して、記憶されたデータを読み込み、
前記第二電圧は、前記反転した読み込み電圧よりも大きい、
メモリアレイを読み込む方法。
【請求項２１】
第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された２つの第一ソース／ドレイン拡張領域とを有する選択ゲートトランジスタ、
第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された２つの第二ソース／ドレイン拡張領域とを有するフォローイングゲートトランジスタ、並びに
第三ゲート端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ソース端子に接続される第三ソース／ドレイン拡張領域とを有するアンチヒューズバラクタ、を有し、
前記第三ゲート端子の一部は、浅い溝状絶縁領域の真上に形成されており、該第三ゲート端子の残りの部分は前記第三ソース／ドレイン拡張領域の真上に形成されている、
ワンタイム・プログラマブル・メモリセル。
【請求項２２】
前記第一ゲート端子、前記第二ゲート端子、及び前記第三ゲート端子は、同じ厚さを持つゲート酸化層の上に形成される、
請求項２１記載のワンタイム・プログラマブル・メモリセル。
【請求項２３】
前記第一ゲート端子は第一の厚さを持つ第一ゲート酸化層に形成され、前記第二ゲート端子は前記第一の厚さを持つ第二ゲート酸化層に形成され、前記第三ゲート端子は、前記第一の厚さより薄い第二の厚さを持つ第三ゲート酸化層に形成される、
請求項２１記載のワンタイム・プログラマブル・メモリセル。
【請求項２４】
前記各第一ソース／ドレイン拡張領域は第一の深さを持ち、前記各第二ソース／ドレイン拡張領域及び前記第三ソース／ドレイン拡張領域は該第一の深さよりも深い第二の深さを持つ、
請求項２１記載のワンタイム・プログラマブル・メモリセル。
【請求項２５】
前記第一ソース／ドレイン拡張領域は第一の深さを持ち、前記第三ソース／ドレイン拡張領域は該第一の深さよりも深い第二の深さを持ち、
前記フォローイングゲートトランジスタの第二ソース／ドレイン拡張領域は非対称であり、前記第一の深さを持つ第二ソース拡張領域と、前記第二の深さを別に持つ第二ドレイン拡張領域とを有する、
請求項２１記載のワンタイム・プログラマブル・メモリセル。
【請求項２６】
前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタは、Ｐウェル上に形成され、前記アンチヒューズバラクタは、Ｎウェル上に形成される、
請求項２１記載のワンタイム・プログラマブル・メモリセル。
【請求項２７】
複数の請求項２１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
第二電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
第三電圧を、前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記第三電圧は前記第一電圧及び前記第二電圧よりも大きく、前記第一電圧、前記第二電圧及び前記第三電圧は前記接地電圧よりも大きい、
メモリアレイをプログラミングする方法。
【請求項２８】
さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項２７記載の方法。
【請求項２９】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項２７記載の方法。
【請求項３０】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項２７記載の方法。
【請求項３１】
複数の請求項２１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
前記第一電圧を、前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
接地電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。
【請求項３２】
さらに、前記第一電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項３１記載の方法。
【請求項３３】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供する、
請求項３１記載の方法。
【請求項３４】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、前記選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に提供し、
前記第一電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項３１記載の方法。
【請求項３５】
複数の請求項２１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
第一電圧を、ある選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記第一電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第二ゲート端子に提供し、
接地電圧を、前記ワンタイム・プログラマブル・メモリセルの全ての前記第三ゲート端子に提供し、
前記第一電圧を、ある選択された列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供し、
前記選択された行における前記ワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続されたビット線を介して、記憶されたデータを読み込み、
前記第一電圧は前記接地電圧よりも大きい
メモリアレイを読み込む方法。
【請求項３６】
さらに、前記接地電圧を、選択されなかった列の前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子へ提供する、
請求項３５記載の方法。
【請求項３７】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供する、
請求項３５記載の方法。
【請求項３８】
さらに、前記接地電圧を、選択されなかった行における前記ワンタイム・プログラマブル・メモリセルの前記第一ゲート端子に提供し、
前記接地電圧を、選択されなかった列における前記ワンタイム・プログラマブル・メモリセルの前記第一ソース端子に提供する、
請求項３５記載の方法。
【請求項３９】
複数の請求項２１記載の前記ワンタイム・プログラマブル・メモリセルを有するメモリアレイを提供し、
ある選択された前記ワンタイム・プログラマブル・メモリセルの、前記選択ゲートトランジスタ及び前記フォローイングゲートトランジスタをオンにするために、第一電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記アンチヒューズバラクタに、反転した読み込み電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第一ソース端子に接続されたビット線に、第二電圧を提供し、
前記選択されたワンタイム・プログラマブル・メモリセルの前記第三ゲート端子に接続された信号線を介して記憶されたデータを読み込み、
前記第二電圧は、前記反転した読み込み電圧よりも大きい、
メモリアレイを読み込む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンタイム・プログラマブル・メモリセル、及び該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法；特に、漏れ電流を削減できるワンタイム・プログラマブル・メモリセルに関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、電力がメモリーブロックに供給されていないときであっても情報の記憶を保持するメモリの一種である。この例として、磁化装置、光学ディスク、フラッシュメモリ、や他の半導体ベースのメモリのトポロジーがある。
プログラミング時間制限に応じて、不揮発性メモリはマルチタイム・プログラマブル（ＭＴＰ）メモリと、ワンタイム・プログラマブル（ＯＴＰ）メモリセルとに分類される。
図１に示すように、従来のＯＴＰメモリセル１００は、トランジスタ１１０とアンチヒューズトランジスタ１２０とを有している。ＯＴＰメモリセル１００をプログラミングするとき、論理「１」のデータがＯＴＰメモリセル１００に書き込まれるように、アンチヒューズトランジスタ１２０は断裂され、ＭＯＳコンデンサのように振る舞う。
【０００３】
図２と図３を一緒に参照する。図２は、プログラミング後のＯＴＰメモリセルの良い断裂状態を示す。図３は、プログラミング後のＯＴＰメモリセルの悪い断裂状態を示す。図２に示すように、アンチヒューズトランジスタ１２０のゲート端子Ｇに対応するゲート酸化層Ｏｘは、アンチヒューズトランジスタ１２０のソース端子Ｓの近くで断裂するとき、ゲート端子Ｇとソース端子Ｓとの間の漏れ電流は小さい。
図３に示すように、アンチヒューズトランジスタ１２０のゲート端子Ｇに対応するゲート酸化層Ｏｘが、アンチヒューズトランジスタ１２０のチャネル領域の傍で断裂したとき、より多くの電流がチャネル領域を通って逃げるため、ゲート端子Ｇとソース端子Ｓとの間の漏れ電流は大きい。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、従来の技術では、ゲート酸化層Ｏｘの断裂位置を制御することは難しく、従来のＯＴＰメモリセル１００は、不正確に動作する、又は漏れ電流に起因する電力の不足によるビット対応の速度低下が起きることがあった。
【０００５】
そこで、本発明は上記事情に鑑み、上記課題を解決した、漏れ電流を削減し、ビット反応の速度低下を防止することが可能となるワンタイム・プログラマブル・メモリセルの提供を目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明のある実施形態では、ワンタイム・プログラマブル・メモリセルは、第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された２つの第一ソース／ドレイン拡張領域とを有する選択ゲートトランジスタ；第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された２つの第二ソース／ドレイン拡張領域とを有するフォローイングゲートトランジスタ；並びに、第三ゲート端子と、第三ドレイン端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ドレイン端子及び該第三ソース端子に接続され、該第三ドレイン端子及び該第三ソース端子をショートさせる、第三ソース／ドレイン拡張領域とを有するアンチヒューズバラクタを有する。
【０００７】
本発明の他の実施形態では、ワンタイム・プログラマブル・メモリセルは、第一ゲート端子と、第一ドレイン端子と、第一ソース端子と、該第一ドレイン端子及び該第一ソース端子それぞれに接続された２つの第一ソース／ドレイン拡張領域とを有する選択ゲートトランジスタ；第二ゲート端子と、第二ドレイン端子と、前記第一ドレイン端子に接続された第二ソース端子と、該第二ドレイン端子及び該第二ソース端子それぞれに接続された２つの第二ソース／ドレイン拡張領域とを有するフォローイングゲートトランジスタ；並びに、第三ゲート端子と、前記第二ドレイン端子に接続された第三ソース端子と、該第三ソース端子に接続される第三ソース／ドレイン拡張領域とを有するアンチヒューズバラクタ、を有し、前記第三ゲート端子の一部は、浅い溝状絶縁領域の真上に形成されており、該第三ゲート端子の残りの部分は前記第三ソース／ドレイン拡張領域の真上に形成されている。
【０００８】
本発明のこれらの及び他の目的は以下の詳細の説明に様々な図面に示されている好ましい実施形態を読むと、当業者にとって実施可能な程度に明らかとなる。
【発明の効果】
【０００９】
本発明のある実施形態によれば、漏れ電流を削減し、ビット反応の速度低下を防止することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】従来のＯＴＰメモリセルの等価回路を示す図である。
【図２】プログラミング後の図１のメモリセルの良い断裂状態を示す図である。
【図３】プログラミング後の図１のメモリセルの悪い断裂状態を示す図である。
【図４】本発明のワンタイム・プログラマブル・メモリセルの等価回路を示す図である。
【図５】本発明の第１実施形態に係るＯＴＰメモリセルの構造を示す図である。
【図６】本発明の第２実施形態に係るＯＴＰメモリセルの構造を示す図である。
【図７】本発明の第３実施形態に係るＯＴＰメモリセルの構造を示す図である。
【図８】本発明の第４実施形態に係るＯＴＰメモリセルの構造を示す図である。
【図９】本発明の第５実施形態に係るＯＴＰメモリセルの構造を示す図である。
【図１０】本発明の第６実施形態に係るＯＴＰメモリセルの構造を示す図である。
【図１１】本発明のＯＴＰセルを含むメモリアレイのプログラミング方法を示す図である。
【図１２】本発明のＯＴＰセルを含むメモリアレイの読みこみ方法を示す図である。
【図１３】本発明のＯＴＰセルを含むメモリアレイの他の読み込み方法を示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を実施するための形態について説明する。
図４及び図５を一緒に参照する。図４は、本発明のワンタイム・プログラマブル・メモリセル（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ、以下ＯＴＰと呼ぶ）メモリセルの等価回路を示すグラフである。図５は、本発明の第１実施形態に係るＯＴＰメモリセルの構造を示すグラフである。図に示すように、ＯＴＰメモリセル２００は、選択ゲートトランジスタ２１０、フォローイングゲートトランジスタ２２０、及びアンチヒューズバラクタ２３０を有する。
【００１２】
選択ゲートトランジスタ２１０は、第一ゲート端子Ｇ１と、第一ドレイン端子Ｄ１と、第一ソース端子Ｓ１と、該第一ドレイン端子Ｄ１及び該第一ソース端子Ｓ１それぞれに接続された２つの第一ソース／ドレイン拡張領域Ｅ１とを有する。
フォローイングゲートトランジスタ２２０は、第二ゲート端子Ｇ２と、第二ドレイン端子Ｄ２と、第二ソース端子Ｓ２と、２つの第二ソース／ドレイン拡張領域Ｅ２とを有する。第二ソース端子Ｓ２は第一ドレイン端子Ｄ１に接続され、２つの第二ソース／ドレイン拡張領域Ｅ２は第二ドレイン端子Ｄ２及び第二ソース端子Ｓ２それぞれに接続される。
アンチヒューズバラクタ２３０は、第三ゲート端子Ｇ３と、第三ドレイン端子Ｄ３と、第三ソース端子Ｓ３と、第三ソース／ドレイン拡張領域Ｅ３とを有する。第三ソース端子Ｓ３は第二ドレイン端子Ｄ２に接続され、第三ソース／ドレイン拡張領域Ｅ３は、該第三ドレイン端子Ｄ３及び該第三ソース端子Ｓ３に接続され、該第三ドレイン端子Ｄ３及び該第三ソース端子Ｓ３をショートさせる。
【００１３】
上述の配置において、第三ゲート端子Ｇ３は第三ソース／ドレイン拡張領域Ｅ３の真上に配置されており、該第三ゲート端子Ｇ３の水平方向の両端部は該第三ソース／ドレイン拡張領域Ｅ３の水平方向の両端部よりも内側にあるので、アンチヒューズバラクタ２３０はチャネルを持たない。従って、ＯＴＰメモリセル２００を設計するとき、アンチヒューズバラクタ２３０のゲート酸化膜Ｏｘ３が、第三ソース／ドレイン拡張領域Ｅ３の上で断裂（Ｒｕｐｔｕｒｅ）することが確保されるため、チャネルを通って電流が逃げる可能性を低くできる。その結果、電流漏れの削減を可能にし、遅いビット応答や不具合を防ぐように、本発明のＯＴＰメモリセル２００は、漏れ電流（リーク電流）の削減を可能にする。さらに、直列接続したフォローイングゲートトランジスタ２２０はプログラム禁止状態での接合リークを減少させることができる。
【００１４】
さらに、各第一ソース／ドレイン拡張領域Ｅ１は第一の深さを持ち、各第二ソース／ドレイン拡張領域Ｅ２と、第三ソース／ドレイン拡張領域Ｅ３は第一の深さよりも深い第二の深さをそれぞれ持つ。例えば、前記第一ソース／ドレイン拡張領域Ｅ１は、コア装置のためのソース／ドレイン拡張領域にすることができ、第二、第三ソース／ドレイン拡張領域Ｅ２、Ｅ３は、フォローイングゲートトランジスタ２２０のＰＮ接合破壊が防止できるような、入出力（Ｉ／Ｏ）装置のためのソース／ドレイン拡張領域にすることができる。
または、第二ソース／ドレイン拡張領域Ｅ２は、ドレイン側の拡張領域（第二ドレイン拡張領域）の深さ（第一の深さ）がソース側の拡張領域（第二ソース拡張領域）の深さ（第二の深さ）よりも深いという非対称であってもよい。即ち、フォローイングゲートトランジスタ２２０の第二ソース／ドレイン拡張領域は非対称であり、第一の深さを持つ第二ソース拡張領域と、第二の深さを別に持つ第二ドレイン拡張領域とを有する。例えば、フォローイングゲートトランジスタ２２０の第二ソース拡張領域はコア装置の深さになり、第二ドレイン拡張領域は、別の入出力装置の深さになる。
その上、第１〜第３ゲートターミナルＧ１〜Ｇ３のゲート酸化層Ｏｘ１〜Ｏｘ３はコア装置用なので、第１〜第３ゲートターミナルＧ１〜Ｇ３のゲート酸化層Ｏｘ１〜Ｏｘ３は、入出力装置用のゲート酸化層よりも薄い。
【００１５】
＜第２実施形態＞
図６を参照する。図６は、本発明の第２実施形態に係るＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ａの多くの特徴は図５に示したＯＴＰメモリセル２００と同じである。全てがＰウェルの上に形成された図５のＯＴＰメモリセル２００との違いは、図６のＯＴＰメモリセル２００Ａでは、選択ゲートトランジスタ２１０とフォローイングゲートトランジスタ２２０はＰウェル上に形成され、アンチヒューズバラクタ２３０はＮウェルの上に形成される点である。
さらに、図６の実施形態では、第三ソース／ドレイン拡張領域Ｅ３は必要ない、即ち、第三ソース／ドレイン拡張領域Ｅ３は、取り出すか又は取り除いてＮウェルと交換するのどちらか一方とすることができる。
【００１６】
＜第３実施形態＞
図７を参照する。図７は、本発明の第３実施形態に係るＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ｂの多くの特徴は図６に示したＯＴＰメモリセル２００Ａと同じである。図６に示すＯＴＰメモリセル２００Ａでは、ゲート酸化層Ｏｘ１〜Ｏｘ３が全て同じ厚さを持っていた。これに対して、図７では、選択ゲートトランジスタ２１０の第一ゲート酸化層Ｏｘ１及びフォローイングゲートトランジスタ２２０の第二ゲート酸化膜Ｏｘ２は厚い厚みを持ち、アンチヒューズバラクタ２３０の第三ゲート酸化層Ｏｘ３は薄い厚さを持つ。例えば、選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０のゲート酸化層Ｏｘ１及びＯｘ２は入出力装置用であり、アンチヒューズバラクタ２３０のゲート酸化層Ｏｘ３はコア装置用である。
その上、第一ソース／ドレイン拡張領域Ｅ１は第二、第三ソース／ドレイン拡張領域Ｅ２、Ｅ３と同じくらいの深さを持つ、即ち、第一ソース／ドレイン拡張領域Ｅ１もまた入出力装置へのソース／ドレイン拡張領域となりうる。
【００１７】
＜第４実施形態＞
図８を参照する。図８は、本発明の第４実施形態に係るＯＴＰメモリセルの構造を示す図である。選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０は図５のＯＴＰメモリセル２００のものとほぼ同一である。
図８において、図５のアンチヒューズバラクタ２３０と異なり、アンチヒューズバラクタ２３０’の第三ドレイン端子は、浅い溝状絶縁領域ＳＴ１に置き換えられている。第三ゲート端子Ｇ３の一部は、浅い溝状絶縁領域ＳＴ１の真上に形成されており、第三ゲート端子Ｇ３の残りの部分は第三ソース／ドレイン拡張領域Ｅ３の真上に形成されている。
上述のような配置では、アンチヒューズバラクタ２３０’はチャネルを持たない。
従って、ＯＴＰメモリセル２００Ｃをプログラミングするとき、アンチヒューズバラクタ２３０’のゲート酸化膜Ｏｘ３が、第三ソース／ドレイン拡張領域Ｅ３の上で断裂することが確保されるため、チャネルを通って電流が逃げる可能性を低くできる。
さらに、各第一ソース／ドレイン拡張領域Ｅ１は第一の深さを持ち、各第二ソース／ドレイン拡張領域Ｅ２と、第三ソース／ドレイン拡張領域Ｅ３は第一の深さよりも深い第二の深さをそれぞれ持つ。例えば、前記第一ソース／ドレイン拡張領域Ｅ１は、コア装置のためのソース／ドレイン拡張領域にすることができ、第二、第三ソース／ドレイン拡張領域Ｅ２、Ｅ３は、フォローイングゲートトランジスタ２２０のＰＮ接合破壊が防止できるような、入出力装置のためのソース／ドレイン拡張領域にすることができる。
または、第二ソース／ドレイン拡張領域Ｅ２は、ドレイン側の拡張領域（第二ドレイン拡張領域）の深さ（第一の深さ）がソース側の拡張領域（第二ソース拡張領域）の深さ（第二の深さ）よりも深いという非対称であってもよい。即ち、フォローイングゲートトランジスタ２２０の第二ソース／ドレイン拡張領域は非対称であり、第一の深さを持つ第二ソース拡張領域と、第二の深さを別に持つ第二ドレイン拡張領域とを有する。
【００１８】
＜第５実施形態＞
図９を参照する。図９は、本発明の第５実施形態に係るＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ｄの多くの特徴は図８に示したＯＴＰメモリセル２００Ｃと同じである。全てがＰウェル上に形成された図８のＯＴＰメモリセル２００Ｃとの違いは、図９のＯＴＰメモリセル２００Ｄでは、選択ゲートトランジスタ２１０とフォローイングゲートトランジスタ２２０はＰウェル上に形成され、アンチヒューズバラクタ２３０はＮウェルの上に形成される点である。
さらに、図９の実施形態では、第三ソース／ドレイン拡張領域Ｅ３は必要ない、即ち、第三ソース／ドレイン拡張領域Ｅ３は、取り出すか又は取り除いてＮウェルと交換するのどちらか一方とすることができる。
【００１９】
＜第６実施形態＞
図１０を参照する。図１０は、本発明の第６実施形態に係るＯＴＰメモリセルの構造を示す図である。ＯＴＰメモリセル２００Ｅの多くの特徴は図９に示したＯＴＰメモリセル２００Ｄと同じである。上記図９に示したＯＴＰメモリセル２００Ｄでは、ゲート酸化層Ｏｘ１〜Ｏｘ３が全て同じ厚さを持つ。これに対して、図１０では、選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０のゲート酸化層Ｏｘ１及びＯｘ２は厚い厚みを持ち、アンチヒューズバラクタ２３０のゲート酸化層Ｏｘ３は薄い厚さを持つ。例えば、選択ゲートトランジスタ２１０及びフォローイングゲートトランジスタ２２０のゲート酸化層Ｏｘ１及びＯｘ２は入出力装置用であり、アンチヒューズバラクタ２３０のゲート酸化層Ｏｘ３はコア装置用である。
その上、各第一ソース／ドレイン拡張領域Ｅ１は各第二ドレイン／ソース領域Ｅ２と第三ソース／ドレイン拡張領域Ｅ３と同じくらいの深さを持つ、即ち、第一ソース／ドレイン拡張領域Ｅ１もまた、入出力装置へのソース／ドレイン拡張領域となりうる。
【００２０】
上述の複数の実施形態において、第一ドレイン端子Ｄ１と第二ソース端子Ｓ２は１つの端子として一体化しており、第二ドレイン端子Ｄ２と第三ソース端子Ｓ３もまた１つの端子として一体化していた。しかし、本発明の実施形態において、第一ドレイン端子Ｄ１、第二ソース端子Ｓ２、第二ドレイン端子Ｄ２、及び第三ソース端子Ｓ３は、夫々独立した端子としてそれぞれ分離することも可能である。
【００２１】
＜搭載例＞
図１１を参照する。図１１は本発明のＯＴＰメモリセルを複数含んだメモリアレイをプログラミングする方法を示す図である。図１１において、２００’を選択されたＯＴＰメモリセルとする。図１１に示すように、本発明のＯＴＰメモリセル２００、２００’を複数含むメモリアレイ３００をプログラミングするとき、第一電圧Ｖ１（例えば、１．２Ｖ）を、ある選択された行（横列、ＲＯＷ）におけるＯＴＰメモリセルの第一ゲート端子に提供し；第二電圧Ｖ２（例えば、４Ｖ）をＯＴＰメモリセルの全ての第二ゲート端子に提供し；第三電圧Ｖ３（例えば、６Ｖ）を選択されたＯＴＰメモリセル２００’の第一ゲート端子に提供する。その上、接地電圧（例えば、０Ｖ）Ｖｇを、ある選択された列（縦列、ＣＯＬＵＭＮ）におけるＯＴＰメモリセルの第一ソース端子に提供する。
【００２２】
上述の配置において、論理「１」のデータが選択された行及び選択された列にある選択されたＯＴＰメモリセル２００’に書き込まれるように、アンチヒューズバラクタ２３０を、第三電圧Ｖ３によって断裂されて抵抗になる。一方、論理「０」のデータを選択された行及び選択された列にある選択されたＯＴＰメモリセル２００’に書き込むため、第三ゲート端子の電圧レベルが０Ｖに設定される。
【００２３】
さらに、図１１において、選択されなかった行及び選択された列での選択されなかったＯＴＰメモリセル２００において、接地電圧Ｖｇを、選択されなかった行における第一ゲート端子と第三ゲート端子に提供する。選択された行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００において、第一電圧Ｖ１を、ＯＴＰメモリセルの選択されなかった列のＯＴＰメモリセルの第一ソース端子へ提供する。選択されなかった行及び選択されなかった列での選択されなかったＯＴＰメモリセル２００において、接地電圧Ｖｇを選択されなかった行におけるＯＴＰメモリセルの第一ゲート端子及び第三ゲート端子に提供し、第一電圧Ｖ１を選択されなかった列におけるＯＴＰメモリセルの第一ソース端子に提供する。従って、選択されなかった行及び／又は選択されなかった列での選択されなかったＯＴＰメモリセル２００は、プログラム禁止状態に設定される。
【００２４】
図１２を参照する。図１２は本発明のＯＴＰメモリセルを複数含んだメモリアレイを読み込む方法を示す図である。図１２に示すように、メモリアレイ３００からデータを読み込むとき、第一電圧Ｖ１（例えば、１．２Ｖ）をある選択された行におけるＯＴＰメモリセルの第一ゲート端子及び第三ゲート端子に提供し；第一電圧Ｖ１をさらにＯＴＰメモリセルの全ての第二ゲート端子に提供する。その上、接地電圧Ｖｇを、ある選択された列におけるＯＴＰメモリセルの第一ソース端子に提供する。
【００２５】
上記のような配置では、選択された行及び選択された列での選択されたＯＴＰメモリセル２００’に、選択された列にある第一ゲート端子に接続されたビット線ＢＬを介して読み込まれる。
【００２６】
さらに、図１２において、選択されなかった行と選択された列での選択されなかったＯＴＰメモリセルにおいて、接地電圧Ｖｇを、選択されなかった行におけるＯＴＰメモリセルの第一ゲート端子と第三ゲート端子に提供する。選択された行と選択されなかった列での選択されなかったＯＴＰメモリセルにおいて、第一電圧Ｖ１を、選択されなかった列のＯＴＰメモリセルの第一ソース端子へ提供する。選択されなかった行と選択されなかった列での選択されなかったＯＴＰメモリセルにおいて、接地電圧Ｖｇを選択されなかった行におけるＯＴＰメモリセルの第一ゲート端子及び第三ゲート端子に提供し、第一電圧Ｖ１を選択されなかった列におけるＯＴＰメモリセルの第一ソース端子に提供する。従って、選択されなかった行及び／又は選択されなかった列での選択されなかったＯＴＰメモリセル２００は、プログラム禁止状態に設定される。
【００２７】
図１２の実施形態では、ＯＴＰメモリセル２００、２００’は、コア装置用の酸化層を含む選択ゲートトランジスタとフォローイングゲートトランジスタとを有するＯＴＰメモリセルとして示している。しかし、ＯＴＰメモリセル２００、２００’は、入出力装置用の酸化層を含む選択ゲートトランジスタとフォローイングゲートトランジスタとを有するＯＴＰメモリセルに置き換えることも可能であり、この場合、第一電圧はより高く設定する。（例えば、２．５Ｖ）
ＯＴＰメモリセル２００のアンチヒューズバラクタ２３０はチャネルを持たないため、複数の本発明のＯＴＰメモリセルを含むメモリアレイは、図１２の実施形態とは異なる動作バイアス条件に応じて、反転読み込み動作を行うことが可能である。
例えば、図１３を参照する。図１３は、本発明のＯＴＰメモリセルを複数含んだメモリアレイを読み込む他の方法を示す図である。図１３において、メモリアレイ３００からデータを読み込むとき、第一電圧Ｖ１（例えば、１．２Ｖ）をある選択された行におけるＯＴＰメモリセルの第一ゲート端子に提供し；第一電圧Ｖ１をＯＴＰメモリセルの全ての第二ゲート端子に提供し；接地電圧Ｖｇ（例えば、０Ｖ）をＯＴＰメモリセルの全ての第三ゲート端子に提供する。さらに、第一電圧Ｖ１を、ある選択された列におけるＯＴＰメモリセルの第一ソース端子にビット線ＢＬを介して提供する。選択されたＯＴＰメモリセル２００’の第三ソース端子に提供された接地電圧Ｖｇは、反転読み込み電圧として機能する。反転読み込み電圧は接地レベルを設定するのには必要ないが、反転読み込み電圧は第一電圧よりも低い他の電圧を設定することができる。
【００２８】
上述の配置において、選択されたＯＴＰメモリセル２００’の選択された行と選択された列に記憶されたデータは、選択された行の第三ゲート端子に接続された信号線ＳＬを介して読み込まれる。図１３での選択されたＯＴＰメモリセルの読み込み方向は、図１２での選択されたＯＴＰメモリセルの読み込み方向と反対の方向である。従って、アンチヒューズバラクタ２３０の断裂位置が第三ソース／ドレイン拡張領域Ｅ３の上になることが確保されるので、選択されたＯＴＰメモリセル２００’は、図１２に示す順方向読み込み動作、及び図１３に示す逆方向読み込み動作を両方とも難なく実行できる。
【００２９】
さらに、図１３において、選択されなかった行と選択された列での選択されなかったＯＴＰメモリセル２００において、接地電圧Ｖｇを、選択されなかった行におけるＯＴＰメモリセルの第一ゲート端子に提供する。選択された行と選択されなかった列での選択されなかったＯＴＰメモリセル２００において、接地電圧Ｖｇを、選択されなかった列のＯＴＰメモリセルの第一ソース端子へ提供する。選択されなかった行と選択されなかった列での選択されなかったＯＴＰメモリセル２００において、接地電圧Ｖｇを選択されなかった行におけるＯＴＰメモリセルの第一ゲート端子に提供し、接地電圧Ｖｇを選択されなかった列におけるＯＴＰメモリセルの第一ソース端子に提供する。従って、選択されなかった行及び／又は選択されなかった列での選択されなかったＯＴＰメモリセル２００は、プログラム禁止状態に設定される。
【００３０】
なお、別の例として、図１３において、本発明のＯＴＰメモリセル２００、２００’を複数含むメモリアレイ３００をプログラミングするとき、ある選択された前記ワンタイム・プログラマブル・メモリセル２００’の選択ゲートトランジスタ及び前記フォローイングゲートトランジスタをオンにするために、第一電圧を提供し；選択されたワンタイム・プログラマブル・メモリセル２００’のアンチヒューズバラクタに、反転した読み込み電圧を提供し、選択されたワンタイム・プログラマブル・メモリセルの第一ソース端子に接続されたビット線ＢＬに、第二電圧（反転した読み込み電圧よりも大きい）を提供する。この配置では、記憶されたデータは、選択されたワンタイム・プログラマブル・メモリセルの第三ゲート端子に接続された信号線ＳＬを介して記憶されたデータを読み込む。
【００３１】
図１１〜図１３の複数の実施形態において、ＯＴＰメモリセルは、図５に示した第１実施形態のＯＴＰメモリセル２００によって示されているが、図１１〜図１３のＯＴＰメモリセルは、本発明の第２〜第６実施形態のＯＴＰメモリセル２００Ａ〜２００Ｅに置換すすることも可能である。図１１〜図１３に示した電圧の範囲は、４０ｎｍプロセスで作成されたメモリアレイで適用可能であるが、本発明の電圧の範囲は上記に限られない。
本発明の他の実施形態において、電圧範囲は他のスケールに従って変更可能である。
【００３２】
従来技術と比較して、本発明のＯＴＰメモリセルは、データを記憶するためのＭＯＳバラクタを利用することによって、ＯＴＰメモリセルの漏れ電流を削減することができ、ビット反応の遅延や不具合を防げるようになる。
さらには、フォローイングゲートトランジスタは本発明において独特な利点を有する。プログラム動作において、第二ゲート端子は、第一ゲート端子よりも高い電圧となるように付勢される。これにより、アンチヒューズが断裂するとき、第三ゲート端子からの高電圧ダメージに耐えるカスケード直列トランジスタが形成できる。
また、より深い深さを持つ第二ドレイン拡張領域は、フォローイングゲートトランジスタのドレイン側のＰＮ接合破壊を向上する。その上、本発明のＯＴＰメモリセルは、読み込み動作の効率を向上するため、順方向読み込み動作と逆方向読み込み動作の両方を実行することを可能にする
本発明は、上述の実施形態及び添付の図面により限定されるものではなく、添付の特許請求の範囲により規定される。従って、特許請求の範囲に記載された本発明の技術的思想を外れない範囲内で、当該技術分野の通常の知識を有している者には様々な形態の置換、変形及び変更が可能で、これらもまた本発明の範囲に属する。
【符号の説明】
【００３３】
２００、２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ、２００Ｅ  ワンタイム・プログラマブル・メモリセル（ＯＴＰメモリセル）
２００’  選択されたＯＴＰメモリセル
２１０  選択ゲートトランジスタ
２２０  フォローイングゲートトランジスタ
２３０  アンチヒューズバラクタ
３００  メモリアレイ
Ｇ１  第一ゲート端子
Ｄ１  第一ドレイン端子
Ｓ１  第一ソース端子
Ｇ２  第二ゲート端子
Ｄ２  第二ドレイン端子
Ｓ２  第二ソース端子
Ｇ３  第三ゲート端子
Ｄ３  第三ドレイン端子
Ｓ３  第三ソース端子
Ｏｘ１  ゲート酸化層  （第一ゲート酸化層）
Ｏｘ２  ゲート酸化層  （第二ゲート酸化層）
Ｏｘ３  ゲート酸化層  （第三ゲート酸化層）
ＳＴ１  浅い溝状絶縁領域
Ｖ１  第一電圧
Ｖ２  第二電圧
Ｖ３  第三電圧
Ｖｇ  接地電圧
ＢＬ  ビット線
ＳＬ  信号線
【図１】
2014225658.tif 000003
【図２】
2014225658.tif 000004
【図３】
2014225658.tif 000005
【図４】
2014225658.tif 000006
【図５】
2014225658.tif 000007
【図６】
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【図７】
2014225658.tif 000009
【図８】
2014225658.tif 000010
【図９】
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【図１０】
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【図１１】
2014225658.tif 000013
【図１２】
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【図１３】
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