(57)【要約】【課題】昇圧型ＰＦＣ制御装置の消費電力を大幅に削減する。【解決手段】単相交流電圧を整流して昇圧するＡＣ／ＤＣコンバータ部３０を備える昇圧型ＰＦＣ制御装置１００であって、ＡＣ／ＤＣコンバータ部３０は、複数の交流スイッチＳ１〜Ｓ４と、昇圧用コイル４と、平滑用コンデンサ７と、交流スイッチＳ１〜Ｓ４のオンオフ状態を制御することにより昇圧用コイル４への磁気エネルギーの蓄積と平滑用コンデンサ７への電荷蓄積とを交互に行わせるドライブロジック回路５３とを備え、交流スイッチＳ１〜Ｓ４は、ゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じてドレインからソースへ及びソースからドレインへ電流を流し、ゲート−ソース間電圧が閾値電圧以下の場合に、ドレインからソースへの電流を遮断し、ドレイン電圧に対するゲート電圧が閾値電圧以上になるとソースからドレインへの電流を流す。【選択図】図１
2014099946.tif 000002
【特許請求の範囲】
【請求項１】
入力された単相交流電圧を整流して昇圧するＡＣ／ＤＣコンバータ部を備える昇圧型ＰＦＣ制御装置であって、
前記ＡＣ／ＤＣコンバータ部は、
ブリッジ接続された複数の交流スイッチ部と、
前記単相交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える昇圧用コイルと、
前記昇圧用コイルに蓄えられた前記磁気エネルギーに対応した電荷を蓄える平滑用コンデンサと、
前記複数の交流スイッチ部のオンオフ状態を制御することにより前記双方向電流の電流径路を切り換えて、前記昇圧用コイルへの前記磁気エネルギーの蓄積と前記平滑用コンデンサへの電荷蓄積とを交互に行わせるドライブロジック回路とを備え、
前記複数の交流スイッチ部の各々は、
ゲート端子とドレイン端子とソース端子とを有し、（１）ソース電圧に対するゲート電圧であるゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、（２）前記ゲート−ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子に流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子へ電流を流すスイッチング素子で構成される
昇圧型ＰＦＣ制御装置。
【請求項２】
前記複数の交流スイッチ部は、
第１〜第４の前記スイッチング素子を備え、
前記昇圧用コイルの第１の電極は、前記単相交流電圧が印加される第１交流端子に接続され、
前記第１のスイッチング素子のドレイン端子と前記第３のスイッチング素子のドレイン端子とは、前記平滑用コンデンサの第１の電極に接続され、
前記第２のスイッチング素子のソース端子と前記第４のスイッチング素子のソース端子とは、前記平滑用コンデンサの第２の電極に接続され、
前記第１のスイッチング素子のソース端子と前記第２のスイッチング素子のドレイン端子とは、前記昇圧用コイルの第２の電極に接続され、
前記第３のスイッチング素子のソース端子と前記第４のスイッチング素子のドレイン端子とは、前記単相交流電圧が印加される第２交流端子に接続され、
前記第１〜第４のスイッチング素子のゲート端子は、前記ドライブロジック回路から出力される制御信号をレベルシフトする各々のプリドライブ回路に接続されており、
前記ドライブロジック回路は、前記第１のスイッチング素子と前記第２のスイッチング素子とが、または、前記第３のスイッチング素子と前記第４のスイッチング素子とが同時にオン状態とならないように制御する
請求項１に記載の昇圧型ＰＦＣ制御装置。
【請求項３】
前記ドライブロジック回路は、さらに、前記単相交流電圧を出力する交流電源と前記ＡＣ／ＤＣコンバータ部との間に流れる電流が略零の場合には、前記複数の交流スイッチ部のうち少なくとも１つの交流スイッチ部を構成する前記スイッチング素子の前記ゲート−ソース間電圧が前記閾値電圧以下になるように前記スイッチング素子のゲート信号を制御する
請求項１に記載の昇圧型ＰＦＣ制御装置。
【請求項４】
前記複数の交流スイッチ部のうち少なくとも２個の交流スイッチ部は、
ソース端子同士またはドレイン端子同士が直列接続された２つの前記スイッチング素子で構成される
請求項１に記載の昇圧型ＰＦＣ制御装置。
【請求項５】
前記スイッチング素子は、
半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、
前記積層体の上に形成された前記ゲート端子と、
前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備える
請求項１〜４のうちいずれか１項に記載の昇圧型ＰＦＣ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力交流電圧を整流して交流電圧のピーク値より大きい直流電圧を出力する高入力力率で高効率の昇圧型ＰＦＣ（Ｐｏｗｅｒ  Ｆａｃｔｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）制御装置に関する。
【背景技術】
【０００２】
図１６は、特許文献１に記載された、整流ダイオードブリッジのない昇圧型ＰＦＣ制御装置の回路ブロック図である。図１６に記載された整流ダイオードブリッジの無い昇圧型ＰＦＣ制御装置５００は、高域阻止フィルタ５０２の小型化及び低コスト化を目的としたものである。
【０００３】
この目的の実現の為に、位相が互いに１８０度異なる２つののこぎり波発振器５１４及び５１５を用いて、昇圧のためのスイッチング動作の位相を１８０度ずらして２回行うこととしている。つまり、スイッチング素子Ｔ１及びＴ２による第１のスイッチング動作と、スイッチング素子Ｔ３及びＴ４による第２のスイッチング動作である。その結果、高域阻止フィルタ５０２に流れる電流のリップルは、スイッチング周波数に比べ、２倍高調波を有するものとなる。これにより、高域阻止フィルタ５０２を小型化及び低コスト化できるとしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８-１２５３１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前述した従来の昇圧型ＰＦＣ制御装置５００は、ダイオードＤ１またはＤ２の順方向電圧ＶＦとシリコン系半導体からなるスイッチング素子Ｔ１〜Ｔ４の寄生ダイオードの順方向電圧ＶＦＰとによる電圧降下による損失が発生するという課題を有している。
【０００６】
さらに、シリコン系半導体からなるスイッチング素子Ｔ１〜Ｔ４の寄生ダイオードのリカバリー電流により、スイッチング素子Ｔ１〜Ｔ４のターンオン動作時のスイッチング損失が大きいという課題を有している。また、スイッチング損失はＰＦＣ制御装置のスイッチング周波数に比例して増大する。その為、磁気誘導手段５０４のサイズを小さくする為にスイッチング周波数を上げることは、上記スイッチング損失の増大を招く。
【０００７】
本発明は、上記課題に鑑み、ＰＦＣ制御装置内の消費電力の大部分を占めるスイッチング素子の寄生ダイオードとダイオードＤ１及びＤ２を無くして低消費電力化及び小型化を実現する昇圧型ＰＦＣ制御装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の一態様に係る昇圧型ＰＦＣ制御装置は、入力された単相交流電圧を整流して昇圧するＡＣ／ＤＣコンバータ部を備える昇圧型ＰＦＣ制御装置であって、前記ＡＣ／ＤＣコンバータ部は、ブリッジ接続された複数の交流スイッチ部と、前記単相交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える昇圧用コイルと、前記昇圧用コイルに蓄えられた前記磁気エネルギーに対応した電荷を蓄える平滑用コンデンサと、前記複数の交流スイッチ部のオンオフ状態を制御することにより前記双方向電流の電流径路を切り換えて、前記昇圧用コイルへの前記磁気エネルギーの蓄積と前記平滑用コンデンサへの電荷蓄積とを交互に行わせるドライブロジック回路とを備え、前記複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、（１）ソース電圧に対するゲート電圧であるゲート−ソース間電圧が閾値電圧より高い場合に、ドレイン−ソース間電圧の極性に応じて前記ドレイン端子から前記ソース端子へ、または、前記ソース端子から前記ドレイン端子へ電流を流し、（２）前記ゲート−ソース間電圧が前記閾値電圧以下の場合に、前記ドレイン端子から前記ソース端子に流れる電流を遮断し、ドレイン電圧に対するゲート電圧が前記閾値電圧以上になると前記ソース端子から前記ドレイン端子へ電流を流すスイッチング素子で構成されることを特徴とするものである。
【０００９】
上記構成によれば、ＡＣ／ＤＣコンバータ部にダイオードが不要であり、また交流スイッチ部を構成するスイッチング素子には寄生ダイオードも無く、ダイオードの順方向電圧の電圧降下による消費電力を無くすことができる。また、従来には存在した寄生ダイオードのリカバリー電流によるスイッチング損失もなくなるので、大幅に消費電力を削減した昇圧型ＰＦＣ制御装置が実現できる。
【００１０】
また、本発明の他の態様は、前記複数の交流スイッチ部は、第１〜第４の前記スイッチング素子を備え、前記昇圧用コイルの第１の電極は、前記単相交流電圧が印加される第１交流端子に接続され、前記第１のスイッチング素子のドレイン端子と前記第３のスイッチング素子のドレイン端子とは、前記平滑用コンデンサの第１の電極に接続され、前記第２のスイッチング素子のソース端子と前記第４のスイッチング素子のソース端子とは、前記平滑用コンデンサの第２の電極に接続され、前記第１のスイッチング素子のソース端子と前記第２のスイッチング素子のドレイン端子とは、前記昇圧用コイルの第２の電極に接続され、前記第３のスイッチング素子のソース端子と前記第４のスイッチング素子のドレイン端子とは、前記単相交流電圧が印加される第２交流端子に接続され、前記第１〜第４のスイッチング素子のゲート端子は、前記ドライブロジック回路から出力される制御信号をレベルシフトする各々のプリドライブ回路に接続されており、前記ドライブロジック回路は、前記第１のスイッチング素子と前記第２のスイッチング素子とが、または、前記第３のスイッチング素子と前記第４のスイッチング素子とが同時にオン状態とならないように制御してもよい。
【００１１】
これによれば、ＡＣ／ＤＣコンバータ部は、４つの双方向スイッチング素子がブリッジ接続された基本的なブリッジ回路で構成される。よって、ＡＣ／ＤＣコンバータ部は、簡潔かつ高効率に双方向電流の電流パスを制御して昇圧することが可能となる。
【００１２】
また、本発明の他の態様は、前記ドライブロジック回路は、さらに、前記単相交流電圧を出力する交流電源と前記ＡＣ／ＤＣコンバータ部との間に流れる電流が略零の場合には、前記複数の交流スイッチ部のうち少なくとも１つの交流スイッチ部を構成する前記スイッチング素子の前記ゲート−ソース間電圧が前記閾値電圧以下になるように前記スイッチング素子のゲート信号を制御することが好ましい。
【００１３】
これにより、昇圧コイルに流れる電流が略零の場合は、昇圧用コイルの磁気エネルギーが無くなっても、昇圧型ＰＦＣ制御装置の出力側から入力交流電源へ電流が逆流しないようにすることが可能となる。
【００１４】
また、本発明の他の態様は、前記複数の交流スイッチ部のうち少なくとも２個の交流スイッチ部は、ソース端子同士またはドレイン端子同士が直列接続された２つの前記スイッチング素子で構成されてもよい。
【００１５】
これによれば、上述した昇圧型ＰＦＣ制御装置と同様に、従来の昇圧型ＰＦＣ制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型ＰＦＣ制御装置が実現できる。また、この昇圧型ＰＦＣ制御装置は、入力交流電圧源から、当該昇圧型ＰＦＣ制御装置の出力端子とＧＮＤ端子との間に接続される負荷を完全に切り離すことも可能である。
【００１６】
また、本発明の他の態様は、前記スイッチング素子は、半導体基板の上に形成された複数の窒化物半導体層からなる積層体と、前記積層体の上に形成された前記ゲート端子と、前記ゲート端子を挟んで両側方に形成された前記ドレイン端子及び前記ソース端子とを備えることが望ましい。
【００１７】
上記スイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、ＧａＮトランジスタと呼ばれている。上記ＧａＮトランジスタは、ゲート／ソース間電圧がある閾値電圧より高い場合にＦＥＴ特性と逆ＦＥＴ特性を有し、且つ、ゲート／ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、ＦＥＴ特性及び逆ＦＥＴ特性において非常に低いオン抵抗値のＦＥＴトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型ＰＦＣ制御装置が有する双方向スイッチング素子としてＧａＮトランジスタを用いることで、より低消費電力の昇圧型ＰＦＣ制御装置が実現できる。また、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイルのサイズを小さくでき、結果的に装置の小型化が可能となる。
【発明の効果】
【００１８】
本発明によれば、ダイオード及びスイッチング素子の寄生ダイオードの無い昇圧型ＰＦＣ制御装置を提供することができる。従来の昇圧型ＰＦＣ制御装置の消費電力は、ダイオード及びスイッチング素子の寄生ダイオードによるものが大きいが、本発明では消費電力を大幅に削減できる。また、昇圧型ＰＦＣ制御装置が有するＰＦＣ制御部は、従来の昇圧型ＰＦＣ制御装置の有する制御部をそのまま用いることができるので、従来の昇圧型ＰＦＣ制御装置から本発明の昇圧型ＰＦＣ制御装置への置き換えが容易である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。
【図２Ａ】本発明に用いる双方向スイッチング素子のＦＥＴ特性を表すＩ−Ｖ特性図である。
【図２Ｂ】本発明に用いる双方向スイッチング素子の逆ＦＥＴ特性を表すＩ−Ｖ特性図である。
【図２Ｃ】本発明に用いる双方向スイッチング素子の逆導通特性を表すＩ−Ｖ特性図である。
【図２Ｄ】スイッチング素子のオン動作状態における等価変換を説明する図である。
【図２Ｅ】スイッチング素子のオフ動作状態における等価変換を説明する図である。
【図３Ａ】本発明の実施の形態に係るドライブロジック回路の回路ブロック図である。
【図３Ｂ】本発明の実施の形態に係るドライブロジック回路の内部信号の動作タイミングチャートである。
【図４Ａ】入力交流電源の電圧極性が正の場合における、実施の形態に係るＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図である。
【図４Ｂ】入力交流電源の電圧極性が負の場合における、実施の形態に係るＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図である。
【図５】本発明の昇圧型ＰＦＣ制御装置が有する双方向スイッチング素子の断面図の一例である。
【図６】本発明の実施の形態の第１の変形例に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。
【図７Ａ】入力交流電源の電圧極性が正の場合における、実施の形態の第１の変形例に係る交流スイッチの状態を表す等価回路図である。
【図７Ｂ】入力交流電源の電圧極性が負の場合における、実施の形態の第１の変形例に係る交流スイッチの交流スイッチの状態を表す等価回路図である。
【図８Ａ】本発明の実施の形態の第２の変形例に係るドライブロジック回路の回路ブロック図である。
【図８Ｂ】本発明の実施の形態の第２の変形例に係るドライブロジック回路の内部信号の動作タイミングチャートである。
【図９Ａ】入力交流電源の電圧極性が正の場合における、実施の形態の第２の変形例に係るＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図である。
【図９Ｂ】入力交流電源の電圧極性が負の場合における、実施の形態の第２の変形例に係るＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図である。
【図１０】比較例に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。
【図１１Ａ】比較例に係る入力交流電源の電圧極性が正の場合におけるスイッチング素子の状態を表す等価回路図である。
【図１１Ｂ】比較例に係る入力交流電源の電圧極性が負の場合におけるスイッチング素子の状態を表す等価回路図である。
【図１２Ａ】比較例に係る入力交流電源の電圧極性が正の場合におけるスイッチング素子の過渡特性を表す図である。
【図１２Ｂ】比較例に係る入力交流電源の電圧極性が負の場合におけるスイッチング素子の過渡特性を表す図である。
【図１３】特許文献１に記載された、整流ダイオードブリッジのない昇圧型ＰＦＣ制御装置の回路ブロック図である。
【発明を実施するための形態】
【００２０】
以下に、本発明に係る昇圧型ＰＦＣ制御装置について、順次、好適な実施の形態を、添付の図面を参照しつつ詳細に説明する。なお、本発明は、以下の実施の形態に記載した具体的な構成に限定されるものではなく、実施の形態において説明する技術的思想と同様の技術的思想及び当技術分野における技術常識に基づいて構成されるものを含むものである。
【００２１】
（実施の形態）
図１は、本発明の実施の形態に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。同図に記載された昇圧型ＰＦＣ制御装置１００は、ＡＣ／ＤＣコンバータ部３０と、電流検出素子３と、第２誤差増幅器９と、乗算回路１０と、第２絶対値回路１１と、ＰＷＭコンパレータ１２と、のこぎり波発振器１４と、差動増幅器１７と、基準電圧源１８と、第１誤差増幅器１９と、コンパレータ２０と、第１絶対値回路２１とを備える。また、ＡＣ／ＤＣコンバータ部３０は、入力交流電源１から入力された交流電圧を整流して昇圧する機能を有し、昇圧用コイル４と、平滑用コンデンサ７と、交流スイッチＳ１〜Ｓ４と、４つのプリドライブ回路５１と、３つの電源５２と、ドライブロジック回路５３とを備える。
【００２２】
ＡＣ／ＤＣコンバータ部３０を除くブロック構成は、図１３に示された従来の昇圧型ＰＦＣ制御装置５００のブロック構成と同じである。よって、本発明の実施の形態おける説明では、ＡＣ／ＤＣコンバータ部３０を中心に説明をする。
【００２３】
ＡＣ／ＤＣコンバータ部３０では、図１３に示されたシリコン系半導体スイッチング素子Ｔ１及びＴ２が、それぞれ、双方向スイッチング素子である交流スイッチＳ１及びＳ２に置き換えられている。また、図１３に示されたダイオードＤ１及びＤ２が、双方向スイッチング素子を用いた交流スイッチＳ３及びＳ４に置き換えられている。
【００２４】
交流スイッチＳ１〜Ｓ４は、以下のようにブリッジ接続されている。昇圧用コイル４の第１の電極である入力側電極は、単相の入力交流電圧が印加される第１交流端子に接続され、交流スイッチＳ１のドレイン端子と交流スイッチＳ３のドレイン端子とは、平滑用コンデンサ７の第１の電極に接続され、交流スイッチＳ２のソース端子と交流スイッチＳ４のソース端子とは、平滑用コンデンサ７の第２の電極である接地電極に接続され、交流スイッチＳ１のソース端子と交流スイッチＳ２のドレイン端子とは、昇圧用コイル４の第２の電極である出力側電極に接続され、交流スイッチＳ３のソース端子と交流スイッチＳ４のドレイン端子とは、入力交流電圧が印加される第２交流端子に接続されている。また、交流スイッチＳ１〜Ｓ４のゲート端子は、それぞれ、ドライブロジック回路５３から出力される制御信号をレベルシフトする各々のプリドライブ回路５１に接続されている。
【００２５】
昇圧用コイル４は、単相の入力交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える。
【００２６】
平滑用コンデンサ７は、昇圧用コイル４に蓄えられた磁気エネルギーに対応した電荷を蓄える。
【００２７】
ここで、双方向スイッチング素子の特性について説明する。
【００２８】
双方向スイッチング素子は、図２Ａ、図２Ｂ、及び図２Ｃに示されたＩ−Ｖ特性を持つ双方向スイッチング素子である。以下にこの特性について説明する。
【００２９】
図２Ａは、本発明に用いる双方向スイッチング素子のＦＥＴ特性を表すＩ−Ｖ特性図である。また、図２Ｂは、本発明に用いる双方向スイッチング素子の逆ＦＥＴ特性を表すＩ−Ｖ特性図である。また、図２Ｃは、本発明に用いる双方向スイッチング素子の逆導通特性を表すＩ−Ｖ特性図である。
【００３０】
上記双方向スイッチング素子は、ゲート端子と、ドレイン端子と、ソース端子とを有し、ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート／ソース間電圧Ｖｇｓが、閾値電圧Ｖｔｈより高い場合に、ドレイン端子とソース端子間の差分電圧ＶＤＳの極性に応じてドレイン端子からソース端子へ電流ＩＤＳを流し、または、ソース端子からドレイン端子へ電流ＩＤＳを流すことができる。
【００３１】
図２Ａ及び図２Ｂでは、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより高いことによりスイッチング素子がオン動作状態となっている場合の、電流ＩＤＳと差分電圧ＶＤＳとの関係を表している。電流ＩＤＳはドレイン端子からソース端子へ流れる場合を正の値とする。
【００３２】
上記Ｉ−Ｖ特性は、ＭＯＳＦＥＴのＩ−Ｖ特性のように３極管領域と飽和領域とを有する。３極管領域とは、ＶＤＳがゼロ電圧からある電圧値に達するまでのゼロ電圧近傍の領域であり、飽和領域とは、ＶＤＳが変化してもＩＤＳがあまり変化しない定電流特性に類似した特性を示す領域である。３極管領域では、Ｉ−Ｖ特性に直線性がありＩＤＳに対するＶＤＳの傾きを、スイッチング素子のオン抵抗Ｒｏｎとして定義できる。３極管領域におけるオン抵抗Ｒｏｎは、飽和領域におけるオン抵抗に比べ十分小さい。この３極管領域における双方向スイッチング素子の特性が、交流スイッチＳ１〜Ｓ４の動作特性として重要であり、以下の説明では３極管領域の特性について限定する。
【００３３】
図２Ａは、ＶＤＳが正の場合、つまりドレイン電圧がソース電圧より高い場合のＩ−Ｖ特性図である。このＩ−Ｖ特性図からわかるようにＩＤＳは正の値となり、電流はドレイン端子からソース端子へ流れる。図２Ａに表されたＩ−Ｖ特性を、ＦＥＴ特性と呼ぶことにする。また、図２Ｂは、ＶＤＳが負の場合、つまりドレイン電圧がソース電圧より低い場合のＩ−Ｖ特性図である。このＩ−Ｖ特性図からわかるようにＩＤＳは負の値となり、電流はソース端子からドレイン端子へ流れる。図２Ｂに表されたＩ−Ｖ特性を、逆ＦＥＴ特性と呼ぶことにする。
【００３４】
上記双方向スイッチング素子は、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより低い場合、ドレイン端子からソース端子へは電流ＩＤＳを流せない。但し、双方向スイッチング素子は、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより低い場合でも、ゲート端子電圧に対してドレイン端子電圧が低く、且つこの差電圧（Ｖｇｓ−ＶＤＳ）が閾値電圧Ｖｔｈより高い場合には、ソース端子からドレイン端子に電流ＩＤＳを流すことができる。この特性を逆導通特性と呼ぶことにする。図２Ｃは、この逆導通特性を示したＩ−Ｖ特性図である。図２Ｃからわかるように、Ｖｇｓ＝０Ｖの状態すなわちゲート端子とソース端子とがショートしたような状態では、ソース端子をアノードとしドレイン端子をカソードとして順方向電圧が閾値電圧ＶｔｈであるダイオードのＩ−Ｖ特性と同じである。
【００３５】
以上のように、図２Ａ、図２Ｂ及び図２Ｃからわかることは、双方向スイッチング素子は、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以上であれば、ＦＥＴ動作及び逆ＦＥＴ動作をし、オン抵抗値Ｒｏｎを持つ抵抗と見なすことができる。一方、ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以下であれば、逆導通特性による動作をし、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なせる。このダイオードの順方向電圧は（Ｖｔｈ−Ｖｇｓ）となる。
【００３６】
今後、本発明の実施の形態においては、双方向スイッチング素子を以下のように等価変換する。
【００３７】
（１）ゲート／ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈより高い状態の双方向スイッチング素子のオン動作状態では、該スイッチング素子をオン抵抗値Ｒｏｎの抵抗と見なす。
【００３８】
（２）ゲート端子とソース端子とを短絡した双方向スイッチング素子のオフ動作状態では、該スイッチング素子を、ソース端子をアノードとしドレイン端子をカソードとするダイオードと見なす。
【００３９】
図２Ｄは、スイッチング素子のオン動作状態における等価変換を説明する図であり、図２Ｅは、スイッチング素子のオフ動作状態における等価変換を説明する図である。
【００４０】
次に、ＡＣ／ＤＣコンバータ部３０が有するドライブロジック回路５３について説明する。
【００４１】
図３Ａは、本発明の実施の形態に係るドライブロジック回路５３の回路ブロック図であり、図３Ｂは、本発明の実施の形態に係るドライブロジック回路５３の内部信号の動作タイミングチャートである。
【００４２】
図３Ａに記載されたドライブロジック回路５３は、ＰＷＭ信号を入力し、交流スイッチＳ１及びＳ２の一方をＰＷＭ駆動させるためのＬＰＷＭ信号を生成し、交流スイッチＳ１及びＳ２の他方をＰＷＭ駆動させるためのＵＰＷＭ信号を生成する。ここで、ＰＷＭ信号は、図１に示されたＰＷＭコンパレータ１２から出力された信号であり、昇圧動作をＰＷＭ制御するための信号である。上記ＬＰＷＭ信号により、上記交流スイッチＳ１及びＳ２の一方は昇圧動作のために昇圧用コイル４を駆動し、上記ＵＰＷＭ信号により、上記交流スイッチＳ１及びＳ２の他方は、上記交流スイッチＳ１及びＳ２の一方と同期動作する。
【００４３】
図３Ｂからわかるように、ＬＰＷＭ信号は、昇圧動作をＰＷＭ制御する為のＰＷＭ信号と同じ波形であるが、ある遅延時間ＤＴだけＰＷＭ信号から遅延している。同じくＵＰＷＭ信号は、ＬＰＷＭ信号とは逆極性の信号であり、ＵＰＷＭ信号とＬＰＷＭ信号とが同時にＬｏｗである区間を遅延時間ＤＴだけ設けるように波形生成されている。この２つの信号が同時にＬｏｗである区間をデッドタイムとよぶことにする。このデッドタイムにより２つの交流スイッチＳ１及びＳ２は、正常動作している限りは、同時にオン動作状態になることは在り得なくなる。
【００４４】
結果的には、交流スイッチＳ１及びＳ２が共にオン動作状態することで昇圧型ＰＦＣ制御装置の出力とＧＮＤとが短絡状態となってしまう、いわゆる交流スイッチＳ１及びＳ２の貫通状態に陥ることが回避される。そして、昇圧用コイル４に蓄えられたエネルギーにより流れる電流は、ＬＰＷＭ信号とＵＰＷＭ信号により、交流スイッチＳ１及びＳ２のスイッチング動作を経由して、平滑用コンデンサ７に移され安定した昇圧動作が実現される。この昇圧動作において、交流スイッチＳ１またはＳ２は、前述した等価変換の規則により、デッドタイムの区間は（勿論、デッドタイム区間だけでなくＵＰＷＭ信号がＬｏｗである区間も）昇圧用ダイオードとして動作し、ＵＰＷＭ信号がＨｉｇｈである区間は、オン抵抗値Ｒｏｎを有する抵抗として動作する。
【００４５】
交流スイッチＳ１及びＳ２が昇圧用ダイオードとして動作している間で電流が流れる区間は、デッドタイム区間だけの非常に短い時間だけである。従って、従来の昇圧型ＰＦＣ制御装置のスイッチング素子Ｔ１及びＴ２に比べ、交流スイッチＳ１及びＳ２の消費電力は非常に小さくなる。
【００４６】
ドライブロジック回路５３の４つ出力信号Ｇ＿Ｓ１〜Ｇ＿Ｓ４は、４つの交流スイッチＳ１〜Ｓ４を制御する。図３Ｂのタイミング波形図のように、出力信号Ｇ＿Ｓ１及びＧ＿Ｓ２には、ＬＰＷＭ信号またはＵＰＷＭ信号が出力され、出力信号Ｇ＿Ｓ３及びＧ＿Ｓ４には、ＨｉｇｈまたはＬｏｗレベルの信号が出力される。なお、図３Ｂに記載されたＤＩＲ信号は、図１からわかるように、入力交流電源１の交流出力が昇圧用コイル４に正電圧を印加する場合にはＨｉｇｈレベル信号となり、交流出力が昇圧用コイル４に負電圧を印加する場合にはＬｏｗレベル信号となる。
【００４７】
図４Ａは、入力交流電源の電圧極性が正の場合における、実施の形態に係るＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図であり、図４Ｂは、入力交流電源の電圧極性が負の場合における、実施の形態に係るＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図である。図４Ａ及び図４Ｂに記載された昇圧動作は、図３Ａに示されたドライブロジック回路５３がＰＷＭ動作をすることにより実現されるものである。ここで、入力交流電源１の電圧極性の正または負に依存せず、平滑用コンデンサ７には、常に昇圧用コイル４の磁気エネルギーによって電流が流れ、出力電圧Ｖｏが昇圧されることを説明する。
【００４８】
入力交流電源１が正極性の時には、ＤＩＲ信号がＨｉｇｈレベルであり、図３Ｂのタイミング波形図から、交流スイッチＳ２が昇圧用コイル４を駆動するためのＬＰＷＭ信号を受け、交流スイッチＳ１がＵＰＷＭ信号を受ける。交流スイッチＳ３はＬｏｗレベル信号を受け、交流スイッチＳ４はＨｉｇｈレベル信号を受ける。交流スイッチＳ１〜Ｓ４は、これらの信号を受け、図４Ａに表された動作状態となる。なお、図４Ａ及び図４Ｂでは、ＬＰＷＭ信号は昇圧用ＰＷＭ動作を制御するＰＷＭ信号として記述しており、同期信号であるＵＰＷＭ信号はＰＷＭ信号の反転信号を意味するバー付きのＰＷＭ信号として記述している。
【００４９】
図４Ａでは、交流スイッチＳ２がＰＷＭ動作をして昇圧用コイル４を駆動し、交流スイッチＳ１がＰＷＭ動作の反転した動作状態となり、交流スイッチＳ４がオン抵抗Ｒｏｎを有する抵抗として働き電流を流し、交流スイッチＳ３はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチＳ２がＰＷＭ動作でオン動作状態の時は、図４Ａの経路（ａ）にて昇圧用コイル４を励磁させる電流が流れる。一方、交流スイッチＳ２がＰＷＭ動作でオフ動作状態の時は、昇圧用コイル４に蓄えられた磁気エネルギーにより、図４Ａの経路（ｂ）にて電流が交流スイッチＳ１を経由して流れ、平滑用コンデンサ７の接地されていない端子から電流が充電され昇圧型ＰＦＣ制御装置１００の出力電圧Ｖｏが昇圧されていく。
【００５０】
交流スイッチＳ２及びＳ１の同期動作したＰＷＭ動作では、前述のデッドタイム区間が設けられてあり、交流スイッチＳ１及びＳ２が貫通状態に陥ることはない。デッドタイム区間の非常に短い時間では、交流スイッチＳ１は昇圧用ダイオードとして働く。交流スイッチＳ２がオンからオフ動作状態になると、昇圧用コイル４に蓄えられた磁気エネルギーにより、昇圧用コイル４の電流は、デッドタイム区間では交流スイッチＳ１を昇圧用ダイオードとして、また、交流スイッチＳ１がオン動作状態では、交流スイッチＳ１を、オン抵抗Ｒｏｎを有する抵抗として、交流スイッチＳ１を経由して図４Ａの経路（ｂ）にて平滑用コンデンサ７の接地されていない端子へ流入する。
【００５１】
これに対して、入力交流電源１が負極性の時には、ＤＩＲ信号がＬｏｗレベルであり、図３Ｂのタイミング波形図から、入力交流電源１が正極性の場合と比べて交流スイッチＳ２及びＳ１の動きが逆となり、また交流スイッチＳ４及びＳ３の動きが逆となることが判る。
【００５２】
図４Ｂでは、交流スイッチＳ１がＰＷＭ動作をして昇圧用コイル４を駆動し、交流スイッチＳ２がＰＷＭ動作の反転した動作状態となり、交流スイッチＳ３がオン抵抗Ｒｏｎを有する抵抗として働き電流を流し、交流スイッチＳ４はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチＳ１がＰＷＭ動作でオン動作状態の時は、図４Ｂの経路（ａ）にて昇圧用コイル４を励磁させる電流が流れる。一方、交流スイッチＳ１がＰＷＭ動作でオフ動作状態の時は、昇圧用コイル４に蓄えられた磁気エネルギーにより、図４Ｂの経路（ｂ）にて電流が交流スイッチＳ２を経由して流れ、平滑用コンデンサ７の接地されていない端子から電流が充電され昇圧型ＰＦＣ制御装置１００の出力電圧Ｖｏが昇圧されていく。
【００５３】
この場合においても、交流スイッチＳ１及びＳ２の同期動作したＰＷＭ動作では、前述のデッドタイム区間が設けてあり、入力交流電源１が正極性である時の交流スイッチＳ１と同じ動作を交流スイッチＳ２が行い、昇圧用コイル４の電流は交流スイッチＳ２を経由して経路（ｂ）で平滑用コンデンサ７の接地されていない端子へ流入する。
【００５４】
つまり、ドライブロジック回路５３は、交流スイッチＳ１〜Ｓ４のオンオフ状態を制御することにより、双方向電流の電流径路を切り換えて、昇圧用コイル４への磁気エネルギーの蓄積と平滑用コンデンサ７への電荷蓄積とを交互に行わせる。
【００５５】
以上の動作より、入力交流電源１の電圧極性が正であっても負であっても平滑用コンデンサ７の接地されていない端子には、常に昇圧用コイル４の磁気エネルギーによって電流が流れ、出力電圧Ｖｏは昇圧されることが判る。従って、図１に示された昇圧型ＰＦＣ制御装置１００は、整流ダイオードブリッジが無いにもかかわらず、入力交流電源１の交流電圧を整流し昇圧する機能を有することがわかる。
【００５６】
また、図１に示された昇圧用コイル４に流れる電流が略零の状態では、図３Ａに示されたヒステリシス比較器が、電流検出素子３の出力信号を第２絶対値回路１１で正の電圧信号に変換した信号Ｓｃと、比較基準電圧ＶＲＢとを比較することにより、電流がほとんど流れていないことを検出する。Ｈｉｇｈレベルのゲート信号を受けてオン抵抗値Ｒｏｎを有する抵抗として動作している交流スイッチＳ１またはＳ２は、上記ヒステリシス比較器のゼロ電流検出動作により、そのゲート信号をＨｉｇｈレベルからＬｏｗレベルに変化させられることで、ダイオード動作へと変化する。
【００５７】
この機能は、昇圧用コイル４に流れる電流が略零の場合、昇圧用コイル４に蓄えられた磁気的なエネルギーがなくなるために、出力側から交流スイッチと昇圧用コイル４を介して入力交流電源１に電流が逆流することを回避するためのものである。
【００５８】
なお、昇圧用コイル４にて電流が流れなくなると、昇圧用コイル４の両端電圧がリンギング現象を起こすことがある。この場合は、図３Ａに図示されていないが、ヒステリシス比較器の出力信号がＬｏｗレベルになるとある一定期間Ｌｏｗレベルを維持する機能を、ヒステリシス比較器の後段に追加すればよい。
【００５９】
以上、本発明の実施の形態に係る昇圧型ＰＦＣ制御装置１００により、ダイオードが無く、またスイッチング素子の寄生ダイオードも無い昇圧型ＰＦＣ制御装置が実現される。
【００６０】
従来の昇圧型ＰＦＣ制御装置の消費電力において、ダイオードとスイッチング素子の寄生ダイオードとが影響する導通損失とスイッチング損失とが、装置全体の電力損失に対して大きな比重を占めていた。これに対して、本発明に係る昇圧型ＰＦＣ制御装置では、ダイオードとスイッチング素子の寄生ダイオードとを無くしたことで、従来の整流及び昇圧動作を維持しつつ消費電力を大幅に削減できる。
【００６１】
また、交流スイッチとして用いられる双方向スイッチング素子は、寄生ダイオードを持たず、そのため、寄生ダイオードによるリカバリー電流が無い。これにより、スイッチング周波数を上げても昇圧型ＰＦＣ制御装置のスイッチング損失の大幅な増加はなく、スイッチング周波数を上げて昇圧用コイル４を小さくすることが可能となる。
【００６２】
また、昇圧型ＰＦＣ制御装置が有するＰＦＣ制御部は、従来からの昇圧型ＰＦＣ制御装置の制御部をそのまま用いることができるので、従来の昇圧型ＰＦＣ制御装置から本発明の昇圧型ＰＦＣ制御装置の置き換えも容易にできる。
【００６３】
なお、上述したスイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に互いに間隔をおいて形成されたドレイン端子及びソース端子と、当該ドレイン端子及びソース端子の間に形成されたゲート端子とを備えることを特徴とするものであってもよい。このスイッチング素子について、図５を用いて説明する。
【００６４】
図５は、本発明の昇圧型ＰＦＣ制御装置が有する双方向スイッチング素子の断面図の一例である。同図に記載された双方向スイッチング素子は、半導体基板の上に形成された窒化物半導体からなるノーマリオフ型のヘテロ接合ＦＥＴである。具体的には、上記スイッチング素子は、シリコン基板２０１の上にバッファ層２０２を介して半導体層の積層体２０３が形成されることにより実現される。
【００６５】
バッファ層２０２は、窒化アルミニウムと窒化ガリウムとが交互に積層されたものである。
【００６６】
積層体２０３は、アンドープ窒化ガリウム層２０４の上にｎ型窒化アルミニウムガリウム層２０５が形成されたもので、この２つの層の間のヘテロ界面近傍には２次元電子ガスと呼ばれるキャリア濃度の高いＦＥＴのチャンネル領域が生成される。
【００６７】
積層体２０３の上に、ソース端子とドレイン端子とを形成するために、チャンネル領域とオーミック接合するするソース端子用オーミック電極２０６ａとドレイン端子用オーミック電極２０６ｂと配線２１０とが配置される。
【００６８】
ソース端子用オーミック電極２０６ａとドレイン端子用オーミック電極２０６ｂとの間の領域では、ＦＥＴ特性を制御するｐ型半導体層であるコントロール層２０９がｎ型窒化アルミニウムガリウム層２０５の上に形成される。
【００６９】
コントロール層２０９の上にはゲート電極２０８が形成され、コントロール層２０９とはオーミック接触している。このゲート電極２０８に与えられる電気信号により、ノーマリオフ型のヘテロ接合ＦＥＴ、すなわち、双方向型のスイッチング素子のドレイン端子とソース端子の間に流れる電流が制御される。
【００７０】
図５において、ドレイン端子用オーミック電極２０６ｂからゲート電極２０８までの距離が、ソース端子用オーミック電極２０６ａからゲート電極２０８までの距離より長いのは、ドレイン端子とゲート端子間の耐圧のほうがソース端子とゲート端子間の耐圧より大きいことが要求されるためである。
【００７１】
図５のように形成された双方向型のスイッチング素子は、ＧａＮトランジスタと呼ばれ、ＩＧＢＴのように高耐圧で大電流駆動することができるデバイスである。また、ＩＧＢＴの電流電圧特性におけるＰＮ接合によるオフセット電圧を持たずに、図２Ａ及び図２Ｂで示したような双方に電流を流す特性を有する。さらに、デバイスのチップ面積に対してオン抵抗成分Ｒｏｎが非常に小さい。加えて、上記ＧａＮトランジスタは、図２Ｃに示した逆導通特性をも有する。
【００７２】
上述した特性に加え、ＧａＮトランジスタは、少数キャリアによる蓄積効果がほとんどなく、ＩＧＢＴや他のシリコン系半導体素子のようなターンオフ時のテール電流効果もほとんどない。
【００７３】
故に、上記ＧａＮトランジスタを双方向スイッチング素子として用いた交流スイッチで構成されたＡＣ／ＤＣコンバータ部３０は、その非常に小さなオン抵抗値Ｒｏｎによる導通損失の低減と少数キャリア蓄積効果がほとんど無いことによるスイッチング損失の低減により、消費電力を大幅に小さくできる。
【００７４】
また、上記双方向型のスイッチング素子にＧａＮトランジスタを適用することで、リカバリー電流によるスイッチング損失増大の影響もほとんど無く、スイッチング損失の低減によりスイッチング周波数を上げることが可能となり、これにより昇圧用コイル４のサイズを小さくでき、結果的に装置の小型化が可能となる。
【００７５】
従って、本発明の実施の形態に係る昇圧型ＰＦＣ制御装置１００の双方向スイッチング素子としてＧａＮトランジスタを用いることで、より低消費電力の昇圧型ＰＦＣ制御装置が実現できる。
【００７６】
図６は、本発明の実施の形態の第１の変形例に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。同図に記載された昇圧型ＰＦＣ制御装置１５０は、図１に記載された昇圧型ＰＦＣ制御装置１００と比較して、ＡＣ／ＤＣコンバータ部３１の交流スイッチの一部が構成として異なる。以下、図１に記載された昇圧型ＰＦＣ制御装置１００と同じ点は説明を省略し、異なる点のみ説明する。
【００７７】
交流スイッチＳ２及びＳ４は、それぞれ、ドレイン端子同士が直列接続された２つの双方向スイッチング素子で構成されている。この構成により、交流スイッチの耐圧を上げることが可能となり、より高入力耐圧の昇圧型ＰＦＣ制御装置が実現できる。また、昇圧型ＰＦＣ制御装置１５０では、図示されているＯＦＦ信号にＬｏｗレベルの信号を与えることにより、昇圧型ＰＦＣ制御装置１５０の入力交流電源１から出力側を切り離すことができる。
【００７８】
図７Ａは、入力交流電源の電圧極性が正の場合における、実施の形態の第１の変形例に係る交流スイッチの状態を表す等価回路図であり、図７Ｂは、入力交流電源の電圧極性が負の場合における、実施の形態の第１の変形例に係る交流スイッチの状態を表す等価回路図である。図７Ａ及び図７Ｂでは、ＰＷＭコンパレータ１２の出力であるＰＷＭ信号はＬｏｗレベルで、ＯＦＦ信号もＬｏｗレベルとしている。
【００７９】
なお、本変形例では、交流スイッチＳ２及びＳ４を、それぞれ、２つの双方向スイッチング素子の直列接続により構成されるものとしたが、交流スイッチＳ１及びＳ３に当該直列接続された２つの双方向スイッチング素子を適用し、交流スイッチＳ２及びＳ４を通常の交流スイッチとしてもよい。
【００８０】
また、本変形例に係る交流スイッチＳ２及びＳ４は、２つの双方スイッチング素子の各ドレイン端子が接続された構成としているが、ソース端子同士が接続された形で直列接続されたものでもよい。
【００８１】
図８Ａは、本発明の実施の形態の第２の変形例のドライブロジック回路６３の回路ブロック図であり、図８Ｂは、本発明の実施の形態の第２の変形例のドライブロジック回路６３の内部信号の動作タイミングチャートである。
【００８２】
図８Ａに記載されたドライブロジック回路６３は、ＰＷＭ信号を入力し、交流スイッチＳ２及びＳ４の一方をＰＷＭ駆動させるためのＬＰＷＭ信号を生成し、交流スイッチＳ１及びＳ３の一方をＰＷＭ駆動させるためのＵＰＷＭ信号を生成する。ここで、ＰＷＭ信号は、図１に示されたＰＷＭコンパレータ１２から出力された信号であり、昇圧動作をＰＷＭ制御するための信号である。上記ＬＰＷＭ信号により、上記交流スイッチＳ２及びＳ４の一方は昇圧動作のために昇圧用コイル４を駆動し、上記ＵＰＷＭ信号により、上記交流スイッチＳ１及びＳ３の一方は、上記交流スイッチＳ２及びＳ４の一方と同期動作する。
【００８３】
図８Ｂからわかるように、ＰＷＭ信号、ＵＰＷＭ信号及びＬＰＷＭ信号の関係は、図３Ｂで説明した関係と同じである。この２つの信号が同時にＬｏｗである区間をデッドタイムと呼ぶことにする。ＵＰＷＭ信号及びＬＰＷＭ信号が同時にＬｏｗであるデッドタイムにより、２つの交流スイッチＳ１及びＳ２、または、交流スイッチＳ３及びＳ４が、正常動作している限りは、同時にオン動作状態になることは在り得なくなる。
【００８４】
結果的には、交流スイッチＳ１及びＳ２、または、交流スイッチＳ３及びＳ４が共にオン動作状態することで昇圧型ＰＦＣ制御装置２００の出力とＧＮＤとが短絡状態となってしまう、いわゆる貫通状態に陥るこが回避される。そして、昇圧用コイル４に蓄えられたエネルギーにより流れる電流は、Ｓ２またはＳ４がＬＰＷＭ信号によりスイッチング動作をすることで、交流スイッチＳ１またはＳ３のＵＰＷＭ信号によるスイッチング動作を経由して、平滑用コンデンサ７に移され安定した昇圧動作が実現される。この昇圧動作において、ＵＰＷＭ信号でスイッチング動作する交流スイッチＳ３またはＳ４は、前述した等価変換の規則により、デッドタイムの区間は（勿論、デッドタイム区間だけでなくＵＰＷＭ信号がＬｏｗである区間も）昇圧用ダイオードとして動作し、ＵＰＷＭ信号がＨｉｇｈである区間は、オン抵抗値Ｒｏｎを有する抵抗として動作する。
【００８５】
交流スイッチＳ１及びＳ３が昇圧用ダイオードとして動作している間で電流が流れる区間は、デッドタイム区間だけの非常に短い時間だけである。従って、従来の昇圧型ＰＦＣ制御装置のスイッチング素子Ｔ３及びＴ４に比べ、交流スイッチＳ１及びＳ３の消費電力は非常に小さくなる。
【００８６】
ドライブロジック回路６３の出力は実施の形態のものと同じく４つある。各出力信号Ｇ＿Ｓ１〜Ｇ＿Ｓ４は、それぞれ、交流スイッチＳ１〜Ｓ４を制御する。図８Ｂのタイミング波形図のように、出力信号Ｇ＿Ｓ２及びＧ＿Ｓ４には、ＬＰＷＭ信号またはＨｉｇｈレベルの信号が出力され、出力信号Ｇ＿Ｓ１及びＧ＿Ｓ３には、ＵＰＷＭ信号またはＬｏｗレベルの信号が出力される。なお、図８Ｂに記載されたＤＩＲ信号は、図１からわかるように、入力交流電源１の交流出力が昇圧用コイル４に正電圧を印加する場合にはＨｉｇｈレベル信号となり、交流出力が昇圧用コイル４に負電圧を印加する場合にはＬｏｗレベル信号となる。
【００８７】
図９Ａは、入力交流電源の電圧極性が正の場合のＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図であり、図９Ｂは、入力交流電源の電圧極性が負の場合のＡＣ／ＤＣコンバータ部の昇圧動作の電流パスを表す図である。図９Ａ及び図９Ｂに記載された昇圧動作は、図８Ａに示されたドライブロジック回路６３がＰＷＭ動作をすることにより実現されるものである。ここで、入力交流電源１の電圧極性の正または負に依存せず、平滑用コンデンサ７には、常に昇圧用コイル４の磁気エネルギーによって電流が流れ、出力電圧Ｖｏが昇圧されることを説明する。
【００８８】
入力交流電源１が正極性の時には、ＤＩＲ信号がＬｏｗレベルであり、図８Ｂのタイミング波形図から、交流スイッチＳ２が昇圧用コイル４を駆動するためのＬＰＷＭ信号を受け、交流スイッチＳ１がＵＰＷＭ信号を受ける。交流スイッチＳ３はＬｏｗレベル信号を受け、交流スイッチＳ４はＨｉｇｈレベル信号を受ける。交流スイッチＳ１〜Ｓ４は、これらの信号を受け、図９Ａに表された動作状態となる。なお、図９Ａ及び図９Ｂでは、ＬＰＷＭ信号は昇圧用ＰＷＭ動作を制御するＰＷＭ信号として記述しており、同期信号であるＵＰＷＭ信号はＰＷＭ信号の反転信号を意味するバー付きのＰＷＭ信号として記述している。
【００８９】
図９Ａでは、交流スイッチＳ２がＰＷＭ動作をして昇圧用コイル４を駆動し、交流スイッチＳ１がＰＷＭ動作の反転した動作状態となる。交流スイッチＳ４はオン抵抗Ｒｏｎを有する抵抗として電流を流し、交流スイッチＳ３はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチＳ２がＰＷＭ動作でオン動作状態の時は、図９Ａの経路（ａ）にて昇圧用コイル４を励磁させる電流が流れる。一方、交流スイッチＳ２がＰＷＭ動作でオフ動作状態の時は、昇圧用コイル４に蓄えられた磁気エネルギーにより、図９Ａの経路（ｂ）にて電流が交流スイッチＳ１を経由して流れ、平滑用コンデンサ７の接地されていない端子から電流が充電され昇圧型ＰＦＣ制御装置２００の出力電圧Ｖｏが昇圧されていく。
【００９０】
交流スイッチＳ２及びＳ１の同期動作したＰＷＭ動作では、前述のデッドタイム期間が設けられており、交流スイッチＳ２及びＳ１が貫通状態に陥ることはない。交流スイッチＳ２がオンからオフ動作状態になると、昇圧用コイル４に蓄えられた磁気エネルギーにより、昇圧用コイル４の電流は、デッドタイム期間では交流スイッチＳ１を昇圧用ダイオードとして、また、交流スイッチＳ１がオン動作状態では、交流スイッチＳ１を、オン抵抗Ｒｏｎを有する抵抗として、交流スイッチＳ１を経由して図９Ａの経路（ｂ）にて平滑用コンデンサ７の接地されていない端子へ流入する。
【００９１】
これに対して、入力交流電源１が負極性の時には、ＤＩＲ信号がＨｉｇｈレベルであり、図８Ｂのタイミング波形図から、入力交流電源１が正極性の場合と比べて交流スイッチＳ２及びＳ４の動きが逆となり、また、交流スイッチＳ１及びＳ３の動きが逆となることが判る。
【００９２】
図９Ｂでは、交流スイッチＳ４がＰＷＭ動作をして昇圧用コイル４を駆動し、交流スイッチＳ３がＰＷＭ動作の反転した動作状態となり、交流スイッチＳ２がオン抵抗Ｒｏｎを有する抵抗として電流を流し、交流スイッチＳ１はオフ動作状態のため等価回路的にはダイオードと見なせるが電流が流れない状態となっている。交流スイッチＳ４がＰＷＭ動作でオン動作状態の時は、図９Ｂの経路（ａ）にて昇圧用コイル４を励磁させる電流が流れる。一方、交流スイッチＳ４がＰＷＭ動作でオフ動作状態の時は、昇圧用コイル４に蓄えられた磁気エネルギーにより、図９Ｂの経路（ｂ）にて電流が交流スイッチＳ３を経由して流れ、平滑用コンデンサ７の接地されていない端子から電流が充電され昇圧型ＰＦＣ制御装置２００の出力電圧Ｖｏが昇圧されていく。
【００９３】
この場合においても、交流スイッチＳ４及びＳ３の同期動作したＰＷＭ動作では、前述のデッドタイム区間が設けてあり、入力交流電源１が正極性である時の交流スイッチＳ１と同じ動作を交流スイッチＳ３が行い、昇圧用コイル４の電流は交流スイッチＳ３を経由して経路（ｂ）で平滑用コンデンサ７の接地されていない端子へ流入する。
【００９４】
以上の動作より、入力交流電源１の電圧極性が正であっても負であっても平滑用コンデンサ７の接地されていない端子には、常に昇圧用コイル４の磁気エネルギーによって電流が流れ、出力電圧Ｖｏは昇圧されることが判る。従って、図１のドライブロジック回路５３を実施形態のもう一つの変形例のドライブロジック回路６３に置き換えても、結果的に同じ昇圧動作を実現していることがわかる。
【００９５】
また、図１に示された昇圧用コイル４に流れる電流が略零の状態では、図８Ａに示されたヒステリシス比較器が、電流検出素子３の出力信号を第２絶対値回路１１で正の電圧信号に変換した信号Ｓｃと、比較基準電圧ＶＲＢとを比較することにより、電流がほとんどないことを検出する。また、図８Ｂのように、ＬＰＷＭ信号で昇圧用コイル４をスイッチング駆動している交流スイッチＳ２またはＳ４に対してＵＰＷＭ信号により同期動作している交流スイッチＳ１またはＳ３は、上記ヒステリシス比較器のゼロ電流検出動作により、そのゲート信号をＬｏｗレベルに変化させられ、交流スイッチＳ１またはＳ３はダイオード動作へと変化する。
【００９６】
この機能は、昇圧用コイル４に流れる電流が略零の場合、昇圧用コイル４に蓄えられた磁気的なエネルギーがなくなるために、出力側から交流スイッチと昇圧用コイル４を介して入力交流電源１に電流が逆流することを回避するためのものである。
【００９７】
なお、昇圧用コイル４にて電流が流れなくなると、昇圧用コイル４の両端電圧がリンギング現象を起こすことがある。この場合は、図８Ａに図示されていないが、ヒステリシス比較器の出力信号がＬｏｗレベルになるとある一定期間Ｌｏｗレベルを維持する機能を、ヒステリシス比較器の後段に追加すればよい。
【００９８】
以上、本発明の実施の形態の第２の変形例のドライブロジック回路６３により、ダイオードが無く、またスイッチング素子の寄生ダイオードも無い昇圧型ＰＦＣ制御装置が実現される。
【００９９】
（比較例）
以下では、本発明の実施の形態及びその変形例に対する比較例について説明する。
【０１００】
図１０は、比較例に係る昇圧型ＰＦＣ制御装置の回路ブロック図である。同図に記載された昇圧型ＰＦＣ制御装置３００は、整流ダイオードブリッジのない昇圧型ＰＦＣ回路である。
【０１０１】
本比較例に係る昇圧型ＰＦＣ制御装置３００は、図１３に記載された特許文献１の昇圧型ＰＦＣ制御装置５００が有している、昇圧動作のために１８０度位相をずらしてスイッチング動作を２回行うための仕組み（一対のスイッチング素子Ｔ３及びＴ４）と高域阻止フィルタ５０２とが除外されている。また、昇圧型ＰＦＣ制御装置５００が有している、スイッチング動作を行う一対のスイッチング素子Ｔ１及びＴ２は、ｎ形ＭＯＳＦＥＴ等のシリコン系半導体のスイッチング素子Ｔ５及びＴ６に置き換えられ、且つ、スイッチング素子Ｔ５及びＴ６を駆動するためのレベルシフト機能を有するプリドライブ回路５１と電源５２とが付加されている。以後、図１３を基に、整流ダイオードブリッジのない昇圧型ＰＦＣ制御装置３００の動作及び課題を説明する。
【０１０２】
図１０において、第１誤差増幅器１９は昇圧型ＰＦＣ制御装置３００の出力電圧Ｖｏと出力電圧を設定する基準電圧源１８の電圧値Ｖｒｅｆとの差分に比例した誤差電圧Ｖｅを生成する。差動増幅器１７及び第１絶対値回路２１により入力交流電源１の交流電圧を全波整流した電圧と相似形に波形生成された電圧信号Ｖｉｎａが生成される。乗算回路１０は、ＶｅとＶｉｎａとを乗算して、電流制御指令値となる電圧信号Ｉｒｅｆを生成する。この電圧信号Ｉｒｅｆは、誤差電圧Ｖｅに比例し、且つ、入力交流電源１の交流電圧を全波整流した電圧波形と相似形のＶｉｎａと同じ脈動波形となる。
【０１０３】
一方で、スイッチング素子Ｔ５及びＴ６のスイッチング動作により、入力交流電源１から昇圧用コイル４に流れる電流は、電流検出素子３により検出され、第２絶対値回路１１により正の値の電圧値信号に波形整形された電流波形信号Ｓｃに変換される。
【０１０４】
電流波形信号Ｓｃは、第２誤差増幅器９、ＰＷＭコンパレータ１２、のこぎり波発振器１４、スイッチング素子Ｔ５又はＴ６、昇圧用コイル４、ダイオードＤ１又はＤ２、平滑用コンデンサ７、出力負荷８、電流検出素子３、及び第２絶対値回路１１により構成される電流制御負帰還ループにより、電圧信号Ｉｒｅｆに追従するように制御され、当該Ｉｒｅｆとほぼ同じ値となる。
【０１０５】
電圧信号Ｉｒｅｆは、入力交流電源１の交流電圧を全波整流した電圧波形と相似形の脈動波形であるため、電流波形信号ＳｃがＩｒｅｆに追従するということは、入力交流電源１の交流電圧と入力交流電源１の交流電流とがほぼ同位相でかつほぼ同波形となるということである。従って、入力交流電源の力率はほぼ１となる。
【０１０６】
また、誤差電圧Ｖｅは、出力電圧Ｖｏと電圧信号Ｖｒｅｆとの差分が第１誤差増幅器１９により増幅された電圧である。第１誤差増幅器１９と乗算回路１０と上述した電流制御負帰還ループとで構成されるＰＦＣ制御ループにより、第１誤差増幅器１９の出力である誤差電圧Ｖｅは有限の値となるように制御される。誤差電圧Ｖｅは第１誤差増幅器１９のゲインをＡとすると、下記の式で記述される。
【０１０７】
Ｖｅ ＝  Ａ×（Ｖｒｅｆ−Ｖｏ）    ・・・・・  （式１）
【０１０８】
従って、誤差電圧Ｖｅが有限の値であることは、第１誤差増幅器１９のゲインＡが十分に大きく設定されていれば、Ｖｒｅｆ＝Ｖｏとなる。つまり昇圧型ＰＦＣ制御装置３００の出力電圧ＶｏはＶｒｅｆによって決まる固定電圧値となる。
【０１０９】
以上の説明からわかるように、本比較例に係る昇圧型ＰＦＣ制御装置３００では、その出力電圧Ｖｏは基準電圧の電圧値Ｖｒｅｆで設定された所望の電圧を維持しながら、入力交流電源の力率をほぼ１にできる高入力力率の昇圧型ＡＣ／ＤＣコンバータが実現される。
【０１１０】
また、差動増幅器１７、コンパレータ２０、ＮＯＴ論理回路１３、２つのＡＮＤ論理回路１６、スイッチング素子Ｔ５及びＴ６、及びダイオードＤ１及びＤ２により、整流ダイオードブリッジを用いない整流昇圧スイッチング動作が実現できている。以下、この点について説明する。
【０１１１】
コンパレータ２０が差動増幅器１７の出力信号を比較することで、入力交流電源１の交流電圧の極性が判断される（この入力交流電源１の交流電圧の極性は、昇圧用コイル４に対して入力交流電源１が正の電圧を印加する時に、正の極性とする）。交流電圧の極性が正であればコンパレータ２０の出力信号はＨｉｇｈレベルとなり、交流電圧の極性が負であれば出力はＬｏｗとなる。
【０１１２】
コンパレータ２０の出力信号を受けて、ＮＯＴ論理回路１３と２つのＡＮＤ論理回路１６は、入力交流電圧の極性が正であれば、昇圧用スイッチング動作の為にＰＷＭコンパレータ１２から出力されるＰＷＭ信号でスイッチング素子Ｔ６をＰＷＭ駆動させ、スイッチング素子Ｔ５のゲート電圧をＬｏｗレベルにしてスイッチング素子Ｔ５をオフさせる。同様に、ＮＯＴ論理回路１３及び２つのＡＮＤ論理回路１６は、入力交流電圧の極性が負であれば、ＰＷＭ信号でスイッチング素子Ｔ５をＰＷＭ駆動させ、スイッチング素子Ｔ６のゲート電圧をＬｏｗレベルにしてスイッチング素子Ｔ６をオフさせる。
【０１１３】
図１１Ａは、比較例に係る入力交流電源の電圧極性が正の場合におけるスイッチング素子の状態を表す等価回路図であり、図１１Ｂは、比較例に係る入力交流電源の電圧極性が負の場合におけるスイッチング素子の状態を表す等価回路図である。つまり、図１１Ａ及び図１１Ｂは、入力交流電源１の電圧極性が正の場合と負の場合とで、コンパレータ２０、ＮＯＴ論理回路１３、及び２つのＡＮＤ論理回路１６の動作によるＰＷＭ動作によって、どのようにして昇圧動作がなされるかを説明する図である。
【０１１４】
スイッチング素子Ｔ６がＰＷＭ動作でオン動作状態の時は、図１１Ａの経路（ａ）にて昇圧用コイル４を励磁させる電流が流れる。また、スイッチング素子Ｔ６がＰＷＭ動作でオフ動作をする時は、図１１Ａの経路（ｂ）にて昇圧用コイル４に蓄えられた磁気エネルギーにより電流が流れ、平滑用コンデンサ７の接地されていない端子から電流が充電され昇圧型ＰＦＣ制御装置３００の出力電圧Ｖｏが昇圧される。なお、スイッチング素子Ｔ５及びＴ６は、ｎ型ＭＯＳＦＥＴ等のシリコン系半導体のスイッチング素子であるため、図１０に示されたように、ソース端子とドレイン端子との間に寄生ダイオードが存在している。よって、図１１Ａのように、経路（ｂ）にて昇圧用コイル４の磁気エネルギーにより発生する電流は、スイッチング素子Ｔ５の寄生ダイオードを経由して流れる。
【０１１５】
一方、スイッチング素子Ｔ５がＰＷＭ動作でオン動作状態の時は、図１１Ｂの経路（ａ）にて昇圧用コイル４を励磁させる電流が流れる。また、スイッチング素子Ｔ５がＰＷＭ動作でオフ動作をする時は、図１１Ｂの経路（ｂ）にて昇圧用コイル４に蓄えられた磁気エネルギーにより電流が流れ、この場合でも平滑用コンデンサ７の接地されていない端子から電流が充電され昇圧型ＰＦＣ制御装置３００の出力電圧Ｖｏが昇圧される。よって、図１１Ｂのように、経路（ｂ）にて昇圧用コイル４の磁気エネルギーにより流れる電流は、スイッチング素子Ｔ６の寄生ダイオードを経由して流れる。
【０１１６】
しかしながら、上記比較例に係る昇圧型ＰＦＣ制御装置３００では、以下の２つの課題がある。
【０１１７】
（１）ダイオードＤ１またはＤ２の順方向電圧ＶＦと、スイッチング素子Ｔ５またはＴ６の寄生ダイオードの順方向電圧ＶＦＰとによる電圧降下による損失が発生する。
【０１１８】
（２）スイッチング素子Ｔ５またはＴ６の寄生ダイオードのリカバリー電流により、スイッチング素子Ｔ５またはＴ６のターンオン動作時のスイッチング損失が大きい。
【０１１９】
この２点の課題について説明する。
【０１２０】
まず、ダイオードの順方向電圧ＶＦ及び寄生ダイオードの順方向電圧ＶＦＰに関する課題（１）について説明する。入力交流電源１の交流電圧が正の場合、の図１１Ａの経路（ａ）にて電流が流れるときには、ダイオードＤ２の順方向電圧ＶＦが発生する。また、図１１Ａの経路（ｂ）にて電流が流れるときには、ダイオードＤ２の順方向電圧ＶＦに加え、オフ動作状態のスイッチング素子Ｔ５の順方向電圧ＶＦＰによる電圧降下が発生する。これらの電圧降下とこれらのダイオードに流れる電流とによって、ダイオードＤ２及びスイッチング素子Ｔ５に消費電力、すなわち損失が発生する。同様に、入力交流電源１の交流電圧が負の場合、図１１Ｂの経路（ａ）にて電流が流れるときは、ダイオードＤ１の順方向電圧ＶＦが発生し、図１１Ｂの経路（ｂ）にて電流が流れるときは、ダイオードＤ１の順方向電圧ＶＦ及びスイッチング素子Ｔ６の順方向電圧ＶＦＰによる電圧降下が発生し、ダイオードＤ１及びスイッチング素子Ｔ６に損失が発生する。
【０１２１】
電流が定常的に流れることによる素子の消費電力は、導通損失と呼ばれる。スイッチング素子Ｔ５またはＴ６がオン動作状態で電流が流れた場合の導通損失は、スイッチング素子の電流が流れるチャンネル部の抵抗（今後はこの抵抗をオン抵抗と呼ぶ）が小さいために、ダイオードの順方向電圧ＶＦまたはＶＦＰの電圧降下による導通損失に比べ非常に小さなものとなる。従って、図１１Ａ及び図１１Ｂに示された電流経路からわかるように、従来の昇圧型ＰＦＣ制御装置の導通損失の大部分はダイオードの順方向電圧ＶＦ及びＶＦＰによるものであることがわかる。つまり、比較例に係る昇圧型ＰＦＣ制御装置３００のダイオードＤ１及びＤ２と、スイッチング素子Ｔ５及びＴ６の寄生ダイオードをなくすことができれば、昇圧型ＰＦＣ制御装置３００の導通損失を大幅に削減できる。
【０１２２】
次に、スイッチング損失の課題（２）について説明する。スイッチング素子Ｔ５及びＴ６のソース端子とドレイン端子の間に存在する寄生ダイオードのアノードはスイッチング素子のソースに、また、寄生ダイオードのカソードはスイッチング素子のドレインに存在する。図１１Ａでは、スイッチング素子Ｔ５がオフ動作状態のとき、また、図１１Ｂでは、スイッチング素子Ｔ６がオフ動作状態のとき、各経路（ｂ）にて電流が流れる場合に、寄生ダイオードのアノードからカソードに電流が流れている。
【０１２３】
この時、上記寄生ダイオードにはダイオード内の少数キャリア蓄積効果によるリカバリー電流成分が発生する。その結果、スイッチング素子Ｔ５及びＴ６の一方がオフ動作状態で寄生ダイオードに電流が流れている経路（ｂ）状態から、スイッチング素子Ｔ５及びＴ６の他方がターンオンして経路（ａ）の状態にて電流が流れる始める時に、スイッチング素子Ｔ５及びＴ６の他方は、ターンオン動作により、昇圧用コイル４を駆動するための電流だけでなく、不要な寄生ダイオードのリカバリー電流をも駆動する。
【０１２４】
図１２Ａは、比較例に係る入力交流電源の電圧極性が正の場合におけるスイッチング素子の過渡特性を表す図であり、図１２Ｂは、比較例に係る入力交流電源の電圧極性が負の場合におけるスイッチング素子の過渡特性を表す図である。図１２Ａのように、スイッチング素子Ｔ６を流れる電流ＩＤＳ（Ｔ６）には、状態（ｂ）から状態（ａ）の変化であるターンオン動作により、昇圧用コイル４の駆動電流ＩＬ４に加えスイッチング素子Ｔ５の寄生ダイオードのリカバリー電流が重畳される。一方、図１２Ｂのように、スイッチング素子Ｔ５を流れる電流ＩＤＳ（Ｔ５）には、状態（ｂ）から状態（ａ）の変化であるターンオン動作により、昇圧用コイル４の駆動電流ＩＬ４に加えスイッチング素子Ｔ６の寄生ダイオードのリカバリー電流が重畳される。
【０１２５】
上記リカバリー電流は、無視できない大きなもので、スイッチング素子のスイッチング動作時の消費電力を意味するスイッチング損失の増大に影響を及ぼす。このスイッチング損失は、昇圧型ＰＦＣ制御装置のスイッチング周波数に比例して増大する。その為、昇圧用コイル４のサイズを小さくする目的で、スイッチング周波数を上げることは、スイッチング素子のスイッチング損失の増大を招く。つまり、本比較例に係る昇圧型ＰＦＣ制御装置３００では、将来的に昇圧コイルを小型化することが困難である。また現状の問題としても、かなり大きなスイッチング損失が発生するために電流連続モードでの昇圧型ＰＦＣ制御装置としては適切なものでない。この昇圧方式を使用する適切な条件は、電流が流れていない時にスイッチング素子がスイッチング動作する、いわゆるソフトスイッチングを前提にした条件でければならない。つまりこの昇圧方式では、ＰＦＣ制御方法について制限がある。
【０１２６】
以上のように、本比較例に係る昇圧型ＰＦＣ制御装置３００では、スイッチング素子の寄生ダイオードが、当該寄生ダイオード自身の順方向電圧ＶＦによる消費電力の増大に関与しているだけでなく、異なるスイッチング素子のスイッチング損失にも影響を及ぼすという問題を有している。
【０１２７】
（まとめ）
実施の形態及びその変形例で説明したように、本発明に係る昇圧型ＰＦＣ制御装置は、入力された単相交流電圧を整流して昇圧するＡＣ／ＤＣコンバータ部を備え、当該ＡＣ／ＤＣコンバータ部は、ブリッジ接続された複数の交流スイッチ部と、単相交流電圧の印加に応じて流れる双方向電流に応じた磁気エネルギーを蓄える昇圧用コイルと、当該昇圧用コイルに蓄えられた磁気エネルギーに対応した電荷を蓄える平滑用コンデンサと、複数の交流スイッチ部のオンオフ状態を制御することにより双方向電流の電流径路を切り換えて、昇圧用コイルへの磁気エネルギーの蓄積と平滑用コンデンサへの電荷蓄積とを交互に行わせるドライブロジック回路とを備え、複数の交流スイッチ部の各々は、ゲート端子とドレイン端子とソース端子とを有し、（１）ソース端子電圧に対するゲート端子電圧の差分電圧であるゲート／ソース間電圧が閾値電圧より高い場合に、ドレイン／ソース間電圧の極性に応じてドレイン端子からソース端子へ、または、ソース端子からドレイン端子へ電流を流すことができるＦＥＴ特性及び逆ＦＥＴ特性を有し、（２）且つ、ゲート／ソース間電圧が上記閾値電圧以下の場合に、ドレイン端子からソース端子への電流は遮断されるがドレイン端子電圧を基準にしてゲート端子電圧が上記閾値電圧以上になるとソース端子からドレイン端子に電流を流すことができる逆導通特性を有する、双方向スイッチング素子で構成される。
【０１２８】
この構成によれば、ＡＣ／ＤＣコンバータ部にダイオードが不要であり、またスイッチング素子には寄生ダイオードも無く、ダイオードの順方向電圧の電圧降下による消費電力を無くすことができる。また、スイッチング素子の寄生ダイオードのリカバリー電流によるスイッチング損失もなくなるので、大幅に消費電力を削減した昇圧型ＰＦＣ制御装置が実現できる。
【０１２９】
また、上記双方向の電流径路を制御する昇圧用ＰＦＣ制御部は、従来の昇圧型ＰＦＣ制御装置の昇圧用ＰＦＣ制御部をそのまま用いることができ、昇圧型ＰＦＣ制御装置としての制御動作は従来のものとほとんど同じとなる。
【０１３０】
また、ドライブロジック回路は、ＡＣ／ＤＣコンバータ部と入力交流電源との間に流れる電流が略零の場合には、当該電流がないことを検出するヒステリシス比較器からの制御信号を受けて、複数の交流スイッチ部のうち少なくとも１つの交流スイッチ部のゲート／ソース間電圧が閾値電圧以下になるように制御をする。
【０１３１】
これにより、昇圧コイルに流れる電流が略零の場合は、昇圧用コイルの磁気エネルギーが無くなっても、昇圧型ＰＦＣ制御装置の出力側から入力交流電源へ電流が逆流しないようにすることが可能となる。
【０１３２】
また、実施の形態の第１の変形例によれば、複数の交流スイッチ部のうち少なくとも２個の交流スイッチ部は、ソース端子同士またはドレイン端子同士が直列接続された２つの双方向スイッチング素子で構成される。
【０１３３】
これによれば、上述した昇圧型ＰＦＣ制御装置と同様に、従来の昇圧型ＰＦＣ制御装置の整流昇圧動作を維持しつつ消費電力を低減することができる。さらには、高入力耐圧性を有する昇圧型ＰＦＣ制御装置が実現できる。また、この昇圧型ＰＦＣ制御装置は、入力交流電圧源から、当該ＰＦＣ制御装置の出力端子とＧＮＤ端子との間に接続される負荷を完全に切り離すことも可能である。
【０１３４】
また、実施の形態及びその変形例に係る昇圧型ＰＦＣ制御装置において、双方向のスイッチング素子は、半導体基板の上に形成された窒化物半導体層からなる積層体と、当該積層体の上に形成されたゲート端子と、当該ゲート端子を挟んで両側方に形成されたドレイン端子及びソース端子とを備える。この双方向のスイッチング素子は、一般的に、窒化ガリウム半導体を用いたヘテロ接合電界効果トランジスタとして知られていて、ＧａＮトランジスタと呼ばれている。
【０１３５】
上記ＧａＮトランジスタは、上記のゲート／ソース間電圧がある閾値電圧より高い場合にＦＥＴ特性と逆ＦＥＴ特性を有し、且つ、ゲート／ソース間電圧が当該閾値電圧以下の場合に逆導通特性を有し、また、高耐圧特性を有する双方向スイッチング素子ともなり、ＦＥＴ特性及び逆ＦＥＴ特性において非常に低いオン抵抗値のＦＥＴトランジスタでもある。また、シリコン系半導体素子のような少数キャリア効果がなく、リカバリー電流によるスイッチング損失増大の影響もほとんど無い。従って、本発明の昇圧型ＰＦＣ制御装置が有する双方向のスイッチング素子としてＧａＮトランジスタを用いることで、より低消費電力の昇圧型ＰＦＣ制御装置が実現できる。
【０１３６】
以上、本発明の昇圧型ＰＦＣ制御装置について、実施の形態に基づいて説明してきたが、本発明に係る昇圧型ＰＦＣ制御装置は、上記実施の形態及びその変形例に限定されるものではない。実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、実施の形態及びその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る昇圧型ＰＦＣ制御装置を内蔵した各種機器も本発明に含まれる。
【産業上の利用可能性】
【０１３７】
本発明は、交流入力から直流電圧を出力するＡＣ／ＤＣコンバータに適用でき、特に、整流ダイオードブリッジが不要である高入力力率及び高効率の昇圧型ＰＦＣ制御装置を有するＡＣ／ＤＣコンバータとして有用である。
【符号の説明】
【０１３８】
１    入力交流電源
３    電流検出素子
４    昇圧用コイル
７    平滑用コンデンサ
８    出力負荷
９    第２誤差増幅器
１０    乗算回路
１１    第２絶対値回路
１２    ＰＷＭコンパレータ
１４、５１４、５１５    のこぎり波発振器
１７    差動増幅器
１８    基準電圧源
１９    第１誤差増幅器
２０    コンパレータ
２１    第１絶対値回路
３０、３１、３２、３３    ＡＣ／ＤＣコンバータ部
５１    プリドライブ回路
５２    電源
１００、１５０、２００、２５０、３００、５００    昇圧型ＰＦＣ制御装置
２０１    シリコン基板
２０２    バッファ層
２０３    積層体
２０４    アンドープ窒化ガリウム層
２０５    ｎ型窒化アルミニウムガリウム層
２０６ａ    ソース端子用オーミック電極
２０６ｂ    ドレイン端子用オーミック電極
２０８    ゲート電極
２０９    コントロール層
２１０    配線
５０２    高域阻止フィルタ
５０４    磁気誘導手段
Ｓ１、Ｓ２、Ｓ３、Ｓ４    交流スイッチ
Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６    スイッチング素子
Ｄ１、Ｄ２    ダイオード
【図１】
2014099946.tif 000003
【図２Ａ】
2014099946.tif 000004
【図２Ｂ】
2014099946.tif 000005
【図２Ｃ】
2014099946.tif 000006
【図２Ｄ】
2014099946.tif 000007
【図２Ｅ】
2014099946.tif 000008
【図３Ａ】
2014099946.tif 000009
【図３Ｂ】
2014099946.tif 000010
【図４Ａ】
2014099946.tif 000011
【図４Ｂ】
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【図５】
2014099946.tif 000013
【図６】
2014099946.tif 000014
【図７Ａ】
2014099946.tif 000015
【図７Ｂ】
2014099946.tif 000016
【図８Ａ】
2014099946.tif 000017
【図８Ｂ】
2014099946.tif 000018
【図９Ａ】
2014099946.tif 000019
【図９Ｂ】
2014099946.tif 000020
【図１０】
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【図１１Ａ】
2014099946.tif 000022
【図１１Ｂ】
2014099946.tif 000023
【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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