(57)【要約】【課題】小さな回路規模で、高精度な電流補償が可能な半導体デバイスを提供する。【解決手段】第１回路１０は、第１周波数を有する第１クロックＣＬＫ１と同期し、第１クロックＣＬＫ１のサイクル周期ごとに、並列なＮ個のデータセットＤ１〜ＤＮを生成する。インタフェース回路２０は、第１回路１０からのＮ個のデータセットＤ１〜ＤＮを時分割多重化する。第２回路３０は、時分割多重化されたＮ個のデータセットＤ１〜ＤＮを、第１周波数のＮ倍の第２周波数を有する第２クロックＣＬＫ２と同期して処理する。判定部２２は、Ｎ個のデータセットが、第２回路３０に含まれる状態保持素子であるフリップフロップ群３２に実質的な状態遷移を発生させる有効なデータであるか否かを判定する。データ置換部２４は、Ｎ個のデータセットが無効と判定されたサイクル周期において、Ｎ個のデータセットの少なくとも一部を、電流補償データＤＣＭＰに置換する。【選択図】図２
2014185853.tif 000002
【特許請求の範囲】
【請求項１】
第１周波数を有する第１クロックと同期した第１回路から、前記第１クロックのサイクル周期ごとに、並列なＮ個のデータセットを受け、後段の第２回路へ出力する電流補償回路であって、
各サイクル周期において、前記Ｎ個のデータセットが、前記第２回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、
前記Ｎ個のデータセットが無効と判定されたサイクル周期において、前記Ｎ個のデータセットの少なくとも一部を、前記第２回路に含まれる前記少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換するデータ置換部と、
を備えることを特徴とする電流補償回路。
【請求項２】
前記電流補償回路と前記第２回路の間には、パラレルシリアル変換器が設けられ、
前記第２回路は、前記パラレルシリアル変換器により時分割多重化された前記Ｎ個のデータセットを、前記第１周波数のＮ倍の第２周波数を有する第２クロックと同期して処理するよう構成され、
前記パラレルシリアル変換器は、（i）前記Ｎ個のデータセットが有効と判定されたサイクル周期において、前記Ｎ個のデータセットを時分割多重化して前記第２回路に供給し、（ii）前記Ｎ個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、前記第２回路に供給することを特徴とする請求項１に記載の電流補償回路。
【請求項３】
前記有効なＮ個のデータセットによって前記少なくともひとつの状態保持素子に流れる動作電流の平均値をＩＤＤ＿ＡＶＥとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、実質的に平均値ＩＤＤ＿ＡＶＥと等しい補償電流ＩＣＭＰが流れるように定められることを特徴とする請求項１または２に記載の電流補償回路。
【請求項４】
有効な前記Ｎ個のデータセットが前記第２回路に含まれる少なくともひとつの状態保持素子群に発生させる状態遷移の回数の平均値をＸとするとき、前記電流補償データは、前記状態保持素子群に、略Ｘ回の状態遷移を発生させるように定められることを特徴とする請求項１から３のいずれかに記載の電流補償回路。
【請求項５】
前記Ｎ個のデータセットはそれぞれ、前記少なくともひとつの状態保持素子における状態遷移の発生の有無と相関を有するイネーブルビットを含み、
前記判定部は、前記Ｎ個のデータセットそれぞれのイネーブルビットがすべてネゲートされるとき、前記Ｎ個のデータセットが無効であると判定することを特徴とする請求項１から４のいずれかに記載の電流補償回路。
【請求項６】
第１周波数を有する第１クロックと同期し、前記第１クロックのサイクル周期ごとに、並列なＮ個のデータセットを生成する第１回路と、
前記第１回路からの前記Ｎ個のデータセットを時分割多重化するインタフェース回路と、
前記インタフェース回路により時分割多重化された前記Ｎ個のデータセットを、前記第１周波数のＮ倍の第２周波数を有する第２クロックと同期して処理する第２回路と、
を備え、
前記インタフェース回路は、
各サイクル周期において、前記Ｎ個のデータセットが、前記第２回路に含まれる前記少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、
前記Ｎ個のデータセットが無効と判定されたサイクル周期において、前記Ｎ個のデータセットの少なくとも一部を、前記第２回路に含まれる前記少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換するデータ置換部と、
（i）前記Ｎ個のデータセットが有効と判定されたサイクル周期において、前記Ｎ個のデータセットを時分割多重化して前記第２回路に供給し、（ii）前記Ｎ個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、前記第２回路に供給するパラレルシリアル変換器と、
を備えることを特徴とする半導体デバイス。
【請求項７】
前記有効なＮ個のデータセットによって前記少なくともひとつの状態保持素子に流れる動作電流の平均値をＩＤＤ＿ＡＶＥとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、実質的に平均値ＩＤＤ＿ＡＶＥと等しい補償電流ＩＣＭＰが流れるように定められることを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
有効な前記Ｎ個のデータセットが前記少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をＸとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、略Ｘ回の状態遷移を発生させるように定められることを特徴とする請求項６または７に記載の半導体デバイス。
【請求項９】
前記Ｎ個のデータセットはそれぞれ、前記少なくともひとつの状態保持素子における状態遷移の発生の有無と相関を有するイネーブルビットを含み、
前記判定部は、前記Ｎ個のデータセットそれぞれのイネーブルビットがすべてネゲートされるとき、前記Ｎ個のデータセットが無効であると判定することを特徴とする請求項６から８のいずれかに記載の半導体デバイス。
【請求項１０】
半導体試験装置に使用され、所定の基準周期ごとに、位相が調節可能なタイミング信号を発生するタイミング発生器であって、
前記基準周期のＮ倍の周期の第１クロックと同期して、（i）連続するＮ個の基準周期それぞれについて、前記タイミング信号を発生させるか否かを示すＮ個のイネーブルデータと、（ii）連続するＮ個の基準周期それぞれについて、前記タイミング信号の位相を指示するＮ個の遅延設定データと、をパラレルに出力するデータ生成部と、
前記データ生成部からの前記Ｎ個のイネーブルデータ、前記Ｎ個の遅延設定データそれぞれを時分割多重化するインタフェース回路と、
前記基準周期ごとに、前記イネーブルデータと前記遅延設定データのセットを受け、前記イネーブルデータがアサートされる基準周期において、基準周期と同じ周波数を有する第２クロックに前記遅延設定データに応じた遅延を与えることにより前記タイミング信号を生成するパルス発生器と、
を備え、
前記インタフェース回路は、
前記Ｎ個のイネーブルデータがすべてネゲートされるとき、判定信号をアサートする判定部と、
（i）前記判定信号がネゲートされるサイクルにおいて、前記Ｎ個のイネーブルデータと前記Ｎ個の遅延設定データを時分割多重化して前記パルス発生器に供給し、（ii）前記判定信号がアサートされるサイクルにおいて、前記Ｎ個の遅延設定データの少なくとも一部を、前記パルス発生器に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換し、前記Ｎ個のイネーブルデータと置換後のデータを時分割多重化して前記パルス発生器に供給するデータ置換部と、
を備えることを特徴とするタイミング発生器。
【請求項１１】
前記判定信号がアサートされるサイクルにおいて、前記Ｎ個の遅延設定データに応じて前記少なくともひとつの状態保持素子に流れる動作電流の平均値をＩＤＤ＿ＡＶＥとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、実質的に平均値ＩＤＤ＿ＡＶＥと等しい補償電流ＩＣＭＰが流れるように定められることを特徴とする請求項１０に記載のタイミング発生器。
【請求項１２】
前記判定信号がアサートされるサイクルにおいて、前記Ｎ個の遅延設定データが前記少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をＸとするとき、前記電流補償データは、前記少なくともひとつの状態保持素子に、略Ｘ回の状態遷移を発生させるように定められることを特徴とする請求項１０または１１に記載のタイミング発生器。
【請求項１３】
請求項１０から１２のいずれかに記載のタイミング発生器を備えることを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関する。
【背景技術】
【０００２】
試験対象である被試験デバイス（ＤＵＴ）にテストパターンを与え、その動作を検査して良否を判定するために試験装置が利用される。試験装置には、ＤＵＴに与えるテストパターンを生成するパターン発生器（ＰＧ）と、テストパターンをＤＵＴに対して与えるタイミングを規定するタイミング発生器（ＴＧ）が搭載される。テストパターンの周期（周波数）はテストレートとも称され、試験装置には、テストレートを任意に変化させる機能が要求される。
【０００３】
一般的にはタイミング発生器は、アナログおよびデジタルの可変遅延回路を備える。そして可変遅延回路の遅延量を、テストレートに応じて設定し、テストパターンそのものを遅延させて、任意のテストレートを実現する。
【０００４】
あるいは、可変遅延回路によって、テストパターンの遷移タイミングを規定するセット信号、リセット信号に任意の遅延を与え、遅延されたセット信号、リセット信号と同期して、テストパターンを遷移させる。
【０００５】
近年の半導体デバイスの動作速度は高速化の一途をたどっている。デバイスの高速化は、テストレートの高速化を意味しており、近い将来、試験装置には、サブｐｓオーダーの非常に高い分解能でテストレートを制御する機能が要求されることとなる。したがってタイミング発生器に使用される遅延回路の精度は、高い精度で安定化される必要がある。
【０００６】
ここで遅延回路の遅延時間は、動作電流、温度や電源電圧の影響を受ける。したがって高精度なタイミング発生器を構成するためには、遅延回路の近傍の、あるいは遅延回路を含むＩＣ（Integrated Circuit）チップ全体の電源電圧ならびに温度を一定に保つことが望ましい。
【０００７】
図１は、比較技術に係る半導体デバイス１００２の構成を示す図である。
半導体デバイス１００２は、複数のフリップフロップやラッチ（以下、フリップフロップとする）１０３２を含む回路ブロック１０３０を有する。フリップフロップ１０３２は、（i）クロックＣＬＫと同期した状態遷移が発生し、電流を消費する動作状態と、（ii）状態遷移が停止し、動作電流が実質的にゼロとなる停止状態と、を間欠的に繰り返している。
【０００８】
ここで動作状態と停止状態のデューティ比（時間比率）は、回路ブロック１０３０に供給される入力信号ＳＩＮのパターンに依存するものであるため、回路ブロックの動作電流ＩＤＤは時々刻々と変化する。
【０００９】
ここで回路ブロック１０３０の動作電流ＩＤＤの変動は、その周辺温度の変動をもたらし、および／または、電源電圧ＶＤＤの変動をもたらす。温度や電源電圧ＶＤＤの変動は、試験装置内のその他の回路ブロック、たとえばＤＵＴに供給するパターンを生成するパターン発生器や、パターンの遷移タイミングを制御するためのタイミング発生器の動作に影響を及ぼし、生成される信号にジッタが重畳されてしまうという問題が発生する。
【００１０】
この問題を解決するために、回路ブロック１０３０と並列に、ヒーター回路１０４０（ロードバランス回路とも称される）を接続し、回路ブロック１０３０の動作電流ＩＤＤとヒーター回路１０４０の消費電流（補償電流という）ＩＣＭＰの合計が一定となるように、ヒーター回路１０４０を制御する技術が提案されている。
【００１１】
回路ブロック１０３０の動作電流ＩＤＤは、プロセスばらつきに応じて変化する。そこでヒーター回路１０４０は、プロセスばらつきの影響をキャンセルするために、補償電流ＩＣＭＰの量が可変に構成される。具体的にはヒーター回路１０４０は、回路ブロック１０３０と並列に設けられた複数のヒータセル１０４２を含み、オンするヒータセルの個数に応じて、その補償電流ＩＣＭＰが制御可能となっている。
【００１２】
一般的には、プロセスばらつきに関しては、回路ブロック１０３０の動作電流ＩＤＤと、回路ブロック１０３０の内部の遅延素子（不図示）の遅延量は相関を有する。そこで回路ブロック１０３０の動作電流ＩＤＤを、回路ブロック１０３０に内蔵された遅延回路の遅延量から推定する手法が採られる。より具体的には、その遅延回路をループ内に含むオシレータの発振周期を測定することにより、回路ブロック１０３０の動作電流ＩＤＤが推定される。こうして推定された動作電流ＩＤＤに応じて、ヒーター回路１０４０のヒータセルの個数が決定される。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ヒーター回路１０４０を用いた電流補償技術では、回路ブロック１０３０に加えてヒーター回路１０４０を設ける必要があるため、回路規模が大きくなるという問題がある。
【００１４】
特に、回路ブロック１０３０の動作電流ＩＤＤの変動幅が大きくなると、ヒーター回路１０４０が生成する補償電流ＩＣＭＰの範囲を大きくする必要があり、高精度で電流補償を行おうとすると、ヒーター回路１０４０の回路規模が爆発的に増大するという問題がある。
【００１５】
加えて、回路ブロック１０３０の内部の遅延素子の遅延量と動作電流ＩＤＤの相関が小さい場合、動作電流ＩＤＤの推定値と実際の値の誤差が大きくなる。このような場合、ヒーター回路１０４０を動作させたときに、動作電流ＩＤＤと補償電流ＩＣＭＰの合計が一定にならないという問題が生ずる。
【００１６】
以上の問題は、タイミング発生器に限らず、さまざまな半導体デバイスにおいて生じうる。
【００１７】
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、小さな回路規模で、高精度な電流補償が可能な半導体デバイスの提供にある。
【課題を解決するための手段】
【００１８】
本発明のある態様は、電流補償回路に関する。電流補償回路は、第１周波数を有する第１クロックと同期した第１回路から、第１クロックのサイクル周期ごとに、並列なＮ個のデータセットを受け、後段の第２回路へ出力する。電流補償回路は、各サイクル周期において、Ｎ個のデータセットが、第２回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、Ｎ個のデータセットが無効と判定されたサイクル周期において、Ｎ個のデータセットの少なくとも一部を、第２回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換する。
【００１９】
この態様では、もとのデータセットに起因する第２回路の動作電流が実質的にゼロとなるサイクル周期において、電流補償データによって状態保持素子、すなわちラッチ回路やフリップフロップ等に状態遷移を発生させることにより、第２回路自体に補償電流を発生させることができる。これにより、Ｎ個のデータセットの内容にかかわらず、第２回路の動作電流の変動を抑制することができる。
この構成では、第２回路と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、第２回路が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路である第２回路自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第２回路の動作電流の推定が不要となるという利点がある。
【００２０】
電流補償回路と第２回路の間には、パラレルシリアル変換器が設けられてもよい。第２回路は、パラレルシリアル変換器により時分割多重化された前記Ｎ個のデータセットを、第１周波数のＮ倍の第２周波数を有する第２クロックと同期して処理するよう構成されてもよい。パラレルシリアル変換器は、（i）Ｎ個のデータセットが有効と判定されたサイクル周期において、Ｎ個のデータセットを時分割多重化して第２回路に供給し、（ii）Ｎ個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、第２回路に供給してもよい。
【００２１】
本発明の別の態様は、半導体デバイスに関する。半導体デバイスは、第１周波数を有する第１クロックと同期し、第１クロックのサイクル周期ごとに、並列なＮ個のデータセットを生成する第１回路と、第１回路からのＮ個のデータセットを時分割多重化するインタフェース回路と、インタフェース回路により時分割多重化されたＮ個のデータセットを、第１周波数のＮ倍の第２周波数を有する第２クロックと同期して処理する第２回路と、を備える。インタフェース回路は、各サイクル周期において、Ｎ個のデータセットが、第２回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる有効なデータであるか否かを判定する判定部と、Ｎ個のデータセットが無効と判定されたサイクル周期において、Ｎ個のデータセットの少なくとも一部を、第２回路に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換するデータ置換部と、（i）Ｎ個のデータセットが有効と判定されたサイクル周期において、Ｎ個のデータセットを時分割多重化して第２回路に供給し、（ii）Ｎ個のデータセットが無効と判定されたサイクル周期において、置換後のデータセットを時分割多重化して、第２回路に供給するパラレルシリアル変換器と、を備える。
【００２２】
この態様では、もとのデータセットに起因する第２回路の動作電流が実質的にゼロとなるサイクル周期において、電流補償データによって第２回路に含まれる状態保持素子に状態遷移を発生させることにより、第２回路自体に補償電流を発生させることができる。これにより、Ｎ個のデータセットの内容にかかわらず、第２回路の動作電流の変動を抑制することができる。
この構成では、第２回路と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、第２回路が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路である第２回路自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第２回路の動作電流の推定が不要となるという利点がある。
【００２３】
有効なＮ個のデータセットに応じて少なくともひとつの状態保持素子に流れる動作電流の平均値をＩＤＤ＿ＡＶＥとするとき、電流補償データは、少なくともひとつの状態保持素子に、実質的に平均値ＩＤＤ＿ＡＶＥと等しい補償電流ＩＣＭＰが流れるように定められてもよい。
これにより、Ｎ個のデータセットが有効なサイクルと無効なサイクルとで、第２回路の動作電流の変動を抑制できる。
【００２４】
有効なＮ個のデータセットが少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をＸとするとき、電流補償データは、少なくともひとつの状態保持素子に、略Ｘ回の状態遷移を発生させるように定められてもよい。
【００２５】
Ｎ個のデータセットはそれぞれ、少なくともひとつの状態保持素子における状態遷移の発生の有無と相関を有するイネーブルビットを含んでもよい。判定部は、Ｎ個のデータセットそれぞれのイネーブルビットがすべてネゲートされるとき、Ｎ個のデータセットが無効であると判定してもよい。
【００２６】
本発明の別の態様は、半導体試験装置に使用され、所定の基準周期ごとに、位相が調節可能なタイミング信号を発生するタイミング発生器に関する。このタイミング発生器は、基準周期のＮ倍の周期の第１クロックと同期して、（i）連続するＮ個の基準周期それぞれについて、タイミング信号を発生させるか否かを示すＮ個のイネーブルデータと、（ii）連続するＮ個の基準周期それぞれにおいて生成すべきタイミング信号の位相を指示するＮ個の遅延設定データと、をパラレルに出力するデータ生成部と、データ生成部からのＮ個のイネーブルデータ、Ｎ個の遅延設定データそれぞれを時分割多重化するインタフェース回路と、基準周期ごとに、イネーブルデータと遅延設定データのセットを受け、イネーブルデータがアサートされる基準周期において、基準周期と同じ周期を有する第２クロックに遅延設定データに応じた遅延を与えることによりタイミング信号を生成するパルス発生器と、を備える。インタフェース回路は、Ｎ個のイネーブルデータがすべてネゲートされるとき、判定信号をアサートする判定部と、（i）判定信号がネゲートされるサイクルにおいて、Ｎ個のイネーブルデータとＮ個の遅延設定データを時分割多重化してパルス発生器に供給し、（ii）判定信号がアサートされるサイクルにおいて、Ｎ個の遅延設定データを、パルス発生器に含まれる少なくともひとつの状態保持素子に実質的な状態遷移を発生させる電流補償データに置換して、Ｎ個のイネーブルデータとＮ個の電流補償データを時分割多重化してパルス発生器に供給するデータ置換部と、を備える。
【００２７】
この態様によると、連続するＮ個の基準周期にわたり、イネーブルデータがネゲートされているとき、そのサイクルにおけるパルス発生器の動作電流が実質的にゼロになるものと判定する。そして、パルス発生の動作電流が非常に小さいと判定されたサイクルにおいては、電流補償データによって少なくともひとつの状態保持素子に状態遷移を発生させることにより、パルス発生器自体に補償電流を発生させることができる。これにより、イネーブルデータと遅延設定データのパターンにかかわらず、パルス発生器の動作電流の変動を抑制することができる。パルス発生器において動作電流が変動すると、その変動がタイミング信号のジッタとなって現れるところ、この態様によれば、ジッタを抑制できる。
またこの構成では、パルス発生器と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データに応じて、パルス発生器が生成する補償電流の量を設定できるという利点がある。加えて、被補償回路であるパルス発生器自体が、補償電流を発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的としたパルス発生器の動作電流の推定が不要となるという利点がある。
【００２８】
有効なＮ個のデータセットに応じて少なくともひとつの状態保持素子に流れる動作電流の平均値をＩＤＤ＿ＡＶＥとするとき、電流補償データは、少なくともひとつの状態保持素子に、実質的に平均値ＩＤＤ＿ＡＶＥと等しい補償電流ＩＣＭＰが流れるように定められてもよい。
これにより、Ｎ個のデータセットが有効なサイクルと無効なサイクルとで、パルス発生器の動作電流の変動を抑制できる。
【００２９】
判定信号がアサートされるサイクルにおいてＮ個の遅延設定データが、第２回路に含まれる少なくともひとつの状態保持素子に発生させる状態遷移の回数の平均値をＸとするとき、電流補償データは、少なくともひとつの状態保持素子に、略Ｘ回の状態遷移を発生させるように定められてもよい。
これにより、パルス発生器の動作電流の変動をきわめて小さくすることができる。
【００３０】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００３１】
本発明のある態様によれば、小さな回路規模で、半導体デバイスの動作電流を高精度に補償できる。
【図面の簡単な説明】
【００３２】
【図１】比較技術に係る半導体デバイスの構成を示す図である。
【図２】実施の形態に係る半導体デバイスの構成を示すブロック図である。
【図３】図２の半導体デバイスの動作を示すタイムチャートである。
【図４】半導体試験装置の構成を示すブロック図である。
【図５】タイミング発生器のデジタル部の構成を示す回路図である。
【図６】パルス発生器の構成例を示す回路図である。
【図７】電流補償回路の構成を示す回路図である。
【発明を実施するための形態】
【００３３】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００３４】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００３５】
図２は、実施の形態に係る半導体デバイス２の構成を示すブロック図である。半導体デバイス２は、第１回路１０、電流補償回路２１、パラレルシリアル変換器（データシリアライザ）２６、第２回路３０を備える。
【００３６】
第１回路１０は、第１周波数ｆを有する第１クロックＣＬＫ１と同期し、第１クロックＣＬＫ１のサイクル周期Ｔｐ１（＝１／ｆ１）ごとに、並列なＮ個のデータセットＤ１〜ＤＮを生成する。各データセットＤ１〜ＤＮはそれぞれ、複数のビットを含む。
【００３７】
パラレルシリアル変換器２６は、後述する電流補償回路２１を経由した第１回路１０からのＮ個のデータセット（入力データＤＩＮ）を受け、それらを時分割多重化する。具体的には、パラレルシリアル変換器２６は、サイクル周期Ｔｐ１を時間軸上でＮ相に分割し、第１相φ１〜第Ｎ相φＮそれぞれにＮ個のデータセットＤ１〜ＤＮを順に配置し、出力データＤＯＵＴを生成する。各相φ１〜φ４の長さＴｐ２は、Ｔｐ１／Ｎとなる。
【００３８】
第２回路３０は、パラレルシリアル変換器２６により時分割多重化されたＮ個のデータセットＤ１〜ＤＮを、第２クロックＣＬＫ２と同期して処理する。第２クロックＣＬＫ２は、第１周波数ＣＬＫ１のＮ倍の第２周波数ｆ２を有する。なお、第２回路３０による処理は特に限定されない。
【００３９】
第２回路３０は、その内部に複数のフリップフロップ、ラッチ回路等の状態保持素子（ここではフリップフロップと称する）３２を含む。フリップフロップ３２は、パラレルシリアル変換器２６からのデータセットＤ１〜ＤＮを、第２クロックＣＬＫ２と同期してラッチする。第２回路３０の動作電流（消費電流あるいは電源電流ともいう）ＩＤＤは、その内部のフリップフロップ群３２の状態遷移に応じて発生し、サイクル周期Ｔｐ１ごとの動作電流ＩＤＤの量は、パラレルシリアル変換器２６からのＮ個のデータセットＤ１〜ＤＮに依存する。
【００４０】
すなわち、Ｎ個のデータセットＤ１〜ＤＮは、サイクル周期Ｔｐ１ごとに異なった値のセットを有し、ある値のセットがフリップフロップ群３２を通過するとき、その動作電流ＩＤＤは大きくなり、別の値のセットがフリップフロップ群３２を通過するとき、その動作電流ＩＤＤは小さくなり、さらに別のセットがフリップフロップ群３２を通過するとき、その動作電流ＩＤＤは実質的にゼロとなる。
【００４１】
本実施の形態において、第２回路３０のフリップフロップ群３２に供給されることにより、有意な動作電流ＩＤＤを発生させない、つまり動作電流ＩＤＤが実質的にゼロとなるようなデータセットＤ１〜ＤＮを「無効なデータ」と呼び、第２回路３０のフリップフロップ群３２に供給されることにより、有意な（つまり非ゼロ）動作電流ＩＤＤを発生させるようなデータセットＤ１〜ＤＮを「有効なデータ」と呼ぶ。
【００４２】
つまり、第２回路３０の動作電流ＩＤＤは、データセットＤ１〜ＤＮが有効であるサイクル周期Ｔｐ１において大きくなり、無効であるサイクル周期Ｔｐ１において実質的にゼロとなる。
【００４３】
本実施の形態において、第２回路３０の動作電流の変動を抑制するために、第１回路１０と第２回路３０の間に、具体的にはパラレルシリアル変換器２６の前段に、電流補償回路２１が設けられる。電流補償回路２１は、データセットＤ１〜ＤＮが無効であるサイクル周期において、第２回路３０を、補償電流ＩＣＭＰを発生する補償回路として動作させる。電流補償回路２１およびパラレルシリアル変換器２６は、第１回路１０から第２回路３０へのデータ伝送を制御するインタフェース回路２０と把握することができる。以下、電流補償回路２１の具体的な構成を説明する。
【００４４】
電流補償回路２１は、判定部２２、データ置換部２４、データメモリ２８を備える。
【００４５】
判定部２２は、各サイクル周期Ｔｐ１において、Ｎ個のデータセットＤ１〜Ｄ２を参照し、Ｎ個のデータセットＤ１〜Ｄ２が有効なデータであるか、無効であるかを判定する。判定部２２は、Ｎ個のデータセットＤ１〜Ｄ２が無効なデータであるサイクル（無効サイクル）においてアサート（たとえばハイレベル）され、有効なデータであるサイクル（有効サイクル）においてネゲート（たとえばローレベル）される判定信号Ｓ１を生成する。
【００４６】
データ置換部２４は、Ｎ個のデータセットＤ１〜ＤＮが無効と判定された無効サイクルにおいて、Ｎ個のデータセットＤ１〜ＤＮの少なくとも一部を、電流補償データＤＣＭＰに置換する。電流補償データＤＣＭＰは、第２回路３０に含まれるフリップフロップ群３２に実質的な状態遷移を発生させるように、つまり第２回路３０が所望の補償電流ＩＣＭＰを発生するように定められる。
【００４７】
パラレルシリアル変換器２６は、（i）Ｎ個のデータセットＤ１〜ＤＮが有効と判定された有効サイクルにおいて、Ｎ個のデータセットＤ１〜ＤＮを時分割多重化して第２回路３０に供給し、（ii）Ｎ個のデータセットＤ１〜ＤＮが無効と判定された無効サイクルにおいて、置換後のデータセットを時分割多重化して、第２回路３０に供給する。
【００４８】
たとえば電流補償データＤＣＭＰは、あらかじめ定められたパターンを有し、データメモリ２８に格納される。
【００４９】
有効なＮ個のデータセットＤ１〜ＤＮが、フリップフロップ群３２に供給されたときに第２回路３０に流れる動作電流ＩＤＤの平均値をＩＤＤ＿ＡＶＥとするとき、電流補償データＤＣＭＰは、フリップフロップ群３２に、平均値ＩＤＤ＿ＡＶＥと実質的に等しい補償電流ＩＣＭＰが流れるように定められることが望ましい。
【００５０】
いま、Ｎ個のデータセットＤ１〜ＤＮが、第１の値のセット〜第Ｍの値のセットのＭ通りを取り得るとし、それぞれの値のセットに応じて第２回路３０に流れる動作電流をＩＤＤ１〜ＩＤＤＭとする。また、データセットＤ１〜ＤＮが、第１の値のセット〜第Ｍの値のセットそれぞれを取る確率をＰ１〜ＰＭとする。このとき、動作電流ＩＤＤの平均値ＩＤＤ＿ＡＶＥは、以下の式で与えられる。
ＩＤＤ＿ＡＶＥ＝Ｐ１×ＩＤＤ１＋Ｐ２×ＩＤＤ２＋・・・＋ＰＭ×ＩＤＤＭ
発生確率Ｐ１〜ＰＭが等しいときは、
ＩＤＤ＿ＡＶＥ＝（Σｋ＝１：Ｍ  ＩＤＤｋ）／Ｍ
となる。
【００５１】
したがって、第２回路３０に流れる動作電流ＩＤＤ１〜ＩＤＤＭ、および確率Ｐ１〜ＰＭが既知であるとき、平均値ＩＤＤ＿ＡＶＥを計算することができ、したがって、その平均値ＩＤＤ＿ＡＶＥと実質的に等しい量の補償電流ＩＣＭＰを発生させるような電流補償データＤＣＭＰをあらかじめ計算することができる。
あるいは電流補償データＤＣＭＰは、第１回路１０から供給されるデータセットＤ１〜ＤＮにもとづいて、リアルタイムで計算されてもよい。
【００５２】
第２回路３０のあるサイクル周期Ｔｐ１における動作電流ＩＤＤは、第２回路３０のフリップフロップ群３２において発生する状態遷移の回数と相関を有する。したがって、有効なＮ個のデータセットＤ１〜ＤＮが、フリップフロップ群３２に発生させる状態遷移の回数の平均値をＸとするとき、電流補償データＤＣＭＰは、フリップフロップ群３２に、略Ｘ回の状態遷移を発生させるように定めてもよい。
【００５３】
ある実施の形態において、Ｎ個のデータセットＤ１〜ＤＮはそれぞれ、フリップフロップ群３２における状態遷移の発生の有無と相関を有するイネーブルビットＥＮと、その他のビット（データビットＤＡＴＡと称する）を含んでもよい。たとえばｉ番目のデータセットＤｉのイネーブルビットＥＮは、データセットＤｉが第２回路３０を通過する第ｉ相において、第２回路３０の動作電流ＩＤＤが実質的にゼロとなるとき、ネゲート（０）され、第ｉ相において第２回路３０に有意な動作電流ＩＤＤが流れるとき、アサート（１）される。
【００５４】
この場合、判定部２２は、Ｎ個のデータセットＤ１〜ＤＮそれぞれのイネーブルビットＥＮがすべてネゲート（ローレベル）されるとき、Ｎ個のデータセットＤ１〜ＤＮが無効であると判定することができる。
【００５５】
以上が半導体デバイス２の構成である。続いてその動作を説明する。
図３は、図２の半導体デバイス２の動作を示すタイムチャートである。ここではＮ＝４とする。第１サイクルＴｐ１＿１では、第２データセットＤ２、第３データセットＤ３に含まれるイネーブルビットＥＮ２、ＥＮ３がアサートされるため、判定信号Ｓ１はネゲートされる。その結果、第２回路３０には、第１データセットＤ１〜第４データセットＤ４を時分割多重したデータＤＯＵＴが供給される。
【００５６】
第２サイクルＴｐ１＿２、第３サイクルＴｐ１＿３では、すべてのデータセットＤ１〜Ｄ４のイネーブルビットＥＮ１〜ＥＮ４がネゲートされるため、判定信号Ｓ１がアサートされる。その結果、第２回路３０には、電流補償データＤＣＭＰを含む出力データＤＯＵＴが供給される。
【００５７】
第４サイクルＴｐ１＿４では、第１データセットＤ１、第２データセットＤ２、第４データセットＤ４に含まれるイネーブルビットＥＮ１、ＥＮ２、ＥＮ４がアサートされるため、判定信号Ｓ１はネゲートされる。その結果、第２回路３０には、第１データセットＤ１〜第４データセットＤ４を時分割多重したデータＤＯＵＴが供給される。
【００５８】
第１サイクルＴｐ１＿１、第４サイクルＴｐ１＿４は有効サイクルであるため、第２回路３０には、第１データセットＤ１〜第４データセットＤ４に応じた動作電流ＩＤＤが流れる。一方、第２サイクルＴｐ１＿２、第３サイクルＴｐ１＿３は無効サイクルであるため、第１データセットＤ１〜第４データセットＤ４の一部が電流補償データＤＣＭＰに置換され、第２回路３０に供給される。その結果、第２サイクルＴｐ１＿２、第３サイクルＴｐ１＿３では、電流補償データＤＣＭＰに応じた補償電流ＩＣＭＰが流れる。
【００５９】
以上が半導体デバイス２の動作である。
この半導体デバイス２によれば、もとのデータセットＤ１〜Ｄ４に起因する第２回路３０の動作電流ＩＤＤが実質的にゼロとなるサイクル周期Ｔｐ１において、電流補償データＤＣＭＰによってフリップフロップ３２に状態遷移を発生させることにより、第２回路３０自体に補償電流ＩＣＭＰを発生させることができる。これにより、Ｎ個のデータセットＤ１〜ＤＮの内容にかかわらず、第２回路３０の動作電流ＩＤＤの変動を抑制することができる。
【００６０】
この構成では、第２回路３０と別にヒーター回路を設ける必要がなく、回路規模の増大を抑制できる。また、電流補償データＤＣＭＰに応じて、第２回路３０が生成する補償電流ＩＣＭＰの量を設定できるという利点がある。加えて、被補償回路である第２回路３０自体が、補償電流ＩＣＭＰを発生する補償回路として動作するため、被補償回路と補償回路に同じプロセスばらつきが呈されることになり、プロセス変動の補償を目的とした第２回路３０の動作電流の推定が不要となるという利点がある。
【００６１】
続いて、半導体デバイス２の用途について説明する。半導体デバイス２は、たとえば半導体試験装置５００のタイミング発生器５０４に利用することができる。
【００６２】
図４は、半導体試験装置５００の構成を示すブロック図である。半導体試験装置５００は、パターン発生器５０２、タイミング発生器５０４、ＳＲラッチ５０６、５０８、ドライバ５１０、コンパレータ５２０、タイミングコンパレータ５２２、デジタルコンパレータ５２４を備える。
【００６３】
ドライバ５１０には、所定のレート周期ごとに、ハイレベルまたはローレベルをとるドライバパターン信号ＤＲＰＡＴが入力され、ドライバパターン信号ＤＲＰＡＴに応じた２値の試験パターンＳ１０を生成し、ＤＵＴ６００に供給する。ドライバ５１０には、各レート周期ごとに、ドライバ５１０の動作、非動作を指定するドライバイネーブル信号ＤＲＥＮが入力される。
【００６４】
ＤＵＴ６００は、試験パターンＳ１０に応じたデータ出力Ｓ１１を生成する。コンパレータ５２０は、ＤＵＴ６００から出力されるデータ出力Ｓ１１をしきい値電圧ＶＨ／ＶＬと比較し、データ出力Ｓ１１のレベルを示す比較データＳ１２を生成する。
【００６５】
タイミングコンパレータ５２２は、比較データＳ１２を、ストローブ信号ＳＴＲＢのタイミングでラッチする。デジタルコンパレータ５２４は、タイミングコンパレータ５２２の出力Ｓ１３を、期待値データＥＸＰと比較し、一致／不一致を示すフェイルデータＳ１４を生成する。フェイルデータＳ１４は、図示しないフェイルメモリに書き込まれ、その結果に応じてＤＵＴ６００の良否が判定され、あるいはＤＵＴ６００の不良箇所が特定される。
【００６６】
タイミング発生器５０４は、多チャンネルで構成され、それぞれが、所定のレート周期ごとに、位相が調節可能な各種のタイミング信号Ｓｔを発生する。具体的には、タイミング発生器５０４は、ドライバパターン制御用のタイミング発生器５０４＿１、ドライバイネーブル用のタイミング発生器５０４＿２、ストローブ信号用のタイミング発生器５０４＿３を含む。
【００６７】
第１チャンネルのタイミング発生器５０４＿１は、タイミング信号Ｓｔとして、各レート周期ごとに、試験パターンＳ１０のポジティブエッジを示すセット信号ＳＥＴ１またはそのネガティブエッジを示すリセット信号ＲＥＳＥＴ１を生成する。セット信号ＳＥＴ１は、ＳＲラッチ５０６のセット端子に、リセット信号ＲＥＳＥＴ１は、ＳＲラッチ５０６のリセット端子に入力される。これにより、セット信号ＳＥＴ１およびリセット信号ＲＥＳＥＴ１に応じて、ドライバパターン信号ＤＲＰＡＴが遷移する。
【００６８】
第２チャンネルのタイミング発生器５０４＿２は、タイミング信号Ｓｔとして、各レート周期ごとに、ドライバイネーブル信号ＤＲＥＮのポジティブエッジを示すセット信号ＳＥＴ２またはそのネガティブエッジを示すリセット信号ＲＥＳＥＴ２を生成する。セット信号ＳＥＴ２は、ＳＲラッチ５０８のセット端子に、リセット信号ＲＥＳＥＴ２は、ＳＲラッチ５０６のリセット端子に入力される。これにより、セット信号ＳＥＴ２およびリセット信号ＲＥＳＥＴ２に応じて、ドライバイネーブル信号ＤＲＥＮが遷移する。
【００６９】
第３チャンネルのタイミング発生器５０４＿３は、タイミング信号Ｓｔとして、各レート周期ごとに、ストローブ信号ＳＴＲＢを生成する。
【００７０】
各チャンネルのタイミング発生器５０４＿１〜５０４＿３は、タイミング信号Ｓｔの位相を粗い精度でデジタル的に制御するデジタル部５３０と、細かい精度でアナログ的に制御するアナログ部５３２を含む。デジタル部５３０およびアナログ部５３２はそれぞれ、パターン発生器５０２からのパターンデータに応じて、タイミング信号Ｓｔの位相を制御する。各チャンネルのタイミング発生器５０４は同様に構成することができる。
【００７１】
たとえば基準周期Ｔｐ＝８３３ｐｓとする。デジタル部５３０は、８３３／４＝１０４ｐｓの精度で、タイミング信号Ｓｔの位相を調節する。またアナログ部５３２は、１０４ｐｓより細かい精度で、タイミング信号Ｓｔの位相を調節する。
【００７２】
図２の半導体デバイス２は、たとえばタイミング発生器５０４のデジタル部５３０に好適に利用することができる。図５は、タイミング発生器５０４のデジタル部５３０の構成を示す回路図である。図５には１チャンネル分の構成のみが示される。
【００７３】
タイミング発生器５０４のデジタル部５３０は、データ生成部５４０、電流補償回路５４２、パルス発生器５４４、を備える。
【００７４】
データ生成部５４０は、パターン発生器５０２からのパターンデータを受け、基準周期ＴｐのＮ倍（本実施の形態ではＮ＝４）の周期の第１クロックＣＬＫ１と同期して、Ｎ個のイネーブルデータＴＧＥＮ＿００、ＴＧＥＮ＿０１、ＴＧＥＮ＿１０、ＴＧＥＮ＿１１と、タイミング信号Ｓｔの位相を指示するＮ個の遅延設定データＨＤＴ＿００、ＨＤＴ＿０１、ＨＤＴ＿１０、ＨＤＴ＿１１と、をパラレルに出力する。データ生成部５４０は、図２の第１回路１０に対応する。
【００７５】
Ｎ個のイネーブルデータＴＧＥＮ＿００、ＴＧＥＮ＿０１、ＴＧＥＮ＿１０、ＴＧＥＮ＿１１は、連続するＮ個の基準周期Ｔｐ００、Ｔｐ０１、Ｔｐ１０、Ｔｐ１１それぞれについて、タイミング信号Ｓｔを発生させるか否かを示す。たとえばＴｐ００＝１のとき、先頭の基準周期Ｔｐ０１にタイミング信号Ｓｔが生成され、Ｔｐ１０＝０のとき、３番目の基準周期Ｔｐ１０においてタイミング信号Ｓｔ１０は生成されない。
【００７６】
Ｎ個の遅延設定データＨＤＴ＿００、ＨＤＴ＿０１、ＨＤＴ＿１０、ＨＤＴ＿１１は、連続するＮ個の基準周期Ｔｐ００、Ｔｐ０１、Ｔｐ１０、Ｔｐ１１それぞれについて、タイミング信号Ｓｔ００、Ｓｔ０１、Ｓｔ１０、Ｓｔ１１の位相を指示する。
【００７７】
電流補償回路５４２は、データ生成部５４０からのＮ個のイネーブルデータＴＧＥＮ＿００〜ＴＧＥＮ＿１１、Ｎ個の遅延設定データＨＤＴ＿００〜ＨＤＴ＿１１それぞれを時分割多重化する。電流補償回路５４２は、図２のインタフェース回路２０に対応する。
【００７８】
パルス発生器５４４は、基準周期Ｔｐと同じ周期の第２クロックＣＬＫ２と同期して動作する。パルス発生器５４４は、基準周期Ｔｐ００、Ｔｐ０１、Ｔｐ１０、Ｔｐ１１ごとに、イネーブルデータＴＧＥＮと遅延設定データＨＤＴのセットを受ける。パルス発生器５４４は、図２の第２回路３０に対応する。
【００７９】
パルス発生器５４４は、ｉ番目の基準周期ＴｐｉにおいてイネーブルデータＴＧＥＮ＿ｉがアサートされるとき、第２クロックＣＬＫ２に対して、遅延設定データＨＤＴ＿ｉに応じた遅延τ＿ｉを与えることによりタイミング信号Ｓｔ＿ｉを生成する。
パルス発生器５４４は、ｉ番目の基準周期ＴｐｉにおいてイネーブルデータＴＧＥＮ＿ｉがネゲートされるとき、その基準周期Ｔｐｉにおいてタイミング信号Ｓｔ＿ｉは生成されない。
【００８０】
図６は、パルス発生器５４４の構成例を示す回路図である。ＡＮＤゲート５５０は、各基準周期ごとに、第２クロックＣＬＫ２を、イネーブルデータＴＧＥＮでマスクする。その結果、イネーブルデータＴＧＥＮがアサート（１）であるサイクルでは、第２クロックＣＬＫ２が後段の多段遅延回路５５２に供給され、イネーブルデータＴＧＥＮがネゲート（０）であるサイクルでは、第２クロックＣＬＫ２が後段の多段遅延回路５５２に供給されない。
【００８１】
多段遅延回路５５２は、第２クロックＣＬＫ２に、遅延設定データＨＤＴに応じた遅延を与える。
たとえば遅延設定データＨＤＴは１７ビットであり、第２クロックＣＬＫ２に、上位ビットＨＤＴ［１６：１４］に応じた遅延τを与える。第１遅延部５５４は、遅延設定データＨＤＴの最上位ビットＨＤＴ［１６］が１のとき、遅延量τ１（＝４１６ｐｓ）を与え、０のときその遅延量はゼロとなる。第２遅延部５５６は、遅延設定データＨＤＴの上位２ビット目ＨＤＴ［１５］が１のとき、遅延量τ２（＝２０８ｐｓ）を与え、０のときその遅延量はゼロとなる。第３遅延部５５８は、遅延設定データＨＤＴの上位３ビット目ＨＤＴ［１４］が１のとき、遅延量τ３（＝１０４ｐｓ）を与え、０のときその遅延量はゼロとなる。
【００８２】
遅延微調節部５６０、５６２は、遅延部５５４〜５５８のばらつきを補正するために設けられる。遅延微調節部５６０の遅延量は、遅延設定データＨＤＴ[１３：７]により設定され、遅延微調節部５６０の遅延量は、遅延設定データＨＤＴ[６：０]により設定される。
【００８３】
このパルス発生器５４４において、遅延設定データＨＤＴは、複数の状態保持素子ＬＡＴＣＨ１〜ＬＡＴＣＨ５を伝搬していく。状態保持素子ＬＡＴＣＨ１は、エッジトリガタイプのラッチ回路、すなわちＤフリップフロップであり、第２クロックＣＬＫ２のエッジのタイミングで、遅延設定データＨＤＴ［１６：０］をラッチする。
状態保持素子ＬＡＴＣＨ２〜ＬＡＣＴＨ５は、トランスペアレントタイプのラッチ回路、すなわち、Ｄラッチであり、そのクロック端子がアサート（正論理でハイレベル、負論理でローレベル）のとき、その入力データを通過させ、クロック端子がネゲート（正論理でローレベル、負論理でハイレベル）のとき、直前の入力データのレベルを保持する。
【００８４】
状態保持素子群ＬＡＴＣＨ２〜ＬＡＴＣＨ５は、負論理のクロック端子を有し、各クロック端子には、イネーブルデータＴＧＥＮによってマスクされた後、いくつかの遅延部５５４を経由した第２クロックＣＬＫ２が入力される。したがってイネーブルデータＴＧＥＮがアサートされるサイクルでは、各状態保持素子ＬＡＴＣＨにおいて、クロック端子はハイレベル、すなわちネゲート状態となり、その出力を保持する。
【００８５】
一方、イネーブルデータＴＧＥＮがネゲートされるサイクルでは、各状態保持素子ＬＡＴＣＨにおいて、クロック端子はローレベル、すなわちアサート状態となり、前段の状態保持素子からのデータを通過させる。
【００８６】
したがってこれらの状態保持素子群ＬＡＴＣＨ２〜ＬＡＴＣＨ５において生ずる状態遷移の回数は、遅延設定データＨＤＴの値に応じたものとなる。つまり状態保持素子群ＬＡＴＣＨ２〜ＬＡＴＣＨ５は、図２のフリップフロップ群３２に対応する。また、状態保持素子群ＬＡＴＣＨ２〜ＬＡＴＣＨ５において状態遷移が生ずるか否かは、イネーブルデータＴＧＥＮに応じている。
【００８７】
図７は、電流補償回路５４２の構成を示す回路図である。
【００８８】
判定部５７０は、Ｎ個のイネーブルデータＴＧＥＮ＿００〜ＴＮＥＮ＿１１がすべてネゲートされるとき、判定信号Ｓ１をアサートする。たとえば判定部５７０は、ＮＯＲゲートを含む。
【００８９】
リニアライズメモリＬＭ＿００、ＬＭ＿０１、ＬＭ＿１０、ＬＭ＿１１は、ルックアップテーブルであり、前段のデータ生成部５４０からの遅延設定データＨＤＴ＿００〜ＨＤＴ＿１１に応じた遅延設定データＨＤＴ＿００’〜ＨＤＴ＿１１’を生成する。
【００９０】
第３レジスタＲＧ３には、電流補償のオン、オフを切りかえるための制御データＮＯＩＳＥ＿ＥＮが格納される。ＡＮＤゲート５７４は、判定データＳ１と制御データＮＯＩＳＥ＿ＥＮの論理積Ｓ１’を生成する。
【００９１】
データ置換部５７２は、（i）判定信号Ｓ１がネゲートされるサイクルにおいて、Ｎ個のイネーブルデータＴＧＥＮ＿００〜ＴＧＥＮ＿１１とＮ個の遅延設定データＨＤＴ＿００’〜ＨＤＴ＿１１’を時分割多重化してパルス発生器５４４に供給する。またデータ置換部５７２は、（ii）判定信号Ｓ１がアサートされるサイクルにおいて、Ｎ個の遅延設定データＨＤＴ＿００’〜ＨＤＴ＿１１’の少なくとも一部を、電流補償データＤＣＭＰに置換し、Ｎ個のイネーブルデータＴＧＥＮ００〜ＴＧＥＮ＿１１と置換後のデータを時分割多重化してパルス発生器５４４に供給する。
【００９２】
第２レジスタＲＧ２には、遅延設定データＨＤＴ＿００’〜ＨＤＴ＿１１’と置換すべき電流補償データＤＣＭＰが格納される。第１レジスタＲＧ１＿００、ＲＧ１＿１０、ＲＧ１＿１０、ＲＧ１＿１１はそれぞれ、第１相〜第４相それぞれの遅延設定データＨＤＴ＿００’〜ＨＤＴ＿１１’を、置換するか否かを指定するマシンワードを格納する。
【００９３】
セレクタＳＥＬ＿００〜ＳＥＬ＿１１は、判定信号Ｓ１’がアサートされるとき、電流補償データＤＣＭＰを選択し、判定信号Ｓ１’がネゲートされるとき、元の遅延設定データＨＤＴ＿００’〜ＨＤＴ＿１１’を選択する。これにより、判定信号Ｓ１’の値に応じて、データ置換の有無が制御される。
【００９４】
データ置換部５７２は、図２のデータ置換部２４およびパラレルシリアル変換器２６に対応する。
【００９５】
以上が電流補償回路５４２の構成である。この半導体試験装置５００によれば、パルス発生器５４４における動作電流を一定に保つことができ、タイミング信号Ｓｔのジッタを低減することができ、高精度な試験が実現できる。
【００９６】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【００９７】
実施の形態では、半導体デバイス２を半導体試験装置５００のタイミング発生器５０４に利用する場合を説明したが本発明はそれには限定されず、動作電流を一定に保つべきさまざまな回路に利用できる。
【００９８】
特に当業者によれば、入力されるデータに応じて、状態遷移の回数、すなわち動作電流が変化する論理回路は、さまざまな構成をとりうることが理解される。論理回路は、状態保持素子であるラッチ回路やフリップフロップに加えて、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート、ＸＯＲゲート等の論理ゲート等を組み合わせて構成することができる。
【符号の説明】
【００９９】
２…半導体デバイス、１０…第１回路、２０…電流補償回路、２２…判定部、２４…データ置換部、２６…パラレルシリアル変換器、２８…データメモリ、３０…第２回路、３２…フリップフロップ群、６００…ＤＵＴ、５００…半導体試験装置、５０２…パターン発生器、５０４…タイミング発生器、５０６，５０８…ＳＲラッチ、５１０…ドライバ、５２０…コンパレータ、５２２…タイミングコンパレータ、５２４…デジタルコンパレータ、５３０…デジタル部、５３２…アナログ部、５４０…データ生成部、５４２…電流補償回路、５４４…パルス発生器。
【図１】
2014185853.tif 000003
【図２】
2014185853.tif 000004
【図３】
2014185853.tif 000005
【図４】
2014185853.tif 000006
【図５】
2014185853.tif 000007
【図６】
2014185853.tif 000008
【図７】
2014185853.tif 000009