(57)【要約】【課題】オン抵抗が低く、高いアバランシェ耐量を有する半導体装置およびその製造方法を提供することである。【解決手段】実施形態の半導体装置は、第１半導体層の第１面側に設けられ、第１面に平行な方向に複数設けられたベース領域と、その表面に選択的に設けられたソース領域と、第１主電極と、ソース領域に電気的に接続された第２主電極と、複数のゲート電極と、ゲート電極よりも第２面側に位置し、フィールドプレート絶縁膜を介して第１半導体層内に設けられた複数のフィールドプレート電極と、を備える。第１面に平行な方向におけるフィールドプレート絶縁膜の幅は、第１面に平行な方向におけるゲート絶縁膜、及びソース領域の幅よりも大きく、第１面に平行な方向におけるベース領域の幅は、第１面に平行な方向において隣接するフィールドプレート絶縁膜の幅よりも大きい。【選択図】図１
2014225693.tif 000002
【特許請求の範囲】
【請求項１】
第１面と、前記第１面に対面する第２面と、を有する第１導電形の第１半導体層と、
前記第１面側における前記第１半導体層内に設けられ、前記第１面に平行な方向に複数設けられた第２導電形のベース領域と、
前記ベース領域のそれぞれの表面に選択的に設けられた第１導電形のソース領域と、
前記第１半導体層に電気的に接続された第１主電極と、
前記ソース領域に電気的に接続された第２主電極と、
隣接する前記ベース領域間に位置し、ゲート絶縁膜を介して前記ベース領域に隣接するように設けられた複数のゲート電極と、
前記ゲート電極よりも前記第２面側に位置し、フィールドプレート絶縁膜を介して前記第１半導体層内に設けられた複数のフィールドプレート電極と、
を備え、
前記第１面に平行な方向における前記フィールドプレート絶縁膜の幅は、前記第１面に平行な方向における前記ゲート絶縁膜、及び前記ソース領域の幅よりも大きく、
前記第１面に平行な方向における前記ベース領域の幅は、前記第１面に平行な方向において隣接する前記フィールドプレート絶縁膜の幅よりも大きいことを特徴とする半導体装置。
【請求項２】
前記ベース領域に第２導電形のコンタクト領域が選択的に設けられ、
前記コンタクト領域は、前記ソース領域に接続され、
前記コンタクト領域の不純物濃度は、前記ベース領域の不純物濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２面側における前記コンタクト領域の端部と、前記第１半導体層の前記第２面と、の間の距離は、前記ソース領域の下端と、前記第１半導体層の前記第２面と、の間の距離よりも短いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記コンタクト領域は、前記ベース領域を貫通し、前記コンタクト領域の前記下端が前記第１半導体層に接していることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記コンタクト領域の直下に、前記第１半導体層と前記フィールドプレート絶縁膜との境界の一部が位置していることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記第１半導体層と、前記第１主電極と、の間に、第２導電形の第２半導体層が介設されていることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
【請求項７】
第１面と、前記第１面に対面する第２面と、を有する第１導電形の第１半導体層と、
前記第１半導体層の前記第２面側において、前記第１半導体層に電気的に接続された第１主電極と、
前記第１半導体層の前記第１面から内部にかけて設けられた一対の導電層と、
前記第１半導体層の前記第１面側において、前記第１半導体層および前記導電層に電気的に接続された第２主電極と、
前記導電層よりも前記第１半導体層の前記第２面側に位置し、フィールドプレート絶縁膜を介して前記第１半導体層内に設けられたフィールドプレート電極と、
を備え、
前記一対の前記導電層は、前記第２主電極の下側の前記第１半導体層を挟み、
前記第１半導体層においては、前記一対の前記フィールドプレート絶縁膜に挟まれた前記第１半導体層の幅が前記一対の前記導電層に挟まれた前記第１半導体層の幅よりも狭くなる領域があり、
前記一対の前記導電層が並ぶ方向において、前記フィールドプレート電極の幅と、前記フィールドプレート電極の両側に設けられ前記第１半導体層の前記領域に接する前記フィールドプレート絶縁膜の幅と、を合わせた幅は、前記導電層の幅よりも広いことを特徴とする半導体装置。
【請求項８】
前記第１半導体層の前記第１面に、第２導電形の第３半導体層がさらに設けられ、
前記第３半導体層は、前記導電層および前記第２主電極に接続されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１半導体層と、前記第２主電極と、の間に、第２導電形の第４半導体層がさらに設けられたことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記第４半導体層の不純物濃度は、前記第３半導体層の不純物濃度よりも低いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第４半導体層と、前記第２主電極と、の間に、第２導電形の第５半導体層がさらに設けられ、前記第５半導体層の不純物濃度は、前記第３半導体層の不純物濃度よりも高いことを特徴とする請求項９または１０に記載の半導体装置。
【請求項１２】
前記導電層と、前記フィールドプレート電極と、が接続されていることを特徴とする請求項７〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記一対の前記導電層に挟まれた前記第１半導体層の不純物濃度は、前記一対の前記フィールドプレート絶縁膜に挟まれた前記第１半導体層の不純物濃度よりも低いことを特徴とする請求項７〜１２のいずれか１つに記載の半導体装置。
【請求項１４】
第１導電形の第１半導体層が表面に形成された半導体基板を準備する工程と、
前記第１半導体層の前記表面から内部にかけて、第１の深さの一対のトレンチを選択的に形成する工程と、
前記一対のトレンチのそれぞれの内側面および前記トレンチの底面にマスク膜を形成する工程と、
前記一対のトレンチのそれぞれの底面に形成された前記マスク膜を除去し、前記トレンチの前記底面に前記第１半導体層を表出させる工程と、
前記一対のトレンチのそれぞれの前記底面から表出された前記第１半導体層を除去し、前記第１深さよりも深い第２深さの一対のトレンチを前記第１半導体層の前記表面から前記内部にかけて形成する工程と、
前記一対のトレンチのそれぞれのなかにおいて、前記マスク膜から表出された前記第１半導体層の表面を酸化し、前記マスク膜から表出された前記第１半導体層の表面に、フィールドプレート絶縁膜を形成する工程と、
前記一対のトレンチのそれぞれのなかに、前記フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、
前記マスク膜を除去する工程と、
前記一対のトレンチのそれぞれのなかにおいて、前記トレンチの前記内側面および前記フィールドプレート電極の上にゲート絶縁膜を形成する工程と、
前記一対のトレンチのそれぞれのなかにおいて、前記ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第１半導体層の表面に複数の第２導電形のベース領域を形成する工程と、
前記ベース領域のそれぞれの表面に、前記ゲート絶縁膜に接する第１導電形のソース領域を選択的に形成する工程と、
前記第１半導体層に電気的に接続される第１主電極と、前記ソース領域および前記コンタクト領域に電気的に接続される第２主電極と、を形成する工程と、
を備え、
前記フィールドプレート絶縁膜において、前記フィールドプレート絶縁膜の厚さが前記ゲート絶縁膜の厚さよりも厚くなる部分が形成されるように前記第１半導体層の前記表面を酸化し、
前記一対のトレンチのそれぞれが並ぶ方向において、前記フィールドプレート絶縁膜の前記部分と前記第１半導体層との境界を前記ソース領域下に位置させず、前記ベース領域下に位置させ、
前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記部分に挟まれた前記第１半導体層の幅は、前記一対のトレンチ内のそれぞれに設けられた前記ゲート絶縁膜に挟まれた前記ベース領域の幅よりも狭く、
前記第１半導体層と前記フィールドプレート絶縁膜の前記部分との境界の直上の位置よりも前記ゲート電極側に前記ソース領域が位置し、前記第１半導体層と前記フィールドプレート絶縁膜の前記部分との前記境界の直上には、前記ソース領域が形成されないように、前記ソース領域の幅を調整することを特徴とする半導体装置の製造方法。
【請求項１５】
第１導電形の第１半導体層が表面に形成された半導体基板を準備する工程と、
前記第１半導体層の前記表面から内部にかけて、第１の深さの一対のトレンチを選択的に形成する工程と、
前記一対のトレンチのそれぞれの内側面および前記トレンチの底面にマスク膜を形成する工程と、
前記一対のトレンチのそれぞれの底面に形成された前記マスク膜を除去し、前記トレンチの前記底面に前記第１半導体層を表出させる工程と、
前記一対のトレンチのそれぞれの前記底面から表出された前記第１半導体層を除去し、前記第１深さよりも深い第２深さの一対のトレンチを前記第１半導体層の前記表面から前記内部にかけて形成する工程と、
前記一対のトレンチのそれぞれのなかにおいて、前記マスク膜から表出された前記第１半導体層の表面を酸化し、前記マスク膜から表出された前記第１半導体層の表面に、フィールドプレート絶縁膜を形成する工程と、
前記一対のトレンチのそれぞれのなかに、前記フィールドプレート絶縁膜を介してフィールドプレート電極を形成する工程と、
前記マスク膜を除去する工程と、
前記一対のトレンチのそれぞれのなかにおいて、前記トレンチの前記内側面および前記フィールドプレート電極の上に絶縁膜を形成する工程と、
前記一対のトレンチのそれぞれのなかにおいて、前記絶縁膜を介して導電層を形成する工程と、
前記第１半導体層の表面に、前記絶縁膜に隣接するように、第２導電形半導体層を形成する工程と、
を備え、
前記一対のトレンチ内にそれぞれ設けられた前記導電層は、前記第２主電極の下側の前記第１半導体層を挟み、
前記フィールドプレート絶縁膜において、前記フィールドプレート絶縁膜の厚さが前記絶縁膜の厚さよりも厚くなる部分が形成されるように前記第１半導体層の前記表面を酸化し、
前記一対のトレンチのそれぞれが並ぶ方向において、前記フィールドプレート電極の幅と、前記フィールドプレート電極の両側に設けられた前記フィールドプレート絶縁膜の前記部分の幅と、を合わせた幅は、前記導電層と前記導電層の両側に設けられた前記絶縁膜とを合わせた幅よりも広く、
前記一対のトレンチ内のそれぞれに設けられた前記フィールドプレート絶縁膜の前記部分に挟まれた前記第１半導体層の幅が前記一対のトレンチ内のそれぞれに設けられた前記絶縁膜に挟まれた前記第１半導体層の幅よりも狭くなるように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
上下電極構造のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、例えば、家庭用電気機器、自動車のモータの電力変換等に使われる半導体装置である。この種の半導体装置は、電力用に使用されるので、高耐圧である必要がある。また、この種の素子は、低消費電力化のためには、オン動作時の抵抗（以下、オン抵抗）を下げる必要がある。
【０００３】
オン抵抗を下げる手段として、フィールドプレート構造がある。フィールドプレート構造においては、トレンチ内にゲート絶縁膜を介してゲート電極が設けられるとともに、ゲート電極の下に、フィールドプレート酸化膜を介してフィールドプレート電極が設けられている。フィールドプレート電極を設けることにより、ＭＯＳＦＥＴのドリフト層の不純物濃度を増加させることができるため、オン抵抗が低くなる利点がある。また、この種のＭＯＳＦＥＴでは、フィールドプレート電極によって、ドリフト層の空乏化が容易になり、高耐圧を維持する。
【０００４】
しかし、パワーＭＯＳＦＥＴの微細化にともない、トレンチのピッチが小さくなる傾向になる。トレンチのピッチが小さくなると、トレンチ間に挟まれたベース層が狭くなってしまう。これにより、ベース層の表面に設けるソース層や、ベース層内に設けるキャリア抜き層の形成が益々難しくなっている。キャリア抜き層は、例えば、アバランシェ降伏で発生した正孔（ホール）の排除をする。このような層を設けることで、パワーＭＯＳＦＥＴのアバランシェ耐量が向上する。従って、パワーＭＯＳＦＥＴの微細化が進行しても、オン抵抗が低く、耐性の高いパワーＭＯＳＦＥＴが求められている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２３０４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、オン抵抗が低く、高いアバランシェ耐量を有する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置は、第１面と、前記第１面に対面する第２面と、を有する第１導電形の第１半導体層と、前記第１面側における前記第１半導体層内に設けられ、前記第１面に平行な方向に複数設けられた第２導電形のベース領域と、前記ベース領域のそれぞれの表面に選択的に設けられた第１導電形のソース領域と、前記第１半導体層に電気的に接続された第１主電極と、前記ソース領域に電気的に接続された第２主電極と、隣接する前記ベース領域間に位置し、ゲート絶縁膜を介して前記ベース領域に隣接するように設けられた複数のゲート電極と、前記ゲート電極よりも前記第２面側に位置し、フィールドプレート絶縁膜を介して前記第１半導体層内に設けられた複数のフィールドプレート電極と、を備える。前記第１面に平行な方向における前記フィールドプレート絶縁膜の幅は、前記第１面に平行な方向における前記ゲート絶縁膜、及び前記ソース領域の幅よりも大きく、前記第１面に平行な方向における前記ベース領域の幅は、前記第１面に平行な方向において隣接する前記フィールドプレート絶縁膜の幅よりも大きい。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、平面模式図である。
【図２】第１実施形態に係る半導体装置の断面模式図である。
【図３】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図４】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図５】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図６】第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【図７】参考例に係る半導体装置の断面模式図である。
【図８】第１実施形態に係る半導体装置の効果を説明するための断面模式図である。
【図９】第２実施形態に係る半導体装置の断面模式図である。
【図１０】第３実施形態に係る半導体装置の断面模式図である。
【図１１】第４実施形態に係る半導体装置の断面模式図である。
【図１２】第５実施形態に係る半導体装置の断面模式図である。
【図１３】第６実施形態に係る半導体装置の断面模式図である。
【図１４】第７実施形態に係る半導体装置の断面模式図である。
【図１５】第８実施形態に係る半導体装置の断面模式図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【００１０】
（第１実施形態）  
図１は、第１実施形態に係る半導体装置の模式図であり、（ａ）は、断面模式図、（ｂ）は、平面模式図である。図１（ａ）には、図１（ｂ）のＸ−Ｘ’断面が示されている。
図２は、第１実施形態に係る半導体装置の断面模式図である。
【００１１】
図１に示す半導体装置１００は、上下電極構造のパワーＭＯＳＦＥＴ素子である。半導体装置１００においては、ｎ＋形のドレイン層１０の上に、ｎ形のドリフト層（第１半導体層）１１が設けられている。ドリフト層１１の表面には、複数のｐ形のベース領域１２が設けられている。ベース領域１２のそれぞれの表面には、ｎ＋形のソース領域１３が選択的に設けられている。
【００１２】
また、半導体装置１００においては、ベース領域１２の表面に、ｐ＋形のコンタクト領域（キャリア抜き領域）１５が選択的に設けられている。コンタクト領域１５は、ソース領域１３に接続されている。コンタクト領域１５の不純物濃度は、ベース領域１２の不純物濃度よりも高い。コンタクト領域１５の下端と、ドリフト層１１の裏面（または、ドレイン層１０の表面）と、の間の距離は、ソース領域１３の下端と、ドリフト層１１の裏面（または、ドレイン層１０の表面）と、の間の距離よりも短い。
【００１３】
また、半導体装置１００においては、ソース領域１３の表面からベース領域１２を貫通して、ドリフト層１１にまで到達する一対のトレンチ２０内に、ゲート絶縁膜２１を介してそれぞれゲート電極２２が設けられている。なお、実施形態は、トレンチ２０が一対のみの半導体装置には限定されない。すなわち、実施形態は、２以上の複数のトレンチ２０が設けられた半導体装置を包含する。
【００１４】
一対のトレンチ２０内には、ゲート電極２２の下に、フィールドプレート絶縁膜２３を介してそれぞれフィールドプレート電極２４が設けられている。  
トレンチ状のフィールドプレート電極２４がドリフト層１１内に設けられたことにより、ドリフト層１１が空乏化され易くなる。このため、ドリフト層１１の不純物濃度を高濃度にすることができる。これにより、ドリフト層１１の比抵抗が低減して、オン抵抗が低減する。ゲート電極２２、ゲート絶縁膜２１、およびソース領域１３の上には、層間絶縁膜３０が設けられている。
【００１５】
また、半導体装置１００においては、フィールドプレート絶縁膜２３の一部の厚さは、ゲート絶縁膜２１の厚さよりも厚くなっている。フィールドプレート絶縁膜２３の一部とは、例えば、フィールドプレート電極２４の側面に接するフィールドプレート絶縁膜２３の部分である。これにより、一対のトレンチ２０内のそれぞれに設けられたフィールドプレート絶縁膜２３のその一部どうしの間のドリフト層１１の幅は、一対のトレンチ２０内のそれぞれに設けられたゲート絶縁膜２１どうしの間のベース領域１２の幅よりも狭くなっている。ここで、「幅」とは、トレンチ２０が周期的に並ぶ方向における半導体装置１００の各部材の距離である。
【００１６】
また、半導体装置１００においては、ソース領域１３の幅が適宜調整される。例えば、図２では、ソース領域１３の幅が図１に例示されたソース領域１３の幅よりも狭くなっている。すなわち、ドリフト層１１と、フィールドプレート電極２４の側面に接するフィールドプレート絶縁膜２３の部分と、の界面の直上に、ソース領域１３が形成されていない形態も実施形態に含まれる。この場合、上述した界面の直上には、コンタクト領域１５が形成されている。
【００１７】
また、半導体装置１００においては、ドリフト層１１にドレイン層１０を介して、ドレイン電極である第１主電極９０が電気的に接続されている。ソース領域１３およびコンタクト領域１５には、ソース電極である第２主電極９１が電気的に接続されている。フィールドプレート電極２４は、例えば、第２主電極９１もしくはゲート電極２２に電気的に接続されている。
【００１８】
ドレイン層１０、ドリフト層１１、ベース領域１２、ソース領域１３、およびコンタクト領域１５の主成分は、例えば、シリコン（Ｓｉ）である。ゲート絶縁膜２１、フィールドプレート絶縁膜２３、および層間絶縁膜３０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。ゲート電極２２およびフィールドプレート電極２４の材質は、不純物を含むポリシリコンである。
【００１９】
第１主電極９０の材質は、銅（Ｃｕ）またはアルミニウム（Ａｌ）等の金属である。第２主電極９１の材質は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）等の金属である。半導体装置１００に、後述するショットキーバリアダイオード（以下、ＳＢＤ）を併設する場合には、第２主電極９１の材質は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）等の金属であることが望ましい。
【００２０】
また、実施形態では、ｎ形、ｎ＋形、およびｎ−形を含めて第１導電形、ｐ形、ｐ＋形、およびｐ−形を含めて第２導電形と称してもよい。第１導電形の不純物としては、例えば、リン（Ｐ）、砒素（Ａｓ）等が用いられ、第２導電形の不純物としては、ボロン（Ｂ）が用いられる。
【００２１】
図３〜図６は、第１実施形態に係る半導体装置の製造過程を説明するための断面模式図である。
【００２２】
まず、図３（ａ）に示すように、ドリフト層１１が表面に形成された半導体基板１０ｓを準備する。半導体基板１０ｓは、ドレイン層１０と、ドレイン層１０の上に形成されたドリフト層１１と、を含む。
【００２３】
半導体基板１０ｓを準備した後、半導体基板１０ｓの表面に、選択的にマスク部材８０を形成する。マスク部材８０の材質は、例えば、酸化シリコン（ＳｉＯ２）である。続いて、マスク部材８０から表出されたドリフト層１１をＲＩＥ（Reactive Ion Etching）によりエッチングする。これにより、ドリフト層１１の表面から内部にかけて、深さｄ１の一対のトレンチ２０が選択的に形成される。
【００２４】
次に、図３（ｂ）に示すように、一対のトレンチ２０のそれぞれの内側面およびトレンチ２０の底面にマスク膜８１を形成する。マスク膜８１は、例えば、材質が窒化シリコン（Ｓｉ３Ｎ４）の単層膜、あるいは、窒化シリコン（Ｓｉ３Ｎ４）／酸化シリコン（ＳｉＯ２）の２層構造の膜である。マスク膜８１は、トレンチ２０内のほか、マスク部材８０の表面および側面にも形成してもよい。
【００２５】
次に、図３（ｃ）に示すように、一対のトレンチ２０のそれぞれの底面に形成されたマスク膜８１をＲＩＥによって除去し、一対のトレンチ２０のそれぞれの底面にドリフト層１１を表出させる。
【００２６】
次に、図４（ａ）に示すように、一対のトレンチ２０のそれぞれの底面から表出されたドリフト層１１をＲＩＥによって除去する、これにより、深さｄ１よりも深い深さｄ２のトレンチ２０がドリフト層１１の表面から内部にかけて形成される。
【００２７】
次に、図４（ｂ）に示すように、一対のトレンチ２０のそれぞれのなかにおいて、マスク膜８１から表出されたドリフト層１１の表面を酸化する。ドリフト層１１表面の酸化は、例えば、酸化雰囲気におけるＬＯＣＯＳ（Local Oxidation of Silicon）によって行う。これにより、マスク膜８１から表出されたドリフト層１１の表面に、フィールドプレート絶縁膜２３が形成される。
【００２８】
次に、図５（ａ）に示すように、一対のトレンチ２０のそれぞれのなかにＣＶＤ（Chemical Vapor Deposition）によって導電層２４Ａを埋設する。導電層２４Ａは、例えば、ポリシリコン層である。続いて、導電層２４Ａの表面がフィールドプレート絶縁膜２３の上端よりも低くなるまで、導電層２４Ａをエッチバックする。その後、マスク膜８１を除去する。この状態を、図５（ｂ）に示す。
【００２９】
図５（ｂ）に示すように、一対のトレンチ２０のそれぞれのなかに、フィールドプレート絶縁膜２３を介してフィールドプレート電極２４が形成される。この後、マスク部材８０を除去する。
【００３０】
次に、図６（ａ）に示すように、一対のトレンチ２０のそれぞれのなかにおいて、それぞれのトレンチ２０の内側面およびフィールドプレート電極２４の上に、ゲート絶縁膜２１を形成する。ゲート絶縁膜２１は、例えば、酸化雰囲気における熱酸化によって形成される。続いて、一対のトレンチ２０のそれぞれのなかに、ＣＶＤによって導電層２２Ａを埋め込む。導電層２２Ａは、例えば、ポリシリコン層である。続いて、導電層２４Ａの表面と、ドリフト層１１の表面と、が面一になるように、導電層２４Ａをエッチバックする。この状態を、図６（ｂ）に示す。
【００３１】
図６（ｂ）に示すように、一対のトレンチ２０のそれぞれのなかにおいて、ゲート絶縁膜２１を介してゲート電極２２が形成される。
【００３２】
一対のトレンチ２０のそれぞれのなかに、ゲート電極２２と、フィールドプレート電極２４と、を形成するときには、フィールドプレート絶縁膜２３の一部の厚さがゲート絶縁膜２１の厚さよりも厚くなるように調整する。さらに、一対のトレンチ２０内に設けられたフィールドプレート絶縁膜２３の一部どうしの間のドリフト層１１の幅は、一対のトレンチ２０内に設けられたゲート絶縁膜２１どうしの間のドリフト層１１の幅よりも狭くなるように調整する。
【００３３】
後述するプロセスによって、一対のトレンチ２０内に形成されるゲート絶縁膜２１どうしの間のドリフト層１１は、ベース領域１２に改質される。すなわち、実施形態では、一対のトレンチ２０内に設けられたフィールドプレート絶縁膜２３の一部どうしの間のドリフト層１１の幅が、一対のトレンチ２０内に設けられたゲート絶縁膜２１どうしの間のベース領域１２の幅よりも狭くなるように調整される。
【００３４】
この後、ドリフト層１１の表面に形成されているゲート絶縁膜２１を除去する。続いて、図１に示すように、ドリフト層１１の表面に複数のベース領域１２をイオン注入によって形成する。さらに、ベース領域１２のそれぞれの表面にソース領域１３、コンタクト領域１５をイオン注入によって選択的に形成する。さらに、ドリフト層１１にドレイン層１０を介して電気的に接続される第１主電極９０と、ソース領域１３およびコンタクト領域１５に電気的に接続される第２主電極９１と、を形成する。このような製造過程で、半導体装置１００が形成される。
【００３５】
第１実施形態に係る半導体装置の製造過程では、図２に示す半導体装置１００のごとく、ドリフト層１１と、フィールドプレート絶縁膜２３の一部と、の界面の直上に、ソース領域１３が形成されないように、ソース領域１３の幅を調整してもよい。
【００３６】
半導体装置１００の効果を説明する。半導体装置１００の効果を説明する前に、参考例に係る半導体装置３００の断面模式図を、図７に示す。  
図７に示す半導体装置３００においては、一対のトレンチ２００内のそれぞれに、ゲート電極２２０と、フィールドプレート電極２４０が設けられている。フィールドプレート電極２４０は、例えば、第２主電極９１に電気的に接続されている。トレンチ２００は、緩やかな逆テーパ形状（下側ほどトレンチ２００が狭くなる形状）になっている。
【００３７】
半導体装置３００においては、一対のトレンチ２００間のドリフト層１１の幅よりも、一対のトレンチ２００間のベース領域１２０の幅が狭くなっている。従って、第１実施形態に係る半導体装置１００のトレンチ２０のピッチと、参考例に係る半導体装置３００のトレンチ２００のピッチと、が同じであるとき、半導体装置３００のトレンチ２００間のベース領域１２０の幅は、半導体装置１００のトレンチ２０間のベース領域１２の幅よりも狭くなってしまう。
【００３８】
従って、半導体装置３００においては、ベース領域１２０の表面にソース領域１３およびコンタクト領域１５を形成するときには、狭い領域のベース領域１２０の表面にソース領域１３、コンタクト領域１５を形成することになり、ソース領域１３、コンタクト領域１５の位置合わせが難しくなってしまう。
【００３９】
また、半導体装置３００においては、トレンチ２００が逆テーパ形状であるため、トレンチ２００が上側ほど広くなっている。従って、ベース領域１２０に隣接するトレンチ２００内に必要部材を形成する際には、ゲート電極２２０を厚めに形成したり、フィールドプレート電極２４０の上部をゲート電極２２０で挟む構造にする必要がある。
【００４０】
しかし、フィールドプレート電極２４０をゲート電極２２０で挟む構造では、フィールドプレート電極２４０とゲート電極２２０との間に、絶縁膜２１１を設ける必要がある。このため、ゲート電極２２０と第２主電極９１との間の寄生容量が増加してしまう。
【００４１】
これに対し、図８は、第１実施形態に係る半導体装置の効果を説明するための断面模式図である。
【００４２】
半導体装置１００においては、ゲート絶縁膜２１部分のトレンチ２０の幅は、フィールドプレート絶縁膜２３部分のトレンチ２０の幅よりも狭くなっている。すなわち、一対のトレンチ２０間のドリフト層１１の幅よりも、一対のトレンチ２０間のベース領域１２の幅が広くなっている。
【００４３】
これにより、トレンチ２０のピッチが狭くなったとしても、ドリフト層１１の幅よりも広い幅を持ったベース領域１２を確保することができる。従って、広い領域のベース領域１２表面にソース領域１３およびコンタクト領域１５を形成することができ、ソース領域１３、コンタクト領域１５の位置合わせが容易になる。
【００４４】
また、半導体装置１００においては、トレンチ２０の上部が下側よりも狭くなっている。従って、ベース領域１２に隣接するトレンチ２０内には、ゲート絶縁膜２１を介してゲート電極２２を形成するだけで足りる。従って、上述した絶縁膜２１１が不要になる。その結果、ゲート電極２２と第２主電極９１との間の寄生容量の増加が抑えられる。
【００４５】
また、半導体装置１００においては、トレンチ２０の下端部９５で、例えば、アバランシェ降伏によるブレークダウンが生じ、トレンチ２０の下端部９５付近に正孔ｈ（ホール）が発生したとしても、正孔ｈは、コンタクト領域１５を介して、第２主電極９１に速やかに排出される（図中の矢印ｈ参照）。特に、図２に示すごとく、フィールドプレート絶縁膜２３の一部と、ドリフト層１１と、の界面の直上に、ソース領域１３がなく、コンタクト領域１５が形成されている場合は、正孔ｈは、ソース領域１３よりもさらにコンタクト領域１５に優先的に到達する。
【００４６】
正孔ｈがコンタクト領域１５に優先的に到達しない場合は、正孔ｈがベース領域１２に滞留する場合がある。このため、ベース領域１２の電位が上昇し、寄生バイポーラトランジスタによるバイポーラアクションが生じる可能性がある。バイポーラアクションが連動すると、所謂ラッチアップによって素子破壊が起きる可能性がある。
【００４７】
半導体装置１００では、正孔ｈをソース領域１３よりもコンタクト領域１５に優先的に到達させる構造を備える。その結果、半導体装置１００は、高いアバランシェ耐量を有する。
【００４８】
（第２実施形態）  
図９は、第２実施形態に係る半導体装置の断面模式図である。  
第２実施形態に係る半導体装置１０１の基本構造は、半導体装置１００と同じである。但し、半導体装置１０１においては、コンタクト領域１５がベース領域１２を貫通している。そして、コンタクト領域１５の下端１５ｂは、ドリフト層１１に接している。
【００４９】
このような構造であれば、トレンチ２０の下端部９５付近に発生した正孔ｈ（ホール）は、半導体装置１００に比べて、さらにコンタクト領域１５を介して、第２主電極９１に排出され易くなる。その結果、半導体装置１０１においては、低オン抵抗化が実現されるとともに、半導体装置１０１は、半導体装置１００よりもさらに高いアバランシェ耐量を有する。
【００５０】
（第３実施形態）  
図１０は、第３実施形態に係る半導体装置の断面模式図である。  
第３実施形態に係る半導体装置１０２は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子である。すなわち、半導体装置１０２は、半導体装置１００の構造に加え、ドリフト層１１と、第１主電極９０と、の間に、ｐ＋形半導体層（第２半導体層）１６が介設されている。ｐ＋形半導体層１６は、ドレイン層１０の上に設けられている。半導体装置１０２の動作時には、ｐ形半導体層１６から正孔が注入される。これにより、半導体装置１０２は、半導体装置１００と同様の効果を有するとともに、半導体装置１０２には、半導体装置１００よりも大電流を流すことができる。
【００５１】
（第４実施形態）  
図１１は、第４実施形態に係る半導体装置の断面模式図である。  
第４実施形態に係る半導体装置５００は、ＳＢＤである。半導体装置５００においては、ｎ＋形のドレイン層１０の上に、ｎ形のドリフト層１１が設けられている。ドレイン層１０およびドリフト層１１については、半導体装置５００がＳＢＤであるため、それぞれｎ形半導体層と呼称してもよい。
【００５２】
ドリフト層１１の表面から内部にかけては、一対のトレンチ２０が設けられている。それぞれのトレンチ２０内には、導電層４１が設けられている。導電層４１と、ドリフト層１１と、の間には、絶縁膜４０が設けられている。
【００５３】
一対のトレンチ２０内においては、導電層４１の下にフィールドプレート絶縁膜２３を介して、フィールドプレート電極２４がそれぞれ設けられている。フィールドプレート絶縁膜２３の一部の厚さは、絶縁膜４０の厚さよりも厚くなっている。一対のトレンチ２０内にそれぞれ設けられたフィールドプレート絶縁膜２３の一部どうしの間のドリフト層１１の幅は、一対のトレンチ２０内にそれぞれ設けられた導電層４１どうしの間のドリフト層１１の幅よりも狭くなっている。
【００５４】
ドリフト層１１の裏面側においては、ドレイン層１０を介して、カソード電極である第１主電極がドリフト層１１に電気的に接続されている。ドリフト層１１の表面側においては、アノード電極である第２主電極９１がドリフト層１１および導電層４１に電気的に接続されている。第２主電極９１とドリフト層１１とは、ショットキーバリア接合をしている。
【００５５】
半導体装置５００においては、一対のトレンチ２０内に設けられたフィールドプレート絶縁膜２３の一部どうしの間のドリフト層１１の幅は、一対のトレンチ２０内に設けられた導電層４１どうしの間のドリフト層１１の幅よりも狭くなっているため、ショットキーバリア接合の面積が増加する。これにより、ＳＢＤの順方向降下電圧（ＶＦ）が低減する。
【００５６】
また、半導体装置５００においては、トレンチ状のフィールドプレート電極２４がドリフト層１１内に設けられている。このため、ドリフト層１１が空乏化され易くなる。その結果、ドリフト層１１の不純物濃度を高濃度にすることができる。これにより、ドリフト層１１の比抵抗が低減して、順方向降下電圧（ＶＦ）がさらに低減する。
【００５７】
また、半導体装置５００においては、フィールドプレート電極２４の上のトレンチ２０に、絶縁膜４０を介して導電層４１が設けられている。これにより、半導体装置５００に逆方向電圧（ＶＲ）が印加された状態では、空乏層が第２主電極９１からドリフト層１１に拡がるほか、絶縁膜４０からドリフト層１１にも拡がる。その結果、半導体装置５００においては、半導体装置５００の逆回復時に、半導体装置５００に逆方向電圧が印加されても、リーク電流（ＩＲ）を低く抑えることができる。
【００５８】
また、半導体装置５００においては、一対のトレンチ２０内に設けられた導電層４１どうしの間のドリフト層１１の不純物濃度を、一対のトレンチ２０内に設けられたフィールドプレート絶縁膜２３の一部どうしの間のドリフト層１１の不純物濃度よりも低くしてもよい。これにより、導電層４１で挟まれたドリフト層１１の部分よりも空乏化し易くなり、リーク電流をさらに低く抑えることができる。
【００５９】
また、半導体装置５００、および以下に例示するＳＢＤのそれぞれは、半導体装置１００〜１０２のそれぞれと同じ半導体基板１０ｓ上に設けてもよい。例えば、半導体装置５００の製造過程は、図３（ａ）〜図６（ｂ）で表された工程を経た後、図６（ｂ）に示すゲート絶縁膜２１をドリフト層１１の表面から除去して、第１主電極９０、第２主電極９１を形成する。ここでは、フィールドプレート絶縁膜２３の一部の厚さは、絶縁膜４０の厚さよりも厚く調整される。また、一対のトレンチ２０内のそれぞれに設けられたフィールドプレート絶縁膜２３の一部どうしの間のドリフト層１１の幅は、一対のトレンチ２０内のそれぞれに設けられた絶縁膜４０どうしの間のドリフト層１１の幅よりも狭く調整される。
【００６０】
（第５実施形態）  
図１２は、第５実施形態に係る半導体装置の断面模式図である。  
第５実施形態に係る半導体装置５０１の基本構造は、半導体装置５００と同じである。但し、第５実施形態に係る半導体装置５０１においては、ドリフト層１１の表面に、絶縁膜４０を挟んで、ｐ形半導体層（第３半導体層）５０がさらに設けられている。ｐ形半導体層５０は、第２主電極９１に接続されている。
【００６１】
半導体装置５０１においては、ｐ形半導体層５０とドリフト層１１とにより、ｐｎ接合が形成されているため、ｐ形半導体層５０からドリフト層１１にも空乏層が拡がる。これにより、半導体装置５０１に逆方向電圧が印加されたとき、導電層４１で挟まれた部分のドリフト層１１は、半導体装置５００に比べてさらに空乏化し易くなる。その結果、半導体装置５０１においては、半導体装置５０１の逆回復時に、半導体装置５０１に逆方向電圧が印加されても、半導体装置５００に比べてさらにリーク電流（ＩＲ）を低く抑えることができる。
【００６２】
なお、ｐ形半導体層５０の形成は、図３（ａ）から図６（ｂ）までの工程を経た後、ドリフト層１１の表面に、絶縁膜４０に隣接するように、ｐ形半導体層５０を形成する。
【００６３】
ｐ形半導体層５０の形成は、例えば、  
（１）フォトリソグラフィにより選択的に、ｐ形半導体層５０を形成する箇所を開口させたマスク部材をドリフト層１１上に形成した後、マスク部材から開口させたドリフト層１１の表面にイオン注入によりボロン（Ｂ）を注入する方法。  
（２）ボロン（Ｂ）を選択的に含有させたＳＯＧ（Ｓpin Ｏn Ｇlass）膜をドリフト層１１上に形成した後、ＳＯＧ膜に熱処理を施し、ＳＯＧ膜中に含まれるボロン（Ｂ）をドリフト層１１中に拡散させる方法（ＳＯＧ膜の主成分は、酸化ケイ素（ＳｉＯｘ）である）。  
（３）ボロン（Ｂ）を含有させたポリシリコン層をドリフト層１１上に選択的に形成した後、ポリシリコン層に熱処理を施し、ポロシリコン層中に含まれるボロンをドリフト層１１中に拡散させる方法。  
のいずれかによってなされる。以下に示すｐ形半導体層５０の形成も同じような工程で形成される。
【００６４】
（第６実施形態）  
図１３は、第６実施形態に係る半導体装置の断面模式図である。  
第６実施形態に係る半導体装置５０２においては、導電層４１と、フィールドプレート電極２４と、が接続されている。このような構造であれば、導電層４１と、フィールドプレート電極２４と、を分けて形成する必要がなくなる。すなわち、導電層４１と、フィールドプレート電極２４と、を同時に形成することができ、製造工程が簡略化する。これにより、半導体装置５０２の製造コストを低く抑えることができる。
【００６５】
（第７実施形態）  
図１４は、第７実施形態に係る半導体装置の断面模式図である。  
第７実施形態に係る半導体装置５０３においては、半導体装置５００に設けられた絶縁膜４０が取り除かれている。半導体装置５０３においては、ドリフト層１１の表面に、ｐ形半導体層５０が設けられている。ｐ形半導体層５０は、導電層４１および第２主電極９１に接続されている。
【００６６】
ｐ形半導体層５０を形成する手順は、以下の通りである。例えば、導電層４１の材質をボロン（Ｂ）を含むポリシリコンとし、導電層４１にｐ形半導体層５０の前駆体層である半導体層を形成した後、このポリシリコンから前駆体層にボロンを拡散させることによりｐ形半導体層５０を形成する。
【００６７】
半導体装置５０３においては、絶縁膜４０を形成しない分、製造工程が簡略化する。これにより、半導体装置５０３の製造コストをさらに低く抑えることができる。また、半導体装置５０３においては、絶縁膜４０を形成しない分、導電層４１の電位が直接的にｐ形半導体層５０に伝導する。すなわち、絶縁膜４０に電荷がチャージされない分、効率よく導電層４１の電位をｐ形半導体層５０に伝えることができる。従って、半導体装置５０３の逆回復時に、半導体装置５０３に逆方向電圧が印加されても、半導体装置５０１に比べてさらにリーク電流（ＩＲ）を低く抑えることができる。
【００６８】
（第８実施形態）  
図１５は、第８実施形態に係る半導体装置の断面模式図である。  
第８実施形態に係る半導体装置５０４は、高速高効率ダイオード（High Efficiency Diode,HED）である。半導体装置５０４においては、ドリフト層１１と、第２主電極９１と、の間にｐ形半導体層（第４半導体層）６０がさらに設けられている。ｐ形半導体層６０と、第２主電極９１と、の間には、別のｐ形半導体層（第５半導体層）６１が介設されている。
【００６９】
ｐ形半導体層６０の不純物濃度は、例えば、上述したｐ形半導体層５０の不純物濃度よりも低い。ｐ形半導体層６０の不純物濃度は、例えば、１×１０１７〜１×１０１８（ａｔｏｍｓ／ｃｍ３）である。ｐ形半導体層６１の不純物濃度は、ｐ形半導体層５０の不純物濃度よりも高い。ｐ形半導体層６１の不純物濃度は、例えば、１×１０１９（ａｔｏｍｓ／ｃｍ３）以上である。ｐ形半導体層６１については、高濃度ｐ形半導体層もしくはオーミック層と称してもよい。ｐ形半導体層６１と、第２主電極９１と、は、オーミック接合をしている。
【００７０】
ｐ形半導体層６１は、高濃度のｐ形半導体層であるため、ホール注入量が多くなり、半導体装置の逆回復時間（Ｔｒｒ）が長くなる可能性がある。そこで、実施形態では、オーミック接合をさせつつ、ホール注入を抑制するために、ｐ形半導体層６１を薄く形成する。また、半導体装置の耐圧を増加させるために、空乏層が伸びる程度の厚さに、ｐ形半導体層６０を形成する。ｐ形半導体層６０については、ホール注入量を減らすためにｐ形半導体層６１より低濃度に形成する。
【００７１】
なお、ｐ形半導体層６０は、高濃度のｐ形半導体層でないため、ホール注入量が少なくなる。その結果、ドリフト層１１の電気伝導度が低下し順方向降下電圧（ＶＦ）が増加するとも考えられる。しかし、半導体装置５０４においては、フィールドプレート電極２４が設けられているため、ドリフト層１１の濃度を高めることができる。その結果、順方向降下電圧（ＶＦ）の上昇を抑えることができる。
【００７２】
このほか、半導体装置５０４においては、ｐ形半導体層６０およびドリフト層１１の少なくともいずれかの少なくとも一部にライフタイムキラー層を形成してもよい。例えば、白金（Ｐｔ）、金（Ａｕ）などをｐ形半導体層６０およびドリフト層１１の少なくともいずれかの少なくとも一部に拡散させたり、電子線やプロトンをｐ形半導体層６０およびドリフト層１１の少なくともいずれかの少なくとも一部に照射してもよい。ライフタイムキラー層を設けることで、ｐ形半導体層６１からドリフト層１１へ注入される正孔の寿命がより短くなる。これにより、半導体装置５０４においては、逆回復時間（Ｔｒｒ）の増加が抑制される。
【００７３】
また、また、半導体装置５０４においては、第２主電極９１とｐ形半導体６１との間の接触抵抗を低くするために、第２主電極９１の材質として、アルミニウム（Ａｌ）膜、アルミニウムシリコン（ＡｌＳｉ）膜等を熱処理したものを用いてもよい。熱処理によって、第２主電極９１からアルミニウム原子がシリコン半導体層中に拡散する。これにより、第２主電極９１に接する半導体層は、ホウ素（Ｂ）が拡散された半導体層と同じように、ｐ形半導体層として第２主電極９１に対しオーミック作用をする。
【００７４】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７５】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても実施形態の範囲に属するものと了解される。
【００７６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７７】
１０  ドレイン層、  １０ｓ  半導体基板、  １１  ドリフト層、  １２、１２０  ベース領域、  １３  ソース領域、  １５  コンタクト領域、  １５ｂ  下端、  １６  ｐ＋形半導体層、  ２０、２００  トレンチ、  ２１  ゲート絶縁膜、  ２２、２２０  ゲート電極、  ２２Ａ、２４Ａ、４１  導電層、  ２３ フィールドプレート絶縁膜、  ２４、２４０  フィールドプレート電極、  ３０  層間絶縁膜、  ４０、２１１  絶縁膜、  ５０、６０、６１  ｐ形半導体層、  ８０  マスク部材、  ８１  マスク膜、  ９０  第１主電極、  ９１  第２主電極、  ９５  下端部、  １００、１０１、１０２、３００、５００、５０１、５０２、５０３、５０４  半導体装置、  ｄ１、ｄ２  深さ
【図１】
2014225693.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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