(57)【要約】【課題】不必要な電力消費を減らすことができるメモリシステム又はシステムオンチップを提供する。【解決手段】本発明のメモリシステムは、第１及び第２メモリに対するインタリービングアクセス動作を制御するメモリコントローラと、第１又は第２メモリを使用するためのアドレスを提供するモデムプロセッサと、モデムプロセッサから受信したアドレスを再マッピングし、再マッピングロジックされたアドレスをメモリコントローラへ提供する線型アドレス再マッピングロジックとを含み、メモリコントローラは再マッピングロジックされたアドレスに従って、第１又は第２メモリに対する線型アクセス動作を実行する。本発明はインタリービングアクセス動作を使用するメモリシステムで、特定プロセッサ(例えばモデム)の前に線型アクセス再マッピングロジックを追加することにより部分的に線型アクセス動作を実行することができ、これを通じて電力消費を減らし得る。【選択図】      図４
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【特許請求の範囲】
【請求項１】
第１及び第２メモリチップに連結されたシステムオンチップ（ＳｏＣ）において、
前記第１及び第２メモリチップに対するインタリービングアクセス動作を制御するメモリコントローラと、
前記第１又は第２メモリチップを使用するためのアドレスを提供するモデムプロセッサと、
前記モデムプロセッサから受信したアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する線型アドレス再マッピングロジックと、を含み、
前記メモリコントローラは前記再マッピングロジックされたアドレスにしたがって前記第１又は第２メモリチップに対する線型アクセス動作を実行するシステムオンチップ。
【請求項２】
前記線型アドレス再マッピングロジックは前記モデムプロセッサからアドレスを受信し、中央処理装置の制御にしたがって選択的に前記モデムプロセッサのアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する請求項１に記載のシステムオンチップ。
【請求項３】
前記再マッピングロジックされたアドレスはインタリービングアクセス領域（ＩＡＡ）と線型アクセス領域（ＬＡＡ）とに区分され、前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のＭＳＢの位置を変更することによって、アドレス再マッピング動作を実行する請求項１に記載のシステムオンチップ。
【請求項４】
前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のベースアドレスとサイズを通じて、前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域に属するかを判断する請求項３に記載のシステムオンチップ。
【請求項５】
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより大きいか、或いは同一であり、前記ＬＡＡ領域のベースアドレスとサイズの合計より小さい場合に、前記線型アクセス領域に属すると判断する請求項４に記載のシステムオンチップ。
【請求項６】
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより小さいか、或いは前記ＬＡＡ領域のベースアドレスとサイズの合計より大きいか、或いは同一である場合に、前記インタリービングアクセス領域に属すると判断する請求項５に記載のシステムオンチップ。
【請求項７】
システムオンチップ（ＳｏＣ）に連結された第１及び第２メモリをアクセスする方法において、
モデムプロセッサから前記第１又は第２メモリをアクセスするためのアドレスを受信する段階と、
前記アドレスがインタリービングアクセス領域（ＩＡＡ）に属するか、又は線型アクセス領域（ＬＡＡ）に属するかを判断する段階と、
判断結果にしたがって、前記第１及び第２メモリに対する線型アクセス動作又はインタリービングアクセス動作を実行する段階と、を含むシステムオンチップのメモリアクセス方法。
【請求項８】
前記システムオンチップは前記モデムプロセッサから受信したアドレスを再マッピングし、前記再マッピングロジックされたアドレスをメモリコントローラへ提供するための線型アドレス再マッピングロジックを含む請求項７に記載のシステムオンチップのメモリアクセス方法。
【請求項９】
前記再マッピングロジックされたアドレスはインタリービングアクセス領域（ＩＡＡ）と線型アクセス領域（ＬＡＡ）とに区分され、前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のＭＳＢの位置を変更することによって、アドレス再マッピング動作を実行する請求項８に記載のシステムオンチップのメモリアクセス方法。
【請求項１０】
前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のベースアドレスとサイズを通じて、前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域に属するかを判断する請求項９に記載のシステムオンチップのメモリアクセス方法。
【請求項１１】
第１及び第２メモリに対するインタリービングアクセス動作を制御するメモリコントローラと、
前記第１又は第２メモリを使用するためのアドレスを提供するモデムプロセッサと、
前記モデムプロセッサから受信したアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する線型アドレス再マッピングロジックと、を含み、
前記メモリコントローラは前記再マッピングロジックされたアドレスにしたがって前記第１又は第２メモリに対する線型アクセス動作を実行するメモリシステム。
【請求項１２】
前記再マッピングロジックされたアドレスはインタリービングアクセス領域（ＩＡＡ）と線型アクセス領域（ＬＡＡ）とに区分される請求項１１に記載のメモリシステム。
【請求項１３】
前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のＭＳＢの位置を変更することによって、アドレス再マッピング動作を実行する請求項１２に記載のメモリシステム。
【請求項１４】
前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のベースアドレスとサイズを通じて、前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域に属するかを判断する請求項１２に記載のメモリシステム。
【請求項１５】
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより大きいか、或いは同一であり、前記ＬＡＡ領域のベースアドレスとサイズの合計より小さい場合に、前記線型アクセス領域に属することと判断する請求項１４に記載のメモリシステム。
【請求項１６】
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより小さいか、或いは前記ＬＡＡ領域のベースアドレスとサイズの合計より大きいか、或いは同一である場合に、前記インタリービングアクセス領域に属すると判断する請求項１５に記載のメモリシステム。
【請求項１７】
前記線型アクセス領域（ＬＡＡ）は１つ又はその以上である請求項１２に記載のメモリシステム。
【請求項１８】
中央処理装置、前記メモリコントローラ、前記モデムプロセッサ、及び前記線型アドレス再マッピングロジックはシステムオンチップ（ＳｏＣ）上に具現される請求項１１に記載のメモリシステム。
【請求項１９】
中央処理装置、前記メモリコントローラ、及び前記線型アドレス再マッピングロジックはシステムオンチップ（ＳｏＣ）上に具現され、前記モデムプロセッサはモデムチップ上に具現される請求項１１に記載のメモリシステム。
【請求項２０】
第１及び第２メモリに対するインタリービングアクセス動作を制御するメモリコントローラと、
前記第１又は第２メモリを使用するためのアドレスを提供するモデムプロセッサと、
前記モデムプロセッサからアドレスを受信し、中央処理装置の制御にしたがって、選択的に前記モデムプロセッサのアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する線型アドレス再マッピングロジックと、を含み、
前記メモリコントローラは前記再マッピングロジックされたアドレスにしたがって、前記第１又は第２メモリに対する線型アクセス動作を実行するメモリシステム。
【請求項２１】
前記再マッピングロジックされたアドレスはインタリービングアクセス領域（ＩＡＡ）と線型アクセス領域（ＬＡＡ）とに区分され、前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のＭＳＢの位置を変更することによって、アドレス再マッピング動作を実行する請求項２０に記載のメモリシステム。
【請求項２２】
前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のベースアドレスとサイズを通じて、前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域に属するかを判断する請求項２１に記載のメモリシステム。
【請求項２３】
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより大きいか、或いは同一であり、前記ＬＡＡ領域のベースアドレスとサイズの合計より小さい場合に、前記線型アクセス領域に属することと判断する請求項２２に記載のメモリシステム。
【請求項２４】
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより小さいか、或いは前記ＬＡＡ領域のベースアドレスとサイズの合計より大きいか、或いは同一である場合に、前記インタリービングアクセス領域に属すると判断する請求項２３に記載のメモリシステム。
【請求項２５】
複数のメモリ装置と通信し、インタリービングアクセス動作にしたがって、前記複数のメモリ装置を制御するメモリコントローラと、
前記複数のメモリ装置のメモリ位置をアクセスするためのアドレス信号を発生する第１プロセッサと、
前記アドレス信号を受信し、それに応答して再マッピングロジックされたアドレス信号を発生する線型アドレス再マッピングユニットと、を含み、
前記メモリコントローラは前記再マッピングロジックされたアドレス信号を受信し、それに応答して先行アクセス動作にしたがって前記複数のメモリ装置を制御するメモリシステム。
【請求項２６】
前記メモリコントローラ、前記第１プロセッサ、及び前記線型アドレス再マッピングユニットはシステムオンチップ（ＳＯＣ）を含み、前記複数のメモリ装置は前記システムオンチップの外部にある請求項２５に記載のメモリシステム。
【請求項２７】
前記先行アドレス再マッピングユニットは制御信号に応答して再マッピングロジックされたアドレス信号を発生するか、或いはオリジナルアドレス信号をパスするかを決定する請求項２５に記載のメモリシステム。
【請求項２８】
前記制御信号は第２プロセッサによって発生され、
前記第１プロセッサはモデムプロセッサを含み、
前記第２プロセッサはＣＰＵを含む請求項２７に記載のメモリシステム。
【請求項２９】
前記線型アドレス再マッピングユニットは前記アドレス信号の第１線型アクセス領域にあるオリジナルアドレス信号の第１部分を変更し、前記線型アクセス領域の最上位ビットを最下位ビットに移し、前記最上位ビット方向に前記最下位ビットを上位ビットに移動することによって、前記再マッピングロジックされたアドレス信号を発生する請求項２７に記載のメモリシステム。
【請求項３０】
前記アドレス信号のインターリーブされたアドレス領域にあるオリジナルアドレス信号の第２部分は前記再マッピングされたアドレス信号内で変更されないままに維持される請求項２９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリシステムに係り、より詳細には線型アドレス再マッピングロジックを含むメモリシステム及びシステムオンチップに関する。
【背景技術】
【０００２】
メモリシステムは２つ以上のプロセッサを包含することができる。例えば、モバイルシステム（ｍｏｂｉｌｅ  ｓｙｓｔｅｍ）はモデム（ｍｏｄｅｍ）と応用プロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ；ＡＰ）（或いはマルチメディアプロセッサ）を包含することができる。２つ以上のプロセッサを含むメモリシステムは各々のプロセッサを駆動するために最小限２つ以上のメモリを必要とする。
【０００３】
上の例で、モデムはコード格納のためのＮＯＲフラッシュメモリ（ＮＯＲ  ｆｌａｓｈ  ｍｅｍｏｒｙ）とコード実行のためのＤＲＡＭを伴う。そして、応用プロセッサＡＰはコード及びデータ格納のためのＮＡＮＤフラッシュメモリ（ＮＡＮＤ  ｆｌａｓｈ  ｍｅｍｏｒｙ）とコード実行のためのＤＲＡＭを伴う。モデムと応用プロセッサはＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ  Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｒｅｃｅｉｖｅｒ  Ｔｒａｎｓｍｉｔｔｅｒ）、ＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）、ＳＲＡＭインターフェイス等を通じてコード及びデータを通信する。
【０００４】
一方、メモリシステムは２つ以上のＤＲＡＭを通じてインタリービングアクセス動作を実行できる。即ち、メモリシステムは性能向上のために２つ以上のＤＲＡＭを交互にアクセスすることができる。しかし、このようなインタリービングアクセスシステムでは１つのＤＲＡＭのみをアクセスしても性能に問題がない場合に２つのＤＲＡＭを全て使用するので、不必要な電力を消費することがあり得る。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，４１８，５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は上述した技術的問題点を解決するために提案されたものであって、本発明の目的はインタリービングアクセス動作を使用するメモリシステムで部分的に線型アクセス動作を使用することによって、不必要な電力消費を減らすことができるメモリシステム又はシステムオンチップを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態によるメモリシステムは第１及び第２メモリに対するインタリービングアクセス動作を制御するメモリコントローラと、前記第１又は第２メモリを使用するためのアドレスを提供するモデムプロセッサと、前記モデムプロセッサから受信したアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する線型アドレス再マッピングロジックと、を含み、前記メモリコントローラは前記再マッピングロジックされたアドレスにしたがって、前記第１又は第２メモリに対する線型アクセス動作を実行する。
【０００８】
実施形態として、前記再マッピングロジックされたアドレスはインタリービングアクセス領域（ＩＡＡ）と線型アクセス領域（ＬＡＡ）とに区分される。前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のＭＳＢの位置を変更することによって、アドレス再マッピング動作を実行する。
他の実施形態として、前記線型アドレス再マッピングロジックは前記線型アクセス領域（ＬＡＡ）のベースアドレス（ｂａｓｅ  ａｄｄｒｅｓｓ）とサイズを通じて、前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域に属するか否かを判断する。
【０００９】
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより大きいか、或いは同一であり、前記ＬＡＡ領域のベースアドレスとサイズの合計より小さい場合に、前記線型アクセス領域に属すると判断する。
前記線型アドレス再マッピングロジックは前記モデムプロセッサから入力されたアドレスが前記線型アクセス領域（ＬＡＡ）のベースアドレスより小さいか、或いは前記ＬＡＡ領域のベースアドレスとサイズの合計より大きいか、或いは同一である場合に、前記インタリービングアクセス領域に属すると判断する。
【００１０】
本発明の実施形態によるメモリシステムの他の一面は第１及び第２メモリに対するインタリービングアクセス動作を制御するメモリコントローラと、前記第１又は第２メモリを使用するためのアドレスを提供するモデムプロセッサと、前記モデムプロセッサからアドレスを受信し、中央処理装置の制御にしたがって選択的に前記モデムプロセッサのアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する線型アドレス再マッピングロジックを含み、前記メモリコントローラは前記再マッピングロジックされたアドレスにしたがって前記第１又は第２メモリに対する線型アクセス動作を実行する。
【００１１】
本発明の実施形態によるシステムオンチップは第１及び第２メモリチップに連結され、前記第１及び第２メモリチップに対するインタリービングアクセス動作を制御するメモリコントローラと、前記第１又は第２メモリチップを使用するためのアドレスを提供するモデムプロセッサと、前記モデムプロセッサから受信したアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する線型アドレス再マッピングロジックと、を含み、前記メモリコントローラは前記再マッピングロジックされたアドレスにしたがって前記第１又は第２メモリチップに対する線型アクセス動作を実行する。
実施形態として、前記線型アドレス再マッピングロジックは前記モデムプロセッサからアドレスを受信し、中央処理装置の制御にしたがって選択的に前記モデムプロセッサのアドレスを再マッピングし、前記再マッピングロジックされたアドレスを前記メモリコントローラへ提供する。
【発明の効果】
【００１２】
本発明はインタリービングアクセス動作を使用するメモリシステムで、特定プロセッサ（例えば、モデム）の前に線型アクセス再マッピングロジックを追加することによって、部分的に線型アクセス動作を実行することができ、これを通じて電力消費を減らし得る。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態によるメモリシステムを示すブロック図。
【図２】図１に図示されたメモリシステムのインタリービングアクセス動作を概念的に示すブロック図。
【図３】図１に図示されたメモリシステムのアドレスにしたがうインタリービングアクセス方法を例示的に説明するための表。
【図４】本発明の実施形態による、部分インタリービングアクセス動作を実行するメモリシステムを例示的に示すブロック図。
【図５】図４に図示された線型アドレス再マッピングロジックを例示的に示すブロック図。
【図６】図４に図示された線型アドレス再マッピングロジックの動作アドレス範囲を示す概念図。
【図７】図４及び図５に図示された線型アドレス再マッピングロジックのアドレス再マッピング方法を例示的に示すダイヤグラム。
【図８】図４に図示されたメモリシステムの部分インタリービングアクセス動作を概念的に示すブロック図。
【図９】図４に図示されたメモリシステムの部分インタリービングアクセス動作を説明するための順序図。
【図１０】線型アクセス領域が２つである例を示す概念図。
【図１１】ＳＦＲ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）の設定によって、再マッピング信号を制御するＣＯＮＦＩＧ信号を生成するブロックダイヤグラム。
【図１２】モデムチップがシステムオンチップの外部にあるメモリシステムを示すブロック図。
【図１３】２つ以上のメモリを含むメモリシステムの線型アクセス動作を数式に表現するためのダイヤグラム。
【発明を実施するための形態】
【００１４】
以下で、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を図面を参照して説明する。
本発明の実施形態によるメモリシステムは応用プロセッサが２つ以上のメモリ（例えば、ＤＲＡＭ）を使用し、各メモリのポートを交互にアクセスするインタリービングアクセス（ｉｎｔｅｒｌｅａｖｉｎｇ  ａｃｃｅｓｓ）動作を実行する。本発明は２つ以上のメモリ（例えば、ＤＲＡＭ）に対するインタリービングアクセス動作を実行するが、メモリの特定領域では部分的に線型アクセス（ｌｉｎｅａｒ  ａｃｃｅｓｓ）動作を実行できる。以下では本発明の実施形態によるメモリシステムのインタリービングアクセス動作と部分線型アクセス動作が順に説明される。
【００１５】
図１は本発明の実施形態によるメモリシステムを示すブロック図である。図１を参照すれば、メモリシステム１００は第１メモリ１１１、第２メモリ１１２、及びシステムオンチップ（ＳｏＣ）上に具現された応用プロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ、１２０）を含む。
応用プロセッサ（ＡＰ、１２０）は第１及び第２メモリ１１１、１１２を制御するためのメモリコントローラ１２１、バス連結ユニット１２２、中央処理装置（ＣＰＵ、１２３）、マルチメディアプロセッサ１２４、及びモデムプロセッサ１２５を含む。メモリコントローラ１２１は第１ポートを通じて第１メモリ１１１をアクセスし、第２ポートを通じて第２メモリ１１２をアクセスする。中央処理装置１２３は応用プロセッサ（ＡＰ、１２０）の全般的な動作を制御し、メモリ１１１、１１２のような周辺装置を制御することができる。
【００１６】
マルチメディアプロセッサ１２４はカメラやディスプレイのようにマルチメディア装置を制御することができる。マルチメディアプロセッサ１２４はマルチメディア装置を制御するために、応用プロセッサ１２０に連結された第１及び第２メモリ１１１、１１２をインタリービングアクセス方式として使用することができる。即ち、マルチメディアプロセッサ１２４はメモリコントローラ１２１を通じて第１及び第２メモリ１１１、１１２を交互にアクセスすることができる。
【００１７】
システムオンチップ（ＳｏＣ）上に具現されたモデムプロセッサ１２５は基地局又は他の通信装置と無線通信を実行するためのプロセッサである。モデムプロセッサ１２５は応用プロセッサ１２０と共有して第１メモリ１１１又は第２メモリ１１２をアクセスすることができる。この時、モデムプロセッサ１２５はマルチメディアプロセッサ１２４と同様に第１及び第２メモリ１１１、１１２をインタリービングアクセス方式として使用することができる。即ち、モデムプロセッサ１２５はメモリコントローラ１２１を通じて、第１及び第２メモリ１１１、１１２を交互にアクセスすることができる。
【００１８】
図２は図１に図示されたメモリシステムのインタリービングアクセス動作を概念的に示すブロック図である。図２を参照すれば、メモリコントローラ１２１はメモリアクセスアドレスＡＤＤＲを受信し、第１及び第２ポートを通じて第１及び第２メモリ１１１、１１２に対するインタリービングアクセス動作を実行する。
メモリコントローラ１２１は第１ポートを通じて第１メモリ１１１にデータを書き込むか、或いは第１メモリ１１１からデータを読み出す。この時、第１メモリ１１１へメモリアクセスのためのパワー（ｐｏｗｅｒ）とクロック（ｃｌｏｃｋ）が提供される。次に、メモリコントローラ１２１は第２ポートを通じて第２メモリ１１２をアクセスする。この時、第２メモリ１１２へパワーとクロックが提供される。このような方法において、メモリコントローラ１２１はメモリアクセスアドレスＡＤＤＲにしたがって第１及び第２メモリ１１１、１１２に対するインタリービングアクセス動作を実行する。
【００１９】
図３は図１に図示されたメモリシステムのアドレスにしたがうインタリービングアクセス方法を例示的に説明するための表である。図３を参照すれば、メモリアクセスアドレスＡＤＤＲはチャンクビット（ｃｈｕｎｋ  ｂｉｔｓ）とインタリービングビット（ＩＬＢ；ＩｎｔｅｒＬｅａｖｉｎｇ  Ｂｉｔ）とを含む。
図３の例で、チャンクビット（ｃｈｕｎｋ  ｂｉｔｓ）はＬＳＢの方に位置し、インタリービングビットＩＬＢはＭＳＢの方向にチャンクビット（ｃｈｕｎｋ  ｂｉｔ）の次に位置している。メモリコントローラ（図２参照、１２１）はチャンク単位にインタリービングアクセス動作を実行し、インタリービングビットＩＬＢにしたがって第１又は第２ポートを決定する。図３に示したように、インタリービングビットＩＬＢが０である場合には第１ポートが選択され、１である場合には第２ポートが選択される。
【００２０】
ここで、インタリービング単位（ｉｎｔｅｒｌｅａｖｉｎｇ  ｕｎｉｔ）はチャンクビットの数にしたがって異なり得る。例として、１つのアドレスにしたがって１バイト（Ｂ；Ｂｙｔｅ）のデータが格納されたと仮定する時、チャンクビットが２ビットである場合には４Ｂ単位にインタリービングアクセス動作が実行できる。チャンクビットがｍビットである場合には２ｍバイト単位にインタリービングアクセス動作が実行できる。
【００２１】
一方、インタリービングビットの数はメモリの数にしたがって異なり得る。図３の例のようにメモリの数が２つである場合には１ビットを必要とするが、４つである場合には２ビットを必要とする。即ち、インタリービングビットがｎビットである場合にメモリの数は最大２ｎであり得る。
図１乃至図３に図示されたメモリシステム１００によれば、モデムプロセッサ１２５は第１及び第２メモリ１１１、１１２の全体に対してインタリービングアクセス動作を実行できる。即ち、モデムプロセッサ１２５は図２に示したように、第１及び第２ポートを交互にメモリ全体に対してインタリービングアクセス動作を実行できる。
【００２２】
本発明の実施形態によるメモリシステムは部分インタリービング（ｐａｒｔｉａｌ  ｉｎｔｅｒｌｅａｖｉｎｇ）アクセス動作を支援できる。即ち、第１及び第２メモリに対するインタリービングアクセス動作を実行する途中に、メモリシステムは第１又は第２メモリに対する線型アクセス（ｌｉｎｅａｒ  ａｃｃｅｓｓ）動作を実行できる。反対に、線型アクセス動作を実行する途中に、メモリシステムはインタリービングアクセス動作を実行することもあり得る。
【００２３】
本発明の実施形態によるメモリシステムは様々な方法で部分インタリービングアクセス動作を実行できる。以下ではメモリコントローラを変更しないで、部分インタリービングアクセス動作を実行できる方法を説明する。
図４は本発明の実施形態による、部分インタリービングアクセス動作を実行するメモリシステムを例示的に示すブロック図である。図４を参照すれば、メモリシステム２００は第１メモリ２１１、第２メモリ２１２、及びシステムオンチップ（ＳｏＣ）で具現された応用プロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ、２２０）を含む。
【００２４】
応用プロセッサ（ＡＰ、２２０）はメモリコントローラ２２１、バス連結ユニット２２２、中央処理装置（ＣＰＵ、２２３）、マルチメディアプロセッサ２２４、第１プロセッサ２２５、及び線型アドレス再マッピングロジック２２６を含む。メモリコントローラ２２１は第１ポートを通じて第１メモリ２１１をアクセスし、第２ポートを通じて第２メモリ２１２をアクセスする。
【００２５】
図４に図示されたメモリシステム２００は第１プロセッサ２２５に線型アドレス再マッピングロジック２２６を連結することによって、第１及び第２メモリ２１１、２１２の特定領域で線型アクセス動作が実行されるようにすることができる。本発明は単純に第１プロセッサ２２５に線型アドレス再マッピングロジック２２６を追加すれば達成されるので、メモリコントローラ２２１のコントローラ部分インタリービングアクセス動作を実行することができる。図４で、第１プロセッサ２２５は図１に図示されたモデムプロセッサであり得る。
【００２６】
図５は図４に図示された線型アドレス再マッピングロジックを例示的に示すブロック図である。図５を参照すれば、線型アドレス再マッピングロジック２２６は第１選択回路（ＭＵＸ１、１１）、第２選択回路（ＭＵＸ２、１２）、第１再マッパ２１、及び第２再マッパ２２を含む。ここで、第１選択回路１１及び第１再マッパ２１は書込みアドレスＷ＿ＡＤＤＲを受信する場合に使用され、第２選択回路１２及び第２再マッパ２２は読出しアドレスＲ＿ＡＤＤＲを受信する場合に使用され得る。
【００２７】
続いて図５を参照すれば、線型アドレス再マッピングロジック２２６は中央処理装置（図４参照、２２３）から選択信号ＣＯＮＦＩＧを受信し、インタリービングアクセス動作又は部分線型アクセス動作を選択することができる。例えば、選択信号ＣＯＮＦＩＧが０である場合には第１プロセッサ２２５から受信したアドレスＷ＿ＡＤＤＲ又はＲ＿ＡＤＤＲをメモリコントローラ（図４参照、２２１）へ提供する。選択信号ＣＯＮＦＩＧが１であれば、第１再マッパ２１又は第２再マッパ２２を通じて再マッピングロジックされたアドレスＷ＿ＡＤＤＲ’又はＲ＿ＡＤＤＲ’をメモリコントローラ２２１へ提供する。以下では線型アドレス再マッピングロジック２２６が部分線型アクセス動作を選択した例を説明する。
【００２８】
図６は図４に図示された線型アドレス再マッピングロジックの動作アドレス範囲を示す概念図である。図６を参照すれば、メモリアクセスアドレスはインタリービングアクセス動作を実行する領域（ＩＡＡ；Ｉｎｔｅｒｌｅａｖｉｎｇ  Ａｃｃｅｓｓ  Ａｒｅａ）と線型アクセス動作を実行する領域（ＬＡＡ；ｉｎｅａｒ  Ａｃｃｅｓｓ  Ａｒｅａ）とに区分することができる。
【００２９】
図６で、アドレスＡ１〜Ａ２区間及びＡ３〜Ａ４区間（ＩＡＡ）ではインタリービングアクセス動作が実行され、アドレスＡ２〜Ａ３区間（ＬＡＡ）では線型アクセス動作が実行される。ここで、線型アドレス再マッピングロジック（図４参照、２２６）が動作するアドレス範囲は図６に示したようにＡ２〜Ａ３区間である。ここで、アドレスＡ２はＬＡＡベースアドレスであり、アドレスＡ３は（ＬＡＡベースアドレス＋ＬＡＡサイズ−１）である。線型アドレス再マッピングロジック２２６はＬＡＡで動作できるようにＬＡＡベースアドレスとＬＡＡサイズを設定値として受信する。
【００３０】
図７は図４及び図５に図示された線型アドレス再マッピングロジックのアドレス再マッピング方法を例示的に示すダイヤグラムである。図７でオリジナルＡＤＤＲは線型アドレス再マッピングロジック２２６が第１プロセッサ（図４参照、２２５）から受信したアドレス（Ｗ＿ＡＤＤＲ又はＲ＿ＡＤＤＲ）であり、再マッピングされたＡＤＤＲは線型アドレス再マッピングロジック２２６によって再マッピングされたアドレス（Ｗ＿ＡＤＤＲ’又はＲ＿ＡＤＤＲ’）である。
【００３１】
図７を参照すれば、メモリアクセスアドレスＡＤＤＲはチャンクビット（ｃｈｕｎｋ  ｂｉｔｓ）とインタリービングビット（ＩＬＢ；ＩｎｔｅｒＬｅａｖｉｎｇ  Ｂｉｔ）とを含む。チャンクビットはインタリービングアクセス動作を実行する単位であり、インタリービングビットＩＬＢは第１又は第２ポートを決定するビットである。ＬＡＡビットとＩＡＡビットとは各々線型アクセス動作とインタリービングアクセス動作とを実行するアドレス範囲を示す。
【００３２】
線型アドレス再マッピングロジック２２６は例としてＬＡＡサイズＭＳＢを利用して再マッピング動作を実行できる。例えば、ＬＡＡサイズが６４ＭＢであると仮定すれば、ｌｏｇ２（ＬＡＡサイズ）に該当するビットであるｌｏｇ２（２２６）＝２６番目ビットをインタリービングビットに移し、残るビットをＭＳＢ方向に移動（ｓｈｉｆｔ）させる。
このようにすれば、線型アクセス領域に該当するインタリービングビットが同一の値（０又は１）になって、線型アクセス動作が実行できる。ＬＡＡサイズＭＳＢを利用することは線型アドレス再マッピングロジック２２６の一例に過ぎず、これ以外にも他の様々な方法で再マッピング動作を実行できる。
【００３３】
図８は図４に図示されたメモリシステムの部分インタリービングアクセス動作を概念的に示すブロック図である。図８を参照すれば、メモリコントローラ２２１は再マッピングされたアドレス（Ｒｅｍａｐｐｅｄ  ＡＤＤＲ）を受信し、第１及び第２ポートを通じて第１及び第２メモリ２１１、２１２に対する部分インタリービングアクセス動作を実行する。
先ず、メモリコントローラ２２１はＩＡＡ区間で第１及び第２ポートを交互に第１及び第２メモリ２１１、２１２に対するインタリービングアクセス動作を実行する。次に、メモリコントローラ２２１はＬＡＡ区間で第１ポートを通じて第１メモリ２１１に対する線型アクセス動作を実行する。第１メモリ２１１に対する線型アクセス動作が完了すると、メモリコントローラ２２１は第２ポートを通じて第２メモリ２１２に対する線型アクセス動作を実行する。最後に、メモリコントローラ２２１はＩＡＡ区間で第１及び第２ポートを交互に第１及び第２メモリ２１１、２１２に対するインタリービングアクセス動作を実行する。
【００３４】
図９は図４に図示されたメモリシステムの部分インタリービングアクセス動作を説明するための順序図である。以下では図４乃至図９を参照して本発明の実施形態によるメモリシステムの部分インタリービングアクセス動作を説明する。
Ｓ１１０段階で、メモリアクセスアドレスＡＤＤＲが入力される。線型アドレス再マッピングロジック（図４参照、２２６）は線型アクセス領域ＬＡＡのベースアドレスとサイズを設定値として有している。線型アドレス再マッピングロジック２２６はＬＡＡベースアドレスとＬＡＡサイズを通じて、入力されたメモリアクセスアドレスＡＤＤＲがインタリービングアクセス領域ＩＡＡに属しているか、或いは線型アクセス領域ＩＡＡに属しているかに分かれる。
【００３５】
Ｓ１２０段階で、線型アドレス再マッピングロジック２２６はメモリアクセスアドレスＡＤＤＲがＬＡＡベースアドレスより大きいか、或いは同一であるかを判断する。メモリアクセスアドレスＡＤＤＲがＬＡＡベースアドレスより小さければ（Ｎｏ）、インタリービングアクセス動作が実行される（Ｓ１５５）。メモリアクセスアドレスＡＤＤＲが大きいか、或いは同一であれば（Ｙｅｓ）、Ｓ１３０段階が実行される。
Ｓ１３０段階で、線型アドレス再マッピングロジック２２６はメモリアクセスアドレスＡＤＤＲが（ＬＡＡベ−スアドレス＋ＬＡＡサイズ）より小さいか否かを判断する。メモリアクセスアドレスＡＤＤＲが（ＬＡＡベ−スアドレス＋ＬＡＡサイズ）より小さくなければ（Ｎｏ）、インタリービングアクセス動作が実行される（Ｓ１５５）。仮にメモリアクセスアドレスＡＤＤＲが小さければ、Ｓ１４０段階が実行される。
【００３６】
Ｓ１４０段階で、線型アドレス再マッピングロジック２２６は線型アドレス再マッピング（ｌｉｎｅａｒ  ａｄｄｒｅｓｓ  ｒｅｍａｐｐｉｎｇ）を実行する。線型アドレス再マッピングは図７の例に示したように、ＬＡＡサイズＭＳＢをインタリービングビット（ｉｎｔｅｒｌｅａｖｉｎｇ  ｂｉｔ）に移し、残る上位ビットをＭＳＢ方向にシフト（ｓｈｉｆｔ）させることによって実行できる。
Ｓ１５０段階で、メモリコントローラ（図７参照、２２１）は再マッピングされたＡＤＤＲを受信し、ＬＡＡで第１メモリ２１１又は第２メモリ２１２に対する線型アクセス動作を実行する。Ｓ１５５段階で、メモリコントローラ２２１はＩＡＡで第１及び第２メモリ２１１、２１２に対するインタリービングアクセス動作を実行する。
【００３７】
本発明の実施形態によるメモリシステム２００はＳ１２０段階とＳ１３０段階とを通じて、メモリアクセスアドレスＡＤＤＲが線型アクセス領域ＬＡＡに属するか否かを判断する。図６に示したように、メモリアクセスアドレスＡＤＤＲがインタリービングアクセス領域（ＩＡＡ；Ａ１〜Ａ２、Ａ３〜Ａ４）に属する場合にはインタリービングアクセス動作が実行され、線型アクセス領域（ＬＡＡ；Ａ２〜Ａ３）に属する場合には線型アクセス動作が実行される。
一方、本発明の実施形態によるメモリシステムは線型アクセス領域ＬＡＡが２以上である場合にも適用され得る。図１０は線型アクセス領域が２つである例を示す概念図である。
【００３８】
図１０で、アドレスＢ１〜Ｂ２、Ｂ３〜Ｂ４、Ｂ５〜Ｂ６区間（ＩＡＡ）ではインタリービングアクセス動作が実行され、アドレスＢ２〜Ｂ３及びＢ４〜Ｂ５区間（ＬＡＡ）では線型アクセス動作が実行される。ここで、線型アドレス再マッピングロジック（図４参照、２２６）が動作するアドレス範囲は図１０に示したようにＢ２〜Ｂ３とＢ４〜Ｂ５との２区間である。ここで、アドレスＢ２及びＢ４はＬＡＡベースアドレスであり、アドレスＢ３及びＢ５は（ＬＡＡベースアドレス＋ＬＡＡサイズ−１）である。線型アドレス再マッピングロジック２２６はＬＡＡで動作できるようにＬＡＡベースアドレスとＬＡＡサイズを設定値として受信する。
【００３９】
再び図４を参照すれば、線型アドレス再マッピングロジック２２６は第１プロセッサ２２５に連結されたことと同様に、中央処理装置２２３又はマルチメディアプロセッサ２２４に連結されることもあり得る。又は線型アドレス再マッピングロジック２２６は第１プロセッサ２２５、中央処理装置２２３、マルチメディアプロセッサ２２４等のようなプロセッサを共有するように連結されることもあり得る。
【００４０】
図１１はＳＦＲ（Ｓｐｅｃｉａｌ  Ｆｕｎｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ）の設定によって、再マッピング信号を制御するＣＯＮＦＩＧ信号を生成するブロックダイヤグラムである。ＬＡＡ１開始は線型アクセスが必要である第１番目領域の開始アドレスであり、ＬＡＡ１サイズはＬＡＡ１の領域サイズを示す。ＬＡＡ２開始は線型アクセスが必要である第２番目領域の開始アドレスであり、ＬＡＡ２サイズはＬＡＡ２の領域サイズを示す。図１１のＳＦＲはＣＰＵによって設定され得る。図１１のＣＯＮＦＩＧ信号はＳＦＲとメモリアクセスアドレス値とを比較してメモリアクセスアドレスがＬＡＡ１或いはＬＡＡ２の領域に属すれば、ＣＯＮＦＩＧ信号をアクティブにして再マッピングアドレスが選択されるようにする。
【００４１】
本発明によるメモリシステムはモデムチップがシステムオンチップ（ＳｏＣ）外にある場合にも適用され得る。この場合にモデムチップとシステムオンチップはＣ２Ｃ（Ｃｈｉｐ  ｔｏ  Ｃｈｉｐ）インターフェイスを通じて連結され得る。
図１２はモデムチップがシステムオンチップの外部にあるメモリシステムを示すブロック図である。図１２を参照すれば、メモリシステム３００は第１メモリ３１１、第２メモリ３１２、システムオンチップ（ＳｏＣ）で具現された応用プロセッサ（Ａｐｐｌｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓｏｒ、３２０）、及びモデムチップ３３０を含む。
応用プロセッサ（ＡＰ、３２０）はメモリコントローラ３２１、バス連結ユニット３２２、中央処理装置（ＣＰＵ、３２３）、マルチメディアプロセッサ３２４、及び線型アドレス再マッピングロジック３２６を含む。メモリコントローラ３２１は第１ポートを通じて第１メモリ３１１をアクセスし、第２ポートを通じて第２メモリ３１２をアクセスする。
【００４２】
図１２に図示されたメモリシステム３００はモデムチップ３３０に線型アドレス再マッピングロジック３２６を連結することによって、第１及び第２メモリ３１１、３１２の特定領域で線型アクセス動作が実行されるようにすることができる。本発明は線型アドレス再マッピングロジック３２６を追加すれば達成されるので、メモリコントローラ３２１の変更無しでも部分インタリービングアクセス動作を実行できる。図１２で、線型アドレス再マッピングロジック３２６はバス連結ユニット３２２とメモリコントローラ３２１との間に置かれることもあり得る。
【００４３】
以上で説明したように、本発明の実施形態によるメモリシステムは２つ以上のメモリに対してインタリービングアクセス動作又は部分的に線型アクセス動作を実行できる。本発明はインタリービングアクセス動作を通じて２つ以上のメモリの間のバンド幅バランス（ｂａｎｄｗｉｄｔｈ  ｂａｌａｎｃｅ）に合わせて効果的に使用することができる。
一方、本発明はモデムを使用する場合のように２つのメモリをインタリービングアクセスする必要がない時には線型アクセス動作を使用することができる。特に本発明は少ない消費電力を要求するモバイルシステムで効率的に使用され得る。本発明はインタリービングアクセス動作を使用するメモリシステムで部分的に線型アクセス動作を実行できるようにすることによって、１つのメモリのみを使用するか、或いは／又はメモリバンド幅（ｍｅｍｏｒｙ  ｂａｎｄｗｉｄｔｈ）を意図的に１つのメモリに集中することができる。
【００４４】
このようにすることによって、本発明はアイドル（ｉｄｌｅ）状態にある他のメモリのクロックゲーティング（ｃｌｏｃｋ  ｇａｔｉｎｇ）又はパワーゲーティング（ｐｏｗｅｒ  ｇａｔｉｎｇ）が可能となるようにするか、或いはこのメモリをセルフリフレッシュモード（ｓｅｌｆ−ｒｅｆｒｅｓｈ  ｍｏｄｅ）に誘導することによって、電力消費を減らし得る。メモリ全体に対してインタリービングアクセス動作を使用すれば、すべてのメモリに対して持続的にパワーとクロックを供給しなければならないので、それだけ消費電力が多くなり得る。
【００４５】
本発明はインタリービングアクセス動作を使用するメモリシステムで、特定プロセッサ（例えば、モデム）の前に線型アクセス再マッピングロジックを追加することによって、部分的に線型アクセス動作を実行することができ、これを通じて消費電力を減らし得る。
図１３は２つ以上のメモリを含むメモリシステムの線型アクセス動作を数式に表現するためのダイヤグラムである。
図１３の例で、ａｎは各ｎ番目チャンクの開始アドレス、ＩＶｓｉｚｅはチャンクのサイズ、ＩＶｐｏｒｔはメモリポートの数（０、１、２、…、ｐｏｒｔ）を意味する。メモリアクセスアドレス（ｍｅｍｏｒｙ  ａｃｃｅｓｓ  ａｄｄｒｅｓｓ）ａは線型領域でｎ番目ベースアドレスａｎとオフセットアドレスａｏｆｆとに分離することができるので、数式１のように表現することができる。
【００４６】
【数１】
2014002745.tif 000003
ここで、チャンク（ｃｈｕｎｋ）のサイズはＩＶｓｉｚｅであるので、０≦ａｏｆｆ＜ＩＶｓｉｚｅである。数式１で、ａｎは第１番目チャンクのベースアドレスａ０でチャンク個数だけアドレス領域を増加した値であるので、数式２と同一である。
【００４７】
【数２】
2014002745.tif 000004
ここで、ｎ＝（ａｎ−ａ０）／ＩＶｓｉｚｅである。
この時、インタリービング（ｉｎｔｅｒｌｅａｖｉｎｇ）を考慮したチャンク（ｃｈｕｎｋ）の選択を計算すれば、１つ以上のメモリポート（ｍｅｍｏｒｙ  ｐｏｒｔ）でｒ番目ポートのメモリチャンク（ｍｅｍｏｒｙ  ｃｈｕｎｋ）を選択し、各メモリポートで最下端からｋ番目メモリチャンクを選択するようにすれば、ローを選択するｒ値と、カラムを選択するｋ値とを基準にａｎは下のように表現することができる。
【００４８】
【数３】
2014002745.tif 000005
【００４９】
したがって、図７乃至図８で説明したように、図７で説明したチャンクビット（ｃｈｕｎｋ  ｂｉｔ）はａｏｆｆに該当し、オリジナルアドレスのＩＬＢはメモリポートを選択する数式３のｒ値に該当し、ＩＡＡとＬＡＡビットはｋ値に該当する。オリジナルアドレスのビットを利用して各メモリポートのアクセスするアドレスを生成することができ、図７で説明したように同様にＬＡＡ及びＩＬＢビットを造作することによって、部分的に線型アドレス再マッピング（ｌｉｎｅａｒ  ａｄｄｒｅｓｓ  ｒｅｍａｐｐｉｎｇ）が可能になる。
【００５０】
本発明の実施形態によるメモリシステムは様々な製品に適用又は応用され得る本発明の実施形態によるメモリシステムはデジタルカメラ、カムコーダ、携帯電話、スマートフォン、デジタルＴＶ、ＰＭＰ、ＰＳＰ、ＰＤＡ等のような電子装置に使用され得る。
【００５１】
一方、本発明によるメモリシステムは多様な形態のパッケージを利用して実装され得る。例えば、メモリシステムはＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）等のようなパッケージを利用して実装され得る。
【００５２】
なお、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲で逸脱しない限度内で様々な変形が可能であることは勿論である。したがって本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなく、この発明の特許請求の範囲と均等なものによって定められる。
【符号の説明】
【００５３】
１００、２００、３００・・・メモリシステム
１２０、２２０、３２０・・・システムオンチップ
１２１、２２１、３２１・・・メモリコントローラ
１２２、２２２、３２２・・・バス連結ユニット
１２３、２２３、３２３・・・中央処理装置
１２４、２２４、３２４・・・マルチメディアプロセッサ
１２５、３２５、３３０・・・モデム
【図１】
2014002745.tif 000006
【図２】
2014002745.tif 000007
【図３】
2014002745.tif 000008
【図４】
2014002745.tif 000009
【図５】
2014002745.tif 000010
【図６】
2014002745.tif 000011
【図７】
2014002745.tif 000012
【図８】
2014002745.tif 000013
【図９】
2014002745.tif 000014
【図１０】
2014002745.tif 000015
【図１１】
2014002745.tif 000016
【図１２】
2014002745.tif 000017
【図１３】
2014002745.tif 000018