(57)【要約】【課題】リングオシレータを用いることなく高い周波数を有する内部クロック信号を生成する。【解決手段】動作電圧Ｖｄｌｙによって遅延量が変化する遅延回路１１１〜１１８と、遅延回路１１１に入力される入力クロック信号ＣＬＫ０と遅延回路１１８から出力される出力クロック信号ＣＬＫ８の位相に基づいて、動作電圧Ｖｄｌｙのレベルを変化させるレギュレータ回路１２０と、遅延回路１１１〜１１８にそれぞれ入力されるクロック信号ＣＬＫ０〜ＣＬＫ７を合成することにより内部クロック信号ＩＣＬＫ１を生成する波形合成回路１３０とを備える。本発明によれば、入力クロック信号ＣＬＫ０を逓倍することによって、入力クロック信号ＣＬＫ０よりも周波数の高い内部クロック信号ＩＣＬＫ１を生成していることから、リングオシレータを用いることなく高い周波数を有する内部クロック信号ＩＣＬＫ１を生成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
縦続接続され、動作電圧によって遅延量が変化する複数の遅延回路と、
前記複数の遅延回路の初段に入力される入力クロック信号と前記複数の遅延回路の最終段から出力される出力クロック信号の位相に基づいて、前記動作電圧のレベルを変化させるレギュレータ回路と、
前記複数の遅延回路にそれぞれ入力され又は前記複数の遅延回路からそれぞれ出力される複数のクロック信号を合成することにより、前記入力クロック信号よりも周波数の高い内部クロック信号を生成する波形合成回路と、を備えることを特徴とする半導体装置。
【請求項２】
前記複数の遅延回路は互いに同じ回路構成を有し、これにより互いに同じ遅延量を持つことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の遅延回路のそれぞれは、偶数段のインバータ回路が縦続接続されてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記レギュレータ回路は、前記入力クロック信号が第１の論理レベルから第２の論理レベルに変化したタイミングにおいて前記出力クロック信号が前記第１の論理レベルである場合には前記動作電圧を上昇させ、前記入力クロック信号が前記第１の論理レベルから前記第２の論理レベルに変化したタイミングにおいて前記出力クロック信号が前記第２の論理レベルである場合には前記動作電圧を低下させることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の遅延回路の遅延量が前記入力クロック信号の一周期よりも長い所定の周期を超えていることに応答して前記動作電圧を低下させる基準エッジ検出回路をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記波形合成回路は、前記複数の遅延回路にそれぞれ入力され又は前記複数の遅延回路からそれぞれ出力される複数のクロック信号の論理レベルが変化する度に、前記内部クロック信号の論理レベルを反転させることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
前記波形合成回路は、前記複数の遅延回路のうち偶数番目の遅延回路に入力され又は偶数番目の遅延回路から出力されるクロック信号が第１の論理レベルから第２の論理レベルに変化したことに応答して、前記内部クロック信号を第３の論理レベルから第４の論理レベルに変化させ、前記複数の遅延回路のうち奇数番目の遅延回路に入力され又は奇数番目の遅延回路から出力されるクロック信号が前記第１の論理レベルから前記第２の論理レベルに変化したことに応答して、前記内部クロック信号を前記第４の論理レベルから前記第３の論理レベルに変化させることを特徴とする請求項６に記載の半導体装置。
【請求項８】
複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイの動作を制御する周辺回路部とをさらに備え、
所定のテストモードにおいては、前記入力クロック信号に同期して前記メモリセルアレイが動作を行い、前記内部クロック信号に同期して前記周辺回路部が動作を行うことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記入力クロック信号の位相を制御するＤＬＬ回路をさらに備えることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
外部から供給される外部クロック信号を分周することによって分周クロック信号を生成する分周回路をさらに備え、
前記ＤＬＬ回路は、前記分周クロック信号を遅延させることによって前記入力クロック信号を生成することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
縦続接続されたＮ個の遅延回路を含む可変遅延回路と、
前記遅延回路１個あたりの遅延量が前記可変遅延回路に入力される入力クロック信号の周期の１／Ｎとなるよう、前記Ｎ個の遅延回路に与える動作電圧のレベルを制御するレギュレータ回路と、
前記Ｎ個の遅延回路にそれぞれ入力され又は前記Ｎ個の遅延回路からそれぞれ出力される複数のクロック信号の論理レベルが変化する度に論理レベルが反転する内部クロック信号を生成する波形合成回路と、を備えることを特徴とする半導体装置。
【請求項１２】
前記Ｎ個の遅延回路のそれぞれは、偶数段のインバータ回路が縦続接続されてなることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、クロック信号を逓倍する逓倍速発振器を備えた半導体装置に関する。
【背景技術】
【０００２】
高い周波数を有する内部クロック信号を生成する回路として、リングオシレータが知られている（特許文献１参照）。リングオシレータは、奇数個のインバータ回路が循環接続されてなる回路であり、インバータ回路の段数や、各インバータ回路を構成するトランジスタの特性、動作電圧などによって決まる所定の周波数を持ったクロック信号を生成することができる。リングオシレータによって生成されたクロック信号は、例えばＰＬＬ（Phase-Locked Loop）回路などに入力され、これにより外部から供給される外部クロック信号を逓倍した内部クロック信号を生成することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１９２９７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、リングオシレータを用いたＰＬＬ回路は、生成可能な内部クロック信号の周波数がリングオシレータの発振周波数によって制限されるため、より高い周波数を有する内部クロック信号を生成するためには、リングオシレータの発振周波数を高める必要がある。このため、場合によってはリングオシレータの動作電圧として昇圧電位を用いる必要があり、回路規模が増大するという問題があった。
【０００５】
また近年においては、消費電力の削減やジッタの低減などの観点から、半導体装置の動作電圧が低電圧化される傾向にある。他方、トランジスタのオフリーク電流を削減すべく、トランジスタのしきい値電圧については十分に高くなるよう設計されることがある。ここで、動作電圧の低電圧化やトランジスタのしきい値の向上は、リングオシレータを構成するインバータ回路１段当たりの遅延量の増大をもたらすため、リングオシレータの発振周波数を高めることがより困難になるという問題もあった。
【０００６】
また、リングオシレータを用いたＰＬＬ回路は、外部クロック信号の周波数とリングオシレータの発振周波数に僅かでもズレがあると、その差が徐々に蓄積されるため、結果的に大きな位相差が生じることがある。このような位相差を低減するためには、発振周波数の補正動作を常時行う必要があり、消費電力の増大をもたらすという問題もあった。
【０００７】
このような背景から、リングオシレータを用いることなく高い周波数を有する内部クロック信号を生成可能な逓倍速発振器を備えた半導体装置が要望されていた。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、縦続接続され、動作電圧によって遅延量が変化する複数の遅延回路と、前記複数の遅延回路の初段に入力される入力クロック信号と前記複数の遅延回路の最終段から出力される出力クロック信号の位相に基づいて、前記動作電圧のレベルを変化させるレギュレータ回路と、前記複数の遅延回路にそれぞれ入力され又は前記複数の遅延回路からそれぞれ出力される複数のクロック信号を合成することにより、前記入力クロック信号よりも周波数の高い内部クロック信号を生成する波形合成回路と、を備えることを特徴とする。
【０００９】
本発明の他の側面による半導体装置は、縦続接続されたＮ個の遅延回路を含む可変遅延回路と、前記遅延回路１個あたりの遅延量が前記可変遅延回路に入力される入力クロック信号の周期の１／Ｎとなるよう、前記Ｎ個の遅延回路に与える動作電圧のレベルを制御するレギュレータ回路と、前記Ｎ個の遅延回路にそれぞれ入力され又は前記Ｎ個の遅延回路からそれぞれ出力される複数のクロック信号の論理レベルが変化する度に論理レベルが反転する内部クロック信号を生成する波形合成回路と、を備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、可変遅延回路に入力される入力クロック信号を逓倍することによって、入力クロック信号よりも周波数の高い内部クロック信号を生成していることから、リングオシレータを用いることなく高い周波数を有する内部クロック信号を生成することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】逓倍速発振器１００の構成を示すブロック図である。
【図３】可変遅延回路１１０の回路図である。
【図４】遅延回路１１１〜１１８の回路図である。
【図５】可変遅延回路１１０及びレギュレータ回路１２０の動作を説明するための図である。
【図６】波形合成回路１３０の回路図である。
【図７】波形合成回路１３０の動作を説明するための波形図である。
【図８】クロック信号ＣＬＫ０とクロック信号ＣＬＫ８の位相にずれが生じた場合の影響を説明するための波形図である。
【図９】遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０のｎ周期（ｎ＝２以上の整数）でロックしてしまうという問題を説明するための波形図である。
【図１０】基準エッジ検出回路１４０の回路図である。
【図１１】基準エッジ検出回路１４０の動作を説明するための波形図である。
【図１２】逓倍速発振器１００を用いた第１の例によるＤＬＬ回路３００の構成を示すブロック図である。
【図１３】ディレイライン３２０の回路図である。
【図１４】インバータ回路の立ち上がり時間ｔＲ及び立ち下がり時間ｔＦを説明するための波形図である。
【図１５】クロック信号の高い場合の問題を説明するための波形図である。
【図１６】逓倍速発振器１００を用いた第２の例によるＤＬＬ回路３５０の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１４】
本実施形態による半導体装置はプリフェッチ動作を行うＤＲＡＭ（Dynamic Random Access Memory）であり、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルアレイ１０の動作を制御する周辺回路部２０を備えている。プリフェッチ数については特に限定されないが、ＤＤＲ（Double Data Rate）型であれば２ビット、ＤＤＲ２型であれば４ビット、ＤＤＲ３型であれば８ビットである。ＤＤＲ型〜ＤＤＲ３型のＤＲＡＭは、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方に同期してデータの入出力を行うため、ＤＤＲ２型の場合、周辺回路部２０の一部はメモリセルアレイ１０の２倍の周波数で動作し、ＤＤＲ３型の場合、周辺回路部２０の一部はメモリセルアレイ１０の４倍の周波数で動作する必要がある。
【００１５】
メモリセルアレイ１０及び周辺回路部２０は、クロックジェネレータ３２から供給される内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１に同期してそれぞれ動作を行う。クロックジェネレータ３２は、クロック端子３０及び入力初段回路３１を介して外部から供給される外部クロック信号ＣＫに基づき、内部クロック信号ＩＣＬＫ０，ＩＣＬＫ１を生成する回路である。内部クロック信号ＩＣＬＫ１の周波数は、ＤＤＲ型であれば内部クロック信号ＩＣＬＫ０と同じ、ＤＤＲ２型であれば内部クロック信号ＩＣＬＫ０の２倍、ＤＤＲ３型であれば内部クロック信号ＩＣＬＫ０の４倍に設定される。
【００１６】
また、アドレス端子４１及びコマンド端子４２を介してそれぞれ供給されるアドレス信号ＡＤＤ及びコマンド信号ＣＭＤは、入力初段回路４３を介して周辺回路部２０に供給される。これにより、コマンド信号ＣＭＤがリード動作を示している場合、周辺回路部２０はメモリセルアレイ１０に対してリード動作を行い、これによりアドレス信号ＡＤＤが示すメモリセルからリードデータが読み出される。読み出されたリードデータＤＱは、データ入出力回路５１及びデータ入出力端子５０を介して外部に出力される。一方、コマンド信号ＣＭＤがライト動作を示している場合、周辺回路部２０はメモリセルアレイ１０に対してライト動作を行い、これにより、データ入出力端子５０及びデータ入出力回路５１を介して外部から入力されたライトデータＤＱが、アドレス信号ＡＤＤが示すメモリセルに書き込まれる。
【００１７】
このような構成を有する半導体装置に対しては、出荷前に低速テスト及び高速テストが行われる。低速テストとは、メモリセルアレイ１０に含まれる不良メモリセルを検出し、これを予備のメモリセルに置換するためのテストである。低速テストは、ウェハ状態で多数の半導体装置に対して並列に実行されるため、高速動作が可能なテスタを用いることは現実的でなく、低速なテスタが用いられる。したがって、低速テスト時においては、周波数の低い外部クロック信号ＣＫが用いられる。そして、低速テストによって不良メモリセルが予備のメモリセルに置換された後、ウェハをダイシングすることによって半導体装置を個片化し、パッケージングした後に高速テストが行われる。高速テストは、実動作時と同様の高速な外部クロック信号ＣＫを用いた動作テストであり、主に周辺回路部２０が正しく高速動作するか否かをチェックするために行われる。
【００１８】
高速テストは、高速動作可能な高価なテスタを用いる必要があるため、半導体装置の製造コストを増加させる要因である。この問題を解決すべく、本実施形態による半導体装置では、逓倍速発振器１００及びテスト信号生成回路２００を用いて、低速テスト時に高速テストも実行可能としている。
【００１９】
逓倍速発振器１００は、低速テスト時に入力初段回路３１を介して供給される外部クロック信号ＣＫを逓倍することによって、外部クロック信号ＣＫよりも周波数の高い内部クロック信号ＩＣＬＫ１を生成する回路である。また、テスト信号生成回路２００は、低速テスト時にアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及びライトデータＤＱを内部生成し、これらを周辺回路部２０に供給する回路である。本実施形態による半導体装置は、これら逓倍速発振器１００及びテスト信号生成回路２００を備えることにより、低速テスト時においても、高速な内部クロック信号ＩＣＬＫ１に同期して周辺回路部２０を高速動作させることが可能となる。このため、高価なテスタを用いた高速テストの一部又は全部を省略することが可能となる。
【００２０】
まず、低速テストを行う場合、逓倍速発振器１００及びテスト信号生成回路２００を非活性化させ、各端子３０，４１，４２，５０に外部クロック信号ＣＫ、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及びライトデータＤＱを供給し、メモリセルアレイ１０のテストを行う。外部クロック信号ＣＫの周波数は実動作時に用いられる周波数よりも十分に低い周波数であり、アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及びライトデータＤＱもこれに同期して入力される。テストの結果は、テスト結果確認回路２１０にて圧縮され、データ入出力端子５０を介してテスタに供給される。
【００２１】
一方、高速テストを行う場合は、逓倍速発振器１００及びテスト信号生成回路２００を活性化させるとともに、クロック端子３０に低速な外部クロック信号ＣＫを供給する。アドレス信号ＡＤＤ、コマンド信号ＣＭＤ及びライトデータＤＱの供給は行わない。逓倍速発振器１００は、低速な外部クロック信号ＣＫを受け、これを逓倍することによって高速な内部クロック信号ＩＣＬＫ１を生成する。また、テスト信号生成回路２００は、内部クロック信号ＩＣＬＫ１に同期してアドレス信号ＡＤＤ、コマンド信号ＣＭＤ及びライトデータＤＱを内部生成し、これらを周辺回路部２０に供給する。これにより、周辺回路部２０は実動作時と同じ速度で動作を行うことができる。メモリセルアレイ１０には、低速な外部クロック信号ＣＫと同じ周波数を持った内部クロック信号ＩＣＬＫ０が供給される。テストの結果は、テスト結果低速化回路２２０にて低速化され、テスト結果確認回路２１０及びデータ入出力端子５０を介してテスタに供給される。テスト結果低速化回路２２０による低速化は、例えば周辺回路部２０からシリアルに出力されるリードデータをパラレルに変換することにより行うことができ、これらパラレルなリードデータをテスト結果確認回路２１０にて圧縮すればよい。
【００２２】
尚、通常動作時においては、逓倍速発振器１００及びテスト信号生成回路２００は非活性化される。また、通常動作時と同じ動作条件で、一般的な高速テストを行うことも可能である。
【００２３】
以下、逓倍速発振器１００の具体的な回路構成及びその動作について詳細に説明する。
【００２４】
図２は、逓倍速発振器１００の構成を示すブロック図である。
【００２５】
図２に示す逓倍速発振器１００は、入力クロック信号ＣＬＫ０を受けて位相判定信号ＰＤ及び互いに位相の異なるクロック信号ＣＬＫ０〜ＣＬＫ７を生成する可変遅延回路１１０と、位相判定信号ＰＤに基づいて可変遅延回路１１０の動作電圧Ｖｄｌｙを生成するレギュレータ回路１２０と、クロック信号ＣＬＫ０〜ＣＬＫ７を合成することにより内部クロック信号ＩＣＬＫ１を生成する波形合成回路１３０とを備える。
【００２６】
図３は、可変遅延回路１１０の回路図である。
【００２７】
図３に示すように、可変遅延回路１１０は縦続接続された８つの遅延回路１１１〜１１８と、クロック信号ＣＬＫ０とＣＬＫ８の位相を比較する位相判定回路１１９とを備える。遅延回路１１１〜１１８は、それぞれクロック信号ＣＬＫ０〜ＣＬＫ７を受け、これを遅延させることによってクロック信号ＣＬＫ１〜ＣＬＫ８を出力する回路であり、互いに同じ回路構成を有し、且つ、いずれも同じ動作電圧Ｖｄｌｙによって動作する。
【００２８】
図４は、遅延回路１１１〜１１８の回路図である。
【００２９】
図４に示すように、遅延回路１１１〜１１８は縦続接続された２つのインバータ回路ＩＮＶ１，ＩＮＶ２によって構成されている。そして、インバータ回路ＩＮＶ１，ＩＮＶ２を構成するＰチャンネル型ＭＯＳトランジスタのソースには動作電圧Ｖｄｌｙが供給され、インバータ回路ＩＮＶ１，ＩＮＶ２を構成するＮチャンネル型ＭＯＳトランジスタのソースには接地電位ＶＳＳが供給される。かかる構成により、遅延回路１個当たりの遅延量は、動作電圧Ｖｄｌｙのレベルによって決まる。具体的には、動作電圧Ｖｄｌｙのレベルが高いほど遅延回路１個当たりの遅延量は小さくなり、逆に、動作電圧Ｖｄｌｙのレベルが低いほど遅延回路１個当たりの遅延量は大きくなる。尚、遅延回路１１１〜１１８の回路構成については図４に示す回路構成に限定されるものではなく、例えば４つのインバータ回路が縦続接続されてなる回路を用いても構わない。
【００３０】
図５は、可変遅延回路１１０及びレギュレータ回路１２０の動作を説明するための図であり、（ａ）はクロック信号ＣＬＫ０の波形を示し、（ｂ）〜（ｄ）はクロック信号ＣＬＫ８の波形を示している。
【００３１】
まず、クロック信号ＣＬＫ８が（ｂ）に示す位相を有している場合、つまり、クロック信号ＣＬＫ０に対して位相が遅れている場合、図３に示した位相判定回路１１９は位相判定信号ＰＤをハイレベルとする。かかる判定は、クロック信号ＣＬＫ０がローレベルからハイレベルに変化したタイミングにおいて、クロック信号ＣＬＫ８がローレベルであることに基づいてなされる。位相判定信号ＰＤがハイレベルになると、レギュレータ回路１２０は動作電圧Ｖｄｌｙのレベルを高める。その結果、遅延回路１個当たりの遅延量が減少するため、クロック信号ＣＬＫ８の位相は進められる。
【００３２】
逆に、クロック信号ＣＬＫ８が（ｃ）に示す位相を有している場合、つまり、クロック信号ＣＬＫ０に対して位相が進んでいる場合、位相判定回路１１９は位相判定信号ＰＤをローレベルとする。かかる判定は、クロック信号ＣＬＫ０がローレベルからハイレベルに変化したタイミングにおいて、クロック信号ＣＬＫ８がハイレベルであることに基づいてなされる。位相判定信号ＰＤがローレベルになると、レギュレータ回路１２０は動作電圧Ｖｄｌｙのレベルを低下させる。その結果、遅延回路１個当たりの遅延量が増大するため、クロック信号ＣＬＫ８の位相は遅れることになる。
【００３３】
このような動作を繰り返すことにより、クロック信号ＣＬＫ８の位相は（ｄ）に示すように、クロック信号ＣＬＫ０の位相と一致するよう制御される。クロック信号ＣＬＫ０とクロック信号ＣＬＫ８の位相が一致した状態、つまり位相がロックされた状態は、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の周期の整数倍に等しいことを意味する。ここで、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の１周期に一致している場合、可変遅延回路１１０から出力されるクロック信号ＣＬＫ０〜ＣＬＫ７の位相は、互いに１／８周期ずつずれることになる。尚、本実施形態では可変遅延回路１１０からクロック信号ＣＬＫ０〜ＣＬＫ７を取り出しているが、クロック信号ＣＬＫ１〜ＣＬＫ８を取り出しても構わない。
【００３４】
図６は、波形合成回路１３０の回路図である。
【００３５】
図６に示すように、波形合成回路１３０は、クロック信号ＣＬＫ０〜ＣＬＫ７がそれぞれ供給されるワンショットパルス生成回路ＯＰ０〜ＯＰ７を備える。ワンショットパルス生成回路ＯＰ０〜ＯＰ７は、それぞれ対応するクロック信号ＣＬＫ０〜ＣＬＫ７の立ち上がりエッジに同期してローレベルのワンショットパルスを生成する。このうち、ワンショットパルス生成回路ＯＰ０，ＯＰ２，ＯＰ４，ＯＰ６の出力はＮＡＮＤゲート回路１３１に供給され、その出力はインバータ回路１３２及びタイミング調整回路１３３を介して、Ｐチャンネル型ＭＯＳトランジスタ１３４のゲート電極に供給される。トランジスタ１３４のソースには電源電位ＶＰＥＲＩが供給されており、これによりトランジスタ１３４は内部クロック信号ＩＣＬＫ１をハイレベルに駆動するドライバとして機能する。同様に、ワンショットパルス生成回路ＯＰ１，ＯＰ３，ＯＰ５，ＯＰ７の出力はＮＡＮＤゲート回路１３５に供給され、その出力はインバータ回路１３６，１３７を介して、Ｎチャンネル型ＭＯＳトランジスタ１３８のゲート電極に供給される。トランジスタ１３８のソースには接地電位ＶＳＳが供給されており、これによりトランジスタ１３８は内部クロック信号ＩＣＬＫ１をローレベルに駆動するドライバとして機能する。
【００３６】
尚、タイミング調整回路１３３は、インバータ回路１３７を構成するトランジスタＰ２，Ｎ２と同じサイズのトランジスタＰ１，Ｎ１からなり、これらのソースにインバータ回路１３２の出力信号が供給される。トランジスタＰ１のゲート電極には接地電位ＶＳＳが供給され、トランジスタＮ１のゲート電極には電源電位ＶＰＥＲＩが供給されているため、これらトランジスタＰ１，Ｎ１は常にオン状態である。したがって、前段のインバータ回路１３２からの出力信号がハイレベルであれば、インバータ回路１３２からの出力信号はトランジスタＰ１を経由してトランジスタ１３４のゲート電極に供給される。かかる出力信号の流れは、インバータ回路１３６の出力信号がローレベルに変化した場合に、トランジスタＰ２を介してトランジスタ１３８のゲート電極に流れる信号と同じ条件となる。同様に、前段のインバータ回路１３２からの出力信号がローレベルであれば、インバータ回路１３２からの出力信号はトランジスタＮ１を経由してトランジスタ１３４のゲート電極に供給される。かかる出力信号の流れは、インバータ回路１３６の出力信号がハイレベルに変化した場合に、トランジスタＮ２を介してトランジスタ１３８のゲート電極に流れる信号と同じ条件となる。これにより、トランジスタ１３４，１３８の動作タイミングは互いに一致することになる。
【００３７】
図７は、波形合成回路１３０の動作を説明するための波形図である。
【００３８】
図７に示す例では、クロック信号ＣＬＫ０に対してクロック信号ＣＬＫ８が１周期遅れている。つまり、図３に示した遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の１周期に一致している。この場合、図７に示すように、クロック信号ＣＬＫ０〜ＣＬＫ７の位相は互いに１／８周期ずつずれることになる。このことは、１／８周期ごとにクロック信号ＣＬＫ０〜ＣＬＫ７の立ち上がりエッジが出現することを意味する。上述の通り、クロック信号ＣＬＫ０〜ＣＬＫ７が立ち上がると、対応するワンショットパルス生成回路ＯＰ０〜ＯＰ７によってワンショットパルスが生成される。
【００３９】
具体的には、クロック信号ＣＬＫ０，ＣＬＫ２，ＣＬＫ４，ＣＬＫ６のいずれかが立ち上がると、ワンショットパルス生成回路ＯＰ０，ＯＰ２，ＯＰ４，ＯＰ６のいずれかからローレベルのワンショットパルスが出力されるため、これに応答してトランジスタ１３４がオンする。これにより、内部クロック信号ＩＣＬＫ１はハイレベルに立ち上がる。一方、クロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７のいずれかが立ち上がると、ワンショットパルス生成回路ＯＰ１，ＯＰ３，ＯＰ５，ＯＰ７のいずれかからローレベルのワンショットパルスが出力されるため、これに応答してトランジスタ１３８がオンする。これにより、内部クロック信号ＩＣＬＫ１はローレベルに立ち下がる。
【００４０】
したがって、図７に示すように、クロック信号ＣＬＫ０〜ＣＬＫ７がこの順に立ち上がると、これに同期して内部クロック信号ＩＣＬＫ１の論理レベルが変化する。つまり、１／８周期ごとに内部クロック信号ＩＣＬＫ１の論理レベルが変化するため、クロック信号ＣＬＫ０の４倍の周期を持った内部クロック信号ＩＣＬＫ１が生成されることになる。
【００４１】
そして、内部クロック信号ＩＣＬＫ１の周期がクロック信号ＣＬＫ０の４倍の周期よりもやや長くなった場合、クロック信号ＣＬＫ８の位相がクロック信号ＣＬＫ０に対して遅れるため、図２に示したレギュレータ回路１２０によって動作電圧Ｖｄｌｙが高められ、遅延回路１個当たりの遅延量が減少する。これにより、内部クロック信号ＩＣＬＫ１の周期が短くなるよう制御される。逆に、内部クロック信号ＩＣＬＫ１の周期がクロック信号ＣＬＫ０の４倍の周期よりもやや短くなった場合、クロック信号ＣＬＫ８の位相がクロック信号ＣＬＫ０に対して早くなるため、レギュレータ回路１２０によって動作電圧Ｖｄｌｙが下げられ、遅延回路１個当たりの遅延量が増大する。これにより、内部クロック信号ＩＣＬＫ１の周期が長くなるよう制御される。このような動作を繰り返すことにより、内部クロック信号ＩＣＬＫ１の周期はクロック信号ＣＬＫ０の４倍の周期となるよう正しく制御され、且つ、その位相はクロック信号ＣＬＫ０の位相と正確に一致する。
【００４２】
図８は、クロック信号ＣＬＫ０とクロック信号ＣＬＫ８の位相にずれが生じた場合の影響を説明するための波形図である。
【００４３】
図８において（ａ）はクロック信号ＣＬＫ０の波形であり、その周期は例えば２５００ｐｓである。この場合、理想的には（ｂ）に示すように、内部クロック信号ＩＣＬＫ１の周期は６２５ｐｓとなるはずである。しかしながら、（ｃ）に示すように遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の１周期よりも若干長く、例えば２５２５ｐｓであったとすると、実際に得られる内部クロック信号ＩＣＬＫ１の周期は６３１．２５ｐｓになる。この場合、理想的な内部クロック信号ＩＣＬＫ１のエッジと、実際に得られる内部クロック信号ＩＣＬＫ１のエッジとのズレは、クロック信号ＣＬＫ０の立ち上がりエッジが出現してから時間が経過するごとに増大し、最後のエッジＥ０では２１．８７５ｐｓまで拡大する。しかしながら、かかる位相差はクロック信号ＣＬＫ０の次の立ち上がりエッジにてリセットされる。したがって、リングオシレータを用いたＰＬＬ回路のように、位相差が徐々に蓄積されるという現象は生じない。
【００４４】
以上、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の１周期に一致している場合について説明したが、図３に示した可変遅延回路１１０は、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の周期の整数倍であれば位相をロックしてしまう。ここでロックとは、クロック信号ＣＬＫ０の立ち上がりエッジとクロック信号ＣＬＫ８の立ち上がりエッジが一致した状態を保つよう制御が行われている状態を意味する。
【００４５】
例えば、図９に示すように、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の３．２５周期である場合、可変遅延回路１１０は、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の３周期（３Ｔ）と一致するよう制御を行ってしまう。図９において、（ａ）はクロック信号ＣＬＫ０の波形を示し、（ｂ），（ｃ）はそれぞれ制御前及び制御後におけるクロック信号ＣＬＫ８の波形を示している。つまり、図９（ｃ）は、図９（ａ）に示すクロック信号ＣＬＫ０に対し、３周期遅れてクロック信号ＣＬＫ８がロックした状態を示している。この場合、得られる内部クロック信号ＩＣＬＫ１の波形は図９（ｄ）に示すとおりとなり、目的とする周波数（クロック信号ＣＬＫ０の４倍）とは全く異なってしまう。
【００４６】
目的とする周波数を得るためには、図９（ｅ）に示すようにクロック信号ＣＬＫ８がクロック信号ＣＬＫ０に対して１周期（１Ｔ）だけ遅れるよう、遅延回路１１１〜１１８による遅延量を制御しなければならない。図９（ｆ）は、目的とする周波数にてロックされた状態の内部クロック信号ＩＣＬＫ１の波形である。
【００４７】
図９を用いて説明した問題、つまり、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０のｎ周期（ｎ＝２以上の整数）でロックしてしまうという問題を回避するため、本実施形態による逓倍速発振器１００は、基準エッジ検出回路１４０を備えている。
【００４８】
図１０は、基準エッジ検出回路１４０の回路図である。
【００４９】
図１０に示すように、基準エッジ検出回路１４０は縦続接続された８つのラッチ回路ＦＦ１〜ＦＦ８を備えている。このうち、ラッチ回路ＦＦ１〜ＦＦ７はそれぞれクロック信号ＣＬＫ１〜ＣＬＫ７の立ち上がりエッジに同期して、前段のラッチ回路から入力データを取り込む。初段のラッチ回路ＦＦ１に供給される入力データＤ０はハイレベルに固定されている。一方、最終段のラッチ回路ＦＦ８は、クロック信号ＣＬＫ０の立ち上がりエッジに同期して、前段のラッチ回路ＦＦ７から入力データＤ７を取り込む。最終段のラッチ回路ＦＦ８から出力される判定信号Ｓは、図２に示したレギュレータ回路１２０に供給される。
【００５０】
さらに、これらラッチ回路ＦＦ１〜ＦＦ８はリセットノードを有しており、リセットノードが活性化されるとラッチデータがローレベルにリセットされる。図１０に示すように、ラッチ回路ＦＦ１〜ＦＦ７のリセットノードには、クロック信号ＣＬＫ０の立ち上がりエッジに同期してワンショットパルスを生成するワンショットパルス生成回路ＯＰの出力信号が供給される。このため、ラッチ回路ＦＦ１〜ＦＦ７は、クロック信号ＣＬＫ０がハイレベルに変化する度にリセットされる。一方、ラッチ回路ＦＦ８のリセットノードには、初期化動作時に活性化されるリセット信号ＲＢが入力される。
【００５１】
図１１は、基準エッジ検出回路１４０の動作を説明するための波形図である。
【００５２】
図１１において（ａ）はクロック信号ＣＬＫ０の波形を示し、（ｂ），（ｃ）は遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の３周期である場合及び１周期である場合にそれぞれ生成される内部クロック信号ＩＣＬＫ１の波形を示している。
【００５３】
まず、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の３周期である場合、ラッチ回路ＦＦ１〜ＦＦ７がリセットされないと仮定すると、ラッチ回路ＦＦ１〜ＦＦ７からの出力信号Ｄ１〜Ｄ７は、図１１（ｂ）に示すタイミングでそれぞれハイレベルに変化するはずである。しかしながら、実際には、クロック信号ＣＬＫ０が立ち上がる度に全てリセットされるため、最終段のラッチ回路ＦＦ８にハイレベルの出力信号Ｄ７が到達することはない。つまり、最終段のラッチ回路ＦＦ８は初期化動作時にリセットされた後、その状態を保持し続けるため、判定信号Ｓのレベルはローレベルに維持される。
【００５４】
判定信号Ｓがローレベルである場合、図２に示したレギュレータ回路１２０は、位相判定信号ＰＤにかかわらず動作電圧Ｖｄｌｙを上昇させる。これは、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の１周期を大きく超えているためであり、クロック信号ＣＬＫ０のｎ周期（ｎ＝２以上の整数）に誤ってロックしないよう、遅延量を強制的に短縮する必要があるからである。
【００５５】
このようにして遅延回路１１１〜１１８による遅延量を強制的に短縮させると、遅延量はクロック信号ＣＬＫ０の１周期近傍まで短くなる。この場合、ラッチ回路ＦＦ１〜ＦＦ７がリセットされる前に、これらの出力信号Ｄ１〜Ｄ７が図１１（ｃ）に示すタイミングでそれぞれハイレベルに変化するため、最終段のラッチ回路ＦＦ８にハイレベルの出力信号Ｄ７が到達する。その結果、判定信号Ｓのレベルはハイレベルに変化する。判定信号Ｓがハイレベルに変化すると、レギュレータ回路１２０は位相判定信号ＰＤに基づく動作を開始する。位相判定信号ＰＤに基づくレギュレータ回路１２０の動作は既に説明したとおりであり、遅延回路１１１〜１１８による遅延量がクロック信号ＣＬＫ０の１周期に一致するよう、動作電圧Ｖｄｌｙの制御を行う。
【００５６】
このような動作により、本実施形態による逓倍速発振器１００は、クロック信号ＣＬＫ８の位相がクロック信号ＣＬＫ０よりも正確に１周期だけ遅れるよう、遅延回路１１１〜１１８による遅延量が制御されるので、意図しない周波数でロックするという現象を防止することができる。
【００５７】
以上説明したように、本実施形態による逓倍速発振器１００によれば、入力されるクロック信号ＣＬＫ０を正確に逓倍した内部クロック信号ＩＣＬＫ１を生成することができる。しかも、リングオシレータを用いた発振回路と比べて、正確な内部クロック信号を低消費電力で生成することが可能となる。
【００５８】
尚、上記実施形態では、８つの遅延回路１１１〜１１８を用いることによってクロック信号ＣＬＫ０の４倍の周波数を持つ内部クロック信号ＩＣＬＫ１を生成しているが、生成する内部クロック信号の周波数は使用する遅延回路の数によって任意に設定することができる。具体的には、Ｎ個の遅延回路を用いることによってＮ／２倍の周波数（２／Ｎ倍の周期）を持った内部クロック信号を生成することができる。
【００５９】
本実施形態による逓倍速発振器１００は、ＤＬＬ（Delay Locked Loop）回路に適用することも可能である。
【００６０】
図１２は、逓倍速発振器１００を用いた第１の例によるＤＬＬ回路３００の構成を示すブロック図である。
【００６１】
図１２に示すＤＬＬ回路３００は、外部クロック信号ＣＫを分周することによって分周クロック信号ＤＣＬＫを生成する分周回路３１０と、分周クロック信号ＤＣＬＫを遅延させるディレイライン３２０とを備え、ディレイライン３２０から出力される位相制御された入力クロック信号ＣＬＫ０が逓倍速発振器１００に入力される。
【００６２】
入力クロック信号ＣＬＫ０はレプリカバッファ回路３３０にも供給され、その出力信号であるレプリカクロック信号ＲＣＬＫが遅延調整回路３４０にフィードバックされる。レプリカクロック信号ＲＣＬＫは、遅延調整回路３４０によって分周クロック信号ＤＣＬＫに対して位相比較が行われ、その結果に基づいてディレイライン３２０の遅延量が調整される。
【００６３】
ディレイライン３２０は、図１３に示すように複数のインバータ回路が縦続接続された構成を有しており、遅延調整回路３４０によっていずれかのインバータ回路からクロック信号ＣＬＫ０が取り出される。具体的には、レプリカクロック信号ＲＣＬＫの位相が分周クロック信号ＤＣＬＫよりも遅れている場合には、遅延量をより少なくする必要があるため、より前段のインバータ回路からクロック信号ＣＬＫ０を取り出す。逆に、レプリカクロック信号ＲＣＬＫの位相が分周クロック信号ＤＣＬＫよりも進んでいる場合には、遅延量をより多くする必要があるため、より後段のインバータ回路からクロック信号ＣＬＫ０を取り出す。このような動作を繰り返すことにより、レプリカクロック信号ＲＣＬＫの位相を分周クロック信号ＤＣＬＫに一致させる。
【００６４】
ここで、ディレイライン３２０に入力されるクロック信号の周波数が高くなると、ディレイライン３２０を構成するインバータ回路１段当たりの遅延量を短く設定しなければ信号品質が大幅に悪化するという問題が生じる。つまり、図１４に示すように、インバータ回路にはスレッショルド電圧があり、（ａ）に示す入力信号のレベルがこれを超える度に（ｂ）に示す出力信号を反転させるが、入力信号や出力信号の変化には所定の時間が必要である。図１４に示すｔＲは入力信号の立ち上がりに必要な時間であり、ｔＦは入力信号の立ち下がりに必要な時間である。これら立ち上がり時間ｔＲや立ち下がり時間ｔＦの長さは、ディレイライン３２０を通過するクロック信号の周期に対して十分に短ければ問題はない。
【００６５】
しかしながら、ディレイライン３２０を通過するクロック信号が高速である場合、その周期が短くなるため、立ち上がり時間ｔＲや立ち下がり時間ｔＦの影響が無視できなくなる。例えば、図１５に示すように、立ち上がり時間ｔＲ及び立ち下がり時間ｔＦがいずれも４００ｐｓである場合、周期が８００ｐｓ未満のクロック信号は正しく伝達できないことが分かる。
【００６６】
このような問題は、図１２に示したＤＬＬ回路３００のように、ディレイライン３２０の前段に分周回路３１０を配置することによって解決することができる。つまり、ディレイライン３２０の前段に分周回路３１０を配置すれば、ディレイライン３２０を通過するクロック信号の周波数が例えば１／４や１／８に低下するため、上述した問題が生じなくなる。そして、ディレイライン３２０から出力されるクロック信号ＣＬＫ０を逓倍速発振器１００によって逓倍すれば、分周回路３１０によって低下した周波数を復元することができる。
【００６７】
このように、本実施形態による逓倍速発振器１００をＤＬＬ回路に応用すれば、外部クロック信号ＣＫの周波数が高い場合であっても、正しく位相制御を行うことが可能となる。
【００６８】
図１６は、逓倍速発振器１００を用いた第２の例によるＤＬＬ回路３５０の構成を示すブロック図である。
【００６９】
図１６に示すＤＬＬ回路３５０は、分周回路３１０が省略されている点において、図１２に示したＤＬＬ回路３００と相違している。その他の点は図１２に示したＤＬＬ回路３００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。図１６に示すＤＬＬ回路３５０によれば、外部クロック信号ＣＫよりも周波数の高い内部クロック信号ＩＣＬＫ１を正しく位相制御することができる。しかも、逓倍速発振器１００をディレイライン３２０の前段ではなく後段に配置していることから、ディレイライン３２０を通過するクロック信号の周波数が外部クロック信号ＣＫよりも高くなることはない。
【００７０】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７１】
１０      メモリセルアレイ
２０      周辺回路部
３０      クロック端子
３１      入力初段回路
３２      クロックジェネレータ
４１      アドレス端子
４２      コマンド端子
４３      入力初段回路
５０      データ入出力端子
５１      データ入出力回路
１００    逓倍速発振器
１１０    可変遅延回路
１１１〜１１８    遅延回路
１１９    位相判定回路
１２０    レギュレータ回路
１３０    波形合成回路
１３１，１３５    ＮＡＮＤゲート回路
１３２，１３６，１３７    インバータ回路
１３３    タイミング調整回路
１３４    Ｐチャンネル型ＭＯＳトランジスタ
１３８    Ｎチャンネル型ＭＯＳトランジスタ
１４０    基準エッジ検出回路
２００    テスト信号生成回路
２１０    テスト結果確認回路
２２０    テスト結果低速化回路
３００，３５０    ＤＬＬ回路
３１０    分周回路
３２０    ディレイライン
３３０    レプリカバッファ回路
３４０    遅延調整回路
ＦＦ１〜ＦＦ８    ラッチ回路
ＩＮＶ１，ＩＮＶ２    インバータ回路
ＯＰ，ＯＰ０〜ＯＰ７    ワンショットパルス生成回路
Ｖｄｌｙ    動作電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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