(57)【要約】【課題】  体格を小型化しつつ電気特性を向上する半導体メモリ素子を提供する。【解決手段】  基板１００上に設けられるゲートスタック２０は、交互に積層されるモールド絶縁膜１１０及びゲート１６０を有し、基板１００の上面１００ｓに形成されるエピ膜１３０を外部に露出するチャンネルホール１０２を形成する。チャンネルホール１０２内には、基板１００とビットラインとを電気的に接続する垂直チャンネル１５０、及び、ゲート１６０と垂直チャンネル１５０との間の電圧差によりデータを収容するゲート絶縁膜スタック１４０が形成される。エピ膜１３０の上面１３０ｓは、基板１００の上面１００ｓと同一平面上に形成される。これにより、共通ソース１０８ｓと垂直チャンネル１５０との間には電流経路Ｐが形成され、半導体メモリ素子の電気特性を向上することができる。【選択図】  図２Ｂ
2014033201.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられるゲートスタックと、
前記ゲートスタックが設けられる前記基板の上面を外部に露出するよう前記ゲートスタック内に形成されるチャンネルホールと、
前記チャンネルホール内に設けられ前記基板と電気的に接続するチャンネルと、
を備え、
前記基板は、前記チャンネルホールにより外部に露出される前記基板の上面内に形成されるエピ膜を有し、
前記エピ膜の上面は、前記基板の上面と同じ高さ、または、前記基板の上面より高い位置であって、前記ゲートスタックの最下層ゲートの下面より低い位置に形成されることを特徴とする半導体メモリ素子。
【請求項２】
前記エピ膜の上面は、平面状、または、円弧状に形成されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記エピ膜の上面は、前記基板の上面から前記最下層ゲートの下面に向かって盛り上がっている円弧状の形態を有することを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記エピ膜の上面は、前記基板の上面に向かって凹んでいる円弧状の形態を有することを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記チャンネルは、前記エピ膜の上面と接触することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項６】
前記チャンネルを囲むメモリ膜をさらに備え、
前記メモリ膜は、前記エピ膜の上面上に配置され前記チャンネルに沿って延長される少なくとも一つの絶縁膜を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記メモリ膜は、前記ゲートスタックのゲートを囲む少なくとも一つの絶縁膜を含むことを特徴とする請求項６に記載の半導体メモリ素子。
【請求項８】
前記ゲートスタックは、交互に積層される複数のゲートと複数の絶縁膜を有し、
前記ゲートスタック内の前記複数の絶縁膜の中で最下層の絶縁膜の厚さは直上に積層される絶縁膜の厚さに比べて薄いことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記エピ膜は、前記基板と同じ物質を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
前記エピ膜の結晶軸は、前記基板の結晶軸と異なる方向に配向されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１１】
前記エピ膜の結晶軸は、前記基板の結晶軸と同じ方向に配向されることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１２】
前記エピ膜は前記基板と同じ導電型を有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１３】
前記少なくとも一つの絶縁膜は、
前記チャンネルに沿って垂直に延長される垂直部と、
前記エピ膜の上面に沿って水平に延長され前記エピ膜の上面と水平にオーバーラップされる水平部と、
を含むことを特徴とする請求項６に記載の半導体メモリ素子。
【請求項１４】
前記チャンネルは、多重膜状に形成され、
開かれた上部、及び、前記エピ膜と連結された閉ざされた下部を有するシリンダ形の半導体膜と、
前記半導体膜によって囲まれる内部絶縁膜と、
を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１５】
前記チャンネルは、単一の膜から形成され、
前記エピ膜と連結され、前記チャンネルホールに沿って垂直に延長される半導体膜を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１６】
前記閉ざされた下部の幅は、前記エピ膜との距離が短いほど大きくなることを特徴とする請求項１４に記載の半導体メモリ素子。
【請求項１７】
前記閉ざされた下部の幅は、前記エピ膜との距離が短いほど小さくなることを特徴とする請求項１４に記載の半導体メモリ素子。
【請求項１８】
前記閉ざされた下部は、矩形状に形成されることを特徴とする請求項１４に記載の半導体メモリ素子。
【請求項１９】
前記ゲートスタックは、交互に積層される複数の絶縁膜と複数のゲートを有し、
前記複数のゲートの中で最下層ゲートは、接地選択ラインと連結され、
前記複数のゲートの中で直上に積層されるゲートは、ワードラインと連結され、
前記最下層ゲートに隣接した前記チャンネルの構造は、前記直上に積層されるゲートに隣接したチャンネルの構造と同じであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項２０】
基板上に複数のゲートと複数の絶縁膜を交互に積層してゲートスタックを形成する工程と、
前記ゲートスタックを通して前記基板を露出させるチャンネルホールを形成する工程と、
前記チャンネルホールによって露出された前記基板をリセスして前記チャンネルホールの下にリセス領域を形成する工程と、
前記リセス領域内に物質をエピ成長させる工程と、
を含み、
前記エピ膜の上面は、前記基板の上面と同じ高さ、または、前記基板の上面より高い位置であって、前記ゲートスタックの複数のゲートの中で最下層ゲートの下面より低い位置に形成されることを特徴とする半導体メモリ素子の製造方法。
【請求項２１】
前記チャンネルホール内に垂直チャンネルとメモリ膜とを構成する工程をさらに含み、
前記垂直チャンネルは、前記基板と電気的に接続されて前記エピ膜と接触し、
前記メモリ膜は、前記垂直チャンネルと前記複数のゲートとの間に配置されることを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項２２】
前記基板をリセスする工程は、前記チャンネルホールを形成した後に行なわれることを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記基板をリセスする工程は、前記チャンネルホールの形成と共に行なわれることを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項２４】
前記リセス領域内に物質をエピ成長させる工程は、
前記基板の物質と同じ物質を含むソースガスを前記基板上に供給する工程と、
前記基板と同じ導電型を有する不純物を含むドーピングガスを前記基板上に供給する工程と、
を含み、
前記ドーピングガスは、前記ソースガスを供給する間または前記ソースガスを供給した後に供給することを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項２５】
前記ソースガスはシリコンを含むことを特徴とする請求項２４に記載の半導体メモリ素子の製造方法。
【請求項２６】
前記ソースガスはＳｉＣ4、ＳｉＨ4、ＳｉＨ2Ｃｌ2、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8、ＳｉＨ3Ｃｌ、ＳｉＨＣｌ3の中で少なくとも何れか一つを含むことを特徴とする請求項２４に記載の半導体メモリ素子の製造方法。
【請求項２７】
前記エピ膜は、前記基板の上面と同一平面上に形成される上面を有することを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項２８】
前記エピ膜の上面は、平坦に形成されることを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項２９】
前記エピ膜の上面は、凸状に形成され、その厚さは前記エピ膜の縁から中心部に向かうにしたがって大きくなるよう形成されることを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項３０】
前記エピ膜の上面は、凹状に形成され、その厚さは前記エピ膜の縁から中心部に向かうに従って小さくなるよう形成されることを特徴とする請求項２０に記載の半導体メモリ素子の製造方法。
【請求項３１】
基板と、
交互に積層される複数のゲートと、
複数の絶縁膜を有し前記基板上に垂直に積層されるゲートスタックと、
前記ゲートスタックを通すチャンネルホールと、
前記チャンネルホール内に配置され、下部は前記基板と電気的に接続され、上部はビットラインと電気的に接続されるチャンネルと、
を備え、
前記チャンネルは、前記ゲートスタックの最下層ゲートの下面の下部まで前記チャンネルホールに沿って垂直に延長され、前記基板の上面の下部に延長されない半導体膜を含むことを特徴とする半導体メモリ素子。
【請求項３２】
前記基板は、前記基板内に配置されたエピ膜を有し、前記エピ膜は前記チャンネルの下面と接触することを特徴とする請求項３１に記載の半導体メモリ素子。
【請求項３３】
前記エピ膜の上面は、前記基板の上面と同じ高さ、または、前記基板の上面より高い位置であって、前記ゲートスタックの最下層ゲートの下面より低い位置に形成されることを特徴とする請求項３２に記載の半導体メモリ素子。
【請求項３４】
前記エピ膜の上面は、平面状、または、円弧状に形成されることを特徴とする請求項３２に記載の半導体メモリ素子。
【請求項３５】
前記エピ膜の上面は、前記基板の上面から前記最下層ゲートの下面に向かって盛り上がっている円弧状の形態を有することを特徴とする請求項３４に記載の半導体メモリ素子。
【請求項３６】
前記エピ膜の上面は、前記基板の上面に向かって凹んでいる円弧状の形態を有することを特徴とする請求項３４に記載の半導体メモリ素子。
【請求項３７】
前記複数の絶縁膜の中で最下層の絶縁膜は、エッチング停止膜であることを特徴とする請求項３１に記載の半導体メモリ素子。
【請求項３８】
前記チャンネルは、閉ざされた下部及び開かれた上部を有する前記半導体膜と、前記半導体膜によって囲まれる内部絶縁膜と、を含む多重膜の構造であることを特徴とする請求項３１に記載の半導体メモリ素子。
【請求項３９】
前記チャンネルは前記半導体膜を含む単一の膜から形成されることを特徴とする請求項３１に記載の半導体メモリ素子。
【請求項４０】
前記複数のゲートの中で前記最下層ゲートは、接地選択ラインと連結され、
前記複数のゲートの中で直上に積層されるゲートは、ワードラインと連結され、
前記最下層ゲートに隣接した前記チャンネルの構造は、前記直上に積層されるゲートに隣接したチャンネルの構造と同じであることを特徴とする請求項３１に記載の半導体メモリ素子。
【請求項４１】
請求項３１の前記半導体メモリ素子を有し、
モバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、及び、入出力装置の中で何れか一つであることを特徴とする情報処理システム。
【請求項４２】
メモリ装置と、
前記メモリ装置と信号をやり取りするプロセッサと、
を有し、
前記メモリ装置は、
基板と、
前記基板上に垂直に積層されるゲートスタックと、
前記ゲートスタックを通して前記基板に至るチャンネルホールと、
前記チャンネルホール内に配置されて前記基板と電気的に接続されるチャンネルと、
を備え、
前記基板は、前記チャンネルホールの下の前記基板内に配置されたエピ膜を有し、
前記エピ膜の上面は、前記基板の上面と同じ高さ、または、前記基板の上面より高い位置であって、前記ゲートスタックの最下層ゲートの下面より低い位置に形成されることを特徴とするシステム。
【請求項４３】
モバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、入出力装置、及び、メモリカードの中で少なくとも何れか一つを含むことを特徴とする請求項４２に記載のシステム。
【請求項４４】
ホストとインターフェースするインターフェース部と、
バスによって前記インターフェース部およびメモリ装置と信号をやり取りするコントローラと、
を備え、
前記メモリ装置は、
基板と、
交互に積層される複数のゲートと複数の絶縁膜を有し、前記基板上に垂直に積層されるゲートスタックと、
前記ゲートスタックを通すチャンネルホールと、
前記チャンネルホール内に配置され、下部は前記基板と電気的に接続され、上部はビットラインと電気的に接続されるチャンネルと、
を備え、
前記チャンネルは、前記ゲートスタックの最下層ゲートの下面の下部まで前記チャンネルホールに沿って垂直に延長され、前記基板の上面の下部に延長されない半導体膜を含むことを特徴とする半導体メモリカード。
【請求項４５】
請求項２０に記載の半導体メモリ素子の製造方法によって製造される回路のレイアウトを有する半導体素子を有し、モバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、及び、入出力装置の中で何れか一つであることを特徴とするコンピュータシステム。
【請求項４６】
プログラムを貯蔵するメモリ装置と、
前記メモリ装置と信号をやり取りするプロセッサと、
を備え、
前記メモリ装置は請求項２０に記載の半導体メモリ素子の製造方法によって製造される回路のレイアウトを含むことを特徴とするシステム。
【請求項４７】
前記システムは、モバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、入出力装置、メモリカードの少なくとも何れか一つを含むことを特徴とする請求項４６に記載のシステム。
【請求項４８】
ホストとインターフェースするインターフェース部と、
バスによって前記インターフェース部およびメモリ装置と信号をやり取りするコントローラと、
を備え、
前記メモリ装置は、請求項２０の方法によって製造される回路のレイアウトを有することを特徴とする半導体メモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体に関し、より詳しくは半導体メモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
小型化、多機能化および／または低コストなどの特性により半導体素子は電子産業分野で幅広く使用されている。電子産業の発展によってさらに優れた性能および／または低コストの半導体素子などに対する要求が増え続いている。これらの要求事項などに応じるために半導体素子の高集積化の傾向が深化され、特に半導体メモリ素子の高集積化がさらに深化されている。
【０００３】
従来の２次元半導体メモリ素子の集積度は単位メモリセルが占める面積により左右される。従って、２次元半導体メモリ素子の集積度は微細パターンを形成する技術レベルによって影響を受ける。しかし、微細パターンを形成する技術はさらに厳しくなり、高価の装備などが要求されて半導体メモリ素子の製造コストが増えるなど問題点がある。このような制約などを克服するために、３次元的に配列されるメモリセルなどを含む３次元半導体メモリ素子が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】韓国特許公開第１０−２０１１−００１１８９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、体格を小型化しつつ電気特性を向上する半導体メモリ素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体メモリ素子は、基板と、基板上に設けられるゲートスタックと、ゲートスタックが設けられる基板の上面を外部に露出するようゲートスタック内に形成されるチャンネルホールと、チャンネルホール内に設けられ基板と電気的に接続されるチャンネルと、を備え、基板は、チャンネルホールにより外部に露出される基板の上面内に形成されたエピ膜を有し、エピ膜の上面は、基板の上面と同じ高さ、または、基板の上面より高い位置であって、ゲートスタックの最下層ゲートの下面より低い位置に形成される。
【０００７】
本発明の半導体メモリ素子では、エピ膜の上面は、平面状または円弧状の形態を有する。
【０００８】
本発明の半導体メモリ素子では、エピ膜の上面は、基板の上面から最下層ゲートの下面に向かって盛り上がっている円弧状の形態を有する。
【０００９】
本発明の半導体メモリ素子では、エピ膜の上面は、基板の上面に向かって凹んでいる円弧状の形態を有する。
【００１０】
本発明の半導体メモリ素子では、チャンネルはエピ膜の上面に接触するよう形成される。
【００１１】
本発明の半導体メモリ素子は、チャンネルを囲むメモリ膜をさらに備え、メモリ膜はエピ膜の上面上に配置されチャンネルに沿って延長される少なくとも一つの絶縁膜を含む。
【００１２】
本発明の半導体メモリ素子では、メモリ膜はゲートスタックのゲートを囲む少なくとも一つの絶縁膜を含む。
【００１３】
本発明の半導体メモリ素子では、ゲートスタックは、交互に積層される複数のゲートと複数の絶縁膜を含み、ゲートスタック内の複数の絶縁膜の中で最下層の絶縁膜の厚さは直上に積層される絶縁膜の厚さに比べて薄い。
【００１４】
本発明の半導体メモリ素子では、エピ膜は、基板と同じ物質を含む。
【００１５】
本発明の半導体メモリ素子では、エピ膜の結晶軸は、基板の結晶軸と異なる方向に配向される。
【００１６】
本発明の半導体メモリ素子では、エピ膜の結晶軸は、基板の結晶軸と同じ方向に配向される。
【００１７】
本発明の半導体メモリ素子では、エピ膜は、基板と同じ導電型を有する。
【００１８】
本発明の半導体メモリ素子では、少なくとも一つの絶縁膜は、チャンネルに沿って垂直に延長される垂直部と、エピ膜の上面に沿って水平に延長されエピ膜の上面と水平にオーバーラップされる水平部と、を含む。
【００１９】
本発明の半導体メモリ素子では、チャンネルは、多重膜状に形成され、開かれた上部、及び、エピ膜と連結された閉ざされた下部を有するシリンダ形の半導体膜と、半導体膜によって囲まれる内部絶縁膜と、を含む。
【００２０】
本発明の半導体メモリ素子では、チャンネルは、単一の膜から形成され、エピ膜と連結しつつチャンネルホールに沿って垂直に延長される半導体膜を含む。
【００２１】
本発明の半導体メモリ素子では、閉ざされた下部の幅は、エピ膜との距離が短いほど大きくなる。
【００２２】
本発明の半導体メモリ素子では、閉ざされた下部の幅はエピ膜との距離が短いほどだんだん小さくなる。
【００２３】
本発明の半導体メモリ素子では、閉ざされた下部は、矩形状に形成される。
【００２４】
本発明の半導体メモリ素子では、ゲートスタックは、交互に積層される複数の絶縁膜と複数のゲートを含み、複数のゲートの中で最下層ゲートは接地選択ラインと連結され、複数のゲートの中で直上に積層されるゲートはワードラインと連結され、最下層ゲートに隣接したチャンネルの構造は直上に積層されるゲートに隣接したチャンネルの構造と同じである。
【００２５】
本発明の半導体メモリ素子の製造方法は、基板上に複数のゲートと複数の絶縁膜を交互に積層してゲートスタックを形成する工程と、ゲートスタックを通して基板を露出させるチャンネルホールを形成する工程と、チャンネルホールによって露出された基板をリセスしてチャンネルホールの下にリセス領域を形成する工程と、リセス領域内に物質をエピ成長させる工程と、を含み、エピ膜の上面は、基板の上面と同じ高さ、または、基板の上面より高い位置であって、ゲートスタックの複数のゲートの中で最下層ゲートの下面より低い位置に形成される。
【００２６】
本発明の半導体メモリ素子の製造方法では、チャンネルホール内に垂直チャンネルとメモリ膜とを構成する工程をさらに含み、垂直チャンネルは基板と電気的に接続され、エピ膜と接触し、メモリ膜は、垂直チャンネルと複数のゲートとの間に配置される。
【００２７】
本発明の半導体メモリ素子の製造方法では、基板をリセスする工程はチャンネルホールを形成した後に行なわれる。
【００２８】
本発明の半導体メモリ素子の製造方法では、基板をリセスする工程はチャンネルホールの形成と共に行なわれる。
【００２９】
本発明の半導体メモリ素子の製造方法では、リセス領域内に物質をエピ成長させる工程は、基板の物質と同じ物質を含むソースガスを基板上に供給する工程と、基板と同じ導電型を有する不純物を含むドーピングガスを基板上に供給する工程と、を含み、ドーピングガスは、ソースガスを供給する間または前記ソースガスを供給した後に供給する。
【００３０】
本発明の半導体メモリ素子の製造方法では、ソースガスは、シリコンを含む。
【００３１】
本発明の半導体メモリ素子の製造方法では、ソースガスは、ＳｉＣ4、ＳｉＨ4、ＳｉＨ2Ｃｌ2、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8、ＳｉＨ3Ｃｌ、ＳｉＨＣｌ3の中で少なくとも何れか一つを含む。
【００３２】
本発明の半導体メモリ素子の製造方法では、エピ膜は、基板の上面と同一平面上に形成される上面を有する。
【００３３】
本発明の半導体メモリ素子の製造方法では、エピ膜の上面は、平坦に形成される。
【００３４】
本発明の半導体メモリ素子の製造方法では、エピ膜の上面は、凸状に形成され、その厚さはエピ膜の縁から中心部に向かうにしたがって大きくなるよう形成される。
【００３５】
本発明の半導体メモリ素子の製造方法では、エピ膜の上面は、凹状に形成され、その厚さはエピ膜の縁から中心部に向かうにしたがって小さくなるよう形成される。
【００３６】
本発明の半導体メモリ素子は、基板と、交互に積層される複数のゲートと、複数の絶縁膜を含み基板上に垂直に積層されるゲートスタックと、ゲートスタックを通すチャンネルホールと、チャンネルホール内に配置され、下部は基板と電気的に接続され、上部はビットラインと電気的に接続されるチャンネルと、を含み、チャンネルはゲートスタックの最下層ゲートの下面の下部までチャンネルホールに沿って垂直に延長され、基板の上面の下部に延長されない半導体膜を含む。
【００３７】
本発明の半導体メモリ素子では、基板は、基板内に配置されるエピ膜を含み、エピ膜はチャンネルの下面と接触される。
【００３８】
本発明の半導体メモリ素子では、エピ膜の上面は基板の上面と同じ高さ、または、基板の上面より高位置であって、ゲートスタックの最下層ゲートの下面より低い位置に形成される。
【００３９】
本発明の半導体メモリ素子では、エピ膜の上面は、平面状、または円弧状に形成される。
【００４０】
本発明の半導体メモリ素子では、エピ膜の上面は、基板の上面から最下層ゲートの下面に向かって盛り上がっている円弧状の形態を有する。
【００４１】
本発明の半導体メモリ素子では、エピ膜の上面は、基板の上面に向かって凹んでいる円弧状の形態を有する。
【００４２】
本発明の半導体メモリ素子では、複数の絶縁膜の中で最下層の絶縁膜は、エッチング停止膜である。
【００４３】
本発明の半導体メモリ素子では、チャンネルは閉ざされた下部及び開かれた上部を有する半導体膜と、半導体膜によって囲まれる内部絶縁膜と、を含む多重膜の構造である。
【００４４】
本発明の半導体メモリ素子では、チャンネルは、半導体膜を含む単一の膜から形成される。
【００４５】
本発明の半導体メモリ素子では、複数のゲートの中で最下層ゲートは、接地選択ラインと連結され、複数のゲートの中で直上に積層されるゲートはワードラインと連結され、最下層ゲートに隣接したチャンネルの構造は、直上に積層されるゲートに隣接したチャンネルの構造と同じである。
【００４６】
本発明の情報処理システムは、本発明の半導体メモリ素子を含み、モバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、及び、入出力装置の中で何れか一つである。
【００４７】
本発明のデータをやり取りするシステムは、メモリ装置と、メモリ装置と信号をやり取りするプロセッサと、を含み、メモリ装置は、基板と、基板上に垂直に積層されるゲートスタックと、ゲートスタックを通して基板に至るチャンネルホールと、チャンネルホール内に配置されて基板と電気的に接続されるチャンネルと、を含み、基板はチャンネルホールの下の基板内に配置されるエピ膜を含み、エピ膜の上面は基板の上面と同じ高さ、または基板の上面より高い位置であって、ゲートスタックの最下層ゲートの下面より低い位置に形成される。
【００４８】
本発明のデータをやり取りするシステムでは、システムはモバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、入出力装置、メモリカードの中で少なくとも何れか一つを含む。
【００４９】
本発明の半導体メモリカードは、ホストとインターフェースするインターフェース部と、バスによってインターフェース部およびメモリ装置と信号をやり取りするコントローラと、を含み、メモリ装置は、基板と、交互に積層される複数のゲートと複数の絶縁膜を含み、基板上に垂直に積層されるゲートスタックと、ゲートスタックを通すチャンネルホールと、チャンネルホール内に配置され、下部は基板と電気的に接続され、上部はビットラインと電気的に接続されるチャンネルと、を含み、チャンネルはゲートスタックの最下層ゲートの下面の下部までチャンネルホールに沿って垂直に延長され、基板の上面の下部に延長されない半導体膜を含む。
【００５０】
本発明のコンピュータシステムは、本発明の半導体メモリ素子の製造方法によって製造される回路のレイアウトを有する半導体素子を含み、モバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、及び、入出力装置の中で何れか一つである。
【００５１】
本発明のデータをやり取りするシステムは、プログラムを貯蔵するメモリ装置と、メモリ装置と信号をやり取りするプロセッサと、を含み、メモリ装置は本発明の実施形態による半導体メモリ素子の製造方法によって製造される回路のレイアウトを含む。
【００５２】
本発明のシステムは、モバイル装置、デスクトップコンピュータ、応用チッブセット、カメライメージセンサ、カメライメージシグナルプロセッサ、入出力装置、及び、メモリカードの中で少なくとも何れか一つを含む。
【００５３】
本発明の半導体メモリカードは、ホストとインターフェースするインターフェース部と、バスによってインターフェース部およびメモリ装置と信号をやり取りするコントローラと、を含み、メモリ装置は、本発明の半導体メモリ素子の製造方法によって製造される回路のレイアウトを含む。
【発明の効果】
【００５４】
本発明に半導体メモリ素子では、メモリセルなどを３次元的に配列してゲート絶縁膜スタックを垂直チャンネルに沿って垂直に延長されるように形成することによって素子の体格を小さくすることができる。また、基板に垂直チャンネルと電気的に接続されゲート絶縁膜スタックの一部を覆うエピ膜をさらに形成することにより、エッチングばらつきにより電流経路の長さが長くなることを防止することができる。これにより、素子の電気特性を向上することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態による半導体メモリ素子の回路図である。
【図２Ａ】本発明の第１実施形態による半導体メモリ素子の断面図である。
【図２Ｂ】図２Ａの一部を拡大して示した断面図である。
【図３Ａ】図２Ｂの変形例を示した断面図である。
【図３Ｂ】図２Ｂの変形例を示した断面図である。
【図３Ｃ】図２Ｂの変形例を示した断面図である。
【図３Ｄ】図２Ｂの変形例を示した断面図である。
【図３Ｅ】図２Ｂの変形例を示した断面図である。
【図４Ａ】本発明の第２実施形態による半導体メモリ素子を示した断面図である。
【図４Ｂ】図４Ａの一部を拡大して示した断面図である。
【図５Ａ】本発明の第３実施形態による半導体メモリ素子を示した断面図である。
【図５Ｂ】図５Ａの一部を拡大して示した断面図である。
【図６Ａ】本発明の第４実施形態による半導体メモリ素子を示した断面図である。
【図６Ｂ】図６Ａの一部を拡大して示した断面図である。
【図７Ａ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｂ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｃ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｄ】図７Ｃの一部を拡大して示した断面図である。
【図７Ｅ】図７Ｄの変形例を示した断面図である。
【図７Ｆ】図７Ｄの変形例を示した断面図である。
【図７Ｇ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｈ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｉ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｊ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｋ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｌ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図７Ｍ】本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図８Ａ】本発明の第６実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図８Ｂ】本発明の第６実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図８Ｃ】本発明の第６実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図８Ｄ】本発明の第６実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図９Ａ】本発明の第７実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図９Ｂ】本発明の第７実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図９Ｃ】本発明の第７実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図９Ｄ】本発明の第７実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図９Ｅ】本発明の第７実施形態による半導体メモリ素子の製造方法を示した断面図である。
【図１０Ａ】本発明の第８実施形態による半導体メモリ素子を具備したメモリカードを示したブロック図である。
【図１０Ｂ】本発明の第９実施形態による半導体メモリ素子を応用する情報処理システムを示したブロック図である。
【発明を実施するための形態】
【００５６】
以下、本発明の複数の実施形態を図面に基づいて詳しく説明する。
【００５７】
本発明と従来技術を比較した長所は添付された図面および詳細な説明、特許請求範囲によって明らかになる。また、本発明は添付された図面について後の詳細な説明を参照することにより容易に理解できる。図面に於いて同じ参照符号は様々な添付図面から同じ構成要素を示す。
【００５８】
（第１実施形態）
図１は、本発明の第１実施形態による半導体メモリ素子の回路図である。
【００５９】
図１を参照すると、第１実施形態による半導体メモリ素子は共通ソースラインＣＳＬ、複数のビットラインＢＬ０、ＢＬ１、ＢＬ２、及び、共通ソースラインＣＳＬとビットラインＢＬ０〜ＢＬ２との間に配置される複数のセルストリングＣＳＴＲを含む。一例として、半導体メモリ素子は３次元ＮＡＮＤフラッシュメモリ素子からなる。
【００６０】
ビットラインＢＬ０〜ＢＬ２は２次元的に配列され、ビットラインＢＬ０〜ＢＬ２のそれぞれには複数のセルストリングＣＳＴＲが並列接続される。セルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。ビットラインＢＬ０〜ＢＬ２と共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが配置される。一実施形態によると、共通ソースラインＣＳＬは複数構成され、共通ソースラインＣＳＬは２次元的に配列される。共通ソースラインＣＳＬには同じ電圧が印加されたり、またはそれぞれの共通ソースラインＣＳＬが電気的に制御されたりする。
【００６１】
それぞれのセルストリングＣＳＴＲは共通ソースラインＣＳＬに接続される接地選択トランジスタＧＳＴ、ビットラインＢＬ０〜ＢＬ２の中で何れか一つに接続するストリング選択トランジスタＳＳＴ、及び、接地およびストリング選択トランジスタＧＳＴ、ＳＳＴの間に配置される複数のメモリセルトランジスタＭＣＴを含む。接地選択トランジスタＧＳＴ、ストリング選択トランジスタＳＳＴおよびメモリセルトランジスタＭＣＴは直列接続される。
【００６２】
共通ソースラインＣＳＬは接地選択トランジスタＧＳＴに共通に連結される。共通ソースラインＣＳＬとビットラインＢＬ０〜ＢＬ２との間に配置される接地選択ラインＧＳＬ、複数のワードラインＷＬ０、ＷＬ２、ＷＬ２、ＷＬ３および複数のストリング選択ラインＳＳＬが接地選択トランジスタＧＳＴ、メモリセルトランジスタＭＣＴおよびストリング選択トランジスタＳＳＴのゲート電極などとして各々使用できる。各々のメモリセルトランジスタＭＣＴはデータ貯蔵要素（ｄａｔａ  ｓｔｏｒａｇｅ  ｅｌｅｍｅｎｔ）、例えば、キャリアをトラップできる絶縁体を含む。
【００６３】
次に、第１実施形態による半導体メモリ素子の構成について説明する。
【００６４】
図２Ａは、第１実施形態による半導体メモリ素子を示した断面図である。図２Ｂは図２Ａの一部を拡大して示した断面図である。
【００６５】
図２Ａを参照すると、第１実施形態の半導体メモリ素子１は、基板１００、基板１００上に配置されたゲートスタック２０、ゲートスタック２０を通る垂直チャンネル１５０、垂直チャンネル１５０の側壁を囲む垂直なゲート絶縁膜スタック１４０、及び、垂直チャンネル１５０と電気的に接続されるビットライン１８０を含む。半導体メモリ素子１は、隣接したゲートスタック２０の間に配置される埋め立て絶縁膜１７１、ゲートスタック２０とビットライン１８０との間に形成される層間絶縁膜１７３、及び、層間絶縁膜１７３を通り垂直チャンネル１５０とビットライン１８０を電気的に接続するプラグ１８２をさらに含む。
【００６６】
一例として、基板１００は、第１導電型、例えば、Ｐ型にドーピングされた単結晶シリコンウェーハを含む。基板１００は、埋め立て絶縁膜１７１下に共通ソース１０８ｓを含む。第１実施形態によると、共通ソース１０８ｓは、基板１００とは逆に第２導電型、例えば、Ｎ型にドーピングできる。共通ソース１０８ｓは、ビットライン１８０の延長方向と概ね直交する方向に延長される図１の共通ソースラインＣＳＬに相当する。
【００６７】
ゲートスタック２０は、垂直チャンネル１５０の延長方向に沿って交互に積層されるモールド絶縁膜１１０とゲート１６０とを含む。ゲートスタック２０、ゲートスタック２０を通る垂直チャンネル１５０、及び、垂直チャンネル１５０の側壁を囲むゲート絶縁膜スタック１４０は、セルストリングＣＳＴＲを構成する。本発明を限定する意図ではなく、一例として、図２Ａには一つのビットライン１８０に並列接続される二つのセルストリングＣＳＴＲが図示されている。第１実施形態では、ゲート１６０の中で最下層のゲート１６０は、共通ソース１０８ｓと垂直チャンネル１５０との間の電気的な接続を制御する接地選択ライン（図１のＧＳＬ）、最上層のゲート１６０は、ビットライン１８０と垂直チャンネル１５０との間の電気的な接続を制御するストリング選択ライン（図１のＳＳＬ０〜ＳＳＬ２）、及び、残りのゲート１６０は実質的に情報を貯蔵できるワードライン（図１のＷＬ０〜ＷＬ３）を構成できる。第１実施形態によると、ゲート１６０は第１水平方向、例えば、前後方向に延長され、ビットライン１８０は第１水平方向と実質的に直交する第２水平方向、例えば、左右方向に延長される。
【００６８】
垂直チャンネル１５０は、基板１００と電気的に接続される下段とビットライン１８０と電気的に接続された上段を含む。
【００６９】
垂直チャンネル１５０はパイプまたはシリンダ形の半導体膜１５２と、半導体膜１５２の内部空間を詰める内部絶縁膜１５４を含む。一例によると、半導体膜１５２は基板１００と連結されるシリンダのような形態をなす。本実施形態の一例として、シリンダは基板１００と連結される下段が閉ざされた下部を有する。シリンダ構造の垂直チャンネル１５０はキャリアの移動に影響を及ぼすトラップサイトの密度が低い薄いチャンネルを具現できる。半導体膜１５２はドーピングしなくても良いが基板１００と同じく第１導電型、例えば、Ｐ型にドーピングされる単結晶または多結晶シリコンを含んでも良い。本実施形態によると、垂直チャンネル１５０の上段はプラグ１８２を通じてビットライン１８０と電気的に接続されるドレイン１０８ｄで定義される。ドレイン１０８ｄは共通ソース１０８ｓと同じく第２導電型、例えば、Ｎ型にドーピングできる。
【００７０】
図２Ｂ、図２Ａを参照すると、ゲートスタック２０を通り基板１００の上面１００ｓを露出させるチャンネルホール１０２内に垂直なゲート絶縁膜スタック１４０が構成される。ゲート絶縁膜スタック１４０はゲート１６０と垂直チャンネル１５０との間の電圧差によるトンネリング、例えば、ファウラーノードハイムトンネリングでキャリアをトラップすることによってデータを貯蔵できる絶縁体を含む情報貯蔵膜である。例えば、ゲート絶縁膜スタック１４０は垂直チャンネル１５０の側壁に沿って垂直に延長されるトンネル絶縁膜１４４、チャンネルホール１０２の内側壁に沿って垂直に延長されるブロッキング絶縁膜１４１、１４２、及び、ブロッキング絶縁膜１４２、１４４とトンネル絶縁膜１４４との間に配置され垂直に延長されてキャリアをトラップできるトラップ絶縁膜１４３を含む。第１実施形態によると、トラップ絶縁膜１４３は導電性のナノドットをさらに含む。ブロッキング絶縁膜１４１、１４２はチャンネルホール１０２の内側壁に接する第１ブロッキング絶縁膜１４１と、第１ブロッキング絶縁膜１４１とトラップ絶縁膜１４３との間に配置される第２ブロッキング絶縁膜１４２を含む二重膜の構造を有する。他の例として、ゲート絶縁膜スタック１４０はと異なる動作原理に基づいて情報を貯蔵できる薄膜、例えば、相変化膜または可変抵抗膜を含む。ゲート絶縁膜スタック１４０がチャンネルホール１０２内に配置されることによって、ゲート絶縁膜スタック１４０がゲート１６０とモールド絶縁膜１１０との間に配置されるものに比べて低い垂直高さを有するゲートスタック２０が具現できる。
【００７１】
第１実施形態によると、基板１００は、チャンネルホール１０２の下に配置されて垂直チャンネル１５０と電気的に接続されるエピ膜１３０をさらに含む。第１実施形態によると、エピ膜１３０は、基板１００と同じまたは類似な物質をエピタキシャル成長法を利用して形成できる。一例として、エピ膜１３０は単結晶シリコン膜を含み、その結晶軸は基板１００の結晶軸と同じまたは類似である。エピ膜１３０の上面１３０ｓは基板１００の上面１００ｓと実質的に同一平面上に形成される。本実施形態によると、チャンネルホール１０２の下で基板１００はリセスされる領域を含まないことによってゲート絶縁膜スタック１４０と垂直チャンネル１５０とは、基板１００の上面１００ｓ下に侵入されない。従って、共通ソース１０８ｓと垂直チャンネル１５０との間の電流経路が長くなる現象と電気抵抗の増加が抑制できる。すなわち、ゲート絶縁膜スタック１４０が基板１００を貫通しないように構成することによって、共通ソース１０８ｓと垂直チャンネル１５０との間には短い電流経路Ｐが可能になる。一例として、エピ膜１３０は基板１００の上面１００ｓの外に突出されない。これによってエピ膜１３０は最下層ゲート１６０と第２水平方向、例えば、左右方向にはオーバーラップされない。従って、エピ膜１３０と最下層のゲート１６０との間にゲート絶縁膜を形成する工程をスキップできる。
【００７２】
このようにチャンネルホール１０２の底面が基板１００の上面１００ｓと同一平面上に形成される場合に図２Ｂのようにエピ膜１３０を形成しなくても良い。これは本発明の実施形態に含まれるものと解釈すべきである。即ち、本発明の一例によると、チャンネルホール１０２の形成のとき基板１００がリセスされないと図２Ｂに示したエピ膜１３０を形成する工程をスキップできる。
【００７３】
第１実施形態では、ゲート絶縁膜スタック１４０を構成する絶縁膜１４１〜１４４の中で一つ以上は垂直チャンネル１５０に沿って垂直に延長される水平部分とエピ膜１３０の上面１３０ｓに沿って水平に延長されてチャンネルホール１０２の底面の縁、即ちエピ膜１３０を一部覆う水平部分を含むＬ字の形態をなす。例えば、ブロッキング絶縁膜１４１、１４２とトラップ絶縁膜１４３の下部はＬ字の形態を有する。第１実施形態によると、トンネル絶縁膜１４４は全体的に垂直に延長される直線の形態、例えば、パイプの形態または下部がＬ字の形態をなす。本実施形態によると、最下層のモールド絶縁膜１１０の垂直厚さは直上のモールド絶縁膜１１０の垂直厚さより小さい。第１実施形態によると、最下層のモールド絶縁膜１００の垂直厚さはゲート絶縁膜スタック１４０の水平厚さと同じまたは大きい。このようなゲート絶縁膜スタック１４０のＬ字の形態および／またはモールド絶縁膜１１０とゲート絶縁膜スタック１４０の厚さの差によって最下層ゲート１６０と基板１００との間の漏れ電流が抑制される。ゲート絶縁膜スタック１４０の蒸着およびパターニングによって垂直チャンネル１５０は図２Ｂに示したように全体的に直線の形態または図３Ａから図３Ｃのようにゲート絶縁膜スタック１４０を貫通する下部の幅が異なる形態をなす。
【００７４】
図３Ａから図３Ｅは図２Ｂの変形例を示した断面図である。
【００７５】
図３Ａを参照すると、ゲート絶縁膜スタック１４０はその下部の幅が基板１００の上面１００ｓの方に行くほど狭くなる形態をなす。垂直チャンネル１５０は基板１００の上面１００ｓの方に行くほど太くなる形態をなす。
【００７６】
図３Ｂを参照すると、ゲート絶縁膜スタック１４０はその下部の幅が基板１００の上面１００ｓの方に行くほど小さくなる形態をなす。垂直チャンネル１５０は基板１００の上面１００ｓの方に行くほど細くなる形態にしても良い。
【００７７】
図３Ｃを参照すると、ゲート絶縁膜スタック１４０を構成する絶縁膜１４１〜１４４の下部はＬ字の形態をなす。垂直チャンネル１５０は絶縁膜１４１〜１４４のＬ字の形態の下部に隣接する下部を有し、垂直チャンネル１５０の下部は垂直チャンネル１５０の上部に比べて狭い幅を有する。
【００７８】
図３Ｄを参照すると、エピ膜１３０は基板１００の上面１００ｓの外に突出される。一例として、エピ膜１３０の上面１３０ｓは基板１００の上面１００ｓより高く最下層ゲート１６０の下面１６０ｓに比べて低い円弧状の形態をなす。本実施形態によると、エピ膜１３０の上面１３０ｓは基板１００の上面１００ｓに向かって凹むように突出される円弧状の形態をなす。エピ膜１３０はチャンネルホール１０２の下部を詰めなくても良い。仮にエピ膜１３０によりチャンネルホール１０２の下部が詰められても最下層ゲート１６０とエピ膜１３０はビットライン（図２Ａの１８０）が延長される左右方向にはオーバーラップされないので互いに接触しない。従って、最下層ゲート１６０とエピ膜１３０を電気的に絶縁するゲート絶縁膜を形成する必要がない。図３Ｄの実施形態に於いて、ゲート絶縁膜スタック１４０と垂直チャンネル１５０は本発明を限定する意図ではなく、一例として、図３Ａから図３Ｃに示したように様々な形態を有する。
【００７９】
図３Ｅを参照すると、エピ膜１３０は基板１００の上面１００ｓより高く最下層ゲート１６０の下面１６０ｓに比べて低い実質的に平坦な上面１３０ｓを有する。他の例として、エピ膜１３０は図３Ｄに示したように円弧状の形態をなす。図３Ｅの実施形態に於いて、ゲート絶縁膜スタック１４０と垂直チャンネル１５０は本発明を限定する意図ではなく、一例として、図３Ａから図３Ｃに示したように様々な形態を有する。
【００８０】
（第２実施形態）
図４Ａは、本発明の第２実施形態による半導体メモリ素子を示した断面図である。図４Ｂは図４Ａの一部を拡大して示した断面図である。
【００８１】
図４Ａを参照すると、半導体メモリ素子２は基板１００から垂直に起立される垂直チャンネル１５０と、垂直チャンネル１５０を囲む垂直なゲート絶縁膜スタック１４０と、ゲート１６０がモールド絶縁膜１１０を介して上下離隔配置されてセルストリングＣＳＴＲを構成するゲートスタック２０と、垂直チャンネル１５０と電気的に接続されるビットライン１８０と、を含む。基板１００は隣接したゲートスタック２０の間に共通ソース１０８ｓを有する。垂直チャンネル１５０の下段はゲート絶縁膜スタック１４０を通して基板１００と電気的に接続される。垂直チャンネル１５０の上段にはプラグ１８２を通じてビットライン１８０と電気的に接続されるドレイン１０８ｄが形成される。隣接したゲートスタック２０は埋め立て絶縁膜１７１によって離隔される。ゲートスタック２０は層間絶縁膜１７３によってビットライン１８０と離隔される。
【００８２】
図４Ｂ、図４Ａを参照すると、垂直チャンネル１５０は基板１００と電気的に接続される半導体膜から中が埋められた（ｓｏｌｉｄ  ｐｉｌｌａｒ）構造である。本実施形態によると、基板１００は垂直チャンネル１５０と接続されるエピ膜１３０をさらに含む。ゲート絶縁膜スタック１４０はトンネル絶縁膜１４４、トラップ絶縁膜１４３、二重膜のブロッキング絶縁膜１４１、１４２を含む。ゲート絶縁膜スタック１４０を構成する絶縁膜１４１〜１４４の下部はＬ字の形態をなしてチャンネルホール１０２の底面の縁、即ちエピ膜１３０を一部覆う。図４Ａおよび図４Ｂの実施形態に於いて、ゲート絶縁膜スタック１４０と垂直チャンネル１５０は本発明を限定する意図ではなく、一例として、図３Ａから図３Ｃのように様々な形態を有する。エピ膜１３０の上面１３０ｓは基板１００の上面１００ｓと同一平面上に形成される。他の例として、図３Ｄおよび図３Ｅに示したようにエピ膜１３０の上面１３０ｓは基板１００の上面１００ｓの上に突出される。この場合エピ膜１３０の上面１３０ｓは最下層ゲート１６０の下面１６０ｓに比べて低いレベルである。また他の例として、チャンネルホール１０２が基板１００の上面１００ｓの下にリセスされないとエピ膜１３０を含まなくても良い。
【００８３】
（第３実施形態）
図５Ａは本発明の第３実施形態による半導体メモリ素子を示した断面図である。図５Ｂは図５Ａの一部を拡大して示した断面図である。
【００８４】
図５Ａを参照すると、半導体メモリ素子３は基板１００から垂直に起立されて下段が基板１００と電気的に接続される垂直チャンネル１５０と、ゲート１６０がモールド絶縁膜１１０を介して上下離隔配置されてセルストリングＣＳＴＲを構成するゲートスタック２０と、垂直チャンネル１５０の上段に形成されるドレイン１０８ｄにプラグ１８２を介して電気的に接続されるビットライン１８０と、を含む。基板１００は隣接したゲートスタック２０の間に共通ソース１０８ｓを含む。隣接したゲートスタック２０は埋め立て絶縁膜１７１によって離隔される。ゲートスタック２０は層間絶縁膜１７３によってビットライン１８０と離隔される。
【００８５】
図５Ｂ、図５Ａを参照すると、垂直チャンネル１５０は下段が閉ざされたシリンダ形の半導体膜１５２と、半導体膜１５２から囲まれる内部絶縁膜１５４を含む。他の例として、垂直チャンネル１５０は図４Ｂのように中が埋められた構造である。ゲート絶縁膜スタック１４０の中で一部の膜はゲートを囲み、残りの膜は垂直チャンネル１５０を囲む。例えば、第１ブロッキング絶縁膜１４１はフォールディングされた形態を有し、ゲート１６０の上下面および一側面を囲み、第２ブロッキング膜１４２とトラップ絶縁膜１４３およびトンネル絶縁膜１４４は垂直に延長されて垂直チャンネル１５０の側壁を囲む。図５Ａおよび図５Ｂの実施形態に於いて、ゲート絶縁膜スタック１４０と垂直チャンネル１５０は本発明を限定する意図ではなく、一例として、図３Ａから図３Ｃのように様々な形態を有する。半導体メモリ素子３はチャンネルホール１０２の下の基板１００に形成されるエピ膜１３０をさらに含む。エピ膜１３０の上面１３０ｓは基板１００の上面１００ｓと同一平面上に形成される。他の例として、図３Ｄおよび図３Ｅに示したようにエピ膜１３０の上面１３０ｓは基板１００の上面１００ｓの上に突出される。また他の例として、チャンネルホール１０２が基板１００の上面１００ｓの下にリセスされないと基板１００はエピ膜１３０を含まなくても良い。
【００８６】
（第４実施形態）
図６Ａは、本発明の第４実施形態による半導体メモリ素子を示した断面図である。図６Ｂは図６Ａの一部を拡大して示した断面図である。
【００８７】
図６Ａを参照すると、半導体メモリ素子４は基板１００から垂直に起立される垂直チャンネル１５０、垂直チャンネル１５０を囲む垂直なゲート絶縁膜スタック１４０、垂直チャンネル１５０の延長方向に沿ってゲート１６０が離隔して配列されるゲートスタック２０、ゲートスタック２０の上に配置されるビットライン１８０を含む。垂直チャンネル１５０はその下段が基板１００と電気的に接続され、その上段はビットライン１８０と電気的に接続される。隣接したゲートスタック２０の間の基板１００には共通ソース１０８ｓが形成され、垂直チャンネル１５０の上段はプラグ１８２が接続されるドレイン１０８ｄが形成される。隣接したゲートスタック２０は埋め立て絶縁膜１７１によって離隔され、層間絶縁膜１７３によってビットライン１８０と離隔される。
【００８８】
図６Ｂ、図６Ａを参照すると、垂直チャンネル１５０は下段が閉ざされているシリンダ形の半導体膜１５２と、半導体膜１５２から囲まれる内部絶縁膜１５４を含む。他の例として、垂直チャンネル１５０は図４Ｂのように中が埋められた構造である。図６Ａおよび図６Ｂの実施形態に於いて、ゲート絶縁膜スタック１４０と垂直チャンネル１５０は本発明を限定する意図ではなく、一例として、図３Ａから図３Ｃのように様々な形態を有する。ゲートスタック２０はエッチング阻止膜１１５を含む。例えば、ゲートスタック２０は基板１００の上面１００ｓの上に配置されるエッチング阻止膜１１５とそのエッチング阻止膜１１５の上に交互に積層されるモールド絶縁膜１１０とゲート１６０を含む。本実施形態によると、エッチング阻止膜１１５はチャンネルホール１０２の形成のとき基板１００の上面１００ｓがリセスされるのを防止する。これによって基板１００のリセスを補うためのエピ膜１３０を形成する必要がない。
【００８９】
（第５実施形態）
図７Ａから図７Ｍは、本発明の第５実施形態による半導体メモリ素子の製造方法を示した断面図である。図７Ｄは図７Ｃの一部を拡大して示した断面図である。図７Ｅおよび図７Ｆは図７Ｄの変形例を示した断面図である。
【００９０】
図７Ａを参照すると、基板１００の上にモールドスタック１０を形成する。基板１００は半導体、例えば、単結晶シリコンウェーハを含む。基板１００は第１導電型、例えば、Ｐ型にドーピングされる。モールドスタック１０はモールド絶縁膜１１０と、モールド絶縁膜１１０とエッチング選択比を有するモールド犠牲膜１２０を交互に積層して形成される。一例として、モールド絶縁膜１１０はシリコン酸化膜、例えば、ＳｉＯ2、シリコン酸窒化膜、例えば、ＳｉＯＮ、シリコン窒化膜、例えば、ＳｉＮ、Ｓｉ3Ｎ4、シリコンカーバイド膜、例えば、ＳｉＣの中で少なくとも何れか一つを含む。モールド犠牲膜１２０はシリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、シリコンカーバイド膜の中で少なくとも何れか一つを含み、モールド絶縁膜１１０の物質とは異なる。本実施形態によると、モールド絶縁膜１１０はシリコン酸化膜を蒸着し、モールド犠牲膜１２０はシリコン窒化膜を蒸着して形成できる。
【００９１】
モールド絶縁膜１１０は互いに同じ厚さまたはモールド絶縁膜１１０の中で少なくとも二つは互いに異なる厚さを有する。一例として、最下層のモールド絶縁膜１１０は他のモールド絶縁膜１１０に比べて薄い厚さを有する。類似に、モールド犠牲膜１２０は互いに異なる厚さまたはモールド犠牲膜１２０の中で少なくとも二つは互いに異なる厚さを有する。
【００９２】
図７Ｂを参照すると、モールド絶縁膜１１０とモールド犠牲膜１２０の上にマスク９０を形成し、そのマスク９０を利用した異方性エッチングでモールドスタック１０をパターニングできる。パターニングによってモールドスタック１０を貫通するチャンネルホール１０２が形成される。マスク９０はフートレジストの塗布および現像工程で形成できる。異方性エッチングでチャンネルホール１０２が形成されるときチャンネルホール１０２の底面１０２ｓはエッチングの深さのばらつきによって基板１００の上面１００ｓと同じか異なるレベルを有する。例えば、チャンネルホール１０２の底面１０２ｓが基板１００の上面１００ｓより上にある場合後述する垂直チャンネル（図７Ｍ）の１５０が基板１００と電気的に接続されない。逆に、チャンネルホール１０２の底面１０２ｓが基板１００の上面１００ｓより下にある場合後述するゲート絶縁膜スタック（図７Ｍ）の１４０が基板１００の上面１００ｓの下部に貫通して共通ソース（図７Ｍ）の１０８ｓと垂直チャンネル１５０との間の電流経路が長くなる。本実施形態によると、エッチングの深さのばらつきを防止するために基板１００のエッチングをさらに深くする。これによって基板１００の上面１００ｓが除去されてチャンネルホール１０２の下にリセス領域１０３が形成される。リセス領域１０３は異方性エッチングを利用して基板１００が過度にエッチングされるようにしてチャンネルホール１０２と同時に形成する。他の例として、リセス領域１０３はチャンネルホール１０２を形成した後に基板１００を選択的に除去できる異方性または等方性エッチングで形成する。
【００９３】
図７Ｃを参照すると、リセス領域１０３を詰めるエピ膜１３０を形成する。一例として、１０００℃前後の温度、例えば、約１２００℃の条件でシリコンソースガス、例えば、ＳｉＣｌ4、ＳｉＨ4、ＳｉＨ2Ｃｌ2、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8、ＳｉＨ3Ｃｌ、ＳｉＨＣｌ3と水素ガスが混合された反応ガスを基板１００に供給する。反応ガスから分離されるシリコン、例えば、ＳｉＣｌ4＋２Ｈ2＝Ｓｉ＋４ＨＣｌがリセス領域１０３によって露出された基板１００に蒸着されるのでエピ膜１３０が形成される。他の例として、シリコンの蒸着およびＨＣｌによるエッチングによってエピ膜１３０が形成される。本実施形態によると、基板１００と同じまたは類似な結晶軸を有するシリコンを含むエピ膜１３０が形成される。エピ膜１３０は単結晶シリコン膜を含む。他の例として、エピ膜１３０は多結晶シリコン膜から形成できる。ドーパントガス、例えば、Ｂ2Ｈ6をさらに供給して基板１００と同じ導電型、例えば、Ｐ型を有するエピ膜１３０を形成できる。ドーパントガスはシリコンソースガスと共に投入されて不純物がドーピングされたエピ膜１３０を形成できる。他の例として、エピ膜１３０を形成した後にドーパントガスを投入してエピ膜１３０を不純物でドーピングできる。エピ膜１３０の形成は前述した気相成長法（Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）以外に液相成長法（Ｌｉｑｕｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）、分子線成長法（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）、固相成長法（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）などを利用して形成する。
【００９４】
図７Ｄを参照すると、リセス領域１０３を通して露出された基板１００の上ではシリコンが成長され、モールド絶縁膜１１０の上ではシリコンが成長されない。或いは、シリコンは基板１００の上からの成長速度に比べて遅い速度で成長させることができる。従って、エピ膜１３０はリセス領域１０３内に選択的に形成できる。エピ膜１３０の上面１３０ｓは基板１００の上面１００ｓと同一平面上に形成される平坦面である。
【００９５】
図７Ｅを参照すると、エピ膜１３０の成長はリセス領域１０３の側面および底面から同時に行われる。このとき、エピ膜１３０の上面１３０ｓは平坦ではない円弧状の形態を有する。シリコンの成長速度を適切に制御することによって最下層のモールド犠牲膜１２０の下面１２０ｓより低い上面１３０ｓを有するエピ膜１３０を形成できる。
【００９６】
図７Ｆを参照すると、エピ膜１３０はその上面１００ｓが基板１００の上面１００ｓに比べて高いレベルになるように形成されて最下層のモールド絶縁膜１１０とは側方に一部がオーバーラップされる。エピ膜１３０の成長速度を適切に制御して最下層のモールド犠牲膜１２０の下面１２０ｓに比べて低い上面１３０ｓを有するエピ膜１３０を形成できる。本実施形態によると、エピ膜１３０は基板１００の上面１００ｓの外に突出されて最下層のモールド絶縁膜１１０とは左右方向で一部がオーバーラップされるがモールド犠牲膜１２０とは左右方向にオーバーラップされない。エピ膜１３０の上面１３０ｓは平坦または図７Ｅのように円弧状の形態を有する。
【００９７】
図７Ｇを参照すると、チャンネルホール１０２の内壁を覆うゲート絶縁膜スタック１４０を形成する。ゲート絶縁膜スタック１４０を覆うスペーサ膜１５１をさらに形成できる。第５実施形態によると、ゲート絶縁膜スタック１４０とスペーサ膜１５１はチャンネルホール１０２を完全に詰めなく最上層のモールド絶縁膜１１０をさらに覆うように延長される。ゲート絶縁膜スタック１４０はキャリアをトラップできる少なくとも一つの絶縁体を含む複数の絶縁膜を蒸着して形成できる。一例として、ゲート絶縁膜スタック１４０は第１ブロッキング絶縁膜１４１、第２ブロッキング絶縁膜１４２、トラップ絶縁膜１４３およびトンネル絶縁膜１４４を化学気相蒸着、原子層蒸着を利用して順次蒸着して形成できる。
【００９８】
トラップ絶縁膜１４３は比較的に豊富な電荷トラップサイト（ｃｈａｒｇｅ−ｔｒａｐｐｉｎｇ  ｓｉｔｅ）を有する絶縁体、例えば、シリコン窒化膜、シリコン酸窒化膜の中で少なくとも何れか一つを含む。他の例として、トラップ絶縁膜１４３は導電性のナノドットが含まれたシリコン窒化膜からなる。トンネル絶縁膜１４４はトラップ絶縁膜１４３に比べて大きいバンドギャップを有する絶縁体、例えば、シリコン酸化膜を含む。第１および第２ブロッキング絶縁膜１４１、１４２の中で少なくとも何れか一つはトンネル絶縁膜１４４のバンドギャップより小さく、トラップ絶縁膜１４３のバンドギャップより大きいバンドギャップを有する高誘電膜を含む。一例として、第１ブロッキング絶縁膜１４１はアルミニウム酸化膜またはハフニウム酸化膜を含み、第２ブロッキング絶縁膜１４２はシリコン酸化膜を含む。スペーサ膜１５１はシリコン酸化膜、シリコン窒化膜のような絶縁体、単結晶シリコン、多結晶シリコンまたは非晶質シリコンのような半導体で形成できる。
【００９９】
図７Ｈを参照すると、ゲート絶縁膜スタック１４０をパターニングしてチャンネルホール１０２の内側壁に沿って延長された垂直な形態に形成できる。例えば、異方性エッチングでゲート絶縁膜スタック１４０をパターニングしてチャンネルホール１０２の内側壁を覆い、エピ膜１３０の一部を覆う垂直な形態に変形させることができる。異方性エッチングによりスペーサ膜１５１はトンネル絶縁膜１４４に沿って延長される垂直な形態にパターニングできる。本実施形態によると、異方性エッチングの間にスペーサ膜１５１の下に位置するゲート絶縁膜スタック１４０の下部はエッチングされない。一例によると、パターニングされるゲート絶縁膜スタック１４０はエピ膜１３０の一部を覆うＬ字の形態を有する第１および第２ブロッキング絶縁膜１４１、１４２とトラップ絶縁膜１４３を含む。トンネル絶縁膜１４４は概ね垂直に延長されるシリンダの形態または下部がＬ字のシリンダの形態を有するようにパターニングされる。スペーサ膜１５１は除去されても良く、除去されないまま残されても良い。
【０１００】
ゲート絶縁膜スタック１４０は本発明を限定する意図ではなく、一例として、図３Ａから図３Ｅを参照して前述したように様々な形態を有する。絶縁膜スタック１４０の水平厚さは最下層モールド絶縁膜１１０の垂直厚さと同じまたは異なるように形成される。例えば、最下層モールド絶縁膜１１０の垂直厚さは絶縁膜スタック１４０の水平厚さと同じまたは異なるように形成される。
【０１０１】
図７Ｉを参照すると、チャンネルホール１０２内に垂直チャンネル１５０を形成できる。垂直チャンネル１５０を形成することは、下部は閉ざされていて上部は開かれるシリンダ形態の半導体膜１５２を蒸着し、チャンネルホール１０２が完全に詰められる様に内部絶縁膜１５４を蒸着することを含む。例えば、半導体膜１５２は内部絶縁膜１５４を囲み、エピ膜１３０と接触される。半導体膜１５２は化学気相蒸着法または原子層蒸着法により単結晶シリコン、多結晶シリコンまたは非晶質シリコンを蒸着して形成できる。内部絶縁膜１５４はシリコン酸化膜を蒸着して形成できる。垂直チャンネル１５０は本発明を限定する意図ではなく、一例として、図３Ａから図３Ｅを参照して前述したように様々な形態を有する。
【０１０２】
図７Ｊを参照すると、モールドスタック１０を貫通するトレンチ１０４を形成する。一例として、異方性エッチングでモールドスタック１０をパターニングして隣接した垂直チャンネル１５０の間に基板１００の上面１００ｓを露出させるトレンチ１０４を形成する。トレンチ１０４の形成のとき基板１００の上面１００ｓが過度にエッチングされてリセスされる。トレンチ１０４はモールド絶縁膜１１０とモールド犠牲膜１２０の側壁を露出させる。トレンチ１０４は基板１００の上面１００ｓを横切る前後方向に延長されるライン形態をなす。これによって、モールドスタック１０は前後方向に延長されるライン形態を有する。ここで、前後方向は図７Ｊのページから出入りする方向を意味する。
【０１０３】
図７Ｋを参照すると、垂直チャンネル１５０に沿ってモールド犠牲膜１２０が上下離隔配列されるモールドウイング１５０を形成する。一例として、トレンチ１０４を通じてエッチャントを提供する等方性エッチングでモールド犠牲膜１２０を選択的に除去できる。等方性エッチングに於いてモールド絶縁膜１１０がシリコン酸化膜、モールド犠牲膜１２０がシリコン窒化膜である場合エッチャントとして燐酸（Ｈ3ＰＯ4）を利用できる。モールド犠牲膜１２０の除去によってモールド絶縁膜１１０の間にはゲート絶縁膜スタック１４０を露出させるスペース１０６が形成される。
【０１０４】
図７Ｌを参照すると、ゲート１６０がモールド絶縁膜１１０を介して上下離隔配列されるゲートスタック２０を形成できる。例えば、基板１００の上にシリコン、金属、金属窒化物、金属シリサイドなどのような導電体を蒸着した後異方性エッチングでパターニングしてスペース１０６を詰めるゲート１６０を形成できる。一例として、ゲート１６０はタングステン、タンタル窒化膜を含む。本実施形態によると、トレンチ１０４を通して露出された基板１００に不純物を注入して共通ソース１０８ｓを形成できる。共通ソース１０８ｓは基板１００と異なる導電型、例えば、Ｎ型にドーピングできる。一例として、複数の共通ソース１０８ｓは互いに連結されて等電位の状態または互いに異なる電位を有するように電気的に分離される。本実施形態によると、ゲート１６０と共通ソース１０８ｓはトレンチ１０４の延長方向と同じ方向、例えば、前後方向に延長される。
【０１０５】
図７Ｍを参照すると、トレンチ１０４を詰める埋め立て絶縁膜１７１、ゲートスタック２０を覆う層間絶縁膜１７３、層間絶縁膜１７３上にプラグ１８２を通じて垂直チャンネル１５０と電気的に接続されるビットライン１８０を形成できる。一例として、ゲートスタック２０を覆う絶縁体を蒸着した後平坦化してトレンチ１０４を詰める埋め立て絶縁膜１７１を形成できる。本実施形態によると、プラグ１８２は層間絶縁膜１７３を通して垂直チャンネル１５０に接続され、ビットライン１８０は層間絶縁膜１７３上に形成されプラグ１８２を通じて垂直チャンネル１５０と電気的に接続される。他の例として、絶縁体の蒸着工程から埋め立て絶縁膜１７１と層間絶縁膜１７３を同時に形成できる。層間絶縁膜１７３を形成する前に垂直チャンネル１５０の上段部を占める不純物でドーピングされる半導体膜を形成または垂直チャンネル１５０の上段部に不純物を注入して共通ソース１０８ｓと同じ導電型、例えば、Ｎ型を有するドレイン１０８ｄを形成できる。ビットライン１８０はゲート１６０の延長方向、例えば、前後方向に直交する方向、例えば、左右方向に延長される。これによって、例えば、図２Ａの半導体メモリ素子１、例えば、垂直ＮＡＮＤフラッシュメモリ素子のようなエピ膜１３０を含む半導体素子を形成できる。
【０１０６】
半導体メモリ素子１に於いて、垂直チャンネル１５０に沿って垂直に積層されるゲート１６０はセルストリングＣＳＴＲを構成できる。ゲート１６０の中で最下層のゲート１６０は共通ソース１０８ｓと垂直チャンネル１５０との間の電気的な接続を制御する接地選択ライン、最上層のゲート１６０はビットライン１８０と垂直チャンネル１５０との間の電気的な接続を制御するストリング選択ライン、及び、残りのゲート１６０は実質的に情報を貯蔵できるワードラインを構成する。
【０１０７】
他の例として、図７Ｂを参照して説明した垂直チャンネル１５０の形成のときエッチングの深さのばらつきがない場合基板１００の上面１００ｓがリセスされない。この場合エッチングの深さのばらつきを補うために基板１００にリセス領域１０３の形成をスキップでき、これによってエピ膜１３０の形成をスキップできる。
【０１０８】
また他の例として、図７Ｉから説明した垂直チャンネル１５０を形成することに於いて、垂直チャンネル１５０が完全に詰められるように半導体を蒸着できる。本実施形態によると、図４Ａに示した半導体メモリ素子２を形成できる。
【０１０９】
また他の例として、図７Ａからモールドスタック１０を形成しなく、モールド絶縁膜１１０とゲート１６０が交互に積層されるゲートスタック２０を先に形成した後にチャンネルホール１０２、ゲート絶縁膜スタック１４０、垂直チャンネル１５０、ビットライン１８０を順次形成して図２Ａと同じまたは類似な半導体メモリ素子を形成できる。
【０１１０】
（第６実施形態）
図８Ａから図８Ｄは本発明の第６実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１１１】
図８Ａを参照すると、図７Ａから図７Ｊを参照して説明した工程で基板１００上にモールド絶縁膜１１０とモールド犠牲膜１２０が交互に積層されるモールドスタック１０、基板１００の上面１００ｓから垂直に起立されてモールドスタック１０を貫通し、エピ膜１３０と電気的に接続される垂直チャンネル１５０、垂直チャンネル１５０を囲むトンネル絶縁膜１４４とトラップ絶縁膜１４３および第２ブロッキング絶縁膜１４２、モールドスタック１０を通して隣接した垂直チャンネル１５０の間で基板１００の上面１００ｓを露出させるトレンチ１０４を形成できる。チャンネルホール１０２の形成のときエッチングの深さのばらつきがないので基板１００の上面１００ｓがリセスされない場合エピ膜１３０は形成されない。
【０１１２】
垂直チャンネル１５０は半導体膜１５２が内部絶縁膜１５４を囲むマカロニ形の構造または半導体がチャンネルホール１０２を完全に詰める柱形の構造からなる。
図８Ｂを参照すると、図７Ｋから説明した工程で等方性エッチングによりモールド犠牲膜１２０を選択的に除去して垂直チャンネル１５０に沿ってモールド絶縁膜１１０が上下離隔配列されるモールドウイング１５を形成できる。スペース１０６により露出されるモールド絶縁膜１１０および第２ブロッキング絶縁膜１４２を覆う第１ブロッキング絶縁膜１４１を形成できる。本実施形態によると、ゲート絶縁膜スタック１４０を構成する絶縁膜１４１〜１４４の中で一部の絶縁膜１４２〜１４４は垂直チャンネル１５０を囲み、他の一部の絶縁膜１４１はモールドウイング１５を囲む。他の例として、第１および第２ブロッキング絶縁膜１４１、１４２がモールドウイング１５を囲み、トラップ絶縁膜１４３およびトンネル絶縁膜１４４が垂直チャンネル１５０を囲む。
【０１１３】
図８Ｃを参照すると、基板１００上に導電体の蒸着とパターニングによりスペース１０６を詰めるゲート１６０を含むゲートスタック２０を形成できる。第１ブロッキング絶縁膜１４１はゲート１６０を囲むフォールディング形態にパターニングできる。トレンチ１０４を通して露出される基板１００の上面１００ｓに不純物を注入して共通ソース１０８ｓを形成できる。
【０１１４】
図８Ｄを参照すると、図７Ｍを参照して説明した工程で埋め立て絶縁膜１７１、プラグ１８２、層間絶縁膜１７３およびビットライン１８０を形成して図５Ａの半導体メモリ素子３と同じまたは類似な半導体メモリ素子を形成できる。
【０１１５】
（第７実施形態）
図９Ａから図９Ｅは本発明の第７実施形態による半導体メモリ素子の製造方法を示した断面図である。
【０１１６】
図９Ａを参照すると、基板１００上にモールドスタック１０を形成した後モールドスタック１０をパターニングしてチャンネルホール１０２を形成する。モールドスタック１０は基板１００の上面１００ｓにエッチング阻止膜１１５を形成し、そのエッチング阻止膜１１５上にモールド犠牲膜１２０とモールド絶縁膜１１０を交互に積層して形成する。モールド絶縁膜１１０とモールド犠牲膜１２０はエッチング選択比を有する絶縁体からなる。エッチング阻止膜１１５はモールド絶縁膜１１０およびモールド犠牲膜１２０とエッチング選択比を有する絶縁体からなる。例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜、シリコンカーバイド膜、非晶質炭素膜、高誘電膜、例えば、ＨｆＯ2、Ａｌ2Ｏ3、低誘電膜、例えば、ＳｉＣＯＨ、多孔性絶縁膜の中で、モールド絶縁膜１１０はシリコン酸化膜から形成し、モールド犠牲膜１２０はシリコン窒化膜から形成し、エッチング阻止膜１１５はシリコン酸化膜とシリコン窒化膜を除いた他の物質から形成できる。チャンネルホール１０２はモールドスタック１０を異方性エッチングして形成できる。一例によると、チャンネルホール１０２の形成のときエッチング阻止膜１１５により基板１００の上面１００ｓが露出されない。
【０１１７】
図９Ｂを参照すると、チャンネルホール１０２により露出されるエッチング阻止膜１１５を例えば、湿式エッチング工程によって選択的に除去できる。これによって、チャンネルホール１０２により基板１００の上面１００ｓが露出される。本実施形態によると、チャンネルホール１０２の形成のときエッチング阻止膜１１５は基板１００の上面１００ｓがリセスされるのを阻止または最小化できる。このようにエッチングの深さのばらつきによる基板１００のリセスがない場合もあるので基板１００にリセス領域１０３を形成し、そのリセス領域１０３を詰めるエピ膜１３０の形成をスキップできる。
【０１１８】
図９Ｃを参照すると、図７Ｇから図７Ｊを参照して説明した工程でチャンネルホール１０２内に基板１００の上面１００ｓを一部覆う垂直なゲート絶縁膜スタック１４０を形成する。ゲート絶縁膜スタック１４０は第１ブロッキング絶縁膜１４１、第２ブロッキング絶縁膜１４２、トラップ絶縁膜１４３およびトンネル絶縁膜１４４を順次蒸着した後パターニングして垂直な形態に形成できる。続いて、チャンネルホール１０２内に垂直チャンネル１５０を形成する。垂直チャンネル１５０は下段が閉ざされるシリンダ形の半導体膜１５２と半導体膜１５２から囲まれる内部絶縁膜１５４を含む。他の例として、垂直チャンネル１５０は半導体からなる柱形の構造を有するように形成できる。続いて、モールドスタック１０をパターニングして隣接した垂直チャンネル１５０の間に基板１００の上面１００ｓを露出させるトレンチ１０４を形成できる。トレンチ１０４の形成はモールド絶縁膜１１０とモールド犠牲膜１２０を選択的に除去してエッチング阻止膜１１５を露出させ、露出されたエッチング阻止膜１１５を選択的に除去して基板１００の上面１００ｓを露出させる。一例によると、トレンチ１０４の形成のときエッチング阻止膜１１５により基板１００の上面１００ｓがリセスされるのを阻止または最小化できる。
【０１１９】
図９Ｄを参照すると、図７Ｋを参照して説明した工程で等方性エッチングによってモールド犠牲膜１２０を選択的に除去できる。これによって、垂直チャンネル１５０に沿ってエッチング阻止膜１１５とモールド絶縁膜１１０が上下離隔配列されたモールドウイング１５を形成できる。モールド犠牲膜１２０が除去されてゲート絶縁膜スタック１４０を露出させるスペース１０６が形成される。
【０１２０】
図９Ｅを参照すると、図７Ｌを参照して説明した工程でスペース１０６を導電体から詰めてゲート１６０を形成する方法でゲートスタック２０を形成し、トレンチ１０４により露出された基板１００に不純物を注入して共通ソース１０８ｓを形成できる。図７Ｍを参照して説明した工程で埋め立て絶縁膜１７１、プラグ１８２、層間絶縁膜１７３およびビットライン１８０を形成して図６Ａの半導体メモリ素子４を形成できる。
【０１２１】
（第８実施形態）
図１０Ａは、本発明の第８実施形態による半導体メモリ素子を具備したメモリカードを示したブロック図である。
【０１２２】
図１０Ａを参照すると、上述した本発明の実施形態による半導体メモリ素子１〜４の中で少なくとも何れか一つを含むフラッシュメモリ１２１０はメモリカード１２００に応用できる。一例として、メモリカード１２００はホストとフラッシュメモリ１２１０との間のデータ交換を制御するメモリコントローラ１２２０を含む。ＳＲＡＭ１２２１は中央処理装置１２２２の動作メモリとして使用できる。ホストインターフェース１２２３はメモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー修正コード１２２４はフラッシュメモリ１２１０から読み出されるデータに含まれているエラーを検出および訂正できる。メモリインターフェース１２２５はフラッシュメモリ１２１０とインターフェイシングできる。中央処理装置１２２２はメモリコントローラ１２２０のデータ交換のための制御動作を行う。
【０１２３】
（第９実施形態）
図１０Ｂは本発明の第９実施形態による半導体メモリ素子を応用する情報処理システムを示したブロック図である。
【０１２４】
図１０Ｂを参照すると、情報処理システム１３００は本発明の半導体メモリ素子１〜４の中で少なくとも何れか一つを具備したメモリシステム１３１０を含む。情報処理システム１３００はモバイル機器やコンピュータなどを含む。一例として、情報処理システム１３００はメモリシステム１３１０とそれぞれシステムバス１３６０に電気的に接続されるモデム１３２０、中央処理装置１３３０、ＲＡＭ１３４０、ユーザインターフェース１３５０を含む。メモリシステム１３１０はフラッシュメモリ１３１１とメモリコントローラ１３１２を含み、図１０Ａのメモリカード１２００と同様に構成できる。このようなメモリシステム１３１０には中央処理装置１３３０によって処理されたデータまたは外から入力されたデータが貯蔵される。情報処理システム１３００はメモリカード、半導体ディスク装置（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ）、カメライメージプロセッサ（Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ）およびその他の応用チッブセット（Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐ  ｓｅｔ）に使用できる。一例として、メモリシステム１３１０は半導体ディスク装置（ＳＳＤ）から構成でき、この場合、情報処理システム１３００は大容量のデータをメモリシステム１３１０に信頼かつ安定的に貯蔵できる。
【０１２５】
以上、発明の詳細な説明は実施形態により限定されず、本発明の要旨を外れない範囲内で様々に変更できる。添付された請求範囲は他の実施形態も含むものと解釈されるべきである。
【符号の説明】
【０１２６】
２０    ・・・ゲートスタック、
１００  ・・・基板、
１０２  ・・・チャンネルホール、
１１０  ・・・モールド絶縁膜、
１１５  ・・・エッチング阻止膜、
１４０  ・・・ゲート絶縁膜スタック、
１５０  ・・・垂直チャンネル、
１６０  ・・・ゲート、
１７１  ・・・埋め立て絶縁膜、
１７３  ・・・層間絶縁膜、
１８０  ・・・ビットライン、
１８２  ・・・プラグ、
１２００・・・メモリカード、
１２１０・・・フラッシュメモリ、
１２２０・・・メモリコントローラ、
１２２１・・・ＳＲＡＭ、
１２２２・・・中央処理装置、
１２２３・・・ホストインターフェース、
１２２４・・・エラー修正コード、
１２２５・・・メモリインターフェース。
【図１】
2014033201.tif 000003
【図２Ａ】
2014033201.tif 000004
【図２Ｂ】
2014033201.tif 000005
【図３Ａ】
2014033201.tif 000006
【図３Ｂ】
2014033201.tif 000007
【図３Ｃ】
2014033201.tif 000008
【図３Ｄ】
2014033201.tif 000009
【図３Ｅ】
2014033201.tif 000010
【図４Ａ】
2014033201.tif 000011
【図４Ｂ】
2014033201.tif 000012
【図５Ａ】
2014033201.tif 000013
【図５Ｂ】
2014033201.tif 000014
【図６Ａ】
2014033201.tif 000015
【図６Ｂ】
2014033201.tif 000016
【図７Ａ】
2014033201.tif 000017
【図７Ｂ】
2014033201.tif 000018
【図７Ｃ】
2014033201.tif 000019
【図７Ｄ】
2014033201.tif 000020
【図７Ｅ】
2014033201.tif 000021
【図７Ｆ】
2014033201.tif 000022
【図７Ｇ】
2014033201.tif 000023
【図７Ｈ】
2014033201.tif 000024
【図７Ｉ】
2014033201.tif 000025
【図７Ｊ】
2014033201.tif 000026
【図７Ｋ】
2014033201.tif 000027
【図７Ｌ】
2014033201.tif 000028
【図７Ｍ】
2014033201.tif 000029
【図８Ａ】
2014033201.tif 000030
【図８Ｂ】
2014033201.tif 000031
【図８Ｃ】
2014033201.tif 000032
【図８Ｄ】
2014033201.tif 000033
【図９Ａ】
2014033201.tif 000034
【図９Ｂ】
2014033201.tif 000035
【図９Ｃ】
2014033201.tif 000036
【図９Ｄ】
2014033201.tif 000037
【図９Ｅ】
2014033201.tif 000038
【図１０Ａ】
2014033201.tif 000039
【図１０Ｂ】
2014033201.tif 000040