(57)【要約】【課題】ストリーキングを低減することが可能な固体撮像装置を提供する。【解決手段】光電変換した電荷を蓄積する画素ＰＣがマトリックス状に配置された画素アレイ部１と、画素ＰＣを垂直方向に走査する垂直走査回路２と、画素ＰＣを水平方向に走査する水平走査回路５と、画素ＰＣから読み出された画素信号を垂直方向に伝送する垂直信号線Ｖｌｉｎと、垂直信号線Ｖｌｉｎの電圧レベルが所定値以下にならないように画素ＰＣから垂直信号線Ｖｌｉｎに流れる電流を制御するクリップ制御回路８とを備える。【選択図】図１
2014033391.tif 000002
【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素を垂直方向に走査する垂直走査回路と、
前記画素を水平方向に走査する水平走査回路と、
前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
前記画素からの信号の読み出し時に前記垂直信号線の電圧レベルが所定値以下にならないように前記画素から前記垂直信号線に流れる電流を制御するクリップ制御回路と、
前記画素との間でソースフォロア動作を行うことにより、前記画素から前記垂直信号線にカラムごとに信号を読み出す負荷回路と、
前記画素から読み出された輝度信号に基づいてアナログゲインを調整する自動レベル制御回路とを備え、
前記画素は、
光電変換を行うフォトダイオードと、
前記フォトダイオードからフローティングディフュージョンに信号を転送する読み出しトランジスタと、
前記フローティングディフュージョンに蓄積されている信号をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電位を検出する増幅トランジスタとを備え、
前記クリップ制御回路は、前記アナログゲインに基づいて、前記リセットトランジスタに印加されるリセット信号の基準レベルを制御することにより、前記画素から前記垂直信号線に流れる電流を制御することを特徴とする固体撮像装置。
【請求項２】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素を垂直方向に走査する垂直走査回路と、
前記画素を水平方向に走査する水平走査回路と、
前記画素から読み出された画素信号を垂直方向に伝送する垂直信号線と、
前記画素からの信号の読み出し時に前記垂直信号線の電圧レベルが所定値以下にならないように前記画素から前記垂直信号線に流れる電流を制御するクリップ制御回路とを備えることを特徴とする固体撮像装置。
【請求項３】
前記画素との間でソースフォロア動作を行うことにより、前記画素から前記垂直信号線にカラムごとに信号を読み出す負荷回路を備えることを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
前記画素は、
光電変換を行うフォトダイオードと、
前記フォトダイオードからフローティングディフュージョンに信号を転送する読み出しトランジスタと、
前記フローティングディフュージョンに蓄積されている信号をリセットするリセットトランジスタと、
前記フローティングディフュージョンの電位を検出する増幅トランジスタとを備え、
前記クリップ制御回路は、前記リセットトランジスタに印加されるリセット信号の基準レベルに基づいて前記画素から前記垂直信号線に流れる電流を制御することを特徴とする請求項２または３に記載の固体撮像装置。
【請求項５】
前記画素から読み出された輝度信号に基づいてアナログゲインを調整する自動レベル制御回路を備え、
前記クリップ制御回路は、前記アナログゲインに基づいて前記画素から前記垂直信号線に流れる電流を制御することを特徴とする請求項２から４のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサでは、画素からの信号を読み出すため定電流回路がカラムごとに設けられることがある。この時、高輝度光が画素に入射すると、定電流回路が定電流動作できなくなり、電源電圧や接地電圧が変動する。そして、この変動が定電流回路の共通バイアスを介してカラム間を伝わると、ストリーキングと呼ばれる白筋が画面の横方向に発生することがあった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２５２５２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、ストリーキングを低減することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、画素アレイ部と、垂直走査回路と、水平走査回路と、垂直信号線と、クリップ制御回路とを備える。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。垂直走査回路は、前記画素を垂直方向に走査する。水平走査回路は、前記画素を水平方向に走査する。垂直信号線は、前記画素から読み出された画素信号を垂直方向に伝送する。クリップ制御回路は、前記画素からの信号の読み出し時に前記垂直信号線の電圧レベルが所定値以下にならないように前記画素から前記垂直信号線に流れる電流を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１のＣＭＯＳセンサの概略構成を示すブロック図である。
【図３】図３は、図２のＣＭＯＳセンサの画素の構成例を示す回路図である。
【図４】図４は、図３の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
【図５】図５（ａ）は、アナログゲインとリセット信号の基準レベルとの関係を示す図、図５（ｂ）は、アナログゲインと読み出し信号のダイナミックレンジとの関係を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
図１は、一実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、この固体撮像装置には、画像信号Ｓ１を出力するＣＭＯＳセンサ１０１、ＡＤクランプ回路１０２、ＯＢクランプ回路１０３、ゲイン調整回路１０４、色分離回路１０５および自動レベル制御回路１０６が設けられている。なお、例えば、ＣＭＯＳセンサ１０１のフィルタ配列としてベイヤ配列を用いることができ、画像信号Ｓ１としてはＲＡＷ画像信号を挙げることができる。
【０００９】
ＣＭＯＳセンサ１０１には、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。またＣＭＯＳセンサ１０１には、画素から読み出された画素信号を垂直方向に伝送する垂直信号線が設けられている。そして、画素との間でソースフォロア動作を行うことにより、画素から垂直信号線に読み出された信号をカラムごとに検出することができる。ここで、ＣＭＯＳセンサ１０１は、画素からの信号の読み出し時に垂直信号線の電圧レベルが所定値以下にならないように画素から垂直信号線に流れる電流を制御することができる。
【００１０】
ＡＤクランプ回路１０２は、ＣＭＯＳセンサ１０１の遮光画素から読み出された黒レベルが目標値に一致するように制御パラメータＰＣを設定することができる。
【００１１】
ＯＢクランプ回路１０３は、ＣＭＯＳセンサ１０１の遮光画素から読み出された黒レベルに基づいて、ＣＭＯＳセンサ１０１の画素から読み出された画像信号をクランプすることができる。
【００１２】
ゲイン調整回路１０４は、ＯＢクランプ回路１０３から出力された画像信号Ｓ３のホワイトバランスやゲインを調整することができる。なお、ホワイトバランスやゲインを調整するパラメータは、コマンド設定値またはデジタルゲインＧＤを用いることができる。
【００１３】
色分離回路１０５は、ゲイン調整回路１０４から出力された画像信号Ｓ４を色分離信号Ｓ５に変換することができる。なお、色分離信号Ｓ５としては、ＲＧＢ信号またはＹＵＶ信号を挙げることができる。この時、色分離回路１０５は、画像信号Ｓ４から輝度信号Ｓ６を抽出することができる。
【００１４】
自動レベル制御回路１０６は、画面の輝度調節を行うことができる。この時、自動レベル制御回路１０６は、輝度信号Ｓ６に基づいて画面の明るさを判断し、デジタルゲインＧＤおよびアナログゲインＧＡを調整することができる。
【００１５】
そして、ＣＭＯＳセンサ１０１において被写体からの入射光が光電変換される。そして、ＣＭＯＳセンサ１０１にて生成された画像信号Ｓ１がＯＢクランプ回路１０３に出力される。また、ＣＭＯＳセンサ１０１の遮光画素から読み出されたＯＢ信号Ｓ２がＡＤクランプ回路１０２に出力される。
【００１６】
そして、ＯＢクランプ回路１０３において、遮光画素から読み出された黒レベルに基づいて画像信号Ｓ１がクランプされることで画像信号Ｓ３が生成され、ゲイン調整回路１０４に出力される。
【００１７】
そして、ゲイン調整回路１０４において、自動レベル制御回路１０６から出力されたデジタルゲインＧＤに基づいて画像信号Ｓ３のゲインが調整されることで画像信号Ｓ４が生成され、色分離回路１０５に出力される。
【００１８】
そして、色分離回路１０５において、画像信号Ｓ４が色分離信号Ｓ５に変換されるとともに、画像信号Ｓ４から輝度信号Ｓ６が抽出され自動レベル制御回路１０６に出力される。
【００１９】
そして、自動レベル制御回路１０６において、輝度信号Ｓ６に基づいてデジタルゲインＧＤおよびアナログゲインＧＡが調整され、デジタルゲインＧＤはゲイン調整回路１０４に出力されるとともに、アナログゲインＧＡはＡＤクランプ回路１０２に出力される。
【００２０】
そして、ＡＤクランプ回路１０２において、所定のクランプ電圧が与えられるように制御パラメータＰＣが設定され、ＣＭＯＳセンサ１０１に出力される。そして、その時にＣＭＯＳセンサ１０１の遮光画素から読み出された黒レベルのＡＤ変換値がＯＢ信号Ｓ２としてＡＤクランプ回路１０２に出力される。そして、ＡＤクランプ回路１０２において、遮光画素から読み出された黒レベルの目標値に対するクランプ電圧が算出される。そして、黒レベルの目標値に対するクランプ電圧が与えられるように制御パラメータＰＣが設定され、ＣＭＯＳセンサ１０１に出力される。
【００２１】
また、ＡＤクランプ回路１０２において、アナログゲインＧＡに応じてランプ波の傾きが制御されるように制御パラメータＰＣが設定され、ＣＭＯＳセンサ１０１に出力される。そして、ＣＭＯＳセンサ１０１において、画素から読み出された信号成分のレベルがランプ波のレベルに一致するまでのクロックのカウント結果に基づいて、信号成分がＡＤ変換される。
【００２２】
図２は、図１のＣＭＯＳセンサの概略構成を示すブロック図である。
図２において、ＣＭＯＳセンサ１０１には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにマトリックス状に配置されている。また、この画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【００２３】
また、ＣＭＯＳセンサ１０１には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路４、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４に基準電圧ＶＲＥＦを出力する基準電圧発生回路６、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７および画素ＰＣからの信号の読み出し時に垂直信号線Ｖｌｉｎの電圧レベルが所定値以下にならないように画素ＰＣから垂直信号線Ｖｌｉｎに流れる電流を制御するクリップ制御回路８が設けられている。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。
【００２４】
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された信号が垂直信号線Ｖｌｉｎを介して伝送され、カラムＡＤＣ回路４に送られる。また、基準電圧発生回路６において、基準電圧ＶＥＲＦとしてランプ波が設定され、制御パラメータＰＣに従ってランプ波の傾きが制御された後、カラムＡＤＣ回路４に送られる。そして、カラムＡＤＣ回路４において、画素ＰＣから読み出された信号レベルとリセットレベルがランプ波のレベルに一致するまでクロックのカウント動作が行われ、その時の信号レベルとリセットレベルとの差分がとられることで各画素ＰＣの信号成分がＣＤＳにて検出され、出力信号Ｓ１として出力される。
【００２５】
また、クリップ制御回路８にはアナログゲインＧＡが入力される。そして、アナログゲインＧＡに基づいて、垂直信号線Ｖｌｉｎの電圧レベルが所定値以下にならないように画素ＰＣから垂直信号線Ｖｌｉｎに流れる電流が制御される。
【００２６】
これにより、高輝度光が画素ＰＣに入射した場合においても、垂直信号線Ｖｌｉｎの電圧レベルが所定値以下にならないようにすることができ、画素ＰＣと負荷回路３との間でソースフォロア動作をそのまま継続させつつ、電源電圧や接地電圧の変動を抑制することができる。このため、垂直信号線Ｖｌｉｎの電流分布の変動を抑制しつつ、電源電圧や接地電圧の変動が負荷回路３の共通バイアスを介してカラム間を伝わるのを抑制することができ、ストリーキングと呼ばれる白筋が画面の横方向に発生するのを防止することができる。
【００２７】
図３は、図２のＣＭＯＳセンサの画素の構成例を示す回路図である。
図３において、画素ＰＣには、フォトダイオードＰＤ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００２８】
そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＳＧが入力され、リセットトランジスタＴｃのドレインは、電源電位ＲＳＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、電源電位ＶＤＤに接続されている。
【００２９】
また、負荷回路３には、カラムごとに電流原Ｇが設けられている。そして、電流原Ｇはカラムごとに垂直信号線Ｖｌｉｎに接続されている。なお、図２の水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤおよびリセット信号ＲＳＧをロウごとに画素ＰＣに伝送することができる。
【００３０】
図４は、図３の画素の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
図４において、電源電位ＲＳＤが立ち上がった状態で（ｔ１）、リセット信号ＲＳＧが立ち上がると（ｔ２）、リセットトランジスタＴｃがオンし、リーク電流などで発生した余分な電荷がフローティングディフュージョンＦＤにリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと電流原Ｇとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
【００３１】
そして、カラムＡＤＣ回路４において、リセットレベルの出力電圧ＶＳＩＧが入力された状態で、基準電圧ＶＥＲＦとしてランプ波が与えられると、リセットレベルの出力電圧ＶＳＩＧとランプ波とが比較される。
【００３２】
そして、リセットレベルの出力電圧ＶＳＩＧがランプ波のレベルと一致するまでダウンカウントされることで、リセットレベルの出力電圧ＶＳＩＧがデジタル値に変換され保持される。
【００３３】
次に、読み出し信号ＲＥＡＤが立ち上がると（ｔ３）、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと電流原Ｇとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介してカラムＡＤＣ回路４に出力される。
【００３４】
そして、カラムＡＤＣ回路４において、信号レベルの出力電圧ＶＳＩＧが入力された状態で、基準電圧ＶＥＲＦとしてランプ波が与えられると、信号レベルの出力電圧ＶＳＩＧとランプ波とが比較される。
【００３５】
そして、信号レベルの出力電圧ＶＳＩＧがランプ波のレベルと一致するまで今度はアップカウントされることで、信号レベルの出力電圧ＶＳＩＧとリセットレベルの出力電圧ＶＳＩＧとの差分がデジタル値に変換され、出力信号Ｓ１として出力される。
【００３６】
次に、電源電位ＲＳＤが立ち下がった状態でリセット信号ＲＳＧが立ち上がると（ｔ４）、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの電位がロウレベルに設定される。このため、増幅トランジスタＴｂがオフし、直信号線Ｖｌｉｎの電圧がフローティングディフュージョンＦＤの電位に追従しないようになる。
【００３７】
ここで、画素ＰＣからの信号の読み出し時にリセットトランジスタＴｃがカットオフしないようにリセット信号ＲＳＧの基準レベルＲＳＬが設定される。このため、高輝度光がフォトダイオードＰＤに入射した場合においても、リセットトランジスタＴｃを介して垂直信号線Ｖｌｉｎに電流Ｉｅが流れ、フローティングディフュージョンＦＤの電圧レベルが所定値以下にならないようにすることができる。従って、垂直信号線Ｖｌｉｎの出力電圧ＶＳＩＧが所定値以下にならないようにすることができ、電流原Ｇは定電流動作を継続することができる。この結果、画素ＰＣと負荷回路３との間でソースフォロア動作をそのまま継続させつつ、電源電圧や接地電圧の変動を抑制することができ、ストリーキングと呼ばれる白筋が画面の横方向に発生するのを防止することができる。
【００３８】
図５（ａ）は、アナログゲインとリセット信号の基準レベルとの関係を示す図である。
図５（ａ）において、アナログゲインＧＡがしきい値ＴＨ以下ならば、画素ＰＣからの信号の読み出し時にリセットトランジスタＴｃがカットオフするようにリセット信号ＲＳＧの基準レベルＲＳＬが設定される。一方、アナログゲインＧＡがしきい値ＴＨを越えたならば、画素ＰＣからの信号の読み出し時にリセットトランジスタＴｃがカットオフしないようにリセット信号ＲＳＧの基準レベルＲＳＬが上昇される。なお、高輝度光によるストリーキングが画面上で目立つのは画面が暗い時である。このため、高輝度光がＣＭＯＳセンサ１０１にスポット状に入射した場合においても、アナログゲインＧＡを高くしたままにすることができ、高輝度光によるストリーキングを抑制することができる。
【００３９】
ここで、リセット信号ＲＳＧの基準レベルＲＳＬが上昇されると、出力電圧ＶＳＩＧの下限がリセット信号ＲＳＧの基準レベルＲＳＬで制限されるため、ダイナミックレンジＤＲが狭くなる。
図５（ｂ）は、アナログゲインと読み出し信号のダイナミックレンジとの関係を示す図である。
図５（ｂ）において、アナログゲインＧＡが大きい場合は、画像が暗い場合であるので、アナログゲインＧＡが大きくなるに従って出力電圧ＶＳＩＧのダイナミックレンジＤＲが狭くなる。このため、アナログゲインＧＡが大きい場合はダイナミックレンジＤＲが元々狭いのでの、リセット信号ＲＳＧの基準レベルＲＳＬを上昇させた場合においても、ダイナミックレンジＤＲの低下を抑制することができる。
【００４０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４１】
１０１  ＣＭＯＳセンサ、１０２  ＡＤクランプ回路、１０３  ＯＢクランプ回路、１０４  ゲイン調整回路、１０５  色分離回路、１０６  自動レベル制御回路、  ＰＣ  画素、Ｔｂ  増幅トランジスタ、Ｔｃ  リセットトランジスタ、Ｔｄ  読み出しトランジスタ、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線、１  画素アレイ部、２  垂直走査回路、３  負荷回路、４  カラムＡＤＣ回路、５  水平走査回路、６  基準電圧発生回路、７  タイミング制御回路、８  クリップ制御回路
【図１】
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【図２】
2014033391.tif 000004
【図３】
2014033391.tif 000005
【図４】
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【図５】
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