(57)【要約】      （修正有）【課題】マルチプレクサの選択から出力までの遅延(select-to-output delay)を決定する回路を提供する。【解決手段】リングオシレータ２０は、偶数あるいは奇数の数のスタンダードセルマルチプレクサを有し、発振信号の信号経路は、リングオシレータのマルチプレクサの選択入力リードを通る。リングオシレータは、信号伝播遅延がマルチプレクサに供給された電圧に依存してどのように変わるのかを特徴づけるために使用される。テスト回路の最もクリティカルな回路経路を通って信号が伝わり続けることができる最小供給電圧が、モデル化される。【選択図】図４
2014168258.tif 000002
【特許請求の範囲】
【請求項１】
出力リード、選択入力リード、第１データ入力リードおよび第２データ入力リードを有する第１のマルチプレクサと、
出力リードおよび選択入力リードを有する第２のマルチプレクサと、
を備え、前記第１のマルチプレクサおよび前記第２のマルチプレクサは、実質上同一の構造を有し、前記第２のマルチプレクサの前記出力リードは、前記第１のマルチプレクサの前記選択入力リードに結合され、発振信号は、前記第２のマルチプレクサの前記出力リード上に存在し、前記第１のマルチプレクサの前記出力リードは、前記第２のマルチプレクサの前記選択入力リードに結合され、第１論理レベルは、前記第１のマルチプレクサの前記第１データ入力リード上に常時存在し、第２論理レベルは、前記第１のマルチプレクサの前記第２データ入力リード上に常時存在する、
回路。
【請求項２】
前記第２のマルチプレクサは、第１データ入力リードおよび第２データ入力リードを有し、前記第１のマルチプレクサの前記出力リードは、偶数の数のマルチプレクサを通って、前記第２のマルチプレクサの前記選択入力リードに結合され、前記偶数の数のマルチプレクサの各々および前記第１のマルチプレクサは、実質上同一の構造を有し、前記第２論理レベルは、前記第２のマルチプレクサの前記第１データ入力リード上に常時存在し、前記第１論理レベルは、前記第２のマルチプレクサの前記第２データ入力リード上に常時存在する、
請求項１に記載の回路。
【請求項３】
前記偶数の数のマルチプレクサの各々は、選択入力リードを有し、前記発振信号は、前記偶数の数のマルチプレクサの各々の前記選択入力リード上に存在する、請求項２に記載の回路。
【請求項４】
前記第２のマルチプレクサは、第１データ入力リードおよび第２データ入力リードを有し、前記第１のマルチプレクサの前記出力リードは、奇数の数のマルチプレクサを通って前記第２のマルチプレクサの前記選択入力リードに結合され、前記奇数の数のマルチプレクサの各々および前記第１のマルチプレクサは、実質上同一の構造を有し、前記第１論理レベルは、前記第２のマルチプレクサの前記第１データ入力リード上に常時存在し、前記第２論理レベルは、前記第２のマルチプレクサの前記第２データ入力リード上に常時存在する、
請求項１に記載の回路。
【請求項５】
前記奇数の数のマルチプレクサの各々は、選択入力リードを有し、前記発振信号は、前記奇数の数のマルチプレクサの各々の前記選択入力リード上に存在する、請求項４に記載の回路。
【請求項６】
前記発振信号は、フリーランニング発振信号である、請求項１に記載の回路。
【請求項７】
前記第１のマルチプレクサは、前記第１のマルチプレクサの前記出力リードに接続されるインバータを備える、請求項１に記載の回路。
【請求項８】
前記第１のマルチプレクサは、２つのパスゲートを備える、請求項１に記載の回路。
【請求項９】
前記第１のマルチプレクサは、トライステートマルチプレクサである、請求項１に記載の回路。
【請求項１０】
前記発振信号は、リングオシレータを回って、信号経路に沿って伝播し、前記信号経路は、前記第１のマルチプレクサの前記選択入力リードを通り、また、前記第２のマルチプレクサの前記選択入力リードを通る、請求項第１に記載の回路。
【請求項１１】
前記第１のマルチプレクサおよび前記第２のマルチプレクサは、リングオシレータの部分である、請求項１に記載の回路。
【請求項１２】
前記第１のマルチプレクサおよび前記第２のマルチプレクサは、前記第２のマルチプレクサの前記出力リードからの、前記第１のマルチプレクサの前記選択入力リードを通り、前記第２のマルチプレクサの前記選択入力リードを通り、そして前記第２のマルチプレクサの前記出力リードに戻る、信号伝播遅延を決定するためのシステムの部分である、請求項１に記載の回路。
【請求項１３】
実質上同一の複数のマルチプレクサ素子からリングオシレータ形成すること、
を備え、前記リングオシレータは、前記実質上同一の複数のマルチプレクサ素子以外に能動論理素子を含まない、
方法。
【請求項１４】
前記リングオシレータ上に存在する発振信号の周波数を決定することによって、前記実質上同一の複数のマルチプレクサ素子のうちの１つの、選択から出力までの遅延を決定すること、
をさらに備える請求項１３に記載の方法。
【請求項１５】
前記発振信号は、フリーランニング発振信号である、請求項１４に記載の回路。
【請求項１６】
前記実質上同一の複数のマルチプレクサ素子の各々は、供給電圧によって電力を供給されており、
前記実質上同一の複数のマルチプレクサ素子の各々の前記供給電圧を、あらかじめ決められたレベルにセットすることと、
供給電圧の前記あらかじめ決められたレベルで、前記実質上同一の複数のマルチプレクサ素子のうちの１つの、選択から出力までの遅延を決定することと、
をさらに備える、
請求項１３に記載の方法。
【請求項１７】
前記リングオシレータは、偶数の数の実質上同一の複数のマルチプレクサ素子を有しており、前記リングオシレータは、選択入力リード、第１データ入力リード、および第２データ入力リードを備えた第１のマルチプレクサ素子を含んでおり、前記リングオシレータは、出力リード、第１データ入力リード、および第２データ入力リードを備えた第２のマルチプレクサ素子を含んでおり、前記第２のマルチプレクサ素子の前記出力リードは、前記第１のマルチプレクサ素子の前記選択入力リードに接続されており、
前記第１のマルチプレクサ素子の前記第１データ入力リード上で第１論理レベルを保持することと、
前記第１のマルチプレクサ素子の前記第２データ入力リード上で第２論理レベルを保持することと、
前記第２のマルチプレクサ素子の前記第１データ入力リード上で前記第２論理レベルを保持することと、
前記第２のマルチプレクサ素子の前記第２データ入力リード上で前記第１論理レベルを保持することと、
をさらに備える請求項１３に記載の方法。
【請求項１８】
発振信号を生成すること、
を備え、前記発振信号の周波数は、１つのスタンダードセルマルチプレクサの選択入力リードを通っての前記発振信号の伝播遅延の関数であり、前記発振信号は、複数のスタンダードセルマルチプレクサ以外の能動論理素子を通らない信号経路を有する、
方法。
【請求項１９】
前記発振信号の前記周波数を使って、前記スタンダードセルマルチプレクサの選択から出力までの遅延を決定すること、
をさらに備え、前記スタンダードセルマルチプレクサの前記選択から出力までの遅延は、前記スタンダードセルマルチプレクサの前記選択入力リードを通った前記発振信号の前記伝播遅延を含む、
請求項１８に記載の方法。
【請求項２０】
前記信号経路は複数のスタンダードセルマルチプレクサを通り、前記発振信号の前記周波数は、結合された遅延の２分の１の逆数にほぼ等しく、前記結合された遅延は、前記スタンダードセルマルチプレクサの前記選択から出力までの遅延に、前記信号経路における前記複数のスタンダードセルマルチプレクサの数を乗算したものである、請求項１９に記載の方法。
【請求項２１】
前記信号経路は、偶数の数のスタンダードセルマルチプレクサを通る、請求項１８に記載の方法。
【請求項２２】
前記スタンダードセルマルチプレクサは、２つのパスゲートを備える、請求項１８に記載の方法。
【請求項２３】
複数のスタンダードセルマルチプレクサと、なお前記複数のスタンダードセルマルチプレクサの各々は選択から出力までの遅延を示す；
周波数が前記選択から出力までの遅延を決定するために使用されることができる、発振信号を生成するための手段と、なお前記手段は前記複数のスタンダードセルマルチプレクサ以外に能動論理素子を含まない；
を備える回路。
【請求項２４】
前記複数のスタンダードセルマルチプレクサの各々は、２つのパスゲートを備える、請求項２３に記載の回路。
【請求項２５】
前記複数のスタンダードセルマルチプレクサの各々は、トライステートマルチプレクサである、請求項２３に記載の回路。
【請求項２６】
前記手段は偶数の数のスタンダードセルマルチプレクサを含む、請求項２３に記載の回路。
【発明の詳細な説明】
【背景】
【０００１】
（分野）
本発明の開示は、一般的にオシレータデバイス(oscillator devices)に関連し、より具体的には、集積回路を通っての信号伝播遅延(signal propagation delay)を測るためのオシレータ回路に関連する。
【０００２】
（背景）
リングオシレータは、２つの電圧レベルの間で出力が発振する奇数の数のインバータ(odd number of inverters)で構成されたデバイスであると典型的に考えられている。インバータは、リング接続されており、最後のインバータ出力は最初のインバータ入力にフィードバックされる。各インバータは、そのインバータの入力電圧レベルが変わった後、有限の時間(finite amount of time)、反転された電圧レベルを出力する。このように、各インバータは、遅延素子(delay element)として動作する。第１のインバータの入力に反転された電圧のフィードバックは、リングにおける電圧レベルを発振させる。発振の周波数は、各インバータの遅延およびリングにおけるインバータの数に依存する。遅延素子の典型的なインプリメンテーション(implementation)においては、遅延は、遅延素子に電力を供給する(powers)電圧が増大するにつれ、減少する。したがって、リングオシレータの１つの共通のアプリケーション(application)は、電圧制御オシレータ（voltage-controlled oscillator）（ＶＣＯ）の中にある。
【０００３】
図１（先行技術(prior art)）は、５つのインバータから形成される従来の(conventional)リングオシレータ１０を示す。従来培われてきた知恵では、最後のリング素子の出力電圧レベルは、第１のリング素子のオリジナル入力電圧レベルと同じであろうから、偶数の数のリング素子で構成されたリングは発振できないと考えられていた。しかしながら、偶数の数のリング素子を有するリングオシレータは、開発されてきている。たとえば、図２（先行技術）は、差動配置(differential arrangement)に接続されている偶数の数のリング素子から形成されたリングオシレータ１１を示す。リングにおける各インバータは、差動信号によって駆動される。
【０００４】
リングオシレータの別のアプリケーションは、集積回路における信号伝播遅延をテストすることである。集積回路をより早く切り替えることは、特に通信とデータ処理の分野において、利点を提供する。しかしながら、より早い切り替えスピードの利点を十分に得るために、集積回路のパフォーマンスの限界は決められなければならない。リングオシレータは、回路設計のスピードパフォーマンスをテストするために使用されることができる。
【０００５】
図３（先行技術）は、集積回路のスピードパフォーマンスをテストするために使用される偶数の数のリング素子から形成されたリングオシレータ１２を示す。リングオシレータ１２の周波数は、テスト信号がテスト集積回路を通ってどのくらいかけて伝播するのかを測るために、使用される。リングオシレータ１２によって測られた伝播遅延は、２つのフリップフロップ(flip-flops)、２つの遅延素子そしてＡＮＤゲートを含めた様々な要素(components)を通った遅延の和である。リングオシレータ１２の発振の周波数だけでは、フリップフロップのうちの１つのクロックツーアウト(clock-to-out)遅延、遅延素子の遅延 (delay of a delay element)、あるいは、ＡＮＤゲートの遅延(delay of the AND gate)を示さない。他の方法は、これらの個々の遅延を決定するために使用されなくてはならない。
【０００６】
マルチプレクサのような、異なった要素のタイプ、を通っての信号伝播遅延を決定するリングオシレータを使用するための方法が、求められている。さらに、マルチプレクサの選択入力を通る信号経路に沿っての伝播遅延を測ることは、困難であり得る。したがって、マルチプレクサの選択から出力までの遅延(select-to-output delay)を決定する方法が求められている。
【発明の概要】
【０００７】
リングオシレータは、実質上同一の構造を有する２つ以上のマルチプレクサ素子(multiplexer elements)を含む。各マルチプレクサ素子は、２つのデータ入力リード、選択入力リード、および出力リードを有する。リングオシレータは、複数のマルチプレクサ素子以外に能動論理素子(active logic elements)を有さない。奇数あるいは偶数の数のマルチプレクサ素子があってもよい。
【０００８】
偶数の数のマルチプレクサ素子を含むリングオシレータの実施形態については、最初と最後のマルチプレクサ素子の２つのデータ入力リード上で保持された論理レベルは、逆のオリエンテーション(opposite orientation)を有する。最初のマルチプレクサ素子に関しては、第１論理レベルは、第１データ入力リード上で保持され、第２論理レベルは、第２データ入力リード上で保持される。最後のマルチプレクサ素子に関しては、第２論理レベルは、第１データ入力リード上で保持され、そして、第１論理レベルは、第２データ入力リード上で保持される。さらに、偶数の数の４つ以上のマルチプレクサ素子を有する実施形態については、第１論理レベルが、マルチプレクサ素子の第１データ入力リード上で保持され、複数の隣接するマルチプレクサ素子(adjacent multiplexer elements)の第１データ入力リードの第２論理レベルが保持されるように、論理レベルのオリエンテーション (orientation)は、交互に起こる(alternates)。
【０００９】
奇数の数のマルチプレクサ素子を含むリングオシレータの実施形態については、すべてのマルチプレクサ素子のデータ入力リード上で保持された論理レベルは、同じオリエンテーションを有する。各マルチプレクサ素子に関して、データ入力リードのうちの１つは、第１論理レベルで保持されており、他のデータ入力リードは、第２論理レベルで保持されている。
【００１０】
奇数あるいは偶数の数のマルチプレクサ素子の両方を有する実施形態については、リングオシレータは、信号経路が各マルチプレクサ素子の選択入力リードを通る発振信号(oscillating signal)を生成する。
【００１１】
リングオシレータの複数のマルチプレクサ素子は、最後のマルチプレクサ素子の出力リードから、第１のマルチプレクサ素子の選択入力リードを通り、その他のすべてのマルチプレクサ素子の選択入力リードを通り、そして最後のマルチプレクサ素子の出力リードに戻る、信号伝播遅延を決定するためのシステムの部分である。発振信号の周波数は、複数のマルチプレクサ素子を通っての信号伝播遅延の関数であり、発振信号の周波数は、１つのマルチプレクサ素子の選択から出力までの遅延を決定するために、使用される。マルチプレクサ素子を通っての信号伝播遅延は、マルチプレクサ素子に電力を供給する供給電圧が減少するにつれ、典型的に増加する。したがって、リングオシレータは、信号伝播遅延が、マルチプレクサに供給された電圧に依存してどのように変わるのかを特徴づけるために使用されることができる。複数のマルチプレクサ素子を含んでいるテスト回路の最もクリティカルな回路経路を通って信号が伝わり続けることができる最小供給電圧は、モデル化されることができる。更に、リングオシレータは、リアルタイムでタイミングおよび信号伝播遅延をモニタするために、オペレーショナル回路(operational circuits)の中に組み込まれることができる。
【００１２】
他の実施形態および利点は、下記の詳細な説明において説明されている。この概要(summary)は、発明を定義することを意図しない。本発明は特許請求の範囲によって定義される。
【００１３】
本発明のいくつかの実施形態が、今から詳細に参照され、それらの例は、添付図面において図示されている。
【図面の簡単な説明】
【００１４】
【図１】図１（先行技術）は、５つのインバータによって形成されたリングオシレータの概略回路図である。
【図２】図２（先行技術）は、偶数の数のリング素子から形成され、差動セットアップに接続されているリングオシレータの概略回路図である。
【図３】図３（先行技術）は、集積回路のスピードパフォーマンスをテストするために使用される、偶数の数のリング素子から形成されたリングオシレータの簡略ブロック図である。
【図４】図４は、一実施形態に従って、偶数の数のリング素子を備えたリングオシレータの簡略ブロック図である。
【図５】図５は、図４のリングオシレータを使って、テスト回路を通っての信号伝播遅延を決定するためのステップのフローチャートである。
【図６】図６は、別の実施形態に従って、奇数の数のリング素子を備えたリングオシレータの簡略ブロック図である。
【図７】図７は、さらに他の実施形態に従って、２つのマルチプレクサ素子を備えたリングオシレータの簡略ブロック図である。
【図８】図８は、さらに他の実施形態に従って、３つのマルチプレクサ素子を備えたリングオシレータの簡略ブロック図である。
【図９】図９は、さらに他の実施形態に従って、４つのマルチプレクサ素子を備えたリングオシレータの簡略ブロック図である。
【図１０】図１０は、さらに他の実施形態に従って、５つのマルチプレクサ素子を備えたリングオシレータの簡略ブロック図である。
【図１１】図４の実施形態のパスゲートがトライステートマルチプレクサに置き換えられた、リングオシレータの簡略ブロック図である。
【図１２】マルチプレクサ素子が３：１マルチプレクサである、リングオシレータの実施形態のマルチプレクサ素子の簡略ブロック図である。
【詳細な説明】
【００１５】
同様な数字が同様な要素を示している添付図面は、本発明の実施形態を示す。
【００１６】
一実施形態にしたがって、図４は、偶数の数のリング素子を含むリングオシレータ２０のひとつのインプリメンテーション(implementation)を図示する。リングオシレータ２０は、第１のマルチプレクサ素子２１と第２のマルチプレクサ素子２２を有する。第１のマルチプレクサ素子２１および第２のマルチプレクサ素子２２のそれぞれの構造は実質上同一である。第１のマルチプレクサ素子２１は、第１データ入力リード２３、第２データ入力リード２４、選択入力リード２５、そして出力リード２６を有する。同様に、第２のマルチプレクサ素子２２は、第１データ入力リード２７、第２データ入力リード２８、選択入力リード２９そして出力リード３０を有する。第２マルチプレクサ素子２２の出力リード３０は、第１マルチプレクサ素子２１の選択出力リード２５に結合される。２つのリング素子を備えたこの実施形態においては、第１マルチプレクサ素子の出力リード２６は、第２マルチプレクサ素子２２の選択入力リード２９に直接結合される。下記に説明される他の実施形態において、第１のマルチプレクサ素子２１の出力リード２６は、第１および第２マルチプレクサ素子２１および２２に実質上同一である任意の数のマルチプレクサ素子を通って、第２マルチプレクサ素子２２の選択入力リード２９に結合される。
【００１７】
この実施形態において、第１のマルチプレクサ素子２１は、２つのパスゲート３１および３２、そして４つのインバータ３３−３６を含む。パスゲート３１は、ｎチャネル電界効果トランジスタ(n-channel field-effect transistor)（ＦＥＴ）３７およびｐチャネルＦＥＴ３８で形成される。パスゲート３２は、ｎチャネル電界効果トランジスタ（ＦＥＴ）３９およびｐチャネルＦＥＴ４０で形成される。同様に、第２のマルチプレクサ素子２２は、２つのパスゲート４１および４２そして４つのインバータ４３−４６を含む。パスゲート４１は、ｎチャネル電界効果トランジスタ（ＦＥＴ）４７とｐチャネルＦＥＴ４８とを用いて形成される。パスゲート４２は、ｎチャネル電界効果トランジスタ（ＦＥＴ）４９とｐチャネルＦＥＴ５０とを用いて形成される。
【００１８】
第１論理レベルは、第１のマルチプレクサ素子２１の第１データ入力リード２３上で保持される。第２論理レベルは、第１のマルチプレクサ素子２１の第２データ入力リード２４上で保持される。この実施形態において、第１論理レベルはグラウンド電位(ground potential)であって、第２論理レベルは１ボルトである。他の実施形態においては、他の電圧レベルが、第１および第２論理レベルのために使用される。例えば、３．３ボルトが、第１論理レベルのために使用されることができ、そしてグラウンド電位が、第２論理レベルのために使用されることができる。第１マルチプレクサ素子２１のデータ入力リード上の常時(constantly)存在する論理レベルに加えて、第２論理レベルは、第２のマルチプレクサ素子２２の第１データ入力リード２７上で保持され、第１論理レベルは、第２のマルチプレクサ素子２２の第２データ入力リード２８上で保持される。
【００１９】
前記論理レベルが第１マルチプレクサ素子２１のデータ入力リードおよび第２のマルチプレクサ素子２２のデータ入力リード上で保持されるとき、リングオシレータ２０は、自然に(spontaneously)発振することを開始する。フリーランニング発振信号(free-running oscillating signal)５１は、リングオシレータを回って(around)、信号経路に沿って伝播する。信号経路は、マルチプレクサ素子２２の出力リード３０、第１のマルチプレクサ素子２１の選択入力リード２５、第１のマルチプレクサ素子２１の出力リード２６、第２のマルチプレクサ素子２２の選択入力リード２９を通って、そして第２マルチプレクサ素子２２の出力リード３０に戻る。出力信号５２は、第２のマルチプレクサ素子２２の出力リード３０に結合されたノードから出されることができる(tapped from)。
【００２０】
図５は、偶数の数のリング素子を有するリングオシレータ２０が、テスト回路を通っての信号伝播遅延を決定するために使用される、ステップ５３−６０を示すフローチャートである。この実施形態において、テスト回路は、複数のスタンダードセルマルチプレクサ (standard cell multiplexers)のみから完全に成り(consists entirely of)、リングオシレータ２０は、スタンダードセルマルチプレクサの選択から出力までの遅延を測るために使用される。選択から出力までの遅延の第１要素は、パスゲートのゲート上の電圧レベルにおける変化の後から、電流がパスゲートのＦＥＴの拡散層(diffusion layer)を通って流れ始めるまでの、遅延である。選択から出力までの遅延の第２要素は、電流がソースから、拡散層を通って、パスゲートのＦＥＴのドレインまで流れるスピードである。第１要素が、ＦＥＴｓのゲートキャパシタンス(gate capacitances)に依存するのに対し、第２要素は、ＦＥＴｓの拡散層のキャパシタンスに依存する。スタンダードセルマルチプレクサの選択から出力までの遅延を決定することに加えて、遅延は、プロセス、電圧、そして温度の変化で特徴づけられる。他の実施形態においては、奇数の数のリング素子を有するリングオシレータ２０は、信号伝播遅延を決定するために使用される。
【００２１】
最初のステップ５３において、リングオシレータは、実質上同一の偶数の数のマルチプレクサ素子以外の能動論理素子を使用しないで形成される。この例においては、信号伝播遅延を決定するためのステップ５３−６０が、図４に示されるような、２つのリング素子を有するリングオシレータに関連して、説明される。
【００２２】
ステップ５４において、第１論理レベルは、第１のマルチプレクサ素子２１の第１データ入力リード２３上で保持される。ステップ５５においては、第２論理レベルは、第１のマルチプレクサ素子２１の第２データ入力リード２４で保持される。ステップ５６において、第２論理レベルは、第２のマルチプレクサ素子２２の第１データ入力リード２７上で保持される。ステップ５７において、第１論理レベルは、第２のマルチプレクサ素子２２の第２データ入力リード２８上で保持される。
【００２３】
ステップ５８においては、リングオオシレータ２０を回ってのフリーランニング発振(free-running oscillator)が発振信号５１を発生し、その周波数は、実質上同一の複数のマルチプレクサ素子のうちの１つの、選択から出力までの遅延の関数である。発振信号５１の周波数は、第１のマルチプレクサ素子２１と第２のマルチプレクサ素子２２の結合された(combined)選択から出力までの遅延の２分の１の逆数にほぼ等しい。したがって、リングオシレータ２０は、スタンダードセルマルチプレクサを通っての信号伝播遅延を測るために使用されることができるテスト回路を形成する。リングオシレータ２０の経路は、テスト回路の経路である。このケース２においては、スタンダードセルマルチプレクサの選択から出力までの遅延は、遅延=１／（１／２×Ｎ×周波数）の式によって表される、ただし、Ｎは、リング素子の数である。
【００２４】
第１マルチプレクサ素子２１を参照すると、選択から出力までの遅延は、第１の状況において、選択入力リード２５上の低電圧レベルが高電圧レベルに変わってから、出力リード２６上の高電圧レベルが低電圧レベルに変わるまで、の遅延として表されることができる。この第１の状況においては、遅延は、ノード６１上の低電圧レベルが低電圧レベルから高電圧レベルにチャージする(charge up)のにかかる時間に依存する。第２の状況において、選択から出力までの遅延は、選択入力リード２５上の高電圧レベルが低電圧レベルに変わってから、出力リード２６上の低電圧レベルが高電圧レベルに変更するまでの、遅延として表すことができる。この第２の状況においては、遅延は、ノード６１上の高電圧レベルが高電圧レベルから低電圧レベルにディスチャージ(discharge)するのにかかる時間に依存する。第１の状況における選択から出力までの遅延は、第２の状況における選択から出力までの遅延よりも典型的に長く、ステップ５３−６０の方法に従って決定された信号伝播遅延は、両方の状況における遅延の平均である。
【００２５】
ステップ５９において、複数のスタンダードセルマルチプレクサの各々に電力を供給する供給電圧は、あらかじめ決められたレベルにセットされる。この例においては、第１のマルチプレクサ素子２１を含んでいる、複数のスタンダードセルマルチプレクサに電力を供給する供給電圧ＶＤＤは、例えば、１ボルトにセットされる。スタンダードセルマルチプレクサのような、リング素子の典型的なインプリメンテーションにおいては、リング素子を通っての遅延は、遅延素子に電力を供給する電圧が増大するにつれ、減少する。
【００２６】
ステップ６０においては、複数のスタンダードセルマルチプレクサのうちの１つの、選択から出力までの遅延は、ステップ５９でセットされた供給電圧のあらかじめ決められたレベルで決定される。遅延は、最初に出力信号５２の周波数を決定することによって決定される。１つの例において、出力信号５２の周波数は、１ボルトの供給電圧で、１ギガヘルツである。したがって、この例におけるスタンダードセルマルチプレクサの選択から出力までの遅延は、１ナノ秒である。供給電圧が０．７ボルトに減らされるときに、出力信号５２の周波数が９００メガヘルツにスピードを下げる場合、スタンダードセルマルチプレクサの選択から出力までの遅延は、１．１１ナノ秒になる。選択から出力までの遅延は、このようにして、様々な供給電圧レベルで決定される。これらの周波数および遅延は、例としてのみ、与えられている。最新技術の(state-of-the-art)スタンダードセルマルチプレクサの実際の選択から出力までの遅延は、もっと短く、例えば、５０ピコ秒ぐらい、でありうる。
【００２７】
集積回路の製造業者(manufacturers)は、複数のスタンダードセルマルチプレクサを含んで、集積回路における様々なタイプの遅延素子についての遅延値(delay values)のリストを公表する(publish)。遅延値は、予期される回路設計(prospective circuit designs)のための回路のタイミング(circuit timing)をモデル化するために使用される。いくつかの回路は、電力クリティカルなアプリケーション(power-critical application)のために設計されている。適応電圧スケーリング(adaptive voltage scaling)を使用するアプリケーションにおいては、回路は、ノーマルオペレーショナルモード(normal operational mode)では１電圧レベルによって、そして節電モード(power-saving mode)ではより低い電圧レベルによって、電力を供給される。適応電圧スケーリングは、例えば、携帯電話の信号処理回路において使用される。ステップ５３−６０の方法は、最もクリティカルな回路経路を通っての遅延が、複数のスタンダードセルマルチプレクサを含む回路を非機能(non-functional)にする供給電圧、を決定するために使用されることができる。最小許容供給電圧(the lowest acceptable supply voltage)は、このようにして、適応電圧スケーリングを使用する複数のスタンダードセルマルチプレクサを備えた、予期される回路のために、モデル化されることができる。異なる供給電圧での複数のスタンダードセルマルチプレクサについての遅延値は、温度とプロセスの条件を一定に保つことによって、典型的に決定されている。様々な温度での複数のスタンダードセルマルチプレクサについての遅延値はまた、供給電圧とプロセスの条件(conditions)を一定に保つことによって、決定されることができる。最後に、プロセスの変動に関する遅延値の依存性はまた、供給電圧と温度を一定に保つことによって決定されることができる。
【００２８】
予期される回路をモデル化するための選択から出力までの遅延値を決定することに加えて、リングオシレータ２０はまた、すでに形成された回路におけるタイミングと信号伝播遅延をテストするために使用されることができる。別の実施形態においては、リングオシレータ２０は、複数のスタンダードセルマルチプレクサを使用するオペレーショナル回路における小さいテスト回路として含まれている。出力信号５２の周波数は、オペレーショナル回路に悪影響を与える特定のプロセスの変化のために、そして実際の供給の電圧および温度での実際のオペレーションにおける複数のスタンダードセルマルチプレクサの選択から出力までの遅延、を決定するために使用される。このようにして、リングオシレータ２０は、リアルタイムでタイミングと信号伝播遅延をモニタするために使用される。信号伝播遅延のリアルタイムモニタリングは、適応性のある電圧スケーリングの利点を強化することができる。２つのリング素子を有するリングオシレータ２０の実施形態が、非常に高い周波数を有する出力信号５２を生成する場合は、より多くのリング素子が、より低い周波数出力信号５２を生成するために、リングオシレータ２０に追加されることができる。リングオシレータ２０の周波数が非常に高い場合は、やっかいで、コストのかかる周波数分割が、選択から出力までの遅延値の計算を可能にするためにオペレーショナル回路によって必要とされるかもしれない。
【００２９】
図６は、複数の信号伝播スタンダードセルマルチプレクサを決定するために同様に使用される、奇数の数のリング素子を有するリングオシレータ２０の実施形態を示す。第１のマルチプレクサ素子２１と第２のマルチプレクサ素子２２に加えて、リングオシレータ２０のこの実施形態は、第３のマルチプレクサ素子６２を有する。第３のマルチプレクサ素子６２は、４つのインバータ６３−６６、４つのＦＥＴｓ６７−７０、第１データ入力リード７１、第２データ入力リード７２、選択入力リード７３そして出力リード７４、を含む。第１マルチプレクサ素子２１の出力リード２６は、第３のマルチプレクサ素子６２の選択入力リード７３に結合されている。第３のマルチプレクサ素子６２の出力リード７４は、第２のマルチプレクサ素子２２の選択入力リード２９に結合されている。
【００３０】
図４の実施形態のように、第１論理レベルは、第１のマルチプレクサ素子２１の第１データ入力リード２３上で保持されており、第２論理レベルは、第１のマルチプレクサ素子２１の第２データ入力リード２４上で保持されている。しかしながら、図４の実施形態とは異なり、論理レベルは、第１のマルチプレクサ素子２１のデータ入力リードに類似したオリエンテーションにおいて、第２のマルチプレクサ素子２２のデータ入力リード上で保持されている。実際、奇数の数のマルチプレクサ素子を有するリングオシレータ２０のすべての実施形態については、第１論理レベルは、すべての第１データ入力リード上で保持されており、そして第２論理レベルはすべての第２データ入力リード上で保持されている。図６におけるリングオシレータ２０の実施形態については、複数のマルチプレクサ素子のうちの１つの、選択から出力までの遅延は、出力信号５２の周波数の２分の３の逆数である。
【００３１】
図７−１０は、それぞれ２つ、３つ、４つ、そして５つのマルチプレクサ素子を有するリングオシレータ２０の実施形態の構成を示す。図７および９において示されるリングオシレータは、第１および第２のマルチプレクサ素子のデータ入力リード上で保持された論理レベルが、偶数の数のマルチプレクサ素子を有するリングオシレータ２０の実施形態において逆のオリエンテーションを有すること、を示す(demonstrate)。第１論理レベルが、第１のマルチプレクサ素子２１の第１データ入力リード２３上で保持される場合、第２のマルチプレクサ素子２２の第１データ入力リード２７の第２論理レベルが、保持される。さらに、マルチプレクサ素子の第１データ入力リード上で第１論理レベルが保持される場合に、隣接するマルチプレクサ素子の第１データ入力リードの第２論理レベルが保持されるように、複数の隣接するマルチプレクサ素子のデータ入力リード上の論理レベルのオリエンテーションは、交互に起こる。
【００３２】
図８および１０で示されたリングオシレータは、データ入力リード上で保持された論理レベルが、奇数の数のマルチプレクサ素子を有するリングオシレータ２０の実施形態におけるすべてのマルチプレクサ素子のための、同じオリエンテーションを有することを示す。各マルチプレクサ素子に関して、データ入力リードのうちの１つは、第１論理レベルで保持され、その他のデータ入力リードは第２論理レベルで保持される。
【００３３】
図１１は、第１のマルチプレクサ２１および第２のマルチプレクサ２２がトライステートマルチプレクサとして構成されている、リングオシレータ２０の実施形態を示す。インバータ３３に加えて、第１マルチプレクサ素子２１のこの実施形態は、２つのインバータ７５−７６、４つのｐチャネルＦＥＴｓ７７−８０、およびｎチャネルＦＥＴｓ８１−８４を含む。インバータ４３に加えて、第２マルチプレクサ素子２２のこの実施形態は、２つのインバータ８５−８６、４つのｐチャネルＦＥＴｓ８７−９０、および４つのｎチャネルＦＥＴｓ９１−９４を含む。
【００３４】
本発明は、インストラクション目的(instructional purposes)のために、ある具体的な実施形態に関連して説明されてきたけれども、本発明は、それらに限定されない。例えば、リングオシレータ２０は、２：１マルチプレクサである複数のマルチプレクサ素子を含んでいるものとして、上記で説明されているが、リングオシレータ２０の他の実施形態は、高次マルチプレクサ(higher order multiplexers)から形成されている。図１２は、第１のマルチプレクサ素子２１が３：１マルチプレクサである実施形態、を示す。第１データ入力リード２３および第２データ入力リード２４に加えて、図１２で示された実施形態は、第３データ入力リード９５を含む。第３データ入力リード９５上で保持された論理レベルは、発振信号５１に悪影響をおよぼさない。パスゲート３１および３２に加えて、図１２で示された実施形態は、第３のパスゲート９６を含む。インバータ３３に加えて、この実施形態は６つのインバータ９７−１０２を含む。図１２の３：１マルチプレクサは、選択入力リード１０３−１０５上で３つの選択ビットを受信するために適応される。リングオシレータ２０が３：１マルチプレクサから形成される場合、第２選択入力リード１０４は、第１選択入力リード１０３上で受信した信号の反転(inverse of the signal)を受信するために構成され、そして第３の選択入力リード１０５は、グラウンドに結合される。このようにして、発振信号５１の信号経路は、各３：１マルチプレクサの第１および第２の選択入力リードを通って伝わり、発振信号５１の周波数は、スタンダードセル３：１マルチプレクサの選択から出力までの遅延を決定するために使用されることができる。
【００３５】
開示された実施形態の、以上の説明は、いずれの当業者も本発明を作り、使用することができるように提供されている。これらの実施形態に対する様々な修正は、当業者にとって容易に明らかであろう、そして、ここにおいて定義された包括的な原理は、本発明の精神あるいは範囲から逸脱することなく、他の実施形態に適用されることができる。したがって、本発明は、ここに示された実施形態に限定されるようには意図されておらず、ここに開示された原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
【図１】
2014168258.tif 000003
【図２】
2014168258.tif 000004
【図３】
2014168258.tif 000005
【図４】
2014168258.tif 000006
【図５】
2014168258.tif 000007
【図６】
2014168258.tif 000008
【図７】
2014168258.tif 000009
【図８】
2014168258.tif 000010
【図９】
2014168258.tif 000011
【図１０】
2014168258.tif 000012
【図１１】
2014168258.tif 000013
【図１２】
2014168258.tif 000014
【手続補正書】
【提出日】平成26年5月19日(2014.5.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力リード、選択入力リード、第１データ入力リードおよび第２データ入力リードを有する第１のマルチプレクサと、
出力リードおよび選択入力リードを有する第２のマルチプレクサと、
を備え、前記第１のマルチプレクサおよび前記第２のマルチプレクサは、実質上同一の構造を有し、前記第２のマルチプレクサの前記出力リードは、前記第１のマルチプレクサの前記選択入力リードに結合され、発振信号は、前記第２のマルチプレクサの前記出力リード上に存在し、前記第１のマルチプレクサの前記出力リードは、前記第２のマルチプレクサの前記選択入力リードに結合され、第１論理レベルは、前記第１のマルチプレクサの前記第１データ入力リード上に常時存在し、第２論理レベルは、前記第１のマルチプレクサの前記第２データ入力リード上に常時存在する、
回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
開示された実施形態の、以上の説明は、いずれの当業者も本発明を作り、使用することができるように提供されている。これらの実施形態に対する様々な修正は、当業者にとって容易に明らかであろう、そして、ここにおいて定義された包括的な原理は、本発明の精神あるいは範囲から逸脱することなく、他の実施形態に適用されることができる。したがって、本発明は、ここに示された実施形態に限定されるようには意図されておらず、ここに開示された原理および新規な特徴に整合する最も広い範囲が与えられるべきである。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
出力リード、選択入力リード、第１データ入力リードおよび第２データ入力リードを有する第１のマルチプレクサと、
出力リードおよび選択入力リードを有する第２のマルチプレクサと、
を備え、前記第１のマルチプレクサおよび前記第２のマルチプレクサは、実質上同一の構造を有し、前記第２のマルチプレクサの前記出力リードは、前記第１のマルチプレクサの前記選択入力リードに結合され、発振信号は、前記第２のマルチプレクサの前記出力リード上に存在し、前記第１のマルチプレクサの前記出力リードは、前記第２のマルチプレクサの前記選択入力リードに結合され、第１論理レベルは、前記第１のマルチプレクサの前記第１データ入力リード上に常時存在し、第２論理レベルは、前記第１のマルチプレクサの前記第２データ入力リード上に常時存在する、
回路。
［Ｃ２］
前記第２のマルチプレクサは、第１データ入力リードおよび第２データ入力リードを有し、前記第１のマルチプレクサの前記出力リードは、偶数の数のマルチプレクサを通って、前記第２のマルチプレクサの前記選択入力リードに結合され、前記偶数の数のマルチプレクサの各々および前記第１のマルチプレクサは、実質上同一の構造を有し、前記第２論理レベルは、前記第２のマルチプレクサの前記第１データ入力リード上に常時存在し、前記第１論理レベルは、前記第２のマルチプレクサの前記第２データ入力リード上に常時存在する、
Ｃ１に記載の回路。
［Ｃ３］
前記偶数の数のマルチプレクサの各々は、選択入力リードを有し、前記発振信号は、前記偶数の数のマルチプレクサの各々の前記選択入力リード上に存在する、Ｃ２に記載の回路。
［Ｃ４］
前記第２のマルチプレクサは、第１データ入力リードおよび第２データ入力リードを有し、前記第１のマルチプレクサの前記出力リードは、奇数の数のマルチプレクサを通って前記第２のマルチプレクサの前記選択入力リードに結合され、前記奇数の数のマルチプレクサの各々および前記第１のマルチプレクサは、実質上同一の構造を有し、前記第１論理レベルは、前記第２のマルチプレクサの前記第１データ入力リード上に常時存在し、前記第２論理レベルは、前記第２のマルチプレクサの前記第２データ入力リード上に常時存在する、
Ｃ１に記載の回路。
［Ｃ５］
前記奇数の数のマルチプレクサの各々は、選択入力リードを有し、前記発振信号は、前記奇数の数のマルチプレクサの各々の前記選択入力リード上に存在する、Ｃ４に記載の回路。
［Ｃ６］
前記発振信号は、フリーランニング発振信号である、Ｃ１に記載の回路。
［Ｃ７］
前記第１のマルチプレクサは、前記第１のマルチプレクサの前記出力リードに接続されるインバータを備える、Ｃ１に記載の回路。
［Ｃ８］
前記第１のマルチプレクサは、２つのパスゲートを備える、Ｃ１に記載の回路。
［Ｃ９］
前記第１のマルチプレクサは、トライステートマルチプレクサである、Ｃ１に記載の回路。
［Ｃ１０］
前記発振信号は、リングオシレータを回って、信号経路に沿って伝播し、前記信号経路は、前記第１のマルチプレクサの前記選択入力リードを通り、また、前記第２のマルチプレクサの前記選択入力リードを通る、Ｃ第１に記載の回路。
［Ｃ１１］
前記第１のマルチプレクサおよび前記第２のマルチプレクサは、リングオシレータの部分である、Ｃ１に記載の回路。
［Ｃ１２］
前記第１のマルチプレクサおよび前記第２のマルチプレクサは、前記第２のマルチプレクサの前記出力リードからの、前記第１のマルチプレクサの前記選択入力リードを通り、前記第２のマルチプレクサの前記選択入力リードを通り、そして前記第２のマルチプレクサの前記出力リードに戻る、信号伝播遅延を決定するためのシステムの部分である、Ｃ１に記載の回路。
［Ｃ１３］
実質上同一の複数のマルチプレクサ素子からリングオシレータ形成すること、
を備え、前記リングオシレータは、前記実質上同一の複数のマルチプレクサ素子以外に能動論理素子を含まない、
方法。
［Ｃ１４］
前記リングオシレータ上に存在する発振信号の周波数を決定することによって、前記実質上同一の複数のマルチプレクサ素子のうちの１つの、選択から出力までの遅延を決定すること、
をさらに備えるＣ１３に記載の方法。
［Ｃ１５］
前記発振信号は、フリーランニング発振信号である、Ｃ１４に記載の回路。
［Ｃ１６］
前記実質上同一の複数のマルチプレクサ素子の各々は、供給電圧によって電力を供給されており、
前記実質上同一の複数のマルチプレクサ素子の各々の前記供給電圧を、あらかじめ決められたレベルにセットすることと、
供給電圧の前記あらかじめ決められたレベルで、前記実質上同一の複数のマルチプレクサ素子のうちの１つの、選択から出力までの遅延を決定することと、
をさらに備える、
Ｃ１３に記載の方法。
［Ｃ１７］
前記リングオシレータは、偶数の数の実質上同一の複数のマルチプレクサ素子を有しており、前記リングオシレータは、選択入力リード、第１データ入力リード、および第２データ入力リードを備えた第１のマルチプレクサ素子を含んでおり、前記リングオシレータは、出力リード、第１データ入力リード、および第２データ入力リードを備えた第２のマルチプレクサ素子を含んでおり、前記第２のマルチプレクサ素子の前記出力リードは、前記第１のマルチプレクサ素子の前記選択入力リードに接続されており、
前記第１のマルチプレクサ素子の前記第１データ入力リード上で第１論理レベルを保持することと、
前記第１のマルチプレクサ素子の前記第２データ入力リード上で第２論理レベルを保持することと、
前記第２のマルチプレクサ素子の前記第１データ入力リード上で前記第２論理レベルを保持することと、
前記第２のマルチプレクサ素子の前記第２データ入力リード上で前記第１論理レベルを保持することと、
をさらに備えるＣ１３に記載の方法。
［Ｃ１８］
発振信号を生成すること、
を備え、前記発振信号の周波数は、１つのスタンダードセルマルチプレクサの選択入力リードを通っての前記発振信号の伝播遅延の関数であり、前記発振信号は、複数のスタンダードセルマルチプレクサ以外の能動論理素子を通らない信号経路を有する、
方法。
［Ｃ１９］
前記発振信号の前記周波数を使って、前記スタンダードセルマルチプレクサの選択から出力までの遅延を決定すること、
をさらに備え、前記スタンダードセルマルチプレクサの前記選択から出力までの遅延は、前記スタンダードセルマルチプレクサの前記選択入力リードを通った前記発振信号の前記伝播遅延を含む、
Ｃ１８に記載の方法。
［Ｃ２０］
前記信号経路は複数のスタンダードセルマルチプレクサを通り、前記発振信号の前記周波数は、結合された遅延の２分の１の逆数にほぼ等しく、前記結合された遅延は、前記スタンダードセルマルチプレクサの前記選択から出力までの遅延に、前記信号経路における前記複数のスタンダードセルマルチプレクサの数を乗算したものである、Ｃ１９に記載の方法。
［Ｃ２１］
前記信号経路は、偶数の数のスタンダードセルマルチプレクサを通る、Ｃ１８に記載の方法。
［Ｃ２２］
前記スタンダードセルマルチプレクサは、２つのパスゲートを備える、Ｃ１８に記載の方法。
［Ｃ２３］
複数のスタンダードセルマルチプレクサと、なお前記複数のスタンダードセルマルチプレクサの各々は選択から出力までの遅延を示す；
周波数が前記選択から出力までの遅延を決定するために使用されることができる、発振信号を生成するための手段と、なお前記手段は前記複数のスタンダードセルマルチプレクサ以外に能動論理素子を含まない；
を備える回路。
［Ｃ２４］
前記複数のスタンダードセルマルチプレクサの各々は、２つのパスゲートを備える、Ｃ２３に記載の回路。
［Ｃ２５］
前記複数のスタンダードセルマルチプレクサの各々は、トライステートマルチプレクサである、Ｃ２３に記載の回路。
［Ｃ２６］
前記手段は偶数の数のスタンダードセルマルチプレクサを含む、Ｃ２３に記載の回路。
【外国語明細書】
2014168258000001.pdf