(57)【要約】【課題】抵抗変化素子のフォーミングにおいてフィラメントを良好に形成し、高ＯＮ抵抗セルの発生を抑制すること。【解決手段】抵抗変化型メモリは、抵抗変化素子と、抵抗変化素子に対する電圧印加を制御する制御回路とを備える。抵抗変化素子は、第１電極、第２電極、及び第１電極と第２電極とに挟まれた抵抗変化層を備える。第２電極の材料は、Ｗ、Ｔｉ、Ｔａ及びこれらの窒化物からなる群から選択される１つを含む。抵抗変化素子のフォーミング時、制御回路は、第１フォーミング処理に続いて第２フォーミング処理を行う。第１フォーミング処理は、第１電極の電位が第２電極の電位より高くなるような電圧印加を行うことを含む。第２フォーミング処理は、第２電極の電位が第１電極の電位より高くなるような電圧印加を行うことを含む。【選択図】図４
2014002820.tif 000002
【特許請求の範囲】
【請求項１】
第１電極、第２電極、及び前記第１電極と前記第２電極とに挟まれた抵抗変化層を備える抵抗変化素子と、
前記抵抗変化素子に対する電圧印加を制御する制御回路と
を備え、
前記第２電極の材料は、Ｗ、Ｔｉ、Ｔａ及びこれらの窒化物からなる群から選択される１つを含み、
前記抵抗変化素子のフォーミング時、前記制御回路は、第１フォーミング処理に続いて第２フォーミング処理を行い、
前記第１フォーミング処理は、前記第１電極の電位が前記第２電極の電位より高くなるような電圧印加を行うことを含み、
前記第２フォーミング処理は、前記第２電極の電位が前記第１電極の電位より高くなるような電圧印加を行うことを含む
抵抗変化型メモリ。
【請求項２】
請求項１に記載の抵抗変化型メモリであって、
前記第２電極の材料は、ＷあるいはＴｉである
抵抗変化型メモリ。
【請求項３】
請求項１に記載の抵抗変化型メモリであって、
前記第１電極の酸化物生成自由エネルギーは、前記第２電極の酸化物生成自由エネルギーより低い
抵抗変化型メモリ。
【請求項４】
請求項１に記載の抵抗変化型メモリであって、
前記第２フォーミング処理において前記第１電極と前記第２電極との間に印加される電圧は、前記第１フォーミング処理において前記第１電極と前記第２電極との間に印加される電圧以下である
抵抗変化型メモリ。
【請求項５】
請求項１に記載の抵抗変化型メモリであって、
前記第１フォーミング処理は、更に、前記第２電極の電位が前記第１電極の電位より高くなるような電圧印加を行うことを含む
抵抗変化型メモリ。
【請求項６】
請求項１に記載の抵抗変化型メモリであって、
前記制御回路は、前記抵抗変化素子のフォーミングを、複数の抵抗変化素子に対して一括で行う
抵抗変化型メモリ。
【請求項７】
請求項１に記載の抵抗変化型メモリであって、
通常動作時、前記制御回路は、前記抵抗変化素子の抵抗値を増加させるＯＦＦスイッチング処理と、前記抵抗変化素子の抵抗値を低下させるＯＮスイッチング処理とを行い、
前記ＯＦＦスイッチング処理は、前記第１電極の電位が前記第２電極の電位より高くなるような電圧印加を行うことを含み、
前記ＯＮスイッチング処理は、前記第２電極の電位が前記第１電極の電位より高くなるような電圧印加を行うことを含む
抵抗変化型メモリ。
【請求項８】
抵抗変化素子のフォーミング方法であって、
前記抵抗変化素子は、第１電極、第２電極、及び前記第１電極と前記第２電極とに挟まれた抵抗変化層を備え、
前記第２電極の材料は、Ｗ、Ｔｉ、Ｔａ及びこれらの窒化物からなる群から選択される１つを含み、
前記フォーミング方法は、
第１フォーミング処理と、
前記第１フォーミング処理に続いて行われる第２フォーミング処理と
を含み、
前記第１フォーミング処理は、前記第１電極の電位が前記第２電極の電位より高くなるような電圧印加を行うことを含み、
前記第２フォーミング処理は、前記第２電極の電位が前記第１電極の電位より高くなるような電圧印加を行うことを含む
フォーミング方法。
【請求項９】
請求項８に記載のフォーミング方法であって、
前記第１フォーミング処理は、更に、前記第２電極の電位が前記第１電極の電位より高くなるような電圧印加を行うことを含む
フォーミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ及び抵抗変化素子のフォーミング方法に関する。
【背景技術】
【０００２】
不揮発性メモリの一種として、抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔａｎｃｅ  ＲＡＭ）が知られている（例えば、非特許文献１、非特許文献２、非特許文献３、非特許文献４を参照）。抵抗変化型メモリは、抵抗変化素子をメモリセルとして利用し、その抵抗の変化に基づいてデータを不揮発的に記憶する。
【０００３】
図１に示されるように、典型的な抵抗変化素子は、第１電極１１０、第２電極１２０、及び第１電極１１０と第２電極１２０とに挟まれた抵抗変化層１３０を備える。第１電極１１０と第２電極１２０との間に電圧を印加することによって、抵抗変化層１３０の抵抗値を切り替えることができ、それによりデータを書き換えることができる。
【０００４】
非特許文献１では、抵抗変化層１３０として、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）膜及びＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）膜が用いられている。
【０００５】
非特許文献２では、抵抗変化層１３０として、約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）膜が用いられている。
【０００６】
非特許文献３では、抵抗変化層１３０として、８０ｎｍの微結晶ＴｉＯ２膜が用いられている。
【０００７】
非特許文献４では、リードディスターブを低減する目的で、第１電極１１０と第２電極１２０とで異なる材料が用いられている（非対称電極）。例えば、第１電極１１０の材料がＲｕであり、第２電極１２０の材料がＷである。
【０００８】
このような抵抗変化素子を利用する場合、初期設定として、「フォーミング（Ｆｏｒｍｉｎｇ）」と呼ばれる処理が必要である。フォーミングとは、第１電極１１０と第２電極１２０との間に高電圧を印加することにより、抵抗変化層１３０内に「フィラメント」と呼ばれる伝導パスを形成することである。フィラメントは、抵抗変化層１３０内の欠陥が集まって形成されていると考えられている。
【０００９】
図１に示されるように、フォーミングの結果、抵抗変化層１３０において、第１電極１１０と第２電極１２０との間をつなぐようにフィラメント１４０（伝導パス）が形成される。この状態は、抵抗変化素子の抵抗状態が低い“ＯＮ状態”に相当する。フォーミングの後、ＯＮ／ＯＦＦスイッチングが可能となる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ  ｅｔ  ａｌ．，  “Ｎｏｖｅｌｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  （ＲＲＡＭ）”，  ＩＥＤＭ，  ７．５，  ｐｐ．１９３−１９６，  ２００２．
【非特許文献２】Ｇ．−Ｓ．  Ｐａｒｋ  ｅｔ．ａｌ．，  “Ｏｂｓｅｒｖａｔｉｏｎ  ｏｆ  ｅｌｅｃｔｒｉｃ−ｆｉｅｌｄ  ｉｎｄｕｃｅｄ  Ｎｉ  ｆｉｌａｍｅｎｔ  ｃｈａｎｎｅｌｓ  ｉｎ  ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  ＮｉＯｘ  ｆｉｌｍ”，  ＡＰＬ，  Ｖｏｌ．９１，  ｐｐ．２２２１０３，  ２００７．
【非特許文献３】Ｃ．  Ｙｏｓｈｉｄａ  ｅｔ．  ａｌ．，  “Ｈｉｇｈ  ｓｐｅｅｄ  ｒｅｓｉｓｔｉｖｅ  ｓｗｉｔｃｈｉｎｇ  ｉｎ  Ｐｔ／ＴｉＯ２／ＴｉＮ  ｆｉｌｍ  ｆｏｒ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ａｐｐｌｉｃａｔｉｏｎ”，  ＡＰＬ，  Ｖｏｌ．  ９１，  ｐｐ．２２３５１０，  ２００７．
【非特許文献４】Ｍ．  Ｔｅｒａｉ  ｅｔ．ａｌ．，  “Ｈｉｇｈ  Ｔｈｅｒｍａｌ  Ｒｏｂｕｓｔ  ＲｅＲＡＭ  ｗｉｔｈ  ａ  Ｎｅｗ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｓｕｐｐｒｅｓｓｉｎｇ  Ｒｅａｄ  Ｄｉｓｔｕｒｂ”，  ２０１１  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐ５０−５１，  ２０１１．
【発明の概要】
【発明が解決しようとする課題】
【００１１】
フォーミングによるフィラメント１４０の形成が不完全な場合、第１電極１１０と第２電極１２０との間の電気的接続が不完全となる。これは、ＯＮ抵抗が高い抵抗変化素子（高ＯＮ抵抗セル）の形成を意味する。高ＯＮ抵抗セルの増加は、抵抗値のばらつきの増大をひき起こし、抵抗変化型メモリの読み出し特性等を劣化させ、問題である。
【００１２】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。
【課題を解決するための手段】
【００１３】
一実施形態によれば、抵抗変化型メモリが提供される。その抵抗変化型メモリは、抵抗変化素子と、抵抗変化素子に対する電圧印加を制御する制御回路とを備える。抵抗変化素子は、第１電極、第２電極、及び第１電極と第２電極とに挟まれた抵抗変化層を備える。第２電極の材料は、Ｗ、Ｔｉ、Ｔａ及びこれらの窒化物からなる群から選択される１つを含む。抵抗変化素子のフォーミング時、制御回路は、第１フォーミング処理に続いて第２フォーミング処理を行う。第１フォーミング処理は、第１電極の電位が第２電極の電位より高くなるような電圧印加を行うことを含む。第２フォーミング処理は、第２電極の電位が第１電極の電位より高くなるような電圧印加を行うことを含む。
【００１４】
他の実施形態によれば、抵抗変化素子のフォーミング方法が提供される。抵抗変化素子は、第１電極、第２電極、及び第１電極と第２電極とに挟まれた抵抗変化層を備える。第２電極の材料は、Ｗ、Ｔｉ、Ｔａ及びこれらの窒化物からなる群から選択される１つを含む。フォーミング方法は、第１フォーミング処理と、第１フォーミング処理に続いて行われる第２フォーミング処理とを含む。第１フォーミング処理は、第１電極の電位が第２電極の電位より高くなるような電圧印加を行うことを含む。第２フォーミング処理は、第２電極の電位が第１電極の電位より高くなるような電圧印加を行うことを含む。
【発明の効果】
【００１５】
抵抗変化素子のフォーミングにおいてフィラメントが良好に形成され、高ＯＮ抵抗セルの発生が抑制される。その結果、抵抗値のばらつきが低減され、抵抗変化型メモリの特性が向上する。
【図面の簡単な説明】
【００１６】
【図１】図１は、典型的な抵抗変化素子のフォーミング方法を示す概念図である。
【図２】図２は、第１の実施の形態に係る抵抗変化素子の構成を示している。
【図３】図３は、第１の実施の形態に係るフォーミング方法を示すフローチャートである。
【図４】図４は、第１の実施の形態に係るフォーミング処理を示す概念図である。
【図５】図５は、第１の実施の形態に係る抵抗変化素子のＯＮ／ＯＦＦスイッチング方法を示す概念図である。
【図６】図６は、第１の実施の形態による効果を説明するためのグラフ図である。
【図７】図７は、第１の実施の形態による効果を説明するためのグラフ図である。
【図８】図８は、第２の実施の形態に係るフォーミング方法を示すフローチャートである。
【図９】図９は、第２の実施の形態に係るフォーミング処理を示す概念図である。
【図１０】図１０は、第２の実施の形態による効果を説明するためのグラフ図である。
【図１１】図１１は、本実施の形態に係る抵抗変化型メモリの構成を概略的に示している。
【図１２】図１２は、本実施の形態におけるメモリセルアレイに対する電圧印加の一例を示している。
【図１３】図１３は、本実施の形態におけるメモリセルアレイに対する電圧印加の他の例を示している。
【図１４】図１４は、本実施の形態におけるメモリセルアレイに対する電圧印加の更に他の例を示している。
【図１５】図１５は、本実施の形態におけるメモリセルアレイに対する電圧印加の更に他の例を示している。
【発明を実施するための形態】
【００１７】
１．第１の実施の形態
１−１．抵抗変化素子の構成
図２は、第１の実施の形態に係る抵抗変化素子１の構成を示している。抵抗変化素子１は、第１電極１０、第２電極２０、及び第１電極１０と第２電極２０とに挟まれた抵抗変化層３０を備えている。第１電極１０と第２電極２０との間に電圧を印加することによって、抵抗変化層３０の抵抗値を切り替えることができ、それによりデータを書き換えることができる。
【００１８】
抵抗変化層３０の材料としては、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３などの絶縁体が挙げられる。
【００１９】
第１電極１０の材料と第２電極２０の材料とは異なっていることが好ましい（非対称電極）。例えば、第１電極１０の材料はＲｕあるいはＰｔであり、第２電極２０の材料はＷ、Ｔｉ、Ｔａあるいはこれらの窒化物である。非対称電極が好ましい理由は、後述される。
【００２０】
第１電極１０と第２電極２０に対して電圧印加を行うことによって、様々な制御が行われる。以下の説明において、第１電極１０の電位が第２電極２０の電位より高くなるような電圧印加を、単に「第１電極１０に正電圧を印加する」と言う。逆に、第２電極２０の電位が第１電極１０の電位より高くなるような電圧印加を、単に「第２電極２０に正電圧を印加する」と言う。
【００２１】
１−２．フォーミング方法
図３は、第１の実施の形態に係るフォーミング方法を示すフローチャートである。図４は、第１の実施の形態に係るフォーミング処理を示す概念図である。図３及び図４を参照して、第１の実施の形態に係るフォーミング処理を詳細に説明する。
【００２２】
ステップＳ１：第１フォーミング処理
まず、第１フォーミング処理が実施される。第１フォーミング処理では、第１電極１０に、第１正電圧ＶＦ１が印加される。この場合、電子は第２電極２０側から抵抗変化層３０に対して注入される。その結果、図４に示されるように、第２電極２０側から抵抗変化層３０内部に延びるようにフィラメント４０が形成される。
【００２３】
但し、フィラメント４０の形成が不完全な場合、第１電極１０と第２電極２０との間の電気的接続が不完全となる。これは、高ＯＮ抵抗セルの発生を意味し、抵抗値のばらつきの観点から好ましくない。そこで、本実施の形態によれば、第１フォーミング処理に続いて、次の第２フォーミング処理が実施される。
【００２４】
ステップＳ２：第２フォーミング処理
第１フォーミング処理に続く第２フォーミング処理では、第１フォーミング処理とは逆方向に電圧印加が行われる。すなわち、第２電極２０に、第２正電圧ＶＦ２が印加される。この場合、電子は第１電極１０側から抵抗変化層３０に対して注入される。その結果、図４に示されるように、第１電極１０側からもフィラメント４０が形成され、ステップＳ１で形成されたフィラメント４０と連結する。これにより、高抵抗な部分が消滅し、第１電極１０と第２電極２０との間の電気的接続が良好となる。すなわち、高ＯＮ抵抗セルの発生が抑制される。
【００２５】
このように、本実施の形態によれば、フォーミングにおいて少なくとも２回の電圧印加が実施される。第１フォーミング処理は予備的なフォーミングであり、第２フォーミング処理は仕上げのフォーミングであると言える。典型的には、仕上げの第２フォーミング処理において印加される第２正電圧ＶＦ２は、第１フォーミング処理において印加される第１正電圧ＶＦ１以下である（ＶＦ２≦ＶＦ１）。尚、第１フォーミング処理と第２フォーミング処理はセットで実施される。第１フォーミング処理の後、電気的導通の具合に応じて第２フォーミング処理を実施するか否か判定するといったことは行われない。処理及び回路構成の複雑化を避けるためである。
【００２６】
図５は、フォーミング後の抵抗変化素子１の通常動作（ＯＮ／ＯＦＦスイッチング）を示している。フォーミング直後、第１電極１０と第２電極２０とはフィラメント４０を介して電気的に導通しており、抵抗変化素子１の状態は“ＯＮ状態（低抵抗状態）”である。
【００２７】
ＯＮ状態の抵抗変化素子１において、第１電極１０に正電圧Ｖｏｆｆが印加されると、その正側の第１電極１０近傍においてフィラメント４０の一部が切断される。これにより、抵抗変化素子１の抵抗値が大幅に増加する。この状態が“ＯＦＦ状態（高抵抗状態）”であり、抵抗変化素子１の状態を“ＯＮ状態（低抵抗状態）”から“ＯＦＦ状態（高抵抗状態）”へ変えることが「ＯＦＦスイッチング」である。
【００２８】
逆に、抵抗変化素子１の状態を“ＯＦＦ状態（高抵抗状態）”から“ＯＮ状態（低抵抗状態）”へ変えることは「ＯＮスイッチング」である。ＯＮスイッチングの場合、第２電極２０に正電圧Ｖｏｎが印加される。この電圧印加の方向は、上述の第２フォーミング処理の場合と同じであることに留意されたい。第２電極２０への正電圧Ｖｏｎの印加の結果、切断された位置でフィラメント４０が再形成され、第１電極１０と第２電極２０との間の電気的接続が復活する。すなわち、抵抗変化素子１の状態は、再度“ＯＮ状態（低抵抗状態）”となる。
【００２９】
１−３．酸化物生成自由エネルギー
各電極の「酸化物生成自由エネルギー」について考察する。酸化物生成自由エネルギーとは、酸化物を生成するときの反応熱を、酸化物の酸素の数で割った値である。主な電極材料の酸化物生成自由エネルギーは、次の通りである：Ｔｉ（４７２．５ｋＪ／ｍｏｌ）＞Ｔａ（４０９．２ｋＪ／ｍｏｌ）＞ＴｉＮ（３０３．５ｋＪ／ｍｏｌ）＞Ｗ（２８０．１ｋＪ／ｍｏｌ）＞Ｒｕ（１５２．５ｋＪ／ｍｏｌ）。
【００３０】
ここで、電極の酸化物生成自由エネルギーが高い場合、当該電極に正電圧を印加したとしても、ＯＦＦスイッチング（フィラメント４０の切断）が発生しにくいことが報告されている（例えば、非特許文献４を参照）。よって、Ｔｉ、Ｔａ、ＴｉＮ、Ｗといった材料は、ＯＦＦスイッチングを発生させにくい電極材料であると言える。一方、Ｒｕは、比較的ＯＦＦスイッチングを発生させやすい電極材料であると言える。
【００３１】
上述の通り、本実施の形態によれば、第１フォーミング処理に続く第２フォーミング処理において、第２電極２０に正電圧ＶＦ２が印加される。この時、第１フォーミング処理において予備的に形成されたフィラメント４０が切断されてしまっては意味がない。そこで、第２電極２０の材料としては、酸化物生成自由エネルギーが高く、ＯＦＦスイッチングを発生させにくい材料を用いることが好ましい。具体的には、第２電極２０の材料として、Ｗ、Ｔｉ、Ｔａあるいはこれらの窒化物を用いることが好ましい。例えば、ＷやＴｉといった材料が好適である。このような材料を第２電極２０に適用することによって、第２フォーミング処理におけるＯＦＦスイッチングを防ぐことが可能となる。
【００３２】
また、第２電極２０がＯＦＦスイッチングを発生させにくい材料で形成されるため、通常動作におけるＯＦＦスイッチング（図５参照）では、第１電極１０に正電圧Ｖｏｆｆが印加される。よって、第１電極１０は、比較的ＯＦＦスイッチングを発生させやすい材料、つまり、酸化物生成自由エネルギーが低い材料で形成されることが好ましい。そのような材料としては、ＲｕやＰｔが挙げられる。
【００３３】
このように、ＯＦＦスイッチングの観点から言えば、第１電極１０と第２電極２０とで材料が異なっている「非対称電極構造」が望ましい。酸化物生成自由エネルギーは、第１電極１０の方が低く、第２電極２０の方が高いことが望ましい。
【００３４】
１−４．効果
以上に説明されたように、本実施の形態によれば、第１フォーミング処理に続いて第２フォーミング処理が実施される。その結果、フィラメント４０が良好に形成され、高ＯＮ抵抗セルの発生が防止される。その結果、抵抗値のばらつきが低減され、抵抗変化型メモリの読み出し特性等が向上する。
【００３５】
また、非対称電極構造により、第２フォーミング処理（ステップＳ２）におけるＯＦＦスイッチングを防止し、適切なフォーミングを実現することが可能となる。
【００３６】
図６及び図７は、フォーミング処理の結果得られる多数のセル（抵抗変化素子）の抵抗値に関するワイブル分布を示している。図６は、第１フォーミング処理だけが実施される場合を示しており、これは従来技術の場合に相当する。一方、図７は、第１フォーミング処理に続いて第２フォーミング処理が実施される場合を示している。
【００３７】
図６の場合、不完全なフォーミングの結果生じる高ＯＮ抵抗セルが相当数確認される。これら高ＯＮ抵抗セルの存在により、抵抗値のばらつきは大きくなっている。しかし、第２フォーミング処理の実施によって、それら高ＯＮ抵抗セルが大幅に減少し、抵抗値のばらつきが抑えられることが図７から分かる。すなわち、本実施の形態によれば、抵抗値のばらつきが低減され、抵抗変化型メモリの特性が向上する。
【００３８】
２．第２の実施の形態
図８は、第２の実施の形態に係るフォーミング方法を示すフローチャートである。図９は、第２の実施の形態に係るフォーミング処理を示す概念図である。図８及び図９を参照して、第２の実施の形態に係るフォーミング処理を説明する。尚、第１の実施の形態と重複する説明は適宜省略する。
【００３９】
第２の実施の形態では、低電圧・低電流化のため、第１フォーミング処理が多段階で行われる。具体的には、第１フォーミング処理（ステップＳ１）は、ステップＳ１ａとステップＳ１ｂを含んでいる。
【００４０】
ステップＳ１ａ：
第２電極２０に、正電圧ＶＦ１ａが印加される。この場合、電子は第１電極１０側から抵抗変化層３０に対して注入される。その結果、図９に示されるように、第１電極１０側から抵抗変化層３０内部に延びるようにフィラメント４０が形成される。尚、ここでの正電圧ＶＦ１ａは、第１の実施の形態における第１正電圧ＶＦ１より低くてもよい。
【００４１】
ステップＳ１ｂ：
第１電極１０に、正電圧ＶＦ１ｂが印加される。この場合、電子は第２電極２０側から抵抗変化層３０に対して注入される。その結果、図９に示されるように、第２電極２０側から抵抗変化層３０内部に延びるようにフィラメント４０が形成される。尚、ここでの正電圧ＶＦ１ｂは、第１の実施の形態における第１正電圧ＶＦ１より低くてもよい。
【００４２】
尚、ステップＳ１ａとステップＳ１ｂの順序は逆であってもよい。
【００４３】
第２フォーミング処理（ステップＳ２）及び通常動作（ＯＮ／ＯＦＦスイッチング）は、第１の実施の形態と同様である。
【００４４】
第２の実施の形態によれば、第１の実施の形態による効果に加えて、次の効果も得られる。すなわち、電圧印加の回数が増加することにより、各回の印加電圧及び印加電流を低減することが可能となる。
【００４５】
図１０は、フォーミング時の電圧印加による抵抗値の変化を示している。横軸が電圧印加回数を表し、縦軸が抵抗値を表している。フォーミング時、電圧印加によってフィラメント４０が形成され、ＯＮ状態が実現されることが分かる。更に、１回の電圧印加よりも、３回の電圧印加でフォーミングを行った方が、各回の印加電圧及び印加電流は小さくてもよいことが分かる。すなわち、第２の実施の形態によれば、低電圧化及び低電流化が可能となる。
【００４６】
一般的に、フォーミング時の印加電圧は、通常動作時の印加電圧よりも高い。従って、フォーミングに耐えうるだけのトランジスタサイズが必要であるが、それは、通常動作時には必ずしも必要とされない。フォーミングに要する電圧・電流が低減されれば、それだけトランジスタサイズも縮小することができる。このことは、回路面積や製造コストの観点から好ましい。
【００４７】
３．回路構成例及び電圧印加例
図１１は、本実施の形態に係る抵抗変化型メモリの構成を概略的に示している。抵抗変化型メモリは、メモリセルＭＣを備えている。メモリセルＭＣは、抵抗変化素子１とトランジスタ５０を備えている（１Ｔ１Ｒセル構成）。抵抗変化素子１の第１電極１０は、共通線ＰＬに接続されている。トランジスタ５０のドレイン電極５１は、抵抗変化素子１の第２電極２０に接続されている。トランジスタ５０のソース電極５２は、ビット線ＢＬに接続されている。トランジスタ５０のゲート電極５３は、ワード線ＷＬに接続されている。
【００４８】
抵抗変化素子１に対する電圧印加を制御するのが制御回路６０である。具体的には、制御回路６０は、ビット線ＢＬ、ワード線ＷＬ及び共通線ＰＬに接続されている。制御回路６０は、適切な電圧をビット線ＢＬ、ワード線ＷＬ及び共通線ＰＬに印加することによって、第１フォーミング処理、第２フォーミング処理、ＯＮスイッチング及びＯＦＦスイッチングのそれぞれを実施する。
【００４９】
第１電極１０に対する正電圧の印加は、次のように実現される。制御回路６０は、ワード線ＷＬにＨｉｇｈレベルの電圧を印加する。その結果、トランジスタ５０がＯＮし、ビット線ＢＬと抵抗変化素子１の第２電極２０とが電気的に接続される。また、制御回路６０は、共通線ＰＬにＨｉｇｈレベルの電圧を印加し、ビット線ＢＬにＬｏｗレベルの電圧を印加する。これにより、第１電極１０に正電圧が印加される。
【００５０】
第２電極２０に対する正電圧の印加は、次のように実現される。制御回路６０は、ワード線ＷＬにＨｉｇｈレベルの電圧を印加する。その結果、トランジスタ５０がＯＮし、ビット線ＢＬと抵抗変化素子１の第２電極２０とが電気的に接続される。また、制御回路６０は、共通線ＰＬにＬｏｗレベルの電圧を印加し、ビット線ＢＬにＨｉｇｈレベルの電圧を印加する。これにより、第２電極２０に正電圧が印加される。
【００５１】
３−１．メモリセル毎の電圧印加
抵抗変化型メモリは、アレイ状に配置された複数のメモリセルＭＣを備える。電圧印加は、例えば、メモリセルＭＣ毎に行われる。電圧印加対象のメモリセルＭＣは、以下、選択メモリセルＭＣｓと参照される。また、選択メモリセルＭＣｓにつながるワード線ＷＬ、ビット線ＢＬ及び共通線ＰＬは、それぞれ、選択ワード線ＷＬｓ、選択ビット線ＢＬｓ及び選択共通線ＰＬｓと参照される。
【００５２】
図１２は、選択メモリセルＭＣｓの抵抗変化素子１の第１電極１０に正電圧を印加する場合を示している。尚、制御回路６０の図示は省略されている。制御回路６０は、選択ワード線ＷＬｓにＨｉｇｈレベルの電圧を印加し、選択ビット線ＢＬｓにＬｏｗレベルの電圧を印加し、選択共通線ＰＬｓにＨｉｇｈレベルの電圧を印加する。これにより、選択メモリセルＭＣｓの抵抗変化素子１の第１電極１０に正電圧が印加される。
【００５３】
また、制御回路６０は、選択ワード線ＷＬｓ以外のワード線ＷＬにＬｏｗレベルの電圧を印加する。更に、制御回路６０は、選択ビット線ＢＬｓ以外のビット線ＢＬにＬｏｗレベルの電圧を印加し、選択共通線ＰＬｓ以外の共通線ＰＬにＬｏｗレベルの電圧を印加する。これにより、選択メモリセルＭＣｓ以外のメモリセルＭＣにおいて、第１電極１０と第２電極２０との間に電圧が印加されることが防止される。
【００５４】
図１３は、選択メモリセルＭＣｓの抵抗変化素子１の第２電極２０に正電圧を印加する場合を示している。制御回路６０は、選択ワード線ＷＬｓにＨｉｇｈレベルの電圧を印加し、選択ビット線ＢＬｓにＨｉｇｈレベルの電圧を印加し、選択共通線ＰＬｓにＬｏｗレベルの電圧を印加する。これにより、選択メモリセルＭＣｓの抵抗変化素子１の第２電極２０に正電圧が印加される。
【００５５】
また、制御回路６０は、選択ワード線ＷＬｓ以外のワード線ＷＬにＬｏｗレベルの電圧を印加する。更に、制御回路６０は、選択ビット線ＢＬｓ以外のビット線ＢＬにＬｏｗレベルの電圧を印加し、選択共通線ＰＬｓ以外の共通線ＰＬにＨｉｇｈレベルの電圧を印加する。これにより、選択メモリセルＭＣｓ以外のメモリセルＭＣにおいて、第１電極１０と第２電極２０との間に電圧が印加されることが防止される。
【００５６】
３−２．複数のメモリセルに対する一括電圧印加
電圧印加は、複数のメモリセルＭＣに対して一括で行われてもよい。例えば、メモリセルアレイ中の全てのメモリセルＭＣに対して同時に電圧印加を行うことも可能である。
【００５７】
図１４は、全てのメモリセルＭＣの抵抗変化素子１の第１電極１０に正電圧を印加する場合を示している。この場合、全てのメモリセルＭＣが選択メモリセルＭＣｓとなる。制御回路６０は、選択ワード線ＷＬｓにＨｉｇｈレベルの電圧を印加し、選択ビット線ＢＬｓにＬｏｗレベルの電圧を印加し、選択共通線ＰＬｓにＨｉｇｈレベルの電圧を印加する。これにより、全てのメモリセルＭＣの抵抗変化素子１の第１電極１０に正電圧が印加される。
【００５８】
図１５は、全てのメモリセルＭＣの抵抗変化素子１の第２電極２０に正電圧を印加する場合を示している。この場合、全てのメモリセルＭＣが選択メモリセルＭＣｓとなる。制御回路６０は、選択ワード線ＷＬｓにＨｉｇｈレベルの電圧を印加し、選択ビット線ＢＬｓにＨｉｇｈレベルの電圧を印加し、選択共通線ＰＬｓにＬｏｗレベルの電圧を印加する。これにより、全てのメモリセルＭＣの抵抗変化素子１の第２電極２０に正電圧が印加される。
【００５９】
このような電圧印加により、制御回路６０は、フォーミングを複数のメモリセルＭＣ（抵抗変化素子１）に対して一括で行うことができる。その結果、抵抗変化型メモリ全体のフォーミングに要する処理時間が短縮され、コストも削減される。
【００６０】
尚、本実施の形態では、第１フォーミング処理の後、電気的導通の具合に応じて第２フォーミング処理を実施するか否か判定するといったことは行われない。第１フォーミング処理と第２フォーミング処理はセットで実施される。だからこそ、複数のメモリセルＭＣに対する一括フォーミングが可能となる。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６２】
１    抵抗変化素子
１０    第１電極
２０    第２電極
３０    抵抗変化層
４０    フィラメント
５０    トランジスタ
５１    ドレイン電極
５２    ソース電極
５３    ゲート電極
６０    制御回路
ＭＣ    メモリセル
ＷＬ    ワード線
ＢＬ    ビット線
ＰＬ    共通線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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