(57)【要約】【課題】回線障害時の迂回ルートを備えた伝送システムにおいて、迂回ルートへの回線の切り替えに関する誤動作が発生することを防ぐこと。【解決手段】伝送装置１は、フレーム周期の異なる複数の信号を含む多重化信号を受信するとともに多重化信号に含まれる回線の切替信号を抽出し、抽出した切替信号に基づいて各信号の伝送経路を設定する。伝送装置１は、振分部３及び調整部４を備えている。振分部３は、抽出された複数の切替情報を、信号の種類ごとに振り分けて記憶させる。調整部４は、振分部３から出力される切替情報の転送順序を、切替情報を受信する周期に応じて調整する。【選択図】図１
2014033323.tif 000002
【特許請求の範囲】
【請求項１】
フレーム周期の異なる複数の信号を含む多重化信号を受信するとともに前記多重化信号に含まれる回線の切替信号を抽出し、抽出した前記切替信号に基づいて前記各信号の伝送経路を設定する伝送装置であって、
抽出された複数の切替情報を、前記信号の種類ごとに振り分けて記憶させる振分部と、
前記振分部から出力される前記切替情報の転送順序を、前記切替情報を受信する周期に応じて調整する調整部と、
を備えることを特徴とする伝送装置。
【請求項２】
フレーム周期の異なる複数の信号のそれぞれから回線の切り替えに関する切替情報を抽出する抽出部と、
前記抽出部から出力される複数の前記切替情報を、前記信号の種類ごとに振り分ける振分部と、
前記振分部から出力される前記切替情報の転送順序を、切替情報を受信する周期に応じて調整する調整部と、
前記振分部から出力される複数の前記切替情報を、前記調整部の調整結果に基づいてシリアル転送する転送部と、
前記転送部により転送される複数の前記切替情報に基づいて前記信号の伝送経路を設定する経路設定情報を送信する制御部と、
前記制御部から送信される前記経路設定情報に基づいて前記伝送経路を設定するスイッチ部と、
を備えることを特徴とする伝送装置。
【請求項３】
前記調整部は、前記振分部から出力される複数の前記切替情報を、それぞれの次に更新されるまでの時間の情報と対応させて保持し、次に更新されるまでの時間の短い前記切替情報が、次に更新されるまでの時間の長い前記切替情報よりも先に転送されるように調整することを特徴とする請求項２に記載の伝送装置。
【請求項４】
前記調整部は、次に更新されるまでの時間の値が閾値よりも小さい前記切替情報を他の前記切替情報よりも先に転送されるように調整することを特徴とする請求項３に記載の伝送装置。
【請求項５】
前記調整部は、複数の前記切替情報のそれぞれに対してカウンタ値を設定し、前記切替情報が前記振分部から出力されるタイミングでそれぞれの前記カウンタ値に、対応する前記切替情報の更新される周期に対応する初期値を設定し、それぞれの前記カウンタ値を、前記転送部が前記切替情報を転送する周期に対応するタイミングでデクリメントすることを特徴とする請求項２〜４のいずれか一つに記載の伝送装置。
【請求項６】
前記抽出部は、複数の前記伝送経路から入力される非同期の複数の前記信号のそれぞれから前記切替情報を抽出することを特徴とする請求項２〜５のいずれか一つに記載の伝送装置。
【請求項７】
フレーム周期の異なる複数の信号のそれぞれから回線の切り替えに関する切替情報をそれぞれのフレーム周期に基づくタイミングで抽出し、
抽出される複数の前記切替情報をそれぞれの更新される周期ごとに振り分け、
振り分けられる複数の前記切替情報が、次に更新されるまでの時間の短い順に転送されるように調整し、
振り分けられる複数の前記切替情報を、調整結果に基づいてシリアル転送し、
転送される複数の前記切替情報に基づいて前記信号の伝送経路を設定する経路設定情報を送信し、
送信される前記経路設定情報に基づいて前記伝送経路を設定することを特徴とする伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、伝送装置及び伝送方法に関する。
【背景技術】
【０００２】
従来、伝送路やノードに障害が発生した場合、障害の発生した伝送路やノードを通る全ての回線を他の伝送路やノードへ迂回させることによって、障害の発生した伝送路やノードを通る回線を救済する技術がある。このような技術において、障害の発生を検知したノードは、他のノードとの間で、迂回ルートへの回線の切り替えに関する切替情報を授受する。このように、従来、ノード間で切替情報の授受を行うことにより、該当する回線を迂回ルートへ切り替える技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２８６９６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年の光伝送では、各ノードが受信する光信号に、フレーム周期の異なる複数の信号が含まれている場合がある。このような伝送方法では、それら複数の信号にそれぞれ含まれる切替情報が、各ノードが受信する光信号に含まれている。これら切替情報は、各信号のフレーム周期に応じたタイミングで各ノードへ届く。各ノードは、受信した光信号を電気信号に変換した後、変換された電気信号から切替情報を抽出して処理する。各ノードは、切替情報を抽出する抽出回路と、切替情報を処理する切替回路とをそれぞれ有しており、抽出回路で抽出された切替情報は、抽出回路から切替回路へシリアルインターフェースを用いて転送される。切替情報の抽出は、通常各信号ごとに行われる。このように抽出された切替情報は、各信号ごとに別々に用意されたメモリに一時記憶される。メモリに一時記憶されている切替情報は、次に届いた切替情報によって上書き（更新）される。
【０００５】
迂回ルートへの回線の切り替えに関する誤動作が発生することを防ぐことができる伝送装置及び伝送方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
伝送装置は、フレーム周期の異なる複数の信号を含む多重化信号を受信するとともに多重化信号に含まれる回線の切替信号を抽出し、抽出した切替信号に基づいて各信号の伝送経路を設定する。伝送装置は、振分部及び調整部を備えている。振分部は、抽出された複数の切替情報を、信号の種類ごとに振り分けて記憶させる。調整部は、振分部から出力される切替情報の転送順序を、切替情報を受信する周期に応じて調整する。
【発明の効果】
【０００７】
迂回ルートへの回線の切り替えに関する誤動作が発生することを防ぐことができるという効果を奏する。
【図面の簡単な説明】
【０００８】
【図１】図１は、伝送装置の一例を示す図である。
【図２】図２は、図１に示す伝送装置における信号の流れを示す図である。
【図３】図３は、伝送方法の処理の流れの一例を示す図である。
【図４】図４は、ＯＴＮにおけるフレームフォーマットを示す図である。
【図５】図５は、伝送装置の別の例を示す図である。
【図６】図６は、図５に示す伝送装置におけるＡＰＳ／ＰＣＣバイトの処理に関与するブロックの一例を示す図である。
【図７】図７は、図５に示す伝送装置におけるＡＰＳ／ＰＣＣバイトの処理に関与するブロックの別の例を示す図である。
【図８】図８は、図５に示す伝送装置におけるＡＰＳ／ＰＣＣバイトの処理に関与するブロックの別の例を示す図である。
【図９】図９は、図８に示す調整部の一例を示す図である。
【図１０】図１０は、図９に示す調整部の動作の一例を示す図である。
【図１１】図１１は、図９に示す調整部の動作の具体例を示す図である。
【図１２】図１２は、図９に示す調整部の動作タイミングの具体例を示す図である。
【発明を実施するための形態】
【０００９】
課題の項で述べたように、１つの光信号の中にフレーム周期の異なる多数の信号が含まれ、フレーム周期の早い信号に含まれる切替情報は早い周期で届き、フレーム周期の遅い信号に含まれる切替情報は遅い周期で届く。そして、複数の切替情報は、順次、抽出回路から切替回路へ転送される。従って、光信号の中に、フレーム周期の遅い信号が多数含まれることがあり、その場合、多数の切替情報が一度にまとまって届く。
このような場合には、各ノードにおいて、遅いフレーム周期の切替情報を転送する時間が長くなるため、遅いフレーム周期の切替情報を転送している間に、早いフレーム周期の切替情報が届いてしまうというケースが発生し易くなる。このようなケースでは、遅いフレーム周期の切替情報が切替回路に転送される前に、早いフレーム周期の切替情報が、次に届いた切替情報によって更新される。
従って、更新された早いフレーム周期の切替情報が、切替回路へ転送されないため、更新された早いフレーム周期の切替情報が処理されなくなってしまう。切替情報には複数種類の情報が含まれるため、切替回路へ転送されない切替情報が増えると、種々の問題が引き起こされる。例えば、伝送路やノードに障害が発生しているにもかかわらず、迂回ルートへの回線の切り替えが行われないという問題が考えられる。反対に、伝送路やノードに障害が発生していないにもかかわらず、迂回ルートへの回線の切り替えが誤って発生してしまうという問題も考えられる。
【００１０】
以下に添付図面を参照して、この伝送装置及び伝送方法の好適な実施の形態を詳細に説明する。以下の各実施例の説明においては、同様の構成要素には同一の符号を付して、重複する説明を省略する。
【００１１】
・伝送装置の一例の説明
図１は、伝送装置の一例を示す図である。図２は、図１に示す伝送装置における信号の流れを示す図である。図１及び図２に示すように、伝送装置１は、抽出部２、振分部３、調整部４、転送部５、制御部６及びスイッチ部７を備えている。
【００１２】
抽出部２は、例えば複数の入力端子８，９に接続されている。各入力端子８，９は、それぞれ例えば伝送路に接続されていてもよい。伝送路は、例えば光ファイバーや光導波路などの光伝送路であってもよい。各入力端子８，９には、伝送路から信号が入力する。各入力端子８，９に入力する信号には、フレーム周期の異なる複数の信号が含まれている。フレーム周期の異なる複数の信号は、それぞれ回線の切り替えに関する切替情報を含んでいる。
【００１３】
抽出部２は、各入力端子８，９から信号を受け取る。抽出部２は、フレーム周期の異なる複数の信号のそれぞれから切替情報を抽出する。
【００１４】
振分部３は、抽出部２に接続されている。振分部３は、抽出部２から、抽出部２により抽出される複数の切替情報を受け取る。振分部３は、複数の切替情報を信号の種類ごとに振り分ける。各切替情報は、各切替情報を含んでいる元の信号のフレーム周期に対応するタイミングで更新される。
【００１５】
調整部４は、振分部３に接続されている。調整部４は、振分部３から、振分部３により振り分けられる切替情報を受け取る。調整部４は、切替情報の転送順序を、切替情報を受信する周期に応じて調整する。
【００１６】
転送部５は、調整部４に接続されている。転送部５は、調整部４の調整結果に基づいて振分部３から複数の切替情報を受け取る。転送部５は、調整部４の調整結果に基づいて複数の切替情報を制御部６へシリアル転送する。
【００１７】
制御部６は、転送部５に接続されている。制御部６は、転送部５から複数の切替情報を受け取る。制御部６は、複数の切替情報に基づいて信号の伝送経路を設定する経路設定情報をスイッチ部７へ送信する。
【００１８】
スイッチ部７は、各入力端子８，９、制御部６及び複数の出力端子１０，１１に接続されている。スイッチ部７は、各入力端子８，９から信号を受け取る。スイッチ部７は、制御部６から経路設定情報を受け取る。スイッチ部７は、経路設定情報に基づいて、各信号の伝送経路を設定し、各信号を出力端子１０，１１へ出力する。
【００１９】
各出力端子１０，１１は、それぞれ例えば伝送路に接続されていてもよい。伝送路は、例えば光ファイバーや光導波路などの光伝送路であってもよい。
【００２０】
・伝送方法の一例の説明
図３は、伝送方法の処理の流れの一例を示す図である。図３に示すように、伝送装置１において、抽出部２は、各入力端子８，９に入力する信号に含まれるフレーム周期の異なる複数の信号のそれぞれから切替情報をそれぞれのフレーム周期に基づくタイミングで抽出する（ステップＳ１）。
【００２１】
次いで、振分部３は、ステップＳ１において抽出される複数の切替情報をそれぞれの更新される周期ごとに振り分ける（ステップＳ２）。ステップＳ２によって、各切替情報が、各切替情報を含む元の信号のフレーム周期ごとに振り分けられる。
【００２２】
次いで、調整部４は、ステップＳ２において振り分けられる複数の切替情報が、次に更新されるまでの時間の短い順に転送されるように調整する（ステップＳ３）。調整を行わない場合、ある切替情報が転送部５により制御部６へ転送されている間に、次に更新されるまでの時間が転送中の切替情報よりも短い切替情報が更新されてしまうことがある。この場合、更新前の切替情報が転送部５により制御部６へ転送されなくなってしまう。ステップＳ３において調整を行うことによって、次に更新されるまでの時間が転送中の切替情報よりも短い切替情報が、制御部６へ転送される前に更新されるのを防ぐことができる。
【００２３】
次いで、転送部５は、ステップＳ２において振り分けられる複数の切替情報を、ステップＳ３における調整結果に基づいて制御部６へシリアル転送する（ステップＳ４）。次いで、制御部６は、転送される複数の切替情報に基づいて、信号の伝送経路を設定する経路設定情報をスイッチ部７へ送信する（ステップＳ５）。スイッチ部７は、送信される経路設定情報に基づいて、各入力端子８，９に入力する信号の伝送経路を設定する（ステップＳ６）。伝送装置１は、以上のステップＳ１〜ステップＳ６を繰り返す。
【００２４】
図１に示す伝送装置１によれば、調整を行うことによって、切替情報の転送中に、別の切替情報が更新されてしまい、その更新前の切替情報が制御部６へ転送されなくなってしまうのを防ぐことができる。従って、伝送装置１において、制御部６が受け取る切替情報に漏れが生じることによって迂回ルートへの回線の切り替えに関する誤動作が発生するのを防ぐことができる。
【００２５】
・ＯＴＮへの適用例
伝送装置の一例として、例えばＯＴＮ（Ｏｐｔｉｃａｌ  Ｔｒａｎｓｐｏｒｔ  Ｎｅｔｗｏｒｋ、光伝送ネットワーク）において用いられる伝送装置が挙げられる。これ以降、ＯＴＮにおいて用いられる伝送装置を例にして説明する。ＯＴＮのインターフェースについては、ＩＴＵ−Ｔ  Ｇ．７０９により勧告されている。Ｇ．７０９の勧告には、フレーム構成、オーバーヘッド、ビットレート、信号のマッピングに関する内容が含まれている。
【００２６】
図４は、ＯＴＮにおけるフレームフォーマットを示す図である。図４に示すように、ＯＴＮのフレーム２１は、オーバーヘッド（ＯＨ：Ｏｖｅｒｈｅａｄ）領域２２及びＯＰＵｋ（Ｏｐｔｉｃａｌ  Ｃｈａｎｎｅｌ  Ｐａｙｌｏａｄ  Ｕｎｉｔ−ｋ、光チャネルペイロードユニットｋ）ペイロード領域２３を含む。ｋは、ビットレート、並びにＯＰＵ、ＯＤＵ（Ｏｐｔｉｃａｌ  Ｃｈａｎｎｅｌ  Ｄａｔａ  Ｕｎｉｔ、光チャネルデータユニット）もしくはＯＴＵ（Ｏｐｔｉｃａｌ  Ｃｈａｎｎｅｌ  Ｔｒａｎｓｐｏｒｔ  Ｕｎｉｔ、光チャネル伝送ユニット）のレベルを表す指標である。ｋの値は、例えば０，１，２，３または４である。
【００２７】
ＯＰＵｋペイロードは、クライアント信号である。ＯＰＵｋペイロード領域２３の後には、図示省略するＦＥＣ（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ、前方誤り訂正）領域が配置される。
【００２８】
オーバーヘッド領域２２は、フレームアライメントオーバーヘッド（ＦＡ  ＯＨ：Ｆｒａｍｅ  Ａｌｉｇｎｍｅｎｔ  Ｏｖｅｒｈｅａｄ）、ＯＴＵｋオーバーヘッド、ＯＤＵｋオーバーヘッド及びＯＰＵｋオーバーヘッドを含む。ＯＤＵｋオーバーヘッドにおいて、ＡＰＳ／ＰＣＣ（Ａｕｔｏｍａｔｉｃ  Ｐｒｏｔｅｃｔｉｏｎ  Ｓｗｉｔｃｈｉｎｇ／Ｐｒｏｔｅｃｔｉｏｎ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｃｈａｎｎｅｌ、自動プロテクションスイッチング／プロテクション通信チャネル）バイト２４は、ロウ４のカラム５〜８にて定義されている。ＯＴＮの伝送装置は、ＡＰＳ／ＰＣＣバイト２４に基づいて回線の監視及び切り替えを制御する。ＡＰＳによる回線の監視及び切り替えの制御については、ＩＴＵ−Ｔ  Ｇ．８７３．１及びＧ．８７３．２により勧告されている。
【００２９】
また、ＯＤＵｋオーバーヘッドにおいて、ＲＥＳ（Ｒｅｓｅｒｖｅｄ  ｆｏｒ  ｆｕｔｕｒｅ  ｉｎｔｅｒｎａｔｉｏｎａｌ  ｓｔａｎｄａｒｄｉｓａｔｉｏｎ）バイトは、国際標準用に予約済みである。ＰＭ＆ＴＣＭ（Ｐａｔｈ  Ｍｏｎｉｔｏｒｉｎｇ  ＆  Ｔａｎｄｅｍ  Ｃｏｎｎｅｃｔｉｏｎ  Ｍｏｎｉｔｏｒｉｎｇ）バイトは、パスモニタ及びタンデムコネクションモニタを定義する。ＴＣＭ  ＡＣＴ（ＴＣＭ  Ａｃｔｉｖａｔｉｏｎ）バイトは、タンデムコネクションモニタのアクティベイション／非アクティベイションを定義する。ＴＣＭ１〜６の各バイトは、タンデムコネクションモニタ１〜６を定義する。ＦＴＦＬ（Ｆａｕｌｔ  Ｔｙｐｅ  ＆  Ｆａｕｌｔ  Ｌｏｃａｔｉｏｎ  ｒｅｐｏｒｔｉｎｇ  ｃｈａｎｎｅｌ）バイトは、障害タイプ及び障害場所を定義する。ＰＭバイトは、パスモニタを定義する。ＥＸＰ（Ｅｘｐｅｒｉｍｅｎｔａｌ）バイトは、実験用のバイトである。ＧＣＣ（Ｇｅｎｅｒａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｃｈａｎｎｅｌ）１，２の各バイトは、汎用通信チャネルを定義する。
【００３０】
ＯＴＮでは、信号のレートによってフレーム周期が異なるので、ＯＤＵ４、ＯＤＵ３、ＯＤＵ２、ＯＤＵ１、ＯＤＵ０及びＯＤＵｆｌｅｘの各信号ごとにＡＰＳ／ＰＣＣバイト２４の周期が異なる。また、ＡＰＳ／ＰＣＣバイト２４は、トリビュータリスロット（ＴＳ：Ｔｒｉｂｕｔａｒｙ  Ｓｌｏｔ）単位に存在する。従って、例えばＯＴＵ４フレームの８０トリビュータリスロットにＯＤＵ０がマッピングされる場合には、１ポートあたり８０チャネルのＡＰＳ／ＰＣＣバイト２４が存在する。
【００３１】
また、８フレームごとのマルチフレーム構成であるので、一つのＯＤＵパスあたり例えば８レイヤのＡＰＳ／ＰＣＣチャネルがある。従って、例えば１００Ｇｂｐｓ容量のインターフェースユニットの場合、伝送装置は、８０トリビュータリスロットの例えば８レイヤ分で合計６４０チャネルのＡＰＳ／ＰＣＣバイト２４を抽出して処理する。また、８０トリビュータリスロットにＯＤＵ３、ＯＤＵ２、ＯＤＵ１、ＯＤＵ０及びＯＤＵｆｌｅｘの二つ以上が混在してマッピングされる場合には、伝送装置は、周期の異なるＡＰＳ／ＰＣＣバイト２４を混在して処理する。
【００３２】
ＯＤＵｋのフレーム周期及びレイヤごとのフレーム周期を例示する。レイヤごとのフレーム周期は、ＡＰＳ／ＰＣＣバイト２４の更新周期となる。ＯＤＵ４について、フレーム周期は１．１６８μｓであり、レイヤごとのフレーム周期は９．３４４μｓである。ＯＤＵ３について、フレーム周期は３．０３５μｓであり、レイヤごとのフレーム周期は２４．２８μｓである。ＯＤＵ２について、フレーム周期は１２．１９１μｓであり、レイヤごとのフレーム周期は９７．５２８μｓである。ＯＤＵ１について、フレーム周期は４８．９７１μｓであり、レイヤごとのフレーム周期は３９１．７６８μｓである。ＯＤＵ０について、フレーム周期は９８．３５４μｓであり、レイヤごとのフレーム周期は７８６．８３２μｓである。ＯＤＵｆｌｅｘについて、フレーム周期及びレイヤごとのフレーム周期は、クライアント信号のレートに応じた値となる。
【００３３】
また、ＩＴＵ−Ｔの勧告によれば、リング構成のプロテクション（ＢＬＳＲ：Ｂｉｄｉｒｅｃｔｉｏｎａｌ  Ｌｉｎｅ  Ｓｗｉｔｃｈｅｄ  Ｒｉｎｇ、ＳＲＰ：Ｓｈａｒｅｄ  Ｒｉｎｇ  Ｐｒｏｔｅｃｔｉｏｎ）の場合、ＢＬＳＲの切り替えがリング全体で５０ｍｓ以内に終了することが規定されている。そのため、リングを構成する各ノード（伝送装置）は、ＢＬＳＲのＡＰＳ／ＰＣＣバイト２４をＯＤＵｋのＡＰＳ／ＰＣＣバイト２４よりも優先して処理する。
【００３４】
・伝送装置の別の例の説明
図５は、伝送装置の別の例を示す図である。図５に示すように、伝送装置３１は、抽出部の一例として例えば入力側のインターフェースユニット３２、制御部の一例として例えば制御ユニット３５、及びスイッチ部の一例として例えばスイッチユニット３３を備えている。また、伝送装置３１は、出力側のインターフェースユニット３４を備えていてもよい。
【００３５】
入力側のインターフェースユニット３２は、複数のポートを有する。各ポートは、それぞれ光伝送路に接続されていてもよい。光伝送路は、例えば光ファイバーや光導波路であってもよい。入力側のインターフェースユニット３２の各ポートには、信号が入力する。各ポートに入力する信号は、同期していなくてもよい。入力側のインターフェースユニット３２は、各ポートに入力する信号をスイッチユニット３３へ出力する。また、入力側のインターフェースユニット３２は、各ポートに入力する信号から回線の切り替えに関する切替情報を抽出する。切替情報の一例として、例えばＡＰＳ／ＰＣＣバイト２４が挙げられる。
【００３６】
制御ユニット３５は、入力側のインターフェースユニット３２に接続されている。制御ユニット３５は、入力側のインターフェースユニット３２から例えばＡＰＳ／ＰＣＣバイト２４を受け取る。制御ユニット３５は、例えばＡＰＳ／ＰＣＣバイト２４に基づいて経路設定情報をスイッチユニット３３へ送信する。経路設定情報の一例として、例えば経路の切替要求が挙げられる。
【００３７】
スイッチユニット３３は、入力側のインターフェースユニット３２及び制御ユニット３５に接続されている。スイッチユニット３３の一例として例えばクロスコネクトスイッチが挙げられる。スイッチユニット３３は、入力側のインターフェースユニット３２から信号を受け取る。スイッチユニット３３は、制御ユニット３５から例えば切替要求を受け取る。スイッチユニット３３は、例えば切替要求に基づいて、ＡＰＳ／ＰＣＣバイト２４の切り替え手順に従って各信号の伝送経路を設定し、各信号を出力側のインターフェースユニット３４へ出力する。
【００３８】
出力側のインターフェースユニット３４は、スイッチユニット３３に接続されている。また、出力側のインターフェースユニット３４は、複数のポートを有する。各ポートは、それぞれ光伝送路に接続されていてもよい。光伝送路は、例えば光ファイバーや光導波路であってもよい。出力側のインターフェースユニット３４は、各ポートから信号を出力する。
【００３９】
・ＡＰＳ／ＰＣＣバイトの処理に関与するブロックの一例の説明
図６は、図５に示す伝送装置におけるＡＰＳ／ＰＣＣバイトの処理に関与するブロックの一例を示す図である。図６に示すように、伝送装置３１は、インターフェースユニット＃１＿４１、制御ユニット４８及びシリアルインターフェース４７を備えている。
【００４０】
インターフェースユニット＃１＿４１は、入力側のインターフェースユニットの一つである。入力側のインターフェースユニットは、同様の構成の複数のインターフェースユニット（＃１、＃２、・・・）を備えている。以下の説明では、入力側のインターフェースユニットである複数のインターフェースユニットを代表して、インターフェースユニット＃１＿４１を用いて説明する。
【００４１】
図６に示すように、インターフェースユニット＃１＿４１は、ＨＯ（Ｈｉｇｈｅｒ  Ｏｒｄｅｒ）  ＯＤＵレイヤＯＨ（オーバーヘッド）抽出処理部４２及びＨＯ  ＯＤＵレイヤＡＰＳ処理部４３を備えている。ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２は、入力側のポートに接続されている。ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２には、ポートから信号（ＯＴＵ４〜ＯＴＵ０）が入力する。ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２は、入力信号のオーバーヘッドから、ポート数に例えば８レイヤ分を乗じたチャネル数のＯＤＵ４レベルのＡＰＳ／ＰＣＣバイトを抽出する。
【００４２】
ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３は、ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２に接続されている。ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３は、ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２からＡＰＳ／ＰＣＣバイトを受け取る。ＩＴＵ−Ｔの勧告では、ＡＰＳ／ＰＣＣバイトの値が３回連続して同じであるときにＡＰＳ／ＰＣＣバイトを更新するように規定されている。ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３は、ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２から受け取るＡＰＳ／ＰＣＣバイトの値を監視し、ＡＰＳ／ＰＣＣバイトの値が３回連続して同じであるときにＡＰＳ／ＰＣＣバイトの値を３回連続して同じである値に更新する。
【００４３】
インターフェースユニット＃１＿４１は、ＬＯ（Ｌｏｗｅｒ  Ｏｒｄｅｒ）  ＯＤＵレイヤ処理部４４及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５を備えている。ＬＯ  ＯＤＵレイヤ処理部４４は、ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２に接続されている。ＬＯ  ＯＤＵレイヤ処理部４４には、ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２から信号が入力する。ＬＯ  ＯＤＵレイヤ処理部４４は、入力信号から、ポート数にトリビュータリスロット数分と例えば８レイヤ分を乗じたチャネル数のＯＤＵ３〜ＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトを抽出する。
【００４４】
ＬＯ  ＯＤＵレイヤＡＰＳ処理部４５は、ＬＯ  ＯＤＵレイヤ処理部４４に接続されている。ＬＯ  ＯＤＵレイヤＡＰＳ処理部４５は、ＬＯ  ＯＤＵレイヤ処理部４４からＡＰＳ／ＰＣＣバイトを受け取る。ＩＴＵ−Ｔの勧告に基づき、ＬＯ  ＯＤＵレイヤＡＰＳ処理部４５は、ＬＯ  ＯＤＵレイヤ処理部４４から受け取るＡＰＳ／ＰＣＣバイトの値を監視し、ＡＰＳ／ＰＣＣバイトの値が３回連続して同じであるときにＡＰＳ／ＰＣＣバイトの値を３回連続して同じである値に更新する。
【００４５】
インターフェースユニット＃１＿４１は、転送用フレーマー４６を備えている。転送用フレーマー４６は、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５に接続されている。転送用フレーマー４６は、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５からＡＰＳ／ＰＣＣバイトを受け取り、制御ユニット４８へ送信するのに適したデータ構造にＡＰＳ／ＰＣＣバイトをマッピングする。
【００４６】
シリアルインターフェース４７は、インターフェースユニット＃１＿４１の転送用フレーマー４６に接続されている。シリアルインターフェース４７は、転送用フレーマー４６から出力されるＡＰＳ／ＰＣＣバイトを制御ユニット４８へ、各ＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトの更新周期のうちの最も短い更新周期よりも短い時間でシリアル転送する。
【００４７】
例えば、ＯＤＵ４〜ＯＤＵ０のうち、最もフレーム周期が短いのはＯＤＵ４である。上述したように、ＯＤＵ４のフレーム周期は１．１６８μｓであり、ＡＰＳ／ＰＣＣバイトの更新周期（レイヤごとのフレーム周期）は９．３４４μｓである。実際にはＡＰＳ／ＰＣＣバイトの値は、３回連続して同じであるときに更新される。従って、９．３４４μｓの３倍、すなわち２８．０３２μｓ以内にマルチフレーム構成の２４フレーム内のＡＰＳ／ＰＣＣバイトが全て送信されればよい。そうすれば、マルチフレーム構成の２４フレーム内の全てのＡＰＳ／ＰＣＣバイトが、更新される前に制御ユニット４８へ転送される。
【００４８】
ＡＰＳ／ＰＣＣバイトのビット数は３２ビットであるが、実際にはＡＰＳ／ＰＣＣバイトに切替要因情報やアラーム情報などのオーバーヘッドが付加されて転送されるので、１チャネルあたりのＡＰＳ／ＰＣＣバイトの転送量を６０ビットとしてもよい。従って、転送されるＡＰＳ／ＰＣＣバイトのチャネル数が８である場合のシリアルインターフェース４７の転送レートは、次の（１）式より例えば１７．１４Ｍｂｐｓであってもよい。また、転送されるＡＰＳ／ＰＣＣバイトのチャネル数が６４０である場合のシリアルインターフェース４７の転送レートは、次の（２）式より例えば１．３７Ｇｂｐｓであってもよい。
【００４９】
６０［ビット／チャネル］×８［チャネル］／２８［μｓ］＝１７．１４［Ｍｂｐｓ］  ・・・（１）
６０［ビット／チャネル］×６４０［チャネル］／２８［μｓ］＝１．３７［Ｇｂｐｓ］  ・・・（２）
【００５０】
制御ユニット４８は、転送用フレーマー４９及びＡＰＳ処理部５０を備えている。シリアルインターフェース４７を介してインターフェースユニット＃１＿４１から転送されるＡＰＳ／ＰＣＣバイトは、転送用フレーマー４９を介してＡＰＳ処理部５０へ送られる。ＡＰＳ処理部５０は、ＡＰＳ／ＰＣＣバイトを受け取り、ＡＰＳ／ＰＣＣバイトを処理して回線の切り替えを行うか否かを判断する。そして、ＡＰＳ処理部５０は、図示省略するスイッチユニットへ例えば切替要求を送信する。
【００５１】
図６に示す伝送装置３１によれば、最も更新周期が短いＯＤＵ４レベルのＡＰＳ／ＰＣＣバイトの更新周期よりも短い時間でマルチフレーム構成の２４フレーム内の全てのＡＰＳ／ＰＣＣバイトが制御ユニット４８へ転送される。それによって、更新周期の長いＡＰＳ／ＰＣＣバイトの転送中に更新周期の短いＡＰＳ／ＰＣＣバイトが更新されてしまい、その更新前のＡＰＳ／ＰＣＣバイトが制御部６へ転送されなくなる、という事態が起こるのを防ぐことができる。従って、伝送装置３１において、制御ユニット４８が受け取るＡＰＳ／ＰＣＣバイトに漏れが生じることによって迂回ルートへの回線の切り替えに関する誤動作が発生するのを防ぐことができる。また、将来、ＯＤＵ４よりもフレーム周期の短い信号が追加される場合でも、シリアルインターフェース４７の転送速度を上げればよい。
【００５２】
・ＡＰＳ／ＰＣＣバイトの処理に関与するブロックの別の例の説明
図７は、図５に示す伝送装置におけるＡＰＳ／ＰＣＣバイトの処理に関与するブロックの別の例を示す図である。図６に示す伝送装置３１と同様の構成については、同一の符号を付して重複する説明を省略する。図７に示すように、伝送装置３１は、インターフェースユニット＃１＿５１、制御ユニット５８及びＯＤＵ４〜ＯＤＵ０のそれぞれのＡＰＳ用ＩＦ（Ｉｎｔｅｒｆａｃｅ、インターフェース）５３〜５７を備えている。
【００５３】
インターフェースユニット＃１＿５１は、入力側のインターフェースユニットの一つである。入力側のインターフェースユニットは、同様の構成の複数のインターフェースユニット（＃１、＃２、・・・）を備えている。以下の説明では、入力側のインターフェースユニットである複数のインターフェースユニットを代表して、インターフェースユニット＃１＿５１を用いて説明する。
【００５４】
図７に示すように、インターフェースユニット＃１＿５１は、ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３、ＬＯ  ＯＤＵレイヤ処理部４４及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５を備えている。ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３、ＬＯ  ＯＤＵレイヤ処理部４４及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５については、上述した通りであるので説明を省略する。
【００５５】
インターフェースユニット＃１＿５１は、振分部の一例として例えばＯＤＵｋレベル判定部及び転送用フレーマー５２を備えている。ＯＤＵｋレベル判定部及び転送用フレーマー５２は、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５に接続されている。ＯＤＵｋレベル判定部及び転送用フレーマー５２は、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５からＡＰＳ／ＰＣＣバイトを受け取る。ＯＤＵｋレベル判定部及び転送用フレーマー５２は、ＡＰＳ／ＰＣＣバイトのＯＤＵｋレベルを判定し、その判定結果に基づいてＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトを、対応するＡＰＳ用ＩＦ５３〜５７へ振り分け、送信するのに適したデータ構造にマッピングする。
【００５６】
ＯＤＵ４レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ４  ＡＰＳ用ＩＦ５３に振り分けられる。ＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ３  ＡＰＳ用ＩＦ５４に振り分けられる。ＯＤＵ２レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ２  ＡＰＳ用ＩＦ５５に振り分けられる。ＯＤＵ１レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ１  ＡＰＳ用ＩＦ５６に振り分けられる。ＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ０  ＡＰＳ用ＩＦ５７に振り分けられる。
【００５７】
ここで、どのポートの、どのトリビュータリスロットに、どのＯＤＵｋタイプが収容されているか、ということが予めソフトウェアによって設定されていてもよい。ＯＤＵｋレベル判定部及び転送用フレーマー５２は、この事前の設定に基づいて、ＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトを、対応するＡＰＳ用ＩＦ５３〜５７へ振り分けてもよい。あるいは、ＯＤＵｋレベル判定部及び転送用フレーマー５２は、ＯＰＵｋのオーバーヘッドに含まれるＰＳＩ（Ｐａｙｌｏａｄ  Ｓｔｒｕｃｔｕｒｅ  Ｉｄｅｎｔｉｆｉｅｒ）のＭＳＩ（Ｍｕｌｔｉｐｌｅｘ  Ｓｔｒｕｃｔｕｒｅ  Ｉｄｅｎｔｉｆｉｅｒ）バイトから判定してもよい。ＰＳＩ及びＭＳＩについては、ＩＴＵ−Ｔ  Ｇ．７０９の勧告に規定されている。
【００５８】
ＯＤＵ４〜ＯＤＵ０の各ＡＰＳ用ＩＦ５３〜５７は、ＯＤＵｋレベル判定部及び転送用フレーマー５２に接続されている。ＯＤＵ４〜ＯＤＵ０の各ＡＰＳ用ＩＦ５３〜５７は、それぞれ個別の配線を有する。各ＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトは、それぞれＯＤＵｋレベルごとの配線を用いて制御ユニット５８へ転送される。従って、ＯＤＵ４〜ＯＤＵ０の各ＡＰＳ用ＩＦ５３〜５７は、それぞれＯＤＵｋレベルに対応する周期でＡＰＳ／ＰＣＣバイトを制御ユニット５８へシリアル転送する。
【００５９】
ＯＤＵ４では、ＡＰＳ／ＰＣＣバイトの更新周期は２８．０３２μｓであり、転送されるＡＰＳ／ＰＣＣバイトのチャネル数が最大で８である。従って、ＯＤＵ４  ＡＰＳ用ＩＦ５３の転送レートは、上記（１）式より例えば１７．１４Ｍｂｐｓであってもよい。
【００６０】
上述したように、ＯＤＵ３のＡＰＳ／ＰＣＣバイトの更新周期（レイヤごとのフレーム周期）は２４．２８μｓであり、ＡＰＳ／ＰＣＣバイトは、実際には３回連続して同じ値であるときに更新される。従って、２４．２８μｓの３倍、すなわち７２．８４μｓ以内にマルチフレーム構成の２４フレーム内のＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが全て送信されればよい。また、転送されるＡＰＳ／ＰＣＣバイトのチャネル数は最大で１６である。従って、ＯＤＵ３  ＡＰＳ用ＩＦ５４の転送レートは、次の（３）式より例えば１３．３Ｍｂｐｓであってもよい。
【００６１】
６０［ビット／チャネル］×１６［チャネル］／７２［μｓ］＝１３．３［Ｍｂｐｓ］  ・・・（３）
【００６２】
上述したように、ＯＤＵ２のＡＰＳ／ＰＣＣバイトの更新周期（レイヤごとのフレーム周期）は９７．５２８μｓであり、実際にはその３倍、すなわち２９２．５８４μｓ以内にマルチフレーム構成の２４フレーム内のＯＤＵ２レベルのＡＰＳ／ＰＣＣバイトが全て送信されればよい。また、転送されるＡＰＳ／ＰＣＣバイトのチャネル数は最大で８０である。従って、ＯＤＵ２  ＡＰＳ用ＩＦ５５の転送レートは、次の（４）式より例えば１６．４Ｍｂｐｓであってもよい。
【００６３】
６０［ビット／チャネル］×８０［チャネル］／２９２［μｓ］＝１６．４［Ｍｂｐｓ］  ・・・（４）
【００６４】
上述したように、ＯＤＵ１のＡＰＳ／ＰＣＣバイトの更新周期（レイヤごとのフレーム周期）は３９１．７６８μｓであり、実際にはその３倍、すなわち１１７５．３０４μｓ以内にマルチフレーム構成の２４フレーム内のＯＤＵ１レベルのＡＰＳ／ＰＣＣバイトが全て送信されればよい。また、転送されるＡＰＳ／ＰＣＣバイトのチャネル数は最大で３２０である。従って、ＯＤＵ１  ＡＰＳ用ＩＦ５６の転送レートは、次の（５）式より例えば１６．３Ｍｂｐｓであってもよい。
【００６５】
６０［ビット／チャネル］×３２０［チャネル］／１１７５［μｓ］＝１６．３［Ｍｂｐｓ］  ・・・（５）
【００６６】
上述したように、ＯＤＵ０のＡＰＳ／ＰＣＣバイトの更新周期（レイヤごとのフレーム周期）は７８６．８３２μｓであり、実際にはその３倍、すなわち２３６０．４９６μｓ以内にマルチフレーム構成の２４フレーム内のＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトが全て送信されればよい。また、転送されるＡＰＳ／ＰＣＣバイトのチャネル数は最大で６４０である。従って、ＯＤＵ０  ＡＰＳ用ＩＦ５７の転送レートは、次の（６）式より例えば１６．２Ｍｂｐｓであってもよい。
【００６７】
６０［ビット／チャネル］×６４０［チャネル］／２３６０［μｓ］＝１６．２［Ｍｂｐｓ］  ・・・（６）
【００６８】
制御ユニット５８は、転送用フレーマー５９及びＡＰＳ処理部５０を備えている。ＯＤＵ４〜ＯＤＵ０の各ＡＰＳ用ＩＦ５３〜５７を介してインターフェースユニット＃１＿５１から転送されるＡＰＳ／ＰＣＣバイトは、転送用フレーマー５９を介してＡＰＳ処理部５０へ送られる。ＡＰＳ処理部５０は、ＡＰＳ／ＰＣＣバイトを受け取り、ＡＰＳ／ＰＣＣバイトを処理して回線の切り替えを行うか否かを判断する。そして、ＡＰＳ処理部５０は、図示省略するスイッチユニットへ例えば切替要求を送信する。
【００６９】
図７に示す伝送装置３１によれば、ＯＤＵｋレベルごとに個別の配線を用いてＡＰＳ／ＰＣＣバイトが制御ユニット５８へ転送される。それによって、更新周期の長いＡＰＳ／ＰＣＣバイトの転送中に更新周期の短いＡＰＳ／ＰＣＣバイトが更新されてしまい、その更新前のＡＰＳ／ＰＣＣバイトが制御部６へ転送されなくなる、という事態が起こるのを防ぐことができる。従って、伝送装置３１において、制御ユニット５８が受け取るＡＰＳ／ＰＣＣバイトに漏れが生じることによって迂回ルートへの回線の切り替えに関する誤動作が発生するのを防ぐことができる。また、将来、例えば４００Ｇｂｐｓなどの新しい規格の信号が追加される場合でも、その新しい規格用のインターフェースと配線を追加すればよい。
【００７０】
・ＡＰＳ／ＰＣＣバイトの処理に関与するブロックの別の例の説明
図８は、図５に示す伝送装置におけるＡＰＳ／ＰＣＣバイトの処理に関与するブロックの別の例を示す図である。図６に示す伝送装置３１と同様の構成については、同一の符号を付して重複する説明を省略する。図８に示すように、伝送装置３１は、インターフェースユニット＃１＿６１、制御ユニット７３及びシリアルインターフェース７２を備えている。
【００７１】
インターフェースユニット＃１＿６１は、入力側のインターフェースユニットの一つである。入力側のインターフェースユニットは、同様の構成の複数のインターフェースユニット（＃１、＃２、・・・）を備えている。以下の説明では、入力側のインターフェースユニットである複数のインターフェースユニットを代表して、インターフェースユニット＃１＿６１を用いて説明する。
【００７２】
図８に示すように、インターフェースユニット＃１＿６１は、ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３、ＬＯ  ＯＤＵレイヤ処理部４４及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５を備えている。ＨＯ  ＯＤＵレイヤＯＨ抽出処理部４２、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３、ＬＯ  ＯＤＵレイヤ処理部４４及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５については、上述した通りであるので説明を省略する。
【００７３】
インターフェースユニット＃１＿６１は、振分部の一例として例えばＯＤＵｋレベル判定部６２を備えている。ＯＤＵｋレベル判定部６２は、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５に接続されている。ＯＤＵｋレベル判定部６２は、ＨＯ  ＯＤＵレイヤＡＰＳ処理部４３及びＬＯ  ＯＤＵレイヤＡＰＳ処理部４５からＡＰＳ／ＰＣＣバイトを受け取る。ＯＤＵｋレベル判定部６２は、ＡＰＳ／ＰＣＣバイトのＯＤＵｋレベルを判定する。
【００７４】
上述したように、どのポートの、どのトリビュータリスロットに、どのＯＤＵｋタイプが収容されているか、ということが予めソフトウェアによって設定されており、ＯＤＵｋレベル判定部６２は、この事前の設定に基づいてＡＰＳ／ＰＣＣバイトのＯＤＵｋレベルを判定してもよい。あるいは、ＯＤＵｋレベル判定部６２は、ＯＰＵｋのオーバーヘッドに含まれるＰＳＩのＭＳＩバイトから判定してもよい。
【００７５】
インターフェースユニット＃１＿６１は、調整部６３を備えている。調整部６３は、ＢＬＳＲ用のＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ、先入れ先出し）メモリ６４、ＯＤＵ４用のＦＩＦＯメモリ６５、ＯＤＵ３用のＦＩＦＯメモリ６６、ＯＤＵ２用のＦＩＦＯメモリ６７、ＯＤＵ１用のＦＩＦＯメモリ６８及びＯＤＵ０用のＦＩＦＯメモリ６９を備えている。ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９は、ＯＤＵｋレベル判定部６２に接続されている。
【００７６】
ＯＤＵｋレベル判定部６２は、ＡＰＳ／ＰＣＣバイトのＯＤＵｋレベルの判定結果に基づいてＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトを、対応するＦＩＦＯメモリ６４〜６９へ振り分ける。ＢＬＳＲのＡＰＳ／ＰＣＣバイトは、ＢＬＳＲ用ＦＩＦＯメモリ６４に振り分けられる。ＯＤＵ４レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ４用ＦＩＦＯメモリ６５に振り分けられる。ＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ３用ＦＩＦＯメモリ６６に振り分けられる。ＯＤＵ２レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ２用ＦＩＦＯメモリ６７に振り分けられる。ＯＤＵ１レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ１用ＦＩＦＯメモリ６８に振り分けられる。ＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトは、ＯＤＵ０用ＦＩＦＯメモリ６９に振り分けられる。ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９は、ＯＤＵｋレベル判定部６２によって振り分けられるＡＰＳ／ＰＣＣバイトを記憶する。
【００７７】
調整部６３は、ＦＩＦＯ制御部７０を備えている。ＦＩＦＯ制御部７０は、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９からＡＰＳ／ＰＣＣバイトを出力するタイミングを制御する。ＦＩＦＯ制御部７０は、更新周期の短い順にＡＰＳ／ＰＣＣバイトの出力タイミングに優先順位を付ける。また、上述したように、ＢＬＳＲのＡＰＳ／ＰＣＣバイトは、リング構成の最大で１６ノードを通過して５０ｍｓ以内に伝送経路の切り替えを達成するので、ＦＩＦＯ制御部７０は、ＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトよりも最優先でＢＬＳＲのＡＰＳ／ＰＣＣバイトを出力させる。
【００７８】
また、調整部６３は、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に格納されているＡＰＳ／ＰＣＣバイトのうち、次に更新されるまでの時間の値が閾値よりも小さいＡＰＳ／ＰＣＣバイトを優先して出力させる。調整部６３の詳細については後述する。
【００７９】
インターフェースユニット＃１＿６１は、送信用のＦＩＦＯメモリ７１を備えている。送信用ＦＩＦＯメモリ７１は、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に接続されている。送信用ＦＩＦＯメモリ７１は、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９から出力されるＡＰＳ／ＰＣＣバイトを記憶する。
【００８０】
シリアルインターフェース７２は、インターフェースユニット＃１＿６１の送信用ＦＩＦＯメモリ７１に接続されている。シリアルインターフェース７２は、送信用ＦＩＦＯメモリ７１から出力されるＡＰＳ／ＰＣＣバイトを制御ユニット７３へシリアル転送する。
【００８１】
制御ユニット７３は、ＡＰＳ処理部７４を備えている。シリアルインターフェース７２を介してインターフェースユニット＃１＿６１から転送されるＡＰＳ／ＰＣＣバイトは、ＡＰＳ処理部７４へ送られる。ＡＰＳ処理部７４は、ＡＰＳ／ＰＣＣバイトを受け取り、ＡＰＳ／ＰＣＣバイトを処理して回線の切り替えを行うか否かを判断する。そして、ＡＰＳ処理部７４は、図示省略するスイッチユニットへ例えば切替要求を送信する。図８に示す伝送装置３１における伝送方法の処理の流れについては、図３に示す流れと同様である。
【００８２】
・調整部の一例の説明
図９は、図８に示す調整部の一例を示す図である。図９に示すように、ＢＬＳＲのＡＰＳ／ＰＣＣバイトがＢＬＳＲ用ＦＩＦＯメモリ６４に格納されるときに、格納されるＡＰＳ／ＰＣＣバイトに初期値ＴBが設定される。同様に、ＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトがＯＤＵｋ用ＦＩＦＯメモリ６５〜６９に格納されるときに、格納されるＡＰＳ／ＰＣＣバイトに初期値Ｔkが設定される。
【００８３】
ＯＤＵｋの初期値Ｔkは、ＯＤＵｋの各ＡＰＳ／ＰＣＣバイトの更新周期が短い順に、次に更新されるまでにシリアルインターフェース７２へ送信されるような値であればよい。ＢＬＳＲの初期値ＴBは、更新周期の最も短いＯＤＵｋ、すなわちＯＤＵ４の初期値Ｔ4よりも小さい値であればよい。ＢＬＳＲの初期値ＴB及びＯＤＵｋの初期値Ｔkは、予め設定されている。
【００８４】
ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に格納されているＡＰＳ／ＰＣＣバイトのカウンタ値は、シリアルインターフェース７２がＡＰＳ／ＰＣＣバイトを制御ユニット７３へ転送する周期に合わせた周期でデクリメントされる。例えば、シリアルインターフェース７２が制御ユニット７３へＡＰＳ／ＰＣＣバイトを一つ転送するたびに、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に格納されているＡＰＳ／ＰＣＣバイトのカウンタ値がデクリメントされてもよい。
【００８５】
ＦＩＦＯ制御部７０は、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に格納されているＡＰＳ／ＰＣＣバイトのカウンタ値を監視する。ＦＩＦＯ制御部７０は、カウンタ値の最も小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９へ、ＡＰＳ／ＰＣＣバイトを一つ出力させるＦＩＦＯ制御信号を出力する。また、ＦＩＦＯ制御部７０は、カウンタ値が閾値よりも小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９へＡＰＳ／ＰＣＣバイトを出力させるＦＩＦＯ制御信号を出力する。
【００８６】
ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９は、ＦＩＦＯ制御部７０からＦＩＦＯ制御信号を受け取ると、格納しているＡＰＳ／ＰＣＣバイトのうち最も古いものを出力する。カウンタ値が閾値よりも小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９からＡＰＳ／ＰＣＣバイトが出力される際には、カウンタ値はデクリメントされない。
【００８７】
・調整部の動作の一例の説明
図１０は、図９に示す調整部の動作の一例を示す図である。図９に示すように、調整部６３において調整の動作が開始されると、まず、ＦＩＦＯ制御部７０は、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に格納されているデータ、すなわちＡＰＳ／ＰＣＣバイトのカウンタ値を監視する（ステップＳ１１）。次いで、ＦＩＦＯ制御部７０は、ステップＳ１１で監視しているカウンタ値が閾値よりも小さいデータがあるか否かを判断する（ステップＳ１２）。
【００８８】
カウンタ値が閾値よりも小さいデータがない場合（ステップＳ１２：Ｎｏ）、ＦＩＦＯ制御部７０は、カウンタ値の最も小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９へＦＩＦＯ制御信号を出力する。それによって、カウンタ値の最も小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９は、格納しているＡＰＳ／ＰＣＣバイトのうち最も古いものを送信用ＦＩＦＯメモリ７１へ転送する（ステップＳ１３）。
【００８９】
そして、カウンタ値の更新が完了するまで（ステップＳ１４：Ｎｏ）、ステップＳ１３の転送が行われる。カウンタ値の更新が完了すると（ステップＳ１４：Ｙｅｓ）、ステップＳ１１へ戻り、ステップＳ１１以降の動作を繰り返す。
【００９０】
一方、カウンタ値が閾値よりも小さいデータがある場合（ステップＳ１２：Ｙｅｓ）、ＦＩＦＯ制御部７０は、カウンタ値が閾値よりも小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９へＦＩＦＯ制御信号を出力する。それによって、カウンタ値が閾値よりも小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９は、格納しているＡＰＳ／ＰＣＣバイトのうち最も古いものを送信用ＦＩＦＯメモリ７１へ転送する（ステップＳ１５）。
【００９１】
そして、ステップＳ１２へ戻る。従って、カウンタ値が閾値よりも小さいデータがなくなるまで、カウンタ値が閾値よりも小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９からＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。カウンタ値が閾値よりも小さいデータがなくなると（ステップＳ１２：Ｎｏ）、カウンタ値の最も小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９から送信用ＦＩＦＯメモリ７１へＡＰＳ／ＰＣＣバイトを転送する動作へ移行する。
【００９２】
・調整部の動作の具体例の説明
図１１は、図９に示す調整部の動作の具体例を示す図である。図１２は、図９に示す調整部の動作タイミングの具体例を示す図である。ここでは、特に限定しないが、シリアルインターフェース７２の転送レートを例えば６０Ｍｂｐｓとし、ＡＰＳ／ＰＣＣバイト１チャンネル分のフレーム長を例えば６０ビットとする。従って、ＡＰＳ／ＰＣＣバイト１チャンネル分のフレーム周期は、次の（７）式より例えば１μｓとなる。
【００９３】
６０［ビット／チャネル］／６０［Ｍｂｐｓ］＝１［μｓ／チャネル］  ・・・（７）
【００９４】
ＡＰＳ／ＰＣＣバイト１チャンネル分のフレーム周期が例えば１μｓであるので、ＡＰＳ／ＰＣＣバイトは、１μｓの周期で送信用ＦＩＦＯメモリ７１から制御ユニット７３へ転送される。従って、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に格納されているＡＰＳ／ＰＣＣバイトのカウンタ値は、例えば１μｓの周期でデクリメントされる。
【００９５】
ＯＤＵ４のレイヤごとのフレーム周期が９．３４４μｓであるので、ＯＤＵ４レベルのＡＰＳ／ＰＣＣバイトがＯＤＵ４用ＦＩＦＯメモリ６５に格納されるときの初期値Ｔ4は、９．３４４μｓよりも小さい値であればよい。そうすれば、ＯＤＵ４レベルのＡＰＳ／ＰＣＣバイトが次に更新されるまでに、ＯＤＵ４用ＦＩＦＯメモリ６５に格納されているＡＰＳ／ＰＣＣバイトが制御ユニット７３へ転送される。例えば、Ｔ4は９であってもよい。
【００９６】
ＯＤＵ３のレイヤごとのフレーム周期が２４．２８μｓであるので、ＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトがＯＤＵ３用ＦＩＦＯメモリ６６に格納されるときの初期値Ｔ3は、２４．２８μｓよりも小さい値であればよい。そうすれば、ＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが次に更新されるまでに、ＯＤＵ３用ＦＩＦＯメモリ６６に格納されているＡＰＳ／ＰＣＣバイトが制御ユニット７３へ転送される。例えば、Ｔ3は２４であってもよい。
【００９７】
ＯＤＵ２のレイヤごとのフレーム周期が９７．５２８μｓであるので、ＯＤＵ２レベルのＡＰＳ／ＰＣＣバイトがＯＤＵ２用ＦＩＦＯメモリ６７に格納されるときの初期値Ｔ2は、９７．５２８μｓよりも小さい値であればよい。そうすれば、ＯＤＵ２レベルのＡＰＳ／ＰＣＣバイトが次に更新されるまでに、ＯＤＵ２用ＦＩＦＯメモリ６７に格納されているＡＰＳ／ＰＣＣバイトが制御ユニット７３へ転送される。例えば、Ｔ2は９７であってもよい。
【００９８】
ＯＤＵ１のレイヤごとのフレーム周期が３９１．７６８μｓであるので、ＯＤＵ１レベルのＡＰＳ／ＰＣＣバイトがＯＤＵ１用ＦＩＦＯメモリ６８に格納されるときの初期値Ｔ1は、３９１．７６８μｓよりも小さい値であればよい。そうすれば、ＯＤＵ１レベルのＡＰＳ／ＰＣＣバイトが次に更新されるまでに、ＯＤＵ１用ＦＩＦＯメモリ６８に格納されているＡＰＳ／ＰＣＣバイトが制御ユニット７３へ転送される。例えば、Ｔ1は３９１であってもよい。
【００９９】
ＯＤＵ０のレイヤごとのフレーム周期が７８６．８３２μｓであるので、ＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトがＯＤＵ０用ＦＩＦＯメモリ６９に格納されるときの初期値Ｔ0は、７８６．８３２μｓよりも小さい値であればよい。そうすれば、ＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトが次に更新されるまでに、ＯＤＵ０用ＦＩＦＯメモリ６９に格納されているＡＰＳ／ＰＣＣバイトが制御ユニット７３へ転送される。例えば、Ｔ0は７８６であってもよい。
【０１００】
ＢＬＳＲのＡＰＳ／ＰＣＣバイトがＢＬＳＲ用ＦＩＦＯメモリ６４に格納されるときの初期値ＴBは、ＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトがＯＤＵｋ用の各ＦＩＦＯメモリ６５〜６９に格納されるときの初期値Ｔkよりも小さい値であればよい。そうすれば、ＢＬＳＲのＡＰＳ／ＰＣＣバイトがＯＤＵｋレベルのＡＰＳ／ＰＣＣバイトよりも優先的に制御ユニット７３へ転送される。例えば、ＴBは５であってもよい。
【０１０１】
また、カウンタ値が閾値よりも小さいＡＰＳ／ＰＣＣバイトを格納しているＦＩＦＯメモリ６４〜６９から送信用ＦＩＦＯメモリ７１へＡＰＳ／ＰＣＣバイトを転送する際の閾値を、例えば各ＦＩＦＯメモリ６４〜６９に格納されているＡＰＳ／ＰＣＣバイトの数としてもよい。
【０１０２】
１チャネル分のＯＤＵ３レベルのＡＰＳ／ＰＣＣバイト及び４８チャネル分のＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトが同時にそれぞれＯＤＵ３用ＦＩＦＯメモリ６６及びＯＤＵ０用ＦＩＦＯメモリ６９に入力される場合を例にして説明する。図１１には、１チャネル分のＯＤＵ３レベルのＡＰＳ／ＰＣＣバイト及び４８チャネル分のＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトの格納直後の最初の状態が示されている。図１１において、ＯＤＵ３用ＦＩＦＯメモリ６６及びＯＤＵ０用ＦＩＦＯメモリ６９内のキュー１、キュー２、・・・はＡＰＳ／ＰＣＣバイトを表し、「Ｔ＝」の後の数値はカウンタ値を表す。
【０１０３】
図１２には、図１１に示す状態から時間の経過に伴う各チャネル（ｃｈ）のＡＰＳ／ＰＣＣバイトの転送タイミングが示されている。図１２において、「★」印は、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９から送信用ＦＩＦＯメモリ７１へＡＰＳ／ＰＣＣバイトが転送されるタイミングを表す。
【０１０４】
図１１及び図１２に示すように、最初に時刻が０であるときに、ＯＤＵ３用ＦＩＦＯメモリ６６に、カウンタ値が２４である１チャネル分のＡＰＳ／ＰＣＣバイトが格納される。同時に、ＯＤＵ０用ＦＩＦＯメモリ６９に、カウンタ値が７８６である４８チャネル分のＡＰＳ／ＰＣＣバイトが格納される。
【０１０５】
１μｓが経過して時刻が１になると、カウンタ値が２４で最も小さいＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。それによって、ＯＤＵ３用ＦＩＦＯメモリ６６は空となる。次いで、ＯＤＵ０レベルの４８チャネル分のＡＰＳ／ＰＣＣバイトのカウンタ値がデクリメントされて７８５となる。
【０１０６】
さらに１μｓが経過して時刻が２になると、ＯＤＵ０レベルのチャネル１のＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。それによって、ＯＤＵ０用ＦＩＦＯメモリ６９に残っているＡＰＳ／ＰＣＣバイトの数は４７個となる。また、ＯＤＵ０レベルの残り４７チャネル分のＡＰＳ／ＰＣＣバイトのカウンタ値がデクリメントされて７８４となる。
【０１０７】
このときのＯＤＵ０用ＦＩＦＯメモリ６９の閾値は、例えばＯＤＵ０用ＦＩＦＯメモリ６９に格納されているＡＰＳ／ＰＣＣバイトの数と同じ４７であってもよい。ＯＤＵ０レベルのＡＰＳ／ＰＣＣバイトのカウンタ値が閾値よりも小さくないので、カウンタ値が最も小さいＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される動作が続く。
【０１０８】
従って、さらに２２μｓが経過して時刻が２４に達するまでに、ＯＤＵ０レベルのチャネル２〜２４のＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。時刻が２４であるときに送信用ＦＩＦＯメモリ７１へ転送されるチャネル２４のＡＰＳ／ＰＣＣバイトのカウンタ値は７６３である。
【０１０９】
時刻が２４であるときにＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが更新されるので、ＯＤＵ３用ＦＩＦＯメモリ６６に、カウンタ値が２４であるＡＰＳ／ＰＣＣバイトが格納される。このときのＯＤＵ０用ＦＩＦＯメモリ６９に格納されているＡＰＳ／ＰＣＣバイトのカウンタ値は７６２である。
【０１１０】
従って、さらに１μｓが経過して時刻が２５になると、カウンタ値が２４で最も小さいＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。それによって、ＯＤＵ３用ＦＩＦＯメモリ６６は空となる。次いで、ＯＤＵ０レベルのチャネル２５〜４８のＡＰＳ／ＰＣＣバイトのカウンタ値がデクリメントされて７６１となる。
【０１１１】
以後、同様の繰り返しとなり、時刻が４８に達するまでに、ＯＤＵ０レベルのチャネル２５〜４７のＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。時刻が４８であるときにＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが更新されて、ＯＤＵ３用ＦＩＦＯメモリ６６に、カウンタ値が２４であるＡＰＳ／ＰＣＣバイトが格納される。そして、時刻が４９になると、カウンタ値が２４で最も小さいＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。
【０１１２】
そして、時刻が５０であるときにカウンタ値が７３７で最も小さいＯＤＵ０レベルのチャネル４８のＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。それによって、ＯＤＵ０用ＦＩＦＯメモリ６９は空となる。
【０１１３】
次いで、時刻が７２であるときにＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが更新されて、ＯＤＵ３用ＦＩＦＯメモリ６６に、カウンタ値が２４であるＡＰＳ／ＰＣＣバイトが格納される。そして、時刻が７３になると、カウンタ値が２４で最も小さいＯＤＵ３レベルのＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。
【０１１４】
さらに時間が経過して時刻が７８６になると、ＯＤＵ０レベルの４８チャネル分のＡＰＳ／ＰＣＣバイトが更新されるので、ＯＤＵ０用ＦＩＦＯメモリ６９に、カウンタ値が７８６である４８チャネル分のＡＰＳ／ＰＣＣバイトが格納される。そして、時刻が７８７になると、カウンタ値が７８６で最も小さいＯＤＵ０レベルのチャネル１のＡＰＳ／ＰＣＣバイトが送信用ＦＩＦＯメモリ７１へ転送される。これ以降は、省略する。
【０１１５】
図８に示す伝送装置３１によれば、調整によって、更新周期の短いＡＰＳ／ＰＣＣバイトが先に制御ユニット７３へ転送される。それによって、更新周期の長いＡＰＳ／ＰＣＣバイトの転送中に更新周期の短いＡＰＳ／ＰＣＣバイトが更新されてしまい、その更新前のＡＰＳ／ＰＣＣバイトが制御部６へ転送されなくなる、という事態が起こるのを防ぐことができる。また、調整によって、次に更新されるまでの時間の値が閾値よりも小さいＡＰＳ／ＰＣＣバイトが先に制御ユニット７３へ転送される。それによって、制御ユニット７３へ転送されないＡＰＳ／ＰＣＣバイトが発生するのを防ぐことができる。従って、伝送装置３１において、制御ユニット７３が受け取るＡＰＳ／ＰＣＣバイトに漏れが生じることによって迂回ルートへの回線の切り替えに関する誤動作が発生するのを防ぐことができる。
【０１１６】
また、図８に示す伝送装置３１によれば、ＢＬＳＲ用及びＯＤＵｋ用の各ＦＩＦＯメモリ６４〜６９に格納されるＡＰＳ／ＰＣＣバイトにカウンタ値が付されてデクリメントされることによって、各ＡＰＳ／ＰＣＣバイトの次に更新されるまでの時間をカウントすることができる。また、図８に示す伝送装置３１によれば、ＡＰＳ／ＰＣＣバイトを格納するメモリにＦＩＦＯメモリ６４〜６９が用いられることによって、ＦＩＦＯメモリ６４〜６９に格納される順番でＡＰＳ／ＰＣＣバイトを制御ユニット７３へ転送することができる。
【０１１７】
なお、図６に示す伝送装置３１において、ＢＬＳＲのＡＰＳ／ＰＣＣバイトの抽出及び転送を行うようにしてもよい。その場合には、伝送装置３１のシリアルインターフェース４７を、ＢＬＳＲのＡＰＳ／ＰＣＣバイトを制御ユニット４８へ転送するのに適した時間で転送することができるようにすればよい。また、図７に示す伝送装置３１において、ＢＬＳＲのＡＰＳ／ＰＣＣバイトの抽出及び転送を行うようにしてもよい。その場合には、伝送装置３１に、ＢＬＳＲのＡＰＳ／ＰＣＣバイトを転送するＢＬＳＲ  ＡＰＳ用インターフェースを設ければよい。
【０１１８】
さらに、図６に示す伝送装置３１において、ＯＤＵｆｌｅｘレベルのＡＰＳ／ＰＣＣバイトの抽出及び転送を行うようにしてもよい。その場合には、伝送装置３１のシリアルインターフェース４７を、最も更新周期が短いＡＰＳ／ＰＣＣバイトを制御ユニット４８へ転送するのに適した時間で転送することができるようにすればよい。また、図７に示す伝送装置３１において、ＯＤＵｆｌｅｘレベルのＡＰＳ／ＰＣＣバイトの抽出及び転送を行うようにしてもよい。その場合には、伝送装置３１に、ＯＤＵｆｌｅｘレベルのＡＰＳ／ＰＣＣバイトを転送するＯＤＵｆｌｅｘ  ＡＰＳ用インターフェースを設ければよい。また、図８に示す伝送装置３１において、ＯＤＵｆｌｅｘレベルのＡＰＳ／ＰＣＣバイトの抽出及び転送を行うようにしてもよい。その場合には、伝送装置３１にＯＤＵｆｌｅｘレベルのＡＰＳ／ＰＣＣバイトを格納するＯＤＵｆｌｅｘ用ＦＩＦＯメモリを設ければよい。
【０１１９】
上述した各実施例に関し、さらに以下の付記を開示する。
【０１２０】
（付記１）フレーム周期の異なる複数の信号を含む多重化信号を受信するとともに前記多重化信号に含まれる回線の切替信号を抽出し、抽出した前記切替信号に基づいて前記各信号の伝送経路を設定する伝送装置であって、抽出された複数の切替情報を、前記信号の種類ごとに振り分けて記憶させる振分部と、前記振分部から出力される前記切替情報の転送順序を、前記切替情報を受信する周期に応じて調整する調整部と、を備えることを特徴とする伝送装置。
【０１２１】
（付記２）フレーム周期の異なる複数の信号のそれぞれから回線の切り替えに関する切替情報を抽出する抽出部と、前記抽出部から出力される複数の前記切替情報を、前記信号の種類ごとに振り分ける振分部と、前記振分部から出力される前記切替情報の転送順序を、切替情報を受信する周期に応じて調整する調整部と、前記振分部から出力される複数の前記切替情報を、前記調整部の調整結果に基づいてシリアル転送する転送部と、前記転送部により転送される複数の前記切替情報に基づいて前記信号の伝送経路を設定する経路設定情報を送信する制御部と、前記制御部から送信される前記経路設定情報に基づいて前記伝送経路を設定するスイッチ部と、を備えることを特徴とする伝送装置。
【０１２２】
（付記３）前記調整部は、前記振分部から出力される複数の前記切替情報を、それぞれの次に更新されるまでの時間の情報と対応させて保持し、次に更新されるまでの時間の短い前記切替情報が、次に更新されるまでの時間の長い前記切替情報よりも先に転送されるように調整することを特徴とする付記２に記載の伝送装置。
【０１２３】
（付記４）前記調整部は、次に更新されるまでの時間の値が閾値よりも小さい前記切替情報を他の前記切替情報よりも先に転送されるように調整することを特徴とする付記３に記載の伝送装置。
【０１２４】
（付記５）前記調整部は、複数の前記切替情報のそれぞれに対してカウンタ値を設定し、前記切替情報が前記振分部から出力されるタイミングでそれぞれの前記カウンタ値に、対応する前記切替情報の更新される周期に対応する初期値を設定し、それぞれの前記カウンタ値を、前記転送部が前記切替情報を転送する周期に対応するタイミングでデクリメントすることを特徴とする付記２〜４のいずれか一つに記載の伝送装置。
【０１２５】
（付記６）前記振分部から出力される複数の前記切替情報を、それぞれの更新される周期ごとに保持する先入れ先出し（ＦＩＦＯ：Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）方式のデータ構造を有することを特徴とする付記２〜５のいずれか一つに記載の伝送装置。
【０１２６】
（付記７）フレーム周期の異なる複数の信号のそれぞれから回線の切り替えに関する切替情報をそれぞれのフレーム周期に基づくタイミングで抽出する抽出部と、前記抽出部から出力される複数の前記切替情報を、フレーム周期が最も短い前記信号に含まれる前記切替情報が更新される周期よりも短い時間でシリアル転送する転送部と、前記転送部により転送される複数の前記切替情報に基づいて前記信号の伝送経路を設定する経路設定情報を送信する制御部と、前記制御部から送信される前記経路設定情報に基づいて前記伝送経路を設定するスイッチ部と、を備えることを特徴とする伝送装置。
【０１２７】
（付記８）フレーム周期の異なる複数の信号のそれぞれから回線の切り替えに関する切替情報をそれぞれのフレーム周期に基づくタイミングで抽出する抽出部と、前記抽出部から出力される複数の前記切替情報をそれぞれの更新される周期ごとに振り分ける振分部と、前記振分部から出力される複数の前記切替情報をそれぞれの更新される周期ごとに個別の配線によってパラレル転送する転送部と、前記転送部により転送される複数の前記切替情報に基づいて前記信号の伝送経路を設定する経路設定情報を送信する制御部と、前記制御部から送信される前記経路設定情報に基づいて前記伝送経路を設定するスイッチ部と、を備えることを特徴とする伝送装置。
【０１２８】
（付記９）前記抽出部は、複数の前記伝送経路から入力される非同期の複数の前記信号のそれぞれから前記切替情報を抽出することを特徴とする付記２〜８のいずれか一つに記載の伝送装置。
【０１２９】
（付記１０）フレーム周期の異なる複数の信号のそれぞれから回線の切り替えに関する切替情報をそれぞれのフレーム周期に基づくタイミングで抽出し、抽出される複数の前記切替情報をそれぞれの更新される周期ごとに振り分け、振り分けられる複数の前記切替情報が、次に更新されるまでの時間の短い順に転送されるように調整し、振り分けられる複数の前記切替情報を、調整結果に基づいてシリアル転送し、転送される複数の前記切替情報に基づいて前記信号の伝送経路を設定する経路設定情報を送信し、送信される前記経路設定情報に基づいて前記伝送経路を設定することを特徴とする伝送方法。
【０１３０】
（付記１１）振り分けられる複数の前記切替情報を、それぞれの次に更新されるまでの時間の情報と対応させて保持し、次に更新されるまでの時間の短い前記切替情報が、次に更新されるまでの時間の長い前記切替情報よりも先に転送されるように調整することを特徴とする付記１０に記載の伝送方法。
【０１３１】
（付記１２）次に更新されるまでの時間の値が閾値よりも小さい前記切替情報を他の前記切替情報よりも先に転送されるように調整することを特徴とする付記１１に記載の伝送方法。
【符号の説明】
【０１３２】
１，３１  伝送装置
２，４２，４４  抽出部
３，５２，６２  振分部
４，６３  調整部
５，４７，５３〜５７，７２  転送部
６，５０，７４  制御部
７，３３  スイッチ部
【図１】
2014033323.tif 000003
【図２】
2014033323.tif 000004
【図３】
2014033323.tif 000005
【図４】
2014033323.tif 000006
【図５】
2014033323.tif 000007
【図６】
2014033323.tif 000008
【図７】
2014033323.tif 000009
【図８】
2014033323.tif 000010
【図９】
2014033323.tif 000011
【図１０】
2014033323.tif 000012
【図１１】
2014033323.tif 000013
【図１２】
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