(57)【要約】      （修正有）【課題】半導体装置とその製造方法において、MOSトランジスタの性能を向上させる。【解決手段】半導体基板１の第１の領域Inに第１の不純物をイオン注入する工程と、半導体基板１上に半導体層２８を形成する工程と、半導体層２８と半導体基板１に形成した溝の中に素子分離絶縁膜３４を形成する工程と、半導体層２８の第２の領域IInに第２の不純物をイオン注入する工程と、第１の領域Inに第１のゲート絶縁膜４０と第１のゲート電極４２ａを形成する工程と、第２の領域IInに第２のゲート絶縁膜３６と第２のゲート電極４２ｂを形成する工程と、第１のゲート電極４２ａの両脇に第１のソース領域６２と第１のドレイン領域６４とを形成する工程と、第２のゲート電極４２ｂの両脇に第２のソース領域７０と第２のドレイン領域７２とを形成する工程とを有する半導体装置の製造方法による。【選択図】図１７
2014033072.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域及び第２の領域を有する半導体基板の前記第１の領域に第１の不純物をイオン注入する工程と、
前記半導体基板の上面に半導体層を形成する工程と、
前記半導体層と前記半導体基板に溝を形成する工程と、
前記溝の中に素子分離絶縁膜を形成する工程と、
前記第２の領域の前記半導体層に第２の不純物をイオン注入する工程と、
前記第１の領域における前記半導体層の上に第１のゲート絶縁膜を形成する工程と、
前記第２の領域における前記半導体層の上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程と、
前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程と、
前記第１のゲート電極の両脇の前記半導体層に、前記第１の不純物とは導電型が反対の第１のソース領域と第１のドレイン領域とを形成する工程と、
前記第２のゲート電極の両脇の前記半導体層に、前記第２の不純物とは導電型が反対の第２のソース領域と第２のドレイン領域とを形成する工程と、
を有する半導体装置の製造方法。
【請求項２】
前記第２の不純物をイオン注入する工程は、前記素子分離絶縁膜を形成する工程の後に行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の不純物をイオン注入する工程において、該第２の不純物の濃度のピークを前記半導体層に位置させることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層を形成してから前記第１のゲート電極を形成するまで間に、前記第１の領域における前記半導体層に不純物をイオン注入する工程を行わないことを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２のゲート絶縁膜を形成する工程において、前記第１のゲート絶縁膜よりも厚く前記第２のゲート絶縁膜を形成することを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記半導体層を形成する工程において、該半導体層としてシリコン層をエピタキシャル成長法により形成することを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板は第３の領域を更に有し、
前記半導体基板の前記第３の領域に第３の不純物をイオン注入する工程と、
前記第３の領域における前記半導体層の上に第３のゲート絶縁膜を形成する工程と、
前記第３のゲート絶縁膜の上に第３のゲート電極を形成する工程と、
前記第３のゲート電極の両脇の前記半導体層に、前記第３の不純物とは導電型が反対の第３のソース領域と第３のドレイン領域とを形成する工程とを更に有することを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記半導体層を形成してから前記第３のゲート電極を形成するまで間に、前記第３の領域における前記半導体層に不純物をイオン注入する工程を行わないことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
第１の領域及び第２の領域を有する半導体基板と、
前記半導体基板の上面に形成された半導体層と、
前記半導体基板の前記第１の領域に形成され、第１の不純物を含む第１の不純物領域と、
前記半導体層の前記第２の領域に形成され、第２の不純物を含む第２の不純物領域と、
前記第１の領域における前記半導体層の上に形成された第１のゲート絶縁膜と、
前記第２の領域における前記半導体層の上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
前記第１のゲート電極の両脇の前記半導体層に形成され、前記第１の不純物領域とは導電型が反対の第１のソース領域及び第１のドレイン領域と、
前記第２のゲート電極の両脇の前記半導体層に形成され、前記第２の不純物領域とは導電型が反対の第２のソース領域及び第１のドレイン領域とを有し、
前記第２の不純物領域における前記第２の不純物の濃度のピークが前記半導体層に位置する半導体装置。
【請求項１０】
前記半導体層は第１の膜厚を有し、
前記半導体層の上面から少なくとも前記第１の膜厚の半分の深さまでは、前記第１の領域の前記第１の不純物の濃度が３×１０17ａｔｏｍｓ／ｃｃ以下であることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置は様々なMOS(Metal Oxide Semiconductor)トランジスタを備える。これらのMOSトランジスタのチャネルには閾値電圧を調節するための不純物が注入されるが、各不純物はチャネルにおいて均一には分布しておらず、各不純物の位置にはばらつきが生じる。このようなばらつきはRDF(Random Dopant Fluctuation)と呼ばれる。
【０００３】
ゲート長が長い世代においてはRDFが閾値電圧に与える影響は小さい。しかし、ゲート長が短くなると、閾値電圧がRDFに敏感になるため、RDFが原因で閾値電圧にばらつきが生じ易くなる。
【０００４】
RDFが原因の閾値電圧のばらつきを抑制するには、不純物濃度が極めて低いノンドープのエピタキシャルシリコン層をチャネルとして使用することが有効である。
【０００５】
但し、このようにノンドープのエピタキシャルシリコン層を使用するMOSトランジスタには、その性能を向上させる点において更に改善の余地がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１２−７９７４３号公報
【特許文献２】特開２００２−９１７０号公報
【特許文献３】特開昭６３−１６９０５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体装置とその製造方法において、MOSトランジスタの性能を向上させることを目的とする。
【課題を解決するための手段】
【０００８】
以下の開示の一観点によれば、第１の領域及び第２の領域を有する半導体基板の前記第１の領域に第１の不純物をイオン注入する工程と、前記半導体基板の上面に半導体層を形成する工程と、前記半導体層と前記半導体基板に溝を形成する工程と、前記溝の中に素子分離絶縁膜を形成する工程と、前記第２の領域の前記半導体層に第２の不純物をイオン注入する工程と、前記第１の領域における前記半導体層の上に第１のゲート絶縁膜を形成する工程と、前記第２の領域における前記半導体層の上に第２のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程と、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程と、前記第１のゲート電極の両脇の前記半導体層に、前記第１の不純物とは導電型が反対の第１のソース領域と第１のドレイン領域とを形成する工程と、前記第２のゲート電極の両脇の前記半導体層に、前記第２の不純物とは導電型が反対の第２のソース領域と第２のドレイン領域とを形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
以下の開示によれば、半導体層を形成した後に当該半導体層に第２の不純物をイオン注入するので、その注入条件を制御することで第２の不純物の濃度のピークを半導体層の上面近傍に合せることができる。これにより、半導体層の上面における第２の不純物の濃度を高めることができるため、当該上面における第２の不純物の偏析を抑制でき、その偏析が原因でMOSトランジスタのVg−Id曲線にhumpが生じるのを防止できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、検討に使用した半導体装置の製造途中の断面図（その１）である。
【図２】図２は、検討に使用した半導体装置の製造途中の断面図（その２）である。
【図３】図３は、検討に使用した半導体装置の製造途中の断面図（その３）である。
【図４】図４は、検討に使用した半導体装置の製造途中の断面図（その４）である。
【図５】図５は、検討に使用した半導体装置の製造途中の断面図（その５）である。
【図６】図６は、検討に使用した半導体装置の製造途中の断面図（その６）である。
【図７】図７は、検討に使用した半導体装置の製造途中の断面図（その７）である。
【図８】図８は、検討に使用した半導体装置の製造途中の断面図（その８）である。
【図９】図９は、検討に使用した半導体装置の製造途中の断面図（その９）である。
【図１０】図１０は、検討に使用した半導体装置の製造途中の断面図（その１０）である。
【図１１】図１１は、検討に使用した半導体装置の製造途中の断面図（その１１）である。
【図１２】図１２は、検討に使用した半導体装置の製造途中の断面図（その１２）である。
【図１３】図１３は、検討に使用した半導体装置の製造途中の断面図（その１３）である。
【図１４】図１４は、検討に使用した半導体装置の製造途中の断面図（その１４）である。
【図１５】図１５は、検討に使用した半導体装置の製造途中の断面図（その１５）である。
【図１６】図１６は、検討に使用した半導体装置の製造途中の断面図（その１６）である。
【図１７】図１７は、検討に使用した半導体装置の製造途中の断面図（その１７）である。
【図１８】図１８は、検討に使用した半導体装置の製造途中の断面図（その１８）である。
【図１９】図１９は、検討に使用した半導体装置が備えるNMOSのVg−Id曲線である。
【図２０】図２０は、検討に使用した半導体装置が備えるPMOSのVg−Id曲線である。
【図２１】図２１は、検討に使用した半導体装置が備えるNMOSの平面図である。
【図２２】図２２（ａ）は、図２１のY−Y線に沿う断面図であり、図２２（ｂ）は、肩部を丸めた素子分離溝の断面図である。
【図２３】図２３は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２４】図２４は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２５】図２５は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２６】図２６は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２７】図２７は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２８】図２８は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図２９】図２９は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図３０】図３０（ａ）は比較例に係る第３のMOSトランジスタのVg−Id曲線であり、図３０（ｂ）は第１実施形態に係る第３のMOSトランジスタのVg−Id曲線であり、
【図３１】図３１は、第１実施形態において第２のp型不純物領域を形成するときのp型不純物としてBF2を用いたときの第３のMOSトランジスタのVg−Id曲線である。
【図３２】図３２は、第２のn型トランジスタ形成領域における半導体層の不純物の濃度プロファイルである。
【図３３】図３３（ａ）〜（ｃ）は、第１実施形態において第１のp型不純物領域にイオン注入される炭素のドーズ量によって第１のMOSトランジスタのVg−Id曲線がどのように変わるのかを調査して得られた図である。
【図３４】図３４は、第１実施形態において、第１のp型不純物領域のボロンの濃度プロファイルが炭素のイオン注入条件にどのように依存するのかを調査して得られた図である。
【図３５】図３５（ａ）、（ｂ）は、第１実施形態において、半導体層の膜厚を変えたときの第１のMOSトランジスタのVg−Id曲線を示す図（その１）である。
【図３６】図３６（ａ）、（ｂ）は、第１実施形態において、半導体層の膜厚を変えたときの第１のMOSトランジスタのVg−Id曲線を示す図（その２）である。
【図３７】図３７は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図３８】図３８は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図３９】図３９は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図４０】図４０は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図４１】図４１は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図４２】図４２は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図４３】図４３は、第２実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図４４】図４４は、第２実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図４５】図４５は、第２実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図４６】図４６は、第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図４７】図４７は、第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図４８】図４８は、第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図４９】図４９は、第２実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図５０】図５０は、第２実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図５１】図５１は、第２実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図５２】図５２は、第２実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図５３】図５３は、第２実施形態に係る半導体装置の製造途中の断面図（その１７）である。
【図５４】図５４は、第２実施形態において、第３のn型トランジスタ形成領域における不純物の濃度プロファイルである。
【発明を実施するための最良の形態】
【００１１】
本実施形態の説明に先立ち、本願発明者が行った検討結果について説明する。
【００１２】
図１〜図１８は、この検討に使用した半導体装置の製造途中の断面図である。この半導体装置は、エピタキシャル成長法により形成した半導体層をチャネルとして使用するものであって、以下のようにして製造される。
【００１３】
まず、図１に示すように、半導体基板１として第１の領域Iと第２の領域IIとを備えたシリコン基板を用意する。
【００１４】
各領域のうち、第１の領域Iは、低電圧トランジスタが形成される領域であり、第１のp型トランジスタ形成領域Ipと第１のn型トランジスタ形成領域Inとに細分される。一方、第２の領域IIは、高電圧トランジスタが形成される領域であり、第２のp型トランジスタ形成領域IIpと第２のn型トランジスタ形成領域IInとに細分される。
【００１５】
そして、半導体基板１の上面１ｘをパターニングすることによりアライメントマーク１ａを形成する。アライメントマーク１ａは、後述の各フォトリソグラフィにおいて、露光装置と半導体基板１との位置合わせに使用される。
【００１６】
その後、半導体基板１の上面１ｘを熱酸化または酸化剤を含む溶液中に浸漬することにより、厚さが０．５nm〜１０nm程度の酸化膜２を形成する。
【００１７】
次に、図２に示すように、フォトリソグラフィにより酸化膜２の上に第１のレジスト膜４を形成する。そして、その第１のレジスト膜４をマスクにするイオン注入により第１のn型トランジスタ形成領域Inに第１のpウェル６と第１のp型不純物領域８とを形成する。
【００１８】
このうち、第１のpウェル６は、加速エネルギを１５０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からp型不純物としてボロンを半導体基板１にイオン注入することにより形成される。
【００１９】
また、第１のp型不純物領域８は、第１のn型トランジスタ形成領域Inに後で形成されるトランジスタの閾値電圧を調節する役割を担うものであり、ゲルマニウム、炭素、及びp型不純物をこの順にイオン注入して形成される。
【００２０】
このうち、ゲルマニウムのイオン注入は加速エネルギを５０keV、ドーズ量を５×１０14cm-2とする条件で行われ、炭素のイオン注入は加速エネルギを５keV、ドーズ量を５×１０14cm-2とする条件で行われる。そして、p型不純物のイオン注入は、加速エネルギを２０keV、ドーズ量を１×１０13cm-2とするボロンの注入と、加速エネルギを１０keV、ドーズ量を１×１０13cm-2とするボロンの注入とにより行われる。更に、加速エネルギを１０keV、ドーズ量を１×１０13cm-2とする条件で、p型不純物として二フッ化ボロン（BF2）をイオン注入する。
【００２１】
このようにゲルマニウムを最初にイオン注入することで半導体基板１の表層が非晶質化してボロンのチャネリングを防止できると共に、炭素が半導体基板１の格子点に配される確率が高められる。そして、格子点に配された炭素は、ボロンの拡散を抑制するように機能する。
【００２２】
また、このようにして形成された第１のp型不純物領域８は、トランジスタの閾値電圧を調節する他に、パンチスルーを防止する役割も担う。
【００２３】
この後に、第１のレジスト膜４は除去される。
【００２４】
次に、図３に示すように、フォトリソグラフィにより熱酸化膜２の上に第２のレジスト膜１０を形成し、第２のレジスト膜１０をマスクにするイオン注入により第１のp型トランジスタ形成領域Ipに第１のnウェル１２と第１のn型不純物領域１４とを形成する。
【００２５】
このうち、第１のnウェル１２は、加速エネルギを３６０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からn型不純物としてリンを半導体基板１にイオン注入することで形成される。
【００２６】
また、第１のn型不純物領域１４は、第１のp型トランジスタ形成領域Ipに後で形成されるトランジスタの閾値電圧を調節する役割を担うものであり、n型不純物としてアンチモンをイオン注入することにより形成される。そのアンチモンは複数回に分けて注入される。その条件は、一回目が加速エネルギが１３０keV、ドーズ量が０．６×１０13cm-2であり、二回目が加速エネルギが８０keV、ドーズ量が０．９×１０13cm-2であり、三回目が加速エネルギが２０keV、ドーズ量が１×１０13cm-2である。
【００２７】
この後に、第２のレジスト膜１０は除去される。
【００２８】
続いて、図４に示すように、フォトリソグラフィにより熱酸化膜２の上に第３のレジスト膜１６を形成する。そして、その第３のレジスト膜１６をマスクにするイオン注入により第２のn型トランジスタ形成領域IInに第２のpウェル１８と第２のp型不純物領域２０とを形成する。
【００２９】
第２のpウェル１８は、加速エネルギを１５０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からp型不純物としてボロンを半導体基板１にイオン注入することにより形成される。
【００３０】
一方、第２のp型不純物領域２０は、第２のn型トランジスタ形成領域IInに後で形成されるトランジスタの閾値電圧を調節する役割を担うものであり、加速エネルギを１０keV、ドーズ量を２×１０12cm-2とする条件でボロンを注入することで形成される。
【００３１】
この後に、第３のレジスト膜１６は除去される。
【００３２】
次いで、図５に示すように、フォトリソグラフィにより熱酸化膜２の上に第４のレジスト膜２２を形成し、第４のレジスト膜２２をマスクにするイオン注入で第２のp型トランジスタ形成領域IIpに第２のnウェル２４と第２のn型不純物領域２６とを形成する。
【００３３】
第２のnウェル２４は、加速エネルギを３６０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からn型不純物としてリンを半導体基板１にイオン注入することで形成される。
【００３４】
また、第２のn型不純物領域２６は、第２のp型トランジスタ形成領域IIpに後で形成されるトランジスタの閾値電圧を調節する役割を担うものであり、n型不純物として砒素をイオン注入することにより形成される。その砒素の注入条件は、加速エネルギが１００keV、ドーズ量が１×１０12cm-2である。
【００３５】
また、n型不純物としてリンを用いてもよい。
【００３６】
この後に、第４のレジスト膜２２は除去される。
【００３７】
次に、図６に示す断面構造を得るまでの工程について説明する。
【００３８】
まず、半導体基板１に対して不活性雰囲気中で熱処理を行い、上記のゲルマニウムのイオン注入で半導体基板１に生じた非晶質層の再結晶化を行う。例えば、窒素雰囲気中で、６００℃で１５０秒間の熱処理を行い、次いで１０００℃で０．１秒以下の熱処理を行う。
【００３９】
次いで、図２〜図５の各イオン注入でダメージを受けた熱酸化膜２をフッ酸溶液でウエットエッチングして除去する。
【００４０】
そして、半導体基板１の上面１ｘに、シラン（SiH4）ガスと水素ガスとの混合ガスを成膜ガスとするエピタキシャル成長法により、半導体層２８としてノンドープのシリコン層を２５nm程度の厚さに形成する。
【００４１】
続いて、図７に示すように、半導体層２８の表面を酸化して厚さが約３nmの酸化膜３０を形成する。更に、酸化膜３０上にCVD法で窒化シリコン膜３２を約７０nmの厚さに形成する。
【００４２】
そして、フォトリソグラフィ法により、酸化膜３０と窒化シリコン膜３２に開口３２ａを形成し、更に半導体層２８と半導体基板１とをドライエッチングすることにより各領域In、Ip、IIn、IIpの間に素子分離溝１ｂを形成する。
【００４３】
次いで、図８に示すように、高密度プラズマCVD法により素子分離溝１ｂ内と第２の窒化シリコン膜３２の上とに素子分離絶縁膜３４として酸化シリコン膜を形成し、その素子分離絶縁膜３４で素子分離溝１ｂを完全に埋める。
【００４４】
続いて、図９に示すように、窒化シリコン膜３２の上の余分な素子分離絶縁膜３４をCMP(Chemical Mechanical Polishing)法で研磨して除去し、素子分離溝１ｂ内にのみ素子分離絶縁膜３４を残す。
【００４５】
その後に、フッ酸溶液を用いたウエットエッチングにより素子分離絶縁膜３４の上面を低下させる。
【００４６】
その素子分離絶縁膜３４により上記の第１のp型トランジスタ形成領域Ip、第１のn型トランジスタ形成領域In、第２のp型トランジスタ形成領域IIp、及び第２のn型トランジスタ形成領域IInの各々が電気的に分離されることになる。
【００４７】
次に、図１０に示すように、ホット燐酸で窒化シリコン膜３２をウエットエッチングして除去する。
【００４８】
次に、図１１に示すように、フッ酸溶液で上記の酸化膜３０をウエットエッチングした後、半導体層２８の表面を熱酸化して厚さが約７nmの第１の熱酸化膜３６を形成する。第１の熱酸化膜３６は、第２のゲート絶縁膜の一例であり、基板温度を７５０℃、熱処理時間を５２分とする条件で形成される。
【００４９】
次いで、図１２に示すように、第１の熱酸化膜３６の上に、第２の領域IIを覆う第５のレジスト膜３８を形成する。そして、第５のレジスト膜３８をマスクにして、第１の領域Iにおける第１の熱酸化膜３６をフッ酸溶液でウエットエッチングして除去する。
【００５０】
このウエットエッチングを終了後、第５のレジスト膜３８は除去される。
【００５１】
その後、図１３に示すように、半導体層２８の表面をRTO(Rapid Thermal Oxidation)により再び熱酸化し、第１の領域Iに厚さが２nm程度の第２の熱酸化膜４０を形成する。第２の熱酸化膜４０は第１のゲート絶縁膜の一例である。
【００５２】
また、第２の熱酸化膜４０の成膜条件としては、基板温度８１０℃、熱処理時間８秒が採用される。
【００５３】
本工程では熱酸化により第１の熱酸化膜３６の厚さが増大し、第２の熱酸化膜４０よりも膜厚が厚い第１の熱酸化膜３６が得られる。
【００５４】
その後に、図１４に示すように、第１の熱酸化膜３６と第２の熱酸化膜４０の各々の上にCVD法で厚さが１００nm程度のポリシリコン膜を形成する。そして、そのポリシリコン膜をパターニングすることにより、第１の領域Iに第１のゲート電極４２ａを形成するのと同時に、第２の領域IIに第２のゲート電極４２ｂを形成する。
【００５５】
次に、図１５に示す断面構造を得るまでの工程について説明する。
【００５６】
まず、第２のn型トランジスタ形成領域IInにn型不純物としてリンをイオン注入し、第２のゲート電極４２ｂの両脇の半導体層２８に第２のn型エクステンション４８を形成する。このイオン注入の条件は、例えば、加速エネルギが３５keVであり、ドーズ量が３×１０13cm-2である。
【００５７】
次いで、第１のn型トランジスタ形成領域Inにn型不純物として砒素をイオン注入し、第１のゲート電極４２ａの両脇の半導体層２８に第１のn型エクステンション４４を形成する。このイオン注入の条件は、例えば、加速エネルギが１keVであり、ドーズ量が８×１０14cm-2である。
【００５８】
続いて、加速エネルギ０．３keV、ドーズ量４×１０14cm-2の条件で第１のp型トランジスタ形成領域Ip及び第２のp型トランジスタ形成領域IIpにp型不純物としてボロンをイオン注入する。これにより、第１のゲート電極４２ａの両脇の半導体層２８に第１のp型エクステンション４６が形成されると共に、第２のゲート電極４２ｂの両脇の半導体層２８に第２のp型エクステンション５０が形成される。
【００５９】
なお、上記したp型不純物とn型不純物の打ち分けは不図示のレジスト膜を用いて行われる。
【００６０】
次いで、図１６に示すように、第１の領域Iと第２の領域IIの各々に絶縁膜を形成し、その絶縁膜をRIE(Reactive Ion Etching)によりエッチバックして第１のゲート電極４２ａと第２のゲート電極４２ｂの各々の横に絶縁性サイドウォール６０として残す。その絶縁膜として、基板温度を５２０℃とする条件で形成した膜厚が約８０nmの酸化シリコン膜を採用する。
【００６１】
また、上記のエッチバックでは、各ゲート電極４２ａ、４２ｂと絶縁性サイドウォール６０で覆われていない部分の第１の熱酸化膜３６と第２の熱酸化膜４０もエッチングされるので、エッチバックの終了後には半導体層２８の表面が露出する。
【００６２】
次に、図１７に示す断面構造を得るまでの工程について説明する。
【００６３】
まず、第１のn型トランジスタ形成領域Inと第２のn型トランジスタ形成領域IInの各々にp型不純物としてリンをイオン注入する。
【００６４】
これにより、第１のn型トランジスタ形成領域Inの第１のゲート電極４２ａの両脇の半導体層２８に第１のn型ソース領域６２と第１のn型ドレイン領域６４が形成される。そして、これと同時に、第２のn型トランジスタ形成領域IInの第２のゲート電極４２ｂの両脇の半導体層２８に第２のn型ソース領域７０と第２のn型ドレイン領域７２が形成される。
【００６５】
このイオン注入の条件としては、例えば、加速エネルギを８keV、ドーズ量を１．２×１０16cm-2とする条件を採用し得る。
【００６６】
次いで、第１のp型トランジスタ形成領域Ipと第２のp型トランジスタ形成領域IIpの各々にp型不純物としてボロンをイオン注入する。
【００６７】
このイオン注入により、第１のp型トランジスタ形成領域Ipの第１のゲート電極４２ａの両脇の半導体層２８に第１のp型ソース領域６６と第１のp型ドレイン領域６８が形成される。そして、これと同時に、第２のp型トランジスタ形成領域IIpの第２のゲート電極４２ｂの両脇の半導体層２８に第２のp型ソース領域７４と第２のn型ドレイン領域７６が形成される。
【００６８】
このイオン注入の条件としては、例えば、加速エネルギを４keV、ドーズ量を６×１０15cm-2とする条件を採用し得る。
【００６９】
なお、上記したp型不純物とn型不純物の打ち分けは不図示のレジスト膜を用いて行われる。
【００７０】
この後に、基板温度を１０２５℃とする条件で半導体基板１に対してRTA(Rapid Thermal Anneal)を行うことにより上記の不純物の各々を活性化させる。
【００７１】
ここまでの工程により、第１〜第４のMOSトランジスタ８１〜８４の基本構造が完成したことになる。これらのトランジスタのうち、第１のMOSトランジスタ８１と第３のMOSトランジスタ８３がNMOSであり、第２のMOSトランジスタ８２と第４のMOSトランジスタ８４がPMOSである。
【００７２】
また、第３及び第４のMOSトランジスタ８３、８４は、第１及び第２のMOSトランジスタ８１、８２よりも高い電圧で駆動させるため、これらのゲート絶縁膜として供せられる第１の熱酸化膜３６は第２の熱酸化膜４０よりも厚い。
【００７３】
次に、図１８に示す断面構造を得るまでの工程について説明する。
【００７４】
まず、第１の領域Iと第２の領域IIの各々にコバルト層等の高融点金属層をスパッタ法で形成する。そして、その高融点金属層を加熱してシリコンと反応させることにより、第１のゲート電極４５ａと第２のゲート電極４５ｂの各々の横の半導体層２８上に金属シリサイド層７８を形成する。
【００７５】
その後に、絶縁性サイドウォール６０等の上で未反応となっている高融点金属層をウエットエッチングして除去する。
【００７６】
次いで、第１の領域Iと第２の領域IIの各々に厚さが約５０nmの窒化シリコン膜と厚さが約５００nmの酸化シリコン膜をこの順に形成し、これらの積層膜を層間絶縁膜７９とする。
【００７７】
その層間絶縁膜７９の窒化シリコン膜は、例えば基板温度を６００℃とするCVD法により形成される。そして、この窒化シリコン膜の上の酸化シリコン膜は、例えば高密度プラズマCVD法で形成される。
【００７８】
その後に、層間絶縁膜７９の上面をCMP法で研磨して平坦化する。
【００７９】
そして、フォトリソグラフィ法を用いて層間絶縁膜７９にコンタクトホールを形成し、そのコンタクトホールにコンタクトプラグ８０を埋め込み、更にそのコンタクトプラグ８０に接続された銅配線８５を形成して、この半導体装置の基本構造を完成させる。
【００８０】
以上説明した本例によれば、第１〜第４のMOSトランジスタ８１〜８４（図１７参照）は、いずれも半導体層２８をチャネルとして使用する。
【００８１】
その半導体層２８は成膜時にはノンドープである。しかし、第３のMOSトランジスタ８３が備える半導体層２８には、その半導体層２８を形成した後の各工程の熱が原因で第２のp型不純物領域２０のボロンが拡散する。これにより、第３のMOSトランジスタ８３は、拡散したボロンによってp型の導電性となった半導体層２８をチャネルとして使用することとなる。
【００８２】
このようにp型の半導体をチャネルとした構造は、半導体層２８を形成せずに半導体基板１の表層をp型にドープし、その表層部分をチャネルとするMOSトランジスタと同一である。このようなMOSトランジスタは広く普及しているため、既存の回路を設計変更せずに、当該回路に第３のMOSトランジスタ８３を使用できるという利点がこの例では得られる。
【００８３】
一方、第１のMOSトランジスタ８１も第１のp型不純物領域８を備えるが、その第１のp型不純物領域８を形成する際にはボロンの拡散を抑制する炭素もイオン注入しているので、第１のp型不純物領域８のボロンの拡散量は僅かである。
【００８４】
しかも、第１の領域Iにおいては、半導体層２８を形成してから第１のゲート電極４２ａを形成するまでの間に当該半導体層２８に不純物をイオン注入する工程を行わない。よって、第１の領域Iの第１のMOSトランジスタ８１は、実質的には上面２８ｘにボロンが含まれていない不純物濃度が極めて低い半導体層２８をチャネルとして使用することになる。
【００８５】
このようにチャネルの不純物濃度が低いため、不純物の位置のばらつき（RDF）が原因で第１のMOSトランジスタ８１の閾値電圧が変動するのを抑制することが可能となる。
【００８６】
特に、第１のMOSトランジスタ８１は、第３のMOSトランジスタ８３と比較してゲート長が短いため、RDFが閾値電圧に与える影響が大きい。よって、第１のMOSトランジスタ８１は、上記のように半導体層２８の不純物濃度を極低濃度として閾値電圧の変動を抑える実益が特に高い。
【００８７】
ところで、MOSトランジスタの特性の一つのhumpがある。Humpは、MOSトランジスタのVg（ゲート電圧）−Id（ドレイン電流）曲線に現れる小さな山を指す。
【００８８】
本願発明者は、上記の図１〜図１８に従って作製した第３のMOSトランジスタ８３のVg−Id曲線を調査した。
【００８９】
その結果を図１９に示す。この調査では、第２のpウェル１８（図１７参照）に印加する電圧Vbbが０．０Vのときと−３．３Vのときの各場合について、複数の第３のMOSトランジスタ８３のVg−Id曲線を調査した。
【００９０】
図１９に示すように、第３のMOSトランジスタ８３のVg−Id曲線にはhumpが現れている。
【００９１】
このようにhumpが現れると、複数の第３のMOSトランジスタ８３のVg−Id曲線が互いにずれてしまい、複数の第３のMOSトランジスタ８３の各々で閾値電圧Vthやオフ電流Ioffがばらついてしまう。
【００９２】
既述のように第３のMOSトランジスタ８３はNMOSであるが、PMOSの第４のMOSトランジスタ８４にもこのようなhumpが発生するかどうかについて本願発明者は調査した。
【００９３】
その調査結果を図２０に示す。この調査では、第２のnウェル２４に印加する電圧Vbbが０．０Vのときと+３．３Vのときの各場合について、複数の第４のMOSトランジスタ８４のVg−Id曲線を調査した。
【００９４】
図２０に示すように、PMOSである第４のMOSトランジスタ８４には、図１９のようなhumpが発生していない。
【００９５】
本願発明者は、このようにNMOSにのみhumpが発生し、PMOSにはhumpが発生しない理由を以下のように考察した。
【００９６】
まず、不純物の偏析という概念について説明する。SiとSiOの界面において、BやAs/Pといった不純物の濃度分布は不連続となる。Bにおいては、Si中の濃度がSiO中の濃度に対して小さくなり、As/Pの場合はSi中の濃度が大きくなる。これを偏析と言い、BがSi中に存する場合とSiO中に存する場合の自由エネルギの相違によるものと解されている。結果として、Ｂにおいては、Si中からSiO界面に向かって濃度が低下する。
【００９７】
上記のように第３のMOSトランジスタ８３の半導体層２８にはボロン（B）がドープされることとなるが、ボロンは偏析によって素子分離絶縁膜３４およびゲート絶縁膜３６に取り込まれやすい性質を有する。よって、素子分離絶縁膜３４の近傍の部分のボロン濃度が低下して当該部分の閾値電圧が低下し、当該部分で低いゲート電圧でも電流が流れることにより、第３のMOSトランジスタ８３においてhumpが発生するものと考えられる。
【００９８】
一方、第４のMOSトランジスタ８４の半導体層２８には、その下方の第２のn型不純物領域２６から拡散した砒素（As）又はリン（P）が含まれる。リンはボロンとは逆に酸化膜界面近傍のSi中での濃度が大きくなり、結果として素子分離絶縁膜３４の近傍の閾値電圧が他の部分よりも高くなり、第４のMOSトランジスタ８４ではhumpが発生しないものと考えられる。
【００９９】
このように、humpの原因は半導体層２８における不純物濃度の偏りが原因と考えられるが、以下のように素子分離溝１ｂの肩部への電界集中もhumpの発生原因と考えられる。
【０１００】
図２１は、第３のMOSトランジスタ８３の平面図であり、図２２（ａ）は図２１のY−Y線に沿う断面図である。
【０１０１】
図２２（ａ）に示すように、素子分離溝１ｂの肩部１ｃは直角であり、これが原因で第２のゲート電極４２ｂから半導体層２８に電界Eが集中し、これが原因でhumpが発生するとも考えられる。
【０１０２】
そこで、図２２（ｂ）に示すように、肩部１ｃを丸めることにより電界Eの集中を緩和することも考えられる。肩部１ｃを丸めるには、例えば、素子分離絶縁膜３４を形成する前に、素子分離溝１ｂの肩部１ｃを１０００℃程度の高温で熱酸化すればよい。
【０１０３】
しかし、このように半導体基板１に対して高温の熱処理を行うと、第１のMOSトランジスタ８１（図１７参照）の第１のp型不純物領域８におけるボロンが半導体層２８に拡散してしまう。こうなると、半導体層２８の不純物濃度が上昇してしまい、極低濃度の半導体層２８によって第１のMOSトランジスタ８１の閾値電圧の変動を抑制することができなくなってしまう。
【０１０４】
以下に、このような高温の熱酸化で肩部１ｃを丸めることなしにhumpを防止することができる半導体装置の製造方法について説明する。
【０１０５】
（第１実施形態）
図２３〜図２９は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図２３〜図２９において、図１〜図１８で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。
【０１０６】
まず、上記の図１〜図３と同じ工程を行うことにより、図２３に示す断面構造を得る。
【０１０７】
図２３に示すように、この状態では、第１のn型トランジスタ形成領域Inにおける半導体基板１に、既述の第１のpウェル６と第１のp型不純物領域８とが形成されている。図２を参照して説明したように、第１のp型不純物領域８の形成に際しては炭素も半導体基板１にイオン注入されており、その炭素によって第１のp型不純物領域のボロンの拡散が抑制できる。
【０１０８】
また、第１のp型トランジスタ形成領域Ipにおける半導体基板１には、第１のnウェル１２と第１のn型不純物領域１４とが形成されている。
【０１０９】
次に、図２４に示すように、第１のpウェル６や第１のnウェル１２の形成時にダメージを受けた熱酸化膜２をフッ酸溶液でウエットエッチングして除去する。
【０１１０】
そして、第２のp型トランジスタ形成領域IIpと第２のn型トランジスタ形成領域IInの各々に不純物が注入されていない状態で、半導体基板１の上面１ｘの上に半導体層２８としてシリコン層を形成する。
【０１１１】
そのシリコン層は、図６の工程と同様に、シランガスと水素ガスとの混合ガスを成膜ガスとするエピタキシャル成長法により２５nm程度の厚さに形成される。
【０１１２】
次に、図２５に示すように、既述の図７〜図１０と同じ工程を行うことにより、半導体基板１の素子分離溝１ｂ内に素子分離絶縁膜３４として酸化シリコン膜を形成すると共に、３nm程度の厚さの酸化膜３０が半導体層２８の上に残された状態とする。
【０１１３】
続いて、図２６に示すように、フォトリソグラフィにより酸化膜３０の上に第３のレジスト膜１６を形成する。そして、その第３のレジスト膜１６をマスクにするイオン注入により第２のn型トランジスタ形成領域IInに第２のpウェル１８と第２のp型不純物領域２０とを形成する。
【０１１４】
このうち、第２のpウェル１８は、加速エネルギを１５０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からp型不純物としてボロンを半導体基板１にイオン注入することにより形成される。
【０１１５】
一方、第２のp型不純物領域２０は、第２のn型トランジスタ形成領域IInに後で形成されるトランジスタの閾値電圧を調節する役割を担うものであり、半導体層２８にボロンをイオン注入することで形成される。そのイオン注入の条件は、例えば、加速エネルギが１０keV、ドーズ量が２×１０12cm-2である。
【０１１６】
ここで、半導体層２８の上面２８ｘにおけるボロンの偏析を抑制するには、半導体層２８の上面２８ｘになるべく近い位置にボロンの濃度ピークを合せ、上面２８ｘにおけるボロン濃度をなるべく高くするのが好ましい。
【０１１７】
本実施形態では、図４の工程とは異なり、半導体層２８の形成後に当該半導体層２８に第２のp型不純物領域２０を形成するので、第２のp型不純物領域２０のイオン注入条件を調節することで上面２８ｘの近傍に容易にボロンの濃度ピークを合せることができる。
【０１１８】
また、素子分離溝１ｂを形成した後に第２のp型不純物領域２０を形成することにより、素子分離溝１ｂの形成時の熱、例えば酸化膜３０を形成するときの熱で第２のp型不純物領域２０のボロンが拡散することもない。そのため、半導体層２８の上面２８ｘにボロンの濃度ピークが位置した状態を維持することができる。
【０１１９】
この後に、第３のレジスト膜１６は除去される。
【０１２０】
次に、図２７に示すように、フォトリソグラフィで酸化膜３０の上に第４のレジスト膜２２を形成する。その後、第４のレジスト膜２２をマスクにするイオン注入により第２のp型トランジスタ形成領域IIpに第２のnウェル２４と第２のn型不純物領域２６とを形成する。
【０１２１】
このうち、第２のnウェル２４は、加速エネルギを３６０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からn型不純物としてリンを半導体基板１にイオン注入することで形成される。
【０１２２】
また、第２のn型不純物領域２６は、第２のp型トランジスタ形成領域IIpに後で形成されるトランジスタの閾値電圧を調節する役割を担うものであり、半導体層２８にn型不純物として砒素をイオン注入することにより形成される。その砒素の注入条件は、例えば、加速エネルギが１００keV、ドーズ量が１×１０12cm-2である。
【０１２３】
この後に、第４のレジスト膜２２は除去される。
【０１２４】
次いで、図２８に示すように、半導体層２８の上に残存している酸化膜３０をフッ酸溶液でウエットエッチングして除去する。
【０１２５】
この後は、既述の図１１〜図１８と同じ工程を行うことにより、図２９に示す本実施形態に係る半導体装置の基本構造を完成させる。
【０１２６】
以上説明した本実施形態によれば、図２６を参照して説明したように、半導体層２８を形成した後に、その半導体層２８にボロンをイオン注入することで第２のp型不純物領域２０を形成する。
【０１２７】
次に、本実施形態の効果について確認するために本願発明者が行った調査について説明する。
【０１２８】
その調査では、既述の図１〜図１８に従って作製した第３のMOSトランジスタ８３を比較例とし、当該比較例と本実施形態に係る第３のMOSトランジスタ８３の各々のVg−Id曲線を調べた。
【０１２９】
その結果を図３０（ａ）、（ｂ）に示す。
【０１３０】
図３０（ａ）は比較例のVg−Id曲線であり、図３０（ｂ）は本実施形態のVg−Id曲線である。
【０１３１】
なお、比較例と本実施形態のどちらにおいても、第３のMOSトランジスタ８３のゲート長は０．３４μmであり、ゲート幅は２０μmである。
【０１３２】
また、そのVg−Id曲線は、第２のpウェル１８に印加する電圧Vbbが０．０Vのときと−３．３Vのときの各場合について、複数の第３のMOSトランジスタ８３について取得した。
【０１３３】
更に、比較例と本実施形態のどちらにおいても、第２のp型不純物領域２０を形成するときのボロンの加速エネルギを１０keVとした。
【０１３４】
図３０（ａ）に示すように、比較例ではhumpが現れている。
【０１３５】
これに対し、本実施形態では、図３０（ｂ）に示すように、Vg−Id曲線に現れる山の高さが低減されており、比較例よりもhumpが抑制されている。
【０１３６】
このことから、本実施形態のように半導体層２８と素子分離溝１ｂとを形成した後に第２のp型不純物領域２０を形成することが、PMOSである第３のMOSトランジスタ８３のhumpを抑制するのに有効であることが確認できた。
【０１３７】
ここで、このようにhumpが抑制できるのは、第２のp型不純物領域２０のボロン濃度のピークが半導体層２８の上面２８ｘの近傍に位置し、上面２８ｘにおいてボロンが高濃度になっているためと考えられる。
【０１３８】
上面２８ｘのボロン濃度を高めるには、第２のp型不純物領域２０を形成するときのp型不純物の加速エネルギを低減し、そのp型不純物の濃度のピークを更に上面２８ｘに近づけるのが有効であると考えられる。
【０１３９】
図３０（ｂ）の本実施形態では第２のp型不純物領域２０を形成するときのボロンの加速エネルギを１０keVとしているので、当該ボロンの加速エネルギを１０keV以下とすることでp型不純物の濃度のピークを更に上面２８ｘに近づけることができる。
【０１４０】
また、第２のp型不純物領域を形成するためのp型不純物としては、上記のボロンの他にBF2もある。
【０１４１】
図３１は、本実施形態において第２のp型不純物領域２０を形成するときのp型不純物としてBF2を用い、そのBF2の加速エネルギを１５keVとしたときの第３のMOSトランジスタ８３のVg−Id曲線である。
【０１４２】
なお、そのVg−Id曲線は、第２のpウェル１８に印加する電圧Vbbが０．０Vのときと−３．３Vのときの各場合について、複数の第３のMOSトランジスタ８３について取得した。更に、各々の第３のMOSトランジスタ８３のゲート長を０．３４μmとし、ゲート幅を３０μmとした。
【０１４３】
BF2はボロンよりも質量が大きいので、上記の加速エネルギ（１５keV）でBF2が注入される深さは同一の加速エネルギでボロンが注入される深さよりも浅く、実質的にはボロンを１０keV以下のエネルギで注入するのと等価である。
【０１４４】
図３１に示すように、この場合は、図３０（ｂ）の場合よりも更にVg−Id曲線に現れる山が低くなりhumpが生じていない。
【０１４５】
このことから、第２のp型不純物領域２０を形成するときのp型不純物としてBF2を用いる場合には、そのBF2の加速エネルギを１５keV以下にするとhumpを抑制できることが明らかとなった。
【０１４６】
図３２は、第２のn型トランジスタ形成領域IInにおける半導体層２８の不純物の濃度プロファイルであって、上面２８ｘからの深さとp型不純物の濃度との関係を示す図である。
【０１４７】
図３２において、第１実施形態Iは、第２のp型不純物領域２０を形成するために１０keVの加速エネルギでボロンをイオン注入したときの当該ボロンの濃度プロファイルである。そして、第１実施形態IIは、第２のp型不純物領域２０を形成するために１５keVの加速エネルギでBF2をイオン注入したときの当該BF2の濃度プロファイルである。更に、比較例は、図３０（ａ）の比較例におけるボロンの濃度プロファイルである。
【０１４８】
図３２に示すように、三つのプロファイルの中で比較例のプロファイルが上面２８ｘにおける不純物濃度が最も低い。
【０１４９】
ところで、半導体装置の更なる高性能化を図るには、高電圧で駆動する第３のMOSトランジスタ８３だけでなく、低電圧で駆動する第１のMOSトランジスタ８１のhumpも抑制するのが好ましい。
【０１５０】
そこで、以下では、本実施形態に従って作製された第１のMOSトランジスタ８１のhumpも抑制する方法について説明する。
【０１５１】
既述のように、第１のMOSトランジスタ８１はPMOSであり、その閾値電圧は第１のp型不純物領域８（図１７参照）によって調節される。そして、この第１のp型不純物領域８を形成する際には半導体基板１に炭素もイオン注入され、その炭素によって第１のp型不純物領域８のボロンの拡散が抑制できる。
【０１５２】
本願発明者は、このようにイオン注入される炭素のドーズ量によって第１のMOSトランジスタ８１のVg−Id曲線がどのように変わるのかを調査した。
【０１５３】
その調査結果を図３３（ａ）〜（ｃ）に示す。
【０１５４】
これらのうち、図３３（ａ）は、第１のp型不純物領域８を形成するときの炭素の加速エネルギを３keV、ドーズ量を１．０×１０14cm-2としたときのVg−Id曲線である。
【０１５５】
また、図３３（ｂ）はその炭素の加速エネルギを３keV、ドーズ量を２．０×１０14cm-2としたときのVg−Id曲線であり、図３３（ｃ）はその炭素の加速エネルギを３keV、ドーズ量を３．０×１０14cm-2としたときのVg−Id曲線である。
【０１５６】
なお、図３３（ａ）〜（ｃ）のいずれにおいても、第１のMOSトランジスタ８１のゲート長を１．０３μmとし、ゲート幅を１μmとした。更に、そのVg−Id曲線は、第１のpウェル６（図１７参照）に印加する電圧Vbbが０．０Vのときと−０．９Vのときの各場合について、複数の第１のMOSトランジスタ８１について取得した。
【０１５７】
図３３（ａ）に示すように、炭素のドーズ量が１．０×１０14cm-2のときにはhumpが現れている。
【０１５８】
一方、図３３（ｂ）に示すように、炭素のドーズ量を２．０×１０14cm-2まで増やすとhumpが低減する。更に、図３３（ｃ）に示すように、炭素のドーズ量を３．０×１０14cm-2まで増やすとhumpが略解消する。
【０１５９】
図３４は、第１のp型不純物領域８のボロンの濃度プロファイルが上記の炭素のイオン注入条件にどのように依存するのかを調査して得られた図である
なお、この調査では、第１のp型不純物領域８を形成するときのボロン（B）のドーズ量として、３．０×１０13cm-2と６．０×１０13cm-2の二つのドーズ量を使用した。そして、これら二つのドーズ量の各々について炭素（C）のドーズ量を変化させた。
【０１６０】
図３４に示すように、炭素を３．０×１０14cm-2という高いドーズ量でイオン注入した場合（C）には、炭素によってボロンの拡散が抑制され、半導体層２８の上面２８ｘでのボロンの濃度が１×１０17atms/cc程度に抑えられている。
【０１６１】
特に、この場合（C）は、半導体層２８の上面２８ｘから少なくともその半導体層２８の膜厚の半分の深さまでは、ボロンの濃度が３×１０17atms/cc以下に抑えることができる。
【０１６２】
一方、炭素のドーズ量が上記の３．０×１０14cm-2よりも低い残りの三つの場合Ａ、Ｂ、Ｄにおいては、ボロンが拡散して上面２８ｘでのボロンの濃度が１×１０18atms/cc程度にまで上昇してしまっている。
【０１６３】
以上の結果より、第１のMOSトランジスタ８１のhumpを解消するには、第１のp型不純物領域８を形成するときの炭素のドーズ量をなるべく増やすのが有効であることが明らかとなった。
【０１６４】
なお、このように炭素のドーズ量を増やすのに代えて、以下のように半導体層２８を厚く形成し、第１のp型不純物領域８から半導体層２８の上面２８ｘへボロンが拡散するのを防止してもよい。
【０１６５】
図３５〜図３６は、半導体層２８の膜厚を様々に変えて得られた第１のMOSトランジスタ８１のVg−Id曲線を示す図である。
【０１６６】
なお、Vg−Id曲線の取得に使用した第１のMOSトランジスタ８１のゲート長は１．０１μmであり、ゲート幅は１μmである。また、そのVg−Id曲線は、第１のpウェル６（図１７参照）に印加する電圧Vbbが０．０Vのときと０．９Vのときの各場合について、複数の第１のMOSトランジスタ８１について取得した。
【０１６７】
図３５（ａ）は、半導体層２８の膜厚を１５nmとしたときのVg−Id曲線を示す図である。この場合にはVg−Id曲線にhumpが現れている。
【０１６８】
図３５（ｂ）は、半導体層２８の膜厚を２０nmとしたときのVg−Id曲線を示す図である。この場合もVg−Id曲線にhumpが現れている。
【０１６９】
一方、図３６（ａ）は、半導体層２８の膜厚を２５nmとしたときのVg−Id曲線を示す図である。この場合にはVg−Id曲線からhumpが消失している。
【０１７０】
また、図３６（ｂ）は半導体層２８の膜厚を３０nmとしたときのVg−Id曲線を示す図であるが、この場合もhumpが消失している。
【０１７１】
以上の結果から、半導体層２８を厚くするほど第１のMOSトランジスタ８１のhumpが抑制され、半導体層２８の膜厚を２５nm以上とすることでhumpが略完全に消失することが明らかとなった。
【０１７２】
（第２実施形態）
第１実施形態では、図２６及び図２７に示したように、高電圧で駆動する第３のMOSトランジスタ８３や第４のMOSトランジスタ８４の半導体層２８にボロンやリン等の不純物を導入した。
【０１７３】
本実施形態では、このように不純物がドープされた半導体層２８を備えたMOSトランジスタの他に、ノンドープの半導体層２８を備えかつ高電圧で駆動するMOSトランジスタも混載する。
【０１７４】
図３７〜図５３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図３７〜図５３において、図１〜図１８で説明したのと同じ要素にはこれらにおけるのと同じ符号を付し、以下ではその説明を省略する。
【０１７５】
まず、図３７に示すように、半導体基板１として第１〜第３の領域I〜IIIを備えたシリコン基板を用意する。
【０１７６】
これらの領域のうち、第３の領域IIIは、ノンドープの半導体層をチャネルとして使用する高電圧で駆動するMOSトランジスタが形成される領域であって、第３のp型トランジスタ形成領域IIIpと第３のn型トランジスタ形成領域IIInとに細分される。
【０１７７】
そして、第１実施形態と同様にしてこの半導体基板１の上面１ｘに酸化膜２を形成する。
【０１７８】
次に、図３８に示すように、フォトリソグラフィにより酸化膜２の上に第６のレジスト膜８７を形成する。
【０１７９】
そして、その第６のレジスト膜８７をマスクにするイオン注入により第１のn型トランジスタ形成領域Inに第１のpウェル６を形成するのと同時に、第３のn型トランジスタ形成領域IIInに第３のpウェル８８を形成する。
【０１８０】
そのイオン注入の条件は特に限定されない。本実施形態では、加速エネルギを１５０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からp型不純物としてボロンを半導体基板１にイオン注入する。
【０１８１】
その後、第６のレジスト膜８７を引き続きマスクにしながら、第１のn型トランジスタ形成領域Inと第３のn型トランジスタ形成領域IIInの各々に第１のp型不純物領域８と第３のp型不純物領域８９とを形成する。
【０１８２】
これらのp型不純物領域８、８９はトランジスタの閾値電圧を調節する役割を担うものであり、ゲルマニウム、炭素、及びp型不純物をこの順にイオン注入して形成される。
【０１８３】
このうち、ゲルマニウムのイオン注入は例えば加速エネルギを５０keV、ドーズ量を５×１０14cm-2とする条件で行われ、炭素のイオン注入は例えば加速エネルギを５keV、ドーズ量を５×１０14cm-2とする条件で行われる。そして、p型不純物のイオン注入においては、例えば加速エネルギが２０keV、ドーズ量が０．９×１０13cm-2の条件でボロンを注入し、続いて加速エネルギが１０keV、ドーズ量が１×１０13cm-2の条件でボロンを注入する。更に、そのp型不純物として、エネルギが１０keV、ドーズ量が０．７×１０13cm-2の条件で二フッ化ボロン（BF2）を注入する。
【０１８４】
既述のように、本工程でイオン注入する炭素は、第１のp型不純物領域８と第３のp型不純物領域８９の各々に含まれるボロンが拡散するのを防止する役割を担う。なお、このボロンに代えてp型不純物としてBF2を使用してもよい。
【０１８５】
この後に、第６のレジスト膜８７は除去される。
【０１８６】
次に、図３９に示すように、フォトリソグラフィにより酸化膜２の上に第７のレジスト膜９０を形成し、その第７のレジスト膜９０をマスクにして第１のn型トランジスタ形成領域Inに二フッ化ボロンをイオン注入し、第１のp型不純物領域８の不純物濃度を高める。
【０１８７】
このイオン注入の条件としては、例えば、加速エネルギを１０keV、ドーズ量を０．４×１０13cm-2とする条件を採用し得る。
【０１８８】
その後、第７のレジスト膜９０は除去される。
【０１８９】
続いて、図４０に示すように、フォトリソグラフィにより酸化膜２の上に第８のレジスト膜９１を形成する。
【０１９０】
そして、第８のレジスト膜９１をマスクにするイオン注入により第１のp型トランジスタ形成領域Ipに第１のnウェル１２を形成するのと同時に、第３のp型トランジスタ形成領域IIIpに第３のnウェル９２を形成する。
【０１９１】
このイオン注入の条件は特に限定されないが、加速エネルギを３６０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からn型不純物としてリンを半導体基板１にイオン注入する。
【０１９２】
その後、第８のレジスト膜９１を引き続きマスクとして用いながら半導体層２８にn型不純物をイオン注入し、第１のp型トランジスタ形成領域Ipと第３のp型トランジスタ形成領域IIIpの各々に第１のn型不純物領域１４と第３のn型不純物領域９３を形成する。
【０１９３】
これらの不純物領域のうち、第３のn型不純物領域９３は、第３のp型トランジスタ形成領域IIIpに後で形成されるトランジスタの閾値電圧を調節する役割を担うものであり、n型不純物としてアンチモンをイオン注入することにより形成される。そのアンチモンは複数回に分けてイオン注入される。一回目の注入条件は加速エネルギが１３０keV、ドーズ量が０．６×１０13cm-2であり、二回目の注入条件は加速エネルギが８０keV、ドーズ量が０．９×１０13cm-2である。そして、三回目の注入条件は加速エネルギが２０keV、ドーズ量が０．８×１０13cm-2である。
【０１９４】
この後に、第８のレジスト膜９１は除去される。
【０１９５】
次いで、図４１に示すように、フォトリソグラフィにより熱酸化膜２の上に第９のレジスト膜１００を形成した後、第９のレジスト膜１００をマスクにするイオン注入により第１のn型不純物領域１４におけるn型不純物の濃度を高める。そのn型不純物として、例えばアンチモンを加速エネルギ２０keV、ドーズ量５×１０12cm-2で注入し得る。
【０１９６】
その後、第９のレジスト膜１００は除去される。
【０１９７】
次いで、窒素雰囲気中で、半導体基板１に対して６００℃で１５０秒間の熱処理を行うことにより、上記のゲルマニウムのイオン注入で半導体基板１に形成された非晶質層の再結晶化を行う。次に、窒素雰囲気中において、１０００℃で０．１秒以下の熱処理を半導体基板１に対して行う。
【０１９８】
次に、図４２に示すように、酸化膜２をフッ酸溶液でウエットエッチングして除去する。
そして、半導体基板１の上面１ｘに半導体層２８としてシリコン層をエピタキシャル成長法で約２５nmの厚さに形成する。そのエピタキシャル成長法では、シランガスと水素ガスとの混合ガスを成膜ガスとして使用する。
【０１９９】
続いて、図４３に示すように、既述の図７〜図１０と同じ工程を行うことで、半導体基板１の素子分離溝１ｂ内に素子分離絶縁膜３４として酸化シリコン膜を形成すると共に、３nm程度の厚さの酸化膜３０が半導体層２８の上に残された状態とする。
【０２００】
なお、素子分離溝１ｂの目的は各領域In、Ip、IIn、IIp、IIIn、IIIpを電気的に分離することにあるため、各領域In、Ip、IIn、IIp、IIIn、IIIpの間に素子分離溝１ｂは形成される。
【０２０１】
その後に、図４４に示すように、フォトリソグラフィにより酸化膜３０の上に第１０のレジスト膜１０１を形成する。そして、その第１０のレジスト膜１０１をマスクにするイオン注入により第２のn型トランジスタ形成領域IInに第２のpウェル１８と第２のp型不純物領域２０とを形成する。
【０２０２】
このうち、第２のpウェル１８は、加速エネルギを１５０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からp型不純物としてボロンを半導体基板１にイオン注入することにより形成される。
【０２０３】
一方、第２のp型不純物領域２０は、半導体層２８にp型不純物としてBF2をイオン注入することで形成される。そのイオン注入の条件は、例えば、加速エネルギが１５keV、ドーズ量が３×１０12cm-2である。
【０２０４】
BF2に対するこの加速エネルギ（１５keV）は、図３１の調査で使用した加速エネルギと同一である。図３１を参照して説明したように、この加速エネルギを用いることにより、第２のn型トランジスタ形成領域IInに後で形成される第３のMOSトランジスタ８３のhumpを効果的に抑制できる。
【０２０５】
この後に、第１０のレジスト膜１０１は除去される。
【０２０６】
次に、図４５に示すように、フォトリソグラフィで酸化膜３０の上に第１１のレジスト膜１０２を形成する。その後、第１１のレジスト膜１０２をマスクにするイオン注入により第２のp型トランジスタ形成領域IIpに第２のnウェル２４と第２のn型不純物領域２６とを形成する。
【０２０７】
このうち、第２のnウェル２４は、加速エネルギを３６０keV、ドーズ量を７．５×１０12cm-2とする条件で、基板法線方向に対して傾斜した４方向からn型不純物としてリンを半導体基板１にイオン注入することで形成される。
【０２０８】
また、第２のn型不純物領域２６は、半導体層２８にn型不純物として砒素をイオン注入することにより形成される。その砒素の注入条件は、例えば、加速エネルギが１００keV、ドーズ量が１×１０12cm-2である。
【０２０９】
この後に、第１１のレジスト膜１０２は除去される。
【０２１０】
次いで、図４６に示すように、フッ酸溶液で酸化膜３０をウエットエッチングした後、半導体層２８の表面を熱酸化して厚さが約７nmの第１の熱酸化膜３６を形成する。その熱酸化の条件は特に限定されないが、本実施形態では基板温度を７５０℃、熱処理時間を５２分とする条件で第１の熱酸化膜３６を形成する。
【０２１１】
次に、図４７に示すように、第１の熱酸化膜３６の上に、第２の領域IIと第３の領域IIIとを覆う第１２のレジスト膜１０３を形成する。そして、第１２のレジスト膜１０３をマスクにして、第１の領域Iにおける第１の熱酸化膜３６をフッ酸溶液でウエットエッチングして除去する。
【０２１２】
このウエットエッチングを終了後、第１２のレジスト膜１０３は除去される。
【０２１３】
その後、図４８に示すように、半導体層２８の表面をRTOにより再び熱酸化し、第１の領域Iに厚さが２nm程度の第２の熱酸化膜４０を形成する。その第２の熱酸化膜４０の成膜条件としては、例えば、基板温度８１０℃、熱処理時間８秒を採用し得る。
【０２１４】
本工程では熱酸化により第１の熱酸化膜３６の厚さが増大し、第２の熱酸化膜４０よりも膜厚が厚い第１の熱酸化膜３６が得られる。なお、その第１の熱酸化膜３６のうち、第３の領域IIIに形成された部分は第３のゲート絶縁膜の一例である。
【０２１５】
次いで、図４９に示すように、第１の熱酸化膜３６と第２の熱酸化膜４０の各々の上にCVD法で厚さが１００nm程度のポリシリコン膜を形成する。そして、そのポリシリコン膜をパターニングすることにより、第１〜第３の領域I〜IIIの各々に第１〜第３のゲート電極４２ａ〜４２ｃを形成する。
【０２１６】
次に、図５０に示す断面構造を得るまでの工程について説明する。
【０２１７】
まず、第２のn型トランジスタ形成領域IInにn型不純物としてリンをイオン注入し、第２のゲート電極４２ｂの両脇の半導体層２８に第２のn型エクステンション４８を形成する。
【０２１８】
このイオン注入では、第３のn型トランジスタ形成領域IIInにもリンがイオン注入され、当該領域IIInにおける第３のゲート電極４２ｃの両脇の半導体層２８にも第２のn型エクステンション４８が形成される。
【０２１９】
このイオン注入の条件は特に限定されない。本実施形態では、加速エネルギを３５keVであり、ドーズ量を３×１０13cm-2とする条件でこのイオン注入を行う。
【０２２０】
次いで、第１のn型トランジスタ形成領域Inにn型不純物として砒素をイオン注入し、第１のゲート電極４２ａの両脇の半導体層２８に第１のn型エクステンション４４を形成する。このイオン注入の条件は、例えば、加速エネルギが１keVであり、ドーズ量が８×１０14cm-2である。
【０２２１】
続いて、加速エネルギ０．３keV、ドーズ量４×１０14cm-2の条件で第１のp型トランジスタ形成領域Ip、第２のp型トランジスタ形成領域IIp、及び第３のp型トランジスタ形成領域IIIpにp型不純物としてボロンをイオン注入する。これにより、第１のゲート電極４２ａ、第２のゲート電極４２ｂ、及び第３のゲート電極４２ｃの各々の両脇の半導体層２８に、第１のp型エクステンション４６、第２のp型エクステンション５０、及び第３のp型エクステンション５１が形成される。
【０２２２】
なお、上記したp型不純物とn型不純物の打ち分けは不図示のレジスト膜を用いて行われる。
【０２２３】
次いで、図５１に示すように、第１〜第３の領域I〜IIIの各々に絶縁膜を形成し、その絶縁膜をRIEによりエッチバックして第１〜第３のゲート電極４２ａ〜４２ｃの各々の横に絶縁性サイドウォール６０として残す。その絶縁膜は、例えば、基板温度を５２０℃として形成された膜厚が約８０nmの酸化シリコン膜である。
【０２２４】
なお、このエッチバックでは、第１〜第３のゲート電極４２ａ〜４２ｃと絶縁性サイドウォール６０とで覆われていない部分の第１の熱酸化膜３６と第２の熱酸化膜４０もエッチングされるので、エッチバック終了後には半導体層２８の表面が露出する。
【０２２５】
次に、図５２に示す断面構造を得るまでの工程について説明する。
【０２２６】
まず、第１のn型トランジスタ形成領域In、第２のn型トランジスタ形成領域IIn、及び第３のn型トランジスタ形成領域IIInの各々にp型不純物としてリンをイオン注入する。
【０２２７】
これにより、各領域In〜IIInの半導体基板１に、第１〜第３のn型ソース領域６２、７０、９５と、第１〜第３のn型ドレイン領域６４、７２、９６が形成される。
【０２２８】
このイオン注入の条件としては、例えば、加速エネルギを８keV、ドーズ量を１．２×１０16cm-2とする条件を採用し得る。
【０２２９】
次いで、第１のp型トランジスタ形成領域Ip、第２のp型トランジスタ形成領域IIp、及び第３のp型トランジスタ形成領域IIIpの各々にn型不純物としてボロンをイオン注入する。
【０２３０】
これにより、各領域Ip〜IIIpの半導体基板１に、第１〜第３のp型ソース領域６６、７４、９８と、第１〜第３のp型ドレイン領域６８、７６、９９が形成される。
【０２３１】
このイオン注入の条件としては、例えば、加速エネルギを４keV、ドーズ量を６×１０15cm-2とする条件を採用し得る。
【０２３２】
この後に、基板温度を１０２５℃とする条件で半導体基板１に対してRTAを行うことにより不純物を活性化させる。
【０２３３】
ここまでの工程により、第１実施形態で説明した第１〜第４のMOSトランジスタ８１〜８４と共に、第３の領域IIIに第３のゲート電極４２ｃを備えた第５及び第６のトランジスタ１０５、１０６の基本構造が完成する。
【０２３４】
これらのトランジスタのうち、第５のMOSトランジスタ１０５はNMOSであり、第６のMOSトランジスタ１０６はPMOSである。
【０２３５】
また、第５及び第６のMOSトランジスタ１０５、１０６は、第１及び第２のMOSトランジスタ８１、８２よりも高い電圧で駆動させるため、これらのゲート絶縁膜として供せられる第１の熱酸化膜３６が第２の熱酸化膜４０よりも厚く形成する。
【０２３６】
この後は、図１８と同じ工程を行うことにより、図５３に示すようにコンタクトプラグ８０と銅配線８５とを形成し、本実施形態に係る半導体装置の基本構造を完成させる。
【０２３７】
以上説明した本実施形態によれば、図５２に示したように、第３の領域IIIにNMOSである第５のMOSトランジスタ１０５を形成する。
【０２３８】
第５のMOSトランジスタ１０５は第３のp型不純物領域８９を備えるが、その第３のp型不純物領域８９を形成する際にはボロンの拡散を抑制する炭素もイオン注入しているので、第３のp型不純物領域８９のボロンの拡散量は僅かである。
【０２３９】
しかも、第３の領域IIIにおいては、半導体層２８を形成してから第３のゲート電極４２ｃを形成するまでの間に当該半導体層２８に不純物をイオン注入する工程を行わない。よって、第３の領域IIIの第５のMOSトランジスタ１０５は、実質的には上面２８ｘにボロンが含まれていない不純物濃度が極めて低い半導体層２８をチャネルとして使用することになる。
【０２４０】
図５４は、第３のn型トランジスタ形成領域IIInにおける不純物の濃度プロファイルであって、半導体層２８の上面２８ｘからの深さとp型不純物の濃度との関係を示す図である。
【０２４１】
なお、図５４では、本実施形態に係るボロンの濃度プロファイルの他に、比較のために図３２で示した第１実施形態I、第２実施形態II、及び比較例の各々の濃度プロファイルも併記してある。
【０２４２】
図５４に示すように、各濃度プロファイルのうち半導体層２８の上面２８ｘにおける濃度が最も低いものは本実施形態であり、本実施形態では上面２８ｘにp型不純物が実質的に含まれていない。
【０２４３】
このように不純物濃度が極めて低い半導体層２８をチャネルとするため、本実施形態に係る第５のMOSトランジスタ１０５においては、第１実施形態の第１のMOSトランジスタのようにhumpが生じ難い。特に、アナログ回路は、MOSトランジスタの閾値電圧のばらつきにシビアなため、不純物のばらつき（RDF）が抑制され更にhumpも抑制されたMOSトランジスタ１０５を使用する実益が高い。
【０２４４】
一方、第５のMOSトランジスタ１０５と混載される第３のMOSトランジスタ８３及び第４のMOSトランジスタ８４は、チャネルとなる半導体層２８に不純物が注入されている。このようにチャネルに不純物を注入した構造は、半導体層２８を形成せずに半導体基板１の表層に不純物を注入し、その表層部分をチャネルとするMOSトランジスタと同一である。このようなMOSトランジスタは広く普及しているため、既存の回路を設計変更せずに、当該回路に第３のMOSトランジスタ８３及び第４のMOSトランジスタ８４を使用できるという利点が本実施形態では得られる。
【０２４５】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０２４６】
（付記１）  第１の領域及び第２の領域を有する半導体基板の前記第１の領域に第１の不純物をイオン注入する工程と、
前記半導体基板の上面に半導体層を形成する工程と、
前記半導体層と前記半導体基板に溝を形成する工程と、
前記溝の中に素子分離絶縁膜を形成する工程と、
前記第２の領域の前記半導体層に第２の不純物をイオン注入する工程と、
前記第１の領域における前記半導体層の上に第１のゲート絶縁膜を形成する工程と、
前記第２の領域における前記半導体層の上に第２のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程と、
前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程と、
前記第１のゲート電極の両脇の前記半導体層に、前記第１の不純物とは導電型が反対の第１のソース領域と第１のドレイン領域とを形成する工程と、
前記第２のゲート電極の両脇の前記半導体層に、前記第２の不純物とは導電型が反対の第２のソース領域と第２のドレイン領域とを形成する工程と、
を有する半導体装置の製造方法。
【０２４７】
（付記２）  前記第２の不純物をイオン注入する工程は、前記素子分離絶縁膜を形成する工程の後に行われることを特徴とする付記１に記載の半導体装置の製造方法。
【０２４８】
（付記３）  前記第２の不純物をイオン注入する工程において、該第２の不純物の濃度のピークを前記半導体層に位置させることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
【０２４９】
（付記４）  前記第２の不純物をイオン注入する工程において、BF2を１５keV以下の加速エネルギで前記半導体層にイオン注入することを特徴とする付記３に記載の半導体装置の製造方法。
【０２５０】
（付記５）  前記第２の不純物をイオン注入する工程において、ボロンを１０keV以下の加速エネルギで前記半導体層にイオン注入することを特徴とする付記３に記載の半導体装置の製造方法。
【０２５１】
（付記６）  前記半導体層を形成してから前記第１のゲート電極を形成するまで間に、前記第１の領域における前記半導体層に不純物をイオン注入する工程を行わないことを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
【０２５２】
（付記７）  前記第１の不純物としてボロン又はBF2を使用し、
前記半導体基板の前記第１の領域に炭素をイオン注入する工程を更に有することを特徴とする付記６に記載の半導体装置の製造方法。
【０２５３】
（付記８）  前記第２のゲート絶縁膜を形成する工程において、前記第１のゲート絶縁膜よりも厚く前記第２のゲート絶縁膜を形成することを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
【０２５４】
（付記９）  前記半導体層を形成する工程において、該半導体層としてシリコン層をエピタキシャル成長法により形成することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
【０２５５】
（付記１０）  前記半導体層を２５nm以上の厚さに形成することを特徴とする付記９に記載の半導体装置の製造方法。
【０２５６】
（付記１１）  前記溝を形成する工程において、前記第１の領域と前記第２の領域との間に前記溝を形成することを特徴とする付記１乃至１０のいずれかに記載の半導体装置の製造方法。
【０２５７】
（付記１２）  前記半導体基板は第３の領域を更に有し、
前記半導体基板の前記第３の領域に第３の不純物をイオン注入する工程と、
前記第３の領域における前記半導体層の上に第３のゲート絶縁膜を形成する工程と、
前記第３のゲート絶縁膜の上に第３のゲート電極を形成する工程と、
前記第３のゲート電極の両脇の前記半導体層に、前記第３の不純物とは導電型が反対の第３のソース領域と第３のドレイン領域とを形成する工程とを更に有することを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置の製造方法。
【０２５８】
（付記１３）  前記半導体層を形成してから前記第３のゲート電極を形成するまで間に、前記第３の領域における前記半導体層に不純物をイオン注入する工程を行わないことを特徴とする付記１２に記載の半導体装置の製造方法。
【０２５９】
（付記１４）  前記第３の不純物としてボロン又はBF2を使用し、
前記半導体基板の前記第３の領域に炭素をイオン注入する工程を更に有することを特徴とする付記１３に記載の半導体装置の製造方法。
【０２６０】
（付記１５）  第１の領域及び第２の領域を有する半導体基板と、
前記半導体基板の上面に形成された半導体層と、
前記半導体基板の前記第１の領域に形成され、第１の不純物を含む第１の不純物領域と、
前記半導体層の前記第２の領域に形成され、第２の不純物を含む第２の不純物領域と、
前記第１の領域における前記半導体層の上に形成された第１のゲート絶縁膜と、
前記第２の領域における前記半導体層の上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜の上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜の上に形成された第２のゲート電極と、
前記第１のゲート電極の両脇の前記半導体層に形成され、前記第１の不純物領域とは導電型が反対の第１のソース領域及び第１のドレイン領域と、
前記第２のゲート電極の両脇の前記半導体層に形成され、前記第２の不純物領域とは導電型が反対の第２のソース領域及び第１のドレイン領域とを有し、
前記第２の不純物領域における前記第２の不純物の濃度のピークが前記半導体層に位置する半導体装置。
【０２６１】
（付記１６）  前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜よりも厚いことを特徴とする付記１５に記載の半導体装置。
【０２６２】
（付記１７）  前記半導体層は第１の膜厚を有し、
前記半導体層の上面から少なくとも前記第１の膜厚の半分の深さまでは、前記第１の領域の前記第１の不純物の濃度が３×１０17ａｔｏｍｓ／ｃｃ以下であることを特徴とする付記１５又は付記１６に記載の半導体装置。
【０２６３】
（付記１８）  前記第１の不純物はボロン又はBF2であり、前記第１の領域の前記半導体基板に炭素が含まれることを特徴とする付記１７に記載の半導体装置。
【０２６４】
（付記１９）  前記半導体基板の第３の領域に形成され、第３の不純物を含む第３の不純物領域と、
前記第３の領域における前記半導体層の上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜の上に形成された第３のゲート電極と、
前記第３のゲート電極の両脇の前記半導体層に形成され、前記第３の不純物領域とは導電型が反対の第３のソース領域及び第３のドレイン領域とを更に有し、
前記第３の領域において、前記半導体層の上面に前記第３の不純物が実質的に含まれていないことを特徴とする付記１５乃至付記１８のいずれかに記載の半導体装置。
【０２６５】
（付記２０）  前記第３の不純物はボロン又はBF2であり、前記第３の領域の前記半導体基板に炭素が含まれることを特徴とする付記１９に記載の半導体装置。
【符号の説明】
【０２６６】
１…半導体基板、１ａ…アライメントマーク、１ｂ…素子分離溝、１ｘ…上面、２…熱酸化膜、４…第１のレジスト膜、６…第１のpウェル、８…第１のp型不純物領域、１２…第１のnウェル、１４…第１のn型不純物領域、１６…第３のレジスト膜、１８…第２のpウェル、２０…第２のp型不純物領域、２２…第４のレジスト膜、２４…第２のnウェル、２６…第２のn型不純物領域、２８…半導体層、３０…酸化膜、３２…窒化シリコン膜、３２ａ…開口、３４…素子分離絶縁膜、３６…第１の熱酸化膜、３８…第５のレジスト膜、４０…第２の熱酸化膜、４２ａ〜４２ｃ…第１〜第３のゲート電極、４４…第１のn型エクステンション、４６…第１のp型エクステンション、４８…第２のn型エクステンション、５０…第２のp型エクステンション、５１…第３のp型エクステンション、６０…絶縁性サイドウォール、６２…第１のn型ソース領域、６４…第１のn型ドレイン領域、６６…第１のp型ソース領域、６８…第１のp型ドレイン領域、７０…第２のn型ソース領域、７２…第２のn型ドレイン領域、７４…第２のp型ソース領域、７６…第２のn型ドレイン領域、７８…金属シリサイド層、７９…層間絶縁膜、８０…コンタクトプラグ、８１〜８４…第１〜第４のMOSトランジスタ、８５…銅配線、８７…第６のレジスト膜、８８…第３のpウェル、８９…第３のp型不純物領域、９０…第７のレジスト膜、９１…第８のレジスト膜、９２…第３のnウェル、９３…第３のn型不純物領域、９５…第３のn型ソース領域、９６…第３のn型ドレイン領域、９８…第３のp型ソース領域、９９…第３のp型ドレイン領域、１００…第９のレジスト膜、１０１…第１０のレジスト膜、１０２…第１１のレジスト膜、１０３…第１２のレジスト膜、１０５…第５のMOSトランジスタ、１０６…第６のMOSトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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