(57)【要約】【課題】製造上の加工誤差による検出誤差を抑制する。【解決手段】第２基板１１、５１のうち、第１、第２支持部３２、４２における可動部２０側と反対側の端部と対向する部分にそれぞれ第１、第２溝部１８ａ、１８ｂを形成し、第１支持部３２における端部の一部を第１溝部１８ａ上に突出させると共に、第２支持部４２における端部の一部を第２溝部１８ｂ上に突出させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定方向に変位可能とされた複数の可動電極（２４）を有する可動部（２０）と、前記可動電極と対向する第１固定電極（３１）が備えられる第１支持部（３２）を有する第１固定部（３０）と、前記可動電極と対向する第２固定電極（４１）が備えられる第２支持部（４２）を有し、前記第２支持部が前記可動部を挟んで前記前記第１支持部と反対側に配置された第２固定部（４０）と、が形成された第１基板（１３、１４）と、
絶縁膜（１２、５２）を介して前記第１基板と接合される第２基板（１１、５１）と、を備え、
前記絶縁膜および前記第２基板のうち少なくとも前記絶縁膜における前記可動電極および前記第１、第２固定電極と対向する部分に窪み部（１７、５４）が形成され、
前記第１支持部が前記絶縁膜を介して前記第２基板と接合されている面積と、前記第２支持部が前記絶縁膜を介して前記第２基板と接合されている面積とが等しくされ、
前記可動電極と前記第１固定電極との間の容量と、前記可動電極と前記第２固定電極との間の容量との差に基づいて物理量を検出する容量式物理量センサにおいて、
前記第２基板には、前記第１支持部における前記可動部側と反対側の端部と対向する部分に第１溝部（１８ａ、５５ａ）が形成され、前記第２支持部における前記可動部側と反対側の端部と対向する部分に第２溝部（１８ｂ、５５ｂ）が形成されており、
前記第１支持部は、前記可動部側の端部の一部が前記窪み部上に突出すると共に前記可動部側と反対側の端部の一部が前記第１溝部上に突出し、
前記第２支持部は、前記可動部側の端部の一部が前記窪み部上に突出すると共に前記可動部側と反対側の端部の一部が前記第２溝部上に突出していることを特徴とする容量式物理量センサ。
【請求項２】
前記第１溝部における開口部と前記第１支持部とが接する境界線の方向および長さが、前記窪み部における開口部と前記第１支持部とが接する境界線の方向および長さと等しくされ、
前記第２溝部における開口部と前記第２支持部とが接する境界線の方向および長さが、前記窪み部における開口部と前記第２支持部とが接する境界線の方向および長さと等しくされていることを特徴とする請求項１に記載の容量式物理量センサ。
【請求項３】
前記第２基板には、前記第１支持部と対向する部分に少なくとも１つの第１凹部（１９ａ）が形成され、前記第２支持部と対向する部分に少なくとも１つの第２凹部（１９ｂ）が形成されていることを特徴とする請求項１または２に記載の容量式物理量センサ。
【請求項４】
前記第１支持部には、前記窪み部上に位置する部分から前記第１溝部上に位置する部分に渡って除去された少なくとも１つの第１孔部（７１）が形成され、
前記第２支持部には、前記窪み部上に位置する部分から前記第２溝部上に位置する部分に渡って除去された少なくとも１つの第２孔部（７２）が形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の容量式物理量センサ。
【請求項５】
請求項１ないし４のいずれか１つに記載の容量式物理量センサの製造方法において、
前記第１基板（１３）として半導体層を用意し、前記第２基板（１１）として支持基板を用意する工程と、
前記第２基板に前記窪み部を形成する工程と、
前記第２基板に前記第１、第２溝部を形成する工程と、
前記第２基板の表面に前記絶縁膜（１２）を介して前記第１基板を接合することにより、ＳＯＩ基板を形成する工程と、
前記第１基板に前記可動部および前記第１、第２固定部を形成する工程と、を行い、
前記可動部および前記第１、第２固定部を形成する工程では、前記第１支持部における前記可動部側の端部の一部が前記窪み部上に突出すると共に前記可動部側と反対側の端部の一部が前記第１溝部上に突出するように第１固定部を形成し、かつ、前記第２支持部における前記可動部側の端部の一部が前記窪み部上に突出すると共に前記可動部側と反対側の端部の一部が前記第２溝部上に突出するように前記第２固定部を形成することにより、前記第１支持部のうち前記絶縁膜を介して前記第２基板と接合されている部分の面積と、前記第２支持部のうち前記絶縁膜を介して前記第２基板と接合されている部分の面積とを等しくすることを特徴とする容量式物理量センサの製造方法。
【請求項６】
請求項１ないし４のいずれか１つに記載の容量式物理量センサの製造方法において、
前記第１基板（１４）として支持基板（１１）上に絶縁膜（１２）を介して半導体層（１３）が形成されたＳＯＩ基板を用意し、前記第２基板（５１）として半導体基板を用意する工程と、
前記第１基板に前記可動部および前記第１、第２固定部を形成する工程と、
前記第２基板に前記絶縁膜を形成する工程と、
前記第２基板および前記絶縁膜のうち少なくとも前記絶縁膜に前記窪み部を形成する工程と、
前記第２基板に前記第１、第２溝部を形成する工程と、
前記第１基板に前記絶縁膜（５２）を介して前記第２基板を接合する工程と、を行い、
前記接合する工程では、前記第１支持部における前記可動部側の端部の一部が前記窪み部上に突出すると共に前記可動部側と反対側の端部の一部が前記第１溝部上に突出し、かつ、前記第２支持部における前記可動部側の端部の一部が前記窪み部上に突出すると共に前記可動部側と反対側の端部の一部が前記第２溝部上に突出するように前記第１、第２基板を接合することにより、前記第１支持部のうち前記絶縁膜を介して前記第２基板と接合されている部分の面積と、前記第２支持部のうち前記絶縁膜を介して前記第２基板と接合されている部分の面積とを等しくすることを特徴とする容量式物理量センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の可動電極を有する可動部と、可動電極と対向する第１、第２固定電極を有する第１、第２固定部とを備え、可動電極と第１固定電極との間の容量と、可動電極と第２固定電極との間の容量との容量差に基づいて物理量を検出する容量式物理量センサおよびその製造方法に関するものである。
【背景技術】
【０００２】
従来より、この種の容量式物理量センサとして、支持基板、絶縁膜、半導体層が順に積層されたＳＯＩ（Silicon on Insulator）基板を用いたものが提案されている（例えば、特許文献１参照）。
【０００３】
具体的には、この容量式物理量センサでは、半導体層に、所定方向に変位可能とされた複数の可動電極を有する可動部が形成されている。また、半導体層に、可動電極と対向する第１固定電極が備えられる第１支持部を有する第１固定部と、可動電極と対向する第２固定電極が備えられる第２支持部を有し、可動部を挟んで第１固定部と反対側に配置される第２固定部とが形成されている。つまり、半導体層には、可動部を挟んで一対の第１、第２固定部が形成されている。
【０００４】
そして、支持基板および絶縁膜のうち可動電極および第１、第２固定電極と対向する部分を含む部分には、窪み部が形成されており、可動電極および第１、第２固定電極は浮遊した状態となっている。なお、第１、第２固定電極を完全に浮遊させるため、第１、第２固定電極を備える第１、第２支持部は、可動部側の端部が窪み部上に部分的に突出している。
【０００５】
このような容量式物理量センサでは、可動電極と第１固定電極との間の検出容量と、第１固定部と支持基板との間の寄生容量とからなる第１容量が構成される。同様に、可動電極と第２固定電極との間の検出容量と、第２固定部と支持基板との間の寄生容量からなる第２容量が構成される。そして、第１容量と第２容量との差に基づいて物理量の検出が行われる。
【０００６】
なお、寄生容量の大きさは、第１、第２固定部のうち絶縁膜を介して支持基板と接合されている部分の面積に比例する。このため、第１、第２容量の差を演算した際に各寄生容量がキャンセルされるように、第１、第２固定部のうち支持基板と接合される部分の面積が等しくされている。
【０００７】
上記容量式物理量センサは、例えば、次のように製造される。すなわち、支持基板上に絶縁膜を形成し、支持基板および絶縁膜に窪み部を形成する。その後、絶縁膜にシリコン基板等で構成される半導体層を接合する。そして、半導体層にマスクを形成すると共に当該マスクをパターニングする。続いて、反応性イオンエッチング（ＲＩＥ）等を行って可動電極および第１、第２固定電極を形成することにより、上記容量式物理量センサが製造される。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３４３５６４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記容量式物理量センサでは、可動部および第１、第２固定部を形成する際、マスクのパターニング時に位置ずれ等が発生し、可動部および第１、第２固定部が全体的に形成予定領域に対してずれてしまうことがある。例えば、第１固定部、可動部、第２固定部の配列方向において、全体的に第１固定部側に第１固定部、可動部、第２固定部がずれた場合には、第１支持部のうち可動部側の端部が窪み部上に突出する部分は小さくなる。これに対し、第２支持部のうち可動部側の端部が窪み部上に突出する部分は大きくなる。
【００１０】
すなわち、第１固定部（第１支持部）のうち絶縁膜を介して支持基板と接合されている面積は大きくなり、第２固定部（第２支持部）のうち絶縁膜を介して支持基板と接合されている面積は小さくなる。つまり、第１固定部と支持基板との間に形成される寄生容量は大きくなり、第２固定部と支持基板との間に形成される寄生容量は小さくなる。このため、第１容量と第２容量との容量差を演算する際に各寄生容量をキャンセルすることができず、検出誤差が生じる。
【００１１】
なお、このような問題は、可動電極および第１、第２固定電極に異物が付着することを抑制するために、可動電極および第１、第２固定電極を覆うようにキャップ部が備えられた容量式物理量センサにおいても同様に発生する。すなわち、このような容量式物理量センサでは、キャップ部は半導体基板に絶縁膜が形成されて構成されており、絶縁膜を介して半導体基板が半導体層に接合されている。そして、半導体基板および絶縁膜のうち可動電極および第１、第２固定電極と対向する部分を含む部分に窪み部が形成されている。また、第１、第２支持部と半導体基板との間でそれぞれ寄生容量が形成される。このため、半導体基板（キャップ部）と半導体層とを接合する際、アライメントずれ等によって位置ずれが発生すると、第１、第２固定部のうち半導体基板（キャップ部）と接合される部分の面積が異なり、互いの寄生容量が異なる。
【００１２】
本発明は上記点に鑑みて、検出誤差を抑制できる容量式物理量センサおよびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、請求項１に記載の発明では、所定方向に変位可能とされた複数の可動電極（２４）を有する可動部（２０）と、可動電極と対向する第１固定電極（３１）が備えられる第１支持部（３２）を有する第１固定部（３０）と、可動電極と対向する第２固定電極（４１）が備えられる第２支持部（４２）を有し、第２支持部が可動部を挟んで第１支持部と反対側に配置された第２固定部（４０）と、が形成された第１基板（１３、１４）と、絶縁膜（１２、５２）を介して第１基板と接合される第２基板（１１、５１）と、を備え、絶縁膜および第２基板のうち少なくとも絶縁膜における可動電極および第１、第２固定電極と対向する部分に窪み部（１７、５４）が形成され、第１支持部が絶縁膜を介して第２基板と接合されている面積と、第２支持部が絶縁膜を介して第２基板と接合されている面積とが等しくされ、可動電極と第１固定電極との間の容量と、可動電極と第２固定電極との間の容量との差に基づいて物理量を検出する。
【００１４】
そして、第２基板には、第１支持部における可動部側と反対側の端部と対向する部分に第１溝部（１８ａ、５５ａ）が形成され、第２支持部における可動部側と反対側の端部と対向する部分に第２溝部（１８ｂ、５５ｂ）が形成されており、第１支持部は、可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第１溝部上に突出し、第２支持部は、可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第２溝部上に突出していることを特徴としている。
【００１５】
これによれば、第１支持部と第２基板との間に形成される寄生容量と、第２支持部と第２基板との間に形成される寄生容量が等しくなるため、検出誤差を抑制できる。
【００１６】
請求項５に記載の発明は、請求項１ないし４のいずれか１つに記載の容量式物理量センサの製造方法であり、第１基板（１３）として半導体層を用意し、第２基板（１１）として支持基板を用意する工程と、第２基板に窪み部を形成する工程と、第２基板に第１、第２溝部を形成する工程と、第２基板の表面に絶縁膜（１２）を介して第１基板を接合することにより、ＳＯＩ基板を形成する工程と、第１基板に可動部および第１、第２固定部を形成する工程と、を行い、可動部および第１、第２固定部を形成する工程では、第１支持部における可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第１溝部上に突出するように第１固定部を形成し、かつ、第２支持部における可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第２溝部上に突出するように第２固部を形成することにより、第１支持部のうち絶縁膜を介して第２基板と接合されている部分の面積と、第２支持部のうち絶縁膜を介して第２基板と接合されている部分の面積とを等しくすることを特徴としている。
【００１７】
また、請求項６に記載の発明は、請求項１ないし４のいずれか１つに記載の容量式物理量センサの製造方法であり、第１基板（１４）として支持基板（１１）上に絶縁膜（１２）を介して半導体層（１３）が形成されたＳＯＩ基板を用意し、第２基板（５１）として半導体基板を用意する工程と、第１基板に可動部および第１、第２固定部を形成する工程と、  第２基板に絶縁膜を形成する工程と、第２基板および絶縁膜のうち少なくとも絶縁膜に窪み部を形成する工程と、第２基板に第１、第２溝部を形成する工程と、第１基板に絶縁膜（５２）を介して第２基板を接合する工程と、を行い、接合する工程では、第１支持部における可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第１溝部上に突出し、かつ、第２支持部における可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第２溝部上に突出するように第１、第２基板を接合することにより、第１支持部のうち絶縁膜を介して第２基板と接合されている部分の面積と、第２支持部のうち絶縁膜を介して第２基板と接合されている部分の面積とを等しくすることを特徴としている。
【００１８】
これら請求項５および６に記載の発明によれば、第１支持部における可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第１溝部上に突出し、かつ、第２支持部における可動部側の端部の一部が窪み部上に突出すると共に可動部側と反対側の端部の一部が第２溝部上に突出するようにしている。このため、位置ずれが発生しても、第１、第２支持部が絶縁膜を介して第２基板と接合されている部分の面積は変化せず、寄生容量も変化しない。このため、検出精度が低下することを抑制できる。
【００１９】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態における容量式物理量センサの平面図である。
【図２】図１中のII−II線に沿った断面図である。
【図３】図１に示す容量式物理量センサの製造工程を示す断面図である。
【図４】（ａ）は図３（ｄ）の工程において位置ずれがない場合の第１支持部近傍の断面図、（ｂ）は図３（ｄ）の工程において位置ずれがある場合の第１支持部近傍の断面図である。
【図５】本発明の第２実施形態における容量式物理量センサの断面図である。
【図６】図５とは別断面の容量式物理量センサの断面図である。
【図７】図５に示す容量式物理量センサの製造工程を示す断面図である。
【図８】本発明の第３実施形態における容量式物理量センサの平面図である。
【図９】図８中のIX−IX線に相当する断面図である。
【図１０】本発明の第４実施形態における容量式物理量センサの平面図である。
【図１１】図１０中のXI−XI線に相当する断面図である。
【図１２】本発明の第５実施形態における容量式物理量センサの断面図である。
【図１３】本発明の第６実施形態における容量式物理量センサの断面図である。
【図１４】本発明の第７実施形態における容量式物理量センサの断面図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【００２２】
（第１実施形態）
本発明の第１実施形態について図面を参照しつつ説明する。なお、本実施形態では、容量式物理量センサとして、加速度を検出するセンシング部が形成された加速度センサを例に挙げて説明する。
【００２３】
図１および図２に示されるように、本実施形態の加速度センサは、支持基板１１と、支持基板１１上に配置された絶縁膜１２と、絶縁膜１２を挟んで支持基板１１と反対側に配置された半導体層１３とを有するＳＯＩ基板１４を用いて構成されている。
【００２４】
なお、支持基板１１および半導体層１３はシリコン基板等であり、絶縁膜１２はＳｉＯ２等である。また、本実施形態では、半導体層１３が本発明の第１基板に相当し、支持基板１１が第２基板に相当している。
【００２５】
ＳＯＩ基板１４には、周知のマイクロマシン加工が施されてセンシング部１５が形成されている。具体的には、半導体層１３には、溝部１６が形成されることによって櫛歯形状の梁構造体を有する可動部２０および第１、第２固定部３０、４０が形成されており、この梁構造体によって加速度に応じたセンサ信号を出力するセンシング部１５が形成されている。
【００２６】
そして、支持基板１１および絶縁膜１２のうち梁構造体の形成領域に対応した部分は除去されて窪み部１７が形成されている。窪み部１７は、後述する可動電極２４および第１、第２固定電極３１、４１が支持基板１１および絶縁膜１２に接触することを防止するためのものである。
【００２７】
可動部２０は、窪み部１７上を横断するように配置されており、矩形状の錘部２１における長手方向の両端が梁部２２を介してアンカー部２３ａ、２３ｂに一体に連結した構成とされている。アンカー部２３ａ、２３ｂは、窪み部１７の開口縁部で絶縁膜１２を介して支持基板１１に支持されている。これにより、錘部２１および梁部２２は、窪み部１７に臨んだ状態となっている。
【００２８】
ここで、図１および図２中のｘ軸、ｙ軸、ｚ軸の各方向について説明する。図１および図２中では、ｘ軸方向は錘部２１の長手方向（図１中紙面上下方向）である。ｙ軸方向はＳＯＩ基板１４の面内においてｘ軸と直交する方向（図１中紙面左右方向）である。ｚ軸方向は、ＳＯＩ基板１４の平面方向と直交する方向（図１中紙面奥行き方向）である。
【００２９】
梁部２２は、平行な２本の梁がその両端で連結された矩形枠状とされており、２本の梁の長手方向と直交する方向に変位するバネ機能を有している。具体的には、梁部２２は、ｘ軸方向の成分を含む加速度を受けたとき、錘部２１をｘ軸方向へ変位させると共に、加速度の消失に応じて元の状態に復元させるようになっている。したがって、このような梁部２２を介して支持基板１１に連結された錘部２１は、加速度の印加に応じて、窪み部１７上にて梁部２２の変位方向（ｘ軸方向）へ変位可能となっている。
【００３０】
また、可動部２０は、錘部２１の長手方向と直交した方向（ｙ軸方向）に、錘部２１の両側面から互いに反対方向へ一体的に突出形成された複数個の可動電極２４を備えている。図１では、可動電極２４は、錘部２１の左側および右側に各々４個ずつ突出して形成されており、窪み部１７に臨んだ状態となっている。また、各可動電極２４は、錘部２１および梁部２２と一体的に形成されており、梁部２２が変位することによって錘部２１と共にｘ軸方向に変位可能となっている。
【００３１】
第１、第２固定部３０、４０は、窪み部１７の開口縁部のうち、アンカー部２３ａ、２３ｂが支持されている部分以外にて、絶縁膜１２を介して支持基板１１に支持されている。すなわち、第１、第２固定部３０、４０は、可動部２０を挟むように配置されている。図１では、第１固定部３０が可動部２０に対して紙面左側に配置され、第２固定部４０が可動部２０に対して紙面右側に配置されている。そして、第１、第２固定部３０、４０は互いに電気的に独立している。
【００３２】
また、第１、第２固定部３０、４０は、可動電極２４の側面と所定の検出間隔を有するように平行した状態で対向配置された複数個の第１、第２固定電極３１、４１と、絶縁膜１２を介して支持基板１１に支持された第１、第２支持部３２、４２とを有している。
【００３３】
第１、第２固定電極３１、４１は、図１では４個ずつ形成されており、可動電極２４における櫛歯の隙間にかみ合うように櫛歯状に配列されている。そして、各支持部３２、４２に片持ち状に支持されることにより、窪み部１７に臨んだ状態となっている。
【００３４】
第１支持部３２は、第１固定電極３１が備えられる第１連結部３２ａと、第１連結部３２ａを外部回路と電気的にするための第１接続部３２ｂとを有している。また、第２支持部４２は、第２固定電極４１が備えられる第２連結部４２ａと、第２連結部４２ａを外部回路と電気的にするための第２接続部４２ｂとを有している。
【００３５】
第１、第２連結部３２ａ、４２ａは、本実施形態では、長辺が錘部２１の長手方向（ｘ軸方向）と平行となる平面矩形状とされており、それぞれ可動部２０側の端部に第１、第２固定電極３１、４１を備えている。そして、第１、第２連結部３２ａ、４２ａのうち可動部２０側の端部は、それぞれ窪み部１７上に突出している。
【００３６】
第１、第２接続部３２ｂ、４２ｂは、それぞれ第１、第２連結部３２ａ、４２ａと接続され、第１、第２接続部３２ｂ、４２ｂの所定箇所がボンディングワイヤ（図示せず）等を介して外部回路と電気的に接続されている。
【００３７】
なお、可動部２０は、アンカー部２３ｂがボンディングワイヤ（図示せず）等を介して外部回路と電気的に接続されている。同様に、溝部１６を隔てて可動部２０、第１、第２固定部３０、４０の周囲に位置する周辺部６０もボンディングワイヤ（図示せず）等を介して外部回路と電気的に接続されている。
【００３８】
また、支持基板１１および絶縁膜１２には、第１連結部３２ａのうち可動部２０側と反対側の端部と対向する部分に第１溝部１８ａが形成されている。同様に、支持基板１１および絶縁膜１２には、第２連結部４２ａのうち可動部２０側と反対側の端部と対向する部分に第２溝部１８ｂが形成されている。
【００３９】
具体的には、第１、第２溝部１８ａ、１８ｂは、第１、第２連結部３２ａ、４２ａと窪み部１７における開口部との境界に沿った方向（ｘ軸方向）に延設されている。
【００４０】
そして、第１、第２連結部３２ａ、４２ａは、それぞれ可動部２０側と反対側の端部が第１、第２溝部１８ａ、１８ｂ上に突出している。詳述すると、第１連結部３２ａは、第１連結部３２ａ（第１支持部３２）と第１溝部１８ａにおける開口部との境界の方向と長さが、第１連結部３２ａ（第１支持部３２）と窪み部１７における開口部との境界の方向と長さが等しくなるように、第１溝部１８ａ上に突出している。同様に、第２連結部４２ａは、第２連結部４２ａ（第２支持部４２）と第２溝部１８ｂにおける開口部との境界の方向と長さが、第２連結部４２ａ（第２支持部４２）と窪み部１７における開口部との境界の方向と長さが等しくなるように、第２溝部１８ｂ上に突出している。
【００４１】
なお、境界の方向と長さが等しいとは、完全に一致する場合に加えて、製造誤差等によって生じる若干の誤算を含むものである。
【００４２】
そして、第１、第２連結部３２ａ、４２ａおよび第１、第２接続部３２ｂ、４２ｂからなる第１、第２支持部３２、４２は、絶縁膜１２を介して支持基板１１と接合されている部分の面積（対向する部分の面積）が互いに等しくされている。すなわち、第１支持部３２と支持基板１１との間に形成される寄生容量と、第２支持部４２と支持基板１１との間に形成される寄生容量とが等しくされている。
【００４３】
なお、面積が等しいとは、完全に一致する場合に加えて、製造誤差等によって生じる若干の誤差を含むものである。
【００４４】
すなわち、本実施形態の容量式物理量センサでは、可動電極２４と第１固定電極３１との間に形成される検出容量と、第１支持部３２と支持基板１１との間に形成される寄生容量とからなる第１容量が構成されている。同様に、可動電極２４と第２固定電極４１との間に形成される検出容量と、第２支持部４２と支持基板１１との間に形成される寄生容量とからなる第２容量が構成されている。そして、ｘ軸方向に加速度が印加されると、梁部２２のバネ機能によってアンカー部２３ａ、２３ｂを除く可動部２０全体が一体的にｘ軸方向へ変位し、可動電極２４の変位に応じて検出容量が変化するようになっている。
【００４５】
以上が本実施形態における容量式物理量センサの構成である。このような容量式物理量センサでは、第１容量と第２容量との容量差に基づいて加速度が検出される。このとき、第１容量に含まれる寄生容量と、第２容量に含まれる寄生容量は、上記のように等しくされている。このため、第１容量と第２容量との容量差を演算したときに互いの寄生容量がキャンセルされ、検出誤差を抑制できる。
【００４６】
次に、上記容量式物理量センサの製造方法について図３を参照しつつ説明する。
【００４７】
まず、図３（ａ）に示されるように、支持基板１１上に絶縁膜１２を形成する。次に、図３（ｂ）に示されるように、絶縁膜１２上にレジストや酸化膜等のマスク（図示せず）を形成し、窪み部１７、第１、第２溝部１８ａ、１８ｂの形成予定領域が開口するように当該マスクをパターニングする。続いて、例えば、ＲＩＥ等によって絶縁膜１２および支持基板１１をエッチングして窪み部１７および第１、第２溝部１８ａ、１８ｂを形成する。
【００４８】
続いて、図３（ｃ）に示されるように、絶縁膜１２と半導体層１３とを接合してＳＯＩ基板１４を形成する。絶縁膜１２と半導体層１３との接合は、特に限定されるものではないが、例えば、次のように行うことができる。
【００４９】
まず、絶縁膜１２の表面（接合面）および半導体層１３の表面（接合面）にＮ２プラズマ、Ｏ２プラズマ、またはＡｒイオンビームを照射し、絶縁膜１２および半導体層１３の各表面（接合面）を活性化させる。
【００５０】
次に、適宜形成されたアライメントマークを用いて赤外顕微鏡等によりアライメントを行い、室温〜５５０℃の低温で絶縁膜１２および半導体層１３をいわゆる直接接合により接合する。
【００５１】
なお、ここでは直接接合を例に挙げて説明したが、絶縁膜１２と半導体層１３とは、陽極接合や中間層接合等の接合技術によって接合されてもよい。また、接合後に、高温アニール等の接合品質を向上させる処理を行ってもよい。さらに、接合後に、半導体層１３を研削研磨によって所望の厚さに加工してもよい。
【００５２】
その後、図３（ｄ）に示されるように、半導体層１３上にレジストや酸化膜等のマスク（図示せず）を形成し、溝部１６の形成予定領域が開口するように当該マスクをパターニングする。続いて、例えば、ＲＩＥ等によって半導体層１３をエッチングして溝部１６を形成する。これにより、可動部２０および第１、第２固定部３０、４０が形成されて上記容量式物理量センサが製造される。
【００５３】
なお、第１固定部３０を形成する際には、第１連結部３２ａのうち可動部２０側の端部が窪み部１７上に突出すると共に、可動部２０側と反対側の端部が第１溝部１８ａ上に突出するように第１固定部３０を形成する。同様に、第２固定部４０を形成する際には、第２連結部４２ａのうち可動部２０側の端部が窪み部１７上に突出すると共に、可動部２０側と反対側の端部が第２溝部１８ｂ上に突出するように第２固定部４０を形成する。
【００５４】
このとき、例えば、マスクをパターニングする際に数μｍ程度の位置ずれが発生し、可動部２０および第１、第２固定部３０、４０が全体的に第１固定部３０側（ｙ軸方向）に位置ずれすることがある。この場合、図４（ｂ）に示されるように、第１連結部３２ａのうち窪み部１７上に突出する部分の長さａが短くなり、第１溝部１８ａに突出する部分の長さｂが長くなる。
【００５５】
しかしながら、第１連結部３２ａのうち窪み部１７および第１溝部１８ａに突出する部分の長さの和は、位置ずれが発生しなかった場合（図４（ａ））と位置ずれが発生した場合（図４（ｂ））とで等しい。つまり、第１連結部３２ａのうち絶縁膜１２を介して支持基板１１と接合されている部分の面積（支持基板１１と対向する部分の面積）は変化せず、第１連結部３２ａと支持基板１１との間に形成される寄生容量も変化しない。同様に、特に図示しないが、位置ずれが発生したとしても、第２連結部４２ａのうち窪み部１７および第２溝部１８ｂに突出する部分の長さの和は変化せず、第２連結部４２ａと支持基板１１との間に形成される寄生容量は変化しない。すなわち、第１、第２溝部１８ａ、１８ｂのｙ軸方向の長さ（幅）を製造上起こりうる位置ずれ量より予め大きく設けておくことにより、上記のように位置ずれが発生したとしても、寄生容量が変化することを抑制できる。
【００５６】
このため、上記のように容量式物理量センサを製造することにより、位置ずれが発生したとしても、寄生容量が変化しない容量式物理量センサとすることができる。
【００５７】
以上説明したように、本実施形態の容量式物理量センサでは、第１、第２溝部１８ａ、１８ｂが形成されており、第１、第２支持部３２、４２は、それぞれ一部が窪み部１７および第１、第２溝部１８ａ、１８ｂ上に突出している。そして、絶縁膜１２を介して支持基板１１と接合されている部分の面積（対向する部分の面積）が互いに等しくされている。このため、第１、第２支持部３２、４２と支持基板１１との間に形成される寄生容量が等しくなり、検出誤差を抑制できる。
【００５８】
また、容量式物理量センサを製造する際には、第１溝部１８ａを形成し、第１連結部３２のうち可動部２０側の端部が窪み部１７上に突出すると共に、可動部２０側と反対側の端部が第１溝部１８ａ上に突出するように第１固定部３０を形成している。そして、第２溝部１８ｂを形成し、第２連結部４２ａのうち可動部２０側の端部が窪み部１７上に突出すると共に、可動部２０側と反対側の端部が第２溝部１８ｂ上に突出するように第２固定部４０を形成している。
【００５９】
このため、可動部２０および第１、第２固定部３０、４０を形成する際、可動部２０および第１、第２固定部３０、４０が全体的にｙ軸方向に位置ずれしたとしても、第１、第２支持部３２、４２のうち絶縁膜１２を介して支持基板１１と接合されている部分の面積（支持基板１１と対向する部分の面積）は変化しない。すなわち、第１、第２支持部３２、４２と支持基板１１との間に形成される寄生容量は変化しない。したがって、位置ずれが発生したとしても、寄生容量が変化せず、検出誤差を抑制できる容量式物理量センサを製造できる。
【００６０】
なお、上記では、ｙ軸方向の位置ずれを例に挙げて説明したが、製造上発生しうるｘ軸方向およびｚ軸周りの回転方向の位置ずれが発生したとしても、本実施形態によれば、寄生容量が変化せず、検出誤差を抑制できる容量式物理量センサを製造できる。
【００６１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して半導体層１３にキャップ部を接合したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００６２】
図５および図６に示されるように、本実施形態では、センシング部１５に水や異物等が付着することを抑制するために、半導体層１３にセンシング部１５を気密封止するようにキャップ部５０が備えられている。なお、図５におけるＳＯＩ基板１４は、図１中のII−II線に相当する断面図であり、キャップ部５０はII−II線に相当する部分の断面図である。また、図６におけるＳＯＩ基板１４は、図１中のVI−VI線に相当する断面図であり、キャップ部５０はVI−VI線に相当する部分の断面図である。
【００６３】
キャップ部５０は、半導体基板５１の一面５１ａに絶縁膜５２が形成されていると共に他面５１ｂに絶縁膜５３が形成されて構成されており、絶縁膜５２が半導体層１３と接合されている。そして、半導体基板５１および絶縁膜５２のうち可動電極２４および第１、第２固定電極３１、４１と対向する部分に窪み部５４が形成されている。この窪み部５４は、窪み部１７と同様に、可動電極２４および第１、第２固定電極３１、４１が半導体基板５１および絶縁膜５２と接触することを防止するものである。
【００６４】
なお、本実施形態では、半導体層１３が第１基板に相当し、支持基板１１および半導体基板５１が第２基板に相当する。すなわち、本実施形態の容量式物理量センサは、２つの第２基板の間に第１基板が配置されたものといえる。
【００６５】
また、半導体基板５１および絶縁膜５２には、第１連結部３２ａのうち可動部２０側と反対側の端部と対向する部分に第１溝部５５ａが形成されており、第２連結部４２ａのうち可動部２０側と反対側の端部と対向する部分に第２溝部５５ｂが形成されている。
【００６６】
具体的には、第１、第２溝部５５ａ、５５ｂは、第１、第２連結部３２ａ、４２ａと窪み部５４における開口部との境界に沿った方向（ｘ軸方向）に延設されている。
【００６７】
また、第１、第２連結部３２ａ、４２ａは、可動部２０側と反対側の端部が第１、第２溝部５５ａ、５５ｂ上に突出している。詳述すると、第１連結部３２ａは、第１連結部３２ａ（第１支持部３２）と第１溝部５５ａにおける開口部との境界の方向と長さが、第１連結部３２ａ（第１支持部３２）と窪み部５４における開口部との境界の方向と長さが等しくなるように、第１溝部５５ａ上に突出している。同様に、第２連結部４２ａは、第２連結部４２ａ（第２支持部４２）と第２溝部５５ｂにおける開口部との境界の方向と長さが、第２連結部４２ａ（第２支持部４２）と窪み部５４における開口部との境界の方向と長さが等しくなるように、第２溝部５５ｂ上に突出している。
【００６８】
そして、第１、第２連結部３２ａ、４２ａは、絶縁膜５２を介して半導体基板５１と接合されている部分の面積（対向する部分の面積）が互いに等しくされている。すなわち、第１連結部３２ａと半導体基板５１との間に形成される寄生容量と、第２連結部４２ａと半導体基板５１との間に形成される寄生容量とが等しくされている。
【００６９】
また、キャップ部５０には、該キャップ部５０をＳＯＩ基板１４とキャップ部５０との積層方向に貫通する４つの貫通電極部５６が形成されている。具体的には、各貫通電極部５６は、絶縁膜５３、半導体基板５１、絶縁膜５２を貫通する孔部５６ａと、この孔部５６ａの壁面に形成された絶縁膜５６ｂと、この絶縁膜５６ｂの上に形成された貫通電極５６ｃと、パッド５６ｄとにより構成されている。
【００７０】
そして、４つの貫通電極部５６のうちの１つは、アンカー部２３ｂに電気的に接続されている。また、４つの貫通電極部５６のうちの２つは、第１、第２接続部３２ｂ、４２ｂにそれぞれ電気的に接続されている。そして、４つの貫通電極部５６のうちの１つは、周辺部６０に電気的に接続されている。
【００７１】
なお、図６では、孔部５６ａが円錐状とされているものを図示しているが、孔部５６ａは円筒状とされていてもよいし、角筒状とされていてもよい。また、絶縁膜５６ｂとしては、例えば、ＴＥＯＳ等の絶縁材料が用いられ、貫通電極５６ｃおよびパッド５６ｄとしては、例えば、Ａｌ等が用いられる。
【００７２】
さらに、本実施形態では、半導体基板５１と外部回路との電気的な接続が図れるように、電極５７ａおよびパッド５７ｂが形成されている。詳述すると、電極５７ａは、絶縁膜５３に形成されたコンタクトホール５３ａを介して半導体基板５１と接続されるように形成されている。パッド５７ｂは、絶縁膜５３上に形成されている。
【００７３】
そして、絶縁膜５３、貫通電極５６ｃ、パッド５６ｄ、電極５７ａ、パッド５７ｂ上には、保護膜５８が形成されており、保護膜５８にはパッド５６ｄ、５７ｂを露出させるコンタクトホール５８ａが形成されている。これにより、パッド５６ｄ、５７ｂと外部回路との電気的な接続が図れるようになっている。
【００７４】
以上が本実施形態における容量式物理量センサの構成である。次に、このような容量式物理量センサの製造方法について説明する。
【００７５】
まず、図７（ａ）に示されるように、半導体基板５１の一面５１ａに絶縁膜５２を形成する。そして、図７（ｂ）に示されるように、絶縁膜５２上にレジストや酸化膜等のマスク（図示せず）を形成し、窪み部５４および第１、第２溝部５５ａ、５５ｂの形成予定領域が開口するように当該マスクをパターニングする。続いて、例えば、ＲＩＥ等によって絶縁膜５２および半導体基板５１をエッチングして窪み部５４および第１、第２溝部５５ａ、５５ｂを形成する。
【００７６】
そして、上記図３の工程を行ったものを用意し、図７（ｃ）に示されるように、半導体層１３と絶縁膜５２とを接合する。
【００７７】
具体的には、第１連結部３２ａのうち可動部２０側の端部が窪み部５４上に突出すると共に、可動部２０側と反対側の端部が第１溝部５５ａ上に突出するように半導体層１３と絶縁膜５２とを接合する。また、第２連結部４２ａのうち可動部２０側の端部が窪み部５４上に突出すると共に、可動部２０側と反対側の端部が第２溝部５５ｂ上に突出するように半導体層１３と絶縁膜５２とを接合する。
【００７８】
このとき、アライメントずれ等による位置ずれが発生し、可動部２０および第１、第２固定部３０、４０が全体的にｙ軸方向に位置ずれすることがある。しかしながら、上記と同様に、第１、第２溝部５５ａ、５５ｂが形成されているため、第１連結部３２ａのうち窪み部５４および第１溝部５５ａに突出する部分の長さの和は変化せず、第１連結部３２ａと支持基板１１との間に形成される寄生容量は変化しない。同様に、第２連結部４２ａのうち窪み部１７および第２溝部１８ｂに突出する部分の長さの和は変化せず、第２連結部４２ａと支持基板１１との間に形成される寄生容量は変化しない。
【００７９】
続いて、特に図示しないが、アンカー部２３ｂ、第１、第２接続部３２ｂ、４２ｂ、および周辺部６０に対応する場所の半導体基板５１、絶縁膜５２をエッチングして除去することにより４つの孔部５６ａを形成する。その後、各孔部５６ａの壁面にＴＥＯＳ等の絶縁膜５６ｂを成膜する。このとき、半導体基板５１の他面５１ｂに形成された絶縁膜にて絶縁膜５３が構成される。続いて、各孔部５６ａの底部に形成された絶縁膜５６ｂを除去し、半導体層１３を露出させる。また、同時に絶縁膜５３の一部を除去して、半導体基板５１の他面５１ｂを部分的に露出させるコンタクトホール５３ａを形成する。
【００８０】
次に、スパッタ法や蒸着法等によりＡｌやＡｌ−Ｓｉ等の金属を孔部５６ａに形成して貫通電極５６ｃを形成し、各貫通電極５６ｃとアンカー部２３ｂ、第１、第２接続部３２ｂ、４２ｂ、および周辺部６０とをそれぞれ電気的に接続する。このとき、電極５７ａも同時に形成する。そして、絶縁膜５３上の金属をパターニングしてパッド５６ｄ、５７ｂを形成する。
【００８１】
その後、ＣＶＤ法等によって保護膜５８を形成し、エッチング等によってコンタクトホール５８ａを形成することにより、本実施形態の容量式物理量センサが製造される。
【００８２】
以上説明したように、本実施形態では、キャップ部５０を備えており、センシング部１５に水や異物等が付着することを抑制できる。また、半導体基板５１に第１、第２溝部５５ａ、５５ｂを形成しているため、半導体層１３と絶縁膜５２とを接合する際、アライメントずれ等によって位置ずれが発生しとしても、第１支持部３２と半導体基板５１との間に形成される寄生容量および第２支持部４２と半導体基板５１との間に形成される寄生容量は変化しない。このため、検出誤差を抑制できる。
【００８３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１実施形態に対して支持基板１１および絶縁膜１２に第１、第２凹部を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００８４】
図８および図９に示されるように、本実施形態では、支持基板１１および絶縁膜１２のうち第１連結部３２ａと対向する部分に２つの第１凹部１９ａが形成されている。また、支持基板１１および絶縁膜１２のうち第２連結部４２ａと対向する部分に、第１凹部１９ａと同じ大きさの２つの第２凹部１９ｂが形成されている。
【００８５】
本実施形態では、第１凹部１９ａは窪み部１７と第１溝部１８ａとを連通するように形成されており、第２凹部１９ｂは、窪み部１７と第２溝部１８ｂとを連通するように形成されている。
【００８６】
このような容量式物理量センサでは、第１連結部３２ａと支持基板１１との間に形成される寄生容量、および第２連結部４２ａと支持基板１１との間に形成される寄生容量の大きさそのものを小さくできる。このため、もともとのＳＮ比（信号雑音比）を高くすることができる。
【００８７】
なお、ここでは２つの第１凹部１９ａおよび第２凹部１９ｂが形成されているものを説明したが、第１凹部１９ａおよび第２凹部１９ｂは１つのみであってもよいし、さらに複数形成されていてもよい。
【００８８】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して第１、第２連結部３２ａ、４２ａに第１、第２孔部を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００８９】
図１０および図１１に示されるように、本実施形態では、第１、第２連結部３２ａ、４２ａには、それぞれ同じ大きさの第１、第２孔部７１、７２が２つずつ形成されている。具体的には、２つの第１孔部７１は、第１連結部３２ａのうち、窪み部１７上に位置する部分から第１溝部１８ａ上に位置する部分に渡って形成されている。２つの第２孔部７２は、第２連結部４２ａのうち、窪み部１７上に位置する部分から第２溝部１８ｂ上に位置する部分に渡って形成されている。
【００９０】
このような容量式物理量センサでは、上記第３実施形態と同様に、それぞれの寄生容量の大きさそのものを小さくできる。このため、もともとの信号雑音比（ＳＮ比）を高くすることができる。
【００９１】
なお、上記物理量センサは、溝部１６を形成する際、窪み部１７上に位置する部分から第１、第２溝部１８ａ、１８ｂ上に位置する部分に渡る第１、第２孔部７１、７２を形成することにより製造される。
【００９２】
なお、ここでは２つの第１孔部７１および第２孔部７２が形成されているものを説明したが、第１孔部７１および第２孔部７２は１つのみであってもよいし、さらに複数形成されていてもよい。
【００９３】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第２実施形態に対して窪み部１７および第１、第２溝部１８ａ、１８ｂの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００９４】
図１２に示されるように、本実施形態では、窪み部１７および第１、第２溝部１８ａ、１８ｂは、絶縁膜１２のみに形成されている。このような容量式物理量センサとしても、第１、第２溝部１８ａ、１８ｂ、５５ａ、５５ｂがそれぞれ形成されているため、上記第２実施形態と同様の効果を得ることができる。
【００９５】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態は、第２実施形態に対して窪み部５４および第１、第２溝部５５ａ、５５ｂの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００９６】
図１３に示されるように、本実施形態では、窪み部５４および第１、第２溝部５５ａ、５５ｂは絶縁膜５２のみに形成されている。このような容量式物理量センサとしても、第１、第２溝部１８ａ、１８ｂ、５５ａ、５５ｂがそれぞれ形成されているため、上記第２実施形態と同様の効果を得ることができる。
【００９７】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態は、第２実施形態に対して窪み部１７、５４および第１、第２溝部１８ａ、１８ｂ、５５ａ、５５ｂの形状を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
【００９８】
図１２に示されるように、本実施形態では、窪み部１７および第１、第２溝部１８ａ、１８ｂは、絶縁膜１２のみに形成されている。また、窪み部５４および第１、第２溝部５５ａ、５５ｂは絶縁膜５２のみに形成されている。
【００９９】
このような容量式物理量センサとしても、第１、第２溝部１８ａ、１８ｂ、５５ａ、５５ｂがそれぞれ形成されているため、上記第２実施形態と同様の効果を得ることができる。
【０１００】
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
【０１０１】
すなわち、上記各実施形態では、容量式物理量センサとして、加速度を検出するセンシング部１５が形成された加速度センサを例に挙げて説明したが、本発明は容量差を用いて物理量を検出するものに適用することができる。例えば、容量差に基づいて角速度を検出する角速度センサや圧力を検出する圧力センサに適用することができる。
【０１０２】
また、上記第２、第５〜第７実施形態に上記第３実施形態を組み合わせることもできる。すなわち、キャップ部５０を備える容量式物理量センサにおいて、支持基板１１および絶縁膜１２に第１、第２凹部１９ａ、１９ｂを形成してもよい。この場合、特に図示しないが、第１、第２凹部１９ａ、１９ｂと対応する第１、第２凹部を半導体基板５１および絶縁膜５２に形成してもよい。そして、上記第２、第５〜第７実施形態に上記第４実施形態を組み合わせることもできる。すなわち、キャップ部５０を備える容量式物理量センサにおいて、第１、第２連結部３２ａ、４２ａに第１、第２孔部７１、７２を形成してもよい。さらに、上記第２〜第４実施形態を適宜組み合わせてもよい。
【０１０３】
また、上記第２、第５〜第７実施形態において、窪み部１７が絶縁膜１２のみに形成され、第１、第２溝部１８ａ、１８ｂが形成されていなくてもよい。この場合、ＳＯＩ基板１４が本発明の第１基板に相当し、キャップ部５０が本発明の第２基板に相当する。
【符号の説明】
【０１０４】
１１            支持基板
１２            絶縁膜
１３            半導体層
１４            ＳＯＩ基板
１７、５４      窪み部
１８ａ、１８ｂ  第１、第２溝部
２０            可動部
２４            可動電極
３０、４０      第１、第２固定部
３１、４１      第１、第２固定電極
３２、４２      第１、第２支持部
３２ａ、４２ａ  第１、第２支持部
５１            半導体基板
５２            絶縁膜
５５ａ、５５ｂ  第１、第２溝部
【図１】
2014219321.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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