(57)【要約】【課題】  本発明の実施形態は、複数の半導体チップを有する構造に於いて、放熱性に優れた半導体装置を提供することを目的とする。【解決手段】  上記課題を解決するために、例えば、本実施形態の半導体装置は、二つの半導体チップが向かい合って形成されると共に、当該二つの半導体チップが外部端子と電源または信号に直接接続されている。尚、当該構造により、消費電力の大きい半導体チップも搭載可能とする、パッケージ構造を実現することも可能である。【選択図】  図１
2014033167.tif 000002
【特許請求の範囲】
【請求項１】
第一の半導体集積回路と、
第二の半導体集積回路と、
前記第一の半導体集積回路および前記第二の半導体集積回路との間に形成される絶縁層と、
前記絶縁層内に形成されるビアおよび導体層と、
前記第二の半導体集積回路を、回路面が露出するように覆うモールド樹脂と、
前記モールド樹脂内に形成されたスルーホールを介して前記導体層と接続される外部端子と、
を具備し、
前記第一の半導体集積回路と前記第二の半導体集積回路とは、互いの回路面が向かい合って形成されると共に、前記ビアおよび前記導体層を介して互いに電気的に接続されており、ひいては前記スルーホールを介して前記外部端子に電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第一の半導体集積回路が論理集積回路であり、前記第二の半導体集積回路がメモリ集積回路であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第二の半導体集積回路と比較して前記第一の半導体集積回路の方が、消費する電力が大きいことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記外部端子が、２００マイクロメートル程度の間隔で複数個形成されることを特徴とする請求項１記載の半導体装置。
【請求項５】
第一の半導体集積回路と、
第二の半導体集積回路と、
前記第一の半導体集積回路および前記第二の半導体集積回路との間に形成される絶縁層と、
前記絶縁層内に形成されるビアおよび導体層と、
前記第二の半導体集積回路を、回路面が露出するように覆うモールド樹脂と、
前記モールド樹脂内に形成されたスルーホールを介して前記導体層と接続される外部端子と、
前記外部端子と接するように形成されたパッケージ基板と、
前記第一の半導体集積回路、前記第二の半導体集積回路、前記モールド樹脂、および前記外部端子を覆うように形成されたヒートスプレッダと、
を具備し、
前記第一の半導体集積回路と前記第二の半導体集積回路とは、互いの回路面が向かい合って形成されると共に、前記ビアおよび前記導体層を介して互いに電気的に接続されており、ひいては前記スルーホールを介して前記外部端子に接続されていること、
および、前記第二の半導体集積回路と前記ヒートスプレッダとが熱伝導材を介して接していることを特徴とする半導体装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、例えば、ロジックデバイスとメモリとの間の信号伝送の高速化を図るため、ロジックＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）とメモリＩＣとを向き合わせて接続させる、所謂ＣｏＣ（Ｃｈｉｐ  ｏｎ  Ｃｈｉｐ）技術が実用化されつつある。
【０００３】
しかし、従来の一般的なＣｏＣ技術では、ＩＣパッケージ全体がモールド樹脂で覆われているため、消費電力の大きいＩＣを搭載することが困難であった。
【０００４】
また、新たなＣｏＣ技術の一つであるＳＭＡＦＴＩ（Ｓｍａｒｔ  ｃｈｉｐ  ｃｏｎｎｅｃｔｉｏｎ  ｗｉｔｈ  ｆｅｅｄｔｈｒｏｕｇｈ  ｉｎｔｅｒｐｏｓｅｒ）技術も検討されている。しかし、ＳＭＡＦＴＩ技術では、ロジックＩＣがＩＣパッケージのＢＧＡ（Ｂａｌｌ−Ｇｒｉｄ  Ａｒｒａｙ）面に搭載されることとなるため、実装時に半導体チップが実装ボードに接触する等してダメージが入ることが懸念される。また、ロジックＩＣの放熱が困難なため、従来の一般的なＣｏＣ技術と同様、消費電力が大きいＩＣに対して適用することが困難である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１９２８１５
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、上記問題点を解決するためになされたもので、複数の半導体チップを有する構造に於いて、放熱性に優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明による一形態の半導体装置は、第一の半導体集積回路と、第二の半導体集積回路と、前記第一の半導体集積回路および前記第二の半導体集積回路との間に形成される絶縁層と、前記絶縁層内に形成されるビアおよび導体層と、前記第二の半導体集積回路を、回路面が露出するように覆うモールド樹脂と、前記モールド樹脂内に形成されたスルーホールを介して前記導体層と接続される外部端子とを具備し、前記第一の半導体集積回路と前記第二の半導体集積回路とは、互いの回路面が向かい合って形成されると共に、前記ビアおよび前記導体層を介して互いに電気的に接続されており、ひいては前記スルーホールを介して前記外部端子に電気的に接続されていることを特徴とする。
【０００８】
また、本発明による他の形態の半導体装置は、第一の半導体集積回路と、第二の半導体集積回路と、前記第一の半導体集積回路および前記第二の半導体集積回路との間に形成される絶縁層と、前記絶縁層内に形成されるビアおよび導体層と、前記第二の半導体集積回路を、回路面が露出するように覆うモールド樹脂と、前記モールド樹脂内に形成されたスルーホールを介して前記導体層と接続される外部端子と、前記外部端子と接するように形成されたパッケージ基板と、前記第一の半導体集積回路、前記第二の半導体集積回路、前記モールド樹脂、および前記外部端子を覆うように形成されたヒートスプレッダとを具備し、前記第一の半導体集積回路と前記第二の半導体集積回路とは、互いの回路面が向かい合って形成されると共に、前記ビアおよび前記導体層を介して互いに電気的に接続されており、ひいては前記スルーホールを介して前記外部端子に接続されていること、および、前記第二の半導体集積回路と前記ヒートスプレッダとが熱伝導材を介して接していることを特徴とする。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体装置のモジュール構造を示す断面図。
【図２】本発明の実施形態に係る半導体装置のパッケージ構造を示す断面図。
【図３】本発明の実施形態に係る半導体装置の形成工程を工程順に示した断面図。
【図４】本発明の実施形態に係る半導体装置の形成工程を工程順に示した断面図。
【図５】本発明の実施形態に係る半導体装置の形成工程を工程順に示した断面図。
【図６】本発明の実施形態に係る半導体装置の形成工程を工程順に示した断面図。
【図７】本発明のその他の実施形態に係る半導体装置のパッケージ構造を示す断面図。
【発明を実施するための形態】
【００１０】
本発明の実施形態を以下に図面を参照して説明する。
【実施例】
【００１１】
本発明の実施形態に於いては、ＣｏＣ技術によって接続される全てのＩＣが、外部接続端子によって直接電源等と接続されること、および消費電力の大きいＩＣを搭載可能とすることを特徴としている。
【００１２】
先ず、本発明の実施形態による半導体装置のモジュールＭの構造について説明する。
【００１３】
図１は、本発明の実施形態に係る半導体装置のモジュール構造を示す断面図である。
【００１４】
図１に示すように、フェイス・ダウン接続される消費電力の大きな第一のＩＣ１、例えばロジックＩＣと、第一のＩＣ１より消費電力が小さくフェイス・アップ接続される第二のＩＣ２、例えばメモリＩＣとが、第一の絶縁層３および第二の絶縁層４内に複数形成されたビア５を介して向き合わせに接続される。
【００１５】
第一の絶縁膜３および第二の絶縁膜４内には各ＩＣから配線を引き出すための第一の導体層６および第二の導体層７が形成されている。
【００１６】
第一のＩＣ１および第一の絶縁層３は、接続用パッド８および半田等の低融点金属からなるバンプ９により互いが接続されており、第一のＩＣ１および第一の絶縁層３間はアンダーフィル１０によって覆われている。各バンプ９同士の間隔は４０−５０μｍ程度である。尚、第二のＩＣ２はモールド樹脂１１内に形成されている。
【００１７】
モールド樹脂１１内に形成された第二のＩＣ２は、モールド樹脂１１を貫通するように形成されたスルーホール１２を介して、複数の第一の外部端子１３、例えばはんだボール、と第一の導体層６および第二の導体層７とに接続されている。
【００１８】
各第一の外部端子１３同士の間隔を２００μｍ程度とすることで、通常のフリップチップ技術を用いたデバイスと同様に扱うことができ、フリップチップ・パッケージに搭載することが可能となる。
【００１９】
次に、本発明の実施形態による半導体装置のパッケージＰの構造について説明する。
【００２０】
図２は、図１に示したモジュールＭを含んだ、本発明の実施形態に係る半導体装置のパッケージ構造を示す断面図である。
【００２１】
図２に示すように、モジュールＭはパッケージ基板１４上に形成され、接着剤１５によってパッケージ基板１４と接続されているヒートスプレッダ１６によって覆われている。第一のＩＣ１とヒートスプレッダ１６とは、熱伝導材１７を介して接している。また、パッケージ基板１４のモジュールＭが形成されていない下面には、複数の第二の外部端子１８、例えばはんだボールが形成されている。
【００２２】
図２に示したパッケージＰの構造では、放熱用のヒートスプレッダ１６が熱伝導材１７を介して第一のＩＣ１に搭載され、第一のＩＣ１がモールド樹脂等で覆われていないため、第一のＩＣ１の消費電力が大きく多くの熱を放出する場合でも対応することが可能となる。
【００２３】
次に、図３から図６を参照して、本発明の実施形態において、上述したモジュールＭおよびパッケージＰの製造方法を説明する。
【００２４】
先ず、図３（ａ）に示すように、支持基板１９と第二のＩＣ２とを接着材料２０を介して貼り付け、図３（ｂ）に示すように、接着材料２０を介して支持基板１９上に第二のＩＣ２を覆うようにモールド樹脂１１を形成する。この際、ＩＣの表面（素子が形成されている面）を支持基板１９に対向するように貼り付ける。尚、図示しないが、支持基板１９上に複数のＩＣを貼り付けることも可能である。次に、図３（ｃ）に示すように、支持基板１９および接着材料２０の剥離を行い、必要に応じて、余剰の接着材料２０を除去するための洗浄を行う。これにより、モールド樹脂１１内に第二のＩＣ２が埋め込まれ、ＩＣ表面が露出した状態となる。
【００２５】
以降に記載する図４乃至図６に関しては、図３と比較し上下反転した図となっている。
【００２６】
そして、図４（ａ）に示すように、モールド樹脂１１および露出した第二のＩＣ２表面上に第一の絶縁層３を形成する。絶縁層の材料としては、無機材料（例えば、ＳｉＯ２等。）あるいは有機系材料（例えば、ポリイミド、プリプレグ等。）のどちらでも使用することができる。次に、図４（ｂ）および（ｃ）に示すように、第一の絶縁層３内にビア５を形成後、第二のＩＣ２から配線を引き出すための第一の導体層６を形成する。必要に応じて上記工程を繰り返すことで、絶縁層と導体層とを幾重にも重ね合わせることが可能あるが、本実施形態においては、第一の絶縁層３上に第二の絶縁層４が、そして第二の絶縁層４内にビア５および第二の導体層７が形成された構造を有している。最上層の絶縁層および導体層、即ち本実施形態における第二の絶縁層４および第二の導体層７上に、外部への接続用パッド８を形成する。更にその上に半田等の低融点金属やＮｉ等の金属層を形成することも可能だが、本実施形態においてはバンプ９が形成されている。そして、バンプ９上に第一のＩＣ１をフリップチップ搭載する。
【００２７】
そして、図５（ａ）に示すように、第一のＩＣ１と第二の絶縁層４の間に保護用の樹脂（アンダーフィル１０）の注入を行う。尚、本工程は、図４に示すフリップチップ搭載と同時に行うことも可能である。その後、図５（ｂ）に示すように、モールド樹脂１１にレーザー等により、第一の導体層６の下面が露出するようにスルーホール１２を形成し、図６（ａ）に示すように、スルーホール１２内に導体材料（例えば、半田ペースト。）を埋め込む。そして、図６（ｂ）に示すように、導体材料の埋め込まれたスルーホール１２の下面に接するように第一の外部端子１３（例えば、半田ボール。）を形成し、モジュールＭが完成する。
【００２８】
図６（ｂ）のモジュールＭに、通常の方法によりパッケージングを行ったものが、図２に示したパッケージＰである。尚、図７に示すように、パッケージ基板１４上にモジュールＭを形成し、第一のＩＣ１上に熱伝導材１７を介してヒートシンク２１を形成することも可能である。
【００２９】
本発明は、上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々、変更して実施してもよいことは勿論である。
【符号の説明】
【００３０】
１  第一のＩＣ
２  第二のＩＣ
３  第一の絶縁層
４  第二の絶縁層
５  ビア
６  第一の導体層
７  第二の導体層
８  接続用パッド
９  バンプ
１０  アンダーフィル
１１  モールド樹脂
１２  スルーホール
１３  第一の外部端子
１４  パッケージ基板
１５  接着剤
１６  ヒートスプレッダ
１７  熱伝導材
１８  第二の外部端子
１９  支持基板
２０  接着材料
２１  ヒートシンク
Ｍ  モジュール
Ｐ  パッケージ 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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