(57)【要約】【課題】低電圧でのデータ読出し動作のメモリを備えた半導体装置の回路規模の増大を抑える。【解決手段】データを記憶するデータ記憶セルと、前記データとの比較に用いられる参照データを記憶した参照データ記憶セルと、前記参照データを反転した反転データを記憶した反転データ記憶セルと、前記データ記憶セルに記憶されたデータと前記参照データとを用いて当該データ記憶セルに記憶されたデータの読出しを行なう第１の読出し処理、及び、前記データ記憶セルに記憶されたデータと前記反転データとを用いて当該データ記憶セルに記憶されたデータの読出しを行なう第２の読出し処理を行なうセンスアンプ部と、前記センスアンプ部による前記第１の読出し処理の結果と前記第２の読出し処理の結果とに基づいて、前記データ記憶セルに記憶されたデータを決定して出力するデータ出力部と、を備えた半導体装置。【選択図】図１
2014002811.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するデータ記憶セルと、
前記データとの比較に用いられる参照データを記憶する参照データ記憶セルと、
前記参照データを反転した反転データを記憶する反転データ記憶セルと、
前記データ記憶セルに記憶されたデータと前記参照データ記憶セルに記憶された前記参照データとを差動増幅して各々のデータの電圧差が予め定められた読出可能電圧差になると出力を変化させる第１の読出し処理、及び、前記データ記憶セルに記憶されたデータと前記反転データ記憶セルに記憶された前記反転データとを差動増幅して各々のデータの電圧差が前記読出可能電圧差になると出力を変化させる第２の読出し処理を行なうセンスアンプ部と、
前記センスアンプ部による前記第１の読出し処理の結果と前記第２の読出し処理の結果とに基づいて、前記データ記憶セルに記憶されたデータを決定して出力するデータ出力部と、
を備えた半導体装置。
【請求項２】
前記データ出力部は、
前記センスアンプ部による前記第１の読出し処理の結果と前記第２の読出し処理の結果のいずれか前記出力が先に変化した読出し処理の結果に対応するデータを、前記データ記憶セルに記憶されたデータとして決定して出力する
請求項１記載の半導体装置。
【請求項３】
前記参照データ記憶セルは予めローレベルのデータを記憶し、
前記反転データ記憶セルは予めハイレベルのデータを記憶し、
前記データ記憶セルはローレベルのデータまたはハイレベルのデータを記憶し、
前記センスアンプ部は、
一方の入力端が前記データ記憶セルに他方の入力端が前記参照データ記憶セルに各々接続され、前記データ記憶セルが記憶しているデータと前記参照データ記憶セルが記憶しているローレベルのデータとの電圧差が前記読出可能電圧差になると出力を変化させる第１のセンスアンプと、
一方の入力端が前記データ記憶セルに他方の入力端が前記反転データ記憶セルに各々接続され、前記データ記憶セルが記憶しているデータと前記反転データ記憶セルが記憶しているローレベルのデータとの電圧差が前記読出可能電圧差になると出力を変化させる第２のセンスアンプと、を備え、
前記データ出力部は、前記第１のセンスアンプの出力が前記第２のセンスアンプの出力より先に変化した場合にはローレベルのデータを出力し、前記第２のセンスアンプの出力が前記第１のセンスアンプの出力より先に変化した場合にはハイレベルのデータを出力する
請求項１または請求項２記載の半導体装置。
【請求項４】
前記データ出力部が前記データ記憶セルに記憶されているデータを出力すると、前記センスアンプ部のデータ読出し処理を停止させる読出停止部
を備えた請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記データ出力部が前記データ記憶セルに記憶されているデータを出力すると、前記センスアンプ部のデータ読出し処理を停止させると共に、前記センスアンプ部による第１、第２の読出し処理の結果をいずれもローレベルにさせる読出停止部
を備えた請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項６】
前記データ出力部は、前記第１のセンスアンプの出力がリセット端に入力され、前記第２のセンスアンプの出力がセット端に入力される第１，第２のＮＯＲ回路を備えたラッチ回路を含み、
２つの入力端が前記ラッチ回路に備えられた前記第１，第２のＮＯＲ回路の各々の出力に接続され、出力端が前記第１のセンスアンプ及び前記第２のセンスアンプの各々のパワーダウン端子に接続された第３のＮＯＲ回路を
備え、
前記第１のセンスアンプ及び前記第２のセンスアンプのいずれかの出力が変化して前記ラッチ回路における第１，第２のＮＯＲ回路のいずれかの出力がハイレベルになると、前記第３のＮＯＲ回路の出力端から前記第１のセンスアンプ及び前記第２のセンスアンプの各々のパワーダウン端子にローレベルを入力して前記第１のセンスアンプ及び前記第２のセンスアンプに流れる電流を遮断する
請求項３記載の半導体装置。
【請求項７】
前記データ出力部は、前記第１のセンスアンプの出力がリセット端に入力され、前記第２のセンスアンプの出力がセット端に入力される第１，第２のＮＯＲ回路を備えたラッチ回路を含み、
２つの入力端が前記ラッチ回路に備えられた前記第１，第２のＮＯＲ回路の各々の出力に接続され、出力端が前記第１のセンスアンプ及び前記第２のセンスアンプの各々のパワーダウン端子に接続された第３のＮＯＲ回路を
備え、
前記第１のセンスアンプ及び前記第２のセンスアンプのいずれかの出力がローレベルに変化して前記ラッチ回路における第１，第２のＮＯＲ回路のいずれかの出力がハイレベルになると、他方のセンスアンプからの入力をローレベルに遷移させ、前記ラッチ回路に入力された直前の値を保持する
請求項３記載の半導体装置。
【請求項８】
前記データ記憶セルを１以上Ｎ個備え、
前記センスアンプ部は、前記Ｎ個のデータ記憶セルの各々に記憶されたデータと前記参照データ記憶セルに記憶された前記参照データとに基づく前記第１の読出し処理を行い、前記Ｎ個のデータ記憶セルの各々に記憶されたデータと前記反転データ記憶セルに記憶された前記反転データとに基づく前記第２の読出し処理を行ない、
前記データ出力部は、前記センスアンプ部による前記第１の読出し処理の結果と前記第２の読出し処理の結果とに基づいて、前記Ｎ個のデータ記憶セルの各々に記憶されたデータを決定して出力する
請求項１から請求項６のいずれか１項に記載の半導体装置。
【請求項９】
データを記憶するデータ記憶セルと、前記データとの比較に用いられる参照データを記憶する参照データ記憶セルと、前記参照データを反転した反転データを記憶する反転データ記憶セルと、センスアンプと、を備えた半導体装置におけるデータ読出し方法であって、
前記データ記憶セルに記憶されたデータと前記参照データ記憶セルに記憶された前記参照データとを差動増幅して各々のデータの電圧差が予め定められた読出可能電圧差になると出力を変化させる第１の読出しステップと、
前記データ記憶セルに記憶されたデータと前記反転データ記憶セルに記憶された前記反転データとを差動増幅して各々のデータの電圧差が前記読出可能電圧差になると出力を変化させる第２の読出しステップと、
前記第１の読出しステップでの結果と前記第２の読出しステップでの結果とに基づいて、前記データ記憶セルに記憶されたデータを決定して出力するデータ出力ステップと、
を含むデータ読出し方法。
【請求項１０】
請求項１から請求項７のいずれか１項に記載の半導体装置と、該半導体装置のデータ記憶セルにバスを介してアクセスする中央処理装置と、
を備えたマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルとセンスアンプとを備えた半導体装置、データ読出し方法、及びマイクロコンピュータに係り、特に、低電圧でのデータの読み出しを、回路サイズを抑えて高精度に行なうのに好適な半導体装置、データ読出し方法、及びマイクロコンピュータに関するものである。
【背景技術】
【０００２】
近年、低電圧動作の電子機器が増加しており、そのような電子機器に搭載されるメモリも例えば１．０Ｖ以下の電源電圧で動作することが要求される。
【０００３】
しかしながら、低電圧での動作では、メモリセルに書き込まれた「１」あるいは「０」の情報の電圧差が微小となるため、メモリセルに書き込まれた情報（１または０）を読み出す際には、当該情報の電圧を増幅して出力するセンスアンプにおける当該情報（１または０）の電圧差の判別精度を高くする必要がある。
【０００４】
すなわち、電源電圧が１．０Ｖの場合、情報「１」の電圧が０．６Ｖから１．０Ｖ、情報「０」の電圧が０．０Ｖから０．４Ｖとすれば、情報「１」と情報「０」との差を、「０．２Ｖ（＝０．６Ｖ−０．４Ｖ）」で判別する必要がある。
【０００５】
従って、精度の低いセンスアンプでは、メモリセルのバラツキが大きい場合、低電圧での動作時には、情報（１または０）を正しく読み出すことができなくなってしまう。
【０００６】
このような問題に対応するため、従来技術では、例えば、図７に示すように、メモリセルアレイ部７１において、１つのデータ（情報）に対してメモリセルＡとメモリセルＢの２つをペアとして設け、メモリセルＡにデータを書込んだ際には、当該データを反転させてメモリセルＢに書込み、データを読み出す際には、メモリセルＡ，Ｂに書込まれた各々のデータを、差動のセンスアンプ（図中、「ＳＡ」と記載）７２で読み出すことにより、低電圧時に顕著になるメモリセルのばらつきを許容して、正しくデータを読み出せるようにしている（特許文献１，２参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−０６５９６６号公報
【特許文献２】特開２００８−１１７５１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述の従来技術では、１つのデータに対して、メモリセルＡとメモリセルＢの２つのメモリセルが必要となるため、メモリセルアレイ部の面積が２倍になるという問題点がある。また、読出し期間内でセンスアンプの電流が流れ続けるという問題点がある。
【０００９】
本発明は、上記問題点を解決するためになされたものであり、より少ないメモリセル数で低電圧動作でのデータ読出し動作の精度を向上させることを可能として、低電圧でのデータの読出し動作を行う半導体装置の回路規模の増大を抑えることを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の半導体装置は、データを記憶するデータ記憶セルと、前記データとの比較に用いられる参照データを記憶する参照データ記憶セルと、前記参照データを反転した反転データを記憶する反転データ記憶セルと、前記データ記憶セルに記憶されたデータと前記参照データ記憶セルに記憶された前記参照データとを差動増幅して各々のデータの電圧差が予め定められた読出可能電圧差になると出力を変化させる第１の読出し処理、及び、前記データ記憶セルに記憶されたデータと前記反転データ記憶セルに記憶された前記反転データとを差動増幅して各々のデータの電圧差が前記読出可能電圧差になると出力を変化させる第２の読出し処理を行なうセンスアンプ部と、前記センスアンプ部による前記第１の読出し処理の結果と前記第２の読出し処理の結果とに基づいて、前記データ記憶セルに記憶されたデータを決定して出力するデータ出力部と、を備えている。
【００１１】
一方、上記目的を達成するため、本発明のデータ読出し方法は、データを記憶するデータ記憶セルと、前記データとの比較に用いられる参照データを記憶する参照データ記憶セルと、前記参照データを反転した反転データを記憶する反転データ記憶セルと、センスアンプと、を備えた半導体装置におけるデータ読出し方法であって、前記データ記憶セルに記憶されたデータと前記参照データ記憶セルに記憶された前記参照データとを差動増幅して各々のデータの電圧差が予め定められた読出可能電圧差になると出力を変化させる第１の読出しステップと、前記データ記憶セルに記憶されたデータと前記反転データ記憶セルに記憶された前記反転データとを差動増幅して各々のデータの電圧差が前記読出可能電圧差になると出力を変化させる第２の読出しステップと、前記第１の読出しステップでの結果と前記第２の読出しステップでの結果とに基づいて、前記データ記憶セルに記憶されたデータを決定して出力するデータ出力ステップと、を含む。
【００１２】
一方、上記目的を達成するため、本発明のマイクロコンピュータは、前記半導体装置と、該半導体装置のデータ記憶セルにバスを介してアクセスする中央処理装置と、を備えている。
【発明の効果】
【００１３】
本発明によれば、より少ないメモリセル数で低電圧動作でのデータ読出し動作の精度を向上させることが可能であり、低電圧でのデータ読出し動作のメモリを備えた半導体装置の回路規模の増大を抑えることができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態に係る半導体装置の構成例を示す回路図である。
【図２】図１における半導体装置の動作例を示す説明図である。
【図３】実施の形態に係る半導体装置の他の構成例を示す回路図である。
【図４】図３における半導体装置の動作例を示す説明図である。
【図５】図１における半導体装置のデータ読出し動作例を示す回路図である。
【図６】実施の形態に係る半導体装置を備えたマイクロコンピュータの構成例を示すブロック図である。
【図７】従来の半導体装置の構成例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、図を用いて本発明の実施の形態について説明する。図１は、本実施の形態に係るメモリセルとセンスアンプを備えた半導体装置１０の構成を示しており、図１においては、半導体装置１０におけるメモリセル読出部１１の構成を示しており、このメモリセル読出部１１は、メモリセルアレイ部１２及びセンスアンプ部１３を備えている。
【００１６】
メモリセルアレイ部１２は、データを記憶する８個のメモリセルＡ１〜８、参照データとしてローレベル（０）のデータを予め記憶した参照データ記憶セルとしてのメモリセルＤ０、及び、参照データを反転した反転データとしてハイレベル（１）のデータを記憶した反転データ記憶セルとしてのメモリセルＤ１を備えている。
【００１７】
センスアンプ部１３は、センスアンプＳＡ０１〜８、センスアンプＳＡ１１〜８、及びラッチＬＡ１〜８を備えている。なお、ラッチＬＡ１〜８は本発明に係るデータ出力部に相当し、本実施の形態では、センスアンプ部１３に設けた構成として説明する。
【００１８】
センスアンプＳＡ０１〜８は各々、一方の入力端にメモリセルＡ１〜８が接続され、他方の入力端にメモリセルＤ０が接続されている。
【００１９】
また、センスアンプＳＡ１１〜８は各々、一方の入力端にメモリセルＡ１〜８が接続され、他方の入力端にメモリセルＤ１が接続されている。
【００２０】
ラッチＬＡ１〜８は各々、一方の入力端にセンスアンプＳＡ０１〜８が接続され、他方の入力端にセンスアンプＳＡ１１〜８が接続されている。
【００２１】
図１においては、センスアンプ部１３’として、センスアンプＳＡ０１、センスアンプＳＡ１１、及び、ラッチＬＡ１を例に、それぞれの接続関係の詳細を示している。
【００２２】
センスアンプ部１３’として示すように、センスアンプＳＡ０１及びセンスアンプＳＡ１１は差動増幅器１３ａ，１３ｂを備え、ラッチＬＡ１は２つのＮＯＲ回路１３ｃ，１３ｄを備えたＳＲラッチの構成としている。
【００２３】
また、センスアンプＳＡ０１のプラス端子とセンスアンプＳＡ１１のマイナス端子にはメモリセルＡ１が接続され、センスアンプＳＡ０１のマイナス端子にはメモリセルＤ０が、センスアンプＳＡ１１のプラス端子にはメモリセルＤ１が各々接続されている。
【００２４】
そして、センスアンプＳＡ０１の出力は、ラッチＬＡ１のＲ（リセット）端子に接続され、センスアンプＳＡ１１の出力は、ラッチＬＡ１のＳ（セット）端子に接続されている。
【００２５】
なお、センスアンプＳＡ０１、センスアンプＳＡ１１、メモリセルＤ０、及びメモリセルＤ１を各々接続するビット線は、データ読出し時にプリチャージＰＣにより充電される。
【００２６】
このように、図１に示す半導体装置１０では、メモリセルアレイ部１１においてメモリセルが１０行ならんでおり、そのうちでメモリセルＡ１〜８と表される８行はデータが書き込まれる領域である。
【００２７】
また、残りの２行は、読出し時にセンスアンプの参照用として用いられるローレベルのデータ（０）が予め書き込まれたメモリセルＤ０と、ハイレベルのデータ（１）が予め書き込まれたメモリセルＤ１である。
【００２８】
そして、メモリセルＡ１〜８とメモリセルＤ０はセンスアンプＳＡ０１〜８に接続され、メモリセルＡ１〜８とメモリセルＤ１はセンスアンプＳＡ１Ａ１〜８に接続され、センスアンプＳＡ０１〜８の出力とセンスアンプＳＡ１１〜８の出力は、ラッチＬＡ１〜８に接続されている。
【００２９】
このような構成において、半導体装置１０では、図２に示すようにしてデータの読出しを行なう。以下、図２に基づき半導体装置１０でのデータの読出し動作を説明する。
【００３０】
プリチャージ時間中は、メモリセルＡ１〜８の出力，センスアンプＳＡ０１〜８の出力、及び、センスアンプＳＡ１１〜８の出力は、電源電圧レベルＶｃｃになっており、プリチャージ終了後にデータの読出し動作が開始される。
【００３１】
図２に示すように、プリチャージ終了後のデータ読出し動作時においては、ローレベルのデータ（０）が書き込まれたメモリセルと接続しているｂｉｔ線は速やかに、例えば１０ｎｓｅｃでＶＳＳレベル（接地レベル）にディスチャージされ、ハイレベルのデータ（１）が書き込まれたメモリセルと接続しているｂｉｔ線は緩やかに、例えば１ｕｓｅｃでＶＳＳレベルにディスチャージされる。
【００３２】
このとき、差動のセンスアンプＳＡ０１〜８及びセンスアンプＳＡ１１〜８は、入力が（０，１）または（１，０）の場合に２つの入力間の電圧差が最大となるため、もっとも高速に動作する。
【００３３】
例えば、メモリセルＡ１〜８のデータが「０」の場合は、センスアンプＳＡ１１〜８の出力が、センスアンプＳＡ０１〜８の出力よりも早く「１」から「０」に変化する。センスアンプＳＡ１１〜８の出力はラッチＬＡ０１〜８のセット端子に接続されており、この場合、ラッチＬＡ０１〜８の出力は「０」のままとなり、その結果、センスアンプＳＡ１１〜８の出力が「１」から「０」に変化したタイミングで、ラッチＬＡ０１〜８からはメモリセルＡ１〜８のデータ「０」が出力される。
【００３４】
これに対して、メモリセルＡ１〜８のデータが「１」のときは、センスアンプＳＡ０１〜８の出力が、センスアンプＳＡ１１〜８の出力よりも早く「１」から「０」に変化する。センスアンプＳＡ０１〜８の出力はラッチＬＡ０１〜８のリセット端子に接続されており、この場合、ラッチＬＡ０１〜８の出力は「０」から「１」に変化し、その結果、センスアンプＳＡ０１〜８の出力が「１」から「０」に変化したタイミングで、ラッチＬＡ０１〜８からはメモリセルＡ１〜８のデータ「１」が出力される。
【００３５】
このように、図１及び図２に示した本実施の形態の半導体装置では、メモリアレイ部１２に「０」と「１」の参照データと反転データとが予め記憶されたメモリセルＤ０，Ｄ１を設け、これらのメモリセルＤ０，Ｄ１を、センスアンプ部１３に設けた２つの差動センスアンプＳＡ０１〜８，ＳＡ１１〜８にそれぞれ接続する構成とすることで、低電圧での高精度な読出し動作を、メモリセル数を増やすことなく行なうことが可能となる。
【００３６】
すなわち、ばらつきやノイズに強いという差動の特性を損なうことなく、従来回路では１６行必要だったメモリセルアレイを１０行に減らすことが可能となる。
【００３７】
特に、１つのセンスアンプの形成に要する面積と１つのメモリセルの形成に要する面積との比は、１：１０以上であり、本実施の形態では、センスアンプの数が増加しているが、上述の特許文献１，２のように１つのデータに対して２つのメモリセルを備えた構成に比べて、回路規模を小さくすることができる。
【００３８】
次に、図３及び図４を用いて他の実施の形態の半導体装置について説明する。
【００３９】
図３においては、図１に示した実施の形態の半導体装置におけるセンスアンプ部１３’に、さらにＮＯＲ回路１３ｅを備えたセンスアンプ部１３”の構成を示している。なお、図３では、図１示したセンスアンプ部１３’と同様、センスアンプＳＡ０１、センスアンプＳＡ１１、及び、ラッチＬＡ１を例に示し、センスアンプＳＡ０１及びセンスアンプＳＡ１１は差動増幅器１３ａ，１３ｂを備え、ラッチＬＡ１は２つのＮＯＲ回路１３ｃ，１３ｄからなるＳＲラッチの構成としている。
【００４０】
そして、図３に示すセンスアンプ部１３”では、ラッチ回路ＬＡ１の２つの出力をＮＯＲ回路１３ｅの２つの入力端に入力し、当該ＮＯＲ回路１３ｅの出力ＰＤＢを、２つの差動センスアンプＳＡ０１，ＳＡ１１のそれぞれのパワーダウン端子に入力する構成となっている。
【００４１】
このような構成において、ラッチ回路Ａ１内部のＮＯＲ回路１３ｃ，１３ｄのどちらか一方は、データＡ１の読み出し完了時に、「０」から「１」に反転するため、ＮＯＲ回路１３ｅの出力ＰＤＢは読出し完了時に「１」から「０」に反転する。
【００４２】
このＮＯＲ回路１３ｅの出力ＰＤＢによって、２つのセンスアンプＳＡ０１，ＳＡ１１のそれぞれに流れる電流を遮断すると同時に各々の出力を「０」に固定する。
【００４３】
以下、図４を用いて、このような図３に示すセンスアンプ部１３”を備えた半導体装置のデータ読出し動作について説明する。
【００４４】
図２に示した場合と同様に、まず、プリチャージ時間中は、メモリセルＡ１〜８の出力，センスアンプＳＡ０１〜８の出力、及び、センスアンプＳＡ１１〜８の出力は、電源電圧レベルＶｃｃになっており、ＰＤＢ出力も電源電圧レベルＶｃｃになっている。
【００４５】
そして、プリチャージ終了後にデータの読出し動作が開始され、このプリチャージ終了後のデータ読出し動作時においては、図２の説明と同様、ローレベルのデータ（０）が書き込まれたメモリセルと接続しているｂｉｔ線は速やかに、例えば１０ｎｓｅｃでＶＳＳレベル（接地レベル）にディスチャージされ、ハイレベルのデータ（１）が書き込まれたメモリセルと接続しているｂｉｔ線は緩やかに、例えば１ｕｓｅｃでＶＳＳレベルにディスチャージされる。
【００４６】
このとき、差動のセンスアンプＳＡ０１〜８及びセンスアンプＳＡ１１〜８は、入力が（０，１）または（１，０）の場合に２つの入力間の電圧差が最大となるため、もっとも高速に動作する。
【００４７】
例えば、メモリセルＡ１〜８のデータが「０」の場合は、センスアンプＳＡ１１〜８の出力が、センスアンプＳＡ０１〜８の出力よりも早く「１」から「０」に変化する。センスアンプＳＡ１１〜８の出力はラッチＬＡ０１〜８のセット端子に接続されており、この場合、ラッチＬＡ０１〜８の出力は「０」のままとなり、その結果、センスアンプＳＡ１１〜８の出力が「１」から「０」に変化したタイミングで、ラッチＬＡ０１〜８からはメモリセルＡ１〜８のデータ「０」が出力される。
【００４８】
これに対して、メモリセルＡ１〜８のデータが「１」のときは、センスアンプＳＡ０１〜８の出力が、センスアンプＳＡ１１〜８の出力よりも早く「１」から「０」に変化する。センスアンプＳＡ０１〜８の出力はラッチＬＡ０１〜８のリセット端子に接続されており、この場合、ラッチＬＡ０１〜８の出力は「０」から「１」に変化し、その結果、センスアンプＳＡ０１〜８の出力が「１」から「０」に変化したタイミングで、ラッチＬＡ０１〜８からはメモリセルＡ１〜８のデータ「１」が出力される。
【００４９】
この場合、図３に示した構成のセンスアンプ部１３”の構成とした場合の本実施の形態の半導体装置では、ラッチ回路ＬＡ１〜８内部のＮＯＲ回路１３ｃ，１３ｄのどちらか一方の出力は、データＡ１〜８の読出し完了時に、「０」から「１」に反転する。
【００５０】
例えば、図４において、データＡ１が「０」の場合、センスアンプＳＡ１１の出力が先に「１」から「０」に変化するので、ラッチ回路ＬＡ１内部のＮＯＲ回路１３ｄの出力が「０」から「１」に反転し、これに伴い、ＮＯＲ回路１３ｅからのＰＤＢ出力は「１」から「０」に反転する。
【００５１】
ＰＤＢ出力はセンスアンプＳＡ０１，ＳＡ１１のそれぞれのパワーダウン端子に入力されており、ＰＤＢ出力が「０」となると、センスアンプＳＡ０１，ＳＡ１１のそれぞれに流れる電流が遮断される。これにより、センスアンプＳＡ０１の出力も「１」から「０」に反転する。
【００５２】
また、図４において、データＡ１が「１」の場合、センスアンプＳＡ０１の出力が先に「１」から「０」に変化するので、ラッチ回路ＬＡ１内部のＮＯＲ回路１３ｃの出力が「０」から「１」に反転し、これに伴い、ＮＯＲ回路１３ｅからのＰＤＢ出力は「１」から「０」に反転する。
【００５３】
上述したように、ＰＤＢ出力が「０」となると、センスアンプＳＡ０１，ＳＡ１１のそれぞれに流れる電流が遮断され、これにより、センスアンプＳＡ１１の出力も「１」から「０」に反転する。
【００５４】
このように、センスアンプＳＡ０１，ＳＡ１１のそれぞれの出力が「０」となれば、ラッチ回路ＬＡ１の２つの入力（Ｒ，Ｓ）が「０」となるので、ラッチ回路ＬＡ１は、直前の読み出しデータを保持することができる。
【００５５】
このように、図３及び図４に示した実施の形態の半導体装置では、メモリアレイ部１２に「０」と「１」の参照データと反転データとが予め記憶されたメモリセルＤ０，Ｄ１を設け、これらのメモリセルＤ０，Ｄ１を、センスアンプ部１３に設けた２つのセンスアンプＳＡ０１〜８，ＳＡ１１〜８にそれぞれ接続することで、低電圧での高精度なデータ読出し動作を少ないメモリセル数で可能とすることできると共に、データ読出し完了と同時に、センスアンプＳＡ０１〜８，ＳＡ１１〜８それぞれに流れる電流を遮断することができるので、消費電流を低減させることが可能となる。
【００５６】
さらに、センスアンプＳＡ０１〜８，ＳＡ１１〜８それぞれに流れる電流を遮断することにより、ラッチ回路ＬＡ１〜８の２つの入力は「０」となり、ラッチ回路ＬＡ１〜８は直前の読出しデータを保持することができる。
【００５７】
図５は、図１におけるメモリセルとセンスアンプを備えた半導体装置の本実施の形態に係るデータの読出し動作手順例を示しており、ステップ５０１，５０２では、ビット線に対するプリチャージを行なう。
【００５８】
プリチャージが終了した後、ステップ５０３においてセンスアンプＳＡ０１〜８が先に「０」になれば、ステップ５０４においてラッチＬＡ１〜８から「１」を出力し、また、ステップ５０５においてセンスアンプＳＡ１１〜８が先に「０」になれば、ステップ５０６においてラッチＬＡ１〜８から「０」を出力する。
【００５９】
なお、図３に示すセンスアンプ部１３ｅの構成とした場合には、ステップ５０３においてセンスアンプＳＡ０１〜８が先に「０」になれば、ステップ５０４において、ラッチＬＡ１〜８から「１」を出力すると共に、センスアンプＳＡ０１〜８及びセンスアンプＳＡ１１〜８に流れる電流を遮断し、また、ステップ５０５においてセンスアンプＳＡ１１〜８が先に「０」になれば、ステップ５０６において、ラッチＬＡ１〜８から「０」を出力すると共に、センスアンプＳＡ０１〜８及びセンスアンプＳＡ１１〜８に流れる電流を遮断する。
【００６０】
図６は、図１から図５を用いて説明した半導体装置を備えたマイクロコンピュータ６０の構成を示している。
【００６１】
マイクロコンピュータ６０は、例えば単結晶シリコンのような１個の半導体チップに形成され、プログラムに基づきコンピュータ処理を行うＣＰＵ（Central Processing Unit；中央処理装置）６１と、ＣＰＵ６１による各種プログラムの実行時のワークエリア等として用いられるＲＡＭ（Random Access Memory）６２と、図１から図５を用いて説明したメモリセルとセンスアンプを備えた半導体装置であり各種制御プログラムや各種パラメータ等が予め記憶された記憶媒体としての例えばフラッシュメモリ６３と、外部との信号の授受を行なう外部接続端子部６４等、を備えており、これらがバスＢＵＳ６５により相互に接続されて構成されている。
【００６２】
ＣＰＵ６１は、バスＢＵＳ６５を介して、ＲＡＭ６２、及びフラッシュメモリ６３に対するアクセス、及び外部接続端子部６４に接続された外部装置からの信号の入力等を、各々行うことができる。
【００６３】
このような構成からなるマイクロコンピュータ６０は、例えば、１．５Ｖ電池１つで動作する体温計や時計等に設けられる。
【００６４】
以上、各図を用いて説明したように、本例のメモリセルとセンスアンプを備えた半導体装置では、メモリアレイ部に「１」と「０」の参照用のデータが予め記憶されたメモリセルＤ０，Ｄ１を設け、各メモリセルＤ０，Ｄ１を、それぞれ通常のデータの読み書きに用いられるメモリセルＡ１〜８が一方の入力端に接続された差動センスアンプＳＡ０１〜８，ＳＡ１１〜８の他方の入力端にそれぞれ接続する構成とすることにより、メモリセル数を増やすことなく、低い動作電圧におけるデータの読出し動作が可能となる。
【００６５】
特に、１つのセンスアンプの形成に要する面積と１つのメモリセルの形成に要する面積との比は、１：１０以上であり、本実施の形態では、センスアンプの数が増加しているが、上述の特許文献１，２のように１つのデータに対して２つのメモリセルを備えた構成に比べて、回路規模を小さくすることができる。
【００６６】
また、ラッチＬＡ１〜８内部の２つのＮＯＲ回路の出力と接続するＮＯＲ回路を設けて、当該ＮＯＲ回路の出力ＤＰＢを各センスアンプＳＡ０１〜８，ＳＡ１１〜８のパワーダウン端子に入力する接続構成とすることにより、データの読出し完了と同時に、各センスアンプＳＡ０１〜８，ＳＡ１１〜８に流れる電流を遮断することができるので、半導体装置の消費電流を低減させることが可能となる。
【００６７】
なお、本発明は、各図を用いて説明した実施の形態例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本実施の形態では、８ビット／１ワードの構成からなるメモリセルの例を示したが、１ワードあたりのビット数に制限はなく、１６ビット／１ワード、３２ビット／１ワード、６４ビット／１ワード、等の構成のメモリセルにも適用することができる。
【００６８】
また、本実施の形態の半導体装置では、８個の各メモリセルＡの各々に対応して、８個のセンスアンプＳＡ０１〜８、センスアンプＳＡ１１〜８、及びラッチＬＡ０１〜８を設けた構成としているが、列セレクタ等を設けることにより、８個の各メモリセルＡに対して、各々１個のセンスアンプＳＡ０１〜８、センスアンプＳＡ１１〜８、及びラッチＬＡ０１〜８を設けた構成とすることもできる。これにより、センスアンプ及びラッチの数を少なくすることができる。
【００６９】
また、本実施の形態の半導体装置では、メモリセルに書き込まれるデータとしては、図６の説明において、各種制御プログラムや各種パラメータ等が予め記憶されたものとしている。この場合、各種制御プログラムは、本実施の形態の半導体装置を備えたマイクロコンピュータのユーザが、当該マイクロコンピュータで制御したい製品（例えば、時計、体温計など）にあわせてプログラミングしたプログラムであり、当該製品の製造時にメモリセルに記憶されるものとして、当該製品の使用時にメモリセルからＲＡＭに読み出してマイクロコンピュータ内のＣＰＵに実行させることで、当該製品の仕様に沿った動作が行なわれようにしても良い。
【００７０】
また、本実施の形態では、メモリセルの構成として図６においてフラッシュメモリを記載しているが、例えば、スプリットゲート型フラッシュメモリ素子、またはスタックド・ゲート型フラッシュメモリ等を用いることができる。また、フラッシュメモリ素子に限定されることなく、他の不揮発性メモリ、揮発性メモリ等に適用することが可能である。
【符号の説明】
【００７１】
１０  半導体装置
１１  メモリセル読出し部
１２  メモリセルアレイ部
１３，１３’，１３”  センスアンプ部
１３ａ，１３ｂ  差動増幅器
１３ｃ，１３ｄ，１３ｅ  ＮＯＲ回路
６０  マイクロコンピュータ
６１  ＣＰＵ
６２  ＲＡＭ
６３  フラッシュメモリ
６４  外部接続端子部
６５  バス（ＢＵＳ）
７１  メモリセルアレイ部
７２  センスアンプ
Ａ１〜８  メモリセル（データ記憶セル）
Ｄ０  メモリセル（参照データ記憶セル）
Ｄ１  メモリセル（反転データ記憶セル）
ＬＡ１〜８  ラッチ回路
ＰＣ  プリチャージ
ＳＡ０１〜８，ＳＡ１１〜８  センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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