(57)【要約】【課題】ＡＤ変換処理を高速化することなく、画素信号を低ノイズ化することが可能な固体撮像装置を提供する。【解決手段】マルチレベル変換回路８は、画素ＰＣから読み出された画素信号ＶＳＩＧのレベルを複数のレベルに変換し、カラムＡＤＣ回路４Ａは、マルチレベル変換回路８から出力された画素信号ＶＳＩＧの複数のレベルと基準信号ＶＲＥＦとの比較結果に基づいて画素信号ＶＳＩＧを検出する。【選択図】図１
2014033396.tif 000002
【特許請求の範囲】
【請求項１】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号のレベルを複数のレベルに変換するマルチレベル変換回路と、
前記画素から読み出された画素信号と比較される複数の基準信号を生成する基準信号発生回路と、
前記画素信号の複数のレベルと前記複数の基準信号との比較結果に基づいて前記画素信号を検出するカラムＡＤＣ回路とを備え、
前記カラムＡＤＣ回路は、
前記画素信号の複数のレベルと前記複数の基準信号との比較を行う複数のコンパレータと、
前記複数のコンパレータの出力の加算結果を出力する演算器と、
前記加算結果の桁上がりをカウントするカウンタとを備えることを特徴とする固体撮像装置。
【請求項２】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号のレベルを複数のレベルに変換するマルチレベル変換回路と、
前記画素信号の複数のレベルと基準信号との比較結果に基づいて前記画素信号を検出するカラムＡＤＣ回路とを備えることを特徴とする固体撮像装置。
【請求項３】
前記マルチレベル変換回路は、前記画素信号を差動化することで前記画素信号のレベルを複数のレベルに変換することを特徴とする請求項２に記載の固体撮像装置。
【請求項４】
光電変換した電荷を蓄積する画素がマトリックス状に配置された画素アレイ部と、
前記画素から読み出された画素信号と比較される複数の基準信号を生成する基準信号発生回路と、
前記画素信号のレベルと前記複数の基準信号との比較結果に基づいて前記画素信号を検出するカラムＡＤＣ回路とを備えることを特徴とする固体撮像装置。
【請求項５】
前記基準信号発生回路は、１つの基準信号を時間的にシフトさせることで複数の基準信号を生成することを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、固体撮像装置に関する。
【背景技術】
【０００２】
固体撮像装置の画素で発生する熱雑音および１／ｆ雑音を低減するために、固体撮像装置から読み出された画素信号をマルチサンプルする方法がある。このマルチサンプルでは、固体撮像装置から読み出された同一画素信号に対してＡＤ変換が複数回だけ行われた後、それらの複数の信号が平均化される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１４２４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態は、ＡＤ変換処理を高速化することなく、画素信号を低ノイズ化することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一つの実施形態によれば、画素アレイ部と、マルチレベル変換回路と、カラムＡＤＣ回路とが設けられている。画素アレイ部は、光電変換した電荷を蓄積する画素がマトリックス状に配置されている。マルチレベル変換回路は、前記画素から読み出された画素信号のレベルを複数のレベルに変換する。カラムＡＤＣ回路は、前記画素信号の複数のレベルと基準信号との比較結果に基づいて前記画素信号を検出する。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図２】図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
【図３】図３は、図１の固体撮像装置の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
【図４】図４は、図１の固体撮像装置の１カラム分のマルチレベル変換回路およびカラムＡＤＣ回路の構成例を示すブロック図である。
【図５】図５（ａ）は、図１の固体撮像装置から読み出された信号レベルおよびリセットレベルのサンプルタイミングを示すタイミングチャート、図５（ｂ）および図５（ｃ）は、図５（ａ）のサンプルタイミングに対応したコンパレータＣＰ１、ＣＰ２の出力波形を示すタイミングチャートである。
【図６】図６は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
【図７】図７は、図６の固体撮像装置の読み出し動作時の各部の電圧波形を示すタイミングチャートである。
【図８】図８は、図６の固体撮像装置の１カラム分のマルチレベル変換回路およびカラムＡＤＣ回路の構成例を示すブロック図である。
【図９】図９（ａ）は、図６の固体撮像装置から読み出された信号レベルおよびリセットレベルのサンプルタイミングを示すタイミングチャート、図９（ｂ）から図９（ｅ）のサンプルタイミングに対応したコンパレータＣＰ１〜ＣＰ４の出力波形を示すタイミングチャートである。
【図１０】図１０は、信号レベルのサンプル数を変化させた時のＡＤＣ分解能とランダムノイズとの関係を示す図である。
【図１１】図１１は、信号レベルのサンプル数を変化させた時のＡＤＣ分解能とダイナミックレンジとの関係を示す図である。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる固体撮像装置を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図１において、固体撮像装置には、画素アレイ部１が設けられている。画素アレイ部１には、光電変換した電荷を蓄積する画素ＰＣがロウ方向ＲＤおよびカラム方向ＣＤにマトリックス状に配置されている。また、画素アレイ部１において、ロウ方向ＲＤには画素ＰＣの読み出し制御を行う水平制御線Ｈｌｉｎが設けられ、カラム方向ＣＤには画素ＰＣから読み出された信号を伝送する垂直信号線Ｖｌｉｎが設けられている。
【０００９】
また、固体撮像装置には、読み出し対象となる画素ＰＣを垂直方向に走査する垂直走査回路２、画素ＰＣとの間でソースフォロア動作を行うことにより、画素ＰＣから垂直信号線Ｖｌｉｎにカラムごとに信号を読み出す負荷回路３、各画素ＰＣの信号成分をＣＤＳにてカラムごとに検出するカラムＡＤＣ回路４Ａ、読み出し対象となる画素ＰＣを水平方向に走査する水平走査回路５、カラムＡＤＣ回路４Ａに基準電圧ＶＲＥＦを出力する基準電圧発生回路６、各画素ＰＣの読み出しや蓄積のタイミングを制御するタイミング制御回路７および画素ＰＣから読み出された画素信号ＶＳＩＧのレベルを複数のレベルに変換するマルチレベル変換回路８が設けられている。ここで、カラムＡＤＣ回路４Ａは、マルチレベル変換回路８から出力された画素信号ＶＳＩＧの複数のレベルと基準信号ＶＲＥＦとの比較結果に基づいて画素信号ＶＳＩＧを検出することができる。なお、基準電圧ＶＲＥＦはランプ波を用いることができる。
【００１０】
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号ＶＳＩＧが垂直信号線Ｖｌｉｎを介して伝送され、マルチレベル変換回路８に送られる。そして、マルチレベル変換回路８において、画素ＰＣから読み出された画素信号ＶＳＩＧのレベルが複数のレベルに変換され、カラムＡＤＣ回路４Ａに送られる。また、基準電圧発生回路６において、基準電圧ＶＲＥＦとしてランプ波が設定され、カラムＡＤＣ回路４Ａに送られる。そして、カラムＡＤＣ回路４Ａにおいて、マルチレベル変換回路８から出力された複数の画素信号ＶＳＩＧの信号レベルとリセットレベルが基準電圧ＶＲＥＦのレベルに一致するまでクロックのカウント動作が行われ、画素信号ＶＳＩＧについての複数の信号レベルとリセットレベルとの差分平均がとられることで各画素ＰＣの信号成分が検出され、出力信号Ｖｏｕｔとして出力される。
【００１１】
ここで、同一の画素ＰＣから読み出された画素信号ＶＳＩＧのレベルを複数のレベルに変換し、その画素信号ＶＳＩＧの複数のレベルを基準電圧ＶＲＥＦと比較することにより、その比較処理を並列化しつつ、画素信号ＶＳＩＧをマルチサンプルすることが可能となる。このため、熱雑音および１／ｆ雑音を低減することが可能となるとともに、比較処理にかかる時間の増大を抑制することが可能となり、フレームレートの低下を抑制することができる。
【００１２】
図２は、図１の固体撮像装置の画素の構成例を示す回路図である。
図２において、画素ＰＣには、フォトダイオードＰＤ、増幅トランジスタＴｂ、リセットトランジスタＴｃおよび読み出しトランジスタＴｄがそれぞれ設けられている。また、増幅トランジスタＴｂとリセットトランジスタＴｃと読み出しトランジスタＴｄとの接続点には検出ノードとしてフローティングディフュージョンＦＤが形成されている。
【００１３】
そして、読み出しトランジスタＴｄのソースは、フォトダイオードＰＤに接続され、読み出しトランジスタＴｄのゲートには、読み出し信号ＲＥＡＤが入力される。また、リセットトランジスタＴｃのソースは、読み出しトランジスタＴｄのドレインに接続され、リセットトランジスタＴｃのゲートには、リセット信号ＲＳＧが入力され、リセットトランジスタＴｃのドレインは、電源電位ＲＳＤに接続されている。また、増幅トランジスタＴｂのソースは、垂直信号線Ｖｌｉｎに接続され、増幅トランジスタＴｂのゲートは、読み出しトランジスタＴｄのドレインに接続され、増幅トランジスタＴｂのドレインは、電源電位ＶＤＤに接続されている。
【００１４】
また、負荷回路３には、カラムごとに電流原Ｇが設けられている。そして、電流原Ｇはカラムごとに垂直信号線Ｖｌｉｎに接続されている。なお、図２の水平制御線Ｈｌｉｎは、読み出し信号ＲＥＡＤおよびリセット信号ＲＳＧをロウごとに画素ＰＣに伝送することができる。
【００１５】
図３は、図１の固体撮像装置の読み出し動作時の各部の電圧波形を示すタイミングチャートである。なお、図３の例では、画素信号ＶＳＩＧの１つのレベルを２つのレベルに変換する方法について示した。
図３において、電源電位ＲＳＤが立ち上がった状態で（ｔ１）、リセット信号ＲＳＧが立ち上がると（ｔ２）、リセットトランジスタＴｃがオンし、リーク電流などで発生した余分な電荷がフローティングディフュージョンＦＤにリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと電流原Ｇとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介してマルチレベル変換回路８に送られる。そして、マルチレベル変換回路８において、画素ＰＣから読み出された画素信号ＶＳＩＧのリセットレベルが２つのリセットレベルＶＲＰ、ＶＲＮに変換され、カラムＡＤＣ回路４Ａに送られる。
【００１６】
そして、カラムＡＤＣ回路４Ａにおいて、２つのリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧが入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられると、２つのリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧとランプ波とが比較される。
【００１７】
そして、２つのリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧがランプ波のレベルと一致するまでそれぞれダウンカウントされることで（ｔ３、ｔ４）、２つのリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧがデジタル値にそれぞれ変換され保持される。
【００１８】
次に、読み出し信号ＲＥＡＤが立ち上がると（ｔ５）、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと電流原Ｇとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介してマルチレベル変換回路８に送られる。そして、マルチレベル変換回路８において、画素ＰＣから読み出された画素信号ＶＳＩＧの信号レベルが２つの信号レベルＶＳＰ、ＶＳＮに変換され、カラムＡＤＣ回路４Ａに送られる。
【００１９】
そして、カラムＡＤＣ回路４Ａにおいて、２つの信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧが入力された状態で、基準電圧ＶＲＥＦとしてランプ波が与えられると、２つの信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧとランプ波とが比較される。
【００２０】
そして、２つの信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧがランプ波のレベルと一致するまで今度はそれぞれアップカウントされることで（ｔ６、ｔ７）、信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧとリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧとの差分がそれぞれデジタル値に変換される。そして、信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧとリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧとの差分が平均化された後、出力信号Ｓ１として出力される。
【００２１】
次に、電源電位ＲＳＤが立ち下がった状態でリセット信号ＲＳＧが立ち上がると（ｔ８）、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの電位がロウレベルに設定される。このため、増幅トランジスタＴｂがオフし、直信号線Ｖｌｉｎの電圧がフローティングディフュージョンＦＤの電位に追従しないようになる。
【００２２】
図４は、図１の固体撮像装置の１カラム分のマルチレベル変換回路およびカラムＡＤＣ回路の構成例を示すブロック図である。
図４において、マルチレベル変換回路８には、差動アンプＤＡがカラムごとに設けられている。カラムＡＤＣ回路４Ａには、コンパレータＣＰ１、ＣＰ２、演算器１１、カウンタ１２、ラッチ回路１３、乗算器１４および加算器１５が設けられている。
【００２３】
差動アンプＤＡは、画素信号ＶＳＩＧを差動化することで画素信号ＶＳＩＧの１つのレベルを２つのレベルに変換することができる。コンパレータＣＰ１、ＣＰ２は、画素信号ＶＳＩＧの２つのレベルをそれぞれ並列に基準電圧ＶＲＥＦと比較することができる。演算器１１は、今回のコンパレータＣＰ１、ＣＰ２の出力と前回の演算器１１からの余りＢ｛０，１｝に基づいて、今回の桁上がりＣＡと余りＢ｛０，１｝を演算することができる。なお、演算器１１は加算器であってもよいし、ルックアップテーブルであってもよい。また、桁上がりＣＡと余りＢ｛０，１｝はそれぞれ１ビットなので、演算器１１は３ビット入力２ビット出力とすることができる。カウンタ１２は、カウンタクロックＣＫに従って桁上がりＣＡをカウントすることができる。ラッチ回路１３は、カウンタクロックＣＫに従って余りＢ｛０，１｝をラッチすることができる。乗算器１４は、カウンタ１２のカウント結果に２１＝２を乗算することができる。加算器１５は、乗算器１４の出力と余りＢ｛０，１｝を加算することができる。
【００２４】
図５（ａ）は、図１の固体撮像装置から読み出された信号レベルおよびリセットレベルのサンプルタイミングを示すタイミングチャート、図５（ｂ）および図５（ｃ）は、図５（ａ）のサンプルタイミングに対応したコンパレータＣＰ１、ＣＰ２の出力波形を示すタイミングチャートである。
【００２５】
図５（ａ）から図５（ｃ）において、図３の電源電位ＲＳＤが立ち上がった状態で、リセット信号ＲＳＧが立ち上がると、リセットレベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介して差動アンプＤＡに送られる。そして、差動アンプＤＡにおいて、リセットレベルの出力電圧ＶＳＩＧが差動化されることで、出力電圧ＶＳＩＧのセットレベルが２つのリセットレベルＶＲＰ、ＶＲＮに変換され、コンパレータＣＰ１、ＣＰ２にそれぞれ入力される。また、基準電圧発生回路６からは基準電圧ＶＲＥＦがコンパレータＣＰ１、ＣＰ２に入力される。
【００２６】
そして、コンパレータＣＰ１、ＣＰ２において、出力電圧ＶＳＩＧの２つのリセットレベルＶＲＰ、ＶＲＮが基準電圧ＶＲＥＦと比較される。そして、リセットレベルＶＲＰが基準電圧ＶＲＥＦと一致すると、コンパレータＣＰ１の出力が反転し、その反転結果が演算器１１に入力される（ｔ３）。また、リセットレベルＶＲＮが基準電圧ＶＲＥＦと一致すると、コンパレータＣＰ２の出力が反転し、その反転結果が演算器１１に入力される（ｔ４）。また、演算器１１からの前回の余りＢはラッチ回路１３に保持され、演算器１１に入力される。そして、演算器１１において、コンパレータＣＰ１、ＣＰ２の出力と前回の余りＢ｛０，１｝が加算されることで、桁上がりＣＡと今回の余りＢ｛０，１｝が算出され、桁上がりＣＡはカウンタ１２に出力されるとともに、今回の余りＢ｛０，１｝はラッチ回路１３に保持される。そして、カウンタ１２において、カウンタクロックＣＫに従って桁上がりＣＡがカウントされ、そのカウント結果が乗算器１４に出力される。そして、乗算器１４においてそのカウント結果が２倍された後、加算器１５において余りＢ｛０，１｝が加算される。
【００２７】
次に、読み出し信号ＲＥＡＤが立ち上がると（ｔ５）、信号レベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介して差動アンプＤＡに送られる。そして、差動アンプＤＡにおいて、信号レベルの出力電圧ＶＳＩＧが差動化されることで、出力電圧ＶＳＩＧの信号レベルが２つの信号レベルＶＳＰ、ＶＳＮに変換され、コンパレータＣＰ１、ＣＰ２にそれぞれ入力される。また、基準電圧発生回路６からは基準電圧ＶＲＥＦがコンパレータＣＰ１、ＣＰ２に入力される。
【００２８】
そして、コンパレータＣＰ１、ＣＰ２において、出力電圧ＶＳＩＧの２つの信号レベルＶＳＰ、ＶＳＮが基準電圧ＶＲＥＦと比較される。そして、信号レベルＶＳＮが基準電圧ＶＲＥＦと一致すると、コンパレータＣＰ１の出力が反転し、その反転結果が演算器１１に入力される（ｔ６）。また、信号レベルＶＳＰが基準電圧ＶＲＥＦと一致すると、コンパレータＣＰ２の出力が反転し、その反転結果が演算器１１に入力される（ｔ７）。また、演算器１１からの前回の余りＢ｛０，１｝はラッチ回路１３に保持され、演算器１１に入力される。そして、演算器１１において、コンパレータＣＰ１、ＣＰ２の出力と前回の余りＢ｛０，１｝が加算されることで、桁上がりＣＡと今回の余りＢ｛０，１｝が算出され、桁上がりＣＡはカウンタ１２に出力されるとともに、今回の余りＢ｛０，１｝はラッチ回路１３に保持される。そして、カウンタ１２において、カウンタクロックＣＫに従って桁上がりＣＡがカウントされ、そのカウント結果が乗算器１４に出力される。そして、乗算器１４においてそのカウント値が２倍された後、加算器１５において余りＢ｛０，１｝が加算される。
【００２９】
例えば、クロックｋ１〜ｋ８に従ってコンパレータＣＰ１の出力が１１１１１１００、コンパレータＣＰ２の出力が１１１０００００になるとする。この場合、コンパレータＣＰ１の出力のカウント値は６、コンパレータＣＰ２の出力のカウント値は３であるので、これらのカウント値の合計は９となる。
【００３０】
一方、このようなコンパレータＣＰ１、ＣＰ２の出力が演算器１１に入力されると、クロックｋ１〜ｋ８に従って桁上がりＣＡは１１１０１０００、余りＢ｛０，１｝は０００１０１１１となる。このため、カウンタ１２のカウント値は４、余りＢ｛０，１｝は１となり、カウンタ１２のカウント値＝４を２倍して余りＢ｛０，１｝＝１を加算すると、９という値が得られる。このため、コンパレータＣＰ１、ＣＰ２にて１つのカウンタ１２を共有した場合においても、コンパレータＣＰ１、ＣＰ２ごとに別個にカウンタを設けた場合と同様の値が得られる。このため、画素信号ＶＳＩＧのマルチサンプルを行う場合においても、カウンタの個数の増大を抑制することができ、カウンタの回路規模を低減することができる。
【００３１】
ここで、カラムＡＤＣ回路４ＡのＣＤＳによる信号成分をΔＶＣＤＳ、画素信号ＶＳＩＧのリセットレベルをＶＲ、画素信号ＶＳＩＧの信号レベルをＶＳとすると、ΔＶＣＤＳ＝ＶＲ−ＶＳとなる。
一方、画素信号ＶＳＩＧを差動化した時の信号成分をＶＤＩＦとすると、ＶＤＩＦ＝２×ΔＶＣＤＳとなる。このため、ゲインを２倍にした効果が得られ、量子化ノイズを１／２に低減することができる。
【００３２】
また、画素信号ＶＳＩＧの信号成分に応じたカウント時間をΔＴＣＤＳ、画素信号ＶＳＩＧを差動化した時の信号成分に応じたカウント時間をそれぞれΔＴＣＤＰ、ΔＴＣＤＮとすると、ΔＴＣＤＳ＝（ΔＴＣＤＰ＋ΔＴＣＤＮ）／２で与えることができ、熱雑音を１／√２に低減することができる。なお、リセットレベルＶＲＰ、ＶＲＮにおけるカウント時間をそれぞれＴＲＰ、ＴＲＮ、信号レベルＶＳＰ、ＶＳＮにおけるカウント時間をそれぞれＴＳＰ、ＴＳＮとすると、ΔＴＣＤＰ＝ＴＳＰ−ＴＲＰ、ΔＴＣＤＮ＝ＴＳＮ−ＴＲＮで与えることができる。
【００３３】
なお、上述した第１実施形態では、画素信号ＶＳＩＧの１つのレベルを２つのレベルに変換する方法について説明したが、画素信号ＶＳＩＧの１つのレベルを３以上のレベルに変換するようにしてもよい。
【００３４】
また、上述した第１実施形態では、２つのコンパレータＣＰ１、ＣＰ２に対して１つのカウンタ１２を共有する方法について説明したが、コンパレータＣＰ１、ＣＰ２ごとにカウンタを個別に用意し、それらのカウンタからの出力を平均化するようにしてもよい。
【００３５】
（第２実施形態）
図６は、第２実施形態に係る固体撮像装置の概略構成を示すブロック図である。
図６において、この固体撮像装置には、図１の固体撮像装置のカラムＡＤＣ回路４Ａおよび基準電圧発生回路６の代わりにカラムＡＤＣ回路４Ｂおよび基準電圧発生回路６Ａ、６Ｂが設けられている。基準電圧発生回路６は、カラムＡＤＣ回路４Ｂに基準電圧ＶＲＥＦ１、ＶＲＥＦ２を出力することができる。なお、基準電圧ＶＲＥＦ１、ＶＲＥＦ２はランプ波を用いることができる。また、基準電圧ＶＲＥＦ１、ＶＲＥＦ２は同一の波形とすることができ、基準電圧ＶＲＥＦ１を時間シフトすることで基準電圧ＶＲＥＦ２を生成することができる。カラムＡＤＣ回路４Ｂは、マルチレベル変換回路８から出力された画素信号ＶＳＩＧの複数のレベルと、基準信号ＶＲＥＦ１、ＶＲＥＦ２との比較結果に基づいて画素信号ＶＳＩＧを検出することができる。
【００３６】
そして、垂直走査回路２にて画素ＰＣが垂直方向に走査されることで、ロウ方向ＲＤに画素ＰＣが選択される。そして、負荷回路３において、その画素ＰＣとの間でソースフォロア動作が行われることにより、画素ＰＣから読み出された画素信号ＶＳＩＧが垂直信号線Ｖｌｉｎを介して伝送され、マルチレベル変換回路８に送られる。そして、マルチレベル変換回路８において、画素ＰＣから読み出された画素信号ＶＳＩＧのレベルが複数のレベルに変換され、カラムＡＤＣ回路４Ｂに送られる。また、基準電圧発生回路６Ａ、６Ｂにおいて、基準電圧ＶＲＥＦ１、ＶＲＥＦ２としてランプ波が設定され、カラムＡＤＣ回路４Ｂに送られる。そして、カラムＡＤＣ回路４Ｂにおいて、マルチレベル変換回路８から出力された複数の画素信号ＶＳＩＧの信号レベルとリセットレベルが基準電圧ＶＲＥＦ１、ＶＲＥＦ２のレベルにそれぞれ一致するまでクロックのカウント動作が行われ、画素信号ＶＳＩＧについての複数の信号レベルとリセットレベルとの差分が基準電圧ＶＲＥＦ１、ＶＲＥＦ２ごとにとられた後、それらが平均化されることで各画素ＰＣの信号成分が検出され、出力信号Ｖｏｕｔとして出力される。
【００３７】
ここで、同一の画素ＰＣから読み出された画素信号ＶＳＩＧのレベルを複数のレベルに変換し、その画素信号ＶＳＩＧの複数のレベルを複数の基準電圧ＶＲＥＦ１、ＶＲＥＦ２と比較することにより、その比較処理を並列化しつつ、画素信号ＶＳＩＧをマルチサンプルすることが可能となる。このため、熱雑音および１／ｆ雑音を低減することが可能となるとともに、比較処理にかかる時間の増大を抑制することが可能となり、フレームレートの低下を抑制することができる。
【００３８】
図７は、図６の固体撮像装置の読み出し動作時の各部の電圧波形を示すタイミングチャートである。なお、図７の例では、画素信号ＶＳＩＧの２つのレベルと２つの基準信号ＶＲＥＦ１、ＶＲＥＦ２との比較を行う方法について示した。
図７において、電源電位ＲＳＤが立ち上がった状態で（ｔ１）、リセット信号ＲＳＧが立ち上がると（ｔ２）、リセットトランジスタＴｃがオンし、リーク電流などで発生した余分な電荷がフローティングディフュージョンＦＤにリセットされる。そして、フローティングディフュージョンＦＤのリセットレベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと電流原Ｇとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、リセットレベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介してマルチレベル変換回路８に送られる。そして、マルチレベル変換回路８において、画素ＰＣから読み出された画素信号ＶＳＩＧのリセットレベルが２つのリセットレベルＶＲＰ、ＶＲＮに変換され、カラムＡＤＣ回路４Ｂに送られる。
【００３９】
そして、カラムＡＤＣ回路４Ｂにおいて、２つのリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧが入力された状態で、基準電圧ＶＲＥＦ１、ＶＲＥＦ２としてランプ波が与えられると、２つのリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧと基準電圧ＶＲＥＦ１、ＶＲＥＦ２とが比較される。
【００４０】
そして、リセットレベルＶＲＰの出力電圧ＶＳＩＧが基準電圧ＶＲＥＦ１、ＶＲＥＦ２のレベルと一致するまでそれぞれダウンカウントされることで（ｔ３、ｔ４）、リセットレベルＶＲＰの出力電圧ＶＳＩＧがデジタル値にそれぞれ変換され保持される。また、リセットレベルＶＲＮの出力電圧ＶＳＩＧが基準電圧ＶＲＥＦ１、ＶＲＥＦ２のレベルと一致するまでそれぞれダウンカウントされることで（ｔ５、ｔ６）、リセットレベルＶＲＮの出力電圧ＶＳＩＧがデジタル値にそれぞれ変換され保持される。
【００４１】
次に、読み出し信号ＲＥＡＤが立ち上がると（ｔ７）、読み出しトランジスタＴｄがオンし、フォトダイオードＰＤに蓄積されていた電荷がフローティングディフュージョンＦＤに転送され、フローティングディフュージョンＦＤの信号レベルに応じた電圧が増幅トランジスタＴｂのゲートにかかる。ここで、増幅トランジスタＴｂと電流原Ｇとでソースフォロアが構成されているので、増幅トランジスタＴｂのゲートに印加された電圧に垂直信号線Ｖｌｉｎの電圧が追従し、信号レベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介してマルチレベル変換回路８に送られる。そして、マルチレベル変換回路８において、画素ＰＣから読み出された画素信号ＶＳＩＧの信号レベルが２つの信号レベルＶＳＰ、ＶＳＮに変換され、カラムＡＤＣ回路４Ｂに送られる。
【００４２】
そして、カラムＡＤＣ回路４Ｂにおいて、２つの信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧが入力された状態で、基準電圧ＶＲＥＦ１、ＶＲＥＦ２としてランプ波が与えられると、２つの信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧと基準電圧ＶＲＥＦ１、ＶＲＥＦ２とが比較される。
【００４３】
そして、信号レベルＶＳＮの出力電圧ＶＳＩＧが各基準電圧ＶＲＥＦ１、ＶＲＥＦ２のレベルと一致するまで今度はそれぞれアップカウントされることで（ｔ８、ｔ９）、信号レベルＶＳＮの出力電圧ＶＳＩＧとリセットレベルＶＲＮの出力電圧ＶＳＩＧとの差分が各基準電圧ＶＲＥＦ１、ＶＲＥＦ２ごとにデジタル値に変換される。また、信号レベルＶＳＰの出力電圧ＶＳＩＧが各基準電圧ＶＲＥＦ１、ＶＲＥＦ２のレベルと一致するまで今度はそれぞれアップカウントされることで（ｔ１０、ｔ１１）、信号レベルＶＳＰの出力電圧ＶＳＩＧとリセットレベルＶＲＰの出力電圧ＶＳＩＧとの差分が各基準電圧ＶＲＥＦ１、ＶＲＥＦ２ごとにデジタル値に変換される。そして、各基準電圧ＶＲＥＦ１、ＶＲＥＦ２における信号レベルＶＳＰ、ＶＳＮの出力電圧ＶＳＩＧとリセットレベルＶＲＰ、ＶＲＮの出力電圧ＶＳＩＧとの差分が平均化された後、出力信号Ｓ１として出力される。
【００４４】
次に、電源電位ＲＳＤが立ち下がった状態でリセット信号ＲＳＧが立ち上がると（ｔ１２）、リセットトランジスタＴｃがオンし、フローティングディフュージョンＦＤの電位がロウレベルに設定される。このため、増幅トランジスタＴｂがオフし、直信号線Ｖｌｉｎの電圧がフローティングディフュージョンＦＤの電位に追従しないようになる。
【００４５】
図８は、図６の固体撮像装置の１カラム分のマルチレベル変換回路およびカラムＡＤＣ回路の構成例を示すブロック図である。
図８において、カラムＡＤＣ回路４Ｂには、コンパレータＣＰ１〜ＣＰ４、演算器２１、カウンタ２２、ラッチ回路２３、乗算器２４および加算器２５が設けられている。
【００４６】
コンパレータＣＰ１〜ＣＰ４は、画素信号ＶＳＩＧの２つのレベルを２つの基準電圧ＶＲＥＦ１、ＶＲＥＦ２とそれぞれ並列に比較することができる。演算器２１は、今回のコンパレータＣＰ１〜ＣＰ４の出力と前回の演算器２１からの余りＢ｛０，２｝に基づいて、今回の桁上がりＣＡと余りＢ｛０，２｝を演算することができる。なお、演算器２１は加算器であってもよいし、ルックアップテーブルであってもよい。また、桁上がりＣＡは１ビット、余りＢ｛０，２｝は２ビットなので、演算器２１は６ビット入力３ビット出力とすることができる。カウンタ２２は、カウンタクロックＣＫに従って桁上がりＣＡをカウントすることができる。ラッチ回路２３は、カウンタクロックＣＫに従って余りＢ｛０，２｝をラッチすることができる。乗算器２４は、カウンタ２２のカウント結果に２２＝４を乗算することができる。加算器２５は、乗算器２４の出力と余りＢ｛０，２｝を加算することができる。
【００４７】
図９（ａ）は、図６の固体撮像装置から読み出された信号レベルおよびリセットレベルのサンプルタイミングを示すタイミングチャート、図９（ｂ）から図９（ｅ）のサンプルタイミングに対応したコンパレータＣＰ１〜ＣＰ４の出力波形を示すタイミングチャートである。
図９（ａ）から図９（ｅ）において、図７の電源電位ＲＳＤが立ち上がった状態で、リセット信号ＲＳＧが立ち上がると、リセットレベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介して差動アンプＤＡに送られる。そして、差動アンプＤＡにおいて、リセットレベルの出力電圧ＶＳＩＧが差動化されることで、出力電圧ＶＳＩＧのセットレベルが２つのリセットレベルＶＲＰ、ＶＲＮに変換される。そして、リセットレベルＶＲＰは、コンパレータＣＰ１、ＣＰ３に入力され、リセットレベルＶＲＮは、コンパレータＣＰ２、ＣＰ４に入力される。また、基準電圧発生回路６Ａからは基準電圧ＶＲＥＦ１がコンパレータＣＰ１、ＣＰ２に入力され、基準電圧発生回路６Ｂからは基準電圧ＶＲＥＦ２がコンパレータＣＰ３、ＣＰ４に入力される。
【００４８】
そして、コンパレータＣＰ１〜ＣＰ４において、出力電圧ＶＳＩＧの２つのリセットレベルＶＲＰ、ＶＲＮが基準電圧ＶＲＥＦ１、ＶＲＥＦ２と比較される。そして、リセットレベルＶＲＰが基準電圧ＶＲＥＦ１と一致すると、コンパレータＣＰ１の出力が反転し、その反転結果が演算器２１に入力される（ｔ３）。また、リセットレベルＶＲＮが基準電圧ＶＲＥＦ１と一致すると、コンパレータＣＰ２の出力が反転し、その反転結果が演算器２１に入力される（ｔ４）。また、リセットレベルＶＲＰが基準電圧ＶＲＥＦ２と一致すると、コンパレータＣＰ３の出力が反転し、その反転結果が演算器２１に入力される（ｔ５）。また、リセットレベルＶＲＮが基準電圧ＶＲＥＦ２と一致すると、コンパレータＣＰ４の出力が反転し、その反転結果が演算器２１に入力される（ｔ６）。また、演算器２１からの前回の余りＢ｛０，２｝はラッチ回路２３に保持され、演算器２１に入力される。そして、演算器２１において、コンパレータＣＰ１〜ＣＰ４の出力と前回の余りＢ｛０，２｝が加算されることで、桁上がりＣＡと今回の余りＢ｛０，２｝が算出され、桁上がりＣＡはカウンタ２２に出力されるとともに、今回の余りＢ｛０，２｝はラッチ回路２３に保持される。そして、カウンタ２２において、カウンタクロックＣＫに従って桁上がりＣＡがカウントされ、そのカウント結果が乗算器２４に出力される。そして、乗算器２４においてそのカウント結果が４倍された後、加算器２５において余りＢ｛０，２｝が加算される。
【００４９】
次に、読み出し信号ＲＥＡＤが立ち上がると（ｔ７）、信号レベルの出力電圧ＶＳＩＧが垂直信号線Ｖｌｉｎを介して差動アンプＤＡに送られる。そして、差動アンプＤＡにおいて、信号リレベルの出力電圧ＶＳＩＧが差動化されることで、出力電圧ＶＳＩＧの信号レベルが２つの信号レベルＶＳＰ、ＶＳＮに変換される。そして、信号レベルＶＳＰは、コンパレータＣＰ１、ＣＰ３に入力され、信号レベルＶＳＮは、コンパレータＣＰ２、ＣＰ４に入力される。また、基準電圧発生回路６Ａからは基準電圧ＶＲＥＦ１がコンパレータＣＰ１、ＣＰ２に入力され、基準電圧発生回路６Ｂからは基準電圧ＶＲＥＦ２がコンパレータＣＰ３、ＣＰ４に入力される。
【００５０】
そして、コンパレータＣＰ１〜ＣＰ４において、出力電圧ＶＳＩＧの２つの信号レベルＶＳＰ、ＶＳＮが基準電圧ＶＲＥＦ１、ＶＲＥＦ２と比較される。そして、信号レベルＶＳＮが基準電圧ＶＲＥＦ１と一致すると、コンパレータＣＰ２の出力が反転し、その反転結果が演算器２１に入力される（ｔ８）。また、信号レベルＶＳＮが基準電圧ＶＲＥＦ２と一致すると、コンパレータＣＰ４の出力が反転し、その反転結果が演算器２１に入力される（ｔ９）。また、信号レベルＶＳＰが基準電圧ＶＲＥＦ１と一致すると、コンパレータＣＰ１の出力が反転し、その反転結果が演算器２１に入力される（ｔ１０）。また、信号レベルＶＳＰが基準電圧ＶＲＥＦ２と一致すると、コンパレータＣＰ３の出力が反転し、その反転結果が演算器２１に入力される（ｔ１１）。また、演算器２１からの前回の余りＢ｛０，２｝はラッチ回路２３に保持され、演算器２１に入力される。そして、演算器２１において、コンパレータＣＰ１〜ＣＰ４の出力と前回の余りＢ｛０，２｝が加算されることで、桁上がりＣＡと今回の余りＢ｛０，２｝が算出され、桁上がりＣＡはカウンタ２２に出力されるとともに、今回の余りＢ｛０，２｝はラッチ回路２３に保持される。そして、カウンタ２２において、カウンタクロックＣＫに従って桁上がりＣＡがカウントされ、そのカウント結果が乗算器２４に出力される。そして、乗算器２４においてそのカウント値が４倍された後、加算器２５において余りＢ｛０，２｝が加算される。
【００５１】
ここで、画素信号ＶＳＩＧの信号成分に応じたカウント時間をΔＴＣＤＳ、基準電圧ＶＲＥＦ１において画素信号ＶＳＩＧを差動化した時の信号成分に応じたカウント時間をそれぞれΔＴＣＤＰ１、ΔＴＣＤＮ１、基準電圧ＶＲＥＦ２において画素信号ＶＳＩＧを差動化した時の信号成分に応じたカウント時間をそれぞれΔＴＣＤＰ２、ΔＴＣＤＮ２とすると、ΔＴＣＤＳ＝（ΔＴＣＤＰ１＋ΔＴＣＤＮ１＋ΔＴＣＤＰ２＋ΔＴＣＤＮ２）／４で与えることができ、熱雑音を１／√４に低減することができる。
【００５２】
なお、上述した第２実施形態では、画素信号ＶＳＩＧの複数のレベルと複数の基準信号ＶＲＥＦ１、ＶＲＥＦ２との比較を行う方法について説明したが、画素信号ＶＳＩＧの１つのレベルと複数の基準信号ＶＲＥＦ１、ＶＲＥＦ２との比較を行うことにより、同一の画素ＰＣから読み出された画素信号ＶＳＩＧのサンプル数を増大させるようにしてもよい。
【００５３】
また、上述した第２実施形態では、画素信号ＶＳＩＧの１つのレベルを２つのレベルに変換する方法について説明したが、画素信号ＶＳＩＧの１つのレベルを３以上のレベルに変換するようにしてもよい。また、上述した第２実施形態では、時間シフトされた２つの基準信号ＶＲＥＦ１、ＶＲＥＦ２を用いる方法について説明したが、時間シフトされた３以上の基準信号を用いるようにしてもよい。
【００５４】
また、上述した第２実施形態では、４つのコンパレータＣＰ１〜ＣＰ４に対して１つのカウンタ２２を共有する方法について説明したが、コンパレータＣＰ１〜ＣＰ４ごとにカウンタを個別に用意し、それらのカウンタからの出力を平均化するようにしてもよい。
【００５５】
図１０は、信号レベルのサンプル数を変化させた時のＡＤＣ（ＡＤコンバータ）分解能とランダムノイズとの関係を示す図である。
図１０において、信号レベルのサンプル数を増加させると、ＡＤコンバータ分解能が一定である場合においても、ランダムノイズを低下させることができる。例えば、サンプル数を２倍にすると、ランダムノイズは１／√２になる。
【００５６】
図１１は、信号レベルのサンプル数を変化させた時のＡＤＣ分解能とダイナミックレンジとの関係を示す図である。
図１１において、信号レベルのサンプル数を増加させると、ＡＤコンバータ分解能が一定である場合においても、ダイナミックレンジを増加させることができる。例えば、サンプル数を２倍にすると、ダイナミックレンジは３ｄＢだけ上昇する。
【００５７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５８】
ＰＣ  画素、Ｔｂ  増幅トランジスタ、Ｔｃ  リセットトランジスタ、Ｔｄ  読み出しトランジスタ、ＰＤ  フォトダイオード、ＦＤ  フローティングディフュージョン、Ｖｌｉｎ  垂直信号線、Ｈｌｉｎ  水平制御線、１  画素アレイ部、２  垂直走査回路、３  負荷回路、４Ａ、４Ｂ  カラムＡＤＣ回路、５  水平走査回路、６、６Ａ、６Ｂ  基準電圧発生回路、７  タイミング制御回路、８  マルチレベル変換回路、ＤＡ  差動アンプ、ＣＰ１〜ＣＰ４  コンパレータ、１１、２１  演算器、１２、２２  カウンタ、１３、２３  ラッチ回路、１４、２４  乗算器、１５、２５  加算器
【図１】
2014033396.tif 000003
【図２】
2014033396.tif 000004
【図３】
2014033396.tif 000005
【図４】
2014033396.tif 000006
【図５】
2014033396.tif 000007
【図６】
2014033396.tif 000008
【図７】
2014033396.tif 000009
【図８】
2014033396.tif 000010
【図９】
2014033396.tif 000011
【図１０】
2014033396.tif 000012
【図１１】
2014033396.tif 000013