(57)【要約】【課題】構成を簡素化し、かつ、並列処理するプロセッサ数を削減して効率化を図ることのできる並列信号処理装置を得る。【解決手段】管理プロセッサ５２は、複数の受信データの入力順序に基づいて、それぞれの受信データを複数の処理プロセッサ５５ａ〜５５ｚに割り当てる。制御プロセッサ５３は、それぞれの受信データを割り振る順序を入れ替えた場合に、複数の処理プロセッサ５５ａ〜５５ｚにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に入力順序の入れ替えを行うと判定する。【選択図】図２
2014219230.tif 000002
【特許請求の範囲】
【請求項１】
順次入力されるレーダの受信データの信号処理を行う並列信号処理装置において、
それぞれが受信データを処理する複数のプロセッサと、
複数の前記受信データの入力順序に基づいて、それぞれの受信データを前記複数のプロセッサに割り振る割り振り管理部と、
前記それぞれの受信データに対する予め定めた遅延の範囲内で、前記それぞれの受信データを割り振る順序を入れ替えた場合に、前記複数のプロセッサにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に前記入力順序の入れ替えを行うと判定する入力順序制御部とを備えた並列信号処理装置。
【請求項２】
前記入力順序制御部は、前記レーダの送受信のスケジュール管理を行う送受信スケジュール管理部から入力順序スケジュールを受け取って前記空き時間が短縮されるかを判定し、当該判定結果が、入力順序の入れ替えであった場合にこれを前記送受信スケジュール管理部に通知し、
当該送受信スケジュール管理部は、前記入力順序の入れ替えに基づいてレーダ送信順の変更を行うことを特徴とする請求項１記載の並列信号処理装置。
【請求項３】
前記入力順序制御部は、前記入力順序の入れ替えの範囲を、前記受信データ毎に設定される許容移動範囲の時間内とすることを特徴とする請求項１または請求項２記載の並列信号処理装置。
【請求項４】
前記入力順序制御部は、前記入力順序の入れ替えの範囲を、一定時間に区切った時間窓または所定個数の受信データの範囲内とすることを特徴とする請求項１または請求項２記載の並列信号処理装置。
【請求項５】
前記入力順序制御部は、前記入力順序の入れ替えの範囲を、連続する複数の前記時間窓または連続する複数の前記所定個数の受信データの範囲内とすることを特徴とする請求項４記載の並列信号処理装置。
【請求項６】
前記割り振り管理部は、前記受信データを割り振る場合、所定の処理遅延の値を満たす範囲で、複数の前記受信データを一つの単位として割り振ることを許容することを特徴とする請求項１から請求項５のうちのいずれか１項記載の並列信号処理装置。
【請求項７】
前記入力順序制御部は、前記割り振り管理部に対して前記受信データの入力前に当該受信データの入力順序を通知することを特徴とする請求項６記載の並列信号処理装置。
【請求項８】
前記入力順序制御部は、前記割り振り管理部に対して前記受信データの入力前に当該受信データの入力順序を通知し、
前記割り振り管理部は、前記受信データを割り振る場合、所定の処理遅延の値を満たす範囲で、前記受信データを処理するプロセッサの信号処理の時間を延長することを特徴とする請求項１から請求項７のうちのいずれか１項記載の並列信号処理装置。
【請求項９】
請求項１の割り振り管理部と入力順序制御部とに代えて、
前記それぞれの受信データに対する予め定めた遅延の範囲内で、前記それぞれの受信データを割り振る順序を入れ替えた場合に、前記複数のプロセッサにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に前記入力順序の入れ替えを行うと判定すると共に、当該割り振る順序を、自身と前記複数のプロセッサとを含む並列信号処理部の前段の装置に出力する管理制御部を備え、
かつ、
前記前段の装置が、前記割り振る順序に基づいて、前記複数のプロセッサへのそれぞれの受信データの送信を行うことを特徴とする請求項１記載の並列信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のプロセッサを持ち、順次入力されるレーダの受信データを、許容処理遅延内で処理し続ける並列信号処理装置に関する。
【背景技術】
【０００２】
レーダ装置では、従来、順次入力される受信データを並列に処理する並列信号処理装置が知られている。このような装置としては、例えば特許文献１に示すように、複数のプロセッサを持ち、順次入力される受信データを、一時保存する外部メモリに蓄える。そして、そのメモリから受信データを取り出し、空き状態にあるプロセッサに送り、信号処理を行わせる並列信号処理装置があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−８５２４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の並列信号処理装置では、外部メモリに蓄えて空き状況にあるプロセッサに送信するため、構成要素が複雑となり、コストアップに繋がるという問題点があった。
また、並列信号処理装置として並列処理を行っているプロセッサ数を削減して並列信号処理の効率化を図りたいという要求があり、上記従来の並列信号処理装置は、このような要求に対しては十分とは言えないものであった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、構成を簡素化し、かつ、並列処理するプロセッサ数を削減して効率化を図ることのできる並列信号処理装置を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る並列信号処理装置は、順次入力されるレーダの受信データの信号処理を行う並列信号処理装置において、それぞれが受信データを処理する複数のプロセッサと、複数の受信データの入力順序に基づいて、それぞれの受信データを複数のプロセッサに割り振る割り振り管理部と、それぞれの受信データに対する予め定めた遅延の範囲内で、それぞれの受信データを割り振る順序を入れ替えた場合に、複数のプロセッサにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に入力順序の入れ替えを行うと判定する入力順序制御部とを備えたものである。
【発明の効果】
【０００７】
この発明の並列信号処理装置は、受信データを割り振る順序を入れ替えた場合に、複数のプロセッサにおける空き時間が現在の順序に基づく空き時間より短縮される場合に入力順序の入れ替えを行うようにしたので、構成を簡素化し、かつ、並列処理するプロセッサ数を削減して効率化を図ることができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の実施の形態１による並列信号処理装置を用いたレーダ装置を示す構成図である。
【図２】この発明の実施の形態１による並列信号処理装置を実現する並列信号処理部の構成図である。
【図３】この発明の実施の形態１の並列信号処理装置における入力順序の入れ替えの説明図である。
【図４】この発明の実施の形態１の並列信号処理装置における受信データ毎の移動範囲を示す説明図である。
【図５】この発明の実施の形態１の並列信号処理装置における時間窓による移動範囲を示す説明図である。
【図６】この発明の実施の形態２の並列信号処理装置における動作を示す説明図である。
【図７】この発明の実施の形態４の並列信号処理装置における動作を示す説明図である。
【図８】この発明の実施の形態５による並列信号処理部の構成図である。
【発明を実施するための形態】
【０００９】
実施の形態１．
図１は、この発明の実施の形態１による並列信号処理装置を用いたレーダ装置を示す構成図である。
図１に示すレーダ装置は、アンテナ１、サーキュレータ２、送信機３、受信機４、並列信号処理部５、送受信スケジュール管理部６を備えている。アンテナ１は、送信機３からサーキュレータ２を介して送られてくる送信信号を電波に変換し、送信波として指定方向に送信すると共に、送信波が目標で反射された反射波を受信し、受信信号としてサーキュレータ２を介して受信機４に送信するためのアンテナである。サーキュレータ２は、送信機３から送られてくる信号をアンテナ１に送るか、アンテナ１から送られてくる信号を送信機３に送るかを切り換えるものである。送信機３は、レーダ装置としての送信信号を生成する処理部である。受信機４は、アンテナ１からサーキュレータ２を介して送られてくる受信信号をデジタルビデオ信号に変換し、並列信号処理部５に順次送出するための処理部である。
【００１０】
並列信号処理部５は、順次入力される受信信号に対して並列処理を行う処理部であり、詳細については後述する。また、並列信号処理部５は、受信データの入力順序を変更する場合の制御情報を送受信スケジュール管理部６に出力する。送受信スケジュール管理部６は、並列信号処理部５からの制御情報に基づいて送受信スケジュールを決定し、これを送信機３に送信するための処理部である。
【００１１】
図２は、並列信号処理部５の内部構成を示す図である。
図示のように、並列信号処理部５は、中継プロセッサ５１、管理プロセッサ５２、制御プロセッサ５３、スイッチ５４、処理プロセッサ群５５を備えている。中継プロセッサ５１は、受信機４からの入力線４ａを介して順次入力される受信信号を処理プロセッサ群５５における各処理プロセッサ５５ａ〜５５ｚに中継するためのプロセッサである。管理プロセッサ５２は、処理プロセッサ群５５における各処理プロセッサ５５ａ〜５５ｚへの受信信号の中継を管理するためのプロセッサである。制御プロセッサ５３は、送受信スケジュール管理部６との通信線である制御線５ａを介して送受信スケジュール管理部６から受信データの入力順序予定を受け取り、この入力順序予定に基づいて、入力順序の入れ替えを行うか否かの判定を行い、判定結果を制御情報として送受信スケジュール管理部６に出力するプロセッサである。スイッチ５４は、各プロセッサ間のデータ転送を中継する処理部である。処理プロセッサ群５５は、それぞれが並列に受信データの処理を行うプロセッサであり、処理プロセッサ５５ａ〜５５ｚを備えている。なお、処理プロセッサ５５ａ〜５５ｚは複数の処理プロセッサを示しているだけであって、特定の個数の処理プロセッサを示すものではない。
【００１２】
なお、中継プロセッサ５１、管理プロセッサ５２およびスイッチ５４によって、複数の受信データの入力順序に基づいて、それぞれの受信データを複数のプロセッサに割り振る割り振り管理部が構成されている。また、制御プロセッサ５３によって、それぞれの受信データに対する予め定めた遅延の範囲内で、それぞれの受信データを割り振る順序を入れ替えた場合に、処理プロセッサ５５ａ〜５５ｚにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に入力順序の入れ替えを行うと判定する入力順序制御部が構成されている。
【００１３】
次に、実施の形態１の並列信号処理装置の動作について説明する。
先ず、並列信号処理装置の基本動作について説明する。
・管理プロセッサ５２は、処理プロセッサ群５５の稼動状況を常に把握している。
・中継プロセッサ５１は、入力線４ａから受信データを受け取り、これを管理プロセッサ５２に通知する。
・管理プロセッサ５２は、処理プロセッサ群５５の状況を元に、受信データの処理を各処理プロセッサ５５ａ〜５５ｚに割り当てる。そして、割り当て結果を、中継プロセッサ５１に送る。
・中継プロセッサ５１は、受け取った割り当て結果に基づいて、受信データを、処理プロセッサ群５５の割り当てた処理プロセッサに転送する。
・受信データを受け取った処理プロセッサ群５５の処理プロセッサは、信号処理を施し、処理結果を出力線５ｂ経由で、後段の装置へ送り出す。また、管理プロセッサ５２に、送り出し完了を報告する。
以上が、並列信号処理装置の基本動作である。
【００１４】
次に、管理プロセッサ５２の割り当て動作について説明する。この信号処理の割り当ては、基本的に、空いている（信号処理中ではない）処理プロセッサに、順次割り当てる。
図３は、この割り当てに関する説明図である。
図３は、縦軸をプロセッサ、横軸を時間としたタイミングチャートであり、図中の平行斜線を施した部分がデータの送受信、網点を施した部分がデータの信号処理、数字が受信データの種別を示している。例えば、図３の平行斜線区間１０１は、処理プロセッサ５５ｅでのデータ受信、同じく、網点区間１０２は、処理プロセッサ５５ｅでの信号処理の実施期間を示している。なお、中継プロセッサ５１の動作は、全てデータの送信である。
【００１５】
図３の左側の図を用いて、割り当て動作を説明する。
・中継プロセッサ５１は、受信データ１を受け取り、これを管理プロセッサ５２に通知する。
・管理プロセッサ５２は、中継プロセッサ５１が受信データ１を送信する時、処理プロセッサ５５ａ，５５ｂが処理中であるため、処理プロセッサ５５ｃを割り当て、これを中継プロセッサ５１に通知する。
・中継プロセッサ５１は、受信データ１を処理プロセッサ５５ｃに送信する。
・処理プロセッサ５５ｃは、受信データ１を受信後、信号処理を実施し、処理結果を送信し、送信が完了したことを管理プロセッサ５２に通知する。
・この間、中継プロセッサ５１は、次の受信データ２を受け取り、これを管理プロセッサ５２に通知する。
・管理プロセッサ５２は、中継プロセッサ５１が受信データ２を送信する時、処理プロセッサ５５ａ−５５ｃが処理中であるため、処理プロセッサ５５ｄを割り当てて、これを中継プロセッサ５１に通知する。
・中継プロセッサ５１は、受信データ２を処理プロセッサ５５ｄに送信する。
・処理プロセッサ５５ｄは、受信データ２を受信後、信号処理を実施し、処理結果を送信し、送信が完了したことを管理プロセッサ５２に通知する。
・以下、上記の処理を繰り返す。
【００１６】
処理プロセッサ５５ａ〜５５ｚの割り当ては、５５ａ＞５５ｂ＞５５ｃ＞…と、処理プロセッサ５５ａを優先的に割り当てる形をとる。なお、上記の動作の各通知では、通信遅延が発生するが、説明を簡素化するため、本形態では、その遅延は十分短いとする。
【００１７】
次に、本装置での特徴となる制御プロセッサ５３の動作について説明する。
・制御プロセッサ５３は、制御線５ａから「受信データの入力順序予定」を受け取る。
・制御プロセッサ５３は、内部に受信データ毎の予定処理時間のデータベースを持ち、「受信データの入力順序予定」に基づいて、事前にスケジューリングを設定する。このスケジューリング結果が、図３の左側の図である。
・制御プロセッサ５３は、この後、受信データの入力順序を入れ替えたスケジューリングを別途作成する。これが、図３の右側の図である。図３の例では、受信データ３を入力順序の先頭に持ってくることで、処理プロセッサ５５ａ−５５ｄだけで、信号処理を実施できるようになっている。
・制御プロセッサ５３は、入力順序を入れ替えた、受信データ３を先頭とする入力順序を、制御線５ａを介して送受信スケジュール管理部６に要求する。
以上の動作により、並列信号処理部５では、図３の右側の図に示すように、より少ないプロセッサ数で、信号処理を実施することができる。
【００１８】
なお、受信データの入力順序の入れ替えは、「受信データ毎に設定される許容移動範囲」を満たす範囲で行う。例えば、「図３の時刻の矢印、その半分の長さの時間だけ移動が許容される」という条件であれば全ての受信データに対して一律の許容移動範囲となる。
【００１９】
また、個々の受信データに対して、個別の時間を設定することで受信データ毎に許容移動範囲を設定することができる。例えば、図４に示すように近距離用移動範囲と遠距離用移動範囲を設定し、近距離を観測しているときの受信データ（図４では例えば受信データ４）は近距離用移動範囲、遠距離を観測しているときの受信データ（図４では受信データ７）は遠距離用移動範囲とすることもできる。なお、図４中、濃色が遠距離、淡色が近距離を示している。また、図示例では移動前の状態を基準に前後均等に移動範囲を定めているが、均等ではなく、前側に早める範囲と後側に遅らす範囲を異なるよう設定してもよい。さらに、例えば、フェーズドアレイレーダの場合に正面はｘ秒、正面から５度外れる毎にｙ秒ずつ加算する、といった設定であってもよい。
【００２０】
また、図５に示すように、入力される受信データ列を所定の時間毎に区切って時間窓を設定し、その時間窓の範囲内であれば、順序入れ替えが可能であるという条件で入力順序を入れ替えるようにしてもよい。図５の例では、区切り＃１，区切り＃２，…の範囲内で入れ替えを行う。さらに、時間窓ではなく、受信データｎ個分といったように所定個数の受信データの範囲内で入れ替えを行うように設定することも可能である。
【００２１】
また、時間窓や所定個数の受信データの範囲内といった区切り毎に独立に入れ替えを決定するだけでなく、複数区切りを合わせて決定することもできる。個々の区切りを独立にスケジューリングした結果で入力順を決定するより、複数区切りで、その組み合わせまで求めたスケジューリングの方が、スケジューリング自体の処理は増えるが、より少ないプロセッサ数での信号処理が可能になる。
【００２２】
以上説明したように、実施の形態１の並列信号処理装置によれば、順次入力されるレーダの受信データの信号処理を行う並列信号処理装置において、それぞれが受信データを処理する複数のプロセッサと、複数の前記受信データの入力順序に基づいて、それぞれの受信データを複数のプロセッサに割り振る割り振り管理部と、それぞれの受信データに対する予め定めた遅延の範囲内で、それぞれの受信データを割り振る順序を入れ替えた場合に、複数のプロセッサにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に入力順序の入れ替えを行うと判定する入力順序制御部とを備えたので、構成を簡素化することができると共に、並列処理するプロセッサ数を削減して効率化を図ることができる。
【００２３】
また、実施の形態１の並列信号処理装置によれば、入力順序制御部は、レーダの送受信のスケジュール管理を行う送受信スケジュール管理部から入力順序スケジュールを受け取って空き時間が短縮されるかを判定し、この判定結果が、入力順序の入れ替えであった場合にこれを送受信スケジュール管理部に通知し、送受信スケジュール管理部は、入力順序の入れ替えに基づいてレーダ送信順の変更を行うようにしたので、入力順序制御部の判定結果に基づいてレーダ送信順の変更を行う構成を実現することができる。
【００２４】
また、実施の形態１の並列信号処理装置によれば、入力順序制御部は、入力順序の入れ替えの範囲を、受信データ毎に設定される許容移動範囲の時間内とするようにしたので、受信データに応じた入れ替えの範囲を設定することができる。
【００２５】
また、実施の形態１の並列信号処理装置によれば、入力順序制御部は、入力順序の入れ替えの範囲を、一定時間に区切った時間窓または所定個数の受信データの範囲内とするようにしたので、スケジューリング処理の処理量を少なくすることができる。
【００２６】
また、実施の形態１の並列信号処理装置によれば、入力順序制御部は、入力順序の入れ替えの範囲を、連続する複数の時間窓または連続する複数の所定個数の受信データの範囲内とするようにしたので、よりきめ細かいスケジューリング処理を行うことができる。
【００２７】
実施の形態２．
実施の形態１では、受信データ毎に別のプロセッサを割り当てていたが、許容処理遅延を満たすのであれば、複数の受信データを１つのプロセッサに割り当てることもできる。即ち、実施の形態２では、割り振り管理部が受信データを割り振る場合、所定の処理遅延の値を満たす範囲で、複数の受信データを一つの単位として割り振ることを許容するようにしたものである。実施の形態２における図面上の構成は図１および図２と同様であるため、これらの構成を用いて説明する。
【００２８】
図６は、許容処理遅延を見たすとして、受信データ１と２を１つの処理プロセッサ５５ｃに割り当てるとした例である。
本実施の形態では、管理プロセッサ５２も、内部に受信データ毎の予定処理時間のデータベースを持ち、許容処理遅延を満たすなら、処理を割り当てたプロセッサでも、処理を割り当てる。この時、制御プロセッサ５３も、同様の割り当てルールに基づいて、スケジューリングを実施する。
【００２９】
これにより、本形態の並列信号処理装置でも、図６のように、より少ないプロセッサ数で、信号処理を実施することができる。
【００３０】
以上説明したように、実施の形態２の並列信号処理装置によれば、割り振り管理部は、受信データを割り振る場合、所定の処理遅延の値を満たす範囲で、複数の受信データを一つの単位として割り振ることを許容するようにしたので、より少ないプロセッサ数で信号処理を実施することができ、更に効率化を図ることができる。
【００３１】
実施の形態３．
実施の形態３は、実施の形態２の構成において、制御プロセッサ５３から、入力順序を管理プロセッサ５２に通知させるようにしたものである。すなわち、実施の形態３では、入力順序制御部が割り振り管理部に対して受信データの入力前に受信データの入力順序を通知するようにしたものである。
【００３２】
これにより、管理プロセッサ５２は、中継プロセッサ５１からの通知前に、受信データの入力順を知ることができる。これにより、事前に予測し、処理プロセッサ５５ａ〜５５ｚの割り当て決めることができる。また、受信データが中継プロセッサ５１に揃う前に、割り当て結果を通知することもできる。
【００３３】
従って、実施の形態１、２で発生していた中継プロセッサ５１と管理プロセッサ５２との通信で生じる遅延を短縮することができる。
【００３４】
以上説明したように、実施の形態３の並列信号処理装置によれば、入力順序制御部は、割り振り管理部に対して受信データの入力前に受信データの入力順序を通知するようにしたので、更に処理の効率化を図ることができる。
【００３５】
実施の形態４．
実施の形態３の構成において、許容処理遅延を満たし、かつ、割り当てたプロセッサに対し、信号処理終了後も、すぐには、次の割り当てが生じないと予測できる時、信号処理の時間を延長し、その内容を、より精度の高いものに変更する。または、追加で別の処理を実施し、その結果も合わせて、信号処理結果として送信する。すなわち、実施の形態４では、割り振り管理部が受信データを割り振る場合、所定の処理遅延の値を満たす範囲で、受信データを処理するプロセッサの信号処理の時間を延長するようにしたものである。その他の構成は実施の形態３と同様であるため、ここでの説明は省略する。
【００３６】
図７は、この実施の形態での動作例である。これを用いて動作を説明する。
・管理プロセッサ５２は、入力順序を制御プロセッサ５３から受け取り、事前予測を行う。
・管理プロセッサ５２は、受信データ２の処理を処理プロセッサ５５ａに割り当てる。管理プロセッサ５２は、受信データ２の処理終了後、処理プロセッサ５５ａへの割り当てがしばらくないと判断する。処理時間を増やしても、許容処理時間を満たすことを確認し、処理時間の延長を決定し、それに伴う指示を、割り当てと合わせて、中継プロセッサ５１に通知する。
・中継プロセッサ５１は、受信データ２と共に、処理時間延長に伴う指示を、処理プロセッサ５５ａに送信する。
・処理プロセッサ５５ａは、受信データ２と、処理延長に伴う指示を受け取り、指示に従って、信号処理を実施する。この結果、処理時間は、図７中の期間１０３のように、従来よりも長い時間になる。
【００３７】
なお、より精度の高い信号処理とは、例えば、ＣＦＡＲ（Constant False Alarm Rate：一定誤警報率）におけるリファレンス幅を増加させる、といった処理である。また、追加処理としては、例えばＣＦＡＲにおいて閾値係数を下げる、といった処理がある。これにより、追加処理前は検出数が１０だったものが１５に増える、といった結果が得られる。また、追加処理として、クラッタ抑圧のためのＭＴＩ（Moving Target Indicator）を最初に行って再計算し、ＭＴＩ抜きのときと結果を比較して良い方を選択する、といった処理もある。
【００３８】
以上説明したように、実施の形態４の並列信号処理装置によれば、入力順序制御部は、割り振り管理部に対して受信データの入力前に受信データの入力順序を通知し、割り振り管理部は、受信データを割り振る場合、所定の処理遅延の値を満たす範囲で、受信データを処理するプロセッサの信号処理の時間を延長するようにしたので、条件が許す際に、例えば、より精度の高い信号処理を実施し、処理結果の精度を向上させることができる。また、精度ではなく、追加処理を行う場合は、通常とは異なる追加情報を合わせて処理結果として出力することができる。これにより、常時ではないが、処理結果に演算精度の向上や追加情報の付加といった付加価値をつける、といったことができる。
【００３９】
実施の形態５．
図８は、実施の形態５における並列信号処理部５０の構成図である。
実施の形態５では、管理プロセッサ５２ａが、実施の形態１〜４の管理プロセッサ５２と制御プロセッサ５３の両方の機能を併せ持つようにしたものである。また、実施の形態１〜４の中継プロセッサ５１の機能の一部は、並列信号処理部５０の前段の装置が担当する。すなわち、実施の形態５は、実施の形態１〜４の割り振り管理部と入力順序制御部とに代えて、それぞれの受信データに対する予め定めた遅延の範囲内で、それぞれの受信データを割り振る順序を入れ替えた場合に、複数の処理プロセッサ５５ａ〜５５ｚにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に入力順序の入れ替えを行うと判定すると共に、割り振る順序を、自身と複数の処理プロセッサ５５ａ〜５５ｚとを含む並列信号処理部５０の前段の装置に出力する管理制御部（管理プロセッサ５２ａ）を備え、かつ、前段の装置が、割り振る順序に基づいて、複数の処理プロセッサ５５ａ〜５５ｚへのそれぞれの受信データの送信を行うようにしたものである。ここで、前段の装置とは例えば図１における受信機４が相当する。
【００４０】
実施の形態１〜４の構成では、並列信号処理部５０の前段の装置に相当するレーダの送受信装置が低レベルなデータ転送インタフェースしか有しない場合を想定し、受信データを中継プロセッサ５１で受け取るという形をとっている。これに対し、実施の形態５では、前段のレーダの送受信装置が低レベルなデータ転送だけでなく、直接、処理プロセッサ５５ａ〜５５ｚに受信データを送ることが可能な形態（ＬＡＮのプロトコルを解する）としている。また、受信データの送り先は、管理プロセッサ５２ａが決めた内容を、送受信スケジュール管理部６が受け取り、送受信スケジュール管理部６が送信機３に対して指示することになる。
【００４１】
実施の形態１〜４の中継プロセッサ５１は、入力線４ａから受け取った受信データを、管理プロセッサ５２から指定された処理プロセッサ５５ａ〜５５ｚに転送していたが、実施の形態５の並列信号処理部５０では、割り当て先の処理プロセッサ５５ａ〜５５ｚを、並列信号処理部５０の前段の装置に通知し、前段の装置が受信データを直接処理プロセッサ５５ａ〜５５ｚに送信する。なお、処理プロセッサ５５ａ〜５５ｚでの処理内容を変更する場合、その通知は、前段の装置経由でも、管理プロセッサ５２ａが、直接、処理プロセッサ５５ａ〜５５ｚに通知しても、どちらでも良い。
【００４２】
以上説明したように、実施の形態５の並列信号処理装置によれば、実施の形態１〜４の割り振り管理部と入力順序制御部とに代えて、それぞれの受信データに対する予め定めた遅延の範囲内で、それぞれの受信データを割り振る順序を入れ替えた場合に、複数のプロセッサにおける信号処理を行っていない空き時間が現在の順序に基づく空き時間より短縮される場合に入力順序の入れ替えを行うと判定すると共に、割り振る順序を、自身と複数のプロセッサとを含む並列信号処理部の前段の装置に出力する管理制御部を備え、かつ、前段の装置が、割り振る順序に基づいて、複数のプロセッサへのそれぞれの受信データの送信を行うようにしたので、並列信号処理装置としての構成を簡素化することができる。
【００４３】
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
【符号の説明】
【００４４】
１  アンテナ、２  サーキュレータ、３  送信機、４  受信機、５，５０  並列信号処理部、６  送受信スケジュール管理部、５１  中継プロセッサ、５２，５２ａ  管理プロセッサ、５３  制御プロセッサ、５４  スイッチ、５５  処理プロセッサ群、５５ａ〜５５ｚ  処理プロセッサ。
【図１】
2014219230.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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