(57)【要約】【課題】１画素当たりの素子や配線の数を抑えて高精細化を図りつつ、発光の駆動信号を簡易化することで、駆動回路規模を縮小することを目的とする。【解決手段】発光素子と、第１、第２、第３、第４トランジスタと、を有する画素回路の駆動方法であって、画素回路は第１又は第２の行に配置された第１又は第２画素回路を有し、第１トランジスタのゲート電極に初期化電源電圧を供給した後に階調データ電圧を供給する第１フィールドと、発光素子に電源電圧を供給する第２フィールドと、が交互に繰り返され、第１及び第２画素回路のデータ線は、一方に第１フィールドの電圧が、他方に第２フィールドの電圧が供給され、第１フィールドにおいて、第１画素回路又は第２画素回路のデータ線に接続された複数の画素回路に階調データ電圧を供給した後に第２フィールドの電圧を供給することを特徴とする画素回路の駆動方法。【選択図】図６
2014219521.tif 000002
【特許請求の範囲】
【請求項１】
供給された電流によって階調が決まる発光素子と、
ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御し第１端子がデータ線に接続された第１トランジスタと、
前記第１トランジスタのゲート電極と前記第１トランジスタの第２端子との間に接続された第２トランジスタと、
前記第１トランジスタの第２端子と前記発光素子との間に接続された第３トランジスタと、
前記第１トランジスタのゲート電極と初期化電源との間に接続された第４トランジスタと、を有する画素回路の駆動方法であって、
前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、
前記第４トランジスタをオンすることで前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給し、前記データ線に前記階調データ電圧を供給し、前記第２トランジスタをオンすることで前記データ線に接続された複数の前記画素回路の前記第１トランジスタのゲート電極に前記階調データ電圧を順次供給し、前記第３トランジスタをオフすることで前記発光素子への前記電源電圧の供給を遮断する第１フィールドと、
前記データ線に前記発光素子を発光させる電源電圧を供給し、前記第３トランジスタをオンすることで前記発光素子に前記電源電圧を供給する第２フィールドと、が交互に繰り返され、
前記第１画素回路のデータ線と前記第２画素回路のデータ線とは、一方に前記第１フィールドの電圧を供給し、他方に前記第２フィールドの電圧を供給することを特徴とする画素回路の駆動方法。
【請求項２】
前記画素回路は前記第１トランジスタのゲート電極と前記初期化電源との間に接続された容量素子を有し、
前記初期化電源は、前記第１フィールドで供給される第１初期化電源と、前記第２フィールドで供給される第２初期化電源と、を含み、
前記容量素子による容量結合で前記第１トランジスタのゲート電極の電位を前記第１トランジスタの電流量が小さくなるように前記第２初期化電源の電圧を変化させることを特徴とする請求項１に記載の画素回路の駆動方法。
【請求項３】
前記第１画素回路は奇数行の画素回路であり、前記第２画素回路は偶数行の画素回路であることを特徴とする請求項１又は請求項２に記載の画素回路の駆動方法。
【請求項４】
供給された電流によって階調が決まる発光素子と、
ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御し第１端子がデータ線に接続され、第２端子が前記発光素子の一方の端子に接続された第１トランジスタと、
前記第１トランジスタのゲート電極と前記第１トランジスタの前記第２端子との間に接続された第２トランジスタと、
前記第１トランジスタのゲート電極と初期化電源との間に接続された第３トランジスタと、を有する画素回路の駆動方法であって、
前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、
前記発光素子の他方の端子に接続された第１の状態と第２の状態とを含む第１電源を有し、
前記第３トランジスタをオンすることで前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給し、前記データ線に前記階調データ電圧を供給し、前記第２トランジスタをオンすることで前記データ線に接続された複数の前記画素回路の前記第１トランジスタのゲート電極に前記階調データ電圧を順次供給し、前記発光素子が非発光になるように制御された前記第１の状態の前記第１電源電圧を供給する第１フィールドと、
前記データ線に第２電源電圧を供給し、前記発光素子が発光するように制御された前記第２の状態の前記第１電源電圧を供給する第２フィールドと、が交互に繰り返され、
前記第１画素回路のデータ線と前記第２画素回路のデータ線とは、一方に前記第１フィールドの電圧を供給し、他方に前記第２フィールドの電圧を供給することを特徴とする画素回路の駆動方法。
【請求項５】
前記画素回路は前記第１トランジスタのゲート電極と前記初期化電源との間に接続された容量素子を有し、
前記初期化電源は、前記第１フィールドで供給される第１初期化電源と、前記第２フィールドで供給される第２初期化電源と、を含み、
前記容量素子による容量結合で前記第１トランジスタのゲート電極の電位を前記第１トランジスタの電流量が小さくなるように前記第２初期化電源の電圧を変化させることを特徴とする請求項４に記載の画素回路の駆動方法。
【請求項６】
前記第１画素回路は奇数行の画素回路であり、前記第２画素回路は偶数行の画素回路であることを特徴とする請求項４または請求項５に記載の画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電気光学装置における画素回路及びその駆動方法に関する発明である。
【背景技術】
【０００２】
近年、ＣＲＴディスプレイ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ  ｄｉｓｐｌａｙ）に替わる表示装置として、液晶ディスプレイ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ：ＬＣＤ）や有機ＥＬディスプレイ等の自発光素子を利用した有機ＥＬ表示装置が多く採用されている。特に有機ＥＬディスプレイは低消費電力、薄型ディスプレイとして非常に注目を集めている。
【０００３】
有機ＥＬディスプレイでは、各画素回路における駆動トランジスタを制御して、発光ダイオードに供給される電流量を制御することで、表示の階調が決定される。そのため、この駆動トランジスタに特性ばらつきがあると、その特性ばらつきが表示に現れ、表示品質の低下を引き起こしてしまう。
【０００４】
そこで、駆動トランジスタ特性ばらつきの表示への影響を抑制するため、有機ＥＬに流す電流を一定にする定電流回路を設けてトランジスタのＶｔｈ（閾値）ばらつきを抑えるための技術、いわゆるＶｔｈ補償技術が開発されている。
【０００５】
Ｖｔｈ補償回路は、駆動トランジスタのＶｔｈばらつきに依存せず、入力された画像データのみで発光素子に供給される電流量を制御することができる。従って、駆動トランジスタのＶｔｈばらつきを効果的に補償でき、有機ＥＬディスプレイの表示均一性を大幅に向上させることが可能である。しかし、Ｖｔｈ補償回路は６個のトランジスタと１個の容量素子で構成される回路構成が一般的に知られており、１画素あたりの素子数が多くなることから、高精細化の障害となり、また、歩留まり低減の原因にもなり得る。
【０００６】
特許文献１では、従来よりも少ない４個のトランジスタと１個の容量素子によりＶｔｈ補償回路を構成する技術が開示されている。この技術では、従来のＶｔｈ補償回路に比べて１画素あたりの素子数を少なくでき、高精細化や歩留まり向上が可能となる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１３−６１４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１の画素回路によると、例えばＰｒｏｇｒｅｓｓｉｖｅ駆動の場合（特許文献１の図１０参照）、エミッショントランジスタの制御を行うエミッション制御信号は１水平期間毎に切り替える必要があり、信号波形が複雑になる。エミッション制御信号を簡易化することで回路規模を小さくすることができ、また、ＬＴＰＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ）のようにスキャンドライバが内蔵されている回路でも容易にエミッション制御信号を生成できるメリットがある。
【０００９】
本発明は、１画素当たりの素子や配線の数を抑えて高精細化を図りつつ、エミッション制御信号を簡易化することで、駆動回路規模を縮小することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一実施形態に係る画素回路の駆動方法は、供給された電流によって階調が決まる発光素子と、ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御し第１端子がデータ線に接続された第１トランジスタと、前記第１トランジスタのゲート電極と前記第１トランジスタの第２端子との間に接続された第２トランジスタと、前記第１トランジスタの第２端子と前記発光素子との間に接続された第３トランジスタと、前記第１トランジスタのゲート電極と初期化電源との間に接続された第４トランジスタと、を有する画素回路の駆動方法であって、前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、前記第４トランジスタをオンすることで前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給し、前記データ線に前記階調データ電圧を供給し、前記第２トランジスタをオンすることで前記データ線に接続された複数の前記画素回路の前記第１トランジスタのゲート電極に前記階調データ電圧を順次供給し、前記第３トランジスタをオフすることで前記発光素子への前記電源電圧の供給を遮断する第１フィールドと、前記データ線に前記発光素子を発光させる電源電圧を供給し、前記第３トランジスタをオンすることで前記発光素子に前記電源電圧を供給する第２フィールドと、が交互に繰り返され、前記第１画素回路のデータ線と前記第２画素回路のデータ線とは、一方に前記第１フィールドの電圧を供給し、他方に前記第２フィールドの電圧を供給する動作を行う。
【００１１】
この画素回路の駆動方法によれば、発光を制御する信号を簡易化することができ、駆動回路規模を小さくすることができるので、高精細化に有利である。
【００１２】
また、別の好ましい態様において、前記画素回路は前記第１トランジスタのゲート電極と前記初期化電源との間に接続された容量素子を有し、前記初期化電源は、前記第１フィールドで供給される第１初期化電源と、前記第２フィールドで供給される第２初期化電源と、を含み、前記容量素子による容量結合で前記第１トランジスタのゲート電極の電位を前記第１トランジスタの電流量が小さくなるように前記第２初期化電源の電圧を変化させてもよい。
【００１３】
この画素回路の駆動方法によれば、更に動作時の黒浮きを抑制することができ、低消費電力化にも有利である。
【００１４】
また、別の好ましい態様において、前記第１画素回路は奇数行の画素回路であり、前記第２画素回路は偶数行の画素回路であってもよい。
【００１５】
この画素回路の駆動方法によれば、発光を制御する信号を簡易化することができ、駆動回路規模を小さくすることができるので、高精細化に有利である。
【００１６】
本発明の一実施形態に係る画素回路の駆動方法は、供給された電流によって階調が決まる発光素子と、ゲート電極に供給される階調データ電圧に応じて前記発光素子への供給電流の大きさを制御し第１端子がデータ線に接続され、第２端子が前記発光素子の一方の端子に接続された第１トランジスタと、前記第１トランジスタのゲート電極と前記第１トランジスタの前記第２端子との間に接続された第２トランジスタと、前記第１トランジスタのゲート電極と初期化電源との間に接続された第３トランジスタと、を有する画素回路の駆動方法であって、前記画素回路は第１の行に配置された第１画素回路と第２の行に配置された第２画素回路とを有し、前記発光素子の他方の端子に接続された第１の状態と第２の状態とを含む第１電源を有し、前記第３トランジスタをオンすることで前記第１トランジスタのゲート電極に前記初期化電源の電圧を供給し、前記データ線に前記階調データ電圧を供給し、前記第２トランジスタをオンすることで前記データ線に接続された複数の前記画素回路の前記第１トランジスタのゲート電極に前記階調データ電圧を順次供給し、前記発光素子が非発光になるように制御された前記第１の状態の前記第１電源電圧を供給する第１フィールドと、前記データ線に第２電源電圧を供給し、前記発光素子が発光するように制御された前記第２の状態の前記第１電源電圧を供給する第２フィールドと、が交互に繰り返され、前記第１画素回路のデータ線と前記第２画素回路のデータ線とは、一方に前記第１フィールドの電圧を供給し、他方に前記第２フィールドの電圧を供給する動作を行う。
【００１７】
この画素回路の駆動方法によれば、発光を制御する信号を簡易化することができ、駆動回路規模を小さくすることができ、更に単位画素回路の素子数を減らすことができるので高精細化に有利である。
【００１８】
また、別の好ましい態様において、前記画素回路は前記第１トランジスタのゲート電極と前記初期化電源との間に接続された容量素子を有し、前記初期化電源は、前記第１フィールドで供給される第１初期化電源と、前記第２フィールドで供給される第２初期化電源と、を含み、前記容量素子による容量結合で前記第１トランジスタのゲート電極の電位を前記第１トランジスタの電流量が小さくなるように前記第２初期化電源の電圧を変化させてもよい。
【００１９】
この画素回路の駆動方法によれば、更に動作時の黒浮きを抑制することができ、低消費電力化にも有利である。
【００２０】
前記第１画素回路は奇数行の画素回路であり、前記第２画素回路は偶数行の画素回路であることを特徴とする請求項４または請求項５に記載の画素回路の駆動方法。
【００２１】
この画素回路の駆動方法によれば、発光を制御する信号を簡易化することができ、駆動回路規模を小さくすることができ、更に単位画素回路の素子数を減らすことができるので高精細化に有利である。
【発明の効果】
【００２２】
本発明によれば、１画素当たりの素子や配線の数を抑えて高精細化を図りつつ、発光のエミッション制御信号を簡易化することで、駆動回路規模を縮小することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態１における発光表示装置の構成。
【図２】本発明の実施形態１における詳細な回路構成を示す回路図。
【図３】本発明の実施形態１における単位画素の回路構成。
【図４】本発明の実施形態１における単位画素の動作を示す回路図。
【図５】本発明の実施形態１における単位画素のタイミングチャート。
【図６】本発明の実施形態１における詳細な回路構成のタイミングチャート。
【図７】本発明の実施形態２における詳細な回路構成を示す回路図。
【図８】本発明の実施形態２における詳細な回路構成のタイミングチャート。
【図９】本発明の実施形態２における単位画素のタイミングチャート。
【図１０】本発明の実施形態３における詳細な回路構成を示す回路図。
【図１１】本発明の実施形態３における詳細な回路構成のタイミングチャート。
【図１２】従来技術における詳細な回路構成を示す回路図。
【図１３】従来技術における詳細な回路構成のタイミングチャート。
【発明を実施するための形態】
【００２４】
以下、図面を参照して本発明に係る発光素子を駆動する画素回路及びそれを用いた表示装置について説明する。但し、本発明の発光素子を駆動する画素回路及びそれを用いた表示装置は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、本実施の形態で参照する図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施形態１）
図１〜図６を用いて、実施形態１に係る発光表示装置の構成および動作方法を説明する。図１は、実施形態１に係る発光表示装置の構成の一例を示す概略図である。発光表示装置は画素回路１００がｎ行ｍ列のマトリクス状に配置されており、各画素回路はエミッションドライバ１０、スキャンドライバ２０、データドライバ３０によって制御される。ここで、ｎ＝１，２，３，・・・、ｍ＝１，２，３，・・・であり、例えばｎ＝３であれば３行目に配置された画素回路群を指し、ｍ＝３であれば３列目に配置された画素回路群を指す。
【００２６】
エミッションドライバ１０は、発光素子への電源電圧を供給するタイミングを制御する駆動回路であり、各行の画素回路１００に対応して設けられたエミッション制御線１１，１２にエミッション制御信号ＥＭ（ｏｄｄ）、ＥＭ（ｅｖｅｎ）を供給する。
【００２７】
スキャンドライバ２０は、データの書き込みを実行する行を選択する駆動回路であり、各行の画素回路１００に対応して設けられたゲート制御線２１〜２４にゲート制御信号ＳＣＡＮ（ｎ）を供給する。この例では、各行毎に所定の順番で順次排他的に選択される。
【００２８】
データドライバ３０は、入力された画像データに基づいて階調を決定し、決定した階調に応じたデータ電圧を画素回路１００に供給する駆動回路である。各列の画素回路１００に対応して設けられた２本のデータ線３１、３２が存在し、奇数行の画素回路がデータ線３1に接続され、偶数行の画素回路がデータ線３２に接続されている。データ信号線３１、３２にはそれぞれデータ信号ＤＴａ（ｍ）、ＤＴｂ（ｍ）が供給される。ＤＴａ（ｍ）、ＤＴｂ（ｍ）として画素の階調データ電圧Ｖｄａｔａ（ｍ）と発光素子に電流を供給するアノード電源ＥＬＶＤＤが含まれ、これらの信号はデータドライバ３０に具備された切り替え回路で切り替えられる。
【００２９】
図２は、画素回路１００およびデータドライバ３０に具備された切り替え回路４０のより詳細な回路構成の一例を示す回路図である。図２は、画素回路を構成するトランジスタが全てｐチャネル型である場合を示している。
【００３０】
図２を用いてゲート制御信号と各画素回路の接続関係を説明する。１列目（ｍ＝１）、１行目（ｎ＝１）の画素回路１００Ａおよび、１列目（ｍ＝１）、３行目（ｎ＝３）の画素回路１００Ｂに注目すると、画素回路１００ＡのスイッチトランジスタＭ３と画素回路１００ＢのスイッチトランジスタＭ２とは同時に制御される。また、奇数行の画素回路ＰＩＸＥＬ（ｏｄｄ）のエミッショントランジスタＭ４はエミッション制御信号ＥＭ（ｏｄｄ）で全て同時に制御され、偶数行の画素回路ＰＩＸＥＬ（ｅｖｅｎ）のエミッショントランジスタＭ４はエミッション制御信号ＥＭ（ｅｖｅｎ）で全て同時に制御される。回路動作の詳細は後述するが、このような回路構成にすることで、より簡単なエミッション制御信号で奇数行の画素回路と偶数行の画素回路を交互に発光させることができる。
【００３１】
図２を用いて切り替え回路４０について説明する。切り替え回路４０は階調データ電圧Ｖｄａｔａ（ｍ）ｏｄｄと、Ｖｄａｔａ（ｍ）ｅｖｅｎと、アノード電源ＥＬＶＤＤとが入力されており、二つのゲート制御信号ＤＣＴＬ１，ＤＣＴＬ２によって制御される。例えば、ゲート制御信号ＤＣＴＬ１によってトランジスタＭ６ａ（１），Ｍ６ｂ（１），Ｍ６ａ（２），Ｍ６ｂ（２）がオンすると、奇数行の画素回路ＰＩＸＥＬ（ｏｄｄ）には階調データ電圧Ｖｄａｔａ（ｍ）ｏｄｄが供給され、偶数行の画素回路ＰＩＸＥＬ（ｅｖｅｎ）にはアノード電源ＥＬＶＤＤが供給される。このとき、奇数行の画素回路ＰＩＸＥＬ（ｏｄｄ）は階調データ電圧Ｖｄａｔａ（ｍ）ｏｄｄの書き込みが行われており、偶数行の画素回路ＰＩＸＥＬ（ｅｖｅｎ）は発光素子の発光が行われている。
【００３２】
一方、ゲート制御信号ＤＣＴＬ２によってトランジスタＭ７ａ（１），Ｍ７ｂ（１），Ｍ７ａ（２），Ｍ７ｂ（２）がオンすると、奇数行の画素回路ＰＩＸＥＬ（ｏｄｄ）にはアノード電源ＥＬＶＤＤが供給され、偶数行の画素回路ＰＩＸＥＬ（ｅｖｅｎ）には階調データ電圧Ｖｄａｔａ（ｍ）ｏｄｄが供給される。このとき、偶数行の画素回路ＰＩＸＥＬ（ｅｖｅｎ）は階調データ電圧Ｖｄａｔａ（ｍ）ｏｄｄの書き込みが行われており、奇数行の画素回路ＰＩＸＥＬ（ｏｄｄ）は発光素子の発光が行われている。
【００３３】
図３は、単位画素１００の回路構成の一例を示す回路図である。図３は、画素回路を構成するトランジスタが全てｐチャネル型である場合を示している。一つの画素回路は、駆動トランジスタＭ１、スイッチトランジスタＭ２，Ｍ３、エミッショントランジスタＭ４、容量素子Ｃｓｔ、発光素子Ｄ１で構成され、発光素子Ｄ１はダイオードと寄生容量を含む。このように、一つの画素回路が４個のトランジスタと１個の容量素子から構成されている。
【００３４】
図３を用いて単位画素１００の各々の素子の接続関係を説明する。発光素子Ｄ１のカソード側の電極はカソード電源ＥＬＶＳＳに接続されている。ゲート電極に供給される電圧に応じて発光素子Ｄ１への供給電流の大きさを制御する駆動トランジスタＭ１のゲート電極はスイッチトランジスタＭ２を介して初期化電源Ｖｉｎｉｔに接続されている。また、駆動トランジスタＭ１のゲート電極とソース電極又はドレイン電極の一方との間にはスイッチトランジスタＭ３が接続されている。また、駆動トランジスタＭ１のゲート電極は階調データを保存する容量素子Ｃｓｔの一方の電極に接続されており、容量素子Ｃｓｔの他方の電極は初期化電源Ｖｉｎｉｔに接続されている。駆動トランジスタＭ１のソース電極またはドレイン電極の一方と発光素子Ｄ１のアノード側の電極との間にはエミッショントランジスタＭ４が接続されている。駆動トランジスタＭ１のソース電極またはドレイン電極の他方はデータ線３１に接続されている。
【００３５】
以下では、画素回路を動作させる各種信号が、「ローレベル」と「ハイレベル」の論理レベルを示す電圧信号であるものとして説明する。また、以下では、トランジスタが導通することを“トランジスタがオンする”または“トランジスタがオンとなる”と示し、トランジスタが導通しないことを“トランジスタがオフする”または“トランジスタがオフとなる”と示す場合がある。
【００３６】
図４，５に単位画素の詳細な駆動方法とそのタイミングチャートを示す。図４，５では（Ａ）初期化期間、（Ｂ）データ線充電期間、（Ｃ）Ｖｔｈ補償期間、（Ｄ）発光期間にそれぞれ分かれており、図４と図５における上記の期間は同じものを指す。図５に示すタイミングチャートは各ノードの電位を示しており、Ｍ１ソース波形は図４のＭ１トランジスタのＳｏｕｒｃｅ部の電位に相当し、Ｍ１ゲート波形は図４のＭ１トランジスタのＧａｔｅ部の電位に相当する。
【００３７】
（Ａ）初期化期間
ゲート制御信号Ｓｃａｎ（ｎ−１）がローレベルになり、スイッチトランジスタＭ２がオンし、駆動トランジスタＭ１のゲート電極と初期化電源Ｖｉｎｉｔとが接続されることで画素回路１００が初期化される。このとき、切り替え回路４０のゲート制御信号ＤＣＴＬ１はローレベル、ＤＣＴＬ２がハイレベルとなっておりデータ線には階調データ電圧Ｖｄａｔａ（ｎ−１）が供給されている。ゲート制御信号Ｓｃａｎ（ｎ−１）がハイレベルになり、スイッチトランジスタＭ２がオフすることで、画素回路１００の初期化が終了する。
【００３８】
（Ｂ）データ線充電期間
切り替え回路４０のゲート制御信号ＤＣＴＬ１がローレベル、ＤＣＴＬ２がハイレベルの状態で、対象の画素回路の階調データ電圧Ｖｄａｔａ（ｎ）がデータ線に供給され、駆動トランジスタＭ１のソース電位を供給された階調データ電圧Ｖｄａｔａ（ｎ）に安定させる。
【００３９】
（Ｃ）Ｖｔｈ補償期間
ゲート制御信号Ｓｃａｎ（ｎ）がローレベルになり、画素回路１００のスイッチトランジスタＭ３がオンする。データ線に供給されたＶｄａｔａはＭ１→Ｍ３を介してＭ１のゲート電極に供給される。このとき、Ｍ３はＭ１のゲート電極とソース電極またはドレイン電極の一方とが接続された、所謂ダイオード接続となっており、Ｍ１のゲート電極にはＶｄａｔａからＭ１のトランジスタの閾値（Ｖｔｈ）分だけ低い電圧が供給される。この動作はＶｔｈ補償動作と呼ばれるもので、駆動トランジスタＭ１の閾値ばらつきの影響を抑制することができ、データ信号で発光素子Ｄ１に流れる電流を正確に制御することができる。続いて、ゲート制御信号Ｓｃａｎ（ｎ）がハイレベルになり、画素回路１００のＭ３がオフしてＶｔｈ補償動作が終了する。
【００４０】
（Ｄ）発光期間
切り替え回路４０のゲート制御信号ＤＣＴＬ１がハイレベル、ＤＣＴＬ２がローレベルとなることで、データ線にはアノード電源ＥＬＶＤＤが供給され、Ｍ１→Ｍ４を介して発光素子に供給されて、発光素子が発光する。
【００４１】
図６には図２に示した回路動作のタイミングチャートを示す。図２および図６を用いて、複数の画素回路の動作について説明する。
【００４２】
図６に示すように、パネル内の全ての画素回路にデータの書き込みと発光とを行う１フレーム期間は第１フィールドと第２フィールドに分けられる。ここで、第１フィールドを階調データ書き込み期間（非発光期間）、第２フィールドを発光期間と定義する。
【００４３】
図６において、切り替え回路のＤＣＴＬ１がローレベル、ＤＣＴＬ２がハイレベルとなりＶｄａｔａ（ｎ）がＤＴａに供給され、ＥＬＶＤＤがＤＴｂに供給される。また、エミッション制御信号ＥＭ（ｏｄｄ）がハイレベルとなり、奇数行の画素回路のエミッショントランジスタＭ４がオフされて発光素子は非発光状態となる。このとき、奇数行の画素回路は第１フィールドに該当する。また、エミッション制御信号ＥＭ（ｅｖｅｎ）がローレベルとなり、偶数行の画素回路のエミッショントランジスタＭ４がオンされて発光素子は発光状態となる。このとき、偶数行の画素回路は第２フィールドに該当する。
【００４４】
一方、一つのフィールドが終了すると、切り替え回路のＤＣＴＬ１がハイレベル、ＤＣＴＬ２がローレベルとなりＥＬＶＤＤがＤＴａに供給され、Ｖｄａｔａ（ｎ）がＤＴｂに供給される。また、エミッション制御信号ＥＭ（ｏｄｄ）がローレベルとなり、奇数行の画素回路のエミッショントランジスタＭ４がオンされて発光素子は発光状態となる。このとき、奇数行の画素回路は第２フィールドに該当する。また、エミッション制御信号ＥＭ（ｅｖｅｎ）がハイレベルとなり、偶数行の画素回路のエミッショントランジスタＭ４がオフされて発光素子は非発光状態となる。このとき、偶数行の画素回路は第１フィールドに該当する。
【００４５】
図６のタイミングチャートを用いて１列目、１行目の画素回路１００Ａおよび１列目３行目の画素回路１００Ｂの動作について説明する。まず、第１フィールドにおいて、ゲート制御信号Ｓｃａｎ（１）がローレベルになり、画素回路１００ＡのＭ２がオンして初期化される。このとき、画素回路１００Ａは（Ａ）初期化期間に相当する。次に、Ｓｃａｎ（１）がハイレベルになり、画素回路１００ＡのＭ２がオフして初期化が終了する。
【００４６】
続いて、データ信号ＤＴａとしてＶｄａｔａ（１）が供給されて、データ線３３が充電される。このとき、画素回路１００Ａは（Ｂ）データ線充電期間に相当する。
【００４７】
続いて、ゲート制御信号Ｓｃａｎ（３）がローレベルになり、画素回路１００ＡのＭ３がオンしてＶｔｈ補償動作が行われる。また、同じ期間に画素回路１００ＢではスイッチトランジスタＭ２がオンして初期化される。このとき、画素回路１００Ａは（Ｃ）Ｖｔｈ補償期間に相当し、画素回路１００Ｂは（Ａ）初期化期間に相当する。
【００４８】
続いて、ゲート制御信号Ｓｃａｎ（３）がハイレベルになり、画素回路１００ＡのＭ３がオンしてＶｔｈ補償動作が終了する。また、同じ期間に画素回路１００ＢではＭ２がオフして初期化が終了する。画素回路１００Ｂの初期化終了以降の動作は上記の画素回路１００Ａの動作と同様なので、ここでは説明を省略する。
【００４９】
また、奇数行の画素回路が（Ａ）〜（Ｃ）の期間にあるとき、偶数行の画素回路ではデータ線にＥＬＶＤＤが供給され、ＥＭ（ｅｖｅｎ）がローレベルとなりＭ４がオンすることで発光状態となっており、（Ｄ）発光期間に相当する。
【００５０】
以上のように、パネル内の奇数行の画素回路は線順次的に初期化動作、データ線の充電、Ｖｔｈ補償動作が実施される。パネル内の奇数行の画素回路全てに階調データが書き込まれると、第１フィールドから第２フィールドに切り替わり、アノード電源ＥＬＶＤＤがデータ線３３を介して奇数行の各画素回路に供給されて、発光素子が発光する（画素回路１００Ａ及び画素回路１００Ｂは（Ｄ）発光期間となる）。本実施形態では、第１フィールドで奇数行の画素回路に階調データを書き込み、偶数行の画素回路を発光させ、第２フィールドで偶数行の画素回路に階調データを書き込み、奇数行の画素回路を発光させる。実施形態１の駆動方法は奇数行、偶数行の画素回路が交互に発光する駆動となっている。
【００５１】
次に、本発明の効果について、従来例と比較して説明する。従来の回路構成及びそのタイミングチャートを図１２，図１３に示す。この回路構成も奇数行、偶数行毎に発光・非発光を制御する駆動を行っている。ただし、１行目、２行目、３行目、・・・と順にデータの書き込みを行っているため、１水平期間毎に発光・非発光の切り替えがされている。また、従来例の回路構成では各列毎にＥＭ信号が必要であり、更にＥＭ信号は非常に複雑な信号になっている。
【００５２】
従来例に比べ、本発明の実施形態１ではＥＭ信号は奇数行、偶数行の２本でよく、更にＥＭ信号も非常に単純な信号になっている。
【００５３】
以上のように、実施形態１では、奇数行、偶数行毎に発光・非発光を繰り返す駆動を行っている。このように、奇数行、偶数行毎に制御を行うことで、エミッション制御信号の数を減らすことができ、更に信号が単純になるため、ドライバ回路規模を小さくすることができる。周辺回路を小さくすることができるため、狭額縁化に有利である。
【００５４】
（実施形態２）
図７、図８に実施形態２に係る発光表示装置の構成および動作方法を説明する。図７は、実施形態２に係る発光表示装置の構成の一例を示す概略図である。実施形態１と異なる点としては、初期化信号線５１，５２が２本存在し、奇数行の画素回路が初期化信号線５１に接続され、偶数行の画素回路が初期化信号線５２に接続されている点である。
【００５５】
図８に図７に示した回路動作のタイミングチャートを示す。図８のタイミングチャートは図６に示す実施形態１のタイミングチャートとほぼ同じであるが、第１フィールドで奇数行の画素回路に接続された初期化信号Ｖｉｎｉｔ（ｏｄｄ）がローレベルとなり、偶数行の画素回路に接続された初期化信号Ｖｉｎｉｔ（ｅｖｅｎ）がハイレベルとなっている。第２フィールドでは逆に初期化信号Ｖｉｎｉｔ（ｏｄｄ）がハイレベルとなり、初期化信号Ｖｉｎｉｔ（ｅｖｅｎ）がローレベルとなっている。
【００５６】
この初期化信号の切り替えの目的について、図９を用いて詳細を説明する。図９は図５と同じように単位画素回路のタイミングチャートを示す。図９（ａ）には実施形態１の単位画素回路のＭ１ソース波形、Ｍ１ゲート波形、Ｖｉｎｉｔ波形を抜粋して示した。また、図９（ｂ）には実施形態２の単位画素のＭ１ソース波形、Ｍ１ゲート波形、Ｖｉｎｉｔ波形を抜粋して示した。
【００５７】
図９（ａ）の画素回路では、Ｂｌａｃｋデータを５Ｖ、Ｗｈｉｔｅデータを３Ｖに設定して動作させている。図９（ａ）によれば、例えばＢｌａｃｋデータを書き込もうとした場合、ＥＬＶＤＤ電圧とＢｌａｃｋ電圧が共に５Ｖであるため、駆動トランジスタの閾値（ここでは−２Ｖとする）を完全に補償できたと仮定すると、駆動トランジスタのＶｇｓ＝０Ｖとなる。駆動トランジスタはＶｇｓ＝０Ｖのバイアスで駆動されることになるが、駆動トランジスタの特性によってはリーク電流が存在するため発光素子に僅かに電流が供給されて発光してしまう。これは所謂黒浮きと呼ばれる現象であり、コントラストを低下させる原因となる。
【００５８】
図９（ｂ）の画素回路では、Ｂｌａｃｋデータを３．５Ｖ、Ｗｈｉｔｅデータを１．５Ｖとして動作させている。図９（ｂ）の画素回路では、（Ｄ）発光期間においてＶｉｎｉｔを上昇させている。ＶｉｎｉｔをΔＶだけ上昇させることによって、Ｃｓｔで容量結合された駆動トランジスタＭ１のゲート電極の電位もΔＶだけ上昇する。駆動トランジスタＭ１のゲート電極の電位を上昇させることで、駆動トランジスタＭ１の電流量を小さくすることができ、上記のような黒浮きの問題を解消することができる。更には、データ電圧（Ｂｌａｃｋ−Ｗｈｉｔｅ電圧）を低電圧側に設定できるため、データドライバの消費電力低減や低耐圧プロセスでデータドライバを作製できるメリットもある。
【００５９】
上記のように、実施形態２では、実施形態１で得られていた効果に加えて、発光期間のフィールドにおいてＶｉｎｉｔをハイレベルにすることで駆動トランジスタを確実にオフし、黒浮きを抑制することができる。
【００６０】
（実施形態３）
図１０、図１１に実施形態３に係る発光表示装置の構成および動作方法を説明する。図１０は、実施形態３に係る発光表示装置の構成の一例を示す概略図である。実施形態２と異なる点としては、エミッショントランジスタＭ４が存在せず、奇数行、偶数行毎に２本のＥＬＶＳＳ（ＥＬＶＳＳ（ｏｄｄ），ＥＬＶＳＳ（ｅｖｅｎ））が存在する点である。この画素回路においては、エミッショントランジスタの代わりにＥＬＶＳＳの電位を変化させることで発光素子の発光・非発光を制御する。
【００６１】
図１１に図１０に示した回路動作のタイミングチャートを示す。図１１のタイミングチャートは図８に示す実施形態２のタイミングチャートとほぼ同じであるが、エミッショントランジスタを制御するエミッション制御信号ＥＭ（ｏｄｄ），ＥＭ（ｅｖｅｎ）が存在せず、代わりにカソード電源ＥＬＶＳＳを制御するＥＬＶＳＳ（ｏｄｄ），ＥＬＶＳＳ（ｅｖｅｎ）が追加されている。実施形態３において、ＥＬＶＳＳ（ｏｄｄ）は奇数行の画素回路に接続されており、ＥＬＶＳＳ（ｅｖｅｎ）は偶数行の画素回路に接続されている。
【００６２】
図１１を用いて、実施形態３の画素回路の動作について説明する。奇数行の画素回路が非発光（第１フィールド）で偶数行の画素回路が発光状態（第２フィールド）では、ＥＬＶＳＳ（ｏｄｄ）がハイレベルとなり、ＥＬＶＳＳ（ｅｖｅｎ）がローレベルとなる。このフィールドでは奇数行の画素回路に階調データを書き込むため、発光素子には階調データとＥＬＶＳＳ（ｏｄｄ）の差分の電圧が印加される。つまり、ＥＬＶＳＳ（ｏｄｄ）を階調データの最大値よりも大きな値に設定することで、発光素子を非発光状態にすることができる。
【００６３】
上記のように、ＥＬＶＳＳを発光期間・非発光期間で制御することでエミッショントランジスタを削除することができるため、画素回路の素子数を減らすことができ、開口率向上や高精細化に有利になる。
【００６４】
実施形態３では実施形態２と同様に奇数行、偶数行毎にＶｉｎｉｔがそれぞれ供給されているが、この実施形態の構成に限定されることはなく、全ての画素回路が同一のＶｉｎｉｔに接続されていてもよい。
【００６５】
本発明の実施形態１〜実施形態３に記載の回路構成では、画素回路がＰチャネル型トランジスタで構成されているが、Ｎチャネル型トランジスタ、もしくはＮチャネル型とＰチャネル型の両方（ＣＭＯＳ型）で構成されていてもよい。
【００６６】
また、本発明の実施形態１〜実施形態３に記載の回路構成では、第１フィールドと第２フィールドを奇数行の画素回路と偶数行の画素回路に割り当てているが、この実施形態に制限されず、第１フィールドと第２フィールドで制御する行の組み合わせは任意で選択することが可能である。
【００６７】
以上のように、実施形態１〜実施形態３に記載の発明によって、発光の駆動信号を簡易化することで駆動回路規模を小さくすることが可能であり、狭額縁化に有利である。
【００６８】
また、実施形態２に記載の発明によって、更に黒浮きを抑制することができるため、コントラスト比向上に有利である。
【００６９】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００７０】
１：パネル、  １０：エミッションドライバ、  ２０：スキャンドライバ、  ３０：データドライバ、    １００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ：画素回路、    １１，１２：エミッション制御線、    ２１，２２，２３，２４：ゲート制御線、    ３１，３２，３３，３４，３５，３６，３７，３８：データ線、    ４０：切り替え回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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