(57)【要約】【課題】  消去動作の際にメモリセルの過消去状態を解消し、信頼性の劣化を抑制する不揮発性半導体記憶装置及びその動作方法を提供する。【解決手段】  実施形態の不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にワード線間絶縁膜及びワード線導電膜が交互に積層された積層体と、前記積層体を貫くシリコンピラーと、前記シリコンピラーの前記積層体に対向する面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の前記積層体に対向する面上に設けられた電荷蓄積層と、前記電荷蓄積層の前記積層体に対向する面上に前記ワード線導電膜と接するように設けられたブロック絶縁膜と、を有するメモリトランジスタを備える。前記シリコンピラーの断面積が小さくなるにつれて前記ワード線導電膜に対する前記シリコンピラーの電位が低くなるように前記ワード線導電膜に電圧を印加し、前記メモリトランジスタにおけるデータの消去動作を行う。【選択図】  図３
2014013634.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にワード線間絶縁膜及びワード線導電膜が交互に積層された積層体と、前記積層体を貫くシリコンピラーと、前記シリコンピラーの前記積層体に対向する面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の前記積層体に対向する面上に設けられた電荷蓄積層と、前記電荷蓄積層の前記積層体に対向する面上に前記ワード線導電膜と接するように設けられたブロック絶縁膜と、を有するメモリトランジスタと、
を備えた不揮発性半導体記憶装置であって、
前記シリコンピラーの断面積が小さくなるにつれて前記ワード線導電膜に対する前記シリコンピラーの電位が低くなるように前記ワード線導電膜に電圧を印加し、前記メモリトランジスタにおけるデータの消去動作を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリトランジスタにおけるデータの消去動作を前記積層体の上層から順に行い、データを消去するメモリトランジスタに対応した前記ワード線導電膜に対して、前記積層体の上層側に隣接する前記ワード線導電膜の電位を高くすることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記積層体の最下層における前記シリコンピラーの断面積は、前記積層体の最上層の断面積より小さいことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板上にワード線間絶縁膜及びワード線導電膜が交互に積層された積層体と、前記積層体を貫くシリコンピラーと、前記シリコンピラーの前記積層体に対向する面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の前記積層体に対向する面上に設けられた電荷蓄積層と、前記電荷蓄積層の前記積層体に対向する面上に前記ワード線導電膜と接するように設けられたブロック絶縁膜と、を有するメモリトランジスタと、
を備えた不揮発性半導体記憶装置の動作方法であって、
前記シリコンピラーの断面積が小さくなるにつれて前記ワード線導電膜に対する前記シリコンピラーの電位を低くするように、前記ワード線導電膜に電圧を印加する工程を備えたことを特徴とする不揮発性半導体記憶装置の動作方法。
【請求項５】
前記メモリトランジスタにおけるデータの消去動作を前記積層体の上層から順に行い、データを消去するメモリトランジスタに対応した前記ワード線導電膜に対して、前記積層体の上層側に隣接する前記ワード線導電膜の電位を高くすることを特徴とする請求項４に記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置及びその動作方法に関する。
【背景技術】
【０００２】
近年、３次元化により大容量化かつコスト低減を図るBiCS(Bit Cost Scalable)構造の不揮発性半導体記憶装置の開発が種々行われている。BiCS構造を用いた不揮発性半導体記憶装置は、ワード線導電層とワード線間絶縁膜を有する積層体を一括加工により作製されることから、積層数の増加に伴い、ビット当たりのコストを低減することができる。
【０００３】
しかし、積層体をエッチングしたときに、エッチングの垂直性が悪いため、積層体の深さに応じてホール断面積が異なる場合がある。これにより、積層体中に設けられるシリコンピラーの断面積の大きさが異なり、積層体の高さに応じてメモリセルの閾値電圧が異なる場合がある。そのため、電圧一定として各層のメモリセルを一括消去する際に、メモリセルの一部は過消去状態となり、不揮発性半導体記憶装置の信頼性が劣化するという問題があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−１０２７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、消去動作の際にメモリセルの過消去状態を解消し、信頼性の劣化を抑制する不揮発性半導体記憶装置及びその動作方法を提供することである。
【課題を解決するための手段】
【０００６】
実施形態に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板上にワード線間絶縁膜及びワード線導電膜が交互に積層された積層体と、前記積層体を貫くシリコンピラーと、前記シリコンピラーの前記積層体に対向する面上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜の前記積層体に対向する面上に設けられた電荷蓄積層と、前記電荷蓄積層の前記積層体に対向する面上に前記ワード線導電膜と接するように設けられたブロック絶縁膜と、を有するメモリトランジスタを備える。前記シリコンピラーの断面積が小さくなるにつれて前記ワード線導電膜に対する前記シリコンピラーの電位が低くなるように前記ワード線導電膜に電圧を印加し、前記メモリトランジスタにおけるデータの消去動作を行う。
【図面の簡単な説明】
【０００７】
【図１】第１及び第２の実施形態に係る不揮発性半導体記憶装置を示す斜視図。
【図２】第１及び第２の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図３】メモリセルアレイを構成するメモリストリングの構成を示す等価回路図。
【発明を実施するための形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。
【０００９】
（第１の実施形態）
[第１の実施形態に係る不揮発性半導体記憶装置の構成]
図１は、第１の実施形態に係る不揮発性半導体記憶装置を示す斜視図であり、図２は、第１の実施形態に係る不揮発性半導体記憶装置を示す断面図である。以下、便宜上ＸＹＺ直交座標系を導入し、説明する。図２において、Ｘ方向は、紙面表から裏に向かう方向、Ｙ方向は、紙面右から左へ向かう方向、Ｚ方向は、紙面下から上へ向かう方向である。第１の実施形態に係る不揮発性半導体記憶装置は、半導体基板１上層部分にバックゲートＢＧとしての不純物拡散層が設けられている。
【００１０】
第１の実施形態に係る不揮発性半導体記憶装置は、バックゲートトランジスタ（ＢＧＴｒ）駆動回路、メモリトランジスタ（ＭＴｒ）領域、ワード線（ＷＬ）駆動回路、ソース側選択ゲート線（ＳＧＳ）駆動回路、ドレイン側選択ゲート線（ＳＧＤ）駆動回路、及びソース線（ＳＬ）駆動回路を有する。
【００１１】
ワード線ＷＬは、１つのメモリセルブロック内において板状に積層されている。ビット線ＢＬは、図１に示すＹ方向を長手方向として形成され、Ｘ方向に複数本形成されている。また、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳは、ビット線ＢＬと略直交する方向、すなわちＸ方向を長手方向として形成されている。ソース線ＳＬも同様に、ビット線ＢＬと略直交する方向、すなわちＸ方向を長手方向として形成されている。
【００１２】
ワード線駆動回路は、ワード線ＷＬに印加する電圧を制御する。ソース側選択ゲート線（ＳＧＳ）駆動回路は、ソース側選択ゲート線ＳＧＳに印加する電圧を制御する。ドレイン側選択ゲート線（ＳＧＤ）駆動回路は、ドレイン側選択ゲート線（ＳＧＤ）に印加する電圧を制御する。ソース線駆動回路は、ソース線ＳＬに印加する電圧を制御する。
【００１３】
第１の実施形態に係る不揮発性半導体記憶装置において、下層から上層へと、バックゲート選択トランジスタＢＧＴｒ、メモリトランジスタＭＴｒ、並びにドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒが設けられる。
【００１４】
図２に示すように、半導体基板１上には、バックゲートトランジスタＢＧＴｒとして、バックゲート絶縁膜２及びバックゲート導電膜３が設けられている。バックゲート絶縁膜２には、例えばシリコン酸化膜が用いられ、バックゲート導電膜３には、例えばポリシリコンが用いられる。
【００１５】
バックゲートトランジスタＢＧＴｒ上には、積層体６を有するメモリトランジスタＭＴｒが設けられる。メモリトランジスタＭＴｒは、バックゲート導電膜３上に交互に積層されたワード線間絶縁膜４及びワード線導電膜５が設けられている。ワード線間絶縁膜４には、例えば酸化シリコンが用いられる。ワード線導電膜５には、例えばポリシリコンが用いられる。ワード線間絶縁膜４は、後述するメモリセルのワード線であり、本明細書においては下層から順にワード線ＷＬ１、ＷＬ２、・・・ＷＬｎと呼ぶ。ワード線間絶縁膜は、ワード線導電膜５の層間を絶縁する働きを持つ。ワード線導電膜５は、ワード線導電膜５への電圧印加を制御するワード線駆動回路に接続されている。最上段のワード線間絶縁膜上には、層間絶縁膜７が設けられている。層間絶縁膜７には、例えばシリコン酸化膜が用いられる。
【００１６】
メモリトランジスタＭＴｒは、層間絶縁膜７、ワード線間絶縁膜４及びワード線導電膜５を貫通する貫通ホールが形成され、貫通ホール内には、チャネルとして機能するシリコンピラー８１が設けられる。シリコンピラー８１には、例えばポリシリコンが用いられる。シリコンピラー８１は、ＸＹ面において、一定の間隔でマトリクス状に配置されている。貫通ホール及びシリコンピラー８１は、例えば半導体基板１に近づくにつれ、貫通する方向に略垂直な平面における断面積が小さくなるテーパー形状である。
【００１７】
バックゲート導電膜３中には、ビット線ＢＬ方向に隣接する一対のシリコンピラー８１の下端部を接続するシリコン接続部８２が設けられる。シリコン接続部８２は、例えばポリシリコンにより形成される。隣接する一対のシリコンピラー８１とその下端部を接続するシリコン接続部８２を合わせて、直列に接続されたＵ字状のメモリストリングＭＳが設けられる。
【００１８】
シリコンピラー８１のワード線導電膜５に対向する面上にトンネル絶縁膜９が設けられる。トンネル絶縁膜９には、例えばシリコン酸化膜が用いられる。
【００１９】
トンネル絶縁膜９のワード線導電膜５に対向する面上には電荷蓄積層１０が設けられる。電荷蓄積層１０には、例えばシリコン窒化膜が用いられる。なお、電荷蓄積層１０は、ワード線導電膜５とシリコンピラー８１との間の位置にのみ形成され、ワード線間絶縁膜４とシリコンピラー８１との間の位置には形成されていなくてもよい。
【００２０】
電荷蓄積層１０のワード線導電膜５に対向する面上には、ワード線導電膜５及びワード線間絶縁膜と接するブロック絶縁膜１１が設けられる。ブロック絶縁膜１１には、例えばシリコン酸化膜が用いられる。
【００２１】
本実施形態に係る不揮発性半導体記憶装置においては、貫通ホールが半導体基板１に近づくにつれ、貫通する方向に略垂直な平面における断面積が小さくなるテーパー形状であり、トンネル絶縁膜９、電荷蓄積層１０及びブロック絶縁膜１１の積層膜の膜厚は、半導体基板１に近づくにつれて大きくなっている。
【００２２】
なお、トンネル絶縁膜９、電荷蓄積層１０、及びブロック絶縁膜１１に相当する膜は、シリコンピラー８１だけでなく、シリコン接続部８２を取り囲むようにも設けられている。
【００２３】
メモリトランジスタＭＴｒ上には、ソース側選択トランジスタＳＳＴｒ又はドレイン側選択トランジスタＳＤＴｒが設けられる。
【００２４】
層間絶縁膜７上には、ソース側選択トランジスタＳＳＴｒ又はドレイン側選択トランジスタＳＤＴｒとして、選択ゲート電極膜１３及び選択ゲート絶縁膜１６の積層膜が設けられる。シリコンピラー８１の上面が露出するようにこの積層膜を貫通するソース側ホール及びドレイン側ホールが形成される。ソース側ホール及びドレイン側ホール内には、選択ゲート絶縁膜１６を介してシリコン膜１５が設けられる。選択ゲート電極は、Ｘ方向に平行に延びる平板状の形状をしており、それぞれの選択ゲート電極は互いに絶縁分離して形成されている。選択ゲート絶縁膜１６は、例えばシリコン酸化膜が用いられ、シリコン膜１５は、例えばポリシリコンが用いられる。
【００２５】
ドレイン側シリコン膜１５の上端には、Ｙ方向を長手方向としたビット線ＢＬが設けられる。ビット線ＢＬは、ビット線への電圧印加を制御するビット線駆動回路に接続されている。
【００２６】
ソース側シリコン膜１５の上端には、Ｘ方向を長手方向とした複数のソース線ＳＬとしてｎ型拡散層（図示なし）が設けられる。ソース線ＳＬは、ソース線ＳＬは、ソース線への電圧印加を制御するソース線駆動回路に接続されている。ｎ型拡散層同士の間には、層間絶縁膜（図示なし）が設けられ、複数のｎ型拡散層は互いに絶縁分離されている。層間絶縁膜は、Ｘ方向を長手方向として設けられる。
【００２７】
図３は、メモリセルアレイを構成するメモリストリングＭＳの構成の等価回路図である。
【００２８】
図３に示すように、メモリトランジスタＭＴｒは、ワード線導電膜５の積層方向に積層されて構成され、かつ直列に接続されたＵ字状のメモリストリングＭＳが形成されている。メモリストリングＭＳの底部には、バックゲートトランジスタＢＧＴｒが形成される。またメモリストリングＭＳの両端には、ドレイン側選択トランジスタＳＤＴｒ及びソース側選択トランジスタＳＳＴｒの一端が接続される。さらに、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒの他端は、それぞれビット線ＢＬ、ソース線ＳＬに接続される。ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒのゲートには、それぞれドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳが接続される。
【００２９】
[第１実施形態に係る不揮発性半導体記憶装置の消去動作]
第１の実施形態に係る不揮発性半導体記憶装置の消去方法の動作を以下説明する。第１の実施形態に係る不揮発性半導体記憶装置のデータの消去時には、複数のメモリストリングＭＳからなるブロック単位でデータの消去を行う。以下、消去対象のメモリセルが存在する選択メモリセルブロックについて消去動作を説明する。  
まず、全てのワード線ＷＬ、全てのビット線ＢＬ、全てのソース線ＳＬ、並びに全てのソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに、接地電圧ＶＳＳを印加する。
【００３０】
その後、バックゲート線駆動回路は、バックゲートトランジスタＢＧＴｒにおけるバックゲート導電膜３に導通電圧Ｖpassを印加する。
【００３１】
さらに、下層から順に設けられるワード線ＷＬ１〜ＷＬｎにそれぞれＶｅｒａ１〜ＶｅｒａＮの電圧を印加する。Ｖｅｒａ１〜ＶｅｒａＮは、後述するメモリストリングＭＳのボディ部において充電される電圧より小さい値とする。
【００３２】
従来、不揮発性半導体記憶装置においては、貫通ホールが半導体基板１に近づくにつれ、貫通する方向に略垂直な平面における断面積が小さくなるテーパー形状であり、トンネル絶縁膜９、電荷蓄積層１０及びブロック絶縁膜１１の積層膜の膜厚は、半導体基板１に近づくにつれて大きくなり、シリコンピラー８１の断面積は小さくなっていた。このため、半導体基板１に近づくにつれ、メモリセルトランジスタの閾値電圧が上昇していた。したがって、電圧一定として各層のメモリセルを一括消去すると、メモリセルの一部は過消去状態となり、不揮発性半導体記憶装置の信頼性が劣化していた。
【００３３】
これに対し、本実施形態に係る不揮発性半導体記憶装置においては、ワード線に印加する電圧Ｖｅｒａ１〜ＶｅｒａＮは、各々のワード線に対応する貫通ホール又はシリコンピラー８１の断面積に応じて変化する。例えば、貫通ホールの断面積が小さくなるにつれ、対応するワード線に印加する電圧を大きくする等により、ワード線導電膜５に対するシリコンピラー８１の電位が低くなるようにワード線導電膜５に電圧を印加する。半導体基板１に近づくにつれ、貫通ホール又はシリコンピラー８１の断面積が小さくなる場合には、ワード線に印加する電圧をＶｅｒａ１≧Ｖｅｒａ２≧・・・≧ＶｅｒａＮとなるように設定する。
【００３４】
これにより、選択メモリブロックにおいて、メモリトランジスタＭＴｒの閾値電圧に応じて、ワード線に印加する電圧を最適化しつつ、データの一括消去を行うことができる。したがって、後述する消去動作の際にメモリセルの過消去状態を解消することができ、第１の実施形態に係る不揮発性半導体記憶装置における信頼性の劣化を抑制することができる。
【００３５】
次に、ドレイン側選択ゲート線ＳＧＤ０〜３について、例えばＳＧＤ０の電圧を１８Ｖ程度に上昇させる。一方、非選択のソース線ＳＬ１〜３に接続されたメモリストリングＭＳにおけるソース側選択ゲート線ＳＧＳ１〜３は、接地電圧ＶＳＳに維持される。  
その後、選択メモリセルブロックにおいて、選択ソース線ＳＬ０に消去電圧Ｖｅｒａ０（例えば２０Ｖ程度）を印加し、その他のソース線ＳＬ１〜３は、データ消去動作開始前と同様に、接地電圧ＶＳＳを印加する。
【００３６】
消去対象のページが位置するメモリストリングＭＳのボディ部は、所定の電圧（例えば１９Ｖ程度）まで充電される。
【００３７】
このとき、ワード線ＷＬ１〜ＷＬｎに印加する電圧が、メモリストリングＭＳのボディ部に充電される電圧より小さい場合、メモリトランジスタＭＴｒの電荷蓄積膜から電子が引き抜かれメモリストリングＭＳにおいて一括してデータ消去が行われる。
【００３８】
以上のように、第１の実施形態によれば、各々のワード線に対応する貫通ホール又はシリコンピラー８１の断面積に応じて、ワード線に印加する電圧Ｖｅｒａ１〜ＶｅｒａＮを変化させている。これにより、選択メモリブロックにおいて、メモリトランジスタＭＴｒの閾値電圧に応じて、ワード線に印加する電圧を最適化しつつ、データの一括消去を行うことができる。したがって、後述する消去動作の際にメモリセルの過消去状態を解消することができ、第１の実施形態に係る不揮発性半導体記憶装置における信頼性の劣化を抑制することができる。
【００３９】
（第２の実施形態）
本発明の第２の実施形態による不揮発性半導体記憶装置について以下説明する。この第２の実施形態の構成について図１の第１の実施形態の不揮発性半導体記憶装置の構成と同一部分は同一符号で示し、その詳細な説明を省略する。第２の実施形態が、第１の実施形態と異なる点は、消去動作において、ホットキャリアであるホットホールが、メモリストリングＭＳのボディ部から電荷蓄積層１０に注入される点である。
【００４０】
［第２実施形態に係る不揮発性半導体記憶装置の消去動作］  
第２の実施形態に係る不揮発性半導体記憶装置の消去方法についての動作を説明する。
【００４１】
まず、全てのワード線ＷＬ、全てのビット線ＢＬ、全てのソース線ＳＬ、並びに全てのソース側選択ゲート線ＳＧＳ及びドレイン側選択ゲート線ＳＧＤに、接地電圧ＶＳＳを印加する。
【００４２】
その後、バックゲート線駆動回路は、バックゲートトランジスタＢＧＴｒにおけるバックゲート導電膜３に導通電圧Ｖpassを印加する。
【００４３】
次に、選択メモリセルブロックにおいて、選択ソース線ＳＬ０に消去電圧Ｖｅｒａ０（例えば２１Ｖ程度）を印加し、その他のソース線ＳＬ１〜３は、データ消去動作開始前と同様に、接地電圧ＶＳＳを印加する。
【００４４】
その後、ソース側選択ゲート線ＳＧＳ０のみを電圧ＶｅｒａＳまで上昇させる。ＶｅｒａＳは、Ｖｅｒａ０よりも大きい電圧であり、例えば２７Ｖ程度である。以上により、ソース線ＳＬ０に接続されたメモリストリングＭＳには、ＧＩＤＬ（Gate induced Drain Current）電流として正孔電流が流れる。ＧＩＤＬ電流は、ソース線ＳＬ０に印加した電圧Ｖｅｒａ０とソース側選択ゲート線ＳＧＳ０に印加した電圧ＶｅｒａＳの差により、ソース側選択トランジスタＳＳＴｒの選択ゲート絶縁膜１６近傍で発生する正孔電流である。
【００４５】
一方、非選択のソース線ＳＬ１〜３に接続されたメモリストリングＭＳにおけるソース側選択ゲート線ＳＧＳ１〜３は、接地電圧ＶＳＳに維持される。ソース線ＳＬ１〜３の電圧は接地電圧ＶＳＳであるため、これらのメモリストリングＭＳには、ＧＩＤＬ電流は流れない。
【００４６】
続いて、データを消去するメモリトランジスタＭＴｒｎに対応するワード線ＷＬｎに、電圧ＶｅｒａＮを印加する。ＶｅｒａＮは、例えば１３Ｖ程度である。ソース側選択ゲート線ＳＧＳ０及びワード線ＷＬｎに印加される電位差により、メモリトランジスタＭＴｒｎのボディ部において、エネルギーを持った正孔であるホットホールが生じる。このホットホールが、メモリトランジスタＭＴｒｎにおける電荷蓄積層１０に注入され、メモリセルトランジスタＭＴｒｎの閾値電圧が下がり、データ消去が行われる。これにより、ワード線にＷＬｎに印加する電圧が小さい状態において、データを消去することができる。したがって、第２の実施形態に係る不揮発性半導体記憶装置の消去動作に必要な消費電力を低下させることができる。
【００４７】
次に、消去動作を終えたメモリトランジスタＭＴｒｎに対応するワード線ＷＬｎに、電圧Ｖｐａｓｓを印加する。Ｖｐａｓｓは、ＶｅｒａＳと同程度の電圧であり、例えば２７Ｖ程度である。さらに、続いてデータを消去するメモリトランジスタＭＴｒｎ−１に対応するワード線ＷＬｎ−１に、電圧ＶｅｒａＮ−１（≧ＶｅｒａＮ）を印加する。このとき、データを消去するメモリトランジスタに対応したワード線ＷＬｎ−１の電位に対して、積層体６の上層側に隣接するワード線ＷＬｎの電位を高くする。この隣接するワード線間の電位差を大きくすることにより、データを消去するメモリトランジスタＭＴｒｎ−１のボディ部にホットホールが生じる。このホットホールが、メモリトランジスタＭＴｒｎ−１における電荷蓄積層１０に注入され、メモリセルトランジスタＭＴｒｎ−１の閾値電圧が下がり、データ消去が行われる。
【００４８】
以後同様にメモリトランジスタにおけるデータの消去動作を順に行う。そして、最後のデータ消去動作として、消去動作を終えたメモリトランジスタＭＴｒ２に対応するワード線ＷＬ１に、電圧Ｖｐａｓｓを印加し、データを消去するメモリトランジスタＭＴｒ１に対応するワード線ＷＬ１に、電圧Ｖｅｒａ１を印加する。
【００４９】
上述した電圧Ｖｅｒａ１〜ＶｅｒａＮは、後述するメモリストリングＭＳのボディ部において充電される電圧より小さい値とする。
【００５０】
従来、不揮発性半導体記憶装置においては、貫通ホールが半導体基板１に近づくにつれ、貫通する方向に略垂直な平面における断面積が小さくなるテーパー形状であり、トンネル絶縁膜９、電荷蓄積層１０及びブロック絶縁膜１１の積層膜の膜厚は、半導体基板１に近づくにつれて大きくなり、シリコンピラー８１の断面積は小さくなっていた。このため、半導体基板１に近づくにつれ、メモリセルトランジスタの閾値電圧が上昇していた。したがって、電圧一定として各層のメモリセルを一括消去すると、メモリセルの一部は過消去状態となり、不揮発性半導体記憶装置の信頼性が劣化していた。
【００５１】
これに対し、本実施形態に係る不揮発性半導体記憶装置においては、ワード線に印加する電圧Ｖｅｒａ１〜ＶｅｒａＮは、各々のワード線に対応する貫通ホール又はシリコンピラー８１の断面積に応じて変化する。例えば、貫通ホールの断面積が小さくなるにつれ、対応するワード線に印加する電圧を大きくする等により、ワード線導電膜５に対するシリコンピラー８１の電位が低くなるようにワード線導電膜５に電圧を印加する。半導体基板１に近づくにつれ、貫通ホール又はシリコンピラー８１の断面積が小さくなる場合には、ワード線に印加する電圧をＶｅｒａ１≧Ｖｅｒａ２≧・・・≧ＶｅｒａＮとなるように設定する。
【００５２】
これにより、選択メモリブロックにおいて、メモリトランジスタＭＴｒの閾値電圧に応じて、ワード線に印加する電圧を最適化しつつ、データの一括消去を行うことができる。したがって、後述する消去動作の際にメモリセルの過消去状態を解消することができ、第２の実施形態に係る不揮発性半導体記憶装置における信頼性の劣化を抑制することができる。
【００５３】
さらに、第２の実施形態によれば、データを消去するメモリトランジスタＭＴｒのボディ部に発生したホットホールが、電荷蓄積層１０に注入され、メモリセルトランジスタＭＴｒの閾値電圧が下がり、データ消去される。これにより、ワード線ＷＬｎに印加する電圧が小さい状態において、データを消去することができる。したがって、第２の実施形態に係る不揮発性半導体記憶装置の消去動作に必要な消費電力を低下させることができる。
【００５４】
なお、本発明は、上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【００５５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他のさまざまな形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００５６】
１…半導体基板 
２…バックゲート絶縁膜 
３…バックゲート導電膜 
４…ワード線間絶縁膜 
５…ワード線導電膜 
６…積層体 
７、１２、１４…層間絶縁膜 
８…シリコン膜 
８１…シリコンピラー 
８２…シリコン接続部 
９…トンネル絶縁膜 
１０…電荷蓄積層 
１１…ブロック絶縁膜 
１３…選択ゲート導電膜
１５…シリコン膜
１６…選択ゲート絶縁膜
ＷＬ…ワード線 
ＢＬ…ビット線 
ＳＬ…ソース線
ＭＳ…メモリストリング
ＳＧＳ…ソース側選択ゲート線
ＳＧＤ…ドレイン側選択ゲート線
ＳＳＴｒ…ソース側選択トランジスタ
ＳＤＴｒ…ドレイン側選択トランジスタ
ＢＧＴｒ…バックゲートトランジスタ
ＭＴｒ…メモリトランジスタ
【図１】
2014013634.tif 000003
【図２】
2014013634.tif 000004
【図３】
2014013634.tif 000005