(57)【要約】【課題】伸長処理に要する回路規模および時間の点で有利な技術を提供する。【解決手段】描画装置は、荷電粒子線で基板に描画を行うように構成され、圧縮描画データを処理して描画データを生成するデータ処理部と、前記データ処理部によって生成された前記描画データに従って前記描画を制御する描画制御部と、を備えていうる。前記圧縮描画データは、複数の行データを含む描画データにおける各行データを個々に圧縮することによって複数の圧縮行データを生成し、その後、前記複数の圧縮行データを少なくとも２行分の圧縮行データを単位として更に圧縮することによって生成されたデータを含む。前記データ処理部は、前記圧縮描画データを伸張することによって各圧縮行データを復元する第１伸張部と、前記第１伸張部によって復元された各圧縮行データを伸張することによって前記描画データを生成する第２伸張部と、を含む。【選択図】図４
2014013793.tif 000002
【特許請求の範囲】
【請求項１】
荷電粒子線で基板に描画を行う描画装置であって、
圧縮描画データを処理して描画データを生成するデータ処理部と、
前記データ処理部によって生成された前記描画データに従って前記描画を制御する描画制御部と、を備え、
前記圧縮描画データは、複数の行データを含む描画データにおける各行データを個々に圧縮することによって複数の圧縮行データを生成し、その後、前記複数の圧縮行データを少なくとも２行分の圧縮行データを単位として更に圧縮することによって生成されたデータを含み、
前記データ処理部は、
前記圧縮描画データを伸張することによって各圧縮行データを復元する第１伸張部と、
前記第１伸張部によって復元された各圧縮行データを伸張することによって前記描画データを生成する第２伸張部と、を含む、
ことを特徴とする描画装置。
【請求項２】
前記描画装置は、複数の荷電粒子線で基板に描画を行うように構成され、
前記データ処理部は、前記第１伸張部によって復元された前記複数の荷電粒子線の制御のために並行して使用される複数の圧縮行データを並行して伸張するための複数の前記第２伸張部を含む、
ことを特徴とする請求項１に記載の描画装置。
【請求項３】
前記複数の前記第２伸張部によって並行して伸長される複数の圧縮行データが１つの単位のデータとして前記複数の前記第２伸張部に与えられ、
前記データ処理部は、前記第１伸張部によって復元された複数の単位のデータを記憶する記憶部を更に含む、
ことを特徴とする請求項２に記載の描画装置。
【請求項４】
前記荷電粒子線を第１走査方向に走査する偏向器と、
前記基板を第２走査方向に走査する位置決め機構と、
前記荷電粒子線をブランキングするブランカと、を更に備え、
前記描画制御部は、前記データ処理部によって生成された前記描画データに従って前記ブランカを制御する、
ことを特徴とする請求項１乃至３のいずれか１項に記載の描画装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の描画装置を用いて基板に描画を行う工程と、
前記工程で描画を行われた基板を現像する工程と、
を含むことを特徴とする物品製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、荷電粒子線描画装置、および、該荷電粒子線描画装置を用いて物品を製造する物品製造方法に関する。
【背景技術】
【０００２】
荷電粒子線描画装置は、基板を保持したステージを副走査方向に走査するとともに荷電粒子線を主走査方向に走査しながら、描画データに従って荷電粒子線をブランキングすることによって基板にパターンを描画する。ブランキングは、基板に対する荷電粒子線の照射および非照射を切り替える動作である。この切り替えのタイミングを制御することによって単位領域への荷電粒子線の照射時間を制御することができる。描画データは、回路設計ＣＡＤデータから生成されるデータであり、半導体デバイスなどのデバイスの回路パターンのビットマップデータである。描画データは、回路の解像度に応じた画素のデータを含む。描画データのサイズは、例えば、２２ｎｍ又は１６ｎｍの線幅で描画を行う場合には、１チップ当たり約１０ＴＢｙｔｅになりうる。１時間当たり１０枚のウェハを処理するためには、１チップ当たり６秒程度の処理時間しかないため、１．７ＴＢ／ｓｅｃにも及ぶレートで描画データを処理する必要がある。
【０００３】
荷電粒子線描画装置の描画データ処理系は、大量の描画データを保持しておくための記憶デバイスとして、大容量のハードディスクドライブや半導体メモリを備える必要がある。そのため、高コストで装置の占有面積も大きくなる。また、大容量で多数の記憶デバイスを用いるために、読み出しエラーや故障頻度の増加も懸念される。
【０００４】
特許文献１には、描画を制御するためのドット制御データを、圧縮された複数の単位ドット制御データで構成し、複数の展開部により複数の単位ドット制御データを並列して展開することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−７６９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、高い圧縮率を達成する複雑な圧縮アルゴリズムでは、伸張処理に時間がかかり、高速に伸張処理を行うことは困難である。一方、処理時間を短縮するために並列処理を行う方法では、多数の伸張処理回路を備える必要があるため、回路規模を増大させる複雑な伸張アルゴリズムを適用することが困難である。
【０００７】
本発明は、上記の課題認識を契機としてなされたものであり、例えば、伸長処理に要する回路規模および時間の点で有利な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の１つの側面は、荷電粒子線で基板に描画を行う描画装置に係り、該荷電粒子線描画装置は、圧縮描画データを処理して描画データを生成するデータ処理部と、前記データ処理部によって生成された前記描画データに従って前記描画を制御する描画制御部と、を備え、前記圧縮描画データは、複数の行データを含む描画データにおける各行データを個々に圧縮することによって複数の圧縮行データを生成し、その後、前記複数の圧縮行データを少なくとも２行分の圧縮行データを単位として更に圧縮することによって生成されたデータを含み、前記データ処理部は、前記圧縮描画データを伸張することによって各圧縮行データを復元する第１伸張部と、前記第１伸張部によって復元された各圧縮行データを伸張することによって前記描画データを生成する第２伸張部と、を含む。
【発明の効果】
【０００９】
本発明によれば、例えば、伸長処理に要する回路規模および時間の点で有利な技術が提供される。
【図面の簡単な説明】
【００１０】
【図１】本発明の荷電粒子線描画装置の１つの実施形態としての電子線描画装置の構成を示す図。
【図２】基板のショット領域へのパターンの描画方法を示す図。
【図３】描画エリアの配置例を例示する図。
【図４】データ処理部の構成を例示する図。
【図５】描画データと電子線との対応の変化を例示する図。
【図６】描画パターンを例示する図。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら本発明をその実施形態を通して例示的に説明する。以下の実施形態では、荷電粒子線として電子線を利用した電子線描画装置について説明するが、荷電粒子線として、例えばイオン線を使用することもできる。
【００１２】
図１には、本発明の荷電粒子線描画装置の１つの実施形態としての電子線描画装置１０００の構成が示されている。電子線描画装置１０００は、例えば、基板８に電子線を照射する電子光学系１０と、基板８を位置決めする基板位置決め機構９と、電子光学系１０および基板位置決め機構９を制御する制御部１００とを備えている。
【００１３】
電子光学系１０は、例えば、電子銃１１、アパーチャアレイ１２、偏向器２０を含みうる。偏向器２０は、例えば、Ｘ偏向器２１およびＹ偏向器２２を含みうる。電子銃１１から放射された電子線は、複数のアパーチャが配置されたアパーチャアレイ１２によって複数の電子線に分割される。分割された複数の電子線は、基板８への照射および非照射（即ちブランキング）がブランカアレイ１３に配列された複数のブランカによって個別に制御される。ブランカアレイ１３を通過した複数の電子線は、Ｘ偏向器２１およびＹ偏向器２２によって一括して偏向されながら、基板８に入射する。
【００１４】
制御部１００は、描画データ生成部１、データ処理部２、補正データ生成部３、主制御部４、同期制御部５、電子線位置検出部７１を含みうる。制御部１００はまた、ブランカ制御部（描画制御部）１３１、Ｘ偏向器制御部２１１、Ｙ偏向器制御部２２１、ステージ制御部９１、ステージ位置検出部６１を含みうる。
【００１５】
描画データ生成部１は、回路設計ＣＡＤで生成された設計データに基づいて描画データを生成し、これを圧縮して、圧縮された描画データ（以下、圧縮描画データという）を生成する。描画データは、ブランカアレイ１３の各ブランカを制御するためのデータである。描画データは、典型的には、半導体回路のパターン情報を表すビットマップデータである。データ処理部２は、描画データ生成部１から圧縮描画データを読み出して伸張し、更に、伸張した描画データを必要に応じて補正する。補正は、例えば、電子線の照射位置の補正、オーバレイ誤差を補正するためのデータ補正、近接効果補正などを含みうる。
【００１６】
ブランカ制御部１３１は、描画データに従ってブランカアレイ１３の各ブランカを駆動し、これにより基板８への電子線の照射および非照射、ならびに電子線の照射量を制御する。Ｘ偏向器制御部２１１およびＹ偏向器制御部２２１は、Ｘ偏向器２１およびＹ偏向器２２を駆動し、これにより、複数の電子線を一括してＸ方向およびＹ方向に偏向する。これにより、基板８に描画データに従ってパターンを描画することができる。
【００１７】
基板位置決め機構９は、例えば、基板８を保持するチャックを有するステージと、該ステージを駆動する駆動部とを備えている。ステージの位置は、レーザ干渉計等の位置センサ６を使って計測されうる。ステージ位置検出部６１は、位置センサ６から提供される計測データを処理することによってステージの位置を検出する。ステージ位置検出部６１によって検出されたステージの位置の情報は、ステージ制御部９１に提供される。ステージ制御部９１は、ステージ位置検出部６１によって検出されたステージの位置の情報および同期制御部５から送られてくる指令に従ってステージの位置を制御する。ここで、同期制御部５は、ブランカ制御部１３１によるブランカアレイ１３の各ブランカの制御、Ｘ偏向器制御部２１１によるＸ偏向器２１の制御、Ｙ偏向器制御部２２１によるＹ偏向器２２の制御およびステージ制御部９１によるステージの制御を同期させる。
【００１８】
基板位置決め機構９のステージの上には、電子線センサ７が配置されている。電子線位置検出部７１は、電子線センサ７の出力に基づいて、ステージに対する電子線の入射位置を検出する。主制御部４は、電子線位置検出部７１から提供させる電子線の入射位置を示す情報に基づいて、補正データ生成部３に補正データを生成させる。補正データ生成部３は、電子線の入射位置を示す情報に基づいて、当該入射位置が割り当てたれた電子線により目標とする描画が行われるように、描画データを補正するための補正データを生成し、データ処理部２に提供する。主制御部４は、上記のほか、制御部１００における既述の各構成要素を制御する。
【００１９】
図２を参照しながら基板８のショット領域へのパターンの描画について説明する。ここでは、Ｘ方向を主走査方向（第１走査方向）、Ｙ方向を副走査方向（第２走査方向）とする。複数の電子線がｎ行、ｍ列のマトリクスを構成するように配列されている。図２では、例えば、第１行、第１列の電子線が電子線（１，１）というように標記されている。まず、各電子線による描画エリア５００の左上の最小描画領域５０１に電子線が照射されるように、Ｘ偏向器２１、Ｙ偏向器２２および基板位置決め機構９が制御される。最小描画領域５０１のサイズは、例えば、２２ｎｍの線幅のパターンを形成する場合には、その半分の１１ｎｍ、１６ｎｍの線幅１６のパターンを形成する場合には、８ｎｍに設定されうる。最小描画領域への電子線の照射時間は、描画データに基づいてブランカ制御部１３１によって制御される。
【００２０】
電子線は、Ｘ偏向器２１によって主走査方向（第１走査方向）（Ｘ）に順次に走査される。一行分の描画が終了すると、Ｘ偏向器２１によって、電子線が左端に戻され、その後、次の行の描画がなされる。このとき、基板位置決め機構９は、基板８を副走査方向（Ｙ）に等速で移動させている。Ｙ偏向器２２は、基板位置決め機構９による基板８の駆動に追従して偏向量を調整し、一行分の描画が終了すると次の行の描画のために偏向量を初期偏向量に戻す。したがって、Ｙ偏向器２２は、少なくとも一行分の幅に相当する最大偏向量を有する。これを繰り返すことで、描画エリア５００への描画がなされる。複数の電子線によって複数の描画エリア５００のそれぞれに同時に描画を行うことにより、広い領域に対して高いスループットで描画を行うことができる。例えば、１００本×１００本＝１００００本の電子線を用いて描画行うことにより、１万倍のスループットを達成することができる。なお、図２には、主走査方向の描画順が各行で同じ方向になっている例を示したが、一行おきに描画順が逆方向になるように描画することも可能である。
【００２１】
図３には、描画エリア５００の配置例が例示されている。図３（ａ）、（ｂ）、（ｃ）において、最小の矩形が１つの描画エリア５００を示している。図３（ａ）に示す例では、複数の描画エリア５００が格子状に配列されている。図３（ｂ）に示す例では、隣接する列間で列方向（副偏向方向）に描画エリア５００がずれるように、複数の描画エリア５００が配されている。図３（ｂ）に示す例では、主走査方向における電子線の配列間隔を大きくすることができので、配線や冷却配管などの配置が容易である、アパーチャアレイ１２やブランカアレイ１３の製作が容易である。図３（ｃ）に示す例では、複数の描画エリア５００で構成されるグループが相互に離隔して配置されている。図３（ｃ）に示す例では、配線や冷却配管などの配置が更に容易である。グループとグループとの間の領域については、ステージをＸ方向にステップ移動させることによって描画がなされる。
【００２２】
図４を参照しながらデータ処理部２の構成を例示的に説明する。データ処理部２は、例えば、第１メモリ（第１記憶部）３０１、第１伸張部３０２、第２メモリ（第２記憶部）３０３、第２伸張部３０４（３０４ａ〜３０４ｃ）、補正部３０５を含みうる。第１メモリ３０１には、描画データ生成部１から製造すべき複数種類のデバイス（例えば半導体デバイス）のための圧縮描画データが転送され、一時的に記憶される。第１メモリ３０１は、例えば、ハードディスクドライブ装置等のような大容量ストレージでありうる。
【００２３】
圧縮描画データは、行圧縮処理と、該行圧縮処理の後に実施される追加圧縮処理とを経て生成されたデータを含む。ここで、行圧縮処理は、複数の行データ（各行データは、複数の画素データで構成される）を含む描画データにおける各行データを個々に圧縮することによって複数の圧縮行データを生成する処理である。追加圧縮処理は、複数の圧縮行データを少なくとも２行分の圧縮行データを単位として更に圧縮する処理である。
【００２４】
第１伸張部３０２は、第１メモリ３０１に保持された圧縮描画データを伸張することによって、描画対象のデバイスパターンの圧縮行データを復元し（第１伸張処理）、それを第２メモリ３０３に記憶させる。第１伸張部３０２は、例えば、ＣＰＵと伸張処理プログラムを格納したメモリとを含み、該ＣＰＵが該伸張処理プログラムを実行するように構成されうる。あるいは、第１伸張部３０２は、ＦＰＧＡ（Field Programmable Gate Array）あるいはＡＳＩＣ（Application Specific Integrated Circuit）などで構成されうる。第１伸張部３０２によって実行される伸張処理は、第２メモリ３０３に記憶されているデバイスパターンの圧縮行データを新たなデバイスパターンの圧縮行データで置き換えるときに実行される。第２メモリ３０３には、例えば、現在描画しているデバイスパターンの圧縮行データが記憶されるほか、データアンダーランを防止するために、次に描画すべきデバイスパターンの圧縮行データが記憶されうる。第２メモリ３０３は、例えば、ＤＲＡＭを含みうる。
【００２５】
第２伸張部３０４は、第１伸張部３０２によって復元された圧縮行データを伸張することによって各行データを復元する（第２伸張処理）。複数の電子線を使って描画を行う電子線描画装置１０００では、電子線の本数と同数又はそれより多くの数（例えば、電子線の本数の整数倍）の第２伸張部３０４が設けられることが好ましい。電子線描画装置１０００は、例えば、電子線の本数と同数の第２伸張部３０４を有し、それらの第２伸張部３０４において、複数の電子線の制御のために並行して使用される複数の圧縮行データを並行して伸張する。第２伸張部３０４は、例えば、ＦＰＧＡ（Field Programmable Gate Array）あるいはＡＳＩＣ（Application Specific Integrated Circuit）などで構成されうる。
【００２６】
図４に示す例では、１本の電子線に対して複数の第２伸張部３０４が３０４ａ、３０４ｂ、３０４ｃとして区別されている。第２メモリ３０３には、複数の圧縮行データとして、第１〜第９圧縮行データが記憶されている。ここで、第１、第２、第３圧縮行データを１つの単位のデータとして第２伸張部３０４ａ、３０４ｂ、３０４ｃに割り当て、並行して（並列に）伸張する。引き続き、第４、第５、第６圧縮行データを１つの単位のデータとして各第２伸張部３０４ａ、３０４ｂ、３０４ｃに割り当て、並行して（並列に）伸張する。伸張された行データはそれぞれ補正部３０５に送られる。これを繰り返すことによって、描画する行データを、描画に必要となる順に逐次並列して高速に復元することができる。この例では、第２メモリ３０３が記憶する第１〜第９圧縮行データは、複数の単位のデータである。
【００２７】
図４に示す例では、前述の追加圧縮処理で圧縮する際の単位は、複数の電子線の制御のために同時に使用される複数の圧縮行データを含み、第１伸張部３０２は、第１メモリ３０１に記憶された圧縮描画データを伸張して該複数の圧縮行データを復元する。
【００２８】
補正部３０５は、第２伸張部３０４（３０４ａ、３０４ｂ、３０４ｃ）によって生成された複数の描画データを補正する。この補正は、例えば、電子線の照射位置を補償するためのデータ補正、オーバレイ誤差を補正するためのデータ補正、近接効果補正などを含みうる。電子線の照射位置の補償は、補正データ生成部３から提供される補正データに基づいてなされうる。ここで、複数の電子線を使って描画を行う電子線描画装置１０００では、複数の補正部３０５が設けられることが好ましい。電子線描画装置１０００は、例えば、電子線の本数と同数の補正部３０５を有し、それらの補正部３０５において、複数の電子線の制御のために並行して使用される複数の行データを並行して補正する。補正部３０５によって補正された行データ（描画データ）は、ブランカ制御部１３１に提供される。補正部３０５は、例えば、ＦＰＧＡ（Field Programmable Gate Array）あるいはＡＳＩＣ（Application Specific Integrated Circuit）などで構成されうる。
【００２９】
以下、圧縮描画データを生成するための圧縮処理（行圧縮処理、追加圧縮処理）および該圧縮描画データを伸張する伸張処理（第１伸張部３０２および第２伸張部３０４による伸張処理）について説明する。圧縮処理は、伸張処理後に完全に元のデータが復元される可逆圧縮である。また、圧縮処理と伸張処理とでは、処理の順番が逆になる。即ち、圧縮処理では、前述のように、先に行圧縮処理が実施され、その後に、追加圧縮処理が実施される。一方、伸張処理では、前述のように、先に、追加圧縮処理に対応する第１伸張処理が実施され、その後に、行圧縮処理に対応する第２伸張処理が実施される。
【００３０】
行圧縮処理によって生成された圧縮行データは、他の圧縮行データを参照することなく伸張可能である。ただし、第１伸張処理で復元される圧縮行データの圧縮率は、圧縮されていない行データを構成する複数の画素データに依存するので、複数の圧縮行データのサイズは互いに異なる。そこで、目的とする圧縮行データを識別するために、第１伸張部３０２は、個々の圧縮行データを示すマーカー３０６を付加しながら圧縮行データを復元することが好ましい。これにより、第２伸張部３０４は、目的とする圧縮行データをマーカー３０６に基づいて識別することができる。
【００３１】
基板に既に形成されたパターンとの位置合わせのために、ある描画エリアに描画すべきパターンを他の描画エリアに移動させるべき場合がある。例えば、図５に示すように、補正前（ａ）では、横線パターンが電子線（２，１）による描画エリア５００内に収まっているが、補正後（ｂ）では、当該横線パターンの一部が電子線（１，１）による描画エリア５００内に入っている。このような場合、第２メモリ３０３から取り出すべき圧縮行データを、補正データ生成部３から提供される補正データに基づいて変更することができる。圧縮行データは、他の圧縮行データを参照することなく伸張可能であるので、変更された場合でも、問題なく伸長することができる。
【００３２】
第１伸張部３０２は、複数種の圧縮描画データのうち描画対象のデバイスパターンの圧縮描画データを伸張することができる。また、第２伸張部３０４は、第１伸張部３０４によって伸張された圧縮行データのうち描画に必要となる圧縮行データを逐次伸張することができる。よって、第２伸張部３０４によって伸張された行データ（描画データ）を保持するためのバッファメモリ容量は、補正部３０５による補正処理のために必要なメモリ容量でよい。第２伸張部３０４は、高速な伸長処理が可能で且つ回路規模が小さいものであるべきなので、単純なアルゴリズムに従った構成であるべきである。第２伸張部３０４による第２伸張処理に対応する行圧縮処理は、ランレングス符号化またはハフマン符号化であることが好ましい。これらの符号化方法では、おおむね５０〜７０％程度の圧縮率が期待できる。
【００３３】
第１伸張部３０２による第１伸張処理に対応する追加圧縮処理は、行圧縮処理によって生成された複数の圧縮行データを少なくとも２行分の圧縮行データ単位として圧縮する処理である。第１伸張部３０２による第１伸張処理の実行頻度は、第２メモリ３０３に記憶されている圧縮行データを新たな圧縮行データで置き換えるときだけなので、第２伸張部３０４による第２伸張処理の実行頻度より小さい。そのため、第１伸張部３０２による第１伸張処理は、高速な伸長処理のために並列処理である必要性はない。したがって、第１伸張部３０２による第１伸張処理に対応する追加圧縮処理では、高い圧縮率が得られる符号化方法が有利である。一方で、第１伸張部３０２による第１伸張処理に対応する追加圧縮処理では、伸張処理に相応の時間を要する符号化方法や、伸張処理のための回路規模が大きくなりうる符号化方法が許容される。
【００３４】
例えば、追加圧縮処理は、パターンの繰り返し性を利用したＬＺ法などに従うことが有利である。あるいは、追加圧縮処理は、ＺＩＰやＬＨＡなどの汎用ファイル圧縮プログラムにしたがってもよい。これにより、圧縮前のサイズの１０〜２０％まで圧縮することが可能となる。なお、追加圧縮処理によって圧縮された圧縮描画データは、その先頭から順次に伸張される必要がある。
【００３５】
図６に、描画データによって表現される描画パターンが例示されている。例示された描画パターンは、半導体素子の配線パターンであり、典型的には縦線と横線が殆どを占める。近年は、微細化に伴う回路設計の複雑さの低減や、近接効果補正処理などの描画における補正処理の困難さを回避するため、更にその傾向が強くなっている。したがって、行方向（ラスターライン方向）とそれに直交する方向（列方向）に対して、同じデータが連続する可能性が高く、すなわちデータの相関が高くなっている。圧縮処理においてはデータの相関が高い方が高い圧縮率が得られる。この実施形態では、それぞれデータの相関の高い行単位（ラスターライン単位）の圧縮とそれに直交する方向に配置された少なくとも２つの行を単位とする圧縮とを組み合わせることによって高い圧縮率が達成される。
【００３６】
更に、圧縮描画データを２段階で伸張することにより、伸張処理の全体を、圧縮率の点で有利であるが回路規模および処理速度の点で不利な処理と、圧縮率の点で不利であるが回路規模および処理速度の点で有利な処理とに分けることができる。これにより、データを保持するために必要なメモリ容量を削減しつつ伸張処理の高速化を実現することができる。データを保持するために必要なメモリ容量の削減は、エラー発生頻度および故障頻度を低下させるために有利であり、信頼性の向上に寄与する。
【００３７】
本発明の好適な実施形態の物品製造方法は、例えば、半導体デバイスや原版（例えば、レチクルまたはマスクとも呼ばれうる）などの物品の製造に好適である。該物品製造方法は、感光剤が塗布された基板に上記の荷電粒子線描画装置を用いてパターンを描画する工程と、前記パターンが描画された基板を現像する工程とを含みうる。さらに、デバイスを製造する場合において、該製造方法は、他の周知の工程（酸化、成膜、蒸着、ドーピング、平坦化、エッチング、レジスト剥離、ダイシング、ボンディング、パッケージング等）を含みうる。
【図１】
2014013793.tif 000003
【図２】
2014013793.tif 000004
【図３】
2014013793.tif 000005
【図４】
2014013793.tif 000006
【図５】
2014013793.tif 000007
【図６】
2014013793.tif 000008