(57)【要約】【課題】AD変換精度の劣化を低減することができる撮像装置を提供する。【解決手段】ラッチ制御部107は、リセットレベルに応じた画素信号をAD変換する場合、比較部109での比較開始に係る第1のタイミングでラッチ部108のラッチ回路L_0〜L_6をイネーブル状態にし（第3のタイミング）、比較部109での比較終了に係る第2のタイミングから所定の時間だけ経過した第4のタイミングでラッチ部108のラッチ回路L_0〜L_6にラッチを実行させる。また、ラッチ制御部107は、信号レベルに応じた画素信号をAD変換する場合、比較部109での比較終了に係る第2のタイミングでラッチ部108のラッチ回路L_0〜L_6をイネーブル状態にし、第2のタイミングから所定の時間だけ経過した第4のタイミングでラッチ部108のラッチ回路L_0〜L_6にラッチを実行させる。【選択図】図2
2014033407.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を有する複数の画素が配置され、リセットレベルに応じた第1の画素信号と、入射された電磁波の大きさに応じた第2の前記画素信号とを出力する撮像部と、
前記第1の画素信号および前記第2の画素信号をAD変換するAD変換回路と、
を備え、
前記AD変換回路は、
時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
AD変換の対象となる前記画素信号の入力に係る第1のタイミングで、前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たした第2のタイミングで前記比較処理を終了する比較部と、
複数の遅延ユニットを接続してなる遅延回路を有し、それぞれの前記遅延ユニットからクロック信号を出力するクロック生成部と、
前記クロック生成部から出力される前記クロック信号の論理状態をラッチするラッチ部と、
前記クロック生成部から出力される前記クロック信号に基づいてカウントを行うカウント部と、
前記第1の画素信号をAD変換するときは、前記第1のタイミングから前記第2のタイミングまでの期間に含まれ、前記第2のタイミングよりも前の第3のタイミングで前記ラッチ部を有効にし、前記第2のタイミングから所定の時間だけ経過した第4のタイミングで前記ラッチ部にラッチを実行させ、前記第2の画素信号をAD変換するときは、前記第2のタイミングで前記ラッチ部を有効にし、前記第4のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、
を有する撮像装置。
【請求項２】
前記比較部、前記ラッチ部、前記カウント部、および前記ラッチ制御部は、前記撮像部の画素の配列の1列毎または複数列毎に設けられていることを特徴とする請求項1に係る撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関する。
【背景技術】
【０００２】
TDC（=Time to Digital Converter）型AD変換回路を用いた撮像装置の一例として、特許文献1，2に記載の構成が知られている。図5は、従来例に係るTDC型AD変換回路の構成の一部を抜粋して示している。初めに、図5の回路の構成および動作について説明する。
【０００３】
図5に示す回路は、クロック生成部1018、比較部1109、ラッチ部1108、計数部1105、およびバッファ回路BUFで構成されている。クロック生成部1018は、入力信号を遅延させて出力する複数の遅延ユニットDU[0]〜DU[7]を有する。先頭の遅延ユニットDU[0]にスタートパルス（=StartP）が入力される。比較部1109は、AD変換の対象となるアナログ信号Signalと、時間の経過と共に減少するランプ波Rampとが入力され、アナログ信号Signalとランプ波Rampを比較した結果に基づく比較出力COを出力する電圧比較器COMPを有する。ラッチ部1108は、クロック生成部1018からの出力クロックCK[0]〜CK[7]の論理状態をラッチするラッチ回路L_0〜L_7を有する。計数部1105は、クロック生成部1018からの出力クロックCK[7]に基づいてカウントを行うカウンタ回路CNTを有する。制御信号RSTは、カウンタ回路CNTのリセット動作を行うための信号である。
【０００４】
比較部1109において、アナログ信号Signalの振幅に応じたタイムインターバル（時間軸方向の大きさ）が生成される。バッファ回路BUFは、入力信号を反転して出力する反転バッファ回路である。ここでは、本明細書中の説明を理解し易くするために反転バッファ回路の構成としている。
【０００５】
ラッチ部1108を構成するラッチ回路L_0〜L_7は、バッファ回路BUFの出力信号HoldがH状態（High状態）のときにイネーブル（有効、アクティブ）状態であり、遅延ユニットDU[0]〜DU[7]からの出力クロックCK[0]〜CK[7]をそのまま出力する。また、ラッチ回路L_0〜L_7は、バッファ回路BUFの出力信号HoldがH状態からL状態（Low状態）に遷移するときにディスエーブル（無効、ホールド）状態となり、そのときの遅延ユニットDU[0]〜DU[7]からの出力クロックCK[0]〜CK[7]に応じた論理状態をラッチする。
【０００６】
次に、従来例の動作について説明する。図6は、従来例の動作を示している。図6において、Q0〜Q7は、ラッチ部1108のラッチ回路L_0〜L_7から出力される信号を示している。
【０００７】
まず、比較部1109での比較開始に係るタイミングで、スタートパルス（=StartP）として、クロック生成部1018の遅延時間に略一致する周期のクロックがクロック生成部1018に入力される。これにより、クロック生成部1018の遅延ユニットDU[0]〜DU[7]が動作を開始する。遅延ユニットDU[0]は、スタートパルス（=StartP）を反転および遅延させて出力クロックCK[0]として出力し、遅延ユニットDU[1」〜DU[7]はそれぞれ前段の遅延ユニットからの出力クロックを反転および遅延させて出力クロックCK[1]〜CK[7]として出力する。遅延ユニットDU[0]〜DU[7]からの出力クロックCK[1]〜CK[7]はラッチ部1108のラッチ回路L_0〜L_7に入力される。バッファ回路BUFの出力信号HoldがH状態であるため、ラッチ回路L_0〜L_7はイネーブル状態であり、遅延ユニットDU[0]〜DU[7]からの出力クロックCK[1]〜CK[7]をそのまま出力する。
【０００８】
計数部1105は、ラッチ部1108のラッチ回路L_7から出力される出力クロックCK[7]に基づいてカウント動作を行う。このカウント動作では、出力クロックCK[7]の立上りまたは立下りでカウント値が増加または減少する。アナログ信号Signalとランプ波Rampとが略一致したタイミングで比較出力COが反転する。比較出力COがバッファ回路BUFでバッファリングされた後、バッファ回路BUFの出力信号HoldがL状態となる。
【０００９】
これにより、ラッチ回路L_0〜L_7がディスエーブル状態となる。このとき、遅延ユニットDU[0]〜DU[7]からの出力クロックCK[1]〜CK[7]に応じた論理状態がラッチ回路L_0〜L_7にラッチされる。計数部1105は、ラッチ回路L_7が動作を停止することでカウント値をラッチする。ラッチ部1108がラッチしている論理状態と、計数部1105がラッチしているカウント値とにより、アナログ信号Signalに対応したデータが得られる。
【００１０】
特許文献3には、ラッチ部1108の動作を制御するラッチ制御部を設け、アナログ信号Signalとランプ波Rampとが略一致し、比較出力COが反転したタイミング（比較終了タイミング）でラッチ部1108をイネーブル状態とし、比較終了タイミングから所定の時間だけ経過したタイミングでラッチ部1108をディスエーブル状態とすることで、TDC型AD変換回路の低消費電流化を実現することが提案されている。
【００１１】
図7は、特許文献3に記載の動作を示している。図7では、比較出力COが反転する比較終了タイミングまでラッチ回路L_0〜L_6は動作を停止している。ラッチ回路L_0〜L_6は比較終了タイミングでイネーブル状態となる。続いて、比較終了タイミングから所定の時間だけ経過したタイミングでラッチ回路L_0〜L_7がディスエーブル状態となる。上記の動作では、比較終了タイミングから所定の時間が経過するタイミングまでの期間のみ、ラッチ回路L_0〜L_6が動作するため、消費電流を低減することができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開2008-92091号公報
【特許文献２】特開2009-38726号公報
【特許文献３】特開2012-39386号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のTDC型AD変換回路を用いた撮像装置には、電源電圧およびグランド電圧に重畳するバウンスに起因するAD変換精度の劣化の問題がある。以下、この問題について説明する。
【００１４】
従来のTDC型AD変換回路を用いた撮像装置が有するカラム回路では、行列状に配置された画素の各列に対応して、比較部1109、ラッチ部1108、計数部1105が列毎に配置されている。カラム回路の各部には電源電圧VDDが供給されているが、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、電源から遠くなるほど）、配線抵抗がより大きくなることにより、より大きな電圧降下が発生して電源電圧VDDが低下してしまう。また、回路で消費される電流がより大きくなるほど、電圧降下はより大きくなる。また、同様の理由によって、カラム回路の端の列と比べて中央の列に近くなるほど（つまり、グランドから遠くなるほど）、グランド電圧GNDは上昇してしまう。例えば、カラム回路の端の列では電源電圧VDD=1.5[V]、グランド電圧GND=0[V]であっても、カラム回路の中央の列では電源電圧VDD=1.2[V]、グランド電圧GND=0.3[V]程度になる場合がある。
【００１５】
AD変換期間中に全列のラッチ部1108においてラッチ回路L_0〜L_6が同時に動作を開始する（イネーブル状態になる）と、全列のラッチ回路L_0〜L_6内で過渡的な電流が略同時に流れることにより、カラム回路の特に中央列付近では、この過渡的な電流と配線抵抗による過渡的なバウンスが電源電圧およびグランド電圧に重畳し、上記のように電源電圧が低下し、グランド電圧が上昇する場合がある。従来のTDC型AD変換回路では、ラッチ回路L_0〜L_6が同時に動作を開始したタイミングから所定時間だけ経過したタイミングでラッチ回路L_0〜L_6がディスエーブル状態となり、入力信号の論理状態をラッチするが、カラム回路の中央列付近では電源電圧およびグランド電圧に重畳する過渡的なバウンスが十分に安定せず、ラッチ回路L_0〜L_6が入力信号の論理状態を正確にラッチできない可能性があった。画素のリセットレベルはどの列の画素でも略同一であり、リセットレベルのAD変換時には、ラッチ回路L_0〜L_6が略同時に動作を開始するため、特にリセットレベルのAD変換時に上記の問題が発生する確率が高く、結果としてAD変換精度が低下する可能性があった。
【００１６】
本発明は、上述した課題に鑑みてなされたものであって、AD変換精度の劣化を低減することができる撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明は、上記の課題を解決するためになされたもので、光電変換素子を有する複数の画素が配置され、リセットレベルに応じた第1の画素信号と、入射された電磁波の大きさに応じた第2の前記画素信号とを出力する撮像部と、前記第1の画素信号および前記第2の画素信号をAD変換するAD変換回路と、を備え、前記AD変換回路は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となる前記画素信号の入力に係る第1のタイミングで、前記画素信号と前記参照信号との比較処理を開始し、前記参照信号が前記画素信号に対して所定の条件を満たした第2のタイミングで前記比較処理を終了する比較部と、複数の遅延ユニットを接続してなる遅延回路を有し、それぞれの前記遅延ユニットからクロック信号を出力するクロック生成部と、前記クロック生成部から出力される前記クロック信号の論理状態をラッチするラッチ部と、前記クロック生成部から出力される前記クロック信号に基づいてカウントを行うカウント部と、前記第1の画素信号をAD変換するときは、前記第1のタイミングから前記第2のタイミングまでの期間に含まれ、前記第2のタイミングよりも前の第3のタイミングで前記ラッチ部を有効にし、前記第2のタイミングから所定の時間だけ経過した第4のタイミングで前記ラッチ部にラッチを実行させ、前記第2の画素信号をAD変換するときは、前記第2のタイミングで前記ラッチ部を有効にし、前記第4のタイミングで前記ラッチ部にラッチを実行させるラッチ制御部と、を有する撮像装置である。
【００１８】
また、本発明の撮像装置において、前記比較部、前記ラッチ部、前記カウント部、および前記ラッチ制御部は、前記撮像部の画素の配列の1列毎または複数列毎に設けられていることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、リセットレベルに応じた第1の画素信号をAD変換するときは、第2のタイミングよりも早い第3のタイミングでラッチ部を有効にし、入射された電磁波に応じた第2の画素信号をAD変換するときは、第2のタイミングでラッチ部を有効にする。このため、第1の画素信号のAD変換時に電源電圧またはグランド電圧に過渡的なバウンスが重畳しても、ラッチ部にラッチを実行させる第4のタイミングにおける過渡的なバウンスの影響をより低減することが可能となる。これによって、AD変換精度の劣化を低減することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態に係る撮像装置の構成を示すブロック図である。
【図２】本発明の一実施形態に係る撮像装置が有する比較部、ラッチ部、ラッチ制御部、計数部の構成を示す回路図である。
【図３】本発明の一実施形態に係る撮像装置のAD変換動作を示すタイミングチャートである。
【図４】本発明の一実施形態に係る撮像装置のAD変換動作を示すタイミングチャートである。
【図５】従来のTDC型AD変換回路の構成の一部を示す回路図である。
【図６】従来のTDC型AD変換回路の動作を示すタイミングチャートである。
【図７】従来のTDC型AD変換回路の動作を示すタイミングチャートである。
【発明を実施するための形態】
【００２１】
以下、図面を参照し、本発明の実施形態を説明する。図1は、本実施形態に係る撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、クロック生成部18、ランプ部19（参照信号生成部）、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。
【００２２】
撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、撮像部2から読み出された画素信号にアナログ的な処理を施す。クロック生成部18は所定の周波数のクロック信号を生成して出力する。ランプ部19は、時間の経過と共に増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。
【００２３】
図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。
【００２４】
以下では、各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されると共に、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。
【００２５】
読出電流源部5は、例えばNMOSトランジスタで構成されている。読出電流源部5を構成するNMOSトランジスタのドレイン端子には撮像部2からの垂直信号線13が接続され、制御端子には適宜所望の電圧が印加され、ソース端子はGNDに接続される。これにより、単位画素3からの信号が電圧モードとして出力されることになる。尚、電流源としてNMOSトランジスタを用いた場合で説明しているがこれに限る必要はない。
【００２６】
アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC（=Auto Gain Control）回路を有する。
【００２７】
カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を介して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19およびクロック生成部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段（AD変換回路）を構成している。
【００２８】
ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部109の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。
【００２９】
水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。
【００３０】
クロック生成部18は、複数の遅延ユニット（反転素子）が接続されたVCO100で構成され、各遅延ユニットから、それぞれ一定の位相差を有するクロック信号を出力する。本実施形態では、一例として、VCO100は、図5に示す遅延ユニットDU[0]〜DU[7]を有し、クロック信号として出力クロックCK[0]〜CK[7]を出力する。VCO100は、複数の遅延ユニットが円環状に接続された円環遅延回路であってもよい。あるいは、VCO100は、奇数個の遅延ユニットで構成される所謂『非対称型発振回路』であってもよい。あるいは、VCO100は、偶数個（特に、2のべき乗個）の遅延ユニットで構成され、遅延ユニットを構成する全差動型反転回路の最終段の出力が初段の他方の入力に帰還されて構成される所謂『全差動型発振回路』を用いても構わない。
【００３１】
出力部17は、2進化したデジタルデータを出力する。また、出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。
【００３２】
制御部20は、ランプ部19、クロック生成部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG（=Timing Generator：タイミングジェネレータ）の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。
【００３３】
次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。
【００３４】
以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列毎に設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部109、ラッチ部108、ラッチ制御部107、計数部105（カウント部）で構成されている。
【００３５】
比較部109は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波のランプ電圧とを比較することによって、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部109の比較出力COは、例えばランプ電圧が信号電圧よりも大なるときにはLowレベル（Lレベル）になり、ランプ電圧が信号電圧以下のときにはHighレベル（Hレベル）になる。
【００３６】
ラッチ部108は、VCO100から出力された出力クロックCK[0]〜CK[7]の論理状態をラッチ（保持／記憶）するラッチ回路L_0〜L_7で構成されている。ラッチ部108がラッチした出力クロックCK[0]〜CK[7]の論理状態に基づいて出力部17でエンコードが行われ、デジタルデータを構成する下位ビットのデータ（下位データ）が得られる。
【００３７】
ラッチ制御部107は、ラッチ部108の動作を制御する制御信号を生成する。計数部105は、VCO100からの出力クロックCK[7]に基づいてカウントを行う。計数部105がカウントを行うことによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。
【００３８】
ここで、ラッチ部108にラッチされる出力クロックCK[0]〜CK[7]の論理状態に応じた信号は、例えば8ビットのデータである。また、計数部105のカウント値が構成する上位データ信号は、例えば10ビットのデータである。尚、10ビットは一例であって、10ビット未満のビット数（例えば、8ビット）や10ビットを超えるビット数（例えば、12ビット）などであっても構わない。
【００３９】
次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。
【００４０】
AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、アナログ部6からのアナログ信号との各電圧を比較し、この比較処理が開始された時点（第1のタイミング）から、アナログ信号の電圧とランプ波の電圧（ランプ電圧）とが一致し（第2のタイミング）、さらに所定時間が経過した時点（第4のタイミング）までの期間の長さを、計数部105のカウント値、およびラッチ部108にラッチされた出力クロックCK[0]〜CK[7]の論理状態のエンコード値によって計測することによって、アナログ信号の大きさに対応したデジタルデータを得る。
【００４１】
本実施形態では、単位画素3から読み出されたリセットレベルと信号レベルのそれぞれに対して、上記のAD変換を行う。より具体的には、撮像部2の選択行の各単位画素3から、1回目の読出し動作により、画素信号の雑音を含むリセットレベルを読み出してAD変換し、続いて、2回目の読出し動作により、単位画素3に入射された電磁波に応じた信号レベルを読み出してAD変換する。その後、デジタル的にリセットレベルと信号レベルの減算（CDS処理）を行うことにより、信号成分に応じたデジタルデータを得る。尚、1回目の読出し動作で信号レベルを読み出してAD変換し、その後の2回目の読出し動作でリセットレベルを読み出してAD変換しても構わない。
【００４２】
<<AD変換動作>>
<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13へ出力された、リセットレベルに応じた画素信号が安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波と画素信号とを比較する。ラッチ制御部107は、比較部109により比較が開始されたタイミング（第1のタイミング）でラッチ部108のラッチ回路L_0〜L_7をイネーブル状態（有効、アクティブ）とする（第3のタイミング）。また、計数部105は、VCO100からの出力クロックCK[7]をカウントクロックとしてカウントを行う。
【００４３】
比較部109は、ランプ部19から与えられるランプ波と、画素信号とを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。比較部109からの比較出力は、ラッチ制御部107によって反転されると共に遅延が加えられて制御信号として出力される。比較部109からの比較出力が反転した後、この反転によりラッチ制御部107からの制御信号が反転したとき（第4のタイミング）、ラッチ部108のラッチ回路L_0〜L_7がディスエーブル状態（無効、ホールド）となり、VCO100から出力された出力クロックCK[0]〜CK[7]の論理状態をラッチする。同時に、計数部105は、カウント値をラッチする。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からのクロック信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００４４】
<2回目の読出し>
任意の画素行の単位画素3から垂直信号線13へ出力された、信号レベルに応じた画素信号が安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波と画素信号とを比較する。ラッチ制御部107は、比較部109により比較が開始されたタイミング（第1のタイミング）でラッチ部108のラッチ回路L_7のみをイネーブル状態とする（第3のタイミング）。また、計数部105は、VCO100からの出力クロックCK[7]をカウントクロックとしてカウントを行う。
【００４５】
比較部109は、ランプ部19から与えられるランプ波と、画素信号とを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。このとき、ラッチ制御部107はラッチ部108のラッチ回路L_0〜L_6をイネーブル状態とする。比較部109からの比較出力は、ラッチ制御部107によって反転されると共に遅延が加えられて制御信号として出力される。比較部109からの比較出力が反転した後、この反転によりラッチ制御部107からの制御信号が反転したとき（第4のタイミング）、ラッチ部108のラッチ回路L_0〜L_7がディスエーブル状態となり、VCO100から出力された出力クロックCK[0]〜CK[7]の論理状態をラッチする。同時に、計数部105は、カウント値をラッチする。制御部20は、所定の期間が経過すると、ランプ部19への制御データの供給と、クロック生成部18からのクロック信号の出力とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。
【００４６】
尚、1回目の読出しおよび2回目の読出しの際にラッチ部108がラッチした出力クロックCK[0]〜CK[7]の論理状態に応じた下位データ信号および計数部105がラッチしたカウント値に応じた上位データ信号は、水平選択部14により水平信号線を介して出力部17に転送される。出力部17が、下位データ信号および上位データ信号に基づくエンコード処理および減算（CDS処理）を行うことで信号成分のデジタルデータが得られる。尚、出力部17をカラム処理部15に内蔵しても構わない。
【００４７】
次に、比較部109、ラッチ部108、ラッチ制御部107、計数部105の詳細について説明する。図2は、ラッチ部108、ラッチ制御部107、計数部105の構成を示している。
【００４８】
比較部109は、AD変換の対象となるアナログ信号Signal（画素信号）と、時間の経過と共に減少するランプ波Rampとが入力され、アナログ信号Signalとランプ波Rampを比較した結果に基づく比較出力COを出力する電圧比較器COMPを有する。ラッチ部108は、VCO100からの出力クロックCK[0]〜CK[7]の論理状態をラッチするラッチ回路L_0〜L_7を有する。また、ラッチ部108は、ラッチ制御部107が有する反転遅延回路xDLYの出力信号xCO_Dと制御信号Enable_Bとの論理積（AND）をとった制御信号Hold_Cをラッチ回路L_7へ出力するAND回路AND2を有する。計数部105は、ラッチ回路L_7から出力される出力クロックCK[7]に基づいてカウントを行うカウンタ回路CNTを有する。制御信号RSTは、カウンタ回路CNTのリセット動作を行うための信号である。
【００４９】
ラッチ制御部107は、ラッチ部108の動作を制御する制御信号を生成する。ラッチ制御部107は、反転遅延回路xDLY、OR回路OR1、AND回路AND1で構成されている。反転遅延回路xDLYには、比較部109からの比較出力COが入力される。反転遅延回路xDLYは、比較出力COを反転して遅延させた出力信号xCO_Dを出力する。OR回路OR1には、比較部109からの比較出力COと制御信号Enable_Aとが入力される。OR回路OR1は、比較部109からの比較出力COと制御信号Enable_Aとの論理和（OR）をとった信号を出力する。制御信号Enable_AがH状態の場合、OR回路OR1の出力信号はH状態となり、制御信号Enable_AがL状態の場合、OR回路OR1の出力信号は比較出力COの状態と同じ状態となる。AND回路AND1には、反転遅延回路xDLYの出力信号xCO_DとOR回路OR1の出力信号とが入力される。AND回路AND1は、反転遅延回路xDLYの出力信号xCO_DとOR回路OR1の出力信号との論理積（AND）をとった制御信号Hold_Lを出力する。
【００５０】
詳細は後述するが、この構成により、ラッチ制御部107は、リセットレベルに応じた画素信号をAD変換する場合、比較部109での比較開始に係るタイミング（第1のタイミング）でラッチ部108のラッチ回路L_0〜L_7をイネーブル状態にする（第3のタイミング）。更に、ラッチ制御部107は、比較出力COが反転したタイミング（第2のタイミング）から所定の時間だけ経過したタイミング（第4のタイミング）でラッチ部108のラッチ回路L_0〜L_7をディスエーブル状態にし、ラッチを実行させる。
【００５１】
また、ラッチ制御部107は、信号レベルに応じた画素信号をAD変換する場合、比較部109での比較開始に係るタイミング（第1のタイミング）でラッチ部108のラッチ回路L_7のみをイネーブル状態にする。更に、ラッチ制御部107は、比較出力COが反転したタイミング（第2のタイミング）でラッチ部108のラッチ回路L_0〜L_6をイネーブル状態にし、比較出力COが反転したタイミング（第2のタイミング）から所定の時間だけ経過したタイミング（第4のタイミング）でラッチ部108のラッチ回路L_0〜L_7をディスエーブル状態にし、ラッチを実行させる。
【００５２】
ラッチ部108のラッチ回路L_0〜L_6は、ラッチ制御部107のAND回路AND1からの制御信号Hold_LがH状態のときにイネーブル状態であり、VCO100からの出力クロックCK[0]〜CK[6]をそのまま出力する。また、ラッチ回路L_0〜L_6は、ラッチ制御部107のAND回路AND1からの制御信号Hold_LがH状態からL状態に変化するときにディスエーブル状態となり、そのときのVCO100からの出力クロックCK[0]〜CK[6]に応じた論理状態をラッチする。
【００５３】
一方、ラッチ部108のラッチ回路L _7は、ラッチ部108のAND回路AND2からの制御信号Hold_CがH状態のときにイネーブル状態であり、VCO100からの出力クロックCK[7]をそのまま出力する。また、ラッチ回路L_7は、ラッチ部108のAND回路AND2からの制御信号Hold_CがH状態からL状態に変化するときにディスエーブル状態となり、そのときのVCO100からの出力クロックCK[7]に応じた論理状態をラッチする。尚、本構成はあくまで一例であり、これに限らない。
【００５４】
次に、本例の詳細な動作について説明する。図3は、リセットレベルに応じた画素信号のAD変換動作を示している。図3において、Q0〜Q7は、ラッチ部108のラッチ回路L_0〜L_7から出力される信号を示している。
【００５５】
まず、比較部109での比較開始に係るタイミング（第1のタイミング）で、スタートパルス（=StartP）として、VCO100の遅延時間に略一致する周期のクロックがVCO100に入力される。これにより、VCO100の遅延ユニットDU[0]〜DU[7]が動作を開始する。遅延ユニットDU[0]は、スタートパルス（=StartP）を反転および遅延させて出力クロックCK[0]として出力し、遅延ユニットDU[1」〜DU[7]はそれぞれ前段の遅延ユニットからの出力クロックを反転および遅延させて出力クロックCK[1]〜CK[7]として出力する。遅延ユニットDU[0]〜DU[7]からの出力クロックCK[1]〜CK[7]はラッチ部108のラッチ回路L_0〜L_7に入力される。
【００５６】
比較部109に入力される画素信号とランプ波の双方の電圧が略一致するまで、比較部109の比較出力COはL状態である。また、比較部109での比較が開始されるまで制御信号Enable_AはL状態であり、比較部109での比較開始に係るタイミング（第1のタイミング）で制御信号Enable_AがH状態となる。このため、比較部109での比較開始に係るタイミング（第1のタイミング）でOR回路OR1の出力信号がL状態からH状態に変化する。また、比較部109の比較出力COがL状態である間、反転遅延回路xDLYの出力信号xCO_DはH状態である。
【００５７】
比較部109での比較開始に係るタイミング（第1のタイミング）で反転遅延回路xDLYの出力信号xCO_DがH状態であり、OR回路OR1の出力信号がL状態からH状態に変化することによって、AND回路AND1の制御信号Hold_LがL状態からH状態に変化する。このため、ラッチ回路L_0〜L_6はイネーブル状態となる（第3のタイミング）。
【００５８】
一方、比較部109での比較開始に係るタイミング（第1のタイミング）で制御信号Enable_BはH状態であり、反転遅延回路xDLYの出力信号xCO_DがH状態であるため、AND回路AND2の制御信号Hold_CはH状態である。このため、ラッチ回路L_7はイネーブル状態であり、遅延ユニットDU [7]からの出力クロックCK[7]をそのまま出力する。計数部105は、この出力クロックCK[7]に基づいてカウントを行う。このカウント動作では、出力クロックCK[7]の立上りまたは立下りでカウント値が増加または減少する。
【００５９】
続いて、比較部109に入力される画素信号とランプ波の双方の電圧が略一致したタイミング（第2のタイミング）で比較部109の比較出力COが反転する。更に、比較部109の比較出力COが反転したタイミングから所定の時間が経過したタイミング（第4のタイミング）で反転遅延回路xDLYの出力信号xCO_DがH状態からL状態に変化する。これによって、AND回路AND1の制御信号Hold_LおよびAND回路AND2の制御信号Hold_CがH状態からL状態に変化するため、ラッチ回路L_0〜L_7はディスエーブル状態となり、VCO100からの出力クロックCK[0]〜CK[7]に応じた論理状態をラッチする。計数部105は、ラッチ回路L_7が動作を停止することでカウント値をラッチする。
【００６０】
ラッチ部108がラッチしている論理状態と、計数部105がラッチしているカウント値とにより、画素信号に対応したデータが得られる。ラッチされたデータは、後段の出力部17に出力され、エンコード等の処理が行われる。
【００６１】
上記のように、リセットレベルに応じた画素信号のAD変換時には、比較部109での比較開始に係るタイミング（第1のタイミング）でラッチ回路L_0〜L_7がイネーブル状態となる。画素のリセットレベルはどの列の画素でも略同一であるため、全ての列の列AD変換部16の比較部109の比較出力COが略同時に反転し、その結果、全ての列の列AD変換部16のラッチ回路L_0〜L_7が略同時にイネーブル状態となり、ラッチ回路L_0〜L_7内で過渡的な電流が流れることにより、前述したようにカラム処理部15の中央列付近の列AD変換部16では電源電圧およびグランド電圧に過渡的なバウンスが重畳する場合がある。しかし、この過渡的なバウンスは、ラッチ回路L_0〜L_7がディスエーブル状態となるタイミング（第4のタイミング）では十分に安定しているので、AD変換精度の劣化を低減することができる。
【００６２】
上記の動作では、ラッチ回路L_0〜L_6がイネーブル状態となるタイミング（第3のタイミング）は、比較部109での比較開始に係るタイミング（第1のタイミング）と同一のタイミングであるが、これ以外でもよい。ラッチ回路L_0〜L_6がイネーブル状態となるタイミング（第3のタイミング）は、比較部109での比較開始に係るタイミング（第1のタイミング）から、比較部109の比較出力COが反転するタイミング（第2のタイミング）までの期間に含まれ、第2のタイミングよりも前のタイミングであればよい。制御信号Enable_AがL状態からH状態に変化するタイミングを変更することによって、ラッチ回路L_0〜L_6がイネーブル状態となるタイミング（第3のタイミング）を変更することが可能である。
【００６３】
ラッチ回路L_0〜L_6がイネーブル状態となるタイミング（第3のタイミング）が、比較部109の比較出力COが反転するタイミング（第2のタイミング）に近づくほど、ラッチ回路L_0〜L_6がイネーブル状態となってからディスエーブル状態になるまでの期間は短くなる。しかし、本実施形態では、ラッチ回路L_0〜L_6が第2のタイミングよりも前のタイミングでイネーブル状態となるので、ラッチ回路L_0〜L_6が第2のタイミングでイネーブル状態となる従来技術と比較すると、ラッチ回路L_0〜L_6がイネーブル状態となってからディスエーブル状態になるまでの期間はより長くなるので、ラッチ回路L_0〜L_6がディスエーブル状態となってラッチを行うタイミングにおける過渡的なバウンスの影響をより低減することができる。
【００６４】
図4は、信号レベルに応じた画素信号のAD変換動作を示している。図4において、Q0〜Q7は、ラッチ部108のラッチ回路L_0〜L_7から出力される信号を示している。信号レベルに応じた画素信号のAD変換時には、制御信号Enable_Aは常にL状態である。
【００６５】
まず、比較部109での比較開始に係るタイミング（第1のタイミング）で、スタートパルス（=StartP）として、VCO100の遅延時間に略一致する周期のクロックがVCO100に入力される。これにより、VCO100の遅延ユニットDU[0]〜DU[7]が動作を開始する。遅延ユニットDU[0]は、スタートパルス（=StartP）を反転および遅延させて出力クロックCK[0]として出力し、遅延ユニットDU[1」〜DU[7]はそれぞれ前段の遅延ユニットからの出力クロックを反転および遅延させて出力クロックCK[1]〜CK[7]として出力する。遅延ユニットDU[0]〜DU[7]からの出力クロックCK[1]〜CK[7]はラッチ部108のラッチ回路L_0〜L_7に入力される。
【００６６】
比較部109に入力される画素信号とランプ波の双方の電圧が略一致するまで、比較部109の比較出力COはL状態である。また、制御信号Enable_AがL状態であるため、OR回路OR1の出力信号はL状態である。また、比較部109の比較出力COがL状態である間、反転遅延回路xDLYの出力信号xCO_DはH状態である。反転遅延回路xDLYの出力信号xCO_DがH状態であり、OR回路OR1の出力信号がL状態であるため、AND回路AND1の制御信号Hold_LはL状態である。このため、ラッチ回路L_0〜L_6はディスエーブル状態である。
【００６７】
一方、比較部109での比較開始に係るタイミング（第1のタイミング）で制御信号Enable_BはH状態であり、反転遅延回路xDLYの出力信号xCO_DがH状態であるため、AND回路AND2の制御信号Hold_CはH状態である。このため、ラッチ回路L_7はイネーブル状態であり、遅延ユニットDU [7]からの出力クロックCK[7]をそのまま出力する。計数部105は、この出力クロックCK[7]に基づいてカウントを行う。このカウント動作では、出力クロックCK[7]の立上りまたは立下りでカウント値が増加または減少する。
【００６８】
続いて、比較部109に入力される画素信号とランプ波の双方の電圧が略一致したタイミング（第2のタイミング）で比較部109の比較出力COが反転する。これによって、OR回路OR1の出力信号がL状態からH状態に変化する。反転遅延回路xDLYの出力信号xCO_DがH状態であり、OR回路OR1の出力信号がL状態からH状態に変化するため、AND回路AND1の制御信号Hold_LはL状態からH状態に変化する。これによって、ラッチ回路L_0〜L_6はイネーブル状態となる。
【００６９】
更に、比較部109の比較出力COが反転したタイミングから所定の時間が経過したタイミング（第4のタイミング）で反転遅延回路xDLYの出力信号xCO_DがH状態からL状態に変化する。これによって、AND回路AND1の制御信号Hold_LおよびAND回路AND2の制御信号Hold_CがH状態からL状態に変化するため、ラッチ回路L_0〜L_7はディスエーブル状態となり、VCO100からの出力クロックCK[0]〜CK[7]に応じた論理状態をラッチする。計数部105は、ラッチ回路L_7が動作を停止することでカウント値をラッチする。
【００７０】
ラッチ部108がラッチしている論理状態と、計数部105がラッチしているカウント値とにより、画素信号に対応したデータが得られる。ラッチされたデータは、後段の出力部17に出力され、エンコード等の処理が行われる。
【００７１】
上記のように、信号レベルに応じた画素信号のAD変換時には、ラッチ回路L_0〜L_6が、比較部109での比較終了に係るタイミング（第2のタイミング）でイネーブル状態となり、このタイミングから所定の時間が経過したタイミング（第4のタイミング）でディスエーブル状態となる。このように、第2のタイミングから第4のタイミングまでの期間のみ、ラッチ回路L_0〜L_6が動作するため、ラッチ部108での消費電流を低減することができる。
【００７２】
信号レベルは単位画素3毎に異なることが多いため、信号レベルに応じた画素信号のAD変換時には、比較部109での比較が終了するタイミング、即ちラッチ回路L_0〜L_6がイネーブル状態となるタイミングは、各列の列AD変換部16で異なることが多い。このため、各列の列AD変換部16のラッチ回路L_0〜L_6がそれぞれ異なるタイミングでイネーブル状態となることにより、ラッチ回路L_0〜L_6内を流れる過渡的な電流は時間的に分散して流れるため、電源電圧およびグランド電圧に重畳する過渡的なバウンスは低減される。したがって、AD変換精度の劣化は発生しにくい。
【００７３】
尚、本例では、ラッチ回路L_0〜L_6の動作を制御することで低消費電力化を実現しているが、例えばラッチ回路L_1〜L_5の動作を制御することで低消費電力化を実現してもよい。また、これに限る必要もない。
【００７４】
上述したように、本実施形態によれば、リセットレベルに応じた画素信号をAD変換するときは、電源電圧またはグランド電圧に過渡的なバウンスが重畳しても、ラッチ部108にラッチを実行させるタイミングにおける過渡的なバウンスの影響をより低減することが可能となる。これによって、AD変換精度の劣化を低減することができ、より高画質な画像を取得することができる。また、信号レベルに応じた画素信号をAD変換するときは、ラッチ部108での消費電流を低減することができる。
【００７５】
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
【符号の説明】
【００７６】
2・・・撮像部、5・・・読出電流源部、6・・・アナログ部、12・・・垂直選択部、14・・・水平選択部、15・・・カラム処理部、16・・・列AD変換部、17・・・出力部、18，1018・・・クロック生成部、19・・・ランプ部、20・・・制御部、100・・・VCO、105，1105・・・計数部、107・・・ラッチ制御部、108，1108・・・ラッチ部、109，1109・・・比較部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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