(57)【要約】【課題】積層型の半導体装置において、半導体チップ間を接続する配線上の信号品質及び電源品質を評価する。【解決手段】配線７２〜７４を介して相互に接続されたメモリチップ１０及びロジックチップ２０と、配線７２〜７４に接続されたモニタ回路８０を含むアクティブインターポーザ３０とを備える。モニタ回路８０は配線７２〜７４に現れる電位レベルをモニタし、その結果を出力する。本発明によれば、メモリチップ１０とロジックチップ２０を接続する配線７２〜７４の電位レベルをアクティブインターポーザ３０に設けられたモニタ回路８０によってモニタ可能であることから、外部から直接観測することができない内部信号の信号品質や電源の電源品質を評価することが可能となる。【選択図】図４
2014002826.tif 000002
【特許請求の範囲】
【請求項１】
所定の配線を介して相互に接続された第１及び第２の半導体チップと、
前記所定の配線に接続されたモニタ回路を含む第３の半導体チップと、を備え、
前記第１及び第３の半導体チップは互いに積層され、
前記第２及び第３の半導体チップは互いに積層され、
前記モニタ回路は前記所定の配線に現れる電位レベルをモニタし、その結果を出力することを特徴とする半導体装置。
【請求項２】
前記第１乃至第３の半導体チップは互い積層されており、
前記所定の配線は、前記第１乃至第３の半導体チップの少なくとも１つを貫通して設けられた貫通電極を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記所定の配線は、前記第１及び第２の半導体チップ間において信号を送受信するための信号配線であり、
前記モニタ回路は、所定のタイミングにおいて前記信号配線に現れる電位レベルをモニタし、その結果得られるモニタ信号を出力することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記信号配線は、複数の正規配線と、前記複数の正規配線のいずれかに不良がある場合に代わりに用いられる冗長配線とを含み、
前記モニタ回路は前記冗長配線に現れる電位レベルをモニタすることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記所定の配線は、前記第１及び第２の半導体チップに電源電位を供給するための電源配線であり、
前記モニタ回路は、所定のタイミングにおいて前記電源配線に現れる電位レベルをモニタし、その結果得られるモニタ信号を出力することを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記第１の半導体チップは第１の内部回路を有し、
前記第２の半導体チップは前記第１の内部回路を制御するための第２の内部回路を有し、
前記所定のタイミングは前記第２の半導体チップによって制御され、
前記モニタ信号は前記第３の半導体チップから前記第２の半導体チップに供給されることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２の半導体チップは、前記モニタ信号に基づいて前記第２の内部回路の特性を調整することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の内部回路はメモリセルアレイを含み、前記第２の内部回路は前記メモリセルアレイにアクセスするためのロジック回路を含むことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
互いに積層された第１乃至第３の半導体チップを備え、
前記第１乃至第３の半導体チップは、少なくとも前記第１乃至第３の半導体チップの一つを貫通して設けられた複数の貫通電極を介して相互に接続され、
前記第１の半導体チップは第１の内部回路を有し、
前記第２の半導体チップは前記第１の内部回路を制御するための第２の内部回路を有し、
前記第３の半導体チップは前記複数の貫通電極の少なくとも一つに現れる電位レベルをモニタし、その結果を出力するモニタ回路を有することを特徴とする半導体装置。
【請求項１０】
前記複数の貫通電極は、前記第１及び第２の半導体チップ間において信号を送受信するための信号用貫通電極を含み、
前記モニタ回路は、所定のタイミングにおいて前記信号用貫通電極に現れる電位レベルをモニタし、その結果得られるモニタ信号を出力することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記複数の貫通電極は、前記第１及び第２の半導体チップ電源電位を供給するための電源用貫通電極を含み、
前記モニタ回路は、所定のタイミングにおいて前記電源用貫通電極に現れる電位レベルをモニタし、その結果得られるモニタ信号を出力することを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体装置と、前記半導体装置に接続された外部コントローラとを備え、
前記外部コントローラは、第１のコマンドを発行することにより前記半導体装置をテストモードにエントリさせ、前記テストモードにエントリした状態で第２のコマンドを発行することにより前記第１及び第２の半導体チップ間において信号の送受信を実行させ、
前記モニタ回路は、前記信号の送受信に伴って変動する前記電位レベルをモニタすることを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、複数の半導体チップが３次元的に積層されてなる半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
複数の半導体チップを３次元的に積層した半導体装置としては、いわゆるマルチチップモジュールが知られている。マルチチップモジュールは、複数の半導体チップを３次元的に積層するとともに、ボンディングワイヤなどを用いて各半導体チップのパッド電極とモジュール基板との接続を行うタイプの半導体装置である。この種の半導体装置では、各半導体チップのパッド電極は全てモジュール基板上の配線に接続されることから、各半導体チップに入出力する信号や各半導体チップに供給する電源の品質は、モジュール基板上の配線などを介して容易に観測することができる。
【０００３】
これに対し、近年においては、複数の半導体チップを３次元的に積層するとともに、上下に隣接する半導体チップ間を貫通電極によって接続するタイプの半導体装置が提案されている（特許文献１参照）。このようなタイプの半導体装置は、ボンディングワイヤなどが用いられないことから、実装サイズを小型化することができるとともに、ボンディングワイヤなどを用いた場合と比べて入出力信号数を大幅に増やすことが可能となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１５７２６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、貫通電極を用いた積層型の半導体装置、特に、メモリチップとコントロールチップのように異種の半導体チップを積層し、これらを貫通電極によって接続したタイプの半導体装置においては、半導体チップ間において送受信される信号や、各半導体チップに供給される電源を外部から直接観測することができない。これは、貫通電極がチップ積層体の内部電極であり、外部に引き出されることがないからである。このため、この種の半導体装置においては、貫通電極上の信号品質（Signal Integrity）や電源品質（Power Integrity）の評価を行うことができないという問題があった。このような問題は、貫通電極を用いるタイプの半導体装置において特に顕著であるが、積層型の半導体装置であって、半導体チップ間において送受信される信号や、各半導体チップに供給される電源を外部から直接観測することができないタイプの半導体装置に共通した問題である。
【課題を解決するための手段】
【０００６】
本発明の一側面による半導体装置は、所定の配線を介して相互に接続された第１及び第２の半導体チップと、前記所定の配線に接続されたモニタ回路を含む第３の半導体チップと、を備え、前記第１及び第３の半導体チップは互いに積層され、前記第２及び第３の半導体チップは互いに積層され、前記モニタ回路は前記所定の配線に現れる電位レベルをモニタし、その結果を出力することを特徴とする。
【０００７】
本発明の他の側面による半導体装置は、互いに積層された第１乃至第３の半導体チップを備え、前記第１乃至第３の半導体チップは、少なくとも前記第１乃至第３の半導体チップの一つを貫通して設けられた複数の貫通電極を介して相互に接続され、前記第１の半導体チップは第１の内部回路を有し、前記第２の半導体チップは前記第１の内部回路を制御するための第２の内部回路を有し、前記第３の半導体チップは前記複数の貫通電極の少なくとも一つに現れる電位レベルをモニタし、その結果を出力するモニタ回路を有することを特徴とする。
【０００８】
本発明による情報処理システムは、上記の半導体装置と、前記半導体装置に接続された外部コントローラとを備え、前記外部コントローラは、第１のコマンドを発行することにより前記半導体装置をテストモードにエントリさせ、前記テストモードにエントリした状態で第２のコマンドを発行することにより前記第１及び第２の半導体チップ間において信号の送受信を実行させ、前記モニタ回路は、前記信号の送受信に伴って変動する前記電位レベルをモニタすることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、第１の半導体チップと第２の半導体チップを接続する配線の電位レベルを第３の半導体チップに設けられたモニタ回路によってモニタ可能であることから、外部から直接観測することができない内部信号の信号品質や電源の電源品質を評価することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態による半導体装置１００の外観を示す模式図である。
【図２】貫通電極ＴＳＶの構造を示す断面図である。
【図３】半導体装置１００を備える情報処理システムのブロック図である。
【図４】各半導体チップに含まれる回路とその接続関係を説明するためのブロック図である。
【図５】モニタ回路８０の接続関係を説明するための模式図である。
【図６】モニタ回路８０の回路図である。
【図７】貫通電極ＴＳＶを含む正規配線及び冗長配線の一例を示す回路図である。
【図８】信号品質及び電源品質の評価手順を説明するためのフローチャートである。
【図９】モニタ値の評価により得られたアイ開口パターンの一例を示す図である。
【図１０】（ａ）は全てのリードデータＤＱ０〜ＤＱｎを同時に出力する例を示し、（ｂ）はリードデータＤＱ０〜ＤＱｎの出力タイミングに差を設けた例を示し、（ｃ）はリードデータＤＱ０〜ＤＱｎのスルーレートを小さくした例を示す。
【図１１】本発明の第２の実施形態による半導体装置２００の外観を示す模式図である。
【図１２】本発明の第３の実施形態による半導体装置３００の外観を示す模式図である。
【図１３】本発明の第４の実施形態による半導体装置４００の外観を示す模式図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の第１の実施形態による半導体装置１００の外観を示す模式図である。
【００１３】
図１に示すように、本実施形態による半導体装置１００は、互いに積層されたメモリチップ１０、ロジックチップ２０及びアクティブインターポーザ３０と、これらが搭載されたインターポーザ基板４０とを備える。メモリチップ１０、ロジックチップ２０及びアクティブインターポーザ３０は、それぞれシリコンなどの半導体基板に集積された半導体チップであり、本発明においてはそれぞれ第１〜第３の半導体チップと呼ぶことがある。一方、インターポーザ基板４０は樹脂からなる回路基板であり、半導体装置１００の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。
【００１４】
本実施形態においては、インターポーザ基板４０の上面４１側に、ロジックチップ２０、アクティブインターポーザ３０及びメモリチップ１０が下からこの順に積層されている。インターポーザ基板４０の下面４２には再配線層４３が設けられており、再配線層４３に設けられた図示しない配線が外部端子４４に接続されている。再配線層４３は、インターポーザ基板４０を貫通する図示しないビア導体を介して、上面４１に設けられた基板バンプ４５に接続されている。
【００１５】
ロジックチップ２０は、フェースアップ方式でインターポーザ基板４０に搭載されている。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザ基板４０とは反対側を向くように半導体チップを搭載する方式を指す。図１に示すように、ロジックチップ２０の主面２１には表面バンプＦＢが設けられ、裏面２２には裏面バンプＢＢが設けられている。ロジックチップ２０の主面２１側には回路形成層２３が設けられており、この回路形成層２３に各種ロジック回路などが形成される。裏面バンプＢＢは、ロジックチップ２０を貫通して設けられた貫通電極ＴＳＶを介して、回路形成層２３に形成された図示しない内部回路の入出力ノードや電源ノードの一部に接続されている。内部回路に含まれる残りの入出力ノードや電源ノードは、表面バンプＦＢに接続されている。図１に示すように、ロジックチップ２０の裏面バンプＢＢは、インターポーザ基板４０の基板バンプ４５に接合されている。
【００１６】
アクティブインターポーザ３０は、フェースアップ方式でロジックチップ２０上に積層されている。図１に示すように、アクティブインターポーザ３０の主面３１には表面バンプＦＢが設けられ、裏面３２には裏面バンプＢＢが設けられている。アクティブインターポーザ３０の主面３１側には回路形成層３３が設けられており、この回路形成層３３に後述するモニタ回路などが形成される。裏面バンプＢＢは、アクティブインターポーザ３０を貫通して設けられた貫通電極ＴＳＶを介して、回路形成層３３に形成された図示しない内部回路の入出力ノードや電源ノードに接続されている。図１に示すように、アクティブインターポーザ３０の裏面バンプＢＢは、ロジックチップ２０の表面バンプＦＢに接合されている。
【００１７】
メモリチップ１０は、フェースダウン方式でアクティブインターポーザ３０上に積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザ基板４０側を向くように半導体チップを搭載する方式を指す。図１に示すように、メモリチップ１０の主面１１には表面バンプＦＢが設けられている。メモリチップ１０の主面１１側には回路形成層１３が設けられており、この回路形成層１３にメモリセルアレイなどが形成される。尚、メモリチップ１０には貫通電極が設けられていない。これは、本実施形態による半導体装置１００ではメモリチップ１０が最上層に位置し、フェースダウン方式で積層されているためである。メモリチップ１０の表面バンプＦＢは、アクティブインターポーザ３０の表面バンプＦＢに接合されている。
【００１８】
図２は、アクティブインターポーザ３０に設けられた貫通電極ＴＳＶの構造を示す断面図である。
【００１９】
図２に示すように、貫通電極ＴＳＶはシリコン基板５０、シリコン基板５０の表面に設けられた層間絶縁膜５１、及びシリコン基板５０の裏面に設けられたパッシベーション膜５３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶはＣｕ（銅）からなる。シリコン基板５０の表面は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶの周囲には絶縁リング５２が設けられており、これによって、貫通電極ＴＳＶとトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング５２が一重に設けられているが、絶縁リング５２を二重に設けても構わない。絶縁リング５２を二重に設ければ、貫通電極ＴＳＶとシリコン基板５０との間の静電容量を低減することができる。
【００２０】
シリコン基板５０の裏面側における貫通電極ＴＳＶの端部は、裏面バンプＢＢで覆われている。特に限定されるものではないが、裏面バンプＢＢはＣｕ（銅）からなる貫通電極ＴＳＶの表面を覆うＳｎＡｇ半田からなる。一方、表面バンプＦＢは、各配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶの端部に接続されている。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部５６を有している。ピラー部５６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。
【００２１】
かかる構造により、平面視で同じ位置に設けられた表面バンプＦＢと裏面バンプＢＢは、貫通電極ＴＳＶを介して短絡された状態となる。表面バンプＦＢのピラー部５６は、パッシベーション膜５４を貫通して設けられている。パッシベーション膜５４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜５５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ４に設けられたパッドＭ１〜Ｍ４から引き出される内部配線（図示せず）を介して行われる。
【００２２】
ロジックチップ２０においても、図２に示す貫通電極ＴＳＶが一部用いられる。ロジックチップ２０においては、主に電源電位ＶＤＤ又は接地電位ＶＳＳを供給するための貫通電極として、図２に示す貫通電極ＴＳＶが用いられる。ロジックチップ２０に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に表面バンプＦＢが設けられておらず、別の平面位置に表面バンプＦＢが設けられる。ロジックチップ２０に含まれるロジック回路は、表面バンプＦＢと裏面バンプＢＢとの間に接続される。また、かかる構成により、ロジックチップ２０においては、表面バンプＦＢと裏面バンプＢＢとの間で配列ピッチの変換が行われる。
【００２３】
このように、本実施形態による半導体装置１００は、３つの半導体チップ１０，２０，３０が積層された構造を有し、メモリチップ１０についてはフェースダウン方式で搭載され、ロジックチップ２０及びアクティブインターポーザ３０についてはフェースアップ方式で搭載されている。但し、本発明による半導体装置がこれに限定されるものではなく、これら半導体チップを全てフェースアップ方式で積層しても構わないし、これら半導体チップを全てフェースダウン方式で積層しても構わない。
【００２４】
図３は、半導体装置１００を備える情報処理システムのブロック図である。
【００２５】
図３に示すように、本実施形態による情報処理システムは、半導体装置１００及びこれに接続された外部コントローラ６０からなる。半導体装置１００においては、ロジックチップ２０が外部コントローラ６０とのインターフェースを行うデバイスとして機能する。例えば、外部コントローラ６０から外部リードコマンドが発行されると、ロジックチップ２０によって外部リードコマンドが受け付けられ、内部リードコマンドに変換される。ロジックチップ２０によって変換された内部リードコマンドはメモリチップ１０に供給され、メモリチップ１０はこれに応答してリード動作を実行し、リードデータをロジックチップ２０に出力する。そして、ロジックチップ２０はリードデータを外部コントローラ６０に転送することにより、一連のリード動作が完了する。また、外部コントローラ６０から外部ライトコマンドが発行されるとともにライトデータが供給されると、ロジックチップ２０によって外部ライトコマンドが受け付けられ、内部ライトコマンドに変換される。ロジックチップ２０によって変換された内部ライトコマンドはライトデータとともにメモリチップ１０に供給される。メモリチップ１０はこれに応答してライト動作を実行し、ライトデータの書き込みを行う。これにより、一連のライト動作が完了する。
【００２６】
このように、メモリチップ１０に対して入出力される信号は、外部コントローラ６０には直接入出力されないため、その信号品質を外部から評価することはできない。しかもメモリチップ１０とロジックチップ２０は積層され、貫通電極ＴＳＶを介して接続されていることから、テスタによってプロービングすることも困難である。この問題は、メモリチップ１０に対して入出力される信号のみならず、メモリチップ１０に供給される電源に対しても同様である。例えば、メモリチップ１０がリードデータを出力する際、電源電位にどのようなノイズが重畳するのか、外部から観測することは困難である。
【００２７】
本実施形態による半導体装置１００ではこのような問題を解決すべく、アクティブインターポーザ３０が備えられている。アクティブインターポーザ３０は、メモリチップ１０とロジックチップ２０との間で入出力される信号や、メモリチップ１０に供給される電源電位を直接モニタするための半導体チップであり、図３に示すように、メモリチップ１０とロジックチップ２０とを接続する配線に接続されている。アクティブインターポーザ３０の動作はロジックチップ２０によって制御され、モニタにより得られた結果はロジックチップ２０に出力される。これにより、外部コントローラ６０又は図示しないテスタは、メモリチップ１０に対して入出力される信号の信号品質や、メモリチップ１０に供給される電源の電源品質を評価することが可能となる。
【００２８】
図４は、各半導体チップに含まれる回路とその接続関係を説明するためのブロック図である。
【００２９】
図４に示すように、半導体装置１００の内部配線には、信号配線７１，７２と電源配線７３，７４が含まれる。信号配線７１は、インターポーザ基板４０とロジックチップ２０とを接続する信号配線であり、上述した外部リードコマンド、外部ライトコマンド、リードデータ、ライトデータなどが送受信される。信号配線７１には、ロジックチップ２０に設けられた信号用の貫通電極ＴＳＶが含まれる。信号配線７１を用いて送受信される信号の信号品質は、インターポーザ基板４０上の外部端子４４を介して観測可能である。
【００３０】
信号配線７２は、ロジックチップ２０に形成された内部回路２４と、メモリチップ１０に形成された内部回路１４とを接続する信号配線であり、上述した内部リードコマンド、内部ライトコマンド、リードデータ、ライトデータなどが送受信される。信号配線７２には、アクティブインターポーザ３０に設けられた信号用の貫通電極ＴＳＶが含まれる。信号配線７２を用いて送受信される信号は、積層された複数のチップ間における信号であるため、外部から直接観測することはできない。メモリチップ１０に形成された内部回路１４はメモリセルアレイを含み、ロジックチップ２０に形成された内部回路２４はメモリセルアレイを制御するためのロジック回路を含む。
【００３１】
電源配線７３は電源電位ＶＤＤが供給される電源配線であり、電源配線７４は接地電位ＶＳＳが供給される電源配線である。これらの電源配線７３，７４は、ロジックチップ２０に形成された内部回路２４と、メモリチップ１０に形成された内部回路１４に接続されている。電源配線７３，７４には、ロジックチップ２０及びアクティブインターポーザ３０に設けられた電源用の貫通電極ＴＳＶが含まれる。電源配線７３，７４はインターポーザ基板４０上の外部端子４４に接続されているが、電源配線７３，７４は負荷容量が大きいため、内部回路１４，２４の動作に伴って電源電位ＶＤＤや接地電位ＶＳＳが瞬間的に変動した場合、メモリチップ１０やロジックチップ２０の近傍における正確な電位レベルについては、外部端子４４から観測することは困難である。
【００３２】
そして、アクティブインターポーザ３０にはモニタ回路８０が設けられており、モニタ回路８０には信号配線７２、電源配線７３，７４が接続されている。これにより、信号配線７２上を送受信される信号の信号品質や、電源配線７３，７４によって与えられる電源電位ＶＤＤや接地電位ＶＳＳの電源品質を直接モニタすることが可能とされている。尚、モニタ回路８０には、電源電位をモニタするためだけでなく、その動作電圧を供給するために、モニタ対象外の電源配線７３，７４が接続されていることは言うまでもない。モニタ対象外の電源配線７３，７４は、モニタ回路８０に専用の電源配線であっても構わない。
【００３３】
図５は、モニタ回路８０の接続関係を説明するための模式図である。
【００３４】
図５に示す出力バッファＯＢは、メモリチップ１０の内部回路１４及びロジックチップ２０の内部回路２４のいずれか一方に含まれる回路であり、入力レシーバＩＲはメモリチップ１０の内部回路１４及びロジックチップ２０の内部回路２４のいずれか他方に含まれる回路である。これら出力バッファＯＢ及び入力レシーバＩＲはいずれも電源配線７３，７４に接続されており、これらの電源配線７３，７４を介して供給される電源電位ＶＤＤ及び接地電位ＶＳＳ間の電圧によって動作する。そして、出力バッファＯＢから出力される信号は、信号配線７２を介して入力レシーバＩＲに供給される。
【００３５】
このような構成において、信号配線７２及び電源配線７３，７４は、アクティブインターポーザ３０に設けられたモニタ回路８０が接続されている。モニタ回路８０は、信号配線７２に接続されたアイ開口モニタ８２と、電源配線７３に接続されたＶＤＤモニタ８３と、電源配線７４に接続されたＶＳＳモニタ８４を含んでいる。アイ開口モニタ８２は、信号配線７２を介して伝送される信号の電位レベルをモニタすることにより、当該信号のアイ開口を測定するためのモニタ回路である。また、ＶＤＤモニタ８３は電源配線７３上に現れる電源電位ＶＤＤの電位レベルをモニタする回路であり、ＶＳＳモニタ８４は電源配線７４上に現れる接地電位ＶＳＳの電位レベルをモニタする回路である。
【００３６】
図６は、モニタ回路８０の回路図である。
【００３７】
図６に示すように、モニタ回路８０は、サンプリング回路８５ａ，８５ｂと、コンパレータ８６ａ，８６ｂと、基準電位生成回路８７ａ，８７ｂと、これらに接続された制御回路８８を備える。サンプリング回路８５ａ，８５ｂは、モニタ接点Ｎの電位レベルをサンプリングする回路であり、そのサンプリングタイミングは制御回路８８によって制御される。モニタ接点Ｎとは、モニタ対象となる信号配線７２又は電源配線７３，７４への接続点を指す。サンプリング回路８５ａ，８５ｂにサンプリングされた電位レベルは、それぞれコンパレータ８６ａ，８６ｂの一方の入力ノードに供給される。コンパレータ８６ａ，８６ｂの他方の入力ノードには、それぞれ基準電位生成回路８７ａ，８７ｂから出力される基準電位が供給される。基準電位生成回路８７ａ，８７ｂから出力される基準電位のレベルは、制御回路８８によって制御される。かかる構成により、コンパレータ８６ａは、サンプリング回路８５ａにサンプリングされた電位レベルと基準電位生成回路８７ａから出力される基準電位とを比較し、その結果を制御回路８８に出力する。同様に、コンパレータ８６ｂは、サンプリング回路８５ｂにサンプリングされた電位レベルと基準電位生成回路８７ｂから出力される基準電位とを比較し、その結果を制御回路８８に出力する。
【００３８】
ここで、サンプリング回路、コンパレータ及び基準電位生成回路を２つずつ用いているのは、モニタ接点Ｎの電位レベルが所定の範囲にあるか否か判定可能とするためである。つまり、基準電位生成回路８７ａ，８７ｂから出力される基準電位のレベルをそれぞれＶａ，Ｖｂとした場合、モニタ接点Ｎの電位レベルがＶａ〜Ｖｂの範囲にあるか否かを判定することができる。但し、本発明においてサンプリング回路、コンパレータ及び基準電位生成回路を２つずつ用いることは必須でない。
【００３９】
制御回路８８の動作は、ロジックチップ２０によって制御される。ロジックチップ２０は、制御回路８８を制御することによって、サンプリング回路８５ａ，８５ｂによるサンプリングタイミングと、基準電位生成回路８７ａ，８７ｂから出力される基準電位を種々に切り替え、各条件下においてコンパレータ８６ａ，８６ｂから得られる出力信号を制御回路８８より受信する。これにより、ロジックチップ２０は、当該モニタ接点Ｎがどのタイミングでどの程度の電位レベルとなっているかを評価することができる。
【００４０】
ここで、モニタ接点Ｎに接続される信号配線７２としては、実動作時に使用する信号配線であっても構わないし、実動作時には使用しない評価用のレプリカ配線であっても構わないし、不良のある正規の信号配線を置換するために用意された冗長配線であっても構わない。中でも、冗長配線にモニタ接点Ｎを接続することが最も好ましい。これは、実動作時に使用する信号配線の一部にモニタ接点Ｎを接続すると、モニタ接点Ｎが接続された信号配線とモニタ接点Ｎが接続されていない信号配線との間で特性が異なる可能性があるからである。実動作時に使用する全ての信号配線にモニタ接点Ｎを接続することも可能であるが、この場合、モニタ回路８０の回路規模が大きくなりすぎるため、特にデータバス幅が数百〜数千ビットであるワイドＩ／Ｏ型の半導体装置では現実的でない。
【００４１】
図７は、貫通電極ＴＳＶを含む正規配線及び冗長配線の一例を示す回路図である。
【００４２】
図７に示す信号配線は、メモリチップ１０に含まれる８つの出力バッファＯＢ１〜ＯＢ８と、ロジックチップ２０に含まれる８つの入力レシーバＩＲ１〜ＩＲ８との間を、９個の貫通電極ＴＳＶ１〜ＴＳＶ９を用いて接続している。これら９個の貫通電極ＴＳＶ１〜ＴＳＶ９のうち、貫通電極ＴＳＶ１〜ＴＳＶ８は正規配線を構成し、残りの貫通電極ＴＳＶ９は冗長配線を構成する。
【００４３】
図７に示すように、出力バッファＯＢ１〜ＯＢ８の出力ノードは、スイッチ回路ＳＷ１〜ＳＷ１６から選ばれた２つのスイッチ回路ＳＷｉ，ＳＷｉ＋１（ｉ＝１〜１５の奇数）にそれぞれ接続されている。そして、貫通電極ＴＳＶ１はスイッチ回路ＳＷ１に接続され、貫通電極ＴＳＶ９はスイッチ回路ＳＷ１６に接続され、貫通電極ＴＳＶ２〜ＴＳＶ８は、スイッチ回路ＳＷ２〜ＳＷ１５から選ばれた２つのスイッチ回路ＳＷｊ，ＳＷｊ＋１（ｊ＝２〜１４の偶数）にそれぞれ接続されている。入力レシーバＩＲ１〜ＩＲ８側も同様の回路構成を有している。
【００４４】
かかる構成により、正規配線を構成する貫通電極ＴＳＶ１〜ＴＳＶ８に不良が存在しない場合には、スイッチ回路ＳＷｉをオン、スイッチ回路ＳＷｉ＋１をオフにすれば、出力バッファＯＢ１〜ＯＢ８と入力レシーバＩＲ１〜ＩＲ８が、それぞれ貫通電極ＴＳＶ１〜ＴＳＶ８を介して接続されることになる。この場合、冗長配線を構成する貫通電極ＴＳＶ９は使用されない。これに対し、例えば正規配線を構成する貫通電極ＴＳＶ６に不良が存在する場合には、スイッチ回路ＳＷ１，ＳＷ３，ＳＷ５，ＳＷ７，ＳＷ９，ＳＷ１２，ＳＷ１４，ＳＷ１６をオン、他のスイッチ回路をオフにすれば、出力バッファＯＢ１〜ＯＢ８と入力レシーバＩＲ１〜ＩＲ８が、それぞれ貫通電極ＴＳＶ１〜ＴＳＶ５，ＴＳＶ７〜ＴＳＶ９を介して接続されることになる。これにより、不良のある貫通電極ＴＳＶ６の代わりに貫通電極ＴＳＶ９が使用され、不良が救済される。
【００４５】
このような構成において、モニタ動作時には不良救済用として使用しない貫通電極ＴＳＶ９に繋がる冗長配線にモニタ接点Ｎを接続すれば、実動作に影響を与えることなく、信号品質の評価を行うことが可能となる。しかも、図７に示す回路構成の場合、各信号配線の回路構成が互いに同じであるため、正規配線上を送受信する信号の信号品質と冗長配線上を送受信する信号の信号品質はほぼ正確に一致する。このため、代表して冗長配線にモニタ接点Ｎを接続すれば、複数の正規配線上の信号の信号品質を纏めて正しく評価することが可能となる。尚、図７に示す例では８つの正規配線に対して１つの冗長配線を割り当てているが、本発明がこれに限定されるものではなく、例えば、３２個の正規配線に対して１つの冗長配線を割り当てても構わないし、６４個の正規配線に対して２つの冗長配線を割り当てても構わない。
【００４６】
次に、本実施形態による半導体装置１００の信号品質及び電源品質の評価手順について説明する。
【００４７】
図８は、信号品質及び電源品質の評価手順を説明するためのフローチャートである。
【００４８】
まず、外部コントローラ６０からテストコマンドを発行することによって、半導体装置１００をテストモードにエントリさせる（ステップＳ１）。テストモードにエントリすると、ロジックチップ２０は図７に示したスイッチ回路ＳＷ１〜ＳＷ１６を制御することにより、冗長配線を有効とする。具体的には、スイッチ回路ＳＷ１６をオンさせることによって、出力バッファＯＢ８と入力レシーバＩＲ８を貫通電極ＴＳＶ９によって接続する。
【００４９】
次に、外部コントローラ６０はモニタ用のパラメータをロジックチップ２０に供給し、これにより図６に示したサンプリング回路８５ａ，８５ｂのサンプリングタイミング、並びに、基準電位生成回路８７ａ，８７ｂから出力される基準電位のレベルを設定する（ステップＳ２）。この状態で、外部コントローラ６０から外部コマンドを発行し、ロジックチップ２０とメモリチップ１０との間で実際にアクセス動作を実行する。例えば、外部コントローラ６０から外部リードコマンドを発行し、実際にリード動作を実行する（ステップＳ３）。この時、ロジックチップ２０は、メモリチップ１０へのアクセスタイミングと同期して、アクティブインターポーザ３０に含まれるモニタ回路８０に対してモニタ動作を指示する。これにより、モニタ回路８０は設定された条件（サンプリングタイミング及び基準電位）でモニタ動作を行い、その結果コンパレータ８６ａ，８６ｂから得られる出力信号（モニタ値）をロジックチップ２０に出力する。ロジックチップ２０に供給されたモニタ値は、所定のタイミングで、或いは、外部コントローラ６０からの指示に基づいて、外部コントローラ６０に転送される（ステップＳ４）。
【００５０】
このような一連の動作をモニタ用のパラメータを変更しながら複数回実行し（ステップＳ２〜ステップＳ５）、全てのパラメータを用いたモニタ動作が終了すると、得られたモニタ値の評価を外部コントローラ６０側にて行う（ステップＳ６）。図９は、モニタ値の評価により得られたアイ開口パターンの一例を示す図である。
【００５１】
そして、モニタ値の評価に基づいて、半導体装置１００の最適な特性を外部コントローラ６０側で決定し、これをロジックチップ２０に設定する。設定する特性としては、内部リードコマンドの発行タイミングや、メモリチップ１０からリードデータを出力するタイミング及びスルーレートなどが挙げられる。リードデータの出力調整の一例としては、例えば図１０（ａ）に示すように全てのリードデータＤＱ０〜ＤＱｎを同時に出力させる方法や、図１０（ｂ）に示すようにリードデータＤＱ０〜ＤＱｎの出力タイミングに差を設ける方法や、図１０（ｃ）に示すようにリードデータＤＱ０〜ＤＱｎのスルーレートを小さくする方法などが挙げられる。図１０（ｂ），（ｃ）に示した出力調整の例は、図１０（ａ）の出力調整方法では電源ノイズが大きくなりすぎる場合に有効である。
【００５２】
特性の調整が完了したら、外部コントローラ６０からテストイグジットコマンドを発行することによって、半導体装置１００をテストモードからイグジットさせる（ステップＳ８）。これにより、半導体装置１００の内部は特性が最適に調整された状態となることから、その後正しく通常動作を行うことが可能となる。図８に示した信号品質及び電源品質の評価は、製造段階において実行しても構わないし、実使用時に実行しても構わない。製造段階において実行する場合、評価の結果得られた最適な特性を、例えばロジックチップ２０に設けられた不揮発性メモリに記憶すればよい。また、実使用時に実行する場合、電源投入後の初期化動作時にこれを実行すればよい。さらには、実製品に対して信号品質及び電源品質の評価を行うだけでなく、設計・開発段階で試作品に対して信号品質及び電源品質の評価を行うことも可能である。
【００５３】
以上説明したように、本実施形態による半導体装置１００によれば、メモリチップ１０とロジックチップ２０とを接続する配線にモニタ回路８０を接続していることから、これらチップが貫通電極ＴＳＶを介して接続されている場合であっても、貫通電極ＴＳＶ上の信号及び電源の電位レベルを直接観測することができる。しかも、モニタ回路８０をメモリチップ１０及びロジックチップ２０とは別のアクティブインターポーザ３０に形成していることから、メモリチップ１０及びロジックチップ２０のチップ面積が増大したり、回路設計が複雑化したりすることがない。また、アクティブインターポーザ３０がメモリチップ１０及びロジックチップ２０とは別の半導体チップであることから、使用するメモリチップ１０やロジックチップ２０の種類、積層数、積層順序などによる制約を受けることなくモニタリングが可能となる。
【００５４】
以下、本発明の他の実施形態について説明する。
【００５５】
図１１は、本発明の第２の実施形態による半導体装置２００の外観を示す模式図である。
【００５６】
本実施形態による半導体装置２００は、４枚のメモリチップ１０ａ〜１０ｄが積層されている点において、上述した第１の実施形態による半導体装置１００と相違する。その他の点については第１の実施形態による半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５７】
本実施形態においては、４枚のメモリチップ１０ａ〜１０ｄのうち、最上層のメモリチップ１０ａを除くメモリチップ１０ｂ〜１０ｄには、当該チップを貫通する貫通電極ＴＳＶが設けられている。メモリチップ１０ｂ〜１０ｄに設けられた貫通電極ＴＳＶの構造は図２を用いて説明したとおりである。これにより、データバス、アドレスバス、コマンドバスなどは、４枚のメモリチップ１０ａ〜１０ｄ間でワイヤードオアされた状態となる。尚、最上層のメモリチップ１０ａに貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため貫通電極ＴＳＶを設ける必要がないからである。最上層のメモリチップ１０ａに貫通電極ＴＳＶが設けない場合、例えば他のメモリチップ１０ｂ〜１０ｄに比べてメモリチップ１０ａの厚みを厚くすることにより、チップ割れが発生しやすい最上層の半導体チップの強度を高めることが可能となる。但し、最上層のメモリチップ１０ａに貫通電極ＴＳＶを設けても構わない。この場合、全てのメモリチップ１０ａ〜１０ｄを全て同一の工程で作製することが可能となる。
【００５８】
本実施形態においても、メモリチップ１０ａ〜１０ｄとロジックチップ２０との間にアクティブインターポーザ３０が積層されている。これにより、メモリチップ１０ａ〜１０ｄとロジックチップ２０との間で送受信される信号の信号品質や、メモリチップ１０ａ〜１０ｄに供給される電源の電源品質を直接モニタすることができる。尚、メモリチップ１０の積層数については４枚に限定されるものではなく、３枚以下であっても構わないし、５枚以上であっても構わない。
【００５９】
図１２は、本発明の第３の実施形態による半導体装置３００の外観を示す模式図である。
【００６０】
本実施形態による半導体装置３００は、アクティブインターポーザ３０が最上層に配置されている点において、上述した第２の実施形態による半導体装置２００と相違する。本実施形態においても第２の実施形態による半導体装置２００と同じ効果を得ることができる。本実施形態においては、アクティブインターポーザ３０が最上層にフェースダウン方式で搭載されているため、アクティブインターポーザ３０に貫通電極ＴＳＶを設ける必要がない。これにより、アクティブインターポーザ３０をより安価に作製することが可能となる。このように、本発明においてアクティブインターポーザ３０に貫通電極ＴＳＶを設けることは必須でない。また、本実施形態においては、アクティブインターポーザ３０の厚みをある程度厚く設計することにより、全体的な機械的強度を高めることも可能である。
【００６１】
図１３は、本発明の第４の実施形態による半導体装置４００の外観を示す模式図である。
【００６２】
本実施形態による半導体装置４００は、メモリチップ１０ａ〜１０ｄとロジックチップ２０がアクティブインターポーザ３０の別平面上に搭載されている点において、上述した第２の実施形態による半導体装置２００と相違する。このような構成のため、本実施形態においてはメモリチップ１０ａ〜１０ｄとロジックチップ２０とを接続するデータバスは、アクティブインターポーザ３０上に形成される。そして、メモリチップ１０ａ〜１０ｄがいわゆるワイドＩ／Ｏ型である場合、アクティブインターポーザ３０に形成すべきデータバスのビット幅が極めて多くなる。本実施形態においては、このように多数のデータバスが形成されるアクティブインターポーザ３０にモニタ回路８０が内蔵されていることから、アクティブインターポーザ３０上における信号の信号品質や、電源の電源品質を直接モニタすることが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６４】
例えば、上記の各実施形態においては、メモリチップ１０とロジックチップ２０が混載された半導体装置を例に説明したが、混載する半導体チップの種類や組み合わせについては特に限定されるものではない。したがって、互いに種類の異なる複数のロジックチップが積層されてなる半導体装置に本発明を適用することも可能である。
【符号の説明】
【００６５】
１０，１０ａ〜１０ｄ    メモリチップ
１１，２１，３１    主面
１４，２４    内部回路
２０      ロジックチップ
２２，３２    裏面
１３，２３，３３    回路形成層
３０      アクティブインターポーザ
４０      インターポーザ基板
４１      上面
４２      下面
４３      再配線層
４４      外部端子
４５      基板バンプ
５０      シリコン基板
５１      層間絶縁膜
５２      絶縁リング
５３，５４    パッシベーション膜
５５      ポリイミド膜
５６      ピラー部
６０      外部コントローラ
７１，７２    信号配線
７３，７４    電源配線
８０      モニタ回路
８２      アイ開口モニタ
８３      ＶＤＤモニタ
８４      ＶＳＳモニタ
８５ａ，８５ｂ    サンプリング回路
８６ａ，８６ｂ    コンパレータ
８７ａ，８７ｂ    基準電位生成回路
８８      制御回路
１００，２００，３００，４００    半導体装置
ＢＢ      裏面バンプ
ＦＢ      表面バンプ
ＩＲ１〜ＩＲ８    入力レシーバ
Ｌ１〜Ｌ４    配線層
Ｍ１〜Ｍ４    パッド
Ｎ        モニタ接点
ＯＢ１〜ＯＢ８    出力バッファ
ＳＷ１〜ＳＷ１６    スイッチ回路
ＴＨ１〜ＴＨ３    スルーホール電極
ＴＳＶ    貫通電極
【図１】
2014002826.tif 000003
【図２】
2014002826.tif 000004
【図３】
2014002826.tif 000005
【図４】
2014002826.tif 000006
【図５】
2014002826.tif 000007
【図６】
2014002826.tif 000008
【図７】
2014002826.tif 000009
【図８】
2014002826.tif 000010
【図１０】
2014002826.tif 000011
【図１１】
2014002826.tif 000012
【図１２】
2014002826.tif 000013
【図１３】
2014002826.tif 000014
【図９】
2014002826.tif 000015