(57)【要約】      （修正有）【課題】ソースフィールドプレートへの電界集中を緩和でき、高耐圧でかつ信頼性の高い電界効果トランジスタを提供する。【解決手段】ソース電極１１に電気的に接続されたソースフィールドプレート１７が、ゲート電極１３を覆うようにドレイン電極１２側に向かって層間絶縁膜２３上に延在する。ソースフィールドプレート１７のドレイン電極１２側の端縁部は、ゲート電極１３のドレイン電極１２側の端縁部よりもドレイン電極１２側にすると共に、層間絶縁膜２３とソースフィールドプレート１７との界面を平坦面とする。【選択図】図２
2014168048.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と、
上記ソース電極と上記ゲート電極との間および上記ドレイン電極と上記ゲート電極との間で上記窒化物半導体層上に形成された絶縁膜と、
少なくとも上記絶縁膜上および上記ゲート電極上に形成された層間絶縁膜と、
上記ソース電極に電気的に接続され、上記ゲート電極を覆うように上記ドレイン電極側に向かって上記層間絶縁膜上に延在するソースフィールドプレートと
を備え、
上記ソースフィールドプレートの上記ドレイン電極側の端縁部は、上記ゲート電極の上記ドレイン電極側の端縁部よりも上記ドレイン電極側にあり、
上記層間絶縁膜と上記ソースフィールドプレートとの界面が平坦面であることを特徴とする電界効果トランジスタ。
【請求項２】
請求項１に記載の電界効果トランジスタにおいて、
上記層間絶縁膜は、少なくとも上記絶縁膜上および上記ゲート電極上に形成された第１の層間絶縁膜と、その第１の層間絶縁膜上に形成された第２の層間絶縁膜とを有し、
上記第１の層間絶縁膜と上記第２の層間絶縁膜との間かつ上記第１の層間絶縁膜の凹凸表面の凹部を埋める絶縁性を有する平坦化膜を備えたことを特徴とする電界効果トランジスタ。
【請求項３】
請求項２に記載の電界効果トランジスタにおいて、
上記平坦化膜が上記第１の層間絶縁膜の凹凸表面の凹部を埋めることによって、上記第１の層間絶縁膜の凸部および上記凹部を埋めた上記平坦化膜で上記第２の層間絶縁膜と接する平坦面を形成していることを特徴とする電界効果トランジスタ。
【請求項４】
請求項２または３に記載の電界効果トランジスタにおいて、
上記層間絶縁膜かつ上記ソース電極上および上記ドレイン電極上に形成されたコンタクトホールを備え、
上記平坦化膜は、上記コンタクトホールに対して間隔をあけて設けられていることを特徴とする電界効果トランジスタ。
【請求項５】
窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と、
上記ソース電極と上記ゲート電極との間および上記ドレイン電極と上記ゲート電極との間で上記窒化物半導体層上に形成された絶縁膜と、
少なくとも上記絶縁膜上および上記ゲート電極上に形成された第１の層間絶縁膜と、
上記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
上記ソース電極に電気的に接続され、上記ゲート電極を覆うように上記ドレイン電極側に向かって上記第２の層間絶縁膜上に延在するソースフィールドプレートと
を備え、
上記ソースフィールドプレートの上記ドレイン電極側の端縁部は、上記ゲート電極の上記ドレイン電極側の端縁部よりも上記ドレイン電極側にあり、
上記第２の層間絶縁膜と上記ソースフィールドプレートとの界面が平坦面である電界効果トランジスタの製造方法であって、
少なくとも上記絶縁膜上および上記ゲート電極上に上記第１の層間絶縁膜を形成する工程と、
上記第１の層間絶縁膜の凹凸表面上に平坦化膜を形成する工程と、
上記平坦化膜の上側および上記第１の層間絶縁膜の凹凸表面のうちの凸部の上側を除去して平坦化する工程と、
上記平坦化された上記第１の層間絶縁膜上および上記平坦化膜上に上記第２の層間絶縁膜を形成する工程と
を有することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタおよび電界効果トランジスタの製造方法に関し、詳しくは、窒化物半導体層上にソース電極,ドレイン電極およびゲート電極が形成された電界効果トランジスタおよびその電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、電界効果トランジスタとしては、特許文献１(特開２００８−２４４００１号公報)および特許文献２(特開２０１１−２４９４３９号公報)に記載されたものがある。この特許文献１,２に記載された電界効果トランジスタは、ソース電極に電気的に接続されたソースフィールドプレートを、ゲート電極を覆うように絶縁膜上に形成している。
【０００３】
これにより、上記特許文献１の電界効果トランジスタは、ゲート電極とドレイン電極との耐圧を向上でき、電流コラプス現象に起因するオン抵抗の増大を抑制すると共にリーク電流を低減している。
【０００４】
また、上記特許文献２の電界効果トランジスタは、ソースフィールドプレートをドレイン電極側に伸ばした上で絶縁膜の一部を開口して、その開口部にソースフィールドプレートを埋めることで、寄生容量を減らしている。
【０００５】
しかしながら、上記特許文献１,２の電界効果トランジスタでは、ソースフィールドプレートをドレイン電極に近づけていることから、ソースフィールドプレートへの電界集中によりドレイン電極との耐圧が劣化するという問題がある。また、このような電界効果トランジスタでは、ドレイン電圧が低電圧(特許文献１では３００Ｖ、特許文献２では６０Ｖ)の領域を扱っており、ドレイン電圧が高電圧(例えば６００Ｖ)の領域では、耐圧や信頼性(寿命)が著しく低下するという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２４４００１号公報
【特許文献２】特開２０１１−２４９４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の課題は、ソースフィールドプレートへの電界集中を緩和でき、高耐圧でかつ信頼性の高い電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明の電界効果トランジスタは、
窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と、
上記ソース電極と上記ゲート電極との間および上記ドレイン電極と上記ゲート電極との間で上記窒化物半導体層上に形成された絶縁膜と、
少なくとも上記絶縁膜上および上記ゲート電極上に形成された層間絶縁膜と、
上記ソース電極に電気的に接続され、上記ゲート電極を覆うように上記ドレイン電極側に向かって上記層間絶縁膜上に延在するソースフィールドプレートと
を備え、
上記ソースフィールドプレートの上記ドレイン電極側の端縁部は、上記ゲート電極の上記ドレイン電極側の端縁部よりも上記ドレイン電極側にあり、
上記層間絶縁膜と上記ソースフィールドプレートとの界面が平坦面であることを特徴とする。
【０００９】
また、一実施形態の電界効果トランジスタでは、
上記層間絶縁膜は、少なくとも上記絶縁膜上および上記ゲート電極上に形成された第１の層間絶縁膜と、その第１の層間絶縁膜上に形成された第２の層間絶縁膜とを有し、
上記第１の層間絶縁膜と上記第２の層間絶縁膜との間かつ上記第１の層間絶縁膜の凹凸表面の凹部を埋める絶縁性を有する平坦化膜を備えた。
【００１０】
また、一実施形態の電界効果トランジスタでは、
上記平坦化膜が上記第１の層間絶縁膜の凹凸表面の凹部を埋めることによって、上記第１の層間絶縁膜の凸部および上記凹部を埋めた上記平坦化膜で上記第２の層間絶縁膜と接する平坦面を形成している。
【００１１】
また、一実施形態の電界効果トランジスタでは、
上記層間絶縁膜かつ上記ソース電極上および上記ドレイン電極上に形成されたコンタクトホールを備え、
上記平坦化膜は、上記コンタクトホールに対して間隔をあけて設けられている。
【００１２】
また、一実施形態の電界効果トランジスタでは、
上記ソース電極上の上記コンタクトホールは、上記第２の層間絶縁膜に隣接する領域に、上記コンタクトホールの内側方向に向かって傾斜するテーパ面を有すると共に、上記第１の層間絶縁膜に隣接する領域に、上記窒化物半導体層の平面に対して略垂直な面を有し、
上記ドレイン電極上の上記コンタクトホールは、上記第２の層間絶縁膜に隣接する領域に、上記コンタクトホールの内側方向に向かって傾斜するテーパ面を有すると共に、上記第１の層間絶縁膜に隣接する領域に、上記窒化物半導体層の平面に対して略垂直な面を有する。
【００１３】
また、一実施形態の電界効果トランジスタでは、
上記ソースフィールドプレート上に形成された第３の層間絶縁膜と、
上記ソース電極上かつ上記コンタクトホール内に形成されたソース配線層と、
上記ドレイン電極上かつ上記コンタクトホール内に形成されたドレイン配線層と、
上記ソース配線層を介して上記ソース電極に電気的に接続され、上記ソースフィールドプレートの少なくとも一部を覆うように、上記第３の層間絶縁膜上に延在するソース給電メタルと、
上記ドレイン配線層を介して上記ドレイン電極に電気的に接続され、上記ソースフィールドプレートの少なくとも一部を覆うように、上記第３の層間絶縁膜上に延在するドレイン給電メタルと
を備え、
上記第３の層間絶縁膜と上記ソース給電メタルとの界面および上記第３の層間絶縁膜と上記ドレイン給電メタルとの界面が平坦面である。
【００１４】
また、一実施形態の電界効果トランジスタでは、
上記ソースフィールドプレートと上記ドレイン配線層との間は、上記第３の層間絶縁膜で全て埋められている。
【００１５】
また、一実施形態の電界効果トランジスタでは、
上記ゲート電極の上部から上記ドレイン電極側に向かって上記絶縁膜上に延在するゲートフィールドプレートを備え、
上記ゲートフィールドプレートの上記ドレイン電極側の端縁部から、上記ドレイン電極または上記ドレイン電極に電気的に接続された導電部までの上記窒化物半導体層の平面に沿った方向の距離をＬ１とし、上記ゲートフィールドプレートの上記ドレイン電極側の端縁部から上記ソースフィールドプレートの上記ドレイン電極側の端縁部までの上記窒化物半導体層の平面に沿った方向の距離をＬ２とするとき、
Ｌ２／Ｌ１  ≧  ０.３以上
である。
【００１６】
また、この発明の電界効果トランジスタの製造方法では、
窒化物半導体層と、
上記窒化物半導体層上にまたは上記窒化物半導体層内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極およびドレイン電極と、
上記ソース電極と上記ドレイン電極との間かつ上記窒化物半導体層上に形成されたゲート電極と、
上記ソース電極と上記ゲート電極との間および上記ドレイン電極と上記ゲート電極との間で上記窒化物半導体層上に形成された絶縁膜と、
少なくとも上記絶縁膜上および上記ゲート電極上に形成された第１の層間絶縁膜と、
上記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
上記ソース電極に電気的に接続され、上記ゲート電極を覆うように上記ドレイン電極側に向かって上記第２の層間絶縁膜上に延在するソースフィールドプレートと
を備え、
上記ソースフィールドプレートの上記ドレイン電極側の端縁部は、上記ゲート電極の上記ドレイン電極側の端縁部よりも上記ドレイン電極側にあり、
上記第２の層間絶縁膜と上記ソースフィールドプレートとの界面が平坦面である電界効果トランジスタの製造方法であって、
少なくとも上記絶縁膜上および上記ゲート電極上に上記第１の層間絶縁膜を形成する工程と、
上記第１の層間絶縁膜の凹凸表面上に平坦化膜を形成する工程と、
上記平坦化膜の上側および上記第１の層間絶縁膜の凹凸表面のうちの凸部の上側を除去して平坦化する工程と、
上記平坦化された上記第１の層間絶縁膜上および上記平坦化膜上に上記第２の層間絶縁膜を形成する工程と
を有することを特徴とする。
【００１７】
また、一実施形態の電界効果トランジスタの製造方法では、
上記第２の層間絶縁膜をエッチングマスクを用いてウェットエッチングすることにより、上記ソース電極上および上記ドレイン電極上にコンタクトホールの上側部分となる第１ホール部を夫々形成する工程と、
上記ソース電極上および上記ドレイン電極上に形成された上記第１ホール部のさらに下側を上記エッチングマスクを用いてドライエッチングすることにより、上記ソース電極の一部および上記ドレイン電極の一部を露出させて、上記コンタクトホールの下側部分となる第２ホール部を夫々形成する工程と
を有する。
【発明の効果】
【００１８】
以上より明らかなように、この発明によれば、ソースフィールドプレートのドレイン電極側の端縁部がゲート電極のドレイン電極側の端縁部よりもドレイン電極側にし、かつ、絶縁膜上およびゲート電極上に形成された層間絶縁膜と、ゲート電極を覆うようにドレイン電極側に向かって層間絶縁膜上に延在するソースフィールドプレートとの界面を平坦化することによって、ゲート電極への電界集中およびソースフィールドプレートへの電界集中が緩和されると共に、層間絶縁膜とソースフィールドプレートとの界面に段差がなくなるので、段差に起因する断線などの問題が解消される。これにより、高耐圧でかつ信頼性の高い電界効果トランジスタを実現することができる。
【図面の簡単な説明】
【００１９】
【図１】図１はこの発明の第１実施形態の電界効果トランジスタの一例としてのＧaＮ系ＨＦＥＴの平面模式図である。
【図２】図２は図１のII−II線から見たＧaＮ系ＨＦＥＴの断面図である。
【図３】図３は図２に示すＧaＮ系ＨＦＥＴの断面の各部の寸法を示す模式図である。
【図４】図４は図１のIV−IV線から見たＧaＮ系ＨＦＥＴの断面図である。
【図５】図５は図４に示すＧaＮ系ＨＦＥＴの断面の各部の寸法を示す模式図である。
【図６】図６は上記ＧaＮ系ＨＦＥＴのゲートフィールドプレート端からソースフィールドプレート端までの距離を示す図である。
【図７】図７は上記ＧaＮ系ＨＦＥＴの加速試験の結果を示す図である。
【図８】図８は上記ＧaＮ系ＨＦＥＴの第２の層間絶縁膜とソースフィールドプレートとの界面が平坦面であるときの断面図である。
【図９】図９はＧaＮ系ＨＦＥＴの第２の層間絶縁膜とソースフィールドプレートとの界面に深さ２４０ｎｍの凹みがあるときの第１比較例の断面図である。
【図１０】図１０はＧaＮ系ＨＦＥＴの第２の層間絶縁膜とソースフィールドプレートとの界面に深さ７７０ｎｍの凹みがあるときの第２比較例の断面図である。
【図１１】図１１は第２の層間絶縁膜とソースフィールドプレートとの界面の凹みの深さに対するソースフィールドプレート端の電界強度を示す図である。
【図１２】図１２は第２の層間絶縁膜とソースフィールドプレートとの界面の凹みの深さに対するゲート電極直下の電界強度を示す図である。
【図１３】図１３はこの発明の電界効果トランジスタの製造方法の一例としてＧaＮ系ＨＦＥＴの製造工程を示す断面図である。
【図１４】図１４は図１３に続く製造工程を示す断面図である。
【図１５】図１５は図１４に続く製造工程を示す断面図である。
【図１６】図１６は図１５に続く製造工程を示す断面図である。
【図１７】図１７は図１６に続く製造工程を示す断面図である。
【発明を実施するための形態】
【００２０】
以下、この発明の電界効果トランジスタを図示の実施の形態により詳細に説明する。
【００２１】
〔第１実施形態〕
図１はこの発明の第１実施形態の電界効果トランジスタの一例としてのノーマリーオンタイプのＧaＮ系ＨＦＥＴ(ヘテロ接合電界効果トランジスタ)の平面模式図である。なお、図１では、理解し易くするためにソースフィールドプレートとソース配線層およびドレイン配線層を省略している。
【００２２】
この第１実施形態のＧaＮ系ＨＦＥＴは、図１に示すように、Ｓi基板(図示せず)上に形成された窒化物半導体層１０と、窒化物半導体層１０上に形成され、互いに間隔をあけて配置されたソース電極１１およびドレイン電極１２と、ソース電極１１とドレイン電極１２との間かつ窒化物半導体層１０上に形成されたゲート電極１３とを備えている。また、図１において、３１はソース電極１１にコンタクト部３１aを介して電気的に接続されたソース給電メタル、３２はドレイン電極１２にコンタクト部３２aを介して電気的に接続されたドレイン給電メタルである。
【００２３】
また、図２は図１のII−II線から見たＧaＮ系ＨＦＥＴの断面図を示しており、図４は図１のIV−IV線から見たＧaＮ系ＨＦＥＴの断面図を示している。なお、図２,図４では、ＧaＮ系ＨＦＥＴの断面の各部の実際の寸法と図面上の寸法とは一致していない。
【００２４】
図２,図４に示すように、窒化物半導体層１０上に、Ｔi／Ａlからなるソース電極１１とドレイン電極１２を互いに間隔をあけて形成している。上記窒化物半導体層１０上のソース電極１１とドレイン電極１２との間かつソース電極１１側にＴiＮからなるゲート電極１３を形成している。
【００２５】
上記窒化物半導体層１０は、Ｓi基板(図示せず)上に順に形成されたアンドープＧaＮ層１０１とアンドープＡlＧaＮ層１０２で構成されている。このアンドープＧaＮ層１０１とアンドープＡlＧaＮ層１０２との界面に２ＤＥＧ(２次元電子ガス)が発生する。
【００２６】
なお、上記基板は、Ｓi基板に限らず、サファイヤ基板やＳiＣ基板を用いてもよく、サファイヤ基板やＳiＣ基板上に窒化物半導体層を成長させてもよいし、ＧaＮ基板にＡlＧaＮ層を成長させる等のように、窒化物半導体からなる基板上に窒化物半導体層を成長させてもよい。また、適宜、バッファ層を基板と各層間に形成してもよい。また、上記アンドープＧaＮ層１０１とアンドープＡlＧaＮ層１０２との間に層厚１ｎｍ程度のＡｌＮ層をヘテロ改善層として形成してもよい。また、上記ＡlＧaＮ層１０２上にＧaＮキャップ層を形成してもよい。
【００２７】
ここでは、上記窒化物半導体層１０のアンドープＡlＧaＮ層１０２の厚さを例えば１０ｎｍとしてソース電極１１とドレイン電極１２をアニールすることでオーミックコンタクト可能にしている。なお、上記アンドープＡlＧaＮ層の厚さを例えば３０ｎｍとしてアンドープＡlＧaＮ層のオーミックコンタクト部分に予めＳiドープをしてｎ型化させることで電極のオーミックコンタクトを可能としてもよい。また、アンドープＡlＧaＮ層のうちのソース電極が形成される領域およびドレイン電極が形成される領域に予め、リセスを形成し、このリセスにソース電極およびドレイン電極を蒸着,アニールすることでオーミックコンタクトを可能としてもよい。
【００２８】
また、上記ゲート電極１３は、窒化物半導体層１０のアンドープＡlＧaＮ層１０２にショットキー接合している。
【００２９】
また、電流コラプスを抑制するためのコラプス抑制膜１４が、ソース電極１１とゲート電極１３との間およびドレイン電極１２とゲート電極１３との間で窒化物半導体層１０上に形成されている。
【００３０】
上記コラプス抑制膜１４は、一例としてＡｌＮを用いることが可能である。ただし、単結晶ＡlＮ膜は、２次元電子ガスに影響を与えることから多結晶もしくはアモルファスであることが望ましい。
【００３１】
あるいは、ＳiＯ２やＳiＯＣ、ＳiＯＮなどのＳiＯ２或いはＳiＯをベースとする化合物をコラプス抑制膜１４に用いることができる。
【００３２】
あるいはまた、コラプス抑制膜１４は、Ｓiリッチなシリコン窒化膜で作製することも可能である。このＳiリッチなシリコン窒化膜とは、Ｓi：Ｎ＝０.７５：１のストイキオメトリなシリコン窒化膜よりもシリコンＳiの比率の大きいＳiＮ膜であり、例えば、ＳiとＮとの組成比Ｓi：Ｎ＝１.１〜１.９：１であり、さらに好ましくは、ＳiとＮとの組成比Ｓi：Ｎ＝１.３〜１.５：１である。
【００３３】
また、ストイキオメトリなＳiＮ膜で作製された絶縁膜１５をコラプス抑制膜１４上に形成している。なお、この第１実施形態では、一例として、絶縁膜１５をストイキオメトリなＳiＮ膜で作製したが、例えば、ＳiＯＮ膜、ＳiＯ２膜、Ａl２Ｏ３膜、ＡlＮ膜等の他の酸化膜で作製してもよい。
【００３４】
上記ゲート電極１３は、窒化物半導体層１０のアンドープＡlＧaＮ層１０２にショットキー接合する基部１３aとその基部１３aからドレイン電極１２側に向かって絶縁膜１５上に延在するゲートフィールドプレート１３bとを有する。
【００３５】
また、このＧaＮ系ＨＦＥＴは、絶縁膜１５上およびゲート電極１３上に形成された第１の層間絶縁膜２１と、その第１の層間絶縁膜２１上に形成された第２の層間絶縁膜２３と、第１の層間絶縁膜２１と第２の層間絶縁膜２３との間かつ第１の層間絶縁膜２１の凹凸表面の凹部を埋める絶縁性を有する平坦化膜２２を備えている。
【００３６】
この平坦化膜２２の要件としては、
(i)  絶縁体であること
(ii)  下面に凹凸形状があっても、上面を容易に平坦できること
(iii)  望ましくは、平坦化膜の下面(凹凸形状側)に面している物質との間で、誘電率が大きく変わらないような物質を選べること(凹凸形状のところで、不要な電界集中を起こさないため)
がある。
【００３７】
この第１実施形態では、上記(i)〜(iii)を満たすＳＯＧ(Spin On Glass;スピン・オン・グラス)を用いたが、ＣＭＰ(Chemical Mechanical Polish; 化学的機械研磨)の手法を用いてもよい。また、平坦化膜の材料としては、周囲の物質によるが、例えばポリイミドやＢＰＳＧ(Boron Phosphorus Silicon Glass;ホウ素・リン・シリケート・ガラス)等でもよい。
【００３８】
また、上記ＧaＮ系ＨＦＥＴは、ソース電極１１に電気的に接続されたソース配線層１６と、そのソース配線層１６からゲート電極１３を覆うようにドレイン電極１２側に向かって延び、第２の層間絶縁膜２３上に延在するソースフィールドプレート１７とを備えている。このソースフィールドプレート１７のドレイン電極１２側の端縁部は、ゲート電極１３のドレイン電極１２側の端縁部よりもドレイン電極１２側にある。また、上記第２の層間絶縁膜２３とソースフィールドプレート１７との界面は平坦面である。
【００３９】
また、上記ＧaＮ系ＨＦＥＴは、ドレイン電極１２に電気的に接続されたドレイン配線層１８と、そのドレイン配線層１８からソース電極１１側に向かって延び、第２の層間絶縁膜２３上に僅かに延在するドレインフィールドプレート１９とを備えている。なお、このドレインフィールドプレート１９はなくてもよい。
【００４０】
上記ソースフィールドプレート１７上およびドレインフィールドプレート１９上、かつ、ソースフィールドプレート１７とドレインフィールドプレート１９の間を埋めるように第３の層間絶縁膜２４を形成している。また、第３の層間絶縁膜２４内に平坦化膜２５を形成している。
【００４１】
上記ソース配線層１６を介してソース電極１１に電気的に接続されたソース給電メタル３１(図４に示す)が、ソースフィールドプレート１７の一部を覆うように、第３の層間絶縁膜２４上に延在する。また、上記ドレイン配線層１８を介してドレイン電極１２に電気的に接続されたドレイン給電メタル３２(図２に示す)が、ソースフィールドプレート１７の一部を覆うように、第３の層間絶縁膜２４上に延在する。
【００４２】
上記第３の層間絶縁膜２４とソース給電メタル３１との界面および第３の層間絶縁膜２４とドレイン給電メタル３２との界面は平坦面である。上記ソースフィールドプレート１７とドレインフィールドプレート１９との間を第３の層間絶縁膜２４で全て埋めている。なお、ドレインフィールドプレート１９がない場合は、ソースフィールドプレート１７とドレイン配線層１８との間を第３の層間絶縁膜２４で全て埋める。
【００４３】
図３は図２に示すＧaＮ系ＨＦＥＴの断面の各部の寸法を示し、図５は図４に示すＧaＮ系ＨＦＥＴの断面の各部の寸法を示している。図３,図５に示すように、下側の平坦化膜２２の膜厚は、ゲート電極１３のゲートフィールドプレート１３bの厚さ(この第１実施形態では２０ｎｍ)にほぼ依存し、上側の平坦化膜２５の膜厚は、ソースフィールドプレート１７の厚さ(この第１実施形態では１.７μｍ)にほぼ依存する。
【００４４】
図６は上記ＧaＮ系ＨＦＥＴのゲートフィールドプレート１３b端からソースフィールドプレート１７端までの距離Ｌ２を示している。図６において、Ｌ１はゲートフィールドプレート１３bのドレイン電極１２側の端縁部からドレインフィールドプレート１９までの窒化物半導体層１０の平面に沿った方向の距離であり、Ｌ２はゲートフィールドプレート１３b端(ドレイン電極１２側の端縁部)からソースフィールドプレート１７端(ドレイン電極１２側の端縁部)までの窒化物半導体層１０の平面に沿った方向の距離である。
【００４５】
なお、この第１実施形態では、ゲートフィールドプレート１３bのドレイン電極１２側の端縁部からドレインフィールドプレート１９までの窒化物半導体層１０の平面に沿った方向の距離をＬ１としたが、ドレインフィールドプレート１９がない場合は、ソースフィールドプレート１７端に最も近くかつドレイン電極１２に接続されたドレイン配線層１８等とソースフィールドプレート１７端との距離になる。この発明では、ドレインフィールドプレートやドレイン配線層などは、ドレイン電極に電気的に接続された導電部である。
【００４６】
ここで、距離Ｌ２を２μｍおよび３μｍとして行ったＧaＮ系ＨＦＥＴの加速試験の結果を図７は示している。図７において、横軸は寿命[時間]を表し、縦軸は故障数／全数×１００[％]を表している。
【００４７】
この加速試験は、図１〜図５に示す構成のＧaＮ系ＨＦＥＴにおいて、周囲温度を２００℃とし、ソース電圧を０Ｖ、ゲート電圧を−１０Ｖ、ドレイン電圧を６００Ｖとして行った。
【００４８】
図７に示すように、距離Ｌ２を２μｍのときの故障数が全体の５０％となったときの寿命は７５時間であり、距離Ｌ２を３μｍのときの故障数が全体の５０％となったときの寿命は５５０時間であった。すなわち、距離Ｌ２が２μｍのＧaＮ系ＨＦＥＴに比べて距離Ｌ２が３μｍのＧaＮ系ＨＦＥＴの寿命が７.３倍(≒５５０／７５)延びた。
【００４９】
次に、図８は上記ＧaＮ系ＨＦＥＴの第２の層間絶縁膜２３とソースフィールドプレート１７との界面が平坦面であるときの断面図を示している。図８において、図２に示す構成と同一の構成部には同一参照番号を付している。また、Ａ１はソースフィールドプレート１７端(ドレイン電極１２側の端縁部)の電界強度測定領域、Ｂ１はゲート電極１３直下の電界強度測定領域である。
【００５０】
また、図９はＧaＮ系ＨＦＥＴの第２の層間絶縁膜１２３とソースフィールドプレート１７との界面に深さ２４０ｎｍの凹みがあるときの第１比較例の断面図を示している。図９では、第２の層間絶縁膜１２３とソースフィールドプレート１７との界面の凹みを埋めるように、ソースフィールドプレート１７端(ドレイン電極１２側の端縁部)の下方に埋め込み部１７aが形成されている。図９において、図２に示す構成と同一の構成部には同一参照番号を付している。また、Ａ２はソースフィールドプレート１７端の電界強度測定領域、Ｂ２はゲート電極１３直下の電界強度測定領域である。
【００５１】
また、図１０はＧaＮ系ＨＦＥＴの第２の層間絶縁膜１２３とソースフィールドプレート１７との界面に深さ７７０ｎｍの凹みがあるときの第２比較例の断面図を示している。図１０では、第２の層間絶縁膜１２３とソースフィールドプレート１７との界面の凹みを埋めるように、ソースフィールドプレート１７端(ドレイン電極１２側の端縁部)の下方に埋め込み部１７bが形成されている。図１０において、図２に示す構成と同一の構成部には同一参照番号を付している。Ａ３はソースフィールドプレート１７端の電界強度測定領域、Ｂ３はゲート電極１３直下の電界強度測定領域である。
【００５２】
なお、図９,図１０に示す第１,第２比較例のＧaＮ系ＨＦＥＴは、この発明と比較するためのものであって、この発明の電界効果トランジスタではない。
【００５３】
図１１は上記ＧaＮ系ＨＦＥＴの第２の層間絶縁膜２３,１２３とソースフィールドプレート１７との界面の凹みの深さに対するソースフィールドプレート１７端および埋め込み部１７a,１７b端の電界強度を示している(◆印)。ここで、ＧaＮ系ＨＦＥＴのコラプス抑制膜１４および絶縁膜１５としてシリコン窒化膜を用いている。
【００５４】
図１１に示すように、第２の層間絶縁膜２３,１２３とソースフィールドプレート１７との界面が平坦化されるほど、ソースフィールドプレート１７端の電界強度が緩和されて、耐圧と信頼性が向上する。
【００５５】
また、図１２は上記ＧaＮ系ＨＦＥＴの第２の層間絶縁膜２３,１２３とソースフィールドプレート１７との界面の凹みの深さに対するゲート電極１３直下の電界強度を示している(■印)。ここで、ＧaＮ系ＨＦＥＴのコラプス抑制膜１４および絶縁膜１５としてシリコン窒化膜を用いている。
【００５６】
図１２に示すように、第２の層間絶縁膜２３,１２３とソースフィールドプレート１７との界面の平坦化の有無に関わらず、ゲート電極１３直下の電界強度はほとんど変化せず、リーク電流特性に変化は生じない。
【００５７】
次に、この発明の電界効果トランジスタの製造方法の一例としてＧaＮ系ＨＦＥＴの製造工程を図１３〜図１７に従って説明する。なお、図１３〜図１７において、図１〜図５に示すＧaＮ系ＨＦＥＴと同一の構成部には、同一参照番号を付している。
【００５８】
この製造方法では、第１の層間絶縁膜２１上に形成された平坦化膜を全体にエッチングして、第１の層間絶縁膜２１の凹凸表面のうちの凸部の上側を除去して平坦化する。
【００５９】
まず、図示しないＳi基板上に、ＭＯＣＶＤ(有機金属気相成長)法を用いて、アンドープＧaＮ層１０１とアンドープＡlＧaＮ層１０２を順に形成する。
【００６０】
次に、上記アンドープＡlＧaＮ層１０２上に、プラズマＣＶＤ法を用いて、コラプス抑制膜１４となるシリコン窒化膜を形成する。
【００６１】
この電流コラプスとは、特に、ＧaＮ系半導体素子において顕著に表れるもので、低電圧動作でのトランジスタのオン抵抗と比べて、高電圧動作でのトランジスタのオン抵抗が著しく高くなってしまう現象である。
【００６２】
その後、上記コラプス抑制膜１４上に、プラズマＣＶＤ(化学的気相成長)法により、絶縁膜１５となるＳiＮ膜を形成する。
【００６３】
次に、フォトレジストをマスクとしてドライエッチングを行うことにより、コラプス抑制膜１４となるシリコン窒化膜および絶縁膜１５となるＳiＮ膜のうち、ソース電極１１,ドレイン電極１２を形成すべき領域、および、ゲート電極１３の基部１３aを形成すべき領域を除去して、この領域にアンドープＡlＧaＮ層１０２を露出させる。
【００６４】
次に、上記フォトレジストを除去し、コラプス抑制膜１４を熱処理する(例えば５００℃で３０分間)。
【００６５】
その後、ＴｉＮを全面スパッタし、フォトリソグラフィでゲート電極１３を形成すべきゲート電極形成領域にエッチングマスク(図示せず)を形成し、このエッチングマスクを用いてドライエッチングまたはウェットエッチングを行なって、ゲート電極形成領域以外のＴｉＮ膜を除去して、ＴｉＮからなるゲート電極１３を形成する。このゲート電極１３の基部１３aは、ＡlＧaＮ層１０２にショットキー接合している。
【００６６】
次に、フォトリソグラフィにより、ソース電極１１,ドレイン電極１２を形成すべき領域にレジストパターン(図示せず)を形成して、このレジストパターン上にＴｉ,Ａｌを順に蒸着し、リフトオフによりＴｉ/Ａｌからなるソース電極１１,ドレイン電極１２を形成する。
【００６７】
次に、上記ソース電極１１,ドレイン電極１２を、熱処理(オーミックアニール)してオーミック電極にする(例えば５００℃で３０分)。
【００６８】
次に、図１３に示すように、絶縁膜１５上およびソース電極１１,ドレイン電極１２,ゲート電極１３上に、ＳiＯ２からなる第１の層間絶縁膜２１を形成し、その第１の層間絶縁膜２１上に平坦化膜２２となるＳＯＧ膜１２２を形成する。そして、ＳＯＧ膜１２２の全体をエッチングする。
【００６９】
次に、図１４に示すように、図１３に示すＳＯＧ膜１２２のエッチングにより、第１の層間絶縁膜２１の凹凸表面の凹部を埋める平坦化膜２２を形成する。
【００７０】
次に、図１５に示すように、第１の層間絶縁膜２１上にＳiＯ２膜１２３を形成する。これにより、第１の層間絶縁膜２１と第２の層間絶縁膜２３との間には、第１の層間絶縁膜２１の凹凸表面の凹部を埋める平坦化膜２２が形成される。そして、エッチングマスク１１０を用いてＳiＯ２膜１２３をウェットエッチングする。
【００７１】
次に、図１６に示すように、図１５に示すエッチングマスク１１０を用いたＳiＯ２膜１２３のウェットエッチングにより、ソース電極１１上およびドレイン電極１２上のＳiＯ２膜１２３に、コンタクトホール２００(図１７に示す)の上側部分となる第１ホール部２０１を夫々形成する。そして、ソース電極１１上およびドレイン電極１２上に形成された第１ホール部２０１のさらに下側をエッチングマスク１１０を用いてドライエッチングする。
【００７２】
そして、図１７に示すように、図１６に示すエッチングマスク１１０を用いたＳiＯ２膜１２３のドライエッチングにより、ソース電極１１の一部およびドレイン電極１２の一部を露出させて、コンタクトホール２００の下側部分となる第２ホール部２０２を夫々形成する。これにより、ソース電極１１上およびドレイン電極１２上にコンタクトホール２００が夫々形成される。
【００７３】
上記コンタクトホール２００の第１ホール部２０１において、第２の層間絶縁膜２３に隣接する領域にコンタクトホール２００の内側方向に向かって傾斜するテーパ面２０１aを設けている。また、コンタクトホール２００の第２ホール部２０２において、第１の層間絶縁膜２１に隣接する領域に、窒化物半導体層１０の平面に対して略垂直な面２０２aを設けている。
【００７４】
上記構成のＧaＮ系ＨＦＥＴによれば、ソースフィールドプレート１７のドレイン電極１２側の端縁部がゲート電極のドレイン電極１２側の端縁部よりもドレイン電極１２側にし、かつ、絶縁膜(１４,１５)上およびゲート電極１３上に形成された層間絶縁膜(２１,２３)と、ゲート電極１３を覆うようにドレイン電極１２側に向かって層間絶縁膜(２１,２３)上に延在するソースフィールドプレート１７との界面を平坦化することによって、ゲート電極１３への電界集中およびソースフィールドプレート１７への電界集中が緩和される。さらに、層間絶縁膜(２１,２３)とソースフィールドプレート１７との界面に段差がないので、段差に起因する断線などの問題が解消される。これにより、高耐圧でかつ信頼性の高いＧaＮ系ＨＦＥＴを実現できる。
【００７５】
また、上記層間絶縁膜の第１の層間絶縁膜２１と第２の層間絶縁膜２３との間に、第１の層間絶縁膜２１の凹凸表面の凹部を埋めるように、絶縁性を有する平坦化膜２２を形成することによって、ＳＯＧ等などが用いられる平坦化膜２２によるオーバーエッチングを防止できると共に、平坦化膜２２上に第２の層間絶縁膜２３を敷くことで、ソースフィールドプレート１７との密着性を向上できる。
【００７６】
また、上記平坦化膜２２下にある第１の層間絶縁膜２１と、平坦化膜２２上の第２の層間絶縁膜２３とを接触させることにより、第１,第２の層間絶縁膜２１,２３同士の密着性を向上できる。
【００７７】
また、上記平坦化膜２２がコンタクトホール２００に対して間隔をあけて設けられていることによって、コンタクトホール２００をエッチングする際に、横方向へのエッチングを防止することができる。
【００７８】
また、上記ソース電極１１上のコンタクトホール２００およびドレイン電極１２上のコンタクトホール２００において、第２の層間絶縁膜２３に隣接する領域にコンタクトホール２００の内側方向に向かって傾斜するテーパ面２０１aを設けることによって、段差による断線を防止する。さらに、ソース電極１１上のコンタクトホール２００およびドレイン電極１２上のコンタクトホール２００において、第１の層間絶縁膜２１に隣接する領域に、窒化物半導体層１０の平面に対して略垂直な面２０２aを設けることによって、コンタクトホール２００をエッチングする際の、平坦化膜２２下の第１の層間絶縁膜２１と平坦化膜２２上の第２の層間絶縁膜２３との膜はがれや段差不良を防止できる。
【００７９】
また、上記第３の層間絶縁膜２４とソース給電メタル３１との界面を平坦化することによって、ソース給電メタル３１への電界集中が緩和されると共に、第３の層間絶縁膜２４とドレイン給電メタル３２との界面を平坦化することによって、ドレイン給電メタル３２への電界集中が緩和され、耐圧と逆バイアス特性の信頼性(寿命)がさらに向上する。
【００８０】
また、上記ソースフィールドプレート１７とドレイン配線層１８との間が第３の層間絶縁膜２４で全て埋められていることによって、均一な電位分布が得られると共に、温度変化による膨張・収縮が生じにくく、製品の歩留まりが向上する。
【００８１】
また、図６に示すゲートフィールドプレート１３bのドレイン電極１２側の端縁部からドレイン電極１２までの窒化物半導体層１０の平面に沿った方向の距離Ｌ１に対して、ゲートフィールドプレート１３bのドレイン電極１２側の端縁部からソースフィールドプレート１７のドレイン電極１２側の端縁部までの窒化物半導体層１０の平面に沿った方向の距離Ｌ２の比を０.３以上とすることによって、信頼性(寿命)がさらに向上する。
【００８２】
また、上記構成のＧaＮ系ＨＦＥＴの製造方法によれば、平坦化膜２２下にある第１の層間絶縁膜２１と、平坦化膜２２上の第２の層間絶縁膜２３とを接触させることにより、第１,第２の層間絶縁膜２１,２３同士の密着性を向上でき、高耐圧でかつ信頼性の高いＧaＮ系ＨＦＥＴを実現することができる。
【００８３】
また、上記平坦化膜２２下の第１の層間絶縁膜２１と平坦化膜２２上の第２の層間絶縁膜２３との界面をウェットエッチングに曝さないようにすることで、上記界面を伝っての平坦化膜２２の横方向エッチングを防止することができる。
【００８４】
〔第２実施形態〕
上記第１実施形態のＧaＮ系ＨＦＥＴでは、コラプス抑制膜１４および絶縁膜１５としてシリコン窒化膜(ＳiＮｘ)を用いたのに対して、この発明の第２実施形態の電界効果トランジスタの一例としてのノーマリーオンタイプのＧaＮ系ＨＦＥＴは、多結晶ＡlＮをコラプス抑制膜１４として用い、ＳiＯ２を絶縁膜１５として用いた。この第２実施形態のＧaＮ系ＨＦＥＴは、コラプス抑制膜１４と絶縁膜１５の組成を除いて第１実施形態のＧaＮ系ＨＦＥＴと同一の構成をしている。
【００８５】
この第２実施形態の電界効果トランジスタの電界強度の結果を図１１,図１２において△印で示している。
【００８６】
この第２実施形態のＧaＮ系ＨＦＥＴでは、図１１,図１２に示すように、上記第１実施形態のＧaＮ系ＨＦＥＴと同様の結果が得られており、コラプス抑制膜１４として用いた多結晶ＡlＮ、および、絶縁膜１５として用いたＳiＯ２は、ＳiＮｘ膜と同様の機能を有していることが明らかとなった。
【００８７】
なお、上記第１,第２実施形態では、窒化物半導体層をＧaＮ層とＡlＧaＮ層で構成したが、ＡlxＩnyＧa1-x-yＮ(ｘ≧０、ｙ≧０、０≦ｘ＋ｙ＜１)で表されるＧaＮ系半導体層を含むものでもよい。すなわち、上記ＧaＮ系半導体層は、ＡlＧaＮ、ＧaＮ、ＩnＧaＮ等を含むものとしてもよい。また、上記第１,第２実施形態では、ノーマリーオンタイプのＨＦＥＴについて説明したがノーマリーオフタイプでも同様の効果が得られる。
【００８８】
この発明の具体的な実施の形態について説明したが、この発明は上記第１,第２形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【００８９】
すなわち、この発明および実施形態をまとめると、次のようになる。
【００９０】
この発明の電界効果トランジスタは、
窒化物半導体層１０と、
上記窒化物半導体層１０上にまたは上記窒化物半導体層１０内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極１１およびドレイン電極１２と、
上記ソース電極１１と上記ドレイン電極１２との間かつ上記窒化物半導体層１０上に形成されたゲート電極１３と、
上記ソース電極１１と上記ゲート電極１３との間および上記ドレイン電極１２と上記ゲート電極１３との間で上記窒化物半導体層１０上に形成された絶縁膜(１４,１５)と、
少なくとも上記絶縁膜(１４,１５)上および上記ゲート電極１３上に形成された層間絶縁膜(２１,２３)と、
上記ソース電極１１に電気的に接続され、上記ゲート電極１３を覆うように上記ドレイン電極１２側に向かって上記層間絶縁膜(２１,２３)上に延在するソースフィールドプレート１７と
を備え、
上記ソースフィールドプレート１７の上記ドレイン電極１２側の端縁部は、上記ゲート電極１３の上記ドレイン電極１２側の端縁部よりも上記ドレイン電極１２側にあり、
上記層間絶縁膜(２１,２３)と上記ソースフィールドプレート１７との界面が平坦面であることを特徴とする。
【００９１】
上記構成によれば、ソースフィールドプレート１７のドレイン電極１２側の端縁部がゲート電極１３のドレイン電極１２側の端縁部よりもドレイン電極１２側にあることによって、ゲート電極１３への電界集中が緩和されると共に、絶縁膜(１４,１５)上およびゲート電極１３上に形成された層間絶縁膜(２１,２３)と、ゲート電極１３を覆うようにドレイン電極１２側に向かって層間絶縁膜(２１,２３)上に延在するソースフィールドプレート１７との界面を平坦化することによって、ソースフィールドプレート１７への電界集中が緩和される。また、層間絶縁膜(２１,２３)とソースフィールドプレート１７との界面に段差がないので、段差に起因する断線などの問題が解消される。これにより、高耐圧でかつ信頼性の高い電界効果トランジスタを実現できる。
【００９２】
また、一実施形態の電界効果トランジスタでは、
上記層間絶縁膜は、少なくとも上記絶縁膜(１４,１５)上および上記ゲート電極１３上に形成された第１の層間絶縁膜２１と、その第１の層間絶縁膜２１上に形成された第２の層間絶縁膜２３とを有し、
上記第１の層間絶縁膜２１と上記第２の層間絶縁膜２３との間かつ上記第１の層間絶縁膜２１の凹凸表面の凹部を埋める絶縁性を有する平坦化膜２２を備えた。
【００９３】
上記実施形態によれば、層間絶縁膜の第１の層間絶縁膜２１と第２の層間絶縁膜２３との間に、第１の層間絶縁膜２１の凹凸表面の凹部を埋めるように、絶縁性を有する平坦化膜２２を形成することによって、ＳＯＧ等などが用いられる平坦化膜２２によるオーバーエッチングを防止できると共に、平坦化膜２２上に第２の層間絶縁膜２３を敷くことで、ソースフィールドプレート１７との密着性を向上できる。
【００９４】
また、一実施形態の電界効果トランジスタでは、
上記平坦化膜２２が上記第１の層間絶縁膜２１の凹凸表面の凹部を埋めることによって、上記第１の層間絶縁膜２１の凸部および上記凹部を埋めた上記平坦化膜２２で上記第２の層間絶縁膜２３と接する平坦面を形成している。
【００９５】
上記実施形態によれば、平坦化膜２２下にある第１の層間絶縁膜２１と、平坦化膜２２上の第２の層間絶縁膜２３とを接触させることにより、第１,第２の層間絶縁膜２１,２３同士の密着性を向上できる。
【００９６】
また、一実施形態の電界効果トランジスタでは、
上記層間絶縁膜かつ上記ソース電極１１上および上記ドレイン電極１２上に形成されたコンタクトホール２００を備え、
上記平坦化膜２２は、上記コンタクトホール２００に対して間隔をあけて設けられている。
【００９７】
上記実施形態によれば、平坦化膜２２がコンタクトホール２００に対して間隔をあけて設けられていることによって、コンタクトホール２００をエッチングする際に、横方向へのエッチングを防止することができる。
【００９８】
また、一実施形態の電界効果トランジスタでは、
上記ソース電極１１上の上記コンタクトホール２００は、上記第２の層間絶縁膜２３に隣接する領域に、上記コンタクトホール２００の内側方向に向かって傾斜するテーパ面２０１aを有すると共に、上記第１の層間絶縁膜２１に隣接する領域に、上記窒化物半導体層１０の平面に対して略垂直な面２０２aを有し、
上記ドレイン電極１２上の上記コンタクトホール２００は、上記第２の層間絶縁膜２３に隣接する領域に、上記コンタクトホール２００の内側方向に向かって傾斜するテーパ面２０１aを有すると共に、上記第１の層間絶縁膜２１に隣接する領域に、上記窒化物半導体層１０の平面に対して略垂直な面２０２aを有する。
【００９９】
上記実施形態によれば、ソース電極１１上のコンタクトホール２００およびドレイン電極１２上のコンタクトホール２００において、第２の層間絶縁膜２３に隣接する領域にコンタクトホール２００の内側方向に向かって傾斜するテーパ面２０１aを設けることによって、段差による断線を防止すると共に、ソース電極１１上のコンタクトホール２００およびドレイン電極１２上のコンタクトホール２００において、第１の層間絶縁膜２１に隣接する領域に、窒化物半導体層１０の平面に対して略垂直な面２０２aを設けることによって、コンタクトホール２００をエッチングする際の、平坦化膜２２下の第１の層間絶縁膜２１と平坦化膜２２上の第２の層間絶縁膜２３との膜はがれや、段差不良を防止できる。
【０１００】
また、一実施形態の電界効果トランジスタでは、
上記ソースフィールドプレート１７上に形成された第３の層間絶縁膜２４と、
上記ソース電極１１上かつ上記コンタクトホール２００内に形成されたソース配線層１６と、
上記ドレイン電極１２上かつ上記コンタクトホール２００内に形成されたドレイン配線層１８と、
上記ソース配線層１６を介して上記ソース電極１１に電気的に接続され、上記ソースフィールドプレート１７の少なくとも一部を覆うように、上記第３の層間絶縁膜２４上に延在するソース給電メタル３１と、
上記ドレイン配線層１８を介して上記ドレイン電極１２に電気的に接続され、上記ソースフィールドプレート１７の少なくとも一部を覆うように、上記第３の層間絶縁膜２４上に延在するドレイン給電メタル３２と
を備え、
上記第３の層間絶縁膜２４と上記ソース給電メタル３１との界面および上記第３の層間絶縁膜２４と上記ドレイン給電メタル３２との界面が平坦面である。
【０１０１】
上記実施形態によれば、第３の層間絶縁膜２４とソース給電メタル３１との界面を平坦化することによって、ソース給電メタル３１への電界集中が緩和されると共に、第３の層間絶縁膜２４とドレイン給電メタル３２との界面を平坦化することによって、ドレイン給電メタル３２への電界集中が緩和され、耐圧と逆バイアス特性の信頼性(寿命)がさらに向上する。
【０１０２】
また、一実施形態の電界効果トランジスタでは、
上記ソースフィールドプレート１７と上記ドレイン配線層１８との間は、上記第３の層間絶縁膜２４で全て埋められている。
【０１０３】
上記実施形態によれば、ソースフィールドプレート１７とドレイン配線層１８との間が第３の層間絶縁膜２４で全て埋められていることによって、均一な電位分布が得られると共に、温度変化による膨張・収縮が生じにくく、製品の歩留まりが向上する。
【０１０４】
また、一実施形態の電界効果トランジスタでは、
上記ゲート電極１３の上部から上記ドレイン電極１２側に向かって上記絶縁膜(１４,１５)上に延在するゲートフィールドプレート１３bを備え、
上記ゲートフィールドプレート１３bの上記ドレイン電極１２側の端縁部から、上記ドレイン電極１２または上記ドレイン電極１２に電気的に接続された導電部までの上記窒化物半導体層１０の平面に沿った方向の距離をＬ１とし、上記ゲートフィールドプレート１３bの上記ドレイン電極１２側の端縁部から上記ソースフィールドプレート１７の上記ドレイン電極１２側の端縁部までの上記窒化物半導体層１０の平面に沿った方向の距離をＬ２とするとき、
Ｌ２／Ｌ１  ≧  ０.３以上
である。
【０１０５】
上記実施形態によれば、ゲートフィールドプレート１３bのドレイン電極１２側の端縁部からドレイン電極１２までの窒化物半導体層１０の平面に沿った方向の距離Ｌ１に対して、ゲートフィールドプレート１３bのドレイン電極１２側の端縁部からソースフィールドプレート１７のドレイン電極１２側の端縁部までの窒化物半導体層１０の平面に沿った方向の距離Ｌ２の比を０.３以上とすることによって、信頼性(寿命)がさらに向上する。
【０１０６】
また、この発明の電界効果トランジスタの製造方法では、
窒化物半導体層１０と、
上記窒化物半導体層１０上にまたは上記窒化物半導体層１０内に少なくとも一部が形成されると共に、互いに間隔をあけて配置されたソース電極１１およびドレイン電極１２と、
上記ソース電極１１と上記ドレイン電極１２との間かつ上記窒化物半導体層１０上に形成されたゲート電極１３と、
上記ソース電極１１と上記ゲート電極１３との間および上記ドレイン電極１２と上記ゲート電極１３との間で上記窒化物半導体層１０上に形成された絶縁膜(１４,１５)と、
少なくとも上記絶縁膜(１４,１５)上および上記ゲート電極１３上に形成された第１の層間絶縁膜２１と、
上記第１の層間絶縁膜２１上に形成された第２の層間絶縁膜２３と、
上記ソース電極１１に電気的に接続され、上記ゲート電極１３を覆うように上記ドレイン電極１２側に向かって上記第２の層間絶縁膜２３上に延在するソースフィールドプレート１７と
を備え、
上記ソースフィールドプレート１７の上記ドレイン電極１２側の端縁部は、上記ゲート電極１３の上記ドレイン電極１２側の端縁部よりも上記ドレイン電極１２側にあり、
上記第２の層間絶縁膜２３と上記ソースフィールドプレート１７との界面が平坦面である電界効果トランジスタの製造方法であって、
少なくとも上記絶縁膜(１４,１５)上および上記ゲート電極１３上に上記第１の層間絶縁膜２１を形成する工程と、
上記第１の層間絶縁膜２１の凹凸表面上に平坦化膜２２を形成する工程と、
上記平坦化膜２２の上側および上記第１の層間絶縁膜２１の凹凸表面のうちの凸部の上側を除去して平坦化する工程と、
上記平坦化された上記第１の層間絶縁膜２１上および上記平坦化膜２２上に上記第２の層間絶縁膜２３を形成する工程と
を有することを特徴とする。
【０１０７】
上記構成によれば、高耐圧でかつ信頼性の高い電界効果トランジスタを実現できる。
【０１０８】
また、一実施形態の電界効果トランジスタの製造方法では、
上記第２の層間絶縁膜２３をエッチングマスク１１０を用いてウェットエッチングすることにより、上記ソース電極１１上および上記ドレイン電極１２上にコンタクトホール２００の上側部分となる第１ホール部２０１を夫々形成する工程と、
上記ソース電極１１上および上記ドレイン電極１２上に形成された上記第１ホール部２０１のさらに下側を上記エッチングマスク１１０を用いてドライエッチングすることにより、上記ソース電極１１の一部および上記ドレイン電極１２の一部を露出させて、上記コンタクトホール２００の下側部分となる第２ホール部２０２を夫々形成する工程と
を有する。
【０１０９】
上記実施形態によれば、平坦化膜２２下の第１の層間絶縁膜２１と平坦化膜２２上の第２の層間絶縁膜２３との界面をウェットエッチングに曝さないようにすることで、上記界面を伝っての平坦化膜２２の横方向エッチングを防止することができる。
【符号の説明】
【０１１０】
１０…窒化物半導体層
１１…ソース電極
１２…ドレイン電極
１３…ゲート電極
１３a…基部
１３b…ゲートフィールドプレート
１４…コラプス抑制膜
１５…絶縁膜
１６…ソース配線層
１７…ソースフィールドプレート
１７a,１７b…埋め込み部
１８…ドレイン配線層
１９…ドレインフィールドプレート
２１…第１の層間絶縁膜
２２…平坦化膜
２３,１２３…第２の層間絶縁膜
２４…第３の層間絶縁膜
２５…平坦化膜
３１…ソース給電メタル
３１a…コンタクト部
３２…ドレイン給電メタル
３２a…コンタクト部
１０１…アンドープＧaＮ層
１０２…アンドープＡlＧaＮ層
１１０…エッチングマスク
２００…コンタクトホール
２０１…第１ホール部
２０１a…テーパ面
２０２…第２ホール部
２０２a…略垂直な面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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