(57)【要約】【課題】従来の表示装置では、画素回路の駆動トランジスタの閾値ばらつきを十分に補償することができない問題があった。【解決手段】本発明の表示装置は、保持容量ＣＳＴに保持された階調電圧に基づき発光素子を駆動する駆動トランジスタを含む画素回路を有し、初期化電圧ＶＣＳＴを第１の初期化電圧ＶＢＡＳとして一度階調データＶＤＡＴＡを書き込んだ後に、初期化電圧ＶＣＳＴを第２の初期化電圧ＶＳＥＴとして再度階調データＶＤＡＴＡを書き込む。【選択図】図１
2014115543.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、
階調データに対応した階調電圧を保持する保持容量と、
前記発光素子に前記階調電圧に応じた駆動電流を与える駆動トランジスタと、
初期化電圧が伝達される初期化電圧配線と前記駆動トランジスタのゲートとの間に接続され、第１の走査線信号に応じて開閉状態が制御される第１のスイッチトランジスタと、
前記駆動トランジスタのゲートとドレインとの間に接続され、第２の走査線信号に応じて開閉状態が制御される第２のスイッチトランジスタと、
を有する画素回路と、
前記第１の走査線信号と前記第２の走査線信号と前記初期化電圧を出力する制御回路と、を有し、
前記制御回路は、
第１の期間において前記第１のスイッチトランジスタを開状態とし、前記第２のスイッチトランジスタを閉状態として、前記初期化電圧を第１の電圧レベルの第１の初期化電圧として、前記保持容量の電荷を初期状態とし、
第２の期間において前記第１のスイッチトランジスタを閉状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第１の初期化電圧として、前記保持容量に第１の階調データに対応した第１の階調電圧を充電し、
第３の期間において前記第１のスイッチトランジスタを開状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第１の初期化電圧から前記第１の電圧レベルとは異なる第２の電圧レベルの第２の初期化電圧に切り替え、
第４の期間において前記第１のスイッチトランジスタを開状態とし、前記第２のスイッチトランジスタを閉状態として、前記初期化電圧を前記第２の初期化電圧として、前記保持容量に第２の画素データに対応した第２の階調電圧を充電し、
第５の期間において前記駆動トランジスタを前記第２の階調電圧に基づき導通状態として前記発光素子を駆動する表示装置。
【請求項２】
前記駆動トランジスタ、前記第１のスイッチトランジスタ、及び、第２のスイッチトランジスタは、Ｐ型半導体のトランジスタである請求項１に記載の表示装置。
【請求項３】
前記駆動トランジスタのドレインと前記発光素子との間に接続されるエミッショントランジスタを有し、
前記制御回路は、前記第３の期間から前記第５の期間に前記エミッショントランジスタを導通した状態とする請求項１又は２に記載の表示装置。
【請求項４】
前記駆動トランジスタのドレインと前記発光素子との間に接続されるエミッショントランジスタを有し、
前記制御回路は、前記第５の期間に前記エミッショントランジスタを導通した状態とする請求項１又は２に記載の表示装置。
【請求項５】
前記第１の期間及び前記第３の期間に前記駆動トランジスタのソースに電源電圧を与え、前記第２の期間及び前記第４の期間に前記駆動トランジスタのソースに前記階調データを与える電源配線制御回路を有する請求項１乃至４のいずれか１項に記載の表示装置。
【請求項６】
前記画素回路は、格子状に配置され、
奇数番目の行に配置される前記画素回路に接続される第１の電源供給配線と、
偶数番目の行に配置される前記画素回路に接続される第２の電源供給配線と、を有し、
前記電源配線制御回路は、前記第１の電源供給配線に前記電源電圧を与える期間に前記第２の電源供給配線に前記階調データを与え、前記第１の電源供給配線に前記階調データを与える期間に前記第２の電源供給配線に前記電源電圧を与える請求項５に記載の表示装置。
【請求項７】
前記第１の期間から前記第４の期間に前記駆動トランジスタのソースに前記階調データを与え、前記第５の期間に前記駆動トランジスタのソースに電源電圧を与える電源配線制御回路を有する請求項１乃至４のいずれか１項に記載の表示装置。
【請求項８】
前記第１の期間から前記第４の期間に前記発光素子のカソードにハイレベルの接地電圧を与え、前記第５の期間に前記カソードにロウレベルの接地電圧を与える接地電圧制御回路を有する請求項７に記載の表示装置。
【請求項９】
前記第１の初期化電圧は、前記第２の初期化電圧よりも高い電圧である請求項１乃至８のいずれか１項に記載の表示装置。
【請求項１０】
発光素子と、
階調データに対応した階調電圧を保持する保持容量と、
前記発光素子に前記階調電圧に応じた駆動電流を与える駆動トランジスタと、
前記駆動トランジスタのゲートとドレインとの間に接続され、第１の走査線信号に応じて開閉状態が制御される第１のスイッチトランジスタと、
初期化電圧が伝達される初期化電圧配線と前記駆動トランジスタのゲートとの間に接続され、第２の走査線信号に応じて開閉状態が制御される第２のスイッチトランジスタと、を有する画素回路の駆動方法であって、
第１の期間において前記第１のスイッチトランジスタを開状態とし、前記第２のスイッチトランジスタを閉状態として、前記初期化電圧を第１の電圧レベルの第１の初期化電圧として、前記保持容量の電荷を初期状態とし、
第２の期間において前記第１のスイッチトランジスタを閉状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第１の初期化電圧として、前記保持容量に第１の画素データに対応した第１の階調電圧を充電し、
第３の期間において前記第１のスイッチトランジスタを開状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第１の初期化電圧から前記第１の電圧レベルとは異なる第２の電圧レベルの第２の初期化電圧に切り替え、
第４の期間において前記第１のスイッチトランジスタを閉状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第２の初期化電圧として、前記保持容量に第２の画素データに対応した第２の階調電圧を充電し、
第５の期間において前記駆動トランジスタを前記第２の階調電圧に基づき導通状態とする画素回路の駆動方法。
【請求項１１】
前記駆動トランジスタ、前記第１のスイッチトランジスタ、及び、第２のスイッチトランジスタは、Ｐ型半導体のトランジスタである請求項１０に記載の画素回路の駆動方法。
【請求項１２】
前記画素回路は、さらに前記駆動トランジスタのドレインと前記発光素子との間に接続されるエミッショントランジスタを有し、
前記第３の期間から前記第５の期間に前記エミッショントランジスタを導通した状態とする請求項１０又は１１に記載の画素回路の駆動方法。
【請求項１３】
前記画素回路は、さらに前記駆動トランジスタのドレインと前記発光素子との間に接続されるエミッショントランジスタを有し、
前記第５の期間に前記エミッショントランジスタを導通した状態とする請求項１０又は１１に記載の画素回路の駆動方法。
【請求項１４】
前記第１の期間及び前記第３の期間に前記駆動トランジスタのソースに電源電圧を与え、前記第２の期間及び前記第４の期間に前記駆動トランジスタのソースに前記階調データを与える請求項１０乃至１３のいずれか１項に記載の画素回路の駆動方法。
【請求項１５】
前記画素回路は、格子状に配置され、
奇数番目の行に配置される前記画素回路に接続される第１の電源供給配線と、
偶数番目の行に配置される前記画素回路に接続される第２の電源供給配線と、を有し、
前記第１の電源供給配線に前記電源電圧を与える期間に前記第２の電源供給配線に前記階調データを与え、
前記第１の電源供給配線に前記階調データを与える期間に前記第２の電源供給配線に前記電源電圧を与える請求項１４に記載の画素回路の駆動方法。
【請求項１６】
前記第１の期間から前記第４の期間に前記駆動トランジスタのソースに前記階調データを与え、前記第５の期間に前記駆動トランジスタのソースに電源電圧を与える請求項１０乃至１３のいずれか１項に記載の画素回路の駆動方法。
【請求項１７】
前記第１の期間から前記第４の期間に前記発光素子のカソードにハイレベルの接地電圧を与え、前記第５の期間に前記カソードにロウレベルの接地電圧を与える接地電圧制御回路を有する請求項１６に記載の画素回路の駆動方法。
【請求項１８】
前記第１の初期化電圧は、前記第２の初期化電圧よりも高い電圧である請求項１０乃至１７のいずれか１項に記載の画素回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置及びその画素回路の駆動方法に関し、特に有機発光素子を有する表示装置及びその画素回路の駆動方法に関する。
【背景技術】
【０００２】
近年、有機発光表示装置として例えば有機ＥＬ素子等の自発光素子を利用した表示装置が多く採用されている。この表示装置では、画素に発光素子と当該発光素子を駆動する駆動トランジスタと、を含む画素回路を格子状に配置する。このとき、駆動トランジスタは、階調データに対応した階調電圧に基づき発光素子に流れる電流を生成する。つまり、有機発光素子を駆動することで画像を表示する表示装置では、駆動トランジスタの閾値ばらつきがあった場合、実際の発光素子の輝度と階調データにより指示される発光素子の輝度との間にずれが生じる。そこで、このような輝度ばらつきを低減する技術が特許文献１〜４に開示されている。
【０００３】
特許文献１、２では、駆動トランジスタに与える階調電圧を保持する保持容量への電圧の書き込みを複数回に分けて実施することで輝度ばらつきを低減する。また、特許文献３、４では、入力される画像データによって初期化電圧を可変することで輝度ばらつきを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−８８７４号公報
【特許文献２】特開２００８−２４９７４３号公報
【特許文献３】特開２００９−２５８２２７号公報
【特許文献４】特開２００９−２６５３２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、表示装置の画素数が増加しており、１つの画素への階調データの書き込み時間が短くなっている。しかしながら、特許文献１〜４の技術では、駆動トランジスタの閾値ばらつきを補償するために多くの時間を要する。そのため、特許文献１〜４に記載の技術を採用しても十分な閾値ばらつきの補償時間を確保できずに、十分に輝度ばらつきを低減することが出来ない問題がある。
【課題を解決するための手段】
【０００６】
本発明にかかる表示装置及びその画素回路の駆動方法は、画素回路が、発光素子と、階調データに対応した階調電圧を保持する保持容量と、前記発光素子に前記階調電圧に応じた駆動電流を与える駆動トランジスタと、前記駆動トランジスタのゲートとドレインとの間に接続され、第１の走査線信号に応じて開閉状態が制御される第１のスイッチトランジスタと、初期化電圧が伝達される初期化電圧配線と前記駆動トランジスタのゲートとの間に接続され、第２の走査線信号に応じて開閉状態が制御される第２のスイッチトランジスタと、を有する画素回路と、前記第１の走査線信号と前記第２の走査線信号と前記初期化電圧を出力する制御回路と、を有する。そして、第１の期間において前記第１のスイッチトランジスタを開状態とし、前記第２のスイッチトランジスタを閉状態として、前記初期化電圧を第１の電圧レベルの第１の初期化電圧として、前記保持容量の電荷を初期状態とし、第２の期間において前記第１のスイッチトランジスタを閉状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第１の初期化電圧として、前記保持容量に第１の画素データに対応した第１の階調電圧を充電し、第３の期間において前記第１のスイッチトランジスタを開状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第１の初期化電圧から前記第１の電圧レベルとは異なる第２の電圧レベルの第２の初期化電圧に切り替え、第４の期間において前記第１のスイッチトランジスタを閉状態とし、前記第２のスイッチトランジスタを開状態として、前記初期化電圧を前記第２の初期化電圧として、前記保持容量に第２の画素データに対応した第２の階調電圧を充電し、第５の期間において前記駆動トランジスタを前記第２の階調電圧に基づき導通状態として前記発光素子を駆動する。
【０００７】
これにより、本発明にかかる表示装置及び画素回路の駆動方法では、第１の期間及び第２の期間において階調データに基づく階調電圧の書き込みを完了し、その後、第３の期間及び第４の期間においてさらに高精度な閾値ばらつきを補償することができる。
【発明の効果】
【０００８】
本発明にかかる表示装置及びその画素回路の駆動回路によれば、駆動トランジスタの閾値ばらつきに起因する輝度ばらつきを低減することができる。
【図面の簡単な説明】
【０００９】
【図１】実施の形態１にかかる画素回路の回路図である。
【図２】実施の形態１にかかる画素回路の駆動手順を示すタイミングチャートである。
【図３Ａ】実施の形態１にかかる画素回路の第１の期間の動作を示す回路図である。
【図３Ｂ】実施の形態１にかかる画素回路の第２の期間の動作を示す回路図である。
【図３Ｃ】実施の形態１にかかる画素回路の第３の期間の動作を示す回路図である。
【図３Ｄ】実施の形態１にかかる画素回路の第４の期間の動作を示す回路図である。
【図３Ｅ】実施の形態１にかかる画素回路の第５の期間の動作を示す回路図である。
【図４Ａ】従来の画素回路における閾値の違いによるゲート電圧とドレイン電流の変化の違いを説明するグラフである。
【図４Ｂ】実施の形態１にかかる画素回路における閾値の違いによるゲート電圧とドレイン電流の変化の違いを説明するグラフである。
【図５】実施の形態１にかかる画素回路を含む表示装置のブロック図である。
【図６】実施の形態１にかかる表示装置の初期化電圧選択回路の回路図である。
【図７】実施の形態１にかかる表示装置の動作を示すタイミングチャートである。
【図８】実施の形態１にかかる駆動方法による発光パターンを説明する図である。
【図９】サイマルテイニアス駆動による発光パターンを説明する図である。
【図１０】実施の形態２にかかる表示装置のブロック図である。
【図１１】実施の形態２にかかる画素回路の駆動手順を示すタイミングチャートである。
【図１２】実施の形態２にかかる表示装置の動作を示すタイミングチャートである。
【図１３】実施の形態１にかかる表示装置においてサイマルテイニアス駆動を行う場合の動作を示すタイミングチャートである。
【図１４】実施の形態３にかかる画素回路のブロック図である。
【図１５】実施の形態３にかかる画素回路の駆動手順を示すタイミングチャートである。
【図１６Ａ】実施の形態３にかかる画素回路の第１の期間の動作を示す回路図である。
【図１６Ｂ】実施の形態３にかかる画素回路の第２の期間の動作を示す回路図である。
【図１６Ｃ】実施の形態３にかかる画素回路の第３の期間の動作を示す回路図である。
【図１６Ｄ】実施の形態３にかかる画素回路の第４の期間の動作を示す回路図である。
【図１６Ｅ】実施の形態３にかかる画素回路の第５の期間の動作を示す回路図である。
【図１７】実施の形態３にかかる画素回路を含む表示装置のブロック図である。
【図１８】実施の形態３にかかる表示装置の動作を示すタイミングチャートである。
【図１９】従来の記載の画素回路の回路図である。
【図２０】従来の画素回路の駆動手順を示すタイミングチャートである。
【図２１】従来の画素回路の初期化電圧を説明するための図である。
【図２２】従来の画素回路の駆動トランジスタの特性を説明するための図である。
【発明を実施するための形態】
【００１０】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。まず、本発明の実施の形態について説明する前に、駆動トランジスタの閾値ばらつきに起因する問題について説明する。そこで、従来の画素回路１００（例えば、特許文献４に記載の画素回路）の回路図を図１９に示す。
【００１１】
図１９に示す従来の画素回路１００は、駆動トランジスタＭ１１、スイッチトランジスタＭ１２、Ｍ１３、Ｍ１６、エミッショントランジスタＭ１４、Ｍ１５、容量Ｃ１、Ｃ２、及び、発光素子（例えば、有機ＥＬ素子であって、図１９ではダイオードの回路記号を用いて示した）を有する。
【００１２】
容量Ｃ１は、一端が電源電圧ＥＬＶＤＤが供給される動作電源に接続され、他端がスイッチトランジスタＭ１６のソースに接続される。スイッチトランジスタＭ１６は、ゲートに第２の走査線信号（例えば、画素回路が配置される行の１行前の画素回路の走査線信号）が与えられ、ドレインに初期化電圧Ｖｉｎｉｔが与えられる。
【００１３】
エミッショントランジスタＭ１５は、一方の端子が容量Ｃ１の一端に接続され、他方の端子が容量Ｃ２の一端に接続され、ゲートにエミッション制御信号ＥＭが与えられる。容量Ｃ２は、他端が駆動トランジスタＭ１１のゲートに接続される。駆動トランジスタＭ１１は、ゲートが容量Ｃ１及びＣ２の他端に接続され、ソースが容量Ｃ２の一端に接続され、ドレインがエミッショントランジスタＭ１４を介して発光素子のアノードに接続される。エミッショントランジスタＭ１４は、駆動トランジスタＭ１１のドレインと発光素子のアノードとの間に接続され、ゲートにエミッション制御信号ＥＭが与えられる。
【００１４】
スイッチトランジスタＭ１２は、駆動トランジスタＭ１１のゲートとドレインとの間に接続され、ゲートに第１の走査線信号（例えば、自画素回路への走査線信号）が与えられる。スイッチトランジスタＭ１３は、一方の端子が駆動トランジスタＭ１１のソースに接続され、他方の端子が階調データＶｄａｔａが伝達されるデータ線配線に接続され、ゲートに第１の走査線信号が与えられる。また、発光素子は、カソードが接地電圧ＥＬＶＳＳが供給される接地電源に接続される。
【００１５】
続いて、図１９に示した従来の画素回路１００の動作について説明する。そこで、従来の画素回路１００の動作を示すタイミングチャートを図２０に示す。図２０に示すように、従来の画素回路１００の動作は、データ更新期間と発光期間とに分けることができる。そして、１枚の画像が表示装置に表示される１フレームの処理を行う期間中に１行目の画素回路からｎ行目の画素回路まで行毎に順次データ更新動作と発光動作とを実施する。
【００１６】
続いて、データ更新期間における動作について説明する。従来の画素回路１００では、データ更新期間中に駆動トランジスタＭ１１の閾値ばらつきに対する補正処理も同時に行う。図２０に示すように、画素回路１００では、期間１において、第２の走査線信号ＳＣＡＮ（ｎ−１）をロウレベルとして、スイッチトランジスタＭ１６がオンする。これにより、駆動トランジスタＭ１１のゲート電位を初期化電圧Ｖｉｎｔに初期化する。
【００１７】
次いで、期間２において第１の走査線信号Ｓｃａｎ（ｎ）をロウレベルとして、スイッチトランジスタＭ１２、Ｍ１３をオンとする。これにより、画像データＶｄａｔａがスイッチトランジスタＭ１３、駆動トランジスタＭ１１、スイッチトランジスタＭ１２を介して、駆動トランジスタＭ１１のゲートに印加される。このとき、駆動トランジスタＭ１１とスイッチトランジスタＭ１２の接続を見ると、駆動トランジスタＭ１１のゲートとドレインはダイオード接続された状態となるので、結果として駆動トランジスタＭ１１のゲート電圧Ｖｇａｔｅとして（１）式で示す電圧が書き込まれ、容量Ｃ１には当該電圧が保持される。ここで、（１）式のＶｔｈは、駆動トランジスタＭ１１の閾値電圧である。
Ｖｇａｔｅ＝Ｖｄａｔａ−Ｖｔｈ      （１）
【００１８】
次いで、期間３において、スイッチトランジスタＭ１２、Ｍ１３をオフとしたかわりにエミッション制御信号ＥＭをロウレベルとして、エミッショントランジスタＭ１４、Ｍ１５をオンとする。容量Ｃ１の両端の電圧は駆動トランジスタＭ１１のゲート−ソース間電圧Ｖｇｓと等しくなるので、駆動トランジスタＭ１１には容量Ｃ１に保持された階調電圧によりバイアスされた電流が電源電圧ＥＬＶＤＤからエミッショントランジスタＭ１５、駆動トランジスタＭ１１、エミッショントランジスタＭ１４を通して発光素子（例えば、有機ＥＬ素子）に供給される。一般的に駆動トランジスタＭ１１に流れる電流は飽和状態では（２）式で表すことができる。
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２      （２）
ここで、βはトランジスタのサイズ等で決定される係数であり、Ｖｇｓはゲート−ソース間電圧、Ｖｔｈは駆動トランジスタＭ１１のしきい電圧である。
【００１９】
また、Ｖｇｓは電源電圧ＥＬＶＤＤ−（Ｖｄａｔａ−Ｖｔｈ）と等しいので、上記、（１）、（２）式から、最終的に有機ＥＬ素子に供給される電流は、（３）式で表すことができる。
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２      （３）
【００２０】
（３）式を見ると、閾値電圧Ｖｔｈは相殺され、結果として駆動トランジスタＭ１１のＶｔｈばらつきに依存せず、入力された階調データＶｄａｔａに対応する階調電圧のみで有機ＥＬ素子に流れる電流量を制御することができる。このように、従来の画素回路１００においても、駆動トランジスタＭ１１のＶｔｈばらつきを効果的に補償でき、表示装置の表示均一性を大幅に向上させることが可能である。
【００２１】
しかしながら、従来の画素回路では、与えられる階調データの違いによって補償性能にばらつきが生じるという問題がある。階調データの違いによる階調ばらつきについてより詳細に説明する。まず、従来の画素回路１００における一連の補償動作の初期化動作について簡単に説明する。画素回路１００において初期化動作を行わない場合、駆動トランジスタＭ１１のゲート電圧には前フレームの画像データに対応した電圧が残っている。このとき、前フレームに黒データ（例えば４．５Ｖ）が残っていた場合、現フレームで例えば白データ（例えば３．５Ｖ）を書き込むことは不可能である。これは駆動トランジスタＭ１１のゲート電圧とソース電圧（＝階調電圧）の関係から上記閾値電圧Ｖｔｈの補償を実施することを前提として考えれば必要であることは明白である。
【００２２】
特許文献３、４には、入力される階調データによって初期化電圧を可変する技術が開示されている。初期化状態のゲート電圧と補償期間における駆動トランジスタＭ１１のゲート電圧波形Ｖｇａｔｅを示したグラフを図２１に示す。図２１に示したように、画素回路１００では、駆動トランジスタＭ１１のゲート電圧Ｖｇａｔｅは初期化電圧Ｖｉｎｉｔに設定された後、トランジスタＭ１２がオンすることにより、駆動トランジスタＭ１１のゲートとドレインがダイオード接続され、補償動作が開始される（タイミングＴ１）。そして、駆動トランジスタＭ１１がカットオフ状態に近づいた時点（タイミングＴ２）でのゲート電圧（ここではＡ点に相当する階調電圧と階調データＶｄａｔａ１との電圧差Ｖｔｈ１及びＢ点に相当する階調電圧と階調データＶｄａｔａ２との差電圧Ｖｔｈ２）が駆動トランジスタＭ１１のＶｔｈとほぼ等しくなる。
【００２３】
しかしながら、図２１に示すように、初期化電圧Ｖｉｎｉｔと黒データ電圧Ｖｄａｔａ１との間の電圧差と、初期化電圧Ｖｉｎｉｔと白データ電圧Ｖｄａｔａ２との間の電圧差と、に差がある場合、閾値電圧補償動作時（Ｔ１−Ｔ２期間）に駆動トランジスタＭ１１にそれぞれ印加されるバイアス電圧が異なる。そのため、結果として、補償電圧（ここではＶｔｈ１とＶｔｈ２）に差が発生する。これは階調データＶｄａｔａに依存して駆動トランジスタＭ１１の閾値電圧補償性能に差が発生することを意味している。上記課題を解決するために特許文献３、４では、初期化電圧Ｖｉｎｉｔを決定する際に、初期化電圧Ｖｉｎｉｔと階調データＶｄａｔａ１との電圧差Ｖｂと初期化電圧Ｖｉｎｉｔと階調データＶｄａｔａ２との電圧差Ｖｗが一定になるような値にあらかじめ設定する。
【００２４】
しかしながら、特許文献３、４では、基本的な画素回路を構成するトランジスタ数が６個以上必要で、またそれらを駆動するための制御線の数も５本以上必要となる。また、初期化電圧Ｖｉｎｉｔを可変させるためには、例えば、図１９のＣ２のように追加の容量を追加するか、データ電圧Ｖｄａｔａに対応した初期化電圧Ｖｉｎｉｔを発生させるための外部回路が別途必要となり、これらの理由から、パネルの高精細化や歩留まり的には不利である。
【００２５】
また、近年の表示装置の高精細化に伴い、許容される補償時間（ここでは図２１のＴ１−Ｔ２期間に相当）は必然的に短くなる傾向にある。補償時間が十分確保されている場合、駆動トランジスタＭ１１は限りなくカットオフ状態に近づくため、駆動トランジスタＭ１１のゲート電圧波形は十分に飽和した状態でゲート電圧を確定させることができ、駆動トランジスタＭ１１の閾値電圧Ｖｔｈばらつきの影響を完全に補償することが可能となるが、実際の表示装置の駆動においては、表示装置の駆動周波数と画素数よって補償時間が一義的に決定されてしまうため、十分な時間を確保することは不可能である。表示装置の高精細化によって、実質的に確保できる補償時間が短くなると、補償動作の途中で駆動トランジスタＭ１１のゲート電圧が確定されてしまうので、結果として閾値電圧Ｖｔｈばらつきに対する補償性能は低下してしまう要因となる。
【００２６】
さらに、階調データ電圧Ｖｄａｔａと初期化電圧Ｖｉｎｉｔの差電圧が相対的に大きい場合、補償時に駆動トランジスタＭ１１の移動度ばらつきの影響が無視できなくなる。そこで、図２２に初期化電圧Ｖｉｎｉｔに対する駆動トランジスタＭ１１のドレイン電流の関係を示すグラフを示す。図２２に示す例では、それぞれ移動度の違いに応じて、ドレイン電流の特性がＩａ、Ｉｂとなる駆動トランジスタＭ１１を考える。図２２に示すように、初期化電圧をＶｉｎｉｔ１に設定した場合、ΔＩ１に相当する移動度ばらつきの影響を受ける。これに対して、初期化電圧をＶｉｎｉｔ２に設定した場合、上記移動度ばらつきの影響はΔＩ２と小さい。言い換えると、閾値電圧補償動作において画素毎の移動度ばらつきの影響を抑制するためには、初期化電圧Ｖｉｎｉｔを補償動作に影響を与えない範囲で、なるべくデータ電圧Ｖｄａｔａと近い電圧に設定することが望ましい。
【００２７】
本発明では、これらの課題点を解決しうる画素回路構成と駆動方法を提供することを特徴の１つとするものである。そこで、実施の形態１にかかる画素回路１の回路図を図１に示す。なお、以下で、説明する画素回路は、回路を構成するトランジスタとしてＰ型半導体のトランジスタを利用するが、トランジスタは、Ｐ型半導体のみに限られるものではない。
【００２８】
図１に示すように、実施の形態１にかかる画素回路１は、駆動トランジスタＭ１、第１のスイッチトランジスタＭ２、第２のスイッチトランジスタＭ３、エミッショントランジスタＭ４、発光素子（例えば、有機ＥＬ素子Ｄ１）、保持容量ＣＳＴを有する。
【００２９】
保持容量ＣＳＴは、階調データに対応した階調電圧を保持する。保持容量ＣＳＴは、駆動トランジスタＭ１のゲートと、初期化電圧ＶＣＳＴが伝達される初期化電圧配線と、の間に接続される。
【００３０】
駆動トランジスタＭ１は、有機ＥＬ素子Ｄ１に階調電圧に応じた駆動電流を与える。駆動トランジスタＭ１は、ソースが階調データＤＴ又は電源電圧ＥＬＶＤＤが時間的に交互に与えられる電源供給配線に接続され、ドレインがエミッショントランジスタＭ４を介して有機ＥＬ素子Ｄ１のアノードに接続される。また、駆動トランジスタＭ１のゲートは、保持容量ＣＳＴの一端に接続されると共に、第１のスイッチトランジスタＭ２を介して初期化電圧配線と接続される。
【００３１】
第１のスイッチトランジスタＭ２は、初期化電圧ＶＣＳＴが伝達される初期化電圧配線と駆動トランジスタＭ１のゲートとの間に接続され、第１の走査線信号に応じて開閉状態が制御される。なお、画素回路１では、第１の走査線信号ＳＣＡＮａ（ｎ）は、格子状に配置される画素回路のうち自画素回路の２行上に配置される画素回路のデータ更新を制御するための第１の走査線信号ＳＣＡＮｂ（ｎ−２）である。
【００３２】
第２のスイッチトランジスタＭ３は、駆動トランジスタＭ１のゲートとドレインとの間に接続され、第２の走査線信号ＳＣＡＮｂ（ｎ）に応じて開閉状態が制御される。
【００３３】
エミッショントランジスタＭ４は、駆動トランジスタＭ１１のドレインと有機ＥＬ素子Ｄ１との間に接続され、エミッション制御信号ＥＭにより開閉状態が制御される。
【００３４】
ここで、詳しくは後述するが、実施の形態１にかかる表示装置は、制御回路（図１では不図示）を有し、当該制御回路により第１の走査線信号ＳＣＡＮａ、第２の走査線信号ＳＣＡＮｂ及びエミッション制御信号ＥＭを生成する。また、制御回路は、初期化電圧ＶＣＳＴを出力する。また、制御回路は、初期化電圧ＶＣＳＴとしてセット電圧ＶＳＥＴとバイアス電圧ＶＢＡＳとを切り替えて出力する。
【００３５】
実施の形態１にかかる表示装置では、この制御回路による画素回路の制御方法に特徴の１つを有する。そこで、図２に実施の形態１にかかる画素回路１の駆動手順を示すタイミングチャートを示す。
【００３６】
図２に示すように、実施の形態１にかかる画素回路１では、１行の画素回路を駆動する１水平期間毎に制御信号の切り替えが行われる。また、実施の形態１にかかる画素回路１の制御は、データ更新期間と発光期間とに分けることができる。
【００３７】
そこで、まずデータ更新期間の動作について説明する。図２に示すように、実施の形態１にかかる表示装置では、データ更新処理に４水平期間を有する。つまり、実施の形態１にかかる表示装置では、データ更新期間に第１の期間ＴＭＡ〜第４の期間ＴＭＤが含まれる。
【００３８】
第１の期間ＴＭＡは、バイアス電圧ＶＢＡＳで保持容量ＣＳＴに書き込むバイアス電圧書き込み期間である。この第１の期間ＴＭＡでは、制御回路は、以下のような制御を行う。第１の走査線信号ＳＣＡＮａ（ｎ）をロウレベルとして第１のスイッチトランジスタＭ２を開状態（オフ状態）とする。第２の走査線信号ＳＣＡＮｂ（ｎ）をハイレベルとして第２のスイッチトランジスタを閉状態（オン状態）とする。初期化電圧ＶＣＳＴを第１の電圧レベルの第１の初期化電圧（例えば、バイアス電圧ＶＢＡＳ）とする。これにより、第１の期間ＴＭＡでは、保持容量ＣＳＴの両端の電圧がバイアス電圧ＶＢＡＳとなり、保持容量ＣＳＴの電荷が初期状態となる。また、駆動トランジスタＭ１のゲート電圧は、バイアス電圧ＶＢＡＳとなる。
【００３９】
この第１の期間ＴＭＡにおける画素回路１の動作を示す回路図を図３Ａに示す。図３Ａに示すように、第１の期間ＴＭＡでは、駆動トランジスタＭ１のゲートにバイアス電圧ＶＢＡＳが印加され、ソースに電源電圧ＥＬＶＤＤが印加される。しかし、駆動トランジスタＭ１及びエミッショントランジスタＭ４は遮断状態となっているため、有機ＥＬ素子Ｄ１に電流は流れない。
【００４０】
第２の期間ＴＭＢは、階調データの大きさに対する補償動作を行う前の階調データＶｄａｔａの書き込みを行うプリデータ書き込み期間である。この第２の期間ＴＭＢでは、制御回路は以下のような制御を行う。第１の走査線信号をハイレベルとして第１のスイッチトランジスタＭ２を閉状態とする。第２の走査線信号をロウレベルとして第２のスイッチトランジスタＭ３を開状態とする。初期化電圧ＶＣＳＴをバイアス電圧ＶＢＡＳとする。これにより、第２の期間ＴＭＢでは、保持容量ＣＳＴに第１の階調データに対応した第１の階調電圧が充電される。
【００４１】
この第２の期間ＴＭＢにおける画素回路１の動作を示す回路図を図３Ｂに示す。図３Ｂに示すように、第２の期間ＴＭＢでは、駆動トランジスタＭ１のソースに階調データＶＤＡＴＡが与えられる。そのため、第２の期間ＴＭＢでは、駆動トランジスタＭ１、第２のスイッチトランジスタＭ３を介してゲートに階調データＶＤＡＴＡに対応した階調電圧が印加される。このときの駆動トランジスタＭ１のゲート電圧Ｖｇａｔｅは（４）式によってあらわされる。
Ｖｇａｔｅ＝ＶＤＡＴＡ−Ｖｔｈ      （４）
ここで、Ｖｔｈは駆動トランジスタＭ１の閾値電圧である。なお、この第２の期間ＴＭＢの駆動トランジスタＭ１のゲート電圧Ｖｇａｔｅに基づき有機ＥＬ素子Ｄ１を発光させた場合、図１９に示した画素回路１００と同様に駆動トランジスタＭ１の閾値ばらつきのみに起因する輝度ばらつきを低減することができる。
【００４２】
第３の期間ＴＭＣは、階調データの大きさに対する補償動作を行うための初期化電圧を設定する初期化電圧設定期間である。この第３の期間ＴＭＣでは、制御回路は以下のような制御を行う。第１の走査線信号をハイレベルとして第１のスイッチトランジスタＭ２を開状態とする。第２の走査線信号をハイレベルとして第２のスイッチトランジスタＭ３を開状態とする。また、初期化電圧ＶＣＳＴをバイアス電圧ＶＢＡＳから第１の電圧レベルとは異なる第２の電圧レベルの第２の初期化電圧（例えば、セット電圧ＶＳＥＴ）に切り替える。実施の形態１では、このセット電圧ＶＳＥＴとしてバイアス電圧ＶＢＡＳよりも低い電圧とする。
【００４３】
この第３の期間ＴＭＣにおける画素回路１の動作を示す回路図を図３Ｃに示す。図３Ｃに示すように、第３の期間ＴＭＣでは、第２の期間ＴＭＢで設定された駆動トランジスタＭ１のゲート電圧が低下する。この第３の期間ＴＭＣにおける駆動トランジスタＭ１のゲート電圧Ｖｇａｔｅは（５）式によって表される。
Ｖｇａｔｅ＝（ＶＤＡＴＡ−Ｖｔｈ）−（ＶＢＡＳ−ＶＳＥＴ）      （５）
この（５）式で表される駆動トランジスタＭ１のゲート電圧Ｖｇａｔｅが実際に発光動作に用いられる階調電圧に対する初期化電圧となる。
【００４４】
第４の期間ＴＭＤは、発光動作で利用される階調データに対応した階調電圧を書き込むデータ書き込み期間である。この第４の期間ＴＭＤでは、制御回路は以下のような制御を行う。第１の走査線信号をハイレベルとして第１のスイッチトランジスタＭ２を開状態とする。第２の走査線信号をロウレベルとして第２のスイッチトランジスタＭ３を閉状態とする。また、初期化電圧ＶＣＳＴをセット電圧ＶＳＥＴとする。これにより、第４の期間ＴＭＤでは、保持容量ＣＳＴに第２の階調データに対応した第２の階調電圧が充電される。
【００４５】
この第４の期間ＴＭＤにおける画素回路１の動作を示す回路図を図３Ｄに示す。図３Ｄに示すように、第４の期間ＴＭＤでは、駆動トランジスタＭ１のソースに階調データＶＤＡＴＡが与えられる。そのため、第４の期間ＴＭＤでは、駆動トランジスタＭ１、第２のスイッチトランジスタＭ３を介してゲートに階調データＶＤＡＴＡに対応した階調電圧が印加される。このときの駆動トランジスタＭ１のゲート電圧Ｖｇａｔｅは（６）式によってあらわされる。
Ｖｇａｔｅ＝ＶＤＡＴＡ−Ｖｔｈ      （６）
【００４６】
この（６）式に示すゲート電圧Ｖｇａｔｅは、（４）式で示されたゲート電圧Ｖｇａｔｅと同じ電圧であるが、図２に示すように、第３の期間ＴＭＣのゲート電圧Ｖｇａｔｅと第４の期間ＴＭＤのゲート電圧Ｖｇａｔｅとの電圧差は、階調データＶＤＡＴＡの大きさによらずバイアス電圧ＶＢＡＳとセット電圧ＶＳＥＴとの電圧差となるため階調データＶＤＡＴＡの大きさによらず第４の期間ＴＭＤにおけるゲート電圧Ｖｇａｔｅの変化を一定に保つことができる。
【００４７】
続いて、発光期間の動作について説明する。発光期間はデータ更新期間の次の期間であるためこの発光期間を第５の期間ＴＭＥと称す。第５の期間ＴＭＤでは、駆動トランジスタＭ１を第４の期間ＴＭＤで書き込まれた第２の階調電圧に基づき導通状態として有機ＥＬ素子Ｄ１を駆動する。より具体的には、図２に示すように、第５の期間ＴＭＥでは、駆動トランジスタＭ１のソースに電源電圧ＥＬＶＤＤが印加される期間にエミッション制御信号ＥＭをロウレベルとして、有機ＥＬ素子Ｄ１に電流を印加する。
【００４８】
この第５の期間ＴＭＥの発光動作中の画素回路１の動作を示す回路図を図３Ｅに示す。図３Ｅに示すように、発光動作中は、第１のスイッチトランジスタＭ２及び第２のスイッチトランジスタＭ３を開状態とし、かつ、エミッショントランジスタＭ４を開状態として有機ＥＬ素子Ｄ１に電流を供給する。ここで、有機ＥＬ素子Ｄ１に流す電流は、（７）式で表すことができる。
Ｉ＝β（Ｖｇｓ−Ｖｔｈ）２      （７）
なお、（７）式のβは駆動トランジスタのサイズであって性能に関わる係数である。Ｖｇｓは駆動トランジスタＭ１のゲート−ソース間電圧である。そして、第５の期間ＴＭＥでは、ゲート−ソース間電圧Ｖｇｓは、ＥＬＶＤＤ−（ＶＤＡＴＡ−Ｖｔｈ）で表されるため、上記（６）、（７）式から有機ＥＬ素子Ｄ１に供給される電流Ｉは、（８）式で表される。
Ｉ＝β（ＥＬＶＤＤ−Ｖｄａｔａ＋Ｖｔｈ−Ｖｔｈ）２      （８）
つまり、実施の形態１にかかる画素回路１では、駆動トランジスタＭ１の閾値電圧Ｖｔｈのばらつきが補償されると共に、階調データＶＤＡＴＡに対して精度良く有機ＥＬ素子Ｄ１に流れる電流量を制御することができる。
【００４９】
ここで、第４の期間ＴＭＤについてより詳細に説明する。図４Ａに従来の画素回路１００における閾値の違いによるゲート電圧とドレイン電流の変化の違いを説明するグラフを示し、図４Ｂに実施の形態１にかかる画素回路１における閾値の違いによるゲート電圧とドレイン電流の変化の違いを説明するグラフを示す。
【００５０】
（５）式では、初期化電圧を決定する要素として、階調データＶＤＡＴＡと駆動トランジスタＭ１の閾値電圧Ｖｔｈが含まれる。これは入力される階調データＶＤＡＴＡと駆動トランジスタＭ１の閾値電圧Ｖｔｈに連動して画素毎に初期化電圧を変化させるという意味である。
【００５１】
理解のため図４Ａ及び図４Ｂを参照して初期化電圧Ｖｉｎｉｔを階調データＶＤＡＴＡと駆動トランジスタＭ１の閾値電圧Ｖｔｈに連動させて変化させる動作がもたらす効果について説明する。
【００５２】
図４Ａに示す従来の画素回路１００では、閾値電圧補償時の駆動トランジスタＭ１１のゲート電圧Ｖｇａｔｅは一定の初期化電圧Ｖｉｎｉｔで初期化を行う。そのため、閾値電圧Ｖｔｈ特性の異なる２つの画素のＩａ、Ｉｂを想定した場合、初期化が開始されるドレイン電流値はＩＩＮＩＴ１、ＩＩＮＩＴ２と異なる値から開始される。そして、閾値電圧補償動作により、駆動トランジスタＭ１のゲート電圧Ｖｇａｔｅは、ＶＤＡＴＡ−Ｖｔｈまで変化しようとするが、補償時間が不足した場合には、十分にＶＤＡＴＡ−Ｖｔｈまで電圧変化せず、閾値電圧補償終了時に閾値電圧Ｖｔｈによるドレイン電流ＩＤ１、ＩＤ２が異なってしまい、結果的にこの差が表示ムラとなって視認される可能性がある。
【００５３】
一方、図４Ｂに示す実施の形態１にかかる画素回路１では、第２の期間ＴＭＢで一度駆動トランジスタＭ１の閾値電圧補償を行い、その結果から駆動トランジスタＭ１の初期電圧Ｖｉｎｉｔを駆動トランジスタＭ１の閾値電圧Ｖｔｈに連動させて決定する。そのため、補償動作開始時のドレイン電流ＩＩＮＩＴ１とＩＩＮＩＴ２は等しくなり、閾値電圧補償動作において補償時間が不足した場合であっても、駆動トランジスタＭ１のゲート電圧の変化電圧ΔＶ１とΔＶ２はそれぞれ同一電位だけシフトした電圧となる。すなわち、閾値電圧補償終了時にドレイン電流ＩＤ１とＩＤ２を等しくすることができ画素間の閾値電圧Ｖｔｈばらつきをキャンセルすることができる。
【００５４】
また、（５）式から階調データＶＤＡＴＡにも連動して初期化電圧を設定することができるので、階調データＶＤＡＴＡが変動しても閾値電圧補償開始時における画素間のドレイン電流を合わせることができる。
【００５５】
さらに、（５）式から初期化電圧ＶＣＳＴは、セット電圧ＶＳＥＴとバイアス電圧ＶＢＡＳを適宜選択することで任意のオフセット値に調整できる。補償性能に影響がない範囲で、階調データＶＤＡＴＡになるべく近い電圧に設定するが可能である。これは図２２に示したような閾値電圧補償時における移動度の影響を抑制する効果があることを意味している。
【００５６】
続いて、実施の形態１にかかる画素回路１と制御回路とを含む表示装置のブロック図を図５に示す。図５に示す例では、制御回路として、スキャンドライバ回路１０、初期化電圧制御回路１１、初期化電圧選択回路１２及びエミッション制御回路１３を示した。また、電源配線制御回路として階調データ制御回路１４及びソースドライバ回路１５を示した。また、図５に示すように、表示装置では、画素回路１が格子状に配置される。
【００５７】
図スキャンドライバ回路１０は、図示しない他の回路から与えられるタイミング信号に基づき１行目から順に画素回路に第１の走査線信号ＳＣＡＮａ及び第２の走査線信号ＳＣＡＮｂを出力する。
【００５８】
初期化電圧制御回路１１は、図示しない他の回路から与えられるタイミング制御信号に基づき初期化電圧ＶＣＳＴとしてバイアス電圧ＶＢＡＳとセット電圧ＶＳＥＴとのいずれを出力するかを行毎に制御する。
【００５９】
初期化電圧選択回路１２は、初期化電圧制御回路１１からの指示に基づき図示しない他の回路で生成されたバイアス電圧ＶＢＡＳとセット電圧ＶＳＥＴのいずれか選択して行毎に初期化電圧ＶＣＳＴとして出力する。
【００６０】
エミッション制御回路１３は、図示しない他の回路から与えられるタイミング制御信号に基づきエミッション制御信号ＥＭを出力する。
【００６１】
階調データ制御回路１４は、図示しない他の回路から与えられる電源制御信号ＤＣＴＬ１、ＤＣＴＬ２に基づき電源電圧ＥＬＶＤＤと階調データＶＤＡＴＡとを選択して電源供給配線に出力する。また、ソースドライバ回路１５は、図示しない他の回路から与えられた画像データに基づき階調データＶＤＡＴＡを生成する。
【００６２】
ここで、図５に示すように、実施の形態１にかかる表示装置は、電源供給配線として第１の電源供給配線ＤＴａと第２の電源供給配線ＤＴｂとを含む。第１の電源供給配線ＤＴａは、奇数番目の行に配置される画素回路に接続される。第２の電源供給配線ＤＴｂは、偶数番目の行に配置される画素回路に接続される。そして、電源配線制御回路は、第１の電源供給配線ＤＴａに電源電圧ＥＬＶＤＤを与える期間に第２の電源供給配線ＤＴｂに階調データＶＤＡＴＡを与える。また、電源配線制御回路は、第１の電源供給配線ＤＴａに階調データＶＤＡＴＡを与える期間に第２の電源供給配線ＤＴｂに電源電圧ＥＬＶＤＤを与える。また、電源配線制御回路は、第１の期間ＴＭＡ、第３の期間ＴＭＣ及び第５の期間ＴＭＥに駆動トランジスタＭ１のソースに電源電圧ＥＬＶＤＤを与え、第２の期間ＴＭＢ及び第４の期間ＴＭＤに駆動トランジスタＭ１のソースに階調データＶＤＡＴＡを与える。
【００６３】
次いで、初期化電圧選択回路１２の詳細について説明する。そこで、初期化電圧選択回路１２の回路図を図６に示す。なお、図６では、初期化電圧選択回路１２への制御信号ｏｕｔ、ｏｕｔｂを出力する初期化電圧制御回路１１も示した。図６に示すように、初期化電圧選択回路１２は、外部からバイアス電圧ＶＢＡＳが供給される配線と初期化電圧配線とをスイッチトランジスタＳＷ１により接続する。また、初期化電圧選択回路１２は、外部からセット電圧ＶＳＥＴが供給される配線と初期化電圧配線とをスイッチトランジスタＳＷ２により接続する。
【００６４】
そして、初期化電圧制御回路１１は、互いに反転した論理レベルの制御信号ｏｕｔ、ｏｕｔｂを出力する。そして、この制御信号に基づき動作することで初期化電圧選択回路１２は、初期化電圧ＶＣＳＴとしてバイアス電圧ＶＢＡＳとセット電圧ＶＳＥＴとのいずれか一方を出力する。つまり、実施の形態１にかかる表示装置では、バイアス電圧ＶＢＡＳ及びセット電圧ＶＳＥＴとして予め電圧値が設定された電圧が供給され、初期化電圧制御回路１１及び初期化電圧選択回路１２により異なる２つの電圧を選択する。これにより、実施の形態１にかかる表示装置では、バイアス電圧ＶＢＡＳとセット電圧ＶＳＥＴとして定電圧を生成するのみであり電圧値を動的に制御する必要がなく、回路規模を小さくすることができる。
【００６５】
続いて、実施の形態１にかかる表示装置の動作を説明する。そこで、図７に実施の形態１にかかる表示装置の動作を示すタイミングチャートを示す。図７に示すように、実施の形態１にかかる表示装置では、電源供給配線に階調データＶＤＡＴＡを与えて閾値電圧補償動作とデータ書き込み動作を行うデータ書き込み期間と、電源供給配線に電源電圧ＥＬＶＤＤを与えて発光動作を行う発光期間が交互に行われる。また、実施の形態１にかかる表示装置では、奇数番目の行に電源電圧ＥＬＶＤＤを与えている期間には偶数番目の行に階調データＶＤＡＴＡを与え、奇数番目の行に階調データＶＤＡＴＡを与えている期間には偶数番目の行に電源電圧ＥＬＶＤＤを与える。すなわち、実施の形態１にかかる表示装置では、各画素の初期化から閾値電圧補償及びデータ書き込み処理が完了した後は、１水平走査期間毎に偶数ライン、奇数ライン毎に発光と非発光が繰り返して選択される。
【００６６】
ここで、実施の形態１にかかる表示装置における発光パターンを示す図を図８に示す。図８に示すように、実施の形態１にかかる表示装置では、画素の初期化動作、閾値電圧補正動作、データ書き込み動作及び発光動作（又は非発光動作）がすべて線順次的に行われる。そのため、実施の形態１にかかる表示装置では、プログレッシブ（Progressive）駆動が可能となる。
【００６７】
上記説明より、実施の形態１にかかる画素回路１及び当該画素回路１を含む表示装置は、第１の期間ＴＭＡ及び第２の期間ＴＭＢにおいてプリデータ書き込み動作を行い、その後に第３の期間ＴＭＣ及び第４の期間ＴＭＤにおいて階調データの書き込み動作を行う。これにより、実施の形態１にかかる表示装置では、駆動トランジスタＭ１の閾値電圧変動や階調データの変化に応じて初期化電圧を決定し、初期化電圧と階調データの電圧差を一定にすることにより、従来の技術よりも良好な補償性能を確保することができる。
【００６８】
ここで、実施の形態１にかかる表示装置では、第１の期間ＴＭＡ及び第２の期間ＴＭＢを用いたプリデータ書き込み動作は、自画素回路よりも上位に配置される画素回路に対するデータ書き込み動作と共に行われる。そのため、実施の形態１にかかる表示装置では、自画素回路に対するデータ書き込み動作に要する期間は実質的に第３の期間ＴＭＣ及び第４の期間ＴＭＤのみとなるため、プリデータ書き込み動作に要する時間を考慮することなくデータの書き込み時間を設定することができる。つまり、実施の形態１にかかる表示装置では、表示装置の画素数の増加によりデータ書き込み時間が短くなったとしても画素数の増加に応じた時間でデータ書き込み動作を完了することができる。
【００６９】
また、実施の形態１にかかる画素回路１は、４つのトランジスタと１つの保持容量のみで有機ＥＬ素子Ｄ１を駆動する回路を構成できるため、例えば、図１９に示した画素回路１００よりも回路規模を小さくすることができる。
【００７０】
また、実施の形態１にかかる表示装置では、異なる電圧値を有するバイアス電圧ＶＢＡＳとセット電圧ＶＳＥＴとを初期化電圧ＶＣＳＴとして利用する。実施の形態１にかかる表示装置では、この初期化電圧を回路規模の小さな定電圧源回路により生成し、初期化電圧制御回路１１及び初期化電圧選択回路１２で２つの電圧のいずれかを選択することで初期化電圧ＶＣＳＴの電圧値を切り替える。これにより、実施の形態１にかかる表示装置では、初期化電圧ＶＣＳＴの生成及び切り替え動作にかかる回路の規模を小さくすることができる。
【００７１】
また、実施の形態１にかかる表示装置では、電源供給配線を第１の電源供給配線ＤＴａと第２の電源供給配線ＤＴｂとに分けて、階調データ制御回路１４により２つの電源供給配線に交互に電源電圧ＥＬＶＤＤと階調データＶＤＡＴＡを与える。これにより、実施の形態１にかかる表示装置では、画素回路毎に駆動トランジスタＭ１のソースに電源電圧ＥＬＶＤＤと階調データＶＤＡＴＡとを選択的に与えるトランジスタを設ける必要がない。つまり、実施の形態１にかかる表示装置では、階調データ制御回路１４を設けることで画素回路１の回路規模を小さくすることができる。
【００７２】
さらに、実施の形態１にかかる表示装置では、プログレッシブ駆動が可能である。ここで、このプログレッシブ駆動とは異なる駆動方式としてサイマルテイニアス（Simultaneous）駆動がある。このサイマルテイニアス駆動による発光パターンを図９に示す。図９に示すように、サイマルテイニアス駆動では、１フレーム期間の半分を非発光状態として、当該非発光状態の期間にデータ更新処理を行う必要がある。一方、プログレッシブ駆動では、発光状態においてデータ更新処理を行うことができる。そのため、プログレッシブ駆動を行うことで、データ更新期間に必要な時間を図９に示すサイマルテイニアス駆動より長く取ることができ、閾値電圧補償の精度を向上させることができる。また、プログレッシブ駆動を行うことで、フリッカーレスかつ低周波駆動が可能となるため、表示品位の向上と低消費電力化に有利である。
【００７３】
実施の形態２
実施の形態２では、実施の形態１にかかる画素回路１を用いてサイマルテイニアス駆動を行うための構成について説明する。そこで、実施の形態２にかかる表示装置のブロック図を図１０に示す。
【００７４】
図１０に示すように、実施の形態２にかかる表示装置では、同一列に配置される画素回路に対して１本の電源供給配線ＤＴａが接続される。また、実施の形態２にかかる表示装置では、階調データ制御回路１４は、１本の電源供給配線ＤＴａに対して電源電圧ＥＬＶＤＤと階調データＶＤＡＴＡとを時間的に交互に印加する。
【００７５】
ここで、実施の形態２にかかる表示装置の１つの画素回路の動作について説明する。なお、実施の形態２にかかる表示装置では、画素回路として実施の形態１にかかる画素回路１を利用するため、画素回路１に対するデータ更新処理を行う場合の走査線信号、初期化電圧ＶＣＳＴの与え方は実施の形態１と同じでありここでは説明を省略する。
【００７６】
実施の形態２にかかる表示装置の１つの画素回路の動作を示すタイミングチャートを図１１に示す。図１１に示すように、実施の形態２にかかる表示装置では、エミッション制御信号ＥＭ、階調データＶＤＡＴＡ及び電源電圧ＥＬＶＤＤの与え方が実施の形態１にかかる表示装置とは異なる。具体的には、実施の形態２にかかる表示装置では、データ更新期間中は、エミッション制御信号ＥＭをハイレベルとしてエミッショントランジスタＭ４をオフ状態として有機ＥＬ素子Ｄ１に流れる電流を遮断する。また、実施の形態２にかかる表示装置では、データ更新期間を通じて階調データを駆動トランジスタＭ１のソースに与える。そして、実施の形態２にかかる表示装置では、発光期間においてエミッショントランジスタＭ４をオン状態とし、駆動トランジスタＭ１のソースに電源電圧ＥＬＶＤＤを与えることで有機ＥＬ素子Ｄ１を発光させる。
【００７７】
続いて、実施の形態２にかかる表示装置の動作について説明する。そこで、図１２に実施の形態２にかかる表示装置の動作を示すタイミングチャートを示す。図１２に示すように、実施の形態２にかかる表示装置では、１フレーム期間の前半ですべての画素に対するデータ更新処理（初期化動作、閾値電圧補正動作及びデータ書き込み動作を含む処理）が完了した後に、１フレーム期間の後半ですべての画素を同時発光させる。ここでは１フレーム期間を前半と後半部分に分割し、前半部分では、表示装置上の各画素回路の初期化動作、閾値電圧補償動作及びデータ書き込み動作を線順次的に行う。この期間ではすべての有機ＥＬ素子Ｄ１は非発光状態（黒表示と等価）である。次に後半部分ですべての画素を同時点灯させる。このような駆動を採用する場合、図１０に示すように階調データを伝達する配線は１本で対応できる。
【００７８】
なお、図５で示した実施の形態１にかかる表示装置の構成であっても、すなわちデータラインを２本もつ構成でサイマルテイニアス駆動を行うことも可能である。この場合、図１３に示すように、電源制御信号ＤＣＴＬ１、ＤＣＴＬ２を１水平期間毎に切り替えるのではなくデータ更新期間と発光期間との間で論理レベルを切り替えるように制御すればよい。
【００７９】
上記説明より、実施の形態２の駆動方法を用いた場合、有機ＥＬ素子Ｄ１の発光期間と非発光期間（初期化、Ｖｔｈ補償＋データ書き込み）を時分割的に分離することができる。そのため、例えば、３Ｄ表示を行う場合、左目用のデータと右目用のデータ間に黒表示期間を簡単に挿入することができ、クロストークの影響の少ない３Ｄ画像を表示させることが可能となる。
【００８０】
また、図５で示した実施の形態１にかかる表示装置の構成では、プログレッシブ駆動とサイマルテイニアス駆動の両方を行うことが可能である。例えば、通常の２Ｄ表示時においては、実施の形態１にかかる表示装置に基づく動作によりプログレッシブ駆動を行い、３Ｄ表示時においては図１３に示したサイマルテイニアス駆動を行うことにより、簡単に２Ｄ表示／３Ｄ表示の切り替えが可能となる。
【００８１】
また、実施の形態２にかかる表示装置においても、実施の形態１にかかる表示装置と同じ画素回路１を有し、画素回路１を実施の形態１と同じ動作によりデータ更新処理を行う。そのため、実施の形態２にかかる表示装置においても、実施の形態１にかかる表示装置と同様に、初期化電圧を階調データ及び駆動トランジスタの閾値電圧Ｖｔｈと連動して決定することが可能である。つまり、実施の形態２においても、従来技術と比較して、補償性能の向上が可能である。さらに、画素回路１の素子数を４個のトランジスタと１個の容量で構成できるため、パネルの高精細化により有利であることは言うまでもない。
【００８２】
実施の形態３
実施の形態３では、実施の形態１にかかる画素回路１の別の形態について説明する。そこで、実施の形態３にかかる画素回路２の回路図を図１４に示す。図１４に示すように、実施の形態３にかかる画素回路２は、実施の形態１にかかる画素回路１からエミッショントランジスタＭ４を削減したものである。
【００８３】
続いて、実施の形態３にかかる画素回路２の動作を示すタイミングチャートを図１５に示す。図１５に示すように、実施の形態３にかかる画素回路２を用いた場合、第１の走査線信号ＳＣＡＮａ、第２の走査線信号ＳＣＡＮｂ及び初期化電圧ＶＣＳＴの印加タイミングは実施の形態１にかかる画素回路１と同じである。一方、実施の形態３にかかる画素回路２では、接地電圧ＥＬＶＳＳ、階調データＤＡＴＡ及び電源電圧ＥＬＶＤＤの印加タイミングが実施の形態１にかかる画素回路１とは異なる。なお、実施の形態３にかかる表示装置は、図１０に示した実施の形態２にかかる表示装置のエミッション制御回路１３に代えて接地電圧ＥＬＶＳＳの制御を行う接地電圧制御回路を有するものとする。
【００８４】
具体的には、実施の形態３にかかる画素回路２では、データ更新期間に接地電圧ＥＬＶＳＳをハイレベルとして有機ＥＬ素子Ｄ１に流れる電流を遮断する。また、実施の形態３にかかる画素回路２では、データ更新期間を通して駆動トランジスタＭ１のソースに階調データＶＤＡＴＡを与える。これにより、実施の形態３にかかる画素回路２は、データ更新期間は発光することなくデータ更新が行われる。
【００８５】
ここで、実施の形態３にかかる画素回路２のデータ更新期間中の回路の状態を説明する回路図を図１６Ａ〜図１６Ｄに示す。図１６Ａは、実施の形態３にかかる第１の期間ＴＭＡにおける画素回路の状態を示すものである。図１６Ａに示すように、第１の期間ＴＭＡでは、接地電圧ＥＬＶＳＳがハイレベルとなっているため、有機ＥＬ素子Ｄ１に電流が流れることなく、駆動トランジスタＭ１のゲートにバイアス電圧ＶＢＡＳが印加され、保持容量ＣＳＴの電荷が初期化される。
【００８６】
図１６Ｂは、実施の形態３にかかる第２の期間ＴＭＢにおける画素回路の状態を示すものである。図１６Ｂに示すように、第２の期間ＴＭＢにおいても、接地電圧ＥＬＶＳＳがハイレベルとなっているため有機ＥＬ素子Ｄ１に電流が流れない。そして、第２の期間ＴＭＢでは、駆動トランジスタＭ１及び第２のスイッチトランジスタＭ３を介して階調データＶＤＡＴＡに基づく第１の階調電圧が駆動トランジスタＭ１のゲートに書き込まれる。
【００８７】
図１６Ｃは、実施の形態３にかかる第３の期間ＴＭＣにおける画素回路の状態を示すものである。図１６Ｃに示すように、第３の期間ＴＭＣにおいても、接地電圧ＥＬＶＳＳがハイレベルとなっているため有機ＥＬ素子Ｄ１に電流が流れない。そして、第３の期間ＴＭＣでは、初期化電圧ＶＣＳＴがバイアス電圧ＶＢＡＳからセット電圧ＶＳＥＴに切り替えられ、駆動トランジスタＭ１のゲート電圧Ｖｇａｔｅが初期化電圧ＶＣＳＴの変化に応じて変化する。
【００８８】
図１６Ｄは、実施の形態３にかかる第４の期間ＴＭＤにおける画素回路の状態を示すものである。図１６Ｄに示すように、第４の期間ＴＭＤにおいても、接地電圧ＥＬＶＳＳがハイレベルとなっているため有機ＥＬ素子Ｄ１に電流が流れない。そして、第４の期間ＴＭＤでは、駆動トランジスタＭ１及び第２のスイッチトランジスタＭ３を介して階調データＶＤＡＴＡに基づく第２の階調電圧が駆動トランジスタＭ１のゲートに書き込まれる。この第４の期間ＴＭＤでは、第３の期間ＴＭＣが完了した時点での駆動トランジスタＭ１のゲート電圧を初期電圧として第２の階調電圧が書き込まれる。
【００８９】
続いて、実施の形態３にかかる画素回路２では、発光期間に接地電圧ＥＬＶＳＳをロウレベルとして有機ＥＬ素子Ｄ１に電流を流す。また、実施の形態３にかかる画素回路２では、発光期間に駆動トランジスタＭ１のソースに電源電圧ＥＬＶＤＤを印加する。
【００９０】
ここで、実施の形態３にかかる画素回路２の発光期間中の回路の状態を説明する回路図を図１６Ｅに示す。図１６Ｅは、実施の形態３にかかる第５の期間ＴＭＥにおける画素回路の状態を示すものである。図１６Ｅに示すように、第５の期間ＴＭＥでは、接地電圧ＥＬＶＳＳがロウレベルとなっているため、駆動トランジスタＭ１を介して有機ＥＬ素子Ｄ１に電流が流れる。
【００９１】
上記したように、実施の形態３にかかる画素回路２は、階調データＶＤＡＴＡ及び電源電圧ＥＬＶＤＤの与え方が実施の形態２にかかる表示装置と同じである。また、実施の形態３にかかる画素回路２では、エミッション制御信号ＥＭに代えて接地電圧ＥＬＶＳＳの電圧レベルを制御することで実施の形態２にかかる表示装置と同じ動作を実現している。
【００９２】
続いて、実施の形態３にかかる駆動回路２を含む表示装置のブロック図を図１７に示す。図１７に示すように、実施の形態３にかかる表示装置は、図１０に示した実施の形態２にかかる表示装置からエミッション制御回路１３を削減したものである。この実施の形態３にかかる表示装置の動作を示すタイミングチャートを図１８に示す。図１８に示すように、実施の形態３にかかる表示装置では、実施の形態２にかかる表示装置のエミッション制御信号と同じ論理レベルで接地電圧ＥＬＶＳＳを制御する。これにより、実施の形態３にかかる表示装置では、実施の形態２にかかる表示装置と同じ動作を行うことができる。
【００９３】
上記説明より、実施の形態３にかかる画素回路２では、エミッショントランジスタＭ４を削減できるため、実施の形態１にかかる画素回路１よりも回路規模を削減することができる。また、実施の形態３にかかる画素回路２では、制御方法が実施の形態２にかかる表示装置と同等になる。そのため、実施の形態３にかかる画素回路２を含む表示装置では、実施の形態２にかかる表示装置と同様にサイマルテイニアス駆動を行うことができる。
【００９４】
また、実施の形態３にかかる画素回路２では、実施の形態１にかかる画素回路１と同様の手順に従って階調データの書き込みを実施する。そのため、実施の形態３にかかる画素回路２を含む表示装置は、実施の形態１にかかる表示装置と同様に、初期化電圧を階調データ及び駆動トランジスタＭ１の閾値電圧Ｖｔｈと連動して決定することが可能である。これにより、実施の形態３にかかる表示装置では、従来技術と比較して補償性能を向上させることができる。
【００９５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００９６】
１  画素回路
２  画素回路
１０  スキャンドライバ回路
１１  初期化電圧制御回路
１２  初期化電圧選択回路
１３  エミッション制御回路
１４  階調データ制御回路
１５  ソースドライバ回路
【図１】
2014115543.tif 000003
【図２】
2014115543.tif 000004
【図３Ａ】
2014115543.tif 000005
【図３Ｂ】
2014115543.tif 000006
【図３Ｃ】
2014115543.tif 000007
【図３Ｄ】
2014115543.tif 000008
【図３Ｅ】
2014115543.tif 000009
【図４Ａ】
2014115543.tif 000010
【図４Ｂ】
2014115543.tif 000011
【図５】
2014115543.tif 000012
【図６】
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【図７】
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【図８】
2014115543.tif 000015
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１６Ｅ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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