(57)【要約】【課題】トランスミッション・ゲートの基板バイアス効果を抑制する。【解決手段】イネーブル信号の論理値に応じて、第１入出力端子１１０に入力された入力信号を第２入出力端子１２０に伝達するか否かを切り替えるトランスミッション・ゲート１００において、ソース及びドレインが第１入出力端子１１０と第２入出力端子１２０との間に接続されたＰチャネルトランジスタ１０と、ソース及びドレインが第１入出力端子１１０と第２入出力端子１２０との間に接続されたＮチャネルトランジスタ２０と、Ｐチャネルトランジスタ１０のバックゲートの電圧を制御する第１電圧制御部３０と、Ｎチャネルトランジスタ２０のバックゲートの電圧を制御する第２電圧制御部４０とを備える。【選択図】図１
2014033382.tif 000002
【特許請求の範囲】
【請求項１】
イネーブル信号の論理値に応じて、第１入出力端子に入力された入力信号を第２入出力端子に伝達するか否かを切り替えるトランスミッション・ゲートであって、
ソース及びドレインが前記第１入出力端子と前記第２入出力端子との間に接続されたＰチャネルトランジスタと、
ソース及びドレインが前記第１入出力端子と前記第２入出力端子との間に接続されたＮチャネルトランジスタと、
前記Ｐチャネルトランジスタのバックゲートの電圧を制御する第１電圧制御部と、
前記Ｎチャネルトランジスタのバックゲートの電圧を制御する第２電圧制御部と
を備え、
前記第１電圧制御部は、
第１論理値の前記イネーブル信号に応じて前記Ｐチャネルトランジスタのバックゲートに前記入力信号を入力する少なくとも１つの第１制御トランジスタを有し、
前記第２電圧制御部は、
第１論理値の前記イネーブル信号に応じて前記Ｎチャネルトランジスタのバックゲートに前記入力信号を入力する少なくとも１つの第２制御トランジスタを有し、
前記第１制御トランジスタのバックゲート及び前記第２制御トランジスタのバックゲートは電源及びグランドのいずれかに接続されているトランスミッション・ゲート。
【請求項２】
前記第１制御トランジスタは、バックゲートがグランドに接続されたＮチャネルトランジスタ、及び、バックゲートが電源に接続されたＰチャネルトランジスタを有し、
前記第２制御トランジスタは、バックゲートがグランドに接続されたＮチャネルトランジスタ、及び、バックゲートが電源に接続されたＰチャネルトランジスタを有する請求項１に記載のトランスミッション・ゲート。
【請求項３】
前記第１制御トランジスタは、バックゲートが電源に接続されたＰチャネルトランジスタであり、
前記第２制御トランジスタは、バックゲートがグランドに接続されたＮチャネルトランジスタである請求項１に記載のトランスミッション・ゲート。
【請求項４】
前記第１制御トランジスタは、バックゲートがグランドに接続されたＮチャネルトランジスタであり、
前記第２制御トランジスタは、バックゲートが電源に接続されたＰチャネルトランジスタである請求項１に記載のトランスミッション・ゲート。  
【請求項５】
前記第１電圧制御部は、前記第１論理値と反対の第２論理値の前記イネーブル信号に応じて前記Ｐチャネルトランジスタのバックゲートに電源電圧を入力する少なくとも１つの第３制御トランジスタをさらに有し、
前記第２電圧制御部は、前記第１論理値と反対の第２論理値の前記イネーブル信号に応じて前記Ｎチャネルトランジスタのバックゲートにグランド電圧を入力する少なくとも１つの第４制御トランジスタをさらに有する請求項１から４のいずれか一項に記載のトランスミッション・ゲート。
【請求項６】
前記第３制御トランジスタのドレインは、前記第１制御トランジスタのドレイン及び前記Ｐチャネルトランジスタのバックゲートに接続されており、
前記第４制御トランジスタのドレインは、前記第２制御トランジスタのドレイン及び前記Ｎチャネルトランジスタのバックゲートに接続されている請求項５に記載のトランスミッション・ゲート。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を伝達するか遮断するかを切り替えるトランスミッション・ゲートに関する。
【背景技術】
【０００２】
従来、第１入出力端子に入力された信号を第２入出力端子まで伝達するか遮断するかを切り替えるトランスミッション・ゲートが知られている。トランスミッション・ゲートは、複数の入出力端子の間に、Ｐチャネル型ＭＯＳトランジスタ（以下、Ｐチャネルトランジスタ）のドレイン及びソースと、Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎチャネルトランジスタ）のドレイン及びソースとが並列に接続されている（例えば、特許文献１及び特許文献２を参照）。
【０００３】
従来のトランスミッション・ゲートにおいては、Ｐチャネルトランジスタのバックゲートは電源に接続され、Ｎチャネルトランジスタのバックゲートはグランドに接続されていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−３０３７３５号公報
【特許文献２】特開平１１−３１７６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、Ｐチャネルトランジスタのバックゲートが電源に接続され、Ｎチャネルトランジスタのバックゲートがグランドに接続された構成においては、基板バイアス効果が生じるという問題があった。基板バイアス効果とは、Ｐチャネルトランジスタにおけるバックゲート電圧よりもソース電圧が小さくなると閾値電圧が大きくなり、Ｎチャネルトランジスタにおけるバックゲート電圧よりもソース電圧が大きくなると閾値電圧が大きくなる現象のことである。
【０００６】
基板バイアス効果が生じると、トランスミッション・ゲートに入力される信号の電圧が変動することにより、トランスミッション・ゲートを構成するＰチャネルトランジスタ及びＮチャネルトランジスタの閾値電圧が変動する。閾値電圧が変動すると、所定のゲート・ソース間電圧が与えられた状態において流れるドレイン電流が変動するので、Ｐチャネルトランジスタ及びＮチャネルトランジスタのオン抵抗も変動する。
【０００７】
トランスミッション・ゲートのオン抵抗が変動すると、トランスミッション・ゲートが用いられる回路の特性が変動するので好ましくない。例えば、トランスミッション・ゲートの切替によって複数の抵抗を接続するか否かを切り替える可変抵抗回路においてトランスミッション・ゲートのオン抵抗が変動すると、可変抵抗回路全体の抵抗値に誤差が生じてしまう。そこで、基板バイアス効果を抑制する回路が必要とされている。
【０００８】
図５は、基板バイアス効果を抑制する従来のトランスミッション・ゲート３００の一例を示す。同図に示すトランスミッション・ゲート３００においては、入出力端子３５０と入出力端子３６０との間に、Ｐチャネルトランジスタ６０、Ｎチャネルトランジスタ７０、第１電圧制御部８０及び第２電圧制御部９０が設けられている。
【０００９】
イネーブル端子３７０に入力される信号の電圧が負論理電圧であるイネーブル状態において、Ｐチャネルトランジスタ６０及びＮチャネルトランジスタ７０が導通し、入出力端子３５０に入力された信号が入出力端子３６０に出力され、入出力端子３６０に入力された信号が入出力端子３５０に出力される。
【００１０】
ここで、イネーブル状態においては、第１電圧制御部８０の制御により、入出力端子３５０に入力された信号がＰチャネルトランジスタ６０のバックゲートに入力され、第２電圧制御部９０の制御により、入出力端子３５０に入力された信号がＮチャネルトランジスタ７０のバックゲートに入力される。
【００１１】
第１電圧制御部８０は、Ｎチャネル制御トランジスタ８２、Ｐチャネル制御トランジスタ８４及び制御トランジスタ８６を有し、第２電圧制御部９０は、Ｐチャネル制御トランジスタ９２、Ｎチャネル制御トランジスタ９４及び制御トランジスタ９６を有する。第１電圧制御部８０においては、イネーブル状態においてＮチャネル制御トランジスタ８２及びＰチャネル制御トランジスタ８４が導通することにより、入出力端子３５０に入力された信号がＰチャネルトランジスタ６０のバックゲートに入力される。非イネーブル状態においては、Ｎチャネル制御トランジスタ８２及びＰチャネル制御トランジスタ８４が非導通状態になると共に制御トランジスタ８６が導通することにより、Ｐチャネルトランジスタ６０のバックゲートが電源に接続される。
【００１２】
同様に、第２電圧制御部９０においては、イネーブル状態においてＰチャネル制御トランジスタ９２及びＮチャネル制御トランジスタ９４が導通することにより、入出力端子３５０に入力された信号がＮチャネルトランジスタ７０のバックゲートに入力される。非イネーブル状態においては、Ｐチャネル制御トランジスタ９２及びＮチャネル制御トランジスタ９４が非導通状態になると共に制御トランジスタ９６が導通することにより、Ｎチャネルトランジスタ７０のバックゲートがグランドに接続される。
【００１３】
以上の構成により、トランスミッション・ゲート３００は、イネーブル状態において、Ｐチャネルトランジスタ６０のバックゲート電圧よりもソース電圧が小さくなることを防ぐと共にＮチャネルトランジスタ７０のバックゲート電圧よりもソース電圧が大きくなることを防ぐので、基板バイアス効果を抑制することができるようにも思える。
【００１４】
しかしながら、トランスミッション・ゲート３００においては、イネーブル状態において制御トランジスタ８６及び制御トランジスタ９６が非導通状態になる。したがって、非イネーブル状態からイネーブル状態に遷移するタイミングにおいて、トランジスタの閾値電圧等のばらつきの影響によりＮチャネル制御トランジスタ８２及びＰチャネル制御トランジスタ８４が導通するタイミングが、制御トランジスタ８６が非導通になるタイミングよりも遅いと、制御トランジスタ８６のドレインはハイインピーダンス状態になり、制御トランジスタ８６のドレインに接続されているＰチャネルトランジスタ６０のバックゲート、Ｐチャネル制御トランジスタ８４のバックゲート及びＰチャネル制御トランジスタ９２のバックゲートもハイインピーダンス状態になる。Ｐチャネル制御トランジスタ８４及びＰチャネル制御トランジスタ９２のバックゲートがハイインピーダンス状態になると、Ｐチャネル制御トランジスタ８４及びＰチャネル制御トランジスタ９２の閾値電圧が不安定な状態になるので、入出力端子３５０又は入出力端子３６０に入力される信号の電圧によってはＰチャネル制御トランジスタ８４及びＰチャネル制御トランジスタ９２は導通しない場合がある。
【００１５】
同様に、Ｐチャネル制御トランジスタ９２及びＮチャネル制御トランジスタ９４が導通するタイミングが、制御トランジスタ９６が非導通になるタイミングよりも遅いと、イネーブル状態において、制御トランジスタ９６のドレインに接続されているＮチャネルトランジスタ７０のバックゲート、Ｎチャネル制御トランジスタ８２のバックゲート及びＮチャネル制御トランジスタ９４のバックゲートもハイインピーダンス状態になる。その結果、Ｎチャネル制御トランジスタ８２及びＮチャネル制御トランジスタ９４の閾値電圧が不安定な状態になるので、入出力端子３５０又は入出力端子３６０に入力される信号の電圧によってはＮチャネル制御トランジスタ８２及びＮチャネル制御トランジスタ９４が導通しない場合がある。
【００１６】
以上のようにＮチャネル制御トランジスタ８２、Ｐチャネル制御トランジスタ８４、Ｐチャネル制御トランジスタ９２及びＮチャネル制御トランジスタ９４が導通しないと、Ｐチャネルトランジスタ６０及びＮチャネルトランジスタ７０のバックゲートがハイインピーダンス状態になるので、Ｐチャネルトランジスタ６０及びＮチャネルトランジスタ７０の閾値電圧も不安定な状態に陥るという問題が生じる。したがって、従来のトランスミッション・ゲート３００の構成によれば、入力信号の電圧によっては基板バイアス効果を抑制する回路が機能しないので、入出力間の抵抗が変動したり、スイッチング動作が不安定になったりするという問題が生じていた。
【００１７】
ここで、イネーブル状態においてＰチャネルトランジスタ６０のバックゲート、Ｐチャネル制御トランジスタ８４のバックゲート及びＰチャネル制御トランジスタ９２、並びに、Ｎチャネルトランジスタ７０のバックゲート、Ｎチャネル制御トランジスタ８２のバックゲート及びＮチャネル制御トランジスタ９４のバックゲートがハイインピーダンス状態になるか否かは、それぞれの制御トランジスタ８６及び御トランジスタ９６のスイッチング動作タイミングとＮチャネル制御トランジスタ８２、Ｐチャネル制御トランジスタ８４、Ｐチャネル制御トランジスタ９２及びＮチャネル制御トランジスタ９４のスイッチング動作タイミングとの前後関係によっても影響を受ける。これらのトランジスタのスイッチング動作タイミングは、イネーブル信号がそれぞれのトランジスタのゲートに到達するまでの遅延時間によっても変動する。
【００１８】
したがって、それぞれのトランジスタのスイッチング動作のタイミングを高精度に制御することにより、ハイインピーダンス状態になることを防ぐ方法も考えられる。しかし、スイッチング動作のタイミングは温度や電源電圧等の影響を受けて変動するので、スイッチング動作のタイミングを制御することによりハイインピーダンス状態になることを防ぐのは困難であった。
【００１９】
そこで、本発明はこれらの点を鑑みてなされたものであり、温度や電源電圧等の変動の受けることなくトランスミッション・ゲートの基板バイアス効果を抑制し、オン抵抗の変動を抑制することを目的とする。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明においては、イネーブル信号の論理値に応じて、第１入出力端子に入力された入力信号を第２入出力端子に電圧するか否かを切り替えるトランスミッション・ゲートであって、ソース及びドレインが第１入出力端子と第２入出力端子との間に接続されたＰチャネルトランジスタと、ソース及びドレインが第１入出力端子と第２入出力端子との間に接続されたＮチャネルトランジスタと、Ｐチャネルトランジスタのバックゲートの電圧を制御する第１電圧制御部と、Ｎチャネルトランジスタのバックゲートの電圧を制御する第２電圧制御部とを備えるトランスミッション・ゲートを提供する。
【００２１】
上記の第１電圧制御部は、第１論理値のイネーブル信号に応じてＰチャネルトランジスタのバックゲートに入力信号を入力する少なくとも１つの第１制御トランジスタを有し、第２電圧制御部は、第１論理値のイネーブル信号に応じてＮチャネルトランジスタのバックゲートに入力信号を入力する少なくとも１つの第２制御トランジスタを有し、第１制御トランジスタのバックゲート及び第２制御トランジスタのバックゲートは電源及びグランドのいずれかに接続されている。
【００２２】
一例として、上記の第１制御トランジスタは、バックゲートがグランドに接続されたＮチャネルトランジスタ、及び、バックゲートが電源に接続されたＰチャネルトランジスタを有し、第２制御トランジスタは、バックゲートがグランドに接続されたＮチャネルトランジスタ、及び、バックゲートが電源に接続されたＰチャネルトランジスタを有する。
【００２３】
また、第１制御トランジスタが、バックゲートがグランドに接続されたＮチャネルトランジスタであり、第２制御トランジスタが、バックゲートが電源に接続されたＰチャネルトランジスタであってもよい。
【００２４】
第１電圧制御部は、第１論理値と反対の第２論理値のイネーブル信号に応じてＰチャネルトランジスタのバックゲートに電源電圧を入力する少なくとも１つの第３制御トランジスタをさらに有し、第２電圧制御部は、第１論理値と反対の第２論理値のイネーブル信号に応じてＮチャネルトランジスタのバックゲートにグランド電圧を入力する少なくとも１つの第４制御トランジスタをさらに有してもよい。
【００２５】
上記の第３制御トランジスタのドレインは、第１制御トランジスタのドレイン及びＰチャネルトランジスタのバックゲートに接続されており、第４制御トランジスタのドレインは、第２制御トランジスタのドレイン及びＮチャネルトランジスタのバックゲートに接続されていてもよい。
【発明の効果】
【００２６】
本発明に係るトランスミッション・ゲートによれば、温度や電源電圧等の変動の影響を受けることなくトランスミッション・ゲートの基板バイアス効果を抑制し、オン抵抗の変動を抑制できるという効果を奏する。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に係るトランスミッション・ゲートの構成例を示す。
【図２】入力信号の電圧に対するオン抵抗の変化の一例を示す。
【図３】第２の実施形態に係るトランスミッション・ゲートの構成例を示す。
【図４】第３の実施形態に係るトランスミッション・ゲートの構成例を示す。
【図５】基板バイアス効果を抑制する従来のトランスミッション・ゲートの一例を示す。
【発明を実施するための形態】
【００２８】
＜第１の実施形態＞
［トランスミッション・ゲート１００の基本構成］
図１は、第１の実施形態に係るトランスミッション・ゲート１００の構成例を示す。トランスミッション・ゲート１００は、イネーブル端子１３０から入力されるイネーブル信号の論理値に応じて、入出力端子１１０に入力された入力信号を入出力端子１２０に伝達するか否かを切り替える。トランスミッション・ゲート１００は、入出力端子１２０から入力された信号を入出力端子１１０に伝達するか否かを切り替えてもよい。
【００２９】
トランスミッション・ゲート１００は、Ｐチャネルトランジスタ１０、Ｎチャネルトランジスタ２０、第１電圧制御部３０、第２電圧制御部４０、インバータ５０及びインバータ５２を有する。Ｐチャネルトランジスタ１０は、ソース及びドレインが入出力端子１１０と入出力端子１２０との間に接続されている。Ｎチャネルトランジスタ２０は、ソース及びドレインが入出力端子１１０と入出力端子１２０との間に接続されている。Ｐチャネルトランジスタ１０のソースはＮチャネルトランジスタ２０のソースに接続され、Ｐチャネルトランジスタ１０のドレインはＮチャネルトランジスタ２０のドレインに接続されている。
【００３０】
Ｐチャネルトランジスタ１０のゲートには、インバータ５０を介してイネーブル信号が入力される。Ｎチャネルトランジスタ２０のゲートには、インバータ５０及びインバータ５２を介してイネーブル信号が入力される。イネーブル信号の電圧が電源電圧に等しい状態においては、Ｐチャネルトランジスタ１０のゲート電圧がグランド電圧に等しくなり、Ｐチャネルトランジスタ１０のゲート・ソース間電圧が閾値電圧よりも大きくなるとＰチャネルトランジスタ１０は導通する。また、Ｎチャネルトランジスタ２０のゲート電圧が電源電圧に等しくなり、Ｎチャネルトランジスタ２０のゲート・ソース間電圧が閾値電圧よりも大きくなるとＮチャネルトランジスタ２０が導通する。
【００３１】
例えば、入力信号の電圧が電源電圧に近い電圧である場合にＰチャネルトランジスタ１０が導通し、入力信号の電圧がグランド電圧に近い電圧である場合にＮチャネルトランジスタ２０が導通する。したがって、イネーブル状態においては、入力信号の電圧に応じて、Ｐチャネルトランジスタ１０及びＮチャネルトランジスタ２０の少なくとも１つが導通することにより、入出力端子１１０と入出力端子１２０との間で信号が伝達される。
【００３２】
［イネーブル状態における第１電圧制御部３０の動作］
第１電圧制御部３０は、Ｐチャネルトランジスタ１０のバックゲートの電圧を制御する。具体的には、第１電圧制御部３０は、イネーブル状態において、入力信号をＰチャネルトランジスタ１０のバックゲートに入力する。
【００３３】
第１電圧制御部３０は、第１論理値のイネーブル信号に応じてＰチャネルトランジスタ１０のバックゲートに入力信号を入力する少なくとも１つの第１制御トランジスタを有する。具体的には、第１電圧制御部３０は、第１制御トランジスタとして機能するＮチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４を有する。
【００３４】
Ｎチャネル制御トランジスタ３２は、バックゲートがグランド端子１５０に接続されている。Ｎチャネル制御トランジスタ３２のゲートには、インバータ５０及びインバータ５２を介してイネーブル信号の第１論理値と同じ第１論理値の信号が入力される。例えば、イネーブル状態において、Ｎチャネル制御トランジスタ３２のゲートには正論理値の信号が入力されることにより、ソース・ドレイン間が導通する。
【００３５】
Ｐチャネル制御トランジスタ３４は、バックゲートが電源端子１４０に接続されている。Ｐチャネル制御トランジスタ３４のゲートには、インバータ５０を介してイネーブル信号の第１論理値と反対の第２論理値の信号が入力される。例えば、イネーブル状態において、Ｐチャネル制御トランジスタ３４のゲートには負論理値の信号が入力されることにより、ソース・ドレイン間が導通する。
【００３６】
Ｎチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４のソースは、共に入出力端子１１０に接続されており、Ｎチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４のドレインは、共にＰチャネルトランジスタ１０のバックゲートに接続されている。したがって、Ｎチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４の少なくとも１つのソース・ドレイン間が導通すると、Ｐチャネルトランジスタ１０のバックゲートに入出力端子１１０が接続された状態になり、Ｐチャネルトランジスタ１０のバックゲートには入出力端子１１０に入力される入力信号と同一の電圧が印加される。
【００３７】
第１電圧制御部３０は、導電型が異なるＮチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４を有するので、入力信号の電圧レベルによらず、Ｎチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４の少なくとも１つが確実に導通する。具体的には、入力信号の電圧が電源電圧とグランド電圧の中間電圧よりもグランド電圧に近い場合にはＮチャネル制御トランジスタ３２が導通し、入力信号の電圧が電源電圧に近い場合にはＰチャネル制御トランジスタ３４が導通する。
【００３８】
Ｎチャネル制御トランジスタ３２のバックゲートは、グランド端子１５０に接続されている。したがって、Ｎチャネル制御トランジスタ３２は、図５に示したＮチャネル制御トランジスタ８２と異なり、閾値電圧が不安定になることなく、入力信号の電圧がゲート電圧に対して閾値電圧よりも小さい状態においてソース・ドレイン間が導通する。同様に、Ｐチャネル制御トランジスタ３４のバックゲートは、電源端子１４０に接続されている。したがって、Ｐチャネル制御トランジスタ３４は、図５に示したＰチャネル制御トランジスタ８４と異なり、閾値電圧が不安定になることなく、入力信号の電圧がゲート電圧に対して閾値電圧よりも大きい状態においてソース・ドレイン間が導通する。
【００３９】
したがって、第１電圧制御部３０は、イネーブル状態において、温度及び電源電圧等の変動の影響を受けることなく、確実にＰチャネルトランジスタ１０のバックゲートの電位を入力信号の電位と等しくすることができる。
【００４０】
第１電圧制御部３０は、第１論理値と反対の第２論理値のイネーブル信号に応じてＰチャネルトランジスタ１０のバックゲートに電源電圧を入力する少なくとも１つの制御トランジスタを有してもよい。具体的には、第１電圧制御部３０は制御トランジスタ３６を有する。
【００４１】
制御トランジスタ３６のゲートには、インバータ５０及びインバータ５２を介してイネーブル信号と同じ論理値の信号が入力される。制御トランジスタ３６のバックゲート及びソースは電源端子１４０に接続されている。制御トランジスタ３６のドレインは、Ｎチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４のドレイン、並びに、Ｐチャネルトランジスタ１０のバックゲートに接続されている。イネーブル状態において、制御トランジスタ３６のソース・ドレイン間は非導通状態になる。
【００４２】
［非イネーブル状態における第１電圧制御部３０の動作］
非イネーブル状態においては、Ｎチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４のソース・ドレイン間が非導通状態になる。また、制御トランジスタ３６のゲートには、インバータ５０及びインバータ５２を介して負論理値の信号が入力されることにより、制御トランジスタ３６のソース・ドレイン間が導通する。その結果、Ｐチャネルトランジスタ１０のバックゲートの電圧は電源電圧に等しくなる。
【００４３】
［イネーブル状態における第２電圧制御部４０の動作］
第２電圧制御部４０は、Ｎチャネルトランジスタ２０のバックゲートの電圧を制御する。具体的には、第２電圧制御部４０は、イネーブル状態において、入力信号をＮチャネルトランジスタ２０のバックゲートに入力する。
【００４４】
第２電圧制御部４０は、第１論理値のイネーブル信号に応じてＮチャネルトランジスタ２０のバックゲートに入力信号を入力する少なくとも１つの第２制御トランジスタを有する。具体的には、第２電圧制御部４０は、第２制御トランジスタとして機能するＰチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４を有する。
【００４５】
Ｐチャネル制御トランジスタ４２は、バックゲートが電源端子１４０に接続されている。Ｐチャネル制御トランジスタ４２のゲートには、インバータ５０を介してイネーブル信号の第１論理値と反対の第２論理値の信号が入力される。例えば、イネーブル状態において、Ｐチャネル制御トランジスタ４２のゲートには負論理値の信号が入力されることにより、ソース・ドレイン間が導通する。
【００４６】
Ｎチャネル制御トランジスタ４４は、バックゲートがグランド端子１５０に接続されている。Ｎチャネル制御トランジスタ４４のゲートには、インバータ５０及びインバータ５２を介してイネーブル信号の第１論理値と同じ第１論理値の信号が入力される。例えば、イネーブル状態において、Ｎチャネル制御トランジスタ４４のゲートには正論理値の信号が入力されることにより、ソース・ドレイン間が導通する。
【００４７】
Ｐチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４のソースは、共に入出力端子１２０に接続されており、Ｐチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４のドレインは、共にＮチャネルトランジスタ２０のバックゲートに接続されている。したがって、Ｐチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４の少なくとも１つのソース・ドレイン間が導通すると、Ｎチャネルトランジスタ２０のバックゲートに入出力端子１２０が接続された状態になり、Ｎチャネルトランジスタ２０のバックゲートには入出力端子１２０に入力される入力信号と同一の電圧が印加される。
【００４８】
第２電圧制御部４０は、導電型が異なるＰチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４を有するので、入力信号の電圧レベルによらず、Ｐチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４の少なくとも１つが確実に導通する。具体的には、入力信号の電圧が電源電圧とグランド電圧の中間電圧よりもグランド電圧に近い場合にはＮチャネル制御トランジスタ４４が導通し、入力信号の電圧が電源電圧に近い場合にはＰチャネル制御トランジスタ４２が導通する。
【００４９】
Ｐチャネル制御トランジスタ４２は、バックゲートが電源端子１４０に接続されている。したがって、Ｐチャネル制御トランジスタ４２は、図５に示したＰチャネル制御トランジスタ９２と異なり、閾値電圧が不安定になることなく、入力信号の電圧がゲート電圧に対して閾値電圧よりも小さい状態においてソース・ドレイン間が導通する。同様に、Ｎチャネル制御トランジスタ４４は、バックゲートがグランド端子１５０に接続されている。したがって、図５に示したＮチャネル制御トランジスタ９４と異なり、閾値電圧が不安定になることなく、入力信号の電圧がゲート電圧に対して閾値電圧よりも大きい状態においてソース・ドレイン間が導通する。
【００５０】
したがって、第２電圧制御部４０は、イネーブル状態において、温度及び電源電圧等の変動の影響を受けることなく、確実にＮチャネルトランジスタ２０のバックゲートの電位を入力信号の電位と等しくすることができる。
【００５１】
第２電圧制御部４０は、第１論理値と異なる第２論理値のイネーブル信号に応じてＮチャネルトランジスタ２０のバックゲートに電源電圧を入力する少なくとも１つの制御トランジスタを有してもよい。具体的には、第２電圧制御部４０は、制御トランジスタ４６を有する。
【００５２】
制御トランジスタ４６のゲートには、インバータ５０を介してイネーブル信号の論理値と反対の論理値の信号が入力される。制御トランジスタ４６のバックゲート及びソースはグランド端子１５０に接続されている。制御トランジスタ４６のドレインは、Ｐチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４のドレイン、並びに、Ｎチャネルトランジスタ２０のバックゲートに接続されている。イネーブル状態において、制御トランジスタ４６のソース・ドレイン間は非導通状態になる。
【００５３】
［非イネーブル状態における第２電圧制御部４０の動作］
非イネーブル状態においては、Ｐチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４のソース・ドレイン間が非導通状態になる。また、制御トランジスタ４６のゲートには、インバータ５０を介して正論理値の信号が入力される制御トランジスタ４６のソース・ドレイン間が導通する。その結果、Ｎチャネルトランジスタ２０のバックゲートの電圧はグランド電圧に等しくなる。
【００５４】
［第１の実施形態の効果］
以上の通り、第１の実施形態に係るトランスミッション・ゲート１００によれば、イネーブル状態において、Ｐチャネルトランジスタ１０及びＮチャネルトランジスタ２０のバックゲートをハイインピーダンス状態にすることなく、確実に入力信号の電圧と等しくすることができる。
【００５５】
［入力信号の電圧とオン抵抗との関係の一例］
図２は、従来のトランスミッション・ゲート及び本実施形態に係るトランスミッション・ゲート１００における入力信号の電圧に対するオン抵抗の変化の一例を示す。同図における点線は従来のトランスミッション・ゲートにおけるオン抵抗を示し、実線はトランスミッション・ゲート１００におけるオン抵抗を示す。横軸は入力信号の電圧を示し、入力信号は電源電圧である３．３Ｖとグランド電圧である０Ｖとの間で変化している。
【００５６】
従来のトランスミッション・ゲートにおいては、入力信号の電圧が変化するにつれてオン抵抗が大きく変動している。具体的には、入力信号の電圧が０Ｖから大きくなるにつれて、トランスミッション・ゲートを構成するＮチャネルトランジスタのバックゲート電圧（グランド電圧）とソース電圧との間の電位差が大きくなる。その結果、閾値電圧が大きくなるので、Ｎチャネルトランジスタのオン抵抗が増加する。
【００５７】
同様に、入力信号の電圧が３．３Ｖから小さくなるにつれて、トランスミッション・ゲートを構成するＰチャネルトランジスタのバックゲート電圧（電源電圧）とソース電圧との間の電位差が大きくなる。その結果、閾値電圧が大きくなるので、Ｐチャネルトランジスタのオン抵抗が増加する。
【００５８】
以上の通り、従来のトランスミッション・ゲートにおいては、入力信号の電圧が電源電圧とグランド電圧との間の中間電圧に近づくにつれてオン抵抗が大きくなる。
【００５９】
これに対して、トランスミッション・ゲート３００においては、Ｎチャネルトランジスタ及びＰチャネルトランジスタのバックゲート電圧が入力信号の電圧と等しいので、バックゲート電圧とソース電圧との間の電位差が０の状態で維持される。その結果、閾値電圧が変動しないので、入力信号の電圧変化に伴ってオン抵抗はほとんど変化しない。このように、本実施形態によれば、入力信号の電圧によらずオン抵抗の変動を抑制できることがわかる。
【００６０】
＜第２の実施形態＞
［トランスミッション・ゲート２００の基本構成］
図３は、第２の実施形態に係るトランスミッション・ゲート２００の構成例を示す。図３に示したトランスミッション・ゲート２００は、第１電圧制御部３０がＮチャネル制御トランジスタ３２を有しない点、及び、第２電圧制御部４０がＰチャネル制御トランジスタ４２を有しない点で、図１に示したトランスミッション・ゲート１００と異なり、他の点で同一である。
【００６１】
トランスミッション・ゲート１００においては、入力信号の電圧によらずＰチャネルトランジスタ１０及びＮチャネルトランジスタ２０のバックゲートに入力信号が入力されるべく、第１電圧制御部３０がＮチャネル制御トランジスタ３２及びＰチャネル制御トランジスタ３４を有し、第２電圧制御部４０がＰチャネル制御トランジスタ４２及びＮチャネル制御トランジスタ４４を有していた。しかし、コストを下げるために、トランジスタの数を削減することが好ましい。
【００６２】
ここで、Ｐチャネルトランジスタ１０は、ソース電圧が閾値電圧よりも大きい場合に導通状態になる。したがって、ソース電圧が閾値電圧よりも大きい場合に、Ｐチャネルトランジスタ１０のバックゲートの電圧を入力信号の電圧に等しくすることが好ましい。そこで、第１電圧制御部３０がＮチャネル制御トランジスタ３２を有しないでＰチャネル制御トランジスタ３４を有することにより、入力信号の電圧がＰチャネルトランジスタ１０の閾値電圧よりも大きい状態におけるオン抵抗の増加を抑制しつつ、コストを低減することができる。
【００６３】
同様に、Ｎチャネルトランジスタ２０は、ソース電圧が閾値電圧よりも小さい場合に導通状態になる。したがって、ソース電圧が閾値電圧よりも小さい場合に、Ｎチャネルトランジスタ２０のバックゲート電圧を入力信号の電圧に等しくすることが好ましい。そこで、第２電圧制御部４０がＰチャネル制御トランジスタ４２を有しないでＮチャネル制御トランジスタ４４を有することにより、入力信号の電圧がＮチャネルトランジスタ２０の閾値電圧よりも小さい状態におけるオン抵抗の増加を抑制しつつ、コストを低減することができる。
【００６４】
以上の通り、トランスミッション・ゲート２００によれば、入力信号の変化に伴うオン抵抗の増加を抑制すると共にコストを低減することができるという効果を奏する。
【００６５】
＜第３の実施形態＞
［トランスミッション・ゲート２１０の基本構成］
図４は、第３の実施形態に係るトランスミッション・ゲート２１０の構成例を示す。図４に示したトランスミッション・ゲート２１０は、第１電圧制御部３０がＰチャネル制御トランジスタ３４を有しない点、及び、第２電圧制御部４０がＮチャネル制御トランジスタ４４を有しない点で、図１に示したトランスミッション・ゲート１００と異なり、他の点で同一である。
【００６６】
トランスミッション・ゲート１００のコストを下げるためには、第１電圧制御部３０におけるＮチャネル制御トランジスタ３２を削除する代わりに、Ｐチャネル制御トランジスタ３４を削除しても有効な場合がある。同様に、第２電圧制御部４０におけるＰチャネル制御トランジスタ４２を削除する代わりに、Ｎチャネル制御トランジスタ４４を削除しても有効な場合がある。
【００６７】
Ｐチャネルトランジスタ１０は、ソース電圧が大きいほどオン抵抗が小さく、ソース電圧が小さくなるにつれてオン抵抗が大きくなる。したがって、ソース電圧が小さい状態におけるＰチャネルトランジスタ１０のオン抵抗の増加をできるだけ抑制するべく、ソースに接続される入力信号が比較的小さい状態におけるＰチャネルトランジスタ１０のバックゲート電圧を入力信号の電圧に等しくすることが好ましい。
【００６８】
そこで、第１電圧制御部３０がＰチャネル制御トランジスタ３４を有しないで、Ｐチャネルトランジスタ１０の閾値電圧よりも閾値電圧が大きいＮチャネル制御トランジスタ３２を有することにより、入力信号の電圧が比較的小さい状態におけるオン抵抗の増加を抑制しつつ、コストを低減することができる。
【００６９】
同様に、Ｎチャネルトランジスタ２０は、ソース電圧が小さいほどオン抵抗が小さく、ソース電圧が大きくなるにつれてオン抵抗が大きくなる。ソース電圧が小さい状態におけるＮチャネルトランジスタ２０のオン抵抗の増加をできるだけ抑制するべく、ソースに接続される入力信号が比較的大きい状態におけるＮチャネルトランジスタ２０のバックゲート電圧を入力信号の電圧に等しくすることが好ましい。
【００７０】
そこで、第２電圧制御部４０がＮチャネル制御トランジスタ４４を有しないで、Ｎチャネルトランジスタ２０の閾値電圧よりも閾値電圧が小さいＰチャネル制御トランジスタ４２を有することにより、入力信号の電圧が大きい状態におけるオン抵抗の増加を抑制しつつ、コストを低減することができる。
【００７１】
以上の通り、トランスミッション・ゲート２１０によれば、入力信号の変化に伴うオン抵抗の増加を抑制すると共にコストを低減することができるという効果を奏する。
【００７２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００７３】
１０・・・Ｐチャネルトランジスタ、２０・・・Ｎチャネルトランジスタ、３０・・・第１電圧制御部、３２・・・Ｎチャネル制御トランジスタ、３４・・・Ｐチャネル制御トランジスタ、３６・・・制御トランジスタ、４０・・・第２電圧制御部、４２・・・Ｐチャネル制御トランジスタ、４４・・・Ｎチャネル制御トランジスタ、４６・・・制御トランジスタ、５０・・・インバータ、５２・・・インバータ、６０・・・Ｐチャネルトランジスタ、７０・・・Ｎチャネルトランジスタ、８０・・・第１電圧制御部、８２・・・Ｎチャネル制御トランジスタ、８４・・・Ｐチャネル制御トランジスタ、８６・・・制御トランジスタ、９０・・・第２電圧制御部、９２・・・Ｐチャネル制御トランジスタ、９４・・・Ｎチャネル制御トランジスタ、９６・・・制御トランジスタ、１００・・・トランスミッション・ゲート、１１０・・・入出力端子、１２０・・・入出力端子、１３０・・・イネーブル端子、１４０・・・電源端子、１５０・・・グランド端子、２００・・・トランスミッション・ゲート、２１０・・・トランスミッション・ゲート、３００・・・トランスミッション・ゲート、３５０・・・入出力端子、３６０・・・入出力端子、３７０・・・イネーブル端子
【図１】
2014033382.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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