(57)【要約】【課題】半導体デバイスにおいて、半導体素子の位置決め精度を向上し、しかも、製造工数を低減する。【解決手段】半導体デバイス１は、半導体素子２が接合された第１放熱板３と、この第１放熱板３と一体的に形成された、半導体素子２と外部機器とを接続するための外部端子７Ａとを備える。第１放熱板３は、第１放熱板３における半導体素子２の接合対象箇所の周囲に、半田９の付着を抑制する接合抑制材１１が設けられ、かつ半田９を介して半導体素子２と導通している。製造工程で半導体素子２を接合対象箇所に半田付けする際、接合抑制材１１により半田９の移動が規制されることから、半導体素子２の位置ずれを防止できる。しかも、その接合により、半導体素子２を、半田９及び第１放熱板３を介して外部端子７Ａと導通させることができ、従って、半導体素子２と外部端子７Ａとを導通させるためにそれらを接続させる別途の工程が不要になる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体素子と、前記半導体素子に接合材により接合された第１の放熱板と、前記半導体素子及び前記第１の放熱板を収容するケースと、前記半導体素子と外部機器とを電気的に接続するための外部端子と、を備えた半導体デバイスであって、
前記第１の放熱板は、該第１の放熱板における前記半導体素子の接合対象箇所の周囲に、前記接合材の付着を抑制するための接合抑制処理が施され、かつ前記接合材を介して前記半導体素子と導通しており、
前記外部端子は、前記第１の放熱板と一体的に形成されていることを特徴とする半導体デバイス。
【請求項２】
前記半導体素子は、前記第１の放熱板に、複数、接合され、かつ互いに並列に接続されていることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記ケースは、その底面が第２の放熱板により構成され、
前記第２の放熱板は、前記第１の放熱板に絶縁部材を介して接合されていることを特徴とする請求項１又は請求項２に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に放熱板を接合した半導体デバイスに関する。
【背景技術】
【０００２】
従来より、半導体デバイスの一種として、電力制御等の用途に用いられる大容量半導体デバイスが知られている。この大容量半導体デバイスにおいては、半導体素子がオンしたときに半導体素子に流れる電流が大きく、半導体素子のオン抵抗に因る発熱量が多い。従って、その熱を外部に放出することが必要であり、その放熱のため、半導体素子に放熱板を接合したものが普及している。
【０００３】
半導体素子を放熱板に接合する方法としては、半田付けが一般的である。例えば、リフロー方式による半田付けの場合、放熱板の表面にペースト状の半田が印刷され、その上に半導体素子が実装され、半田がリフロー炉で溶かされた後に冷却される。
【０００４】
しかしながら、リフロー方式での半田付けの場合、半田が高温になって溶けると、半田が流動し、その結果、半導体素子が接合対象箇所からずれて放熱板に接合されてしまうことがある。これを解決する方法としては、半田付けの工程において、位置決め用の冶具により半導体素子を支えることが考えられる。ただし、この方法では、冶具が必要になることから、製造コストが増加し、また、製造工程に治具設置工程が追加されて工程数が増える、といった問題がある。
【０００５】
そこで、放熱板における半導体素子の接合対象箇所の周囲に、半田の付着を抑制する半田レジストを設けた半導体デバイスが知られている（例えば、特許文献１参照）。この半導体デバイスでは、半導体素子が放熱板に半田付けされる際に、半田が加熱されて溶解し、流動しそうになったとしても、半田レジストが半田の流動を抑制することから、治具なしで、半導体素子の位置決め精度の低下を防ぐことができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１５８７８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、一般の大容量半導体デバイスは、半導体素子と放熱板とに加えて、複数の外部端子を備える。これらの外部端子は、半導体素子の各端子（例えば、半導体素子がＦＥＴである場合にはゲート端子、ソース端子及びドレイン端子の各々）に直接的に又は回路基板を介して接続されている。これらの外部端子に外部機器を接続することにより、半導体素子と外部機器とは電気的に導通する。
【０００８】
しかしながら、この大容量半導体デバイスでは、製造時に、半導体素子を放熱板に取り付ける工程と、この工程とは別に、半導体素子を外部機器と導通させるために半導体素子の各端子を外部端子又は回路基板に取り付ける工程とが必要になる。そのため、部品同士の取付工程が多くなることから、製造工数を減らしたいとの要望があった。
【０００９】
本発明は、上記の問題を解決するためになされたものであり、半導体素子に放熱板を接合した半導体デバイスにおいて、半導体素子の位置決め精度を向上でき、しかも、製造工数を低減できる半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために本発明の半導体デバイスは、半導体素子と、前記半導体素子に接合材により接合された第１の放熱板と、前記半導体素子及び前記第１の放熱板を収容するケースと、前記半導体素子と外部機器とを電気的に接続するための外部端子と、を備えた半導体デバイスであって、前記第１の放熱板は、該第１の放熱板における前記半導体素子の接合対象箇所の周囲に、前記接合材の付着を抑制するための接合抑制処理が施され、かつ前記接合材を介して前記半導体素子と導通しており、前記外部端子は、前記第１の放熱板と一体的に形成されていることを特徴とする。
【００１１】
前記半導体素子は、前記第１の放熱板に、複数、接合され、かつ互いに並列に接続されていることが望ましい。
【００１２】
前記ケースは、その底面が第２の放熱板により構成され、前記第２の放熱板は、前記第１の放熱板に絶縁部材を介して接合されていることが望ましい。
【発明の効果】
【００１３】
本発明によれば、製造工程において、半導体素子を第１の放熱板に接合材により接合する際、接合材は、第１の放熱板における接合対象箇所から、接合抑制処理が施された周囲への移動が規制される。従って、半導体素子が接合対象箇所からずれて接合されることを防止でき、半導体素子の位置決め精度を向上することができる。しかも、その接合により、半導体素子を、接合材及び第１の放熱板を介して外部端子と導通させることができ、従って、半導体素子と外部端子とを導通させるために例えば半田付け等によりそれらを接続させる別途の工程が不要になる。そのため、製造工数を低減することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る半導体デバイスの分解斜視図。
【図２】（ａ）は上記半導体デバイスにおける蓋を外した状態の平面図、（ｂ）は（ａ）のＡ−Ａ線断面図、（ｃ）は（ａ）のＢ−Ｂ線断面図。
【図３】上記半導体デバイスの第１放熱板における半導体素子が未接合である状態の斜視図。
【図４】（ａ）は上記第１放熱板における半導体素子が未接合である状態の平面図、（ｂ）は上記第１放熱板における半導体素子が接合された状態の平面図。
【図５】上記実施形態の一変形例に係る半導体デバイスの第１放熱板における２つの半導体素子が接合された状態の平面図。
【図６】（ａ）上記半導体素子の回路図、（ｂ）は上記変形例の一比較例であって半導体素子を１つとした場合の回路図。
【発明を実施するための形態】
【００１５】
本発明の一実施形態に係る半導体デバイスについて図面を参照して説明する。図１は、本実施形態の半導体デバイス１の構成を示す。この半導体デバイス１は、大容量半導体デバイスであって、電力制御用の半導体素子２と、半導体素子２に接合された第１放熱板３と、半導体素子２を駆動する回路素子４が実装された回路基板５とを備える。また、半導体デバイス１は、半導体素子２、第１放熱板３及び回路基板５を収容するケース６と、半導体素子２と外部機器とを電気的に接続するための外部端子７Ａ〜７Ｄとを備える。第１放熱板３及び回路基板５は、半導体素子２を挟んで階層状に配置される。
【００１６】
半導体素子２は、例えばパワーＭＯＳＦＥＴにより構成され、そのパワーＭＯＳＦＥＴは、ゲート端子２１、ソース端子２２及びドレイン端子２３を有し、通電をオンオフするリレーとして機能する。ゲート端子２１及びソース端子２２は、回路基板５に向かって延びており、回路基板５に形成された端子挿通孔５１に挿通され、回路基板５と接続されて導通する。ドレイン端子２３は、板状であって、放熱板として兼用され、半導体素子２の底部を構成する。また、ドレイン端子２３は、第１放熱板３と接合され、導通している。第１放熱板３は、銅等の金属により形成されており、その表面積は、ドレイン端子２３の底面積よりも大きい。
【００１７】
ケース６は、ケース本体６１と、そのケース本体６１に形成された収容室６１ａを塞ぐ蓋６２とを有する。収容室６１ａは、第１放熱板３及び回路基板５を収容するための空間である。ケース本体６１は、その底部が第２放熱板６３により構成され、第２放熱板６３は、電気絶縁性を有する放熱シート８（絶縁部材）を介して、第１放熱板３と接合される。第２放熱板６３は、銅又はアルミ等により形成される。
【００１８】
ケース本体６１は、収容室６１ａの開口縁に、外部端子７Ａ〜７Ｄの先端部７２Ａ〜７２Ｄがそれぞれ載置される端子受け台６４Ａ〜６４Ｄを有する。端子受け台６４Ａ〜６４Ｄには、それぞれ、外部端子７Ａ〜７Ｄを端子受け台６４Ａ〜６４Ｄにねじ止めするためのねじ穴６５Ａ〜６５Ｄが形成されている。
【００１９】
外部端子７Ａは、半導体素子２と外部機器とを直接的に接続するためのものであり、第１放熱板３の端部に立設され、第１放熱板３を介してドレイン端子２３と導通している。一方、外部端子７Ｂ〜７Ｄは、半導体素子２と外部機器とを回路基板５を介して接続するためのものであり、回路基板５の端部に立設されており、回路基板５に形成された配線パターン及び回路素子４を介してゲート端子２１及びソース端子２２と導通する。
【００２０】
各外部端子７Ａ〜７Ｄは、帯状であって、各先端部７２Ａ〜７２Ｄが、外方に向けて折れ曲がっており、各外部端子７Ａ〜７Ｄは、上下逆さまのＬ字型に形成されている。外部端子７Ａ、７Ｂは横並びで先端部７２Ａ、７２Ｂが同じ向きになり、外部端子７Ｃ、７Ｄは横並びで先端部７２Ｃ、７２Ｄが同じ向きになるように配置されている。また、外部端子７Ａ〜７Ｄは先端部７２Ａ、７２Ｂと先端部７２Ｃ、７２Ｄとが互いに反対の方向を向くように配置されている。先端部７２Ａ〜７２Ｄには、それぞれ、貫通孔７３Ａ〜７３Ｄが形成されている。先端部７２Ａ〜７２Ｄが端子受け台６４Ａ〜６４Ｄに載置された状態で、ねじ１０Ａ〜１０Ｄが貫通孔７３Ａ〜７３Ｄにそれぞれ通されてねじ穴６５Ａ〜６５Ｄにねじ込まれることにより、先端部７２Ａ〜７２Ｄは端子受け台６４Ａ〜６４Ｄにそれぞれ固定される。
【００２１】
図２（ａ）〜（ｃ）は、半導体デバイス１の各部の詳細な構成を示す。図２（ｂ）に示されるように、外部端子７Ａは、第１放熱板３と共通の金属板により構成され、このようにして、第１放熱板３と一体的に形成されている。外部端子７Ａ及び第１放熱板３は、金属板に切削加工又は打抜き加工を施し、さらに折り曲げ加工等の成形加工を施すことにより形成されている。
【００２２】
回路基板５は、外部端子７Ｃに支持され、また、不図示であるが外部端子７Ｂ、７Ｄにも支持され、第１放熱板３の上方に、回路基板５と第１放熱板３との間に隙間を空けるように配置されている。外部端子７Ｃは、その基端部（図中下端部）にピン７２を有し、ピン７２は、回路基板５に形成されたピン挿通孔５２に挿通され、その状態で半田９により回路基板５に取り付けられている。不図示であるが、外部端子７Ｂ、７Ｄも、外部端子７Ｃと同等の方法で回路基板５に取り付けられている。図２（ｂ）中の接合抑制材１１については後述する。
【００２３】
図２（ｃ）に示されるように、半導体素子２は、そのドレイン端子２３が半田９（接合材）により第１放熱板３に接合されており、第１放熱板３は、半田９を介してドレイン端子２３と導通する。また、半導体素子２は、半導体チップ２４により構成され、半導体チップ２４は、ワイヤ２５よりドレイン端子２３と電気的に接続されている。不図示であるが、半導体チップ２４は、ドレイン端子２３に対する接続方法と同等の方法で、ゲート端子２１及びソース端子２２の各々と電気的に繋がれている。半導体チップ２４及びワイヤ２５は、それらの保護のため、樹脂封止材２６により封止されている。ゲート端子２１及びソース端子２２は、回路基板５の端子挿通孔５１（図１参照）に挿通され、回路基板５に半田９により取り付けられ、回路基板５と導通している。
【００２４】
図３及び図４（ａ）（ｂ）は、第１放熱板３の構成を示す。第１放熱板３は、その第１放熱板３における半導体素子２の接合対象面３１のうち、半導体素子２の接合対象箇所３１ａの周囲には、半田９（図２（ｃ）参照）の付着を抑制するための接合抑制処理が施されている。その接合抑制処理として、本実施形態では、接合対象箇所３１ａの周囲に接合抑制材１１が設けられている。接合抑制材１１としては、例えばニッケルが使用され、接合抑制材１１は、めっき処理により接合対象箇所３１ａの周囲に付けられ、その周囲の表面を被覆している。接合抑制材１１は、接合対象箇所３１ａの周囲だけでなく、接合対象面３１における接合対象箇所３１ａ以外の全面に設けられていることが望ましい。接合対象箇所３１ａは、表面処理が施されずに、そのままであってもよいし、半田９を付着し易くする処理として、例えば、めっき処理によりニッケルが付され、そのニッケルを下地として、さらにスズめっき処理が施されていてもよい。
【００２５】
本実施形態においては、半導体素子２に第１放熱板３が接合されているので、放熱面積が広くなり、放熱効率が高くなる。また、製造工程で半導体素子２を第１放熱板３に半田９により接合する際、半田９が高温になって溶解し、流動しそうになったとしても、半田９は、接合対象箇所３１ａから、接合抑制処理が施された周囲への移動が規制される。従って、半導体素子２が接合対象箇所３１ａからずれて接合されることを防止でき、半導体素子２の位置決め精度を向上することができる。そのため、組立て時に半導体素子２のゲート端子２１及びソース端子２２を回路基板５の端子挿通孔５１に確実に挿通することができ、その結果として、組立て不可能な不良品の数を減らすことができ、歩留りを向上することができる。
【００２６】
しかも、上記接合により、半導体素子２を、半田９及び第１放熱板３を介して外部端子７Ａと導通させることができ、従って、半導体素子２と外部端子７Ａとを導通させるために例えば半田付け等によりそれらを接続させる別途の工程が不要になる。そのため、製造工数を低減することができる。
【００２７】
また、第１放熱板３は放熱シート８を介して第２放熱板６３と接合されており、第２放熱板６３は外部と接していることから、放熱効果をさらに向上することができる。しかも、放熱シート８は電気絶縁性を有し、従って、第１放熱板３と第２放熱板６３との間を放熱シート８により電気的に絶縁することができる。そのため、外部からの電気的なノイズを遮断することができ、半導体素子２の動作の安定化を図ることができる。
【００２８】
次に、上記実施形態の一変形例に係る半導体デバイスについて図面を参照して説明する。図５は、本変形例の半導体デバイス１の構成を示す。その半導体デバイス１は、上記実施形態の半導体素子２と同等に構成された半導体素子２Ａ、２Ｂを備える。それらの半導体素子２Ａ、２Ｂのドレイン端子２３Ａ、２３Ｂは、共通の第１放熱板３に接合されている。不図示であるが、半導体素子２Ａ、２Ｂのゲート端子２１Ａ、２１Ｂは、互いに接続され、半導体素子２Ａ、２Ｂのソース端子２２Ａ、２２Ｂは、互いに接続されている。このようにして、半導体素子２Ａ、２Ｂは、互いに並列に接続されており、１つの半導体素子として機能する。各半導体素子２Ａ、２Ｂは、Ｎチャネル形のパワーＭＯＳＦＥＴにより構成されるが、Ｐチャネル形のパワーＭＯＳＦＥＴにより構成されてもよい。半導体デバイス１における半導体素子の数は、２つに限定されず、複数であればよい。
【００２９】
半導体素子２Ａ、２Ｂの発熱量について図６（ａ）を参照して説明する。ここで、各半導体素子２Ａ、２Ｂのドレイン・ソース間のオン抵抗値をＲとする。この場合、半導体素子２Ａ、２Ｂがオン状態であるとき、それらに電流Ｉを流すと、各半導体素子２Ａ、２Ｂの発熱量は（Ｉ／２）２Ｒとなり、それらの総発熱量Ｈ２はＩ２Ｒ／２となる。一方、図６（ｂ）の比較例に示されるように、半導体素子２Ａ、２Ｂと同等の構成を有する１つの半導体素子２に電流Ｉを流すと、その半導体素子２による発熱量Ｈ１はＩ２Ｒとなる。従って、図６（ａ）に示される回路における半導体素子２Ａ、２Ｂによる総発熱量は、図６（ｂ）に示される回路における半導体素子２による発熱量の半分になる。
【００３０】
本変形例においては、半導体素子が１つである場合と比べ、総発熱量を低減することができる。
【００３１】
なお、本発明は、上記の実施形態及び変形例の構成に限定されるものでなく、使用目的に応じ、様々な変形が可能である。例えば、半導体素子２の各端子のうち、第１放熱板３と接合される端子は、ドレイン端子２３に限定されず、ゲート端子２１又はソース端子２２であってもよい。また、半導体素子２は、ＩＧＢＴにより構成されてもよい。その場合、ゲート端子２１、ソース端子２２及びドレイン端子２３の代わりに、ベース端子、エミッタ端子及びコレクタ端子が用いられる。また、放熱シート８の代わりとして、電気絶縁性を有する放熱板が用いられていても構わない。また、半導体素子２と第１放熱板３とを接合する接合材は、半田９に限定されず、金属であればよい。また、接合抑制材１０は、ニッケルめっきに限定されず、金属の付着を抑制するめっきであればよい。また、接合対象箇所３１ａの周囲には、金属の付着を抑制するための接合抑制処理として、表面改質処理又は鏡面加工等が施されていても構わない。
【符号の説明】
【００３２】
１  半導体デバイス
２  半導体素子
３  第１放熱板
３１ａ  半導体素子の接合対象箇所
６  ケース
８  放熱シート（絶縁部材）
７Ａ  外部端子
９  半田（接合材）
１０  接合抑制材
６３  第２放熱板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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