(57)【要約】【課題】飽和電荷量および感度の特性をより改善する。【解決手段】  固体撮像素子は、画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、フォトダイオードで発生した電荷を転送する転送トランジスタと、転送トランジスタ以外の、画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、フォトダイオード領域に対して深さ方向に分離して形成され、フォトダイオードが形成されるフォトダイオード領域と、画素トランジスタが形成されるトランジスタ領域とを備える。そして、トランジスタ領域は、フォトダイオード領域にフォトダイオードを形成した後に、フォトダイオード領域に対して積層するように形成される。本技術は、例えば、CMOSイメージセンサに適用できる。【選択図】図１
2014199898.tif 000002
【特許請求の範囲】
【請求項１】
画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を転送する転送トランジスタと、
前記転送トランジスタ以外の、前記画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、
前記フォトダイオードが形成されるフォトダイオード領域と、
前記フォトダイオード領域に対して深さ方向に分離して形成され、前記画素トランジスタが形成されるトランジスタ領域と
を備え、
前記トランジスタ領域は、前記フォトダイオード領域に前記フォトダイオードを形成した後に、前記フォトダイオード領域に対して積層するように形成される
固体撮像素子。
【請求項２】
前記トランジスタ領域は、前記フォトダイオード領域となるシリコン基板の表面に対してエピタキシャル成長を行うことにより形成されるエピタキシャル層であり、前記エピタキシャル層の表面に前記画素トランジスタが形成される
請求項１に記載の固体撮像素子。
【請求項３】
前記転送トランジスタは、前記トランジスタ領域の表面側から前記フォトダイオードまで貫通するように埋め込まれたゲート電極を有して構成される
請求項１に記載の固体撮像素子。
【請求項４】
前記転送トランジスタは、前記トランジスタ領域の表面側から前記フォトダイオード領域が露出するまで前記トランジスタ領域が掘り込まれて形成された掘り込み部の底面に形成される
請求項１に記載の固体撮像素子。
【請求項５】
前記フォトダイオード領域の前記フォトダイオードに接し、前記トランジスタ領域の表面近傍まで形成される拡散層をさらに備え、
前記転送トランジスタは、前記拡散層を介して前記フォトダイオードで発生した電荷を転送するように、前記トランジスタ領域の表面に形成される
請求項１に記載の固体撮像素子。
【請求項６】
前記トランジスタ領域において隣接する他の前記画素と分離するための素子分離部
をさらに備える請求項１に記載の固体撮像素子。
【請求項７】
前記フォトダイオード領域において隣接する他の前記画素と分離するための第１の素子分離部と、
前記第１の素子分離部に接続する構造で、前記トランジスタ領域において隣接する他の前記画素と分離するための第２の素子分離部と
をさらに備える請求項１に記載の固体撮像素子。
【請求項８】
前記フォトダイオード領域および前記トランジスタ領域の間に配置され、エピタキシャル成長を行うことにより形成される不純物濃度の濃い不純物領域
をさらに備える請求項１に記載の固体撮像素子。
【請求項９】
前記トランジスタ領域における前記フォトダイオードと前記画素トランジスタとの間を分離するための不純物領域
をさらに備える請求項１に記載の固体撮像素子。
【請求項１０】
前記フォトダイオード領域に、前記フォトダイオードで発生した電荷が転送されるフローティングディフュージョン部が形成されており、前記転送トランジスタは、前記トランジスタ領域に埋め込まれたゲート電極を有して構成される
請求項１に記載の固体撮像素子。
【請求項１１】
前記トランジスタ領域を貫通して前記フローティングディフュージョン部に接続するように前記トランジスタ領域に埋め込まれた導体により形成されるコンタクト部
をさらに備える請求項１０に記載の固体撮像素子。
【請求項１２】
前記トランジスタ領域を貫通して前記フローティングディフュージョン部に接続するように、前記トランジスタ領域の深さ方向に延在するように形成される不純物領域
をさらに備える請求項１０に記載の固体撮像素子。
【請求項１３】
前記トランジスタ領域に、光電変換を行って受光量に応じた電荷を発生する第２のフォトダイオードが形成される
請求項１に記載の固体撮像素子。
【請求項１４】
前記トランジスタ領域の深さ方向に、複数の前記第２のフォトダイオードが積層するように形成される
請求項１３に記載の固体撮像素子。
【請求項１５】
複数の前記第２のフォトダイオードのうち、前記トランジスタ領域と前記フォトダイオード領域との界面近傍に配置される一部の前記第２のフォトダイオードの面積が、他の前記第２のフォトダイオードより広く形成される
請求項１４に記載の固体撮像素子。
【請求項１６】
画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を転送する転送トランジスタと、前記転送トランジスタ以外の、前記画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、前記フォトダイオードが形成されるフォトダイオード領域と、前記フォトダイオード領域に対して深さ方向に分離して形成され、前記画素トランジスタが形成されるトランジスタ領域とを備える固体撮像素子の製造方法において、
前記トランジスタ領域は、前記フォトダイオード領域に前記フォトダイオードを形成した後に、前記フォトダイオード領域に対して積層するように形成される
ステップを含む製造方法。
【請求項１７】
画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を転送する転送トランジスタと、
前記転送トランジスタ以外の、前記画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、
前記フォトダイオードが形成されるフォトダイオード領域と、
前記フォトダイオード領域に対して深さ方向に分離して形成され、前記画素トランジスタが形成されるトランジスタ領域と
を有し、
前記トランジスタ領域は、前記フォトダイオード領域に前記フォトダイオードを形成した後に、前記フォトダイオード領域に対して積層するように形成される
固体撮像素子を備える電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および製造方法、並びに、電子機器に関し、特に、飽和電荷量および感度の特性をより改善することができるようにした固体撮像素子および製造方法、並びに、電子機器に関する。
【背景技術】
【０００２】
従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの固体撮像素子が使用されている。
【０００３】
一般的に、CMOSイメージセンサでは、画素サイズの微細化が進むのに伴って、フォトダイオード開口率を最大化するために、画素を共有する技術が多く採用されている。この画素共有技術では、複数の画素間でトランジスタを共有して、画素部におけるフォトダイオード以外の素子の占有面積を最小化することによって、フォトダイオードの面積が確保される。そして、画素共有技術を利用することで、例えば、フォトダイオードの飽和信号量や感度などの特性を改善することができる。
【０００４】
例えば、特許文献１乃至４には、画素共有技術を適用したCMOSイメージセンサにおける様々な画素部のレイアウトが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４７９６５号公報
【特許文献２】特開２０１０−２１２２８８号公報
【特許文献３】特開２００７−１１５９９４号公報
【特許文献４】特開２０１１−０４９４４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、従来のCMOSイメージセンサは、フォトダイオードと画素の駆動に必要なトランジスタとが、シリコン基板の同一平面上に形成されており、それぞれの最低限の特性を確保するために面積的に制約を受けている。例えば、フォトダイオードの飽和電荷量および感度の特性を改善するためにフォトダイオード面積を拡大すると、それに伴い、トランジスタの領域は縮小されるため、トランジスタに起因するランダムノイズが悪化したり、回路の利得が低下してしまう。一方、トランジスタの面積を確保すると、フォトダイオードの飽和電荷量および感度の特性が低下することになる。従って、トランジスタの面積を縮小させることなく、フォトダイオードの飽和信号量および感度の特性を改善することが求められている。
【０００７】
本開示は、このような状況に鑑みてなされたものであり、飽和電荷量および感度の特性をより改善することができるようにするものである。
【課題を解決するための手段】
【０００８】
本開示の一側面の固体撮像素子は、画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を転送する転送トランジスタと、前記転送トランジスタ以外の、前記画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、前記フォトダイオードが形成されるフォトダイオード領域と、前記フォトダイオード領域に対して深さ方向に分離して形成され、前記画素トランジスタが形成されるトランジスタ領域とを備え、前記トランジスタ領域は、前記フォトダイオード領域に前記フォトダイオードを形成した後に、前記フォトダイオード領域に対して積層するように形成される。
【０００９】
本開示の一側面の製造方法は、画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を転送する転送トランジスタと、前記転送トランジスタ以外の、前記画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、前記フォトダイオードが形成されるフォトダイオード領域と、前記フォトダイオード領域に対して深さ方向に分離して形成され、前記画素トランジスタが形成されるトランジスタ領域とを備える固体撮像素子の製造方法において、前記トランジスタ領域は、前記フォトダイオード領域に前記フォトダイオードを形成した後に、前記フォトダイオード領域に対して積層するように形成されるステップを含む。
【００１０】
本開示の一側面の電子機器は、画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、前記フォトダイオードで発生した電荷を転送する転送トランジスタと、前記転送トランジスタ以外の、前記画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、前記フォトダイオードが形成されるフォトダイオード領域と、前記フォトダイオード領域に対して深さ方向に分離して形成され、前記画素トランジスタが形成されるトランジスタ領域とを有し、前記トランジスタ領域は、前記フォトダイオード領域に前記フォトダイオードを形成した後に、前記フォトダイオード領域に対して積層するように形成される固体撮像素子を備える。
【００１１】
本開示の一側面においては、フォトダイオード領域に対して深さ方向に分離して形成されるトランジスタ領域が、フォトダイオード領域にフォトダイオードを形成した後に、フォトダイオード領域に対して積層するように形成される。
【発明の効果】
【００１２】
本開示の一側面によれば、飽和電荷量および感度の特性をより改善することができる。
【図面の簡単な説明】
【００１３】
【図１】本技術を適用した固体撮像素子が有する画素の第１の実施の形態の構成例を示す断面図である。
【図２】４画素共有構造を採用した画素の構造を示す断面図である。
【図３】従来の画素の構造を示す断面図である。
【図４】画素の第１の実施の形態の構成例を示す断面図である。
【図５】画素の第２の実施の形態の構成例を示す断面図である。
【図６】画素の第３の実施の形態の構成例を示す断面図である。
【図７】画素の第４の実施の形態の構成例を示す断面図である。
【図８】画素の第５の実施の形態の構成例を示す断面図である。
【図９】画素の第６の実施の形態の構成例を示す断面図である。
【図１０】画素の第７の実施の形態の構成例を示す断面図である。
【図１１】第１の工程を説明する断面図である。
【図１２】第２の工程を説明する断面図である。
【図１３】第３の工程を説明する断面図である。
【図１４】第４の工程を説明する断面図である。
【図１５】第５の工程を説明する断面図である。
【図１６】第６の工程を説明する断面図である。
【図１７】第７の工程を説明する断面図である。
【図１８】第８の工程を説明する断面図である。
【図１９】第９の工程を説明する断面図である。
【図２０】第１０の工程を説明する断面図である。
【図２１】第１１の工程を説明する断面図である。
【図２２】第１２の工程を説明する断面図である。
【図２３】画素の第８の実施の形態の構成例を示す断面図である。
【図２４】固体撮像素子の製造に用いられるＳＯＩ基板を示す図である。
【図２５】第２１の工程を説明する断面図である。
【図２６】第２２の工程を説明する断面図である。
【図２７】第２３の工程を説明する断面図である。
【図２８】第２４の工程を説明する断面図である。
【図２９】第２５の工程を説明する断面図である。
【図３０】第２６の工程を説明する断面図である。
【図３１】第２７の工程を説明する断面図である。
【図３２】第２７の工程を説明する平面図である。
【図３３】第２８の工程を説明する断面図である。
【図３４】第２８の工程を説明する平面図である。
【図３５】第２９の工程を説明する平面図である。
【図３６】第３０の工程を説明する断面図である。
【図３７】第３１の工程を説明する断面図である。
【図３８】第３２の工程を説明する断面図である。
【図３９】第３３の工程を説明する断面図である。
【図４０】第３４の工程を説明する断面図である。
【図４１】第３５の工程を説明する断面図である。
【図４２】第３６の工程を説明する断面図である。
【図４３】第３７の工程を説明する断面図である。
【図４４】第３８の工程を説明する断面図である。
【図４５】画素の第９の実施の形態の構成例を示す断面図である。
【図４６】第４１の工程を説明する断面図である。
【図４７】第４２の工程を説明する断面図である。
【図４８】第４３の工程を説明する断面図である。
【図４９】第４４の工程を説明する断面図である。
【図５０】画素の第１０の実施の形態の構成例を示す断面図である。
【図５１】画素の第１１の実施の形態の構成例を示す断面図である。
【図５２】画素の第１２の実施の形態の構成例を示す断面図である。
【図５３】電子機器に搭載される撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本技術を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
【００１５】
図１は、本技術を適用した固体撮像素子が有する画素の第１の実施の形態の構成例を示す断面図である。なお、図１では、図１の上側が固体撮像素子１の裏面側とされ、図１の下側が固体撮像素子１の表面側とされる。
【００１６】
図１に示すように、固体撮像素子１は、画素トランジスタ領域２およびフォトダイオード領域３が、固体撮像素子１の深さ方向（図１の上下方向）に分離するように形成される。
【００１７】
つまり、固体撮像素子１は、図１の下側から順に、Ｐ型エピタキシャル層２１、シリコン基板２２、反射防止膜２３、カラーフィルタ層２４、およびオンチップレンズ２５が積層されて構成されている。そして、固体撮像素子１では、画素１１ごとに、Ｐ型エピタキシャル層２１に画素トランジスタ３２が設けられ、シリコン基板２２にフォトダイオード３３が設けられている。また、画素１１には、フォトダイオード３３から電荷を転送するための転送トランジスタ３１が設けられている。
【００１８】
ここで、画素トランジスタ３２には、画素１１を駆動するのに必要な所定数のトランジスタのうちの、転送トランジスタ３１以外のトランジスタが含まれる。例えば、４トランジスタ型の構成では、画素トランジスタ３２は、増幅トランジスタ、選択トランジスタ、およびリセットトランジスタであり、３トランジスタ型の構成では、画素トランジスタ３２は、増幅トランジスタおよびリセットトランジスタである。なお、図１では、それらの所定数のトランジスタのいずれか１つを代表し、画素トランジスタ３２として図示している。
【００１９】
転送トランジスタ３１を構成するゲート電極４１は、Ｐ型エピタキシャル層２１の表面（図１の下方を向く面）からフォトダイオード３３まで届くように、Ｐ型エピタキシャル層２１を貫通するように埋め込まれて形成される。ゲート電極４１に隣接するようにＰ型エピタキシャル層２１の表面側に形成されるＮ型領域４２は、ＦＤ（Floating Diffusion：フローティングディフュージョン）部として機能する。即ち、Ｎ型領域４２は、図示しない配線を介して増幅トランジスタのゲート電極に接続されており、転送トランジスタ３１を介してフォトダイオード３３から転送される電荷を蓄積して、増幅トランジスタのゲート電極に印加する。
【００２０】
画素トランジスタ３２は、Ｐ型エピタキシャル層２１の表面に積層されるゲート電極４３、並びに、ゲート電極４３の両側に隣接するようにＰ型エピタキシャル層２１の表面側に形成されるＮ型領域４４および４５から構成される。Ｎ型領域４４および４５のうち、一方は画素トランジスタ３２のソースとして機能し、他方は画素トランジスタ３２のドレーンとして機能する。なお、Ｐ型エピタキシャル層２１における素子分離は、不純物注入によって行われる。
【００２１】
フォトダイオード３３は、シリコン基板２２に形成されており、固体撮像素子１の裏面（図１の上側を向く面）に向かって照射される光を受光して光電変換を行い、その光量に応じた電荷を発生して蓄積する。
【００２２】
オンチップレンズ２５は、画素１１ごとに、フォトダイオード３３に照射される光を集光し、カラーフィルタ層２４は、画素１１ごとに特定の色（例えば、赤色、青色、および緑色の三原色）の波長域の光を透過する。また、反射防止膜２３は、オンチップレンズ２５およびカラーフィルタ層２４を透過した光が反射するのを防止する。
【００２３】
このように、固体撮像素子１は、画素トランジスタ領域２であるＰ型エピタキシャル層２１に画素トランジスタ３２が形成され、フォトダイオード領域３であるシリコン基板２２にフォトダイオード３３が形成されるように構成される。
【００２４】
従って、固体撮像素子１においては、例えば、フォトダイオード３３の一部に画素トランジスタ３２を形成する領域が浸食した構造（後述の図３参照）となることを回避することができ、フォトダイオード３３の領域が減少することを回避することができる。つまり、画素１１の構造とすることにより、従来よりもフォトダイオード３３の面積を拡大することができ、フォトダイオード３３の飽和電荷量や感度などの特性が低下することを回避し、それらの特性をより改善することができる。
【００２５】
また、固体撮像素子１では、転送トランジスタ３１および画素トランジスタ３２の面積を拡大することができるとともに、トランジスタが非対称に配置されることにより画素どうしの特性に差異が発生することを回避することができる。
【００２６】
ここで、図２および図３を参照し、従来の画素の構造と比較して説明する。
【００２７】
図２には、４画素共有構造を採用した画素１１の構造が示されており、図２Ａには、フォトダイオード領域３における平面的なレイアウトが示され、図２Ｂには、画素トランジスタ領域２における平面的なレイアウトが示されている。また、図３には、従来の画素１１’の構造が示されており、図３Ａには、画素１１’の断面的なレイアウトが示され、図３Ｂには、画素１１’の平面的なレイアウトが示されている。
【００２８】
図３Ａに示すように、画素１１’では、フォトダイオード３３’および画素トランジスタ３２’が同一の領域に、つまり、どちらもシリコン基板２２に形成されている。このため、画素１１’では、フォトダイオード３３’の一部に画素トランジスタ３２’を形成する領域が浸食した構造となっている。
【００２９】
これに対し、画素１１では、フォトダイオード３３および画素トランジスタ３２を異なる領域に形成することにより、画素１１’の構成よりも、フォトダイオード３３の面積を拡大することができる。これにより、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【００３０】
また、図３Ｂに示すように、４つの画素１１’−１乃至１１’−４による共有構造を採用した共有画素１２’では、画素トランジスタ３２Ａ’、画素トランジスタ３２Ｂ’、および画素トランジスタ３２Ｃ’の配置が非対称となっていた。
【００３１】
さらに、画素トランジスタ３２Ａ’、画素トランジスタ３２Ｂ’および画素トランジスタ３２Ｃ’それぞれの用途が異なることより、それらの面積が異なることによっても非対称となっていた。例えば、画素１１’−３と画素１１’−４とは、離接する画素トランジスタ３２Ａ’および画素トランジスタ３２Ｂ’が対称なレイアウトであるので特性は略同一となる。しかしながら、画素１１’−２と画素１１’−４とは、離接する画素トランジスタ３２Ｃ’および画素トランジスタ３２Ｂ’の面積が異なるので、ゲートによる反射やゲート電圧によるポテンシャル変調の影響が異なり、特性差が発生する。また、画素１１’−１は、画素トランジスタが隣接しないことより影響を受けることがなく、画素１１’−２、画素１１’−３、および画素１１’−４と特性が異なることになる。
【００３２】
これに対し、図２Ａに示すように、４つの画素１１−１乃至１１−４による共有構造を採用した共有画素１２では、画素１１−１乃至１１−４を完全に対称的に配置することができるため、それらの間の特性に差が発生することを回避することができる。これにより、画素１１−１乃至１１−４の特性を改善することができる。
【００３３】
また、図２Ｂに示すように、画素１１では、画素トランジスタ３２Ａ、画素トランジスタ３２Ｂ、および画素トランジスタ３２Ｃを配置することが可能な面積を広く確保することができ、チャンネル幅（Ｗ）とチャンネル長（Ｌ）の比を十分に確保することができる。これにより、画素トランジスタ３２に起因したランダムノイズの発生を抑制することができ、画素１１−１乃至１１−４の特性を改善することができる。
【００３４】
次に、図４を参照して、第１の実施の形態である画素１１の構成について詳細に説明する。なお、図４では、図４の上側が固体撮像素子１の表面側とされ、図４の下側が固体撮像素子１の裏面側とされる。
【００３５】
図４では、フォトダイオード３３として図示されている部分はＮ型領域であり、フォトダイオード３３に対して裏面側に裏面ピニング（Pinning）層５１が形成され、フォトダイオード３３に対して表面側に表面ピニング層５２が形成される。即ち、裏面ピニング層５１は、Ｎ型領域であるフォトダイオード３３の裏面に接するようにシリコン基板２２および反射防止膜２３の間に形成される。また、表面ピニング層５２は、Ｎ型領域であるフォトダイオード３３の表面に接するようにシリコン基板２２に形成される。さらに、フォトダイオード３３の側面を囲うようにシリコン基板２２にＰウェル（P-well）５３が形成される。
【００３６】
また、転送トランジスタ３１のゲート電極４１は、Ｐ型エピタキシャル層２１およびシリコン基板２２に埋め込まれており、ゲート電極４１の埋め込まれた部分を覆うように、フォトダイオード３３からの電荷の流れを制御するチャネル領域５４が形成される。また、画素トランジスタ３２のゲート電極４３の底面を覆うように、Ｎ型領域４４および４５の間の電荷の流れを制御するチャネル領域５５が形成される。また、斜め方向からの光の入射を防止するための遮光金属５６が反射防止膜２３に形成される。
【００３７】
このように、画素１１では、フォトダイオード３３がシリコン基板２２に形成されるとともに、画素トランジスタ３２がＰ型エピタキシャル層２１に形成されており、フォトダイオード３３および画素トランジスタ３２が深さ方向に異なる領域に形成される。そして、画素１１では、フォトダイオード３３からの電荷の転送に、ゲート電極４１が埋め込まれるように形成された転送トランジスタ３１が用いられる。
【００３８】
従って、画素１１では、上述したように、フォトダイオード３３および画素トランジスタ３２を異なる領域に形成することで、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【００３９】
次に、図５には、画素１１の第２の実施の形態の構成例を示す断面図が示されている。なお、以下の各実施の形態において、図４の画素１１と共通する構成については同一の符号を付し、その詳細な説明は省略する。
【００４０】
例えば、図５に示すように、画素１１Ａは、フォトダイオード３３がシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ａは、Ｐ型エピタキシャル層２１に掘り込み部６１を形成して転送トランジスタ３１Ａが形成される点で、図４の画素１１と異なる構成とされる。
【００４１】
即ち、フォトダイオード３３の電荷を転送するのに、図４の画素１１では、埋め込み型の転送トランジスタ３１が使用されているのに対し、画素１１Ａでは、掘り込み部６１に形成された転送トランジスタ３１Ａが使用される。
【００４２】
転送トランジスタ３１Ａは、シリコン基板２２が露出するまでＰ型エピタキシャル層２１が掘り込まれて形成された掘り込み部６１の底面、即ち、シリコン基板２２の表面に積層するように形成されるゲート電極４１Ａを有して構成される。また、ゲート電極４１Ａの底面を覆うようにシリコン基板２２にチャネル領域５４Ａが形成される。また、ＦＤ部として機能するＮ型領域４２Ａが、ゲート電極４１Ａに隣接するように、フォトダイオード３３に対して反対側となる位置のシリコン基板２２の表面に形成される。
【００４３】
このように、画素１１Ａにおいても、図４の画素１１と同様に、フォトダイオード３３および画素トランジスタ３２を異なる領域に形成することで、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【００４４】
また、画素１１Ａでは、フォトダイオード３３からＮ型領域４２Ａ（ＦＤ部）までの転送経路を短縮することができ、電荷の転送特性を向上させることができる。
【００４５】
次に、図６には、画素１１の第３の実施の形態の構成例を示す断面図が示されている。
【００４６】
例えば、図６に示すように、画素１１Ｂは、フォトダイオード３３Ｂがシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ｂは、フォトダイオード３３Ｂに接続されるようにＰ型エピタキシャル層２１にＮ型拡散層７１が形成されるとともに、Ｐ型エピタキシャル層２１の表面に転送トランジスタ３１Ｂが形成される点で、図４の画素１１と異なる構成とされる。
【００４７】
即ち、図４の画素１１では、埋め込み型の転送トランジスタ３１を利用してフォトダイオード３３の電荷が転送される。これに対し、画素１１Ｂでは、フォトダイオード３３ＢとともにＮ型拡散層７１に電荷が蓄積され、Ｎ型拡散層７１を通してフォトダイオード３３Ｂの電荷が転送される。
【００４８】
画素１１Ｂでは、フォトダイオード３３Ｂの一部がシリコン基板２２の表面に露出するように、フォトダイオード３３Ｂおよび表面ピニング層５２Ｂが形成される。そして、フォトダイオード３３Ｂのシリコン基板２２の表面に露出している部分に接続し、Ｐ型エピタキシャル層２１の深さ方向に延在するようにＮ型拡散層７１が形成される。そして、Ｎ型拡散層７１の表面側となるＰ型エピタキシャル層２１に、Ｎ型拡散層７１に接するように表面ピニング層７２が形成される。
【００４９】
転送トランジスタ３１Ｂは、Ｐ型エピタキシャル層２１の表面に積層するように形成されるゲート電極４１Ｂを有して構成され、ゲート電極４１Ｂの底面を覆うようにＰ型エピタキシャル層２１にチャネル領域５４Ｂが形成される。また、ＦＤ部として機能するＮ型領域４２Ｂが、ゲート電極４１Ｂに隣接するように、Ｎ型拡散層７１に対して反対側となる位置のＰ型エピタキシャル層２１の表面に形成される。
【００５０】
このように、画素１１Ｂにおいても、図４の画素１１と同様に、フォトダイオード３３および画素トランジスタ３２を異なる領域に形成することで、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【００５１】
また、画素１１Ｂでは、Ｎ型拡散層７１および表面ピニング層７２によるＰＮ接合が形成されており、Ｎ型拡散層７１は、フォトダイオード３３Ｂと同様に、光電変換を行って電荷を蓄積することができる。つまり、画素１１Ｂは、図４の画素１１よりも、光電変換を行うフォトダイオードの総体積が増加することになるため、飽和電荷量を増加することができる。また、Ｎ型拡散層７１は、画素１１Ｂに光が入射する方向から深い領域に形成されているため、赤色の波長域の光の光電変換を行うことになり、画素１１Ｂは、赤色の光の感度の上昇を図ることができる。
【００５２】
さらに、画素１１Ｂは、Ｎ型拡散層７１から転送トランジスタ３１Ｂを介してＮ型領域４２Ｂ（ＦＤ部）までの転送経路を短縮することができ、電荷の転送特性を向上させることができる。
【００５３】
次に、図７には、画素１１の第４の実施の形態の構成例を示す断面図が示されている。
【００５４】
例えば、図７に示すように、画素１１Ｃは、フォトダイオード３３Ｂがシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ｃは、Ｐ型エピタキシャル層２１の表面に、素子分離部８１が形成される点で、図４の画素１１と異なる構成とされる。
【００５５】
即ち、画素１１Ｃでは、Ｐ型エピタキシャル層２１における画素トランジスタ３２およびＮ型領域４２Ｂを分離するために、酸化膜により構成される素子分離部８１が形成される。このように、Ｐ型エピタキシャル層２１における素子分離に、不純物拡散層の他に酸化膜を利用することができる。
【００５６】
このように構成される画素１１Ｃにおいても、図４の画素１１と同様に、フォトダイオード３３および画素トランジスタ３２を異なる領域に形成することで、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【００５７】
次に、図８には、画素１１の第５の実施の形態の構成例を示す断面図が示されている。
【００５８】
例えば、図８に示すように、画素１１Ｄは、フォトダイオード３３がシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ｄは、フォトダイオード３３の側面を囲うように埋め込み酸化膜９１が形成されており、埋め込み酸化膜９１に接続するように、Ｐ型エピタキシャル層２１に酸化膜９２が形成される点で、図４の画素１１と異なる構成とされる。また、画素１１Ｄでは、画素トランジスタ３２と転送トランジスタ３１との間に、素子分離を行うための酸化膜９３が形成されている。
【００５９】
このように構成される画素１１Ｄにおいても、図４の画素１１と同様に、フォトダイオード３３および画素トランジスタ３２を異なる領域に形成することで、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【００６０】
また、画素１１Ｄでは、裏面側から埋め込み酸化膜９１を埋め込むことで、シリコン基板２２の内部における混色およびブルーミングを抑制することができる。さらに、画素１１Ｄでは、シリコン基板２２に形成される埋め込み酸化膜９１と、Ｐ型エピタキシャル層２１に形成される酸化膜９２とが接続される構造とすることより、隣接する他の画素１１Ｄとの間を完全に分離することができる。
【００６１】
また、画素１１Ｄでは、図８に示すように、遮光金属５６に接続するように埋め込み酸化膜９１が形成される。これにより、例えば、オンチップレンズ２５により集光された光が、隣接する他の画素１１Ｄに漏れ出てしまうことを防止することができる。従って、画素１１Ｄでは、オンチップレンズ２５により集光された光をフォトダイオード３３に確実に受光させることができ、フォトダイオード３３の感度を向上させることができる。
【００６２】
なお、画素１１Ｄにおいて、埋め込み酸化膜９１に替えて遮光金属５６と同一の材質、例えば、タングステンのような金属を、フォトダイオード３３の側面を囲うようにシリコン基板２２に埋め込んでもよい。
【００６３】
次に、図９には、画素１１の第６の実施の形態の構成例を示す断面図が示されている。
【００６４】
例えば、図９に示すように、画素１１Ｅは、フォトダイオード３３がシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ｅは、Ｐ型エピタキシャル層２１とシリコン基板２２との間に配置されるように、濃いＰ型のエピタキシャル層１０１が形成される点で、図４の画素１１と異なる構成とされる。
【００６５】
即ち、画素１１Ｅでは、図４の画素１１の表面ピニング層５２を形成するのに替えて、シリコン基板２２の表面に対してエピタキシャル成長を行う際にドーピングを行うこと（In situ doped epitaxial deposition）により、濃いＰ型のエピタキシャル層１０１が形成される。
【００６６】
例えば、良質のエピタキシャル成長を行うためには、1000度程度の加熱条件が必要となる。そこで、シリコン基板２２内に不純物注入を行って表面ピニング層５２を形成した後にエピタキシャル成長を開始した場合には、エピタキシャル成長中の加熱によって、界面付近の不純物が拡散してしまうことが想定される。この場合、界面付近のＰＮ接合を急峻なプロファイルで作成することが困難となるため、ＰＮ接合の容量が減少してしまい、飽和電荷量が減少することになる。
【００６７】
これに対し、画素１１Ｅのように、濃いＰ型のエピタキシャル層１０１を形成することにより、所望の急峻なプロファイルを保持しつつＰ型エピタキシャル層２１を形成することができる。従って、画素１１Ｅでは、飽和電荷量の減少を回避することができる。
【００６８】
次に、図１０には、画素１１の第７の実施の形態の構成例を示す断面図が示されている。
【００６９】
例えば、図１０に示すように、画素１１Ｆは、フォトダイオード３３がシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ｆは、Ｐ型エピタキシャル層２１において、画素トランジスタ３２とフォトダイオード３３との間に、Ｐ型エピタキシャル層２１よりもＰ型の不純物濃度が濃い不純物領域であるウェル１１１が形成される点で、図４の画素１１と異なる構成とされる。
【００７０】
即ち、画素１１Ｆでは、ウェル１１１を形成することにより、例えば、Ｐ型エピタキシャル層２１の不純物濃度が薄い場合であっても、フォトダイオード３３と画素トランジスタ３２との分離を確実に行うことができる。これにより、例えば、フォトダイオード３３と画素トランジスタ３２との距離を短くすること、即ち、Ｐ型エピタキシャル層２１の厚みを薄くすることができ、固体撮像素子１の薄化を図ることができる。
【００７１】
なお、Ｐ型エピタキシャル層２１の不純物濃度が濃く、フォトダイオード３３と画素トランジスタ３２との分離が可能な濃度であればウェル１１１の形成は不要となる。また、Ｐ型エピタキシャル層２１の厚みは、シリコン基板２２のフォトダイオード３３とＰ型エピタキシャル層２１の画素トランジスタ３２との特性が干渉しあわない領域であれば制限されることはない。
【００７２】
次に、図１１乃至図２２を参照して、画素１１を有する固体撮像素子１の製造方法の例について説明する。
【００７３】
図１１に示すように、第１の工程において、ｎ型のシリコン基板２２（ｎ−Ｓｉ）に対して、フォトダイオード３３が形成される。つまり、シリコン基板２２にｎ型の不純物を注入して、シリコン基板２２の内部にＮ型領域３３ｂ（ｎ）を形成し、Ｎ型領域３３ｂよりも表面側に、Ｎ型領域３３ｂよりも不純物濃度が高いＮ型領域３３ａ（ｎ＋）を形成する。そして、シリコン基板２２に濃いｐ型の不純物を注入して、シリコン基板２２の表面に表面ピニング層５２（ｐ＋）を形成することで、フォトダイオード３３が形成される。また、シリコン基板２２にｐ型の不純物を注入して、Ｎ型領域３３ａおよび３３ｂ、並びに、表面ピニング層５２の側面を囲うように、分離層となるＰウェル５３（ｐ）を形成する。
【００７４】
図１２に示すように、第２の工程において、シリコン基板２２上に結晶方位が揃った単結晶の薄膜を成長させるエピタキシャル成長を行うことによりＰ型エピタキシャル層２１（ｐ−ｅｐｉ）を形成する。
【００７５】
図１３に示すように、第３の工程において、埋め込み型のゲート電極４１(図４)を形成するために、Ｐ型エピタキシャル層２１の表面からシリコン基板２２まで掘り込むことによって掘り込み部１２１を形成する。ここで、掘り込み部１２１は、例えば、ゲート電極４１の側面に形成されるチャネル領域５４がフォトダイオード３３に接するような位置でＰウェル５３まで届くように掘り込まれる。
【００７６】
図１４に示すように、第４の工程において、Ｐ型エピタキシャル層２１にｎ型の不純物を注入して、チャネル領域５４およびチャネル領域５５を形成する。そして、Ｐ型エピタキシャル層２１の表面、および、掘り込み部１２１の内側表面にゲート酸化膜１２３を成膜する。
【００７７】
図１５に示すように、第５の工程において、転送トランジスタ３１を構成するゲート電極４１、および、画素トランジスタ３２を構成するゲート電極４３を形成する。
【００７８】
図１６に示すように、第６の工程において、Ｐ型エピタキシャル層２１のゲート電極４１に隣接する箇所に濃いｎ型の不純物を注入して、ＦＤ部として機能するＮ型領域４２（ｎ＋＋）を形成する。同時に、Ｐ型エピタキシャル層２１のゲート電極４３に隣接する両側の箇所に濃いｎ型の不純物を注入して、Ｎ型領域４４および４５（ｎ＋＋）を形成して、画素トランジスタ３２が形成される。
【００７９】
図１７に示すように、第７の工程において、Ｐ型エピタキシャル層２１上に配線層１３１を形成する。配線層１３１には、例えば、図示するように、多層に配置された配線１３２−１乃至１３２−４が形成される。そして、ゲート電極４３およびゲート電極４１、並びに、配線１３２−１乃至１３２−４をそれぞれ接続するようにコンタクト部１３３−１乃至１３３−４が形成される。なお、この工程までは、シリコン基板２２の表面が上方に向けられ、シリコン基板２２の表面側に対する処理が行われる。
【００８０】
図１８に示すように、第８の工程において、シリコン基板２２を裏返して、シリコン基板２２の裏面が上方に向けられ、この後、シリコン基板２２の裏面側に対する処理が開始される。
【００８１】
図１９に示すように、第９の工程において、裏面側からシリコン基板２２をフォトダイオード３３までエッチングする。
【００８２】
図２０に示すように、第１０の工程において、シリコン基板２２に対して裏面ピニング層５１を形成する。
【００８３】
図２１に示すように、第１１の工程において、裏面ピニング層５１に反射防止膜２３を成膜し、隣接する他の画素１１との間に、反射防止膜２３に埋め込むように遮光金属５６を形成する。
【００８４】
図２２に示すように、第１２の工程において、反射防止膜２３にカラーフィルタ層２４を積層し、カラーフィルタ層２４にオンチップレンズ２５を積層する。
【００８５】
以上のような工程により画素１１が形成される。
【００８６】
このような製造方法により、画素１１は、フォトダイオード３３および画素トランジスタ３２を異なる領域に形成することで、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【００８７】
さらに、画素１１は、シリコン基板２２にフォトダイオード３３を形成した後に、シリコン基板２２に対して積層するようにＰ型エピタキシャル層２１を形成するため、ポテンシャルの勾配が急峻となるようにフォトダイオード３３を形成することができる。これにより、フォトダイオード３３の飽和電荷量および感度の特性をさらに改善することができる。
【００８８】
次に、図２３には、画素１１の第８の実施の形態の構成例を示す断面図が示されている。
【００８９】
例えば、図２３に示すように、画素１１Ｇは、フォトダイオード３３がシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ｇは、ＦＤ部として機能するＮ型領域２０１がシリコン基板２２に形成され、埋め込み型の転送トランジスタ３１の底面のみでフォトダイオード３３からＮ型領域２０１に電荷を転送する構成とされる点で、図４の画素１１と異なる構成とされる。
【００９０】
即ち、画素１１Ｇでは、転送トランジスタ３１を構成するゲート電極４１の底面が酸化膜１２３を介してシリコン基板２２に接するように形成され、ゲート電極４１の底面に対応する領域となるシリコン基板２２にチャネル領域２０３が形成される。そして、フォトダイオード３３からチャネル領域２０３を介して離れた位置となるシリコン基板２２にＮ型領域２０１が形成される。また、Ｎ型領域２０１とＮ型領域３３ｂとの間を分離するために、Ｎ型領域２０１とＮ型領域３３ｂとの間にＰ型領域２０２が形成される。
【００９１】
また、画素１１Ｇでは、Ｐ型エピタキシャル層２１を貫通してＮ型領域２０１に接続するようにＰ型エピタキシャル層２１に埋め込まれた導体によりコンタクト部２１１が形成され、コンタクト部２１１は、配線層１３１の配線１３２−６に接続される。
【００９２】
また、コンタクト部２１１の側面には、例えば、酸化膜からなる絶縁膜２１２−１を形成し、容量を低減する。同様に、ゲート電極４１と配線１３２−４とを接続するコンタクト部１３３−４の側面に絶縁膜２１２−２が形成され、ゲート電極４３と配線１３２−３とを接続するコンタクト部１３３−３の側面に絶縁膜２１２−３が形成される。また、ゲート電極４３の側面にはサイドウォール２１３−１が形成され、ゲート電極４１の側面にはサイドウォール２１３−２が形成される。また、画素１１Ｇでは、画素トランジスタ３２を分離するための分離部２０４および２０５が、Ｐ型エピタキシャル層２１に形成される。
【００９３】
このような構造を採用する画素１１Ｇは、従来の裏面照射型のCMOSイメージセンサと同様に、フォトダイオード３３からＮ型領域２０１（ＦＤ部）に電荷を転送することができる。これにより、フォトダイオード３３のポテンシャルを十分に深くし、飽和電荷量を確保することができる。つまり、画素１１Ｇのように、フォトダイオード３３および画素トランジスタ３２が深さ方向に異なる領域に形成する構成を採用しても、フォトダイオード３３のポテンシャルを従来の裏面照射型のCMOSイメージセンサと同等の深さにすることができる。これにより、フォトダイオード３３および画素トランジスタ３２が深さ方向に異なる領域に形成する構成において、単位面積当たりの飽和電荷量の低下を回避することができる。さらに、フォトダイオード３３および画素トランジスタ３２が深さ方向に異なる領域に形成する構成とすることで、例えば、増幅トランジスタの面積を大きくすることができ、従来の裏面照射型のCMOSイメージセンサの構造よりもノイズを低減することができる。
【００９４】
なお、Ｐ型エピタキシャル層２１における不純物濃度をシリコン基板２２よりも十分濃くし、転送トランジスタ３１を構成するゲート電極４１の側壁部の閾値電圧Ｖｔｈを底面に対して高く設定することで、底面部にのみチャネルが形成されるようにすることができる。
【００９５】
次に、図２４乃至図４４を参照して、画素１１Ｇを有する固体撮像素子１の製造方法の例ついて説明する。
【００９６】
この例では、図２４に示すように、固体撮像素子１の製造に、シリコン基板２２上にＢＯＸ層（二酸化ケイ素絶縁膜）２２２およびＳＯＩ層（単結晶シリコン層）２２３を積層したＳＯＩ基板２２１が用いられる。
【００９７】
図２５に示すように、第２１の工程において、シリコン基板２２に対して、ｐ型の不純物を注入して表面ピニング層５２（ｐ＋）を形成し、ｎ型の不純物を注入してＮ型領域３３ａ（ｎ＋）を形成する。これにより、表面ピニング層５２およびＮ型領域３３ａからなるＰＮ接合が形成される。
【００９８】
図２６に示すように、第２２の工程において、シリコン基板２２に対して、ｎ型の不純物を注入してＮ型領域３３ｂ（ｎ）を形成することで、フォトダイオード３３が形成される。また、濃いｎ型の不純物を注入し、ＦＤ部として機能するＮ型領域２０１（ｎ）を形成する。そして、ｐ型の不純物を注入して、フォトダイオード３３の側面を囲うようにＰウェル５３（ｐ）を形成するとともに、Ｎ型領域３３ｂとＮ型領域２０１との間に、Ｐウェル５３に接続するようにＰ型領域２０２（ｐ）を形成する。
【００９９】
図２７に示すように、第２３の工程において、シリコン基板２２の表面に対してエピタキシャル成長中にドーピングを行うこと（In situ doped epitaxial deposition）により、画素トランジスタ領域２（図１参照）となるＰ型エピタキシャル層２１を形成する。
【０１００】
ここで、裏面側のプロセスにおけるリソグラフィの工程において表裏を合致させる際のターゲットとして利用するためのマークを形成する。
【０１０１】
図２８に示すように、第２４の工程において、画素１１Ｇが形成される領域とは異なる領域、例えば、チップを分割する箇所などにトレンチ２３２を形成する。トレンチ２３２は、例えば、トレンチ２３２を形成する箇所以外にマスク２３１を作成してエッチングすることにより形成される。
【０１０２】
図２９に示すように、第２５の工程において、例えば、窒化シリコン（SiN）などの絶縁物２３３をトレンチ２３２に埋め込み、マスク２３１を除去するとともに平坦化を行って、マークを形成する。
【０１０３】
図３０に示すように、第２６の工程において、Ｐ型エピタキシャル層２１に対してウェルおよびチャネルを形成するための不純物注入を行う。なお、Ｐ型エピタキシャル層２１を形成する際のエピタキシャル成長中にドーピングを行っているので、必ずしもウェルを形成するための不純物注入を行う必要はない。また、Ｐ型エピタキシャル層２１上に酸化膜１２３を形成する。
【０１０４】
図３１に示すように、第２７の工程において、埋め込み型のゲート電極４１を形成するためのトレンチ２３５を形成する。トレンチ２３５は、例えば、トレンチ２３５を形成する箇所以外に、窒化シリコン（SiN）などのハードマスク２３４を作成してエッチングすることにより形成される。ここで、トレンチ２３５のパターンとＮ型領域２０１のパターンとの合わせズレの影響を抑制するために、Ｎ型領域２０１にオーバーラップするようにトレンチ２３５を形成することが望ましい。
【０１０５】
また、トレンチ２３５を形成した後、トレンチ２３５の底面にｎ型の不純物を注入することによりチャネル領域２０３が形成される。チャネル領域２０３を形成することにより、転送トランジスタ３１により電荷を転送する際にゲート電極４１に印加する電圧閾値Ｖｔｈが調整可能とされる。また、この工程でチャネル領域２０３を形成することで、転送トランジスタ３１のゲート電極４１とチャネル領域２０３とのセルフアライン化が可能となる。
【０１０６】
また、図３２には、第２７の工程が行われたときの画素１１Ｇの平面的なレイアウトが示されている。図３２に示すように、フォトダイオード３３およびＮ型領域２０１の周囲にＰウェル５３が形成されており、フォトダイオード３３およびＮ型領域２０１を分離するようにトレンチ２３５が形成される。つまり、平面的に見たときに、トレンチ２３５の両端がＰウェル５３まで延在するようにトレンチ２３５が形成されている。
【０１０７】
図３３に示すように、第２８の工程において、Ｐ型エピタキシャル層２１の表面、および、トレンチ２３５の内側表面にゲート酸化膜１２３が成膜される。そして、ゲート電極４３およびゲート電極４１を形成し、ゲート加工を行うことで、画素トランジスタ３２および転送トランジスタ３１が形成される。例えば、ゲート電極４３およびゲート電極４１は、In-situでリンをドープしたアモルファスシリコンなどのように、不純物注入を行わなくても導体化している材料を使用することが好適である。これは、不純物注入を行う場合には、トレンチ２３５の深い部分に不純物を注入することが困難であるからである。
【０１０８】
また、図３４には、第２８の工程が行われたときの画素１１Ｇの平面的なレイアウトが示されている。図３４に示すように、フォトダイオード３３およびＮ型領域２０１の周囲にＰウェル５３が形成されており、フォトダイオード３３およびＮ型領域２０１を分離するようにトレンチ２３５が形成される。つまり、平面的に見たときに、トレンチ２３５の両端がＰウェル５３まで延在するようにトレンチ２３５が形成されている。また、画素１１Ｇでは、平面的に見たときに、ゲート電極４３（ここでは、増幅トランジスタのゲート電極がゲート電極４３として図示されている）と、フォトダイオード３３とが重なるように配置される。
【０１０９】
図３５に示すように、第２９の工程において、ｐ型の不純物を注入して、画素トランジスタ３２を分離するための分離部２０４および２０５を形成する。
【０１１０】
図３６に示すように、第３０の工程において、ゲート電極４３の側面にサイドウォール２１３−１を形成し、ゲート電極４１の側面にサイドウォール２１３−２を形成する。さらに、この工程において、シリコン基板２２およびＰ型エピタキシャル層２１に注入された不純物を活性化するための活性化アニールが行われる。
【０１１１】
図３７に示すように、第３１の工程において、配線層１３１を構成する層間膜１３１−１が成膜される。
【０１１２】
図３８に示すように、第３２の工程において、コンタクト部１３３−３を形成するための開口部２３６、コンタクト部１３３−４を形成するための開口部２３７、および、コンタクト部２１１を形成するための開口部２３８が形成される。このとき、ＦＤ部として機能するＮ型領域２０１まで露出するように、開口部２３８は、層間膜１３１−１およびＰ型エピタキシャル層２１が同時に加工されて形成される。
【０１１３】
図３９に示すように、第３３の工程において、層間膜１３１−１の表面、および、開口部２３６乃至２３８の内側表面に絶縁膜２３９を成膜する。
【０１１４】
図４０に示すように、第３４の工程において、開口部２３６乃至２３８の底面に形成された絶縁膜２３９をエッチバックすることにより除去する。これにより、開口部２３６の側面に絶縁膜２１２−３が形成され、開口部２３７の側面に絶縁膜２１２−２が形成され、開口部２３８の側面に絶縁膜２１２−１が形成される。例えば、絶縁膜２１２−１を形成することにより、コンタクト部２１１がＰ型エピタキシャル層２１とショートすることを防止することができる。
【０１１５】
図４１に示すように、第３５の工程において、例えば、タングステン（Ｗ）や、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）などのメタルを、開口部２３６乃至２３８に埋め込む。そして、ＣＭＰ（Chemical Mechanical Polishing）により研磨することにより、コンタクト部１３３−３、コンタクト部１３３−４、およびコンタクト部２１１が形成される。
【０１１６】
図４２に示すように、第３６の工程において、コンタクト部１３３−３、コンタクト部１３３−４、およびコンタクト部２１１に接続するように、配線１３２−３、配線１３２−４、および配線１３２−６を形成する。そして、層間膜を積層し、配線１３２−１、配線１３２−２、および配線１３２−５を形成し、さらに層間膜を積層することで、多層配線層からなる配線層１３１が形成される。
【０１１７】
図４３に示すように、第３７の工程において、例えば、二酸化ケイ素（SiO2）からなる貼り合せ用絶縁膜２４１を介して、配線層１３１に支持基板２４２を貼り合せた後に裏返して、裏面側に対してＢＯＸ層２２２（図２３）まで剥離を行う。
【０１１８】
図４４に示すように、第３８の工程において、シリコン基板２２に反射防止膜２３を成膜し、遮光金属５６を形成して、カラーフィルタ層２４を積層した後に、カラーフィルタ層２４上にオンチップレンズ２５を形成する。
【０１１９】
以上のような工程の製造方法により、画素１１Ｇを有する固体撮像素子１を製造することができる。
【０１２０】
次に、図４５には、図２３の画素１１Ｇの変形例である画素１１Ｈの構成例（第９の実施の形態）を示す断面図が示されている。なお、図４５の画素１１Ｈにおいて、図２３の画素１１Ｇと共通する構成については同一の符号を付し、その詳細な説明は省略する。
【０１２１】
画素１１Ｈは、ＦＤ部として機能するＮ型領域２０１からの電荷を引き上げるために、Ｐ型エピタキシャル層２１に形成されたＮ型領域３０１と、配線層１３１に形成されたコンタクト部３０２が利用される点で、図２３の画素１１Ｇと異なる構成とされる。即ち、Ｎ型領域３０１は、Ｐ型エピタキシャル層２１を貫通してＮ型領域２０１に接続するように、Ｐ型エピタキシャル層２１の深さ方向に延在するように形成され、Ｎ型領域３０１と配線１３２−６とを接続するようにコンタクト部３０２が形成される。
【０１２２】
このように構成される画素１１Ｈは、図２３の画素１１Ｇと同様に、フォトダイオード３３の飽和電荷量および感度の特性を改善することができる。
【０１２３】
次に、図４６乃至図４９を参照して、画素１１Ｈを有する固体撮像素子１の製造方法の例ついて説明する。
【０１２４】
例えば、画素１１Ｈを製造工程において、上述した第２１の工程（図２５）から第３０の工程（図３６）までは画素１１Ｇと同様の処理が行われ、第３０の工程において活性化アニールが行われる前に、以下の処理が行われる。
【０１２５】
図４６に示すように、第４１の工程において、Ｐ型エピタキシャル層２１にｎ型の不純物を多段で注入し、Ｎ型領域２０１に接続し、Ｐ型エピタキシャル層２１の深さ方向に延在するように、Ｐ型エピタキシャル層２１の表面までＮ型領域３０１が形成される。
【０１２６】
図４７に示すように、第４２の工程において、配線層１３１を構成する層間膜１３１−１が成膜される。
【０１２７】
図４８に示すように、第４３の工程において、上述した第３２の工程と同様に開口部が形成され、上述した第３５の工程と同様にコンタクト部１３３−３、コンタクト部１３３−４、およびコンタクト部３０２が形成される。このとき、コンタクト部３０２を形成するための開口部はＰ型エピタキシャル層２１を掘り込まないように形成されるため、コンタクト部３０２の側面がＰ型エピタキシャル層２１に接触しないように形成することができ、開口部に絶縁膜を形成する工程は不要となる。
【０１２８】
図４９に示すように、第４４の工程において、上述した第３６の工程と同様に、多層配線層からなる配線層１３１が形成される。その後、反射防止膜２３、遮光金属５６、カラーフィルタ層２４、およびオンチップレンズ２５が形成される工程が行われる。
【０１２９】
以上のような工程の製造方法により、画素１１Ｈを有する固体撮像素子１を製造することができる。
【０１３０】
次に、図５０には、画素１１の第１０の実施の形態の構成例を示す断面図が示されている。
【０１３１】
例えば、図５０に示すように、画素１１Ｊは、フォトダイオード３３がシリコン基板２２に形成され、画素トランジスタ３２がＰ型エピタキシャル層２１に形成される点で、図４の画素１１と共通する構成とされる。但し、画素１１Ｊは、Ｐ型エピタキシャル層２１にフォトダイオード３０２および表面ピニング層３０１が形成される点で、図４の画素１１と異なる構成とされる。
【０１３２】
即ち、画素１１Ｊでは、シリコン基板２２にフォトダイオード３３を形成し、シリコン基板２２上にＰ型エピタキシャル層２１を形成した後に、光電変換を行うフォトダイオード３０２がＰ型エピタキシャル層２１に形成される。また、フォトダイオード３０２は、転送トランジスタ３１のゲート電極４１にチャネル領域５４を介して隣接するように形成されており、フォトダイオード３０２で発生した電荷は、フォトダイオード３３の電荷と同様に、転送トランジスタ３１を介して転送される。
【０１３３】
このように、画素１１Ｊでは、シリコン基板２２のフォトダイオード３３に加えて、Ｐ型エピタキシャル層２１にフォトダイオード３０２を設けることで、フォトダイオード３３とフォトダイオード３０２とにより光電変換を行い、電荷を蓄積することができる。これにより、画素１１Ｊ全体として飽和電荷量を増加することができ、感度の特性を改善することができる。
【０１３４】
次に、図５１には、図５０の画素１１Ｊの変形例である画素１１Ｋの構成例（第１１の実施の形態）を示す断面図が示されている。
【０１３５】
例えば、図５０の画素１１Ｊでは、単数のフォトダイオード３０２がＰ型エピタキシャル層２１に形成されていたのに対し、画素１１Ｋでは、複数のフォトダイオード３０２がＰ型エピタキシャル層２１の深さ方向（図の上下方向）に積層するように形成されている。つまり、図５１に示すように、画素１１Ｋでは、Ｎ層に積層されるフォトダイオード３０２−１乃至３０２−Ｎおよび表面ピニング層３０１−１乃至３０１−ＮがＰ型エピタキシャル層２１に設けられている。
【０１３６】
このように、画素１１Ｋは、フォトダイオード３０２−１乃至３０２−Ｎを多段化することにより、例えば、画素１１Ｊよりもフォトダイオード容量（強電界面）を増加することができ、さらなる飽和電荷量の増加を図ることができる。
【０１３７】
次に、図５２には、図５１の画素１１Ｋの変形例である画素１１Ｌの構成例（第１２の実施の形態）を示す断面図が示されている。
【０１３８】
例えば、図５１の画素１１Ｋでは、複数の略同一面積のフォトダイオード３０２が積層されてＰ型エピタキシャル層２１に形成されていたのに対し、図５２に示すように、画素１１Ｌでは、複数層のフォトダイオード３０２のうちの一部が異なる面積となるようにＰ型エピタキシャル層２１に形成されている。つまり、画素１１Ｌは、シリコン基板２２とＰ型エピタキシャル層２１との界面近傍に配置されるＮ層目のフォトダイオード３０２−Ｎ’および表面ピニング層３０１−Ｎ’の面積が、他のフォトダイオード３０２および表面ピニング層３０１の面積よりも広く形成される。
【０１３９】
即ち、画素１１Ｌでは、複数層のフォトダイオード３０２のうち、Ｐ型エピタキシャル層２１の表面近傍に配置される一部のフォトダイオード３０２の面積が、他のフォトダイオード３０２の面積より広く形成される。このとき、広く形成されるフォトダイオード３０２の面積は、Ｐ型エピタキシャル層２１において画素トランジスタ３２が形成される領域を侵害しない範囲で、画素１１Ｌが形成される領域で最大の面積となるように設定される。なお、図５２の例では、フォトダイオード３０２−Ｎ’の１層だけが広く形成されているが、１層だけに限られるものではない。即ち、Ｐ型エピタキシャル層２１の表面近傍の所定数層のフォトダイオード３０２の面積を、他のフォトダイオード３０２の面積より広く形成することができる。これにより、Ｐ型エピタキシャル層２１における無効領域を削減することができ、さらなる飽和電荷量の増加を図ることができる。
【０１４０】
なお、本実施の形態においては、ｎ型のシリコン基板２２に対してＰ型エピタキシャル層２１を形成する構成の固体撮像素子１について説明したが、その逆の構成、つまり、ｓ型のシリコン基板に対してＮ型エピタキシャル層を形成する構成を採用してもよい。
【０１４１】
また、上述したような固体撮像素子１は、例えば、デジタルスチルカメラやデジタルビデオカメラなどの撮像システム、撮像機能を備えた携帯電話機、または、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
【０１４２】
図５０は、電子機器に搭載される撮像装置の構成例を示すブロック図である。
【０１４３】
図５０に示すように、撮像装置５０１は、光学系５０２、撮像素子５０３、信号処理回路５０４、モニタ５０５、およびメモリ５０６を備えて構成され、静止画像および動画像を撮像可能である。
【０１４４】
光学系５０２は、１枚または複数枚のレンズを有して構成され、被写体からの像光（入射光）を撮像素子５０３に導き、撮像素子５０３の受光面（センサ部）に結像させる。
【０１４５】
撮像素子５０３としては、上述した各構成例の画素１１を有する固体撮像素子１が適用される。撮像素子５０３には、光学系５０２を介して受光面に結像される像に応じて、一定期間、電子が蓄積される。そして、撮像素子５０３に蓄積された電子に応じた信号が信号処理回路５０４に供給される。
【０１４６】
信号処理回路５０４は、撮像素子５０３から出力された画素信号に対して各種の信号処理を施す。信号処理回路５０４が信号処理を施すことにより得られた画像（画像データ）は、モニタ５０５に供給されて表示されたり、メモリ５０６に供給されて記憶（記録）されたりする。
【０１４７】
このように構成されている撮像装置５０１では、上述した各構成例の画素１１を有する固体撮像素子１の構成を適用することによって、飽和電荷量および感度の特性を向上させることができ、より良好な画質の画像を取得することができる。
【０１４８】
なお、本技術は以下のような構成も取ることができる。
（１）
画素ごとに設けられ、光電変換を行って受光量に応じた電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を転送する転送トランジスタと、
前記転送トランジスタ以外の、前記画素の駆動に必要な所定数のトランジスタを含む画素トランジスタと、
前記フォトダイオードが形成されるフォトダイオード領域と、
前記フォトダイオード領域に対して深さ方向に分離して形成され、前記画素トランジスタが形成されるトランジスタ領域と
を備え、
前記トランジスタ領域は、前記フォトダイオード領域に前記フォトダイオードを形成した後に、前記フォトダイオード領域に対して積層するように形成される
固体撮像素子。
（２）
前記トランジスタ領域は、前記フォトダイオード領域となるシリコン基板の表面に対してエピタキシャル成長を行うことにより形成されるエピタキシャル層であり、前記エピタキシャル層の表面に前記画素トランジスタが形成される
上記（１）に記載の固体撮像素子。
（３）
前記転送トランジスタは、前記トランジスタ領域の表面側から前記フォトダイオードまで貫通するように埋め込まれたゲート電極を有して構成される
上記（１）または（２）に記載の固体撮像素子。
（４）
前記転送トランジスタは、前記トランジスタ領域の表面側から前記フォトダイオード領域が露出するまで前記トランジスタ領域が掘り込まれて形成された掘り込み部の底面に形成される
上記（１）から（３）までのいずれかに記載の固体撮像素子。
（５）
前記フォトダイオード領域の前記フォトダイオードに接し、前記トランジスタ領域の表面近傍まで形成される拡散層をさらに備え、
前記転送トランジスタは、前記拡散層を介して前記フォトダイオードで発生した電荷を転送するように、前記トランジスタ領域の表面に形成される
上記（１）から（４）までのいずれかに記載の固体撮像素子。
（６）
前記トランジスタ領域において隣接する他の前記画素と分離するための素子分離部
をさらに備える上記（１）から（５）までのいずれかに記載の固体撮像素子。
（７）
前記フォトダイオード領域において隣接する他の前記画素と分離するための第１の素子分離部と、
前記第１の素子分離部に接続する構造で、前記トランジスタ領域において隣接する他の前記画素と分離するための第２の素子分離部と
をさらに備える上記（１）から（６）までのいずれかに記載の固体撮像素子。
（８）
前記フォトダイオード領域および前記トランジスタ領域の間に配置され、エピタキシャル成長を行うことにより形成される不純物濃度の濃い不純物領域
をさらに備える上記（１）から（７）までのいずれかに記載の固体撮像素子。
（９）
前記トランジスタ領域における前記フォトダイオードと前記画素トランジスタとの間を分離するための不純物領域
をさらに備える上記（１）から（８）までのいずれかに記載の固体撮像素子。
（１０）
前記フォトダイオード領域に、前記フォトダイオードで発生した電荷が転送されるフローティングディフュージョン部が形成されており、前記転送トランジスタは、前記トランジスタ領域に埋め込まれたゲート電極を有して構成される
上記（１）から（９）までのいずれかに記載の固体撮像素子。
（１１）
前記トランジスタ領域を貫通して前記フローティングディフュージョン部に接続するように前記トランジスタ領域に埋め込まれた導体により形成されるコンタクト部
をさらに備える上記（１）から（１０）までのいずれかに記載の固体撮像素子。
（１２）
前記トランジスタ領域を貫通して前記フローティングディフュージョン部に接続するように、前記トランジスタ領域の深さ方向に延在するように形成される不純物領域
をさらに備える上記（１）から（１１）までのいずれかに記載の固体撮像素子。
（１３）
前記トランジスタ領域に、光電変換を行って受光量に応じた電荷を発生する第２のフォトダイオードが形成される
上記（１）から（１２）までのいずれかに記載の固体撮像素子。
（１４）
前記トランジスタ領域の深さ方向に、複数の前記第２のフォトダイオードが積層するように形成される
上記（１３）に記載の固体撮像素子。
（１５）
複数の前記第２のフォトダイオードのうち、前記トランジスタ領域と前記フォトダイオード領域との界面近傍に配置される一部の前記第２のフォトダイオードの面積が、他の前記第２のフォトダイオードより広く形成される
上記（１４）に記載の固体撮像素子。
【０１４９】
なお、本実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１５０】
１  固体撮像素子，  ２  画素トランジスタ領域，  ３  フォトダイオード領域，  １１  画素，  １２  共有画素，  ２１  Ｐ型エピタキシャル層，  ２２  シリコン基板，  ２３  反射防止膜，  ２４  カラーフィルタ層，  ２５  オンチップレンズ，  ３１  転送トランジスタ，  ３２  画素トランジスタ，  ３３  フォトダイオード，  ４１  ゲート電極，  ４２  Ｎ型領域，  ４３  ゲート電極，  ４４および４５  Ｎ型領域
【図１】
2014199898.tif 000003
【図２】
2014199898.tif 000004
【図３】
2014199898.tif 000005
【図４】
2014199898.tif 000006
【図５】
2014199898.tif 000007
【図６】
2014199898.tif 000008
【図７】
2014199898.tif 000009
【図８】
2014199898.tif 000010
【図９】
2014199898.tif 000011
【図１０】
2014199898.tif 000012
【図１１】
2014199898.tif 000013
【図１２】
2014199898.tif 000014
【図１３】
2014199898.tif 000015
【図１４】
2014199898.tif 000016
【図１５】
2014199898.tif 000017
【図１６】
2014199898.tif 000018
【図１７】
2014199898.tif 000019
【図１８】
2014199898.tif 000020
【図１９】
2014199898.tif 000021
【図２０】
2014199898.tif 000022
【図２１】
2014199898.tif 000023
【図２２】
2014199898.tif 000024
【図２３】
2014199898.tif 000025
【図２４】
2014199898.tif 000026
【図２５】
2014199898.tif 000027
【図２６】
2014199898.tif 000028
【図２７】
2014199898.tif 000029
【図２８】
2014199898.tif 000030
【図２９】
2014199898.tif 000031
【図３０】
2014199898.tif 000032
【図３１】
2014199898.tif 000033
【図３２】
2014199898.tif 000034
【図３３】
2014199898.tif 000035
【図３４】
2014199898.tif 000036
【図３５】
2014199898.tif 000037
【図３６】
2014199898.tif 000038
【図３７】
2014199898.tif 000039
【図３８】
2014199898.tif 000040
【図３９】
2014199898.tif 000041
【図４０】
2014199898.tif 000042
【図４１】
2014199898.tif 000043
【図４２】
2014199898.tif 000044
【図４３】
2014199898.tif 000045
【図４４】
2014199898.tif 000046
【図４５】
2014199898.tif 000047
【図４６】
2014199898.tif 000048
【図４７】
2014199898.tif 000049
【図４８】
2014199898.tif 000050
【図４９】
2014199898.tif 000051
【図５０】
2014199898.tif 000052
【図５１】
2014199898.tif 000053
【図５２】
2014199898.tif 000054
【図５３】
2014199898.tif 000055