(57)【要約】【課題】消去特性に優れた不揮発プログラマブルスイッチを実現する。【解決手段】実施形態に係わる半導体集積回路は、第１及び第２の不揮発メモリトランジスタＭ１１，Ｍ１２と、それらのドレイン拡散領域が共通に接続される出力配線Ｑと、を備える不揮発メモリ部を備える。ロジックスイッチ回路３０内のロジックトランジスタのゲート電極の下面は、第１及び第２の不揮発メモリトランジスタＭ１１，Ｍ１２の制御ゲート電極の下面よりも、基板の上面からの高さが低く、基板の上面から見たとき、第１及び第２の不揮発メモリトランジスタＭ１１，Ｍ１２のソース拡散領域と制御ゲート電極の重なり部分のチャネルに平行な方向の長さは、ロジックトランジスタのソース拡散領域とゲート電極の重なり部分のチャネルに平行な方向の長さよりも大きい。【選択図】図２
2014033007.tif 000002
【特許請求の範囲】
【請求項１】
第１のソース拡散領域、第１のドレイン拡散領域及び第１の制御ゲート電極を有する第１の不揮発メモリトランジスタと、第２のソース拡散領域、第２のドレイン拡散領域及び第２の制御ゲート電極を有する第２の不揮発メモリトランジスタと、前記第１のドレイン拡散領域と前記第２のドレイン拡散領域が共通に接続される出力配線と、を備える複数の不揮発メモリ部、及び、
第３のソース拡散領域、第３のドレイン拡散領域及び第１のゲート電極を有するロジックトランジスタを含む複数のロジックトランジスタ部を具備し、
前記複数の不揮発メモリ部及び前記複数のロジックトランジスタ部は、基板上に配置され、前記第１のゲート電極の下面は、前記第１及び第２の制御ゲート電極の下面よりも、前記基板の上面からの高さが低く、前記基板の上面から見たとき、前記第１のソース拡散領域と前記第１の制御ゲート電極の重なり部分のチャネルに平行な方向の長さは、前記第３のソース拡散領域と前記第１のゲート電極の重なり部分のチャネルに平行な方向の長さよりも大きい
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、半導体集積回路に関する。
【背景技術】
【０００２】
プログラマブルロジックスイッチは、メモリに保持されたデータに応じてロジックスイッチ（例えば、トランジスタ等）のオン／オフを制御する素子である。一般的に、論理演算回路や配線回路を再構成する必要のあるプログラマブルロジックデバイス（例えば、ＦＰＧＡ（Field Programmable Gate Array）など）に用いられる。
【０００３】
従来のＦＰＧＡに用いられるプログラマブルロジックスイッチは、ＳＲＡＭなどの揮発性メモリを用いている。このため、メモリに保存されたデータは、電源を切ると消えてしまう。従って、再度、電源が投入されたときには、別に設けたメモリ領域からデータを改めて読み込まなければならないという問題があった。また、一般的に、ＳＲＡＭは、６つのトランジスタで構成されている。そのため、使用されるＳＲＡＭの数が多いＦＰＧＡでは、チップ面積が大きくなるという問題があった。
【０００４】
この問題に対して、不揮発性のフラッシュメモリを用いるプログラマブルロジックスイッチが知られている。例えば、ＦＰＧＡのメモリセルは、直列に接続された第１の不揮発メモリ素子と第２の不揮発メモリ素子を含む。第１の不揮発メモリ素子と第２の不揮発メモリ素子の間の接点は、メモリセルの出力ノードＱとしてふるまう。そして、出力ノードＱには、スイッチングトランジスタと、ＮＭＯＳトランジスタが接続される。
【０００５】
不揮発メモリ素子とスイッチングトランジスタを混載した集積回路を実現する場合、不揮発メモリ素子の製造プロセスとスイッチングトランジスタの製造プロセスの類似性が高いことが望ましい。不揮発メモリ素子とスイッチングトランジスタを類似したプロセスで作製することができれば、両者をチップ内で近接して配置することが可能となり、面積が縮小し、配線長が短くなり、かつ、動作速度が向上するからである。
【０００６】
ところが、不揮発メモリ素子とスイッチングトランジスタでは、要求される性能や耐圧条件が異なるため、半導体中の不純物濃度やゲート長などを両者で同一にしてしまうのは望ましくない。高性能かつ低コストの不揮発プログラマブルスイッチを実現するためには、不揮発メモリ素子とスイッチングトランジスタの作製プロセス（条件）を、それぞれ最適化しつつ、さらに、それらの作製プロセスを互いに類似したものにしなければならない。このような高性能かつ低コストを実現するための不揮発プログラマブルスイッチに関しては、未だ十分な検討がなされていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５，８１２，４５０号明細書
【特許文献２】米国特許第６，００２，６１０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
実施形態は、不揮発プログラマブルスイッチの消去特性を改善する技術を提案する。
【課題を解決するための手段】
【０００９】
実施形態によれば、半導体集積回路は、第１のソース拡散領域、第１のドレイン拡散領域及び第１の制御ゲート電極を有する第１の不揮発メモリトランジスタと、第２のソース拡散領域、第２のドレイン拡散領域及び第２の制御ゲート電極を有する第２の不揮発メモリトランジスタと、前記第１のドレイン拡散領域と前記第２のドレイン拡散領域が共通に接続される出力配線と、を備える複数の不揮発メモリ部、及び、第３のソース拡散領域、第３のドレイン拡散領域及び第１のゲート電極を有するロジックトランジスタを含む複数のロジックトランジスタ部を具備し、前記複数の不揮発メモリ部及び前記複数のロジックトランジスタ部は、基板上に配置され、前記第１のゲート電極の下面は、前記第１及び第２の制御ゲート電極の下面よりも、前記基板の上面からの高さが低く、前記基板の上面から見たとき、前記第１のソース拡散領域と前記第１の制御ゲート電極の重なり部分のチャネルに平行な方向の長さは、前記第３のソース拡散領域と前記第１のゲート電極の重なり部分のチャネルに平行な方向の長さよりも大きい。
【図面の簡単な説明】
【００１０】
【図１】不揮発メモリトランジスタとロジックトランジスタを示す図。
【図２】半導体集積回路の例を示す図。
【図３】半導体集積回路の例を示す図。
【図４】半導体集積回路の例を示す図。
【図５】半導体集積回路の例を示す図。
【図６】ソース／ドレイン電圧とドレイン電流の関係を示す図。
【図７】ゲート電圧とドレイン電流の関係を示す図。
【図８】ビット線の電圧と出力配線の電圧の関係を示す図。
【図９】半導体集積回路の例を示す図。
【図１０】半導体集積回路の例を示す図。
【図１１】半導体集積回路の例を示す図。
【図１２】半導体集積回路の例を示す図。
【図１３】ビット線の電圧と消去状態の閾値の関係を示す図。
【図１４】不揮発メモリトランジスタを示す図。
【図１５】半導体集積回路の製造方法を示す図。
【図１６】半導体集積回路の製造方法を示す図。
【図１７】半導体集積回路の製造方法を示す図。
【図１８】半導体集積回路の製造方法を示す図。
【図１９】半導体集積回路の製造方法を示す図。
【図２０】ゲートエクステンションオーバーラップを示す図。
【図２１】スペーサーによる閾値ウィンドウの変化を示す図。
【図２２】半導体集積回路の製造方法を示す図。
【図２３】半導体集積回路の製造方法を示す図。
【図２４】半導体集積回路の製造方法を示す図。
【図２５】半導体集積回路の製造方法を示す図。
【図２６】半導体集積回路の製造方法を示す図。
【図２７】半導体集積回路の製造方法を示す図。
【図２８】半導体集積回路の製造方法を示す図。
【図２９】半導体集積回路の製造方法を示す図。
【図３０】半導体集積回路の製造方法を示す図。
【図３１】半導体集積回路の製造方法を示す図。
【図３２】半導体集積回路の製造方法を示す図。
【図３３】半導体集積回路の製造方法を示す図。
【図３４】半導体集積回路の製造方法を示す図。
【図３５】チルト角θを示す図。
【図３６】半導体集積回路の例を示す図。
【図３７】不揮発メモリトランジスタを示す図。
【図３８】不揮発メモリトランジスタを示す図。
【図３９】出力配線の電位のゆらぎについて示す図。
【図４０】不揮発メモリトランジスタとロジックトランジスタの近接混載を示す図。
【図４１】適用例としてのＦＰＧＡを示す図。
【図４２】適用例としてのＦＰＧＡを示す図。
【図４３】適用例としてのＦＰＧＡを示す図。
【図４４】適用例としてのＦＰＧＡを示す図。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら実施形態を説明する。
【００１２】
［第１の実施例］
以下、実施例について図面を参照して説明する。
【００１３】
本実施例における半導体集積回路は、その内部に、フラッシュメモリトランジスタ（以下、単にメモリトランジスタと称する）と、ロジックトランジスタという２種類のトランジスタを含んでいる。
【００１４】
図１は、メモリトランジスタ及びロジックトランジスタの構造の例を示している。同図（ａ）は、メモリトランジスタの構造を示し、同図（ｂ）は、ロジックトランジスタの構造を示している。
【００１５】
メモリトランジスタは、典型的には電荷蓄積膜を有し、電荷蓄積膜中に蓄積された電荷の量によってデータを記憶する。電荷蓄積膜としては、導電性のフローティングゲート（例えば、Ｎ型にドープされたポリシリコンやＰ型にドープされたポリシリコン）を用いたＦＧ（Floating Gate）型トランジスタでも良いし、絶縁性のシリコン窒化物或いはシリコン酸窒化物の膜を電荷蓄積膜として用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型トランジスタでも良いし、導電性のポリシリコンの上方に絶縁性のシリコン窒化物或いはシリコン酸窒化物が積層された構造でも良い。
【００１６】
但し、ＭＯＮＯＳ型トランジスタは、ロジックトランジスタの製造プロセスと類似性が高く、ＦＧ型トランジスタを用いた場合よりも、メモリトランジスタとロジックトランジスタとを近接して配置することができる。そのため、チップの面積を小さくすることが可能である。
【００１７】
図１（ａ）は、メモリトランジスタとしてＭＯＮＯＳ型トランジスタを用いた場合の構造例である。メモリトランジスタは、基板１０の上方に形成される第１絶縁膜１１と、第１絶縁膜１１の上方に配置される電荷蓄積膜１２と、電荷蓄積膜１２の上方に配置される第２絶縁膜１３と、第２絶縁膜１３の上方に配置される制御ゲート電極１４とが積層されたゲート構造を有する。
【００１８】
ここでは、メモリトランジスタは、Ｐ型ウェル上に形成されたＮ型トランジスタとして説明するが、Ｎ型ウェル上に形成されたＰ型トランジスタであっても良い。また、基板１０は、シリコン基板として説明するが、その他の半導体であっても良い。さらに、第１絶縁膜１１、電荷蓄積膜１２、第２絶縁膜１３、制御ゲート電極１４は、互いに異なる種類の複数の膜の積層であっても良い。
【００１９】
ロジックトランジスタは、基板１０の上方に形成される第３絶縁膜１８と、第３絶縁膜１８の上方に配置される制御ゲート電極１９とが積層されたゲート構造を有する。ロジックトランジスタは、基板１０と制御ゲート電極１９との間に電荷蓄積膜を有さない。そのため、基板１０から制御ゲート電極１９の下面までの距離が、メモリトランジスタのそれと比べて短い。
【００２０】
その距離は、ロジックトランジスタにおいては、一般に、５ｎｍ以下であり、メモリトランジスタにおいては、１０ｎｍ以上である。ここでは、ロジックトランジスタは、Ｐ型ウェル上に形成されたＮ型トランジスタとして説明するが、Ｎ型ウェル上に形成されたＰ型トランジスタであっても良い。また、基板１０は、シリコン基板として説明するが、その他の半導体であっても良い。さらに、第３絶縁膜１８、制御ゲート電極１９は、互いに異なる種類の複数の膜の積層であっても良い。
【００２１】
メモリトランジスタのチャネルが形成される領域の基板１０は、Ｐ型にドープされ、ウェルとなっている。また、基板（ウェル）１０の表面領域には、Ｎ型にドープされたソース／ドレイン拡散層（source/drain diffusion layer）１５が形成される。ロジックトランジスタにおいても同様に、基板（ウェル）１０の表面領域には、Ｎ型にドープされたソース／ドレイン拡散層１５が形成される。
【００２２】
尚、メモリトランジスタとして電荷蓄積膜を有さず、ゲート絶縁膜中に何らかの方法で電荷を捕獲するものを用いても良い。例えば、ゲート絶縁膜として、複数の材料（膜）を備える積層膜を用い、これら複数の材料（膜）の界面に電荷を捕獲しても良い。この場合も、電荷を効率よく捕獲させるために、メモリトランジスタにおける基板１０から制御ゲート電極１４の下面までの距離は、ロジックトランジスタのそれよりも長くなる。
【００２３】
書き込み状態にあるメモリトランジスタは、電荷蓄積膜中に捕獲された電子の数が比較的多く、閾値電圧が高い。一方で、消去状態にあるメモリトランジスタは、電荷蓄積膜中に捕獲された電子の数が比較的少なく、閾値電圧が低い。
【００２４】
図２は、本実施例のプログラマブルロジックスイッチの１つのセルを示している。
【００２５】
本実施例のプログラマブルロジックスイッチのセル１ａは、直列に接続された２つのメモリトランジスタＭ１１、Ｍ２１と、ロジックスイッチ回路（logic switch circuitry）３０を含む。メモリトランジスタＭ１１のゲートは、ワード線ＷＬ１に接続され、ソース／ドレインの一方は、ビット線ＢＬ１に接続され、他方は、ノード（出力配線）Ｑに接続される。
【００２６】
メモリトランジスタＭ２１のゲートは、ワード線ＷＬ１に接続され、ソース／ドレインの一方は、ビット線ＢＬ２に接続され、他方は、ノードＱに接続される。ノードＱは、ロジックスイッチ回路３０に接続される。ロジックスイッチ回路３０は、メモリトランジスタＭ１１、Ｍ２１に記憶されたデータに基づいて、複数の配線の接続状態を制御する。メモリトランジシタＭ１１、Ｍ２１は、共通ウェルに形成され、共通ウェルは、配線ＳＵＢ１に接続される。
【００２７】
プログラマブルロジックスイッチの動作中は、メモリトランジスタＭ１１、Ｍ２１のいずれか一方を書き込み状態とし、他方を消去状態とする。ワード線ＷＬ１には、消去状態にあるメモリトランジスタの閾値電圧よりも大きく、書き込み状態にあるメモリトランジスタの閾値電圧よりも小さい動作電圧を印加する。ビット線ＢＬ１、ＢＬ２のいずれか一方には電源電圧を印加し、他方には接地電圧を印加する。これによって、メモリトランジスタＭ１１、Ｍ２１のうち、消去状態にあるほうを介して、ロジックスイッチ回路３０には電源電圧若しくは接地電圧が印加される。
【００２８】
ロジックスイッチ回路３０の単純な例として、図３（ａ）に示すように、パストランジスタＰＴ１を用いることができる。パストランジスタＰＴ１は、メモリ機能を有さないロジックトランジスタであり、そのゲートは、ノードＱに接続される。メモリトランジシタＭ１１、Ｍ２１と、パストランジスタＰＴ１は異なるウェルに形成されても良いし、図３（ａ）のように同じウェル（共通ウェル）に形成されてもよい。後者の場合、共通ウェルは、配線ＳＵＢ２１に接続される。
【００２９】
図３（ｂ）は、セル１ｂの断面図の一例を示している。
【００３０】
図３（ｂ）に示すように、メモリトランジスタＭ１１、Ｍ２１及びパストランジスタＰＴ１は、共通ウェル１０に作製され、このウェルには基板電圧を印加するための基板電極（例えば、拡散層）１６が設けられている。
【００３１】
メモリトランジスタＭ１１、Ｍ２１は、シリコン基板のチャネル形成箇所の上方に形成されるシリコン酸化膜（第１絶縁膜）１１と、第１絶縁膜上の上方に配置されるシリコン窒化膜（電荷蓄積膜）１２と、電荷蓄積膜の上方に配置されるシリコン酸化膜（第２絶縁膜）１３と、第２絶縁膜の上方に配置される制御ゲート電極１４とが積層されたゲート構造を有するＭＯＮＯＳ型トランジスタである。
【００３２】
図３（ａ）及び（ｂ）に示すように、メモリトランジスタＭ１１、Ｍ２１のゲートは、いずれもワード線ＷＬ１に接続されている。メモリトランジスタＭ１１のソース／ドレイン電極１５のうち、一方は、ビット線ＢＬ１に接続され、他方は、メモリトランジスタＭ２１のソース／ドレイン電極１５の一方に接続されている。メモリトランジスタＭ２１のソース／ドレイン電極１５の他方は、ビット線ＢＬ２に接続されている。また、メモリトランジスタＭ１１、Ｍ２１の接続ノードＱは、パストランジスタＰＴ１のゲートに接続されている。
【００３３】
尚、メモリトランジスタＭ１１、Ｍ２１のゲートがいずれもワード線ＷＬ１に接続されているとは、電気的に同電位であることを示しており、例えば、図４に示すように、局所的には、別の配線（ワード線ＷＬ１、ＷＬ２）に接続されていても、ワード線ＷＬ１、ＷＬ２が同電位で動作されていれば、後で示す、書き込み方法、消去方法、動作方法などは、全て同じ動作で行うことが可能である。
【００３４】
また、図３（ｂ）において、メモリトランジスタＭ１１、Ｍ２１は、素子分離領域（例えば、ＳＴＩ（Shallow Trench Isolation）絶縁層）１７で囲まれた同一アクティブエリア上に形成されているが、異なるアクティブエリア上に形成されていても良い。
【００３５】
（書き込み方法）
セル１ｂのメモリトランジスタＭ１１、Ｍ２１への書込み方法について図５〜図７を参照して説明する。尚、以降では、メモリトランジスタの電荷蓄積膜に電子が多く蓄積され、閾値電圧Ｖｔｈが高くなった状態を書き込み状態とし、電荷蓄積膜に蓄積された電子の量が少なく、閾値電圧Ｖｔｈが低くなった状態を消去状態とする。また、メモリトランジスタＭ１１、Ｍ２１の消去状態の閾値電圧は、２Ｖ、書き込み状態の閾値電圧は、６Ｖとして説明する。
【００３６】
本実施例のメモリトランジスタＭ１１、Ｍ２１への書き込みは、ＣＨＥ（Channel hot electron）を利用する。ＣＨＥは、極めて高いエネルギーを有している電子で、トランジスタのドレイン電圧がある量よりも大きくなり、チャネルがドレイン端でピンチオフを起こしたときに発生する。ソース／ドレイン間の電位差によって発生したＣＨＥを、ゲート電圧によって電荷蓄積膜に引き込み、メモリトランジスタへの書き込みを実現する。ＣＨＥを用いた書き込み方式の場合、ＦＮ（Fowler-Nordheim）電流を用いた書き込み方式と比べて、個々の端子に印加する電圧が小さいという利点がある。
【００３７】
メモリトランジスタＭ１１、Ｍ２１がいずれも消去状態のときに、メモリトランジスタＭ２１にのみデータを書き込む場合、図５（ａ）に示すように、ワード線ＷＬ１に第１の書き込み電圧を印加し、ビット線ＢＬ２に第２の書き込み電圧を印加する。また、ビット線ＢＬ１と基板電極には接地電圧を印加する。
【００３８】
第１の書き込み電圧は、消去状態のメモリトランジスタＭ１１、Ｍ２１の閾値電圧Ｖｔｈ以上であり、ＦＮ電流によってメモリトランジスタへの書き込みがされる電圧よりも低い電圧に設定する。具体的には、ＦＮ電流によってメモリトランジスタへの書き込みが行われるには、２０Ｖ程度の電圧が必要である。そのため、第１の書き込み電圧は、２０Ｖよりも低い電圧に設定する。
【００３９】
第２の書き込み電圧は、シリコンとシリコン酸化膜１１との間のエネルギーバリアの高さを超える電圧に設定する。これは、メモリトランジスタＭ２１のドレイン端に発生したＣＨＥがシリコン酸化膜（トンネル膜）１１のエネルギーバリアを飛び越えてシリコン窒化膜（電荷蓄積膜）１２に入る必要があるためである。また、第２の書き込み電圧は、メモリトランジスタＭ２１のウェル（Ｐ型）とソース／ドレインの拡散層（Ｎ型）との間のｐｎ接合が破壊されない程度の電圧に設定する。
【００４０】
本実施例では、例えば第１の書き込み電圧を１０Ｖとし、第２の書き込み電圧を４Ｖとする。但し、第１の書き込み電圧と第２の書き込み電圧は、これに限らず、第１の書き込み電圧と第２の書き込み電圧とが同じ電圧である場合や、第２の書き込み電圧が第１の書き込み電圧よりも大きい場合も考えられる。
【００４１】
図５（ｂ）は、第１の書き込み電圧と第２の書き込み電圧の印加のタイミングを示している。本実施例では、図５（ｂ）に示すように、ビット線ＢＬ２に第２の書き込み電圧を与える以前に、ワード線ＷＬ１に第１の書き込み電圧を与える。
【００４２】
このような書き込み方式により、選択的なメモリの書き込みが可能であり、書き込み電圧によるパストランジスタＰＴ１のゲート破壊を回避することが可能である。まず、選択的なメモリの書き込みが可能である原理について説明する。
【００４３】
第１の書き込み電圧（例えば１０Ｖ）をワード線ＷＬ１に印加すると、メモリトランジスタＭ１１、Ｍ２１は、共にオン状態となる。第１の書き込み電圧は、ＦＮ電流による書き込みに必要な電圧よりも低い電圧である。そのため、第１の書き込み電圧が印加されただけでは、メモリトランジスタＭ１１、Ｍ２１のいずれにも書き込みは生じない。
【００４４】
その後、第２の書き込み電圧（例えば４Ｖ）をビット線ＢＬ２に印加する。これによって、メモリトランジスタＭ１１とメモリトランジスタＭ２１とで、ソースに対するゲートの電位差（以下では、ドライブ電圧と称する）に差が生じる。メモリトランジスタＭ１１のドライブ電圧は、１０Ｖであり、メモリトランジスタＭ２１のドライブ電圧は、６Ｖである。一般に、トランジスタのチャネル抵抗は、ドライブ電圧が大きいほど小さくなる。即ち、ビット線ＢＬ２に接続されたメモリトランジスタＭ２１よりも、メモリトランジスタＭ１１の方が低抵抗となる。
【００４５】
ここで、メモリトランジスタＭ１１のチャネル抵抗をＲ１、メモリトランジスタＭ２１のチャネル抵抗をＲ２とし、ビット線ＢＬ１、ＢＬ２に印加する電圧をそれぞれＶＢＬ１、ＶＢＬ２とし、ノードＱの電位をＶＱとすると、ＶＱは以下の式で表される。
【００４６】
ＶＱ＝（Ｒ１／（Ｒ１＋Ｒ２））×（ＶＢＬ２−ＶＢＬ１）  
ここで、Ｒ１＜Ｒ２であるから、ＶＱは、（ＶＢＬ２−ＶＢＬ１）／２よりも小さくなる。即ち、ＶＱは、ＶＢＬ２よりもＶＢＬ１に近い電位となり、メモリトランジスタＭ１１のソース／ドレイン電圧よりもメモリトランジスタＭ２１のソース／ドレイン電圧の方が大きくなる。
【００４７】
ＣＨＥは、メモリトランジスタのチャネルがドレイン端でピンチオフするときに発生する。メモリトランジスタのソース／ドレイン電圧を大きくしていくと、ある電圧（以下では、ＶＤｓａｔと称する）に達したところでピンチオフが生じ、いったんピンチオフが生じるとメモリトランジスタのドレイン電流は飽和する。
【００４８】
図６は、メモリトランジスタに５種類のドライブ電圧（Ｖｄｒｉｖｅ）与えた場合の、ソース／ドレイン電圧とドレイン電流の関係を示している。
【００４９】
図６において、５種類のドライブ電圧の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５である。点線は、チャネルがピンチオフするソース／ドレイン電圧（ＶＤｓａｔ）を表したものである。一般に、ドライブ電圧が大きいほど、ＶＤｓａｔは大きくなる。
【００５０】
前述のとおり、メモリトランジスタＭ１１のドライブ電圧は、メモリトランジスタＭ２１のドライブ電圧よりも大きい。即ち、ピンチオフに必要なソース／ドレイン電圧は、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりも大きい。しかしながら、メモリトランジスタＭ１１のソース／ドレイン電圧は、メモリトランジスタＭ２１のソース／ドレイン電圧よりも小さい。
【００５１】
このため、メモリトランジスタＭ２１では、チャネルのピンチオフが生じて、ＣＨＥによるメモリの書き込みが行われる一方、メモリトランジスタＭ１１では、ピンチオフに必要なソース／ドレイン電圧が得られず、ＣＨＥによる書き込みが生じない。
【００５２】
図７は、図２のセル１ｂを有するデバイスにおいて、本実施例の書き込み方法によってメモリトランジスタに選択的な書き込みが行われることを実験で確かめたグラフである。
【００５３】
図７において、点線は、消去状態のメモリトランジスタの特性を示す。
【００５４】
本実験では、２つのメモリトランジスタは、同じ特性を有するメモリトランジスタである。そのため、２つのメモリトランジスタがどちらも消去状態の場合、２つのメモリトランジスタの特性は同一である。
【００５５】
図７において、実線は、消去状態の２つのメモリトランジスタを含むセル１ｂに対して、図５に示した書き込み方法を実施した場合の、２つのメモリトランジスタの特性を示している。図７に示すように、図５に示した書き込み方法を実施した場合、メモリトランジスタＭ１１の閾値電圧Ｖｔｈは変化せず、メモリトランジスタＭ２１の閾値電圧Ｖｔｈのみが上昇する。つまり、メモリトランジスタＭ２１に対して選択的にデータを書き込むことができたことが示されている。
【００５６】
次に、書き込み電圧によるパストランジスタＰＴ１のゲート破壊を回避することができる原理について説明する。高速なプログラマブルロジックスイッチを実現するためには、パストランジスタＰＴ１のゲート絶縁膜の膜厚は、数ｎｍであることが望ましい。この場合のゲート絶縁膜の破壊耐圧は、２Ｖ程度だと考えられている。従って、ノードＱの電位が２Ｖ以上になると、パストランジスタＰＴ１のゲート破壊が生じる恐れがある。
【００５７】
本実施例による書き込み方法によれば、書き込み中のドライブ電圧は、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりも大きい。従って、ノードＱの電位ＶＱは、ほとんど０Ｖとなり、パストランジスタＰＴ１のゲートにほとんど電圧がかからない状態で安定となる。
【００５８】
図８は、図２に示すセル１ｂのワード線ＷＬ１に１０Ｖを印加した状態で、ビット線ＢＬ２に印加する電圧ＶＢＬ２を変化させたときのノードＱの電位ＶＱの変化を示している。
【００５９】
ＶＢＬ２が１Ｖ以下では、グラフがほぼ直線であり、その傾きは、０．５より小さい。これは、メモリトランジスタＭ１１のチャネル抵抗Ｒ１がメモリトランジスタＭ２１のチャネル抵抗Ｒ２よりも小さいことを意味している。ＶＢＬ２を大きくすると、あるところでＶＱはほとんど０Ｖで一定となる。これは、メモリトランジスタＭ２１でピンチオフが発生し、生じたＣＨＥによってメモリトランジスタＭ２１が書き込まれて、メモリトランジスタＭ２１のチャネル抵抗Ｒ２が著しく増加したことを示している。
【００６０】
このように、本実施例の書き込み方法によると、ＶＱは、０Ｖ又は０Ｖに近い電位に抑えることが可能で、パストランジスタＰＴ１に破壊が懸念される程度の電圧（２Ｖ程度）が印加されることはない。従って、パストランジスタＰＴ１のゲート絶縁膜の膜厚を十分薄く設計することが可能で、プログラマブルロジックスイッチの高速動作が可能となる。
【００６１】
図５（ｂ）に示したように、本実施例では、ビット線ＢＬ２に第２の書き込み電圧を与える以前に、ワード線ＷＬ１に第１の書き込み電圧を与える。ワード線ＷＬ１が０Ｖ又は浮遊状態のときにビット線ＢＬ２に第２の書き込み電圧を与えた場合、メモリトランジスタＭ１１のチャネル抵抗Ｒ１とメモリトランジスタＭ２１のチャネル抵抗Ｒ２とに差が生じず、ＶＱがパストランジスタの破壊電圧以上になってしまう可能性がある。
【００６２】
ましてや、製造ばらつき等の影響で消去状態のメモリトランジスタＭ１１とＭ２１で、閾値電圧Ｖｔｈに差があり、メモリトランジスタＭ２１の閾値電圧Ｖｔｈの方が小さくなった場合には、メモリトランジスタＭ２１がメモリトランジスタＭ１１よりも低抵抗となる。このとき、ビット線ＢＬ２に第２の書き込み電圧を与えると、ＶＱは、ＶＢＬ２に近い値になり、パストランジスタＰＴ１のゲートが破壊される恐れがある。
【００６３】
それに対して、先にワード線ＷＬ１に第１の書き込み電圧を与えると、ビット線ＢＬ２に電圧を与えたときには、必ずメモリトランジスタＭ１１とＭ２１とでドライブ電圧に差が生じる。このドライブ電圧の差は、メモリトランジスタの閾値電圧のばらつき量よりも十分大きい。そのため、ビット線ＢＬ２に第２の書き込み電圧を与えたときに、ＶＱの電位が予期せずＶＢＬ２に近い値となることはなく、パストランジスタＰＴ１に想定以上の電圧が印加されることはない。
【００６４】
本実施例のセルをアレイ状に並べた場合、図９に示すように、複数のセルが同じワード線に接続される。セルアレイにおいて、１つのセル（例えばセル１１ｂ）に書き込みを行うときに、同じワード線に接続された他のセル（例えばセル１２ｂ）への書き込みを防止するには、他のセル（セル１２ｂ）のビット線ＢＬ１とＢＬ２の電位を等しくすれば良い。これによって、他のセル（セル１２ｂ）にはＣＨＥを発生させず、誤書き込みが起こらないようにする。
【００６５】
以上、説明したように、本実施例によれば、メモリトランジスタに選択的な書き込みを行う目的や、パストランジスタのゲート絶縁膜の破壊防止の目的で、セルにメモリ素子とロジックスイッチ回路以外に新たな素子を追加する必要が無い。また、セルに含まれる２つのメモリトランジスタは、１本のワード線に接続される。このため、本実施例によると、チップ面積は小さく、メモリトランジスタへの選択的な書き込みが可能で、メモリへの書き込みによってパストランジスタに高電圧が印加されることがないプログラマブルロジックスイッチを実現することができる。
【００６６】
本実施例のセルは、図１０に示すように、ノードＱに複数のパストランジスタが接続されても良いし、ノードＱにインバーターの入力端子が接続されても良い。いずれの場合も、これらのパストランジスタ、或いは、インバーターを構成するトランジスタは、いずれも制御ゲート電極がノードＱに接続される。
【００６７】
尚、上述の説明では、メモリトランジスタＭ２１への書き込み方法について述べたが、メモリトランジスタＭ１１への書き込みも同様の方法で実現可能である。メモリトランジスタＭ１１に書き込む場合には、ビット線ＢＬ１に第２の書き込み電圧を印加し、ビット線ＢＬ２を接地電圧にする。
【００６８】
また、上述の説明では、ビット線ＢＬ１と基板電極には接地電圧を与えたが、負の符号を持つ第３の書き込み電圧を与えても良い。メモリトランジスタのウェル電位を負にすることによって、電子の注入効率を上げ、第１の書き込み電圧の値を小さくできることが期待できる。但し、この場合は、基板電極に与えた第３の書き込み電圧によって、パストランジスタのゲート絶縁膜が破壊されないよう注意する必要がある。
【００６９】
書き込み中のノードＱの電位は、ほとんどＶＢＬ１と等しくなるため、ＢＬ１に与える電圧と第３の書き込み電圧との差が、パストランジスタのゲート絶縁膜の耐圧以下である必要がある。例えば、ビット線ＢＬ１にも第３の書き込み電圧を与えると、パストランジスタのゲート絶縁膜に与える負荷を最小化できる。尚、ビット線ＢＬ１と基板電極に与える電圧は同じでも良いし、異なっても良い。
【００７０】
（消去方法）
本実施例のメモリトランジスタからデータを消去する方法について、図１１を参照して説明する。
【００７１】
メモリトランジスタを消去状態にするときには、基板電極に０Ｖの電圧を与えた状態で、ワード線ＷＬ１に負の消去電圧を印加する。本実施例の消去方法にはＦＮ電流を用いるため、消去電圧は例えば−２０Ｖである。この消去方法によると、セルに含まれるメモリトランジスタＭ１１、Ｍ２１はいずれも消去状態になる。また、セルアレイにおいて同じワード線に接続されたメモリトランジスタは、全て消去状態になる。消去時には基板電位を０Ｖに設定するため、パストランジスタＰＴ１にはダメージが与えられない。
【００７２】
ワード線ＷＬ１に負の消去電圧を印加した場合、メモリトランジスタのゲートとドレイン間の容量結合によって、ノードＱの電位ＶＱが負の方向に持ち上がることが想定される。しかしながら、ＶＱが基板電位よりも低くなると、メモリトランジスタのウェル（ｐドープ）とドレインの拡散層（ｎドープ）のｐｎ接合を介して電流が流れるから、その電流によってＶＱは直ちに基板電位と同じ電位に落ち着く。よって、消去電圧の容量結合によってパストランジスタＰＴ１に高電圧が印加されることは無い。
【００７３】
尚、メモリトランジスタからデータを消去する方法として、基板電極に正の消去電圧（例えば２０Ｖ程度）を印加し、ワード線ＷＬ１に０Ｖの電圧を与える方法も考えられる。しかしながら、本実施例においては、メモリトランジスタＭ１１、Ｍ２１とパストランジスタＰＴ１のウェルは共通であり、メモリトランジスタＭ１１、Ｍ２１に消去電圧を与えると、パストランジスタＰＴ１にも同時に消去電圧が印加される。
【００７４】
すると、パストランジスタＰＴ１のソースとウェル或いはドレインとウェルのｐｎ接合を介して、消去電圧がパストランジスタＰＴ１から出力されてしまう。パストランジスタＰＴ１のソース及びドレインは、別のロジック回路（例えばインバーターの入出力等）に接続されていることが考えられ、これらの別のロジック回路を構成するトランジスタも高速動作のために、ゲート絶縁膜の膜厚が薄い方が望ましい。このような別のロジック回路を構成するトランジスタにパストランジスタＰＴ１から出力された高電圧な消去電圧が印加されると、ゲート絶縁膜が破壊される可能性がある。
【００７５】
それに対して、本実施例による消去方法を用いれば、パストランジスタのソースやドレインの電位が高電圧になることがなく、パストランジスタに接続するロジック回路は、ゲート酸化膜の膜厚が十分薄くて高速なトランジスタを構成することが可能である。
【００７６】
メモリトランジスタの消去効率を上げるために、図１２に示すように、ビット線ＢＬ１及びＢＬ２に正のアシスト電圧を印加することが有効である。アシスト電圧は、例えば、２Ｖ程度であり、このときメモリトランジスタのソース／ドレイン拡散層（ｎドープ）のうちビット線に接続されているほうとメモリトランジスタのウェル（ｐドープ）との間のｐｎ接合には、逆バイアスが印加される。このアシスト電圧は、大きくすればするほど、消去効率を上げることができるが、ｐｎ接合の破壊が起こる電圧よりは小さくなければならない。
【００７７】
図１３は、ビット線ＢＬ１に様々なアシスト電圧を印加し、ワード線ＷＬ１に−２０Ｖの消去電圧を印加して消去を行った直後の、メモリトランジスタＭ１１の閾値電圧Ｖｔｈを示している。
【００７８】
消去中にメモリトランジスタＭ１１の基板に印加される電圧は０Ｖである。図１３に示した実験では、消去中のメモリトランジスタＭ１１におけるゲートと基板との間の電位差は一定である。しかし、ビット線ＢＬ１に正のアシスト電圧を印加し、メモリトランジスタＭ１１におけるゲートとソースとの間の電位差を大きくすることで、消去状態のＶｔｈをより小さくすることができる。従って、本実施例のメモリトランジスタＭ１１或いはＭ２１のデータを消去するときには、ビット線ＢＬ１、ＢＬ２に正の電圧を印加することで消去効率を上げることが可能である。
【００７９】
（動作方法）
本実施例のプログラマブルロジックスイッチを動作させる場合には、ビット線ＢＬ１、ＢＬ２の一方に第１の動作電圧を印加し、他方に第１の動作電圧よりも小さい第２の動作電圧を印加し、ワード線ＷＬ１には、消去状態のメモリトランジスタの閾値電圧と書き込み状態のメモリトランジスタの閾値電圧との間の電圧を印加する。
【００８０】
これによって、消去状態のメモリトランジスタがオン状態となり、書き込み状態のメモリトランジスタがオフ状態となる。そして、パストランジスタがＮ型トランジスタの場合、消去状態のメモリトランジスタを介して、第１の動作電圧がパストランジスタのゲートにかかるとパストランジスタがオン状態となり、第２の動作電圧がパストランジスタのゲートにかかるとパストランジスタがオフ状態となる。
【００８１】
尚、プログラマブルロジックスイッチ動作時には、パストランジスタのゲートにかかる電圧がパストランジスタのソース或いはドレインに入力される信号の電圧よりも高くなるように設定すると、パストランジスタを通過する信号がフルスイングするため、消費電力が低下し、遅延も減少する。具体的には、オン状態のパストランジスタのゲートにかかる電圧が、パストランジスタのソース或いはドレインに入力される信号の電圧とパストランジスタの閾値電圧を足した値よりも大きくなるようにする。
【００８２】
オン状態のパストランジスタのゲートには、第１の動作電圧が消去状態のメモリトランジスタを介して与えられる。メモリトランジスタを構成するトランジスタがＮ型トランジスタの場合、第１の動作電圧をパストランジスタのゲート電圧に与えるためには、メモリトランジスタのゲートに与える電圧は第１の動作電圧と消去状態のメモリトランジスタの閾値電圧を足した値よりも大きくなるようにする。
【００８３】
即ち、パストランジスタを通過する信号の高いほうの電圧レベルをVdh、パストランジスタを通過する信号の低いほうの電圧レベルをVdl、パストランジスタの閾値電圧をVthpt、Ｎ型のメモリトランジスタの消去状態の閾値電圧をVthm、ワード線ＷＬ１に印加する電圧をVwl、第１の動作電圧をV1、第２の動作電圧をV2とすると、第１及び第２の動作電圧がメモリトランジスタを介して与えられるため、
Vwl > Vthm + V1  
Vwl > Vthm + V2  
を満たす必要がある。
【００８４】
但し、第１の動作電圧が第２の動作電圧より大きいとすると、  
Vwl > Vthm + V1  
を満たせばよいことになる。
【００８５】
また、パストランジスタがオン状態のときは、通過する信号がフルスイングする条件、パストランジスタがオフ状態のときは、信号を通過させないための条件から、  
V1 > Vdh + Vthpt  
V2 < Vdl + Vthpt  
を満たすようにする。
【００８６】
また。この式から、  
Vwl > Vthm + Vdh + Vthpt  
の関係も導かれる。
【００８７】
各電圧を、上記の関係を満たすような値に設定すると、消費電力も低下させず、遅延の減少も抑えられる。上記の式は、パストランジスタがＰ型トランジスタの場合も、Vthptを負の値として、同様の式で表すことができる。
【００８８】
（ゲート長に対する要件）
ＭＯＮＯＳ型メモリトランジスタは、パストランジスタを含めたロジックトランジスタとゲート絶縁膜以外の構造が同じであり、また製造方法も類似している。そのため、ＭＯＮＯＳ型メモリトランジスタを用いると、メモリトランジスタとロジックトランジスタを近接に混載したチップを低コストで実現することができる。
【００８９】
しかし、メモリトランジスタとロジックトランジスタとでは要求される性能が異なるため、ゲート絶縁膜以外の製造条件をメモリトランジスタとロジックトランジスタとで、全てを同一にしてしまうのは望ましくない。
【００９０】
具体的には、メモリトランジスタでは、書き込み状態の閾値電圧Ｖｔｈと消去状態の閾値電圧Ｖｔｈの差（以下、これをＶｔｈウィンドウと言う）が大きいことや、データの長期保持といった信頼性が重要である。
【００９１】
このような性能は、ロジックトランジスタには必要ない。一方で、ロジックトランジスタがチップ内に占める面積の割合はメモリトランジスタよりも大きいため、ロジックトランジスタの微細化がチップ面積削減に与える影響は大きい。そのため、ゲート長を最小加工寸法か、それに近い程度まで小さくすることが望まれる。しかし、メモリトランジスタがチップ内に占める面積の割合は大きくないため、メモリトランジスタのゲート長は、比較的大きくても許容される。
【００９２】
以上より、本実施例のプログラマブルロジックスイッチでは、パストランジスタを含めたロジックトランジスタのゲート長よりも、メモリトランジスタのゲート長が大きいことが望ましい。一般に、メモリトランジスタのゲート絶縁膜の膜厚は、ロジックトランジスタのそれの１０倍程度あるため、もし、メモリトランジスタのゲート長をロジックトランジスタのゲート長と同等のサイズで作製してしまうと、ゲートの制御性が悪く、オフリーク電流が増大する恐れがある。これは、プログラマブルロジックスイッチ動作中の消費電力の増大の原因となる。
【００９３】
メモリトランジスタがチップ内に占める面積の割合は、ロジックトランジスタに比べて小さいため、メモリトランジスタのゲート長を大きくしたときのチップ面積増加の影響は小さい。よってロジックトランジスタのゲート長よりもメモリトランジスタのゲート長を大きくすることで、消費電力を抑え、かつチップ面積の小さいプログラマブルロジックスイッチを実現することができる。
【００９４】
（ソース／ドレイン拡散層に対する要件）
本実施例のプログラマブルロジックスイッチでは、ソース／ドレインの拡散層をメモリトランジスタでは深く、ロジックトランジスタでは浅く作製することが望ましい。以下、その詳細を述べる。
【００９５】
図１４（ａ）に示すように、Ｎ型トランジスタのソース／ドレインは、半導体基板（Ｐ型ウェル）１０内に、ゲート電極等をマスクにしてドナーイオンを注入し、拡散層１５ａを形成することで作製される。また、拡散層１５ａは、一般に、不純物の広がりが小さくかつ濃度の低い領域１５１ａと、不純物の広がりが大きくかつ濃度の高い領域１５２ａとによって構成される。特に、領域１５１ａは、エクステンション（S/D extension region）と呼ばれる。
【００９６】
また、図１４（ｂ）に示すように、エクステンション１５１ａを覆うように、アクセプタイオンを注入し、ソース／ドレイン近傍に局所的にチャネル不純物濃度が高い領域１５ｂを形成する手法もよく用いられる。領域１５ｂは、ハロー（halo region）と呼ばれる。ハローインプラは、ゲート長が短いトランジスタにおいてオフリーク電流を抑制するのに有効である。
【００９７】
図１５乃至図１９は、ソース／ドレイン拡散層を形成する手法の例を示している。
【００９８】
まず、図１５に示すように、トランジスタのゲート電極１４、及び、その直下の絶縁膜１１，１２，１３を加工した後、図１６に示すように、絶縁膜によるスペーサー２１をゲート構造１１〜１４の側面に形成する。図１６のスペーサー２１は、例としてゲート構造の側面のみに形成された場合を示している。これは、絶縁膜材料をウエハ全面に堆積し、ドライエッチングによって平坦な部分の絶縁膜材料を除去することによって作製される。
【００９９】
但し、その後のエクステンションインプラの注入エネルギーが大きい場合には、絶縁膜としてのスペーサー材料を堆積するのみで、その後、ドライエッチングは行わず、これをスペーサー２１としても良い。スペーサー材料としては、例えば、ＳｉＯ２、ＳｉＮ、或いは、それらの積層膜が考えられる。
【０１００】
次に、図１７に示すように、ゲート電極１４とスペーサー２１をマスクとしてエクステンション１５１ａ形成のためのイオン注入を行う。また、トランジスタのゲート長が短く、かつ、オフリーク電流を抑制する必要がある場合には、ハロー１５ｂ形成のためのイオン注入を連続して行っても良い。
【０１０１】
イオン注入によって基板（ウェル）１０内に注入された不純物は、その後の熱工程によって基板１０に垂直な方向にも、基板１０に平行な方向にも、それぞれ、拡散する。そのため、図１７に示すように、エクステンション１５１ａの一部は、ゲート電極１４の下部に進入する。
【０１０２】
以下では、図２０に示すように、基板１０の上面から見て、エクステンション１５１ａとゲート電極１４が重なっている領域の、チャネルに平行な方向の大きさを、ゲートエクステンションオーバーラップ（gate-extension overlap）と定義する。
【０１０３】
ゲートエクステンションオーバーラップが０以下になると、ソース／ドレイン間にゲート電圧によって制御できない領域が存在することになり、寄生抵抗が増大する。しかし、ゲートエクステンションオーバーラップが大きすぎると、ゲート長が短いデバイスにおいてソースとドレインの拡散層が接触してしまい、オフリーク電流が著しく増大する。
【０１０４】
ゲートエクステンションオーバーラップの大きさは、スペーサー２１の膜厚によって制御することができる。もし、ゲートエクステンションオーバーラップが大きくても問題ない場合には、スペーサー２１は形成しなくても良い。
【０１０５】
また、ゲートエクステンションオーバーラップの大きさは、スペーサー２１の膜厚だけではなく、ハローインプラの濃度にも依存する。ハローインプラを高ドーズで行った場合、領域１５ｂには、エクステンションとは逆の極性の不純物が多く存在することになる。すると、エクステンション形成のための不純物の効果が、ハローインプラによる不純物の効果によって打ち消される。
【０１０６】
従って、仮に同じ条件でエクステンションインプラを行ったとしても、ハローインプラの濃度が大きいデバイスのほうが、ゲートエクステンションオーバーラップは実効的に小さくなる。
【０１０７】
次に、図１８に示すように、深い拡散領域（deep S/D region）形成のため、ゲート側壁（gate sidewall）２２を作製する。その後、図１９に示すように、ゲート電極１４、スペーサー２１、ゲート側壁２２をマスクとして、イオン注入を行い、深い拡散領域１５２ａを形成する。
【０１０８】
尚、本例では、エクステンション１５１ａを作製した後に深い拡散領域１５２ａを作製しているが、深い拡散領域１５２ａを作製した後にエクステンション１５１ａを作製してもよい。
【０１０９】
また、本例では、Ｎ型メモリトランジスタを例にとって示したが、ロジックトランジスタにおいても同様である。また、Ｐ型トランジスタの場合も、拡散層１５ａをｐドープにより形成し、ハロー領域１５ｂをｎドープによって形成すれば同様の効果が得られる。
【０１１０】
ロジックトランジスタの場合、ゲートエクステンションオーバーラップは、０以下であってはならないが、なるべく小さいほうが望ましい。ゲートエクステンションオーバーラップが大きいと、ゲート長が短いトランジスタにおいてオフリーク電流が増大するだけではなく、ゲートとソース、或いは、ゲートとドレインの間の寄生容量の増加にもつながるからである。
【０１１１】
一方で、メモリトランジスタの場合、ゲートエクステンションオーバーラップが小さいと、メモリの消去特性に劣化が生じる。
【０１１２】
図２１は、スペーサーを設けずにエクステンションを形成するためのイオン注入を行ったデバイスと、膜厚１０ｎｍのスペーサーを作製した後にエクステンションを形成するためのイオン注入を行ったデバイスの、Ｖｔｈウィンドウの比較である。
【０１１３】
スペーサーを有するメモリトランジスタではＶｔｈウィンドウが減少しており、メモリ特性が劣化していることがわかる。
【０１１４】
さらに、ハローインプラの濃度を高くすると、前述のように、エクステンションと逆の極性の不純物によってエクステンションの不純物の効果が打ち消され、ゲートエクステンションオーバーラップがさらに減少する。そのため、Ｖｔｈウィンドウもさらに減少する。
【０１１５】
ゲートエクステンションオーバーラップの減少によってＶｔｈウィンドウが小さくなった原因としては、メモリの消去の際に電荷蓄積膜からソース／ドレイン拡散層へ抜ける電子の量が減少したためと考えられる。
【０１１６】
以上より、パストランジスタ等のロジックトランジスタにおいては、ゲートエクステンションオーバーラップが小さいほうが望ましいが、メモリトランジスタでは消去特性を向上させるためにゲートエクステンションオーバーラップはある程度大きい必要がある。即ち、メモリトランジスタにおけるゲートエクステンションオーバーラップが、ロジックトランジスタにおけるゲートエクステンションオーバーラップよりも大きいことが望ましい。
【０１１７】
尚、ここでのゲートエクステンションオーバーラップとは、熱による活性化を行った後の状態のものとする。また、ゲートエクステンションオーバーラップの大きさは、Scanning Spread Resistance Microscope(SSRM)等の分析により基板中の不純物濃度を測定することで明らかにすることができる。
【０１１８】
ソース／ドレイン拡散層における不純物の広がりの大きさにはばらつきが存在するが、この要因としては、イオン注入エネルギーのばらつき、スペーサーの加工ばらつき、活性化時のチップ内の熱分布のばらつき等が考えられる。中でも影響の大きいと考えられるものはスペーサーの加工ばらつきであり、一般的なスペーサーの膜厚である１０ｎｍに対し、１０％程度のばらつきが考慮される。
【０１１９】
従って、ソース／ドレイン拡散層における不純物の広がりのばらつきは、１ｎｍ程度だと考えられ、メモリトランジスタにおけるゲートエクステンションオーバーラップが、ロジックトランジスタにおけるゲートエクステンションオーバーラップよりも１ｎｍ以上大きい場合、有意な差があるといえる。
【０１２０】
メモリトランジスタにおけるゲートエクステンションオーバーラップは、ロジックトランジスタにおけるゲートエクステンションオーバーラップよりも大きいことが望ましいため、メモリトランジスタとロジックトランジスタのソース／ドレイン拡散層の形成プロセスを同時に行ってしまうと、メモリトランジスタとロジックトランジスタのどちらかの特性が劣化してしまう。
【０１２１】
そこで、以下では良好なメモリ特性と短いゲート長でもオフリーク電流が抑えられるロジックトランジスタを同時に実現する手法について、第１乃至第３の例を説明する。
【０１２２】
図２２乃至図２５は、エクステンションを形成する第１の例を示す。
【０１２３】
まず、図２２に示すように、トランジスタのゲート電極１４、１９、及び、その直下の絶縁膜１１，１２，１３，１８を加工した後、図２３に示すように、スペーサー２１を、メモリトランジスタ領域とロジックトランジスタ領域の双方で、一括して形成する。本例では、スペーサー２１は、ゲート構造の側面のみに形成されているが、チップ全面に堆積された絶縁膜をスペーサーとして用いても良いし、スペーサー２１を設けなくても良い。
【０１２４】
次に、図２４に示すように、レジスト２３でメモリトランジスタ領域をマスクした状態でイオン注入を行い、ロジックトランジスタ領域にハロー領域１５ｂ及びエクステンション領域１５１ａを形成する。この後、レジスト２３を除去する。
【０１２５】
次に、図２５に示すように、今度は、レジスト２３でロジックトランジスタ領域をマスクした状態でイオン注入を行い、メモリトランジスタ領域にハロー領域１５ｂ及びエクステンション領域１５１ａを形成する。この後、レジスト２３を除去する。
【０１２６】
尚、ロジックトランジスタのハロー領域及びエクステンション領域の形成と、メモリトランジスタのハロー領域及びエクステンション領域の形成とは、順番を逆にしても良い。また、ハロー領域１５ｂは形成しなくてもよい。
【０１２７】
この第１の例において、メモリトランジスタのゲートエクステンションオーバーラップをロジックトランジスタのゲートエクステンションオーバーラップよりも大きくするためには、以下のような手法がある。
【０１２８】
例えば、メモリトランジスタのエクステンションインプラを、ロジックトランジスタのエクステンションインプラよりも高いエネルギーで行えばよい。或いは、メモリトランジスタのエクステンションインプラを、ロジックトランジスタのエクステンションインプラよりも高ドーズで行ってもよい。
【０１２９】
また、図３５に示すように、イオンの注入方向が基板表面に立てた法線となす角をチルト角θとしたとき、メモリトランジスタのエクステンションインプラを、ロジックトランジスタのエクステンションインプラよりも大きいチルト角を用いて行ってもよい。
【０１３０】
さらに、ロジックトランジスタのハローインプラをメモリトランジスタのハローインプラより高ドーズで行うことで、ゲートエクステンションオーバーラップの実効的な大きさをロジックトランジスタにおいて減少させてもよい。
【０１３１】
図２６乃至図２９は、エクステンションを形成する第２の例を示す。
【０１３２】
まず、図２６に示すように、トランジスタのゲート電極１４、１９、及び、その直下の絶縁膜１１，１２，１３，１８を加工した後、図２７に示すように、スペーサー２１を、メモリトランジスタ領域とロジックトランジスタ領域の双方で、一括して形成する。本例でも、スペーサー２１は、ゲート構造の側面のみに形成されているが、チップ全面に堆積された絶縁膜をスペーサーとして用いても良い。
【０１３３】
次に、図２８に示すように、レジスト２３でロジックトランジスタ領域をマスクし、ウェットエッチングによってメモリトランジスタのスペーサー２１の一部又は全部を除去する。即ち、このエッチングにより、メモリトランジスタのスペーサー２１のゲート側面に垂直な方向の幅をシュリンクさせる。この後、レジスト２３を除去する。
【０１３４】
次に、図２９に示すように、イオン注入を行い、メモリトランジスタ領域とロジックトランジスタ領域に、同時に、ハロー領域１５ｂ及びエクステンション領域１５１ａを形成する。尚、ハロー領域１５ｂは形成しなくてもよい。
【０１３５】
第２の例では、第１の例に比べて、リソグラフィーの回数が少なく、製造コストを低く抑えられる、という利点がある。また、図２８におけるスペーサー２１のエッチング量を調整することで、メモリトランジスタにおけるゲートエクステンションオーバーラップの大きさと、ロジックトランジスタにおけるゲートエクステンションオーバーラップの大きさの差を、正確に制御することができる。
【０１３６】
図３０乃至図３４は、エクステンションを形成する第３の例を示す。
【０１３７】
まず、図３０に示すように、トランジスタのゲート電極１４、１９、及び、その直下の絶縁膜１１，１２，１３，１８を加工した後、図３１に示すように、スペーサー２１を、メモリトランジスタ領域とロジックトランジスタ領域の双方で、一括して形成する。本例では、スペーサー２１は、ゲート構造の側面のみに形成されているが、チップ全面に堆積された絶縁膜をスペーサーとして用いても良いし、スペーサー２１を設けなくても良い。
【０１３８】
次に、図３２に示すように、メモリトランジスタ領域とロジックトランジスタ領域にハローインプラを行い、ハロー領域１５ｂを形成する。但し、もし、メモリトランジスタ領域にハローインプラを行う必要がない場合には、この工程は不要である。
【０１３９】
次に、図３３に示すように、メモリトランジスタ領域をレジスト２３でマスクし、ロジックトランジスタ領域に追加のハローインプラを行う。これによって、メモリトランジスタのハローの不純物濃度よりも、ロジックトランジスタのハローの不純物濃度のほうが高くなる。この後、レジスト２３を除去する。
【０１４０】
次に、図３４に示すように、エクステンションインプラを行い、メモリトランジスタ領域とロジックトランジスタ領域に、同時に、拡散層１５１ａを形成する。このとき、ロジックトランジスタ領域のハローの不純物濃度が高いので、ロジックトランジスタにおけるゲートエクステンションオーバーラップは、メモリトランジスタにおけるそれに比べて実効的に小さくなる。
【０１４１】
尚、本例では、ハローインプラを行った後に、エクステンションインプラを行っているが、エクステンションインプラを行った後に、ハローインプラを行っても良い。
【０１４２】
以上、第３の例でも、第２の例と同様に、リソグラフィーの回数が第１の例に比べて少ないため、製造コストを低く抑えられる利点がある。
【０１４３】
（電荷蓄積膜の要件）
本実施例のメモリトランジスタとして、ＭＯＮＯＳ型トランジスタを用いる場合、以下に説明するように、閾値電圧を十分な量変動させるため、電荷蓄積膜の内部に注入される電荷量の偏りを少なくすることが望ましい。
【０１４４】
本実施例の電荷蓄積膜１２に用いられるシリコン窒化物（ＳｉＮ）は、ＳｉとＮの含有率によって電荷のトラップ準位が異なる。ＳｉＮ中のＳｉモル比に対するＮのモル比の割合をＮ／Ｓｉ比とすると、Ｓｉ原子は不対電子を４つ持ち、Ｎ原子は不対電子を３つ持つ。そのため、ＳｉとＮの化学量論的組成比はＮ／Ｓｉ＝１．３３である（以下、Ｎ／Ｓｉ比が１．３３のＳｉＮ膜をストイキオＳｉＮ膜と称する）。それに対して、Ｎ／Ｓｉ比をストイキオＳｉＮ膜よりも小さくしたＳｉＮ膜（以下、ＳｉリッチＳｉＮ膜と称する）は、電子のトラップ準位がストイキオＳｉＮ膜よりも浅くなり、膜中の電子が比較的動きやすくなる。
【０１４５】
電荷蓄積膜１２としてストイキオＳｉＮ膜を用いる場合、書き込みによって電荷蓄積膜１２に注入された電子が膜内で局在してトラップされる。書き込み時に、ＣＨＥはメモリトランジスタのドレイン端で発生する。そのため、ＣＨＥによる書き込みによって電荷蓄積膜内に捕獲された電子は、ドレイン側に集中してトラップされ、メモリトランジスタのチャネル内のポテンシャル分布に非対称性が生じうる。
【０１４６】
ｎチャネルトランジスタにおいて、ソース／ドレイン拡散領域のうちの電位が大きい方を「ドレイン」、電位が小さい方を「ソース」と定義すると、トランジスタのチャネル抵抗は、ソース側のポテンシャルバリアに大きく支配される。
【０１４７】
例えば、２つのメモリトランジスタの電荷蓄積膜に同量の電子を注入し、一方のメモリトランジスタは、電荷蓄積膜中のドレイン側に電子が多く蓄積され、他方のメモリトランジスタは、電荷蓄積膜中のソース側に電子が多く蓄積されたとすると、電荷蓄積膜中のソース側に電子が多く蓄積されたメモリトランジスタの方がソースのポテンシャルを強く変調することができ、閾値電圧Ｖｔｈの変化が大きくなる。
【０１４８】
従って、ＣＨＥによる書き込みによってドレイン付近の電荷蓄積膜中に電子が局在してトラップされると、ソースとドレインの電圧の印加方向によっては、閾値電圧Ｖｔｈが十分変化しないことが考えられる。
【０１４９】
閾値電圧Ｖｔｈが十分変化しないと、プログラマブルロジックスイッチを動作させるときに問題が生じる可能性がある。
【０１５０】
ここで、図３６に示すように、セル１ｂの各配線に電圧を印加して、プログラマブルロジックスイッチを動作させる場合を例にして説明する。尚、メモリトランジスタＭ１１は消去状態であり、メモリトランジスタＭ２１は書き込み状態であるとする。
【０１５１】
このとき、パストランジスタのゲートには、メモリトランジスタＭ１１を通して０Ｖが印加される。この動作条件では、メモリトランジスタＭ２１のソース／ドレイン拡散領域のうちの、ノードＱに接続された方が「ソース」に相当し、ビット線ＢＬ２に接続された方が「ドレイン」に相当する。
【０１５２】
ＣＨＥによって注入された電子が電荷蓄積膜中のドレイン側に局在した場合、メモリトランジスタＭ２１の閾値電圧Ｖｔｈが十分に高くならない。これによって、メモリトランジスタＭ２１において大きなチャネルリーク電流が発生し、消費電力が増加してしまう可能性がある。若しくは、ビット線ＢＬ２に印加した電圧をメモリトランジスタＭ２１が遮断できずに、プログラマブルロジックスイッチが誤動作してしまう可能性がある。
【０１５３】
このように、メモリトランジスタの書き込みを行うときには、電子を電荷蓄積膜のソース側の膜中にも分布させることが望ましい。しかし、ストイキオＳｉＮ膜を電荷蓄積膜として用いた場合、メモリトランジスタを書き込み状態にするときに注入された電子を電荷蓄積膜のソース側にも分布させるためには、書き込み時間を長くする必要がある。
【０１５４】
それに対して、電荷蓄積膜１２をＳｉリッチＳｉＮ膜にした場合、ＳｉリッチＳｉＮ膜はストイキオＳｉＮ膜と比べてトラップ準位が浅いため、電子が膜内を動きやすい。従って、書き込みによってドレイン端に注入された電子が電荷蓄積膜１２中を移動し、ソース側まで広がる。
【０１５５】
そのため、図３６に示すように、セル１ｂの各配線に電圧を印加してプログラマブルロジックスイッチを動作させる場合、書き込み状態であるメモリトランジスタＭ２１の閾値電圧Ｖｔｈは高く維持でき、リーク電流の低減やプログラマブルロジックスイッチの誤動作防止が実現できる。また、このとき、ストイキオＳｉＮ膜の電荷蓄積膜を用いる場合のように書き込み時間を長くする必要は無い。
【０１５６】
Ｎ／Ｓｉ比が小さくなるほど電荷蓄積膜中の電子は移動しやすくなる。但し、Ｎ／Ｓｉ比が０．６７に達すると、平均的にＳｉの４つの結合手の内２つが未結合手となるか、隣接するＳｉと共有結合を形成する組成に相当する。この場合、共有結合が大量に存在することになり、ＳｉＮ膜の絶縁性が劣化して、ゲートリーク電流が著しく増大する。
【０１５７】
従って、Ｎ／Ｓｉ比は、０．６７より大きく、１．３３より小さいことが望ましい。尚、電荷蓄積膜の組成は、電子エネルギー損失分光法（Electron Energy-Loss Spectroscopy：ＥＥＬＳ）で分析すれば、明らかにすることができる。
【０１５８】
ＳｉリッチＳｉＮ膜は、トラップ準位が浅い分、トラップされた電子が熱等によって得たエネルギーによって第１絶縁膜１１を介して基板へ抜ける、又は、第２絶縁膜１３を介して制御ゲート電極１４へ抜ける、という現象が発生しやすい。これは、メモリトランジスタのデータ保持時間が短くなることを意味している。電子が制御ゲート電極１４側へ抜けるよりも基板側へ抜ける割合が大きいため、メモリトランジスタのデータ保持時間を改善するためには、電荷蓄積膜１２中の電子が基板側に抜けることを防ぐ必要がある。
【０１５９】
そこで、電荷蓄積膜１２のＮ／Ｓｉ比を膜中で積層方向に変化させる。具体的には、第１絶縁膜１１との境界付近の電荷蓄積膜１２は、保持特性を劣化させないためにＮ／Ｓｉ比を大きくし、第２絶縁膜１３との境界付近の電荷蓄積膜１２は、膜中の電荷の移動を容易にするためにＮ／Ｓｉ比を小さくする。
【０１６０】
これによって、書き込みによる閾値電圧Ｖｔｈの変化量を大きくし、尚かつ、メモリのデータ保持時間を長くすることができる。
【０１６１】
尚、ファイルメモリに用いられるメモリトランジスタの場合には、第１絶縁膜との境界付近の電荷蓄積膜のＮ／Ｓｉ比を大きくすることは、消去時間が長くなるため許容できない。しかしながら、本実施例のプログラマブルロジックスイッチに用いられるメモリトランジスタは、書き換え頻度がファイルメモリのメモリトランジスタと比較して圧倒的に少なく、消去時間の増大は問題とならず、第１絶縁膜１１の境界付近の電荷蓄積膜１２のＮ／Ｓｉ比を大きくする利点が大きい。
【０１６２】
また、本例では、電荷蓄積膜としてシリコン窒化膜を用いる場合について説明したが、シリコン酸窒化膜を用いる場合であっても、Ｓｉリッチなシリコン酸窒化膜を用いることによって、電荷蓄積膜内で電子が局在することを防ぐことができる。
【０１６３】
（ブロック膜の要件）
本実施例のメモリトランジスタとして、ＭＯＮＯＳ型トランジスタを用いる場合、メモリトランジスタのブロック膜（第２絶縁膜１３に相当する）は、電荷を通しにくい材料、又は、膜構成であることが望ましい。典型的なフラッシュメモリでの電荷蓄積膜１２は、基板と電荷のやり取りを行うので、それ以外の部分（制御ゲート電極１４など）との間で電荷のやり取りを行うのは望ましくない。
【０１６４】
本実施例のように、メモリトランジスタをプログラマブルロジックスイッチに適用した場合、制御ゲート電極１４から電荷蓄積膜１２への電荷の注入又は放出（以下、この現象をバックトンネリングと称する）によって、問題が生じる場合がある。
【０１６５】
例えば、電荷蓄積膜としてＳｉＮを用い、ブロック膜としてシリコン酸化物（ＳｉＯ２）やＳｉＮ等のＳｉ系材料のみを用いた場合、消去動作の際に、バックトンネリングによって制御ゲート電極から電荷蓄積膜に多少の電子が移動し、閾値電圧Ｖｔｈの低下が阻害される。そのため、消去状態のメモリトランジスタの閾値電圧Ｖｔｈが０Ｖ以上となる。
【０１６６】
ロジックトランジスタを動作させる時には、メモリトランジスタの制御ゲート電極に印加する電圧（読み出し電圧：Ｖｒｅａｄ）を、消去状態の閾値電圧Ｖｔｈよりも大きく設定しなければならない。つまり、この場合には正の読み出し電圧を制御ゲート電極に印加する必要がある。この読み出し電圧は典型的には４Ｖ程度である。
【０１６７】
プログラマブルロジックスイッチが動作するときには、常にメモリトランジスタに読み出し電圧を印加する必要がある。このように正の読み出し電圧がメモリトランジスタに常時印加されることによって、消去状態にあったメモリトランジスタに誤書き込みが生じ、プログラマブルロジックスイッチが誤動作してしまう恐れがある。
【０１６８】
一般に、不揮発メモリをファイルメモリとして用いるとき、保持状態において不揮発メモリに読み出し電圧が印加されることはない。しかしながら、本実施例のように、不揮発メモリをプログラマブルロジックスイッチに適用した場合、不揮発メモリに常時読み出し電圧が印加された状態での長期信頼性を保証しなければならない。
【０１６９】
そこで、メモリトランジスタに電荷を通しにくいブロック膜を用いることによって、バックトンネリングを抑え、プログラマブルロジックスイッチの長期信頼性を保証する。
【０１７０】
電荷を通しにくいブロック膜１３の第１の例は、真空に対する比誘電率がＳｉＮのそれ（７．０）よりも高い絶縁性物質によって構成したブロック膜である。この絶縁性物質は、例えば、アルミ酸化物やハフニウム酸化物である。ブロック膜の誘電率が大きいほど、制御ゲート電極と基板との間の静電的結合が大きくなる。
【０１７１】
従って、ブロック膜１３の物理的膜厚が大きくても、制御ゲート電極を基板との間にかかる電界を大きく保つことができる。ブロック膜１３の物理的膜厚を大きくすると、制御ゲート電極１４と電荷蓄積膜１２との間の電荷のやり取りの効率が下がるため、メモリトランジスタへの書き込み又は消去時のバックトンネリングを防ぐことができる。
【０１７２】
このようにバックトンネリングを防ぐことによって、メモリトランジスタの消去状態の閾値電圧Ｖｔｈをマイナスの値にまで小さくすることができる。これにより、プログラマブルロジックスイッチの動作時にメモリトランジスタの制御ゲート電極１４に印加する読み出し電圧を０Ｖに設定することが可能となる。即ち、プログラマブルロジックスイッチ動作中に０Ｖ以外の読み出し電圧が常に印加されることによるメモリトランジスタの状態変化を防ぐことができる。さらに、読み出し電圧を０Ｖにできるため、読み出し電圧専用の電源を設ける必要が無い。
【０１７３】
閾値電圧は、例えば、以下のように求められる。トランジスタのソース／ドレイン間に５０ｍＶの電圧を印加し、ゲート電圧を変化させながらソース／ドレイン間の電流ＩＤＳを測定する。トランジスタのチャネル幅をＷ、チャネル長をＬとしたとき、ＩＤＳ＊Ｌ／Ｗが１０ｎＡとなるゲート電圧を閾値電圧と定義する。
【０１７４】
尚、上述のブロック膜１３を用いると共に、メモリトランジスタの制御ゲート電極１４には、仕事関数が高濃度ｎドープポリシリコンのそれ（４．０５ｅＶ）よりも大きい金属材料を用いる。例えば、タンタルやタングステンや窒化チタンを用いる。制御ゲート電極１４の仕事関数が大きくなるほど、制御ゲート電極１４から見たブロック膜１３の電子バリアが高くなるので、メモリトランジスタの消去動作中のバックトンネリングを防ぐことができる。
【０１７５】
図３７は、電荷を通しにくいブロック膜の第２の例を示している。
【０１７６】
このメモリトランジスタのブロック膜１３ａは、電荷蓄積膜１２の上方に設けられた絶縁膜１３１ａと、絶縁膜１３１ａの上方に設けられた絶縁膜１３２ａとを含む。絶縁膜１３２ａの上方に形成された制御ゲート電極１４は、高濃度ｎドープポリシリコンである。制御ゲート電極１４にポリシリコンを用いることで、従来のトランジスタ作製プロセスとの親和性を高め、製造コストを抑えることが可能である。
【０１７７】
絶縁膜１３１ａは、ＳｉＮよりも誘電率の高い絶縁性物質であり、例えば、アルミ酸化物やハフニウム酸化物である。絶縁膜１３２ａは、ＳｉＮである。絶縁膜１３１ａに高誘電率材料を用いることで、制御ゲート電極と基板との間にかかる電界の大きさを保ちながらも絶縁膜１３１ａの物理膜厚を厚くすることができる。そこで、絶縁膜１３１ａを厚くして、バックトンネリングを防ぐ。また、絶縁膜１３１ａの上方にＳｉＮから成る絶縁膜１３２ａを設けることによって、メモリの消去中のゲート電極端の電界を弱め、さらにバックトンネリングを抑えている。
【０１７８】
図３８は、電荷を通しにくいブロック膜の第３の例を示している。
【０１７９】
本例のメモリトランジスタのブロック膜１３ｂは、電荷蓄積膜１２の上方に設けられた絶縁膜１３１ｂと、絶縁膜１３１ｂの上方に設けられた絶縁膜１３２ｂと、絶縁膜１３２ｂの上方に設けられた絶縁膜１３３ｂとを含む。絶縁膜１３３ｂの上方に設けられた制御ゲート電極は、高濃度ｎドープポリシリコンである。絶縁膜１３１ｂはＳｉＯ２である。絶縁膜１３２ｂはＳｉＮよりも誘電率の高い絶縁性物質であり、例えばアルミ酸化物やハフニウム酸化物である。絶縁膜１３３ｂはＳｉＮである。さらに絶縁膜１３２ｂの膜厚は１ｎｍ以下とする。
【０１８０】
絶縁膜１３１ｂと絶縁膜１３３ｂの間に絶縁膜１３２ｂを挿入する目的は、高誘電材料による電気双極子を絶縁膜１３１ｂと絶縁膜１３３ｂの間に発生させ、絶縁膜１３１ｂと絶縁膜１３２ｂの界面において、絶縁膜１３１ｂのバリアを高くすることである。これによって消去動作中における制御ゲート電極１４から電荷蓄積膜１２へのバックトンネリングが抑制される。また、絶縁膜１３２ｂの上方に絶縁膜１３３ｂを設けることによって、メモリトランジスタの消去動作を行うときのゲート電極端の電界を弱め、さらにバックトンネリングの効果を抑えている。
【０１８１】
本実施例のように、絶縁膜１３１ｂと絶縁膜１３３ｂの間に絶縁膜１３２ｂを挿入する場合、絶縁膜１３２ｂの膜厚を薄くすることが可能である。このように、絶縁膜１３２ｂの膜厚を極めて薄くすることにより、Ｓｉ系材料のみを使用した従来のメモリトランジスタの加工プロセスからの変更をほとんど必要としない。また、電荷蓄積膜１２と高誘電材料から成る絶縁膜１３２ｂとの間にＳｉＯ２から成る絶縁膜１３１ｂを設けることにより、高誘電材料が電荷蓄積膜１２中に拡散することによるメモリ特性の劣化を防ぐことができる。
【０１８２】
［第２の実施例］
第２の実施例のプログラマブルロジックスイッチは、セルに含まれるメモリトランジスタの一方のチャネル幅Ｗ１が他方のチャネル幅Ｗ２よりも大きい。本実施例のセルの回路図は、図２と同様である。チャネル幅Ｗ１を有するメモリトランジスタに接続されたビット線は、動作時に接地電位に接続され、チャネル幅Ｗ２を有するメモリトランジスタに接続されたビット線は、動作時に電源電位に接続される。
【０１８３】
ここでは、ビット線ＢＬ１に接続されたメモリトランジスタＭ１１の方がビット線ＢＬ２に接続されたメモリトランジスタＭ２１よりもチャネル幅が大きいとして説明する。このプログラマブルロジックスイッチは、動作時にビット線ＢＬ１が接地電位に接続され、ビット線ＢＬ２が電源電位に接続される。
【０１８４】
プログラマブルロジックスイッチ動作中のパストランジスタの誤動作を防ぐためには、ノードＱの電位が接地電位又は電源電位に固定されていなければならない。例えば、パストランジスタのソース又はドレインに入力されている信号がハイレベル（Ｈ）からローレベル（Ｌ）に、或いは、ＬからＨに変化した場合、ソース／ドレインとゲートとの容量結合によって、ノードＱの電位に揺らぎが生じる。
【０１８５】
通常は、ノードＱの電位に揺らぎが生じても、メモリトランジスタＭ１１かメモリトランジスタＭ２１のうち消去状態にあるほうを介して電流が流れることによって、ノードＱの電位は接地電位或いは電源電位に戻る。電位が戻るのに要する時間はメモリトランジスタを流れる電流量に依存するので、メモリトランジスタのチャネル幅は大きいほうが望ましい。しかしながら、チャネル幅を大きくすると、チップ面積が大きくなる。
【０１８６】
そこで、ノードＱの電位に揺らぎが生じるときのセル１ｂの動作状況を４つに分けて考える。尚、ここでは、ビット線ＢＬ１に接地電圧が印加され、ビット線ＢＬ２に電源電圧が印加されているとして説明する。
【０１８７】
図３９（ａ）に第１の状況を示す。
【０１８８】
第１の状況は、メモリトランジスタＭ１１が書き込み状態でメモリトランジスタＭ２１が消去状態であり、パストランジスタＰＴ１への入力信号がＬからＨに変化する場合である。パストランジスタＰＴ１への入力信号がＬからＨに変化すると、ノードＱの電位が上昇する方向に揺らぐ。しかし、このときパストランジスタＰＴ１はオン状態であるから、ノードＱの電位が上昇する方向に揺らいでもパストランジスタのオン・オフ状態は変化しない。
【０１８９】
図３９（ｂ）に第２の状況を示す。
【０１９０】
第２の状況は、メモリトランジスタＭ１１が書き込み状態でメモリトランジスタＭ２１が消去状態であり、パストランジスタＰＴ１への入力信号がＨからＬに変化する場合である。パストランジスタＰＴ１への入力信号がＨからＬに変化すると、ノードＱの電位が低下する方向に揺らぐ。このときパストランジスタはオン状態であるが、ノードＱの電位が低下することによって、一瞬オフ状態になる可能性がある。
【０１９１】
しかしながら、このときパストランジスタＰＴ１が通すべき信号はＬである。仮にパストランジスタＰＴ１が一瞬オフ状態になってＬを通せなくなっても、信号が通らない状態はＬと等価だと考えることができるため、プログラマブルロジックスイッチの誤動作にはつながらない。
【０１９２】
図３９（ｃ）に第３の状況を示す。
【０１９３】
第３の状況は、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態であり、パストランジスタＰＴ１への入力信号がＬからＨに変化する場合である。このとき、パストランジスタＰＴ１はオフ状態であるが、ノードＱの電位が上昇する方向に揺らいで、パストランジスタＰＴ１が一瞬オン状態になる可能性がある。そのため、パストランジスタＰＴ１が通すべきでないＨの信号が通り、プログラマブルロジックスイッチが誤動作する可能性がある。
【０１９４】
図３９（ｄ）に第４の状況を示す。
【０１９５】
第４の状況は、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態であり、パストランジスタＰＴ１への入力信号がＨからＬに変化する場合である。このときパストランジスタはオフ状態であるから、ノードＱの電位が低下する方向に揺らいでもパストランジスタＰＴ１のオン・オフ状態は変化しない。
【０１９６】
上述のとおり、プログラマブルロジックスイッチの誤動作が考えられるのは、第３の状況である。第３の状況では、メモリトランジスタＭ１１が消去状態でメモリトランジスタＭ２１が書き込み状態である。これは、メモリトランジスタＭ１１を介してノードＱに接地電位が供給される場合に相当する。そこで、メモリトランジスタＭ１１のチャネル幅を大きくして駆動力を高くすることで、第３の状況でノードＱの電位が揺らいだときに電位が戻るのに要する時間を短くすることができる。
【０１９７】
一方、第１、２及び４の状況では、ノードＱの電位が揺らいでもプログラマブルロジックスイッチの動作に影響しない。そのため、メモリトランジスタＭ２１の駆動力はメモリトランジスタＭ１１の駆動力よりも小さくても良い。そこで、Ｗ２をＷ１よりも小さくすることによって、チップ面積の増加を抑えながらも、プログラマブルロジックスイッチの誤動作を防ぐことができる。
【０１９８】
Ｗ１とＷ２の設計値が異なることは、リソグラフィーのマスクを設計するときのＣＡＤ（Computer Aided Design）図面を参照することによって明らかにすることができる。一般に、パターンのレイアウト後にはＯＰＣ（Optical Proximity Correction）等の補正を行うが、設計値の確認には補正前のＣＡＤ図面を比較する。
【０１９９】
実際のデバイス製造においては、リソグラフィー装置に起因するばらつきや、レジストに起因するばらつき、ウエハに成膜された下地に起因するばらつき等の影響によって、加工後のチャネル幅にはばらつきが存在する。例えばＩＴＲＳ（International Technology Roadmap for Semiconductors）の２００９年度版によれば、上記の全てのばらつき要因を加味した上で、パターンサイズのばらつきは、３×σ（σ：標準偏差）がサイズ平均の１０％以内になるようにすべきだとしている。
【０２００】
従って、チップ内におけるＷ１の平均値、Ｗ２の平均値をそれぞれＷ１（ａｖｅ）、Ｗ２（ａｖｅ）とすると、Ｗ１（ａｖｅ）とＷ２（ａｖｅ）の差が小さいと、差がばらつきに埋もれてしまう可能性がある。しかし、Ｗ１（ａｖｅ）がＷ２（ａｖｅ）の１０％以上大きければ、プログラマブルロジックスイッチの誤動作を防ぐための効果が期待できる。
【０２０１】
Ｗ１（ａｖｅ）やＷ２（ａｖｅ）の値は、製造後のチップを開封し、ゲート電極の形状を電子顕微鏡等で観察すれば明らかにすることができる。
【０２０２】
Ｗ１とＷ２を異なる値にすることで、個々のメモリトランジスタに書き込みが起こっているかを確認する作業（ベリファイ）を行うことも可能となる。本実施例では、例えば、ワード線ＷＬ１に所定のベリファイ電圧を印加し、ビット線ＢＬ１、ＢＬ２間の抵抗値を調べることで、ベリファイを行う。
【０２０３】
メモリトランジスタＭ１１、Ｍ２１が共に消去状態のとき、ビット線ＢＬ１、ＢＬ２間の抵抗は低い。それに対して、メモリトランジスタＭ１１、Ｍ２１のいずれか一方が書き込まれてチャネル抵抗が大きく変化すると、ビット線ＢＬ１、ＢＬ２間の抵抗は、書き込まれたほうのメモリトランジスタのチャネル抵抗とほぼ等しくなる。
【０２０４】
もし、メモリトランジスタＭ１１、Ｍ２１が同一の構造であるならば、ビット線間抵抗値からどちらのメモリトランジスタに書き込まれたかを判別することはできない。本実施例のように、Ｗ１とＷ２とが異なれば、書き込み状態のチャネル抵抗に差が生じるため、ビット線間抵抗値から、いずれのメモリトランジスタが書き込まれたかを判別することができる。
【０２０５】
ベリファイのためには、全てのプログラマブルロジックスイッチセルにおいてＷ１がＷ２よりも大きくなければならない。デバイス製造におけるパターンサイズのばらつきは、１０％以内と考えられるので、Ｗ１のばらつきとＷ２のばらつきの両方を考慮して、Ｗ１（ａｖｅ）とＷ２（ａｖｅ）において２０％以上の差があればベリファイは可能である。
【０２０６】
尚、ベリファイを可能とするために、Ｗ１とＷ２とを異なる長さにする方法の他に、メモリトランジスタＭ１１のゲート長とメモリトランジスタＭ２１のゲート長を異なる長さにする方法、若しくはゲート長とチャネル幅の両方を２つのメモリトランジスタで異なる長さにする方法が考えられる。
【０２０７】
しかしながら、トランジスタの閾値電圧Ｖｔｈにはゲート長依存性があるため、メモリトランジスタＭ１１とメモリトランジスタＭ２１とでゲート長が異なると、ＶｔｈやＶＤｓａｔがメモリトランジスタによって異なり、どちらのメモリトランジスタに書き込むかによって書き込み電圧を変えなければならない。これは電源電圧を多く用意しなければならないことを意味し、コスト増加につながる。
【０２０８】
それに対して、本実施例で説明したように、チャネル幅を変えることはＶｔｈやＶＤｓａｔに影響を与えないため、どちらのメモリトランジスタに書き込む場合でも同じ書き込み電圧を用いることができる。
【０２０９】
尚、本実施例では、メモリトランジスタＭ１１の方がメモリトランジスタＭ２１よりもチャネル幅が大きいとして説明したが、プログラマブルロジックスイッチの動作時にビット線ＢＬ２が接地電位に接続され、ビット線ＢＬ１が電源電位に接続されるならば、メモリトランジスタＭ２１のチャネル幅をメモリトランジスタＭ１１のチャネル幅よりも大きくする。
【０２１０】
本実施例の書き込み方法や消去方法は、第１の実施例で説明した方法と同じ方法を用いることができる。また、本実施例の電荷蓄積膜やブロック膜は、第１の実施例と同じ要件を満たす膜を用いることができる。
【０２１１】
以上のように、いずれかの実施例によれば、メモリトランジスタの選択的な書き込みを行うことができ、書き込まれたメモリトランジスタの閾値電圧Ｖｔｈを十分高くすることや、メモリトランジスタからデータを消去するときのバックトンネリングを防ぐことができる。即ち、いずれかの実施例によれば、小さなチップ面積で誤動作が起きないように書き込みや消去を行うプログラマブルロジックスイッチを実現することができる。また、いずれかの実施例によれば、チップ面積の増大を抑えながらも、パストランジスタへの入力信号が変化したときのノードＱの電位の揺らぎの影響を少なくすることができ、さらに誤動作を防止することができる。
【０２１２】
（実施例の適用が望ましい技術分野）
各実施例は、メモリトランジスタとロジックトランジスタとを近接に混載する場合において、特に有用である。
【０２１３】
もし、メモリトランジスタの作製方法とロジックトランジスタの作製方法が大きく異なる場合は、メモリトランジスタを作製するチップとロジックトランジスタを作製するチップを別々に用意し、後から外部配線で接続する必要がある。若しくは、たとえ同一チップ内にメモリトランジスタとロジックトランジスタを作製する場合でも、一方を作製する際にもう一方への干渉を抑えるために、チップを大きく２種類の領域に分け、一方の領域にメモリトランジスタをまとめて多数作製し、もう一方の領域にロジックトランジスタをまとめて多数作製し、かつこれら領域の領域間の距離を十分大きくしなければならない。
【０２１４】
しかし、上述の実施例を用いると、メモリトランジスタとロジックトランジスタを類似したプロセスで作製することができ、かつそれぞれにおいて優れた特性を得ることができる。従って、メモリトランジスタとロジックトランジスタを同一チップ内に近接にして作製することが可能である。
【０２１５】
また、２つのメモリトランジスタＭ１１、Ｍ２１を用いて１ビットの情報を表現する場合、例えば、コンタクトビアやトランジスタのゲートなどを全て等間隔な長さＦでレイアウトすると、隣のセルとのスペースも含めて、メモリトランジスタＭ１１、Ｍ２１が占める最小の面積は、おおよそ、７Ｆ×１０Ｆ＝７０Ｆ２となる。
【０２１６】
実際は、全て同じサイズではなく、ゲート長はより細く、コンタクトはより太いなどの多少の増減はあるが、最小加工寸法であるゲートのチャネル方向の幅をＦとすると、おおむね実際も同様の面積となる。一方で、最小のＳＲＡＭの面積は、例えば１２０Ｆ２となる。
【０２１７】
ここで、メモリトランジスタの隣にパストランジスタを配置する場合を考える。
【０２１８】
メモリトランジスタのチャネルに平行な方向にパストランジスタを配置する場合、メモリトランジスタとパストランジスタの間隔を、１Ｆ以上、７Ｆ以下にすることで、ＳＲＡＭの面積（１２０Ｆ２）よりも小さいチップ面積とすることができる。
【０２１９】
また、メモリトランジスタのチャネルに垂直な方向にパストランジスタを配置する場合、メモリトランジスタとパストランジスタの間隔を、１Ｆ以上、５Ｆ以下にして配置することで、ＳＲＡＭの面積よりも小さいチップ面積とすることができる。
【０２２０】
このように、メモリトランジスタとパストランジスタを近接して配置すると、チップ面積を削減することができる。また同時に、プログラマブルロジックスイッチへの電源供給を遮断した後に再度電源供給を再開した場合、メモリトランジスタＭ１１、Ｍ２１に記憶されたデータに応じて、すばやくパストランジスタＰＴ１のオン／オフを制御することができる。
【０２２１】
図４０は、メモリトランジスタとロジックトランジスタを近接混載した場合のレイアウトの概念の例を示している。
【０２２２】
例えば、同図（ａ）に示すように、ロジックトランジスタが作製されている領域５１の中にメモリトランジスタが作製されている領域５２が複数個点在してあっても良い。或いは、同図（ｂ）に示すように、メモリトランジスタが作製されている領域５２を、ある程度まとめて、帯状にレイアウトしても良い。いずれの場合も、メモリトランジスタを１箇所にまとめて作製する場合に比べて、メモリトランジスタとロジックトランジスタを結ぶ配線の長さを短くすることができ、また配線の本数も少なくすることができることから、チップ面積の削減や動作速度の向上が可能となる。
【０２２３】
図４１乃至図４４は、適用例としてのＦＰＧＡを示している。
【０２２４】
本例のＦＰＧＡは、図４１に示すように、アレイ状に配置されるタイル(Tile)を有するタイル部と、タイル部の周囲に配置されるＩ／Ｏ部とを有する。
【０２２５】
各タイルは、基本的な論理情報を実現するロジックブロックＬＢと、ロジックブロックＬＢの接続/非接続を決定するスイッチブロックＳＢとを含む。図４２乃至図４４に示すように、ロジックブロックＬＢ又はスイッチブロックＳＢを構成する回路は、メモリを含む。ＦＰＧＡにより実現する論理は、このメモリに記憶されるデータを書き換えることにより、任意に実現可能である。
【０２２６】
従来のＦＰＧＡでは、図４２乃至図４４に示すメモリは、例えば、ＳＲＡＭである。これに対し、本実施例のＦＰＧＡでは、図４２乃至図４４に示すメモリのうちの少なくとも１つは、図２に示すように、直列に接続された２つのメモリトランジスタを含む。論理の決定（信号経路の選択）は、これらメモリトランジスタに記憶されたデータに基づいて行われる。
【０２２７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０２２８】
１０：  基板、  １１：  第１絶縁膜、  １２：  電荷蓄積膜、  １３：  第２絶縁膜、  １４：  制御ゲート電極、  １５：  ソース／ドレイン拡散層、  １８：  第３絶縁膜、  １９：  ゲート電極、  ＭＴ１１，ＭＴ２１：  メモリトランジスタ、  ３０：  ロジックスイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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