(57)【要約】【課題】ゲート電極を活性領域に短絡させる構成を有する半導体装置において素子面積を低減し、かつ接触抵抗を低減する。【解決手段】半導体装置は、第１の領域を有する半導体基板と、前記第１の領域の前記半導体基板上に形成されたゲート電極と、前記第１の領域の前記半導体基板に形成された第１の活性領域と、前記第１の領域の前記ゲート電極の上面及び側面に形成された第１のシリサイド層と、前記ゲート電極の少なくとも側面の前記シリサイド層と前記第１の活性領域とに接するコンタクトビアプラグと、を有する。【選択図】図１
2014013792.tif 000002
【特許請求の範囲】
【請求項１】
第１の領域を有する半導体基板と、
前記第１の領域の前記半導体基板上に形成されたゲート電極と、
前記第１の領域の前記半導体基板に形成された第１の活性領域と、
前記第１の領域の前記ゲート電極の上面及び側面に形成された第１のシリサイド層と、
前記ゲート電極の少なくとも側面の前記シリサイド層と前記第１の活性領域とに接するコンタクトビアプラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記半導体基板と前記ゲート電極との間にゲート絶縁膜を有し、
前記第１のシリサイド層は、前記ゲート絶縁膜に接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の領域を有する半導体基板と、
前記第１の領域において前記半導体基板上に形成されたゲート電極と、
前記第１の領域において前記半導体基板に形成された第１の活性領域と、
前記ゲート電極の上面及び側面に形成され、前記第１の活性領域に接する第１のシリサイド層と、
を有することを特徴とする半導体装置。
【請求項４】
前記ゲート電極はポリシリコンを含み、前記第１のシリサイド層はニッケルを含むことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の活性領域が前記ゲート電極の近傍まで形成され、前記第１の活性領域の表面に第２のシリサイド層を有することを特徴とする請求項１乃至４に記載の半導体装置。
【請求項６】
前記半導体基板は第２の領域を更に有し、
前記第２の領域の前記半導体基板に形成され、前記第１の活性領域と電気的に接続するチャネル領域と、
前記第２の領域の前記半導体基板に、前記チャネル領域を挟んで形成された第２の活性領域と、を有し
前記ゲート電極は、前記第１の領域及び前記第２の領域に延在し、前記第２の領域においては前記チャネル領域上に形成されたことを特徴とする請求項１乃至５に記載の半導体装置。
【請求項７】
各々が前記第１の領域及び前記第２の領域を含む複数のトランジスタ、を有し、
前記第１の領域は前記第１の方向に第１の幅を有し、
前記第２の領域は、前記第１の方向に前記第１の幅より広い第２の幅を有し、
前記複数のトランジスタは、第１のトランジスタ，第２のトランジスタ及び第３のトランジスタを含み、
前記第１のトランジスタの前記第１の領域，前記第２のトランジスタの前記第１の領域および前記第３のトランジスタの前記第１の領域は前記第１の方向に沿って配置され、
前記第３のトランジスタの前記第１の領域は、前記第１のトランジスタの前記第１の領域と前記第２のトランジスタの前記第１の領域との間に位置し、
前記第１のトランジスタの前記第２の領域及び前記第２のトランジスタの前記第２の領域は、それぞれ前記第１のトランジスタの前記第１の領域及び前記第２のトランジスタの前記第１の領域から、前記半導体基板表面において前記第１の方向と垂直の第２の方向に離れて位置し、
前記第３のトランジスタの前記第２の領域は、前記第３のトランジスタの前記第２の領域から、前記第２の方向と反対の第３の方向に離れて位置することを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体基板上にゲート電極を形成する工程と、
前記半導体基板に第１の活性領域を形成する工程と、
前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の一部を除去して、前記ゲート電極の側壁面の一部を露出する工程と、
前記ゲート電極の側壁面の一部を露出する工程の後に、前記ゲート電極の一部をシリサイド化して、前記ゲート電極の上面及び側面にシリサイド層を形成する工程と、
を有し、
前記ゲート電極と前記第１の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。
【請求項９】
前記シリサイド層を形成する工程の後に、前記ゲート電極及び前記半導体基板上、前記側壁絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド層及び前記第１の活性領域を露出する開口部を形成する工程と、
前記開口部内に導電体を形成する工程と、
を有し、
前記導電体は、露出された前記シリサイド層及び前記第１の活性領域に接することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記シリサイド層が前記第１の活性領域に接することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記シリサイド層を形成する工程は、
前記第１の活性領域の表面もシリサイド化することを特徴とする請求項８乃至１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に説明する実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
いくつかの半導体装置、例えばダイナミックスレッショルドＭＯＳトランジスタ（Ｄｔ−ＭＯＳトランジスタ）やＳＲＡＭでは、ゲート電極を半導体基板表面に電気的に、いわゆるシェアドコンタクトプラグにより接続する場合がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開ＷＯ０３／０９８６９８号
【非特許文献】
【０００４】
【非特許文献１】Nicolet M. A. et al. "VLSI electronics: Microstructure Science, Vol.6", editors: N. G. Einspruch and G. B. Larrabee, Academic Press, New York, 1983, chapter 6, pages 457-458
【発明の概要】
【発明が解決しようとする課題】
【０００５】
シェアドコンタクトプラグはビアプラグの一種であるが、ゲート電極を覆う層間絶縁膜中に形成された、ゲート電極の上面および半導体基板の表面を露出する細長い開口部中に、前記開口部の形状に対応して細長い形状で形成されるのが通常である。一般にゲート電極は側壁絶縁膜を形成されているため、シェアドコンタクトは、半導体基板の表面とコンタクトするためには、ゲート電極の上面から側壁絶縁膜を超えて延在する必要があり、大きな面積を占有する問題を有している。
【課題を解決するための手段】
【０００６】
一実施形態による半導体装置は、第１の領域を有する半導体基板と、前記第１の領域の前記半導体基板上に形成されたゲート電極と、前記第１の領域の前記半導体基板に形成された第１の活性領域と、前記第１の領域の前記ゲート電極の上面及び側面に形成された第１のシリサイド層と、前記ゲート電極の少なくとも側面の前記シリサイド層と前記第１の活性領域とに接するコンタクトビアプラグと、を有する。
【０００７】
他の実施形態による半導体装置は、第１の領域を有する半導体基板と、前記第１の領域において前記半導体基板上に形成されたゲート電極と、前記第１の領域において前記半導体基板に形成された第１の活性領域と、前記ゲート電極の上面及び側壁面に形成され、前記第１の活性領域に接する第１のシリサイド層と、を有する。
【発明の効果】
【０００８】
一の実施形態の半導体装置によれば、コンタクトビアプラグの寸法を縮小あるいは省略することができ、半導体装置の寸法を縮小することができる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態による半導体装置の構成を示す平面図である。
【図２】図１中、線Ｘ１−Ｘ１および線Ｘ２−Ｘ２に沿った断面図である。
【図３】図１中、線Ｙ−Ｙに沿った断面図である。
【図４】Ｄｔ−ＭＯＳトランジスタの動作特性を示すグラフである。
【図５】比較例による半導体装置の構成を示す平面図である。
【図６】図５中、線Ｘ１−Ｘ１および線Ｘ２−Ｘ２に沿った断面図である。
【図７】第１の実施形態による半導体装置の製造工程を説明する断面図（その１）である。
【図８】第１の実施形態による半導体装置の製造工程を説明する断面図（その２）である。
【図９】第１の実施形態による半導体装置の製造工程を説明する断面図（その３）である。
【図１０】第１の実施形態による半導体装置の製造工程を説明する断面図（その４）である。
【図１１】第１の実施形態による半導体装置の製造工程を説明する断面図（その５）である。
【図１２】第１の実施形態による半導体装置の製造工程を説明する断面図（その６）である。
【図１３】第１の実施形態による半導体装置の製造工程を説明する断面図（その７）である。
【図１４】第１の実施形態による半導体装置の製造工程を説明する断面図（その８）である。
【図１５】第１の実施形態による半導体装置の製造工程を説明する断面図（その９）である。
【図１６】第１の実施形態による半導体装置の製造工程を説明する断面図（その１０）である。
【図１７】第１の実施形態による半導体装置の製造工程を説明する断面図（その１１）である。
【図１８】第１の実施形態による半導体装置の製造工程を説明する断面図（その１２）である。
【図１９】第１の実施形態による半導体装置の製造工程を説明する断面図（その１３）である。
【図２０】第１の実施形態による半導体装置の製造工程を説明する断面図（その１４）である。
【図２１】図１５の工程で使われるレジストマスクの概要を示す平面図である。
【図２２】図１５のエッチング工程を示す、図２１中の線Ｙ１−Ｙ１に沿った断面図である。
【図２３】図１６のイオン注入工程を示す、図２１中の線Ｙ１−Ｙ１に沿った断面図である。
【図２４】図２３の工程の別の例を示す断面図である。
【図２５】図１７のシリサイド形成工程を示す、図２１の線Ｙ１−Ｙ１に沿った断面図である。
【図２６】第１の実施形態におけるマスクパターンの一変形例を示す平面図である。
【図２７】図２６の変形例に対応した半導体装置の断面図である。
【図２８】第１の実施形態の他の変形例による半導体装置の製造工程を示す断面図（その１）である。
【図２９】第１の実施形態の他の変形例による半導体装置の製造工程を示す断面図（その２）である。
【図３０】第１の実施形態のさらに他の変形例による半導体装置の製造工程を示す断面図（その３）である。
【図３１】第１の実施形態のさらに他の変形例による半導体装置の製造工程を示す断面図（その１）である。
【図３２】第１の実施形態のさらに他の変形例による半導体装置の製造工程を示す断面図（その２）である。
【図３３】第１の実施形態のさらに他の変形例による半導体装置の製造工程を示す断面図（その３）である。
【図３４】第１の実施形態のさらに他の変形例による半導体装置の製造工程を示す断面図（その４）である。
【図３５】第２の実施形態による半導体装置の構成を示す断面図である。
【図３６】第２の実施形態による半導体装置において配線層まで含めて示す断面図である。
【図３７】第３の実施形態による半導体装置の構成を示す平面図である。
【図３８】図３７の半導体装置を集積化した半導体集積回路装置を示す平面図である。
【図３９】比較例による半導体装置を集積化した半導体集積回路装置を示す平面図である。
【図４０】第４の実施形態による半導体装置のレイアウトを示す平面図である。
【図４１】比較例による半導体装置のレイアウトを示す平面図である。
【図４２】第４の実施形態による半導体装置を集積化した半導体集積回路装置のレイアウトを示す平面図である。
【図４３】第２の実施形態の一変形例による半導体装置の製造工程を示す図である。
【発明を実施するための形態】
【００１０】
［第１の実施形態］
図１は第１の実施形態による半導体装置２０の構成を示す平面図、図２（Ａ）は前記半導体装置２０の線Ｘ１−Ｘ１に沿った断面図、図２（Ｂ）は前記半導体装置２０の線Ｘ２−Ｘ２に沿った断面図、図３は前記半導体装置２０の線Ｙ−Ｙに沿った断面図である。
【００１１】
図１の平面図を参照するに、前記半導体装置２０はゲート電極２３Ｇを、前記ゲート電極２３Ｇ直下のボディ領域に短絡させたいわゆるダイナミックスレッショルドＭＯＳトランジスタ（以下、Ｄｔ−ＭＯＳトランジスタと表記する）であり、シリコン基板２１上に素子分離領域２１Ｉにより画成された第１の素子領域２１Ａと第２の素子領域２１Ｂとを含む。前記素子領域２１Ａおよび前記第２の素子領域２１Ｂは、前記シリコン基板２１の一部をそれぞれ構成する。前記第１の素子領域２１ＡはＤｔ−ＭＯＳトランジスタ２０のＭＯＳトランジスタ部分を構成する素子領域を構成し、前記第２の素子領域２１ＢはＤｔ−ＭＯＳトランジスタ２０のゲート電極をボディ領域に電気接続するゲートタップ領域を構成する。以下の説明では第１の素子領域２１Ａを単に「素子領域２１Ａ」と記し、第２の素子領域２１Ｂを「ゲートタップ領域２１Ｂ」と記す。
【００１２】
図１の平面図よりわかるように本実施形態による半導体装置２０では前記ゲート電極２３Ｇが、前記シリコン基板２１上を前記素子領域２１Ａからゲートタップ領域２１Ｂまで、前記素子領域２１Ａとゲートタップ領域２１Ｂとを隔てる絶縁領域２１Ｉｉを横切って連続して延在している。図示の例では前記ゲート電極２３Ｇはポリシリコンより形成され、図１の平面図には図示していないが、その上面にはサリサイド法によりシリサイド層２３ｓ１が形成されている。また前記絶縁領域２１Ｉｉは、前記ＳＴＩ構造の素子分離領域２１Ｉに連続するＳＴＩ型の絶縁領域であるが、後で説明するように、前記素子分離領域２１Ｉよりも浅く形成されている。その結果、先にも述べたように、前記素子領域２１Ａにおけるボディ領域が前記絶縁領域２１Ｉｉの下を通ってゲートタップ領域２１Ｂに連続することができる。
【００１３】
前記素子領域２１Ａにおいて前記ゲート電極２３Ｇには、側壁面に沿ってシリコン酸化膜やシリコン窒化膜などよりなる側壁絶縁膜２３ＳＷが形成されており、前記素子領域２１Ａにおいては前記ゲート電極２３Ｇの一方の側で前記側壁絶縁膜２３ＳＷよりも外側にソース領域２１Ｓが、また他方の側で前記側壁絶縁膜２３Ｗよりも外側にドレイン領域２１Ｄが形成されている。すなわち前記素子領域２１Ａには、前記ゲート電極２３Ｇおよびソース領域２１ｓ，ドレイン領域２１Ｄを有するＭＯＳトランジスタが形成されている。
【００１４】
さらに前記ソース領域２１Ｓおよびドレイン領域２１Ｄは、図１には示されていないシリサイド層２１ｓ１，２１ｓ２によりそれぞれ覆われており、前記シリサイド層２１ｓ１，２１ｓ２を介して前記ソース領域２１ＳにはビアプラグＶ１が、また前記ドレイン領域２１ＤにはビアプラグＶ２がコンタクトしている。
【００１５】
一方、前記ゲートタップ領域２１Ｂにおいては前記ゲート電極２３Ｇに側壁絶縁膜２３ＳＷが形成されておらず、代わりに前記ゲート電極２３Ｇの上面および両側壁面には電気的にコンタクトしてシェアドコンタクトプラグ２４Ｐが形成されている。前記シェアドコンタクトプラグ２４Ｐを形成することにより、前記ゲート電極２３Ｇを前記ゲートタップ領域２１Ｂに露出したシリコン基板２１の表面に電気的に接続することができる。このため、後で説明するように前記ゲート電極２３Ｇの上面および両側壁面には前記ゲートタップ領域２１Ｂにおいてシリサイド層が形成されており、また前記ゲートタップ領域２１Ｂに露出したシリコン基板２１の表面にもシリサイド層が形成されている。
【００１６】
以下、素子領域２１Ａおよびゲートタップ領域２１Ｂにおける素子構造を、図２（Ａ）および図２（Ｂ）の断面図を参照しながら説明する。以下の例ではｎチャネル型のＤｔ−ＭＯＳトランジスタを説明するが、各半導体層の導電型を反転させることでｐチャネル型のＤｔ−ＭＯＳトランジスタも同様に形成することができる。
【００１７】
図２（Ａ）の断面図を参照するに、前記素子領域２１Ａにおいてはシリコン基板２１中、深いｎ型ウェル２１ＤＮＷ上にｐ−型のボディ領域２１Ｂｄｙが形成されており、前記シリコン基板２１上には前記ゲート電極２３Ｇがゲート絶縁膜２２Ｇを介して、例えばｎ＋型のポリシリコンにより形成されている。
【００１８】
さらに前記素子領域２１Ａではｐ−型のボディ領域２１Ｂｄｙ中、前記ゲート電極２３Ｇの第１の側にｎ型のソースエクステンション領域２１ａが、また前記ゲート電極２３Ｇの第２の側、すなわち前記第１の側の反対側にはｎ型のドレインエクステンション領域２１ｂが形成され、前記シリコン基板２１中、前記ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂとの間にはゲート電極２３Ｇの直下にＤｔ−ＭＯＳトランジスタ２０のチャネル領域２１ＣＨが形成されている。
【００１９】
前記ゲート電極２３Ｇにはそれぞれの側壁面を覆って前記ゲート側壁絶縁膜２３ＳＷが形成されており、前記素子領域２１Ａのうち、前記ゲート電極２３Ｇの前記第１の側でかつ前記ゲート側壁絶縁膜２３ＳＷの外側には、ｎ＋型のソース領域２１Ｓが、前記ソースエクステンション領域２１ａに部分的に重畳して形成されている。また前記ゲート電極２３Ｇの前記第２の側で前記ゲート側壁絶縁膜２３ＳＷの外側には、ｎ＋型のドレイン領域２１Ｄが、前記ドレインエクステンション領域２１ｂに部分的に重畳されて形成されている。
【００２０】
さらに図２（Ａ）の断面では先に述べたシリサイド層２３ｓ１が前記ゲート電極２３Ｇの上面に形成され、またシリサイド層２１ｓ１および２１ｓ２が、前記ソース領域２１Ｓおよびドレイン領域２１Ｄの表面にそれぞれ形成されている。
【００２１】
さらに前記シリコン基板２１上には層間絶縁膜２４が、前記ゲート電極２３Ｇおよびシリサイド層２３ｓ１を、前記ゲート側壁絶縁膜２３ＳＷ共々覆うように形成されている。先にも述べたように前記ゲート電極２３Ｇ，ソース領域２１Ｓ，ドレイン領域２１Ｄなどは、前記素子領域２１Ａにおいて、チャネル領域２１ＣＨを有するｎチャネルＭＯＳトランジスタ構造を構成する。図１におけるゲート電極２３Ｇは図２（Ａ）の断面図では、前記ソース領域２１ｃおよびドレイン領域２１ｄに対応してｎ＋型にドープされている。以下では前記ゲート電極２３Ｇのうち、ｎ＋型にドープされている部分をゲート電極部分２３ＧＮと表記する。
【００２２】
次に図２（Ｂ）の断面図を参照するに、前記ゲートタップ領域２１Ｂには、前記素子領域２１Ａから前記深いｎ型ウェル２１ＤＮＷおよび前記ｐ型ボディ領域２１Ｂｄｙが、前記素子分離領域２１Ｉの一部を構成し前記素子領域２１Ａと前記ゲートタップ領域２１Ｂの間に位置するＳＴＩ型の、ただし素子分離領域２１Ｉよりは浅い絶縁領域２１Ｉｉの下を通って連続的に延在しており、また前記シリコン基板２１の表面においては前記ゲート電極２３Ｇが、前記素子領域２１Ａから前記絶縁領域２１Ｉｉ上を通過して、連続的に延在している。なお前記ゲートタップ領域２１Ｂにおいて前記ゲート電極２３Ｇのゲート電極部分２３ＧＰは、前記シリコン基板２１の表面に、前記ゲート絶縁膜２２Ｇに対応した、同様に薄い絶縁膜２２Ｔを介して形成されている。
【００２３】
本実施形態では、前記ゲートタップ領域２１Ｂにおいて前記ゲート電極２３Ｇには前記ゲート側壁絶縁膜２３ＳＷは形成されていないことに注意が必要である。さらにこれに関連して、前記ゲート電極２３Ｇの上面および両側壁面には、前記素子領域２１Ａにおけるシリサイド層２３ｓ１から連続するシリサイド層２３ｓ２が、前記ゲート電極２３Ｇの上面および両側壁面を連続して覆って形成されていることに注意が必要である。
【００２４】
一方前記ゲートタップ領域２１Ｂでは前記素子領域２１Ａから延在するｐ−型ボディ領域２１Ｂｄｙの表面に、それぞれｐ＋型にドープされたコンタクト領域２１ｅおよび２１ｆが前記ゲート電極２３Ｇの第１の側および第２の側に形成されており、前記コンタクト領域２１ｅおよび２１ｆの表面には、前記シリサイド層２１ｓ１，２１ｓ２と同様なシリサイド層２１ｔ１，２１ｔ２がそれぞれ形成されている。ただし前記シリサイド層２３ｓ１，２３ｓ２と異なり、前記シリサイド層２１ｔ１はシリサイド層２１ｓ１から電気的に分離されており、同様にシリサイド層２１ｔ２はシリサイド層２１ｓ２から電気的に分離されている。なお図１におけるゲート電極２３Ｇは図２（Ｂ）の断面図では、前記コンタクト領域２１ｅおよびコンタクト領域２１ｆに対応してｐ＋型にドープされていることに注意すべきである。以下では前記ゲート電極２３Ｇのうち、ｐ＋型にドープされている部分をゲート電極部分２３ＧＰと表記する。
【００２５】
さらに前記層間絶縁膜２４は前記ゲートタップ領域２１Ｂにおいても前記シリコン基板２１の表面を覆い、前記層間絶縁膜２４には前記シリサイド層２３ｓ２で覆われたゲート電極部分２３ＧＰの上面および両側壁面、さらにシリサイド層２１ｔ１，２１ｔ２で覆われた前記シリコン基板２１の表面を前記ゲートタップ領域２１Ｂにおいて露出する開口部２４Ｖが形成される。
【００２６】
さらに前記開口部２４Ｖは金属膜により充填され、その結果、前記ｐ＋型のゲート電極部分２３ＧＰの側壁面および上面にシリサイド層２３ｓを介してコンタクトし、また前記コンタクト領域２１ｅ，２１ｆにそれぞれのシリサイド層２１ｔ１，２１ｔ２を介してコンタクトするシェアドコンタクトプラグ２４Ｐが形成される。前記シェアドコンタクトプラグ２４Ｐにより、前記ゲート電極部分２３ＧＰは前記ゲートタップ領域２１Ｂにおいてゲート電極２３Ｇの直下のｐ−型ボディ領域２１Ｂｄｙに電気的に接続される。
【００２７】
図３は前記Ｄｔ−ＭＯＳトランジスタ２０の前記図１における線Ｙ−Ｙに沿った断面図である。
【００２８】
図３を参照するに、前記ゲート電極２３Ｇは前記素子領域２１Ａから前記ゲートタップ領域２１Ｂまで前記シリコン基板２１上を連続して延在し、前記ゲート電極２３Ｇ上には前記素子領域２１Ａにおいてはシリサイド層２１ｓ１が、またゲートタップ領域２１Ｂにおいてはシリサイド層２１ｓ２が、連続して形成されている。ただしシリサイド層２１ｓ１は前記ゲート電極部分２３ＧＮの上面のみを覆うのに対しシリサイド層２１ｓ２は前記ゲート電極部分２３ＧＰの上面および両側壁面を覆って形成されている。
【００２９】
前記シリコン基板２１の表面には、前記素子領域２１Ａにおいてはゲート絶縁膜２２Ｇが、また前記ゲートタップ領域２１Ｂにおいては同様な薄い絶縁膜２２Ｔが形成されており、前記ゲート電極２３Ｇはその下のｐ−型ボディ領域２１Ｂｄｙから、前記素子領域２１Ａにおいては前記ゲート絶縁膜２２により、また前記ゲートタップ領域２１Ｂにおいては前記絶縁膜２２Ｔにより隔てられる。
【００３０】
これにより前記素子領域２１Ａにおいてはゲート電極２３Ｇにより先に説明したｎチャネルＭＯＳトランジスタが形成されるのに対し、前記ゲートタップ領域２１Ｂにおいて前記ゲート電極２３Ｇは、前記シェアドコンタクトプラグ２４Ｐにより前記ｐ―型ボディ領域２１Ｂｄｙに電気的に接続される。その結果、前記素子領域２１Ａに形成されたＭＯＳトランジスタは、いわゆるダイナミックスレッショルドＭＯＳトランジスタ（Ｄｔ−ＭＯＳトランジスタ）として動作する。また図３より、前記絶縁領域２１ＩｉはＳＴＩ構造を有しているものの、素子分離領域２１Ｉよりは浅く形成されており、その結果前記ｐ−型ボディ領域２１Ｂｄｙが前記素子領域２１Ａからゲートタップ領域２１Ｂまで連続して延在できることがわかる。
【００３１】
図４は、Ｄｔ−ＭＯＳトランジスタの動作特性を、通常のＭＯＳトランジスタ（Ｎｏｎ−Ｄｔ−ＭＯＳ）の動作特性と比較して示すグラフである。
【００３２】
Ｄｔ−ＭＯＳトランジスタでは、ゲート電極２３Ｇに印加される入力信号が前記ゲートタップ領域２１Ｂにおいて前記ｐ−型ボディ領域２１Ｂｄｙにも印加されるため、前記信号電圧は前記Ｄｔ−ＭＯＳトランジスタの閾値電圧を低下させるように作用し、Ｄｔ−ＭＯＳトランジスタの動作特性は、前記信号電圧の増大と共に、閾値電圧が低いＭＯＳトランジスタ（Ｎｏｎ−Ｄｔ−ＭＯＳ）の動作特性に漸近する。このため、本実施形態によるＤｔ−ＭＯＳトランジスタ２０も低い信号電圧でスイッチオンすることができる一方、信号電圧が０Ｖあるいはその近傍の低電圧である場合には、前記ボディ２１Ｂｄｙの電位が０Ｖあるいはその近傍となり、トランジスタの動作特性が、高い閾値電圧を有するＭＯＳトランジスタ（Ｎｏｎ−Ｄｔ−ＭＯＳトランジスタ）の動作特性に漸近する。すなわち前記Ｄｔ−ＭＯＳトランジスタ２０の閾値電圧は、通常の、高い閾値電圧を有するｎチャネルＭＯＳトランジスタのものと変わらず、その結果、Ｄｔ−ＭＯＳトランジスタ２０は図４に示すように低いオフ電流ないしリーク電流で特徴づけられるスイッチオフ動作を示す。
【００３３】
再び図２（Ｂ）を参照するに、本実施形態ではゲートタップ領域２１Ｂにおいてシェアドコンタクトプラグ２４Ｐが前記ゲート電極２３Ｇの上面および両側壁面にシリサイド層２３ｓ２を介してコンタクトしているが、前記シェアドコンタクトプラグ２４Ｐはさらに前記シリコン基板２１中のｐ−型ボディ領域２１Ｂｄｙに、図２（Ｂ）中に円Ｃ１，Ｃ２で囲んで示す箇所において、前記シリサイド層２１ｔ１，２１ｔ２をそれぞれ介してコンタクトしていることに注意すべきである。図示の例では比較のため便宜上、前記シェアドコンタクトプラグ２４Ｐのうちソース領域２１ｅの側の端が、前記素子領域２１Ａにおけるゲート側壁絶縁膜２３ＳＷの端に一致するように形成されているが、もちろん本実施形態がかかる特定の構成に限定されないのは明らかである。
【００３４】
これに対し図５および図６は、比較対照例によるＤｔ−ＭＯＳトランジスタ１００の構成を示す。比較のため図１および図２と対応する箇所には同一の参照符号を付し、説明を省略する。
【００３５】
図５を参照するに、本比較対照例では前記ゲート側壁絶縁膜２３ＳＷがゲート電極２３Ｇの全体にわたり形成されており、このため図６（Ａ）に示す素子領域２１ＡにおけるＭＯＳトランジスタの構成は先の図２（Ａ）のものと同じであっても、図６（Ｂ）に示すゲートタップ領域２１Ｂの構成は先の図２（Ｂ）のものとは異なっている。
【００３６】
より具体的には、前記ゲート電極２３Ｇにはゲートタップ領域２１Ｂにおいても側壁絶縁膜２３ＳＷが形成されており、前記ｐ＋型コンタクト領域２１ｅ，２１ｆは前記側壁絶縁膜２３ＳＷの外側に形成されている。またこれに伴ってシリサイド層２１ｓ１，２１ｓ２も、それぞれの側壁絶縁膜２３ＳＷの外側に形成されている。
【００３７】
このような構成のゲートタップ領域２１Ｂにおいてシェアドコンタクトプラグ２４Ｐがゲート電極２３Ｇを前記シリコン基板２１中のボディ領域２１ｂｄｙに電気的に接続しようとすると、前記シェアドコンタクトプラグ２４は図６（Ｂ）に示すようにゲート電極２３Ｇ上の側壁絶縁膜２３ＳＷを超えて延在する必要があり、かつ前記図２（Ｂ）の構成における領域Ｃ１，Ｃ２と同じコンタクト面積を確保しようとすると、図６（Ｂ）におけるコンタクト領域Ｃ３の面積として、前記コンタクト領域Ｃ１，Ｃ２の面積の総和に等しいかそれ以上の面積を確保する必要が生じる。図６（Ｂ）の構成では、前記シェアドコンタクトプラグ２４Ｐのうち、ゲート電極２３Ｇの図中右側に位置する部分は側壁絶縁膜２３ＳＷ上にあって電気的コンタクトに寄与しないことに注意すべきである。これに対し図２（Ｂ）の実施形態では、シェアドコンタクトプラグ２４Ｐはゲート電極２３Ｇの図中左側に位置する部分も右側に位置する部分も、ボディ領域２１ｂｄｙとの電気接続に寄与している。
【００３８】
このように図５，図６の比較対照例では、前記シェアドコンタクトプラグ２４Ｐのサイズが増大してしまう問題を有している。さらに図６（Ｂ）の構成では、前記シェアドコンタクトプラグ２４Ｐは前記ゲート電極２３Ｇと、その上面のシリサイド層２３ｓ１を介してしかコンタクトできないため、シェアドコンタクトプラグ２４Ｐを設けてもコンタクト抵抗を十分に低減することができない。これに対し本実施形態では前記シェアドコンタクトプラグ２４Ｐを、前記図６（Ｂ）の側壁絶縁膜２３ＳＷの形成範囲内に形成することが可能となる。
【００３９】
次に本実施形態のＤｔ−ＭＯＳトランジスタ２０の製造工程を、図７〜図２０の工程断面図を参照しながら説明する。ここで図７〜図２０の各図中、（Ａ）は前記図１中の線Ｘ１−Ｘ１に沿った断面図、（Ｂ）は前記図１中線Ｘ２−Ｘ２に沿った断面図、（Ｃ）は線Ｙ−Ｙに沿った断面図を示している。
【００４０】
図７を参照するに、ｐ−型のシリコン基板２１上には通常のプロセスにより素子分離領域２１Ｉが例えば２５０ｎｍ〜３５０ｎｍの深さに形成される。このようにして形成された素子分離領域２１Ｉは前記素子領域２１Ａおよびゲートタップ領域２１Ｂを画成する。
【００４１】
次に図８の工程において前記シリコン基板２１上に、前記素子分離領域２１Ｉを形成した場合と同様なパッド酸化膜２１ＯＸおよびシリコン窒化膜２１Ｎを形成し、さらにこれをパターニングして前記絶縁領域２１Ｉｉに対応する位置において前記シリコン基板２１の表面を露出する。さらに図８の工程では前記シリコン窒化膜２１Ｎをマスクに前記シリコン基板２１を、前記素子分離領域２１Ｉよりは浅い、例えば１００ｎｍ〜２００ｎｍの深さにドライエッチングし、前記絶縁領域２１Ｉｉに対応した凹部２１ｉを形成する。
【００４２】
さらに図９の工程において前記凹部２１ｉを高密度プラズマＣＶＤ法により形成したＣＶＤシリコン酸化膜により充填することにより、（Ｃ）のＹ−Ｙ断面に現れる絶縁領域２１Ｉｉを形成する。なお図９は、前記ＣＶＤシリコン酸化膜を、前記シリコン窒化膜２１Ｎをストッパとした化学機械研磨（ＣＭＰ）により除去し、その後、シリコン窒化膜２１Ｎおよびパッド酸化膜２１ＯＸをウェットエッチングにより除去し、シリコン基板２１の表面を露出した状態を示している。
【００４３】
次に図１０の工程において前記シリコン基板２１中にｎ型不純物元素、例えばＰを２００ｋｅＶ〜５００ｋｅＶの加速電圧下、１×１０１３ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量でイオン注入し、前記素子領域２１Ａ〜２１Ｂを含む領域に深いｎ型ウェル２１ＤＮＷを、例えば素子分離領域２１Ｉよりも深く形成する。
【００４４】
さらに図１０の工程では前記シリコン基板２１中にｐ型不純物元素、例えばＢを１０ｋｅＶ〜１００ｋｅＶの加速電圧下、１×１０１２ｃｍ−２〜１×１０１４ｃｍ−２のドーズ量でイオン注入し、前記素子領域２１Ａ〜２１Ｂを含む領域に、前記素子分離領域２１Ｉよりは浅いが前記絶縁領域２１Ｉｉよりは深いｐ型のボディ領域２１Ｂｄｙを形成する。図１１（Ｃ）のＹ−Ｙ断面図よりわかるように前記深いｎ型ウェル２１ＤＮＷおよびｐ型ボディ領域２１Ｂｄｙは前記絶縁領域２１Ｉｉの下を前記素子領域２１Ａからゲートタップ領域２１Ｂまで連続して延在している。
【００４５】
次に図１１の工程において前記シリコン基板２１の表面に熱酸化あるいはプラズマ酸化により、膜厚が１ｎｍ〜２ｎｍのシリコン酸化膜２２を前記素子領域２１Ａおよびゲートタップ領域２１Ｂに同時に形成し、さらにポリシリコン膜２３を５０ｎｍ〜１５０ｎｍ、例えば１００ｎｍの膜厚に堆積し、前記素子領域２１Ａからゲートタップ領域２１Ｂまでを連続して覆う。
【００４６】
次に図１２の工程において前記ポリシリコン膜２３およびその下のシリコン酸化膜２２をパターニングし、図１２（Ａ）のＸ１−Ｘ１断面では前記ゲート電極２３Ｇおよびゲート絶縁膜２２Ｇが、また図１２（Ｂ）のＸ２−Ｘ２断面ではゲート電極２３Ｇと絶縁膜２２Ｔが形成される。
【００４７】
さらに図１３の工程において前記素子領域２１Ａにおいては前記ゲート電極２３Ｇをマスクにｎ型の不純物元素、例えばＡｓが１ｋｅＶ〜１０ｋｅＶの加速電圧下、５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２のドーズ量でイオン注入され、前記ｐ型のボディ領域２１Ｂｄｙ中、前記ゲート電極２３Ｇのそれぞれの側にｎ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが形成される。さらに図１３の工程では、前記ゲートタップ領域２１Ｂにおいてゲート電極２３Ｇをマスクにｐ型の不純物元素、例えばＢが１ｋｅＶ〜１０ｋｅＶの加速電圧下、５×１０１４ｃｍ−２〜５×１０１５ｃｍ−２のドーズ量でイオン注入され、前記ｐ型のボディ領域２１Ｂｄｙ中、前記ゲート電極２３Ｇのそれぞれの側にｐ型領域２１ｅｅおよび２１ｆｆが形成される。
【００４８】
さらに図１４の工程において前記ゲート電極２３Ｇに側壁絶縁膜２３ＳＷを４０ｎｍ〜８０ｎｍの膜厚に形成する。このようにして形成した側壁絶縁膜２３ＳＷは、前記ゲート電極２３Ｇの側壁面を覆って、その全長にわたり、すなわち素子領域２１Ａおよびゲートタップ領域２１Ｂにわたり形成される。
【００４９】
前記側壁絶縁膜２３ＳＷは、先にも述べたようにシリコン酸化膜あるいはシリコン窒化膜、あるいはそれらの積層膜より構成されているが、本実施形態ではさらに図１５の工程において前記側壁絶縁膜２３ＳＷを、前記素子領域２１Ａを、レジスト開口部Ｒ１Ａを有するレジストパターンＲ１により保護した状態で、前記ゲートタップ領域２１Ｂから、例えばＣＦ４やＣＨＦ３をエッチングガスとして使ったドライエッチングにより、高選択比の条件、すなわち側壁絶縁膜２３ＳＷがシリコン基板２１やゲート電極２３に対して高いエッチング速度でエッチングされるような条件で除去され、前記ゲートタップ領域２３Ｇにおいては前記ゲート電極２３Ｇの側壁面が露出される。前記図１５の工程におけるエッチングの結果、前記側壁絶縁膜２３ＳＷは図２１の平面図に示すように、前記絶縁領域２１Ｉｉの途中で途切れている。ただし図２１の平面図は図１５の構造に対応しており、先に説明した部分には同一の参照符号を付している。また図２１中、レジストパターンＲ１は図示しておらず、レジスト開口部Ｒ１Ａのみを示している。さらに図２１中、前記絶縁領域２１Ｉｉが破線で示されている。上記側壁絶縁膜２３ＳＷのエッチングは、先に述べたドライエッチング以外にも、緩衝ＨＦ水溶液を使ったウェットエッチングにより行うことができる。
【００５０】
また図１５の工程においては、前記側壁絶縁膜２３ＳＷを除去するエッチングの結果、前記ゲートタップ領域２１Ｂにおいては前記素子分離領域２１Ｉを構成するシリコン酸化膜が、前記図１４の段階で側壁絶縁膜２３ＳＷにより覆われていなかった領域において矢印で示すように後退し、特にＸ２−Ｘ２断面ではボディ領域２１Ｂｄｙやｐ型コンタクト領域２１ｅｅ，２１ｆｆが形成されているシリコン基板２１の側壁面が露出される場合がある。
【００５１】
図２２は、図１５の工程における図２１に平面図を示す構造の、線Ｙ１−Ｙ１に沿った断面図を示す。図２２よりわかるように前記線Ｙ１−Ｙ１は線Ｙ−Ｙに平行で、かつ側壁絶縁膜２３ＳＷの外側において前記絶縁領域２１Ｉｉを切るように設定されている。
【００５２】
図１５を参照するに、前記線Ｙ１−Ｙ１に沿った断面でみると、矢印で示すシリコン酸化膜の後退は、素子分離領域２１Ｉのみならず、絶縁領域２１Ｉｉにおいても発生し、ボディ領域２１Ｂｄｙが露出する凹部２１ｄｉｐが形成される。場合によっては、図２２に示すように前記凹部２１ｄｉｐにおいてシリコン酸化膜が全て除去され、ボディ領域２１Ｂｄｙの表面が露出することがある。
【００５３】
さらに図１６の工程において前記レジストパターンＲ１を除去した後、前記素子領域２１Ａにおいてはｎ型の不純物元素、例えばＰを、前記ゲート電極２３Ｇおよび側壁絶縁膜２３ＳＷをマスクに５ｋｅＶ〜３０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量でイオン注入し、前記ボディ領域２１Ｂｄｙ中、側壁絶縁膜２３ＳＷの外側に、それぞれソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂに部分的に重畳して、ｎ＋型のソース領域２１ｃおよびドレイン領域２１ｄを形成する。またこのイオン注入に伴い、前記ゲート電極２３Ｇのうち、素子領域２１Ａ上を延在する部分がｎ＋型にドープされ、ｎ＋型のゲート電極部分２３ＧＮが形成される。
【００５４】
また図１６の工程では前記ゲートタップ領域２１Ｂにおいてｐ型の不純物元素、例えばＢを、前記ゲート電極２３Ｇをマスクに５ｋｅＶ〜３０ｋｅＶの加速電圧下、１×１０１５ｃｍ−２〜１×１０１６ｃｍ−２のドーズ量でイオン注入し、前記ボディ領域２１Ｂｄｙ中に、それぞれ前記ｐ型領域２１ｅｅおよび２１ｆｆに対応してｐ＋型のコンタクト領域２１ｅおよび２１ｆを形成する。またこのイオン注入に伴い、前記ゲート電極２３Ｇのうち、ゲートタップ領域２１Ｂ上を延在する部分がｐ＋型にドープされ、ｐ＋型のゲート電極部分２３ＧＰが形成される。
【００５５】
図２３は、図１６のイオン注入工程に対応した、前記図２１における線Ｙ１−Ｙ１に沿った断面図である。
【００５６】
図２３を参照するに、前記ゲートタップ領域２１Ｂにおけるイオン注入の結果、前記ボディ領域２１Ｂｄｙの表面にｐ＋型コンタクト領域２１ｅあるいは２１ｆが形成されると同時に、前記凹部２１ｄｉｐの底にもｐ型領域２１ｐが形成されることになる。またイオン注入エネルギによっては、図２４の断面図に示すように前記ｐ型領域２１ｐはその下のｎ型ウェル２１ＤＮＷにまで到達する場合もある。しかし、このような事象が生じても、前記ボディ領域２１Ｂｄｙを介した前記素子領域２１Ａとゲートタップ領域２１Ｂとの間の電気接続は、かえって抵抗値が低減するため好ましく、Ｄｔ−ＭＯＳトランジスタの動作に支障は生じない。特に図２４の場合は前記ｐ型領域２１ｐがｎ型ウェル２１ＤＮＷにまで到達しているが、前記ｐ型領域２１ｐは前記ｎ型ウェル２１ＤＮＷからｐ／ｎ接合により分離されるため、両者の間に電気的な接続は生じない。だたし前記ｐ型領域２１ｐが深いｎ型ウェル２１ＤＮＷの下のｐ型シリコン基板２１に到達するのは避けるのが好ましい。
【００５７】
次に図１７の工程において、前記図１６における露出シリコン面上にサリサイドプロセスにより、ＣｏＳｉ２などの低抵抗シリサイド膜が形成され、その結果、図１７（Ａ）の断面では前記ゲート電極部分２３ＧＮの上面にシリサイド層２３ｓ１が形成される。また図１７（Ｂ）の断面では前記ゲート電極部分２３ＧＰの上面および側壁面にシリサイド層２３ｓ２が、図１７（Ｃ）の断面図よりわかるように前記シリサイド層２３ｓ１に連続して、形成される。以下の説明では、シリサイド層２３ｓ１はゲート電極部分２３ＧＮ上に形成されているゲートシリサイド層、シリサイド層２３ｓ２はゲート電極部分２３ＧＰ上に形成されているゲートシリサイド層と定義する。
【００５８】
またかかるサリサイドプロセスの結果、図１７（Ａ）の断面では前記ソース領域２１ｃにシリサイド層２１ｓ１が、また前記ドレイン領域２１ｄにはシリサイド層２１ｓ２が、さらに図１７（Ｂ）の断面では前記コンタクト領域２１ｅにシリサイド層２１ｔ１が、また前記コンタクト層２１ｆにシリサイド層２１ｔ２が形成される。
【００５９】
これらのシリサイド層２１ｓ１，２１ｓ２，２１ｔ１．２１ｔ２，２３ｓ１，２３ｓ２はサリサイド法により、例えば１０ｎｍ〜２０ｎｍ程度の膜厚で形成される。
【００６０】
ところで先に説明した図１６のドライエッチング工程の際、特に図１６（Ｂ）の断面図に示されるように前記ゲートタップ領域２１Ｂにおいて素子分離領域２１Ｉの一部が後退してしまい、ｐ＋型コンタクト領域２１ｅ，２１ｆにおいてｐ型ボディ領域２１Ｂｄｙの側壁面が露出してしまう場合がある。このような場合、図１７のシリサイド形成工程において前記コンタクト領域２１ｅおよび２１ｆがｐ型ボディ領域２１Ｂｄｙにシリサイド層２１ｔ１あるいは２１ｔ２を介して短絡してしまう可能性がある。しかしコンタクト領域２１ｅおよびコンタクト領域２１ｆはいずれもｐ＋型の領域であり、シリサイド層によりｐ型のボディ領域２１Ｂｄｙに短絡しても素子動作に影響は生じない。一方、図１８（Ａ）に示すＸ１−Ｘ１断面では前記側壁絶縁膜２３ＳＷの除去はなされておらず、素子分離領域２１Ｉに、前記Ｘ２−Ｘ２断面におけるような後退は生じていない。このため前記側壁絶縁膜２３ＳＷの除去を行っても、素子領域２１Ａに形成されるＭＯＳトランジスタの動作特性が影響されることはない。
【００６１】
図２５は図１７の工程に対応した前記図２１における線Ｙ１−Ｙ１に沿った断面図である。
【００６２】
図２５を参照するに、前記線Ｙ１−Ｙ１に沿った断面では前記シリサイド層２１ｔ１あるいは２１ｔ２は、前記ボディ領域２１Ｂｄｙにおいてシリコン基板２１の上面のみならず前記凹部２１ｄｉｐの底面および絶縁膜２１Ｉｉが形成されていない側の側壁面、さらに前記素子分離領域２１Ｉの後退により露出された側壁面に形成される。
【００６３】
なお図１７のシリサイド形成工程では、図１７（Ｂ）に示すＸ２−Ｘ２断面においてゲート電極部分２３ＧＰ直下の絶縁膜２２Ｔが図中に矢印で示すように後退しているが、これはシリサイド形成工程に先立って図１６（Ａ）〜（Ｃ）に示す構造の表面をＨＦにより清浄化することに伴って生じているものである。シリサイド形成に先立って生じるこのような絶縁膜２２Ｔの後退の結果、前記シリサイド層２１ｔ１，２１ｔ２は前記ゲートタップ領域２１Ｂにおいて前記絶縁膜２２Ｔに接して形成される。
【００６４】
次に図１８の工程において前記シリコン基板２１上に層間絶縁膜２４を、図１８（Ａ）に示すように素子領域２１Ａにおいては前記ゲート電極部分２３ＧＮを側壁絶縁膜２３ＳＷおよびシリサイド層２３ｓ１を介して覆うように、また図１８（Ｂ）に示すようにゲートタップ領域２１Ｂにおいてはゲート電極部分２３ＧＰの上面と側壁面に形成されたシリサイド層２３ｓ２を直接に覆うように形成し、図１９の工程において前記層間絶縁膜２４中に、前記シリサイド層２１ｓ１，２１ｓ２および２３ｓ２をそれぞれ露出するビアホール２４Ｖａ〜２４Ｖｃを形成する。
【００６５】
さらに図２０の工程において前記ビアホール２４Ｖａ〜２４Ｖｃ中にビアプラグ２４ＶＡ，２４ＶＢおよび２４ＶＣを、前記図１で説明したビアプラグＶ１，Ｖ２および２４Ｐにそれぞれ対応して形成する。ここでビアプラグ２４ＶＣはシェアドコンタクトプラグであり、前記ゲートタップ領域２１Ｂにおいて前記ゲート電極部分２３ＧＰと上面および両側壁面において前記シリサイド層２３ｓ２を介してコンタクトし、前記ゲート電極２３をシリサイド層２１ｔ１，２１ｔ２およびコンタクト領域２１ｅおよび２１ｆを介して前記ｐ型ボディ領域２１Ｂｄｙに電気的に接続する。これにより、前記シリコン基板２１上には、ゲート電極２３Ｇをボディ領域２１Ｂｄｙに短絡させたＤｔ−ＭＯＳトランジスタ２０が形成される。
【００６６】
さらに図２０の工程では、前記層間絶縁膜２４上に次の層間絶縁膜２５が形成され、前記層間絶縁膜２５中に前記ビアプラグ２４ＶＡ〜２４ＶＣにそれぞれ対応して配線パタ―ン２５Ａ〜２５Ｃが形成されている。
【００６７】
なお本実施形態の図１５の工程において、図２１の断面図に示すように、図１５の工程においてレジストパターンＲ１を、図２６に示すようにレジスト開口部Ｒ１Ａが前記ゲートタップ領域２１Ｂ内においてゲート電極２３Ｇおよび側壁絶縁膜２３ＳＷの一部のみを露出するように形成することも可能である。
【００６８】
図２６のレジスト開口部Ｒ１Ａを有するレジストパターンＲ１を使って側壁絶縁膜２３ＳＷを除去した場合には、図２７に示すように、素子分離領域２１Ｉや絶縁領域２１Ｉｉの後退を回避することができる。ただし図２７中、（Ａ）は図１における線Ｘ１−Ｘ１に沿った断面図、（Ｂ）は線Ｘ２−Ｘ２に沿った断面図、（Ｃ）は線Ｙ−Ｙに沿った断面図である。図２７中、先に説明した部分には同一の参照符号を付し、説明を省略する。図２７は先の図１７の工程に対応する。
【００６９】
以下、本実施形態の第１の変形例を説明する。
【００７０】
先の説明では側壁絶縁膜２３ＳＷを図１５の工程でゲートタップ領域２１Ｂにおいて除去してからソースおよびドレイン領域２１Ｓ，２１Ｄおよびゲートコンタクト領域２１ｅ，２１ｆを形成するイオン注入を行っていたが、図２８〜図３０の変形例に示すように、側壁絶縁膜２３ＳＷを除去する前にこれらのイオン注入を行うようにしてもよい。ただし図２８〜図３０中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００７１】
すなわち前記図１４の工程の後、図２８（Ｂ）に示すように前記ゲートタップ領域２１Ｂにおいて側壁絶縁膜２３ＳＷがゲート電極２３Ｇ上に形成されている状態でｐ型不純物元素を高濃度にイオン注入し前記ゲートコンタクト領域２１ｅおよび２１ｆをｐ＋型の導電型で形成する。また別に素子領域２１Ａにおいては図２８（Ａ）に示すようにｎ＋型のソース領域２１Ｓおよび２１Ｄを形成する。
【００７２】
次に図２９の工程において前記ゲートタップ領域２１Ｂにおいてのみ側壁絶縁膜２３ＳＷを除去し、図３０の工程において前記素子領域２１Ａおよびゲートタップ領域２１Ｂにおいてサリサイド法によりシリサイド形成を行い、前記素子領域２１Ａにおいてはゲート電極部分２３ＧＮ上にシリサイド層２３ｓ１を、またソース領域２１Ｓおよびドレイン領域２１Ｄ上にはシリサイド層２１ｓ１および２１ｓ２を先の実施形態と同様に形成する。また同時にゲートタップ領域２１Ｂにおいてはシリサイド層２３ｓ２を前記ゲート電極部分２３ＧＰの上面および両側壁面に形成し、さらにシリサイド層２１ｔ１および２１ｔ２を前記ゲートコンタクト領域２１ｅ，２１ｆの上面および素子分離領域２１Ｉの後退に伴って形成された側壁面に形成する。
【００７３】
図２８〜図３０の変形例ではｐ＋型のコンタクト領域２１ｅ，２１ｆがｐ＋型のゲート電極部分２３ＧＰから離間して形成されるが、シリサイド層２１ｔ１，２１ｔ２がゲート電極部分２３ＧＰの直近まで延在するため、図２０で説明したような寸法の小さいシェアドコンタクトプラグ２４Ｖｃを使うことにより、ゲート電極２３Ｇをボディ領域２１Ｂｄｙに低い抵抗値で電気接続することが可能である。
【００７４】
以下、本実施形態の第２の変形例を説明する。
【００７５】
先に説明した実施形態では、先にゲート電極２３Ｇの全体にわたり側壁絶縁膜２３ＳＷを形成し、その後で側壁絶縁膜２３ＳＷをゲートタップ領域２１Ｂから除去する半導体装置の製造方法を説明したが、このような実施形態をさらに変形し、最初から側壁絶縁膜２３ＳＷがゲートタップ領域２１Ｂにおいては形成されないようにすることも可能である。
【００７６】
すなわち前記図１３の工程の後、前記シリコン基板２１上に前記素子領域２１Ａからゲートタップ領域２１Ｂまで連続してシリコン酸化膜あるいはシリコン窒化膜あるいはこれらの積層膜よりなる絶縁膜２３０を、図３１（Ａ），（Ｂ）に示すように略一様な膜厚で、例えばＣＶＤ法などにより形成し、次に図３２の工程において、前記シリコン基板２１上に前記素子領域２１Ａを覆うが前記ゲートタップ領域２１Ｂにおいて前記絶縁膜２３０のうち前記ゲート電極２３Ｇを覆う部分を露出するレジスト開口部Ｒ２Ａを有するレジストパターンＲ２を形成する。さらに図３３の工程において前記レジストパターンＲ２をマスクに前記ゲートタップ領域２１Ｂにおいて前記絶縁膜２３０を除去する。さらに図３４の工程において前記絶縁膜２３０をエッチバックすることにより、前記素子領域２１Ａのゲート電極２３Ｇにのみ、側壁絶縁膜２３ＳＷを形成することが可能となる。
【００７７】
図３４の工程の後、先に説明した図１６移行の工程を実行することにより、図２０あるいは図２７で説明したＤｔ−ＭＯＳトランジスタ２０を得ることができる。その際、前記レジスト開口部Ｒ２Ａの大きさを、前記ゲートタップ領域２１Ｂ全体に拡げた場合には図２０の構造が得られ、図２６のレジスト開口部Ｒ１Ａのように狭く形成した場合には、図２７の構造が得られる。
【００７８】
［第２の実施形態］
次に第２の実施形態について、図３５（Ａ）〜（Ｃ）を参照しながら説明する。先の実施形態と同様、（Ａ）は図１の平面図における線Ｘ１−Ｘ１に沿った断面図、（Ｂ）は線Ｘ２−Ｘ２に沿った断面図、（Ｃ）は線Ｙ−Ｙに沿った断面図を示す。図中、先に説明した部分には同一の参照符号を付し、説明を省略する。図３５（Ａ）〜（Ｃ）は、先の実施形態のもの、例えば図１７（Ａ）〜（Ｃ）に対応している。
【００７９】
シリサイド層をサリサイド法に従ってシリコンと金属Ｍの反応、例えば
Ｓｉ＋Ｍ→ＭＳｉ
により形成する場合、金属原子がＳｉ層と結合するため反応後には反応前より体積膨張を生じるものが多い（例えば非特許文献１）。
【００８０】
例えばＮｉＳｉの場合、反応後には約１．２倍の体積膨張を生じることが知られている。同様にＴｉＳｉ２の場合には約１．１２倍の体積膨張が、ＰｔＳｉの場合には約１．５倍の体積膨張が、Ｐｄ２Ｓｉの場合には約２．０９倍の体積膨張が、さらにＩｒＳｉの場合には約１．３９倍の体積膨張が生じることが知られている。
【００８１】
シリサイド層２１ｓ１，２１ｓ２，２３ｓ１，２１ｔ１，２１ｔ２および２３ｓ２などは、先にも説明したように１０〜２０ｎｍの膜厚に形成される一方、前記絶縁膜２２Ｔはゲート絶縁膜２２と同じく１〜２ｎｍの膜厚に形成されるため、これらのシリサイド層に例えば１．２倍の体積膨張が生じた場合、体積膨張に対応した膜厚の増大が生起すると考えると、形成されるシリサイド層２１ｔ１，２１ｔ２および前記ゲート電極部分２３ＧＰの側壁面に形成されるシリサイド層２３ｓ２は、図３５（Ｂ）の断面図に示すように、互いに確実に衝合し、電気的にコンタクトすることがわかる。
【００８２】
例えば２０ｎｍの膜厚のシリサイド層において２０％の体積膨張は、４ｎｍの膜厚の増大につながり、シリサイド層２３ｓ２とシリサイド層２１ｔ１あるいは２１ｔ２を合わせて約８ｎｍの隙間を埋めるだけの体積膨張が生じる。このためシリサイド層２３ｓ２とシリサイド層２１ｔ１あるいは２１ｔ２は確実に衝合し、シェアドコンタクトプラグを使わずとも、ポリシリコンゲート電極２３ＧＰをボディ２１Ｂｄｙに容易に電気的にコンタクトさせることが可能となる。
【００８３】
このようにシリサイド層２３ｓ２とシリサイド層２１ｔ１あるいは２１ｔ２が確実に電気的にコンタクトすることから、本実施形態ではＤｔ−ＭＯＳトランジスタにおいてあえてシェアドコンタクトプラグ２４Ｐあるいは２４Ｖｃを省略し、シリサイド層どうしの結合により、ゲート電極２３Ｇとボディ領域２１Ｂｄｙの電気的接続を達成する。その際、前記絶縁膜２２Ｔを図１７の工程における図１７（Ｂ）の矢印に対応して５ｎｍ〜１５ｎｍ程度後退させておけば、より確実なコンタクトを形成することが可能となる。
【００８４】
このように本実施形態ではシェアドコンタクトプラグを省略することにより、図３６（Ａ）〜（Ｃ）に示すように前記シリコン基板２１上に層間絶縁膜２４と層間絶縁膜２５を積層して多層配線構造を形成した場合、前記ゲート電極部分２３ＧＰの上方に、ゲート電極２３Ｇとは無関係な配線、例えば電源配線２５ＶＤＤなどを通すことが可能となり、回路設計の自由度が大きく向上する。ただし図３６中、先に説明した部分には同一の参照符号を付し、説明を省略する。
【００８５】
図４３（Ａ）〜（Ｃ）は、本実施形態の一変形例による半導体装置の製造工程を示す。図４３（Ａ）〜（Ｃ）は、いずれも図１におけるＸ２−Ｘ２断面に対応した断面を示す。
【００８６】
図４３（Ａ）を参照するに、本変形例では図３４（Ｂ）の工程の後、ＨＦ処理によりゲート絶縁膜２２Ｔを後退させる。
【００８７】
さらに図４３（Ｂ）の工程において、前記図４３（Ａ）の露出シリコン面、すなわちｐ＋型コンタクト領域２１ｅ，２１ｆの露出表面および前記ポリシリコンゲート電極２３ＧＰの露出表面にシリコン層２７をＣＶＤ法により選択的に、数ナノメートル程度の膜厚に成長させる。
【００８８】
このようにして形成したシリコン膜２７は前記ゲート電極２３ＧＰ直下において前記ゲート絶縁膜２２Ｔの後退により生じた隙間を充填して形成され、図４３（Ｃ）の工程でシリサイド層２７ｓに変換することにより、前記ゲート電極２３ＧＰを前記コンタクト領域２１ｅ，２１ｆに、前記シリサイド層２７ｓを介して電気的に接続することができる。本変形例では、前記シリコン層２７が図４３（Ｂ）の工程において前記ゲート電極２３ＧＰからコンタクト領域２１ｅ，２１ｆまで連続しているため、前記シリサイド層２７ｓの形成の際、必ずしも体積膨張を伴う反応を生じる材料を使う必要がなく、例えばコバルトシリサイドのような、体積膨張を生じない材料であっても、使うことが可能となる。
【００８９】
［第３の実施形態］
図３７は、前記図１のｎチャネルＤｔ−ＭＯＳトランジスタ２０を同様な構成のｐチャネルＤｔ−ＭＯＳトランジスタ３０と共に、ＣＭＯＳ構成に集積化した第３の実施形態による半導体装置４０の構成を示す平面図である。
【００９０】
図３７の平面図を参照するに、半導体装置４０は前記ＳＴＩ型の素子分離領域２１Ｉ中に形成されており、ｎ―チャネルＤｔ−ＭＯＳトランジスタ２０は先に説明したように素子領域２１Ａとゲートタップ領域２１Ｂとを有し、ポリシリコンゲート電極２３Ｇが前記素子領域２１Ａからゲートタップ領域２１Ｂまで連続して延在している。先の実施形態で説明した通り、前記ポリシリコンゲート電極２３Ｇは前記素子領域２１Ａにおいては側壁面が側壁絶縁膜２３ＳＷにより、また上面がシリサイド層２３ｓ１により覆われており、またゲートタップ領域２１Ｂにおいては上面および側壁面がシリサイド層２３ｓ２により覆われている。また前記ゲートタップ領域２１Ｂにおいて前記ポリシリコンゲート電極２３Ｇはシェアドコンタクトプラグ２４Ｐにより、ゲートタップ領域２１Ｂの表面を覆うシリサイド層２１ｔ１，２１ｔ２に接続されている。前記素子領域２０においてはｐ型のボディ領域２１Ｂｄｙ中、前記ゲート電極２３Ｇの左右にｎ＋型のソース領域２１Ｓおよびドレイン領域２１Ｄが形成され、ゲート電極２３Ｇ自体も、前記素子領域２１Ａにおいてはｎ＋型にドープされている。一方前記ゲートタップ領域２１Ｂには前記浅い絶縁領域２１Ｉｉの下を通ってｐ型のボディ領域２１Ｂｄｙが延在し、ｐ＋型のコンタクト領域２１ｅおよび２１ｆが形成されている。前記シリサイド層２１ｔ１，２１ｔ２は、前記コンタクト領域２１ｅ，２１ｆの表面に形成されている。先に説明した図２（Ａ），（Ｂ）および図３を参照。
【００９１】
本実施形態では、前記シリコン基板２１上にさらにｐチャネルＤｔ−ＭＯＳトランジスタ３０の素子領域３１Ａと、前記ｐチャネルＤｔ−ＭＯＳトランジスタ３０のゲートタップ領域３１Ｂとが形成されており、図示は省略するが、前記素子領域３１Ａには前記ｐ型ボディ領域２１Ｂｄｙと同様な、ただし逆のｎ型のボディ領域が形成されている。さらに図示は省略するが、前記ゲートタップ領域３１Ｂには前記ゲートタップ領域２１Ｂにおけるｐ＋型ゲートコンタクト領域２１ｅ，２ｆと同様な、ただし逆のｎ＋型の導電型を有するゲートコンタクト領域が形成されている。前記素子領域３１Ａとゲートタップ領域３１Ｂの間には、前記ＳＴＩ型の素子分離領域２１Ｉに連続して前記絶縁領域２１Ｉｉと同様な絶縁領域２１Ｉｊが、前記ｎ型のボディ領域が素子領域３１Ａからゲートタップ領域３１Ｂまで連続して延在できるように、浅く形成されている。
【００９２】
前記半導体装置４０では、前記ポリシリコンゲート電極２３Ｇはさらに前記素子領域３１Ａおよび３１Ｂ上を、前記素子領域２１Ａおよび２１Ｂ上におけると同様に延在し、前記素子領域３１Ａ上においてはｐ＋型にドープされる。一方前記ゲートタップ領域３１Ｂ上では前記ポリシリコンゲート電極２３Ｇは、前記ゲートタップ領域２１Ｂとは逆のｎ＋型にドープされる。前記ポリシリコンゲート電極２３Ｇには前記素子領域３１Ａにおいては前記側壁絶縁膜２３ＳＷが前記素子領域２１Ａから側壁絶縁膜３３ＳＷとして延在し、前記ポリシリコンゲート電極２３Ｇの上面には前記シリサイド層２３ｓ１と同様なシリサイド層３３ｓ１が形成される。前記素子領域３１Ａ中、ポリシリコンゲート電極２３の両側で前記側壁絶縁膜３３ＳＷの外側には、図３７中には図示されないがｐ＋型のソース領域およびドレイン領域が形成されており、前記ｐ＋型のソース領域およびドレイン領域にそれぞれ対応して前記シリコン基板２１上にはビアプラグＶ３およびＶ４が、前記ｐ＋型のソース領域およびドレイン領域にそれぞれ対応するシリサイド層３１ｓ１および３１ｓ２を介して、形成されている。
【００９３】
一方、前記ゲートタップ領域３１Ｂにおいて前記側壁絶縁膜３３ＳＷはポリシリコンゲート電極２３Ｇの側壁面から除去されており、前記ポリシリコンゲート電極２３Ｇの上面および側壁面には、前記ゲートタップ領域２１Ｂにおけるシリサイド層２３ｓ２と同様なシリサイド層３３ｓ２が形成されている。さらに前記ゲートタップ領域２１Ｂには前記シェアドコンタクトプラグ２４Ｐと同様なシェアドコンタクトプラグ３４Ｐが形成されている。すなわち前記シェアドコンタクトプラグ３４Ｐは前記ポリシリコンゲート電極２３Ｇの両側壁面および上面に前記シリサイド層３３ｓ２を介してコンタクトし、前記ポリシリコンゲート電極２３Ｇを、前記ゲートタップ領域３１Ｂに形成されている、前記ｐ＋型コンタクト領域２１ｅ，２１ｆに対応して形成されている、図３７には図示されないｎ＋型コンタクト領域に、シリサイド層３１ｔ１，３１ｔ２を介して電気的に接続する。
【００９４】
本実施形態では、前記ゲートコンタクト領域２１Ｂおよび３１Ｂにおいて側壁絶縁膜２３ＳＷあるいは３３ＳＷが除去されているため、先の実施形態でも説明したようにシェアドコンタクトプラグ２４Ｐあるいは３４Ｐの幅を縮小することができ、これに伴って図３７中に破線４０Ｌ〜４０Ｍで示す半導体装置４０全体の寸法を、前記シェアドコンタクトプラグ２４Ｐおよび３４Ｐにそれぞれ対応した両端部４０Ｌおよび４０Ｍにおいて縮小することができる。ただし図３７において破線４０Ｌ〜４０Ｎにより示す半導体装置４０の外形には前記素子分離領域２１Ｉの一部が含まれている。特に前記両端部４０Ｌおよび４０Ｍにおける幅Ｗ１を半導体装置本体部４０Ｎの幅Ｗ２の１／２以下に設定することにより、図３７のような半導体装置４０を図３８に示すようにシリコン基板２１上において互い違いに、すなわち一対の端部４０Ｍの間に一つの端部４０Ｌが配置され一対の端部４０Ｌの間に一つの端部４０Ｍが配置されるように、隙間無く敷き詰めることができ、半導体装置４０を集積化した半導体集積回路装置６０の占有面積を、次に図３９で説明する本実施形態の比較例による半導体装置５０を集積化した場合と比較して、例えば１１％程度も減少させることができる。ここで図３８は前記半導体装置４０を集積化した本実施形態による半導体集積回路装置６０を示す平面図、図３９は前記比較例による半導体装置５０を示す平面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００９５】
図３９を参照するに、本比較例では前記側壁絶縁膜２３ＳＷ，３３ＳＷはゲートタップ領域２１Ｂからゲートタップ領域３１Ｂまでゲート電極２３Ｇの全長にわたり連続して形成されており、その結果、前記ゲートタップ領域２１Ｂにおいてシェアドコンタクトプラグ２４Ｐはゲートタップ領域２１Ｂ上に形成されたシリサイド層２１ｔ１にコンタクトするために前記側壁絶縁膜２３ＳＷを超えて延在する必要がある。ゲートタップ領域３１Ｂにおいても同様で、シェアドコンタクトプラグ３４Ｐはゲートタップ領域３１Ｂ上に形成されたシリサイド層３１ｔ１にコンタクトするために前記側壁絶縁膜３３ＳＷを超えて延在する必要がある。このためには、前記ゲートタップ領域２１Ｂあるいは３１Ｂの幅を前記素子領域２１Ａあるいは３１Ａの幅に等しく形成する必要があり、半導体装置５０の占有領域は図３９中に破線で示すように矩形形状となってしまう。そこでこのような半導体装置５０をシリコン基板２１上に隙間無く配列して形成した半導体集積回路の面積は、図３８で説明したものよりも、約１２％大きくなってしまう。さらに図３９の比較例では、前記シェアドコンタクトプラグ２４Ｐ，３４Ｐがゲート電極２３Ｇの上面においてのみシリサイド層２３ｓ１あるいは３３ｓ１とコンタクトするため、先の実施形態に比べて接触抵抗が増加しやすい問題点を有しており、このため図３９の比較例ではシェアドコンタクトプラグ２４Ｐ，３４Ｐの面積を増大させている。
【００９６】
［第４の実施形態］
図４０は、第４の実施形態による半導体装置８０のレイアウトを示す平面図である。
【００９７】
図４０を参照するに、半導体装置８０は先の第２の実施形態による半導体装置４０の変形例となっており、図３７の実施形態と同様にポリシリコンゲート電極２３Ｇがｐ＋型のゲートコンタクト領域２１Ｂから素子領域２１Ａ、素子領域３１Ａおよびｎ＋型のゲートコンタクト領域３１Ｂまで延在し、前記素子領域２１Ａから素子領域３１Ａまでの間では前記ポリシリコンゲート電極２３Ｇの両側壁面に側壁絶縁膜２３ＳＷあるいは３３ＳＷが、図３７の実施形態と同様に形成されている。前記ポリシリコンゲート電極２３Ｇは、前記側壁絶縁膜２３ＳＷが形成されている領域では上面にシリサイド層２３ｓ１が形成されており、前記ゲートコンタクト領域２１Ｂにコンタクトする部分では両側壁面および上面にシリサイド層２３ｓ２が形成されている。前記ポリシリコンゲート電極２３Ｇ条のシリサイド層２３ｓ２と、前記ゲートコンタクト領域２１Ｂの表面に形成されたシリサイド層２１ｔ１，２１ｔ２とは、体積膨張をすることにより接触しており、これにより前記ゲート電極２３Ｇは、前記素子領域２１Ａにおいてゲート電極２３Ｇ直下に位置するｐ型のボディ領域２１Ｂｄｙに電気的に接続されている。
【００９８】
同様に前記ポリシリコンゲート電極２３Ｇは、前記側壁絶縁膜３３ＳＷが形成されている領域では上面にシリサイド層３３ｓ１が形成されており、前記ゲートコンタクト領域３１Ｂにコンタクトする部分では両側壁面および上面にシリサイド層３３ｓ２が形成されている。前記ポリシリコンゲート電極２３Ｇ上のシリサイド層３３ｓ２と、前記ゲートコンタクト領域３１Ｂの表面に形成されたシリサイド層３１ｔ１，３１ｔ２とは、体積膨張をすることにより接触しており、これにより前記ゲート電極２３Ｇは、前記素子領域３１Ａにおいてゲート電極２３Ｇ直下に位置する、導電型を別とすれば前記ボディ領域２１Ｂｄｙと同様なｎ型のボディ領域に電気的に接続されている。
【００９９】
図４０には、さらに第１層の金属配線パターンＭ１，第２層の金属配線パターンＭ２，第３層の金属配線パターンＭ３が示されているが、第１層の金属配線パターンＭ１には前記ゲートコンタクト領域２１Ｂを通過する電源配線ＶＤＤやＶＣＣが含まれているのがわかる。前記電源配線ＶＤＤは図３６における電源配線パターン２５ＶＤＤに対応するもので、本実施形態ではゲートタップ領域２１Ｂ，３１Ｂにおいてシェアドコンタクトプラグ２４Ｐ，３４Ｐを省略できるため、このような、ゲートタップ領域２１Ｂや３１Ｂ上をコンタクトせずに横断する電源パターンなどの配線パターンの配置が可能となっている。本実施形態ではその結果、図４１に比較例として示すシェアドコンタクトプラグ２４Ｐ，３４Ｐを使った構成の半導体装置に比べ、素子の縦方向への寸法Ｌを、例えば約６％縮小することができる。ただし図４１の半導体装置は図３９の比較例と実質的に同じであり、図４０の金属配線パターンＭ１，Ｍ２，Ｍ３と同様な金属配線パターンが形成されている。図４１中、同一部分には同一の参照符号を付し、説明を省略する。
【０１００】
図４０の平面図中に前記半導体装置８０の外形を破線で示しているが、図４０よりわかるように半導体装置８０は前記ゲートタップ領域２１Ｂ，３１Ｂに対応して幅が狭められ、その結果図４０の平面図中、上端および下端に突出部８０Ｌおよび８０Ｍが、先の図３７における突出部４０Ｌ，４０Ｍに対応して形成されているのがわかる。前記寸法Ｌは、前記突出部８０Ｌの先端から突出部８０Ｍの先端までの距離として定義される。
【０１０１】
さらに図４２は、前記図４０中に破線で示す半導体装置８０を前記シリコン基板２１上において互い違いに、すなわち一対の端部８０Ｍの間に一つの端部８０Ｌが配置され一対の端部８０Ｌの間に一つの端部４０Ｍが配置されるように、隙間無く敷き詰めた、半導体集積回路装置８８の例を示す。
【０１０２】
半導体集積回路装置８８は二入力ＮＡＮＤ回路を構成するが、かかる構成により、前記図４１の比較対照例の半導体装置を隙間無く敷き詰めた場合に比較して、例えば１５％程度の、非常に大きな面積の縮小が可能となる。
【０１０３】
以上の説明はＤｔ−ＭＯＳトランジスタを例に行ったが、本願発明はシェアドコンタクトプラグを使う他の半導体装置、例えばＳＲＡＭなどにおいても有用である。
【０１０４】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１の領域を有する半導体基板と、
前記第１の領域の前記半導体基板上に形成されたゲート電極と、
前記第１の領域の前記半導体基板に形成された第１の活性領域と、
前記第１の領域の前記ゲート電極の上面及び側面に形成された第１のシリサイド層と、
前記ゲート電極の少なくとも側面の前記シリサイド層と前記第１の活性領域とに接するコンタクトビアプラグと、
を有することを特徴とする半導体装置。
（付記２）
前記半導体基板と前記ゲート電極との間にゲート絶縁膜を有し、
前記第１のシリサイド層は、前記ゲート絶縁膜に接することを特徴とする付記１に記載の半導体装置。
（付記３）
第１の領域を有する半導体基板と、
前記第１の領域において前記半導体基板上に形成されたゲート電極と、
前記第１の領域において前記半導体基板に形成された第１の活性領域と、
前記ゲート電極の上面及び側面に形成され、前記第１の活性領域に接する第１のシリサイド層と、
を有することを特徴とする半導体装置。
（付記４）
前記ゲート電極はポリシリコンを含み、前記第１のシリサイド層はニッケルを含むことを特徴とする付記３に記載の半導体装置。
（付記５）
前記第１の活性領域が前記ゲート電極の近傍まで形成され、前記第１の活性領域の表面に第２のシリサイド層を有することを特徴とする付記１乃至４に記載の半導体装置。
（付記６）
前記第１の活性領域において前記ゲート電極の上を、前記ゲート電極に接続されることなく延在する配線パターンを有する付記３乃至５に記載の半導体装置。
（付記７）
前記配線パターンは電源配線パターンであることを特徴とする付記６に記載の半導体装置。
（付記８）
前記半導体基板は第２の領域を更に有し、
前記第２の領域の前記半導体基板に形成され、前記第１の活性領域と電気的に接続するチャネル領域と、
前記第２の領域の前記半導体基板に、前記チャネル領域を挟んで形成された第２の活性領域と、を有し
前記ゲート電極は、前記第１の領域及び前記第２の領域に延在し、前記第２の領域においては前記チャネル領域上に形成されたことを特徴とする付記１乃至７に記載の半導体装置。
（付記９）
前記半導体基板は、前記第１の領域と前記第２の領域との間に素子分離領域を更に有し、
前記素子分離領域は、前記半導体基板に形成された開口部と、前記開口部に形成された素子分離絶縁膜と、前記開口部の下の前記半導体基板に形成された導電領域と、を有し、
前記チャネル領域は、前記導電領域を通じて前記第１の活性領域に電気的に接続することを特徴とする付記８に記載の半導体装置。
（付記１０）
各々が前記第１の領域及び前記第２の領域を含む複数のトランジスタ、を有し、
前記第１の領域は前記第１の方向に第１の幅を有し、
前記第２の領域は、前記第１の方向に前記第１の幅より広い第２の幅を有し、
前記複数のトランジスタは、第１のトランジスタ，第２のトランジスタ及び第３のトランジスタを含み、
前記第１のトランジスタの前記第１の領域，前記第２のトランジスタの前記第１の領域および前記第３のトランジスタの前記第１の領域は前記第１の方向に沿って配置され、
前記第３のトランジスタの前記第１の領域は、前記第１のトランジスタの前記第１の領域と前記第２のトランジスタの前記第１の領域との間に位置し、
前記第１のトランジスタの前記第２の領域及び前記第２のトランジスタの前記第２の領域は、それぞれ前記第１のトランジスタの前記第１の領域及び前記第２のトランジスタの前記第１の領域から、前記半導体基板表面において前記第１の方向と垂直の第２の方向に離れて位置し、
前記第３のトランジスタの前記第２の領域は、前記第３のトランジスタの前記第２の領域から、前記第２の方向と反対の第３の方向に離れて位置することを特徴とする付記８または９に記載の半導体装置。
（付記１１）
半導体基板上にゲート電極を形成する工程と、
前記半導体基板に第１の活性領域を形成する工程と、
前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の一部を除去して、前記ゲート電極の側壁面の一部を露出する工程と、
前記ゲート電極の側壁面の一部を露出する工程の後に、前記ゲート電極の一部をシリサイド化して、前記ゲート電極の上面及び側面にシリサイド層を形成する工程と、
を有し、
前記ゲート電極と前記第１の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。
（付記１２）
前記シリサイド層を形成する工程の後に、前記ゲート電極及び前記半導体基板上、前記側壁絶縁膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド層及び前記第１の活性領域を露出する開口部を形成する工程と、
前記開口部内に導電体を形成する工程と、
を有し、
前記導電体は、露出された前記シリサイド層及び前記第１の活性領域に接することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）
前記シリサイド層が前記第１の活性領域に接することを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１４）
前記シリサイド層を形成する工程は、
前記第１の活性領域の表面もシリサイド化することを特徴とする付記１１乃至１３に記載の半導体装置の製造方法。
（付記１５）
前記半導体基板に第１および第２の活性領域を形成する工程と、
半導体基板上にゲート電極を、前記第１および第２の活性領域を横切って形成する工程と、
前記第１の活性領域において前記ゲート電極への側壁絶縁膜の形成を回避しつつ、前記第２の活性領域において前記ゲート電極の側壁面上に側壁絶縁膜を形成する工程と、
前記第１の活性領域において前記ゲート電極の上面および側壁面に第１のシリサイド層を、また前記第２の活性領域において前記ゲート電極の上面に第２のシリサイド層を前記第１のシリサイド層に連続して形成する工程と、
を有し、
前記ゲート電極と前記第１の活性領域とが電気的に接続されることを特徴とする半導体装置の製造方法。
（付記１６）
前記側壁絶縁膜を形成する工程は、前記第１および第２の活性領域にわたり前記ゲート電極を覆う絶縁膜を形成する工程と、前記絶縁膜を前記第１の活性領域において除去する工程と、前記絶縁膜を除去する工程の後、前記絶縁膜をエッチバックする工程とを含むことを特徴とする付記１５記載の半導体装置の製造方法。
【符号の説明】
【０１０５】
２０，４０，８０  半導体装置
２１  シリコン基板
２１Ａ，３１Ａ  素子領域
２１Ｂ、３１ＢＶ  ゲートタップ領域
２１Ｂｄｙ  ボディ領域
２１ＣＨ  チャネル領域
２１ＤＮＷ  深いｎ型ウェル
２１Ｉ  素子分離領域
２１Ｉｉ，２１Ｉｊ  絶縁領域
２１ａ  ソースエクステンション領域
２１ｂ  ドレインエクステンション領域
２１ｃ  ソース領域
２１ｄ  ドレイン領域
２１dip  凹部
２１ｅ，２１ｆ  コンタクト領域
２１ｓ１，２１ｓ２，２１ｔ１，２１ｔ２  シリサイド層
２２  シリコン酸化膜
２２Ｇ  ゲート絶縁膜
２２Ｔ  絶縁膜
２３Ｇ  ゲート電極
２３ＧＮ，２３ＧＰ  ゲート電極部分
２３ＳＷ，３３ＳＷ  側壁絶縁膜
２３ｓ１，２３ｓ２  シリサイド層
２４，２５  層間絶縁膜
２４Ｐ，３４Ｐ  シェアドコンタクトプラグ
２４ＶＡ，２１ＶＢ，２４ＶＣ  ビアプラグ
２４Ｖａ，２４Ｖｂ，２４Ｖｃ  ビアホール
２５Ａ，２５Ｂ，２５Ｃ  配線パターン
４０Ｌ，４０Ｍ，８０Ｌ，８０Ｍ  突出部
５０  比較例
６０，８８  半導体集積回路装置
２３０  絶縁膜
Ｍ１〜Ｍ３  金層配線パターン
Ｒ１，Ｒ２  レジストパターン
Ｒ１Ａ，Ｒ２Ａ  レジスト開口部
Ｖ１〜Ｖ５  ビアプラグ
【図１】
2014013792.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014013792.tif 000009
【図８】
2014013792.tif 000010
【図９】
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【図１０】
2014013792.tif 000012
【図１１】
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【図１２】
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【図１３】
2014013792.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図４３】
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【図３７】
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【図３８】
2014013792.tif 000041
【図３９】
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【図４０】
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【図４１】
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【図４２】
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