(57)【要約】【課題】貫通電流の発生を抑えるＣＭＯＳインバータ回路を提供する。【解決手段】第１のＣＭＯＳインバータ回路１０と、前記第１のＣＭＯＳインバータ回路と電源との間に貫通電流を遮断するスイッチ素子１３，１４と、前記スイッチ素子１３，１４と前記第１のＣＭＯＳインバータ回路１０の接続点と電源との間で逆バイアスされたダイオード１５，１６と、第１のＣＭＯＳインバータ回路１０の出力信号を入力信号として入力する第２のＣＭＯＳインバータ回路２０とを有し、第２のＣＭＯＳインバータ回路２０は、その出力信号によってスイッチ素子１３，１４を制御する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のｐＭＯＳトランジスタ及び第１のｎＭＯＳトランジスタのドレイン同士及びゲート同士を共通に接続した第１のＣＭＯＳインバータ回路と、
前記第１のＣＭＯＳインバータ回路と電源との間に貫通電流を遮断するスイッチ素子と、
前記スイッチ素子と前記第１のＣＭＯＳインバータ回路の接続点と前記電源との間で逆バイアスされたダイオードと、
第２のｐＭＯＳトランジスタ及び第２のｎＭＯＳトランジスタのドレイン同士及びゲート同士を共通に接続し、前記第１のＣＭＯＳインバータ回路の出力信号を入力信号として入力する第２のＣＭＯＳインバータ回路と、
を有し、前記第２のＣＭＯＳインバータ回路は、その出力信号によって前記スイッチ素子を制御する、
ＣＭＯＳインバータ回路。
【請求項２】
前記スイッチ素子は、前記第１のｐＭＯＳトランジスタとハイレベル電源との間に接続された第１のスイッチトランジスタと、前記第１のｎＭＯＳトランジスタとローレベル電源との間に接続された第２のスイッチトランジスタよりなる、
請求項１に記載のＣＭＯＳインバータ回路。
【請求項３】
前記ダイオードは、前記第１のｐＭＯＳトランジスタとハイレベル電源との間に接続された第１のダイオードと、前記第１のｎＭＯＳトランジスタとローレベル電源との間に接続された第２のダイオードよりなる、
請求項１又は２に記載のＣＭＯＳインバータ回路。
【請求項４】
前記第１ダイオードは、ｎＭＯＳトランジスタのゲート端子とソース端子を短絡し、第２のダイオードは、ｐＭＯＳトランジスタのゲート端子とソース端子を短絡したものである、
請求項３に記載のＣＭＯＳインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＣＭＯＳインバータ回路に関する。
【背景技術】
【０００２】
従来より、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路の出力段にはＣＭＯＳインバータ回路が用いられている。
【０００３】
図３の回路図に示すように、従来のＣＭＯＳインバータ回路１００は、ｐＭＯＳトランジスタ１０２及びｎＭＯＳトランジスタ１０４のドレイン端子同士及びゲート端子同士を共通に接続し、かつ、ｐＭＯＳトランジスタ１０２のソース端子をハイレベル電源ＶＨに接続し、ｎＭＯＳトランジスタ１０４のソース端子をローレベル電源ＶＬに接続している。
【０００４】
このＣＭＯＳインバータ回路１００では、共通に接続されたゲート端子に入力信号Ｓｉを供給し、共通に接続されたドレイン端子から出力信号Ｓｏを取り出す。
【０００５】
このＣＭＯＳインバータ回路１００では、入力信号Ｓｉがハイレベルのときには、ｎＭＯＳトランジスタ１０４がオン状態、ｐＭＯＳトランジスタ１０２がオフ状態となり、また、入力信号Ｓｉがローレベルのときには、ｐＭＯＳトランジスタ１０２がオン状態、ｎＭＯＳトランジスタ１０４がオフ状態となるので、理想的にはｐＭＯＳトランジスタ１０２とｎＭＯＳトランジスタ１０４とは同時にオン状態することはない。
【０００６】
すなわち、ＣＭＯＳインバータ回路１００の動作は、
ＶＨ−入力信号Ｓｉの電圧レベルＶｉ＞ｐＭＯＳトランジスタ１０２の閾値電圧
のときｐＭＯＳトランジスタ１０２がオン状態となる。また、
入力信号Ｓｉの電圧レベルＶｉ−ＶＬ＞ｎＭＯＳトランジスタ１０４の閾値電圧
のとき、ｎＭＯＳトランジスタ１０４がオン状態となる。
【０００７】
そのため、低消費電力が要求される回路の構成要素として一般的に多く用いられている。
【先行技術文献】
【特許文献】
【０００８】
【非特許文献１】鈴木康夫、樋口武尚編著、「特許パルス回路技術事典」の第３７４頁、オーム社、昭和５５年５月２０日  第１版第１刷発行
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、入力信号の配線の容量負荷が大きい場合など、入力信号Ｓｉの電圧レベルＶｉの切り替わりがゆるやかに行われてしまう場合には、図４の電圧波形図に示すように、入力信号Ｓｉの電圧レベルＶｉの遷移期間中において、ｐＭＯＳトランジスタ１０２とｎＭＯＳトランジスタ１０４の両方がオン状態になり、ハイレベル電源ＶＨからローレベル電源ＶＬに向かって、大きな貫通電流Ｋが流れるという問題点があった。
【００１０】
そこで本発明の実施形態は、上記問題点に鑑み、貫通電流の発生を抑えることができるＣＭＯＳインバータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の実施形態は、第１のｐＭＯＳトランジスタ及び第１のｎＭＯＳトランジスタのドレイン同士及びゲート同士を共通に接続した第１のＣＭＯＳインバータ回路と、前記第１のＣＭＯＳインバータ回路と電源との間に貫通電流を遮断するスイッチ素子と、前記スイッチ素子と前記第１のＣＭＯＳインバータ回路の接続点と前記電源との間で逆バイアスされたダイオードと、第２のｐＭＯＳトランジスタ及び第２のｎＭＯＳトランジスタのドレイン同士及びゲート同士を共通に接続し、前記第１のＣＭＯＳインバータ回路の出力信号を入力信号として入力する第２のＣＭＯＳインバータ回路と、を有し、前記第２のＣＭＯＳインバータ回路は、その出力信号によって前記スイッチ素子を制御する、ＣＭＯＳインバータ回路である。
【発明の効果】
【００１２】
本発明の実施形態のＣＭＯＳインバータ回路によれば、入力信号の配線の容量負荷などの影響により入力信号の電圧レベルの切り替わりがゆるやかに行われる場合においても、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが同時にオン状態になって貫通電流が流れることを防止できる。
【図面の簡単な説明】
【００１３】
【図１】一実施形態のＣＭＯＳインバータ回路の回路図である。
【図２】一実施形態のＣＭＯＳインバータ回路の電圧波形図であり、（ａ）は入力信号、（ｂ）は出力信号、（ｃ）は貫通電流の電圧波形図である。
【図３】従来のＣＭＯＳインバータ回路の回路図である。
【図４】従来のＣＭＯＳインバータ回路の電圧波形図であり、（ａ）は入力信号、（ｂ）は出力信号、（ｃ）は貫通電流の電圧波形図である。
【発明を実施するための形態】
【００１４】
以下、本実施形態に係るＣＭＯＳインバータ回路１について、図１と図２に基づいて説明する。
【００１５】
（１）ＣＭＯＳインバータ回路１の構成
ＣＭＯＳインバータ回路１の構成について図１の回路図に基づいて説明する。
【００１６】
第１のＣＭＯＳインバータ回路１０は、ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２のドレイン同士及びゲート同士を共通に接続した回路であり、入力信号Ｓｉが入力し、出力信号Ｓｏを出力する。
【００１７】
第２のＣＭＯＳインバータ回路２０は、ｐＭＯＳトランジスタ２１とｎＭＯＳトランジスタ２２のドレイン同士及びゲート同士を共通に接続した回路である。第２のＣＭＯＳインバータ回路２０は、第１のＣＭＯＳインバータ回路１０の出力信号Ｓｏを入力信号Ｓｉとする。
【００１８】
第１のＣＭＯＳインバータ回路１０とハイレベル電源ＶＨとの接続点（ノードｎ１）には、スイッチトランジスタ１３が接続されている。スイッチトランジスタ１３は、ｐＭＯＳトランジスタよりなる。
【００１９】
第１のＣＭＯＳインバータ回路１０とローレベル電源ＶＬとの接続点（ノードｎ２）には、スイッチトランジスタ１４が接続されている。スイッチトランジスタ１４は、ｎＭＯＳトランジスタよりなる。
【００２０】
スイッチトランジスタ１３とスイッチトランジスタ１４のオン／オフは、第２のＣＭＯＳインバータ回路２０の出力信号によってそれぞれ制御される。
【００２１】
ノードｎ１とハイレベル電源ＶＨの間には、ダイオード１５が逆バイアスで接続されている。ダイオード１５は、ｎＭＯＳトランジスタのゲート端子とソース端子を短絡したものである。
【００２２】
ノードｎ２とローレベル電源ＶＬの間には、ダイオード１６が逆バイアスで接続されている。ダイオード１６は、ｐＭＯＳトランジスタのゲート端子とソース端子を短絡したものである。
【００２３】
（２）ＣＭＯＳインバータ回路１の動作状態
以下、ＣＭＯＳインバータ回路１の動作状態について図１と図２に基づいて説明する。
【００２４】
スイッチトランジスタ１３がオフ状態のときは、ノードｎ１には、ダイオード１５により、ＶＨ−スイッチトランジスタ１３の閾値電圧が印加される。
【００２５】
スイッチトランジスタ１３がオン状態のときは、ハイレベル電源ＶＨの電位がノードｎ１に印加される。
【００２６】
スイッチトランジスタ１４がオフ状態のときは、ノードｎ２には、ダイオード１６により、ＶＬ−スイッチトランジスタ１４の閾値電圧が印加される。
【００２７】
スイッチトランジスタ１４がオン状態のときは、ローレベル電源ＶＬの電位がノードｎ２に印加される。
【００２８】
スイッチトランジスタ１３、１４は、ゲート信号を共通とする相補の関係にあるため、一方がオン状態のときには、他方はオフ状態となる。また、スイッチトランジスタ１３、１４のゲート信号は、第２のＣＭＯＳインバータ回路２０によって、第１のＣＭＯＳインバータ回路１０の出力の論理が反転したものである。
【００２９】
すなわち、第１のＣＭＯＳインバータ回路１０の入力信号Ｓｉがローレベルの状態からハイレベルに遷移する場合において、入力信号Ｓｉがハイレベルに切り変わる直前の状態は、ノードｎ１にはハイレベル電源ＶＨの電位が印加され、ノードｎ２にはＶＬ−スイッチトランジスタ１４の閾値電圧が印加される。
【００３０】
また、第１のＣＭＯＳインバータ回路１０の入力信号Ｓｉがハイレベルの状態からローレベルに遷移する場合において、入力信号Ｓｉがローレベルに切り変わる直前の状態は、ノードｎ１には、ＶＨ−スイッチトランジスタ１３の閾値電圧が印加され、ノードｎ２にはローレベル電源ＶＬの電位が印加される。
【００３１】
以上より、第１のＣＭＯＳインバータ回路１０は、次の式（１）の条件が満たすように入力信号Ｓｉの電圧レベルＶｉが到達すれば、ｐＭＯＳトランジスタ１１をオン状態にできる。
【００３２】
ＶＨ−スイッチトランジスタ１３の閾値電圧−入力信号Ｓｉの電圧レベルＶｉ＞ｐＭＯＳトランジスタ１１の閾値電圧      ・・・（１）
また、第１のＣＭＯＳインバータ回路１０は、次の式（２）の条件が満たすように入力信号Ｓｉの電圧レベルＶｉが到達すれば、ｎＭＯＳトランジスタ１２をオン状態にできる。
【００３３】
入力信号の電圧レベルＶｉ−ＶＬ−スイッチトランジスタの閾値電圧＞ｎＭＯＳトランジスタ１２の閾値電圧      ・・・（２）
従来のＣＭＯＳインバータ回路１００の論理閾値が、図４の電圧波形図に示すようにＶＨとＶＬの中間に位置していたのに対し、本実施形態のＣＭＯＳインバータ回路１０は、図２の電圧波形図に示すように、論理閾値は電源電圧に対し浅い側にオフセットされる。
【００３４】
そのため、入力信号Ｓｉの電圧レベルＶｉの変化がゆるやかな場合においても、第１のＣＭＯＳインバータ回路１０は、ｐＭＯＳトランジスタ１１とｎＭＯＳトランジスタ１２の両方がオン状態する期間を排除できる上に、第２のＣＭＯＳインバータ回路２０のフィードバックにより貫通電流Ｋをカットできるので、従来のＣＭＯＳインバータ回路１００に対して、大幅な電流削減効果が得られ、低消費電力のＣＭＯＳインバータ回路１を構成できる。
【００３５】
（３）効果
本実施形態のＣＭＯＳインバータ回路１によれば、入力信号の配線の容量負荷などの影響により入力信号の電圧レベルの切り替わりがゆるやかに行われる場合においても、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが同時にオン状態になって貫通電流が流れることを防止できる。
【００３６】
また、低消費電力のＣＭＯＳインバータ回路１を構成できる。
【００３７】
（４）変更例
ローレベルＶＬは、ＧＮＤでもよい。
【００３８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３９】
１０・・・第１のＣＭＯＳインバータ回路、１１・・・ｐＭＯＳトランジスタ、１２・・・ｎＭＯＳトランジスタ、１３・・・スイッチトランジスタ、１４・・・スイッチトランジスタ、１５・・・ダイオード、１６・・・ダイオード、２０・・・第２のＣＭＯＳインバータ回路、２１・・・ｐＭＯＳトランジスタ、２２・・・ｎＭＯＳトランジスタ
【図１】
2014168131.tif 000003
【図２】
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【図３】
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【図４】
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