(57)【要約】【課題】メモリへのアクセス頻度を低減することが可能な演算処理装置、情報処理装置及び情報処理装置の制御方法を提供する。【解決手段】演算処理装置を、他の演算処理装置に接続され、自身が管理する第１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、第１のデータを記憶するメモリ部と、演算処理部を動作状態又は非動作状態に設定する設定部と、第１のデータと第２のデータとを保持するキャッシュメモリ部とを有し、設定部が演算処理部を非動作状態に設定した場合、他の演算処理装置から第１のデータの破棄に関連する通知を受信したときに、通知の対象である第１のデータをメモリ部から取得してキャッシュメモリ部に保持する制御部とを有する構成とする。【選択図】図１８
2014199593.tif 000002
【特許請求の範囲】
【請求項１】
他の演算処理装置に接続される演算処理装置において、
自身が管理する第１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、
前記第１のデータを記憶するメモリ部と、
前記演算処理部を動作状態又は非動作状態に設定する設定部と、前記第１のデータと前記第２のデータとを保持するキャッシュメモリ部とを有し、前記設定部が前記演算処理部を非動作状態に設定した場合、前記他の演算処理装置から前記第１のデータの破棄に関連する通知を受信したときに、前記通知の対象である第１のデータを前記メモリ部から取得して前記キャッシュメモリ部に保持する制御部と、
を有することを特徴とする演算処理装置。
【請求項２】
前記制御部は、前記設定部が前記演算処理部を動作状態に設定している場合は、他の演算処理装置から排他的にデータを取得することを特徴とする請求項１に記載の演算処理装置。
【請求項３】
他の演算処理装置と、前記他の演算処理装置に接続される演算処理装置とを有する情報処理装置において、
前記演算処理装置は、
自身が管理する第１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、
前記第１のデータを記憶するメモリ部と、
前記演算処理部の動作を動作状態又は非動作状態に設定する設定部と、前記第１のデータと前記第２のデータとを保持するキャッシュメモリ部とを有し、前記設定部が前記演算処理部を非動作状態に設定した場合、前記他の演算処理装置から前記第１のデータの破棄に関連する通知を受信したときに、前記通知の対象である第１のデータを前記メモリ部から取得して前記キャッシュメモリ部に保持する制御部と、
を有する
ことを特徴とする情報処理装置。
【請求項４】
いずれか１つの演算処理装置において、前記設定部が前記演算処理部を動作状態に設定し、残りの演算処理装置において、前記設定部が前記演算処理部を非動作状態に設定することを特徴とする請求項３に記載の情報処理装置。
【請求項５】
前記設定部により前記演算処理部が動作状態に設定されている演算処理装置と前記設定部により前記演算処理部が非動作状態に設定されている演算処理装置とを含むグループが形成され、
前記グループ外の演算処理装置は、前記グループ内の演算処理装置にアクセスする際に、前記演算処理部が動作状態に設定されている演算処理装置にアクセスし、前記演算処理部が非動作状態に設定されている演算処理装置にアクセスしない
ことを特徴とする請求項３又は請求項４に記載の情報処理装置。
【請求項６】
他の演算処理装置と、前記他の演算処理装置に接続されるとともに、自身が管理する第１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、前記第１のデータを記憶するメモリ部と、前記第１のデータと前記第２のデータとを保持するキャッシュメモリ部とを含む演算処理装置とを有する情報処理装置の制御方法において、
前記演算処理装置が有する設定部が、前記演算処理部を非動作状態に設定し、
前記設定部が前記演算処理部を非動作状態に設定した後、前記他の演算処理装置が、前
記第１のデータの破棄に関連する通知を行い、
前記演算処理装置が有する制御部が、前記通知を受信したときに、前記通知の対象である第１のデータを前記メモリ部から取得して前記キャッシュメモリ部に保持する
ことを特徴とする情報処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算処理装置、情報処理装置及び情報処理装置の制御方法に関する。
【背景技術】
【０００２】
情報処理装置においては、複数の演算コア間でメモリのデータを共有する演算処理装置が実用に供されている。当該演算処理装置においては、演算コアとＬ１キャッシュの組が複数組集約された演算コア群が形成される。演算コア群に対しては、Ｌ２キャッシュ、Ｌ２キャッシュ制御部、メモリが接続されている。これら演算コア群、Ｌ２キャッシュ、Ｌ２キャッシュ制御部、メモリのセットをクラスタと呼ぶ。
【０００３】
キャッシュとは、大容量のメモリに記憶されたデータのうち、頻繁に使用するデータを格納する小容量の記憶部である。メモリ内のデータをキャッシュに一時的に格納することにより、時間のかかるメモリへのアクセス頻度を低減する。キャッシュは階層構造を採り、高位層ほど高速であり、低位層ほど大容量である。
【０００４】
ディレクトリベースのキャッシュコヒーレンス制御方式では、上記のＬ２キャッシュには、当該Ｌ２キャッシュが属するクラスタの演算コア群が要求したデータが格納されることが多い。そして、各演算コア群は、演算コア群に近いＬ２キャッシュをより頻繁に使用してデータを取得するように構成されていることが多い。また、データの整合性を保つため、１つのメモリに格納されているデータは当該メモリが属するクラスタによって管理される。また、この方式では、クラスタが、管理対象のメモリ内のデータが現在どのような状態でどのキャッシュに格納されているかを管理する。また、クラスタは、当該メモリに対するデータの要求を受けた場合に、データの状態に基づいてデータ取得要求に対して適切な処理を行う。そして、クラスタは、データ取得要求の処理後、当該データの状態に関する情報を更新する。
【０００５】
ここで、特許文献１に示されるように、上記のクラスタ構成及び処理体系を有する演算処理装置において、メモリに対するアクセスで生じるレイテンシを改善することが提案されている。特許文献１では、キャッシュにおいてキャッシュミスが発生したときに当該キャッシュに空きがない場合、当該キャッシュが属するクラスタ内のメモリに存在するデータを優先的にキャッシュから掃き出して空きを作成する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−６６９５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の技術では、キャッシュに空きがない場合にはメモリへのアクセスを行ってデータを書き戻す処理が発生する。メモリは大容量であり、演算コア群やキャッシュとは別のチップに搭載されることもある。このため、レイテンシの改善にあっては、依然としてメモリへのアクセスがボトルネックとなる可能性がある。
【０００８】
本件開示の技術は、上記の事情に鑑みてなされたものであり、その目的とするところは、メモリへのアクセス頻度を低減することが可能な演算処理装置、情報処理装置及び情報処理装置の制御方法を提供することである。
【課題を解決するための手段】
【０００９】
一実施形態による演算処理装置は、他の演算処理装置に接続される演算処理装置において、自身が管理する第１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、第１のデータを記憶するメモリ部と、演算処理部を動作状態又は非動作状態に設定する設定部と、第１のデータと第２のデータとを保持するキャッシュメモリ部とを有し、設定部が演算処理部を非動作状態に設定した場合、他の演算処理装置から第１のデータの破棄に関連する通知を受信したときに、通知の対象である第１のデータをメモリ部から取得してキャッシュメモリ部に保持する制御部とを有する。
【発明の効果】
【００１０】
一実施形態によれば、メモリへのアクセス頻度を低減することが可能な演算処理装置、情報処理装置及び情報処理装置の制御方法を実現できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、比較例に係る情報処理装置における一部のクラスタ構成を示す図である。
【図２】図２は、比較例に係るＬ２キャッシュ制御部の概略の構成を示す図である。
【図３】図３は、比較例に係るクラスタにおいてデータ取得要求が発生した場合の動作を示す図である。
【図４】図４は、図３に示す動作例におけるＬ２キャッシュ制御部の動作を示す図である。
【図５】図５は、比較例に係るクラスタにおいてデータ取得要求が発生した場合の動作を示す図である。
【図６】図６は、図５に示す動作例におけるＬ２キャッシュ制御部の動作を示す図である。
【図７】図７は、比較例においてデータのフラッシュバック処理とライトバック処理を行う際のクラスタの動作を示す図である。
【図８】図８は、図７に示す動作例におけるＬ２キャッシュ制御部の動作の一例を示す図である。
【図９】図９は、比較例に係る情報処理装置内において、データを排他的に取得する動作を示す図である。
【図１０】図１０は、図９に示す動作例におけるＬ２キャッシュ制御部の動作を示す図である。
【図１１】図１１は、比較例に係るクラスタにおけるプリフェッチ処理の動作を示す図である。
【図１２】図１２は、図１１に示す動作例におけるＬ２キャッシュ制御部の動作を示す図である。
【図１３】図１３は、比較例においてＬ２キャッシュから追い出したデータを退避する場合の動作を示す図である。
【図１４】図１４は、比較例において退避したデータを取得する場合の動作を示す図である。
【図１５】図１５は、本実施形態に係る情報処理装置における一部のクラスタ構成の概略を示す図である。
【図１６】図１６は、本実施形態に係るクラスタ内のＬ２キャッシュ制御部を示す図である。
【図１７】図１７は、本実施形態に係る情報処理装置内において、モードオン時のクラスタの演算コア群の動作状況を示す図である。
【図１８】図１８は、本実施形態において、ローカルのクラスタに属するＬ２キャッシュからリモートでもあるホームのクラスタへデータを追い出す場合の動作を示す図である。
【図１９】図１９は、図１８に示す動作例におけるＬ２キャッシュ制御部の動作を示す図である。
【図２０Ａ】図２０Ａは、図１９に示す動作例におけるＬ２キャッシュ制御部が有する回路を示す図である。
【図２０Ｂ】図２０Ｂは、図１９に示す動作例におけるコントローラが有する回路を示す図である。
【図２１Ａ】図２１Ａは、図１８〜２０Ｂに示す動作例におけるＬ２キャッシュ制御部のタイミングチャートである。
【図２１Ｂ】図２１Ｂは、図１８〜２０Ｂに示す動作例におけるＬ２キャッシュ制御部のタイミングチャートである。
【図２２】図２２は、本実施形態に係る情報処理装置内において、データを排他的に取得する動作を示す図である。
【図２３】図２３は、図２２に示す動作例におけるＬ２キャッシュ制御部の動作を示す図である。
【図２４】図２４は、図２２、２３に示す動作例におけるＬ２キャッシュ制御部のタイミングチャートである。
【図２５】図２５は、本実施形態において情報処理装置内のクラスタが複数のグループを構成する場合の一例を示す図である。
【図２６】図２６は、本実施形態に係るＬ２キャッシュ制御部の構成の一例を示す図である。
【発明を実施するための形態】
【００１２】
最初に、一実施形態に係る情報処理装置の比較例について、図面を参照しながら説明する。
【００１３】
（比較例）
図１は、比較例に係る情報処理装置１における一部のクラスタ構成を示す。図１に示すように、クラスタ１０は、演算コアとＬ１キャッシュの組をｎ組（ｎは自然数）有する演算コア群１００、Ｌ２キャッシュ制御部１０１、メモリ１０２を有する。Ｌ２キャッシュ制御部１０１はＬ２キャッシュ１０３を有する。クラスタ２０、３０も、クラスタ１０と同様、演算コア群２００、３００、Ｌ２キャッシュ制御部２０１、３０１、メモリ２０２、３０２、Ｌ２キャッシュ２０３、３０３をそれぞれ有する。
【００１４】
以降の説明において、メモリに格納されるデータを要求している演算コアが属するクラスタをローカル（Local）と呼ぶ。また、要求されたデータが格納されているメモリが属
するクラスタをホーム（Home）と呼ぶ。さらに、ローカルでないクラスタをリモート（Remote）と呼ぶ。各クラスタは、データの要求元及び要求先に応じて、ローカルにもホームにもリモートにもなる。また、あるデータ取得要求の処理において、ローカルのクラスタは、ホームのクラスタを兼ねる場合がある。また、リモートのクラスタが、ホームのクラスタを兼ねる場合もある。さらに、ホームのクラスタが管理するホームのメモリに格納されているデータの状態情報をディレクトリ情報と呼ぶ。これらの詳細については後述する。
【００１５】
図１に示すように、各クラスタはＬ２キャッシュ制御部が互いにバスあるいはインターコネクトによって接続されている。情報処理装置１内では、メモリ空間はいわゆるフラットであり、物理アドレスによってどのクラスタに属するメモリにどのデータが格納されているかが一意に決まる。
【００１６】
例えば、クラスタ１０が、クラスタ１０内のメモリ１０２以外のメモリ２０２に格納されているデータを取得する場合、そのデータを保持するメモリ２０２が属するクラスタ２
０に対してデータの要求を行う。クラスタ２０は、該当データの状態をチェックする。ここで、データの状態とは、データがどのクラスタにあるか、データが排他的に使用されているか否か、情報処理装置内におけるデータの同期状況等のデータの使用状況を意味する。そして、クラスタ２０は、取得対象のデータが排他的に使用されていなければ、当該データを要求元のクラスタ１０に送信する。そして、クラスタ２０は、当該データの状態情報として、要求元のクラスタ１０がデータを持っていることを記録する。
【００１７】
図２は、Ｌ２キャッシュ制御部１０１の概略の構成を示す。Ｌ２キャッシュ制御部１０１は、コントローラ１０１ａとＬ２キャッシュ１０３とディレクトリＲＡＭ１０４を備える。また、Ｌ２キャッシュ１０３は、タグＲＡＭ１０３ａとデータＲＡＭ１０３ｂを備える。タグＲＡＭ１０３ａは、データＲＡＭ１０３ｂが保持しているブロックのタグ情報を保持する。タグ情報とは、コヒーレンスプロトコル制御における各データの使用状況に関する情報やメモリ内のアドレス等を意味する。ここで、複数のプロセッサを使用するマルチプロセッサ環境においては、プロセッサ間で同一のデータを共有してアクセスする可能性が高い。そこで、マルチプロセッサ環境では、各キャッシュ内に存在するデータの一貫性を維持している。プロセッサ間の一貫性を維持するプロトコルをコヒーレンスプロトコルと呼ぶ。このようなプロトコルの一例として、ＭＥＳＩプロトコルが挙げられる。以下の説明では、データの使用状況をModified、Exclusive、Shared、Invalidの４状態で管理するＭＥＳＩプロトコルを使用する。ただし、使用可能なプロトコルはこれに限られない。
【００１８】
コントローラ１０１ａは、タグＲＡＭ１０３ａを使用して、メモリのブロックがデータＲＡＭ１０３ｂにどのような状態で存在しているかやデータの有無をチェックする。データＲＡＭ１０３ｂは、例えばメモリ１０２内のデータのコピーを保持するＲＡＭである。ディレクトリＲＡＭ１０４は、ホームのクラスタに属するメモリのディレクトリ情報を扱うＲＡＭである。ディレクトリ情報は巨大になるため、メモリに格納され、そのキャッシュがＲＡＭに置かれることが多い。しかし、ここでは、ディレクトリＲＡＭ１０４にホームのクラスタに属するメモリのディレクトリ情報が格納されている。
【００１９】
コントローラ１０１ａは、演算コア、もしくは、別のクラスタのＬ２キャッシュ制御部のコントローラからの要求を受け付ける。コントローラ１０１ａは、受け付けた要求内容に応じて、タグＲＡＭ１０３ａ、データＲＡＭ１０３ｂ、ディレクトリＲＡＭ１０４、メモリ１０２、他のクラスタに対してそれぞれ動作要求を行う。そして、コントローラ１０１ａは、要求された動作が完了すると、要求元にその結果を返す。
【００２０】
図３は、クラスタ１０においてデータ取得要求が発生した場合の動作の一例を示す図である。図３では、クラスタ１０がローカル及びホームのクラスタである。図３では、クラスタ１０に属するメモリ１０２に対してデータ取得要求を行い、Ｌ２キャッシュ１０３においてキャッシュミスが発生したときの動作を説明する。なお、ここでは、Ｌ２キャッシュ制御部にデータ取得要求が届いた時点でＬ１キャッシュにおいてキャッシュミスが発生していることを前提として説明する。
【００２１】
ローカルであるクラスタ１０の演算コアから、データの要求がＬ２キャッシュ制御部１０１に届く。ホームでもあるクラスタ１０のＬ２キャッシュ制御部１０１は、Ｌ２キャッシュ１０３が該当データを保持していない（miss）ことを確認すると、ディレクトリＲＡＭ１０４内のディレクトリ情報を参照する。そして、Ｌ２キャッシュ制御部１０１は、ディレクトリ情報に基づいて当該データをリモートのクラスタのＬ２キャッシュが持ち出していないかをチェックする。Ｌ２キャッシュ制御部１０１は、リモートのクラスタのＬ２キャッシュが当該データを保持していない（miss）ことを確認すると、ローカルであるクラスタ１０のメモリ１０２にデータ取得要求を行う。メモリ１０２からデータが返ってく
ると、Ｌ２キャッシュ制御部１０１は、Ｌ２キャッシュ１０３のデータＲＡＭ１０３ｂにデータを格納する。さらに、Ｌ２キャッシュ制御部１０１は、演算コア群１００内の要求元の演算コアにデータを送る。そして、Ｌ２キャッシュ１０３のタグＲＡＭ１０３ａには、情報処理装置１内で同期された状態でデータを取得したという情報が記憶される。また、ディレクトリＲＡＭ１０４には、当該データがローカルであるクラスタ１０が持っていることを示す情報が記憶される。
【００２２】
このとき、Ｌ２キャッシュ制御部１０１は、Ｌ２キャッシュ１０３のデータＲＡＭ１０３ｂにデータの空きがない場合、ランダムアルゴリズムやＬＲＵ（Least Recently Used
）アルゴリズム等の所定のアルゴリズムに従って、Ｌ２キャッシュ１０３内のデータを追い出す。Ｌ２キャッシュ制御部１０１は、タグＲＡＭ１０３ａを参照し、追い出すデータがメモリ１０２内のデータと同じ状態を保っている場合は当該データを破棄する。一方、Ｌ２キャッシュ制御部１０１は、タグＲＡＭ１０３ａを参照し、追い出すデータが更新されていた場合はメモリ１０２にデータを書き戻す。
【００２３】
これにより、演算コア群１００の演算コアにより要求されたデータが、Ｌ２キャッシュ１０３のデータＲＡＭ１０３ｂに格納される。そして、再度演算コア群１００の演算コアから当該データに対するデータ取得要求が発生した場合は、Ｌ２キャッシュ制御部１０１は、データＲＡＭ１０３ｂに格納されたデータを取り出して演算コアに送る（hit）。し
たがって、当該データがデータＲＡＭ１０３ｂから追い出されない限り、Ｌ２キャッシュ制御部１０１は、メモリ１０２に対してアクセスを行わない。
【００２４】
図４は、図３に示す動作例におけるＬ２キャッシュ制御部１０１の動作を示す図である。コントローラ１０１ａは、演算コア群１００の演算コアからデータ取得要求を受け付ける。当該データ取得要求には、演算コアからの要求であることを示す情報と要求の種類とメモリのアドレスが含まれる。コントローラ１０１ａは要求内容に適切な処理を開始する。
【００２５】
まず、コントローラ１０１ａは、タグＲＡＭ１０３ａに対して、データ取得要求の対象となるデータを含むメモリのブロックのコピーがデータＲＡＭ１０３ｂにあるか否かをチェックする。タグＲＡＭ１０３ａから当該コピーが「ない（miss）」という結果を受け取ると、ディレクトリＲＡＭ１０４に対して、データ取得要求の対象となるデータをリモートのクラスタが持ち出しているか否かをチェックする。コントローラ１０１ａは、ディレクトリＲＡＭ１０４から「どのクラスタも持ち出していない（miss）」という結果を受け取ると、メモリ１０２に対して当該データのデータ取得要求を行う。コントローラ１０１ａは、メモリ１０２から当該データが返ってくると、ディレクトリＲＡＭ１０４に、当該データについて「ホームが持っている」ことを示す情報を登録する。また、コントローラ１０１ａは、データの使用状況（Sharedなど）を示す情報をタグＲＡＭ１０３ａに格納する。さらに、コントローラ１０１ａは、当該データをデータＲＡＭ１０３ｂに格納する。また、コントローラ１０１ａは、演算コア群１００内の要求元の演算コアに当該データを送る。
【００２６】
次に、図５は、クラスタ１０においてデータ取得要求が発生した場合の動作例を示す図である。図５に示す例では、クラスタ１０がローカルのクラスタであり、クラスタ２０がホームのクラスタである。ローカルであるクラスタ１０の演算コア群１００の演算コアからクラスタ１０のＬ２キャッシュ１０３に対してデータ取得要求が行われる。そして、Ｌ２キャッシュ１０３には当該データがないためキャッシュミスが発生する（miss）。そこで、クラスタ１０は、ホームのクラスタであるクラスタ２０に対して当該データのデータ取得要求を行う。クラスタ２０のＬ２キャッシュ制御部２０１が、Ｌ２キャッシュ２０３のディレクトリ情報をチェックする。Ｌ２キャッシュ制御部２０１のコントローラ２０１
ａは、Ｌ２キャッシュ２０３にも、リモートのクラスタ内のＬ２キャッシュにもデータがないことを確認すると（miss）、メモリ２０２に対して当該データのデータ取得要求を行う。
【００２７】
メモリ２０２から当該データが返ってくると、Ｌ２キャッシュ制御部２０１は、Ｌ２キャッシュ２０３のディレクトリ情報を更新する。そして、Ｌ２キャッシュ制御部２０１は、データを要求元のローカルのクラスタ１０に送る。クラスタ１０のＬ２キャッシュ制御部１０１は、クラスタ２０のＬ２キャッシュ制御部２０１から受け取ったデータをＬ２キャッシュ１０３に格納する。そして、Ｌ２キャッシュ制御部１０１は、当該データを演算コア群１００の要求元の演算コアに送る。
【００２８】
このとき、ホームのクラスタ２０のＬ２キャッシュ２０３には当該データは格納されない。理由は次の通りである。まず、データを要求しているのはローカルのクラスタ１０の演算コアであり、ホームのクラスタ２０の演算コアではないからである。そして、ホームのクラスタ２０のＬ２キャッシュ２０３にデータを格納すると、ホームのクラスタ２０の演算コア群２００にとっては不要なデータがＬ２キャッシュ２０３に格納されることになるからである。また、このような不要なデータがＬ２キャッシュ２０３に格納されると、演算コア群２００が使用するデータまでＬ２キャッシュ２０３から追い出される可能性があるからである。
【００２９】
図６は、図５に示す動作例におけるＬ２キャッシュ制御部１０１、２０１の動作を示す図である。ローカルのクラスタ１０内のＬ２キャッシュ制御部１０１のコントローラ１０１ａは、演算コア群１００の演算コアからデータ取得要求を受け付ける。当該データ取得要求には、演算コアからの要求であることを示す情報とデータ取得要求の種類とメモリのアドレスが含まれる。コントローラ１０１ａは、要求内容に適切な処理を開始する。
【００３０】
コントローラ１０１ａは、タグＲＡＭ１０３ａに対して、データ取得要求の対象となるデータを含むメモリのブロックのコピーがデータＲＡＭ１０３ｂにあるか否かをチェックする。コントローラ１０１ａは、タグＲＡＭ１０３ａから当該コピーが「ない（miss）」という結果を受け取ると、ホームのクラスタ２０に属するＬ２キャッシュ制御部２０１のコントローラ２０１ａに対して、当該データのデータ取得要求を行う。
【００３１】
コントローラ２０１ａは、当該データ取得要求を受け付けると、ディレクトリＲＡＭ２０４に対して、データ取得要求の対象となるデータがいずれかのクラスタのＬ２キャッシュに格納されているか否かチェックする。コントローラ２０１ａは、ディレクトリＲＡＭ２０４から「どのクラスタも持っていない（miss）」という結果を受け取ると、メモリ２０２に対して当該データのデータ取得要求を行う。コントローラ２０１ａは、メモリ２０２から当該データが返ってくると、ディレクトリＲＡＭ２０４に、当該データの使用状況について「要求元のクラスタ１０が持っている」ことを示す情報を登録する。そして、コントローラ２０１ａは、当該データを要求元のクラスタ１０のコントローラ１０１ａに送る。データを受け取ったクラスタ１０のコントローラ１０１ａは、当該データの使用状況（Sharedなど）をタグＲＡＭ１０３ａに格納する。また、コントローラ１０１ａは、当該データをデータＲＡＭ１０３ｂに格納する。そして、コントローラ１０１ａは、演算コア群１００内の要求元の演算コアに当該データを送る。
【００３２】
図７は、比較例においてデータのフラッシュバック（Flush Back）処理とライトバック（Write Back）処理を行う際のクラスタの動作を示す図である。ここで、フラッシュバック処理とは、あるクラスタが、他のクラスタから取得したデータをキャッシュから追い出す際の処理である。フラッシュバック処理は、追い出されたデータが更新されておらず情報処理装置１内で同期が取れている（cleanである）場合に当該他のクラスタに、データ
がcleanであることを通知する処理である。また、ライトバック処理とは、あるクラスタ
が、他のクラスタから取得したデータをキャッシュから追い出す際の処理である。ライトバック処理は、追い出されたデータが更新されており情報処理装置１内で同期が取れていない（dirtyである）場合に当該他のクラスタに、データがdirtyであることを通知する処理である。以下に説明するように、比較例においては、クラスタは、フラッシュバック処理を行う場合は、データの取得元であるクラスタに対して、フラッシュバック通知を行い、データは送らない。一方、クラスタは、ライトバック処理を行う場合は、データの取得元であるクラスタに対してライトバック通知を行うとともに、メモリへの格納のためにデータも送る。
【００３３】
上述した通り、Ｌ２キャッシュに新たなデータを格納するときに、Ｌ２キャッシュが満杯で空き領域がない場合、所定のアルゴリズムに従ってデータを追い出す。図７では、クラスタ１０がローカルのクラスタであり、クラスタ２０がホームでありリモートでもあるクラスタである。さらに、情報処理装置１内の図示しないクラスタがリモートとなる。また、図７では、クラスタ１０は、ローカルのクラスタ１０に属するＬ２キャッシュ１０３のデータＲＡＭ１０３ｂに空きがなく、データＲＡＭ１０３ｂに格納されているデータのうち、リモートのクラスタ２０のメモリ２０２に格納されるデータを追い出す。
【００３４】
この場合、図７に示すように、クラスタ１０のＬ２キャッシュ制御部１０１は、クラスタ２０のＬ２キャッシュ制御部２０１に対して、Ｌ２キャッシュ１０３から当該データを追い出す通知を行う。ここで、この通知は、フラッシュバック要求とライトバック要求のいずれかである。なお、フラッシュバック要求とライトバック要求が、データの破棄に関連する通知の一例である。そして、追い出し対象のデータがcleanなデータである場合、
フラッシュバック要求がホームのクラスタ２０のＬ２キャッシュ制御部２０１に送られる。Ｌ２キャッシュ制御部２０１は、データの要求元であるクラスタ１０から該当データが追い出された、ということをＬ２キャッシュ制御部２０１内のディレクトリ情報に記録する。
【００３５】
一方、該当データがdirtyなデータである場合、ライトバック要求とともに該当データ
がホームのクラスタ２０のＬ２キャッシュ制御部２０１に送られる。ここで、データがdirtyになる場合の一例としては、ローカルのクラスタ１０の演算コア群１００によって更
新される場合等が挙げられる。そして、Ｌ２キャッシュ制御部２０１は、データの要求元であるクラスタ１０から該当データが追い出されたことを、Ｌ２キャッシュ２０３のディレクトリＲＡＭ２０４に格納されているディレクトリ情報に記録する。さらに、Ｌ２キャッシュ制御部２０１は、該当データをホームのクラスタ２０に属するメモリ２０２へ書き戻す。なお、該当データは、ホームのクラスタ２０に対してリモートとなるクラスタの演算コアが要求しているデータである。すなわち、当該データはホームのクラスタ２０内の演算コア群２００が要求しているデータではない。仮にホームのクラスタ２０内のＬ２キャッシュ２０３に当該データを格納する場合、演算コア群２００が要求している他のデータが追い出される可能性がある。このため、ホームのクラスタ２０内のＬ２キャッシュ２０３には当該データは格納されない。
【００３６】
図８は、図７に示す動作例におけるＬ２キャッシュ制御部１０１、２０１の動作を示す図である。なお、ここでは、データがＬ２キャッシュ制御部１０１のＬ２キャッシュ１０３から追い出されるデータが決定した後の処理について説明する。Ｌ２キャッシュ制御部１０１のコントローラ１０１ａは、タグＲＡＭ１０３ａに対して、当該データを有するブロックの無効化を要求する。ここで、コントローラ１０１ａは、当該データがdirtyであ
り、ホームのクラスタ２０側のコントローラ２０１ａに対してライトバック要求の通知を行う場合は、データＲＡＭ１０３ｂから該当ブロックのデータを読み出す。そして、コントローラ１０１ａは、コントローラ２０１ａに対して、フラッシュバック要求の通知を行
うか、あるいはライトバック要求の通知を行うとともに該当データを送る。要求を受け取ったホームのクラスタ２０側のコントローラ２０１ａは、ディレクトリＲＡＭ２０４に対して「データの要求元であるクラスタ１０がデータを持っている」ことを示す情報を無効化する。そして、コントローラ２０１ａは、ライトバック要求の場合は、該当データをメモリ２０２へ書き戻す。
【００３７】
次に、図９は、情報処理装置１内において、ローカルのクラスタ１０がホームのクラスタ２０のメモリ２０２に格納されているデータを排他的に取得する動作を示す。例えば、演算コアによってデータが更新される場合に、排他的データ取得要求が使用される。排他的データ取得要求とは、ある時点においてある１つのＬ２キャッシュにしかデータが保存されないことを保証する要求である。これは、データ更新時に他のクラスタ内のＬ２キャッシュも当該データを保持していると、情報処理装置１内で当該データの同期が取れなくなってしまうためである。
【００３８】
まず、ローカルのクラスタ１０の演算コア群１００内の演算コアが、データを要求する。Ｌ２キャッシュ制御部１０１は、当該データ取得要求を受けると、Ｌ２キャッシュ１０３に当該データが格納されているか否かをチェックする。Ｌ２キャッシュ１０３に当該データが格納されていない場合（miss）、Ｌ２キャッシュ制御部１０１は、ホームのクラスタ２０のＬ２キャッシュ制御部２０１に対して当該データの排他的データ取得要求を送る。Ｌ２キャッシュ制御部２０１は、排他的データ取得要求を受けると、Ｌ２キャッシュ制御部２０１内のディレクトリ情報を参照する。当該ディレクトリ情報により、ホームを含むクラスタのうちどのクラスタが当該データを保持しているかがわかる。そして、Ｌ２キャッシュ制御部２０１は、ディレクトリ情報が示す該当データを持っているクラスタに対して、当該データの破棄要求を送る。
【００３９】
図９に示す例では、Ｌ２キャッシュ２０３に当該データが格納されている。そこで、Ｌ２キャッシュ制御部２０１は、Ｌ２キャッシュ２０３から当該データを破棄する。Ｌ２キャッシュ制御部２０１は、破棄したデータをＬ２キャッシュ制御部１０１に送る。また、Ｌ２キャッシュ制御部２０１は、ディレクトリ情報に、当該データの要求元であるクラスタ１０が該当データを保持している唯一のクラスタであること示す情報を記録する。これにより、当該データの要求元であるクラスタ１０が該当データをＬ２キャッシュ１０３に格納する。
【００４０】
図１０は、図９に示す動作例におけるＬ２キャッシュ制御部１０１、２０１の動作を示す図である。ローカルのクラスタ１０内のＬ２キャッシュ制御部１０１のコントローラ１０１ａは、演算コア群１００の演算コアから排他的データ取得要求を受け付ける。当該データ取得要求には、演算コアからの要求であることを示す情報と排他的データ取得要求であることを示す情報とメモリのアドレスが含まれる。コントローラ１０１ａは、要求内容に適切な処理を開始する。
【００４１】
コントローラ１０１ａは、タグＲＡＭ１０３ａに対して、データ取得要求の対象となるデータを含むメモリのブロックのコピーがデータＲＡＭ１０３ｂにあるか否かをチェックする。コントローラ１０１ａは、タグＲＡＭ１０３ａから当該コピーが「ない（miss）」という結果を受け取ると、ホームのクラスタ２０に属するＬ２キャッシュ制御部２０１のコントローラ２０１ａに対して、当該データのデータ取得要求を行う。
【００４２】
コントローラ２０１ａは、当該データ取得要求を受け付けると、ディレクトリＲＡＭ２０４に対して、要求しているデータがいずれかのクラスタのＬ２キャッシュに格納されているか否かチェックする。コントローラ２０１ａは、ディレクトリＲＡＭ２０４から「ホームのクラスタ２０が持っている（hit）」という結果を受け取ると、タグＲＡＭ２０３
ａに対して当該データの無効化要求を行う。また、コントローラ２０１ａは、データＲＡＭ２０３ｂから当該データを読み出す。そして、コントローラ２０１ａは、ディレクトリＲＡＭ２０４に対して、「ホームのクラスタが持っている」ことを示す情報を無効化する。さらに、コントローラ２０１ａは、ディレクトリＲＡＭ２０４に対して、「当該データの要求元であるクラスタ１０がデータを持っている」ことを示す情報を追加する。そして、コントローラ２０１ａは、当該データを要求元のクラスタ１０のコントローラ１０１ａに送る。当該データを受け取ったクラスタ１０のコントローラ１０１ａは、データの使用状況をタグＲＡＭ１０３ａに登録する。また、コントローラ１０１ａは、当該データをデータＲＡＭ１０３ｂに格納する。そして、コントローラ１０１ａは、演算コア群１００内の要求元の演算コアに当該データを送る。
【００４３】
次に、図１１は、情報処理装置１においてクラスタ１０がプリフェッチ処理を行う場合の動作を示す。ここで、プリフェッチ処理とは、各クラスタにおいて、今後使用するデータをあらかじめ自身のＬ２キャッシュに格納しておく処理である。これにより、各クラスタは、クラスタ内の演算コアが当該データを使用する際に、メモリにアクセスせずＬ２キャッシュから当該データを取得して演算コアに送信する。図１１に示すように、クラスタ１０において、Ｌ２キャッシュ制御部１０１が演算コア群１００からプリフェッチ要求を受け付ける。Ｌ２キャッシュ制御部１０１は、Ｌ２キャッシュ１０３にプリフェッチの対象となるデータが存在するか否かを確認する。また、Ｌ２キャッシュ制御部１０１は、当該データが他のクラスタに持ち出されているか否かを確認する。
【００４４】
Ｌ２キャッシュ制御部１０１は、当該データがＬ２キャッシュ１０３に存在せず、他のクラスタに持ち出されていないことを確認すると、メモリ１０２に対して当該データを要求する。Ｌ２キャッシュ制御部１０１は、メモリ１０２から当該データを受信すると、当該データをＬ２キャッシュ１０３に格納する。
【００４５】
図１２は、図１１に示す処理によりクラスタ１０がプリフェッチ処理を行う場合の動作を示す。図１２に示すように、Ｌ２キャッシュ制御部１０１のコントローラ１０１ａは、演算コア群１００からプリフェッチ要求を受ける。そして、コントローラ１０１ａは、タグＲＡＭ１０３ａを参照し、プリフェッチの対象となるデータがデータＲＡＭ１０３ｂに存在するか否かを確認する。次いで、コントローラ１０１ａは、ディレクトリＲＡＭ１０４を参照し、当該データの使用状況を確認して当該データが他のクラスタに持ち出されているか否かを確認する。コントローラ１０１ａは、当該データがデータＲＡＭ１０３ｂに存在せず、他のクラスタに持ち出されてもいないことを確認すると、メモリ１０２に対して当該データを要求する。
【００４６】
コントローラ１０１ａは、メモリ１０２から当該データを取得すると、タグＲＡＭ１０３ａに対して、当該データがデータＲＡＭ１０３ｂに格納されていることを示す情報の登録を要求する。次に、コントローラ１０１ａは、当該データをデータＲＡＭ１０３ｂに格納する。そして、コントローラ１０１ａは、ディレクトリＲＡＭ１０４に対して、当該データがクラスタ１０、すなわちホームのクラスタが持っていることを示す情報の登録を要求する。
【００４７】
次に、図１３は、情報処理装置１内において、ローカルのクラスタ１０が、Ｌ２キャッシュ１０３からホームのクラスタ２０のメモリ２０２に格納されるデータを追い出す場合の動作を示す。図１３に示すように、クラスタ１０は、Ｌ２キャッシュ１０３からクラスタ２０のメモリ２０２に格納されるデータを追い出す場合、追い出したデータをＬ２キャッシュ制御部２０１に送る。Ｌ２キャッシュ制御部２０１は、受信したデータをＬ２キャッシュ２０３に格納する。このように、比較例では、ローカルのクラスタから追い出されたデータを、データの使用状況によらずにホームのクラスタのＬ２キャッシュに退避させ
る。
【００４８】
図１４は、図１３に示す処理によりホームのクラスタ２０のＬ２キャッシュ２０３に退避したデータをローカルのクラスタ１０が取得する場合の動作を示す。図１４に示すように、クラスタ２０は、クラスタ１０から退避したデータの取得要求を受ける。そして、クラスタ２０は、要求されているデータがＬ２キャッシュ２０３に存在する（キャッシュヒットが発生）ことを確認する。次いで、クラスタ２０は、当該データをＬ２キャッシュ２０３から取得し、クラスタ１０に送信する。また、クラスタ２０においては、演算コア群２００もＬ２キャッシュ２０３を使用する。そこで、クラスタ２０は、Ｌ２キャッシュ２０３の容量を有効に使用するため、クラスタ１０にデータを送信するとともに当該データをＬ２キャッシュ２０３から破棄する。
【００４９】
ところで、上記の比較例の情報処理装置１では、ホームのクラスタ２０の演算コア群２００が動作している。このため、図１３に示す例では、クラスタ１０の演算コア群１００とクラスタ２０の演算コア群２００が、クラスタ２０のＬ２キャッシュ２０３を共用する。したがって、演算コア群２００にとっては、使用可能なＬ２キャッシュ２０３の容量が減少することになる。また、Ｌ２キャッシュ２０３においては、いずれの演算コア群が必要とするデータを優先的にＬ２キャッシュ２０３に格納するか等の複雑な制御が伴う。
【００５０】
さらに、図１３に示す例では、ローカルのクラスタ１０から追い出されたデータは、データの使用状況にかかわらず、ホームのクラスタ２０に送られる。すなわち、ローカルのクラスタ１０でデータが更新されてデータがdirtyとなった場合以外でも、クラスタ１０
から追い出されたデータはクラスタ２０に送られる。すなわち、追い出されたデータが情報処理装置１内で同期が取れている（データがcleanである）場合であっても、データは
クラスタ２０に送られる。したがって、クラスタ間のトランザクションが増加する可能性がある。
【００５１】
また、図１４に示す例では、クラスタ２０は、Ｌ２キャッシュ２０３に格納したデータがクラスタ１０から退避されたデータであるか否かを管理する必要がある。このため、クラスタ２０において、例えばＬ２キャッシュ２０３に格納するデータが退避されたデータか否かを示すビットを用いてデータの使用状況を管理する等の構成を追加する必要がある。また、クラスタ１０から退避したデータをＬ２キャッシュ２０３から取得する際に、当該データをＬ２キャッシュ２０３から破棄するという新たなフローも発生する。
【００５２】
そこで、以上の比較例に関する説明を踏まえ、一実施形態に係る情報処理装置の例について、図面を参照しながら以下に説明する。以下の例においては、各クラスタの演算コア群の動作状態及び非動作状態が制御されている。これにより、後述するように、クラスタ間の通信量を増加させることなく、Ｌ２キャッシュにおけるデータのキャッシュヒットの確率を高めることができる。また、本実施形態では、Ｌ２キャッシュに格納する各データについて複雑な管理や制御が伴わない。さらに、本実施形態では、ホームのクラスタが他のクラスタから退避したデータをＬ２キャッシュに格納するフローは発生しない。そして、本実施形態では、他のクラスタから退避したデータをＬ２キャッシュから破棄するフローも発生しない。また、本実施形態では、各クラスタはＬ２キャッシュに格納するデータが他のクラスタから退避したものであるか否かを管理する必要もない。
【実施例】
【００５３】
図１５は、本実施例としての情報処理装置２における一部のクラスタ構成の概略を示す。図１５に示すように、情報処理装置２は、比較例と同様、クラスタ５０、６０、７０を有する。なお、クラスタ５０、６０、７０が演算処理装置の一例に相当する。また、ローカル、ホーム、リモートの違いも比較例において説明した通りであり、ここでは説明を省
略する。クラスタ５０は、演算コア群５００、Ｌ２キャッシュ制御部５０１、メモリ５０２を有する。Ｌ２キャッシュ制御部５０１はＬ２キャッシュ５０３を有する。クラスタ６０、７０も、クラスタ５０と同様、演算コア群６００、７００、Ｌ２キャッシュ制御部６０１、７０１、メモリ６０２、７０２、Ｌ２キャッシュ６０３、７０３をそれぞれ有する。ここで、Ｌ２キャッシュ制御部５０１、６０１、７０１が制御部の一例に相当する。また、Ｌ２キャッシュ５０３、６０３、７０３がキャッシュメモリ部の一例に相当する。さらに、メモリ５０２、６０２、７０２がメモリ部の一例に相当する。そして、演算コア群５００、６００、７００が演算処理部の一例に相当する。また、本実施形態においては、クラスタ５０、６０、７０が１つのグループを構成する。ここで、グループは、１つのアプリケーションの実行処理を担当するクラスタの集まりである。ただし、グループを形成する基準はこれに限られず、適宜クラスタをグループ分けすることができる。
【００５４】
図１５に示すように、各クラスタはＬ２キャッシュ制御部が互いにバスあるいはインターコネクトによって接続されている。情報処理装置２内では、メモリ空間はいわゆるフラットであり、物理アドレスによってどのクラスタに属するメモリにどのデータが格納されているかが一意に決まる。
【００５５】
図１６は、クラスタ５０内のＬ２キャッシュ制御部５０１を示す図である。Ｌ２キャッシュ制御部５０１は、コントローラ５０１ａとレジスタ５０１ｂとＬ２キャッシュ５０３とディレクトリＲＡＭ５０４を備える。また、Ｌ２キャッシュ５０３は、タグＲＡＭ５０３ａとデータＲＡＭ５０３ｂを有する。また、レジスタ５０１ｂが設定部の一例に相当する。さらに、Ｌ２キャッシュ制御部５０１は、コントローラ５０１ａが自身に対してリクエストを送信するためのプリフェッチ制御部５０１ｃを有する。なお、タグＲＡＭ５０３ａ、データＲＡＭ５０３ｂ、ディレクトリＲＡＭ５０４は、それぞれ比較例と同様の機能を有するため、ここでは詳細な説明を省略する。
【００５６】
レジスタ５０１ｂは、本実施例に係る情報処理装置２内でのクラスタ５０の動作モードを制御する。本実施例では、一例として、動作モードは「モードオフ」、「モードオン及び演算コア動作」、「モードオン及び演算コア非動作」の３つのモードを有する。ここで「モードオフ」とは、各クラスタが上記の比較例に示した動作を行う動作モードである。「モードオン及び演算コア動作」は、クラスタが演算コア群を動作状態とした上で本実施例の動作を行う（モードオン）動作モードである。また、「モードオン及び演算コア非動作」は、クラスタが演算コア群を非動作状態とした上で本実施例の動作を行う動作モードである。なお、これらの動作モードにおける処理の詳細については後述する。
【００５７】
コントローラ５０１ａがレジスタ５０１ｂの設定値を読み込み、設定値に従って動作モードを切り換える。また、本実施例では、情報処理装置２においてアプリケーションの実行前に動作モードの切り換えを行う。さらに、本実施例では、情報処理装置２のＯＳ（Operating System）が各クラスタのレジスタの動作モードの切り換えを制御する。なお、動作モードの切り換えは、情報処理装置２のユーザが明示的にＯＳに指示をして行ってもよいし、実行するアプリケーションのメモリ使用量等の情報に基づいてＯＳが自律的に行ってもよい。
【００５８】
図１７は、情報処理装置２内において、モードオン時のクラスタ５０、６０、７０の演算コア群の動作状況を示す図である。一例として、モードオン時、１グループ内のクラスタ５０、６０、７０は、グループ内で１つのクラスタに属する演算コア群が動作するように制御される。図１７では、クラスタ５０の動作モードが「モードオン及び演算コア動作」であり、クラスタ６０、７０の動作モードが「モードオン及び演算コア非動作」である。したがって、クラスタ５０の演算コア群５００が動作状態となり、クラスタ６０、７０の演算コア群６００、７００はそれぞれ非動作状態となる。なお、一例として、情報処理
装置２では、クラスタ５０、６０、７０を有するグループが複数構成されている。そして、各グループが、情報処理装置２において実行される１つのアプリケーションの処理にそれぞれ対応している。
【００５９】
次に、図１８は、本実施例において、クラスタ５０に属するＬ２キャッシュ５０３からクラスタ６０に属するメモリ６０２に格納されるデータを追い出す場合の動作を示す図である。図１８比較例と同様、Ｌ２キャッシュ制御部５０１は、Ｌ２キャッシュ５０３に新たなデータを格納するときに、Ｌ２キャッシュ５０３に空き領域がない場合、所定のアルゴリズムに従ってデータを追い出す。Ｌ２キャッシュ制御部５０１は、タグＲＡＭ５０３ａを参照して、追い出すデータがcleanかdirtyかを判定する。Ｌ２キャッシュ制御部５０１は、データがdirtyの場合はＬ２キャッシュ制御部６０１にライトバック要求を通知す
るとともにデータを送る。また、Ｌ２キャッシュ制御部５０１は、データがcleanの場合
はＬ２キャッシュ制御部６０１にフラッシュバック要求を通知する。なお、ライトバック要求の通知とフラッシュバック要求の通知が、他の演算処理装置におけるデータ破棄に関連する通知の一例である。
【００６０】
本実施例では、比較例と同様、Ｌ２キャッシュ制御部６０１は、ライトバック要求の通知を受信した場合は、当該要求とともに受信したデータをメモリ６０２に格納する。さらに、Ｌ２キャッシュ制御部６０１は、当該データがローカルのクラスタ１０に持ち出されたという情報を無効化するようディレクトリ情報を更新する。また、Ｌ２キャッシュ制御部６０１は、フラッシュバック要求の通知を受信した場合は、当該データがローカルのクラスタ１０に持ち出されたという情報を無効化するようディレクトリ情報を更新する。そして、Ｌ２キャッシュ制御部６０１は、当該データについてプリフェッチ処理を実行する。Ｌ２キャッシュ制御部６０１は、プリフェッチ処理を実行し、当該データをメモリ６０２から取得し、取得したデータをＬ２キャッシュ６０３に格納する。
【００６１】
図１９は、図１８に示す動作例におけるＬ２キャッシュ制御部５０１、６０１の動作を示す図である。上記の通り、Ｌ２キャッシュ制御部５０１、６０１は、コントローラ５０１ａ、６０１ａとレジスタ５０１ｂ、６０１ｂとＬ２キャッシュ５０３、６０３とディレクトリＲＡＭ５０４、６０４をそれぞれ備える。また、Ｌ２キャッシュ５０３、６０３は、タグＲＡＭ５０３ａ、６０３ａとデータＲＡＭ５０３ｂ、６０３ｂをそれぞれ備える。また、Ｌ２キャッシュ制御部５０１、６０１は、プリフェッチ制御部５０１ｃ、６０１ｃをそれぞれ有する。
【００６２】
また、図２０Ａは、図１８、１９に示す動作例におけるＬ２キャッシュ制御部６０１及びプリフェッチ制御部６０１ｃが有する回路の一部を示す図である。また、図２０Ｂは、図２０Ａに示す回路のうち、コントローラ６０１ａが有する回路の一部を示す図である。図２０Ｂに示すコントローラ６０１ａ内の回路は、クラスタ６０がホームとなり、動作モードが「モードオン及び演算コア非動作」である場合の制御回路である。図２０Ａ、２０Ｂに示す回路により、ホームのクラスタ６０がローカルのクラスタ５０からライトバック要求又はフラッシュバック要求の通知を受信した際に、プリフェッチ処理が実行される。図２０Ａ、２０Ｂにおいて、PrefetchRequest（プリフェッチ処理を実行する）が動作を
指示する信号である。また、図２０Ａ、２０Ｂにおいて、その他はフラグ信号である。
【００６３】
図２０Ａにおいて、プリフェッチ制御部６０１ｃのＯＲゲート６０１ｄは、図２０Ｂに示すコントローラ６０１ａ内の制御回路からPrefetchRequest2がアサートされた場合又は比較例の動作に従って演算コア群６００からプリフェッチ要求を受けた場合にPrefetchRequest3を出力する。また、図２０Ｂにおいて、ＡＮＤゲート６０１ｅは、クラスタ６０の動作モードが「モードオン及び演算コア非動作」である場合に「１」を出力する。それ以外の場合、ＡＮＤゲート６０１ｅは「０」を出力する。ＯＲゲート６０１ｆは、クラスタ
５０からのライトバック要求又はフラッシュバック要求の信号がアサートされると、「１」を出力する。ＡＮＤゲート６０１ｇは、ＡＮＤゲート６０１ｅ及びＯＲゲート６０１ｆの出力がともに「１」である場合に、プリフェッチ処理を実行する指示信号（PrefetchRequest2）を出力する。そして、図２０Ａに示すように、出力された指示信号は、プリフェッチ制御部６０１ｃに送られる。
【００６４】
ここで、図１９に示すように、コントローラ５０１ａは、タグＲＡＭ５０３ａに対して、追い出し対象のデータがデータＲＡＭ５０３ｂから追い出されたこと（Invalid）を登
録するよう要求する。このとき、タグＲＡＭ５０３ａは、コントローラ５０１ａにデータがdirtyかcleanかを示す情報を送る。そして、コントローラ５０１ａは、データがdirty
の場合はライトバック処理の実行を決定する。また、コントローラ５０１ａは、データがcleanの場合はフラッシュバック処理の実行を決定する。次に、コントローラ５０１ａは
、データＲＡＭ５０３ｂから追い出すデータを取り出す。そして、コントローラ５０１ａは、追い出されたデータがdirtyである場合、コントローラ６０１ａに、ライトバック要
求を通知するとともに追い出されたデータを送る。一方、コントローラ５０１ａは、追い出されたデータがcleanである場合、コントローラ６０１ａにフラッシュバック要求を通
知する。
【００６５】
ホームのクラスタ６０のコントローラ６０１ａは、ローカルのクラスタ５０のコントローラ５０１ａから上記のライトバック要求又はフラッシュバック要求を受け取る。次に、コントローラ６０１ａは、ディレクトリＲＡＭ６０４に対して当該データがクラスタ５０から追い出されたことを示すように情報の更新を要求する。そして、コントローラ６０１ａは、ライトバック要求を受け取った場合は、当該要求とともに受け取ったデータ、すなわちデータＲＡＭ５０３ｂから追い出されたデータをメモリ６０２に格納する。
【００６６】
次いで、コントローラ６０１ａは、図２０Ａ、２０Ｂに示す回路の動作により、プリフェチ処理を実行する。コントローラ６０１ａは、メモリ６０２から当該追い出されたデータを取得する。そして、コントローラ６０１ａは、タグＲＡＭ６０３ａに対して、データＲＡＭ６０３ｂに当該データが格納されていることを示すように情報の更新を要求する。次に、コントローラ６０１ａは、データＲＡＭ６０３ｂに当該データを格納する。そして、コントローラ６０１ａは、ディレクトリＲＡＭ６０４に対して、当該データがホームのクラスタ６０に追加されたことを示すようディレクトリ情報の更新を要求する。
【００６７】
図２１Ａ、２１Ｂは、図１９〜２０Ａ、２０Ｂに示す動作例におけるＬ２キャッシュ制御部５０１、６０１のタイミングチャートである。以下の説明において、チャート内のステップをＳと略記する。図２１Ａ、２１Ｂには、データＲＡＭ５０３ｂから追い出すデータがdirtyであり、コントローラ５０１ａがコントローラ６０１ａに対してライトバック
要求を送る場合を示す。また、当該データは、クラスタ５０、６０以外のクラスタに持ち出されていないものとする。Ｓ１０１において、コントローラ５０１ａは、タグＲＡＭ５０３ａに対して、追い出し対象のデータがデータＲＡＭ５０３ｂから追い出されたこと（Invalid）を登録するよう要求する。Ｓ１０２において、タグＲＡＭ５０３ａは、データ
の使用状況を示す情報（Modified；Value=M）をコントローラ５０１ａに送る。Ｓ１０３
では、コントローラ５０１ａは、アドレスを用いてデータＲＡＭ５０３ｂからデータの読み出しを行う。Ｓ１０４において、データＲＡＭ５０３ｂは、コントローラ５０１ａからの要求に含まれるアドレスに一致するアドレスを有するデータを読み出し、コントローラ５０１ａに送る。
【００６８】
Ｓ１０５において、コントローラ５０１ａは、Ｓ１０２でタグＲＡＭ５０３ａから取得したデータがdirtyであるため、コントローラ６０１ａにライトバック要求を送るととも
に当該データを送る。また、コントローラ５０１ａは、当該データがどのクラスタのメモ
リに格納されているかを示すアドレスもコントローラ６０１ａに送る。
【００６９】
Ｓ１０６において、コントローラ６０１ａは、ディレクトリＲＡＭ６０４に対して、コントローラ５０１ａが送ったデータがクラスタ５０が取り除かれたことを示す情報を記憶するよう要求する（Value=-Remote）。Ｓ１０７において、ディレクトリＲＡＭ６０４は
、コントローラ６０１ａの当該要求に従って記憶処理を行った後、記憶処理が完了したことをコントローラ６０１ａに通知する。Ｓ１０８において、コントローラ６０１ａは、当該データをメモリ６０２に格納する。Ｓ１０９において、メモリ６０２は当該データを格納した後、格納処理が完了したことをコントローラ６０１ａに通知する。Ｓ１１０では、コントローラ６０１ａは以上の処理が完了したことをコントローラ５０１ａに通知する。
【００７０】
ところで、クラスタ６０の動作モードは「モードオン＆演算コア非動作」である。また、コントローラ６０１ａは、コントローラ５０１ａからライトバック要求を受け取っている。したがって、図２０Ａ、２０Ｂに示す回路の上記動作により、コントローラ６０１ａには、プリフェッチ処理の指示信号（PrefetchRequest3）が入力される。そのため、Ｓ１１１において、コントローラ６０１ａはプリフェッチ処理を行う。
【００７１】
図２１Ｂに、Ｓ１１１に続いてコントローラ６０１ａにおいて実行される処理を示す。Ｓ１１２において、コントローラ６０１ａは、タグＲＡＭ６０３ａに対して、上記のクラスタ５０から追い出されたデータがデータＲＡＭ６０３ｂに格納されているか否かの確認を要求する。Ｓ１１３において、タグＲＡＭ６０３ａは、当該データはデータＲＡＭ６０３ｂに格納されていない（miss）ことをコントローラ６０１ａに通知する。Ｓ１１４において、コントローラ６０１ａは、ディレクトリＲＡＭ６０４に対して、当該データが他のクラスタに持ち出されているか否かの確認を要求する。Ｓ１１５において、ディレクトリＲＡＭ６０４は、当該データが他のクラスタに持ち出されていない（miss）ことをコントローラ６０１ａに通知する。
【００７２】
このようにコントローラ６０１ａは、当該データがデータＲＡＭ６０３ｂに格納されておらず、他のクラスタに持ち出されていないことを確認すると、Ｓ１１６において、メモリ６０２に対して当該データを要求する。Ｓ１１７において、メモリ６０２は、要求されているデータを取得してコントローラ６０１ａに送る。コントローラ６０１ａは、Ｓ１１８において、タグＲＡＭ６０３ａに対して、取得したデータがデータＲＡＭ６０３ｂに格納されていることを示すよう情報の更新を要求する。このとき、コントローラ６０１ａは、タグＲＡＭ６０３ａに対して、当該データの状態がSharedであることを登録することも要求する。Ｓ１１９において、タグＲＡＭ６０３ａは、当該更新要求に応じて情報を更新し、更新処理が完了したことをコントローラ６０１ａに通知する。
【００７３】
Ｓ１２０において、コントローラ６０１ａは、Ｓ１１７においてメモリ６０２から取得したデータをデータＲＡＭ６０３ｂに格納する。Ｓ１２１において、データＲＡＭ６０３ｂは当該データを格納した後、格納処理が完了したことをコントローラ６０１ａに通知する。Ｓ１２２において、コントローラ６０１ａは、ディレクトリＲＡＭ６０４に対して、当該データがホームのクラスタ６０が持っている（Value=+Home）ことを示すよう情報の
更新を要求する。Ｓ１２３において、ディレクトリＲＡＭ６０４は、当該更新要求に応じて情報を更新し、更新処理が完了したことをコントローラ６０１ａに通知する。
【００７４】
このように、本実施例においては、リモートでもあるホームのクラスタは、ローカルのクラスタからフラッシュバック要求又はライトバック要求を受けたときに、クラスタ内部でプリフェッチ処理を実行している。したがって、クラスタ間において新たなデータフローを追加する懸念はない。そして、本実施例の情報処理装置２は、ローカルのクラスタからデータが追い出されても、そのデータをリモートでもあるホームのクラスタのＬ２キャ
ッシュに移すことができる。したがって、ローカルのクラスタが再び当該データを必要とし、リモートでもあるホームのクラスタにデータを要求したときに、リモートでもあるホームのクラスタはＬ２キャッシュからデータを取得する。すなわち、リモートでもあるホームのクラスタでは、メモリにアクセスせずに当該データを取得することができる。したがって、比較例に比べ、メモリへのアクセスに伴うレイテンシを削減することができる。また、本実施例においては、比較例と同様に、ローカルのクラスタから追い出されたデータは、ライトバック要求を行うときにリモートでもあるホームのクラスタに送られる。したがって、比較例に比べてクラスタ間のトランザクションが増加する懸念がない。
【００７５】
ところで、本実施形態においてディレクトリＲＡＭは、ディレクトリ情報において、データＲＡＭ内に格納されている各データがどのクラスタに持ち出されているかを、各クラスタに対応するビットによって管理する。例えば、データを持ち出しているクラスタに対応するビットを「１」とし、データを持ち出していないクラスタに対応するビットを「０」とする。したがって、例えば上記のＳ１１０において、ディレクトリＲＡＭ６０４は、クラスタ６０に対応するビットを「１」とし、クラスタ５０に対応するビットを「０」とする。以下の説明においても、ディレクトリＲＡＭは、ディレクトリ情報における当該ビットを変更することによって、各データの使用状況を記憶する。ただし、ディレクトリＲＡＭにおけるクラスタのデータの持ち出し状況を管理する構成は、上記に限られない。なお、コントローラ５０１ａがコントローラ６０１ａに対してフラッシュバック要求を送る場合の処理は、上記の比較例の場合と同様であるため、ここではその説明を省略する。
【００７６】
次に、図２２は、本実施例において、ローカルのクラスタ５０がホームのクラスタ６０のメモリ６０２に格納されるデータを取得する動作を示す図である。なお、ローカルのクラスタ５０の動作モードは「モードオン＆演算コア動作」である。本実施例においては、ローカルのクラスタ５０は、他のクラスタに対してデータの取得要求を行うときに排他的データ取得要求を行う。図２２においては、Ｌ２キャッシュ６０３に当該データが格納されている場合について説明する。したがって、Ｌ２キャッシュ制御部６０１は、Ｌ２キャッシュ制御部５０１から排他的データ取得要求の通知を受信すると、Ｌ２キャッシュ６０３から当該データを取得する。そして、Ｌ２キャッシュ制御部６０１は、取得したデータをＬ２キャッシュ制御部５０１に送る。また、Ｌ２キャッシュ制御部６０１は、当該データをＬ２キャッシュ６０３から破棄する。そして、Ｌ２キャッシュ制御部５０１は、Ｌ２キャッシュ制御部６０１から受信したデータをＬ２キャッシュ５０３に格納するとともに演算コア群５００に送る。
【００７７】
図２３は、図２２に示す動作例におけるＬ２キャッシュ制御部５０１、６０１の動作を示す図である。上記の通り、Ｌ２キャッシュ制御部５０１、６０１は、コントローラ５０１ａ、６０１ａとレジスタ５０１ｂ、６０１ｂとＬ２キャッシュ５０３、６０３とディレクトリＲＡＭ５０４、６０４をそれぞれ備える。また、Ｌ２キャッシュ５０３、６０３は、タグＲＡＭ５０３ａ、６０３ａとデータＲＡＭ５０３ｂ、６０３ｂをそれぞれ備える。また、Ｌ２キャッシュ制御部５０１、６０１は、プリフェッチ制御部５０１ｃ、６０１ｃをそれぞれ備える。
【００７８】
図２４は、図２２、２３に示す動作例におけるＬ２キャッシュ制御部５０１、６０１のタイミングチャートである。まず、Ｓ２０１において、Ｌ２キャッシュ制御部５０１のコントローラ５０１ａは、演算コア群５００の演算コアからデータ取得要求を受け付ける。当該データ取得要求には、当該データがどのクラスタのメモリに格納されているかを示すアドレスに関する情報が含まれる。Ｓ２０２において、コントローラ５０１ａは、タグＲＡＭ５０３ａに対して、当該アドレスに対応付けられているデータがデータＲＡＭ５０３ｂに格納されているか否かを確認する。本実施例では、Ｓ２０３において、タグＲＡＭ５０３ａは、当該データがデータＲＡＭ５０３ｂにない（キャッシュミスが発生）ことを示
す情報をコントローラ５０１ａに返す。
【００７９】
Ｓ２０４において、コントローラ５０１ａは、演算コア群５００からのデータ取得要求に含まれるデータのアドレスを用いて、当該データはメモリ６０２に格納されるデータであることを特定する。そこで、コントローラ５０１ａは、コントローラ６０１ａに対して当該データについて排他的データ取得要求を行う。
【００８０】
コントローラ６０１ａは、コントローラ５０１ａから排他的データ取得要求を受信すると、Ｓ２０５において、ディレクトリＲＡＭ６０４に対して、ディレクトリ情報を確認し、要求されたデータについて、クラスタ６０が属するグループ内における使用状況を確認する。データの使用状況には、当該データを他のクラスタが持ち出しているか否か等の情報が含まれる。本実施例では、Ｓ２０６において、ディレクトリＲＡＭ６０４は、ディレクトリ情報にて当該データがデータＲＡＭ６０３ｂに格納されている（キャッシュヒットが発生）ことを確認する。そして、ディレクトリＲＡＭ６０４は、そのことを示す情報をコントローラ６０１ａに送る。
【００８１】
Ｓ２０７において、コントローラ６０１ａは、タグＲＡＭ６０３ａに対して、当該データがデータＲＡＭ６０３ｂに格納されていることを示す情報を無効化する（Invalidにす
る）よう情報の更新を要求する。Ｓ２０８において、タグＲＡＭ６０３ａは、当該更新処理を行った後、更新処理が完了したことをコントローラ６０１ａに通知する。Ｓ２０９において、コントローラ６０１ａは、データＲＡＭ６０３ｂに対して、コントローラ５０１ａから要求されているデータの読み取りを要求する。Ｓ２１０において、データＲＡＭ６０３ｂは、要求されたデータをコントローラ６０１ａに送る。
【００８２】
コントローラ６０１ａは、Ｓ２１１において、ディレクトリＲＡＭ６０４に対して、当該データはリモートでもあるクラスタ５０が持っていることを示すよう（Value=+Remote
）ディレクトリ情報の更新を要求する。また、コントローラ６０１ａは、ディレクトリＲＡＭ６０４に対して、当該データはホームのクラスタ６０は持っていないことを示すよう（Value=-Home）ディレクトリ情報の更新も要求する。Ｓ２１２において、ディレクトリ
ＲＡＭ６０４は、当該要求に従ってディレクトリ情報を更新し、更新処理が完了したことをコントローラ６０１ａに通知する。Ｓ２１３において、コントローラ６０１ａは、当該データをコントローラ５０１ａに送る。
【００８３】
Ｓ２１４では、コントローラ５０１ａは、タグＲＡＭ５０３ａに対して、コントローラ６０１ａから取得したデータがデータＲＡＭ５０３ｂに格納されていることを示すよう情報の更新を要求する。また、コントローラ５０１ａは、タグＲＡＭ５０３ａに対して、当該データの使用状況としてExclusiveを記憶することも要求する。Ｓ２１５において、タ
グＲＡＭ５０３ａは、要求された処理を行った後、処理が完了したことをコントローラ５０１ａに通知する。Ｓ２１６において、コントローラ５０１ａは、データＲＡＭ５０３ｂに対して、当該データを格納するよう要求する。Ｓ２１７において、データＲＡＭ５０３ｂは当該データを格納した後、格納処理が完了したことをコントローラ５０１ａに通知する。Ｓ２１８において、コントローラ５０１ａは、当該データの要求元である演算コア群５００の演算コアに当該データを送る。
【００８４】
このように、本実施例においては、比較例と同様にクラスタが他のクラスタに対して排他的データ取得要求を行うため、比較例に比べてクラスタ間のトランザクションが増加する懸念がない。
【００８５】
ここで、本実施例のように各クラスタのモード動作を制御した場合の効果の一例を、図２５を参照しながら説明する。図２５には、情報処理装置３内のクラスタが複数のグルー
プを構成する場合の一例を示す。ここでは、各クラスタの動作モードは、Ｌ２キャッシュ制御部のレジスタの設定値によって設定される。具体的には、動作モードは、設定値が０の場合は「モードオフ」、設定値が１の場合は「モードオン及び演算コア動作」、設定値が２の場合は「モードオン及び演算コア非動作」に設定される。図２５では、クラスタ８００ａ〜クラスタ８００ｄが１つのグループ８００を構成する。また、グループ９００は１つのクラスタ９００ａで構成される。グループ９００は、使用するメモリ空間がクラスタ９００ａ内のメモリのメモリ容量以下であるアプリケーションの実行を担当する。なお、クラスタ８００ａ〜８００ｄ、９００ａは、上記のクラスタ５０、６０と同様の構成を有するため、各構成要素の図示や説明は省略する。
【００８６】
例えば、グループ８００外のクラスタ９００ａがグループ８００内のクラスタ８００ｃにアクセスすることを許可した場合を考える。そして、クラスタ９００ａがクラスタ８００ｃのＬ２キャッシュに格納されているデータについて排他的データ取得要求を行ったとする。このとき、当該データは、クラスタ９００ａに移動するとともに、クラスタ８００ｃのＬ２キャッシュからは破棄される。また、クラスタ８００ｃでは、ディレクトリ情報により、当該データがグループ外のクラスタ９００ａに持ち出されたことを管理する。そこで、図２５に示す例では、グループ外のクラスタからのアクセスを、グループ内の動作モードが「モードオン及び演算コア動作」であるクラスタに制限する。これにより、「モードオン及び演算コア非動作」のクラスタのＬ２キャッシュに格納されたデータがグループ外のクラスタによって持ち出されることがない。このため、「モードオン及び演算コア動作」であるクラスタが「モードオン及び演算コア非動作」のクラスタのデータを取得する際に、当該データをグループ外のクラスタが持ち出しているために、グループ外のクラスタからデータを取得するといった処理が発生する懸念がない。よって、グループ内において各クラスタがデータを効率よく取得することができる。
【００８７】
上記の比較例では、ローカルの他にリモートやホームのクラスタの演算コア群も動作状態にある。このため、ローカルのクラスタのＬ２キャッシュは、他の複数のクラスタともデータのやり取りを行う。したがって、ローカルのクラスタの演算コア群が使用するＬ２キャッシュの容量が実質的に削減される。さらに、Ｌ２キャッシュ内のデータの管理においては、どのクラスタが要求するデータを優先的に取得してかつＬ２キャッシュに残すか等、判断基準や制御が複雑になる。このため、比較例の構成は、本実施形態の構成に比べてコスト面や情報処理の性能面でオーバーヘッドが大きくなる可能性がある。また、比較例の構成では、各データに対し、どのクラスタから追い出されたか等の追加情報も記憶してデータ管理を行う。一方、本実施形態の構成ではそのような追加情報の管理は発生しない。
【００８８】
さらに、キャッシュコヒーレンス制御のプロトコルについて、演算コア群の動作モードのオン時とオフ時とで共通の規約を使用することも可能である。例えば、上記と同様にModified、Exclusive、Shared、Invalidの４状態を使用するＭＥＳＩプロトコルを、演算コア群の動作モードのオン時に使用するとする。このとき、演算コア群の動作モードのオフ時にも、新しい状態を追加で規定することなく、オン時と同じＭＥＳＩプロトコルを使用することができる。そして、動作モードのオン時とオフ時とで制御内容を適宜調整すればよい。このため、比較例の構成に本実施形態の構成を適用する際に発生するオーバーヘッドを抑えることができる。
【００８９】
以上が本実施形態に関する説明であるが、上記の情報処理装置の構成や処理は、上記の実施形態に限定されるものではなく、本発明の技術的思想と同一性を失わない範囲内において種々の変更が可能である。例えば、上記の説明では、プリフェッチ制御部６０１ｃがコントローラ６０１ａの外部に配置されているが、図２０Ａ、２０Ｂに示す回路をコントローラ６０１ａの内部に設ける構成としてもよい。
【００９０】
また、上記の実施形態において、動作モードの「モードオン」と「モードオフ」の切り換えにあたって、メモリのメモリ容量を超える大量のメモリ空間を使用するアプリケーションを実行する場合にオンする構成としてもよい。使用するメモリ空間がメモリのメモリ容量を超えないアプリケーションを実行する場合はオフとする。これにより、各アプリケーションにとって適切なメモリ及びＬ２キャッシュの構成を柔軟に採用することができる。また、アプリケーションごとに別個のメモリ及びＬ２キャッシュの構成を構築する手間も省くことができる。
【００９１】
また、各クラスタの演算コア群に対する電源供給を個別に制御することで、モードオン時に非動作とする演算コア群に対して電源を切ることが可能になる。これにより、情報処理装置において不要な電力消費を抑えることができる。なお、いわゆるパワーゲーティングと呼ばれる手法を用いて各演算コア群に対する電源供給を制御する構成としてもよい。
【００９２】
また、上記の説明ではレジスタを用いて演算コア群の動作又は非動作を設定する構成としている。上記の実施形態の示すＬ２キャッシュ制御部の構成の他、図２６に示す構成を採用して演算コア群の動作又は非動作の設定を行ってもよい。図２６に示すように、Ｌ２キャッシュ制御部１００１は、コントローラ１００１ａとレジスタ１００１ｂとセレクタ１００１ｄとＬ２キャッシュ１００３とプリフェッチ制御部１００１ｃとディレクトリＲＡＭ１００４を備える。また、Ｌ２キャッシュ１００３は、タグＲＡＭ１００３ａとデータＲＡＭ１００３ｂを備える。Ｌ２キャッシュ制御部１００１では、セレクタ１００１ｄがレジスタ１００１ｂの設定値を参照して、図示しない演算コア群からの要求を遮断するか否かを決定する。例えばレジスタ１００１ｂの設定値がオンの場合に、セレクタ１００１ｄが図示しない演算コア群からの要求を遮断する。すなわち、演算コア群を非動作状態にすることができる。また、レジスタ１００１ｂの設定値がオフの場合は、セレクタ１００１ｄは、演算コア群からの要求をコントローラ１００１ａに送る。すなわち、演算コア群を動作状態にすることができる。なお、クラスタによって構成されるグループの外部から実行アプリケーション等を用いて、各クラスタにおける動作モードを制御するように調整してもよい。
【００９３】
《コンピュータが読み取り可能な記録媒体》
コンピュータその他の機械、装置（以下、コンピュータ等）に上記情報処理装置の設定を行うための管理ツール、ＯＳその他を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録することができる。ここで、設定とは、例えばレジスタの設定等を意味する。そして、コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。ここで、コンピュータは、例えば、クラスタやコントローラ等である。
【００９４】
ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ブルーレイディスク、ＤＡＴ、８ｍｍテープ、フラッシュメモリ等のメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ等がある。
【００９５】
以上の実施形態に関し、さらに以下の付記を開示する。
【００９６】
（付記１）
他の演算処理装置に接続される演算処理装置において、
自身が管理する第１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、
前記第１のデータを記憶するメモリ部と、
前記演算処理部を動作状態又は非動作状態に設定する設定部と、前記第１のデータと前記第２のデータとを保持するキャッシュメモリ部とを有し、前記設定部が前記演算処理部を非動作状態に設定した場合、前記他の演算処理装置から前記第１のデータの破棄に関連する通知を受信したときに、前記通知の対象である第１のデータを前記メモリ部から取得して前記キャッシュメモリ部に保持する制御部と、
を有することを特徴とする演算処理装置。
【００９７】
（付記２）
前記制御部は、前記設定部が前記演算処理部を動作状態に設定している場合は、他の演算処理装置から排他的にデータを取得することを特徴とする付記１に記載の演算処理装置。
【００９８】
（付記３）
他の演算処理装置と、前記他の演算処理装置に接続される演算処理装置とを有する情報処理装置において、
前記演算処理装置は、
自身が管理する第１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、
前記第１のデータを記憶するメモリ部と、
前記演算処理部の動作を動作状態又は非動作状態に設定する設定部と、前記第１のデータと前記第２のデータとを保持するキャッシュメモリ部とを有し、前記設定部が前記演算処理部を非動作状態に設定した場合、前記他の演算処理装置から前記第１のデータの破棄に関連する通知を受信したときに、前記通知の対象である第１のデータを前記メモリ部から取得して前記キャッシュメモリ部に保持する制御部と、
を有することを特徴とする情報処理装置。
【００９９】
（付記４）
前記制御部は、前記設定部が前記演算処理部を動作状態に設定している場合は、他の演算処理装置から排他的にデータを取得することを特徴とする付記３に記載の情報処理装置。
【０１００】
（付記５）
いずれか１つの演算処理装置において、前記設定部が前記演算処理部を動作状態に設定し、残りの演算処理装置において、前記設定部が前記演算処理部を非動作状態に設定することを特徴とする付記３又は付記４に記載の情報処理装置。
【０１０１】
（付記６）
前記設定部により前記演算処理部が動作状態に設定されている演算処理装置と前記設定部により前記演算処理部が非動作状態に設定されている演算処理装置とを含むグループが形成され、
前記グループ外の演算処理装置は、前記グループ内の演算処理装置にアクセスする際に、前記演算処理部が動作状態に設定されている演算処理装置にアクセスし、前記演算処理部が非動作状態に設定されている演算処理装置にアクセスしない
ことを特徴とする付記３から付記５のいずれかに記載の情報処理装置。
【０１０２】
（付記７）
他の演算処理装置と、前記他の演算処理装置に接続されるとともに、自身が管理する第
１のデータと他の演算処理装置から取得した第２のデータとを用いて演算処理を行う演算処理部と、前記第１のデータを記憶するメモリ部と、前記第１のデータと前記第２のデータとを保持するキャッシュメモリ部とを含む演算処理装置とを有する情報処理装置の制御方法において、
前記演算処理装置が有する設定部が、前記演算処理部を非動作状態に設定し、
前記設定部が前記演算処理部を非動作状態に設定した後、前記他の演算処理装置が、前記第１のデータの破棄に関連する通知を行い、
前記演算処理装置が有する制御部が、前記通知を受信したときに、前記通知の対象である第１のデータを前記メモリ部から取得して前記キャッシュメモリ部に保持する
ことを特徴とする情報処理装置の制御方法。
【０１０３】
（付記８）
前記制御部は、前記設定部が前記演算処理部を動作状態に設定している場合は、他の演算処理装置から排他的にデータを取得することを特徴とする付記７に記載の情報処理装置の制御方法。
【０１０４】
（付記９）
いずれか１つの演算処理装置において、前記設定部が前記演算処理部を動作状態に設定し、残りの演算処理装置において、前記設定部が前記演算処理部を非動作状態に設定することを特徴とする付記７又は付記８に記載の情報処理装置の制御方法。
【０１０５】
（付記１０）
前記設定部が前記演算処理部を動作状態に設定している演算処理装置と前記設定部が前記演算処理部を非動作状態に設定している演算処理装置とを含むグループを形成し、
前記グループ外の演算処理装置は、前記グループ内の演算処理装置にアクセスする際に、前記演算処理部が動作状態に設定されている演算処理装置にアクセスし、前記演算処理部が非動作状態に設定されている演算処理装置にアクセスしない
ことを特徴とする付記７から付記９のいずれかに記載の情報処理装置の制御方法。
【符号の説明】
【０１０６】
１、２、３    情報処理装置
１０、２０、３０、５０、６０、７０、８００ａ、８００ｂ、８００ｃ、８００ｄ、９００ａ    クラスタ
１００、２００、３００、５００、６００、７００    演算コア群
１０１、２０１、３０１、５０１、６０１、７０１、１００１    Ｌ２キャッシュ制御部１０２、２０２、３０２、５０２、６０２、７０２    メモリ
１０３、２０３、３０３、５０３、６０３、７０３、１００３    Ｌ２キャッシュ
１０１ａ、２０１ａ、３０１ａ、５０１ａ、６０１ａ、１００１ａ    コントローラ
１０３ａ、２０３ａ、３０３ａ、５０３ａ、６０３ａ、１００１ａ    タグＲＡＭ
１０３ｂ、２０３ｂ、３０３ｂ、５０３ｂ、６０３ｂ、１００１ｂ    データＲＡＭ
１０４、２０４、３０４、５０４、６０４、１００４    ディレクトリＲＡＭ
５０１ｂ、６０１ｂ、１００１ｂ    レジスタ
５０１ｃ、６０１ｃ、１００１ｃ    プリフェッチ制御部
８００、９００    グループ
１００１ｃ    セレクタ
【図１】
2014199593.tif 000003
【図２】
2014199593.tif 000004
【図３】
2014199593.tif 000005
【図４】
2014199593.tif 000006
【図５】
2014199593.tif 000007
【図６】
2014199593.tif 000008
【図７】
2014199593.tif 000009
【図８】
2014199593.tif 000010
【図９】
2014199593.tif 000011
【図１０】
2014199593.tif 000012
【図１１】
2014199593.tif 000013
【図１２】
2014199593.tif 000014
【図１３】
2014199593.tif 000015
【図１４】
2014199593.tif 000016
【図１５】
2014199593.tif 000017
【図１６】
2014199593.tif 000018
【図１７】
2014199593.tif 000019
【図１８】
2014199593.tif 000020
【図１９】
2014199593.tif 000021
【図２０Ａ】
2014199593.tif 000022
【図２０Ｂ】
2014199593.tif 000023
【図２１Ａ】
2014199593.tif 000024
【図２１Ｂ】
2014199593.tif 000025
【図２２】
2014199593.tif 000026
【図２３】
2014199593.tif 000027
【図２４】
2014199593.tif 000028
【図２５】
2014199593.tif 000029
【図２６】
2014199593.tif 000030