(57)【要約】【課題】ＭＯＳトランジスタでは、特にＰＭＯＳトランジスタで高温、負電圧でトランジスタのしきい値が変動する負性バイアス熱不安定性（ＮＢＴＩ）という問題があり、酸化シリコン膜と酸窒化シリコン膜との積層構造では、膜厚が５ｎｍ以上で顕著となる。【解決手段】厚膜ゲート絶縁膜３のＭＯＳトランジスタに酸化シリコン膜を用い、薄膜ゲート絶縁膜９のＭＯＳトランジスタに酸化シリコン膜７と酸窒化シリコン膜８の積層構造を用いることにより、薄膜ゲート絶縁膜のＭＯＳトランジスタの性能を向上した上で、厚膜ゲート絶縁膜のＭＯＳトランジスタのＮＢＴＩ劣化を防ぐことができる。【選択図】図１３
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【特許請求の範囲】
【請求項１】
第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと第２のゲート絶縁膜を有する第２のＭＯＳトランジスタとを備えた半導体装置であって、
前記第１のゲート絶縁膜は酸化シリコン膜を含み、前記第２のゲート絶縁膜は酸化シリコン膜と酸窒化シリコン膜を含むことを特徴とする半導体装置。
【請求項２】
前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のＭＯＳトランジスタの酸化シリコン膜に接してゲート電極が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のゲート絶縁膜は酸窒化シリコン膜を含まないことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１のゲート絶縁膜は、膜厚が５ｎｍ以上である請求項２ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のＭＯＳトランジスタがＰＭＯＳトランジスタであり、前記第２のトランジスタがＮＭＯＳトランジスタである請求項５に記載の半導体装置。
【請求項７】
半導体基板上に第１の酸化シリコン膜を形成する工程と、
前記第１の酸化シリコン膜上に第１の多結晶シリコンを形成する工程と、
前記第の１酸化シリコン膜と前記第１の多結晶シリコンを除去して前記半導体基板の一部を露出させる工程と、
露出した前記半導体基板上に第２の酸化シリコン膜を形成するとともに、残った前記第１の多結晶シリコン表面に第２の酸化シリコン膜を形成する工程と、
前記第２の酸化シリコン膜表面に酸窒化シリコン膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項８】
前記酸窒化シリコン膜上に第２の多結晶シリコンを形成する工程と、
前記第２の多結晶シリコンと前記第１の多結晶シリコン表面上の前記酸窒化シリコン膜とを前記第１の多結晶シリコンが露出するまで研磨する工程と、
を具備することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第１の多結晶シリコンは、Ｎ型不純物を含み、前記第２の多結晶シリコンはＰ型不純物を含む請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第１の多結晶シリコンが露出するまで研磨する工程の後、残存する第１及び第２の多結晶シリコン膜をパターニングしてゲート電極を形成する工程をさらに有する請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記第１及び第２の酸化シリコン膜は、熱酸化により形成する請求項７乃至１０のいずれか１項に記載に半導体装置の製造方法。
【請求項１２】
前記酸窒化シリコン膜は、前記第２の酸化シリコン膜表面を窒素プラズマ処理して形成する請求項７乃至１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、詳しくは異なるゲート絶縁膜を有する２種類のトランジスタを含むＭＯＳ半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ半導体装置では、駆動系と電源系のＭＯＳトランジスタが含まれ、駆動系には主に薄膜のゲート酸化膜を有するＭＯＳトランジスタが、電源系には主に厚膜のゲート酸化膜を有するＭＯＳトランジスタが用いられている。
【０００３】
このような膜厚の異なる２種類のゲート酸化膜の形成方法が特許文献１に開示されている。特許文献１では、シリコン基板上に薄膜の第１のゲート酸化膜を形成した後、第１の多結晶シリコン膜を形成し、厚膜のゲート酸化膜を形成する領域の第１のゲート酸化膜を除去してシリコン基板表面を露出させる。次に、熱酸化して露出したシリコン基板表面に厚膜の第２のゲート酸化膜を形成する。このとき、同時に第１の多結晶シリコン膜表面にも酸化シリコン膜が形成される。さらに第２の多結晶シリコン膜を堆積してから、第１の多結晶シリコン膜の上に重なった第２の多結晶シリコン膜を除去し、フッ酸で第１の多結晶シリコン膜表面の酸化シリコン膜を除去し、さらにその上に第３の多結晶シリコン膜を堆積し、第１〜第３の多結晶シリコン膜をエッチングしてゲート電極を形成する。
【０００４】
最近では、トランジスタの性能を高めるため、ゲート絶縁膜を酸化シリコン膜と酸窒化シリコン膜との積層構造として誘電率を大きくすることが行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０６−０２１３６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＭＯＳトランジスタでは、特にＰＭＯＳトランジスタで高温、負電圧でトランジスタのしきい値が変動する負性バイアス熱不安定性（negative bias temperature instability：ＮＢＴＩ）という問題が、ゲート絶縁膜の厚膜化に伴い顕著になってきている。この現象は、酸化シリコン膜と酸窒化シリコン膜との積層構造では、膜厚が５ｎｍ以上で顕著となることが、本発明者らの検討により明らかになっている。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、
第１のゲート絶縁膜を有する第１のＭＯＳトランジスタと第２のゲート絶縁膜を有する第２のＭＯＳトランジスタとを備えた半導体装置であって、
前記第１のゲート絶縁膜は酸化シリコン膜を含み、前記第２のゲート絶縁膜は酸化シリコン膜と酸窒化シリコン膜を含むことを特徴とする半導体装置、が提供される。
【０００８】
また、本発明の別の実施形態によれば、
半導体基板上に第１の酸化シリコン膜を形成する工程と、
前記第１の酸化シリコン膜上に第１の多結晶シリコンを形成する工程と、
前記第の１酸化シリコン膜と前記第１の多結晶シリコンを除去して前記半導体基板の一部を露出させる工程と、
露出した前記半導体基板上に第２の酸化シリコン膜を形成するとともに、残った前記第１の多結晶シリコン表面に第２の酸化シリコン膜を形成する工程と、
前記第２の酸化シリコン膜表面に酸窒化シリコン膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【０００９】
本発明の一実施形態によれば、厚膜ゲート絶縁膜のＭＯＳトランジスタにゲート酸化膜を用い、薄膜ゲート絶縁膜のＭＯＳトランジスタに酸化膜と酸窒化膜の積層構造を用いることにより、薄膜ゲート絶縁膜のＭＯＳトランジスタの性能を向上した上で、厚膜ゲート絶縁膜のＭＯＳトランジスタのＮＢＴＩ劣化を防ぐことができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図２】図１工程の平面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図４】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図５】図４工程の平面図。
【図６】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図７】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図９】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図１０】図９工程の平面図。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図１２】図１１工程の平面図。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を説明する工程断面図。
【図１４】図１３工程の平面図。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態例について図面を参照して説明するが、本発明はこれらの実施形態例のみに限定されるものでは無い。
【００１２】
（実施形態例１）
図１〜図１４は、本発明の一実施形態に係る半導体装置の製造方法を説明する工程図であり、模式断面図（図１，３，４，６−９，１１，１３）と平面図（図２，５，１０，１２，１４）を示す。
【００１３】
まず、図１、図２に示すようにチャネル注入によりＮ−ｗｅｌｌ及びＰ−ｗｅｌｌの形成された半導体基板（シリコン基板）１に、公知の方法によりＮ−ｗｅｌｌ及びＰ−ｗｅｌｌの境界に素子分離領域（ＳＴＩ）２を形成する。Ｎ−ｗｅｌｌ上にはＰＭＯＳが、Ｐ−ｗｅｌｌ上にはＮＭＯＳがそれぞれ形成される。なお、ウェル構造はこの例に限定されず、Ｐ型シリコン基板を用いる場合には、Ｐ−ｗｅｌｌのない構造や、Ｎ−ｗｅｌｌ中にＰ−ｗｅｌｌを形成したトリプルウェル構造などを用いることができる。
【００１４】
次に、図３に示すように、半導体基板１の全面に厚膜の第１ゲート絶縁膜（第１ゲート酸化膜）３を形成する。第１のゲート酸化膜３はこの例では堆積法により形成する場合を示しているが、基板酸化により形成してもよい。その場合はＳＴＩ２上には形成されず、ＳＴＩ２上面から後退した半導体基板１中にその膜厚の半分程度が形成される。第１ゲート酸化膜３は後述する薄膜の第２ゲート絶縁膜よりも厚い膜であればよいが、好ましくは５ｎｍ以上、より好ましくは１０ｎｍ以上に形成される。
【００１５】
第１ゲート酸化膜３上に第１の多結晶シリコン膜（第１ポリシリコン膜）４を形成する。第１ポリシリコン膜４は、非ドープポリシリコンやリン（Ｐ）などのＮ型不純物をドープしたドープトポリシリコンを用いることができる。
【００１６】
図４、図５に示すように、Ｎ−ｗｅｌｌ上に第１（ＰＭＯＳ）ゲートスタック５を形成するため、フォトレジストマスク６を形成し、Ｐ−ｗｅｌｌ上の第１ポリシリコン膜４をドライエッチング等で除去した後、さらにエッチングにより第１ゲート酸化膜３を除去する。その後、レジストマスク６を除去する。
【００１７】
次に、図６に示すように、第２ゲート酸化膜７を形成する。第２ゲート酸化膜７は、熱酸化法でも堆積法で形成してもよい。
【００１８】
次に、図７に示すように、第２ゲート酸化膜７表面を窒化して酸窒化膜８を形成する。第２ゲート酸化膜７と酸窒化膜８との積層を第２ゲート絶縁膜９という。第２ゲート絶縁膜９は、第１ゲート酸化膜３よりも薄い膜であり、例えば、１０ｎｍ未満、より好ましくは５ｎｍ未満とする。なお、酸窒化膜８の表面は実質的に窒化膜（シリコン窒化膜）となっていてもよい。窒化は、第２ゲート酸化膜７まで形成した基板を窒素プラズマ雰囲気中に曝すことで実施することができる。また、第２ゲート酸化膜７を堆積法で形成する場合、酸窒化膜８を連続して形成してもよい。例えば、ＣＶＤ法で形成する場合、初期段階ではシリコン原料ガス（例えば、テトラエトキシシラン（ＴＥＯＳ）など）と酸化ガス（例えば、酸素やオゾン）を用いて第２ゲート酸化膜７を堆積し、途中から窒化ガス（例えば、アンモニアガス）を導入して酸窒化膜８を形成することができる。
【００１９】
次に、図８に示すように、全面に第２の多結晶ポリシリコン膜（第２ポリシリコン膜）１０を成膜する。第２ポリシリコン膜１０は、非ドープポリシリコンやボロン（Ｂ）などのＰ型不純物をドープしたドープトポリシリコンを用いることができる。
【００２０】
次に、図９、図１０に示すように、第２ポリシリコン膜１０を化学機械研磨（ＣＭＰ）方により平坦化する。このとき、第１ポリシリコン膜４上の第２ゲート絶縁膜９をエッチングストッパとし、さらに、第１ポリシリコン膜４上面を露出させ、第１ポリシリコン膜４と第２ポリシリコン膜１０の高さを揃える。第１ゲートスタック５との境界に第２ゲート絶縁膜９（第２ゲート酸化膜７及び酸窒化膜８）が露出する。
【００２１】
次に、図１１、図１２に示すように、全面にタングステン（Ｗ）等のメタル層１１、キャップ層１２としてのシリコン窒化膜を形成し、さらに、ゲートパターンを形成するマスクフォトレジスト１３を形成する。
【００２２】
最後に、図１３，図１４に示すように、マスクフォトレジスト１３をマスクにキャップ層１２をエッチングし、その後、ＳＴＩ２表面及び半導体基板１表面が露出するように下層の膜をエッチング除去し、ＰＭＯＳ領域に第１ポリシリコン膜４、メタル層１１、キャップ層１２の積層からなる第１ゲート電極（ＰＭＯＳゲート）１４を、ＮＭＯＳ領域に第２ポリシリコン膜１０、メタル層１１、キャップ層１２の積層からなる第２ゲート電極（ＮＭＯＳゲート）１５を形成する。露出した半導体基板１表面には、ＰＭＯＳ形成領域にはＰ型不純物を注入して第１ＭＯＳトランジスタのソース・ドレイン１６Ａ、１６Ｂを形成し、ＮＭＯＳ領域にはＮ型不純物を注入して第２ＭＯＳトランジスタのソース・ドレイン１７Ａ、１７Ｂを形成する。
【００２３】
その後は、公知の方法により第１及び第２ＭＯＳトランジスタに接続するコンタクトや配線等を形成し、半導体装置が完成する。
【００２４】
以上の例では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを形成する場合に、ＰＭＯＳトランジスタのゲート絶縁膜に厚膜の酸窒化膜を含まない第１ゲート絶縁膜を適用することで、ＮＢＴＩ特性に優れたＰＭＯＳトランジスタを得ることができ、一方、酸窒化膜を含む薄膜の第２ゲート絶縁膜を適用したＮＭＯＳでは誘電率が高められることでトランジスタ特性が向上する。
【００２５】
なお、本発明は例示した上記実施形態例に限定されるものではない。例えば、ＭＯＳトランジスタの構造として、ＰＭＯＳとＮＭＯＳを形成する場合について説明したが、しきい値特性の異なるＰＭＯＳ同士、又はＮＭＯＳ同士を形成する場合について適用することができる。又、ゲート電極構造として、ポリシリコン膜上にメタル層を形成した、いわゆる、ポリメタル構造について説明したが、ポリシリコン膜上にタングステンシリサイド（ＷＳ）等のシリサイドを形成した、いわゆる、ポリサイド構造や、ポリシリコン膜のみを用いたポリゲート構造であってもよい。又、ゲート電極としてＳＴＩで囲まれた半導体基板１（活性領域）毎にそれぞれゲート電極を形成する例を説明したが、複数の活性領域を跨ぐ配線構造のゲート電極としてもよい。さらに、例示したようにＰＭＯＳとＮＭＯＳとが隣接している場合には、それぞれのゲート電極間を接続してＣＭＯＳを形成してもよい。
【００２６】
上記実施形態例１のように、ＰＭＯＳとＮＭＯＳを形成する場合、それぞれのゲート電極を構成する第１ポリシリコン膜４及び第２ポリシリコン膜１０には、それぞれのトランジスタのチャネルとなる半導体基板１と同一導電型（ソース・ドレインと逆導電型）の不純物を導入することで、高信頼性、高速性のＰＭＯＳ及びＮＭＯＳを作成することができる。
【００２７】
（実施形態例２）
上記実施形態例１では、厚膜の第１ゲート絶縁膜３を最初に形成し、薄膜の第２ゲート絶縁膜９を後に形成する例を示したが、逆に薄膜の第２ゲート絶縁膜９を先に形成し、第２ポリシリコン膜１０を形成した後、図４のように、ＮＭＯＳ領域側に第２ゲートスタックを形成し、その後、厚膜の第１ゲート酸化膜３、第１ポリシリコン膜４を形成し、図９に示すように、第１ポリシリコン膜４と第２ポリシリコン膜１０の高さを揃えるようにしてもよい。
【符号の説明】
【００２８】
１  半導体基板（シリコン基板）
２  ＳＴＩ
３  第１のゲート絶縁膜（第１ゲート絶縁膜）
４  第１の多結晶シリコン膜（第１ポリシリコン膜）
５  第１ゲートスタック
６  フォトレジスト
７  第２ゲート酸化膜
８  酸窒化膜
９  第２のゲート絶縁膜
１０  第２の多結晶シリコン膜（第２ポリシリコン膜）
１１  メタル層
１２  キャップ層
１３  フォトレジスト
１４  第１ゲート電極（ＰＭＯＳゲート）
１５  第２ゲート電極（ＮＭＯＳゲート）
１６Ａ、１６Ｂ  ソース・ドレイン（ＰＭＯＳ）
１７Ａ、１７Ｂ  ソース・ドレイン（ＮＭＯＳ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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