(57)【要約】【課題】入力信号を制御可能に遅延させる回路と方法、並びに顕微鏡と顕微鏡を制御する方法の提供。【解決手段】制御値ｐに基づいて第１の遅延ユニット１が値ｘｔ＿ｋを発生するために入力信号PULS_INを第１のクロック信号CLK1のｋサイクルだけ遅延させ、第２の遅延ユニット２が変換器３と第２のシフトレジスタ４を有し、変換器がｎリード線によって第２のシフトレジスタに接続され、値ｘｔ＿ｋと第１のクロック信号CLK1のｋ−１サイクルだけ遅延された入力信号PULS_INである値ｘｔ＿ｋ−１が変換器に存在し、変換器がリード線１〜ｍ上に値ｘｔ＿ｋ−１が存在し、かつリード線ｍ＋１〜ｎ上に値ｘｔ＿ｋが存在する（但し１≦ｍ≦ｎ−１）ように構成され、第２のシフトレジスタがリード線１〜ｎ上に存在する値を、回路の出力信号PULS_OUTとして連続的に出力する。【選択図】図１
2014168254.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を制御可能に遅延させるための回路であって、前記回路が、第１の遅延ユニット（１）と第２の遅延ユニット（２）を備えて構成され、前記入力信号（PULS_IN）が、値ｘｔ＿ｋを発生するために前記入力信号（PULS_IN）を第１のクロック信号（CLK1）のｋサイクルだけ遅延させ、かつそれを前記第２の遅延ユニット（２）に転送する前記第１の遅延ユニット（１）に入力され、
前記第２の遅延ユニット（２）が、変換器（３）と第２のシフトレジスタ（４）を備えて構成され、前記変換器（３）が、ｎ本のリード線によって前記第２のシフトレジスタ（４）に接続され、
前記値ｘｔ＿ｋと、前記第１のクロック信号（CLK1）のｋ−１サイクルだけ遅延された前記入力信号（PULS_IN）である値ｘｔ＿ｋ−１とが、前記変換器（３）に入力され、
値ｘｔ＿ｋ−１がリード線１〜ｍ上に存在し、かつ値ｘｔ＿ｋがリード線ｍ＋１〜ｎ上に存在する（但し、１≦ｍ≦ｎ）ように、前記変換器（３）が構成され、
前記第２のシフトレジスタ（４）が、リード線１〜ｎ上に存在する前記値を、前記回路の出力信号（PULS_OUT）として連続的に出力する、回路。
【請求項２】
前記第２のシフトレジスタ（４）が、ＴＣＬＫ１：ＴＣＬＫ２＝ｎ：１であるように発生される第２のクロック信号（CLK2）を用いて時間を計られる、請求項１に記載の回路。
【請求項３】
前記第１の遅延ユニット（１）が、第１のシフトレジスタであって、その有効長さｋが第１の制御値（ｐ）によって制御可能である第１のシフトレジスタを含む、請求項１又は２に記載の回路。
【請求項４】
前記変換器（３）が、組み合わせ論理ユニット（５）を備える、請求項１〜３のいずれか一項に記載の回路。
【請求項５】
ｍ、及びしたがってｘｔ＿ｋ−１の出力とｘｔ＿ｋの出力との間の境界を定義し制御する第２の制御値（ｑ）が、前記変換器（３）の入力部に入力される、請求項１〜４のいずれか一項に記載の回路。
【請求項６】
前記回路が、前記第１の制御値（ｐ）と前記第２の制御値（ｑ）を発生して出力する制御装置を含む、請求項３及び５に記載の回路。
【請求項７】
前記第１の遅延ユニット（１）が、ｘｔ＿ｋとｘｔ＿ｋ−１の両方を前記第２の遅延ユニット（２）に転送する、請求項１〜６のいずれか一項に記載の回路。
【請求項８】
前記第１のクロック信号（CLK1）が、前記第２のシフトレジスタ（４）の入力部に入力され、前記第２のシフトレジスタ（４）が、前記第１のクロック信号（CLK1）の各立ち上がりエッジにてリード線１〜ｎ上に存在する論理値が前記第２のシフトレジスタ（４）に伝達されるように、好ましくは構成される、請求項１〜７のいずれか一項に記載の回路。
【請求項９】
値ｘｔ＿ｋを得るために、第１の遅延ユニット（１）によって第１のクロック信号（CLK1）のｋサイクルだけ前記入力信号（PULS_IN）を遅延させるステップを備える、入力信号を制御可能に遅延させるための方法において、
さらなるステップ、すなわち、
前記値ｘｔ＿ｋを変換器（３）に転送するステップと、
前記第１のクロック信号（CLK1）のｋ−１サイクルだけ遅延された前記入力信号（PULS_IN）である値ｘｔ＿ｋ−１を前記変換器（３）に転送するステップと、
リード線１〜ｍ（但し、１≦ｍ≦ｎ）上の前記値ｘｔ＿ｋ−１を前記変換器（３）によって出力するステップと、
リード線ｍ＋１〜ｎ上の前記値ｘｔ＿ｋを前記変換器（３）によって出力するステップと、
リード線１〜ｎ上に存在する前記値を第２のシフトレジスタ（４）に転送するステップと、
リード線１〜ｎ上に存在する前記値を、第２のシフトレジスタ（４）によって出力信号（PULS_OUT）として連続的に出力するステップと、
を備えることを特徴とする方法。
【請求項１０】
試料を検査するための顕微鏡であって、前記試料を照明するためのレーザ光源（５）と、前記試料から発せられる検出光（７）を検出するための検出装置（８）とを含み、第１の制御信号（１１）が、前記レーザ光源によって発生された照明レーザビーム（６）を制御するのに供せられ、第２の制御信号（１２）が、前記検出装置（８）を制御するのに供せられるものであり、
前記第１の制御信号（１１）が、請求項１〜８のいずれか一項に記載の回路に入力信号（PULS_IN）として入力され、前記第２の制御信号（１２）が、前記回路の出力信号（PULS_OUT）によって構成される、顕微鏡。
【請求項１１】
レーザ光源（５）と検出装置（８）を有する顕微鏡を制御するための方法であって、前記レーザ光源（５）が第１の制御信号（１１）によって制御され、前記検出装置（８）が第２の制御信号（１２）によって制御されるものであり、
前記第２の制御信号（１２）が、請求項９に記載の方法を用いて、前記第１の制御信号（１１）を制御可能に遅延させることによって発生され、前記第１の制御信号（１１）が、前記第１の遅延ユニット（１）に入力信号（PULS_IN）として入力され、前記第２の制御信号（１２）が、前記第２のシフトレジスタ（４）の出力信号（PULS_OUT）によって構成される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号を制御可能に遅延させるための回路であって、回路が、第１の遅延ユニット及び第２の遅延ユニットを含み、入力信号が、値ｘｔ＿ｋを生成するために入力信号を第１のクロック信号のｋサイクルだけ遅延させてそれを第２の遅延ユニットに転送する第１の遅延ユニットに入力される回路に関する。
【０００２】
本発明は、更に、値ｘｔ＿ｋを得るために第１の遅延ユニットによって第１のクロックのｋサイクルだけ入力信号を遅延させるステップを含む、入力信号を制御可能に遅延させるための方法に関する。
【０００３】
本発明は、更に、顕微鏡、及び対象を検査するために顕微鏡を制御するための方法に関する。
【背景技術】
【０００４】
制御可能な遅延回路は、制御値の関数として、決められた方法で入力信号を遅延させるために、種々様々な技術適用分野で必要とされる。
１つの適用例は、共焦点顕微鏡であり、そこではパルスレーザ光が、検査される試料を照明するために、レーザ光源によって放射される。
試料から発する検出光は、検出装置によって検出される。
レーザ光源によって発生されるレーザ光ビームの強度は、第１の制御信号によって制御される。
第２の制御信号が、検出装置を制御するために供給される。
レーザ光源によって発生されたレーザ光ビームが、例えば照明される試料におけるレーザ光ビームの反射によって、又は蛍光効果をもたらすことによって、検出光ビームを発生するので、検出光は、レーザ光ビームの放射後の決められた遅延時間内に、検出装置で予想されることになる。
したがって、第２の制御信号は、第１の制御信号の時間遅延であることが多い。
第１の制御信号からの第２の制御信号の発生は、入力信号を制御可能に遅延させるために、高解像度で調整可能な、非常に正確な回路を必要とする。
遅延時間は、通常、約１〜２ナノ秒である。
【０００５】
顕微鏡において入力信号を遅延させるための一回路が、特許文献１に開示されている。
そこでは第１に、粗遅延が、第１の遅延ユニットによって発生され、次に、細密遅延が、第２の遅延ユニットによって発生される。
第２の遅延ユニットは、２つのシフトレジスタに信号を出力するパルス整形器で構成される。
２つのシフトレジスタによって出力された信号は、出力信号を発生及び出力するために、ダブルデータレート（ＤＤＲ）フリップフロップによって組み合わされる。
【０００６】
既存技術から周知の回路は、回路が比較的複雑な構造である点、及び遅延時間を調整可能な解像度が比較的低い点で不利である。
回路の解像度は、第２の遅延ユニットにおけるシフトレジスタのクロックレートを上げることによって、ある限度内で向上させることができるが、回路が複雑なので、クロックレートを任意に上げることが出来ない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】独国特許出願公開第１０ ２００９ ０５５ ９９３ Ａ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、前に挙げた種類の回路及び方法を、できるだけ単純な構成で、高解像度で入力信号の遅延を柔軟に調整できるように、構成及び改善することにある。
さらなる目的は、顕微鏡、及び高解像度で入力信号の遅延における柔軟な調整機能が達成可能であり、同時に構成ができるだけ単純な顕微鏡を制御するための方法を示すことである。
【課題を解決するための手段】
【０００９】
前述の目的は、請求項１の特徴により、本発明に従って達成される。
それによれば、問題の回路は、第２の遅延ユニットが、変換器及び第２のシフトレジスタを含み、変換器が、ｎ本のリード線によって第２のシフトレジスタに接続されることと、値ｘｔ＿ｋ及び値ｘｔ＿ｋ−１が変換器に存在し、ｘｔ＿ｋ−１が、第１のクロック信号のｋ−１サイクルだけ遅延された入力信号であることと、値ｘｔ＿ｋ−１が、リード線１〜ｍ上に存在し、ｘｔ＿ｋが、リード線ｍ＋１〜ｎ上に存在する（但し、１≦ｍ≦ｎ−１）ように、変換器が構成されることと、第２シフトレジスタが、リード線１〜ｎ上に存在する値を、回路の出力信号として連続的に出力することと、を特徴とする。
【００１０】
方法に関して、前述の目的は、請求項９の特徴によって達成される。
それによれば、問題の方法は、さらなるステップ、すなわち、値ｘｔ＿ｋを変換器に転送するステップと、値ｘｔ＿ｋ−１を変換器に転送するステップであって、ｘｔ＿ｋ−１が、第１のクロック信号のｋ−１サイクルだけ遅延された入力信号であるステップと、変換器により値ｘｔ＿ｋ−１をリード線１〜ｍ（但し、１≦ｍ≦ｎ−１）上に出力するステップと、変換器により値ｘｔ＿ｋをリード線ｍ＋１〜ｎ上に出力するステップと、リード線１〜ｎ上に存在する値を第２のシフトレジスタに転送するステップと、リード線１〜ｎ上に存在する値を、第２のシフトレジスタによって、出力信号として連続的に出力するステップと、によって特徴づけられる。
【００１１】
顕微鏡に関して、上記で示した目的は、請求項１０の特徴によって達成される。
この請求項によれば、試料を検査するための顕微鏡が説明され、その顕微鏡には、試料を照明するためのレーザ光源、及び試料から発する検出光を検出するための検出装置が含まれ、第１の制御信号が、レーザ光源によって発生される照明レーザビームを制御する役目をし、第２の制御信号が、検出装置を制御する役目をし、第１の制御信号は、請求項１〜８のいずれか一項に記載の回路に入力信号として入力され、第２の制御信号は、回路の出力信号によって構成される。
【００１２】
顕微鏡を制御するための方法に関して、上記で示す目的は、請求項１１の特徴によって達成される。
それによれば、レーザ光源及び検出装置を有する顕微鏡を制御するための方法が説明され、レーザ光源は、第１の制御信号によって制御され、検出装置は、第２の制御信号によって制御され、第２の制御信号は、請求項９に記載の方法を用いて、第１の制御信号を制御可能に遅延させることによって発生され、第１の制御信号は、入力信号として第１の遅延ユニットに入力され、第２の制御信号は、第２のシフトレジスタの出力信号によって構成される。
【００１３】
本発明に従って認識されたことは、第１に、回路の遅延における解像度を改善する１つの鍵は、第２の遅延ユニットのかなりの単純化にあるということである。
第２の遅延ユニットが、特定の方法で相互作用する変換器及び第２のシフトレジスタから構成されるということによって、第２の遅延をかなり単純化できるということが、更に、本発明によって認識された。
変換器は、ここではいわば直並列変換器として機能し、第２のシフトレジスタは、並直列変換器として用いられる。
【００１４】
変換器及び第２のシフトレジスタは、ｎ本のリード線によって互いに接続される。
用語「リード線」は、広く理解されるべきである。
変換器から第２のシフトレジスタに論理値又は信号を転送できるどんな技術的手段も、リード線と見なすことができる。
【００１５】
値ｘｔ＿ｋ及びｘｔ＿ｋ−１は、変換器に存在し、ｘｔ＿ｋは、第１のクロック信号のｋサイクルだけ遅延された入力信号であり、ｘｔ＿ｋ−１は、第１のクロック信号のｋ−１サイクルだけ遅延された入力信号である。
変換器は、値ｘｔ＿ｋ−１が、リード線１〜ｍ上に存在し、かつ値ｘｔ＿ｋが、リード線ｍ＋１〜ｎ上に存在する（但し、１≦ｍ≦ｎ−１）ように構成される。
インスタンスｍ＝ｎは、値ｘｔ＿ｋ−１が、全てのリード線１〜ｎ上に存在し、かつ値ｘｔ＿ｋが、どのリード線にも出力されないという事実をカバーする。
それによって、第２の遅延ユニットは、第１の遅延ユニット及び第２の遅延ユニットが互いに対応して適合することを利用して、第１のクロック信号の一サイクルと等しい遅延を発生することができる。
これは、第１の遅延ユニットによるシフトが、回路全体の所望の遅延に正確に対応するであろう場合に興味深い。
この構成によって、本発明による回路及び本発明による方法はまた、かかる場合をカバーすることが可能になる。
【００１６】
ｍが比較的自由に定義可能な境界であるので、値ｘｔ＿ｋ−１がリード線１〜ｍ−１上に存在し、かつ値ｘｔ＿ｋがリード線ｍ〜ｎ上に存在するように、変換器もまた構成できることが自明である。
ここでもまた、１≦ｍ≦ｎ−１である。
第２の遅延ユニットによるゼロシフトの場合は、この実施形態において、インスタンスｍ＝１によって構成される。
この実施形態も同様に、添付の特許請求の範囲によってカバーされるべきであることに留意されたい。
【００１７】
第２のシフトレジスタのおかげで、リード線１〜ｎ上に存在する値は、回路の出力信号として連続的に出力され、したがって直列値のストリームに再び変換される。
変換器と第２のシフトレジスタとの間の、本発明によるこの相互作用の結果として、第２の遅延ユニットは、比較的高解像度で値ｘｔ＿ｋ−１とｘｔ＿ｋとの間の「境界」をシフトすることができる。
それによって、次のように入力信号に影響を及ぼすことが可能になる。
すなわち、回路の出力部で発生されるものが、第１のクロック信号のｋサイクルだけ遅延された入力信号と、第１のクロック信号のｋ−１サイクルだけ遅延された入力信号との間に、１：ｎの時間解像度で存在する出力信号であるように影響を及ぼすことが可能になる。
これによって、既存技術の回路の場合よりも、かなり高い解像度を実現することが可能になる。
【００１８】
結果は、本発明による回路及び本発明による方法を用いれば、第１の遅延ユニットを使用して「粗」遅延を設定できるということ、すなわち、比較的な粗い間隔で、かつ比較的広い範囲にわたって、入力信号を遅延させることができるということである。
第２の遅延ユニットは「細密」遅延用に使用される。
すなわち、１：ｎの時間解像度で、第１の遅延ユニットを用いて達成可能な２つの遅延間の遅延を取得することができる。
本発明による回路及び本発明による方法を用いれば、それによって、制御可能な遅延の柔軟な調整及び高い時間解像度を達成することが可能である。
今や解像度は、シフトレジスタの幅、及びシフトレジスタのシフト演算を実行できる速度だけに依存する。
それによって、全体としての回路の解像度は、かなり向上させることができる。
【００１９】
第２のシフトレジスタは、第２のクロック信号を用いて、クロックを計られる。
第２のシフトレジスタのシフト演算を第１の遅延ユニットの遅延と同期させるために、第２のシフトレジスタは、第２のクロック信号の周期長さＴＣＬＫ２に対する第１のクロック信号の周期長さＴＣＬＫ１の比率が第２のシフトレジスタの幅と等しいように発生される第２のクロック信号を用いて、時間を計ることができる。
周波数に関して述べると、第２のクロック信号は、次のように発生されることになろう。
すなわち、第２のクロック信号の周波数ｆＣＬＫ２に対する第１のクロック信号の周波数ｆＣＬＫ１の比率が、１と第２のシフトレジスタの幅との間の比率と等しいように発生されることになろう。
これは、次のように述べることができる。
ＴＣＬＫ１：ＴＣＬＫ２＝ｎ：１、又は
ｆＣＬＫ１：ｆＣＬＫ２＝１：ｎ
それぞれの周波数ｆＣＬＫ１及びｆＣＬＫ２は、それぞれの周期長さの逆数である。
第２のクロック信号は、一方では、第１のクロック信号の周波数を増加させることによって発生することができる。
他方において、第１のクロック信号は、第２のクロック信号のクロック分周によって発生することができる。
さらなる選択肢として、第１のクロック信号及び第２のクロック信号は、第３のクロック信号に基づいて発生することができる。
２つのかかるクロック信号を発生するための方法及び回路は、既存技術から十分に周知である。
【００２０】
第１の遅延ユニットは、第１のシフトレジスタ、すなわち、その有効長さｋを第１の制御値によって制御できる第１のシフトレジスタによって構成されるのが好ましい。
通常のシフトレジスタと同様に、この可変シフトレジスタは、各アクティブな（通常立ち上がり）クロックエッジにおいて、入力部に存在する入力信号をシフトレジスタメモリ内の一位置だけ更にシフトする。
しかしながら、可変シフトレジスタの場合に、遅延された入力信号は、固定数のシフト演算後には出力されない。
代わりに、可変シフトレジスタの有効長さは、シフトレジスタに結合されたシフトレジスタメモリのビットを第１の制御値によって定義できるように、制御することができる。
このように、クロックサイクルと、第１のシフトレジスタの最大長さによって定義される最大クロックサイクルとの間の遅延時間は、第１の制御値の関数として設定することができる。
それによって、入力信号の粗遅延を実現することができる。
【００２１】
変換器の好ましい実施形態において、変換器は、組み合わせ論理ユニットによって構成される、すなわち、論理ゲートが、変換器のそれぞれの出力部における出力ｘｔ＿ｋ−１又はｘｔ＿ｋを定義するために用いられる。
変換器のこの構成によって、低内部遅延時間で非常に高速な回路を達成することが可能になる。
【００２２】
変換器は、第２の制御値、すなわち、それによって、ｍ及びしたがってｘｔ＿ｋ−１の出力とｘｔ＿ｋの出力との間の境界を定義及び制御することができる第２の制御値によって制御されるのが好ましい。
変換器の上記の機能が、制御値及び変換器の構造の熟練した調整によって達成可能であることは明白である。
【００２３】
変換器が組み合わせ論理ユニットとして構成される場合に、第２の制御値のビットは、組み合わせ論理ユニットのゲートを直接制御することができる。
ｘｔ＿ｋ−１の出力は、第２の制御値のビットの一論理値によって選択することができ、ｘｔ＿ｋの出力は、そのビットの別の論理値によって選択することができる。
第２の制御値のこの第１の構成を用いれば、変換器は、非常に単純に保つことができる。
しかしながら、第２の制御値は、ｎビットの幅を有しなければならない。
【００２４】
第２の制御値の第２の実施形態において、第２の制御値によって定義されたｍをゲート用の適切な論理値に復号するデコーダ回路が、組み合わせ論理ユニットに先行することができる。
次に、デコーダ回路は、ｘｔ＿ｋ−１の出力用の論理値を、リード線１〜ｍ用に設けられる全てのゲートに出力することになろう。
それに応じて、リード線ｍ＋１〜ｎ用に設けられるゲートは、他の論理値によって、ｘｔ＿ｋを出力する許可を出されることになろう。
結果は、第２の制御値が、ｎビットの幅を有する必要がなく、その代わりに、例えば２進数として、はるかに小さい幅になり得るということである。
【００２５】
値ｘｔ＿ｋ−１がリード線１〜ｍ−１上に出力され、かつ値ｘｔ＿ｋがリード線ｍ〜ｎ上に出力されるように変換器が構成される場合に、対応する考察が当てはまる。
【００２６】
回路には、第１の制御値及び第２の制御値を発生する、かつそれらを第１及び第２の遅延ユニットにそれぞれ出力する制御装置を更に含むのが好ましい。
制御ユニットには、特定の遅延時間を達成するために、どの制御値が選択されなければならないかに関する必要な「知識」を含むことができる。
この知識には、例えば、第１及び第２のクロック信号の周期長さ、又は第２のシフトレジスタの幅ｎが含まれる。
これによって、例えば、ユーザ又は制御コンピュータは、第１及び第２の制御値がどのように選択される必要があるかを知る必要なしに、遅延時間を指定することが可能になる。
制御装置は、指定された遅延時間から正確な制御値を計算し、かつそれらをそれぞれ第１及び第２の遅延ユニットに出力することができる。
【００２７】
本発明による回路の好ましい実施形態において、第１の遅延ユニットは、それが、ｘｔ＿ｋ−１及びｘｔ＿ｋの両方を第２の遅延ユニットに転送するように構成することができる。
これは、第１のクロック信号のｋサイクルだけ遅延された入力信号に加えて、第１のクロック信号のｋ−１サイクルだけ遅延された入力信号もまた出力されるという事実によって、容易に実行することができる。
いずれにせよ、両方の値が、第１の遅延ユニットに存在するので、第２の遅延ユニットへの出力は、通常、実行するのが容易である。
【００２８】
しかしながら、２つの遅延ユニットの出力が不可能な第１の遅延ユニットもまた、用いることが可能である。
これらの場合に、第１の遅延ユニットは、ｘｔ＿ｋ−１だけを第２の遅延ユニットに転送すること可能であり、第２の遅延値ｘｔ＿ｋは、第２の遅延ユニットによって発生することが可能である。
次に、第２の遅延ユニットに転送された信号は、第１のクロックシステムのさらなるサイクルだけ、第２の遅延ユニット内で遅延されることになり、かつそれによって、ｘｔ＿ｋを発生することになろう。
したがって、ｘｔ＿ｋ−１及びｘｔ＿ｋの両方は、第２の遅延ユニットにおいて今度も利用可能になろう。
代替として、ｘｔ＿ｋ−１を発生するための別個の遅延要素が、第２の遅延ユニットに先行することが可能である。
【００２９】
第２のシフトレジスタの入力部における未定義レベルの存在を回避するために、第２のシフトレジスタは、第１のクロック信号が好ましくは存在するトリガ入力部を所持することができる。
第２のシフトレジスタは、信号の立ち上がり又は立ち下がりエッジにおいて、リード線１〜ｎ上に存在する論理値が第２のシフトレジスタのメモリ位置に転送されるように、トリガ入力部における信号に反応することが可能である。
【００３０】
本発明の一態様に関連して、本発明による回路は、顕微鏡で用いられる。
原則として、本発明による回路を使用するように適切に再構成できる顕微鏡が、例えば、本出願人の独国特許出願公開第１０ ２００９ ０５５ ９９３ Ａ１号明細書に開示されている。
本発明による回路は、この文脈において、第１の制御信号から、遅延によって第２の制御信号を導き出すために用いられる。
第１の制御信号は、回路の入力信号を構成し、第２の制御信号は、回路の出力信号によって構成される。
かかる装置の構成のさらなる詳細に関して、読者は、前述の文献を参照されたい。
これにより、その文献内容に対して、参照が明白になされる。
【００３１】
本発明による回路は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラム可能なモジュールにおいて特によく実現することができる。
【００３２】
本発明の教示を有利に具体化し、更に発展させる様々な方法が存在する。
その目的のために、読者は、一方では請求項１に従属する請求項を、他方では図面に関連する本発明の好ましい例示的な実施形態の下記の説明を参照されたい。
図面に関連する本発明の好ましい例示的な実施形態の説明と共に、教示の一般に好ましい実施形態及びさらなる発展の説明もまた提供される。
【図面の簡単な説明】
【００３３】
【図１】第１の遅延ユニット及び第２の遅延ユニットを有する、本発明による回路の例示的な実施形態のブロック図である。
【図２】図１による例示的な実施形態で用いられる変換器の動作方法を概略的に示す。
【図３】本発明による回路を有する、本発明による顕微鏡のブロック図である。
【発明を実施するための形態】
【００３４】
図１は、第１の遅延ユニット１及び第２の遅延ユニット２を有する、本発明による回路の好ましい例示的な実施形態のブロック図である。
入力信号PULS_INは、第１の遅延ユニット１に入力され、かつ第１の制御値ｐに基づいて遅延される。
第１の遅延ユニット１は、可変シフトレジスタ、すなわち、その有効長さｋが、第１の制御値ｐによって影響され得る可変シフトレジスタとして具体化される。
これが具体的に意味することは、第１の制御値ｐが、遅延された入力信号が出力されるシフトレジスタの深さを制御するということである。
入力信号PULS_INは、高レベルと低レベルとの間で切り換わるパルス列又は論理信号であり、入力信号PULS_INの粒度は、第１のクロック信号CLK1によって定義される。
したがって、第１の遅延ユニット１は、第１のクロック信号CLK1によってクロックを計られ、かつ第１のクロック信号CLK1の各立ち上がりエッジにおいて、シフトレジスタメモリ内で入力信号PULS_INを一位置だけ更にシフトする。
【００３５】
第１の遅延ユニット１は、値ｘｔ＿ｋ−１及びｘｔ＿ｋを第２の遅延ユニット２に転送する。
これらの値は、第１のシフトレジスタのｋ番目及びｋ−１番目の位置から取られる。
したがって、値ｘｔ＿ｋ−１は、第１のクロック信号CLK1のｋ−１サイクルだけ入力信号PULS_INを遅延させることによって生成され、値ｘｔ＿ｋは、第１のクロック信号CLK1のｋサイクルだけ入力信号PULS_INを遅延させることによって生成される。
【００３６】
第２の遅延ユニット２内で、変換器３が、２つの値ｘｔ＿ｋ及びｘｔ＿ｋ−１を受信する。
変換器３の機能原理を、図２に関連して、より詳細に説明する。
変換器３には、第２の制御値ｑによって影響され得る組み合わせ論理ユニットが含まれる。
第２の制御値ｑの関数として、値ｘｔ＿ｋ−１は、出力部１〜ｍにおいて出力され、値ｘｔ＿ｋは、出力部ｍ＋１〜ｎにおいて出力される。
特に単純な実施形態において、第２の制御値は、ｎビットの幅を有することができ、値ｘｔ＿ｋ−１は、第２の制御値ｑの位置ｉにおけるビットが論理０に等しい場合には常に、変換器の出力部ｉにおいて出力される。
反対に、第２の制御値ｑのｉ番目のビットにおける論理１の場合に、値ｘｔ＿ｋが、変換器の出力部ｉにおいて出力される。
この方式では、第２の制御値ｑがかなり多数のビットを含まなければならないので、第２の制御値ｑが、任意選択のデコーダ回路（図２には示さず）によって、組み合わせ論理ユニット用の対応する適切な論理値に変換される２進数によって構成されることが考えられる。
【００３７】
変換器３の出力部１〜ｎに存在する論理値は、変換器３を第２のシフトレジスタ４に接続するリード線１〜ｎ上に送信される。
したがって、変換器３によって生成された値ｘｔ＿ｋ−１及びｘｔ＿ｋは、第２のシフトレジスタ４のｎ入力部にそれぞれ存在する。
第２のシフトレジスタ４には、トリガ入力部及びクロック入力部が含まれ、第１のクロック信号CLK1は、トリガ入力部に存在し、第２のクロック信号CLK2は、クロック入力部に存在する。
トリガ入力部は、印加されたクロック信号の立ち上がりエッジにおいて、入力部１〜ｎに存在する論理値が、第２のシフトレジスタ４内のシフトレジスタメモリ（図示せず）に伝達されるように、用いられる。
シフトレジスタメモリに記憶された値は、クロック入力部に存在するクロック信号によって連続的に出力される。
第２のクロック信号CLK2の各立ち上がりエッジと共に、シフトレジスタメモリの現在アドレスされているメモリ位置から次のメモリ位置への切り換えが発生し、その結果、シフトレジスタメモリに記憶された全ての値が、シフトレジスタ４の出力部を介して少しずつ出力される。
第２のシフトレジスタの出力信号は、第２の遅延ユニット２の出力信号及びしたがって全体としての回路の出力信号PULS_OUTを同時に構成する。
【００３８】
第２のクロック信号CLK2は、第２のクロック信号CLK2の周波数が第１のクロック信号CLK1のｎ倍多重であるように発生される。
したがって、
ｆＣＬＫ１：ｆＣＬＫ２＝１：ｎ
であり、この式において、ｆＣＬＫ１は、第１のクロック信号CLK1の周波数であり、ｆＣＬＫ２は、第２のクロック信号CLK2の周波数であり、周波数ｆＣＬＫ１、ｆＣＬＫ２は、それぞれの周期長さＴＣＬＫ１、ＴＣＬＫ２の逆数であると仮定される。
【００３９】
図３は、本発明による回路を有する、本発明による顕微鏡を示す。
本発明による回路は、その不可欠な配線要素を含み、破線によって囲まれている。
回路に加えて、本発明による顕微鏡には、試料（図示せず）を照明するための照明レーザ光ビーム６を発生するレーザ光源５が含まれる。
照明レーザビーム６は、例えば、試料の蛍光の結果として、照明レーザビーム６から作られる検出光７を試料において生成する。
検出光７は、検出装置８に伝わり、検出装置８は、検出光から検出信号を発生する。
検出装置８は、検出信号から測定信号１０を発生する、かつそれを出力する測定システム９に接続される。
【００４０】
配線要素を含む回路には、図１による第１及び第２の遅延ユニット１及び２と、制御ユニット１３と、遅延計算ユニット１４と、クロック発生器１５と、が含まれる。
制御ユニット１３によって発生された入力信号PULS_INが、第１の遅延ユニット１の入力部に印加される。
【００４１】
遅延計算ユニット１４は、総遅延時間ｗを入力値として受信し、この総遅延時間ｗから、遅延計算ユニット１４は、第１及び第２の遅延ユニット１及び２用の第１及び第２の制御値ｐ及びｑを計算する。
この目的のために、遅延計算ユニット１４は、制御値ｐ及びｑを正確に計算できるように、回路のパラメータを「知っている」。
パラメータの中には、第１の遅延ユニットにおけるシフトレジスタメモリの幅、第２のシフトレジスタ４の幅ｎ、及び第１のクロック信号CLK1の周波数がある。
２つの制御値ｐ及びｑは、第１及び第２の遅延ユニット１及び２の対応する入力部に転送される。
【００４２】
クロック発生器１５は、第１のクロック信号CLK1及び第２のクロック信号CLK2を発生し、第２のクロック信号CLK2の周波数は、第１のクロック信号CLK1のｎ倍多重として発生される。
第１のクロック信号CLK1は、第１の遅延ユニット１のクロック入力部及び第２の遅延ユニット２のトリガ入力部に転送される。
第２のクロック信号CLK2は、第２の遅延ユニット２のクロック入力部に印加される。
【００４３】
レーザ光源５は、第１の制御信号１１で制御され、検出装置８は、第２の制御信号１２で制御される。
第１の制御信号１１は、制御ユニット１３によって発生されるパルス列によって構成され、かつ入力信号PULS_INとして第１の遅延ユニット１に転送される。
第２の制御信号は、第１の制御信号１１を遅延させることにより、本発明による回路によって発生され、遅延は、遅延計算ユニット１４に入力される総遅延時間ｗによって定義可能である。
【００４４】
繰り返しを回避するために、一般的な説明の部分及び本発明による装置の更に有利な実施形態に関する添付の特許請求の範囲に対して参照がなされる。
【００４５】
最後に、上記の本発明による回路及び本発明による方法の例示的な実施形態が、単に請求される教示の説明のためにのみ働き、それを例示的な実施形態に限定しないことに明確に留意されたい。
【符号の説明】
【００４６】
１ 第１の遅延ユニット
２ 第２の遅延ユニット
３ 変換器
４ 第２のシフトレジスタ
５ レーザ光源
６ 照明レーザビーム
７ 検出光
８ 検出装置
９ 測定システム
１０ 測定信号
１１ 第１の制御信号
１２ 第２の制御信号
１３ 制御ユニット
１４ 遅延計算ユニット
１５ クロック発生器
PULS_IN 入力信号
PULS_OUT 出力信号
ｋ 第１のシフトレジスタの有効長さ
ｍ ｘｔ＿ｋ−１及びｘｔ＿ｋの出力間の境界
ｎ 第２のシフトレジスタの幅
ｐ 第１の制御値
ｑ 第２の制御値
ｗ 総遅延時間
【図１】
2014168254.tif 000003
【図２】
2014168254.tif 000004
【図３】
2014168254.tif 000005