(57)【要約】【課題】小型化が可能な半導体装置を提供すること。【解決手段】実施形態に係る半導体装置１０は、素子領域１１、複数のパッド領域１３ａ、および複数の入出力領域１３ｂ、を有する。素子領域１１は、半導体基板１７に半導体素子が設けられた領域である。複数のパッド領域１３ａのそれぞれは、半導体基板１７の裏面側に配置された入出力パッド２３を含む領域であり、素子領域１１の周囲の周辺領域１２に設けられている。複数の入出力領域１３ｂは、半導体基板１７の表面側に配置された、半導体素子を保護するＥＳＤ保護回路２７を含む領域であり、周辺領域１２に設けられている。複数のパッド領域１３ａと複数の入出力領域１３ｂとは、素子領域１１の外周に沿って交互に配列されている。【選択図】図１
2014013806.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に半導体素子が設けられた素子領域と、
この素子領域の周囲の周辺領域に設けられ、前記半導体基板の裏面側に配置された入出力パッドがそれぞれに含まれる複数のパッド領域と、
前記周辺領域に設けられ、前記半導体基板の表面側に配置された前記半導体素子を保護する保護回路がそれぞれに含まれる複数の入出力領域と、
を有し、
前記複数のパッド領域と前記複数の入出力領域とは、前記素子領域の外周の少なくとも一部に沿って交互に配列されることを特徴とする半導体装置。
【請求項２】
前記複数のパッド領域および前記複数の入出力領域を通過するように前記周辺領域にリング状に設けられ、前記半導体素子に一定の電圧を供給する電源用配線をさらに有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源用配線は、複数本設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
複数本の前記電源用配線はそれぞれ、第１層電源配線と、前記第１層電源配線の上方に設けられた第２層電源配線と、を有し、
前記第１層電源配線と前記第２層電源配線とは、これらの配線間に設けられたヴィアによって接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記周辺領域の前記半導体基板の表面側には、前記素子領域内の前記半導体素子と前記入出力パッドとの間で信号の入出力を行うための配線が設けられており、
前記複数本の電源用配線はそれぞれ、前記配線の上方に設けられていることを特徴とする請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置において、例えばＣＭＯＳイメージセンサ等の半導体素子が形成された四角形状の素子領域の周囲の周辺領域には、複数のパッド領域および複数の入出力領域が設けられている。複数のパッド領域のそれぞれには入出力パッドが含まれており、複数の入出力領域のそれぞれには半導体素子を保護するためのＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路が含まれている。
【０００３】
複数のパッド領域は、各領域の入出力パッドに入出力される電源電圧、入出力信号等が相互に干渉することを抑制する等の理由により、互いに所定の間隔だけ離間するように配置される。そして、各入出力領域は、素子領域とパッド領域との間に配置される。
【０００４】
このように、従来の半導体装置において、複数のパッド領域および複数の入出力領域はそれぞれ、互いに所定の間隔だけ離間して配置されている。複数のパッド領域間および複数の入出力領域間はそれぞれデッドスペースであり、これらのデッドスペースが、半導体装置のさらなる小型化を阻害する要因となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１４７２３０号公報
【特許文献２】特開２０１１−６１０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、小型化が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
実施形態に係る半導体装置は、素子領域、複数のパッド領域、および複数の入出力領域、を有する。前記素子領域は、半導体基板に半導体素子が設けられた領域である。前記複数のパッド領域のそれぞれは、前記半導体基板の裏面側に配置された入出力パッドを含む領域であり、前記素子領域の周囲の周辺領域に設けられている。前記複数の入出力領域は、前記半導体基板の表面側に配置された前記半導体素子を保護する保護回路を含む領域であり、前記周辺領域に設けられている。前記複数のパッド領域と前記複数の入出力領域とは、前記素子領域の外周の少なくとも一部に沿って交互に配列されている。
【図面の簡単な説明】
【０００８】
【図１】実施形態に係る半導体装置を示す模式的な平面図である。
【図２】図１の一点鎖線Ｘ−Ｘ´に沿った半導体装置の部分断面図である。
【図３】図１の一点鎖線Ｙ−Ｙ´に沿った半導体装置の部分断面図である。
【図４】図１の一点鎖線Ｚ−Ｚ´に沿った半導体装置の部分断面図である。
【図５】比較例に係る半導体装置の図２に相当する部分断面図である。
【図６】図１に示す半導体装置を用いた電子機器を示す電気ブロック図である。
【図７】実施形態の変形例に係る半導体装置を示す模式的な平面図である。
【発明を実施するための形態】
【０００９】
以下に、実施形態に係る半導体装置について説明する。図１は、本実施形態に係る半導体装置を示す模式的な平面図である。図１に示すように、半導体装置１０の略中央部分には、例えば略四角形状に素子領域１１が設けられている。
【００１０】
素子領域１１には、半導体素子として、例えばＣＭＯＳイメージセンサが設けられている。すなわち、本実施形態に係る半導体装置１０は、例えば固体撮像装置である。
【００１１】
素子領域１１の周辺の周辺領域１２には、複数のパッド領域１３ａおよび複数の入出力領域１３ｂが設けられている。パッド領域１３ａのそれぞれには、素子領域１１内の半導体素子に電気的に接続される入出力パッド（図２乃至図４）が設けられている。なお、入出力パッドについては、後に詳述する。
【００１２】
入出力領域１３ｂのそれぞれは、パッド領域１３ａと一対一に対応した領域である。各入出力領域１３ｂは、素子領域１１を保護するための回路であるＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）保護回路（図３）を含む領域である。なお、入出力領域１３ｂについても、後に詳述する。
【００１３】
このような複数のパッド領域１３ａおよび複数の入出力領域１３ｂは、素子領域１１の外周の形状を構成する４辺Ｌ１、Ｌ２、Ｌ３、Ｌ４のいずれかに近接する周辺領域１２に配置される。
【００１４】
辺Ｌ１に近接する周辺領域１２において、複数のパッド領域１３ａおよび複数の入出力領域１３ｂは、辺Ｌ１に沿って交互に配列されている。他の３辺Ｌ２、Ｌ３、Ｌ４に近接する周辺領域１２においても同様に、複数のパッド領域１３ａおよび複数の入出力領域１３ｂは、辺Ｌ２、Ｌ３、Ｌ４に沿って交互に配列されている。
【００１５】
すなわち、複数のパッド領域１３ａおよび複数の入出力領域１３ｂは、素子領域１１の外周に沿って交互に配列されている。
【００１６】
このように複数のパッド領域１３ａおよび複数の入出力領域１３ｂが配置されても、複数のパッド領域１３ａは、互いに所定の間隔だけ離間するように配置される。従って、各領域１３ａの入出力パッドに入出力される電源電圧、入出力信号等が相互に干渉することが抑制される。
【００１７】
また、周辺領域１２には、第１の電源用配線ＶＤＤ、および第２の電源用配線ＶＳＳが設けられている。第１、第２の電源用配線ＶＤＤ、ＶＳＳはそれぞれ素子領域１１を囲うリング状であって、全てのパッド領域１３ａおよび入出力領域１３ｂを通過するように設けられている。第１、第２の電源用配線ＶＤＤ、ＶＳＳはそれぞれ、コンタクト領域９を介して一部のパッド領域１３ａに接続されている。他方、第１、第２の電源用配線ＶＤＤ、ＶＳＳはそれぞれ、素子領域１１に接続されている。すなわち、第１、第２の電源用配線ＶＤＤ、ＶＳＳはそれぞれ、入出力パッド（後述の電源用入力パッド）と、素子領域１１内の半導体素子と、を電気的に接続する。従って、半導体素子において必要な電源電圧等の定電圧は、一部の入出力パッドおよび第１、第２の電源用配線ＶＤＤ、ＶＳＳを介して、装置の外部から半導体素子に供給される。
【００１８】
図２は、図１の一点鎖線Ｘ−Ｘ´に沿った半導体装置の一部を示す部分断面図である。図３は、図１の一点鎖線Ｙ−Ｙ´に沿った半導体装置の一部を示す部分断面図である。図４は、図１の一点鎖線Ｚ−Ｚ´に沿った半導体装置の一部を示す部分断面図である。
【００１９】
まず、素子領域１１について説明する。図２乃至図４にそれぞれ示すように、素子領域１１には、例えば裏面照射型のＣＭＯＳイメージセンサが設けられている。裏面照射型のＣＭＯＳイメージセンサは、フォトダイオード部１４（以下、ＰＤ部１４と称する）、読み出し用のゲート電極１５、フローティングディフュージョン部１６（以下、ＦＤ部１６と称する）、リセット用ＭＯＳトランジスタ（図示せず）、および増幅用ＭＯＳトランジスタ（図示せず）、を含む単位セルが、マトリクス状に配置されたものである。
【００２０】
各単位セルにおいて、ＰＤ部１４は、受光層１４ａおよび保護層１４ｂを有する。受光層１４ａ、入射光を光電変換して得た信号電荷を蓄積するための電荷蓄積領域であって、たとえば、半導体基板としてのシリコン基板１７の表面に形成された、Ｎ型の不純物拡散層である。
【００２１】
保護層１４ｂは、受光層１４ａの結晶欠陥を抑制することによって暗電流を抑制するための層であって、受光層１４ａの表面に設けられた、Ｐ−型の不純物拡散層である。
【００２２】
なお、受光層１４ａと、この層１４ａの直下のシリコン基板１７と、によってＰＮ接合が形成されている。このＰＮ接合がフォトダイオードとして機能する。すなわち、ＰＤ部１４は、受光層１４ａおよび保護層１４ｂを有する他、受光層１４ａの直下のシリコン基板１７の一部を含んでいる。
【００２３】
読み出し用のゲート電極１５は、ＰＤ部１４において発生する信号電荷を制御するための電極である。このゲート電極１５は、シリコン基板１７の表面上において、ＰＤ部１４に隣接して設けられている。ゲート電極１５は、例えばポリシリコンなどからなる。
【００２４】
ＦＤ部１６は、読み出し用のゲート電極１５によってＰＤ部１４から読み出された信号電荷を電圧に変換するための層である。ＦＤ部１６は、シリコン基板１７の表面において、読み出し用のゲート電極１５を挟んでＰＤ部１４に対向する位置に設けられた、Ｎ＋型の不純物拡散層である。
【００２５】
すなわち、ＰＤ部１４、読み出し用のゲート電極１５、およびＦＤ部１６は、トランジスタを構成している。
【００２６】
なお、便宜上図示を省略するが、リセット用ＭＯＳトランジスタと増幅用ＭＯＳトランジスタはそれぞれ、シリコン基板の表面側に設けられている。
【００２７】
このように構成された複数の単位セルは、シリコン基板１７を貫通する画素分離部１８によって画素分離されている。画素分離部１８は、シリコン基板１７の表面に設けられた画素分離用のＳＴＩ１８ａ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と、ＳＴＩ１８ａの裏面からシリコン基板１７の裏面まで延伸するＰ型の画素分離層１８ｂからなる。
【００２８】
素子領域１１のシリコン基板１７の裏面上には、素子領域用パッシベーション膜１９を介してカラーフィルタ２０およびマイクロレンズ２１が設けられている。これらのカラーフィルタ２０およびマイクロレンズ２１は、単位セル毎に設けられている。
【００２９】
このような裏面照射型のＣＭＯＳイメージセンサにおいて、マイクロレンズ２１は、シリコン基板１７の裏面側から照射される入射光を集光する。集光される入射光は、カラーフィルタ２０およびシリコン基板１７を透過してＰＤ部１４に到達する（ＰＤ部１４で受光される）。
【００３０】
次に、素子領域１１の周囲の周辺領域１２について説明する。周辺領域１２のシリコン基板１７の裏面上には、裏面絶縁膜２２が設けられている。この裏面絶縁膜２２のうち、入出力パッド２３が設けられる領域の一部は除去されている（図２および図４）。
【００３１】
図２および図４に示すように、裏面絶縁膜２２上には、入出力パッド２３が設けられている。各入出力パッド２３は、例えばアルミニウム等の金属からなるものであり、除去された領域を含む裏面絶縁膜２２上に設けられている。
【００３２】
各入出力パッド２３は、電源電圧等の一定の電圧を装置１０の外部から素子領域１１内の半導体素子に供給するための電源用入力パッド２３ａ（図２）、または装置１０の外部と素子領域１１内の半導体素子との間で信号の入出力を行うための信号用入出力パッド２３ｂ（図４）からなる。なお、本実施形態において、電源用入力パッド２３ａは、素子領域１１内の半導体素子に０Ｖの電圧を供給する、すなわち、素子領域内の半導体素子を接地するための接地用パッドを含むものとする。
【００３３】
図２乃至図４に示すように、周辺領域１２において、入出力パッド２３を含む裏面絶縁膜２２上には、周辺領域用パッシべーション膜２４が設けられている。このパッシべーション膜２４は、図２および図４に示すように、入出力パッド２３の一部が露出するように、裏面絶縁膜２２上に設けられている。
【００３４】
なお、素子領域１１に設けられた素子領域用パッシべーション膜１９は、周辺領域１２まで延伸して設けられている。すなわち、素子領域用パッシべーション膜１９は、周辺領域１２において、周辺領域用パッシべーション膜２４を覆うように設けられている。
【００３５】
図２および図４に示すように、周辺領域１２のシリコン基板１７において、入出力パッド２３に対応する位置には、シリコン基板１７を貫通する貫通電極であるコンタクト層２５が設けられている。すなわち、シリコン基板１７には、この基板１７を貫通する貫通孔が設けられている。そして、貫通孔の内壁には、コンタクト用絶縁膜２６が設けられている。上述のコンタクト層２５は、コンタクト用絶縁膜２６が設けられた貫通孔内を埋めるように設けられている。このコンタクト層２５は、例えば適量の不純物が添加された低抵抗ポリシリコンからなる。
【００３６】
また、コンタクト層２５は、シリコン基板１７の裏面側において、入出力パッド２３に接している。すなわち、コンタクト層２５は、入出力パッド２３と電気的に接続されている。
【００３７】
入出力パッド２３が設けられたパッド領域１３ａの間の入出力領域１３ｂにおいて、図３に示すように、シリコン基板１７の表面上には、ＥＳＤ保護回路２７が設けられている。ＥＳＤ保護回路２７は、この回路２７を含む入出力領域１３ｂに対応するパッド領域１３ａの入出力パッド２３（例えば図４に示す信号用入出力パッド２３ｂ）にサージ電圧等の高電圧が印加された場合に、この高電圧に基づく大電流が素子領域１１内の半導体素子に流れることを抑制するための回路である。ＥＳＤ保護回路２７は、例えば複数個のトランジスタ素子２７ａを含んでおり、入出力パッド２３に大電圧が印加された場合に、この大電圧に基づく大電流を後述する電源用配線ＶＤＤまたはＶＳＳを介して他の入出力パッド２３（例えば接地用に用いられる電源用入力パッド２３ａ）に流す。
【００３８】
なお、入出力領域１３ｂには、ＥＳＤ保護回路２７とは異なる他の素子または回路等が設けられていてもよい。パッド領域１３ａに電源用入力パッド２３ａが設けられている場合、対応する入出力領域１３ｂには、ＥＳＤ保護回路２７が設けられている。パッド領域１３ａに信号用入出力パッド２３ｂが設けられている場合、対応する入出力領域１３ｂには、ＥＳＤ保護回路２７の他に、入力ドライバ、出力ドライバ、プルダウン回路、プルアップ回路が設けられていてもよい。
【００３９】
図２乃至図４に示すように、周辺領域１２において、ＥＤＳ保護回路２７（図３）を含むシリコン基板１７の表面上には、層間絶縁膜２８が設けられている。この層間絶縁膜２８は、素子領域１１のシリコン基板１７の表面上まで延伸して設けられている。
【００４０】
図２および図４に示すように、周辺領域１２の層間絶縁膜２８には、この絶縁膜２８を貫通する配線コンタクト２９が設けられている。配線コンタクト２９は、絶縁膜２８の裏面側において、シリコン基板１７を貫通するコンタクト層２５に接し、絶縁膜２８の表面側において、配線コンタクト２９の表面が露出するように設けられている。すなわち、配線コンタクト２９は、層間絶縁膜２８を貫通するように設けられており、コンタクト層２５と電気的に接続されている。
【００４１】
なお、図１に示すコンタクト領域９には、コンタクト層２５および配線コンタクト２９が含まれる。
【００４２】
図２乃至図４に示すように、層間絶縁膜２８上には、多層配線３０が設けられている。多層配線３０は例えば、周辺領域１２において３層からなり、素子領域１１において５層からなる。
【００４３】
すなわち、層間絶縁膜２８上には、上方に向かって第１層配線３０ａ、第２層配線３０ｂ、および第３層配線３０ｃがこの順に、互いに上下方向において離間するように設けられている。さらに、素子領域１１において、第３層配線３０ｃの上方には、第４層配線３０ｆが設けられており、第４層配線３０ｆの上方には、第５層配線３０ｇが設けられている。
【００４４】
周辺領域１２において、第１層配線３０ａと第２層配線３０ｂとの間には、第１層ヴィア３０ｄ、第２層配線３０ｂと第３層配線３０ｃとの間には、第２層ヴィア３０ｅが設けられている。これらのヴィア３０ｄ、３０ｅを介して、第１層配線３０ａ乃至第３層配線３０ｃは相互に電気的に接続されている。これらの各配線３０ａ、３０ｂ、３０ｃおよび各ヴィア３０ｄ、３０ｅは、それぞれ例えば銅（Ｃｕ）からなる。
【００４５】
なお、図示は省略しているが、素子領域１１において、第３層配線３０ｃと第４層配線３０ｆとの間にもヴィアが設けられており、このヴィアを介して第３層配線３０ｃと第４層配線３０ｆとは電気的に接続されている。同様に、第４層配線３０ｆと第５層配線３０ｇとの間にもヴィアが設けられており、このヴィアを介して第４層配線３０ｆと第５層配線３０ｇとは電気的に接続されている。
【００４６】
多層配線３０を構成する第１層配線３０ａは、層間絶縁膜２８の表面から露出する配線コンタクト２９に接するように設けられている。すなわち、多層配線３０の第１層配線３０ａは、配線コンタクト２９と電気的に接続されている。
【００４７】
この多層配線３０には、主に、素子領域１１に設けられた半導体素子に供給される入力信号、および半導体素子から出力される出力信号が伝搬される。
【００４８】
多層配線３０の最上層配線（第３層配線３０ｃ）の上方には、第１の電源用配線ＶＤＤおよび第２の電源用配線ＶＳＳが設けられている。すなわち、入出力パッド２３の上方（図２、図４）、およびＥＳＤ保護回路２７の上方（図３）には、第１、第２の電源用配線ＶＤＤ、ＶＳＳが設けられている。
【００４９】
第１の電源用配線ＶＤＤは、例えば第１層電源配線３１ａおよび第２層電源配線３１ｂを有する。第２層電源配線３１ｂは、第１層電源配線３１ａの上方に配置されている。第１層電源配線３１ａと第２層電源配線３１ｂとの間にはヴィア３１ｃが設けられており、第１層電源配線３１ａと第２層電源配線３１ｂとは、このヴィア３１ｃによって相互に電気的に接続されている。
【００５０】
同様に、第２の電源用配線ＶＳＳは、例えば第１層電源配線３１ａおよび第２層電源配線３１ｂを有する。第２層電源配線３１ｂは、第１層電源配線３１ａの上方に配置されている。第１層電源配線３１ａと第２層電源配線３１ｂとの間にはヴィア３１ｃが設けられており、第１層電源配線３１ａと第２層電源配線３１ｂとは、このヴィア３１ｃによって相互に電気的に接続されている。
【００５１】
例えば第１の電源用配線ＶＤＤは、図２に示すように、電源用入力パッド２３ａの上方において、電源ヴィア３２を介して多層配線３０の最上層配線（第３層配線３０ｃ）に接するように設けられている。すなわち、第１の電源用配線ＶＤＤは、電源ヴィア３２、多層配線３０、配線コンタクト２９、およびコンタクト層２５を介して電源用入力パッド２３ａに電気的に接続されている。第２の電源用配線ＶＳＳは、他の電源用入力パッド２３ａの上方において、同様に設けられている。なお、これらの電源用配線等３１ａ乃至３１ｃおよび電源ヴィア３２はそれぞれ、例えば銅（Ｃｕ）からなる。
【００５２】
他方、これらの電源用配線ＶＤＤ、ＶＳＳはそれぞれ、素子領域１１に設けられた半導体素子に接続されている。半導体素子がＣＭＯＳイメージセンサである場合、第１、第２の電源用配線ＶＤＤ、ＶＳＳはそれぞれ、例えばＣＭＯＳイメージセンサ内に設置されている行選択回路、ＡＤコンバータ、 参照電圧回路、タイミング発生回路、ロジック回路、入出力領域１３ｂ内に設置されている入力ドライバ、出力ドライバ等に接続されている。
【００５３】
層間絶縁膜２８の表面上には、多層配線３０および電源配線ＶＤＤ、ＶＳＳを覆うように表面絶縁膜３３が設けられている。そして、表面絶縁膜３３の表面上には、支持基板３４が貼合されている。
【００５４】
以上に説明した本実施形態に係る半導体装置１０によれば、パッド領域１３ａおよび入出力領域１３ｂが、素子領域１１の周に沿って交互に配列されている。すなわち、入出力領域１３ｂは、主に従来の半導体装置においてデッドスペースであったパッド領域１３ａの間に設けられている。従って、本実施形態に係る半導体装置１０によれば、従来の半導体装置より小型化することができる。
【００５５】
また、本実施形態に係る半導体装置１０によれば、比較例に係る半導体装置と比較して、ほぼ同程度の厚さを維持しながら、比較例に係る半導体装置より小型化することができる。以下、この理由を説明する。
【００５６】
図５は、比較例に係る半導体装置１００の図２に相当する部分断面図である。図５に示すように、比較例に係る半導体装置１００は、素子領域１１１および周辺領域１１２からなる。周辺領域１１２において、ＥＳＤ保護回路１２７が設けられた入出力領域１１３ｂは、素子領域１１１とパッド領域１１３ａとの間に設けられている。各電源用配線ＶＤＤ´、ＶＳＳ´は、ＥＳＤ保護回路１２７の上方、すなわち、入出力領域１１３ｂに含まれるように設けられている。
【００５７】
半導体装置１００を小型化する目的のため、比較例に係る半導体装置１００において、入出力領域１１３ｂは可能な限り狭く設けている。その結果、図示するように、各電源用配線ＶＤＤ´、ＶＳＳ´のそれぞれを構成する配線の配線幅ＷＶＯは、可能な限り狭く設けている。そして、各電源用配線ＶＤＤ´、ＶＳＳ´のそれぞれは、例えば４層に多層化されている。
【００５８】
このように比較例に係る半導体装置１００において、各電源用配線ＶＤＤ´、ＶＳＳ´は多層化されており、パッド領域１１３ａに含まれる多層配線１３０よりも多層化されている。この結果、各電源用配線ＶＤＤ´、ＶＳＳ´と多層配線１３０との間に段差が生じる。この段差を解消するために、比較例に係る半導体装置１００において、多層配線１３０の上方には、ダミー配線１３５が設けられている。
【００５９】
このような比較例に係る半導体装置１００に対して、本実施形態に係る半導体装置１０において、例えば図２に示すように、比較例に係る半導体装置１００の電源用配線ＶＤＤ´、ＶＳＳ´より配線幅ＷＶＮを広く設け、比較例に係る半導体装置１００の電源用配線ＶＤＤ´、ＶＳＳ´より少ない層数の電源用配線ＶＤＤ、ＶＳＳを、比較例に係る半導体装置１００においてダミー配線１３５が設けられていた部分に設けている。従って、本実施形態に係る半導体装置１０によれば、比較例に係る半導体装置１００と比較して、ほぼ同程度の厚さを維持しながら、比較例に係る半導体装置１００より小型化することができる。
【００６０】
さらに、本実施形態に係る半導体装置１０によれば、ダミー配線を設ける必要がないため、比較例に係る半導体装置１００と比較して、容易に製造することもできる。
【００６１】
以上に説明した本実施形態に係る半導体装置１０として、素子領域１１に半導体素子としてＣＭＯＳイメージセンサが設けられた固体撮像装置は、ロジック回路を含んでおり、小型のカメラモジュールに搭載される。そして、この小型のカメラモジュールは、デジタルカメラ、携帯電話等の電子機器に搭載されて使用される。図６は、本実施形態に係る半導体装置１０の一例である固体撮像装置を搭載した電子機器を模式的に示すブロック図である。
【００６２】
図６に示すように、電子機器４０は、カメラモジュール４１を有する。カメラモジュール４１は、素子領域１１（図１）に設けられたＣＭＯＳイメージセンサ４２、およびロジック回路４３、を含む固体撮像装置４４と、固体撮像装置４４のＣＭＯＳイメージセンサ４２に光を集光するためのレンズ４５、を有する。この電子機器４０は、カメラモジュール４１の他に、カメラモジュール４１から出力される信号を記憶する記憶部４６、およびカメラモジュール４１から出力される信号に基づく画像を表示する表示部４７、を有する。
【００６３】
この電子機器４０において、カメラモジュール４１のレンズ４５で集光された光は、ＣＭＯＳイメージセンサ４２において受光される。するとＣＭＯＳイメージセンサ４２は、受光した光に応じた電圧信号をロジック回路４３に出力する。ロジック回路４３は、受け取った電圧信号に対して所望の信号処理を行い、記憶部４６または表示部４７に出力する。表示部４７は、ロジック回路４３で信号処理された信号を、ロジック回路４３または記憶部４６から受け取り、受け取った信号に基づく画像を表示する。
【００６４】
このように、本実施形態に係る半導体装置１０の一例である固体撮像装置をカメラモジュール４１に搭載すれば、カメラモジュール４１を小型化することができる。また、このカメラモジュール４１を電子機器４０に搭載すれば、電子機器４０を小型化することができる。
【００６５】
以上に、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の趣旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００６６】
例えば図７に示す半導体装置５０のように、素子領域５１を構成する４辺のうちの２辺（例えば辺Ｌ１および辺Ｌ３）の近傍に配置される複数のパッド領域５３ａおよび複数の入出力領域５３ｂのみが、例えば辺Ｌ１および辺Ｌ３に沿って交互に配列されてもよい。
【００６７】
この場合、素子領域５１の他の２辺（辺Ｌ２および辺Ｌ４）の近傍には、これらの辺に沿ってパッド領域５３ａが互いに離間して配列される。そして、素子領域５１とパッド領域５３ａとの間には、入出力領域５３ｂが設けられる。
【００６８】
この半導体装置５０であっても、辺Ｌ１および辺Ｌ３に近接する入出力領域５３ｂは主に、従来の半導体装置においてデッドスペースであったパッド領域５３ａ間に設けられている。従って、半導体装置５０を小型化することができる。
【００６９】
このように、複数のパッド領域５３ａおよび複数の入出力領域５３ｂは、素子領域１１の周の少なくとも一部に沿って交互に配列されれば、半導体装置５０を小型化することができる。
【符号の説明】
【００７０】
９・・・コンタクト領域
１０、５０、１００・・・半導体装置
１１、５１・・・素子領域
１２・・・周辺領域
１３ａ、５３ａ、１１３ａ・・・パッド領域
１３ｂ、５３ｂ、１１３ｂ・・・入出力領域
１４・・・フォトダイオード部（ＰＤ部）
１４ａ・・・受光層
１４ｂ・・・保護層
１５・・・（読み出し用の）ゲート電極
１６・・・フローティングディフュージョン部（ＦＤ部）
１７・・・シリコン基板
１８・・・画素分離部
１８ａ・・・ＳＴＩ
１８ｂ・・・画素分離層
１９・・・素子領域用パッシベーション膜
２０・・・カラーフィルタ
２１・・・マイクロレンズ
２２・・・裏面絶縁膜
２３・・・入出力パッド
２３ａ・・・電源用入力パッド
２３ｂ・・・信号用入出力パッド
２４・・・周辺領域用パッシベーション膜
２５・・・コンタクト層
２６・・・コンタクト用絶縁膜
２７、１２７・・・ＥＳＤ保護回路
２７ａ・・・トランジスタ素子
２８・・・層間絶縁膜
２９・・・配線コンタクト
３０、１３０・・・多層配線
３０ａ・・・第１層配線
３０ｂ・・・第２層配線
３０ｃ・・・第３層配線
３０ｄ・・・第１層ヴィア
３０ｅ・・・第２層ヴィア
３０ｆ・・・第４層配線
３０ｇ・・・第５層配線
３１ａ・・・第１層電源配線
３１ｂ・・・第２層電源配線
３１ｃ・・・ヴィア
３２・・・電源ヴィア
３３・・・表面絶縁膜
３４・・・支持基板
４０・・・電子機器
４１・・・カメラモジュール
４２・・・ＣＭＯＳイメージセンサ
４３・・・ロジック回路
４４・・・固体撮像装置
４５・・・レンズ
４６・・・記憶部
４７・・・表示部
１３５・・・ダミー配線
ＶＤＤ、ＶＤＤ´、ＶＳＳ、ＶＳＳ´・・・電源用配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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