(57)【要約】【課題】クロック信号のタイミングを調節できる半導体装置を提供する。または品質の良い半導体装置などを提供する。【解決手段】第１のトランジスタを有し、第２のトランジスタを有する回路を有し、第１のトランジスタのチャネルは酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲートに電気的に接続され、回路には第１のクロック信号が入力され、回路は第２のクロック信号を出力し、第２のクロック信号のタイミングは第１のクロック信号と異なっている半導体装置を提供する。【選択図】図１
2014161007.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタを有し、
第２のトランジスタを有する回路を有し、
前記第１のトランジスタのチャネルは酸化物半導体層を有し、
前記第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は前記第２のトランジスタのゲートに電気的に接続され、
前記回路には第１のクロック信号が入力され、
前記回路は第２のクロック信号を出力し、
前記第２のクロック信号のタイミングは前記第１のクロック信号と異なることを特徴とする半導体装置。
【請求項２】
第１のトランジスタを有し、
第２のトランジスタを有し、
前記第１のトランジスタのチャネルは酸化物半導体層を有し、
前記第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は前記第２のトランジスタのゲートに電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方には第１のクロック信号が入力され、
前記第２のトランジスタの前記ソース及び前記ドレインの他方は第２のクロック信号を出力し、
前記第２のクロック信号のタイミングは前記第１のクロック信号と異なることを特徴とする半導体装置。
【請求項３】
第１のトランジスタを有し、
第２のトランジスタを有し、
第１のインバータを有し、
第２のインバータを有し、
前記第１のトランジスタのチャネルは酸化物半導体層を有し、
前記第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は前記第２のトランジスタのゲートに電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方に、前記第１のインバータを介して、第１のクロック信号が入力され、
前記第２のトランジスタの前記ソース及び前記ドレインの他方から、前記第２のインバータを介して、第２のクロック信号を出力し、
前記第２のクロック信号のタイミングは前記第１のクロック信号と異なることを特徴とする半導体装置。
【請求項４】
第１のトランジスタを有し、
第２のトランジスタを有し、
第１のインバータを有し、
第２のインバータを有し、
容量素子を有し、
前記第１のトランジスタのチャネルは酸化物半導体層を有し、
前記第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は前記第２のトランジスタのゲートに電気的に接続され、
第１のクロック信号が、前記第１のインバータを介して、前記第２のトランジスタのソース及びドレインの一方及び前記第２のインバータに入力され、
前記第２のトランジスタの前記ソース及び前記ドレインの他方は前記容量素子の一方の電極に電気的に接続され、
第２のクロック信号が前記第２のインバータから出力され、
前記第２のクロック信号のタイミングは前記第１のクロック信号と異なることを特徴とする半導体装置。
【請求項５】
第１のトランジスタを有し、
第２のトランジスタを有する回路を有し、
フリップフロップを有し、
論理回路を有し、
前記第１のトランジスタのチャネルは酸化物半導体層を有し、
前記論理回路の出力は前記第１のトランジスタのゲートに入力され、
前記第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、
前記第１のトランジスタの前記ソース及び前記ドレインの他方は前記第２のトランジスタのゲートに電気的に接続され、
前記回路には第１のクロック信号が入力され、
前記回路は第２のクロック信号を前記フリップフロップに出力し、
前記論理回路には第２の信号及び前記フリップフロップの出力信号が入力され、
前記第２のクロック信号のタイミングは前記第１のクロック信号と異なることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明は、例えば、半導体装置、表示装置、発光装置、蓄電装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明は、例えば、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
【背景技術】
【０００２】
特許文献１には複数のクロックバッファを設けてクロック信号のタイミングを調節する回路が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１２４５５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一態様は、クロック信号のタイミングを調節できる半導体装置を提供することを課題とする。または、本発明の一態様は、品質の良い半導体装置などを提供することを課題とする。
【０００５】
本発明の一態様は、オフ電流の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、消費電力の低い半導体装置などを提供することを課題とする。または、本発明の一態様は、目に優しい表示装置などを提供することを課題とする。または、本発明の一態様は、透明な半導体層を用いた半導体装置などを提供することを課題とする。または、本発明の一態様は、信頼性の高い半導体層を用いた半導体装置などを提供することを課題とする。
【０００６】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１のトランジスタを有し、第２のトランジスタを有する回路を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲートに電気的に接続され、回路には第１のクロック信号が入力され、回路は第２のクロック信号を出力し、第２のクロック信号のタイミングは第１のクロック信号と異なっている。
【０００８】
また本発明の一態様の半導体装置は、第１の信号により第２のトランジスタの出力電流を変化させ、第２のクロック信号のタイミングを調節することが好ましい。
【０００９】
本発明の一態様の半導体装置は、第１のトランジスタを有し、第２のトランジスタを有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソース及びドレインの一方には第１のクロック信号が入力され、第２のトランジスタのソース及びドレインの他方は第２のクロック信号を出力し、第２のクロック信号のタイミングは第１のクロック信号と異なっている。
【００１０】
本発明の一態様の半導体装置は、第１のトランジスタを有し、第２のトランジスタを有し、第１のインバータを有し、第２のインバータを有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲートに電気的に接続され、第２のトランジスタのソース及びドレインの一方に、第１のインバータを介して、第１のクロック信号が入力され、第２のトランジスタのソース及びドレインの他方から、第２のインバータを介して、第２のクロック信号を出力し、第２のクロック信号のタイミングは第１のクロック信号と異なっている。
【００１１】
本発明の一態様の半導体装置は、第１のトランジスタを有し、第２のトランジスタを有し、第１のインバータを有し、第２のインバータを有し、容量素子を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲートに電気的に接続され、第１のクロック信号が、第１のインバータを介して、第２のトランジスタのソース及びドレインの一方及び第２のインバータに入力され、第２のトランジスタのソース及びドレインの他方は容量素子の一方の電極に電気的に接続され、第２のクロック信号が第２のインバータから出力され、第２のクロック信号のタイミングは第１のクロック信号と異なっている。
【００１２】
本発明の一態様の半導体装置は、第１のトランジスタを有し、第２のトランジスタを有する回路を有し、フリップフロップを有し、論理回路を有し、第１のトランジスタのチャネルが形成される領域は酸化物半導体層を有し、論理回路の出力は第１のトランジスタのゲートに入力され、第１のトランジスタのソース及びドレインの一方から第１の信号が入力され、第１のトランジスタのソース及びドレインの他方は第２のトランジスタのゲートに電気的に接続され、回路には第１のクロック信号が入力され、回路は第２のクロック信号を前記フリップフロップに出力し、論理回路には第２の信号及びフリップフロップの出力信号が入力され、第２のクロック信号のタイミングは第１のクロック信号と異なっている。
【発明の効果】
【００１３】
本発明の一態様である半導体装置は、クロック信号のタイミングを調節することができる。
【００１４】
本発明の一態様である半導体装置は、トランジスタを有し、トランジスタのチャネルが形成される領域として酸化物半導体層を有している。よってトランジスタがオフしていても、クロック信号のタイミングを調節するための信号に対応する電位を保持しつづけることができる。
【００１５】
本発明の一態様である半導体装置は、クロック信号のタイミングを調節するための信号はアナログ信号を用いることができ、微調整が可能である。
【００１６】
本発明の一態様である半導体装置は、ロジック回路を作製した後であっても、クロック信号を調節することができる。組合せ回路によって遅延時間が発見されたり、クロック信号のタイミングのずれが発見されたりしても、クロック信号を調節することができる。
【図面の簡単な説明】
【００１７】
【図１】半導体装置の回路図。
【図２】電流−電圧特性。
【図３】半導体装置の回路図。
【図４】タイミングチャート図。
【図５】半導体装置の回路図。
【図６】半導体装置の回路図。
【図７】タイミングチャート図。
【図８】タイミングチャート図。
【図９】半導体装置の回路図。
【図１０】半導体装置の回路図。
【図１１】タイミングチャート図。
【図１２】半導体装置の回路図。
【図１３】半導体装置の回路図。
【図１４】タイミングチャート図。
【図１５】半導体装置の回路図。
【図１６】半導体装置の回路図。
【図１７】半導体装置の断面図。
【図１８】ＣＰＵブロック図。
【図１９】電子機器を示す図。
【発明を実施するための形態】
【００１８】
本発明の実施の形態について、図面を参照して以下に説明する。ただし、本発明は以下の説明に限定されるものではない。本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解されるからである。したがって、本発明は以下に示す実施の形態の記載内容のみに限定して解釈されるものではない。なお、図面を用いて本発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。
【００１９】
（実施の形態１）
図１（Ａ）に半導体装置１００を示す。半導体装置１００はトランジスタ１０１及び回路１０２を有する。回路１０２は少なくともトランジスタ１４１を有する。
【００２０】
トランジスタ１０１のゲートには信号１０３が入力され、信号１０３によりトランジスタ１０１のオン及びオフが制御される。トランジスタ１０１のソース及びドレインの一方には信号１０５が入力される。トランジスタ１０１のソース及びドレインの他方はトランジスタ１４１のゲートに電気的に接続され、トランジスタ１４１のゲートに信号１０５が出力される。
【００２１】
トランジスタ１０１のチャネルが形成される領域には酸化物半導体層を有する。
【００２２】
回路１０２にはクロック信号１０６が入力される。回路１０２はクロック信号１０７を出力する。
【００２３】
トランジスタ１４１の電流（Ｉｄ）−電圧（Ｖｇ）特性を図２に示す。信号１０５の電位（Ｖｇ）によって、Ｉｄは変化する。そうするとトランジスタ１４１は可変抵抗（Ｒ）とみなすことができる。なおトランジスタ１４１はシリコン系半導体基板に設けてもよい。またトランジスタ１４１のチャネルは酸化物半導体層を有していてもよい。
【００２４】
クロック信号１０７は、通常、例えばフリップフロップなどに含まれるトランジスタ１０９のゲートに入力される（図３）。
【００２５】
信号１０５の電位によって、トランジスタ１４１の抵抗（Ｒ）は変化する。この抵抗（Ｒ）をクロック信号の伝播の遅延要素として用いることで、クロック信号１０７のタイミングを調整することが可能となる。図４は、クロック信号１０６とクロック信号１０７のタイミングチャートの模式図である。クロック信号１０７のタイミングはｔ１だけ変化している（図４）。ｔ１は信号１０５の電位に応じて変化させることができる。
【００２６】
半導体装置１００の動作を説明する。
【００２７】
トランジスタ１０１に信号１０３が入力され、トランジスタ１０１がオンする。このときトランジスタ１０１のソース及びドレインの一方には信号１０５が入力され、トランジスタ１４１のゲートに入力される。信号１０５はクロック信号１０７のタイミングの調節量に応じたアナログ信号とすることができる。アナログ信号により微調整が可能となる。
【００２８】
次に信号１０３によりトランジスタ１０１はオフする。トランジスタ１０１のチャネルが形成される領域は酸化物半導体層を有するから、トランジスタ１０１のオフ電流は極めて低い。よってノード１０４には信号１０５に対応した電位が保持され、トランジスタ１４１のゲートにも信号１０５に対応した電位が印加され続ける。クロック信号１０７のタイミングを調節する信号１０５をそのまま保持することができる。
【００２９】
回路１０２には、クロック信号１０６が入力される。トランジスタ１４１の電流値は信号１０５の電位によって変化しているから、回路１０２からタイミングが調節されたクロック信号１０７が出力される。
【００３０】
なお図１（Ｂ）のように容量素子１０８を設けてもよい。容量素子１０８により、ノード１０４の電位をより確実に保持することができる。
【００３１】
図５に、組合せ回路１１０、フリップフロップ１１１、組合せ回路１１２、フリップフロップ１１３を有する半導体装置１２０を示す。また図６に組合せ回路１１０、フリップフロップ１１１、組合せ回路１１２、フリップフロップ１１３、半導体装置１１５、半導体装置１１６を有する半導体装置１２５を示す。半導体装置１１５、１１６は図１（Ａ）の半導体装置１００と同様の構成を有する。なおフリップフロップ１１１、１１３、組合せ回路１１０、１１２は公知のものを用いることができる。
【００３２】
半導体装置１１５はトランジスタ１３０及び回路１３１を有する。回路１３１は少なくともトランジスタ１４２を有する。
【００３３】
トランジスタ１３０のゲートには信号１３３が入力される。トランジスタ１３０のソース及びドレインの一方には信号１３４が入力される。トランジスタ１３０のソース及びドレインの他方はトランジスタ１４２のゲートに電気的に接続される。
【００３４】
回路１３１にはクロック信号１が入力され、タイミングが調節されたクロック信号１５０がフリップフロップ１１１に出力される。
【００３５】
半導体装置１１６はトランジスタ１３５及び回路１３６を有する。回路１３６は少なくともトランジスタ１４３を有する。
【００３６】
トランジスタ１３５のゲートには信号１３８が入力され、ソース及びドレインの一方には信号１３７が入力され、ソース及びドレインの他方はトランジスタ１４３のゲートに電気的に接続される。
【００３７】
回路１３６にはクロック信号２が入力され、タイミングが調節されたクロック信号１５１がフリップフロップ１１３に出力される。
【００３８】
組合せ回路１１０にデータ１が入力され、データ２が出力される。フリップフロップ１１１にデータ２が入力され、データ３が出力される。組合せ回路１１２にデータ３が入力され、データ４が出力される。フリップフロップ１１３にデータ４が入力され、データ５が出力される。データ５は次の組合せ回路１１４（図示しない）に入力される。
【００３９】
図５に示す半導体装置１２０では、クロック信号１とクロック信号２のタイミング（ｔ３）がずれ、さらに組合せ回路１１２によって生じる、フリップフロップ１１１からの出力（Ｑ１）とフリップフロップ１１３への入力（Ｄ２）の遅延時間（ｔ４）と大きく異なる場合がある。その結果、図７（Ａ）ではｔ３＋ｔ４がクロックの１周期を超えてセットアップ違反が生じており、フリップフロップ１１３へ正常にデータ４が入力されていない。
【００４０】
しかし図６に示す半導体装置１２５では、クロック信号のタイミングを調節できる。よって半導体装置１１６によりクロック信号２のタイミングをずらして小さくし、ｔ３＋ｔ４＜１周期とすることができる。その結果、フリップフロップ１１３へデータ４を正常に入力させることができる（図７（Ｂ））。
【００４１】
また図５に示す半導体装置１２０では、クロック信号１とクロック信号２のタイミング（ｔ６）がずれ、さらに組合せ回路１１２によって生じる、フリップフロップ１１１からの出力（Ｑ１）とフリップフロップ１１３への入力（Ｄ２）の遅延時間（ｔ７）と異なる場合がある。図８（Ａ）ではｔ７＜ｔ６となり、ホールド違反が生じており、フリップフロップ１１３へ正常にデータ４が入力されていない。
【００４２】
この場合、半導体装置１１６によりクロック信号２のタイミングをずらして、時間ｔ８にロー信号からハイ信号に立ち上がるように調節することによりフリップフロップ１１３へ正常にデータ４を入力させることができる（図８（Ｂ））。
【００４３】
また半導体装置１２５を作成した後に、組合せ回路１１０、１１２などによって遅延時間が設計値と異なることがある。またクロック信号１とクロック信号２のタイミングのずれが設計値と異なることがある。これらは半導体装置１２５の誤動作につながる。しかし半導体装置１２５ではクロック信号１５０やクロック信号１５１を調節することができるから、半導体装置１２５に不具合が生じることはない。
【００４４】
（実施の形態２）
図９（Ａ）に本発明の一態様である半導体装置２００を示す。半導体装置２００はトランジスタ２０１及びトランジスタ２３０を有する。
【００４５】
トランジスタ２０１のゲートには信号２０３が入力され、信号２０３によりトランジスタ２０１のオン及びオフが制御される。トランジスタ２０１のソース及びドレインの一方には信号２０５が入力される。トランジスタ２０１のソース及びドレインの他方はトランジスタ２３０のゲートに電気的に接続される。
【００４６】
トランジスタ２３０のゲートに信号２０５に対応する電位が印加される。トランジスタ２３０のソース及びドレインの一方にはクロック信号２０６が入力される。トランジスタ２３０がオン状態のとき、トランジスタ２３０のソース及びドレインの他方からはクロック信号２０７が出力される。トランジスタ２３０はｎ型でもｐ型でもよい。以下では、トランジスタ２３０はｎ型として説明する。なおトランジスタ２３０はシリコン系半導体基板に設けてもよい。またトランジスタ２３０のチャネルが酸化物半導体層を有していてもよい。
【００４７】
トランジスタ２３０のＩｄ−Ｖｇ特性を図２に示す。信号２０５の電位（Ｖｇ）によって、Ｉｄは変化する（図２）。そうするとトランジスタ２３０は可変抵抗（Ｒ）とみなすことができる。トランジスタ２３０のＩｄ−Ｖｇ特性から、抵抗（Ｒ）を見積もることができる。
【００４８】
トランジスタ２３０のソース及びドレインの他方からは、クロック信号２０７が出力される。出力されたクロック信号２０７は、通常、例えばフリップフロップなどに含まれるトランジスタ２３９のゲートに入力される（図１０）。
【００４９】
トランジスタ２３９のゲート容量（Ｃ）を考慮すると、クロック信号２０７の立ち上がりの時定数（τ）は、τ＝ＲＣで見積もることができる。なおＲはトランジスタ２３０のＩｄ−Ｖｇ特性から決定される。
【００５０】
トランジスタ２３０を設けない場合には、図１１（Ａ）のように、ロー信号（Ｌ）からハイ信号（Ｈ）の切り替わりは図１１（Ｂ）と比べて急峻である。クロック信号はｔ＝０でローレベルからハイレベルに変わっている。
【００５１】
トランジスタ２３０を設けた場合には、図１１（Ｂ）のように、時定数（τ）により、ロー信号（Ｌ）からハイ信号（Ｈ）の立ち上がりはなだらかになる。クロック信号はｔ＝０でローレベルからなだらかに立ち上がり、ｔ＝ｔ２でハイレベルに変わる。ｔ２は信号２０５の電位に応じて変化させることができる。
【００５２】
信号２０５によって、トランジスタ２３０のＩｄを変化させることができるから、時定数を変化させ、クロック信号２０７のタイミングを調節することができる。
【００５３】
なお図９（Ｂ）のように容量素子２０８を設けてもよい。ノード２０４の電位をより確実に保持することができる。
【００５４】
半導体装置２００の動作を説明する。
【００５５】
トランジスタ２０１に信号２０３が入力され、トランジスタ２０１がオンする。このときトランジスタ２０１のソース及びドレインの一方には信号２０５が入力され、トランジスタ２３０のゲートに入力される。信号２０５はクロック信号２０７のタイミングの調節量に応じたアナログ信号とすることができる。アナログ信号により微調整が可能である。
【００５６】
次に信号２０３によりトランジスタ２０１はオフする。トランジスタ２０１のオフ電流は極めて低いから、ノード２０４には信号２０５に対応した電位が保持され、トランジスタ２３０のゲートにも信号２０５に対応した電位が印加され続ける。クロック信号２０７のタイミングを調節する信号２０５をそのまま保存することができる。
【００５７】
トランジスタ２３０には、クロック信号２０６が入力される。トランジスタ２３０は信号２０５の電位（Ｖｇ）によってＩｄが変化している。トランジスタ２３０からタイミングが調節されたクロック信号２０７が出力される。
【００５８】
図１２に組合せ回路２１０、フリップフロップ２１１、組合せ回路２１２、フリップフロップ２１３、半導体装置２４１、半導体装置２４２を有する半導体装置２４０を示す。半導体装置２４１は、トランジスタ２５０、トランジスタ２５１を有する。半導体装置２４２は、トランジスタ２５４、トランジスタ２５５を有する。半導体装置２４１、２４２は図９（Ａ）に示す半導体装置２００と同様の構成を有する。なおフリップフロップ２１１、２１３は公知のものを用いることができる。また組合せ回路２１０、２１２は公知の回路を用いることができる。
【００５９】
組合せ回路２１０にデータ１が入力され、データ２が出力される。フリップフロップ２１１にデータ２が入力され、データ３が出力される。組合せ回路２１２にデータ３が入力され、データ４が出力される。フリップフロップ２１３にデータ４が入力され、データ５が出力される。データ５は次の組合せ回路２１４（図示しない）に入力される。
【００６０】
トランジスタ２５０のゲートには信号２５２が入力される。トランジスタ２５０のソース及びドレインの一方には信号２５３が入力される。トランジスタ２５０のソース及びドレインの他方はトランジスタ２５１のゲートに電気的に接続される。トランジスタ２５１のソース及びドレインの一方にはクロック信号１が入力され、ソース及びドレインの他方からはタイミングが調節されたクロック信号２６０がフリップフロップ２１１に出力される。
【００６１】
トランジスタ２５４のゲートには信号２５６が入力され、ソース及びドレインの一方には信号２５７が入力され、ソース及びドレインの他方はトランジスタ２５５のゲートに電気的に接続される。トランジスタ２５５のソース及びドレインの一方にはクロック信号２が入力され、ソース及びドレインの他方からはタイミングが調節されたクロック信号２６１がフリップフロップ２１３に出力される。
【００６２】
半導体装置２４０は半導体装置２４１、半導体装置２４２を有している。よって実施の形態１で説明したように、クロック信号１とクロック信号２のタイミングの問題や、フリップフロップ２１１からの出力（Ｑ１）とフリップフロップ２１３への入力（Ｄ２）の遅延時間の問題が生じても、クロック信号２６０、２６１のタイミングを調節することができ、半導体装置２４０を正常に動作させることができる。
【００６３】
（実施の形態３）
実施の形態２に示した半導体装置２４０ではクロック信号の時定数はフリップフロップ２１１、２１３のゲート容量（入力容量）に依存してしまう。ここではフリップフロップの入力容量に依存しない半導体装置を示す。図１３に本発明の一態様である半導体装置３００を示す。半導体装置３００はトランジスタ３０１及び半導体装置３２０を有する。半導体装置３２０は実施の形態１の回路１０２に相当する。
【００６４】
半導体装置３２０はインバータ３１３、トランジスタ３３０、インバータ３１４を有する。
【００６５】
トランジスタ３０１のゲートには信号３０３が入力される。トランジスタ３０１のソース及びドレインの一方には信号３０５が入力される。トランジスタ３０１のソース及びドレインの他方はトランジスタ３３０のゲートに電気的に接続される。
【００６６】
トランジスタ３３０のゲートに信号３０５に対応する電位（Ｖｇ）が印加される。トランジスタ３３０のソース及びドレインの一方にはインバータ３１３を介してクロック信号３０６が入力される。トランジスタ３３０のソース及びドレインの他方からはクロック信号３１２が出力され、インバータ３１４に入力される。インバータ３１４からクロック信号３０７が出力される。半導体装置３２０としては、クロック信号３０６が入力され、クロック信号３０７が出力される。
【００６７】
なおトランジスタ３３０はｎ型でもｐ型でもよい。以下では、トランジスタ３３０はｎ型として説明する。なおトランジスタ３３０、インバータ３１３、インバータ３１４はシリコン系半導体基板に設けてもよい。またトランジスタ３３０のチャネルが形成される領域は酸化物半導体層を有していてもよい。
【００６８】
インバータ３１３にはインバータ３２１からクロック信号３０６が入力されているが、インバータ３２１は必要に応じて設ければよい。
【００６９】
クロック信号３０７はフリップフロップ３１１に入力される。
【００７０】
なお容量素子３０８は必要に応じて設ければよい。容量素子３０８によりノード３０４の電位をより確実に保持することができる。
【００７１】
トランジスタ３３０のＩｄは、信号３０５の電位（Ｖｇ）によって変化する。トランジスタ３３０から出力されるクロック信号３１２の時定数（τ）は、インバータ３１４を構成するトランジスタのゲート容量（Ｃ）に依存する。したがって半導体装置３２０だけで時定数を決定することができ、実施の形態２のようにフリップフロップ３１１のトランジスタのゲート容量（入力容量）に依存することなく、クロック信号３０７を調節することができる。
【００７２】
例えば、インバータ３１４を構成するトランジスタのゲート容量を適切に設定すると、信号３０５の電位（Ｖｇ）が小さいとき（Ｖｇ＝Ｖｇ１のとき）は、クロック信号３１２は図１４に示すようになだらかに立ち下がるようにすることができる。また信号３０５の電位（Ｖｇ）が大きいとき（Ｖｇ＝Ｖｇ２のとき）は、クロック信号３１２は図１４に示すように、Ｖｇ１よりも急峻に立ち下がるようにすることができる。
【００７３】
そしてインバータ３１４から出力されたクロック信号３０７をより遅くすること（Ｖｇ１）や、少し遅くすること（Ｖｇ２）ができる。
【００７４】
半導体装置３００の動作を説明する。
【００７５】
トランジスタ３０１に信号３０３が入力され、トランジスタ３０１がオンする。このときトランジスタ３０１のソース及びドレインの一方には信号３０５が入力され、トランジスタ３３０のゲートに入力される。信号３０５はクロック信号３０７のタイミングの調節量に応じたアナログ信号とすることができる。アナログ信号により微調整が可能である。
【００７６】
次に信号３０３によりトランジスタ３０１はオフする。トランジスタ３０１のオフ電流は極めて低いから、ノード３０４には信号３０５に対応した電位が保持され、トランジスタ３３０のゲートにも信号３０５に対応した電位が印加され続ける。クロック信号３０７のタイミングを調節する信号３０５をそのまま保存することができる。
【００７７】
トランジスタ３３０には、インバータ３１３を介してクロック信号３０６が入力される。トランジスタ３３０は信号３０５の電位によってＩｄが変化している。上記したようにトランジスタ３３０からタイミングが調節されたクロック信号３１２が出力され、インバータ３１４に入力される。インバータ３１４からクロック信号３０７が出力される。
【００７８】
（実施の形態４）
図１５に本発明の一態様である半導体装置４００を示す。半導体装置４００はトランジスタ４０１及び半導体装置４２０を有する。半導体装置４２０は実施の形態１の回路１０２に相当する。
【００７９】
半導体装置４２０はインバータ４１３、トランジスタ４３０、インバータ４１４、容量素子４１８を有する。
【００８０】
トランジスタ４０１のゲートには信号４０３が入力される。トランジスタ４０１のソース及びドレインの一方には信号４０５が入力される。トランジスタ４０１のソース及びドレインの他方はトランジスタ４３０のゲートに電気的に接続される。
【００８１】
トランジスタ４３０のゲートに信号４０５に対応する電位が印加される。トランジスタ４３０のソース及びドレインの一方はインバータ４１３の出力に電気的に接続される。トランジスタ４３０のソース及びドレインの他方は容量素子４１８の一方の電極に電気的に接続される。
【００８２】
クロック信号４０６はインバータ４１３に入力される。インバータ４１３はクロック信号４１５を出力する。クロック信号４１５はインバータ４１４に入力される。インバータ４１４からクロック信号４０７が出力される。
【００８３】
なおトランジスタ４３０はｎ型でもｐ型でもよい。以下では、トランジスタ４３０はｎ型として説明する。なおトランジスタ４３０、インバータ４１３、インバータ４１４はシリコン系半導体基板に設けてもよい。またトランジスタ４３０のチャネルが形成される領域は酸化物半導体層を有していてもよい。
【００８４】
インバータ４１３にはインバータ４２１からクロック信号４０６が入力されているが、インバータ４２１は必要に応じて設ければよい。
【００８５】
クロック信号４０７はフリップフロップ４１１に入力される。
【００８６】
なお容量素子４０８は必要に応じて設ければよい。容量素子４０８によりノード４０４の電位をより確実に保持することができる。
【００８７】
トランジスタ４３０がオフのとき、クロック信号４１５はインバータ４１４に入力される。
【００８８】
トランジスタ４３０がオンのとき、クロック信号４１５は、インバータ４１４だけでなく、トランジスタ４３０のソース及びドレインの一方にも入力される。そして容量素子４１８にも入力される。
【００８９】
したがってトランジスタ４３０がオンのとき、インバータ４１３から出力されたクロック信号４１５の電荷は、インバータ４１４の入力容量だけでなく、トランジスタ４３０を介して容量素子４１８にも保持されていく。そうするとインバータ４１４がオンするまでの時間が遅れる。これによりクロック信号４０７のタイミングを調節することができる。
【００９０】
トランジスタ４３０のＩｄは、信号４０５の電位（Ｖｇ）によって変化する。トランジスタ４３０は可変抵抗（Ｒ）とみなすことができる。トランジスタ４３０の抵抗の大きさにより、容量素子４１８に保持される電荷を調節できる。そうするとインバータ４１４がオンするまでの時間を調節することができ、クロック信号４０７のタイミングを調節することができる。
【００９１】
半導体装置４００の動作を説明する。
【００９２】
トランジスタ４０１に信号４０３が入力され、トランジスタ４０１がオンする。このときトランジスタ４０１のソース及びドレインの一方には信号４０５が入力され、トランジスタ４３０のゲートに入力される。信号４０５はクロック信号４０７のタイミングの調節量に応じたアナログ信号とすることができる。アナログ信号により微調整が可能である。
【００９３】
次に信号４０３によりトランジスタ４０１はオフする。トランジスタ４０１のオフ電流は極めて低いから、ノード４０４には信号４０５に対応した電位が保持され、トランジスタ４３０のゲートにも信号４０５に対応した電位が印加され続ける。クロック信号４０７のタイミングを調節する信号４０５をそのまま保存することができる。
【００９４】
クロック信号４０６はインバータ４１３に入力される。インバータ４１３はクロック信号４１５を出力する。クロック信号４１５はインバータ４１４に入力され、トランジスタ４３０のソース及びドレインの一方にも入力され、容量素子４１８に入力される。このときトランジスタ４３０の抵抗にしたがって容量素子４１８に電荷が保持されていく。そうするとインバータ４１４がオンするまでの時間が遅れ、クロック信号４０７のタイミングを調節することができる。
【００９５】
（実施の形態５）
図１６に本発明の一態様である半導体装置５００、５０１を示す。半導体装置５００、５０１はそれぞれクロック信号を調節したいフリップフロップを選択できる。
【００９６】
半導体装置５００は、組合せ回路５１０、フリップフロップ５１１、論理回路５５１、半導体装置５１５を有する。また半導体装置５０１は組合せ回路５１２、フリップフロップ５１３、論理回路５５２、半導体装置５１６を有する。
【００９７】
組合せ回路５１０にはデータ１が入力され、フリップフロップ５１１にデータ２が出力される。フリップフロップ５１１から組合せ回路５１２及び論理回路５５１にデータ３（信号５５３）が出力される。組合せ回路５１２からフリップフロップ５１３にデータ４が出力される。フリップフロップ５１３から次の組合せ回路５１４（図示しない）及び論理回路５５２にデータ（信号５５４）が出力される。
【００９８】
フリップフロップ５１１には半導体装置５１５からタイミングを調節されたクロック信号５５７が入力される。半導体装置５１５はトランジスタ５３０、半導体装置５３１を有する。半導体装置５３１は実施の形態１の回路１０２に相当する。
【００９９】
半導体装置５３１は少なくともトランジスタ５４２を有する。
【０１００】
トランジスタ５３０のゲートには論理回路５５１から信号５５５が入力される。トランジスタ５３０のソース及びドレインの一方には信号５３４が入力される。トランジスタ５３０のソース及びドレインの他方はトランジスタ５４２のゲートに電気的に接続される。
【０１０１】
トランジスタ５４２のゲートに信号５３４に対応する電位が印加される。半導体装置５３１にはクロック信号１が入力され、タイミングが調節されたクロック信号５５７がフリップフロップ５１１に出力される。クロック信号５５７のタイミングを調節することについては実施の形態１−４にて説明したとおりである。
【０１０２】
論理回路５５１には信号５５０及びフリップフロップ５１１から信号５５３が入力される。信号５５０及び信号５５３がともにハイ信号の場合には、信号５５５はハイ信号となり、トランジスタ５３０はオンとなる。信号５５０又は信号５５３の一方がロー信号の場合には、信号５５５はロー信号となり、トランジスタ５３０はオフとなる。
【０１０３】
フリップフロップ５１３には半導体装置５１６からタイミングを調節されたクロック信号５５８が入力される。半導体装置５１６はトランジスタ５３５、半導体装置５３６を有する。半導体装置５３６は実施の形態１の回路１０２に相当する。
【０１０４】
半導体装置５３６は少なくともトランジスタ５４３を有する。
【０１０５】
トランジスタ５３５のゲートには論理回路５５２から信号５５６が入力される。トランジスタ５３５のソース及びドレインの一方には信号５３４が入力される。トランジスタ５３５のソース及びドレインの他方はトランジスタ５４３のゲートに電気的に接続される。信号５３４はトランジスタ５３０にも入力される。ここではトランジスタ５３０及びトランジスタ５３５の両方に信号５３４が入力されているが、トランジスタ５３０に入力される信号と異なる信号をトランジスタ５３５に入力してもよい。
【０１０６】
トランジスタ５４３のゲートに信号５３４に対応する電位が印加される。半導体装置５３６にはクロック信号２が入力され、タイミングが調節されたクロック信号５５８がフリップフロップ５１３に出力される。クロック信号５５８のタイミングを調節することについては実施の形態１−４にて説明したとおりである。
【０１０７】
論理回路５５２には信号５５０及びフリップフロップ５１３から信号５５４が入力される。信号５５０及び信号５５４がともにハイ信号の場合には、信号５５６はハイ信号となり、トランジスタ５３５はオンとなる。信号５５０又は信号５５４の一方がロー信号の場合には、信号５５６はロー信号となり、トランジスタ５３５はオフとなる。
【０１０８】
ここで、特定のフリップフロップに入力されるクロック信号を調節する方法について説明する。通常のプロセッサにはスキャンチェインが実装されている。スキャンチェインは効果的に順序回路を試験する手法で、フリップフロップを直列につないで一種のシフトレジスタを構成したものである。専用ピンからそのシフトレジスタにシリアルデータを入力することによって、スキャンチェインに含まれる任意のフリップフロップの値を設定できるようになる。
【０１０９】
フリップフロップ５１１に入力されるクロック信号５５７のみを調節するためには、スキャンチェインを用いて、フリップフロップ５１１の出力（Ｑ１）を”１”に、他のフリップフロップ５１３の出力（Ｑ２）を”０”に設定する。
【０１１０】
そして、信号５５０を制御すると、信号５５５は信号５５０と同じ振る舞いをし、信号５５６は常にロー信号（”０”）となる。つまり、トランジスタ５３０はオン・オフを制御できるが、トランジスタ５３５は常にオフとなる。
【０１１１】
このようにフリップフロップ５１１に入力されるクロック信号５５７のみを調節することができる。
【０１１２】
（実施の形態６）
実施の形態１−５のトランジスタのチャネルに適用できる酸化物半導体について説明する。
【０１１３】
電子供与体（ドナー）となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近い。そのため、高純度化された酸化物半導体をチャネルに有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
【０１１４】
具体的に、高純度化された酸化物半導体をチャネルに有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が１×１０６μｍでチャネル長が１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、１００ｚＡ／μｍ以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、数十ｙＡ／μｍという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【０１１５】
なお、特に断りがない限り、本明細書でオフ電流とは、ｎチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、ｐチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が０以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
【０１１６】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を含むことが好ましい。
【０１１７】
酸化物半導体の中でもＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記Ｉｎ−Ｇａ−Ｚｎ系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
【０１１８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を含んでいてもよい。
【０１１９】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【０１２０】
なお、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。Ｉｎ−Ｇａ−Ｚｎ系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
【０１２１】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【０１２２】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
【０１２３】
以下では、酸化物半導体膜の構造について説明する。
【０１２４】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１２５】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１２６】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１２７】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１２８】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１２９】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１３０】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１３１】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１３２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１３３】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１３４】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１３５】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１３６】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１３７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１３８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１３９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１４０】
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がａ−ｂ面から劈開し、ａ−ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
【０１４１】
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
【０１４２】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度（水素、水、二酸化炭素、及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
【０１４３】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
【０１４４】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
【０１４５】
ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
【０１４６】
ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末を所定のｍｏｌ数比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、Ｙ及びＺは任意の正数である。ここで、所定のｍｏｌ数比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末及びＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、及びその混合するｍｏｌ数比は、作製するターゲットによって適宜変更すればよい。
【０１４７】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
【０１４８】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体層に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体層中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法によるＣ濃度の測定値、またはＳｉ濃度の測定値は、１×１０１８／ｃｍ３以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【０１４９】
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体層のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりｎ型化される。
【０１５０】
ｎ型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、ｎ型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができ、それにより、トランジスタを用いたスイッチ回路の高速動作を実現することができる。
【０１５１】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
【０１５２】
また、ｎ型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどが挙げられる。
【０１５３】
また、酸化物半導体層は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第１乃至第３の金属酸化物膜が順に積層されている半導体膜の場合、第１の金属酸化物膜及び第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが第２の金属酸化物膜よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、第２の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１５４】
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第２の金属酸化物膜にチャネル領域が形成される。即ち、第２の金属酸化物膜とゲート絶縁膜との間に第３の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第２の金属酸化物膜に、チャネル領域を形成することができる。
【０１５５】
また、第３の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第３の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
【０１５６】
また、第２の金属酸化物膜と第１の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第１の金属酸化物膜は、第２の金属酸化物膜を構成する金属元素の少なくとも１つをその構成要素に含むため、第２の金属酸化物膜と第１の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
【０１５７】
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の金属酸化物膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合（ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するＵ字型の井戸構造を有している状態）が形成されやすくなる。
【０１５８】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置（スパッタリング装置）を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気（５×１０−７Ｐａ〜１×１０−４Ｐａ程度まで）することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
【０１５９】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−４０℃以下、好ましくは−８０℃以下、より好ましくは−１００℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
【０１６０】
例えば、第１の金属酸化物膜または第３の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第２の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第１の金属酸化物膜または第３の金属酸化物膜として、第２の金属酸化物膜よりも上述の元素を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第１の金属酸化物膜または第３の金属酸化物膜を、第２の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
【０１６１】
具体的に、第２の金属酸化物膜と、第１の金属酸化物膜または第３の金属酸化物膜とが、共にＩｎ−Ｍ−Ｚｎ系酸化物である場合、第１の金属酸化物膜または第３の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１、第２の金属酸化物膜の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とすると、ｙ１／ｘ１がｙ２／ｘ２よりも大きくなるように、その原子数比を設定すれば良い。なお、元素ＭはＩｎよりも酸素との結合力が強い金属元素であり、例えばＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ等が挙げられる。好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも１．５倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも２倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、ｙ１／ｘ１がｙ２／ｘ２よりも３倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第２の金属酸化物膜において、ｙ２がｘ２以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、ｙ２がｘ２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満であると好ましい。
【０１６２】
なお、第１の金属酸化物膜及び第３の金属酸化物膜の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、第２の金属酸化物膜の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下であり、さらに好ましくは３ｎｍ以上５０ｎｍ以下である。
【０１６３】
３層構造の半導体膜において、第１の金属酸化物膜乃至第３の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第２の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第２の金属酸化物膜は結晶質であることが好ましい。
【０１６４】
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
【０１６５】
例えば、第１の金属酸化物膜及び第３の金属酸化物膜として、スパッタリング法により形成したＩｎ−Ｇａ−Ｚｎ系酸化物膜を用いる場合、第１の金属酸化物膜及び第３の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：３：２［原子数比］）であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力０．４Ｐａとし、基板温度を２００℃とし、ＤＣ電力０．５ｋＷとすればよい。
【０１６６】
また、第２の金属酸化物膜をＣＡＡＣ−ＯＳ膜とする場合、第２の金属酸化物膜の成膜には、Ｉｎ−Ｇａ−Ｚｎ系酸化物（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］）であり、多結晶のＩｎ−Ｇａ−Ｚｎ系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを３０ｓｃｃｍ、酸素ガスを１５ｓｃｃｍ用い、圧力を０．４Ｐａとし、基板の温度３００℃とし、ＤＣ電力０．５ｋＷとすることができる。
【０１６７】
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
【０１６８】
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、ｎ型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、ｎ型化される領域は、チャネル領域となる第２の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速動作を実現する上で、より好ましい。
【０１６９】
（実施の形態７）
実施の形態１−５に示した半導体装置の一例について説明する。図１７に、図１（Ｂ）に示した半導体装置１００が有する、トランジスタ１０１、トランジスタ１４１、及び容量素子１０８の断面構造を、一例として示す。
【０１７０】
トランジスタ１０１のチャネルは酸化物半導体層を有している。トランジスタ１０１、容量素子１０８が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ１４１上に形成されている場合を例示している。
【０１７１】
なお、トランジスタ１４１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ１４１は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ１０１はトランジスタ１４１上に積層されていなくとも良く、トランジスタ１０１とトランジスタ１４１とは、同一の層に形成されていても良い。
【０１７２】
薄膜のシリコンを用いてトランジスタ１４１を形成する場合、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンにレーザー光を照射して結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
【０１７３】
トランジスタ１４１が形成される半導体基板１４００は、例えば、ｎ型またはｐ型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板（ＧａＡｓ基板、ＩｎＰ基板、ＧａＮ基板、ＳｉＣ基板、ＧａＰ基板、ＧａＩｎＡｓＰ基板、ＺｎＳｅ基板等）等を用いることができる。図１７では、ｎ型の導電性を有する単結晶シリコン基板を用いた場合を例示している。
【０１７４】
また、トランジスタ１４１は、素子分離用絶縁膜１４０１により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜１４０１の形成には、選択酸化法（ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法）またはトレンチ分離法等を用いることができる。
【０１７５】
具体的に、トランジスタ１４１は、半導体基板１４００に形成された、ソース領域またはドレイン領域として機能する不純物領域１４０２及び不純物領域１４０３と、ゲート電極１４０４と、半導体基板１４００とゲート電極１４０４の間に設けられたゲート絶縁膜１４０５とを有する。ゲート電極１４０４は、ゲート絶縁膜１４０５を間に挟んで、不純物領域１４０２と不純物領域１４０３の間に形成されるチャネル形成領域と重なる。
【０１７６】
トランジスタ１４１上には、絶縁膜１４０９が設けられている。絶縁膜１４０９には開口部が形成されている。そして、上記開口部には、不純物領域１４０２、不純物領域１４０３にそれぞれ接する配線１４１０、配線１４１１と、ゲート電極１４０４に電気的に接続されている配線１４１２とが、形成されている。
【０１７７】
そして、配線１４１０は、絶縁膜１４０９上に形成された配線１４１５に電気的に接続されており、配線１４１１は、絶縁膜１４０９上に形成された配線１４１６に電気的に接続されており、配線１４１２は、絶縁膜１４０９上に形成された配線１４１７に電気的に接続されている。
【０１７８】
配線１４１５乃至配線１４１７上には、絶縁膜１４２０及び絶縁膜１４４０が順に積層するように形成されている。絶縁膜１４２０及び絶縁膜１４４０には開口部が形成されており、上記開口部に、配線１４１７に電気的に接続された配線１４２１が形成されている。
【０１７９】
そして、図１７では、絶縁膜１４４０上にトランジスタ１０１及び容量素子１０８が形成されている。
【０１８０】
トランジスタ１０１は、絶縁膜１４４０上に、酸化物半導体を含む半導体膜１４３０と、半導体膜１４３０上の、ソース電極またはドレイン電極として機能する導電膜１４３２及び導電膜１４３３と、半導体膜１４３０、導電膜１４３２及び導電膜１４３３上のゲート絶縁膜１４３１と、ゲート絶縁膜１４３１上に位置し、導電膜１４３２と導電膜１４３３の間において半導体膜１４３０と重なっているゲート電極１４３４と、を有する。なお、導電膜１４３３は、配線１４２１に電気的に接続されている。
【０１８１】
また、ゲート絶縁膜１４３１上において導電膜１４３３と重なる位置に、導電膜１４３５が設けられている。ゲート絶縁膜１４３１を間に挟んで導電膜１４３３及び導電膜１４３５が重なっている部分が、容量素子１０８として機能する。
【０１８２】
なお、図１７では、容量素子１０８がトランジスタ１０１と共に絶縁膜１４４０の上に設けられている場合を例示しているが、容量素子１０８は、トランジスタ１４１と共に、絶縁膜１４４０の下に設けられていても良い。
【０１８３】
そして、トランジスタ１０１、容量素子１０８上に、絶縁膜１４４１及び絶縁膜１４４２が順に積層するように設けられている。絶縁膜１４４１及び絶縁膜１４４２には開口部が設けられており、上記開口部においてゲート電極１４３４に接する導電膜１４４３が、絶縁膜１４４１上に設けられている。
【０１８４】
なお、図１７において、トランジスタ１０１は、ゲート電極１４３４を半導体膜１４３０の片側において少なくとも有していれば良いが、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０１８５】
トランジスタ１０１が、半導体膜１４３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
【０１８６】
また、図１７では、トランジスタ１０１が、一のゲート電極１４３４に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ１０１は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
【０１８７】
（実施の形態８）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成について説明する。
【０１８８】
図１８に、本実施の形態のＣＰＵの構成を示す。図１８に示すＣＰＵは、基板９００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ）９０１、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５、Ｒｅｇｉｓｔｅｒ９０６、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７、バスインターフェース（Ｂｕｓ  Ｉ／Ｆ）９０８、書き換え可能なＲＯＭ９０９、ＲＯＭインターフェース（ＲＯＭ  Ｉ／Ｆ）９２０を主に有している。ＲＯＭ９０９及びＲＯＭ  Ｉ／Ｆ９２０は、別チップに設けても良い。勿論、図１８に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１８９】
Ｂｕｓ  Ｉ／Ｆ９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９０３に入力され、デコードされた後、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５に入力される。
【０１９０】
ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７、Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２は、ＡＬＵ９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７は、Ｒｅｇｉｓｔｅｒ９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９０６の読み出しや書き込みを行なう。
【０１９１】
またＴｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５は、ＡＬＵ９０１、ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ９０２、Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ９０３、Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ９０４、Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ９０５は、基準クロック信号Ｃｌｋ１を元に、内部クロック信号Ｃｌｋ２を生成する内部クロック生成部を備えており、クロック信号Ｃｌｋ２を上記各種回路に供給する。
【０１９２】
本実施の形態のＣＰＵでは、Ｃｌｋ１とＣｌｋ２のタイミングが異なってもＣｌｋ２のタイミングを調節することができる。
【０１９３】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０１９４】
（実施の形態９）
上記実施の形態で開示された、導電膜や半導体膜はスパッタ法により形成することができるが、他の方法、例えば、熱ＣＶＤ法により形成してもよい。熱ＣＶＤ法の例としてＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使っても良い。
【０１９５】
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。
【０１９６】
熱ＣＶＤ法は、原料ガスと酸化剤を同時にチャンバー内に送り、チャンバー内を大気圧または減圧下とし、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。
【０１９７】
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り替えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の層を成膜し、後から導入される第２の原料ガスと反応して、第２の層が第１の層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。
【０１９８】
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジエチル亜鉛を用いる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ３）３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ３）３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ２Ｈ５）３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
【０１９９】
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガスとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６ガスとＨ２ガスを同時に導入してタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ４ガスを用いてもよい。
【０２００】
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入してＩｎ−Ｏ層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを同時に導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ３）２とＯ３ガスを同時に導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎ−Ｇａ−Ｏ層やＩｎ−Ｚｎ−Ｏ層、Ｇａ−Ｚｎ−Ｏ層などの混合化合物層を形成しても良い。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガスを用いても良いが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｇａ（ＣＨ３）３ガスにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｉｎ（ＣＨ３）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いても良い。また、Ｚｎ（ＣＨ３）２ガスを用いても良い。
【０２０１】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
【０２０２】
（実施の形態１０）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。
【０２０３】
図１９（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロフォン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。なお、図１９（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
【０２０４】
図１９（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
【０２０５】
図１９（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。
【０２０６】
図１９（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。
【０２０７】
図１９（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。
【０２０８】
図１９（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。
【符号の説明】
【０２０９】
１          クロック信号
２          クロック信号
１００      半導体装置
１０１      トランジスタ
１０２      回路
１０３      信号
１０４      ノード
１０５      信号
１０６      クロック信号
１０７      クロック信号
１０８      容量素子
１０９      トランジスタ
１１０      組合せ回路
１１１      フリップフロップ
１１２      組合せ回路
１１３      フリップフロップ
１１４      組合せ回路
１１５      半導体装置
１１６      半導体装置
１２０      半導体装置
１２５      半導体装置
１３０      トランジスタ
１３１      回路
１３３      信号
１３４      信号
１３５      トランジスタ
１３６      回路
１３７      信号
１３８      信号
１４１      トランジスタ
１４２      トランジスタ
１４３      トランジスタ
１５０      クロック信号
１５１      クロック信号
２００      半導体装置
２０１      トランジスタ
２０３      信号
２０４      ノード
２０５      信号
２０６      クロック信号
２０７      クロック信号
２０８      容量素子
２１０      組合せ回路
２１１      フリップフロップ
２１２      組合せ回路
２１３      フリップフロップ
２１４      組合せ回路
２３０      トランジスタ
２３９      トランジスタ
２４０      半導体装置
２４１      半導体装置
２４２      半導体装置
２５０      トランジスタ
２５１      トランジスタ
２５２      信号
２５３      信号
２５４      トランジスタ
２５５      トランジスタ
２５６      信号
２５７      信号
２６０      クロック信号
２６１      クロック信号
３００      半導体装置
３０１      トランジスタ
３０３      信号
３０４      ノード
３０５      信号
３０６      クロック信号
３０７      クロック信号
３０８      容量素子
３１１      フリップフロップ
３１２      クロック信号
３１３      インバータ
３１４      インバータ
３２０      半導体装置
３２１      インバータ
３３０      トランジスタ
４００      半導体装置
４０１      トランジスタ
４０３      信号
４０４      ノード
４０５      信号
４０６      クロック信号
４０７      クロック信号
４０８      容量素子
４１１      フリップフロップ
４１３      インバータ
４１４      インバータ
４１５      クロック信号
４１８      容量素子
４２０      半導体装置
４２１      インバータ
４３０      トランジスタ
５００      半導体装置
５０１      半導体装置
５１０      組合せ回路
５１１      フリップフロップ
５１２      組合せ回路
５１３      フリップフロップ
５１４      組合せ回路
５１５      半導体装置
５１６      半導体装置
５３０      トランジスタ
５３１      半導体装置
５３４      信号
５３５      トランジスタ
５３６      半導体装置
５４２      トランジスタ
５４３      トランジスタ
５５０      信号
５５１      論理回路
５５２      論理回路
５５３      信号
５５４      信号
５５６      信号
５５５      信号
５５７      クロック信号
５５８      クロック信号
９００      基板
９０１      ＡＬＵ
９０２      ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ
９０３      Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ
９０４      Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ
９０５      Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ
９０６      Ｒｅｇｉｓｔｅｒ
９０７      Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ
９０８      Ｂｕｓ  Ｉ／Ｆ
９０９      ＲＯＭ
９２０      ＲＯＭ  Ｉ／Ｆ
１４００    半導体基板
１４０１    素子分離用絶縁膜
１４０２    不純物領域
１４０３    不純物領域
１４０４    ゲート電極
１４０５    ゲート絶縁膜
１４０９    絶縁膜
１４１０    配線
１４１１    配線
１４１２    配線
１４１５    配線
１４１６    配線
１４１７    配線
１４２０    絶縁膜
１４２１    配線
１４３０    半導体膜
１４３１    ゲート絶縁膜
１４３２    導電膜
１４３３    導電膜
１４３４    ゲート電極
１４３５    導電膜
１４４０    絶縁膜
１４４１    絶縁膜
１４４２    絶縁膜
１４４３    導電膜
５００１    筐体
５００２    筐体
５００３    表示部
５００４    表示部
５００５    マイクロフォン
５００６    スピーカー
５００７    操作キー
５００８    スタイラス
５１０１    車体
５１０２    車輪
５１０３    ダッシュボード
５１０４    ライト
５３０１    筐体
５３０２    冷蔵室用扉
５３０３    冷凍室用扉
５４０１    筐体
５４０２    表示部
５４０３    キーボード
５４０４    ポインティングデバイス
５６０１    筐体
５６０２    筐体
５６０３    表示部
５６０４    表示部
５６０５    接続部
５６０６    操作キー
５８０１    筐体
５８０２    筐体
５８０３    表示部
５８０４    操作キー
５８０５    レンズ
５８０６    接続部
【図１】
2014161007.tif 000003
【図２】
2014161007.tif 000004
【図３】
2014161007.tif 000005
【図４】
2014161007.tif 000006
【図５】
2014161007.tif 000007
【図６】
2014161007.tif 000008
【図７】
2014161007.tif 000009
【図８】
2014161007.tif 000010
【図９】
2014161007.tif 000011
【図１０】
2014161007.tif 000012
【図１１】
2014161007.tif 000013
【図１２】
2014161007.tif 000014
【図１３】
2014161007.tif 000015
【図１４】
2014161007.tif 000016
【図１５】
2014161007.tif 000017
【図１６】
2014161007.tif 000018
【図１７】
2014161007.tif 000019
【図１８】
2014161007.tif 000020
【図１９】
2014161007.tif 000021