(57)【要約】【課題】静電気による薄膜トランジスタのチャンネルショート現象を防止する液晶表示装置及びその製造方法を提供する。【解決手段】液晶表示装置は、第１データラインから入力される高階調データ信号を第１画素電極に印加する第１薄膜トランジスタ、第１コンタクトホールを介して第１画素電極と接続され第１薄膜トランジスタと直接接続される上部電極を含み、高階調データ信号を蓄積する第１蓄積キャパシタ、第２データラインから入力される低階調データ信号を第２コンタクトホールを介して接続された第２画素電極に印加する第２薄膜トランジスタ、及び第３コンタクトホールを介して第２画素電極と接続される上部電極を含み、低階調データ信号を蓄積する第２蓄積キャパシタとを含む。【選択図】図２
2014115676.tif 000002
【特許請求の範囲】
【請求項１】
第１コンタクトホールを介して接続された第１画素電極に、第１データラインから入力される第１データ信号電圧を印加する第１薄膜トランジスタと、
前記第１コンタクトホールを介して前記第１画素電極と接続される端子電極を含む第１蓄積キャパシタと、
前記第２コンタクトホールを介して前記第１画素電極と接続される端子電極を含み、前記第１データ信号電圧を蓄積する第２蓄積キャパシタと、
第３コンタクトホールを介して接続された第２画素電極に、第２データラインから入力される第２データ信号電圧を印加する第２薄膜トランジスタと、
前記第３コンタクトホールを介して前記第２画素電極と接続される端子電極を含む第３蓄積キャパシタと、
第４コンタクトホールを介して前記第２画素電極と接続される端子電極を含み、前記第２データ信号電圧を蓄積する第４蓄積キャパシタと、
前記第１蓄積キャパシタの端子電極は、前記第１薄膜トランジスタのドレイン電極と一体的に形成されることを特徴とする液晶表示装置。
【請求項２】
前記第１データ信号電圧と第２データ信号電圧は、互いに異なる階調電圧カバーによって生成されることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１薄膜トランジスタは、前記第１データラインに接続されるソース電極と前記第１蓄積キャパシタの端子電極に接続されるドレイン電極を含むことを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記第３蓄積キャパシタの端子電極は、前記第２薄膜トランジスタのドレイン電極と一体的に形成されることを特徴とする請求項１記載の液晶表示装置。
【請求項５】
前記第２薄膜トランジスタは、前記第２データラインに接続されるソース電極と前記第３蓄積キャパシタの端子電極に接続されるドレイン電極を含むことを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記第１〜第４蓄積キャパシタは、互いに電気的に接続されることを特徴とする請求項１に記載の液晶表示装置。
【請求項７】
前記第１薄膜トランジスタは、１つの水平周期中の一定期間の間、前記第１データ信号電圧を第１画素電極に印加し、
前記第２薄膜トランジスタは、一つの水平周期中の一定期間を除く期間の間、前記第２データ信号電圧を第２画素電極に印加することを特徴とする請求項１に記載の液晶表示装置。
【請求項８】
前記第２蓄積キャパシタは、前記第４蓄積キャパシタより容量が大きいことを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係わり、特に、静電気による薄膜トランジスタのチャンネルショート現象を防止する液晶表示装置及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は、電界によって液晶分子を駆動し光透過率を調節することで画像を表示する装置である。液晶表示装置は、液晶によって遮蔽されない方向に光を透過することにより画像を表示するので、相対的に他の表示装置に比べて視野角が狭い。
【０００３】
液晶表示装置の代表的な広視野角技術としては、垂直配向（VA：Vertical  Alignment）モードが用いられる。垂直配向モードは、負の異方性を有する液晶分子を基板に対して垂直に配向し、配向方向が印加される電界方向に垂直となるように駆動することによって光透過率を調節する。このような垂直配向モード技術は、ドメイン形成方法によって、ＭＶＡ（Multi−domain  Vertical  Alignment）技術、ＰＶＡ（Patterned−ＩＴＯ  Vetical  Alignment）技術及びＳ−ＰＶＡ（Ｓ−Patterned−ＩＴＯ Vertical  Alignment）技術で区分される。
【０００４】
ＭＶＡ技術として、上下基板に突起を形成し液晶分子がその突起を基準にして対称に予め配向方向が傾斜したプリチルト状態を構成し、電圧を印加してプリチルトの方向に駆動するようにしてマルチドメインを形成する、突起を用いたＶＡモードのものが知られている。
【０００５】
ＰＶＡ（Patterned−ＩＴＯ  Vertical  Alignment）技術として、上下基板の共通電極及び画素電極にスリットを形成してそのスリットによって発生するフリンジ電界を用いて、液晶分子がスリットを基準にして対称に駆動するようにしてマルチ−ドメインを形成する、スリットパターンを用いたＶＡモードのものが知られている。
【０００６】
Ｓ−ＰＶＡ技術は、１つの画素を互いに異なるガンマ曲線に基づいてデータを表現する高階調サブ画素と低階調サブ画素で区分し、各サブ画素を高階調トランジスタと低階調トランジスタを通じて独立に駆動する。
【０００７】
ところで、Ｓ−ＰＶＡ技術を用いた液晶表示装置の製造過程では、静電気によるチャンネルショート不良、特に、静電気によって高階調トランジスタのチャンネルがショートし、液晶表示装置の製造数率（歩留まり）が低下するという問題点がある。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
従って、本発明の目的は、高階調データ信号をスイッチングするトランジスタのドレイン電極を蓄積キャパシタの上部電極に接続する液晶表示装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、第１コンタクトホールを介して接続された第１画素電極に、第１データラインから入力される第１データ信号電圧を印加する第１薄膜トランジスタと、前記第１コンタクトホールを介して前記第１画素電極と接続される端子電極を含む第１蓄積キャパシタと、前記第２コンタクトホールを介して前記第１画素電極と接続される端子電極を含み、前記第１データ信号電圧を蓄積する第２蓄積キャパシタと、第３コンタクトホールを介して接続された第２画素電極に、第２データラインから入力される第２データ信号電圧を印加する第２薄膜トランジスタと、前記第３コンタクトホールを介して前記第２画素電極と接続される端子電極を含む第３蓄積キャパシタと、第４コンタクトホールを介して前記第２画素電極と接続される端子電極を含み、前記第２データ信号電圧を蓄積する第４蓄積キャパシタと、前記第１蓄積キャパシタの端子電極は、前記第１薄膜トランジスタのドレイン電極と一体的に形成されることを特徴とする液晶表示装置を提供する。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施例による液晶表示装置を示すブロック図である。
【図２】図２に示された液晶表示装置の画素の構造を示した平面図である。
【図３】図２に示された第１蓄積キャパシタのI-I’に沿って切断した断面図である。
【図４】図２及び図３に示された薄膜トランジスタ基板を製造する方法を説明する図である。
【図５】図２及び図３に示された薄膜トランジスタ基板を製造する方法を説明する図である。
【図６】図２及び図３に示された薄膜トランジスタ基板を製造する方法を説明する図である。
【図７】図２及び図３に示された薄膜トランジスタ基板を製造する方法を説明する図である。
【図８】図２及び図３に示された薄膜トランジスタ基板を製造する方法を説明する図である。
【図９】図１に示された液晶表示装置の他の画素の構造を示した図面である。
【図１０】図９に示された第３及び第４蓄積キャパシタのI-I’に沿って切断した断面図である。
【図１１】図９及び図１０に示された薄膜トランジスタ基板を製造する方法を説明するための図である。
【図１２】図９及び図１０に示された薄膜トランジスタ基板を製造する方法を説明するための図である。
【図１３】図９及び図１０に示された薄膜トランジスタ基板を製造する方法を説明するための図である。
【図１４】図９及び図１０に示された薄膜トランジスタ基板を製造する方法を説明するための図である。
【図１５】図９及び図１０に示された薄膜トランジスタ基板を製造する方法を説明するための図である。
【図１６】本発明の他の実施例による液晶表示装置を示したブロック図である。
【図１７】図１６に示された液晶表示装置の画素構造を示した平面図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明の望ましい一実施例を図１〜図１０を参照してより詳細に説明する。
【００１２】
図１は本発明の一実施例による液晶表示装置を示したブロック図である。図１に示されたように、本発明の一実施例による液晶表示装置１００は液晶パネル１１０、液晶パネル１１０のゲートラインＧＬ１、ＧＬ２を駆動するゲートドライバ１２０、液晶パネル１１０のデータラインＤＬ１〜ＤＬ４を駆動するデータドライバ１３０、ゲートドライバ１２０とデータドライバ１３０を制御するタイミングコントローラ１４０、及び高階調ガンマ電圧と低階調ガンマ電圧とを選択的に供給するガンマ電圧部１５０を含む。
【００１３】
液晶パネル１１０は、１つのゲートラインＧＬ１；ＧＬ２と２つのデータラインＤＬ１、ＤＬ２；ＤＬ３、ＤＬ４に画定される複数の画素Ｐ１〜Ｐ４を含む。１つの画素Ｐ１は高階調領域と低階調領域それぞれに形成された第１画素電極ＶＨと第２画素電極ＶＬ、第１画素電極ＶＨ及び第２画素電極ＶＬそれぞれ独立して接続される第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２、及び第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２に共通に接続されるゲートラインＧＬ１と第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２それぞれに接続されるデータラインＤＬ１、ＤＬ２を含む。ここで、高階調領域と低階調領域それぞれに形成された第１画素電極ＶＨと第２画素電極ＶＬは互いに異なる階調電圧曲線に基づいて生成された階調電圧に応じてデータを表現する。
【００１４】
一方、奇数番目ゲートラインＧＬ１に接続された奇数番目画素Ｐ１は、第１薄膜トランジスタＴ１が第１画素電極ＶＨに接続され、第２薄膜トランジスタＴ２が第２画素電極ＶＬに接続された構造を有し、奇数番目ゲートラインＧＬ１に接続された偶数番目画素Ｐ２は第１薄膜トランジスタＴ３が第２画素電極ＶＬに接続され、第２薄膜トランジスタＴ３が第１画素電極ＶＨに接続された構造を有する。
【００１５】
また、偶数番目ゲートラインＧＬ２に接続された奇数番目画素Ｐ３は第１薄膜トランジスタＴ５が第２画素電極ＶＬに接続され、第２薄膜トランジスタＴ６が第１画素電極ＶＨに接続された構造を有し、偶数番目ゲートラインＧＬ２に接続された偶数番目画素Ｐ４は第１薄膜トランジスタＴ７が第１画素電極ＶＨに接続され、第２薄膜トランジスタＴ８が第２画素電極ＶＬに接続された構造を有する。
【００１６】
タイミングコントローラ１４０は、外部から入力された同期信号及びクロック信号を用いてゲートドライバ１２０を制御するゲート制御信号と、データドライバ１３０を制御するデータ制御信号を発生し、外部から入力されるデータ信号を再整列してデータドライバ１３０に供給する。また、タイミングコントローラ１４０はガンマ電圧部１５０を制御するスイッチング信号を生成する。
【００１７】
ここで、スイッチング信号は１つの水平周期期間の間、高階調ガンマ電圧部１５２と低階調ガンマ電圧部１５４の出力をスイッチングするように、ガンマ電圧スイッチ１５６を制御する。スイッチング信号は、１つの水平周期期間の間、高階調ガンマ電圧部１５２と低階調ガンマ電圧部１５４の出力時間を適切に調整できるように選択可能となっている。以下では、スイッチング信号は、１/２水平周期の間、高階調ガンマ電圧部１５２が高階調ガンマ電圧を出力するようにし、残りの１/２水平周期の間、低階調ガンマ電圧部１５４が低階調ガンマ電圧を出力するように選択された場合を例示して説明する。
【００１８】
ガンマ電圧部１５０は、複数の高階調ガンマ電圧を生成する高階調ガンマ電圧部１５２と、複数の低階調ガンマ電圧を生成する低階調ガンマ電圧部１５４と、高階調ガンマ電圧部ガンマ電圧部１５２と低階調ガンマ電圧部１５４の出力をスイッチングするガンマ電圧スイッチ１５６を含む。ガンマ電圧スイッチ１５６は、１/２水平周期の期間、高階調ガンマ電圧部１５２から高階調ガンマ電圧を、残りの１/２水平周期の期間、低階調ガンマ電圧部１５４から低階調ガンマ電圧をスイッチングしてデータドライバ１３０に供給する。
【００１９】
ゲートドライバ１２０はタイミングコントローラ１４０からのゲート制御信号に応答して液晶パネル１１０のゲートラインＧＬ１、ＧＬ２にゲート駆動信号を印加してゲートラインＧＬ１、ＧＬ２を順に駆動する。
【００２０】
データドライバ１３０はタイミングコントローラ１４０からのデータ制御信号に応答して、１/２水平周期の期間、高階調ガンマ電圧を用いてタイミングコントローラ１４０からのデータ信号を高階調データ信号に変換してデータラインＤＬ１に供給し、残りの１/２水平周期の期間、低階調ガンマ電圧を用いてタイミングコントローラ１４０からのデータ信号を低階調データ信号に変換してデータラインＤＬ２に供給する。
【００２１】
図２及び図３に示すように、本発明の一実施例による液晶表示装置の画素の構造をさらに詳細に説明する。図２は図１の液晶表示装置の画素の構造を示した平面図である。図２に示されたように、本発明の一実施例による液晶表示装置の画素は第１画素電極２６０、第２画素電極２６２、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、ゲートライン２１０、第１データライン２２０、第２データライン２２５、第１蓄積キャパシタＣＳＴ１及び第２蓄積キャパシタＣＳＴ２を含む。
【００２２】
第１画素電極２６０は、コンタクトホール２６８を介して第１トランジスタＴ１のドレイン電極２５４と第１蓄積キャパシタの上部電極２５０に接続される。第１画素電極２６０は第１トランジスタＴ１を介して第１データライン２２０から高階調データ信号の印加を受け高階調データ信号に基づく表示を行う。
【００２３】
第２画素電極２６２は、第１画素電極２６０と分離されて第１画素電極２６０を取り囲む形状で形成される。第２画素電極２６２は、コンタクトホール２６４を介して第２トランジスタＴ２のドレイン電極２５９と接続され、コンタクトホール２６６を介して第２蓄積キャパシタの上部電極２５５に接続される。第２画素電極２６２は第２トランジスタＴ２を介して第２データライン２２５から低階調データ信号の印加を受けてデータ信号に基づく表示を行う。
【００２４】
第１薄膜トランジスタＴ１は、ゲートライン２１０に接続されるゲート電極２１２、第１データライン２２０に接続されるソース電極２２２、ドレイン電極２５２に接続されるドレイン電極２５４、絶縁層を媒介にしてゲート電極２１２と重畳される活性層２３０を含む。第１薄膜トランジスタＴ１はゲートライン２１０に印加されるゲート駆動信号に応答して１/２水平周期の期間、第１データライン２２０から供給される高階調データ信号をドレイン電極２５４を介してドレインライン２５２に印加する。
【００２５】
第２薄膜トランジスタＴ２は、ゲートライン２１０に接続されるゲート電極２１４、第２データライン２２５に接続されるソース電極２２７、ドレインライン２５７に接続されるドレイン電極２５９、絶縁層を媒介にしてゲート電極２１４と重畳する活性層２３２を含む。第２薄膜トランジスタＴ２は、ゲートライン２１０から印加されるゲート駆動信号に応答して、第２薄膜トランジスタＴ２は、１/２水平周期の期間、第２データライン２２５から供給される低階調データ信号を、ドレイン電極２５９を介してドレインライン２５７に印加する。
【００２６】
ゲートライン２１０は第１薄膜トランジスタＴ１のゲート電極２１２と第２薄膜トランジスタＴ２のゲート電極２１４に接続される。ゲートライン２１０はゲートドライバから入力されるゲート駆動信号を第１薄膜トランジスタＴ１のゲート電極２１２と第２薄膜トランジスタＴ２のゲート電極２１４に印加する。
【００２７】
第１データライン２２０は、画素の一側であってゲートライン２１０に交差するように形成され、第１薄膜トランジスタＴ１のソース電極２２２に接続される。第１データライン２２０は１/２水平周期期限の間データドライバから入力される高階調データ信号を第１薄膜トランジスタＴ１のソース電極２２２に印加する。
【００２８】
第２データライン２２５は、画素の他側であってゲートライン２１０に交差するように形成され、第２薄膜トランジスタＴ２のソース電極２２７に接続される。第２データライン２２５は、残り１/２水平周期期限の間、データドライバから入力される低階調データ信号を第２薄膜トランジスタＴ２のソース電極２２７に印加する。
【００２９】
第１蓄積キャパシタＣＳＴ１は、蓄積キャパシタライン２４０に接続される下部電極２４４と、絶縁層を媒介にして下部電極２４４と重畳する上部電極２５０を含む。上部電極２５０は、ドレインライン２５２を介して第１薄膜トランジスタＴ１のドレイン電極２５４と直接接続される。第１蓄積キャパシタＣＳＴ１の下部電極２４４と上部電極２５０は、第２蓄積キャパシタＣＳＴ２の下部電極２４２と上部電極２５５より広い面積であることが望ましい。
【００３０】
一方、ドレインライン２５２に接続された上部電極２５０は、コンタクトホール２６８を介して第１画素電極２６０に接続される。従って、第１薄膜トランジスタＴ１のドレイン電極２５４に接続されたドレインライン２５２を介して入力される高階調データ信号は、第１画素電極２６０に印加されると同時に、第１蓄積キャパシタＣＳＴ１に蓄積される。
【００３１】
第２蓄積キャパシタＣＳＴ２は、蓄積キャパシタライン２４０に接続される下部電極２４２と、絶縁層を媒介にして下部電極２４２と重畳する上部電極２５５を含む。上部電極２５５は、第２薄膜トランジスタＴ２のドレイン電極２５９に接続された第２画素電極２６２とコンタクトホール２６６を介して接続される。従って、第２薄膜トランジスタＴ２のドレイン電極２５９に接続されたドレインライン２５７を介して入力される低階調データ信号は第２画素電極２６２に印加され、第２蓄積キャパシタＣＳＴ２に蓄積される。
【００３２】
第１蓄積キャパシタＣＳＴ１をさらに詳細に説明する。図３は図２の第１蓄積キャパシタのI-I’断面図である。図３に示されたように、第１蓄積キャパシタＣＳＴ１はガラス基板２０２に形成された下部電極２４４と、絶縁層２０４を媒介にして下部電極２４４と重畳するように形成された上部電極２５０を含む。上部電極２５０はドレインライン２５２を介して第１薄膜トランジスタのドレイン電極と直接接続され、保護膜２０６に形成されたコンタクトホール２６８を介して第１画素電極２６０に接続される。
【００３３】
本発明の一実施例による液晶表示装置は、第１薄膜トランジスタＴ１のドレイン電極２５４と第１蓄積キャパシタＣＳＴ１の上部電極２５０及び第１画素電極２６０の接続のための第１コンタクトホール２６８、第２薄膜トランジスタＴ２のドレイン電極２５９と第２画素電極２６２の接続のための第２コンタクトホール２６４、及び第２画素電極２６２と第２蓄積キャパシタＣＳＴ２の上部電極２５５の接続のための第３コンタクトホール２６６を含む。
【００３４】
即ち、本発明の一実施例による液晶表示装置は、第１薄膜トランジスタＴ１のドレイン電極２５４と第１画素電極２６０の直接接続のためのコンタクトホールを含まず、第１薄膜トランジスタＴ１のドレイン電極２５４が直接第１蓄積キャパシタＣＳＴ１の上部電極２５５に接続される構造を有するので、液晶表示装置の製造過程で発生した静電気は、第１薄膜トランジスタＴ１に流入する前に第１蓄積キャパシタＣＳＴ１に蓄積され、第１薄膜トランジスタＴ１に静電気が流入する経路が遮断される。従って、液晶表示装置の製造過程では、静電気によるチャンネルショート不良、特に、静電気によって高階調トランジスタのチャンネルがショートする問題点を解決できる。
【００３５】
本実施においては、第１薄膜トランジスタＴ１のドレイン電極２５４と第１画素電極２６０の直接接続のためのコンタクトホールを含まないで、第１薄膜トランジスタＴ１のドレイン電極２５４が直接第１蓄積キャパシタＣＳＴ１の上部電極２５５に接続される構造に対して説明したが、このような構成に限定されるものではなく、第２薄膜トランジスタＴ２のドレイン電極２５９と第２画素電極２６２の直接接続のためのコンタクトホール２６４を除去し、第２薄膜トランジスタＴ２のドレイン電極２５７を直接第２蓄積キャパシタＣＳＴ２の上部電極２５５に接続することもできる。
【００３６】
以下、図４〜図８を参照して、図１の液晶表示装置の薄膜トランジスタ基板を製造する方法に関して説明する。
【００３７】
図４はゲートライン形成工程を示す。ゲートライン形成工程はガラス基板上にゲート電極２１２、２１４を含むゲートライン２１０と、下部電極２４２、２４４を含む蓄積キャパシタライン２４０とを形成する。蓄積キャパシタライン２４０は、ゲートライン２１０に平行に形成される。具体的に、ガラス基板上にスパッタリング方法などで金属を蒸着する。金属層はモリブデン、アルミニウム、クロム、などとこれらの合金の単一層または複層構造を有することができる。
【００３８】
図５は活性層形成工程を示す。活性層形成工程は、ゲートライン２１０と蓄積キャパシタライン２４０が形成されたガラス基板上にゲート絶縁膜を形成し、その上に第２マスク工程で、活性層２３０、２３２がゲート電極２１２、２１４に重畳するように形成する。活性層２３０、２３２は、オーミックコンタクト層をさらに含むことができる。具体的に、第１マスク工程を経たガラス基板上に、プラズマ化学気相蒸着ＰＥＣＶＤなどの蒸着方法でゲート絶縁膜、非晶質シリコン層、ｎ＋非晶質シリコン層を順に形成する。そして、第２マスクを用いたフォトリソグラフィ工程及びエッチング工程で非晶質シリコン層、ｎ＋非晶質シリコン層、活性層２３０、２３２を形成する。ゲート絶縁膜は酸化シリコンＳｉＯｘ、窒化シリコンＳｉＮｘのような無機絶縁物質であることが望ましい。また、活性層２３０、２３２はゲートライン２１０とデータラインとが交差される部分また蓄積キャパシタライン２４０とデータラインとが交差する部分にも形成することができる。
【００３９】
図６はソース/ドレインパターン形成工程を示す。ソース/ドレインパターン形成工程は、活性層２３０、２３２が形成されたゲート絶縁膜上にソース/ドレイン金属パターンを形成する。ソース/ドレイン金属パターンは、第１データライン２２０、第１薄膜トランジスタのソース電極２２２とドレイン電極２５４、第１蓄積キャパシタＣＳＴ１の上部電極２５０、第１薄膜トランジスタＴ１のドレイン電極２５４と第１蓄積キャパシタＣＳＴ１の上部電極２５０を接続するドレインライン２５２、第２データライン２２５、第２薄膜トランジスタＴ２のソース電極２２７とドレイン電極２５９、第２蓄積キャパシタＣＳＴ２の上部電極２５５及び第２薄膜トランジスタＴ２のドレイン電極２５９に接続されるドレインライン２５７を含む。
【００４０】
第１データライン２２０は、第１薄膜トランジスタＴ１のソース電極２２２に接続され、第２データライン２２５は第２薄膜トランジスタＴ２のソース電極２２７に接続される。一方、第１蓄積キャパシタＣＳＴ１の上部電極２５０は、第１蓄積キャパシタＣＳＴ１の下部電極２４４に対応して形成し、第２蓄積キャパシタＣＳＴ２の上部電極２５５は第２蓄積キャパシタＣＳＴ２の下部電極２４２に対応して形成する。従って、第１蓄積キャパシタＣＳＴ１の上部電極２５０の面積は第２蓄積キャパシタＣＳＴ２の上部電極２５５の面積より大きく形成される。
【００４１】
具体的に、第２マスク工程を経たガラス基板上にソース/ドレイン金属層をスパッタリング方法で形成する。そして、第３マスクを用いたフォトリソグラフィ工程及びエッチング工程でソース/ドレイン金属層をパターニングする。そして、ソース電極２２２、２２７とドレイン電極２５４、２５９の間に露出されるオーミックコンタクト層を除去してソース電極２２２、２２７とドレイン電極２５４、２５９を電気的に分離させる。このようにして、ゲートライン２１０と第１データライン２２０に接続される第１薄膜トランジスタＴ１と、ゲートライン２１０と第２データライン２２５に接続される第２薄膜トランジスタＴ２とを形成することができる。
【００４２】
図７はコンタクトホール形成工程を示す。コンタクトホール形成工程はソース/ドレイン金属パターンが形成されたゲート絶縁膜上に有機絶縁膜２０６を形成し、第４マスク工程で有機絶縁膜２０６の一部を除去して第１コンタクトホール２６８、第２コンタクトホール２６４及び第３コンタクトホール２６６を形成する。ここで、第１コンタクトホール２６８は、第１薄膜トランジスタＴ１のドレイン電極２５４と第１蓄積キャパシタＣＳＴ１の上部電極２５０及び次の工程で形成される第１画素電極を接続するためのである。第２コンタクトホール２６４は、第２薄膜トランジスタＴ２のドレイン電極２５９と次の工程で形成される第２画素電極を接続するためのものである。第３コンタクトホール２６６は、第２画素電極と第２蓄積キャパシタＣＳＴ２の上部電極２５５を接続するためである。
【００４３】
具体的に、第３マスク工程を経たガラス基板上にアクリル系有機化合物などのような有機絶縁物質をスピンコーティング、スピンレスコーティングなどの方法でコーティングして有機絶縁膜２０６を形成する。そして、第４マスクを用いたフォトリソグラフィ工程及びエッチング工程で有機絶縁膜２０６の一部を除去して第１蓄積キャパシタＣＳＴ１の上部電極２５０、第２薄膜トランジスタＣＳＴ２のドレイン電極２５９に接続されたドレインライン２５７の末端及び第２蓄積キャパシタＣＳＴ２の上部電極２５５を露出させ第１コンタクトホール２６８、第２コンタクトホール２６４及び第３コンタクトホール２６６を形成する。
【００４４】
図８は画素電極形成工程を示す。画素電極形成工程は、有機絶縁膜上に透明導電パターンの第１画素電極２６０と第２画素電極２６２を形成する。具体的に、第４マスク工程を経たガラス基板上にＩＴＯまたはＩＺＯなどのような透明導電物質をスパッタリングなどのような蒸着方法で塗布する。そして、第５マスクを用いたフォトリソグラフィ工程及びエッチング工程でパターニングして、第１画素電極２６０と第２画素電極２６２を形成する。
【００４５】
画素電極形成工程で、第１画素電極２６０は第１コンタクトホール２６８を介して第１蓄積キャパシタＣＳＴ１の上部電極２５０と接続される。また、第２画素電極２６２は第２コンタクトホール２６４を介して第２薄膜トランジスタＴ２のドレイン電極２５９に接続されたドレインライン２５７に接続され、第３コンタクトホール２６６を介して第２蓄積キャパシタＣＳＴ２の上部電極２５５と接続される。
【００４６】
上述した方法で製造される薄膜トランジスタ基板は、共通電極とカラーフィルタの形成されたカラーフィルタ基板とアセンブリされて液晶表示装置の製造工程に使用することができる。
【００４７】
次に、本発明の一実施例による液晶表示装置の他の画素の構造を説明する。図９は図１に示された液晶表示装置の他の画素の構造を示した図である。図９に示されたように、本発明の液晶表示装置の他の画素は第１画素電極３６０、第２画素電極３６２、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、ゲートライン３１０、第１データライン３２０、第２データライン３２５、第１蓄積共通ＣＳＴ１、第２蓄積キャパシタＣＳＴ２、第３蓄積キャパシタＣＳＴ３及び第４蓄積キャパシタＣＳＴ４を含む。
【００４８】
第１画素電極２６０は、コンタクトホール３６４を介して第１トランジスタＴ１のドレイン電極３５４及び第３蓄積キャパシタＣＳＴ３の上部電極３８０と接続され、コンタクトホール３６８を介して第１蓄積キャパシタＣＳＴ２の上部電極３５５に接続される。第１画素電極３６０は第１トランジスタＴ１を介して第１データライン３２０から高データ信号の印加を受け高階調データ信号を表現する。
【００４９】
第２画素電極２６２は、第１画素電極３６０と分離され第１画素電極３６０を取り囲む形状に形成される。第２画素電極３６２はコンタクトホール３６９を介して第２トランジスタＴ２のドレイン電極３５９及び第４蓄積キャパシタＣＳＴ４と接続され、コンタクトホール３６６を介して第２蓄積キャパシタＣＳＴ２の上部電極３５５に接続される。第２画素電極３６２は、第２トランジスタＴ２を介して第２データライン３２５から低階調データ信号の印加を受け低階調データ信号を表現する。
【００５０】
第１蓄積キャパシタＣＳＴ１は、第１蓄積キャパシタライン３４０に接続される下部電極３４４と、絶縁層を媒介にして下部電極３４４と重畳する上部電極３５０を含む。上部電極３５０は、第１薄膜トランジスタＴ１のドレイン電極３５４に接続された第１画素電極３６０とコンタクトホール３６８を介して接続される。第３蓄積キャパシタＣＳＴ２は、第２蓄積キャパシタライン３４１に接続される下部電極３７１と、絶縁層を媒介にして下部電極３７１と重畳する上部電極３８０を含む。上部電極３８０は第１薄膜トランジスタＴ２のドレイン電極３５４に接続され、第１画素電極３６０とコンタクトホール３６４を介して接続される。従って、第１薄膜トランジスタＴ１のドレイン電極３５４に接続されたドレインライン３５２を介して入力される高階調データ信号は第１画素電極３６０に印加されると同時に第１蓄積キャパシタＣＳＴ１に蓄積される。
【００５１】
第２蓄積キャパシタＣＳＴ２は、第１蓄積キャパシタライン２４０に接続される下部電極３４２と、絶縁層を媒介にして下部電極３４２と重畳される上部電極３５５を含む。上部電極３５５は第２薄膜トランジスタＴ２のドレイン電極３５９に接続された第２画素電極３６２とコンタクトホール３６６を介して接続される。第４蓄積キャパシタＣＳＴ４は、第２蓄積キャパシタライン２４１に接続される下部電極３７３と、絶縁層を媒介にして下部電極３７３と重畳する上部電極３８２を含む。上部電極３８２は、第２薄膜トランジスタＴ２のドレイン電極３５９に接続され、第２画素電極３６２とコンタクトホール３６９を介して接続される。従って、第２薄膜トランジスタＴ２のドレイン電極３５９に接続されたドレインライン３５７を介して入力される低階調データ信号は第２画素電極３６２に印加され、第２蓄積キャパシタＣＳＴ２に蓄積されることができる。
【００５２】
ここで、第１蓄積キャパシタライン３４０と第２蓄積キャパシタライン３４１は連結ライン３７０、３７２によって電気的に接続される。連結ライン３７０、３７２は第１及び第２画素電極３６０、３６２と重畳しないように形成して画素の開口率減少を防ぐようにすることが望ましい。
【００５３】
第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、ゲートライン３１０、第１データライン３２０及び第２データライン３２５は、図２の第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、ゲートライン２１０、第１データライン２２０及び第２データライン２２５の説明から当業者が容易に理解できるので詳細な説明は省略する。
【００５４】
第３蓄積キャパシタＣＳＴ３及び第４蓄積キャパシタＣＳＴ４をより詳細に説明する。図１０は図９の第３蓄積キャパシタＣＳＴ３のI-I’線に沿って切断した断面図である。図１０に示されたように、第３蓄積キャパシタＣＳＴ３はガラス基板３０２に形成された下部電極３７１と、絶縁層３０４を媒介にして下部電極３４４と重畳するように形成された上部電極３５０を含む。上部電極３５０はドレインライン３５２を介して第１薄膜トランジスタのドレイン電極と接続され、保護膜３０６に形成されたコンタクトホール３６４を介して第１画素電極３６０に連結される。第４蓄積キャパシタＣＳＴ４は第３蓄積キャパシタＣＳＴ３と同一の構造を有するので詳細な説明は省略する。
【００５５】
本発明の一実施例による液晶表示装置は第１薄膜トランジスタＴ１のドレイン電極３５４に接続される第３蓄積キャパシタＣＳＴ３と第２薄膜トランジスタＴ２のドレイン電極３５９に接続される第４蓄積キャパシタＣＳＴ４を含む。ここで、第３及び第４蓄積キャパシタＣＳＴ３、ＣＳＴ４は連結ライン３７０、３７２を介して第１及び第２蓄積キャパシタＣＳＴ１、ＣＳＴ２に接続される。
【００５６】
このような構造の液晶表示装置は、液晶表示装置の製造過程で発生された静電気がコンタクトホール３６４、３６９を介して第１薄膜及び第２薄膜トランジスタＴ１、Ｔ２に流入する前に、第３蓄積キャパシタ及び第４蓄積キャパシタＣＳＴ３、ＣＳＴ４に蓄積され、第１及び第２蓄積キャパシタＣＳＴ１．ＣＳＴ２に拡散され、第１及び第２薄膜トランジスタＴ１、Ｔ２に静電気が流入する経路を遮断する。従って、液晶表示装置の製造過程で、静電気によるチャンネルショート不良、特に、静電気によって高階調トランジスタのチャンネルがショートするという問題点を解決できる。
【００５７】
図１１〜図１４は図９及び図１０に示された薄膜トランジスタ基板を製造する方法を説明するための図面である。図１１はゲートライン形成工程を示す。ゲートライン形成工程はガラス基板上にゲート電極３１２、３１４が含まれたゲートライン３１０と下部電極が含まれた第１及び第２蓄積キャパシタライン３４０，３４１を形成する。第１及び第２蓄積キャパシタライン３４０、３４１は、互いに電気的に接続する連結ライン３７０、３７２をさらに含む。具体的な工程は図４のゲートライン形成工程と同一であるので詳細な説明は省略する。
【００５８】
図１２は活性層形成工程を示す。活性層３３０、３３２工程は図４の活性層形成工程と同一であるので詳細な説明は省略する。
【００５９】
図１３はソース/ドレインパターン形成工程を示す。ソース/ドレインパターン形成工程は活性層３３０、３３２が形成されたゲート絶縁膜上にソース/ドレイン金属パターンを形成する。ソース/ドレイン金属パターンは第１及び第２データライン３２０、３２５、第１及び第２薄膜トランジスタＴ１、Ｔ２のソース電極３２２、３２７とドレイン電極３５４、３５９、第１〜第４蓄積キャパシタＣＳＴ１、ＣＳＴ２、ＣＳＴ３、ＣＳＴ４の上部電極３５０、３５５、３８０、３８２、第１及び第２薄膜トランジスタＴ１、Ｔ２のドレイン電極３５４、３５９と第３及び第４蓄積キャパシタＣＳＴ３、ＣＳＴ４の上部電極３８０，３８２をそれぞれ接続するドレインライン３５２、３５７を含む。
【００６０】
第１及び第２データライン３２０、３２５は、それぞれ第１及び第２薄膜トランジスタＴ１のソース電極３２２、３２７に接続される。一方、第１〜第４蓄積キャパシタの上部電極３５０、３５５、３８０、３８２は、それぞれ第１〜第４蓄積キャパシタの下部電極３４４、３４２、３７１、３７３に対応して形成される。具体的な工程は図６のソース/ドレインパターン形成工程と同一であるので詳細な説明は省略する。
【００６１】
図１４はコンタクトホール形成工程を示す。コンタクトホール形成工程はソース/ドレイン金属パターンが形成されたゲート絶縁膜上に有機絶縁膜３０６を形成し、第４マスク工程で有機絶縁膜３０６の一部を除去して第１〜第４コンタクトホール３６８、３６６、３６４、３６９を形成する。ここで、第１コンタクトホール３６８は第１蓄積キャパシタＣＳＴ１の上部電極３５０と次の工程で形成される第１画素電極を接続するためのである。第２コンタクトホール３６６は第２蓄積キャパシタＣＳＴ２の上部電極３５５と次の工程で形成される第２画素電極を接続するためのである。
【００６２】
第３コンタクトホール３６４は第３蓄積キャパシタＣＳＴ３の上部電極３８０と次の工程で形成される第１画素電極を接続するためのである。第４コンタクトホール３６９は第４蓄積キャパシタＣＳＴ４の上部電極３８２と次の工程で形成される第２画素電極を接続するためのである。具体的な工程は図７のソース/ドレインパターン形成工程から当業者が容易に類推できるので詳細な説明は省略する。
【００６３】
図１５は画素電極形成工程を示す。画素電極形成工程は、有機絶縁膜上に透明導電パターンの第１画素電極３６０と第２画素電極３６２を形成する。具体的な工程は図８の画素電極形成工程から当業者が容易に類推できるので詳細な説明は省略する。
【００６４】
画素電極形成工程で第１画素電極３６０は第１コンタクトホール３６８を介して第１蓄積キャパシタＣＳＴ１の上部電極３５０と接続され、第３コンタクトホール３６６を介して第１薄膜トランジスタＴ１のドレイン電極３５４に接続される。また、第２画素電極３６２は第２コンタクトホール３６６を介して第２蓄積キャパシタＣＳＴ２の上部電極３５５と接続され、第４コンタクトホール３６９を介して第２薄膜トランジスタＴ２のドレイン電極３５９に接続される。
【００６５】
上述した方法で製造される薄膜トランジスタ基板は共通電極とカラーフィルタの形成されたカラーフィルタ基板とアセンブリされ液晶表示装置の製造工程で使用されることができる。
【００６６】
図１６は、本発明の他の実施例による液晶表示装置を示すブロック図である。図１６に示されたように、本発明の他の一実施例による液晶表示装置４００は液晶パネル４１０と、液晶パネル４１０のゲートラインＧＬ１〜ＧＬ４を駆動するゲートドライバ４２０と、液晶パネル４１０のデータラインＤＬ１、ＤＬ２を駆動するデータドライバ４３０と、ゲートドライバ４２０とデータドライバ４３０を制御するタイミングコントローラ４４０及び高階調ガンマ電圧と低階調ガンマ電圧を選択的に供給するガンマ電圧部４５０を含む。
【００６７】
液晶パネル４１０は２つのゲートラインと１つのデータラインで画定される複数の画素Ｐ１〜Ｐ４を含む。１つの画素Ｐ１は高階調領域と低階調領域それぞれに形成された第１画素電極ＶＨと第２画素電極ＶＬ、第１画素電極ＶＨ及び第２画素電極ＶＬそれぞれに独立して接続される第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２、及び第１薄膜トランジスタＴ１と第２薄膜トランジスタＴ２に共通に接続されるデータラインＤＬ１と第１薄膜トランジスタＴ１の第２薄膜トランジスタＴ２それぞれに接続されるゲートラインＧＬ１、ＧＬ２を含む。ここで、高階調領域と低階調領域それぞれに形成された第１画素電極ＶＨと第２画素電極ＶＬは互いに異なる階調電圧カバーによって生成された階調電圧に応じてデータを表現する。
【００６８】
タイミングコントローラ４４０、ゲートドライバ４２０、データドライバ４３０及びガンマ電圧部４５０は図１のタイミングコントローラ１４０、ゲートドライバ１２０、データドライバ１３０及びガンマ電圧部１５０の構成及び動作から容易に類推できるので詳細な説明は省略する。
【００６９】
図１７を参照して、本発明の他の実施例による液晶表示装置の画素の構造をより詳細に説明する。図１７は図１６に示された液晶表示装置の画素の構造を示す平面図である。図１７に示されたように、本発明の他の実施例による液晶表示装置の画素は第１画素電極５６０、第２画素電極５６２、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、第１ゲートライン５１０、第２ゲートライン５１５、データライン５２０、第１蓄積キャパシタＣＳＴ１、及び第２蓄積キャパシタＣＳＴ２を含む。
【００７０】
第１画素電極５６０はコンタクトホール５６８を介して第１トランジスタＴ１のドレイン電極５５４と第１蓄積キャパシタＣＳＴ１の上部電極５５０に接続される。第１画素電極５６０は第１トランジスタＴ１を介してデータライン５２０から高階調データ信号の印加を受け高階調データ信号を表現する。
【００７１】
第２画素電極５６２は第１画素電極５６０と分離され第１画素電極５６０を取り囲む形状に形成される。第２画素電極５６２はコンタクトホール５６４を介して第２トランジスタＴ２のドレイン電極５５９と接続され、コンタクトホール５６６を介して第２蓄積キャパシタＣＳＴ２の上部電極５５５に接続される。第２画素電極５６２は第２トランジスタＴ２を介してデータライン５２０から低階調データ信号の印加を受け低階調データ信号を表現する。
【００７２】
第１薄膜トランジスタＴ１は第１ゲートライン５１０に接続されるゲート電極５１２、データライン５２０に接続されるソース電極５２２、ドレインライン５５２に接続されるドレイン電極５５４、絶縁層を媒介にしてゲート電極５１２と重畳する活性層を含む。第１薄膜トランジスタＴ１は、第１ゲートライン５１０に印加されるゲート駆動信号に応答して、１/２水平周期期限の間、データライン５２０から供給される高階調データ信号をドレイン電極５５４を介してドレインライン５５２から印加する。
【００７３】
第２薄膜トランジスタＴ２は、第２ゲートライン５１５に接続されるゲート電極５１４、データライン５２０に接続されるソース電極５２７、ドレインライン５５７に接続されるドレイン電極５５９、絶縁層を媒介にしてゲート電極５１４と重畳する活性層５３２を含む。第２薄膜トランジスタＴ２は、第２ゲートライン５１５に印加されるゲート駆動信号に応答して、残り１/２水平周期期限の間、データライン５２０から供給される低階調データ信号をドレイン電極５５９を介してドレインライン５５７に印加する。
【００７４】
第１ゲートライン５１０は、第１薄膜トランジスタＴ１のゲート電極５１２に接続される。第１ゲートライン５１０は、１/２水平周期期限の間、ゲートドライバから入力されるゲート駆動信号を第１薄膜トランジスタＴ１のゲート電極５１２に印加する。
【００７５】
第２ゲートライン５１５は、第２薄膜トランジスタＴ２のゲート電極５１４に接続される。第２ゲートライン５１２は、残り１/２水平周期期限の間、ゲートドライバから入力されるゲート駆動信号を第２薄膜トランジスタＴ２のゲート電極５１４に印加する。
【００７６】
データライン５２０は、画素の一側に形成され第１及び第２ゲートライン５１０、５１５に交差するように形成され、第１薄膜トランジスタＴ１のソース電極５２２と第２薄膜トランジスタＴ２のソース電極５２７に接続される。データライン５２０は、１/２水平周期期限の間、データドライバから入力される高階調データ信号を第１薄膜トランジスタＴ１のソース電極５２２に印加し、残り１/２水平周期期限の間、データドライバから入力される低階調データ信号を第２薄膜トランジスタＴ２のソース電極５２７に印加する。
【００７７】
第１蓄積キャパシタＣＳＴ１は、蓄積キャパシタライン５４０に接続される下部電極５４４と、絶縁層を媒介にして下部電極５４４と重畳する上部電極５５０を含む。上部電極５５０は、ドレインライン５２２を介して第１薄膜トランジスタＴ１のドレイン電極５４４と直接接続される。第１蓄積キャパシタＣＳＴ１の下部電極５４４と上部電極５５０は第２蓄積キャパシタＣＳＴ２の下部電極５４２と上部電極５５５より広い面積を有することが望ましい。
【００７８】
一方、ドレインライン５５２に接続された上部電極５５０はコンタクトホール５６８を介して第１画素電極５６０に接続される。従って、第１薄膜トランジスタＴ１のドレイン電極５５４に接続されたドレインライン５５２を介して入力される高階調データ信号は、第１画素電極５６０に印加されると同時に第１蓄積キャパシタＣＳＴ１に蓄積される。
【００７９】
第２蓄積キャパシタＣＳＴ２は、蓄積キャパシタライン５４０に接続される下部電極５２４と、絶縁層を媒介にして下部電極５４２と重畳する上部電極５５５を含む。上部電極５５５は第２薄膜トランジスタＴ２のドレイン電極５５９と接続された第２画素電極５６２とコンタクトホール５６６を介して接続される。従って、第２薄膜トランジスタＴ２のドレイン電極５５９に接続されたドレインライン５５７を介して入力される低階調データ信号は第２画素電極５６２に印加され、第２蓄積キャパシタＣＳＴ２に蓄積される。
【００８０】
即ち、本発明の他の例による液晶表示装置は第１薄膜トランジスタＴ１のドレイン電極５５４と第１画素電極５６０との直接接続のためのコンタクトホールが除去され、第１薄膜トランジスタＴ１のドレイン電極５５４が直接第１蓄積キャパシタＣＳＴ１の上部電極５５０に接続される構造を有するので、液晶表示装置の製造過程で発生された静電気は第１薄膜トランジスタＴ１に流入する前に、第１蓄積キャパシタＣＳＴ１に蓄積され、第１薄膜トランジスタＴ１に静電気が流入する経路を遮断する。従って、液晶表示装置の製造過程では静電気によるチャンネルショート不良、特に、静電気によって高階調トランジスタのチャンネルがショートする問題点を解決できる。
【産業上の利用可能性】
【００８１】
上述したように、本発明による液晶表示装置は高階調データ信号をスイッチングするトランジスタのドレイン電極を蓄積キャパシタの上部電極に連結させた構造を有するので、従来コンタクトホールに流入する静電気によって高階調データ信号をスイッチングする薄膜トランジスタのチャンネルがショートされる現象が除去され歩留まりを向上するという効果がある。
【００８２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【符号の説明】
【００８３】
１００      液晶表示装置
１１０      液晶パネル
１２０      ゲートドライバ
１３０      データドライバ
１４０      タイミングコントローラ
１５０      ガンマ電圧部
【図１】
2014115676.tif 000003
【図２】
2014115676.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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