(57)【要約】 【課題】表示品位の良好な液晶表示装置を提供する。【解決手段】マトリクス状に配列した画素電極ＰＥと、画素電極ＰＥが配列した行に沿って延びたゲート配線Ｇと、画素電極ＰＥが配列した列に沿って延びたソース配線Ｓと、ゲート配線Ｇとソース配線Ｓとが交差した位置近傍に配置されたスイッチング素子ＳＷと、ゲート配線Ｇを駆動するゲートドライバＧＤと、ソース配線Ｓを駆動するソースドライバＳＤと、ソース配線ＳとソースドライバＳＤとの間に配置されソース配線ＳとソースドライバＳＤの出力端子との接続を切り替えるスイッチを含むスイッチ回路ＡＳＷと、スイッチ回路ＡＳＷの動作を制御する信号をスイッチ回路ＡＳＷへ供給する配線に介在したトランスファゲートＴＧと、を備えたアレイ基板ＡＲと、アレイ基板ＡＲと対向して配置された対向基板ＣＴと、アレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えた液晶表示装置。【選択図】図１
2014235413.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配列した画素電極と、前記画素電極が配列した行に沿って延びたゲート配線と、前記画素電極が配列した列に沿って延びたソース配線と、前記ゲート配線と前記ソース配線とが交差した位置近傍に配置されたスイッチング素子と、前記ゲート配線を駆動するゲートドライバと、前記ソース配線を駆動するソースドライバと、前記ソース配線と前記ソースドライバとの間に配置され前記ソース配線と前記ソースドライバの出力端子との接続を切り替えるスイッチを含むスイッチ回路と、前記スイッチ回路の動作を制御する信号を前記スイッチ回路へ供給する配線に介在したトランスファゲートと、を備えたアレイ基板と、
前記アレイ基板と対向して配置された対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、を備えた液晶表示装置。
【請求項２】
マトリクス状に配列した画素電極と、前記画素電極が配列した行に沿って延びたゲート配線と、前記画素電極が配列した列に沿って延びたソース配線と、前記ゲート配線と前記ソース配線とが交差した位置近傍に配置されたスイッチング素子と、前記ゲート配線を駆動するゲートドライバと、前記ソース配線を駆動するソースドライバと、前記ソース配線と前記ソースドライバとの間に配置され前記ソース配線と前記ソースドライバの出力端子との接続を切り替えるスイッチを含むスイッチ回路と、前記スイッチ回路の動作を制御する信号を前記スイッチ回路へ供給する配線に介在した抵抗器と、を備えたアレイ基板と、
前記アレイ基板と対向して配置された対向基板と、
前記アレイ基板と前記対向基板との間に保持された液晶層と、を備えた液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、軽量、薄型等の特徴により様々な電子機器に搭載されている。液晶表示装置には、例えば、アクティブマトリクス型の液晶表示パネルが用いられている。液晶表示パネルは、アレイ基板と、対向基板と、アレイ基板及び対向基板間に挟持された液晶層とを備えている。アレイ基板は、互いに交差するように配線された複数本のゲート配線と複数本のソース配線と、これらゲート配線及びソース配線により区画された各画素領域に形成されたスイッチング素子としての薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）と、を備えている。
【０００３】
ソース配線はスイッチング素子を介してソースドライバと接続されている。スイッチング素子を切り替えることによりソースドライバから出力された映像信号は、選択的にソース配線へ出力される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−２６７９９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の実施形態は、表示品位の良好な液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態によれば、マトリクス状に配列した画素電極と、前記画素電極が配列した行に沿って延びたゲート配線と、前記画素電極が配列した列に沿って延びたソース配線と、前記ゲート配線と前記ソース配線とが交差した位置近傍に配置されたスイッチング素子と、前記ゲート配線を駆動するゲートドライバと、前記ソース配線を駆動するソースドライバと、前記ソース配線と前記ソースドライバとの間に配置され前記ソース配線と前記ソースドライバの出力端子との接続を切り替えるスイッチを含むスイッチ回路と、前記スイッチ回路の動作を制御する信号を前記スイッチ回路へ供給する配線に介在したトランスファゲートと、を備えたアレイ基板と、前記アレイ基板と対向して配置された対向基板と、前記アレイ基板と前記対向基板との間に保持された液晶層と、を備えた液晶表示装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】図１は、一実施形態の液晶表示装置の構成を概略的に示す図である。
【図２】図２は、図１に示す液晶表示装置のバッファの一例を示す回路図である。
【図３】図３は、ｎＭＯＳＦＥＴのチャネル幅を調整したときの出力信号波形の立ち上がり時間と立下り時間との一例を示す図である。
【図４】図４は、ｐＭＯＳＦＥＴのチャネル幅を調整したときの出力信号の立ち上がり時間と立下り時間との一例を示す図である。
【図５】図５は、バッファの入力信号波形と図２に示すバッファの出力信号波形と図８に示すバッファの出力信号波形との一例を示す図である。
【図６】図６は、図１に示す液晶表示装置のバッファの他の例を示す回路図である。
【図７】図７は、抵抗器の大きさを調整したときの出力信号波形の立ち上がり時間と立下り時間との一例を示す図である。
【図８】図８は、比較例の液晶表示装置のバッファの一例を示す回路図である。
【発明を実施するための形態】
【０００８】
以下、実施形態の液晶表示装置について、図面を参照して説明する。  
図１は、一実施形態の液晶表示装置の構成を概略的に示す図である。
【０００９】
本実施形態の液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。
【００１０】
液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ｎ本のゲート配線Ｇ（Ｇ１〜Ｇｎ）、ｍ本のソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇ及び補助容量線Ｃは、例えば、第１方向Ｘに沿って略直線的に延出している。これらのゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに略直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。
【００１１】
各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、スイッチ回路ＡＳＷを介してソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。
【００１２】
各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。
【００１３】
画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されている。
【００１４】
スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。スイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。
【００１５】
スイッチング素子ＳＷのゲート電極は、対応するゲート配線Ｇと電気的に接続している（あるいは一体に形成されている）。スイッチング素子ＳＷのソース電極は、対応するソース配線Ｓと電気的に接続している（あるいは一体に形成されている）。スイッチング素子ＳＷのドレイン電極は、対応する画素電極ＰＥと電気的に接続している（あるいは一体に形成されている）。
【００１６】
アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部（図示せず）を備えている。この給電部は、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部と電気的に接続されている。
【００１７】
スイッチ回路ＡＳＷは、アクティブエリアＡＣＴとソースドライバＳＤとの間に配置されている。スイッチ回路ＡＳＷはソースドライバＳＤの出力ラインとソース配線Ｓとの接続を切り替えるアナログスイッチを複数備えている。アナログスイッチを切り替える制御信号は、駆動ＩＣチップ２からバッファＢＦを介してスイッチ回路ＡＳＷへ入力される。
【００１８】
バッファＢＦは、スイッチ回路ＡＳＷの動作を制御する信号をスイッチ回路ＡＳＷへ供給する駆動ＩＣチップ２とスイッチ回路ＡＳＷとの間に延びた配線に介在している。バッファＢＦは、スイッチ回路ＡＳＷに入力される制御信号を鈍らせるために設けられている。アナログスイッチを切り替える制御信号の波形の立ち上がりおよび立下りが急であると、アナログスイッチが切り替わるタイミングでノイズ（ＥＭＩ：electromagnetic interference）が発生して、映像信号にノイズが重畳してしまうことがあり、このノイズの発生を改善するためにバッファＢＦを設けている。
【００１９】
図２は、図１に示す液晶表示装置のバッファＢＦの一例を示す回路図である。  
この例では、バッファＢＦは、トランスファゲートＴＧを備えている。トランスファゲートＴＧは、切替信号ＶＧＨ、ＶＧＬによりその動作を制御される。トランスファゲートＴＧは、例えばｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとを組み合わせて構成されたＣＭＯＳトランスファゲートＴＧである。トランスファゲートＴＧは、例えば、切替信号ＶＧＨがハイ（Ｈ）レベルであって切替信号ＶＧＬがロー（Ｌ）レベルであるときに入力端子（ＩＮ）と出力端子（ＯＵＴ）とが導通し、切替信号ＶＧＨがローレベルであって切替信号ＶＧＬがハイレベルであるときに入力端子（ＩＮ）と出力端子（ＯＵＴ）とが絶縁する。切替信号ＶＧＨ、ＶＧＬは、例えば駆動ＩＣ２から供給される。トランスファゲートＴＧの入力端子（ＩＮ）には駆動ＩＣチップ２からスイッチ回路ＡＳＷの制御信号が入力される。
【００２０】
トランスファゲートＴＧは、ｎＭＯＳＦＥＴのチャネル幅とｐＭＯＳＦＥＴのチャネル幅とを調整することにより、出力信号波形の形状を制御することが可能である。
【００２１】
図３は、ｎＭＯＳＦＥＴのチャネル幅を調整したときの出力信号波形の立ち上がり時間と立下り時間との一例を示す図である。  
図示した例では、ｎＭＯＳＦＥＴのチャネル幅を大きくするとトランスファゲートＴＧの出力信号波形の立下り時間が小さくなり、ｎＭＯＳＦＥＴのチャネル幅を小さくするとトランスファゲートＴＧの出力信号波形の立下り時間が大きくなる傾向が得られた。また、トランスファゲートＴＧの出力信号波形の立ち上がり時間はｎＭＯＳＦＥＴのチャネル幅を調整しても略一定であった。
【００２２】
なお、出力信号波形の立ち上がり時間は、例えば、出力信号波形がハイレベルのときを１００％としローレベルのときを０％とし、出力信号波形が１０％に到達した時点から９０％に到達した時点までの時間である。出力信号波形の立下り時間は、例えば、出力信号波形が９０％に到達した時点から１０％に到達した時点までの時間である。
【００２３】
図４は、ｐＭＯＳＦＥＴのチャネル幅を調整したときの出力信号の立ち上がり時間と立下り時間との一例を示す図である。
【００２４】
図示した例では、ｐＭＯＳＦＥＴのチャネル幅を大きくするとトランスファゲートＴＧの出力信号波形の立ち上がり時間が小さくなり、ｐＭＯＳＦＥＴのチャネル幅を小さくするとトランスファゲートＴＧの出力信号波形の立ち上がり時間が大きくなる傾向が得られた。また、トランスファゲートＴＧの出力信号波形の立下り時間はｐＭＯＳＦＥＴのチャネル幅を調整しても略一定であった。
【００２５】
上記のようにｎＭＯＳＦＥＴのチャネル幅とｐＭＯＳＦＥＴのチャネル幅とを調整することにより、出力信号波形の立ち上がり形状と立下り形状とを独立に制御することが可能である。
【００２６】
図８は、比較例の液晶表示装置のバッファＢＦの一例を示す回路図である。  
図示した比較例では、バッファＢＦが例えば直列に接続した２つの否定（ＮＯＴ）回路で構成されている。ＮＯＴ回路は入力信号がハイレベルであればローレベルの信号を出力し、入力信号がローレベルであればハイレベルの信号を出力する。ＮＯＴ回路は、例えば、ハイレベルの電流源（ＶＧＨ）とローレベルの電流源（ＶＧＬ）とに接続され、入力信号に応じてこれらの電流源（ＶＧＨ、ＶＧＬ）と出力端子との接続を切り替えるように構成される。
【００２７】
図５は、バッファＢＦの入力信号波形と図２に示すバッファＢＦの出力信号波形ＯＰ２と図８に示すバッファＢＦの出力信号波形ＯＰ８との一例を示す図である。
【００２８】
図５を参照すると、２つのＮＯＴ回路で構成されたバッファＢＦの出力信号の立ち上がり開始タイミングおよび立下り開始タイミングは入力信号よりも遅延する。これに対し、トランスファゲートＴＧで構成されたバッファＢＦの出力信号は、その立ち上がり開始タイミングと立下り開始タイミングとは入力信号と略同時である。
【００２９】
したがって、トランスファゲートＴＧのｎＭＯＳＦＥＴのチャネル幅とｐＭＯＳＦＥＴのチャネル幅とを調整することにより、容易にバッファＢＦの出力信号波形の立ち上がりの傾きと立下りの傾きとのそれぞれを調整することが可能である。
【００３０】
すなわち、本実施形態では、スイッチ回路ＡＳＷのアナログスイッチを切り替える際に、ノイズが発生することを抑制することができ、表示品位の良好な液晶表示装置を提供することができる。
【００３１】
また、バッファＢＦをトランスファゲートＴＧで構成すると、ＮＯＴ回路で構成する場合よりも液晶表示パネルＬＰＮの消費電力を低く抑えることが可能である。すなわち、ＮＯＴ回路は、入力端子（ＩＮ）に供給される信号に応じて制御信号ＶＧＨ、ＶＧＬを出力する。したがって、ＮＯＴ回路に入力される制御信号ＶＧＨ、ＶＧＬは、トランスファゲートＴＧに入力する制御信号ＶＧＨ、ＶＧＬよりも大きくなる。
【００３２】
また、バッファＢＦをトランスファゲートＴＧで構成すると、バッファＢＦによる電流消費が略ゼロになり、トランスファゲートＴＧで構成したバッファＢＦの消費電流はバッファＢＦをＮＯＴ回路で構成するときの略１／５となる。
【００３３】
さらに、バッファＢＦをトランスファゲートＴＧで構成すると、バッファＢＦにおける貫通電流が略なくなるため、液晶表示パネルＬＰＮとしての消費電流も低く抑えることができる。
【００３４】
また、バッファＢＦをトランスファゲートＴＧで構成すると、ＮＯＴ回路で構成した場合よりも静電気に対する耐性が増し、製造歩留りを向上することが可能である。
【００３５】
図６は、図１に示す液晶表示装置のバッファＢＦの他の例を示す回路図である。  
この例では、バッファＢＦは、抵抗器Ｒを備えている。抵抗器Ｒは、入力端子（ＩＮ）と出力端子（ＯＵＴ）とに直列に接続している。
【００３６】
抵抗器Ｒは、その大きさを調整することによりバッファＢＦの出力信号波形を制御することが可能である。
【００３７】
図７は、抵抗器Ｒの大きさを調整したときの出力信号波形の立ち上がり時間と立下り時間との一例を示す図である。  
図示した例では、抵抗器Ｒの抵抗値を大きくするとバッファＢＦの出力信号波形の立ち上がり時間および立下り時間が大きくなり、抵抗器Ｒの抵抗値を小さくするとバッファＢＦの出力信号波形の立ち上がり時間および立下り時間が小さくなる傾向が得られた。
【００３８】
抵抗器Ｒで構成されたバッファＢＦの出力信号は、その立ち上がり開始タイミングと立下り開始タイミングとは入力信号と略同時である。したがって、抵抗器Ｒの抵抗値を調整することにより、容易にバッファＢＦの出力信号波形の立ち上がりおよび立下りの傾きを小さくすることが可能である。
【００３９】
したがって、図６に示すように抵抗器ＲでバッファＢＦを構成したときにも、スイッチ回路ＡＳＷのアナログスイッチを切り替える際に、ノイズが発生することを抑制することができ、表示品位の良好な液晶表示装置を提供することができる。
【００４０】
また、バッファＢＦを抵抗器Ｒで構成すると、トランスファゲートＴＧで構成した場合と同様に、ＮＯＴ回路で構成する場合よりも液晶表示パネルＬＰＮの消費電力を低く抑えることが可能である。また、バッファＢＦを抵抗器Ｒで構成すると、バッファＢＦによる電流消費が略ゼロとなり、抵抗器Ｒで構成したバッファＢＦの消費電流はバッファＢＦをＮＯＴ回路で構成するときの略１／５となる。
【００４１】
さらに、バッファＢＦを抵抗器Ｒで構成すると、バッファＢＦにおける貫通電流が略なくなるため、液晶表示パネルＬＰＮとしての消費電流も低く抑えることができる。
【００４２】
さらに、バッファＢＦを抵抗器Ｒで構成すると、ＮＯＴ回路で構成した場合よりもバッファＢＦのレイアウトに必要な領域が大きくならず、レイアウトの設計が容易であるとともに、液晶表示パネルＬＰＮの小型化の実現が容易となる。
【００４３】
また、バッファＢＦを抵抗器Ｒで構成すると、ＮＯＴ回路で構成した場合よりも静電気に対する耐性が増し、製造歩留りを向上することが可能である。
【００４４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【００４５】
なお、上記の説明では、表示パネルとして液晶表示パネルを備えた構成について説明したが、有機エレクトロルミネッセンス表示パネルなど他の表示パネルを備えた構成であっても良い。
【００４６】
また、液晶表示パネルは、画素電極ＰＥ及び共通電極ＣＥの双方がアレイ基板ＡＲに備えられた構成、すなわち、ＩＰＳ（In-Plane Switching）モードやＦＦＳ（Fringe Field Switching）モードなどの主として横電界（フリンジ電界も含む）を利用する構成であってもよい。少なくとも画素電極ＰＥはアレイ基板ＡＲに備えられ、共通電極ＣＥはアレイ基板ＡＲ及び対向基板ＣＴのいずれに備えられていても良い。ＴＮ（Twisted Nematic）モード、ＯＣＢ（Optically Compensated Bend）モード、ＶＡ（Vertical Aligned）モードなどの主として縦電界を利用する構成の場合、共通電極ＣＥは対向基板ＣＴに備えられる。つまり、共通電極ＣＥが配置される位置は、アレイ基板ＡＲを構成する絶縁基板と対向基板ＣＴを構成する絶縁基板との間であれば良い。
【符号の説明】
【００４７】
ＬＰＮ…液晶表示パネル、ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＡＣＴ…アクティブエリア、ＰＸ…画素、Ｇ…ゲート配線、Ｓ…ソース配線、Ｃ…補助容量線、Ｘ…第１方向、Ｙ…第２方向、ＧＤ…ゲートドライバ、ＳＤ…ソースドライバ、ＡＳＷ…スイッチ回路、ＳＷ…スイッチング素子、ＰＥ…画素電極、ＣＥ…共通電極、Ｃｓ…保持容量、ＶＣＳ…電圧印加部、ＢＦ…バッファ、ＴＧ…トランスファゲート、Ｒ…抵抗器、２…駆動ＩＣチップ。
【図１】
2014235413.tif 000003
【図２】
2014235413.tif 000004
【図３】
2014235413.tif 000005
【図４】
2014235413.tif 000006
【図５】
2014235413.tif 000007
【図６】
2014235413.tif 000008
【図７】
2014235413.tif 000009
【図８】
2014235413.tif 000010