(57)【要約】【課題】半導体装置の信頼性を向上させる。【解決手段】互いに繋がっているゲート用の溝ＴＲ１とゲート引出用の溝ＴＲ２とを基板ＳＵＢに形成し、溝ＴＲ１，ＴＲ２の内面にゲート絶縁膜用の絶縁膜ＧＩを形成した後、溝ＴＲ１，ＴＲ２を、導電膜ＣＤ１とその上の材料膜ＭＴとその上の導電膜ＣＤ２とを有する積層膜ＬＭで埋め込む。溝ＴＲ１に埋め込まれた積層膜ＬＭによりゲート電極ＧＥが形成される。それから、基板ＳＵＢ上に絶縁膜ＩＬ２を形成してから、コンタクトホールＣＴ１，ＣＴ２を形成する。この際、溝ＴＲ２上において、絶縁膜ＩＬ２と溝ＴＲ２内の導電膜ＣＤ２および材料膜ＭＴとをエッチングして導電膜ＣＤ１を露出するコンタクトホールＣＴ２が形成されるが、導電膜ＣＤ２のエッチングの際に材料膜ＭＴをエッチングストッパ膜として機能させる。【選択図】図４４
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【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチゲート型電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記半導体基板を準備する工程、
（ｂ）前記（ａ）工程後、前記半導体基板に、互いに繋がっている第１溝および第２溝を形成する工程、
（ｃ）前記（ｂ）工程後、前記第１および第２溝の内面に、ゲート絶縁膜用の第１絶縁膜を形成する工程、
（ｄ）前記（ｃ）工程後に、前記半導体基板基板上に、前記第１および第２溝内を埋めるように、第１導電膜と、前記第１導電膜上の第１材料膜と、前記第１材料膜上の第２導電膜とを有する第１膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記第１および第２溝内に前記第１膜を残し、前記第１および第２溝の外部の前記第１膜を除去する工程、
（ｆ）前記（ｅ）工程後、前記半導体基板上に第２絶縁膜を形成する工程、
（ｇ）前記（ｆ）工程後、前記第２絶縁膜を貫通し、前記第２溝に埋め込まれていた前記第１膜の前記第１導電膜を露出する第１コンタクトホールを、エッチングにより形成する工程、
（ｈ）前記（ｇ）工程後、前記第１コンタクトホールを、第３導電膜で埋め込む工程、
を有し、
前記第１溝内に埋め込まれた前記第１膜により、ゲート電極が形成され、
前記第１材料膜は、前記第１導電膜および前記第２導電膜とは異なる材料からなり、
前記（ｇ）工程は、
（ｇ１）前記第２絶縁膜をエッチングして前記第２絶縁膜に前記第１コンタクトホールを形成し、前記第１コンタクトホールの底部で、前記第２溝に埋め込まれている前記第１膜の前記第２導電膜を露出させる工程、
（ｇ２）前記（ｇ１）工程後、前記第１コンタクトホールから露出する前記第１膜の前記第２導電膜をエッチングして、前記第１コンタクトホールから前記第１膜の前記第１材料膜を露出させる工程、
（ｇ３）前記（ｇ２）工程後、前記第１コンタクトホールから露出する前記第１膜の前記第１材料膜をエッチングして、前記第１コンタクトホールから前記第１膜の前記第１導電膜を露出させる工程、
を有し、
前記第１材料膜は、前記第１導電膜および第２導電膜とは異なる材料からなり、
前記（ｇ２）工程では、前記第１材料膜よりも前記第２導電膜がエッチングされやすい条件でエッチングを行う、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記（ｇ１）工程では、前記第１コンタクトホールの底部で、前記第２溝に埋め込まれている前記第１膜の前記第２導電膜が露出するが、前記第２溝に埋め込まれている前記第１膜の前記第１導電膜は露出しない、半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記（ｇ）工程では、第２コンタクトホールも形成され、
前記第２コンタクトホールは、前記半導体基板における前記第１溝に隣接する領域に、前記第１溝から離間して形成される、半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法において、
前記半導体基板は第１導電型であり、
前記（ｅ）工程後で、前記（ｆ）工程前に、
前記半導体基板における前記第１溝に隣接する領域に、ソース用の第１導電型の第１半導体領域と、前記第１半導体領域の下に位置し、かつ前記第１導電型とは反対の第２導電型の第２半導体領域とを形成する工程、
を有し、
前記（ｇ）工程では、前記第２コンタクトホールは、前記第２絶縁膜および前記第１半導体領域を貫通し、前記第２半導体領域に到達するように形成される、半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｅ）工程で前記第２溝内に残存する前記第１膜は、前記ゲート電極に繋がっている、半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記第３導電膜は、前記第１導電膜を介して前記ゲート電極に電気的に接続される、半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記（ｅ）工程で前記第２溝内に残存する前記第１膜の上面は、前記第２溝の外部の前記半導体基板の上面よりも低い位置にある、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第１および第２溝の外部の前記半導体基板の上面上には、前記ゲート電極と一体的に形成された膜は延在していない、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記（ｇ３）工程では、前記第１導電膜よりも前記第１材料膜がエッチングされやすい条件でエッチングを行う、半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記（ｇ１）工程および前記（ｇ２）工程では、ドライエッチングが行われ、
前記（ｇ３）工程では、ウェットエッチングが行われる、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１導電膜および前記第２導電膜は、ポリシリコンからなり、
前記第１材料膜は、酸化シリコンまたは窒化シリコンからなる、半導体装置の製造方法。
【請求項１２】
請求項１記載の半導体装置の製造方法において、
前記（ｇ３）工程は、前記（ｇ２）から連続して行われる、半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法において、
前記（ｇ１）工程、前記（ｇ２）工程および前記（ｇ３）工程では、ドライエッチングが行われる、半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法において、
前記第２溝の幅は、前記第１溝の幅の１〜２倍である、半導体装置の製造方法。
【請求項１５】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程で形成された前記第２溝の側面は、テーパを有している、半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法において、
前記第１導電膜および前記第２導電膜は、ポリシリコンからなり、
前記第１材料膜は、酸化シリコンからなり、
前記（ｄ）工程では、前記第１導電膜、前記第１材料膜および前記第２導電膜は、同じ成膜装置で連続的に形成される、半導体装置の製造方法。
【請求項１７】
半導体基板に形成されたトレンチゲート型電界効果トランジスタを有する半導体装置であって、
前記半導体基板に形成され、互いに繋がっている第１溝および第２溝と、
前記第１溝内にゲート絶縁膜用の第１絶縁膜を介して形成された、前記トレンチゲート型電界効果トランジスタ用のゲート電極と、
前記第２溝の内面に前記第１絶縁膜を介して形成された第１導電膜と、
前記半導体基板上に、前記ゲート電極を覆うように形成された、層間絶縁膜と、
前記第２溝上の前記層間絶縁膜を貫通し、前記第２溝内の前記第１導電膜を露出する第１コンタクトホールと、
前記第１コンタクトホールに埋め込まれ、前記第２溝内の前記第１導電膜に電気的に接続された第１接続用導体部と、
を有し、
前記ゲート電極は、前記第１溝の内面に前記第１絶縁膜に接するように形成された前記第１導電膜と、前記第１導電膜上の第１材料膜と、前記第１材料膜上の第２導電膜とを有し、
前記第１導電膜と前記第２導電膜とは同材料により形成され、
前記第１材料膜は、前記第１および第２導電膜とは異なる材料により形成され、
前記第１溝内の前記第１導電膜と前記第２溝内の第１導電膜とは、一体的に形成されている、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１導電膜および前記第２導電膜は、ポリシリコンからなり、
前記第１材料膜は、酸化シリコンまたは窒化シリコンからなる、半導体装置。
【請求項１９】
請求項１８記載の半導体装置において、
前記半導体基板における前記第１溝に隣接する領域に、ソース用の第１導電型の第１半導体領域と、前記第１半導体領域の下に位置しかつ前記第１導電型とは反対の第２導電型の第２半導体領域とが形成されており、
前記層間絶縁膜および前記第１半導体領域を貫通し、前記第２半導体領域に到達する第２コンタクトホールと、
前記第２コンタクトホールに埋め込まれ、前記第１および第２半導体領域に電気的に接続された第２接続用導体部と、
を有する、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、トレンチゲート型ＭＩＳＦＥＴを備えた半導体装置の製造方法および半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
トレンチゲート型のＭＩＳＦＥＴは、半導体基板の主面に掘られた溝内にゲート絶縁膜を介してゲート電極を埋め込んだ構造を有している。
【０００３】
特開２００８−０８５２７８号公報（特許文献１）には、トレンチ７内にゲート電極用ポリシリコン１１が形成され、トレンチ７に連続してトレンチ７よりも大きい幅のゲートコンタクト用凹部１９内にゲートコンタクト用ポリシリコン２１が形成され、ゲートコンタクト用ポリシリコン２１上にゲート用接続孔２５ｇが形成される技術が記載されている。
【０００４】
特開２００７−０７３７５７号公報（特許文献２）には、基板１にトレンチ１３を形成してから、酸化膜３１、ポリシリコン膜３２、絶縁膜３３、ポリシリコン膜３４を順に成膜して、トレンチ１３を埋め込む技術が記載されている。
【０００５】
特開２０００−２９９４６０号公報（特許文献３）には、トレンチ３１を形成してから、ゲート絶縁膜となる酸化シリコン膜３２を形成し、ゲート電極となるポリシリコン膜３３を形成し、ＣＶＤ酸化膜３５を形成し、ポリシリコン膜３６を形成して、トレンチ３１を埋め込む技術が記載されている。
【０００６】
特開２００２−３７３９８８号公報（特許文献４）には、ゲート電極５埋め込み用の凹溝１１と同時に設けられる凹溝１２内に、ゲート電極５と連続してゲートパッド部５ａを形成し、金属膜からなるゲート配線９と接続する技術が記載されている。
【０００７】
特開２００６−１３５０３８号公報（特許文献５）には、トレンチ１０５内にゲート電極１０７を埋め込み、ゲート電極１０７上にコンタクトホール１０９ｇを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−０８５２７８号公報
【特許文献２】特開２００７−０７３７５７号公報
【特許文献３】特開２０００−２９９４６０号公報
【特許文献４】特開２００２−３７３９８８号公報
【特許文献５】特開２００６−１３５０３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
トレンチゲート型のＭＩＳＦＥＴを備えた半導体装置があるが、そのような半導体装置においても、できるだけ信頼性を向上させることが望まれる。
【００１０】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
一実施の形態によれば、トレンチゲート型電界効果トランジスタを有する半導体装置を形成する際に、互いに繋がっているゲート用の溝とゲート引出用の溝とを半導体基板に形成し、それらの溝の内面にゲート絶縁膜用の絶縁膜を形成した後、それらの溝を、第１導電膜とその上の第１材料膜とその上の第２導電膜とを有する積層膜で埋め込む。それから、半導体基板上に層間絶縁膜を形成してから、コンタクトホールを形成する。この際、ゲート引出用の溝上において、層間絶縁膜とゲート引出用の溝内の第２導電膜および第１材料膜とをエッチングして第１導電膜を露出する第１コンタクトホールが形成されるが、第２導電膜のエッチングの際に第１材料膜をエッチングストッパ膜として機能させる。
【００１２】
また、一実施の形態によれば、半導体基板に、互いに繋がっているゲート用の溝とゲート引出用の溝とが形成され、ゲート用の溝内にゲート絶縁膜用の第１絶縁膜を介してゲート電極が埋め込まれており、ゲート引出用の溝の内面には第１絶縁膜を介して第１導電膜が形成されている。半導体基板上にはゲート電極を覆うように層間絶縁膜が形成されており、ゲート引出用の溝上に、層間絶縁膜を貫通し、ゲート引出用の溝内の第１導電膜を露出する第１コンタクトホールが形成されている。第１コンタクトホールには、第１接続用導体部が埋め込まれて第１導電膜に電気的に接続されている。ゲート電極は、ゲート用の溝の内面に第１絶縁膜に接するように形成された第１導電膜と、第１導電膜上の第１材料膜と、第１材料膜上の第２導電膜とを有し、第１導電膜と第２導電膜とは同材料により形成され、第１材料膜は、第１導電膜および第２導電膜とは異なる材料により形成されている。そして、ゲート用の溝内の第１導電膜とゲート引出用の溝内の第１導電膜とは、一体的に形成されている。
【発明の効果】
【００１３】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】一実施の形態の半導体装置の全体平面図である。
【図２】一実施の形態の半導体装置の部分拡大平面図である。
【図３】一実施の形態の半導体装置の部分拡大平面図である。
【図４】一実施の形態の半導体装置の部分拡大平面図である。
【図５】一実施の形態の半導体装置の要部断面図である。
【図６】一実施の形態の半導体装置の部分拡大断面図である。
【図７】一実施の形態の半導体装置の要部断面図である。
【図８】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図９】一実施の形態の半導体装置の製造工程を示すプロセスフロー図である。
【図１０】図８におけるステップＳ４の詳細な製造工程を示すプロセスフロー図である。
【図１１】図８におけるステップＳ５の詳細な製造工程を示すプロセスフロー図である。
【図１２】図８におけるステップＳ９の詳細な製造工程を示すプロセスフロー図である。
【図１３】一実施の形態の半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】図１６と同じ半導体装置の製造工程中の要部平面図である。
【図１８】図１６と同じ半導体装置の製造工程中の要部平面図である。
【図１９】図１６に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９の部分拡大断面図である。
【図２１】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１の部分拡大断面図である。
【図２３】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２１および図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６と同じ半導体装置の製造工程中の要部断面図である。
【図２８】図２６の部分拡大断面図である。
【図２９】図２１および図２５に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中の要部断面図である。
【図３１】図３０に続く半導体装置の製造工程中の要部断面図である。
【図３２】図３１に続く半導体装置の製造工程中の要部断面図である。
【図３３】図２６および図３２に続く半導体装置の製造工程中の要部断面図である。
【図３４】図３３と同じ半導体装置の製造工程中の要部平面図である。
【図３５】図３３に続く半導体装置の製造工程中の要部断面図である。
【図３６】図３５と同じ半導体装置の製造工程中の要部平面図である。
【図３７】図３５に続く半導体装置の製造工程中の要部断面図である。
【図３８】図３７に続く半導体装置の製造工程中の要部断面図である。
【図３９】図３８と同じ半導体装置の製造工程中の要部平面図である。
【図４０】図３８と同じ半導体装置の製造工程中の他の形態の要部平面図である。
【図４１】図３７に続く半導体装置の製造工程中の要部断面図である。
【図４２】図４１と同じ半導体装置の製造工程中の要部断面図である。
【図４３】図４１の部分拡大断面図である。
【図４４】図４１に続く半導体装置の製造工程中の要部断面図である。
【図４５】図４４と同じ半導体装置の製造工程中の要部断面図である。
【図４６】図４４の部分拡大断面図である。
【図４７】図４４に続く半導体装置の製造工程中の要部断面図である。
【図４８】図４７と同じ半導体装置の製造工程中の要部断面図である。
【図４９】図４７の部分拡大断面図である。
【図５０】図４７に続く半導体装置の製造工程中の要部断面図である。
【図５１】図５０と同じ半導体装置の製造工程中の要部断面図である。
【図５２】図５０の部分拡大断面図である。
【図５３】図３８および図５０に続く半導体装置の製造工程中の要部断面図である。
【図５４】図５３に続く半導体装置の製造工程中の要部断面図である。
【図５５】図５４に続く半導体装置の製造工程中の要部断面図である。
【図５６】図５５に続く半導体装置の製造工程中の要部断面図である。
【図５７】図５６と同じ半導体装置の製造工程中の要部断面図である。
【図５８】図３８および図５０に続く半導体装置の製造工程中の要部断面図である。
【図５９】図５８に続く半導体装置の製造工程中の要部断面図である。
【図６０】図５６に続く半導体装置の製造工程中の要部断面図である。
【図６１】図６０に続く半導体装置の製造工程中の要部断面図である。
【図６２】溝に埋め込まれたゲート電極を基板上に引き出して配線に接続する手法を説明するための断面図である。
【図６３】検討例の半導体装置の製造工程中の要部断面図である。
【図６４】図６３に続く検討例の半導体装置の製造工程中の要部断面図である。
【図６５】図６４に続く検討例の半導体装置の製造工程中の要部断面図である。
【図６６】図６５に続く検討例の半導体装置の製造工程中の要部断面図である。
【図６７】図６６に続く検討例の半導体装置の製造工程中の要部断面図である。
【図６８】図６６の部分拡大断面図である。
【図６９】図６８に続く検討例の半導体装置の製造工程中の要部断面図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００１８】
（実施の形態）
＜半導体装置の構造について＞
図１は、本実施の形態の半導体装置（半導体チップ）ＣＰの全体平面図であり、図２〜図４は、図１の半導体装置ＣＰの部分拡大平面図であり、図５は、図１の半導体装置ＣＰの要部断面図である。図６は、図５の部分拡大断面図である。図７は、図１の半導体装置ＣＰの他の要部断面図である。
【００１９】
図２〜図４は、図１において二点鎖線で囲まれた領域ＲＧ１の拡大図が示されている。図５は、図２のＡ−Ａ線の断面図に対応している。図７は、図２のＢ−Ｂ線の断面図に対応している。
【００２０】
図２〜図４同士は、同じ平面領域（領域ＲＧ１の平面図）が示されているが、図２は、領域ＲＧ１における溝ＴＲ（ＴＲ１，ＴＲ２）の平面レイアウトを示す平面図であり、図３は、図２にコンタクトホールＣＴ１，ＣＴ２を追加した平面図であり、図４は、図２に配線Ｍ１（ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇ）を追加した平面図である。なお、図２〜図４は平面図であるが、理解を簡単にするために、図２では、溝ＴＲが形成されている領域にハッチングを付し、図３では、コンタクトホールＣＴ１，ＣＴ２が形成されている領域にハッチングを付し、図４では、ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇが形成されている領域にハッチングを付してある。また、図４では、溝ＴＲを実線で示し、ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇの端部を二点鎖線で示してある。
【００２１】
また、図６は、図５における一点鎖線で囲まれた領域ＲＧ２，ＲＧ３の拡大図が示されており、図６の右側が、図５の領域ＲＧ２の拡大図に対応し、図６の左側が、図５の領域ＲＧ３の拡大図に対応している。但し、図６では、図面を見やすくするために、プラグＰＧを構成するバリア導体膜ＢＲと主導体膜ＭＣ１とを分けずに、単にプラグＰＧとして図示している。
【００２２】
また、図１は、平面図であるが、ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇの形成領域がハッチングを付して示されており、また、ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇを露出してボンディングパッドを形成する開口部ＯＰ３が点線で示されている。図１において、ソース用配線Ｍ１Ｓ全体の下方に溝ＴＲ１が網目状に形成され（図２および図４参照）、ゲート用配線Ｍ１Ｇの下方にゲート用配線Ｍ１Ｇに沿って溝ＴＲ２が形成されている（図２および図４参照）が、図面を見やすくするために、図１では溝ＴＲ（ＴＲ１，ＴＲ２）については図示を省略している。
【００２３】
本実施の形態の半導体装置は、トレンチゲート型の電界効果トランジスタ、例えばトレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、を備えた半導体装置である。従って、本実施の形態の半導体装置は、縦型の電界効果トランジスタを備えた半導体装置である。
【００２４】
以下、本実施の形態の半導体装置の構造について、図１〜図７を参照して具体的に説明する。
【００２５】
図１〜図７に示されるように、トレンチゲート型のＭＩＳＦＥＴが、半導体基板（以下、単に基板という）ＳＵＢの主面に形成されている。図５および図７に示されるように、基板ＳＵＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）ＳＢと、基板本体ＳＢの主面上に形成された、例えばｎ−型の単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰと、を有している。このため、基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢとエピタキシャル層ＥＰとは、同じ導電型（ここではｎ型）であるが、基板本体ＳＢの不純物濃度（ｎ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっており、基板本体ＳＢの抵抗率（比抵抗）は、エピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。
【００２６】
エピタキシャル層ＥＰにトレンチゲート型ＭＩＳＦＥＴが形成されている。トレンチゲート型ＭＩＳＦＥＴは、トレンチ型ゲート構造（基板に設けた溝に埋め込まれたゲート電極構造）を有するＭＩＳＦＥＴである。
【００２７】
基板ＳＵＢには、その主面から基板ＳＵＢの厚さ方向に延びる溝（トレンチ）ＴＲが形成されている。溝ＴＲは、トレンチゲート（ゲート電極ＧＥ）形成用の溝ＴＲ１と、ゲート引出用の溝ＴＲ２とを含んでおり、溝ＴＲ２は、溝ＴＲ１に繋がっている。溝ＴＲの底面は、基板本体ＳＢには達しておらず、エピタキシャル層ＥＰの途中（深さ方向の途中）に位置している。
【００２８】
溝ＴＲ１は、エピタキシャル層ＥＰの表層部を、島状に千鳥配列に分断するように形成されている。別の言い方をすると、溝ＴＲ１は、エピタキシャル層ＥＰの表面に、網目状に形成されている。図２では、溝ＴＲ１によって囲まれたこの島状部分のエピタキシャル層ＥＰ（ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲとなっている部分を含む）を、符号ＥＰ１を付して示しており、島状部ＥＰ１と称することとする。この島状部ＥＰ１と、その島状部ＥＰ１を囲む溝ＴＲ１内に埋め込まれたゲート電極ＧＥとによって、縦型のトランジスタセルが形成されている。この縦型のトランジスタセルは、トレンチゲート型のＭＩＳＦＥＴで形成されており、この縦型のトランジスタセルが半導体装置ＣＰの中央部のトランジスタセル領域ＣＥに規則的（ここでは千鳥配列）に配列されている。なお、トランジスタセル領域ＣＥは、図２において二点鎖線で示されているが、図１においてはソース用配線Ｍ１Ｓが形成されている領域のほぼ全体がトランジスタセル領域ＣＥとなっている。トランジスタセル領域ＣＥに規則的に配列された縦型のトランジスタセルが並列に接続されることで、全体のトランジスタ（縦型のパワートランジスタ）が形成されている。
【００２９】
なお、図２〜図４では、エピタキシャル層ＥＰの表面に溝ＴＲ１が網目状に形成され、溝ＴＲ１で囲まれた島状部ＥＰ１が千鳥配列となっている場合を図示しているが、他の形態として、エピタキシャル層ＥＰの表面において、溝ＴＲ１を格子状に形成し、溝ＴＲ１で囲まれた島状部ＥＰ１をアレイ状に直線的に配列させることもできる。更に他の形態として、エピタキシャル層ＥＰの表面において、溝ＴＲ１をストライプ状に形成することもできる。
【００３０】
半導体装置ＣＰにおいて、トランジスタセル領域ＣＥの全体の上方にソース用配線Ｍ１Ｓが形成され、トランジスタセル領域ＣＥの外周を囲むようにゲート用配線Ｍ１Ｇが形成されており、ゲート用配線Ｍ１Ｇの下方にゲート用配線Ｍ１Ｇに沿って溝ＴＲ２が形成されている。すなわち、溝ＴＲ２は、ゲート用配線Ｍ１Ｇの下方に、トランジスタセル領域ＣＥの外周を囲むように延在しているが、溝ＴＲ２は、溝ＴＲ１に繋がっている。つまり、溝ＴＲ１は、トランジスタセル領域ＣＥに網目状に形成されているが、トランジスタセル領域ＣＥ内からトランジスタセル領域ＣＥの外にまで延長して、溝ＴＲ２に繋がっている。換言すれば、トランジスタセル領域ＣＥの外で、溝ＴＲ１の終端が溝ＴＲ２に繋がっている。
【００３１】
溝ＴＲ１に隣接して、エピタキシャル層ＥＰ中に、ベース領域としてｐ型半導体領域（ｐ型ベース領域）ＰＲが形成されている。また、エピタキシャル層ＥＰにおいて、溝ＴＲ１に隣接して、ｐ型半導体領域ＰＲの上部にソース領域としてｎ＋型半導体領域（ｎ＋型ソース領域）ＮＲが形成されている。ｐ型半導体領域ＰＲの下はｎ−型のエピタキシャル層ＥＰとなっている。溝ＴＲ１が網目状に形成されている場合は、溝ＴＲ１によって平面的に囲まれたエピタキシャル層ＥＰ（すなわち島状部ＥＰ１）の表層にｎ＋型半導体領域ＮＲが形成され、そのｎ＋型半導体領域ＮＲの下にｐ型半導体領域ＰＲが形成され、そのｐ型半導体領域ＰＲの下はｎ−型のエピタキシャル層ＥＰとなっている。ｐ型半導体領域ＰＲは、チャネル領域（チャネル形成領域）用のｐ型半導体領域であり、ｎ＋型半導体領域ＮＲは、ソース領域用のｎ型半導体領域である。溝ＴＲの底面は、ｐ型半導体領域ＰＲの下面（底面）よりも深いが、基板本体ＳＢには達しておらず、エピタキシャル層ＥＰの途中（深さ方向の途中）に位置している。
【００３２】
溝ＴＲ２内に形成されている導電体（ここでは導電膜ＣＤ１）は、溝ＴＲ１に埋め込まれたゲート電極ＧＥと一体的に形成されているが、ＭＩＳＦＥＴのゲート電極としては機能しないため、エピタキシャル層ＥＰにおいて、溝ＴＲ２に隣接する領域には、ソース用のｎ型半導体領域（ここではｎ＋型半導体領域ＮＲ）は形成されていない。しかしながら、エピタキシャル層ＥＰにおいて、溝ＴＲ２に隣接する領域に、ｐ型半導体領域ＰＲを形成することもできる。
【００３３】
溝ＴＲ（ＴＲ１，ＴＲ２）の内面（側面および底面）には、酸化シリコン膜などの絶縁膜ＧＩが形成されている。絶縁膜ＧＩは、ゲート絶縁膜用の絶縁膜である。溝ＴＲ１の内面（側面および底面）の絶縁膜ＧＩは、トレンチゲート型ＭＩＳＦＥＴのゲート絶縁膜として機能することができる。溝ＴＲ２の内面（側面および底面）の絶縁膜ＧＩは、ＭＩＳＦＥＴのゲート絶縁膜としては機能しないが、溝ＴＲ２内に形成されている導電体（ここでは導電膜ＣＤ１）と、エピタキシャル層ＥＰとの間を絶縁するように機能する。溝ＴＲ１内には、絶縁膜ＧＩ（ゲート絶縁膜）を介してゲート電極ＧＥが埋め込まれている。
【００３４】
ゲート電極ＧＥは、溝ＴＲ１内に埋め込まれた積層膜ＬＭにより形成されている。積層膜ＬＭは、導電膜（導体膜）ＣＤ１と、導電膜ＣＤ１上の材料膜ＭＴと、材料膜ＭＴ上の導電膜（導体膜）ＣＤ２との積層膜である。導電膜ＣＤ１および導電膜ＣＤ２は、好ましくは同材料により形成されており、特に好ましくは、それぞれポリシリコン膜である。導電膜ＣＤ１および導電膜ＣＤ２をポリシリコン膜とする場合、低抵抗化を図るため、不純物が導入されたドープトポリシリコン膜であることが好ましく、例えばリンなどが導入されている。材料膜ＭＴは、好ましくは酸化シリコン膜または窒化シリコン膜であり、特に好ましくは酸化シリコン膜である。
【００３５】
ゲート電極ＧＥは、溝ＴＲ１内に埋め込まれた、導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２との積層膜ＬＭにより形成されている。すなわち、ゲート電極ＧＥは、溝ＴＲ１の内面（側面および底面）に沿って、絶縁膜ＧＩに接するようにほぼ一様の厚みで形成された導電膜ＣＤ１と、この導電膜ＣＤ１の表面（絶縁膜ＧＩに接する側とは反対側の面）に形成された材料膜ＭＴと、この材料膜ＭＴに接しかつ溝ＴＲ１を埋めるように形成された導電膜ＣＤ２とを有している。ゲート電極ＧＥにおいて、材料膜ＭＴは、導電膜ＣＤ１と導電膜ＣＤ２との間に介在した状態となっている。
【００３６】
溝ＴＲ２の内面（側面および底面）には、絶縁膜ＧＩを介して導電膜ＣＤ１が形成（被覆）されている。このため、溝ＴＲ２の内面（側面および底面）は、絶縁膜ＧＩを介してほぼ一様な（均一な）膜厚を有する導電膜ＣＤ１で被覆された状態となっている。
【００３７】
ゲート引出用の溝ＴＲ２の内部の導電膜ＣＤ１の膜厚は、ほぼ一様（均一）である。つまり、溝ＴＲ２の底面を絶縁膜ＧＩを介して被覆する部分の導電膜ＣＤ１の厚みＴ１ａと、溝ＴＲ２の互いに対向する側面を絶縁膜ＧＩを介して被覆する部分の導電膜ＣＤ１の厚みＴ１ｂ及びＴ１ｃとは、ほぼ同じになっている（すなわちＴ１ａ≒Ｔ１ｂ≒Ｔ１ｃ、図６参照）。これは、後述のステップＳ４ａでほぼ一様な膜厚（Ｔ１）の導電膜ＣＤ１を溝ＴＲ２に対してコンフォーマルに形成し、後述のステップＳ９で材料膜ＭＴをエッチングストッパ膜として機能させることで、溝ＴＲ２内の導電膜ＣＤ１のエッチングを抑制または防止し、それによって、溝ＴＲ２内の導電膜ＣＤ１の一様な厚みが維持されたためである。このため、厚みＴ１ａ，Ｔ１ｂ，Ｔ１ｃは、後述のステップＳ４ａにおける導電膜ＣＤ１の形成膜厚（Ｔ１）とほぼ同じになる。
【００３８】
溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面と、溝ＴＲ２内に形成されている導電膜ＣＤ１の上面とは、溝ＴＲ１，ＴＲ２の外部のエピタキシャル層ＥＰの上面（すなわち基板ＳＵＢの上面）よりも低い位置にある。つまり、基板ＳＵＢの上面を基準にすると、それよりも低い位置にのみ、溝ＴＲ１内のゲート電極ＧＥと溝ＴＲ２内の導電膜ＣＤ１とが存在している。溝ＴＲ１，ＴＲ２の外部のエピタキシャル層ＥＰ（基板ＳＵＢ）の上面上には、ゲート電極ＧＥと同層の膜（すなわちゲート電極ＧＥに一体的に繋がっている膜）は延在しておらず、導電膜ＣＤ１も延在していない。つまり、ゲート電極ＧＥおよびゲート電極ＧＥと一体的に連続して形成された膜は、溝ＴＲの内部に完全に埋め込まれており、溝ＴＲの外部の基板ＳＵＢ（エピタキシャル層ＥＰ）の上面上には形成されていない。
【００３９】
また、溝ＴＲ（ＴＲ１，ＴＲ２）の埋め込み性を良くするために、溝ＴＲの側面にはテーパ（傾斜）が設けられていることが好ましい。すなわち、溝ＴＲは、深さが深くなるにしたがって溝ＴＲの開口が小さくなるようなテーパを有していることが好ましい。テーパの角度（後述の図１６のαに対応）は、８３〜８７°が好ましく、例えば８５°程度とすることができる。
【００４０】
基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）上には、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ２が形成されている。絶縁膜ＩＬ２は、層間絶縁膜であり、例えば酸化シリコン膜からなる。
【００４１】
絶縁膜ＩＬ２にはコンタクトホールＣＴ１，ＣＴ２（開口部、孔、貫通孔、接続孔）が形成されている。コンタクトホールＣＴ１は、ソース用のコンタクトホールであり、コンタクトホールＣＴ２は、ゲート引出用のコンタクトホールである。
【００４２】
コンタクトホールＣＴ１，ＣＴ２内には、導電体部（接続用導体部）として導電性のプラグＰＧが埋め込まれている。ここで、コンタクトホールＣＴ１内に埋め込まれたプラグＰＧを、プラグＰＧ１と称し、コンタクトホールＣＴ２内に埋め込まれたプラグＰＧを、プラグＰＧ２と称することとする。プラグＰＧは、側面および底面は、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、あるいはそれらの積層膜からなるバリア導体膜ＢＲで構成され、バリア導体膜ＢＲよりも内側は、タングステンからなる主導体膜ＭＣ１で構成されている。
【００４３】
プラグＰＧが埋め込まれた絶縁膜ＩＬ２上には、導電膜からなる配線Ｍ１が形成されている。配線Ｍ１は、ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓを有している。ゲート用配線Ｍ１Ｇは、プラグＰＧ２を平面視で内包するように形成されており、プラグＰＧ２に接して電気的に接続されている。ソース用配線Ｍ１Ｓは、トランジスタセル領域ＣＥの全体の複数のプラグＰＧ１に接して電気的に接続されている。
【００４４】
コンタクトホールＣＴ１は、トランジスタセル領域ＣＥにおいて、平面視で溝ＴＲ１の間のエピタキシャル層ＥＰの上部に形成されており、絶縁膜ＩＬ２，ＧＩおよびｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲの厚み方向の途中に位置している。このため、コンタクトホールＣＴ１内に形成されたプラグＰＧ１も、絶縁膜ＩＬ２，ＧＩおよびｎ＋型半導体領域ＮＲを貫通して、プラグＰＧ１の底部がｐ型半導体領域ＰＲの厚み方向の途中に位置している。このため、プラグＰＧ１は、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲの両方に接して、電気的に接続されている。
【００４５】
溝ＴＲ１が網目状に形成されている場合は、溝ＴＲ１によって平面的に囲まれたエピタキシャル層ＥＰ（島状部ＥＰ１）のそれぞれにコンタクトホールＣＴ１が形成され、コンタクトホールＣＴ１がｎ＋型半導体領域ＮＲを貫通して、ｐ型半導体領域ＰＲの厚み方向の途中に達している。トランジスタセル領域ＣＥには、溝ＴＲ１で囲まれた島状部ＥＰ１が複数配列し、島状部ＥＰ１のそれぞれに対してコンタクトホールＣＴ１が設けられているため、トランジスタセル領域ＣＥにはコンタクトホールＣＴ１が複数形成された状態となっている。そして、トランジスタセル領域ＣＥに形成されたそれら複数のコンタクトホールＣＴ１に埋め込まれたプラグＰＧ１は、共通のソース用配線Ｍ１Ｓに電気的に接続されている。
【００４６】
ソース用配線Ｍ１Ｓは、プラグＰＧ１を介して、トランジスタセル領域ＣＥのｎ＋型半導体領域ＮＲおよびｐ＋型半導体領域ＰＲと電気的に接続されている。すなわち、ソース用のｎ＋型半導体領域ＮＲとその下のｐ＋型半導体領域ＰＲとは、プラグＰＧ１を介して、ソース用配線Ｍ１Ｓと電気的に接続されている。
【００４７】
コンタクトホールＣＴ２は、溝ＴＲ２上に形成されおり、溝ＴＲ２の延在方向に沿って帯状に形成されている。コンタクトホールＣＴ２およびそこに埋め込まれたプラグＰＧ２は、溝ＴＲ２に平面視で内包される位置に形成されているが、プラグＰＧ２は、溝ＴＲ２内で導電膜ＣＤ１に接して電気的に接続されている。プラグＰＧ２は、溝ＴＲ２内の導電膜ＣＤ１と、溝ＴＲ２の直上に位置するゲート用配線Ｍ１Ｇとの間を電気的に接続している。
【００４８】
プラグＰＧ２は、一部が溝ＴＲ２の内部に位置している。すなわち、プラグＰＧ２は、平面視で溝ＴＲ２に内包される位置に形成され、プラグＰＧ２の底部は、溝ＴＲ２の外部の基板ＳＵＢ（エピタキシャル層ＥＰ）の上面よりも低い位置にある。溝ＴＲ２の内面（側面および底面）は、上述のように絶縁膜ＧＩを介してほぼ一様な（均一な）膜厚を有する導電膜ＣＤ１で被覆されているが、この溝ＴＲ２内の導電膜ＣＤ１にプラグＰＧ２が接して電気的に接続されている。すなわち、溝ＴＲ２の内面（側面および底面）は、絶縁膜ＧＩを介してほぼ一様な膜厚の導電膜ＣＤ１で被覆され、その内部（絶縁膜ＧＩおよび導電膜ＣＤ１で内面が被覆された溝ＴＲ２の内部）は、プラグＰＧ２で充填されている。溝ＴＲ２の内面（側面および底面）に形成されている絶縁膜ＧＩとプラグＰＧ２との間には導電膜ＣＤ１が介在しているため、プラグＰＧ２は、絶縁膜ＧＩには接していない。
【００４９】
また、図７からも分かるように、導電膜ＣＤ２と導電膜ＣＤ１とは、プラグＰＧ２を介して電気的に接続されている。これは、溝ＴＲ２と溝ＴＲ１との連結部を通りかつ溝ＴＲ１の延在方向に沿った断面（図２のＢ−Ｂ線の断面、すなわち図７の断面に対応）で見ると、コンタクトホールＣＴ２の側面で導電膜ＣＤ２の一部が露出して、この露出した導電膜ＣＤ２がプラグＰＧ２と接するためである。つまり、導電膜ＣＤ２と導電膜ＣＤ１とは、間に材料膜ＭＴが介在しているため、直接的には接していないが、プラグＰＧ２は導電膜ＣＤ２と導電膜ＣＤ１との両方に接しているので、導電膜ＣＤ２と導電膜ＣＤ１とは、プラグＰＧ２を介して電気的に接続されることになる。このため、ゲート電極ＧＥを構成する導電膜ＣＤ１と導電膜ＣＤ２も、互いに電気的に接続された状態になる。このため、ゲート電極ＧＥを構成する導電膜ＣＤ１と導電膜ＣＤ２との間に材料膜ＭＴが介在していても、ゲート抵抗が増加するのを抑制または防止することができる。
【００５０】
ゲート用配線Ｍ１Ｇは、プラグＰＧ２を介して、溝ＴＲ２の内面（側面および底面）を被覆する導電膜ＣＤ１に電気的に接続されている。溝ＴＲ１に埋め込まれたゲート電極ＧＥを構成する導電膜ＣＤ１は、溝ＴＲ２の内面（側面および底面）を被覆する導電膜ＣＤ１と一体的に形成されて繋がっている。また、上述のように、プラグＰＧ２は、導電膜ＣＤ２にも接して電気的に接続されている。このため、ゲート用配線Ｍ１Ｇは、プラグＰＧ２および溝ＴＲ２の内面（側面および底面）を被覆する導電膜ＣＤ１を介して、溝ＴＲ１に埋め込まれたゲート電極ＧＥと電気的に接続されている。
【００５１】
図５および図７に示されるように、配線Ｍ１（ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓ）は、表面保護のための絶縁膜ＩＬ３により覆われている。すなわち、絶縁膜ＩＬ２上に、配線Ｍ１（ゲート用配線Ｍ１Ｇおよびソース用配線Ｍ１Ｓ）を覆うように、絶縁膜ＩＬ３が形成されている。この絶縁膜ＩＬ３は、半導体装置の最上層の膜（絶縁膜）である。
【００５２】
図１、図５および図７に示されるように、絶縁膜ＩＬ３には複数の開口部ＯＰ３が形成されており、各開口部ＯＰ３からは、配線Ｍ１の一部が露出されている。開口部ＯＰ３から露出する配線Ｍ１が、ボンディングパッド（パッド電極）となっている。すなわち、絶縁膜ＩＬ３に形成された開口部ＯＰ３（開口部ＯＰ３のうち、ソース用のボンディングパッドを形成するための開口部ＯＰ３）から露出するソース用配線Ｍ１Ｓによって、ソース用のボンディングパッドが形成される。また、絶縁膜ＩＬ３に形成された開口部ＯＰ３（開口部ＯＰ３のうち、ゲート用のボンディングパッドを形成するための開口部ＯＰ３）から露出するゲート用配線Ｍ１Ｇによって、ゲート用のボンディングパッドが形成される。
【００５３】
基板ＳＵＢの裏面（すなわち基板本体ＳＢの裏面）全面に、ドレイン電極用の裏面電極（裏面ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、例えば、基板ＳＵＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により、形成することができる。
【００５４】
なお、基板ＳＵＢにおいて、エピタキシャル層ＥＰが形成されている側とは反対側の主面を、基板ＳＵＢの裏面と称することとする。また、基板本体ＳＢにおいて、エピタキシャル層ＥＰが形成されている側とは反対側の主面を、基板本体ＳＢの裏面と称することとする。このため、基板ＳＵＢの裏面と、基板本体ＳＢの裏面とは、同じものである。
【００５５】
このような構成の半導体装置においては、トランジスタセル領域ＣＥに形成されたトレンチゲート型ＭＩＳＦＥＴの動作電流は、ドレイン用のエピタキシャル層ＥＰとソース用のｎ＋型半導体領域ＮＲとの間をゲート電極ＧＥの側面（すなわち、溝ＴＲ１の側面）に沿って基板ＳＵＢの厚さ方向に流れるようになっている。すなわち、チャネルが基板ＳＵＢの厚さ方向に沿って形成される。ｐ型半導体領域ＰＲのうち、絶縁膜ＧＩ（ゲート絶縁膜）を介してゲート電極ＧＥに隣接する領域、すなわち、ｎ＋型半導体領域ＮＲとｎ−型のエピタキシャル層ＥＰとの間で溝ＴＲ１に沿った領域が、チャネル形成領域（チャネル層）となる。
【００５６】
このため、トランジスタセル領域ＣＥに形成されたトレンチゲート型ＭＩＳＦＥＴは、縦型のＭＩＳＦＥＴ（縦型の電界効果トランジスタ）でもある。ここで、縦型のＭＩＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（ここでは基板ＳＵＢ）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＩＳＦＥＴに対応する。
【００５７】
トレンチゲート型ＭＩＳＦＥＴに電流を流すには、ゲート用のボンディングパッドから、ゲート用配線Ｍ１Ｇなどを介して、ゲート電極ＧＥにＶｔｈ（チャネルの反転電圧、しきい値電圧）以上の電圧を印加する。これにより、ソース用のボンディングパッドと、裏面電極ＢＥとの間に、ソース用配線Ｍ１Ｓ、ソース領域（ｎ型半導体領域ＮＲ）、チャネル層、エピタキシャル層ＥＰ（ドレイン領域）および基板本体ＳＢを介して、電流を流すことができる。すなわち、ゲート電極ＧＥとソース用配線Ｍ１Ｓとの間にゲート電極ＧＥが高電位になるように所定電圧を印加することによって、絶縁膜ＧＩを介してゲート電極ＧＥと対向するｐ型半導体領域ＰＲにチャネルが形成され、このチャネルを通してドレイン領域（エピタキシャル層ＥＰおよび基板本体ＳＢ）とソース領域（ｎ＋型半導体領域ＮＲ）との間に電流が流れる。
【００５８】
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程について、図８〜図６１を参照して説明する。図８および図９は、本実施の半導体装置の製造工程を示すプロセスフロー図である。図１０は、図８におけるステップＳ４の詳細な製造工程を示すプロセスフロー図である。図１１は、図８におけるステップＳ５の詳細な製造工程を示すプロセスフロー図である。図１２は、図８におけるステップＳ９の詳細な製造工程を示すプロセスフロー図である。図１３〜図６１は、半導体装置の製造工程中の要部断面図または要部平面図である。図１３〜図６１のうち、図１７、図１８、図３４、図３６、図３９および図４０は平面図であり、上記図２に相当する領域の平面図が示されている。図１３〜図６１のうち、図１３〜図１６、図１９〜図３３、図３５、図３７、図３８および図４１〜図６１は、断面図である。なお、図１３〜図１６、図１９、図２１、図２３〜図２６、図２９〜図３３、図３５、図３７、図３８、図４１、図４４、図４７、図５０、図５３〜図５６および図５８〜図６１は、上記図５に相当する断面（Ａ−Ａ線の断面）が示されている。また、図２７、図４２、図４５、図４８、図５１および図５７は、上記図７に相当する断面（Ｂ−Ｂ線の断面）が示されている。また、図２０、図２２、図２８、図４３、図４６、図４９および図５２は、上記図６に相当する部分拡大断面図が示されている。
【００５９】
本実施の形態の半導体装置を製造するには、まず、図１３に示されるように、半導体基板（以下、単に基板という）ＳＵＢを準備する（図８のステップＳ１）。
【００６０】
基板（半導体基板、半導体ウエハ）ＳＵＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ＋型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）である基板本体ＳＢの主面上に、例えばリン（Ｐ）などのｎ型不純物が導入されたｎ−型単結晶シリコンからなるエピタキシャル層ＥＰをエピタキシャル成長させることにより、形成することができる。基板ＳＵＢは、いわゆるエピタキシャルウエハである。基板本体ＳＢの不純物濃度（ｎ型不純物濃度）は、エピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高くなっており、基板本体ＳＢの抵抗率（比抵抗）は、エピタキシャル層ＥＰの抵抗率（比抵抗）よりも低い。
【００６１】
次に、基板ＳＵＢの主面に、溝（トレンチ）ＴＲを形成する（図８のステップＳ２）。溝ＴＲは、トレンチゲート（ゲート電極ＧＥ）形成用の溝（トレンチ、ゲートトレンチ、ゲート用トレンチ、ゲート電極用の溝）ＴＲ１と、ゲート引出用の溝（トレンチ、コンタクト用の溝）ＴＲ２とを含んでいる。すなわち、溝ＴＲ１は、ゲート電極を埋め込むための溝であり、溝ＴＲ２は、ゲートを直上（溝ＴＲ２の直上）に引き出して配線に接続するための溝である。溝ＴＲ２は、溝ＴＲ１に繋がっている。
【００６２】
具体的には、溝ＴＲ（ＴＲ１，ＴＲ２）は、例えば次のようにして形成することができる。
【００６３】
まず、図１４に示されるように、基板ＳＵＢ上（基板ＳＵＢの主面全面上）に、絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、例えば、窒化シリコン膜ＳＮ１と窒化シリコン膜ＳＮ１上の酸化シリコン膜ＳＯ１との積層膜からなる。窒化シリコン膜ＳＮ１および酸化シリコン膜ＳＯ１は、それぞれ、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法により形成することができる。それから、絶縁膜ＩＬ１上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン、マスク層）ＲＰ１を形成する。このフォトレジストパターンＲＰ１は、溝ＴＲ形成予定領域に開口部を有している。それから、フォトレジストパターンＲＰ１をエッチングマスクとして用いて酸化シリコン膜ＳＯ１をエッチング（例えばドライエッチング）することで、溝ＴＲ形成予定領域の酸化シリコン膜ＳＯ１を選択的に除去する。それから、フォトレジストパターンＲＰ１を除去する。酸化シリコン膜ＳＯ１は、溝ＴＲ形成予定領域に開口部を有した状態となっているため、この酸化シリコン膜ＳＯ１をエッチングマスク（ハードマスク）として用いて、窒化シリコン膜ＳＮ１およびエピタキシャル層ＥＰをエッチング（例えばドライエッチング）することにより、図１５に示されるように、エピタキシャル層ＥＰに溝ＴＲ（ＴＲ１，ＴＲ２）を形成する。その後、図１６に示されるように、絶縁膜ＩＬ１（酸化シリコン膜ＳＯ１および窒化シリコン膜ＳＮ１）を、エッチング（例えばウェットエッチング）などにより除去する。このようにして、溝ＴＲ（ＴＲ１，ＴＲ２）を形成することができる。
【００６４】
また、他の形態として、基板ＳＵＢ上にフォトリソグラフィ技術を用いて形成したフォトレジストパターン（フォトレジストパターンＲＰ１と同様のフォトレジストパターン）をエッチングマスクとして用いて、エピタキシャル層ＥＰをエッチング（例えばドライエッチング）することにより、溝ＴＲ（ＴＲ１，ＴＲ２）を形成することもできる。
【００６５】
図１７および図１８は、図１６と同じ工程段階の半導体装置の要部平面図であり、上記図２と同じ平面領域が示されている。なお、図１７および図１８は、同じ領域の平面図であるが、溝ＴＲ形成領域を理解しやすくするために、図１７では、溝ＴＲ（すなわち溝ＴＲ１および溝ＴＲ２）が形成されている領域に斜線のハッチングを付し、図１８では、溝ＴＲ２が形成されている領域にドットのハッチングを付してある。図１８により、溝ＴＲ２のレイアウトを容易に理解することができ、また、図１７と図１８とを比べることで、溝ＴＲ１のレイアウトを容易に理解することができる。また、図１６は、図１７のＡ−Ａ線の断面図に対応している。
【００６６】
溝ＴＲ１は、エピタキシャル層ＥＰの表層部を、島状に千鳥配列に分断するように形成されている。別の言い方をすると、溝ＴＲ１は、エピタキシャル層ＥＰの表面に、網目状に形成されている（各網目部が千鳥配列となっている）。なお、他の形態として、溝ＴＲ１を格子状に形成することもでき、あるいは、溝ＴＲ１をストライプ状に形成することもできる。
【００６７】
上記図２、図１７および図１８からも分かるように、溝ＴＲ１は、上記トランジスタセル領域ＣＥ全体に網目状（または格子状あるいはストライプ状）に形成され、溝ＴＲ２は、上記トランジスタセル領域ＣＥの外周を囲むように延在しており、溝ＴＲ２は、溝ＴＲ１に繋がっている。すなわち、溝ＴＲ１は、トランジスタセル領域ＣＥ内からトランジスタセル領域ＣＥの外にまで延長して、溝ＴＲ２に繋がっており、つまり、トランジスタセル領域ＣＥの外で、溝ＴＲ１の終端が溝ＴＲ２に繋がっている。
【００６８】
トレンチゲート用の溝ＴＲ１とゲート引出用の溝ＴＲ２とは、同じ工程（同じエッチング工程）によって形成されている。このため、トレンチゲート用の溝ＴＲ１の深さとゲート引出用の溝ＴＲ２の深さとは、ほぼ同じである。溝ＴＲ（ＴＲ１，ＴＲ２）の深さは、例えば０．６μｍ〜６μｍ程度とすることができ、１．０μｍ程度を例示することができる。
【００６９】
トレンチゲート用の溝ＴＲ１の深さは、後で形成するｐ型半導体領域ＰＲの底部（接合面）よりも深く、かつエピタキシャル層ＥＰの底部（すなわちエピタキシャル層ＥＰと基板本体ＳＢとの界面）よりは浅くなる寸法である。つまり、溝ＴＲはエピタキシャル層ＥＰを貫通しておらず、溝ＴＲの下にエピタキシャル層ＥＰが残存している。
【００７０】
ゲート引出用の溝ＴＲ２の幅Ｗ２は、トレンチゲート用の溝ＴＲ１の幅Ｗ１以上となっている（すなわちＷ２≧Ｗ１）。ここで、溝ＴＲ２の幅Ｗ２は、基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ２の延在方向に垂直な方向の幅（寸法）に対応している。また、溝ＴＲ１の幅Ｗ１は、基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ１の延在方向に垂直な方向の幅（寸法）に対応している。
【００７１】
ゲート引出用の溝ＴＲ２の幅Ｗ２は、トレンチゲート用の溝ＴＲ１の幅Ｗ１以上（すなわちＷ２≧Ｗ１）であるが、ゲート引出用の溝ＴＲ２の幅Ｗ２が、トレンチゲート用の溝ＴＲ１の幅Ｗ１の１〜２倍（すなわちＷ１≦Ｗ２≦Ｗ１×２）程度であれば、幅Ｗ２と幅Ｗ１との比として好適である。一例をあげれば、トレンチゲート用の溝ＴＲ１の幅Ｗ１を０．５μｍ程度とし、ゲート引出用の溝ＴＲ２の幅Ｗ２を１．０μｍ程度とすることができる。
【００７２】
また、溝ＴＲ１の幅Ｗ１を大きくし過ぎると、半導体装置の小型化（小面積化）に不利となり、また、溝ＴＲ２の幅Ｗ２を小さくし過ぎると、溝ＴＲ２上にコンタクトホールＣＴ２を形成しづらくなる。このため、溝ＴＲ１の幅Ｗ１をある程度抑制しながら、コンタクトホールＣＴを形成できるだけの溝ＴＲ２の幅Ｗ２を確保するという観点で、溝ＴＲ２の幅Ｗ２は溝ＴＲ１の幅Ｗ１よりも大きい（すなわちＷ２＞Ｗ１）ことが、より好ましい。このため、溝ＴＲ２の幅Ｗ２は、溝ＴＲ１の幅Ｗ１の１倍よりも大きくかつ２倍以下（すなわちＷ１＜Ｗ２≦Ｗ１×２）であれば、より好ましい。
【００７３】
また、後述する検討例（図６３〜図６９）の場合は、後述の溝ＴＲ２０２の幅を小さくするほど、コンタクトホールＣＴ２０２形成時に溝ＴＲ２０２の内面の絶縁膜ＧＩ２０１が露出してエッチングダメージを受ける可能性が高まる。しかしながら、本実施の形態では、詳細は後述するが、コンタクトホールＣＴ２形成時に材料膜ＭＴをエッチングストッパとして機能させることにより、コンタクトホールＣＴ２を形成するエッチング工程で、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出するのを防止できる。このため、本実施の形態では、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出するのを防止しながら、溝ＴＲ２の幅Ｗ２を小さくすることができ、溝ＴＲ２の幅Ｗ２を、溝ＴＲ１の幅Ｗ１の２倍以下（すなわちＷ２≦Ｗ１×２）にすることも可能である。
【００７４】
また、溝ＴＲの埋め込み性（後で形成する積層膜ＬＭによる溝ＴＲの埋め込み性）を良くするために、溝ＴＲの側面（側壁）がテーパ（傾斜）を有するように、溝ＴＲを形成することが好ましい。すなわち、深さが深くなるにしたがって溝ＴＲの開口が小さくなるように（換言すれば、浅くなるにしたがって溝ＴＲの開口が大きくなるように）、溝ＴＲの側面（側壁）が傾斜していることが好ましい。このため、基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）と、溝ＴＲの側面とのなす角度（テーパの角度）αは、９０°よりも小さい（すなわちα＜９０°、つまりαは鋭角である）ことが好ましい。この角度αは、９０°未満が好ましいが、８３〜８７°が特に好ましく、例えば８５°程度とすることができる。また、溝ＴＲ１と溝ＴＲ２とは同工程で形成するため、溝ＴＲ１と溝ＴＲ２とで、側面（側壁）のテーパ（傾斜）の角度αは、ほぼ同じである。
【００７５】
溝ＴＲ（ＴＲ１，ＴＲ２）の側面にテーパを設けることで、後で積層膜ＬＭを形成する際に、溝ＴＲ（ＴＲ１，ＴＲ２）に対する積層膜ＬＭの埋め込み性を向上させることができる。更に、溝ＴＲ２の側面がテーパを有し、このテーパを有する溝ＴＲ２にコンタクトホールＣＴ２を形成することで、溝ＴＲ２内の部分のコンタクトホールＣＴ２にもテーパが形成されるため、コンタクトホールＣＴ２に対するプラグＰＧ２用の導電膜（主導体膜ＭＣ１）の埋め込み性も向上させることができる。
【００７６】
溝ＴＲの側面（側壁）にテーパを設ける手法としては、例えば、炭素を含む反応ガス（例えばＣＢｒＦ３）を用いてエッチングする方法を用いることができる（このエッチング法でエピタキシャル層ＥＰをエッチングして溝ＴＲを形成する）。この方法では、炭素がプラズマ中で有機物（有機物の堆積物）を合成してこれが溝（ＴＲ）の側面に堆積してエッチングマスクの役目をし、エッチングの進行に伴って溝（ＴＲ）の側面にテーパ（傾斜）が形成されていく。炭素が多いとテーパ（傾斜）が大きくなる。なお、溝ＴＲの側面（側壁）にテーパ（傾斜）を設ける手法は、特にこれに限定されず、種々選択可能である。例えば、エッチングマスクを用いてエピタキシャル層ＥＰに溝ＴＲを開口した後、そのエッチングマスクにおいて溝ＴＲの開口の周縁部付近を後退させるように等方性エッチングを行い、その後、そのエッチングマスクを用いてＣＤＥ(Chemical Dry Etching)によりエピタキシャル層ＥＰをエッチングする方法で、溝ＴＲの側面（側壁）にテーパ（傾斜）を形成してもよい。
【００７７】
また、溝ＴＲの形成後で絶縁膜ＩＬ１の除去前に、酸素雰囲気中の熱処理（例えば約１１００℃の熱処理）により溝ＴＲの内面（側面および底面）に犠牲酸化膜（図示せず）を形成（成長）してからその犠牲酸化膜を除去（例えばウェットエッチングにより除去）する工程を行えば、より好ましい。これにより、溝ＴＲ形成時のエッチングダメージを除去することができ、また、溝ＴＲの開口部の角部と溝ＴＲの底部の角部とを丸めることができる。
【００７８】
次に（すなわち溝ＴＲ形成後でかつ上記絶縁膜ＩＬ１の除去後に）、図１９および図２０に示されるように、例えば熱酸化法などを用いて、溝ＴＲ（ＴＲ１，ＴＲ２）の内面（側面および底面）上などに比較的薄い酸化シリコン膜などからなる絶縁膜ＧＩを形成する（図８のステップＳ３）。この絶縁膜ＧＩは、ゲート絶縁膜用の絶縁膜である。溝ＴＲ１の内面（側面および底面）に形成された絶縁膜ＧＩは、後でトレンチゲート型ＭＩＳＦＥＴのゲート絶縁膜となる。
【００７９】
ステップＳ３において、絶縁膜ＧＩは、溝ＴＲ（ＴＲ１，ＴＲ２）の内面（側面および底面）と、エピタキシャル層ＥＰの露出する上面とに形成される。このため、ステップＳ３で絶縁膜ＧＩを形成すると、溝ＴＲ（ＴＲ１，ＴＲ２）の内面（側面および底面）は、絶縁膜ＧＩで被覆されることになる。絶縁膜ＧＩの厚みは、例えば３０ｎｍ程度とすることができる。
【００８０】
次に、図２１および図２２に示されるように、基板ＳＵＢの主面（主面全面）上に、溝ＴＲ（ＴＲ１，ＴＲ２）内を埋めるように、積層膜ＬＭを形成する（図８のステップＳ４）。
【００８１】
積層膜ＬＭは、導電膜（導体膜）ＣＤ１と、材料膜ＭＴと、導電膜（導体膜）ＣＤ２との積層膜である。積層膜ＬＭにおいて、最下層は導電膜ＣＤ１であり、最上層は導電膜ＣＤ２であり、材料膜ＭＴは、導電膜ＣＤ１と導電膜ＣＤ２との間に介在している。すなわち、積層膜ＬＭは、導電膜ＣＤ１と、導電膜ＣＤ１上の材料膜ＭＴと、材料膜ＭＴ上の導電膜ＣＤ２とを有している。
【００８２】
ステップＳ４の積層膜ＬＭ形成工程は、図１０に示されるステップＳ４ａ，Ｓ４ｂ，Ｓ４ｃのサブステップを有している。すなわち、ステップＳ３までを行って上記図１９の構造を得た後、まず、図２３に示されるように、基板ＳＵＢの主面（主面全面）上に、導電膜（導体膜）ＣＤ１を形成する（図１０のステップＳ４ａ）。それから、図２４に示されるように、基板ＳＵＢの主面（主面全面）上に、すなわち導電膜ＣＤ１上に、材料膜ＭＴを形成する（図１０のステップＳ４ｂ）。それから、図２５に示されるように、基板ＳＵＢの主面（主面全面）上に、すなわち材料膜ＭＴ上に、導電膜（導体膜）ＣＤ２を形成する（図１０のステップＳ４ｃ）。これらステップＳ４ａ，Ｓ４ｂ，Ｓ４ｃにより、導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２とからなる積層膜ＬＭが形成される。ステップＳ４ｃの導電膜ＣＤ２形成工程を行った図２５の段階が、上記図２１の段階に対応している。すなわち、図２５の構造は、図２１の構造と同じである。
【００８３】
導電膜ＣＤ１および導電膜ＣＤ２は、好ましくは、同材料により形成されている。導電膜ＣＤ１および導電膜ＣＤ２は、より好ましくは、いずれも、ポリシリコン膜（多結晶シリコン膜）のようなシリコン膜であり、不純物（例えばｎ型不純物）が導入されて低抵抗率とされている。従って、導電膜ＣＤ１および導電膜ＣＤ２は、いずれもドープトポリシリコン膜であることが、特に好ましい。導電膜ＣＤ１，ＣＤ２中への不純物（例えばリン）の導入は、導電膜ＣＤ１，ＣＤ２の成膜時に成膜ガス中にドーピングガスを添加することにより行うことが好ましい。
【００８４】
材料膜ＭＴは、導電膜ＣＤ１，ＣＤ２とは異なる材料からなる膜である。すなわち、材料膜ＭＴは、導電膜ＣＤ１とは異なる材料からなり、かつ、材料膜ＭＴは、導電膜ＣＤ２とは異なる材料からなる。材料膜ＭＴは、導電膜ＣＤ１，ＣＤ２に対するエッチング選択比が確保できるような材料により形成することが好ましい。導電膜ＣＤ１と導電膜ＣＤ２とが、いずれもシリコン膜（ポリシリコン膜）である場合は、材料膜ＭＴは、酸化シリコン膜または窒化シリコン膜が好ましく、特に好ましいのは酸化シリコン膜である。
【００８５】
ステップＳ４ａで導電膜ＣＤ１を形成するが（図２３参照）、このステップＳ４ａでは、溝ＴＲが形成されている基板ＳＵＢの主面に導電膜ＣＤ１を形成するため、エピタキシャル層ＥＰの上面上だけでなく、溝ＴＲの側壁上および底部上にも、導電膜ＣＤ１が形成される。但し、ステップＳ４ａの前にステップＳ３で絶縁膜ＧＩを形成しているため、導電膜ＣＤ１とエピタキシャル層ＥＰとの間には、絶縁膜ＧＩが介在する。すなわち、ステップＳ４ａでは、エピタキシャル層ＥＰの上面上と、溝ＴＲの内面（側面および底面）上とに、絶縁膜ＧＩを介して導電膜ＣＤ１が形成される。
【００８６】
ステップＳ４ａにおいて、導電膜ＣＤ１を形成するが、ゲート引出用の溝ＴＲ２は、導電膜ＣＤ１で完全には埋め込まれない。すなわち、ステップＳ４ａにおいて、ゲート引出用の溝ＴＲ２が導電膜ＣＤ１で完全には埋め込まれないように、導電膜ＣＤ１の厚み（堆積膜厚）Ｔ１と溝ＴＲ２の幅Ｗ２とが設定されている。ここで、ゲート絶縁膜ＧＩを溝ＴＲ２内に形成後の溝ＴＲ２の側面でのゲート絶縁膜ＧＩの厚さをＴｇとし、溝ＴＲ２内にゲート絶縁膜ＧＩを形成後の溝ＴＲ２の開口部の幅（開口幅）をＷ２ｇとする。このとき、Ｗ２ｇ＝Ｗ２−Ｔｇ×２となる。この定義を用いると、導電膜ＣＤ１の厚み（堆積膜厚）Ｔ１を、溝ＴＲ２の幅Ｗ２ｇの半分よりも小さくする（すなわちＴ１＜Ｗ２ｇ×１／２）。
【００８７】
ステップＳ４ａにおいて、導電膜ＣＤ１の厚みＴ１が、溝ＴＲ２の幅Ｗ２ｇの半分よりも小さくなるようにすることで、導電膜ＣＤ１は、溝ＴＲ２の形状を反映してコンフォーマルに（溝ＴＲ２に対してコンフォーマルに）形成され、溝ＴＲ２の内面（側面および底面）上に導電膜ＣＤ１が絶縁膜ＧＩを介して形成されるが、溝ＴＲ２は導電膜ＣＤ１で完全には埋まらなくなる。
【００８８】
つまり、図２３に示されるように、溝ＴＲ２の底面上と側面ＳＷ１，ＳＷ２上とにほぼ厚みＴ１の導電膜ＣＤ１が形成されるが、Ｔ１＜Ｗ２ｇ×１／２とすることにより、溝ＴＲ２の幅方向において、溝ＴＲ２の一方の側面ＳＷ１上に形成された導電膜ＣＤ１の表面と、溝ＴＲ２の他方の側面ＳＷ２上に形成された導電膜ＣＤ１の表面とが、くっつかなくなる（接触しなくなる）。これにより、溝ＴＲ２は導電膜ＣＤ１で完全には埋まらなくなる。ここで、溝ＴＲ２の側面ＳＷ１と側面ＳＷ２とは、互いに対向する側面である。また、溝ＴＲ２の幅方向とは、幅Ｗ２の測定方向のことであり、基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ２の延在方向に垂直な方向に対応している。
【００８９】
また、導電膜ＣＤ１は、溝ＴＲ２に対してコンフォーマルに形成されるため、溝ＴＲ２の内面（側面および底面）に、ほぼ一様（均一）の厚みで堆積する。溝ＴＲ２の内面（側面および底面）にほぼ一様の厚みで導電膜ＣＤ１が形成されるため、ステップＳ４ａで導電膜ＣＤ１を形成すると、溝ＴＲ２の側面上に形成されている部分の導電膜ＣＤ１の表面は、その溝ＴＲ２の側面とほぼ平行となる。このため、溝ＴＲ２の側面がテーパを有し、そのテーパの角度がαの場合は、溝ＴＲ２の側面上に形成されている部分の導電膜ＣＤ１の表面も、基板ＳＵＢの主面（すなわちエピタキシャル層ＥＰの主面）に対して傾斜し、その傾斜角は、上記α（溝ＴＲ２の側面のテーパの角度）とほぼ同じになる。
【００９０】
ステップＳ４ａで導電膜ＣＤ１を形成すると、溝ＴＲ２内に（すなわち溝ＴＲ２の側面ＳＷ１と側面ＳＷ２との間に）、導電膜ＣＤ１が形成されていない部分である窪み部（凹部、溝部）ＲＳ１が存在することになる。すなわち、溝ＴＲ２の側面ＳＷ１に隣接する領域と溝ＴＲ２の側面ＳＷ２に隣接する領域と溝ＴＲ２の底面に隣接する領域とに導電膜ＣＤ１（ほぼ厚みＴ１の導電膜ＣＤ１）が形成されているが、溝ＴＲ２の側面ＳＷ１と側面ＳＷ２との間の中央部には、導電膜ＣＤ１が形成されていない。
【００９１】
このように、導電膜ＣＤ１の厚みＴ１は、溝ＴＲ２を埋め込むには不足しているため、ステップＳ４ａを行った段階では、溝ＴＲ２内は、まだ完全には埋め込まれていない。
【００９２】
ステップＳ４ａで溝ＴＲ２が導電膜ＣＤ１で完全には埋め込まれないため、ステップＳ４ｂで材料膜ＭＴを形成すると、材料膜ＭＴは、エピタキシャル層ＥＰの上面上の導電膜ＣＤ１の上部だけでなく、溝ＴＲの内面（側面および底面）上の導電膜ＣＤ１の上部にも形成されることになる。
【００９３】
ステップＳ４ｂにおいて、材料膜ＭＴを形成するが、ゲート引出用の溝ＴＲ２は、導電膜ＣＤ１および材料膜ＭＴで完全には埋め込まれない。すなわち、ステップＳ４ａ，Ｓ４ｂにおいて、ゲート引出用の溝ＴＲ２が導電膜ＣＤ１および材料膜ＭＴで完全には埋め込まれないように、導電膜ＣＤ１と材料膜ＭＴとの合計の厚み（堆積膜厚）Ｔ２と溝ＴＲ２の幅Ｗ２とを設定する。
【００９４】
具体的には、導電膜ＣＤ１と材料膜ＭＴの合計の厚みＴ２を、溝ＴＲ２の幅Ｗ２ｇ（ここでＷ２ｇ＝Ｗ２−Ｔｇ×２）の半分よりも小さくしている（すなわちＴ２＜Ｗ２ｇ×１／２）。こうすることで、導電膜ＣＤ１および材料膜ＭＴは、溝ＴＲ２の形状を反映してコンフォーマルに（溝ＴＲ２に対してコンフォーマルに）形成され、溝ＴＲ２の内面（側面および底面）上に導電膜ＣＤ１および材料膜ＭＴの積層膜が絶縁膜ＧＩを介して形成されるが、溝ＴＲ２は導電膜ＣＤ１および材料膜ＭＴの積層膜ＬＭ１で完全には埋まらなくなる。ここで、導電膜ＣＤ１と材料膜ＭＴとの積層膜を、積層膜ＬＭ１と称することとする。また、導電膜ＣＤ１と材料膜ＭＴの合計の厚みＴ２は、導電膜ＣＤ１の上記厚みＴ１に材料膜ＭＴの厚み（堆積厚み）を足したものである。
【００９５】
つまり、図２４に示されるように、溝ＴＲ２の底面上と側面ＳＷ１，ＳＷ２上とにほぼＴ２の厚みを有する積層膜ＬＭ１が形成されるが、Ｔ２＜Ｗ２ｇ×１／２とすることにより、溝ＴＲ２の幅方向において、溝ＴＲ２の一方の側面ＳＷ１上に形成された積層膜ＬＭ１の表面と、溝ＴＲ２の他方の側面ＳＷ２上に形成された積層膜ＬＭ１の表面とが、くっつかなくなる（接触しなくなる）。このため、溝ＴＲ２は積層膜ＬＭ１で完全には埋まらなくなる。
【００９６】
ステップＳ４ａ，Ｓ４ｂで導電膜ＣＤ１および材料膜ＭＴを形成すると、溝ＴＲ２内に（すなわち溝ＴＲ２の側面ＳＷ１と側面ＳＷ２との間に）、導電膜ＣＤ１および材料膜ＭＴが形成されていない部分である窪み部（凹部、溝部）ＲＳ２が存在することになる。すなわち、溝ＴＲ２の側面ＳＷ１に隣接する領域と溝ＴＲ２の側面ＳＷ２に隣接する領域と溝ＴＲ２の底面に隣接する領域とに積層膜ＬＭ１（ほぼＴ２の厚みの積層膜ＬＭ１）が形成されているが、溝ＴＲ２の側面ＳＷ１と側面ＳＷ２との間の中央部には、導電膜ＣＤ１および材料膜ＭＴが形成されていない。
【００９７】
このように、積層膜ＬＭ１の厚みＴ２は、溝ＴＲ２を埋め込むには不足しているため、ステップＳ４ａ，Ｓ４ｂを行った段階では、溝ＴＲ２内はまだ完全には埋め込まれていない。
【００９８】
ステップＳ４ａ，Ｓ４ｂで溝ＴＲ２が導電膜ＣＤ１および材料膜ＭＴで完全には埋め込まれないが、ステップＳ４ｃでは、導電膜ＣＤ２は、溝ＴＲ２内を完全に埋め込むように、形成される。すなわち、ステップＳ４ａ，Ｓ４ｂで導電膜ＣＤ１および材料膜ＭＴを形成した段階では、溝ＴＲ（ＴＲ１，ＴＲ２）は完全には充填されず、ステップＳ４ｃで導電膜ＣＤ２を形成すると、溝ＴＲ（ＴＲ１，ＴＲ２）は完全に充填された状態になる。
【００９９】
このため、ステップＳ４ａ，Ｓ４ｂ，Ｓ４ｃにおいて、ゲート引出用の溝ＴＲ２が導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２との積層膜ＬＭで完全に埋め込まれるように、導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２との合計の厚み（堆積膜厚）Ｔ３と溝ＴＲ２の幅Ｗ２とを設定する。
【０１００】
具体的には、導電膜ＣＤ１と材料膜ＭＴの合計の厚みＴ２を、溝ＴＲ２の幅Ｗ２ｇ（ここでＷ２ｇ＝Ｗ２−Ｔｇ×２）の半分よりも小さくし、かつ、導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２の合計の厚みＴ３を、溝ＴＲ２の幅Ｗ２ｇの半分以上にしている（すなわちＴ２＜Ｗ２ｇ×１／２≦Ｔ３）。こうすることで、導電膜ＣＤ１および材料膜ＭＴは、溝ＴＲ２に対してコンフォーマルに形成され、導電膜ＣＤ１および材料膜ＭＴを形成した段階では、溝ＴＲ１は完全には埋まらないが、導電膜ＣＤ２を形成すると、溝ＴＲ２は導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２との積層膜ＬＭで完全に埋まることになる。ここで、導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２の合計の厚みＴ３は、導電膜ＣＤ１と材料膜ＭＴの合計の上記厚みＴ２に導電膜ＣＤ２の厚み（堆積厚み）を足したものである。
【０１０１】
つまり、図２５に示されるように、Ｔ２＜Ｗ２ｇ×１／２≦Ｔ３とすることにより、溝ＴＲ２の幅方向において、溝ＴＲ２の一方の側面ＳＷ１上に堆積する導電膜ＣＤ２の表面と、溝ＴＲ２の他方の側面ＳＷ２上に堆積する導電膜ＣＤ２の表面とが、くっついて（接触して）一体化することで、溝ＴＲ２が導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２との積層膜ＬＭで完全に埋まることになる。
【０１０２】
ステップＳ４ａ，Ｓ４ｂで導電膜ＣＤ１および材料膜ＭＴを形成すると、溝ＴＲ２内に（すなわち溝ＴＲ２の側面ＳＷ１と側面ＳＷ２との間に）、上記窪み部ＲＳ２が存在していたが、ステップＳ４ｃで導電膜ＣＤ２を形成すると、この窪み部ＲＳ２は導電膜ＣＤ２で埋まる。すなわち、溝ＴＲ２の側面ＳＷ１と側面ＳＷ２との間に積層膜ＬＭが埋め込まれており、溝ＴＲ２の側面ＳＷ１と側面ＳＷ２との間の中央部には、導電膜ＣＤ２が存在している。
【０１０３】
このように、積層膜ＬＭの厚みＴ３は、溝ＴＲ２を埋め込むのに十分であるため、ステップＳ４ａ，Ｓ４ｂ，Ｓ４ｃを行った段階では、溝ＴＲ２内は導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２との積層膜ＬＭで埋め込まれた状態となる。
【０１０４】
ステップＳ４の好適な一例として、ステップＳ４ａ，Ｓ４ｂ，Ｓ４ｃを、条件変更を含む連続した１つのＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）工程で行う場合について、以下に具体的に説明する。
【０１０５】
まず、原料ガスとしてモノシラン（ＳｉＨ４）とホスフィン（ＰＨ３）との混合ガスを用いたＬＰＣＶＤ法によって、上記図２３に示されるように、絶縁膜ＧＩ上に上記導電膜ＣＤ１として、所定のリン濃度を有する例えば膜厚１５０ｎｍ程度のドープトポリシリコン膜を成膜する。これにより、溝ＴＲ（ＴＲ１，ＴＲ２）の内面（側面および底面）は、一様な膜厚のドープトポリシリコン膜（導電膜ＣＤ１）で被覆される。
【０１０６】
引き続き、ＬＰＣＶＤ工程の途中で所定濃度の酸素ガスを（成膜装置のチャンバに）供給することにより、上記図２４に示されるように、導電膜ＣＤ１としてのドープトポリシリコン膜上に、上記材料膜ＭＴとして、例えば５０Å（５０オングストローム）程度の薄い酸化シリコン膜（マスク酸化膜）を形成する。上記材料膜ＭＴとしての酸化シリコン膜の膜厚は、後にエッチングストッパの役目をするために適切な膜厚に設定する。上記材料膜ＭＴとしての酸化シリコン膜の膜厚は、酸素ガス供給時間で制御することができる。
【０１０７】
このようにすると、後でエッチングストッパ膜（エッチングマスク）の役目をするシリコン酸化膜（材料膜ＭＴ）を溝ＴＲ（ＴＲ１，ＴＲ２）に対してセルフアラインに形成でき、溝ＴＲ（ＴＲ１，ＴＲ２）に対する位置ずれのマージンを見込んだりする必要がない。
【０１０８】
また、導電膜ＣＤ１としてのドープトポリシリコン膜上に材料膜ＭＴとしての酸化シリコン膜を形成するには、ＬＰＣＶＤ工程の途中で酸素ガスの供給／停止を行うだけでよく、特別にエッチングストッパ膜（エッチングマスク）の形成工程を設ける必要がない。
【０１０９】
そして、上記材料膜ＭＴとしての薄いシリコン酸化膜（マスク酸化膜）が形成できたら、（成膜装置のチャンバへの）酸素供給を停止し、引き続き、上記図２５に示されるように、上記材料膜ＭＴとしてのシリコン酸化膜上に、上記導電膜ＣＤ２としてのドープトポリシリコン膜を成膜する。上記導電膜ＣＤ２としてのドープトポリシリコン膜は、上記導電膜ＣＤ１としてのドープトポリシリコン膜と同じリン濃度を有し、溝ＴＲ（ＴＲ１，ＴＲ２）の内部を完全に埋め込んだ後、さらに基板表面上に一定厚さ成膜する。
【０１１０】
これにより、溝ＴＲ（ＴＲ１，ＴＲ２）の内部を埋め込む、下層側のドープトポリシリコン膜（導電膜ＣＤ１）と酸化シリコン膜（材料膜ＭＴ）と上層側のドープトポリシリコン膜（導電膜ＣＤ２）とからなる３層膜（積層膜ＬＭ）が形成される。このようにして、成膜条件変更（成膜装置の導入ガスの変更）により、ステップＳ４ａ，Ｓ４ｂ，Ｓ４ｃを同じ製造装置（成膜装置）で連続して行うことができる。
【０１１１】
つまり、ＣＶＤ法（ここではＬＰＣＶＤ法）によるドープトポリシリコン膜の成膜工程の途中に、成膜ガスに酸素ガスを混合している期間を設けることで、成膜ガスに酸素ガスが混合されていないときにはドープトポリシリコン膜（導電膜ＣＤ１，ＣＤ２）が成膜され、成膜ガスに酸素ガスが混合されているときには酸化シリコン膜（材料膜ＭＴ）が成膜される。これにより、酸化シリコン膜（材料膜ＭＴ）がドープトポリシリコン膜（導電膜ＣＤ１，ＣＤ２）で挟まれた構成の積層膜（ＬＭ）を形成することができる。
【０１１２】
このように、同じ成膜装置内に基板ＳＵＢを配置した状態で、導電膜ＣＤ１を成膜する工程（ステップＳ４ａ）と、成膜の途中で酸素ガスを供給（追加）して導電膜ＣＤ１の表面に酸化膜（材料膜ＭＴ）を形成する工程（ステップＳ４ｂ）と、酸素供給を停止して更に成膜を継続することで導電膜ＣＤ１と同じ材料の導電膜ＣＤ２を形成する工程（ステップＳ４ｃ）とを連続的に行うことができる。これにより、製造工程数や製造時間を増加させずに、溝ＴＲ（ＴＲ１，ＴＲ２）をゲート電極用の膜（ここでは積層膜ＬＭ）で埋め込むとともに、このゲート電極用の膜が、後でコンタクトホールＣＴ２を形成するときにエッチングストッパとして機能できる膜（ここでは材料膜ＭＴ）を含むものとすることができる。
【０１１３】
また、導電膜ＣＤ１としてのドープトポリシリコン膜と、導電膜ＣＤ２としてのドープトポリシリコン膜とで、ドープされ不純物の種類と濃度とを同じにすれば、後述のステップＳ５ｃで導電膜ＣＤ１と導電膜ＣＤ２とのエッチング速度を同じにしやすくなる。また、導電膜ＣＤ１としてのドープトポリシリコン膜と、導電膜ＣＤ２としてのドープトポリシリコン膜とで、ドープされた不純物の種類と濃度とを同じにすれば、ステップＳ４ａ，Ｓ４ｂ，Ｓ４ｃの切り替えを酸素ガスの切り替えで容易に行うことができ、導電膜ＣＤ１，ＣＤ２で材料膜ＭＴが挟まれた構成の積層膜ＬＭを、容易かつ的確に形成することができる。
【０１１４】
次に（すなわち積層膜ＬＭの形成後）、積層膜ＬＭをエッチング（エッチバック）することで、図２６〜図２８に示されるように、溝ＴＲの外部の積層膜ＬＭを除去し、溝ＴＲ内に積層膜ＬＭを残す（図８のステップＳ５）。
【０１１５】
ステップＳ５では、異方性エッチングを用いて積層膜ＬＭをエッチバックすることにより、基板ＳＵＢ上の導電膜ＣＤ２、材料膜ＭＴおよび導電膜ＣＤ１が順次、エッチングされて除去されていき、溝ＴＲの外部の積層膜ＬＭが除去され、溝ＴＲ内に積層膜ＬＭが残存する。
【０１１６】
ステップＳ５は、図１１に示されるステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃのサブステップを有している。
【０１１７】
ステップＳ５のエッチング工程を、ステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃのサブステップにより行うことで、ステップＳ５におけるエッチングの進行が基板ＳＵＢの主面全面において、より均等に進行するようになる。ステップＳ５ａのエッチングとステップＳ５ｂのエッチングとステップＳ５ｃのエッチングとは、エッチングガスを変更することで切り換えることができる。このため、ステップＳ５ａのエッチングとステップＳ５ｂのエッチングとステップＳ５ｃのエッチングとを、エッチングガスを変更しながら、連続的に行うこともできる。
【０１１８】
ステップＳ５ａのエッチングとステップＳ５ｂのエッチングとステップＳ５ｃのエッチングとは、導電膜ＣＤ１，ＣＤ２と材料膜ＭＴとのエッチングの選択比を考慮してエッチングガスを変更する。
【０１１９】
以下、ステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃについて、具体的に説明する。
【０１２０】
すなわち、ステップＳ４までを行って上記図２１の構造（すなわち図２５の構造）を得た後、まず、図２９に示されるように、導電膜ＣＤ２をエッチングする（図１１のステップＳ５ａ）。
【０１２１】
このステップＳ５ａでは、材料膜ＭＴのエッチング速度よりも導電膜ＣＤ２のエッチング速度が大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。材料膜ＭＴは、導電膜ＣＤ２とは異なる材料により形成されているため、材料膜ＭＴに対する導電膜ＣＤ２のエッチング選択比を確保することができる。
【０１２２】
ステップＳ５ａでは、導電膜ＣＤ２をエッチングして、材料膜ＭＴが露出した段階で、ステップＳ５ａのエッチングを終了する。これにより、溝ＴＲ内に導電膜ＣＤ２が残存する。すなわち、ステップＳ５ａでは、溝ＴＲの外部の導電膜ＣＤ２が除去され、溝ＴＲ内の導電膜ＣＤ２が残存する。また、ステップＳ５ａでは、エッチングとして、ドライエッチングを用いることが好ましく、異方性のドライエッチングであれば、より好ましい。
【０１２３】
ステップＳ５ａ後に残存する導電膜ＣＤ２の上面の高さ位置は、エピタキシャル層ＥＰの上面（溝ＴＲが形成されていない領域の上面）よりも高い位置にあることが好ましく、また、溝ＴＲが形成されていない領域のエピタキシャル層ＥＰ上での導電膜ＣＤ１の上面と、概ね同じ高さ位置にあることが好ましい。なお、高さまたは高さ位置を言うときは、基板ＳＵＢの主面に垂直な方向の高さまたは高さ位置のことを指す。
【０１２４】
続いて、ステップＳ５ａで導電膜ＣＤ２をエッチングしたことで露出した材料膜ＭＴを、図３０に示されるように、エッチングする（図１１のステップＳ５ｂ）。
【０１２５】
導電膜ＣＤ１，ＣＤ２のエッチング速度を材料膜ＭＴのエッチング速度で割った値は、ステップＳ５ａ，Ｓ５ｃよりも、ステップＳ５ｂの方が小さくなるようにすることが好ましい。すなわち、ステップＳ５ａ，Ｓ５ｃでは、材料膜ＭＴに対する導電膜ＣＤ１，ＣＤ２のエッチング選択比が高く、それに比べて、ステップＳ５ｂでは、材料膜ＭＴに対する導電膜ＣＤ１，ＣＤ２のエッチング選択比が低くなるように、エッチング条件を調整することが好ましい。材料膜ＭＴは、導電膜ＣＤ１，ＣＤ２とは異なる材料により形成されているため、材料膜ＭＴに対する導電膜ＣＤ１，ＣＤ２のエッチング選択比を上述のように調整することが可能である。また、ステップＳ５ｂでは、エッチングとして、ドライエッチングを用いることが好ましく、異方性のドライエッチングであれば、より好ましい。
【０１２６】
ステップＳ５ｂでは、材料膜ＭＴをエッチングして、導電膜ＣＤ１が露出した段階で、ステップＳ５ｂのエッチングを終了する。これにより、溝ＴＲ内に導電膜ＣＤ１，ＣＤ２および材料膜ＭＴが残存する。すなわち、ステップＳ５ｂのエッチングにより、溝ＴＲの外部の材料膜ＭＴが除去されて溝ＴＲの外部の導電膜ＣＤ１が露出し、溝ＴＲ内には導電膜ＣＤ１，ＣＤ２および材料膜ＭＴが残存する。
【０１２７】
また、ステップＳ５ｂでは、材料膜ＭＴだけでなく、導電膜ＣＤ１も除去され得る。しかしながら、上述のように、ステップＳ５ａ，Ｓ５ｃに比べてステップＳ５ｂでは、材料膜ＭＴに対する導電膜ＣＤ１，ＣＤ２のエッチング選択比を低くしておくことで、ステップＳ５ｂで材料膜ＭＴがエッチングされている間に導電膜ＣＤ２が過剰にエッチングされるのを抑制または防止することができる。これにより、ステップＳ５ｂ後に残存する導電膜ＣＤ２の上面は、導電膜ＣＤ１の上面と、概ね同じ高さ位置とすることができる。
【０１２８】
続いて、ステップＳ５ｂで材料膜ＭＴをエッチングしたことで露出した導電膜ＣＤ１と、残存している導電膜ＣＤ２とを、図３１に示されるように、エッチングする（図１１のステップＳ５ｃ）。
【０１２９】
ステップＳ５ｃでは、導電膜ＣＤ１と導電膜ＣＤ２とのエッチング速度がほぼ同じになるように、エッチングを行うことが好ましい。これは、導電膜ＣＤ１と導電膜ＣＤ２とを同じ材料により形成することで、容易に実現可能である。例えば、導電膜ＣＤ１と導電膜ＣＤ２とを、いずれもポリシリコン膜（ドープトポリシリコン膜）により形成することで、導電膜ＣＤ１と導電膜ＣＤ２とのエッチング速度を、ほぼ同じにすることができる。また、ステップＳ５ｃでは、エッチングとして、ドライエッチングを用いることが好ましく、異方性のドライエッチングであれば、より好ましい。
【０１３０】
ステップＳ５ｃでは、溝ＴＲの外部の導電膜ＣＤ１を除去し、溝ＴＲ内に導電膜ＣＤ１，ＣＤ２および導電膜ＣＤ１，ＣＤ２間の材料膜ＭＴを残存させる。ステップＳ５ｃ後に溝ＴＲ内に残存する導電膜ＣＤ１および導電膜ＣＤ２の各上面の高さ位置は、ほぼ同じであることが好ましい。これは、ステップＳ５ｃで導電膜ＣＤ１と導電膜ＣＤ２とのエッチング速度をほぼ同じにすることで、実現できる。また、ステップＳ５ｃ後に溝ＴＲ内に残存する導電膜ＣＤ１，ＣＤ２の上面の高さ位置は、エピタキシャル層ＥＰの上面よりも低くすることが好ましい。
【０１３１】
このように、溝ＴＲに平面視で重ならない領域の積層膜ＬＭ（導電膜ＣＤ１、材料膜ＭＴおよび導電膜ＣＤ２）については、ステップＳ５ａで導電膜ＣＤ２が除去され、ステップＳ５ｂで材料膜ＭＴが除去され、ステップＳ５ｃで導電膜ＣＤ１が除去される。一方、溝ＴＲに平面視で重なる領域の積層膜ＬＭ（導電膜ＣＤ１、材料膜ＭＴおよび導電膜ＣＤ２）については、ステップＳ５ａで導電膜ＣＤ２の一部が除去され、ステップＳ５ｂで材料膜ＭＴおよび導電膜ＣＤ２の一部が除去され、ステップＳ５ｃで導電膜ＣＤ１，ＣＤ２の一部が除去される。
【０１３２】
また、ここではステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃでエッチング条件を変える場合について説明したが、他の形態として、ステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃをエッチング条件を変えずに連続的に行い、溝ＴＲの外部の積層膜ＬＭを除去し、溝ＴＲ内に積層膜ＬＭを残存させることもできる。この場合、材料膜ＭＴが導電膜ＣＤ１，ＣＤ２よりも薄いため、導電膜ＣＤ１，ＣＤ２のエッチング速度が材料膜ＭＴのエッチング速度よりも速くなるような条件（エッチング条件）を採用することが好ましい。
【０１３３】
また、導電膜ＣＤ１，ＣＤ２にポリシリコン膜を用い、かつ材料膜ＭＴに酸化シリコン膜を用いた場合、ステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃの各エッチングは、Ｃｌ２ガスとＨＢｒガスとＯ２ガスとの混合ガスを用いたドライエッチングを用いることができる。酸化シリコン膜（材料膜ＭＴ）に対するドープトポリシリコン膜（導電膜ＣＤ１，ＣＤ２）のエッチング選択比は、この混合ガスにおけるＣｌ２ガスの混合比で調整することができる。具体的には、Ｃｌ２ガスとＨＢｒガスとＯ２ガスとの混合ガスにおいて、Ｃｌ２ガスの混合比を増やすことで、酸化シリコン膜（材料膜ＭＴ）に対するドープトポリシリコン膜（導電膜ＣＤ１，ＣＤ２）のエッチング選択比を大きくすることができる。このため、ステップＳ５ａ，Ｓ５ｂ，Ｓ５ｃは、Ｃｌ２ガスの混合比を切り換えることで、連続的に行うことができる。なお、酸化シリコン膜（材料膜ＭＴ）に対するドープトポリシリコン膜（導電膜ＣＤ１，ＣＤ２）のエッチング選択比を低くする場合は、Ｃｌ２ガスとＨＢｒガスとＯ２ガスとの混合ガスを用いたドライエッチングにおいて、Ｃｌ２ガスの混合比をゼロにすることもできる。
【０１３４】
また、上記ステップＳ３では、溝ＴＲ（ＴＲ１，ＴＲ２）の内面（側面および底面）だけでなく、エピタキシャル層ＥＰの上面（溝ＴＲが形成されていない部分のエピタキシャル層ＥＰの上面）にも、絶縁膜ＧＩが形成されている。このため、ステップＳ５ｃで溝ＴＲ（ＴＲ１，ＴＲ２）の外部の導電膜ＣＤ１をエッチングにより除去すると、溝ＴＲ（ＴＲ１，ＴＲ２）の外部におけるエピタキシャル層ＥＰの上面の絶縁膜ＧＩが露出することになる。このとき、エピタキシャル層ＥＰ上に絶縁膜ＧＩを層状に残存させ、溝ＴＲ（ＴＲ１，ＴＲ２）の外部におけるエピタキシャル層ＥＰの上面（Ｓｉ面）が露出しないようにすることが好ましい。これにより、ステップＳ５ｃでエピタキシャル層ＥＰの上面（Ｓｉ面）が露出してエッチングダメージを受けるのを防止することができる。この観点で、ステップＳ５ｃは、導電膜ＣＤ１，ＣＤ２のエッチング速度よりも絶縁膜ＧＩのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行うことが好ましい。これにより、ステップＳ５ｃでは、溝ＴＲ（ＴＲ１，ＴＲ２）の外部において、エピタキシャル層ＥＰの表面に形成された絶縁膜ＧＩをエッチングストッパ膜として機能させることができ、ステップＳ５ｃでエピタキシャル層ＥＰが露出してエッチングされるのを防止することができる。
【０１３５】
また、ステップＳ５ｃ後に、図３１に示されるように、溝ＴＲ内に残存する導電膜ＣＤ１，ＣＤ２の上面（表面）から材料膜ＭＴの一部が上方に突出する場合もある。これは、ステップＳ５ｃのエッチングを、導電膜ＣＤ１，ＣＤ２のエッチング速度が材料膜ＭＴのエッチング速度よりも速くなるような条件で行い、かつ、エッチングが異方性である場合に生じ得る。この場合、ステップＳ５ｃの後に（かつ後述のステップＳ６の前に）、図３２に示されるように、溝ＴＲ内に残存する導電膜ＣＤ１，ＣＤ２の上面から突出する部分（突出部）の材料膜ＭＴを、ウェットエッチングなどにより除去すれば、より好ましい。これにより、後で形成する絶縁膜ＩＬ２の平坦性を向上することができる。図３２の工程段階が、上記図２６の工程段階に対応している。すなわち、図３２の構造は、上記図２６の構造と同じである。他の形態として、絶縁膜ＩＬ２の平坦性を重視しない場合は、図３１のように溝ＴＲ内に残存する導電膜ＣＤ１，ＣＤ２の上面から突出する部分（突出部）の材料膜ＭＴを、除去せずにその後も残存させることも可能である。
【０１３６】
このようにして、ステップＳ５（Ｓ５ａ，Ｓ５ｂ，Ｓ５ｃ）を行うことにより、溝ＴＲの外部の積層膜ＬＭを除去し、溝ＴＲ内に積層膜ＬＭを残す。すなわち、スッテップＳ５を行うと、上記図２６〜図２８に示されるように、溝ＴＲ（ＴＲ１，ＴＲ２）内に絶縁膜ＧＩを介して積層膜ＬＭが埋め込まれた状態となる。溝ＴＲ１内に残存する絶縁膜ＧＩが、ゲート絶縁膜となり、溝ＴＲ１内に残存する積層膜ＬＭが、ゲート電極ＧＥとなる。すなわち、溝ＴＲ１内に絶縁膜ＧＩを介して埋め込まれている積層膜ＬＭが、ゲート電極ＧＥとなり、溝ＴＲ１の内面（側面および底面）とゲート電極ＧＥとの間に介在する絶縁膜ＧＩが、ゲート絶縁膜となる。従って、ゲート電極ＧＥは、ゲート絶縁膜（絶縁膜ＧＩ）を介して溝ＴＲ１内に埋め込まれた状態となっている。また、溝ＴＲ２内には、絶縁膜ＧＩおよび積層膜ＬＭが残存している。すなわち、溝ＴＲ２内には、絶縁膜ＧＩを介して積層膜ＬＭが埋め込まれている。ステップＳ５の後に溝ＴＲ２内に残存する積層膜ＬＭ（すなわち溝ＴＲ２内に絶縁膜ＧＩを介して埋め込まれた積層膜ＬＭ）を、以下では符号ＬＭ２を付して積層膜ＬＭ２と称することとする。
【０１３７】
溝ＴＲ１に埋め込まれたゲート電極ＧＥと溝ＴＲ２に埋め込まれた積層膜ＬＭ２とは、同じ工程で形成されているため、ステップＳ５を終了した段階で、図２８に示されるように、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面ＵＰＳ１と溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面ＵＰＳ２とは、ほぼ同じ高さになっている。
【０１３８】
また、図２８に示されるように、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面ＵＰＳ１と溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面ＵＰＳ２とが、エピタキシャル層ＥＰの上面ＵＰＳ３よりも後退する（高さが低くなる）ことが好ましい。すなわち、ステップＳ５では、溝ＴＲ（ＴＲ１，ＴＲ２）内に残存する積層膜ＬＭ（すなわちゲート電極ＧＥおよび積層膜ＬＭ２）の上面（ＵＰＳ１，ＵＰＳ２）が、エピタキシャル層ＥＰの上面ＵＰＳ３よりも若干低くなるまで、積層膜ＬＭをエッチバックすることが好ましい。図２８では、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面ＵＰＳ１と溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面ＵＰＳ２とが、エピタキシャル層ＥＰの上面ＵＰＳ３よりも距離Ｌ１だけ低くなっている場合が示されている。ここで、基板ＳＵＢの裏面に近い方を低いとし、基板ＳＵＢの裏面から遠い方を高いとしている。このようにするのは、ステップＳ５を終了した時点で、溝ＴＲの外部のエピタキシャル層ＥＰ上に積層膜ＬＭを構成する導電膜ＣＤ１，ＣＤ２のエッチング残りが残存するのを防止するためである。
【０１３９】
溝ＴＲの外部のエピタキシャル層ＥＰ上に導電膜の不要なエッチング残りが存在すると、この導電性のエッチング残りに起因した不具合が生じる虞がある。このため、ステップＳ５を終了した時点で、溝ＴＲの外部のエピタキシャル層ＥＰ上に積層膜ＬＭを構成する導電膜ＣＤ１，ＣＤ２の不要なエッチング残りが残存するのを防止することが望ましい。従って、ステップＳ５ｃでは、若干オーバーエッチング気味に導電膜ＣＤ１，ＣＤ２をエッチングし、それによって、溝ＴＲの外部のエピタキシャル層ＥＰ上に積層膜ＬＭを構成する導電膜ＣＤ１，ＣＤ２の不要なエッチング残りが残存するのを防止することが好ましい。そうした場合、必然的に、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面ＵＰＳ１の高さと溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面ＵＰＳ２の高さとが、エピタキシャル層ＥＰの上面ＵＰＳ３よりも低くなる。
【０１４０】
従って、ステップＳ５の後は、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面ＵＰＳ１は、溝ＴＲ１の外部でかつ溝ＴＲ１に隣接する領域のエピタキシャル層ＥＰの上面ＵＰＳ３よりも低い位置にあり、かつ、溝ＴＲ２内に埋め込まれた積層膜ＬＭ２の上面ＵＰＳ２は、溝ＴＲ２の外部でかつ溝ＴＲ２に隣接する領域のエピタキシャル層ＥＰの上面ＵＰＳ３よりも低い位置にある。ステップＳ５の後は、溝ＴＲ１，ＴＲ２の外部のエピタキシャル層ＥＰの上面ＵＰＳ３上には、積層膜ＬＭは延在していない。つまり、ステップＳ５の後は、ゲート電極ＧＥに一体的に繋がっている膜（ここでは積層膜ＬＭ）は、溝ＴＲ（ＴＲ１，ＴＲ２）の内部に存在しているが、溝ＴＲ１，ＴＲ２の外部のエピタキシャル層ＥＰの上面上には形成されていない状態となっている。従って、ステップＳ５の後は、ゲート電極ＧＥおよびゲート電極ＧＥと一体的に連続して形成されている膜は、溝ＴＲの内部に完全に埋め込まれており、溝ＴＲの外部の基板ＳＵＢ（エピタキシャル層ＥＰ）の上面上には形成されていない。なお、エピタキシャル層ＥＰの上面は、基板ＳＵＢの上面とみなすこともできる。
【０１４１】
但し、溝ＴＲ１に埋め込まれたゲート電極ＧＥの上面ＵＰＳ１と溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面ＵＰＳ２とが、エピタキシャル層Ｅの上面ＵＰＳ３よりも距離Ｌ１だけ低くなっている場合でも、この距離Ｌ１は、後で形成されるｎ＋型半導体領域ＮＲの深さ（厚み）よりも小さくする。すなわち、ゲート電極ＧＥの上面ＵＰＳ１が、後で形成されるｎ＋型半導体領域ＮＲの底面（下面）よりも高い位置になるようにする。これにより、ゲート電極ＧＥに所定の電圧を印加してチャネルを反転したときに、ソース用のｎ＋型半導体領域ＮＲとドレイン用のエピタキシャル層ＥＰとの間に、ゲート電極ＧＥの側面（すなわち溝ＴＲ１の側面）に沿って電流を的確に流すことができるようになる。
【０１４２】
また、溝ＴＲ２は溝ＴＲ１に繋がっているため、溝ＴＲ２に埋め込まれた積層膜ＬＭ（すなわち積層膜ＬＭ２）と溝ＴＲ１に埋め込まれた積層膜ＬＭ（すなわちゲート電極ＧＥ）とは、一体的に形成されて繋がっている。つまり、溝ＴＲ１に埋め込まれたゲート電極ＧＥを構成する導電膜ＣＤ１は、溝ＴＲ２に埋め込まれた積層膜ＬＭ２を構成する導電膜ＣＤ１と一体的に形成されて繋がっており、また、溝ＴＲ１に埋め込まれたゲート電極ＧＥを構成する導電膜ＣＤ２は、溝ＴＲ２に埋め込まれた積層膜ＬＭ２を構成する導電膜ＣＤ２と一体的に形成されて繋がっている。また、溝ＴＲ１に埋め込まれたゲート電極ＧＥにおける材料膜ＭＴは、溝ＴＲ２に埋め込まれた積層膜ＬＭ２における材料膜ＭＴと一体的に形成されて繋がっている。
【０１４３】
次に、図３３および図３４に示されるように、基板ＳＵＢの主面に対してｐ型の不純物（例えばホウ素（Ｂ））をイオン注入することなどにより、ｐ型半導体領域（ｐ型ベース領域）ＰＲを形成する（図８のステップＳ６）。ｐ型半導体領域ＰＲは、チャネル領域用のｐ型半導体領域であり、エピタキシャル層ＥＰに形成される。ｐ型半導体領域ＰＲの深さ（底部の深さ位置）は、溝ＴＲ１の深さ（底部の深さ位置）よりも浅い。
【０１４４】
なお、図３４は、図３３と同じ工程段階の半導体装置の要部平面図であり、上記図２と同じ平面領域が示されている。図３４は、平面図であるが、ｐ型半導体領域ＰＲ形成領域を理解しやすくするために、図３４では、ｐ型半導体領域ＰＲが形成された領域にハッチングを付してある。
【０１４５】
ステップＳ６において、エピタキシャル層ＥＰのうち、ｐ型不純物を注入したくない領域は、フォトレジストパターンなどのイオン注入阻止マスク（図示せず）で予め覆っておき、このイオン注入阻止マスクをマスクとして、エピタキシャル層ＥＰにｐ型不純物をイオン注入すればよい。このイオン注入阻止マスクは、ステップＳ６のイオン注入後に除去される。
【０１４６】
次に、図３５および図３６に示されるように、基板ＳＵＢの主面に対してｎ型の不純物（例えばヒ素（Ａｓ））をイオン注入することなどにより、ｎ＋型半導体領域（ｎ＋型ソース領域）ＮＲを形成する（図８のステップＳ７）。ｎ＋型半導体領域ＮＲは、ソース領域用のｎ型半導体領域であり、エピタキシャル層ＥＰに形成される。ｎ＋型半導体領域ＮＲの深さ（底部の深さ位置）は、ｐ型半導体領域ＰＲの深さ（底部の深さ位置）よりも浅い。ｎ＋型半導体領域ＮＲの不純物濃度（ｎ型不純物濃度）は、ｎ−型のエピタキシャル層ＥＰの不純物濃度（ｎ型不純物濃度）よりも高い。
【０１４７】
なお、図３６は、図３５と同じ工程段階の半導体装置の要部平面図であり、上記図２と同じ平面領域が示されている。図３６は、平面図であるが、ｎ＋型半導体領域ＮＲ形成領域を理解しやすくするために、図３６では、ｐ型半導体領域ＰＲが形成されている領域とｎ＋型半導体領域ＮＲが形成されている領域とに、それぞれ異なる向きのハッチングを付してある。なお、図３６において、ｎ＋型半導体領域ＮＲ形成領域の下には、ｐ型半導体領域ＰＲが存在している。
【０１４８】
ステップＳ７において、エピタキシャル層ＥＰのうち、ｎ型不純物を注入したくない領域は、フォトレジストパターンなどのイオン注入阻止マスク（図示せず）で予め覆っておき、このイオン注入阻止マスクをマスクとして、エピタキシャル層ＥＰにｎ型不純物をイオン注入すればよい。このイオン注入阻止マスクは、ステップＳ７のイオン注入後に除去される。
【０１４９】
ステップＳ６，Ｓ７でｐ型半導体領域ＰＲ形成用のイオン注入と、ｎ＋型半導体領域ＮＲ形成用のイオン注入とを行った後、熱処理（活性化アニール）を行うこともできる。これにより、イオン注入で導入した不純物の拡散や活性化を行うことができる。
【０１５０】
このようにして、基板ＳＵＢ（エピタキシャル層ＥＰ）における溝ＴＲ１に隣接する領域に、ソース用のｎ＋型半導体領域ＮＲと、ｎ＋型半導体領域ＮＲの下に位置するｐ型半導体領域ＰＲとが形成される。
【０１５１】
ステップＳ６，Ｓ７でエピタキシャル層ＥＰにｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲを形成すると、図３５にも示されるように、ｐ型半導体領域ＰＲの上にｐ型半導体領域ＰＲに接するようにｎ＋型半導体領域ＮＲが形成された状態、換言すれば、ｎ＋型半導体領域ＮＲの下にｎ＋型半導体領域ＮＲに接するようにｐ型半導体領域ＰＲが形成された状態となる。このため、基板ＳＵＢの厚み方向に見ると、ｎ−型のエピタキシャル層ＥＰ上にｐ型半導体領域ＰＲが形成され、ｐ型半導体領域ＰＲ上にｎ＋型半導体領域ＮＲが形成された状態となる。つまり、ｎ−型のエピタキシャル層ＥＰ上に、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲの積層構造（ｐ型半導体領域ＰＲとｐ型半導体領域ＰＲ上のｎ＋型半導体領域ＮＲとの積層構造）が形成された状態となる。
【０１５２】
ｎ＋型半導体領域ＮＲは、トレンチゲート型ＭＩＳＦＥＴのソース領域としての機能を有しており、ソース用の半導体領域とみなすことができ、一方、ｐ型半導体領域ＰＲは、トレンチゲート型ＭＩＳＦＥＴのチャネル形成領域としての機能を有している。ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲの積層構造は、溝ＴＲ１よりも浅く形成されるため、溝ＴＲ１は、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲの積層構造を貫通して、その下層のエピタキシャル層ＥＰ（ｎ−型のエピタキシャル層ＥＰ）中で終端した状態となっている。
【０１５３】
また、平面視で、溝ＴＲ１に隣接する位置に、ｐ型半導体領域ＰＲおよびｎ＋型半導体領域ＮＲの積層構造が形成されるため、溝ＴＲ１に埋め込まれたゲート電極ＧＥは、絶縁膜ＧＩ（ゲート絶縁膜）を介してｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに隣接することになる。また、溝ＴＲ１内に埋め込まれた積層膜ＬＭ（すなわちゲート電極ＧＥ）は、ＭＩＳＦＥＴのゲート電極として機能するため、溝ＴＲ１に隣接する位置にｎ＋型半導体領域ＮＲを設ける必要がある。一方、溝ＴＲ２内に埋め込まれた積層膜ＬＭ２は、ＭＩＳＦＥＴのゲート電極として機能するわけではないので、溝ＴＲ２に隣接する位置にｎ＋型半導体領域ＮＲは設けない。このため、溝ＴＲ１は、平面視でｎ＋型半導体領域ＮＲに隣接しているが、溝ＴＲ２は、平面視でｎ＋型半導体領域ＮＲに隣接していない。ｐ型半導体領域ＰＲは、エピタキシャル層ＥＰにおいて、溝ＴＲ１に隣接する領域だけでなく、溝ＴＲ２に隣接する領域にも設けることができる。
【０１５４】
また、ここでは、ｐ型半導体領域ＰＲを先に形成してから、ｎ＋型半導体領域ＮＲを形成する場合について説明したが、他の形態として、ｎ＋型半導体領域ＮＲを先に形成してから、ｐ型半導体領域ＰＲを形成する（すなわちｎ＋型半導体領域ＮＲ形成用のイオン注入を先に行ってからｐ型半導体領域ＰＲ形成用のイオン注入を行う）こともできる。
【０１５５】
次に、図３７に示されるように、基板ＳＵＢの主面上に、溝ＴＲ（ＴＲ１，ＴＲ２）に埋め込まれた積層膜ＬＭ（ＧＥ，ＬＭ２）を覆うように、層間絶縁膜として絶縁膜ＩＬ２を形成する（図８のステップＳ８）。絶縁膜ＩＬ２は、例えば酸化シリコン膜からなる。例えば、ＮＳＧ（None-doped Silicate Glass）またはＢＰＳＧ（Boron Phosphorus Silicate Glass)により、絶縁膜ＩＬ２を形成することができる。
【０１５６】
次に、フォトレジストパターン（ＲＰ２）をエッチングマスクとして用いてエッチング（異方性エッチング）を行うことにより、図３８および図３９に示されるように、コンタクトホール（開口部、孔、貫通孔、接続孔）ＣＴ１，ＣＴ２を形成する（図８のステップＳ９）。
【０１５７】
なお、図３９は、図３８と同じ工程段階の半導体装置の要部平面図であり、上記図２と同じ平面領域が示されている。図３９は、平面図であるが、コンタクトホールＣＴ１，ＣＴ２形成領域を理解しやすくするために、図３９では、コンタクトホールＣＴ１，ＣＴ２が形成されている領域にハッチングを付してある。
【０１５８】
コンタクトホールＣＴ１は、ソース用のコンタクトホールであり、コンタクトホールＣＴ２は、ゲート引出用のコンタクトホールである。すなわち、コンタクトホールＣＴ１は、ソース用（ソース接続用）のプラグＰＧ１を埋め込むためのコンタクトホールであり、コンタクトホールＣＴ２は、ゲート引出用のプラグＰＧ２を埋め込むためのコンタクトホールである。
【０１５９】
コンタクトホールＣＴ１とコンタクトホールＣＴ２とは、同工程で形成される。つまり、ステップＳ９において、異方性エッチングにより、ソース用のコンタクトホールＣＴ１とゲート引出用のコンタクトホールＣＴ２とが、同時に（同工程で）形成される。
【０１６０】
コンタクトホールＣＴ１は、基板ＳＵＢ（エピタキシャル層ＥＰ）における溝ＴＲ１に隣接する領域に、溝ＴＲ１から離間して形成される。より特定的には、コンタクトホールＣＴ１は、溝ＴＲ１に隣接する（すなわち隣り合う溝ＴＲ１の間の）ｎ＋型半導体領域ＮＲに平面視で内包される位置に形成される。コンタクトホールＣＴ１は、平面視で、溝ＴＲと重なっていない。これは、後述のフォトレジストパターンＲＰ２の開口部ＯＰ１が、平面視でｎ＋型半導体領域ＮＲに内包されるように設けられることで、実現できる。なお、コンタクトホールＣＴ１は、平面視でｎ＋型半導体領域ＮＲに内包される位置に形成されるが、ｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲの厚み方向の途中に位置するように形成される。すなわち、ステップＳ９において、コンタクトホールＣＴ１は、絶縁膜ＩＬ２，ＧＩおよびｎ＋型半導体領域ＮＲを貫通し、ｐ型半導体領域ＰＲに到達するように形成される。
【０１６１】
また、コンタクトホールＣＴ２は、平面視で溝ＴＲ２に内包される位置に形成される。これは、後述のフォトレジストパターンＲＰ２の開口部ＯＰ２が、平面視で溝ＴＲ２に内包されるように設けられることで、実現できる。
【０１６２】
また、基板ＳＵＢにおいて、溝ＴＲ２は、上記トランジスタセル領域ＣＥ（上記図２参照）の外周を囲むように延在しているが、コンタクトホールＣＴ２は、溝ＴＲ２に沿って延在するように形成される。このため、コンタクトホールＣＴ２の寸法は、溝ＴＲ２の幅方向に沿った寸法よりも、溝ＴＲ２の延在向に沿った寸法の方が大きい。
【０１６３】
また、図３９のように溝ＴＲ２に対してコンタクトホールＣＴ２を１つ設けることができるが、図４０のように、溝ＴＲ２に対してコンタクトホールＣＴ２を複数設けることもできる。溝ＴＲ２に対してコンタクトホールＣＴ２を複数設ける場合は、図４０のように、複数のコンタクトホールＣＴ２は、溝ＴＲ２の延在方向に沿って一列に並び、コンタクトホールＣＴ２同士は、溝ＴＲ２の延在方向に所定距離だけ離間している。溝ＴＲ２に対して設けるコンタクトホールＣＴ２の数を増やすほど、溝ＴＲ２の延在方向に沿ったコンタクトホールＣＴ２の寸法が小さくなる。ここで、図４０は、図３８および図３９と同じ工程段階における変形例の半導体装置の要部平面図である。図４０は、平面図であるが、コンタクトホールＣＴ１，ＣＴ２形成領域を理解しやすくするために、図４０では、コンタクトホールＣＴ１，ＣＴ２が形成されている領域にハッチングを付してある。
【０１６４】
ステップＳ９は、図１２に示されるステップＳ９ａ，Ｓ９ｂ，Ｓ９ｃのサブステップを有している。以下に、ステップＳ９（Ｓ９ａ，Ｓ９ｂ，Ｓ９ｃ）の詳細について説明する。
【０１６５】
ステップＳ９においては、後述のステップＳ９ａのエッチングに先立ち、まず、図４１〜図４３に示されるように、絶縁膜ＩＬ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（レジストパターン、マスク層）ＲＰ２を形成する。このフォトレジストパターンＲＰ２は、コンタクトホールＣＴ１，ＣＴ２形成予定領域に開口部ＯＰ１，ＯＰ２を有している。フォトレジストパターンＲＰ２における開口部ＯＰ１は、コンタクトホールＣＴ１形成予定領域に形成され、フォトレジストパターンＲＰ２における開口部ＯＰ２は、コンタクトホールＣＴ２形成予定領域に形成されている。すなわち、開口部ＯＰ１は、コンタクトホールＣＴ１形成用の開口部であり、開口部ＯＰ２は、コンタクトホールＣＴ２形成用の開口部である。開口部ＯＰ１は、溝ＴＲ１に隣接する（すなわち隣り合う溝ＴＲ１の間の）ｎ＋型半導体領域ＮＲに平面視で内包される位置に形成されている。また、開口部ＯＰ２は、平面視で溝ＴＲ２に内包される位置に形成されている。
【０１６６】
フォトレジストパターンＲＰ２を形成した後、図４４〜図４６に示されるように、フォトレジストパターンＲＰ２をエッチングマスクとして用いて、絶縁膜ＩＬ２をエッチングする（図１２のステップＳ９ａ）。このステップＳ９ａでは、絶縁膜ＩＬ２をエッチングして絶縁膜ＩＬ２にコンタクトホールＣＴ１，ＣＴ２を形成し、コンタクトホールＣＴ１の底部でエピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲとなっている部分のエピタキシャル層ＥＰ）を露出させ、コンタクトホールＣＴ２の底部で、溝ＴＲ２に埋め込まれている積層膜ＬＭ２の導電膜ＣＤ２を露出させる。ステップＳ９ａでは、エッチングとして、ドライエッチングを用いることが好ましく、異方性のドライエッチングであれば、より好ましい。
【０１６７】
ステップＳ９ａでは、絶縁膜ＩＬ２，ＧＩの各エッチング速度が、導電膜ＣＤ２およびｎ＋型半導体領域ＮＲ（ｎ＋型半導体領域ＮＲになっている部分のエピタキシャル層ＥＰ）の各エッチング速度よりも大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。
【０１６８】
このステップＳ９ａでは、フォトレジストパターンＲＰ２の開口部ＯＰ１から露出する絶縁膜ＩＬ２およびその下部の絶縁膜ＧＩをエッチングにより除去し、かつ、フォトレジストパターンＲＰ２の開口部ＯＰ２から露出する絶縁膜ＩＬ２をエッチングにより除去する。これにより、フォトレジストパターンＲＰ２の開口部ＯＰ１に整合するように絶縁膜ＩＬ２，ＧＩにコンタクトホールＣＴ１が形成され、フォトレジストパターンＲＰ２の開口部ＯＰ２に整合するように絶縁膜ＩＬ２にコンタクトホールＣＴ２が形成される。
【０１６９】
上記ステップＳ８では、ｎ＋型半導体領域ＮＲ上に絶縁膜ＧＩが残存している状態で、絶縁膜ＩＬ２を形成することで、ｎ＋型半導体領域ＮＲ上では、絶縁膜ＧＩ上に絶縁膜ＩＬ２が形成される。そして、フォトレジストパターンＲＰ２の開口部ＯＰ１は、ｎ＋型半導体領域ＮＲに平面視で内包される位置に設けられている。このため、ステップＳ９ａでは、フォトレジストパターンＲＰ２の開口部ＯＰ１から露出する絶縁膜ＩＬ２およびその下部の絶縁膜ＧＩが除去され、コンタクトホールＣＴ１は絶縁膜ＩＬ２および絶縁膜ＧＩを貫通して、コンタクトホールＣＴ１の底部でｎ＋型半導体領域ＮＲが露出されることになる。
【０１７０】
また、ステップＳ８では、溝ＴＲ２に埋め込まれた積層膜ＬＭ２上に絶縁膜ＩＬ２が形成される。そして、フォトレジストパターンＲＰ２の開口部ＯＰ２は、溝ＴＲ２に平面視で内包される位置に設けられている。このため、ステップＳ９ａでは、フォトレジストパターンＲＰ２の開口部ＯＰ２から露出する絶縁膜ＩＬ２が除去され、コンタクトホールＣＴ２は絶縁膜ＩＬ２を貫通して、コンタクトホールＣＴ２の底部では、溝ＴＲ２に埋め込まれた積層膜ＬＭ２が露出されることになる。但し、ステップＳ９ａでは、コンタクトホールＣＴ２の底部から、溝ＴＲ２に埋め込まれた積層膜ＬＭ２のうちの導電膜ＣＤ２が露出されるが、溝ＴＲ２に埋め込まれた積層膜ＬＭ２のうちの導電膜ＣＤ１は露出されないようにする。つまり、コンタクトホールＣＴ２の底部から、溝ＴＲ２に埋め込まれた積層膜ＬＭ２のうちの導電膜ＣＤ２が露出されるが、溝ＴＲ２に埋め込まれた積層膜ＬＭ２のうちの導電膜ＣＤ１は露出されないように、コンタクトホールＣＴ２の位置および形状を設定する（従ってフォトレジストパターンＲＰ２における開口部ＯＰ２の位置および形状を設定する）。これは、フォトレジストパターンＲＰ２の開口部ＯＰ２が、溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面（ＵＰＳ２）で露出する部分の導電膜ＣＤ２に平面視で内包される位置となるように、フォトレジストパターンＲＰ２を形成しておくことで、実現できる。これにより、ステップＳ９ａでは、フォトレジストパターンＲＰ２の開口部ＯＰ２から露出する絶縁膜ＩＬ２が除去され、コンタクトホールＣＴ２の底部では、溝ＴＲ２に埋め込まれた積層膜ＬＭ２のうちの導電膜ＣＤ２が露出される（導電膜ＣＤ１は露出されない）ことになる。
【０１７１】
従って、ステップＳ９ａのエッチングにより、コンタクトホールＣＴ１の底部ではｎ＋型半導体領域ＮＲ（ｎ＋型半導体領域ＮＲになっている部分のエピタキシャル層ＥＰ）が露出され、コンタクトホールＣＴ２の底部では、溝ＴＲ２に埋め込まれている積層膜ＬＭ２における導電膜ＣＤ２が露出される。ステップＳ９ａでは、導電膜ＣＤ２およびｎ＋型半導体領域ＮＲのエッチング速度が絶縁膜ＩＬ２，ＧＩのエッチング速度よりも小さく（遅く）なるようなエッチング条件を用いることで、コンタクトホールＣＴ１の底部のｎ＋型半導体領域ＮＲとコンタクトホールＣＴ２の底部の導電膜ＣＤ２とが過剰にエッチングされるのを抑制または防止することができる。
【０１７２】
なお、上記ステップＳ８で、ｎ＋型半導体領域ＮＲ上に絶縁膜ＧＩが残存している状態で絶縁膜ＩＬ２を形成した場合には、コンタクトホールＣＴ１を形成するためには、絶縁膜ＩＬ２だけでなく絶縁膜ＧＩもエッチングすることになり、一方、コンタクトホールＣＴ２を形成するためには、絶縁膜ＩＬ２をエッチングするが、絶縁膜ＧＩをエッチングする必要はない。
【０１７３】
次に、図４７〜図４９に示されるように、ステップＳ９ａによりコンタクトホールＣＴ１，ＣＴ２の底部で露出したエピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）と導電膜ＣＤ２とをエッチングする（図１２のステップＳ９ｂ）。このステップＳ９ｂでは、コンタクトホールＣＴ１から露出するエピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）をエッチングし、かつ、コンタクトホールＣＴ２から露出する積層膜ＬＭ２の導電膜ＣＤ２をエッチングして、コンタクトホールＣＴ２から材料膜ＭＴを露出させる。ステップＳ９ｂでは、エッチングとして、ドライエッチングを用いることが好ましく、異方性のドライエッチングであれば、より好ましい。
【０１７４】
ステップＳ９ｂでは、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）と導電膜ＣＤ２との各エッチング速度が、材料膜ＭＴのエッチング速度よりも大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ９ｂでは、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）と導電膜ＣＤ２との各エッチング速度よりも、材料膜ＭＴのエッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。つまり、ステップＳ９ｂでは、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）および導電膜ＣＤ２に比べて、材料膜ＭＴがエッチングされにくいような条件（エッチング条件）で、エッチングを行う。
【０１７５】
例えば、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲを含む）が単結晶シリコンからなり、導電膜ＣＤ２がポリシリコンからなり、材料膜ＭＴが酸化シリコンからなる場合は、単結晶シリコンおよびポリシリコンのエッチング速度が、酸化シリコンのエッチング速度よりも大きく（速く）なるような条件（エッチング条件）で、ステップＳ９ｂのエッチングを行う。つまり、この場合、シリコン（単結晶シリコンおよびポリシリコン）と酸化シリコンとのエッチング選択比が大きくなるような条件（エッチング条件）で、ステップＳ９ｂのエッチングを行うことが好ましい。これにより、ゲート引出用のコンタクトホールＣＴ２を形成する際に、エッチングストッパ（エッチングマスク）の役目をする酸化シリコン膜（材料膜ＭＴ）の効果を増大させることができる。なお、エッチング条件には、使用するエッチングガスの種類や流量の選択なども含まれ得る。
【０１７６】
このステップＳ９ｂでは、コンタクトホールＣＴ１の底部で露出しているエピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）をエッチングすることで、コンタクトホールＣＴ１がｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲの厚み方向の途中に位置するようにする。すなわち、ステップＳ９ｂでは、コンタクトホールＣＴ１がｎ＋型半導体領域ＮＲを貫通して、コンタクトホールＣＴ１の底部がｐ型半導体領域ＰＲの厚み方向（深さ方向）の途中に位置するようになるまで、エッチングを継続する。
【０１７７】
また、ステップＳ９ｂでは、コンタクトホールＣＴ２の底部で露出している導電膜ＣＤ２もエッチングされることで、コンタクトホールＣＴ２の底部で材料膜ＭＴが露出されるが、この材料膜ＭＴがエッチングストッパとして機能する。つまり、ステップＳ９ｂでは、導電膜ＣＤ２に比べて材料膜ＭＴがエッチングされにくい条件（エッチング条件）でエッチングを行うため、材料膜ＭＴがエッチングストッパ膜として機能することができる。ステップＳ９ｂのエッチングを行うと、コンタクトホールＣＴ２から材料膜ＭＴが露出されるが、この材料膜ＭＴがエッチングストッパ膜として機能することで、導電膜ＣＤ１は露出されない。
【０１７８】
ステップＳ９ａ，Ｓ９ｂを行うと、コンタクトホールＣＴ１に比べてコンタクトホールＣＴ２の方が、エッチングが先行しやすい。すなわち、本実施の形態とは異なり、もし積層膜ＬＭ２中に材料膜ＭＴが無い場合は、ステップＳ９ｂを終了した段階で、コンタクトホールＣＴ１の底部よりも、コンタクトホールＣＴ２の底部の方が深くなる。これは、以下の理由によるものである。
【０１７９】
まず、コンタクトホールＣＴ１形成時には絶縁膜ＧＩをエッチングするのに対して、コンタクトホールＣＴ２形成時には絶縁膜ＧＩをエッチングしていないため、絶縁膜ＧＩのエッチングの有無の分、ステップＳ９ａでは、コンタクトホールＣＴ１の底部のｎ＋型半導体領域ＮＲに比べて、コンタクトホールＣＴ２の底部の導電膜ＣＤ２の方が、オーバーエッチング量が多くなりやすい。また、上述したように、ステップＳ９を行う前の段階で、溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面の高さ位置は、ｎ＋型半導体領域ＮＲとなっている部分のエピタキシャル層ＥＰの上面の高さ位置よりも、低い位置にある。また、ポリシリコン膜（導電膜ＣＤ２）は、単結晶シリコン層（ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ）に比べて、エッチング速度が大きく（速く）なりやすいため、単結晶シリコン層とポリシリコン膜とを同じエッチング時間だけエッチングすると、単結晶シリコン層に比べて、ポリシリコン膜の方が、深い位置までエッチングされることになる。このため、ステップＳ９ａ，Ｓ９ｂを行うと、コンタクトホールＣＴ１に比べてコンタクトホールＣＴ２の方が、エッチングが先行しやすい。
【０１８０】
しかしながら、本実施の形態では、ステップＳ９ｂにおいて、コンタクトホールＣＴ２から露出する導電膜ＣＤ２がエッチングされてコンタクトホールＣＴ２から材料膜ＭＴが露出されると、この材料膜ＭＴがエッチングストッパとして機能することができるため、ステップＳ９ｂでコンタクトホールＣＴ２から導電膜ＣＤ１が露出されるのを防止できる。また、ステップＳ９ｂにおいて、導電膜ＣＤ２に続いて材料膜ＭＴがエッチングされることで、たとえコンタクトホールＣＴ２から導電膜ＣＤ１が露出されたとしても、材料膜ＭＴのエッチングに時間を要した分、導電膜ＣＤ１が過剰にエッチングされるのを防止することができる。
【０１８１】
次に、図５０〜図５２に示されるように、ステップＳ９ｂによりコンタクトホールＣＴ２から露出した材料膜ＭＴを、エッチングにより除去する（図１２のステップＳ９ｃ）。このステップＳ９ｃでは、コンタクトホールＣＴ２から露出する材料膜ＭＴをエッチングして、コンタクトホールＣＴ２から導電膜ＣＤ１を露出させる。
【０１８２】
ステップＳ９ｃのエッチングは、材料膜ＭＴのエッチング速度が、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）と導電膜ＣＤ１との各エッチング速度よりも大きく（速く）なるような条件（エッチング条件）で、エッチングを行う。換言すれば、ステップＳ９ｃのエッチングは、材料膜ＭＴのエッチング速度よりも、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）と導電膜ＣＤ１との各エッチング速度が小さく（遅く）なるような条件（エッチング条件）で、エッチングを行う。つまり、ステップＳ９ｃでは、材料膜ＭＴに比べて、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲやｐ型半導体領域ＰＲになっているエピタキシャル層ＥＰ）および導電膜ＣＤ１がエッチングされにくいような条件（エッチング条件）で、エッチングを行う。
【０１８３】
例えば、エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲを含む）が単結晶シリコンからなり、導電膜ＣＤ１がポリシリコンからなり、材料膜ＭＴが酸化シリコンからなる場合は、単結晶シリコンおよびポリシリコンのエッチング速度よりも、酸化シリコンのエッチング速度が大きく（速く）なるような条件（エッチング条件）で、ステップＳ９ｃのエッチングを行う。つまり、この場合、酸化シリコンとシリコン（単結晶シリコンおよびポリシリコン）とのエッチング選択比が大きくなるような条件（エッチング条件）で、ステップＳ９ｃのエッチングを行うことが好ましい。これにより、コンタクトホールＣＴ２から露出した材料膜ＭＴをステップＳ９ｃで除去できるとともに、材料膜ＭＴを除去したことでコンタクトホールＣＴ２から露出する導電膜ＣＤ１や、コンタクトホールＣＴ１から露出しているｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲが、エッチングされるのを抑制または防止することができる。
【０１８４】
ステップＳ９ｃのエッチングは、ウェットエッチングが好ましい。エピタキシャル層ＥＰ（ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲを含む）が単結晶シリコンからなり、導電膜ＣＤ１がポリシリコンからなり、材料膜ＭＴが酸化シリコンからなる場合は、ステップＳ９ｃのエッチングとして、フッ酸の水溶液を用いたウェットエッチングを好適に用いることができる。
【０１８５】
なお、材料膜ＭＴとしては、導電膜ＣＤ１，ＣＤ２に対するエッチング選択比を確保できる材料を用いることが好ましく、酸化シリコン膜または窒化シリコン膜は好適であり、特に好ましいのは酸化シリコン膜である。
【０１８６】
また、ステップＳ９ｃのエッチングは、後述のステップＳ１０におけるバリア導体膜ＢＲの成膜工程の前処理用のウェットエッチング（ウェット洗浄）として行うこともできる。この場合、コンタクトホールＣＴ１，ＣＴ２から露出するシリコン領域（ｎ＋型半導体領域ＮＲ、ｐ型半導体領域ＰＲ、導電膜ＣＤ２）に自然酸化膜が形成されてしまった場合は、その自然酸化膜もステップＳ９ｃで材料膜ＭＴと同時に除去することができ、自然酸化膜を除去した清浄なシリコン面上にバリア導体膜ＢＲを成膜することができる。また、この場合、製造工程数を抑制することができる。ステップＳ９ｃは、ステップＳ９ａ，９ｂを行った後で、かつ後述のステップＳ１０（特にバリア導体膜ＢＲ成膜工程）を行う前に行えばよい。
【０１８７】
コンタクトホールＣＴ２から露出した材料膜ＭＴをステップＳ９ｃで除去したことで、コンタクトホールＣＴ２から導電膜ＣＤ１が露出される。このステップＳ９ｃでは、材料膜ＭＴに比べて導電膜ＣＤ１がエッチングされにくいエッチング条件（材料膜ＭＴが酸化シリコン膜で導電膜ＣＤ１がポリシリコン膜の場合はフッ酸水溶液によるウェットエッチング）でエッチングを行うため、コンタクトホールＣＴ２から導電膜ＣＤ１が露出しても、この導電膜ＣＤ１がエッチングされるのを抑制または防止することができる。このため、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩは導電膜ＣＤ１で覆われた状態が維持され、コンタクトホールＣＴ２から溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩは露出されない。コンタクトホールＣＴ２から溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが露出されないため、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩは、コンタクトホールＣＴ２形成のためのエッチングでダメージを受けることがない。
【０１８８】
また、ステップＳ９ｃでは、材料膜ＭＴに比べて導電膜ＣＤ１がエッチングされにくいエッチング条件でエッチングを行うが、より好ましくは、材料膜ＭＴに比べて導電膜ＣＤ１，ＣＤ２がエッチングされにくいエッチング条件でエッチングを行う。これにより、ステップＳ９ｃにおいて、導電膜ＣＤ１がエッチングされるのを抑制または防止できるのに加えて、導電膜ＣＤ２がエッチングされるのも抑制または防止できる。
【０１８９】
フォトレジストパターンＲＰ２は、ステップＳ９ｃのエッチング工程の後でかつ後述のステップＳ１０の前に（すなわちバリア導体膜ＢＲの成膜工程の前に）除去するか、あるいは、ステップＳ９ｂのエッチング工程の後でかつステップＳ９ｃのエッチング工程前に除去する。ステップＳ９ｃをウェットエッチングで行う場合は、ステップＳ９ｂの後でかつステップＳ９ｃの前に、フォトレジストパターンＲＰ２を除去することが好ましい。
【０１９０】
また、ステップＳ９ｃのエッチングを、バリア導体膜ＢＲの成膜工程の前処理用のウェットエッチング（ウェット洗浄）として行う場合は、ステップＳ９ｂの後でフォトレジストパターンＲＰ２を除去し、その後、バリア導体膜ＢＲの成膜工程の前処理用のウェットエッチングを兼ねたステップＳ９ｃを行ってから、バリア導体膜ＢＲの成膜工程を行うことが好ましい。
【０１９１】
このようにして、コンタクトホールＣＴ１，ＣＴ２が形成される。
【０１９２】
本実施の形態では、ステップＳ９ｂでは、材料膜ＭＴをエッチングストッパ膜として機能させてコンタクトホールＣＴ２から導電膜ＣＤ１が露出する前に（すなわちコンタクトホールＣＴ２から材料膜ＭＴが露出するが導電膜ＣＤ１は露出しない段階で）ステップＳ９ｂのエッチングを終了する場合について説明した。材料膜ＭＴの膜厚（ステップＳ４ｂでの材料膜ＭＴの形成膜厚）は、エッチングストッパ膜（エッチングマスク）としての役目に適した膜厚に設定される。ステップＳ９ｂでコンタクトホールＣＴ２において材料膜ＭＴを残す（導電膜ＣＤ１を露出させない）場合は、上記ステップＳ４で積層膜ＬＭを形成したときの材料膜ＭＴの膜厚を、ステップＳ９ｂにおけるコンタクトホールＣＴ２での材料膜ＭＴのエッチング量（エッチング厚み）よりも厚くしておけばよい。ステップＳ９ｂでコンタクトホールＣＴ２において材料膜ＭＴが残る（すなわち導電膜ＣＤ１が露出しない）ように材料膜ＭＴの膜厚（ステップＳ４ｂでの材料膜ＭＴの形成膜厚）を厚めに設定した場合は、ステップＳ９ｂでコンタクトホールＣＴ２から露出した材料膜ＭＴは、ステップＳ９ｃのエッチングにより除去する必要がある。このステップＳ９ｃの材料膜ＭＴの除去工程を、後で行うステップＳ１０におけるバリア導体膜ＢＲの形成工程（具体的にはスパッタリングによるバリア導体膜ＢＲの成膜工程）の前処理としてのウェットエッチングと同工程として行い、このウェットエッチングで自然酸化膜の除去と同時に材料膜ＭＴも除去すれば、製造工程数を抑制できるため、より好ましい。
【０１９３】
他の形態として、ステップＳ９ｂのエッチングで、コンタクトホールＣＴ２において導電膜ＣＤ２に続いて材料膜ＭＴもエッチング（ドライエッチング）して、コンタクトホールＣＴ２から導電膜ＣＤ１を露出させることも可能である。この場合、上記ステップＳ４で積層膜ＬＭを形成したときの材料膜ＭＴの膜厚を、ステップＳ９ｂにおけるコンタクトホールＣＴ２での材料膜ＭＴのエッチング量（エッチング厚み）以下にしておくことになる。この場合、ステップＳ９ｂにおいては、コンタクトホールＣＴ２から露出する導電膜ＣＤ２をエッチングして除去するだけでなく、導電膜ＣＤ２を除去することで露出した材料膜ＭＴもエッチングして除去し、コンタクトホールＣＴ２から導電膜ＣＤ１が露出した段階（状態）で、ステップＳ９ｂのエッチングが終了することになる。つまり、ステップＳ９ｂでコンタクトホールＣＴ２において材料膜ＭＴが若干オーバーエッチングされて導電膜ＣＤ１が露出するように、材料膜ＭＴの膜厚（ステップＳ４ｂでの材料膜ＭＴの形成膜厚）を予め薄めに設定しておき、ステップＳ９ｂのエッチング（エッチバック）でコンタクトホールＣＴ２から露出した材料膜ＭＴが完全に除去される（すなわち導電膜ＣＤ１が露出する）ようにする。この場合も、ステップＳ９ｂのエッチングは、導電膜ＣＤ１，ＣＤ２に比べて材料膜ＭＴがエッチングされにくいエッチング条件で行われる。このため、ステップＳ９ｂで、コンタクトホールＣＴ２から導電膜ＣＤ１を露出させた場合でも、材料膜ＭＴのエッチングに時間を要する分、材料膜ＭＴを設けていない場合（すなわち積層膜ＬＭが材料膜ＭＴを有していなかった場合）に比べて、コンタクトホールＣＴ２から露出される導電膜ＣＤ１のエッチング量（エッチング厚み）を抑制することができる。従って、ステップＳ９ｂで、コンタクトホールＣＴ２から導電膜ＣＤ１を露出させた場合でも、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩは、導電膜ＣＤ１で覆われた状態が維持され、コンタクトホールＣＴ２から溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが露出されないようにすることができる。コンタクトホールＣＴ２から溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが露出されないため、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが、コンタクトホールＣＴ２形成のためのエッチングでダメージを受けないようにすることができる。
【０１９４】
ステップＳ９ｂで、コンタクトホールＣＴ２から導電膜ＣＤ１を露出させた場合は、ステップＳ９ｃの材料膜ＭＴの除去工程を行わなくともよく、製造工程数の低減に有利である。すなわち、ステップＳ９ｂで、コンタクトホールＣＴ２において材料膜ＭＴを除去して導電膜ＣＤ１を露出させた場合は、ステップＳ９ｂの後、ステップＳ９ｃの材料膜ＭＴの除去工程を行うことなく、そのまま次工程（後述のステップＳ１０におけるバリア導体膜ＢＲ形成工程）に進むことができる。
【０１９５】
なお、上記他の形態として説明した、ステップＳ９ｂのエッチングでコンタクトホールＣＴ２において導電膜ＣＤ２に続いて材料膜ＭＴもエッチングして導電膜ＣＤ１を露出させる場合は、ステップＳ９ｂとステップＳ９ｃとを連続した（一貫した）ドライエッチング工程として行う場合に対応している。
【０１９６】
一方、ステップＳ９ｂでコンタクトホールＣＴ２から材料膜ＭＴを露出させるが導電膜ＣＤ１を露出させない場合は、ステップＳ９ｃでコンタクトホールＣＴ２から露出する材料膜ＭＴを除去する必要があるが、このステップＳ９ｃは材料膜ＭＴよりも導電膜ＣＤ１がエッチングされにくいエッチング条件を採用することができる。このため、ステップＳ９を終了した段階で、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが導電膜ＣＤ１でより確実に覆われるようになり、コンタクトホールＣＴ２から溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが露出されるのを、より確実に防止することができる。従って、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが、コンタクトホールＣＴ２形成のためのエッチングでダメージを受けるのを、より確実に防止することができる。
【０１９７】
また、ステップＳ９ｃのエッチング工程の後でかつ後述のステップＳ１０の前か、あるいは、ステップＳ９ｂのエッチング工程の後でかつ後述のステップＳ１０の前に、コンタクトホールＣＴ１の底部のｐ型半導体領域ＰＲに、ｐ型不純物をイオン注入することもできる。これにより、後で形成するプラグＰＧ１とｐ型半導体領域ＰＲとのコンタクト抵抗を低減することができる。
【０１９８】
ステップＳ９でコンタクトホールＣＴ１，ＣＴ２を形成した後、コンタクトホールＣＴ１，ＣＴ２内に、導電体部（接続用導体部）として、導電性のプラグＰＧを形成する（図８のステップＳ１０）。ステップＳ１０において、プラグＰＧは、次のようにして形成することができる。
【０１９９】
すなわち、まず、図５３に示されるように、コンタクトホールＣＴ１，ＣＴ２の内面（底面および側面）を含む絶縁膜ＩＬ２上に、バリア導体膜（バリアメタル膜）ＢＲを形成（成膜）する。バリア導体膜ＢＲは、スパッタリング法などにより形成することができ、例えば、チタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜、あるいはそれらの積層膜からなる。それから、このバリア導体膜ＢＲ上に主導体膜ＭＣ１をコンタクトホールＣＴ１，ＣＴ２を埋めるように形成する。主導体膜ＭＣ１は、タングステン膜などからなり、ＣＶＤ法などを用いて形成することができる。バリア導体膜ＢＲおよび主導体膜ＭＣ１を形成することで、コンタクトホールＣＴ１，ＣＴ２は、バリア導体膜ＢＲおよび主導体膜ＭＣ１により充填された状態となる。バリア導体膜ＢＲおよび主導体膜ＭＣ１を形成した後、図５４に示されるように、絶縁膜ＩＬ２上の不要な主導体膜ＭＣ１をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、コンタクトホールＣＴ１，ＣＴ２内に残存する（埋め込まれた）バリア導体膜ＢＲおよび主導体膜ＭＣ１からなる。
【０２００】
なお、図５４では、主導体膜ＭＣ１のＣＭＰ処理またはエッチバック処理する際に、絶縁膜ＩＬ２の上面上にバリア導体膜ＢＲを残存させる場合について図示してある。この場合、コンタクトホールＣＴ１，ＣＴ２の外部の主導体膜ＭＣ１をＣＭＰ処理またはエッチバック処理する際に、絶縁膜ＩＬ２の上面上のバリア導体膜ＢＲを、ＣＭＰ処理またはエッチバック処理のストッパ膜として機能させることができる。他の形態として、コンタクトホールＣＴ１，ＣＴ２の外部の主導体膜ＭＣ１をＣＭＰ処理またはエッチバック処理する際に、コンタクトホールＣＴ１，ＣＴ２の外部のバリア導体膜ＢＲも除去して絶縁膜ＩＬ２の上面を露出させることも可能である。
【０２０１】
プラグＰＧのうち、コンタクトホールＣＴ１に埋め込まれたプラグＰＧを、符号ＰＧ１を付してプラグＰＧ１と称し、コンタクトホールＣＴ２に埋め込まれたプラグＰＧを、符号ＰＧ２を付してプラグＰＧ２と称することとする。コンタクトホールＣＴ１に埋め込まれたプラグＰＧ１は、ソース用のプラグ（ソースプラグ）ＰＧ１であり、コンタクトホールＣＴ２に埋め込まれたプラグＰＧ２は、ゲート引出用のプラグ（ゲートプラグ、ゲート用プラグ）ＰＧ２である。コンタクトホールＣＴ１に埋め込まれたプラグＰＧ１は、ｎ＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲに接して電気的に接続されている。コンタクトホールＣＴ２に埋め込まれたプラグＰＧ２は、溝ＴＲ２内の導電膜ＣＤ１に接して電気的に接続されている。このため、プラグＰＧ２は、導電膜ＣＤ１を介してゲート電極ＧＥに電気的に接続されている。
【０２０２】
また、上述のように、溝ＴＲ２の側面（側壁）がテーパ（傾斜）を有している場合には、溝ＴＲ２内の部分のコンタクトホールＣＴ２にもテーパ（傾斜）を設けることができるため、コンタクトホールＣＴ２に対する主導体膜ＭＣ１の埋め込み性を向上させることができる。
【０２０３】
次に、配線Ｍ１を形成する（図９のステップＳ１１）。ステップＳ１１において、配線Ｍ１は、次のようにして形成することができる。
【０２０４】
すなわち、まず、図５５に示されるように、基板ＳＵＢの主面上に、すなわちプラグＰＧが埋め込まれた絶縁膜ＩＬ２上（絶縁膜ＩＬ２上にバリア導体膜ＢＲを残存させている場合はバリア導体膜ＢＲ上）に、配線用の導電体膜ＭＣ２を形成する。導電体膜ＭＣ２は、例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜であり、スパッタリング法などにより形成することができる。それから、図５６および図５７に示されるように、導電体膜ＭＣ２をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、配線Ｍ１を形成する。配線Ｍ１は、パターニングされた主導体膜ＭＣ１からなる。絶縁膜ＩＬ２上にバリア導体膜ＢＲを残存させた状態で導電体膜ＭＣ２を形成していた場合は、導電体膜ＭＣ２とその下のバリア導体膜ＢＲとの積層膜がパターニングされるため、配線Ｍ１は、パターニングされた、主導体膜ＭＣ１とその下のバリア導体膜ＢＲとの積層膜からなる。
【０２０５】
配線Ｍ１のうちのソース用配線Ｍ１Ｓは、プラグＰＧ１を介して、ｎ＋型半導体領域ＮＲおよびｐ＋型半導体領域ＰＲと電気的に接続される。また、配線Ｍ１のうちのゲート用配線Ｍ１Ｇは、プラグＰＧ２を介して、溝ＴＲ２内の導電膜ＣＤ１に電気的に接続される。
【０２０６】
溝ＴＲ１と溝ＴＲ２とは繋がっているため、溝ＴＲ１内の導電膜ＣＤ１と溝ＴＲ２内の導電膜ＣＤ１とは、一体的に形成されて繋がっている。すなわち、導電膜ＣＤ１は、溝ＴＲ１から溝ＴＲ２にかけて連続的に延在した状態となっている。このため、溝ＴＲ２で導電膜ＣＤ１にプラグＰＧ２が接触して接続されることで、溝ＴＲ１に埋め込まれたゲート電極ＧＥを構成する導電膜ＣＤ１（すなわち溝ＴＲ１内の導電膜ＣＤ１）は、溝ＴＲ１から溝ＴＲ２にかけて延在する導電膜ＣＤ１を通じてプラグＰＧ２に電気的に接続されることになる。これにより、ゲート電極ＧＥをプラグＰＧ２を通じて、ゲート用配線Ｍ１Ｇに引き出すことができる。
【０２０７】
また、図５７からも分かるように、導電膜ＣＤ２と導電膜ＣＤ１とは、プラグＰＧ２を介して電気的に接続される。これは、溝ＴＲ２と溝ＴＲ１との連結部を通りかつ溝ＴＲ１の延在方向に沿った断面（図５７の断面に対応）で見ると、コンタクトホールＣＴ２の側面で導電膜ＣＤ２の一部が露出してプラグＰＧ２と接するためである。つまり、導電膜ＣＤ２と導電膜ＣＤ１とは、間に材料膜ＭＴが介在しているため、直接的には接していないが、プラグＰＧ２は導電膜ＣＤ２と導電膜ＣＤ１との両方に接しているので、導電膜ＣＤ２と導電膜ＣＤ１とは、プラグＰＧ２を介して電気的に接続されることになる。このため、ゲート電極ＧＥを構成する導電膜ＣＤ１と導電膜ＣＤ２も、互いに電気的に接続された状態になる。
【０２０８】
このため、ゲート電極ＧＥを構成する導電膜ＣＤ１が溝ＴＲ１から溝ＴＲ２に連続的に延在して溝ＴＲ２でプラグＰＧ２に電気的に接続されるとともに、ゲート電極ＧＥを構成する導電膜ＣＤ２も、溝ＴＲ１から溝ＴＲ２に連続的に延在して溝ＴＲ２でプラグＰＧ２に電気的に接続されることになる。従って、ゲート電極ＧＥ（を構成する導電膜ＣＤ１，ＣＤ２）を、プラグＰＧ２で溝ＴＲ２の上方に引き出して、ゲート用配線Ｍ１Ｇに接続することができる。
【０２０９】
導電膜ＣＤ２が導電膜ＣＤ１と電気的に接続されていない場合であっても、ゲート電極ＧＥを構成する導電膜ＣＤ１がトレンチゲート型ＭＩＳＦＥＴのゲート電極として機能できるが、導電膜ＣＤ２が導電膜ＣＤ１と電気的に接続されていれば、ゲート電極ＧＥを構成する導電膜ＣＤ１と導電膜ＣＤ２とが電気的に接続された状態となり、ゲート電極ＧＥの抵抗を低減できるため、より好ましい。
【０２１０】
また、ここでは、プラグＰＧと配線Ｍ１とを別々に形成する場合について説明した。他の形態として、プラグＰＧと配線Ｍ１とを一体的に形成することもできる。この場合、図５８に示されるように、バリア導体膜ＢＲの形成後、基板ＳＵＢの主面上に（すなわちバリア導体膜ＢＲ上に）、コンタクトホールＣＴ１，ＣＴ２を埋めるように、導電体膜（例えばアルミニウム膜またはアルミニウム合金膜を主体とする金属膜）ＭＣ３を形成する。それから、図５９に示されるように、導電体膜ＭＣ３とその下のバリア導体膜ＢＲとをフォトリソグラフィ技術およびエッチング技術を用いてパターン化することにより、プラグＰＧと一体化された配線Ｍ１を形成する。この場合は、プラグＰＧが配線Ｍ１の一部で形成された状態（すなわちプラグＰＧが配線Ｍ１と一体的に形成された状態）となる。つまり、ソース用のプラグＰＧ１がソース用配線Ｍ１Ｓと一体的に形成され、かつ、ゲート引出用のプラグＰＧ２がゲート用配線Ｍ１Ｇと一体的に形成された状態となる。なお、プラグＰＧと配線Ｍ１とを一体的に形成する場合、基板ＳＵＢの主面上に（すなわちバリア導体膜ＢＲ上に）コンタクトホールＣＴ１，ＣＴ２を埋めるように、アルミニウム膜またはアルミニウム合金膜を主体とする導電体膜（ＭＣ３）を形成する際には、高温・リフロースパッタ法などを好適に用いることができる。
【０２１１】
次に、図６０に示されるように、基板ＳＵＢの主面上に、すなわち絶縁膜ＩＬ２上に、配線Ｍ１を覆うように、絶縁膜ＩＬ３を形成する。絶縁膜ＩＬ３は、例えば、窒化シリコン膜、あるいはポリイミド系の樹脂膜などからなり、表面保護のために形成する（図９のステップＳ１２）。
【０２１２】
次に、フォトリソグラフィ技術およびエッチング技術を用いて絶縁膜ＩＬ３をパターニングし、配線Ｍ１の一部が露出するような開口部ＯＰ３を絶縁膜ＩＬ３に形成することで、ボンディングパッド（パッド電極）を形成する（図９のステップＳ１３）。
【０２１３】
絶縁膜ＩＬ３の開口部ＯＰ３（図６０および上記図１の両方で図示されている）から露出するソース用配線Ｍ１Ｓが、ソース用のボンディングパッドとなり、絶縁膜ＩＬ３の開口部ＯＰ３（図６０では図示していないが、上記図１では図示されている）から露出するゲート用配線Ｍ１Ｇが、ゲート用のボンディングパッドとなる。
【０２１４】
また、開口部ＯＰ３から露出する配線Ｍ１の表面（すなわちボンディングパッドの表面）上には、メッキ法などで更に金属層（図示せず）を形成する場合もある。この金属層は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。この金属層を形成したことにより、下地のアルミニウム（配線Ｍ１）の表面の酸化を抑制または防止することができる。
【０２１５】
次に、基板ＳＵＢの裏面（エピタキシャル層ＥＰを形成した側とは逆側の基板ＳＵＢの主面、すなわちエピタキシャル層ＥＰを形成した側とは逆側の基板本体ＳＢの裏面）を研削または研磨して、基板ＳＵＢの厚みを薄くする。その後、図６１に示されるように、基板ＳＵＢの裏面（基板本体ＳＢの裏面）全体に金属層を蒸着法などによって被着することにより、裏面電極（裏面ドレイン電極）ＢＥを形成する（図９のステップＳ１４）。
【０２１６】
裏面電極ＢＥは、トレンチゲート型のＭＩＳＦＥＴのドレインに電気的に接続されており、ドレイン電極（ドレイン用裏面電極）として機能することができる。基板本体ＳＢおよびエピタキシャル層ＥＰは、トレンチ型ゲート構造を有する縦型のＭＩＳＦＥＴのドレイン領域としての機能を有している。裏面電極ＢＥは、例えば、基板ＳＵＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層の積層膜により形成することができる。
【０２１７】
このようにして、本実施の形態の半導体装置が製造される。その後、基板ＳＵＢをダイシングなどによって分割（分離、切断）することにより、基板ＳＵＢから個々の半導体チップ（半導体装置）が取得される。
【０２１８】
＜検討例について＞
基板にトレンチゲート型のＭＩＳＦＥＴを形成する場合、基板に形成した溝にゲート電極を埋め込むが、この埋め込み型のゲート電極を基板上に引き出して配線に接続する必要がある。この手法の一つを、図６２を参照して説明する。図６２は、溝に埋め込まれたゲート電極を基板上に引き出して配線に接続する手法を説明するための断面図である。
【０２１９】
図６２に示されるように、基板（半導体基板）ＳＵＢ１０１に溝ＴＲ１０１が設けられ、この溝ＴＲ１０１に埋め込まれたゲート電極と一体的に形成されているゲート引出用の導電膜部ＧＥ１０１を溝ＴＲ１０１の外部の基板ＳＵＢ１０１上にも延在させる。なお、ゲート電極はゲート絶縁膜用の絶縁膜ＧＩ１０１を介して溝ＴＲ１０１に埋め込まれており、ゲート引出用の導電膜部ＧＥ１０１と基板ＳＵＢ１０１との間にも、この絶縁膜ＧＩ１０１が介在している。また、図６２では、簡略化のために、基板ＳＵＢ１０１に形成されている半導体領域の図示を省略している。基板ＳＵＢ１０１上には、ゲート電極およびゲート引出用の導電膜部ＧＥ１０１を覆うように絶縁膜ＩＬ１０２が形成されており、この絶縁膜ＩＬ１０２において、ゲート引出用の導電膜部ＧＥ１０１上にコンタクトホールＣＴ１０２を形成してプラグＰＧ１０２を埋め込む。このプラグＰＧ１０２を介して、配線とゲート引出用の導電膜部ＧＥ１０１とを接続する。これにより、ゲート電極を引き出して配線に接続することができる。
【０２２０】
しかしながら、図６２の手法では、ゲート引出用の導電膜部ＧＥ１０１が、溝ＴＲ１０１の上部の開口端部を乗り越えるように延在することになるが、ゲート電極およびゲート引出用の導電膜部ＧＥ１０１と基板ＳＵＢ１０１（溝ＴＲ１０１の内面を含む）との間に形成されているゲート絶縁膜用の絶縁膜ＧＩ１０１が、溝ＴＲ１０１の上角部（開口端部）ＲＧ１０１で局所的に薄くなってしまう。このため、絶縁膜ＧＩ１０１が局所的に薄くなっている箇所（上角部ＲＧ１０１）で、ゲート電極およびゲート引出用の導電膜部ＧＥ１０１と基板ＳＵＢ１０１との間の耐圧（ゲート耐圧）が低下してしまう。これは、ゲートリーク電流の増加の要因となる。また、ゲート引出用の導電膜部ＧＥ１０１が基板ＳＵＢ１０１上に延在している分、半導体装置の平面寸法の増大につながるため、半導体装置の小型化（小面積化）に不利となる。
【０２２１】
そこで、溝に埋め込まれたゲート電極を基板上に引き出して配線に接続する手法の他の一つとして、溝から直上に引き出す手法がある。本発明者は、この手法について検討しており、本実施の形態および以下の検討例（図６３〜図６９）は、この手法に属している。
【０２２２】
ゲート引出用の導電膜部を基板上に延在させる図６２の手法に比べて、溝に埋め込まれたゲート電極を溝の直上に引き出す手法（本実施の形態および以下の検討例）は、ゲート絶縁膜用の絶縁膜が局所的に薄くなりやすい溝の上角部（溝の開口端部）を経由せずにゲート電極を引き出せるため、溝の上角部でのゲート耐圧の低下が生じず、ゲートリーク電流を低減できるという利点がある。また、ゲート引出用の導電膜部を基板上に延在させなくて済む分、半導体装置の平面寸法を縮小できるため、半導体装置の小型化（小面積化）を図ることができる。また、同じチップ面積であれば、能動領域面積（トレンチゲート型ＭＩＳＦＥＴのセルを配置した領域の面積）を増加させることができる。
【０２２３】
しかしながら、本発明者が検討したところ、溝に埋め込まれたゲート電極を溝の直上に引き出す手法においても、半導体装置の信頼性を確保するには、種々の工夫をする必要があることが分かった。これについて、本発明者が検討した検討例を参照して説明する。
【０２２４】
図６３〜図６９は、本発明者が検討した検討例の半導体装置の製造工程中の要部断面図である。図６３〜図６９のうち、図６３〜図６７は、上記図５に相当する断面が示され、図６８および図６９は、上記図６に相当する断面が示されている。図６３〜図６９の検討例では、上記積層膜ＬＭの代わりに、単層のポリシリコン膜（ドープトポリシリコン膜）ＣＤ２０１を用いている。
【０２２５】
検討例の半導体装置の製造工程では、上記図１９に相当する図６３の構造を得た後、図６４に示されるように、基板ＳＵＢ２０１の主面（主面全面）上に、溝ＴＲ２０１，ＴＲ２０２内を埋めるように、単層のポリシリコン膜（ドープトポリシリコン膜）ＣＤ２０１を形成する。なお、基板ＳＵＢ２０１は上記基板ＳＵＢに相当するものであり、基板本体ＳＢ２０１は上記基板本体ＳＢに相当するものであり、エピタキシャル層ＥＰ２０１は上記エピタキシャル層ＥＰに相当するものであり、溝ＴＲ２０１は上記溝ＴＲ１に相当するものであり，溝ＴＲ２０２は上記溝ＴＲ２に相当するものであり、絶縁膜ＧＩ２０１は上記絶縁膜ＧＩに相当するものである。
【０２２６】
それから、図６５に示されるように、ポリシリコン膜ＣＤ２０１を異方性エッチング（エッチバック）することで、溝ＴＲ２０１，ＴＲ２０２の外部のポリシリコン膜ＣＤ２０１を除去し、溝ＴＲ２０１，ＴＲ２０２内にポリシリコン膜ＣＤ２０１を残す。溝ＴＲ２０１内にはポリシリコン膜ＣＤ２０１からなるゲート電極ＧＥ２０１が埋め込まれ、溝ＴＲ２０２にはポリシリコン膜ＣＤ２０１が埋め込まれた状態となる。以下では、溝ＴＲ２０２内に残存して埋め込まれたポリシリコン膜ＣＤ２０１を、ポリシリコン膜ＣＤ２０１ａと称することとする。
【０２２７】
それから、図６６に示されるように、イオン注入により、上記ｐ型半導体領域ＰＲに相当するｐ型半導体領域ＰＲ２０１を形成し、また、上記ｎ＋型半導体領域ＮＲに相当するｎ＋型半導体領域ＮＲ２０１を形成する。
【０２２８】
それから、基板ＳＵＢの主面上に、上記絶縁膜ＩＬ２に相当する絶縁膜ＩＬ２０２を形成する。
【０２２９】
それから、図６７および図６８に示されるように、絶縁膜ＩＬ２０２上に上記フォトレジストパターンＲＰ２に相当するフォトレジストパターンＲＰ２０２を形成する。フォトレジストパターンＲＰ２０２は、コンタクトホールＣＴ２０１形成用の開口部ＯＰ２０１と、コンタクトホールＣＴ２０２形成用の開口部ＯＰ２０２とを有している。
【０２３０】
それから、フォトレジストパターンＲＰ２０２をエッチングマスクとして用いて異方性エッチングを行うことにより、コンタクトホールＣＴ２０１，ＣＴ２０２を形成する。コンタクトホールＣＴ２０１は、上記コンタクトホールＣＴ１に相当するものであり、コンタクトホールＣＴ２０１がｎ＋型半導体領域ＮＲ２０１を貫通して、コンタクトホールＣＴ２０１の底部がｐ型半導体領域ＰＲ２０１の厚み方向の途中に位置するように形成される。コンタクトホールＣＴ２０２は、ゲート引出用のコンタクトホールであり、溝ＴＲ２０２に平面視で内包される位置に形成される。
【０２３１】
コンタクトホールＣＴ２０１，ＣＴ２０２形成後、図６９に示されるように、コンタクトホールＣＴ２０１，ＣＴ２０２内に上記プラグＰＧ１，ＰＧ２に相当するプラグＰＧ２０１，ＰＧ２０２を形成する。その後、上記ソース用配線Ｍ１Ｓおよびゲート用配線Ｍ１Ｇに相当するもの、上記絶縁膜ＩＬ３に相当するもの、および上記裏面電極ＢＥに相当するものを形成するが、ここではその図示は省略する。このようにして、検討例の半導体装置が製造される。
【０２３２】
このような検討例の半導体装置の製造工程について、コンタクトホールＣＴ２０１，ＣＴ２０２形成工程に着目する。
【０２３３】
ソース用のコンタクトホールＣＴ２０１を形成する領域では、コンタクトホールＣＴ２０１は、絶縁膜ＩＬ２０２および絶縁膜ＧＩ２０１を貫通した後、ｎ＋型半導体領域ＮＲ２０１を貫通してｐ型半導体領域ＰＲ２０１の途中までエッチングが進行し、コンタクトホールＣＴ２０１の底部がｐ型半導体領域ＰＲ２０１の深さ方向の途中に位置した段階でエッチングが終了する。つまり、このような深さのコンタクトホールＣＴ２０１が形成されるように、コンタクトホールＣＴ２０１，ＣＴ２０２形成工程のエッチング時間を設定する。
【０２３４】
一方、ゲート引出用のコンタクトホールＣＴ２０２を形成する領域では、絶縁膜ＩＬ２０２を貫通した後、溝ＴＲ２０２に埋め込まれているポリシリコン膜ＣＤ２０１ａがエッチングされる。コンタクトホールＣＴ２０１とコンタクトホールＣＴ２０２とは、同じエッチング工程で形成されるため、コンタクトホールＣＴ２０２でのエッチングの終了（終端）は、コンタクトホールＣＴ２０１でのエッチングの終了（終端）によって決まることになる。
【０２３５】
ここで、コンタクトホールＣＴ２０１を形成する領域に比べてゲート引出用のコンタクトホールＣＴ２０２では、絶縁膜ＧＩ２０１が無いことに加えて、溝ＴＲ２０２に埋め込まれたポリシリコン膜ＣＤ２０１ａの上面は、ｎ＋型半導体領域ＮＲ２０１となっている部分のエピタキシャル層ＥＰの上面の高さ位置よりも、低い位置にある。これは、上記図６４の構造から図６５の構造を得るために溝ＴＲ２０１，ＴＲ２０２の外部のポリシリコン膜ＣＤ２０１の除去する際に、溝ＴＲ２０１，ＴＲ２０２の外部でポリシリコン膜ＣＤ２０１の不要な除去残りが生じるのを防止するためである。更には、ドープトポリシリコン（ポリシリコン膜ＣＤ２０１）は単結晶シリコン（ｎ＋型半導体領域ＮＲ２０１およびｐ型半導体領域ＰＲ２０１）に比べてエッチング速度が速い。このため、ソース用のコンタクトホールＣＴ２０１とゲート引出用のコンタクトホールＣＴ２０２とを同時に（同工程で）形成しようとすると、ソース用のコンタクトホールＣＴ２０１よりもゲート引出用のコンタクトホールＣＴ２０２の方が、エッチングが先行してしまう。つまり、ソース用のコンタクトホールＣＴ２０１に比べて、ゲート引出用のコンタクトホールＣＴ２０２の方が、過剰にエッチングされてしまう。
【０２３６】
ソース用のコンタクトホールＣＴ２０１に比べて、ゲート引出用のコンタクトホールＣＴ２０２の方が過剰にエッチングされてしまうことで、次のような課題が発生する。
【０２３７】
溝ＴＲ２０２の内面（底面および側面）には絶縁膜ＧＩ２０１が形成されており、この絶縁膜ＧＩ２０１が溝ＴＲ２０２の内面と溝ＴＲ２０２に埋め込まれたポリシリコン膜ＣＤ２０１ａとの間に介在している。コンタクトホールＣＴ２０１，ＣＴ２０２を形成したとき、コンタクトホールＣＴ２０１に比べてコンタクトホールＣＴ２０２の方が過剰にエッチングされると、コンタクトホールＣＴ２０２の底部で、ポリシリコン膜ＣＤ２０１ａが深さ方向に過剰にエッチングされてしまう。これにより、図６８に示されるように、溝ＴＲ２０２の底面上のポリシリコン膜ＣＤ２０１ａが除去されて溝ＴＲ２０２の底面の絶縁膜ＧＩ２０１が露出される虞がある。
【０２３８】
更に、コンタクトホールＣＴ２０１，ＣＴ２０２形成用のエッチングとして、異方性のドライエッチングを用いた場合でも、エッチング条件によってはサイドエッチングが生じるのを完全には防止できない。このため、コンタクトホールＣＴ２０２を形成する際に、コンタクトホールＣＴ２０２から露出されるポリシリコン膜ＣＤ２０１ａがサイドエッチングされる（横方向にエッチングされる）ことにより、図６８に示されるように、溝ＴＲ２０２の側面上のポリシリコン膜ＣＤ２０１ａが除去されて溝ＴＲ２０２の側面の絶縁膜ＧＩ２０１が露出される虞がある。
【０２３９】
すなわち、コンタクトホールＣＴ２０２を形成するエッチング工程で、コンタクトホールＣＴ２０２から、溝ＴＲ２０２の底面の絶縁膜ＧＩ２０１が露出される虞と、溝ＴＲ２０２の側面の絶縁膜ＧＩ２０１が露出される虞とがある。つまり、コンタクトホールＣＴ２０２を形成するエッチング工程で、エッチングが深さ方向（溝ＴＲ２０２の底面に向かう方向）だけでなく横方向（溝ＴＲ２０２の側面に向かう方向）にも、ある程度のばらつきで進行し、溝ＴＲ２０２の内面の絶縁膜ＧＩ２０１の一部が露出してエッチングダメージを受けてしまう。図６８および図６９では、コンタクトホールＣＴ２０２形成時のエッチングで絶縁膜ＧＩ２０１が受けたエッチングダメージを、×印で模式的に示してある。
【０２４０】
コンタクトホールＣＴ２０２を形成するエッチング工程で、コンタクトホールＣＴ２０２から溝ＴＲ２０２の内面の絶縁膜ＧＩ２０１が露出してエッチングダメージを受けると、半導体装置の信頼性が低下する。例えば、ゲートとドレインとの間の耐圧が低下する虞がある。
【０２４１】
ゲートとドレインとの間の耐圧が低下するのは、次の理由である。
【０２４２】
すなわち、コンタクトホールＣＴ２０２から露出した溝ＴＲ２０２の内面の絶縁膜ＧＩ２０１がエッチングダメージを受け、このコンタクトホールＣＴ２０２にプラグＰＧ２０２が埋め込まれると、プラグＰＧ２０２が、エッチングダメージを受けている絶縁膜ＧＩ２０１を介してエピタキシャル層ＥＰ２０１（ｐ型半導体領域ＰＲ２０１となっている部分も含む）に隣接することになる。溝ＴＲ２０２は溝ＴＲ２０１に繋がっており、ポリシリコン膜ＣＤ２０１は溝２０１から溝ＴＲ２０２にかけて一体的に連続して形成されているため、プラグＰＧ２０２は、ポリシリコン膜ＣＤ２０１を通じて溝ＴＲ２０１内に埋め込まれたゲート電極ＧＥ２０１に電気的に接続されている。このため、プラグＰＧ２０２とエピタキシャル層ＥＰ２０１（ｐ型半導体領域ＰＲ２０１となっている部分も含む）との間に介在する絶縁膜ＧＩ２０１がエッチングダメージを受けていることで、ゲート電極ＧＥ２０１に電気的に接続されているプラグＰＧ２０２とエピタキシャル層ＥＰ２０１との間の耐圧が低下してしまう。従って、トレンチゲート型ＭＩＳＦＥＴのゲートとドレインとの間の耐圧が低下することになる。これは、ゲートリーク電流の増加の要因となる。
【０２４３】
また、コンタクトホールＣＴ２０２を形成するエッチング工程で、コンタクトホールＣＴ２０２から溝ＴＲ２０２の内面の絶縁膜ＧＩ２０１が露出した場合、プラグＰＧ２０２が絶縁膜ＧＩ２０１に接触することになる分、プラグＰＧ２０２とポリシリコン膜ＣＤ２０１との接触面積が小さくなる。これは、コンタクトホールＣＴ２０２内を埋めるプラグＰＧ２０２とポリシリコン膜ＣＤ２０１との間の接続抵抗を大きくする虞がある。これも、半導体装置の信頼性を低下させる要因になり得る。
【０２４４】
また、溝ＴＲ２０２の幅を大きくして、フォトレジストパターンＲＰ２０２の開口部ＯＰ２０２の幅（これがコンタクトホールＣＴ２０２の幅となる）と、溝ＴＲ２０２の幅との差を大きくすると、コンタクトホールＣＴ２０２を形成する際に、サイドエッチングが生じたとしても、溝ＴＲ２０２の側面の絶縁膜ＧＩ２０１は露出されにくくなる。しかしながら、溝ＴＲ２０２の幅を大きくすることは、半導体装置の平面寸法の増大につながるため、半導体装置の小型化（小面積化）に不利となる。
【０２４５】
＜本実施の形態の主要な特徴と効果について＞
本実施の形態では、溝ＴＲ１，ＴＲ２を埋めるのに、上記ポリシリコン膜ＣＤ２０１のような単層膜を用いるのではなく、導電膜ＣＤ１と、導電膜ＣＤ１上の材料膜ＭＴと、材料膜ＭＴ上の導電膜ＣＤ２とを有する積層膜（第１膜）ＬＭを用いている。すなわち、上記ステップＳ４では、基板ＳＵＢ上に、溝ＴＲ１，ＴＲ２を埋めるように、導電膜ＣＤ１と、導電膜ＣＤ１上の材料膜ＭＴと、材料膜ＭＴ上の導電膜ＣＤ２とを有する積層膜（第１膜）ＬＭを形成している。そして、ステップＳ９で、絶縁膜ＩＬ２を貫通し、溝ＴＲ２に埋め込まれていた積層膜ＬＭ（すなわち積層膜ＬＭ２）の導電膜ＣＤ１を露出するコンタクトホールＣＴ２を、エッチングにより形成する。
【０２４６】
本実施の形態では、溝ＴＲ２に導電膜ＣＤ１と材料膜ＭＴと導電膜ＣＤ２とを有する積層膜ＬＭ２（ＬＭ）が埋め込まれた状態でコンタクトホールＣＴ２を形成するため、コンタクトホールＣＴ２を形成するエッチング工程で、溝ＴＲ２に埋め込まれた積層膜ＬＭ２（ＬＭ）のうちの材料膜ＭＴをエッチングストッパ膜として機能させることができる。すなわち、コンタクトホールＣＴ２形成工程において、コンタクトホールＣＴ２から露出する導電膜ＣＤ２をエッチングする際には、材料膜ＭＴよりも導電膜ＣＤ２がエッチングされやすい条件（換言すれば導電膜ＣＤ２よりも材料膜ＭＴがエッチングされにくい条件）でエッチングを行う。これにより、コンタクトホールＣＴ２形成工程において、導電膜ＣＤ１がエッチングされて溝ＴＲ２の内面（側面および底面）の絶縁膜ＧＩが露出されてしまうのを防止することができる。すなわち、コンタクトホールＣＴ２を形成しても、溝ＴＲ２の内面（側面および底面）の絶縁膜ＧＩが導電膜ＣＤ１で被覆された状態を維持することができる。このため、コンタクトホールＣＴ２を形成するエッチング工程で、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出してエッチングダメージを受けるのを防止することができる。従って、製造された半導体装置の信頼性を向上させることができる。また、製造された半導体装置の性能を向上させることができる。例えば、ゲートとドレインとの間の耐圧を向上させることができる。また、ゲートリーク電流を抑制することができる。
【０２４７】
つまり、上記図６３〜図６９の検討例でも述べたように、ソース用のコンタクトホールＣＴ２０１，ＣＴ１よりもゲート引出用のコンタクトホールＣＴ２０２，ＣＴ２の方が、エッチングが先行してしまう。ところが、本実施の形態では、溝ＴＲ２の内面（底面および側面）は、ほぼ一様な厚みの導電膜ＣＤ１（ここではドープトポリシリコン膜）で被覆されている上、その表面（導電膜ＣＤ１の表面）には、エッチングストッパ膜（エッチングマスク）としての材料膜ＭＴ（ここでは酸化シリコン膜）が設けられている。このため、本実施の形態では、この材料膜ＭＴが、溝ＴＲ２の深さ方向のみならず溝ＴＲ２の側面方向へのコンタクトホールＣＴ２のエッチングの先行を抑制する。その結果、ゲート引出用のコンタクトホールＣＴ２の底面および側面から、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩが露出することがなくなり、溝ＴＲ２の内面（底面および側面）の絶縁膜ＧＩがエッチングダメージを受けることがなくなる。従って、製造された半導体装置の信頼性を向上させることができる。また、製造された半導体装置の性能を向上させることができる。例えば、ゲートとドレインとの間の耐圧を向上させることができる。また、ゲートリーク電流を抑制することができる。
【０２４８】
また、本実施の形態では、コンタクトホールＣＴ２を形成するエッチング工程で、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出するのを防止できるため、プラグＰＧ２が絶縁膜ＧＩに接触するのを防止できる。プラグＰＧ２が絶縁膜ＧＩに接触しないことで、プラグＰＧの表面積のうち、絶縁膜と接する面積を減らすことができるため、プラグＰＧ２のコンタクト抵抗を低減することができる。従って、製造された半導体装置の信頼性を向上させることができる。また、製造された半導体装置の性能を向上させることができる。
【０２４９】
また、本実施の形態では、ゲート引出用の溝ＴＲ２の内面（底面および側面）がほぼ一様の厚みの導電膜ＣＤ１で被覆され、導電膜ＣＤ１で被覆された溝ＴＲ２内がプラグＰＧ２を構成する導電膜（ここではバリア導体膜ＢＲおよび主導体膜ＭＣ１）で充填される。このため、プラグＰＧ２を構成する導電膜と、ゲート電極ＧＥに一体的に形成された導電膜（導電膜ＣＤ１）との間で大きな接触面積を確保することができる。従って、プラグＰＧ２のコンタクト抵抗を低減することができ、また、プラグＰＧ２の良好なコンタクト性を得ることができる。
【０２５０】
また、本実施の形態では、溝ＴＲ２の幅Ｗ２を大きくしなくとも、コンタクトホールＣＴ２を形成するエッチング工程で、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出するのを防止することができる。つまり、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出するのを防止しながら、溝ＴＲ２の幅Ｗ２を小さくすることができる。このため、溝ＴＲ２の幅を抑制することができるため、半導体装置の小型化（小面積化）を図ることができる。本実施の形態では、ゲート引出用の溝ＴＲ２の幅Ｗ２を、トレンチゲート用の溝ＴＲ１の幅Ｗ１の２倍以下（すなわちＷ２≦Ｗ１×２）とすることができ、そのような場合でも、コンタクトホールＣＴ２を形成するエッチング工程で、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出するのを防止することができる。これにより、半導体装置の信頼性向上と半導体装置の小型化（小面積化）とを両立させることができる。このため、本実施の形態は、ゲート引出用の溝ＴＲ２の幅Ｗ２を抑制した場合、特に、ゲート引出用の溝ＴＲ２の幅Ｗ２をトレンチゲート用の溝ＴＲ１の幅Ｗ１の２倍以下（すなわちＷ２≦Ｗ１×２）とした場合に適用すれば、その効果は極めて大きい。
【０２５１】
また、上記図６３〜図６９の検討例の場合、溝ＴＲ２０２の側面がテーパを有していると、そのテーパの角度の変動（ばらつき）により、コンタクトホールＣＴ２０２を形成するエッチング工程で、コンタクトホールＣＴ２０２から溝ＴＲ２０２の内面の絶縁膜ＧＩ２０１が露出しやすくなる場合が生じ得る。それに対して、本実施の形態では、たとえ溝ＴＲ２の側面のテーパの角度が変動した（ばらついた）としても、コンタクトホールＣＴ２を形成するエッチング工程で、コンタクトホールＣＴ２から溝ＴＲ２の内面の絶縁膜ＧＩが露出するのを防止することができる。このため、本実施の形態は、溝ＴＲ２の側面がテーパを有している場合に適用すれば、その効果は大きい。また、溝ＴＲ２の側面がテーパを有することで、溝ＴＲ２に対するプラグＰＧ２用の導電膜（ここではバリア導体膜ＢＲおよび主導体膜ＭＣ１）の埋め込み性を向上させることもできる。
【０２５２】
また、本実施の形態とは異なり、上記図６３〜図６５のようにエッチングストッパ膜を含まないポリシリコン膜ＣＤ２０１ａで溝ＴＲ２０２を埋め込んで上記図６５の構造を得た後に、溝ＴＲ２０２に埋め込まれたポリシリコン膜ＣＤ２０１ａ上にエッチングストッパ用の膜を形成した場合を仮定する。しかしながら、この場合には、エッチングストッパ用の膜は溝ＴＲ２０２内に存在しない、すなわち溝ＴＲ２０２内に埋め込まれた埋め込み膜（ここではポリシリコン膜ＣＤ２０１ａ）中にエッチングストッパ用の膜は存在しないため、溝ＴＲ２０１の側面に対向する位置にエッチングストッパ用の膜は存在しないことになる。この場合、溝ＴＲ２０１の側面に対向する位置にエッチングストッパ用の膜は存在しないため、コンタクトホール形成時に埋め込み膜（ここではポリシリコン膜ＣＤ２０１ａ）のサイドエッチングが生じてしまうと、溝ＴＲ２０２の側面で絶縁膜ＧＩ２０１が露出してしまう。従って、溝ＴＲ２０２の側面での絶縁膜ＧＩ２０１の露出を完全に防止するのは難しい。
【０２５３】
このため、コンタクトホール形成時に溝ＴＲ２の側面で絶縁膜ＧＩが露出するのを確実に防止するためには、本実施の形態のように、エッチングストッパ膜（ここでは材料膜ＭＴ）が溝ＴＲ２内に存在すること、すなわち、溝ＴＲ２内に埋め込まれた埋め込み膜（ここでは積層膜ＬＭ２）中にエッチングストッパ膜（ここでは材料膜ＭＴ）が存在すること、が重要である。本実施の形態では、溝ＴＲ２の内面（側面および底面）にほぼ一様の厚みで導電膜ＣＤ１がコンフォーマルに形成され、その導電膜ＣＤ１の表面（絶縁膜ＧＩに接する側とは反対側の面）に材料膜ＭＴが形成されている。こうすることで、溝ＴＲ２の側面に対向して、エッチングストッパ膜（ここでは材料膜ＭＴ）が存在し、これがコンタクトホール形成時のエッチングストッパ膜として機能するため、溝ＴＲ２の側面に向かうサイドエッチングを抑制または防止することができる。これにより、溝ＴＲ２の底面だけでなく側面においても、コンタクトホール形成時に絶縁膜ＧＩが露出するのを防止することができる。このため、コンタクトホール形成時に溝ＴＲ２の底面だけでなく側面においても、絶縁膜ＧＩが露出してエッチングダメージを受けるのを防止することができる。従って、製造された半導体装置の信頼性を的確に向上させることができる。また、製造された半導体装置の性能を的確に向上させることができる。例えば、ゲートとドレインとの間の耐圧を的確に向上させることができる。また、ゲートリーク電流を的確に抑制することができる。
【０２５４】
また、本実施の形態では、導電膜ＣＤ１と、その上のエッチングストッパ用の材料膜ＭＴと、その上の導電膜ＣＤ２とを有する積層膜ＬＭにより、ゲート引出用の溝ＴＲ２を埋め込んでいる。このため、コンタクトホール形成時にエッチングストッパの役目をする膜（ここでは材料膜ＭＴ）を、溝ＴＲ（ＴＲ１，ＴＲ２）に対してセルフアラインに形成することができる。
【０２５５】
また、導電膜ＣＤ１，ＣＤ２としてのドープトポリシリコン膜を用い、材料膜ＭＴとして酸化シリコン膜を用いた場合には、ポリシリコン膜のＣＶＤ成膜工程の途中で酸素ガスの供給／停止を行うだけで、溝ＴＲ埋め込み用の積層膜ＬＭを形成することができる。これにより、製造工程数を増やさずに、溝ＴＲ埋め込み用の膜（積層膜ＬＭ）にエッチングストッパ膜（材料膜ＭＴ）を備えさせることができる。
【０２５６】
また、本実施の形態とは異なり、ステップＳ９ａでコンタクトホールＣＴ２を形成したときに、絶縁膜ＩＬ２を貫通するコンタクトホールＣＴ２の底部において、溝ＴＲ２に埋め込まれた積層膜ＬＭ２のうちの導電膜ＣＤ１も露出されたと仮定する。この場合には、ステップＳ９ｂで溝ＴＲ２内の導電膜ＣＤ１もエッチングされてしまうが、そのときにサイドエッチングが生じると、溝ＴＲ２の側面で絶縁膜ＧＩが露出してしまう。それに対して、本実施の形態では、ステップＳ９ａで絶縁膜ＩＬ２を貫通するようにコンタクトホールＣＴ２を形成するが、この際、絶縁膜ＩＬ２を貫通するコンタクトホールＣＴ２の底部において、溝ＴＲ２埋め込まれた積層膜ＬＭ２のうち、導電膜ＣＤ２が露出されるが、導電膜ＣＤ１は露出されないようする。これにより、ステップＳ９ｂでは、溝ＴＲ２に埋め込まれた積層膜ＬＭ２の導電膜ＣＤ２がエッチングされ、材料膜ＭＴがエッチングストッパとして機能して、導電膜ＣＤ１のエッチングを防ぐことができる。このため、コンタクトホール形成時に溝ＴＲ２の側面で絶縁膜ＧＩが露出してしまうのを的確に防止することができる。
【０２５７】
また、本実施の形態では、溝ＴＲ２に埋め込まれた積層膜ＬＭ２における導電膜ＣＤ２の幅Ｗ４を、絶縁膜ＩＬ２に形成されている部分のコンタクトホールＣＴ２の幅（開口幅）Ｗ３よりも若干大き目にしておくと（すなわちＷ４＞Ｗ３）、僅かなパターンずれ（フォトレジストパターンＲＰ２の開口部ＯＰ２の位置ずれ）があっても許容できる。すなわち、僅かなパターンずれがあっても、ステップＳ９ａで絶縁膜ＩＬ２に形成されたコンタクトホールＣＴ２の底部において、溝ＴＲ２埋め込まれた積層膜ＬＭ２のうち、導電膜ＣＤ２が露出されるが、導電膜ＣＤ１は露出されないようすることができる。これにより、半導体装置を製造しやすくすることができる。幅Ｗ４と幅Ｗ３の差は、例えば１２０ｎｍ〜２４０ｎｍ程度を好適に用いることができる。
【０２５８】
ここで、コンタクトホールＣＴ２の幅Ｗ３は、図４６に示されており、絶縁膜ＩＬ２の下面におけるコンタクトホールＣＴ２の幅であり、基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ２の延在方向に垂直な方向の幅（寸法）に対応している。また、溝ＴＲ２に埋め込まれた積層膜ＬＭ２における導電膜ＣＤ２の幅Ｗ４は、溝ＴＲ２に埋め込まれた積層膜ＬＭ２の上面（図２８の上面ＵＰＳ２に対応）における導電膜ＣＤ２の幅であり、基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ２の延在方向に垂直な方向の幅（寸法）に対応している。このため、溝ＴＲ２の幅Ｗ２の方向と、コンタクトホールＣＴ２の幅Ｗ３の方向と、導電膜ＣＤ２の幅Ｗ４の方向とは、同じである。また、絶縁膜ＩＬ２におけるコンタクトホールＣＴ２の側面にテーパが無いか、テーパが有っても小さな場合は、コンタクトホールＣＴ２の幅Ｗ３は、フォトレジストパターンＲＰ２におけるコンタクトホールＣＴ形成用の開口部ＯＰ２の幅Ｗ３ａに概ね等しい（Ｗ３＝Ｗ３ａ）。ここで、コンタクトホールＣＴ２の幅Ｗ３と同様に、フォトレジストパターンＲＰ２の開口部ＯＰ２の幅Ｗ３ａ（幅Ｗ３ａは図４３に示してある）も、基板ＳＵＢの主面（従ってエピタキシャル層ＥＰの主面）に平行でかつ溝ＴＲ２の延在方向に垂直な方向の幅（寸法）に対応している。
【０２５９】
また、本実施の形態では、基板ＳＵＢにｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にすることもでき、この場合、ｐチャネル型のトレンチゲート型ＭＩＳＦＥＴが形成される。
【０２６０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【０２６１】
ＢＥ  裏面電極
ＢＲ  バリア導体膜
ＣＤ１，ＣＤ２  導電膜
ＣＤ２０１，ＣＤ２０１ａ  ポリシリコン膜
ＣＥ  トランジスタセル領域
ＣＰ  半導体装置
ＣＴ，ＣＴ１，ＣＴ２，ＣＴ１０２，ＣＴ２０１，ＣＴ２０２  コンタクトホール
ＥＰ，ＥＰ２０１  エピタキシャル層
ＥＰ１  島状部
ＧＥ，ＧＥ２０１  ゲート電極
ＧＥ１０１  導電膜部
ＧＩ，ＧＩ１０１，ＧＩ２０１  絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３，ＩＬ１０２，ＩＬ２０２  絶縁膜
ＬＭ，ＬＭ１，ＬＭ２  積層膜
Ｍ１  配線
Ｍ１Ｇ  ゲート用配線
Ｍ１Ｓ  ソース用配線
ＭＣ１  主導体膜
ＭＣ２，ＭＣ３  導電体膜
ＭＴ  材料膜
ＮＲ，ＮＲ２０１  ｎ＋型半導体領域
ＯＰ１，ＯＰ２，ＯＰ３，ＯＰ２０１，ＯＰ２０２  開口部
ＰＧ，ＰＧ１，ＰＧ２，ＰＧ１０２，ＰＧ２０１，ＰＧ２０２  プラグ
ＰＲ，ＰＲ２０１  ｐ型半導体領域
ＲＧ１，ＲＧ２，ＲＧ３  領域
ＲＧ１０１  上角部
ＲＰ１，ＲＰ２，ＲＰ２０２  フォトレジストパターン（レジストパターン、マスク層）
ＲＳ１，ＲＳ２  窪み部（凹部、溝部）
ＳＢ，ＳＢ２０１  基板本体
ＳＮ１  窒化シリコン膜
ＳＯ１  酸化シリコン膜
ＳＵＢ，ＳＵＢ１０１，ＳＵＢ２０１  基板（半導体基板）
ＳＷ１，ＳＷ２  側面
Ｔ１，Ｔ２，Ｔ３  膜厚
ＴＲ，ＴＲ１，ＴＲ２，ＴＲ１０１，ＴＲ２０１，ＴＲ２０２  溝
ＵＰＳ１，ＵＰＳ２，ＵＰＳ３  上面
Ｗ１，Ｗ２，Ｗ３，Ｗ３ａ，Ｗ４  幅
【図１】
2014033079.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014033079.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
2014033079.tif 000022
【図２１】
2014033079.tif 000023
【図２２】
2014033079.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2014033079.tif 000028
【図２７】
2014033079.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2014033079.tif 000034
【図３３】
2014033079.tif 000035
【図３４】
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【図３５】
2014033079.tif 000037
【図３６】
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【図３７】
2014033079.tif 000039
【図３８】
2014033079.tif 000040
【図３９】
2014033079.tif 000041
【図４０】
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【図４１】
2014033079.tif 000043
【図４２】
2014033079.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
2014033079.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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