(57)【要約】【課題】容易に製造することができる半導体圧力センサと、その製造方法を提供する。【解決手段】圧力センサ領域１６に、固定電極１８ａ、空隙５１および可動電極３０ｄを含む圧力センサが形成され、ＣＭＯＳ領域１７には、メモリセルトランジスタと電界効果型トランジスタとが形成されている。空隙５１に連通するエッチングホール４６ｂが、第１封止膜４８ｂによって塞がれている。空隙５１は、メモリセルトランジスタのゲート電極２３ａと同じ膜からなる部分を除去することによって形成されている。可動電極３０ｄは、ゲート電極３０ｃ、３０ａ、３０ｂと同じ膜から形成されている。【選択図】図１３
2014115153.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に規定された、第１領域、第２領域および第３領域と、
前記第１領域に形成され、固定電極、空隙および可動電極を含み、前記固定電極の上方に前記空隙が配置され、前記空隙の上方に前記可動電極が配置された圧力センサと、
前記第２領域に形成され、ゲート電極として、第１電極および前記第１電極の上方に配置された第２電極を含むメモリセルトランジスタと、
前記第３領域に形成され、他のゲート電極として第３電極を含む電界効果型トランジスタと、
前記圧力センサ、前記メモリセルトランジスタおよび前記電界効果型トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記空隙に連通するホールと、
前記空隙を封止する封止部と、
前記層間絶縁膜に形成され、前記圧力センサに向かって開口した開口部と
を備え、
前記空隙は、前記第１電極となる導電膜と同じ膜からなる部分を除去することによって形成され、
前記可動電極は、前記第２電極および前記第３電極となる他の導電膜と同じ膜から形成された、半導体圧力センサ。
【請求項２】
前記固定電極の上面を覆う第１保護膜と、
前記可動電極の下面を覆う第２保護膜と、
前記第１電極と前記半導体基板との間に介在させた、ゲート絶縁膜としての第１絶縁膜と、
前記第１電極と前記第２電極との間に介在させた第２絶縁膜と
を備え、
前記第１保護膜は、前記第１絶縁膜となる膜と同じ膜から形成され、
前記第２保護膜は、前記第２絶縁膜となる膜と同じ膜から形成された、請求項１記載の半導体圧力センサ。
【請求項３】
前記層間絶縁膜に接するように形成され、前記メモリセルトランジスタまたは前記電界効果型トランジスタに電気的に接続される配線を備え、
前記封止部は、前記配線となる膜と同じ膜から形成された第１部分を含む、請求項１または２に記載の半導体圧力センサ。
【請求項４】
前記層間絶縁膜を覆うように形成されたパッシベーション膜を備え、
前記封止部は、前記パッシベーション膜となる膜と同じ膜から形成された第２部分を含む、請求項１〜３のいずれか１項に記載の半導体圧力センサ。
【請求項５】
前記層間絶縁膜は、
下層絶縁膜と
前記下層絶縁膜を覆うように形成された上層絶縁膜と
を含み、
前記封止部は、前記上層絶縁膜から形成された、請求項１または２に記載の半導体圧力センサ。
【請求項６】
前記封止部は、アルミニウム（Ａｌ）、アルミニウムシリコン（Ａｌ−Ｓｉ）、アルミニウムシリコン銅（Ａｌ−Ｓｉ−Ｃｕ）およびアルミニウム銅（Ａｌ−Ｃｕ）のいずれかによって形成された部分を含む、請求項１〜４のいずれか１項に記載の半導体圧力センサ。
【請求項７】
前記可動電極を覆うように形成された第３保護膜を備え、
前記開口部は前記第３保護膜を露出するように形成された、請求項１〜６のいずれか１項に記載の半導体圧力センサ。
【請求項８】
前記圧力センサは、
前記固定電極としての第１固定電極、前記空隙としての第１空隙および前記可動電極としての第１可動電極を含む第１圧力センサと、
前記固定電極としての第２固定電極、前記空隙としての第２空隙および前記可動電極としての第２可動電極を含む第２圧力センサと
を含み、
前記開口部は、前記第１圧力センサの上方に位置する前記層間絶縁膜の部分に形成され、
前記第２圧力センサは、前記層間絶縁膜によって覆われた状態にされている、請求項１〜７のいずれか１項に記載の半導体圧力センサ。
【請求項９】
前記可動電極の側壁面に形成されたサイドウォール膜を備えた、請求項１〜８のいずれか１項に記載の半導体圧力センサ。
【請求項１０】
前記固定電極は不純物拡散領域である、請求項１〜９のいずれか１項に記載の半導体圧力センサ。
【請求項１１】
前記第１領域に形成された素子分離絶縁膜と、
前記素子分離絶縁膜上に形成されたポリシリコン膜と
を備え、
前記固定電極は前記ポリシリコン膜である、請求項１〜９のいずれか１項に記載の半導体圧力センサ。
【請求項１２】
前記固定電極は、互いに間隔を隔てられた、所定導電型の一対の不純物拡散領域である、請求項１〜９のいずれか１項に記載の半導体圧力センサ。
【請求項１３】
半導体基板の表面に、圧力センサが形成される第１領域、メモリセルトランジスタが形成される第２領域および電界効果型トランジスタが形成される第３領域を規定する工程と、
前記第１領域に固定電極を形成する工程と、
前記固定電極を覆うように、第１導電膜を形成する工程と、
前記第１導電膜をパターニングすることにより、前記第１領域では、空隙となる第１導電膜パターンを形成し、前記第２領域では、前記メモリセルトランジスタのゲート電極としての第１電極を形成する工程と、
前記空隙となる第１導電膜パターンおよび前記第１電極を覆うように、第２導電膜を形成する工程と、
前記第２導電膜をパターニングすることにより、前記第１領域では、前記空隙となる第１導電膜パターンの上に可動電極を形成し、前記第２領域では、前記第１電極の上に第２電極を形成し、前記第３領域では、前記電界効果型トランジスタのゲート電極としての第３電極を形成する工程と、
前記可動電極、前記第１電極、前記第２電極および前記第３電極を覆うように、層間絶縁膜を形成する工程と、
前記第１領域に位置する前記層間絶縁膜の部分に、前記空隙となる第１導電膜パターンに達するホールを形成する工程と、
前記空隙となる第１導電膜パターンを除去することにより空隙を形成する工程と、
前記空隙に連通する前記ホールを塞ぐ工程と、
前記第１領域に位置する前記層間絶縁膜の部分に、前記可動電極に向かって開口部を形成する工程と
を備えた、半導体圧力センサの製造方法。
【請求項１４】
前記固定電極を形成する工程と前記第１導電膜を形成する工程との間に、前記固定電極を覆う態様で、前記メモリセルトランジスタのゲート絶縁膜となる第１絶縁膜を形成する工程を備え、
前記第１導電膜を形成する工程と前記第２導電膜を形成する工程との間に、前記空隙となる第１導電膜パターンを覆う態様で、前記第１電極と前記第２電極との間に介在することになる第２絶縁膜を形成する工程を備え、
前記第１領域に位置する前記第１絶縁膜の部分は、前記固定電極の上面を保護する第１保護膜とされ、
前記第１領域に位置する前記第２絶縁膜の部分は、前記可動電極の下面を覆う第２保護膜とされた、請求項１３記載の半導体圧力センサの製造方法。
【請求項１５】
前記空隙を形成する工程では、前記固定電極が前記第１保護膜によって覆われ、前記可動電極が前記第２保護膜によって覆われた状態で、前記ホールを介してウェットエッチング処理およびドライエッチング処理の少なくともいずれかのエッチング処理を施すことによって、前記空隙となる第１導電膜パターンが除去される、請求項１４記載の半導体圧力センサの製造方法。
【請求項１６】
前記層間絶縁膜に接するように、配線となる膜を形成する工程と、
前記配線となる膜をパターニングする工程と
を備え、
前記配線となる膜をパターニングする工程は、
前記第１領域では、前記ホールを塞ぐ工程として、前記ホールを塞ぐ第１部分が形成され、
前記第２領域および前記第３領域では、前記メモリセルトランジスタまたは前記電界効果型トランジスタに電気的に接続される配線が形成される、請求項１３〜１５のいずれか１項に記載の半導体圧力センサの製造方法。
【請求項１７】
前記層間絶縁膜を覆うようにパッシベーション膜となる膜を形成する工程と、
前記パッシベーション膜となる膜をパターニングする工程と
を備え、
前記パッシベーション膜となる膜をパターニングする工程は、
前記第１領域では、前記ホールを塞ぐ工程として、前記ホールを塞ぐ第２部分が形成され、
前記第２領域および前記第３領域では、前記層間絶縁膜を覆うパッシベーション膜が形成される、請求項１３〜１６のいずれか１項に記載の半導体圧力センサの製造方法。
【請求項１８】
前記層間絶縁膜を形成する工程は、
下層絶縁膜を形成する工程と、
前記下層絶縁膜を覆うように上層絶縁膜を形成する工程と
を含み、
前記上層絶縁膜を形成する工程は、前記第１領域では、前記ホールを塞ぐ工程として、前記ホールが前記上層絶縁膜によって塞がれる、請求項１３〜１５のいずれか１項に記載の半導体圧力センサの製造方法。
【請求項１９】
前記可動電極を覆うように第３保護膜を形成する工程を備え、
前記開口部を形成する工程では、前記第３保護膜をエッチングストッパ膜として前記開口部が形成される、請求項１３〜１８のいずれか１項に記載の半導体圧力センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体圧力センサおよびその製造方法に関し、特に、ＣＭＯＳ回路を備えた半導体圧力センサと、そのような半導体圧力センサの製造方法とに関するものである。
【背景技術】
【０００２】
近年、自動車をはじめ、さまざまな分野において半導体圧力センサが使用されている。半導体圧力センサには、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路に集積される半導体圧力センサがある。この種の半導体圧力センサとして、特許文献１に開示された半導体圧力センサについて説明する。
【０００３】
この半導体圧力センサでは、半導体基板に、ＣＭＯＳ回路が形成される領域（ＣＭＯＳ領域）と圧力センサが形成される領域（圧力センサ領域）とが規定されている。ＣＭＯＳ領域には、ｎチャネル型のＭＯＳトランジスタとｐチャネル型のＭＯＳトランジスタを含むＣＭＯＳ回路が形成されている。圧力センサ領域では、容量式の圧力センサが形成されている。容量式の圧力センサでは、固定電極と可動電極とが形成され、固定電極と可動電極との間に真空室が設けられている。真空室は封止膜によって封止されている。圧力は、可動電極と固定電極との間の距離の変化を、容量値の変化として検出することによって測定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００４−５２６２９９号公報（特許第４２６７３２２号）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の半導体圧力センサでは、次のような問題点があった。この半導体圧力センサでは、圧力センサを形成する工程が、ＣＭＯＳ回路を形成する工程とは別の工程として設けられている。すなわち、真空室を形成するための犠牲膜を形成する工程、可動電極を形成する工程および真空室を封止している封止膜を形成する工程が、圧力センサを形成するための専用の工程として追加されている。
【０００６】
また、犠牲膜をエッチングによって除去する際には、その前にＣＭＯＳ領域を保護する保護膜を形成し、犠牲膜を除去した後にその保護膜を除去する必要がある。さらに、可動電極の下に配置される真空室は、ＣＭＯＳ領域のプロセスが終了する前に形成されるため、たとえば、ウェット処理等によって、可動電極が固着しないようにスティッキング対策が必要になる。このため、従来の半導体圧力センサでは、製造工程が長くなるとともに、複雑になるという問題があった。
【０００７】
本発明は上記問題点を解決するためになされたものであり、一つの目的は、容易に製造することができる半導体圧力センサを提供することであり、他の目的は、追加の工程数の削減が図られる半導体圧力センサの製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体圧力センサは、第１領域、第２領域および第３領域と、圧力センサと、メモリセルトランジスタと、電界効果型トランジスタと、層間絶縁膜と、ホールと、封止部と、開口部とを備えている。第１領域、第２領域および第３領域は、素子分離絶縁膜によって半導体基板の表面に規定されている。圧力センサは、第１領域に形成され、固定電極、空隙および可動電極を含み、固定電極の上方に空隙が配置され、空隙の上方に可動電極が配置されている。メモリセルトランジスタは、第２領域に形成され、ゲート電極として、第１電極およびその第１電極の上方に配置された第２電極を含む。電界効果型トランジスタは、第３領域に形成され、他のゲート電極として第３電極を含む。層間絶縁膜は、圧力センサ、メモリセルトランジスタおよび電界効果型トランジスタを覆うように形成されている。ホールは、層間絶縁膜に形成され、空隙に連通する。封止部は空隙を封止する。開口部は、層間絶縁膜に形成され、圧力センサに向かって開口している。空隙は、第１電極となる導電膜と同じ膜からなる部分を除去することによって形成されている。可動電極は、第２電極および第３電極となる他の導電膜と同じ膜から形成されている。
【０００９】
本発明に係る半導体圧力センサの製造方法は、以下の工程を備えている。素子分離絶縁膜を形成することにより、半導体基板の表面に、圧力センサが形成される第１領域、メモリセルトランジスタが形成される第２領域および電界効果型トランジスタが形成される第３領域を規定する。第１領域に固定電極を形成する。固定電極を覆うように、第１導電膜を形成する。第１導電膜をパターニングすることにより、第１領域では、空隙となる第１導電膜パターンを形成し、第２領域では、メモリセルトランジスタのゲート電極としての第１電極を形成する。空隙となる第１導電膜パターンおよび第１電極を覆うように、第２導電膜を形成する。第２導電膜をパターニングすることにより、第１領域では、空隙となる第１導電膜パターンの上に可動電極を形成し、第２領域では、第１電極の上に第２電極を形成し、第３領域では、電界効果型トランジスタのゲート電極としての第３電極を形成する。可動電極、第１電極、第２電極および第３電極を覆うように、層間絶縁膜を形成する。第１領域に位置する層間絶縁膜の部分に、空隙となる第１導電膜パターンに達するホールを形成する。空隙となる第１導電膜パターンを除去することにより空隙を形成する。空隙に連通するホールを塞ぐ。第１領域に位置する層間絶縁膜の部分に、可動電極に向かって開口部を形成する。
【発明の効果】
【００１０】
本発明に係る半導体圧力センサでは、第２領域および第３領域に半導体素子が形成され、第１領域に圧力センサが形成された態様の半導体圧力センサを容易に製造することができる。
【００１１】
本発明に係る半導体圧力センサの製造方法では、第２領域および第３領域に形成される半導体素子等の製造工程に合わせて、第１領域に圧力センサを容易に製造することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体圧力センサの製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行われる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行われる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行われる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行われる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行われる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程における圧力センサ領域の部分平面図である。
【図１５】同実施の形態において、検出用の圧力センサ領域と、参照用の圧力センサ領域とをそれぞれ示す部分断面図である。
【図１６】本発明の実施の形態２に係る半導体圧力センサの製造方法の一工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行われる工程を示す断面図である。
【図１８】本発明の実施の形態３に係る半導体圧力センサの製造方法の一工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行われる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行われる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行われる工程を示す断面図である。
【図２２】本発明の実施の形態４に係る半導体圧力センサの製造方法の一工程を示す部分断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行われる工程を示す部分断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行われる工程を示す部分断面図である。
【図２５】本発明の実施の形態５に係る半導体圧力センサの製造方法の一工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行われる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程の後に行われる工程を示す断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行われる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。
【図３１】同実施の形態において、検出用の圧力センサ領域と、参照用の圧力センサ領域とをそれぞれ示す部分断面図である。
【図３２】本発明の実施の形態６に係る半導体圧力センサの製造方法の一工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行われる工程を示す断面図である。
【発明を実施するための形態】
【００１３】
実施の形態１
実施の形態１に係る半導体圧力センサとその製造方法について説明する。はじめに、製造方法について説明する。
【００１４】
まず、図１に示すように、シリコン基板１１では、圧力センサが形成される圧力センサ領域１６と、ＣＭＯＳ回路が形成されるＣＭＯＳ領域１７とに、それぞれ所定の導電型のウェル領域１２、１３、１４が形成されることから形成工程がスタートする。その形成工程として、たとえばｐ型のシリコン基板を用意し、そのシリコン基板を覆うように、シリコン酸化膜およびシリコン窒化膜が順番に形成される。次に、ＣＭＯＳ領域のうち、ＮＭＯＳトランジスタが形成される領域に位置するシリコン窒化膜を除去するためのレジストマスクが形成される。
【００１５】
そして、そのレジストマスクをエッチングマスクとしてエッチング処理を施すことにより、シリコン窒化膜が除去される。続いて、エッチングマスクとして用いられたレジストマスクを、次は、注入マスクとして用い、第３ウェル領域１４（図１参照）を形成するためのｐ型の不純物（たとえばボロン）が注入される。その後、レジストマスクが除去される。
【００１６】
次に、熱酸化処理を施すことによって、シリコン窒化膜が除去された部分にシリコン酸化膜が形成される。これにより、第３ウェル領域１４の表面に比較的厚いシリコン酸化膜が形成され、続いて、シリコン窒化膜が除去される。次に、比較的厚いシリコン酸化膜を注入マスクとして、圧力センサ領域の第１ウェル領域１２（図１参照）およびＣＭＯＳ領域の第２ウェル領域１３（図１参照）を形成するためのｎ型の不純物（たとえばリン）が注入される。
【００１７】
その後、所定の条件のもとでアニール処理を施すことによって、注入されたｐ型の不純物とｎ型の不純物とが活性化されて拡散する。その後、シリコン基板の表面に残されたシリコン酸化膜が除去される。こうして、図１に示すように、圧力センサ領域１６では、ｎ型の第１ウェル領域１２が形成される。ＣＭＯＳ領域１７では、ｎ型の第２ウェル領域１３とｐ型の第３ウェル領域１４とが形成される。
【００１８】
次に、たとえば、ＬＯＣＯＳ（Local Oxidation of Silicon）法を使用して、図２に示されているフィールド酸化膜１５、１９が形成される工程へと進む。まず、シリコン基板の表面に、下敷酸化膜、ポリシリコン膜およびシリコン窒化膜（いずれも図示せず）が順番に形成される。次に、所定の写真製版処理を施すことにより、フィールド酸化膜を形成するためのレジストマスク（図示せず）が形成される。そして、レジストマスクをエッチングマスクとしてエッチング処理を施すことにより、フィールド酸化膜が形成されている部分においてシリコン窒化膜が除去される。その後、レジストマスクが除去される。続いて、再び写真製版処理を施すことにより、チャネルストッパを形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクを注入マスクとして、チャネルストッパとなる部分にｐ型の不純物（たとえばボロン）が注入される。その後、レジストマスクが除去される。
【００１９】
次に、所定の条件のもとで酸化処理を施すことにより、シリコン窒化膜が除去された部分が局所的に酸化されて、フィールド酸化膜１５、１９（図２参照）が形成される。このとき、注入されたｐ型の不純物が活性化されてチャネルストッパ２０（図２参照）が形成される。その後、残されたシリコン窒化膜が除去される。
【００２０】
こうして、図２に示すように、圧力センサ領域１６ではフィールド酸化膜１９が形成され、ＣＭＯＳ領域１７ではフィールド酸化膜１５、１９が形成される。フィールド酸化膜１５、１９の膜厚は、０．２〜１．０μｍ程度である。第１ウェル領域１２、第２ウェル領域１３および第３ウェル領域１４の表面には下敷酸化膜２１が位置している。フィールド酸化膜１５、１９によって規定された領域内に形成されるＭＯＳトランジスタ等の半導体素子が、フィールド酸化膜１５、１９とその直下に形成されたチャネルストッパ２０によって電気的に絶縁されることになる。
【００２１】
次に、写真製版処理を施すことにより、圧力センサ領域１６に、固定電極を形成するためのレジストマスク９１が形成される。そして、レジストマスク９１を注入マスクとして、ｎ型の不純物（たとえばリン）を注入することによって、圧力センサ領域１６に固定電極１８ａが形成される。なお、図２は、このときの工程に対応するものである。その後、レジストマスク９１と下敷酸化膜２１が除去される。ただし、圧力センサの形成専用工程となる固定電極１８ａの形成は実施せず、第１ウェル１２を固定電極としてもよい。これにより、製造工程の追加を防止することができる。
【００２２】
次に、図３に示されている、圧力センサ領域１６における犠牲膜２３ｂと、ＣＭＯＳ領域１７におけるＥＰＲＯＭ（Erasable Programmable Read Only Memory）のフローティングゲート電極となるポリシリコン膜２３とが、同じ材料によって形成される工程へと進む。まず、下敷酸化膜が除去されたシリコン基板に、熱酸化処理を施すことにより、ＣＭＯＳ領域１７では、露出したシリコン基板１１の表面に第１ゲート酸化膜２２ａ（膜厚５〜３０ｎｍ程度）が形成されると同時に、圧力センサ領域１６では、露出したシリコン基板１１の表面に、第１ゲート酸化膜となる膜と同じ膜からなる固定電極保護膜２２ｂが形成される。要するに、固定電極保護膜２２ｂは、後述する犠牲膜をエッチングによって除去する際の固定電極１８ａの保護膜として機能するものとなり、第１ゲート酸化膜２２ａは、ＣＭＯＳ領域１７に形成されるＥＰＲＯＭのゲート酸化膜として機能するものなる。
【００２３】
次に、第１ゲート酸化膜２２ａおよび固定電極保護膜２２ｂを覆うように、ＣＶＤ（Chemical Vapor Deposition）法により、ポリシリコン膜（図示せず）が形成される。この際に、そのポリシリコン膜の形成中、または、ポリシリコン膜の形成直後に、周知の方法によってリンを導入することにより、ｎ型のポリシリコン膜として導電性が得られるようにする。次に、写真製版処理を施すことにより、犠牲膜とフローティングゲートをパターニングするためのレジストマスクが形成される。そして、そのレジストマスクをエッチングマスクとして、所定のエッチング処理を施すことにより、圧力センサ領域１６では、パターニングされたポリシリコン膜からなる犠牲膜２３ｂが形成される。後述するように、この犠牲膜２３ｂを除去することによって、真空室が形成されることになる。また、一方のＣＭＯＳ領域１７では、ＥＰＲＯＭのフローティングゲート電極となるポリシリコン膜２３のパターン（膜厚５０〜３００ｎｍ程度）が形成される。その後、レジストマスクは除去される。
【００２４】
次に、たとえば、熱酸化法により、ＣＭＯＳ領域１７では、ポリシリコン膜２３を覆うように第２ゲート酸化膜２５ａ（膜厚５〜３０ｎｍ程度）が形成されると同時に、圧力センサ領域１６では、犠牲膜２３ｂを覆うように、第２ゲート酸化膜となる膜と同じ膜からなる第１可動電極保護膜２５ｂが形成される。次に、ＣＶＤ法により、ＣＭＯＳ領域１７では、第２ゲート酸化膜２５ａを覆うように第１シリコン窒化膜２７ａ（膜厚５〜３０ｎｍ程度）が形成されると同時に、圧力センサ領域１６では、第１シリコン窒化膜となる膜と同じ膜からなる第２可動電極保護膜２７ｂが形成される。第１可動電極保護膜２５ｂおよび第２可動電極保護膜２７ｂは、犠牲膜をエッチング処理によって除去する際の可動電極の保護膜となる。可動電極については後述する。
【００２５】
このように、固定電極１８ａを保護する固定電極保護膜２２ｂが、第１ゲート酸化膜２２ａを形成する工程において同時に形成される。真空室となる犠牲膜２３ｂが、ＥＰＲＯＭのフローティングゲート電極となるポリシリコン膜を形成する工程において同時に形成される。可動電極を保護する第１可動電極保護膜２５ｂが、第２ゲート酸化膜２５ａを形成する工程において同時に形成される。さらに、可動電極を保護する第２可動電極保護膜２７ｂが、第１シリコン窒化膜２７ａを形成する工程において同時に形成される。そのため、ここに示した関係は、いずれも圧力センサを形成するための専用工程が不要であることを意味している。
【００２６】
次に、ｐチャネル型のＭＯＳトランジスタが形成される第２ウェル領域１３を露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクを注入マスクとして、ｐチャネル型のＭＯＳトランジスタのしきい値電圧を制御するための所定の不純物（たとえば、リンおよび二フッ化ボロン（ＢＦ2））が注入される。その後、レジストマスクが除去される。また、ｎチャネル型のＭＯＳトランジスタが形成される第３ウェル領域１４を露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクを注入マスクとして、ｎチャネル型のＭＯＳトランジスタのしきい値電圧を制御するための所定の不純物（たとえばボロン）が注入される。その後、レジストマスクが除去される。
【００２７】
次に、ＣＭＯＳ領域１７の第２ウェル領域１３においてｐチャネル型のＭＯＳトランジスタが形成される領域と、第３ウェル領域１４において、ｎチャネル型のＭＯＳトランジスタが形成される領域とを露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、エッチング処理を施すことにより、第１ゲート酸化膜２２ａの部分、第２ゲート酸化膜２５ａの部分および第１シリコン窒化膜２７ａの部分が除去されて、シリコン基板１１の表面が露出する。その後、レジストマスクは除去される。
【００２８】
次に、熱酸化処理を施すことにより、図４に示すように、第２ウェル領域１３においてｐチャネル型のＭＯＳトランジスタが形成される領域の表面に第３ゲート酸化膜２９ｂ（膜厚５〜３０ｎｍ程度）が形成され、第３ウェル領域１４において、ｎチャネル型のＭＯＳトランジスタが形成される領域の表面に第３ゲート酸化膜２９ａ（膜厚５〜３０ｎｍ程度）が形成される。
【００２９】
次に、図５に示されている、圧力センサ領域１６における可動電極３０ｄとなる導電膜３０と、ＣＭＯＳ領域１７におけるｐチャネル型とｎチャネル型のＭＯＳトランジスタのゲート電極３０ａ、３０ｂとなる導電膜３０と、ＥＰＲＯＭのゲート電極３０ｂとが、同じ材料によって形成される工程へと進む。まず、第１シリコン窒化膜２７ａ、第２可動電極保護膜２７ｂおよび第３ゲート酸化膜２９ａ、２９ｂを覆うように、所定の導電膜３０（図５参照）が形成される。この導電膜３０として、ポリシリコン膜（膜厚５０〜３００ｎｍ程度）とタングステンシリサイド（ＷＳｉ2）膜（膜厚５０〜３００ｎｍ程度）の２層構造の積層膜、いわゆるポリサイド膜として構成される。ポリシリコン膜は、ＣＶＤ法によって形成され、その形成中、または、形成直後に、リンを導入することによってｎ型のポリシリコン膜とされる。タングステンシリサイド膜は、スパッタ法、または、ＣＶＤ法によって、ポリシリコン膜を覆うように形成される。
【００３０】
次に、ＥＰＲＯＭのゲート電極をパターニングするためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、エッチング処理を施すことによりＥＰＲＯＭのゲート電極がパターニングされる。図５に示すように、ＣＭＯＳ領域１７におけるＥＰＲＯＭ（メモリセルトランジスタ）形成領域では、導電膜３０、第１シリコン窒化膜２７ａ、第２ゲート酸化膜２５ａ、ポリシリコン膜２３のパターンおよび第１ゲート酸化膜２２ａにエッチング処理が施されて、フローティングゲート電極２３ａおよびゲート電極３０ｃを含む、ＥＰＲＯＭのゲート電極が形成される。レジストマスクが除去された後、そのゲート電極を注入マスクとして、ｎ型の不純物（たとえばヒ素）を注入することにより、第１ソース・ドレイン領域３３が形成される。第１ソース・ドレイン領域３３は、図６に示されるＥＰＲＯＭに対応する。
【００３１】
後述するように、圧力センサ領域１６では、導電膜３０によって、ダイヤフラムとしての可動電極が形成されることになる。また、ＣＭＯＳ領域１７では、導電膜３０によって、ｐチャネル型のＭＯＳトランジスタのゲート電極と、ｎチャネル型のＭＯＳトランジスタのゲート電極とが形成されることになる。なお、導電膜としては、ポリシリコン膜とタングステンシリサイド膜との積層膜の他に、たとえば、ポリシリコン膜とチタンシリサイド（ＴｉＳｉ2）膜との積層膜でもよい。
【００３２】
次に、ｐチャネル型のＭＯＳトランジスタのゲート電極、ｎチャネル型のＭＯＳトランジスタのゲート電極および可動電極をパターニングするためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして導電膜３０にエッチング処理を施すことにより、図６に示すように、ＣＭＯＳ領域１７では、ｎチャネル型のＭＯＳトランジスタのゲート電極３０ｂと、ｐチャネル型のＭＯＳトランジスタのゲート電極３０ａとが形成される。また、圧力センサ領域１６では、ダイヤフラムとしての可動電極３０ｄが形成される。レジストマスクが除去された後、所定の条件のもとで熱処理を施すことにより、第１ソース・ドレイン領域３３の活性化が行われる。
【００３３】
このように、可動電極３０ｄが、ゲート電極３０ａ、３０ｂ、３０ｃとなる導電膜３０を形成する工程と、その導電膜にエッチング処理を施すことによってゲート電極３０ａ、３０ｂ、３０ｃを形成する工程とにおいて同時に形成される。
【００３４】
次に、ｎチャネル型ＭＯＳトランジスタが位置する部分のみを露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクおよびゲート電極３０ｂを注入マスクとして、ｎ型の不純物（たとえばリン）を注入することにより、ＬＤＤ領域（図７参照）が形成される。その後、レジストマスクが除去される。次に、ゲート電極３０ａ、３０ｂ、３０ｃ、可動電極３０ｄを覆うように、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate glass）膜（図示せず）が形成される。そして、そのＴＥＯＳ膜の全面に異方性のドライエッチング処理を施すことにより、図７に示すように、ゲート電極３０ａ、３０ｂ、３０ｃおよび可動電極３０ｄのそれぞれの側壁面にサイドウォール酸化膜３４が形成される。特に、可動電極３０ｄの側壁面にもサイドウォール酸化膜３４が形成されることによって、可動電極３０ｄ周辺の段差が軽減されることになる。
【００３５】
次に、第３ウェル領域１４において、ｎチャネル型のＭＯＳトランジスタが配置されている部分を露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクおよびゲート電極３０ｂを注入マスクとして、ｎ型の不純物（たとえばヒ素）を注入することにより、第２ソース・ドレイン領域３７が形成される。その後、そのレジストマスクが除去される。次に、第２ウェル領域１３においてｐチャネル型のＭＯＳトランジスタが形成される領域を露出し、他の領域を覆うレジストマスク（図示せず）が形成される。そして、そのレジストマスクおよびゲート電極３０ａを注入マスクとして、ｐ型の不純物（たとえば二フッ化ボロン）を注入することにより、第３ソース・ドレイン領域３６が形成される。
【００３６】
次に、そのレジストマスクが除去された後、所定の条件のもとでアニール処理を施すことにより、第２ソース・ドレイン領域３７および第３ソース・ドレイン領域３６が活性化される。次に、ゲート電極３０ａ、３０ｂ、３０ｃ、可動電極３０ｄを覆うように、たとえば、ＣＶＤ法により、シリコン酸化膜３５が形成される。なお、図７は、このときの工程に対応するものである。
【００３７】
次に、図８に示すように、シリコン酸化膜３５を覆うようにＴＥＯＳ系の酸化膜３８が形成される。続いて、その酸化膜３８を覆うように、シールド膜となる導電性のポリシリコン膜（図示せず）が形成される。次に、写真製版処理を施すことにより、可動電極３０ｄを覆い、他の領域を露出するレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、エッチング処理を施すことにより、露出しているポリシリコン膜が除去され、図８に示すように、可動電極３０ｄを覆うシールド膜３９が形成される。その後、レジストマスクが除去される。このとき、可動電極３０ｄ周辺の段差がサイドウォール酸化膜３４によって軽減されていることで、クラックまたはカバレッジの不足によるシールド膜３９の断線が防止されて、シールド膜３９の膜厚設定の自由度を上げることができる。
【００３８】
圧力センサ領域１６では、第１可動電極保護膜２５ｂ、第２可動電極保護膜２７ｂ、可動電極３０ｄ、酸化膜３５、３８およびシールド膜３９のそれぞれの膜厚を合計した値が、圧力センサのダイヤフラムの膜厚になり、この厚みによって圧力に対する感度特性が決まることになる。
【００３９】
また、圧力センサ領域１６では、第１可動電極保護膜２５ｂ、第２可動電極保護膜２７ｂおよび可動電極３０ｄは、それぞれＣＭＯＳ領域１７における第２ゲート酸化膜２５ａ、第１シリコン窒化膜２７ａおよびゲート電極３０ａ、３０ｂ、３０ｃを形成する工程と同時に形成される。さらに、熱処理条件もＣＭＯＳ領域１７に形成されるＭＯＳトランジスタ等の条件が適用される。このため、圧力センサとしては、大幅な変更には制約があるものの、ＣＭＯＳ領域に形成されるＭＯＳトランジスタ等の半導体素子の仕様に合わせた変更が可能である。
【００４０】
また、シールド膜３９および酸化膜３８のそれぞれの膜厚を調整することによって、可動電極３０ｄの初期の容量値（可動電極のそり量）に対する感度特性を制御することができる。さらに、圧力に対する感度特性を制御することができる。シールド膜３９の膜厚は５０〜１０００ｎｍ程度である。
【００４１】
また、シールド膜３９は、可動電極３０ｄとの間に酸化膜３８を介在させる態様で可動電極３０ｄを覆っていることにより、可動電極３０ｄが外部と直接接触するのを防止することができる。加えて、シールド膜３９を接地電位に接続することによって、外界からの電荷等の影響を遮断することができ、圧力センサの特性変動を抑制することができる。なお、高い精度が要求されない圧力センサの場合には、シールド膜を備えていない構造としてもよい。この場合には、圧力センサ領域の専用工程を省くことができる。
【００４２】
次に、図９に示すように、酸化膜３８およびシールド膜３９を覆うように、第１層間絶縁膜４０が形成される。第１層間絶縁膜４０は、ＴＥＯＳ膜４０ａ、ＢＰＳＧ（Boro Phospho Silicate Glass）膜４０ｂおよびＴＥＯＳ膜４０ｃの積層構造とされる。なお、第１層間絶縁膜としては、これらの膜に限られず、他の酸化膜を適用してもよい。また、第１層間絶縁膜４０に平坦化処理として、ＢＰＳＧ膜にエッチバック処理を施してもよい。また、ＣＭＰ（Chemical Mechanical Polishing）処理を施してもよい。
【００４３】
次に、写真製版処理を施すことにより、コンタクトホールを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ＣＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとでエッチング処理が施される。これにより、ＣＭＯＳ領域１７では、第１層間絶縁膜４０等を貫通して第１ソース・ドレイン領域３３、第２ソース・ドレイン領域３７、第３ソース・ドレイン領域３６をそれぞれ露出するコンタクトホール４１ａが形成される。一方、圧力センサ領域１６では、シールド膜３９を露出するコンタクトホール４１ｂが形成される。その後、レジストマスクが除去される。なお、図９は、このときの工程に対応するものである。
【００４４】
この場合のエッチング処理については、ウェットエッチングとドライエッチングを組み合わせたエッチング処理を施すことによって、コンタクトホール４１ａ、４１ｂを形成するようにしてもよい。この場合、コンタクトホール４１ａ、４１ｂは、図９に示されるような開口部の上部において広がりを有するコンタクトホールとなる。また、ドライエッチングのみによるエッチング処理によってコンタクトホール４１ａ、４１ｂを形成するようにしてもよい。
【００４５】
次に、図１０に示される、第１配線４３と、その上部を覆う第２層間絶縁膜４５が形成される工程へと進む。まず、金属膜を用いた第１配線等が形成される。第１層間絶縁膜４０を覆うように、バリアメタル膜とアルミニウムシリコン銅（ＡｌＳｉＣｕ）膜（いずれも図示せず）が形成される。バリアメタル膜として、たとえば、チタンナイトライド（ＴｉＮ）膜が適用される。次に、そのアルミニウムシリコン銅膜等をパターニングすることにより、ＣＭＯＳ領域１７では第１配線４３ａが形成され、圧力センサ領域１６では配線４３ｂが形成される。より具体的には、アルミニウムシリコン銅膜上にレジストマスクを形成し、そのレジストマスクをエッチングマスクとして、アルミニウムシリコン銅膜およびバリアメタル膜にエッチング処理を施し、その後、レジストマスクを除去することによって、第１配線４３ａと配線４３ｂが形成される。第１配線４３ａは、第１ソース・ドレイン領域３３、第２ソース・ドレイン領域３７および第３ソース・ドレイン領域３６のそれぞれと電気的に接続される。配線４３ｂは、シールド膜３９に電気的に接続される。
【００４６】
なお、第１配線等としては、コンタクトホール４１ａ、４１ｂにタングステンプラグを形成し、その後、バリアメタルおよびアルミニウム銅（ＡｌＣｕ）膜を形成してパターニングするようにしてもよい。このような構成の場合において適したバリアメタルとして、チタンシリサイド（ＴｉＳｉ2）またはコバルトシリサイド（ＣｏＳｉ2）膜等がある。
【００４７】
次に、図１０に示すように、第１配線４３ａおよび配線４３ｂを覆うように、第２層間絶縁膜４５が形成される。第２層間絶縁膜４５は、ＣＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとで形成される。第２層間絶縁膜４５として、たとえば、ＬＴＯ（Low Temperature Oxide）膜等が適している。なお、平坦化のために、ＳＯＧ（Spin on Glass）膜を含む積層構造を採用してもよい。また、第１層間絶縁膜の場合と同様にＣＭＰ処理を施してもよい。
【００４８】
次に、写真製版処理を施すことにより、エッチングホールとコンタクトホールを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、第２層間絶縁膜等の絶縁膜にエッチング処理を施すことによって、図１１に示すように、圧力センサ領域１６では犠牲膜をエッチングするためのエッチングホール４６ｂが形成されると同時に、ＣＭＯＳ領域１７では、第１配線４３ａを露出するコンタクトホール４６ａが形成される。エッチングホール４６ｂおよびコンタクトホール４６ａは、ＣＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとで形成される。その後、レジストマスクが除去される。
【００４９】
次に、エッチングホール４６ｂを介してウェットエッチング処理を施すことにより、ポリシリコン膜からなる犠牲膜２３ｂが除去される。図１１は、このときの工程に対応するものである。このウェットエッチング処理の薬液として、たとえば、ＴＭＡＨ（Tetra methyl Ammonium Hydroxide）が使用される。このとき、コンタクトホール４６ａが開口しているため、薬液として使用されるこのＴＭＡＨは、アルミニウム銅シリコン膜によって形成された第１配線４３ａをエッチングしない仕様のものにする必要がある。
【００５０】
また、薬液（ＴＭＡＨ）によるエッチング処理では、第２層間絶縁膜４５および第１層間絶縁膜４０を形成している酸化膜のエッチングレートに対して、犠牲膜２３ｂを形成するポリシリコン膜のエッチングレートが、５０００〜３００００倍程度（エッチング選択比５０００〜３００００程度）である。このため、ＣＭＯＳ領域に形成される半導体素子の仕様に合わせた条件のもとで形成された第２層間絶縁膜４５および第１層間絶縁膜４０によって、ＣＭＯＳ領域１７に形成される素子および圧力センサ領域１６を保護することが可能である。なお、犠牲膜２３ｂを除去する処理としては、ウェットエッチング処理の他に、二フッ化キセノン（ＸｅＦ2）等を適用したドライエッチング処理を施してもよい。
【００５１】
このように、エッチングホール４６ｂとコンタクトホール４６ａとを同時に形成することによって、そして、第２層間絶縁膜４５および第１層間絶縁膜４０によって、ＣＭＯＳ領域１７に形成される素子および圧力センサ領域１６を保護することによって、ＣＭＯＳ標準プロセスが積極的に適用されて、工程の増加を抑えて、製造コストの削減に寄与することができる。また、圧力センサを形成するための工程を追加する必要がない。これにより、熱処理に伴うＣＭＯＳ領域１７へのダメージおよびドライエッチング等によるダメージを防止することができる。また、圧力センサの製造が容易になる。さらに、半導体圧力センサとしての特性劣化を防止することができる。
【００５２】
なお、ここでは、エッチングホール４６ｂとコンタクトホール４６ａとを同時に形成している場合について説明したが、エッチングホール４６ｂ（図１１参照）とコンタクトホール４６ａとをそれぞれ別の工程において別個に形成してもよい。この場合には、まず、エッチングホール４６ｂを形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウェットエッチングとを組み合わせたエッチング処理を第２層間絶縁膜等の絶縁膜に施すことにより、エッチングホール４６ｂが形成される。その後、レジストマスクが除去される。
【００５３】
次に、薬液としてＴＭＡＨを用い、エッチングホール４６ｂを介してウェットエッチングを施して犠牲膜２３ｂを除去することにより、空隙５０（図１１参照）が形成される。次に、蒸着法またはスパッタ法により所定の金属膜を形成し、その金属膜をパターニングすることによって、後述するエッチングホール４６ｂを塞ぐ第１封止膜４８ｂ（図１２参照）が単独に形成される。金属膜として、アルミニウム（Ａｌ）膜、アルミニウムシリコン（Ａｌ−Ｓｉ）膜、アルミニウムシリコン銅（Ａｌ−Ｓｉ−Ｃｕ）膜、または、アルミニウム銅（Ａｌ−Ｃｕ）膜等、ＣＭＯＳプロセスにおいて適用されているものが使用される。なお、ここでは、エッチングホールを金属膜によって塞ぐことが目的であるため、金属膜を形成する前に前処理を施す工程は不要である。また、バリアメタル膜を形成する工程も不要である。
【００５４】
次に、コンタクトホール４６ａを形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウェットエッチングとを組み合わせたエッチング処理を第２層間絶縁膜４５に施すことにより、コンタクトホール４６ａが形成される。
【００５５】
このように、エッチングホール４６ｂとコンタクトホール４６ａとをそれぞれ別の工程において形成する場合には、工程が増えるものの、犠牲膜２３ｂをエッチングする際には、薬液として、通常のＴＭＡＨを使用することができる。また、第１封止膜４８ｂとして、最適な膜厚および膜種を選択することができ、設計の自由度が増えて半導体圧力センサの製造が容易になる。
【００５６】
当初の工程に戻って説明を続ける。犠牲膜２３ｂを除去することによって形成された空隙５０を真空室とする処理が施される。まず、たとえば、蒸着法またはスパッタ法により、ＣＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとで所定の金属膜（図示せず）が形成される。金属膜として、チタンナイトライド（ＴｉＮ）等のバリアメタル膜とアルミニウムシリコン銅（Ａｌ−Ｓｉ−Ｃｕ）膜との積層膜が形成される。このとき、真空中において積層膜が形成されることで、空隙５０が減圧されて真空室５１となり、その真空室５１が積層膜（第１封止膜４８ｂ）によって封止されることになる。
【００５７】
次に、その積層膜をパターニングすることによって、図１２に示すように、圧力センサ領域１６では、エッチングホール４６ｂ（真空室５１）を塞いで空隙を封止する第１封止膜４８ｂが形成される。また、ＣＭＯＳ領域１７では第２配線４８ａが形成される。その後、プラズマＣＶＤ法によって、ＣＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件（比較的低い温度条件等）のもとで、第１封止膜４８ｂおよび第２配線４８ａを覆うように、パッシベーション膜となる膜厚０．５〜１．０μｍ程度のシリコン窒化膜（図示せず）が形成される。
【００５８】
次に、圧力センサ領域１６において開口部が形成される部分を露出するレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとしてエッチング処理を施すことによって、開口部が形成される領域に位置するシリコン窒化膜の部分が除去される。これにより、ＣＭＯＳ領域１７では、パッシベーション膜５２ａが形成される。圧力センサ領域１６では、エッチングホール４６ｂをさらに塞ぐ第２封止膜５２ｂが形成される。これにより、真空室５１が、第１封止膜４８ｂと第２封止膜５２ｂとによって二重に封止されていることになり、信頼性の高い真空封止が可能になる。
【００５９】
なお、第１封止膜および第２配線を形成する工程としては、上述した他に、エッチングホール４６ｂとコンタクトホール４６ａとのそれぞれに、タングステン（Ｗ）等のプラグを形成し、その後、チタンシリサイド（ＴｉＳｉ2）またはコバルトシリサイド（ＣｏＳｉ2）のバリアメタル膜とアルミニウム銅（Ａｌ−Ｃｕ）膜との積層膜を形成するようにしてもよい。
【００６０】
このように、第１封止膜４８ｂと第２配線４８ａとを同時に形成し、第２封止膜５２ｂとパッシベーション膜５２ａとを同時に形成することによって、ＣＭＯＳ標準プロセスが積極的に適用されて、工程の増加を抑えて、製造コストの削減に寄与することができる。
【００６１】
次に、圧力センサ領域１６に開口部が形成される。まず、圧力センサ領域１６に開口部を形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウェットエッチングとを組み合わせたエッチング処理が施される。これにより、図１３および図１４に示すように、第２層間絶縁膜４５および第１層間絶縁膜４０が除去されて、開口部５４が形成される。こうして、半導体圧力センサの主要部分が形成される。
【００６２】
開口部５４を形成する際には、導電性のポリシリコン膜から形成されたシールド膜３９は、開口部５４を形成する際のエッチングストッパ膜として機能する。また、シールド膜３９は、エッチングのダメージから可動電極３０ｄを保護する膜となる。
【００６３】
また、開口部５４は、犠牲膜を除去して空隙を形成し、その空隙を真空室として第１封止膜等によって封止した後に、第１層間絶縁膜４０および第２層間絶縁膜４５を除去することによって形成される。このため、犠牲膜を除去して空隙を形成する工程およびエッチングホール（真空室）を第１封止膜等により塞ぐことで真空室を設ける工程では、可動電極３０ｄの上に第１層間絶縁膜４０および第２層間絶縁膜４５が積層された状態にあり、可動電極３０ｄ上に十分な剛性がある。これにより、空隙を形成する工程および空隙を封止することによって真空室を設ける工程において、可動電極３０ｄのスティッキングを防止することができる。すなわち、可動電極３０ｄが、ウェットエッチング処理の際に表面張力の影響によって固定電極（基板）側に付着する現象を防止することができる。
【００６４】
上述した半導体圧力センサでは、圧力センサ領域１６における可動電極３０ｄの一方側を、開口部５４を介して外部空間に開放させることによって、外部の圧力に対応して可動電極３０ｄが変位し、固定電極１８ａと可動電極３０ｄとの間隔（ギャップ）が変化する。半導体圧力センサでは、この間隔の変化を容量値の変化として検出することによって、圧力値が測定される。また、可動電極３０ｄの直下に位置する真空室５１の圧力を基準圧力とすることで、この半導体圧力センサは絶対圧センサとして機能させることができる。
【００６５】
つまり、上述した半導体圧力センサは、容量の変化を圧力値として測定する容量式の半導体圧力センサであり、容量値は、可動電極３０ｄと固定電極１８ａとの間の間隔の変化を容量値の変化として圧力値が測定される。容量値として、より正確には、固定電極１８ａと真空室５１との間に位置する固定電極保護膜２２ｂの容量値（容量値Ａ）、可動電極３０ｄと真空室５１との間に位置する第１可動電極保護膜２５ｂおよび第２可動電極保護膜２７ｂのそれぞれの容量値（容量値Ｂおよび容量値Ｃ）、ならびに、真空室５１の容量値（容量値Ｄ）を合わせた容量値（合計値）である。
【００６６】
このうち、外部の圧力によって容量が変化するのは真空室５１の容量値Ｄだけであるため、圧力値をより精度よく測定するためには、容量値Ａ〜Ｃのそれぞれの初期の容量値（初期値）を正確に把握する必要がある。
【００６７】
ところが、固定電極保護膜２２ｂでは、この固定電極保護膜２２ｂとなる第１ゲート酸化膜２２ａを形成する際の膜厚のばらつき、および、犠牲膜２３ｂをエッチングにより除去する際の固定電極保護膜２２ｂの膜減り量のばらつきのために、容量値Ａの初期値を把握することは難しい。
【００６８】
また、第１可動電極保護膜２５ｂでは、この第１可動電極保護膜２５ｂとなる第２ゲート酸化膜２５ａを形成する際の膜厚のばらつき、および、犠牲膜２３ｂをエッチングにより除去する際の第１可動電極保護膜２５ｂの膜減り量のばらつきのために、容量値Ａと同様に、容量値Ｂの初期値を把握することは難しい。
【００６９】
さらに、第２可動電極保護膜２７ｂでは、この第２可動電極保護膜２７ｂとなる第１シリコン窒化膜２７ａを形成する際の膜厚のばらつきのために、やはり容量値Ｃの初期値を把握することは難しい。
【００７０】
このような初期値のばらつきをキャンセルするために、図１５に示すように、圧力センサ領域１６において、開口部５４が形成された検出用の圧力センサ領域１６ａの近傍に、開口部が形成されていない参照用の圧力センサ領域１６ｂを配置させる手法について説明する。
【００７１】
参照用の圧力センサ領域１６ｂでは、可動電極３０ｄを覆うように第１層間絶縁膜４０および第２層間絶縁膜４５が残されている。また、可動電極３０ｄを覆うように、配線４３ｂ、第１封止膜４８ｂおよび第２封止膜５２ｂが形成されている。これにより、参照用の圧力センサ領域１６ｂでは、外部の圧力の変化に対して、可動電極３０ｄと固定電極１８ａとの間隔が容易に変化しない。このため、検出用の圧力センサの容量値の変化から参照用の圧力センサの容量値の変化を差し引くことで、容量値Ａ〜Ｃの初期値のばらつきをキャンセルすることができ、外部の圧力変化による容量値の変化をより精度よく検知することができる。その結果、精度の高い圧力値を測定することができる。
【００７２】
なお、参照用の圧力センサとしては、可動電極の下方に複数のアンカーを形成し、可動電極をシリコン基板に固定することによって、外部の圧力が変化しても可動電極が変動しない構造にしてもよい。また、図１５に示される実施例では、可動電極３０ｄ上に、配線４３ｂ、第１封止膜４８ｂおよび第２封止膜５２ｂを積層させた構造とされているが、第１層間絶縁膜４０および第２層間絶縁膜４５だけの積層構造としても、同様の効果が得られる。
【００７３】
上述した半導体圧力センサの製造方法では、固定電極１８ａを保護する固定電極保護膜２２ｂが、第１ゲート酸化膜２２ａを形成する工程において同時に形成される。除去されることで真空室５１となる犠牲膜２３ｂが、ＥＰＲＯＭのフローティングゲート電極となるポリシリコン膜を形成する工程において同時に形成される。可動電極を保護する第１可動電極保護膜２５ｂが、第２ゲート酸化膜２５ａを形成する工程において同時に形成される。可動電極をさらに保護する第２可動電極保護膜２７ｂが、第１シリコン窒化膜２７ａを形成する工程において同時に形成される。可動電極３０ｄが、ゲート電極３０ａ、３０ｂ、３０ｃを形成する工程において同時に形成される。第１封止膜４８が、第２配線４８ａを形成する工程において同時に形成される。第２封止膜５２ｂが、パッシベーション膜５２ａを形成する工程において同時に形成される。
【００７４】
これにより、ＣＭＯＳ標準プロセスが積極的に適用されて、製造工程の増加を抑えて、生産コストの削減に寄与することができる。また、半導体圧力センサを形成するための製造工程を追加する必要がない。これにより、熱処理に伴うＣＭＯＳ領域１７へのダメージおよびドライエッチング等によるダメージを防止することができる。また、半導体圧力センサの製造が容易になる。さらに、半導体圧力センサとしての特性劣化を防止することができる。
【００７５】
また、犠牲膜２３ｂを除去する際には、圧力センサ領域１６は第１層間絶縁膜４０および第２層間絶縁膜４５によって保護される。その第１層間絶縁膜４０および第２層間絶縁膜４５は、ＣＭＯＳ領域１７に第１層間絶縁膜４０および第２層間絶縁膜４５を形成する工程において形成される。これにより、犠牲膜２３ｂを除去する前に、圧力センサ領域を保護する膜を別途形成する必要がなく、さらに、犠牲膜を除去した後に、保護膜を別途除去する必要もなくなる。その結果、製造工程の削減を図り、生産コストを低減することができる。また、第１層間絶縁膜４０および第２層間絶縁膜４５によって、圧力センサ領域１６とＣＭＯＳ領域１７へのプロセスダメージを抑制することができる。
【００７６】
また、圧力センサ領域１６では、可動電極３０ｄは導電性のポリシリコン膜からなるシールド膜３９によって覆われている。これにより、可動電極３０ｄが外部と直接接触するのを防止することができる。また、可動電極３０ｄを覆うシールド膜３９を接地電位に接続することで、シールド膜３９に対する外部からの電荷等の影響を遮断することができる。これにより、半導体圧力センサとしての特性の変動を抑制することができる。
【００７７】
さらに、可動電極３０ｄを覆う第１層間絶縁膜４０および第２層間絶縁膜４５に開口部５４を形成するためのエッチング処理に際に、シールド膜３９はエッチングストッパ膜として機能する。これにより、エッチング処理に伴うダメージから可動電極３０ｄを保護することができる。また、シールド膜３９の膜厚（導電性のポリシリコン膜の膜厚）を調整することによって、可動電極３０ｄの応力特性および圧力検出感度特性を制御することができる。
【００７８】
さらに、参照用の圧力センサ領域１６ｂを形成し、検出用の圧力センサ領域１６ａの圧力センサの容量値の変化から参照用の圧力センサの容量値の変化を差し引くことで、容量値の初期値のばらつきをキャンセルすることができる。これにより、外部の圧力変化による容量値の変化をより精度よく検知することができて、精度の高い圧力値を測定することができる。
【００７９】
また、犠牲膜を除去して空隙を形成する工程およびエッチングホール４６ｂを第１封止膜等によって塞ぐことで真空室５１を設ける工程では、可動電極３０ｄの上に第１層間絶縁膜４０および第２層間絶縁膜４５が積層された状態にある。これにより、可動電極３０ｄ上には十分な剛性があり、空隙を形成する工程および真空室を設ける工程において、可動電極３０ｄのスティッキングを防止することができる。
【００８０】
実施の形態２
前述した半導体圧力センサでは、固定電極として、不純物を拡散させた拡散領域からなる固定電極を例に挙げて説明した。ここでは、その固定電極として、たとえば、ドープトポリシリコン膜のように、導電性のポリシリコン膜からなる固定電極を備えた半導体圧力センサについて説明する。なお、製造工程における各構成について、実施の形態１と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
【００８１】
前述した図１に示す工程と同様の工程を経た後、図２において説明したＬＯＣＯＳ法によって、図１６に示すように、圧力センサ領域１６ではフィールド酸化膜１９が形成され、ＣＭＯＳ領域１７ではフィールド酸化膜１５、１９が形成される。次に、フィールド酸化膜１５、１９を覆うように、導電性のドープトポリシリコン膜（図示せず）が形成される。そして、写真製版処理を施すことにより、固定電極をパターニングするためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとしてエッチング処理を施すことにより、固定電極１８ｂが形成される。その後、図３〜図１３に示す工程と同様の工程を経て、図１７に示すように、半導体圧力センサの主要部分が完成する。
【００８２】
上述した半導体圧力センサでは、前述した半導体圧力センサによって得られる効果に加えて、次のような効果が得られる。すなわち、フィールド酸化膜１９上に、導電性のポリシリコン膜からなる固定電極１８ｂが形成されることで、固定電極１８ｂとシリコン基板１１との寄生容量、および、固定電極１８ｂと第１ウェル領域１２との寄生容量が減少する。これにより、初期の容量値が減少し、圧力変化によって可動電極３０ｄが変位した際の容量値の変化の割合が相対的に大きくなる。その結果、圧力検出感度を上げることができる。
【００８３】
なお、フィールド酸化膜１９上に固定電極１８ｂが形成される構造では、そのフィールド酸化膜１９が形成される圧力センサ領域１６のシリコン基板の上面を、あらかじめエッチング処理等によって下方に後退させるようにしてもよい。これによって、ＣＭＯＳ領域１７との段差が軽減されるので、後の工程における写真製版処理を精度よく行うことができる。
【００８４】
実施の形態３
ここでは、真空室を形成するためのエッチングホールを塞ぐ第１封止膜とＣＭＯＳ領域の第２配線とを、それぞれ別の製造工程において形成する場合について説明する。なお、製造工程における各構成について、実施の形態１と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
【００８５】
この実施の形態では、まず、実施の形態１において説明した図１〜図１０に示す工程と同様の工程を経た後、圧力センサ領域にエッチングホールが形成される。このとき、エッチングホール４６ｂを形成するためのレジストマスク（図示せず）が形成される。次に、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウェットエッチングとを組み合わせたエッチング処理を第２層間絶縁膜等に施すことにより、図１８に示すように、エッチングホール４６ｂが形成される。その後、レジストマスクが除去される。
【００８６】
次に、薬液としてＴＭＡＨを用い、エッチングホール４６ｂを介してウェットエッチングを施し、ポリシリコン膜からなる犠牲膜２３ｂを除去することにより、空隙５０が形成される。次に、蒸着法またはスパッタ法により所定の金属膜（図示せず）が形成される。このとき、真空中において金属膜が形成されることで、空隙５０が減圧されて真空室５１となり、その真空室５１が金属膜（第１封止膜４８ｂ）によって封止されることになる。
【００８７】
次に、その金属膜をパターニングすることによって、図１９に示すように、エッチングホール４６ｂを塞ぐ第１封止膜４８ｂが形成される。金属膜として、アルミニウム（Ａｌ）膜、アルミニウムシリコン（Ａｌ−Ｓｉ）膜、アルミニウムシリコン銅（Ａｌ−Ｓｉ−Ｃｕ）膜、または、アルミニウム銅（Ａｌ−Ｃｕ）膜等、ＣＭＯＳプロセスにおいて適用されているものが使用される。なお、ここでは、エッチングホールを金属膜によって塞ぐことが目的であるため、金属膜を形成する前に前処理を施す工程は不要とされる。また、バリアメタル膜を形成する工程も不要とされる。
【００８８】
次に、コンタクトホール４６ａを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウェットエッチングとを組み合わせたエッチング処理を第２層間絶縁膜に施すことにより、図２０に示すように、ＣＭＯＳ領域１７では、コンタクトホール４６ａが形成される。その後、レジストマスクが除去される。
【００８９】
次に、蒸着法またはスパッタ法により、ＣＭＯＳ領域１７に形成される素子の仕様に合わせた条件のもとで所定の金属膜が形成される。金属膜として、チタンナイトライド（ＴｉＮ）等のバリアメタル膜とアルミニウムシリコン銅（Ａｌ−Ｓｉ−Ｃｕ）膜との積層膜が形成される。そして、その積層膜にパターニングを施すことによって、図２０に示すように、ＣＭＯＳ領域１７では第２配線６０ａが形成されるとともに、圧力センサ領域１６では、第１封止膜４８ｂを覆うように第２封止膜６０ｂが形成される。
【００９０】
次に、図１２に示す工程において説明したのと同様にして、図２０に示すように、ＣＭＯＳ領域１７では、パッシベーション膜５２ａが形成される。圧力センサ領域１６では、パッシベーション膜５２ｃが形成される。なお、ＣＭＯＳ領域１７では、多層配線が形成されない配線構造の場合には、パッド部（図示せず）のみにコンタクトホールを形成し、第２配線を形成することなくパッシベーション膜を形成してパターニングするようにしてもよい。次に、図１３に示す工程と同様の工程を経て、図２１に示すように、圧力センサ領域１６に開口部５４が形成される。こうして、半導体圧力センサの主要部分が完成する。
【００９１】
上述した半導体圧力センサでは、真空室５１を形成するためのエッチングホール４６ｂを塞ぐ第１封止膜４８ｂとＣＭＯＳ領域の第２配線６０ａとを、それぞれ別の製造工程において形成する他は、実施の形態１において説明した製造工と同様の工程を経て形成される。これにより、実質的に、実施の形態１において説明した効果と同様の効果が得られる。
【００９２】
さらに、上述した半導体圧力センサでは、第１封止膜４８ｂと第２配線６０ａとをそれぞれ別の製造工程において形成することで、封止膜を形成する前の処理（前処理）が不要になる。これにより、第１封止膜４８ｂとして、最適な膜厚および膜種を選択することができる等、設計の自由度が増すことになるので、半導体圧力センサの製造が容易になる。特に、この前処理では、ウェットエッチング処理が施されることから、空隙５０部分のスティッキングの原因になっており、第１封止膜４８ｂを形成する工程を、前処理が不要とされる専用工程にすることで、容易に精度の高い半導体圧力センサを得ることができる。また、エッチングホール４６ｂは、第１封止膜４８ｂおよび第２封止膜６０ｂによって塞がれることで、真空室５１を確実に封止することができる。
【００９３】
実施の形態４
ここでは、固定電極として、ソース・ドレイン領域を備えたＦＥＴ（Field Effect Transistor）動作型の半導体圧力センサについて説明する。なお、製造工程における各構成について、実施の形態１と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
【００９４】
この実施の形態では、まず、前述した図１に示す工程と同様の工程を経た後、圧力センサ領域１６では、ｎ型の第１ウェル領域１２ａに加えて、ｐ型の第４ウェル領域１２ｂ（図２２、図２３参照）が形成される。次に、図２において説明したＬＯＣＯＳ法によって、圧力センサ領域１６ではフィールド酸化膜１９（図２２、図２３参照）が形成される。
次に、図２２に示すように、圧力センサ領域１６ｃでは、ｐ型のソース・ドレイン領域を形成するためのレジストマスク９２が形成される。そして、そのレジストマスク９２を注入マスクとして、ｐ型の不純物（たとえばボロン）を注入することにより、１対のｐ型のソース・ドレイン領域５５が形成される。その後、レジストマスク９２が除去される。
【００９５】
次に、図２３に示すように、圧力センサ領域１６ｄでは、ｎ型のソース・ドレイン領域を形成するためのレジストマスク９３が形成される。そして、そのレジストマスク９３を注入マスクとして、ｎ型の不純物（たとえばヒ素）を注入することにより、１対のｎ型のソース・ドレイン領域５６が形成される。その後、レジストマスク９３が除去される。続いて、図３〜図１３に示す工程と同様の工程を経て、図２４に示すように、ＦＥＴ動作型の半導体圧力センサの主要部分が完成する。
【００９６】
ＦＥＴ動作型の半導体圧力センサでは、圧力センサ領域１６ｃに、ｐチャネル型のＦＥＴ動作型の圧力センサが形成され、圧力センサ領域１６ｄに、ｎチャネル型のＦＥＴ動作型の圧力センサが形成されている。ｐチャネル型のＦＥＴ動作型の圧力センサには、固定電極として、ｐ型のソース・ドレイン領域５５が形成されている。ｎチャネル型のＦＥＴ動作型の圧力センサには、固定電極として、ｎ型のソース・ドレイン領域５６が形成されている。
【００９７】
この半導体圧力センサでは、圧力によって可動電極３０ｄが変位すると、シリコン基板１と可動電極３０ｄとの間隔が変化して容量値が変化する。このため、一対のｐ型（ｎ型）のソース・ドレイン領域５５（５６）において、一方のソース・ドレイン領域５５（５６）から他方のソース・ドレイン領域５５（５６）へ流れる電流値が変化する。この電流値の変化が圧力値として測定されることになる。
【００９８】
上述した半導体圧力センサでは、固定電極として、一対のｐ型（ｎ型）のソース・ドレイン領域５５（５６）が形成される他は、実施の形態１において説明した製造工と同様の工程を経て形成される。これにより、実質的に、実施の形態１において説明した効果と同様の効果が得られる。
【００９９】
実施の形態５
ここでは、ＣＭＯＳ領域にコンタクトホールを形成する前に、真空室（エッチングホール）を形成する場合について説明する。なお、製造工程における各構成について、実施の形態１と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
【０１００】
この実施の形態では、まず、前述した図１〜図８に示す工程と同様の工程を経た後、図２５に示すように、第１層間絶縁膜４０が形成される。次に、写真製版処理を施すことにより、エッチングホールを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとしてエッチング処理を施すことによって、図２６に示すように、圧力センサ領域１６では犠牲膜をエッチングするためのエッチングホール７０が形成される。その後、レジストマスクが除去される。
【０１０１】
次に、エッチングホール７０を介してウェットエッチングを施し犠牲膜２３ｂを除去することによって、空隙５０が形成される。なお、図２６はこのときの工程に対応するものである。ウェットエッチング処理の薬液として、たとえば、ＴＭＡＨが使用される。また、ウェットエッチング処理の他に、二フッ化キセノン（ＸｅＦ2）を適用したドライエッチング処理を施してもよい。
【０１０２】
次に、空隙５０を真空室とする処理が施される。たとえば、蒸着法またはスパッタ法により所定の金属膜が形成される。金属膜として、アルミニウム（Ａｌ）膜、アルミニウムシリコン（Ａｌ−Ｓｉ）膜、アルミニウムシリコン銅（Ａｌ−Ｓｉ−Ｃｕ）膜、または、アルミニウム銅（Ａｌ−Ｃｕ）膜等、ＣＭＯＳプロセスにおいて適用されているものが使用される。このとき、真空中において金属膜が形成されることで、空隙５０が減圧されて真空室５１となり、その真空室５１が金属膜（第１封止膜７１）によって封止されることになる。
【０１０３】
次に、その金属膜をパターニングすることによって、図２７に示すように、エッチングホール７０（真空室５１）を塞いで空隙を封止する第１封止膜７１が形成される。なお、ここでは、エッチングホールを金属膜によって塞ぐことが目的であるため、金属膜を形成する前に前処理を施す工程は不要とされる。また、バリアメタル膜を形成する工程も不要とされる。
【０１０４】
次に、写真製版処理を施すことにより、コンタクトホールを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ＣＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとでエッチング処理が第１層間絶縁膜等に施される。これにより、図２８に示すように、ＣＭＯＳ領域１７ではコンタクトホール４１ａが形成され、圧力センサ領域１６ではコンタクトホール４１ｂが形成される。その後、レジストマスクが除去される。
【０１０５】
次に、第１配線を形成するに先立ち、その前処理として、希フッ酸（ＨＦ）を用いたライトエッチ処理を施すことによって、コンタクトホール４１ａ、４１ｂ内の自然酸化膜（図示せず）が除去される。次に、第１層間絶縁膜４０を覆うように、バリアメタル膜とアルミニウムシリコン銅（ＡｌＳｉＣｕ）膜（いずれも図示せず）が形成される。バリアメタル膜として、たとえば、チタンナイトライド（ＴｉＮ）膜が適用される。そして、そのアルミニウムシリコン銅膜等をパターニングすることにより、図２９に示すように、ＣＭＯＳ領域１７では第１配線４３ａが形成される。圧力センサ領域１６では、シールド膜３９に電気的に接続される配線４３ｂが形成され、エッチングホール７０を塞ぐ第２封止膜４３ｃが形成される。
【０１０６】
次に、ＣＭＯＳ領域１７に形成される半導体素子の仕様に合わせた条件のもとで、第２封止膜４３ｃおよび第１配線４３ａを覆うように、パッシベーション膜となる膜厚０．５〜１．０μｍ程度のシリコン窒化膜（図示せず）が形成される。
【０１０７】
次に、圧力センサ領域１６において開口部が形成される部分を露出するレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとしてエッチング処理を施すことによって、開口部が形成される領域に位置するシリコン窒化膜の部分が除去される。これにより、図２９に示すように、ＣＭＯＳ領域１７では、パッシベーション膜５２ａが形成される。圧力センサ領域１６では、エッチングホール７０をさらに塞ぐパッシベーション膜５２ｃが形成される。
【０１０８】
次に、圧力センサ領域に開口部を形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウェットエッチングとを組み合わせたエッチング処理が施される。これにより、図３０および図３１に示すように、検出用の圧力センサ領域１６ａでは、第１層間絶縁膜４０が除去されて開口部５４が形成される。一方、参照用の圧力センサ領域１６ｂでは、第１層間絶縁膜４０が残された状態になる。図３１では、第１層間絶縁膜４０の上に、さらに、配線４３ｂが積層されているが、第１層間絶縁膜４０だけでもよい。こうして、半導体圧力センサの主要部分が形成される。
【０１０９】
上述した半導体圧力センサでは、基本的に、第２層間絶縁膜および第２配線が形成されないことを除いて、実施の形態１において説明した製造工と同様の工程を経て形成される。これにより、実質的に、実施の形態１において説明した効果と同様の効果が得られる。
【０１１０】
実施の形態６
ここでは、第２層間絶縁膜を２回に分割して形成する場合について説明する。この場合、１回目に形成される第１分割膜の部分が、犠牲膜をエッチング処理によって除去する際の保護膜となる、２回目に形成される第２分割膜の部分が、エッチングホールを塞ぐ膜となる。なお、製造工程における各構成について、実施の形態１と同様の構成については同一符号を付し、必要である場合を除いてその説明を繰り返さないこととする。
【０１１１】
この実施の形態では、まず、前述した図１〜図９に示す工程と同様の工程を経た後、図３２に示すように、ＣＭＯＳ領域１７では第１配線４３ａが形成され、圧力センサ領域１６では配線４３ｂが形成される。なお、第１配線等としては、バリアメタル膜とアルミニウムシリコン銅（ＡｌＳｉＣｕ）膜の積層膜が形成される。バリアメタル膜として、たとえば、チタンナイトライド（ＴｉＮ）膜が適用される。
【０１１２】
また、第１配線等としては、コンタクトホール４１ａ、４１ｂにタングステンプラグを形成し、その後、バリアメタルおよびアルミニウム銅（ＡｌＣｕ）膜を形成してパターニングするようにしてもよい。この場合、バリアメタルとして、チタンシリサイド（ＴｉＳｉ2）またはコバルトシリサイド（ＣｏＳｉ2）膜等がある。
【０１１３】
次に、図３２に示すように、第１配線４３ａおよび配線４３ｂを覆うように、第２層間絶縁膜のうち１回目の分割膜として、第１分割膜８０が形成される。この第１分割膜８０は、後述する犠牲膜２３ｂをエッチング処理によって除去する際に、第１配線４３ａおよび配線４３ｂを保護する保護膜として形成される。犠牲膜２３ｂは、ＴＭＡＨを適用したウェットエッチング処理、または、二フッ化キセノン（ＸｅＦ2）等を適用したドライエッチング処理によって除去される。このエッチング処理では、酸化膜に対するエッチング選択比が大きいことから、第１分割膜８０の膜厚としては、５０〜３００ｎｍ程度の膜厚をもって、第１配線４３ａおよび配線４３ｂを保護することができる。
【０１１４】
次に、写真製版処理を施すことにより、エッチングホールを形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとしてエッチング処理を施すことによって、図３３に示すように、犠牲膜をエッチングするためのエッチングホール８１が形成される。次に、エッチングホール８１を介してウェットエッチング処理を施すことにより、犠牲膜２３ｂが除去される。なお、図３３は、このときの工程に対応するものである。ウェットエッチング処理の薬液として、たとえば、ＴＭＡＨが使用される。
【０１１５】
ＴＭＡＨを適用した犠牲膜２３ｂ（ポリシリコン膜）のエッチング処理では、第１分割膜８０のエッチングレートに対する犠牲膜２３ｂのエッチングレート（エッチング選択比）が、５００〜３０００程度である。このため、犠牲膜２３ｂのエッチングレートに対して、第１分割膜８０のエッチングレートは十分に低く、膜厚５０〜３００ｎｍ程度の第１分割膜８０によって、第１配線４３ａおよび配線４３ｂを十分に保護することができる。
【０１１６】
次に、図３４に示すように、第２層間絶縁膜のうち２回目の分割膜として、第２分割膜８２が形成される。このとき、真空中において第２分割膜８２が形成されることで、空隙５０が減圧され、さらに、エッチングホールが第２分割膜８２によって塞がれることで、真空室５１が設けられる。第２分割膜８２の膜厚は、５００〜１５００ｎｍ程度である。
【０１１７】
第１分割膜８０の膜厚と第２分割膜８２の膜厚とを合わせた膜厚は、ＣＭＯＳプロセスにおいて適用されている、膜厚５００〜１５００ｎｍ程度の第２層間絶縁膜の膜厚になるように設定されている。これにより、ＣＭＯＳ標準プロセスが積極的に適用されて、製造工程の増加を抑えることができる。また、半導体圧力センサの製造が容易になる。さらに、半導体圧力センサとしての特性劣化を防止することができる。
【０１１８】
次に、所定の開口部を形成するためのレジストマスク（図示せず）が形成される。そして、そのレジストマスクをエッチングマスクとして、ドライエッチング処理またはドライエッチングとウェットエッチングとを組み合わせたエッチング処理が施される。これにより、図３５に示すように、圧力センサ領域１６では、第２層間絶縁膜４５である第１分割膜８０および第２分割膜８２と、第１層間絶縁膜４０とが除去されて、開口部８４が形成される。ＣＭＯＳ領域１７では、パッド用の開口部８３が形成される。その後、レジストマスクが除去される。
【０１１９】
次に、第２分割膜８２を覆うように、パッシベーション膜となるシリコン窒化膜（図示せず）が形成される。次に、そのシリコン窒化膜をパターニングすることにより、図３６に示すように、パッシベーション膜８５が形成される。このパターニングによって、圧力センサ領域１６では、可動電極３０ｄの直上に位置するシリコン窒化膜の部分が除去される。ＣＭＯＳ領域１７では、パッドの直上に位置するシリコン窒化膜の部分が除去される。こうして、半導体圧力センサの主要部分が形成される。
【０１２０】
上述した半導体圧力センサでは、第２層間絶縁膜が分割されて形成されることを除いて、実施の形態１において説明した製造工と同様の工程を経て形成される。これにより、実質的に、実施の形態１において説明した効果と同様の効果が得られる。
【０１２１】
また、その第２層間絶縁膜として、保護膜としての第１分割膜８０と封止膜としての第２分割膜８２とが形成される。この第１分割膜８０と第２分割膜８２も、ＣＭＯＳ標準プロセスによって形成されることで、半導体圧力センサを容易に製造することができる。また、半導体圧力センサとしての特性劣化を防止することができる。
【０１２２】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０１２３】
本発明は、フローティングゲート電極を有するトランジスタ（ＥＰＲＯＭのメモリセル）を含むＣＭＯＳ回路を備えた半導体圧力センサに有効に利用される。
【符号の説明】
【０１２４】
１０  半導体圧力センサ装置、１１  シリコン基板、１２、１２ａ  第１ウェル領域、１３  第２ウェル領域、１４  第３ウェル領域、１２ｂ  第４ウェル領域、１６  圧力センサ領域、１６ａ  検出用の圧力センサ領域、１６ｂ  参照用の圧力センサ領域、１６ｃ  ｎチャネル型の圧力センサ領域、１６ｄ  ｐチャネル型の圧力センサ領域、１７  ＣＭＯＳ領域、１８、１８ａ、１８ｂ  固定電極、１５、１９  フィールド酸化膜、２０  チャネルストッパ、２１  下敷酸化膜、２２ａ  第１ゲート酸化膜、２２ｂ  固定電極保護膜、２３ａ  フローティングゲート電極、２３ｂ  犠牲膜、２５ａ  第２ゲート酸化膜、２５ｂ  第１可動電極保護膜、２７ａ  第１シリコン窒化膜、２７ｂ  第２可動電極保護膜、２９ａ、２９ｂ  第３ゲート酸化膜、３０  導電膜、３０ａ、３０ｂ、３０ｃ  ゲート電極、３０ｄ  可動電極、３３  第１ソース・ドレイン領域、３６  第２ソース・ドレイン領域、３７  第３ソース・ドレイン領域、３４  サイドウォール酸化膜、３５、３８  酸化膜、３９  シールド膜、４０  第１層間絶縁膜、４０ａ  ＴＥＯＳ膜、４０ｂ  ＢＰＴＥＯＳ膜、４０ｃ  ＴＥＯＳ膜、４１ａ、４１ｂ、４６ａ  コンタクトホール、４３ａ  第１配線、４３ｂ  配線、４５  第２層間絶縁膜、４６ｂ、７０、８１  エッチングホール、４８ａ  第２配線、４８ｂ、４９、７１  第１封止膜、６０ａ、６０ｂ、４３ｃ、５２ｂ  第２封止膜、５０  空隙、５１  真空室、５４、８３、８４  開口部、５５  ｐ型ソース・ドレイン領域、５６  ｎ型ソース・ドレイン領域、５２ａ、５２ｃ、８５  パッシベーション膜、８０  第１分割膜、８２  第２分割膜、９１、９２、９３  レジストパターン。
【図１】
2014115153.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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