(57)【要約】【課題】半導体素子の主面に中空構造を有する封止膜をウエハレベルで形成して、中空封止構造を有するウエハレベルチップスケールパッケージを実現する。【解決手段】半導体デバイス表面にＴＥＯＳ酸化膜を形成後、このＴＥＯＳ酸化膜表面に通気性を有するをＰＳＧ膜とＳｉＮ膜を形成して、その上にＰｏｌｙ−Ｓｉ膜を形成する。さらに、ＰＳＧ膜、ＳｉＮ膜、Ｐｏｌｙ−Ｓｉ膜を通過して、ガス状ＨＦにより犠牲層を除去して、最上層はＰｏｌｙ−Ｓｉ／ＳｉＣ膜で被覆する。  半導体素子上に薄膜中空封止構造のチップスケールパッケージを実現可能にする。【選択図】  図１
2014065099.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に複数個の半導体素子が形成された半導体装置であって、
半導体基板と、
前記半導体基板に形成された絶縁膜層（ＢＯＸ層）からなる壁面と、
少なくともＰｏｌｙ−Ｓｉ薄膜を備えた無機薄膜からなる表面とで構成される中空空間に、前記電気機械素子の可動部が配置されていることを特徴とする半導体装置。
【請求項２】
前記Ｐｏｌｙ−Ｓｉ膜上に、ＳｉＣ膜がさらに形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記無機薄膜を開口して、外部回路との電気接続を行うＩ／Ｏ電極が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記複数個の半導体素子は、電気機械素子または化合物半導体素子であることを特徴とする請求項１に記載の集積半導体装置。
【請求項５】
半導体基板上に複数個の半導体素子が形成された表面を有する半導体装置の製造方法であって、
前記半導体基板表面に、絶縁膜層（ＢＯＸ層）を形成する工程と、その表面にＳＯＩ層を形成する工程と、このＳＯＩ層の一部を除去して電気機械素子の可動部とする工程と、ＳＯＩ層及びＳＯＩ層がエッチング除去されて露出した絶縁膜層（ＢＯＸ層）の表面にＴＥＯＳ酸化膜を形成する工程と、その表面にＰｏｌｙ−Ｓｉ薄膜層を少なくとも備えた無機薄膜を形成する工程と、この基板を気相ＨＦ処理することにより、前記絶縁膜層（ＢＯＸ層）及びＴＥＯＳ膜一部を除去してその内部に電気機械素子の可動部が配置された中空部を形成する工程を少なくとも有することを特徴とする半導体装置の製造方法。
【請求項６】
前記Ｐｏｌｙ−Ｓｉ膜上に、さらにＰｏｌｙ−Ｓｉ膜またはＳｉＣ膜を形成することを特徴とする請求項５に記載の集積半導体装置の製造方法。
【請求項７】
前記ＴＥＯＳ酸化膜上に、外部回路との電気的接続を行うＩ／Ｏ電極を形成する工程を有していることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
前記の半導体素子は、電気機械素子または化合物半導体であることを特徴とする請求項５に記載の集積半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施の形態は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置は高集積化技術が進行して、その半導体を構成する半導体素子の集積化技術も高密度化が求められている。特に、最近の半導体装置の高集積化技術には、高性能半導体素子（ＬＳＩ）の集積化技術と共に、電気機械素子（ＭＥＭＳ）の集積化技術が必要になっている。
【０００３】
ＭＥＭＳ(Micro Electro Mechanical System)はシリコン微細加工プロセスを用いて製作されるミクロな構造体を有する電気機械素子である。ＭＥＭＳは、圧力センサ、加速度センサ、ＲＦフィルターなど幅広い電子部品分野で応用が期待されている。このようなＭＥＭＳをＬＳＩと集積化する技術の１つとして、各々のＬＳＩとＭＥＭＳを積層する高密度３次元実装技術があるが、ＬＳＩとＭＥＭＳに縦方向の貫通穴を形成する必要があることからプロセスコストが高い課題があるため、貫通孔を形成しないで低コストで同一平面上に高集積化する技術が要求されていた。
【０００４】
同一平面上に高集積化する方法には、代表的には、ＳＯＣ(System on Chip)とＳＩＰ(System in Package)の２方式がある。ＳＯＣは、複数の素子（デバイス）を１チップ上に形成することにより集積する方法である。ＳＯＣはデバイス集積度を高くすることが可能であるが、集積できるデバイスの種類に制限がある課題があった。例えば、Ｓｉ基板上にＧａＡｓなどの別の結晶系からなるデバイスを形成することは、プロセスの違いなどから困難である。また、新規なＳＯＣを実現する場合の設計期間が長く、開発コストが高くなるという課題があった。
【０００５】
このＳＯＣに対して、ＳＩＰは、各々のＬＳＩチップを個別に形成した後、それぞれを個別に集積基板上に搭載するものである。このＳＩＰは、各々のチップは個別に形成できるため、集積するチップに対する制限がない。さらに、新規システムを実現する場合にも、既存のチップの利用が可能であるため、設計期間を短縮できることから開発コストを安価にできる利点がある。しかしながら、チップ集積密度は、各々のチップを搭載する回路基板に依存するため、ＳＯＣに比較してチップ配置の高密度化が困難である課題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６０８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の実施の形態は、中空構造を有する半導体装置をウエハレベルチップスケールパッケージとして実現することで、電子機器の高密度実装を容易に可能にすることを目的としている。
【課題を解決するための手段】
【０００８】
本発明の実施の形態にかかる半導体装置は、半導体基板表面に少なくとも含む複数個の半導体素子が形成された表面を有する。そして、この半導体装置は、半導体基板上に、絶縁膜からなる壁面及び少なくともＰｏｌｙ−Ｓｉ薄膜を備えた無機薄膜からなる表面を有する中空構造を備えている。
【０００９】
本発明の他の実施の形態にかかる半導体装置の製造方法は、半導体基板上に少なくとも含む複数個の半導体素子が形成された表面を有する半導体装置の製造方法である。この製造方法は、半導体基板表面に、絶縁膜層（ＢＯＸ層）を形成する工程と、その表面にＳＯＩ層を形成する工程と、このＳＯＩ層の一部を除去する工程と、ＳＯＩ層及びＳＯＩ層がエッチング除去されて露出した絶縁膜層の表面にＴＥＯＳ膜を形成する工程と、その表面にＰｏｌｙ−Ｓｉ薄膜層を少なくとも備えた無機薄膜を形成する工程と、この基板を気相ＨＦ処理することにより、前記絶縁膜層及びＴＥＯＳ膜の一部を除去して中空部を形成する工程を少なくとも有するものである。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態に係る半導体装置の例を示す要部断面図である。
【図２】他の実施の形態に係る半導体装置の例を示す要部断面図である。
【図３】第１の実施の形態に係る半導体装置の例を示す平面図である。
【図４】第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図５】第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図６】第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図７】第１の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図８】第２の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図９】第２の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図１０】第２の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図１１】第２の実施の形態に係る半導体装置の製造方法を説明する工程断面図である。
【図１２】さらに他の実施の形態に係る半導体装置の例を示す要部断面図である。
【発明を実施するための形態】
【００１１】
電気機械素子（ＭＥＭＳ素子）を電子機器に応用搭載する場合、ＭＥＭＳ可動部分を保護するために、ＭＥＭＳ素子を気密封止することが必要になっており、これまで、セラミック材料で構成されるハーメティックパッケージにＭＥＭＳを搭載してキャップ部分を溶接などにより中空封止することが行われてきた。
【００１２】
しかしながら、このセラミックハーメティックパッケージを用いた封止方法では、パッケージサイズがＭＥＭＳ素子に比較してきわめて大きく、小型電子機器に搭載するには、ＭＥＭＳパッケージサイズが制約条件になり、小型電子機器を実現するために，小型ＭＥＭＳパッケージを実用化する要求が高くなってきた。
【００１３】
この課題に対して、凹部を形成したシリコンウエハをキャップとしてＭＥＭＳに搭載することで、ＭＥＭＳ中空封止を実現する構造が考えられる。
【００１４】
この方法は、ＭＥＭＳ封止材料として、ＭＥＭＳを構成するシリコンと同一材料を利用することから、熱膨張係数差に起因する封止部分の応力破壊を防止できることと、ＭＥＭＳ封止をウエハレベルで実現できることから、低コストでＭＥＭＳ封止が実現できること、セラミックハーメティックパッケージに比較して小型化できることなどの利点を有している。
【００１５】
しかしながら、このＭＥＭＳウエハレベルパッケージ技術は、凹部を形成したシリコンウエハを封止材料に利用していることから、ＭＥＭＳ封止の薄型化の観点からは、シリコンウエハが薄型化の制約条件になり電子機器の小型化に限界があるものであった。
この小型化の制約条件は，具体的には、各々独自の製造技術で完成されたＬＳＩとＭＥＭＳを検査選別してダイシングにより個別チップとした後、それらをチップレベルで隣接再配置してＭＥＭＳ集積ウエハとして再構築することで、これまでのＳＩＰでは達成できない高集積化と、ＳＯＣでは達成できない複合化を短期間で実現可能にする技術があるが（特許文献１参照）、凹部の形成されたシリコンウエハを用いた中空封止では、ＭＥＭＳ封止部分の厚みが集積型半導体装置の薄型化の制約条件になっていた。
【００１６】
このため、ＭＥＭＳ封止部分を例えばＳＵ−８のような有機樹脂膜を用いてウエハレベルで封止することも考えられるが、有機樹脂膜は気密性が低いことから、利用できるＭＥＭＳ素子には制限があった。
【００１７】
本実施の形態の半導体装置及びその製造方法は、従来のかかる問題を解決するものである。
【００１８】
以下、第１図ないし第１２図を参照して本発明の実施の形態について詳細に説明する。
【００１９】
（半導体装置の実施の形態）
以下、本実施の形態に係る半導体装置を、第１図、第２図、および図３を参照して説明する。
図１は、本実施の形態の半導体装置の断面図である。また、図２は、他の実施の形態の半導体装置の断面図である。また、図３は、本実施の形態の半導体装置の平面図である。
【００２０】
第１図に示したように、本実施の形態の半導体装置は、半導体基板１１上に、絶縁膜層（ＢＯＸ層）１２と、この絶縁膜層（ＢＯＸ層）１２上に形成したＳＯＩ層を加工して形成したＭＥＭＳ固定部１３ａ及びＭＥＭＳ可動部１３ｂと、ＴＥＯＳ酸化膜１４と、エッチングホール１５ａを形成した第１の無機膜層１５と第２の無機薄膜１６と、Ｉ／Ｏ電極１７を備えている。そして、前記半導体基板１１と、絶縁膜層１２と、ＴＥＯＳ酸化膜１４と、第１の無機薄膜１５及び第２の無機薄膜１６とで、ＭＥＭＳ素子駆動部分を収容する中空空間を構成している。
【００２１】
上記半導体装置の実施の形態において、中空空間の側壁面を構成する材料として、絶縁膜層（ＢＯＸ層）１２、およびＴＥＯＳ酸化膜１４を採用している。
ここで絶縁膜層（ＢＯＸ層）及びＴＥＯＳ酸化膜を側壁面材料として用いるのは、ＴＥＯＳ酸化膜を用いることにより、ＴＥＯＳ酸化膜を支持柱として、ＭＥＭＳ可動部上における無機薄膜の撓み以上の空間形成が可能になることと、ＳＯＩ領域をＴＥＯＳで再充填することで、絶縁膜層（ＢＯＸ層）と一括して犠牲層除去が可能になるためである。
【００２２】
上記半導体装置の実施の形態において、ＭＥＭＳ素子中空空間を構成する封止部材として、第１及び第２の無機薄膜１５、１６を採用しているが、この無機薄膜においては、気密性と、ＭＥＭＳ素子を封止するための機械的強度、及び半導体プロセスにおける化学的安定性、耐熱性などが求められており、特に表面層においては、剛性と、気密性が求められる。これらを満足する材料であれば、複数の薄膜層を用いることなく単一膜でも差し支えない。
【００２３】
第１の無機薄膜１５の材料としては、Ｐｏｌｙ−Ｓｉ、ＰＳＧ、ＳｉＮ、ＳｉＯなどの材料から選ぶことが好ましい。この第１の無機薄膜１５は、複数の材料を含む複合薄膜であっても良い。
また、第２の無機薄膜１６の材料としては、Ｐｏｌｙ−Ｓｉ／ＳｉＣ複合薄膜とすることが好ましい。この薄膜は、機械的強度と耐湿を含む気密保持性の点において優れた性質を持っている。
特に、前記第１および第２の無機薄膜の内の少なくとも１つが、Ｐｏｌｙ−Ｓｉ層を備えていることが好ましい。
【００２４】
この実施の形態の半導体装置においては、ＭＥＭＳを含む半導体素子を高密度に集積できるという顕著な効果を奏する。また、従来までの凹部を有するシリコンウエハを用いたＭＥＭＳ封止とは異なり、無機薄膜でＭＥＭＳ中空封止を実現しているため、有機薄膜を用いたＭＥＭＳ中空封止と比較して信頼性が向上できると共に，集積型半導体装置の厚みを極めて薄くできる特徴を有している。
【００２５】
上記図１に示す実施の形態においては、第１の無機薄膜１５には、ガス状ＨＦを通過させるためのエッチングホールを備えた膜としたが、第１の無機薄膜１５自体がガス状ＨＦ透過性を備えた材料を用いる場合には、図２に示したように、エッチングホールを備えていない膜としてもよい。
【００２６】
図３は、上記図１に示す半導体装置の平面図である。図１と同等の部材については、同一の符号を付している。この図３は、単なる例を示しているものに過ぎず、ＭＥＭＳレイアウトは、適宜変更が可能である。
【００２７】
（半導体装置に関する他の実施の形態）
上記実施の形態においては、Ｓｉ基板上に形成した半導体装置を説明したが、化合物半導体基板に適用することもできる。その例を図１２に示す。この実施の形態の半導体装置は、モノリシックマイクロ波集積回路（ＭＭＩＣ）に適用した例を示す要部断面図である。
図１２において、符合１２０１が、化合物半導体基板であり、符号２０１２が、絶縁層、その上層の１２０３が、化合物半導体素子領域となっている。この化合物半導体領域の上層には、中空空間があり、その上層にエッチングホールを備えた第１の無機薄膜１２０４が配置されている。さらにその上層が、第２の無機薄膜１２０５となっている。
【００２８】
（半導体装置の製造方法に関する第１の実施の形態）
以下、第４図〜第７図を用いて、半導体基板上に中空空間と、複数個の半導体素子を形成する本実施の形態の製造方法を説明する。但し、以下の実施の形態においては、半導体装置の製造方法プロセスにおいて、ＭＥＭＳ素子以外の半導体素子の製造プロセスについては説明を省略している。
【００２９】
（第１ステップ：図４の（ａ））
まず、半導体基板３１上に、ＣＶＤ法または、酸素ガスもしくは水分を含有する酸化性雰囲気中で半導体基板を加熱するなどの酸化法に従って、絶縁膜層（ＢＯＸ層）３４を形成する。続いて、その表面に、ＳＯＩ層３３を形成する。さらにその表面にレジストを塗布法などによって形成し、光リソグラフィなどの方法によって、ＭＥＭＳの可動部分を形成するためのレジストパターン３２を形成する。
【００３０】
（第２ステップ：図４（ｂ））
レジストパターン３２をマスクとして、ＳＯＩ層３３にＭＥＭＳを構成する加工溝をＤｅｅｐ−ＲＩＥ法により形成する。この処理において、エッチング除去された領域以外の部分が、ＭＥＭＳ可動部分となる。
【００３１】
（第３ステップ：図４（ｃ））
レジストパターン３２を剥離する。剥離方法としては、レジスト剥離液の使用、または酸化性雰囲気中で加熱することでレジストを灰化するアッシング法などの手段を採用することができる。
【００３２】
（第４ステップ：図５（ａ））
前記第２ステップにおいて加工溝を形成した半導体基板表面に、前記ＳＯＩ層３３の加工溝を被覆するように、ＬＰＣＶＤ法などによりＴＥＯＳ酸化膜４１を形成する。
【００３３】
（第５ステップ：図５（ｂ））
前記ＴＥＯＳ酸化膜４１上に、同じくＬＰＣＶＤ法などにより第２のＴＥＯＳ酸化膜４２を形成する。
【００３４】
（第６ステップ：図５（ｃ））
前記第１の無機薄膜４２の表面に、ＬＰＣＶＤ法などによりＰｏｌｙ−Ｓｉ膜４４を形成する。
【００３５】
（第７ステップ：図５（ｄ））
前記Ｐｏｌｙ−Ｓｉ膜４４表面にフォトレジスト層を形成し、光リソグラフィ法などに従ってフォトレジスト層に、エッチングホールのパターンを形成する。
【００３６】
（第８ステップ：図６（ａ））
次いで、前記フォトレジスト層のパターンをマスクとして利用し、Ｐｏｌｙ−Ｓｉ膜をエッチングして、前記Ｐｏｌｙ−Ｓｉ層４４にエッチングホール４４ｃを形成する。このエッチングホールは、ガス状ＨＦを通過させる機能を果たすためのものであり、その直径としては１μｍ〜３０μｍ以下の寸法範囲が好ましい。
【００３７】
（第９ステップ：図６（ｂ））
次いで、前記Ｐｏｌｙ−Ｓｉ層のエッチングホール４４ｃを介して、ガス状ＨＦ処理することによって、ＴＥＯＳ酸化膜層４１、４２、及び絶縁膜層（ＢＯＸ層）３４の一部をエッチング除去して、ＭＥＭＳ素子が作動可能な中空空間を形成する。
このエッチングにおいては、ＳＯＩ膜３３のＭＥＭＳ駆動部分の周囲に、これを囲繞する形で中空空間を設けるために行うものであり、ＴＥＯＳ酸化膜４１及び絶縁膜層（ＢＯＸ層）３４の一部を残して、中空空間の壁面を構成する。このような、犠牲層エッチングは、８０〜１００℃のガス状ＨＦ雰囲気に、被処理基板を３００〜６００秒間程度静置することによって行うことができる。ガス状ＨＦの雰囲気濃度は、５〜１０容積％の範囲とすることが好ましい。
【００３８】
（第１０ステップ：図６（ｃ））
次いで、前記エッチングホールを備えたＰｏｌｙ−Ｓｉ層４４の表面に、第２の無機薄膜４３を形成する。第２の無機薄膜としては、ＳｉＣ／Ｐｏｌｙ−Ｓｉ膜４３が好ましい。この工程においては、Ｐｏｌｙ−Ｓｉ層及びＳｉＣ層を順次形成して薄膜とすることができる。この膜が、ＭＥＭＳ素子を封止する保護膜となるため、機械的強度と気密保持性にすぐれた材料を用いることが好ましい。この工程において、第２の無機薄膜の形成は、スパッタリング法などで行うことができるが、この場合中空空間内部にスパッタ金属が進入しないように、エッチングホールを遮蔽物とする斜めからのスパッタリング法を用いることが好ましい。
【００３９】
（第１１ステップ：図７（ａ））
次いで、前記ＳｉＣ／Ｐｏｌｙ−Ｓｉ膜４３表面に、レジスト５１を形成し、ついで、このレジスト５１にビアパターンを形成する。これは、ＭＥＭＳ素子のＩ／Ｏ電極端子を取り出すための開口を設けるためのものである。
【００４０】
（第１２ステップ：図７（ｂ））
レジスト５１をマスクとして第２の無機薄膜のＳｉＣ／Ｐｏｌｙ−Ｓｉ膜４３と第１の無機薄膜４４をパターニングし、前記ＳＯＩ層３３に到達するＩ／Ｏ電極取り出し用開口５２を形成する。
【００４１】
（第１３ステップ：図７（ｃ））
次いで、基板３１表面全面に、Ａｌ薄膜５３、Ｔｉ薄膜５４をそれぞれ順次形成する。
【００４２】
（第１４ステップ：図７（ｄ））
次いで、Ｉ／Ｏ取り出し用開口５２以外の領域に形成されたＡｌ薄膜５３、Ｔｉ薄膜５４を剥離する。上記ステップ１３において用いているＡｌ／Ｔｉ積層薄膜は、単なる例示であって、他のＡｕ／Ｎｉ／Ｔｉ積層薄膜のような金属材料を採用することもできる。
【００４３】
以上の工程によって、素子集積密度の高いＭＥＭＳ素子を含む半導体装置を形成することができる。
【００４４】
これらの工程断面図から明らかなように、本実施の形態による半導体装置の中空構造は、ＴＥＯＳ酸化膜の厚みを利用して中空構造を実現している。したがって、中空構造の信頼性はＴＥＯＳ酸化膜の厚みに大きく依存する。本実施の形態におけるＴＥＯＳ酸化膜厚は、ＴＥＯＳ酸化膜厚みと封止膜変形量との関係から、封止膜が応力変形によりＭＥＭＳ可動部分に接触しない膜厚とすることが好ましい。
なお，必要に応じて，中空構造のうち，ＭＥＭＳ素子の作動を阻害しない領域に封止膜の変形を保護する柱材（図３の符号２０）を配置することも可能である。この柱材は，中空構造部分において犠牲層エッチングされない領域として実現可能であり，その寸法と配置は特に限定されるものではない。したがって，柱材の構成は，中空構造を実現する積層構造と同じ構造で実現する。
【００４５】
（半導体装置の製造方法に関する第２の実施の形態）
以下、図８〜図１１を用いて、製造方法の他の実施の形態を説明する。
図８以下の図において、図４〜図７と同等の要素については同じ符合を付し、説明を省略する。
【００４６】
（第１ステップ〜第３ステップ：図８の（ａ）〜図８の（ｃ））
これらのステップは、前記実施の形態における図４の第１ステップ〜第３ステップと等しいので説明は省略する。
【００４７】
（第４ステップ：図９（ａ））
前記第３ステップで加工溝を形成した半導体基板表面に、ＴＥＯＳ酸化膜４１を形成する。
【００４８】
（第５ステップ：図９（ｂ））
ＴＥＯＳ酸化膜４１上に、第１の無機薄膜４２を形成する。第１の無機薄膜４２の材料としては、Ｐｏｌｙ−Ｓｉ膜を含む複合材料が好ましい。この工程においては、通常行われている無機薄膜形成手段を用いて、ＰＳＧ、ＳｉＮ、Ｐｏｌｙ−Ｓｉなどの材料を用いた薄膜を順次形成することによって行うことができる。第１の無機薄膜４２は、ＭＥＭＳの犠牲層をエッチング除去するために液体または気体の通過性に優れると共に、その上部に形成する第２の無機薄膜を形成する場合の固体の不通過性に優れていることが求められる。また、第１の無機薄膜４２は、気密保持性、機械的強度、ＴＥＯＳ膜との接合性などの特性を備えた材料であることが好ましい。上記実施の形態では、第１の無機薄膜４２をＰＳＧ膜、ＳｉＮ膜、及びＰｏｌｙ−Ｓｉ膜の３層で形成する例を示したが、かかる組合せは単なる例示であって、上記特性を有する材料単独で、もしくは組合せて使用できることはもちろんである。
【００４９】
（第６ステップ：図９（ｃ））
この工程では、前記製造方法に関する第１の実施の形態における第９ステップと同様にして、中空空間７を形成する。
【００５０】
（第７ステップ：図９（ｄ））
前記第１の無機薄膜４２表面に、第２の無機薄膜４３を形成する。第２の無機薄膜としては、Ｐｏｌｙ−Ｓｉ／ＳｉＣ膜４３が好ましい。この工程においても、前記第５ステップと同様、Ｐｏｌｙ−Ｓｉ層及びＳｉＣ層を順次形成して薄膜とすることができる。この膜が、ＭＥＭＳ素子を封止する保護膜となるため、機械的強度と気密保持性にすぐれた材料を用いることが好ましい。
【００５１】
（第８ステップ〜第１１ステップ：図１０（ａ）〜図１１（ａ））
これらの工程は、それぞれ前記第１の実施の形態における第１０ステップ（図６（ｃ））〜第１４ステップ（図７（ｄ））と等しいので、説明は省略する。
【００５２】
以上の工程によって、素子集積密度の高いＭＥＭＳ素子を含む半導体装置を形成することができる。
【００５３】
これらの工程断面図から明らかなように、本実施の形態による半導体装置の中空構造は、第１の無機薄膜にエッチングホールを形成する工程を省略することができるため好ましい。
【００５４】
これらの実施の形態によれば、半導体デバイスのパッシベーション膜と同等の薄膜により中空封止構造の半導体パッケージを製造可能にできるため、これまで困難であった、薄膜による中空構造を有する半導体パッケージをウエハレベルチップスケールパッケージとして実現することで、電子機器の高密度実装を容易に可能にすることができる。
【実施例】
【００５５】
以下、実施例によってさらに実施形態を説明する。
この例は、半導体素子上にＴＥＯＳ酸化膜を形成する工程と、ＴＥＯＳ酸化膜上にＰｏｌｙ−Ｓｉ膜を含む第１の無機薄膜を形成する工程と、この第１の無機薄膜にエッチングホール開口部分を形成する工程と、第１の無機薄膜のエッチング開口を通してガス状ＨＦにより、ＴＥＯＳ酸化膜をエッチング除去する工程を有している。
【００５６】
以下、図4〜図７を用いて実施例を具体的に説明する。図４（ａ）〜（ｃ）に示すように、半導体基板３１に、酸化物層３４を形成し、その表面にＳＯＩ層３３を形成する。そして、Ｄｅｅｐ  ＲＩＥ法を採用して、ＳＯＩ層の一部を除去し、ＭＥＭＳ可動部分３３を形成する。
次いで、図５（ａ）〜（ｄ）に示すように、並列しているＭＥＭＳ可動部分３３の間の加工溝が充填されるようにＴＥＯＳ酸化膜４１、４２をＬＰＣＶＤ法で形成する。その表面に第１の無機薄膜となるＰｏｌｙ−Ｓｉ膜を堆積し、次いで、このＰｏｌｙ−Ｓｉ膜にエッチングホールを形成するためのパターンを備えたレジスト膜（ＳＵ−８）を形成する。
【００５７】
次いで、図６（ａ）〜（ｃ）に示すように、このレジスト膜を用いてＰｏｌｙ−Ｓｉにエッチングホールを形成した後、ＳＵ−８膜を剥離し、その表面に、Ｐｏｌｙ−Ｓｉ膜、ＳｉＣ膜を順次成膜し、第２の無機薄膜４３を形成した。
【００５８】
次いで、図７（ａ）〜（ｄ）に示すように、第２の無機薄膜４３に、電極端子引き出し用の開口５３を、この開口内金属層を堆積しＩ／Ｏ電極５３を形成する。
【００５９】
本実施の形態では、第１の無機薄膜を通過させたガス状ＨＦにより、犠牲層を構成する絶縁膜層（ＢＯＸ層）とＴＥＯＳ膜をエッチング除去しており、最上層には、ＭＥＭＳ封止膜の剛性と気密性を向上させる目的から、Ｐｏｌｙ−Ｓｉ／ＳｉＣ膜を堆積している。
【００６０】
以上の工程を行うことにより、第１図（又は図２）、第３図に示すＭＥＭＳ可動部分が気密封止された半導体装置をウエハレベルで製造することができる。
【００６１】
このような工程により製造した半導体装置を評価した結果、２．９ｍｍ×２．９ｍｍ×０．６５ｍｍの半導体チップは、これまでのシリコン基板に凹部を形成した封止材料を用いて封止した場合、３．５ｍｍ×３．５ｍｍ×１．５ｍｍの外形寸法を必要としたが、本発明による製造方法を用いて製造した結果、２．９ｍｍ×２．９ｍｍ×０．７５ｍｍの外形寸法でウエハレベル封止することが可能になり、従来技術での場合と比較して体積比で３４％まで、きわめて小型にすることが可能になった。
【００６２】
さらに、これまで行われてきた有機樹脂膜を接着する封止膜の場合、中空部分を高真空に保持することができなったが、本実施の形態の場合、中空部分の真空度を−７５ＭＰａまで向上することが可能になり、その信頼性が極めて向上することも確認された。
【００６３】
また、以上の様に形成した本実施の形態による半導体装置の接続信頼性を評価したところ、以下の結果を得た。具体的には、本実施の形態による半導体装置の実施例を説明するために用いた第１図、第２図に示すような、２．９ｍｍ×２．９ｍｍ×０．７５ｍｍ寸法の半導体装置を特開２００７−２６０８６６号公報に示す集積技術で駆動用半導体チップと集積化した場合の試料の接続信頼性を評価した結果である。２５６ピンの中で１箇所でも接続がオープンになった場合を不良にして、縦軸に累積不良率、横軸に温度サイクルを示した。サンプル数は１０００個で、温度サイクル試験条件は（−５５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ）〜１２５℃（３０ｍｉｎ）〜２５℃（５ｍｉｎ））で行った。
【００６４】
その結果、本技術による封止を行った半導体装置は、従来までの凹部を形成したシリコン基板で封止を行った半導体装置と同様に、３０００サイクルまで接続不良は確認されず、集積型半導体装置としての信頼性の確保が確認された。
【００６５】
上記実施例では、第１の無機薄膜に、エッチングホールを形成し、ＴＥＯＳ酸化膜層及び絶縁膜層（ＢＯＸ層）をエッチング除去して中空空間を形成したが、これ以外に、微細孔を有する薄膜を用いることによって、エッチングホールを形成せずに上記実施例と同様に半導体装置を形成したが、ほぼ同様の結果を得た。
【００６６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６７】
１１  半導体基板
１２  絶縁膜層（ＢＯＸ層）
１３  ＳＯＩ層
１３ａ  ＭＥＭＳ固定部分
１３ｂ  ＭＥＭＳ可動部分
１４  ＴＥＯＳ酸化膜
１５  第１の無機薄膜
１６  第２の無機薄膜
１７  Ｉ／Ｏ電極
１８  中空空間
２０  柱材
３１  半導体基板
３２  レジスト膜
３３  ＳＯＩ層
３４  絶縁膜層（ＢＯＸ層）
３５  加工溝
４１  ＴＥＯＳ酸化膜
４２  第１の無機薄膜
４３  第２の無機薄膜
５１  レジスト膜
５２  Ｉ／Ｏ電極用開口
５３  Ｉ／Ｏ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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