(57)【要約】      （修正有）【課題】バイアス温度不安定性（ＢＴＩ）を低減したデバイスを提供する。【解決手段】絶縁層上に配置されたゲート電極と、しきい値電圧のシフトを防止する金属から構成されるソース電極と、ゲート電極とソース電極との間に配置された層間誘電体（ＩＬＤ）と、ソース電極およびウェル領域の両方と接触し、ｎ型またはｐ型のいずれかであるソースコンタクト領域と、ｎ型またはｐ型のいずれかである炭化ケイ素基板と、ｎ型またはｐ型のいずれかであるウェル領域と、ゲート電極とは炭化ケイ素基板の反対側に配置されたドレイン電極とを備える。【選択図】図１
2014033200.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造するための方法であって、
半導体製造に適した炭化ケイ素ウェハを用意するステップと、
各炭化ケイ素ウェハ上に１つまたは複数の半導体デバイスを製造するステップと、
動作中の前記半導体デバイスのしきい値電圧のシフトを制限する金属を堆積することによって各半導体デバイスのソース電極を形成するステップと
を備えた方法。
【請求項２】
前記金属が、水素に対する拡散バリアである、請求項１記載の方法。
【請求項３】
前記金属が、シリカ中に水分子から分解した原子状の水素を作らない、請求項１記載の方法。
【請求項４】
前記半導体デバイスが、金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）を含む、請求項１記載の方法。
【請求項５】
前記半導体デバイスが、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ、またはゲート制御サイリスタを含む、請求項１記載の方法。
【請求項６】
前記半導体デバイスの前記しきい値電圧の前記シフトが、前記半導体デバイスを高温で、高いバイアスで、または両方で動作させたときに、前記半導体デバイスにおけるバイアス温度不安定性（ＢＴＩ）からもたらされる、請求項１記載の方法。
【請求項７】
動作中の前記半導体デバイスの前記しきい値電圧の前記シフトが、１Ｖ未満である、請求項１記載の方法。
【請求項８】
前記ソース電極が、金属層の組み合わせから構成される、請求項１記載の方法。
【請求項９】
ゲート電極と、
炭化ケイ素からなり、前記ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板であって、
第１の導電型を有するように第１のドーパント型を含むドリフト領域と、
前記ドリフト領域に隣接し、前記表面に対して近位にあるウェル領域であり、第２の導電型を有するように第２のドーパント型および前記ゲート電極に対して近位に配置されたチャネル領域を含むウェル領域と、
前記ウェル領域に隣接し、前記第１の導電型を有するソースコンタクト領域と
を含む基板と、
前記ゲート電極の周りに、前記基板の前記表面の一部の上に配置された層間誘電体と、
前記ソースコンタクト領域の一部を覆って前記基板の前記表面の一部の上に配置されたコンタクト層と、
前記層間誘電体を覆って配置され、前記ソースコンタクト領域と電気的に接触するソース電極であって、動作中の金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスのしきい値電圧のシフトを防止する金属を含むソース電極と
を備えた、金属−酸化膜電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイス。
【請求項１０】
前記ソース電極金属が、水素に対する拡散バリアである、請求項９記載のＭＯＳＦＥＴデバイス。
【請求項１１】
前記ソース電極金属が、シリカ中に水分子から分解した原子状の水素を作らない、請求項９記載のＭＯＳＦＥＴデバイス。
【請求項１２】
前記ＭＯＳＦＥＴデバイスの前記しきい値電圧の前記シフトが、前記ＭＯＳＦＥＴデバイスを高温で、高いバイアスで、または両方で動作させたときに、前記ＭＯＳＦＥＴデバイスにおけるバイアス温度不安定性（ＢＴＩ）からもたらされる、請求項９記載のＭＯＳＦＥＴデバイス。
【請求項１３】
動作中の前記ＭＯＳＦＥＴデバイスのしきい値電圧の前記シフトが、１Ｖ未満である、請求項９記載のＭＯＳＦＥＴデバイス。
【請求項１４】
前記ソース電極が、金属層の組み合わせから構成される、請求項９記載のＭＯＳＦＥＴデバイス。
【請求項１５】
絶縁層上に配置されたゲート電極と、
動作中の半導体デバイスのしきい値電圧のシフトを防止する金属から構成されるソース電極と、
前記ゲート電極および前記絶縁層と前記ソース電極との間に配置された層間誘電体（ＩＬＤ）と、
前記ソース電極およびウェル領域の両方と接触し、ｎ型またはｐ型のいずれかであるソースコンタクト領域と、
前記絶縁層、前記ソースコンタクト領域、および前記層間誘電体が上に配置され、ｎ型またはｐ型のいずれかである炭化ケイ素基板と、
前記炭化ケイ素基板中へと延び、ｎ型またはｐ型のいずれかである前記ウェル領域と、
前記ゲート電極とは前記炭化ケイ素基板の反対側に配置されたドレイン電極と
を備えた、半導体デバイス。
【請求項１６】
前記ソース電極金属が、水素に対する拡散バリアである、請求項１５記載の半導体デバイス。
【請求項１７】
前記ソース電極金属が、シリカ中に水分子から分解した原子状の水素を作らない、請求項１５記載の半導体デバイス。
【請求項１８】
前記半導体デバイスの前記しきい値電圧の前記シフトが、前記半導体デバイスを高温で、高いバイアスで、または両方で動作させたときに、前記半導体デバイスにおけるバイアス温度不安定性（ＢＴＩ）からもたらされる、請求項１５記載の半導体デバイス。
【請求項１９】
動作中の前記半導体デバイスのしきい値電圧の前記シフトが、１Ｖ未満である、請求項１５記載の半導体デバイス。
【請求項２０】
前記ソース電極が、金属層の組み合わせから構成される、請求項１５記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書において開示する主題は、半導体デバイスに関し、より詳細には、半導体デバイスの安定性を向上させることに関する。
【背景技術】
【０００２】
炭化ケイ素（ＳｉＣ）トランジスタなどの半導体デバイスに関して、バイアス温度不安定性（ＢＴＩ）が、デバイス性能における相当な変動を引き起こすことがある。例えば、負バイアス温度不安定性（ＮＢＴＩ）は、特に、長時間にわたり負バイアスおよび／または高温などの特定の条件下で動作させたときに、ＳｉＣデバイスのしきい値電圧の著しい変化またはドリフトを引き起こすことがある。ＳｉＣデバイスにおけるＮＢＴＩは、界面電荷トラッピング（例えば、酸化膜電荷）の結果であると考えられ、界面電荷トラッピングは、例えば、長時間にわたって、高温で、および特定のバイアス条件下でデバイスを動作させることによって誘起されることがある。例えば、ＳｉＣ金属−酸化膜−半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）は、ＮＢＴＩに起因して、複合電圧温度ストレス印加を受けたときにしきい値電圧シフトを受けることがある。
【０００３】
場合によっては、前述のＮＢＴＩは、ゲート−ソース電圧を印加しないときでさえデバイスが導電性になることがある点まで、ＳｉＣデバイスのしきい値電圧をシフトさせる（例えば、減少させる）ことがあり、ノーマリーオフデバイスをノーマリーオンデバイスに変換する。したがって、ＮＢＴＩは、ＳｉＣデバイスの信頼性および性能に著しく強い影響を与える。ＳｉＣデバイスにおけるＮＢＴＩに対する産業的に受け入れられる解決策は、まだ定まっていない。したがって、ＳｉＣデバイスにおけるＮＢＴＩ問題を軽減させることは、ＳｉＣがある種のシステムおよび用途に提供することができる独特な動作特性（例えば、より高い動作温度、向上された機械的特性、向上された電気的特性、等）をうまく利用するために特に望ましい。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２０１１／０２１５３９９号明細書
【発明の概要】
【０００５】
一実施形態では、半導体デバイスを製造するための方法が提供される。本方法によれば、半導体製造に適した炭化ケイ素ウェハが用意される。１つまたは複数の半導体デバイスは、各炭化ケイ素ウェハ上に製造される。各半導体デバイスのソース電極は、動作中の半導体デバイスのしきい値電圧のシフトを制限する金属を堆積することによって形成される。
【０００６】
別の一実施形態では、金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）デバイスが提供される。ＭＯＳＦＥＴデバイスは、ゲート電極と、炭化ケイ素からなり、ゲート電極を支持しかつ表面法線方向を規定する表面を有する基板とを含む。基板は、第１の導電型を有するように第１のドーパント型を含むドリフト領域と、ドリフト領域に隣接し、表面に対して近位にあるウェル領域であって、第２の導電型を有するように第２のドーパント型およびゲート電極に対して近位に配置されたチャネル領域を含むウェル領域と、ウェル領域に隣接し、第１の導電型を有するソースコンタクト領域とを含む。また、ＭＯＳＦＥＴデバイスは、ゲート電極の周りに、基板の表面の一部の上に配置された層間誘電体と、ソースコンタクト領域の一部を覆って基板の表面の一部の上に配置されたコンタクト層と、層間誘電体を覆って配置され、ソースコンタクト領域と電気的に接触するソース電極とを含む。ソース電極は、動作中のＭＯＳＦＥＴデバイスのしきい値電圧のシフトを防止する金属を含む。
【０００７】
別の一実施形態では、半導体デバイスが提供される。半導体デバイスは、絶縁層上に配置されたゲート電極と、動作中の半導体デバイスのしきい値電圧のシフトを防止する金属から構成されるソース電極と、ゲート電極および絶縁層とソース電極との間に配置された層間誘電体（ＩＬＤ）と、ソース電極およびウェル領域の両方と接触し、ｎ型またはｐ型のいずれかであるソースコンタクト領域と、絶縁層、ソースコンタクト領域、および層間誘電体が上に配置され、ｎ型またはｐ型のいずれかである炭化ケイ素基板と、炭化ケイ素基板中へと延び、ｎ型またはｐ型のいずれかであるウェル領域と、ゲート電極とは炭化ケイ素基板の反対側に配置されたドレイン電極とを備える。
【０００８】
本発明のこれらのおよびその他の特徴、態様および利点は、添付の図面を参照して下記の詳細な説明を読めば、より良く理解されるようになるであろう。図面では、類似の参照符号は、図面全体を通して類似の構成要素を表す。
【図面の簡単な説明】
【０００９】
【図１】本技術のある種の実施形態による、トランジスタ製造プロセスのプロセス流れ図である。
【図２】本手法の一実施形態による、ＳｉＣ  ＭＯＳＦＥＴの概略断面図である。
【図３】電圧および温度ストレス印加前後の従来型のＭＯＳＦＥＴに関するゲート電圧の関数としてのドレイン電流のプロットである。
【図４】本手法の実施形態においてさまざまな金属で生じるさまざまなしきい値電圧シフトのグラフ比較図である。
【発明を実施するための形態】
【００１０】
１つまたは複数の具体的な実施形態を以下に説明する。これらの実施形態の簡潔な説明を与えることを目指して、実際の実装形態のすべての特徴を明細書中では記述しない場合がある。いずれかのこのような実際の実装形態の開発において、いずれかのエンジニアリングプロジェクトまたは設計プロジェクトにおけるように、システムに関係する制約およびビジネスに関係する制約にともなうコンプライアンスなどの、実装形態ごとに変わることがある開発者に特有なゴールを達成するために、数多くの実装形態に特有な判断を行わなければならないことを理解されたい。その上、このような開発の試みは、複雑でありかつ長時間を必要とするはずであるが、それにもかかわらず、この開示の恩恵を受ける当業者にとっては設計、製造、および製作の日常的な業務であるはずであることを理解されたい。
【００１１】
本発明のさまざまな実施形態の要素を導入するときに、「ａ」、「ａｎ」、「ｔｈｅ」、および「ｓａｉｄ」という冠詞は、要素の１つまたは複数があることを意味するものとする。「ｃｏｍｐｒｉｓｉｎｇ（備える、含む）」、「ｉｎｃｌｕｄｉｎｇ（含む）」および「ｈａｖｉｎｇ（有する）」という用語は、包括的であり、列挙した要素の他にさらなる要素があり得ることを意味するものとする。
【００１２】
上述のように、ＮＢＴＩなどのＢＴＩは、半導体デバイス信頼性に対する挑戦課題を提示する。ＢＴＩ現象に付随する物理的性質および化学的性質が複雑であることを理解されたい。したがって、ＢＴＩの正確なメカニズムが、すべての文中において完全には理解されていないことがあるが、本実施形態は、半導体デバイス（例えば、ＳｉＣ  ＭＯＳＦＥＴ）の動作中に、ＮＢＴＩなどのＢＴＩを防止する（例えば、低減する、制限する、軽減する、または他の形で減少させる）ためのシステムおよび方法を提供する。特に、本手法は、ＢＴＩを許容できるレベル（例えば、数ボルト程度ではなく１０分の数ボルト程度）に抑えるＳｉＣ半導体デバイスのソース電極としての金属を含むことを包含する。ある種の実施形態では、方法は、金属をソース電極として堆積する半導体デバイス製造プロセスにおけるステップを含む。他の実施形態では、ソース電極として金属を含むＳｉＣ半導体デバイスまたはＭＯＳＦＥＴデバイスを提供する。
【００１３】
下記の開示は、一般的にＳｉＣ  ＭＯＳＦＥＴにおけるＮＢＴＩに焦点を当てているが、ＢＴＩを緩和するために本明細書において詳細に述べる解決策および技術は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＭＯＳ制御サイリスタ、およびゲート制御サイリスタなどの他の半導体デバイスへの適用可能性を有する場合があることを理解されたい。説明のための目的で、ＭＯＳ制御サイリスタ（ＭＣＴ）は、構造内に組み込まれている２個のＭＯＳＦＥＴを含むことができ、ＢＴＩ効果の結果としてのしきい値電圧（ＶＴＨ）のシフトに対して敏感であり得る。本明細書において詳細に述べる技術はまた、正バイアス下で生じるＶＴＨ効果を呼ぶ正バイアス温度不安定性（ＰＢＴＩ）に関係する効果も緩和するであろうこともまた企図されている。
【００１４】
上記を念頭に置いて、図１は、本手法のある種の実施形態による、トランジスタ製造プロセス１０の一例のステップのプロセス流れ図を図示する。ブロック１２によって表されているように、炭化ケイ素ウェハを入手することができる。一実施形態では、ウェハを、酸化膜層とも呼ばれる二酸化ケイ素の層を形成するために炉内で加熱することができる。炭化ケイ素ウェハを入手し、酸化膜層を形成した後で、ブロック１４によって表わされているように、パターンをウェハの酸化膜層中に作成することができる。
【００１５】
一実装形態では、パターン形成済酸化膜層を作成するために、フォトレジストの層を、酸化膜層の表面を覆って塗布し、ベーク乾燥させることができる。トランジスタの回路フィーチャを画定するマスクを、フォトレジストに適用することができ、フォトレジストを紫外光で露光することができる。紫外光で露光されたフォトレジストの部分を、アルカリ溶液によって、軟化させ洗い流すことができる。強酸を、ウェハに適用することができ、フォトレジストによって保護されていない酸化膜層の部分を、溶解することができる。溶剤を次に使用することができ、残っているフォトレジストを除去することができる。これによって、パターン形成済酸化膜層を、炭化ケイ素ウェハ上に残すことができる。理解されるように、上記が適切な酸化膜パターン層を形成するための一手法に関するとはいえ、いずれかの他の適切なリソグラフィ手法を、製造しようとするデバイスの酸化膜層上に（または他の層上に）所望の図形および／またはパターン形成するために採用することができる。
【００１６】
所望の酸化膜パターンを炭化ケイ素ウェハ上に設けられた後で、ブロック１６によって表したように、ｎ型領域およびｐ型領域を、炭化ケイ素中に形成することができる。例えば、一実装形態では、炭化ケイ素表面中へとドナー原子またはアクセプタ原子を注入するために、イオンビームにウェハを曝すことによって、ｎ型領域およびｐ型領域（すなわち、ウェル）を作成することができる。異なる種類の原子が、ｎ型ウェルおよびｐ型ウェルを作成する。例えば、ホウ素イオンビームは、ｐ型ウェルを作成することができ、一方で、リンイオンビームは、ｎ型ウェルを作成することができる。パターン形成済酸化膜層を、ウェルの正確な配置を可能にするように設計することができる。トランジスタを製造するときに、ボックス１４および１６を、数回繰り返して、炭化ケイ素中に複雑なウェルパターンを作成することができる。
【００１７】
製造しようとするデバイスに応じて、ウェルを所定の場所に作った後で、もう１つの酸化膜層を上述の方式で形成することができる。ボックス１８によって表したように、薄い絶縁層を、ドリフト領域を覆って堆積することができる。ある種の実施形態では、絶縁層を、炭化ケイ素ウェハの一部の上に堆積するまたは熱成長させることができる。絶縁層を、二酸化ケイ素またはもう１つの適切な絶縁体から作ることができる。絶縁層を堆積した１８後で、ボックス２０によって表したように、ポリシリコンを、ゲート電極を形成するために絶縁層を覆って堆積することができる。ある種の実施形態では、追加の低抵抗層を、ポリシリコン層を覆って堆積することができる。
【００１８】
ポリシリコン層を堆積した後で、ボックス２２によって表したように、層間誘電体（ＩＬＤ）を、ポリシリコン層を覆って堆積することができる。ＩＬＤを、ゲート電極のポリシリコンまたは金属材料をソース電極から絶縁するために使用することができる。ボックス２４によって表したように、ソース電極を、ＩＬＤを覆って次に堆積することができる。本明細書において論じるように、ソース電極を、動作中のトランジスタのしきい値電圧のシフトを防止するまたは制限する金属から作ることができる。
【００１９】
前述の製造操作の一例を念頭に置いて、図２は、本手法の一実施形態による、金属−酸化膜半導体電界効果型トランジスタ（ＭＯＳＦＥＴ）１００を図示する。ある種の実施形態では、図示したＭＯＳＦＥＴ１００を、（例えば、ほぼ１２５℃より高い、ほぼ１７５℃より高い、および／またはほぼ３００℃より高い）高温動作用に設計されたＳｉＣ系ＭＯＳＦＥＴとすることができる。加えて、図示したＭＯＳＦＥＴ１００を、上述のプロセスなどの標準マイクロエレクトロニック製造プロセスを使用して製造することができる。これらのプロセスは、例えば、リソグラフィ、膜堆積／成長法（例えば、物理気相堆積および化学気相堆積、メッキ、酸化、等）、結晶成長法、ならびにウェットエッチングおよびドライエッチング法を含むことができる。図示したＭＯＳＦＥＴ１００は、炭化ケイ素（ＳｉＣ）などの半導体材料から作ることができる基板１０２を含む。基板１０２を、半導体ダイまたはウェハとすることができ、基板は主表面１０４および表面法線方向または「厚さ方向」ｔを規定し、表面法線方向は表面から面直方向で基板１０２中へと延びる。図２が、一例のＭＯＳＦＥＴ１００中のさまざまな構成要素の相対的な位置を図示することを目的とし、これらの構成要素の相対的な尺度または寸法を示唆するようには解釈すべきではないことを理解されたい。
【００２０】
示された実施形態では、図示した表面１０４は、ゲート電極１０６を支持する。加えて、図示したゲート電極１０６は、絶縁層１０８（これはまた、ゲート酸化膜またはゲート誘電体層とも呼ばれることがある）上に配置され、絶縁層１０８は基板１０２の表面１０４と直接接触する。絶縁層１０８を、一般に、二酸化ケイ素（ＳｉＯ2）などの電気的絶縁性材料から作ることができる。さらにその上、図示した絶縁層１０８は、表面１０４に沿って広がり、コンタクト層１２６までの任意の点まで広がることができる。ゲート電極１０６は、多結晶シリコン層１０７を含むことができ、やはり、例えば、電気的導電性材料（例えば、金属および／またはシリサイド）から形成される低抵抗層１０９を含むことができる。ゲート電極１０６を、ゲート電圧、ＶＧ、を受けるように構成することができる。
【００２１】
図示した基板１０２はまた、ドレイン電極１１２と接触する第２の表面１１０を規定し、ドレイン電極１１２は、一般にドレイン電圧、ＶＤ、を受けるように構成される。図２は１個のＭＯＳＦＥＴセルの概略断面図であり、全体のＭＯＳＦＥＴデバイスは、典型的には、互いに隣り合って位置した多数のセルからなり、多数のセルは共通のゲート電極１０６およびドレイン電極１１２を共有することができることに留意されたい。
【００２２】
図示した基板１０２は、ウェル領域１１６に加えてドリフト領域１１４を含み、ウェル領域１１６は、ドリフト領域１１４に隣接して配置され、表面１０４の近位にある。ドリフト領域１１４を、第１のドーパント型でドープすることができ、第１の多数電荷キャリアをともなう第１の導電型を有する、一方で、ウェル領域１１６を、第２のドーパント型でドープすることができ、第２の多数電荷キャリアをともなう第２の導電型を有する。例えば、ＳｉＣ基板１０２では、第１のドーパント型を、窒素およびリン（「ｎ型ドーパント」）のうちの１つまたは複数とすることができ、一方で、第２のドーパント型を、アルミニウム、ホウ素、ガリウム、およびベリリウム（「ｐ型ドーパント」）のうちの１つまたは複数とすることができ、それぞれ、ｎドープ領域およびｐドープ領域をもたらす。そのような実施形態に関して、第１および第２の多数電荷キャリアは、それぞれ電子および正孔であるはずである。
【００２３】
図示した基板１０２は、さらに、第１の導電型（例えば、図２ではｎ型）を有するソースコンタクト領域１２２を含む。ウェル領域１１６を、コンタクト領域１２２の近位に配置することができ、その結果、ウェル領域１１６は、ゲート電極１０６の近位に配置されるチャネル領域１１８をその中に含むことができる。例えば、チャネル領域１１８は、ゲート電極１０６の下で表面１０４に沿って広がることができる（ここでは、「下に」は、さらに厚さ方向ｔに沿うことを意味する）。加えて、誘電体層１２０、時には層間誘電体（ＩＬＤ）と呼ばれる、を、ゲート電極１０６および絶縁層１０８を覆って配置することができる。一例では、誘電体層は、リンケイ酸ガラス（ＰＳＧ）を含む材料である。
【００２４】
一実施形態では、ソースコンタクト領域１２２を、表面１０４に隣接して配置することができ、ウェル領域１１６は、ソースコンタクト領域１２２を取り囲むことができる。基板１０２はまた、ある種の実施形態では、第２の導電型（例えば、図２ではｐ型）を有するボディコンタクト領域１２５を含む。図示した実施形態のボディコンタクト領域１２５は、ウェル領域１１６におよび表面１０４に隣接して配置される。
【００２５】
ソース電極１２４（例えば、ニッケルなどの金属から形成される）を、ソースコンタクト領域１２２およびボディコンタクト領域１２５を覆って配置することができ、ソース電圧、ＶＳ、を受けるように構成することができる。さらに、ソース電極１２４を、ソースコンタクト領域１２２およびボディコンタクト領域１２５の両方と電気的に接触させることができる。例えば、図示した実施形態では、ソース電極１２４とソースコンタクト領域１２２およびボディコンタクト領域１２５との電気的な接触は、コンタクト層１２６（例えば、ニッケルまたは別の適切な金属から形成される）を介して行われる。ソース電極１２４の形成および構成を、下記に非常に詳細に論じる。
【００２６】
動作中には、ＭＯＳＦＥＴ１００は、一般にスイッチとして働く。電圧差ＶＤＳ＝ＶＤ−ＶＳがドレイン電極１１２とソース電極１２４との間に印加されると、これらの同じ電極間の出力電流（ＩＤＳ）を、ゲート電極１０６に印加される入力電圧ＶＧＳによって変調することができる、または他の形で制御することができ、ここでは、ＶＧＳ＝ＶＧ−ＶＳである。ＭＯＳＦＥＴ１００の「しきい値電圧」（ＶＴＨ）よりも低いゲート電圧ＶＧに対して、電流ＩＤＳは、名目上約ゼロのままであるとはいえ、ゲート電圧がしきい値電圧よりも低いとしても、比較的小さな漏れ電流が存在することがある。しきい値電圧ＶＴＨは、とりわけ、ＭＯＳＦＥＴ１００の寸法、材料、およびドーピングレベルの関数であり、ＭＯＳＦＥＴは、典型的には、所定のしきい値電圧ＶＴＨを示すように設計される。ＭＯＳＦＥＴ１００を組み込んでいる回路を、次に、期待する（所定の）しきい値電圧ＶＴＨに設計することができる。
【００２７】
ＭＯＳＦＥＴについてのしきい値電圧（ＶＴＨ）が一義的には定められないことを理解されたい。ＶＴＨを測定するための少なくとも５つの異なる技術があり、特定の例に関しては、これらが必ずしも正確に同じ結果を生じる必要がない。本明細書において採用する方法は、「しきい値ドレイン電流法」と呼ばれ、そこでは、指定されたドレイン電流におけるゲート電圧を、しきい値電圧とする。
【００２８】
ＳｉＣ  ＭＯＳＦＥＴを含む従来型のＭＯＳＦＥＴは、ゲート電極１０６とソース電極１２４との間に電位差を受けると、特に、高温でかつ長時間にわたってこの電位を受けると、ＮＢＴＩに起因するしきい値電圧のシフトを受けることが見出されている。具体的には、述べたように、負バイアス温度不安定性（ＮＢＴＩ）は、ＳｉＣデバイスにとっての関心事である。このようなしきい値電圧シフトの例を図示すると、図３は、電圧および温度ストレス印加の前後の従来型のＭＯＳＦＥＴについてのゲート電圧の関数としてのドレイン電流のプロット１４０である。すなわち、図３は、本明細書において論じるように、動作中のＮＢＴＩ効果を制限するソース電極１２４を欠いたストレス印加したＳｉＣ  ＭＯＳＦＥＴデバイスにおけるＮＢＴＩ効果を図示する。
【００２９】
図３に関連して、「サブしきい値技術」の変形であるしきい値ドレイン電流法を、ＳｉＣ  ＭＯＳＦＥＴデバイスにおけるＮＢＴＩ現象を特徴付けるときに使用することができる。図３のプロット１４０に図示したデータを生成するために使用した例のテスト条件を、下記に記述する。ある種の実施形態では、テスト条件を、増幅特性曲線測定値が一定のストレス温度においてＭＯＳＦＥＴについて取られるように設定することができる。例えば、最初に、ゲート電圧を、一定の−２０ボルト（Ｖ）で１５分間保持することができ、ＶＤＳを０Ｖのところに保持することができる。次に、小さな一定電圧を、ソース端子とドレイン端子との間に（例えば、ほぼ１００ｍＶ）印加することができ、ゲート電圧を、−１０Ｖから＋１０Ｖまで掃引することができ、範囲はＭＯＳＦＥＴの低電流範囲（例えば、この特定のケースでは０．１ナノアンペア未満）から飽和電流（例えば、ほぼ１６ミリアンペア）までを取り込むために十分に大きく、図３に示された「ｐｏｓｔ  ｎｅｇ」増幅特性曲線１４２を画定する。＋２０Ｖの定電圧ゲート正ストレスバイアスを、次に、ＶＤＳ＝０Ｖで、さらに１５分間にわたりゲートに印加することができる。最後に、ゲート電圧の同様の逆掃引を、＋１０Ｖから−１０Ｖまで行うことができ、ＶＤＳ＝０．１Ｖで「ｐｏｓｔ  ｐｏｓ」増幅特性曲線１４４を取り込むことができる。
【００３０】
ＶＴＨ決定のためのしきい値ドレイン電流の選択として１０マイクロアンペアを使用することは、実際的な理由で行われる。例えば、しきい値ドレイン電流は、片対数増幅特性曲線の線形サブしきい値部分上に存在するように十分に小さく、かつ正確に測定しデータから容易に抽出するために十分に大きい。ＭＯＳＦＥＴパラメータおよびデータ収集用のテスト条件は、下記の通りであった、ＶＤＳ＝０．１Ｖ、温度＝１７５℃、ゲート酸化膜厚（Ｔｏｘ）＝５００オングストローム、デバイス能動領域面積＝０．０６７ｃｍ2、１個のＭＯＳセルの面積＝１．６Ｅ−４ｃｍ2、１個のＭＯＳセルのチャネル幅対長さ比（Ｗ／Ｌ）＝６９００。より大きなデバイスまたはより小さなデバイスへのしきい値ドレイン電流のスケーリングは、デバイス能動領域面積、１個のＭＯＳセルの面積およびＷ／Ｌについての線形依存性を有する。しかしながら、しきい値曲線は、ゲート酸化膜厚（Ｔｏｘ）で逆にスケーリングされることに留意されたい。
【００３１】
したがって、図３は、正および負のゲートバイアスストレス印加に続くしきい値電圧のドリフトまたはシフト（例えば、ＩＤＳが著しく増加する電圧のシフト）を実証する。縦軸は、ドレイン電流（アンペア）であり、横軸は、ゲートからソースへの電圧（ボルト）である。しきい値電圧シフトは、したがって、バイアス温度不安定性（ＢＴＩ）の効果の一例を表す。ＶＴＨドリフトは、１０マイクロアンペアのソースからドレインへの電流におけるＶＴＨ正電圧ストレス値とＶＴＨ負電圧ストレス値との間の電圧差として取られる。図３に図示した例では、ＶＴＨドリフトは、ほぼ６．９Ｖである。
【００３２】
ある種の実施形態に関する実験では、ソース電極金属としてのアルミニウムが、水素およびＯＨラジカルとのアルミニウムの化学的反応性に起因したＮＢＴＩに寄与する要因になり得ることを仮定した。一組の実験では、堆積した最終的なソース金属を持たないデバイス上にインジウムリボンの小片を使用した。これらの実験では、インジウムリボンを、ＳｉＣ半導体のソースパッド領域上に押し付け、１２５℃で加熱した。加熱手法は、ＳｉＣ半導体へのインジウムの接着を向上させた。アルミニウムをインジウムで置き換えることの効果を調査するために、２種類のテストを実行した。第１の系統のテストを、低真空まで真空引きすることができ、さらにＳｉＣ半導体におけるＮＢＴＩを生じさせるために十分な温度である１２５℃まで昇温することができるチャンバ内で行った。第２のテストを、１５０℃および１７５℃に加熱したヒータにおいて大気条件下で行った。そこでデータを、真空近くでの１２５℃、大気条件での１２５℃、大気条件での１５０℃、および大気条件での１７５℃について取得した。インジウムの使用が、ＳｉＣ半導体におけるＮＢＴＩによって生じる結果を軽減したことを、各テストは示した。
【００３３】
上述のインジウムを用いた実験研究の拡張は、インジウムと同じ機能を可能性として実証するはずの他の金属を含む。一組の実験では、水素に対する優れた拡散バリアである金属は、ソース電極１２４を形成する際の使用が考えられる。加えて、ソース電極１２４を形成する際に使用される金属を評価する際に考慮するもう１つの要因は、金属が、シリカ中に水から分解した原子状の水素を生成しないはずであることであった。さらに、金属が分解した原子状の水素を実際に生成する場合には、金属は水素種のゲッタとして機能するはずである。例えば、チタンおよびアルミニウムは、両者とも水から水素を生成するが、チタンは、水素をゲッタできる。これを念頭に置いて、図４は、ソース電極のアルミニウム層の下にチタンの層を追加することの利点を示す。上述の特性に基づいて、さまざまな金属および金属の組み合わせをテストするために選択した、金＋１０ナノメートルニッケル、ニッケル、タンタル、およびアルミニウム。一実験では、ニッケルの１０ナノメートル層を、半導体表面への金の接着を助けるために接着層として選択した。アルミニウムを、他の金属とＮＢＴＩ測定値比較するための基準線として採用した。
【００３４】
代替金属実験用の半導体を準備するために、炭化ケイ素ウェハは、ロットがパッド金属堆積ステップに達した後に取り出された。金属堆積の前に、炭化ケイ素ウェハには、標準パッド金属パターンでパターン形成したが、ネガリフトオフレジストを使用した。パターン形成したウェハを、次に、各々おおよそ２０個のダイの１２個の長方形片へとレーザ切断した。ダイの行または列を、切断を行うために犠牲にした。さまざまな金属層を、次に断片上に堆積した。金属層および厚さは、次のようであった、金（２０００Å）／ニッケル（１００Å）、ニッケル（２０００Å）、タンタル（２０００Å）、アルミニウム（２０００Å）、およびアルミニウム（約１００Å）。下記の金属をやはりテストした、アルミニウム（４００００Å）、アルミニウム（４００００Å）／チタン（２００Å）、およびアルミニウム（４００００Å）／チタン（１０００Å）。一部の試料を、１分プレスパッタのプレクリーニングを行ったが、他は、１分プレスパッタ、待機、およびもう１回１分プレスパッタを行った。金／ニッケル試料を、両方のプレクリーニング法でテストし、アルミニウムの２０００Å試料を、プリクリーニングせずにテストした。金属試料を、ＭＲＣ６４３スパッタ、Ｐｅｒｋｉｎ−Ｅｌｍｅｒスパッタ、またはＴｅｍｅｓｃａｌスパッタのいずれかで堆積した。堆積後に、試料を超音波槽においてアセトン中に別々に浸した。アセトンは、レジストパターンおよびその上に堆積した金属を除去した。断片は、次に、ＳＴ２２およびＰＲＳ１０００溶媒洗浄にかけ、ＮＢＴＩ用のテストを行う前に、クリーンルーム内のドライボックス中に保管された。
【００３５】
実験の結果が図４に与えられ、グラフは、さまざまなソースパッド電極金属タイプについてのさまざまなしきい値電圧シフトの比較を示す。データ点の上方の変数「Ｎ」は、採用した測定値の数を表す。２００ｎｍでのアルミニウム試料について、２つのデータ点がグラフ上に現れる。最初のＡｌ（２００ｎｍ）データ点は、４．４２Ｖの電圧しきい値シフト値を有する１つの試料を含むデータセットを表す。「Ａｌ−異常値なし」と名付けたデータ点は、異常値を除外した同じデータセットを含む。グラフ上で比較した各々の金属（アルミニウムを除く）は、０．２５Ｖに近いしきい値電圧シフトを有する。金属は、ほんの約０．０５から０．２Ｖの偏差を有する。一方で、アルミニウムは、２００ｎｍ試料（異常値なし）について０．７５Ｖに近く、４０００ｎｍ試料については６．６Ｖに近いしきい値電圧シフトを有する。２００ｎｍアルミニウム（異常値なし）および４０００ｎｍアルミニウム金属の両者とも、それぞれ、約０．５Ｖおよび１．５Ｖの大きな偏差を有する。ＢＴＩ効果が典型的なＳｉＣ  ＭＯＳＦＥＴにおいては数ボルト（例えば、２Ｖから６Ｖ）のしきい値電圧シフトを引き起こすことがあるので、本明細書において検討したようなソース電極１２４の使用は、デバイス信頼性に対して顕著な向上を提供することを理解されたい。
【００３６】
実験の結果は、インジウムがしきい値電圧シフトを制限するために適した材料であることを示唆するはずであるが、適用の方法がテストした他の金属とは異なっており、そのため真の比較は困難であった。また、Ａｌのみのパッド金属を用いると、１７５℃におけるＮＢＴＩ測定値は、同等の金属厚さについての実験において試みた他のパッド金属のいずれよりも２〜４倍の間で大きかった。信頼性の観点から、代替のパッド金属は、互いに０．１〜０．２Ｖの範囲内であり、純粋なアルミニウムよりも狭い偏差を示した。代替のパッド金属はまた、基準線金属タイプと比較したときに相対的に狭い偏差を示した。２０００Åアルミニウム試料は、４００００Åアルミニウム試料よりもほぼ６．５倍小さなＮＢＴＩシフトを示す。より小さなＮＢＴＩシフトは、２０倍だけ試料の厚さを減少させることの反映であり得る。アルミニウム（４００００Å）／チタン（２００Å）の組み合わせは、残りの金属と同等のＮＢＴＩシフトを示した。少量のチタンが小さなＮＢＴＩシフトを有したという観測は、ある種の実施形態では、チタンが水素ゲッタとして主としては働くのではなく、アルミニウムとＭＯＳＦＥＴの誘電体層との間の単純にバリアとして働くことを示唆した。行った実験では、金は、実際に小さなＮＢＴＩシフトを有したが、ＮＢＴＩシフトは、インジウム、ニッケル、またはタンタルのシフトよりもわずかに大きかった。これゆえ、本明細書において検討したように、ソース電極１２４として存在するときに、アルミニウムパッド金属を誘電体層との物理的な接触から切り離すことが、ＭＯＳＦＥＴにおけるＮＢＴＩシフトの低減をもたらす。あるいは、上で検討したものなどの他の金属を、ソース電極１２４を形成するために、およびＮＢＴＩシフトの低減を実現するために使用することができる。
【００３７】
これゆえ、本明細書において検討したように、ある種のソース電極金属を有するＭＯＳＦＥＴを製造することは、図３に図示したドリフトを大部分は防止するまたは制限するであろう。ある種の実施形態によれば、ソース電極１２４を、動作中のＭＯＳＦＥＴデバイスのしきい値電圧のシフトを制限する金属から構成することができる。ある種の実施形態では、金属は、シリカ中に水分子から分解した原子状の水素を生成しないことがある。さらに、金属は、水素に対する拡散バリアであり得る。ある種の実施形態では、金属は、アルミニウムパッド金属をＭＯＳＦＥＴの誘電体層との物理的接触から避ける方法として働くことができる。薄膜を堆積するスパッタリング法または任意の他の適切な堆積技術を使用することによって、金属を堆積することができる。例えば、ある種の実施形態では、ソース電極１２４を、ニッケル（Ｎｉ）の薄膜もしくは層（例えば、２０００Å）またはタンタルの薄膜もしくは層（例えば、２０００Å）から構成することができる。他の実施形態では、ソース電極１２４を、金属層の組み合わせから構成することができる。例えば、ソース電極１２４を、Ｎｉの薄膜もしくは層（例えば、１００Å）と重ね合わせた金（Ａｕ）の薄膜もしくは層（例えば、２０００Å）、またはチタンの薄膜もしくは層（例えば、２００Å）と重ね合わせたアルミニウムの膜もしくは層（例えば、４００００Å）から構成することができる。ある種の実施形態では、金属の層のうちの１つを、接着層として使用することができ、ＭＯＳＦＥＴとのソース電極１２４の接触を向上させることができる。理解されるように、本明細書において検討したような、ソース電極１２４としてまたはソース電極１２４とともに使用するためのさまざまな金属は、いくつかのこのような適切な金属または材料の例を単に表すにすぎない。これゆえ、他の金属または材料を、単独でまたは相互に組み合わせて、本明細書において検討したように、ＢＴＩ（正および負の両方）の効果を制限するためにやはり使用することができ、本開示によって包含される。
【００３８】
実施形態の技術的な効果は、動作中の半導体デバイスのしきい値電圧のシフトを防止するように設計された半導体デバイス（例えば、炭化ケイ素（ＳｉＣ）デバイス）を含む。ある種の実施形態では、半導体デバイスは、絶縁層上に配置されたゲート電極、ソース電極、層間誘電体、基板、ウェル領域、ソースコンタクト領域、およびドレイン電極を含む。ソース電極は、動作中の半導体デバイスのしきい値電圧のシフトを防止する金属であるように選択される。
【００３９】
本書は、最良の形態を含む本発明を開示するため、ならびに任意のデバイスまたはシステムを作成することおよび使用すること、および任意の組み込んだ方法を実行することを含めて本発明を当業者が実施することをも可能にするために例を使用している。本発明の特許性のある範囲は、特許請求の範囲によって規定され、当業者なら思い付く別の例を含むことができる。このような別の例が特許請求の範囲の文面から逸脱しない構造的要素を有する場合、またはこのような別の例が特許請求の範囲の文面とは実質的に差異がない等価な構造的要素を含む場合には、このような別の例は、特許請求の範囲の範囲内であるものとする。
【符号の説明】
【００４０】
１０  トランジスタ製造プロセス
１２  炭化ケイ素ウェハを入手する
１４  パターンをウェハの酸化膜層中に作る
１６  ｎ型領域およびｐ型領域を炭化ケイ素中に形成する
１８  絶縁層を堆積する
２０  ポリシリコンを、ゲート電極を形成するために絶縁層を覆って堆積する
２２  層間誘電体を、ポリシリコン層を覆って堆積する
２４  ソース電極を、層間誘電体を覆って堆積する
１００  ＭＯＳＦＥＴ
１０２  基板
１０４  表面
１０６  ゲート電極
１０８  絶縁層
１１０  第２の表面
１１２  ドレイン電極
１１４  ドリフト領域
１１６  ウェル領域
１１８  チャネル領域
１２０  誘電体層
１２２  ソースコンタクト領域
１２４  ソース電極
１２５  ボディコンタクト領域
１２６  コンタクト層
１４０  プロット
１４２  「ｐｏｓｔ  ｎｅｇ」増幅特性曲線
１４４  「ｐｏｓｔ  ｐｏｓ」増幅特性曲線
【図１】
2014033200.tif 000003
【図２】
2014033200.tif 000004
【図３】
2014033200.tif 000005
【図４】
2014033200.tif 000006
【外国語明細書】
2014033200000001.pdf