(57)【要約】【課題】ディスターブの影響を管理可能なコントローラを提供する。【解決手段】コントローラは、消去単位ごとに、第１値を保持し、複数のストリングを含んだメモリ中のセルに書き込みが行われると、前記書き込み対象のセルを含んだ書き込み選択ストリングに含まれる消去単位について前記第１値を第１ステップ増やし、前記書き込み選択ストリングと異なる書き込み非選択ストリングに含まれる消去単位について前記第１値を第２ステップ増やす、ことを特徴とする。【選択図】      図９
2014235757.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、ソース線と、前記ビット線と前記ソース線との間に接続された複数のストリングと、を具備し、各ストリングは複数のセルトランジスタを含み、消去単位ごとにデータを消去し、前記消去単位は前記ストリングの全体または一部であり、前記複数のストリングの一部はワード線を共有し、前記ワード線を共有する複数のストリングはブロックを構成するメモリのためのコントローラであって、
消去単位ごとに、第１値、第２値、第３値、第４値を保持し、
セルトランジスタに対して読み出しが行われると、読み出し選択ストリングに含まれる消去単位について前記第１値を第１ステップ増やすとともに読み出し非選択ストリングに含まれ且つ前記読み出し対象のセルトランジスタの選択ワード線と接続されたセルトランジスタを含んだ消去単位について前記第２値を第２ステップ増やすとともに読み出し非選択ストリングに含まれ且つ前記選択ワード線と接続されたセルトランジスタを含まない第３消去単位について前記第２値を第３ステップ増やし、前記読み出し選択ストリングは前記読み出し対象のセルトランジスタを含んでおり、前記読み出し非選択ストリングは前記読み出し選択ストリングが含まれるブロック中の前記読み出し選択ストリングと異なるストリングであり、前記第１、第２、第３ステップは異なり、
セルトランジスタに書き込みが行われると、書き込み選択ストリングに含まれる消去単位について前記第３値を第４ステップ増やすとともに書き込み非選択ストリングに含まれる消去単位について前記第３値を第５ステップ増やし、前記書き込み選択ストリングは前記書き込み対象のセルトランジスタを含んでおり、前記書き込み非選択ストリングは前記書き込みストリングが含まれるブロック中の前記書き込み選択ストリングと異なるストリングであり、前記第４、第５ステップは異なり、
ブロックに対して消去が行われると、前記消去対象のブロック中の消去単位についての第４値をリセットし、
消去単位に対して消去が行われると、前記消去対象の消去単位についての第４値をリセットする、
ことを特徴とするコントローラ。
【請求項２】
消去単位ごとに、第１値を保持し、
複数のストリングを含んだメモリ中のセルに書き込みが行われると、前記書き込み対象のセルを含んだ書き込み選択ストリングに含まれる消去単位について前記第１値を第１ステップ増やし、前記書き込み選択ストリングと異なる書き込み非選択ストリングに含まれる消去単位について前記第１値を第２ステップ増やす、
ことを特徴とするコントローラ。
【請求項３】
消去単位ごとに、さらに第２値および第３値を保持し、
前記メモリ中のセルに読み出しが行われると、前記読み出し対象のセルを含んだ読み出し選択ストリングに含まれる消去単位について前記第２値を第３ステップ増やし、前記読み出し選択ストリングと異なる読み出し非選択ストリングに含まれ且つ前記読み出し対象のセルの選択ワード線と接続されたセルを含んだ消去単位について前記第３値を第４ステップ増やし、前記読み出し選択ストリングと異なる読み出し非選択ストリングに含まれ且つ前記選択ワード線と接続されたセルを含まない消去単位について前記第３値を第５ステップ増やす、
ことを特徴とする請求項２に記載のコントローラ。
【請求項４】
消去単位ごとに、さらに第４値を保持し、
消去単位に対して消去が行われると、前記消去対象の前記消去単位についての第４値をリセットする、
ことを特徴とする請求項３に記載のコントローラ。
【請求項５】
前記複数のストリングの一部はワード線を共有し、
前記ワード線を共有する複数のストリングはブロックを構成し、
前記書き込み選択ストリングと前記書き込み非選択ストリングは、同じブロックに含まれ、同じビット線とソース線との間に接続されており、
前記読み出し選択ストリングと前記読み出し非選択ストリングは、同じブロックに含まれ、同じビット線とソース線との間に接続されている、
ことを特徴とする請求項４に記載のコントローラ。
【請求項６】
前記消去単位は前記ストリングの全体または一部である、
ことを特徴とする請求項５に記載のコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
実施形態は、コントローラに関する。
【背景技術】
【０００２】
ＢｉＣＳ技術の製造プロセスを用いて製造された３次元構造のＮＡＮＤ型フラッシュメモリ（ＢｉＣＳメモリと称する）、およびＢｉＣＳメモリを制御するコントローラが知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１５２３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ディスターブの影響を管理可能なコントローラを提供しようとするものである。
【課題を解決するための手段】
【０００５】
一実施形態によるコントローラは、消去単位ごとに、第１値を保持し、複数のストリングを含んだメモリ中のセルに書き込みが行われると、前記書き込み対象のセルを含んだ書き込み選択ストリングに含まれる消去単位について前記第１値を第１ステップ増やし、前記書き込み選択ストリングと異なる書き込み非選択ストリングに含まれる消去単位について前記第１値を第２ステップ増やす、ことを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】一実施形態に係るメモリコントローラおよびメモリのブロック図。
【図２】一実施形態に係るメモリのブロック図。
【図３】一実施形態に係るメモリセルアレイの一部の斜視図。
【図４】一実施形態に係るメモリセルアレイの一部の回路図。
【図５】一実施形態に係る論理ブロックの種々の例。
【図６】一実施形態に係るセルトランジスタの断面図。
【図７】一実施形態に係るメモリでの読み出しまたは書き込み時のバイアスの例。
【図８】一実施形態のメモリコントローラにより作成される管理表の例。
【図９】一実施形態に係る消去の際の管理表更新フローチャート。
【図１０】一実施形態に係る読み出しの際の管理表更新フローチャート。
【図１１】一実施形態に係る書き込みの際の管理表更新フローチャート。
【図１２】一実施形態に係る管理表を用いたデータの移動のフローチャート。
【図１３】一実施形態に係るマルチプレーンアクセスの例。
【図１４】一実施形態の読み出しの一部の電位のタイムチャート。
【図１５】一実施形態のデータ移動が後続する読み出しの一部の電位のタイムチャート。
【発明を実施するための形態】
【０００７】
ＮＡＮＤ型フラッシュメモリは複数のストリングを含んでいる。１つのストリングは複数の直列接続されたセルトランジスタを含んでいる。書き込みの際、選択されたセルトランジスタのワード線は書き込み電圧Ｖｐｇｍを受け取る。一方、ストリング中の残りの非選択トランジスタのワード線は非選択用電圧Ｖｐａｓｓを受け取る。非選択トランジスタへの電圧Ｖｐａｓｓの印加により、セルトランジスタは、閾値電圧変動を受け得る。すなわち書き込みディスターブを受ける。非３次元構造のＮＡＮＤ型フラッシュメモリ（平面メモリと称する）では、１ブロック中で、１つのビット線に１つのストリングのみが接続されている。よって１ブロックへの書き込みにより、各メモリセルは、電圧Ｖｐｇｍを１回受け取り、Ｖｐａｓｓを（１ストリング中のセルトランジスタ数−１）と同じ回数、受け取る。平面メモリでは、この回数が、書き込みディスターブのワーストケースである。ＮＡＮＤ型フラッシュメモリでは、消去済みのブロックにのみ書き込みが可能で、消去によりディスターブによってメモリセルが受けた影響はリセットされるからである。このため、このワーストケースでも非選択セルに誤書き込みが生じないように、各種の電圧を決めることにより、誤書き込みに対処できる。
【０００８】
一方、ＢｉＣＳメモリでは、１ブロック中で、１つのビット線に複数のストリングが接続されている。このため、ＢｉＣＳメモリでは、平面メモリと異なる書き込みディスターブが生じる。よって、ＢｉＣＳメモリに対して、平面メモリと同じコントローラを使用することができない。
【０００９】
以下に実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。図面は模式的なものである。各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
【００１０】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から以下に説明する。このような機能がどのように実現されるかは種々の事項に依存する。当業者は、具体的な実施態様ごとに、種々の方法でこれらの機能を実現し得るが、いずれの実現の手法も実施形態の範疇に含まれる。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態が限定されるものではない。
【００１１】
図１は、一実施形態に係るメモリコントローラおよびメモリのブロック図である。メモリコントローラ２０は、図示せぬ外部機器（例えばホストデバイス）と通信し、メモリ１０を制御する。すなわち、メモリコントローラ２０は、外部機器から書き込みコマンド、読み出しコマンド、消去コマンド等のコマンドを受け取る。そして、コマンドに基づいてメモリ１０にアクセスする。メモリコントローラ２０は、ＣＰＵ（Central Processing Unit）２１、ＲＯＭ（Read only Memory）２２、ＲＡＭ（Random Access Memory）２３、バッファ２４、メモリインターフェイス２５等の要素を含んでいる。これらは、バスにより接続されている。メモリコントローラ２０は、外部のホストデバイスと通信するためのインターフェイス（例えばホストインターフェイス）をさらに含んでいてもよい。
【００１２】
ＣＰＵ２１は、制御プログラムに基づいてメモリデバイス１０の全体の動作を司る。ＲＯＭ２２は、ＣＰＵ２１により使用される制御プログラムなどのファームウェアを格納する。ＲＡＭ２３は、ＣＰＵ２１の作業エリアとして使用され、制御プログラムや各種の表などを記憶する。バッファ２４は、データを一時的に記憶する。メモリインターフェイス２５は、メモリコントローラ２０とメモリ１０との間のインターフェイスを取る。
【００１３】
図２は、一実施形態に係るメモリ１０のブロック図である。図２に示されるように、メモリ１０は、メモリセルアレイ１、ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４、制御回路５、入出力回路６、アドレス・コマンドレジスタ７、電圧発生回路８、コアドライバ９等の要素を含んでいる。
【００１４】
メモリ１０は、複数のメモリセルアレイ（２つのメモリセルアレイを例示）１を含んでいる。メモリセルアレイ１は、プレーンと称される場合がある。メモリセルアレイ１は、複数の物理ブロックを含んでいる。各物理ブロックは、複数のメモリセル、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬ等を含んでいる。
【００１５】
ロウデコーダ２、データ回路・ページバッファ３、カラムデコーダ４の組は、メモリセルアレイ１ごとに設けられている。ロウデコーダ２は、アドレス・コマンドレジスタ７からブロックアドレス信号等を受け取り、また、コアドライバ９からワード線制御信号や選択ゲート線制御信号を受け取る。ロウデコーダ２は、受け取ったブロックアドレス信号、ワード線制御信号、および選択ゲート線制御信号に基づいて、物理ブロック、ワード線等を選択する。
【００１６】
データ回路・ページバッファ３は、メモリセルアレイ１から読み出されたデータを一時的に保持し、またメモリ１０の外部から書き込みデータを受け取り、選択されたメモリセルに受け取ったデータを書き込む。データ回路・ページバッファ３は、センスアンプ３ａを含んでいる。センスアンプ３ａは、複数のビット線ＢＬとそれぞれ接続された複数のセンスアンプを含み、ビット線ＢＬ上の電位を増幅する。メモリ１０は、１つのメモリセルにおいて２ビット以上のデータを保持できる。そのために、データ回路・ページバッファ３は、例えば３つのデータキャッシュ３ｂを含んでいる。第１データキャッシュ３ｂは、下位（lower）ページデータおよび上位（upper）ページデータの一方を保持し、第２データキャッシュ３ｂは、下位ページデータおよび上位ページデータの他方を保持する。下位ページデータは、関連する複数メモリセルの各２ビットデータのうちの下位ビットの組からなる。上位ページデータは、関連する複数メモリセルの各２ビットデータのうちの上位ビットの組からなる。第３データキャッシュ３ｂは、例えば、ベリファイ読み出しの結果に基づいてメモリセルに再書き込みされる一時的データを保持する。
【００１７】
カラムデコーダ４は、アドレス・コマンドレジスタ７からカラムアドレス信号を受け取り、受け取ったカラムアドレス信号をデコードする。カラムデコーダ４はデコードされたアドレス信号に基づいて、データ回路・ページバッファ３のデータの入出力を制御する。
【００１８】
制御回路５は、アドレス・コマンドレジスタ７から、読み出し、書き込み、消去等を指示するコマンドを受け取る。制御回路５は、コマンドの指示に基づいて、所定のシーケンスに従って電圧発生回路８およびコアドライバ９を制御する。電圧発生回路８は、制御回路５の指示に従って、種々の電圧を発生する。コアドライバ９は、制御回路５の指示に従って、ワード線ＷＬおよびビット線ＢＬを制御するためにロウデコーダ２およびデータ回路・ページバッファ３を制御する。入出力回路６は、コマンド、アドレス、データのメモリ１０の外部からの入力またはメモリ１０の外部への出力を制御する。
【００１９】
メモリセルアレイ１は、図３および図４に示される要素および接続を有する。図３は、一実施形態に係るメモリセルアレイの一部の斜視図である。図４は、一実施形態に係るメモリセルアレイの一部（２つの物理ブロックＭＢ）の回路図である。図３および図４に示されるように、メモリセルアレイ１は、複数のビット線ＢＬと、複数のソース（セルソース）線ＳＬと、複数の物理ブロックＭＢを有する。ソース線ＳＬはロウ方向に延びる。ビット線ＢＬは、カラム方向に延びる。カラム方向はロウ方向に直交する。複数の物理ブロックＭＢが、所定のピッチをもってカラム方向に沿って並んでいる。各物理ブロックＭＢにおいて、１本のビット線ＢＬには、ｉ＋１個のストリングＳＴＲが接続されている。図３では、１ビット線当たり２つのストリングＳＴＲが示されている。
【００２０】
１つのストリングＳＴＲは、メモリストリングＭＳ、ソース側選択ゲートトランジスタＳＳＴｒ、およびドレイン側選択ゲートトランジスタＳＤＴｒを有する。メモリストリングＭＳは、基板ｓｕｂの積層方向に沿って上方に位置する。メモリストリングＭＳは、直列接続されたｎ＋１個（ｎは例えば１５）のメモリセルトランジスタＭＴｒ０〜ＭＴｒ１５およびバックゲートトランジスタＢＴｒを含んでいる。末尾に数字を伴った参照符号（例えばセルトランジスタＭＴｒ）が相互に区別される必要がない場合、末尾の数字が省略された記載が用いられ、この記載は全ての数字付きの参照符号を指すものとする。セルトランジスタＭＴｒ０〜ＭＴｒ７は、この順で、積層方向に沿って基板ｓｕｂに近づく方向に並んでいる。セルトランジスタＭＴｒ８〜ＭＴｒ１５は、この順で、積層方向に沿って基板ｓｕｂから離れる方向に沿って並んでいる。セルトランジスタＭＴｒは、後に詳述するように、半導体柱ＳＰ、半導体柱ＳＰの表面の絶縁膜、ワード線（制御ゲート）ＷＬをそれぞれ含んでいる。バックゲートトランジスタＢＴｒは、最も下のセルトランジスタＭＴｒ７、ＭＴｒ８の間に接続されている。
【００２１】
選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、それぞれ、最も上のセルトランジスタＭＴｒ０、ＭＴｒ１５の積層方向に沿った上方に位置する。トランジスタＳＳＴｒのドレインは、セルトランジスタＭＴｒ０のソースに接続されている。トランジスタＳＤＴｒのソースは、セルトランジスタＭＴｒ１５のドレインに接続されている。トランジスタＳＳＴｒのソースは、ソース線ＳＬに接続される。トランジスタＳＤＴｒのドレインは、ビット線ＢＬに接続される。
【００２２】
ロウ方向に沿って並ぶ複数のストリングはストリング群を構成する。例えば、ロウ方向に沿って並び全てのビット線ＢＬにそれぞれ接続された全ての複数のストリングは、ストリング群を構成する。各ストリング群において、その複数のストリングのそれぞれのセルトランジスタＭＴｒ０のそれぞれのゲートは、ワード線ＷＬ０に共通に接続されている。同様に、各ストリング群において、その複数のストリングのそれぞれのセルトランジスタＭＴｒＸのそれぞれのゲートは、ワード線ＷＬＸに共通に接続されている。ワード線ＷＬは、ロウ方向に延びる。バックゲートトランジスタＢＴｒのゲートは、バックゲート線ＢＧに共通に接続されている。
【００２３】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのゲートはドレイン側選択ゲート線ＳＧＤＬに共通接続されている。各ストリングにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＤＴｒのそれぞれのドレインは、同じビット線ＢＬに接続されている。選択ゲート線ＳＧＤＬはロウ方向に延びる。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、選択ゲート線ＳＧＤＬ０〜ＳＧＤＬｉがそれぞれ設けられている。
【００２４】
各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのゲートはソース側選択ゲート線ＳＧＳＬに共通接続されている。カラム方向に沿って並ぶ２つのストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのそれぞれのソースは、同じソース線ＳＬに接続されている。各ストリング群ＳＴＲＧにおいて、その複数のストリングＳＴＲのそれぞれのトランジスタＳＳＴｒのソースは、同じソース線ＳＬに接続されている。選択ゲート線ＳＧＳＬおよびソース線ＳＬは、ロウ方向に延びる。ストリング群ＳＴＲＧ０〜ストリング群ＳＴＲＧｉ用に、ソース側選択ゲート線ＳＧＳＬ０〜ＳＧＳＬｉがそれぞれ設けられている。
【００２５】
メモリセルアレイ１の構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【００２６】
１ストリング群ＳＴＲＧ中の複数ストリングの同じワード線ＷＬと接続された複数のセルトランジスタは物理ユニットを構成する。１物理ユニットの記憶空間は、１つの物理ユニットの記憶空間は、１または複数のページを構成する。１ページは、物理ユニット中の一部のセルトランジスタの記憶空間から構成されていてもよい。データは、ページ単位で読み出される。書き込みは、ページごとであってもよいし、物理ユニットごとであってもよい。
【００２７】
各物理ブロックＭＢにおいて、相違するストリング中の同じ番号のワード線は相互に接続されている。すなわち、例えば、１物理ブロック中の全ストリングのワード線ＷＬ０は相互に接続されており、ワード線ＷＬＸは相互に接続されている。
【００２８】
セルトランジスタＭＴｒへのアクセスのために、１つの物理ブロックが選択され、１つのストリング群ＳＴＲＧが選択される。物理ブロック選択のために、物理ブロックアドレス信号により特定された物理ブロックにのみ、物理ブロックを選択するための信号を出力する。この物理ブロック選択用信号によって、選択物理ブロックでは、ワード線ＷＬ、選択ゲート線ＳＧＳＬ、ＳＧＤＬが、ドライバと接続される。以上より、物理ブロックは、相違するストリングがワード線を共有し、且つ１つのロウデコーダを共有するものと捉えられ得る。
【００２９】
さらに、１つのストリング群ＳＴＲＧの選択のために、選択ストリング群ＳＴＲＧ中でのみ、選択トランジスタＳＳＴｒ、ＳＤＴｒが選択用の電圧を受け取る。非選択ストリング群ＳＴＲＧ中では、選択トランジスタＳＳＴｒ、ＳＤＴｒは、非選択用の電圧を受け取る。選択用電圧は、読み出し、書き込み等の動作に依存する。同じく、非選択用電圧も、読み出し、書き込み等の動作に依存する。
【００３０】
メモリ１０は、物理ブロック単位でデータを消去できるように構成されている。さらに、メモリ１０は、物理ブロック中の論理ブロックＬＢ単位でもデータを消去できるように構成されている。論理ブロックＬＢは、図５に示されるように、例えば、１つのストリング群、または２等の複数ストリング群である。ただし、図５は、１ビット線ＢＬについての要素のみ示しているので、ストリング群に代えてストリングＳＴＲが示されている。または、論理ブロックＬＢは、１ストリング群中の複数ストリングのそれぞれのメモリストリングＭＳの一部である。具体的には、１メモリストリングＭＳの半分と、この半メモリストリングが属するストリング群中で、この半メモリストリングにロウ方向に沿って並ぶ半ストリング群である。半メモリストリングは、例えば、１メモリストリングＭＳのうちのバックゲートトランジスタＢＴｒの一方の側の半分である。あるいは、１メモリストリングＭＳの４分の１と、この四半メモリストリングが属するストリング群中で、この四半メモリストリングにロウ方向に沿って並ぶ四半メモリストリング群である。四半メモリストリングは、例えば、半メモリストリングの積層方向に沿って上側または下側のセルトランジスタＭＴｒの組である。あらゆる定義の論理ブロックＬＢが使用可能であり、実施形態は論理ブロックＬＢの定義に依存しない。
【００３１】
セルトランジスタＭＴｒは、例えば図６に示す構造を有する。図６は、一実施形態に係るセルトランジスタの断面図である。ワード線（ゲート）ＷＬは、例えばポリシリコンあるいはポリサイドからなる。複数のワード線ＷＬおよびその間の絶縁膜を貫く孔が形成されている。孔の表面には、絶縁膜ＩＮ２が形成されており、孔の中に半導体柱ＳＰが形成されている。半導体柱ＳＰは、積層方向に延び、ロウ方向およびカラム方向からなる平面に沿って行列状に並び、例えば不純物を導入された半導体（例えばシリコン）からなる。
【００３２】
絶縁膜ＩＮ２は、トンネル絶縁膜ＩＮ２ａ、電荷蓄積膜ＩＮ２ｂ、電極間絶縁膜ＩＮ２ｃを含んでいる。トンネル絶縁膜ＩＮ２ａは、例えば酸化シリコン（ＳｉＯ２）からなる。電荷蓄積膜ＩＮ２ｂは、トンネル絶縁膜ＩＮ２ａ上に形成される。電荷絶縁膜ＩＮ２ｂは、電荷を蓄積し、例えば窒化シリコン（ＳｉＮ）からなる。電極間絶縁膜ＩＮ２ｃは、電荷蓄積膜ＩＮ２ｂ上に形成される。電極間絶縁膜ＩＮ２ｃは、例えば酸化シリコンからなる。ワード線ＷＬの電位および電荷蓄積膜ＩＮ２ｂ中のキャリアの個数に応じて半導体柱ＳＰを流れるセル電流が変化し、これを利用してセルトランジスタＭＴｒはデータを不揮発に記憶する。
【００３３】
図７は、メモリ１０での読み出しおよび書き込み時の種々の要素における電圧、すなわち読み出しおよび書き込み時のバイアスの例を示している。図７は、１つのメモリストリングが１２のメモリセルを含んだ例を示している。また、図７は、１つのビット線ＢＬに関する要素の一部のみを示し、以下の説明でもこの図７に示される要素について説明する。しかしながら、言及されるストリングが属するストリング群ＳＴＲＧ（すなわち、図７の手前または奥のストリング）についても、同じ説明が当てはまる。図７では示されていないが、半導体中ＳＰ中のワード線ＷＬ０〜ＷＬ１１と交わる箇所にそれぞれセルトランジスタＭＴｒ０〜１１が形成されている。図７は、ストリングＳＴＲ０が選択されており、ストリングＳＴＲ０中のセルトランジスタＭＴｒ８が選択されている例を示す。
【００３４】
読み出しの際、選択ストリングＳＴＲ０の選択ゲートトランジスタＳＤＴｒ、ＳＳＴｒは、ゲートにおいて、選択ストリングからの読み出しのための電圧Ｖｓｇを受け取る。一方、非選択ストリングＳＴＲ１〜Ｓｒ７の選択ゲートトランジスタは、電圧Ｖｓｓを受け取る。また、選択セルトランジスタＭＴｒ８はそのワード線（選択ワード線）ＷＬ８において、読み出し電圧Ｖｃｇｒｖが印加されている。電圧Ｖｃｇｒｖは、セルトランジスタＭＴｒ８が保持するデータに応じた大きさを有する。電圧Ｖｃｇｒｖを受け取るセルは、ハッチングを付されている。一方、選択ストリングＳＴＲ中の残りのセルトランジスタＭＴｒ０〜７、ＭＴｒ９〜１１は、それらのそれぞれのワード線（非選択ワード線）ＷＬにおいて、電圧Ｖｒｅａｄを受け取る。電圧Ｖｒｅａｄは、セルトランジスタＭＴｒが保持するデータによらず、すなわちセルトランジスタＭＴｒの閾値電圧によらずにセルトランジスタＭＴｒをオンさせる大きさを有する。よって、電圧Ｖｒｅａｄは、Ｖｃｇｒｖより大きい。このように、選択ストリングＳＴＲ中の非選択セルトランジスタＭＴｒは、読み出しの度にＶｒｅａｄを受け取り、すなわちディスターブ（読み出しディスターブ）を受ける。
【００３５】
上記のように１物理ブロック中で同番号のワード線ＷＬが相互に接続されている。このため、非選択ストリングＳＴＲ中の選択ワード線ＷＬ、非選択ワード線ＷＬは、それぞれ、読み出し電圧Ｖｃｇｒｖ、Ｖｒｅａｄを受け取る。したがって、非選択ストリングＳＴＲでは、受ける電圧は違えども、選択ワード線ＷＬ、非選択ワード線ＷＬはともに読み出しディスターブを受ける。非選択ストリングＳＴＲ中の選択ワード線ＷＬにもハッチングが施されている。具体的には、１物理ブロックからの読み出しにより、各セルトランジスタＭＴｒは、電圧Ｖｒｅａｄを（１ストリング中のセルトランジスタ数−１）×（１ビット線ＢＬに接続されたストリング数）と同じ回数、受け取る。この回数は、ストリング数の乗数分、平面メモリでの回数よりはるかに大きい。また、１物理ブロックからの読み出しにより、各セルトランジスタＭＴｒは、電圧Ｖｃｇｒｖを１ビット線当たりストリング数と同じ回数、受け取る。１回は、選択セルとしてのものであり、残りの回数は、非選択セルすなわち自身が属するストリングＳＴＲが非選択の場合に相当する。このような読み出しディスターブは、１ストリング／（物理）ブロックの平面メモリでは生じない。
【００３６】
書き込みの際は、選択セルトランジスタ、非選択セルトランジスタはゲートにおいて、それぞれ電圧Ｖｐｇｍ、Ｖｐａｓｓを受け取る。電圧Ｖｐｇｍは書き込み電圧である。Ｖｐａｓｓはストリング中で選択セルトランジスタにのみ書き込みを行うために、非選択セルトランジスタのゲートに印加される非選択セル用電圧である。また、選択ストリングＳＴＲの選択ゲートトランジスタＳＤＴｒは、ゲートにおいて、選択ストリングでの書き込みのための電圧Ｖｓｇｄを受け取る。さらに、選択ストリングＳＴＲの選択ゲートトランジスタＳＳＴｒ、および非選択ストリングＳＴＲの選択ゲートトランジスタＳＳＴｒ、ＳＤＴｒは、ゲートにおいて、電圧Ｖｓｓを受け取る。
【００３７】
以上の電圧印加により、書き込みの際もディスターブが生じる。まず、選択ストリングＳＴＲでは、非選択セルトランジスタＭＴｒは、Ｖｐａｓｓの印加によるディスターブを受ける。また、１物理ブロック中でのワード線相互接続に起因して、非選択ストリングＳＴＲでも、選択ワード線ＷＬ、非選択ワード線ＷＬは、それぞれ、書き込み電圧Ｖｐｇｍ、Ｖｐａｓｓを受け取る。したがって、非選択ストリングＳＴＲでも、受ける電圧は違えども、選択ワード線ＷＬ、非選択ワード線ＷＬはともに、ディスターブ（書き込みディスターブ）を受ける。
【００３８】
１つの物理ブロック中で１つのビット線に複数のストリングＳＴＲが接続されている。このため、１物理ブロックへの書き込みにより、各セルトランジスタＭＴｒは、電圧Ｖｐａｓｓを（１ストリング中のセルトランジスタ数−１）×（１ビット線ＢＬに接続されたストリング数）と同じ回数、受け取る。この回数は、やはり平面メモリでの回数よりはるかに大きい。書き込みディスターブによってメモリセルが受けた影響は消去によりリセットされるので、消去（ディスターブのリセット）後の上記の電圧Ｖｐａｓｓ印加回数によって誤書き込みが生じないように対策することが考えられる。しかしながら、上記のように、メモリ１０は、物理ブロックより小さい論理単位でデータを消去できる。このため、１物理ブロック中で、あるセルトランジスタは、消去を経ずに書き込みディスターブによる影響を蓄積し続ける可能性がある。すなわち、メモリ１０では、書き込みディスターブのワーストケースが定義できない。よって、メモリ１０は、この点について、平面メモリと同様の書き込みディスターブのワーストケースに基づいて設計されることができない。
【００３９】
また、１物理ブロックへの書き込みにより、各セルトランジスタＭＴｒは、電圧Ｖｐｇｍを１ビット線当たりストリング数と同じ回数、受け取る。１回は、選択セルとしてのものであり、残りの回数は、非選択セルすなわち自身が属するストリングＳＴＲが非選択の場合に相当する。このような現象は、平面メモリでは生じない。
【００４０】
このように、メモリ１０は、平面メモリでのものと相違するディスターブを受け、その影響も相違するため、メモリ１０に対して平面メモリと同じコントローラを使用することができない。
【００４１】
このような、メモリ１０でのディスターブの影響を管理するために、メモリコントローラ２０は、図８に示されるような管理表を作成および保持する。図８、一実施形態に係るメモリコントローラにより作成される管理表の例を示している。例えば、メモリコントローラ２０は、ＲＯＭ２２上のプログラムがＣＰＵ２１によって実行されることによって、管理表をＲＡＭ２３上で作成する。
【００４２】
図８に示されるように、管理表は、論理ブロックＬＢの番号（ＩＤ、アドレス）、ごとに複数の行に分かれている。管理表は、各論理ブロックＬＢについての種々の情報を示す。すなわち、メモリコントローラ２０は、論理ブロックＬＢごとに、種々の情報を管理する。そのような情報には、物理ブロックの番号（ＩＤ、アドレス）、消去回数、選択ストリング読み出し回数、非選択ストリング読み出し回数、書き込み回数、読み出し／書き込み回数が含まれる。物理ブロックの番号は、論理ブロックＬＢが属する物理ブロックを特定する。
【００４３】
メモリコントローラ２０は、ある論理ブロックＬＢ中のデータが消去されると、対応する消去回数を１増やすとともに、読み出し／書き込み回数をゼロにリセットする。
【００４４】
メモリコントローラ２０は、ある選択ワード線ＷＬに接続されたメモリセルからの読み出しを行うと、関連する論理ブロックＬＢについての選択ストリング読み出し回数または非選択ストリング読み出し回数を所定数、増やす。回数更新を受ける論理ブロックＬＢおよびその大きさは、ある論理ブロックＬＢが、選択ストリングＳＴＲに含まれているか、非選択ストリングＳＴＲに含まれているか、選択ワード線を含むのか等に依存する。
【００４５】
メモリコントローラ２０は、ある選択ワード線ＷＬに接続されたセルトランジスタＭＴｒへの書き込みを行うと、関連する論理ブロックＬＢについての書き込み回数を所定数、増やす。回数更新を受ける論理ブロックＬＢおよび増加数は、後述のように、ある論理ブロックＬＢが、選択ストリングＳＴＲに含まれているか、非選択ストリングＳＴＲに含まれているか等に依存する。図８は、さらなる列を含んでいてもよい。
【００４６】
また、メモリコントローラ２０は、ある選択ワード線ＷＬ接続されたメモリセルに対する読み出しまたは書き込みを行うと、関連する論理ブロックＬＢについての選択ストリング読み出し／書き込み回数を１だけ増やす。
【００４７】
図９〜図１１を参照して、図８の管理表の更新について説明する。図９〜図１１は、それぞれ、一実施形態に係るメモリコントローラの消去、読み出し、書き込みの際の管理表の更新のフローチャートである。メモコントローラ２０は、図９〜図１１の処理を実行できるように構成されている。すなわち、ＣＰＵ２１は、メモリコントローラ２０の動作を制御するプログラムに則って以下の処理を実行し、制御プログラムはＣＰＵ２１に以下の処理を実行させるように構成されている。管理表の更新は、消去、読み出し、書き込み等の各対応する動作の前でも、後でも、最中でもよい。
【００４８】
図９に示されるように、メモリコントローラ２０は、消去のための一連の動作を始める（ステップＳ１）と、ステップＳ２に移行する。ステップＳ２において、メモリコントローラ２０は、消去が論理ブロックＬＢを対象としているかまたは物理ブロックを対象としているかを判断する（ステップＳ２）。論理ブロックＬＢが指定されている場合、メモリコントローラ２０は、管理表（図８）を更新して、消去対象論理ブロックＬＢに対応する行において、消去回数を１だけ増やすとともに読み出し／書き込み回数をゼロにリセットする（ステップＳ３）。消去により、これまでの読み出しや書き込みによるディスターブの影響がリセットされるので、読み出し／書き込みのセットの回数を０から計数し直すためである。一方、ステップＳ２での判断がＮｏの場合、すなわち物理ブロックが指定されている場合、フローはステップＳ４に移行する。ステップＳ４において、メモリコントローラ２０は、管理表を更新して、消去対象物理ブロック中の全ての論理ブロックＬＢに対応する行において、消去回数を１だけ増やすとともに読み出し／書き込み回数をゼロにリセットする。ステップＳ３またはＳ４の終了により、フローは終了する。
【００４９】
図１０に示されるように、メモリコントローラ２０は、あるセルトランジスタＭＴｒへの読み出しのための一連の動作を始める（ステップＳ１１）と、管理表更新のための処理を行う。すなわち、メモリコントローラ２０は、読み出し対象のセルトランジスタＭＴｒを含んだ物理ブロック中の全ての論理ブロックＬＢについての読み出し回数を更新する。読み出しは、選択ワード線ＷＬが属する物理ブロックにわたってディスターブを生むからである。例えば、メモリコントローラ２０は、この読み出しに関連する全ての論理ブロックＬＢについて、その番号（アドレス）の昇順に更新を行う。図１０は、そのような例を示している。しかし、必要な更新の実行は、図のような方法に限られない。
【００５０】
ステップＳ１２において、メモリコントローラ２０は、更新対象の論理ブロックＬＢを決定する。次に、ステップＳ１３において、メモリコントローラ２０は、更新対象の現論理ブロックＬＢが、選択ストリングに含まれているかを判断する。現論理ブロックＬＢが選択ストリングＳＴＲに属していれば、メモリコントローラ２０は、管理表を更新して、現論理ブロックＬＢに対応する行において選択ストリング読み出し回数をｘだけ増やす。ｘについては後述する。
【００５１】
一方、現論理ブロックＬＢが選択ストリングに属していれば、フローはステップＳ２２に移行する。ステップＳ２２において、メモリコントローラ２０は、現論理ブロックＬＢが選択ワード線ＷＬを含んでいるかを判断する。ステップＳ２２での判断がＹｅｓであれば、フローはステップＳ２４に移行する。ステップＳ２４において、メモリコントローラ２０は、管理表を更新して、現論理ブロックＬＢに対応する行において非選択ストリング読み出し回数をｙだけ増やす。ステップＳ２２での判断がＮｏであれば、フローはステップＳ２５に移行する。ステップＳ２５において、メモリコントローラ２０は、管理表を更新して、現論理ブロックＬＢに対応する行において非選択ストリング読み出し回数をｚだけ増やす。
【００５２】
ステップＳ１４、Ｓ２４、Ｓ２５は、全てステップＳ２１に継続する。ステップＳ２１において、メモリコントローラ２０は、更新すべき（１物理ブロック中の）全ての論理ブロックＬＢについての回数が更新されたかを判断する。ステップＳ２１での判断がＹｅｓであれば、フローは終了する。一方、ステップＳ２１での判断がＮｏであれば、メモリコントローラ２０は、未更新の論理ブロックＬＢについての情報を更新するために、未更新の論理ブロックＬＢを選択する。本例のように、昇順に沿った論理ブロックＬＢの掃引の場合、メモリコントローラ２０は、現論理ブロックＬＢを１だけ、増加する（ステップＳ２８）。ステップＳ２８は、ステップＳ１２に継続する。
【００５３】
増加数ｘ、ｙ、ｚについて説明する。ストリングＳＴＲは、選択されているかいないかに関わらず、電圧Ｖｒｅａｄの印加による読み出しディスターブを受ける。このため、まず、ある選択ワード線ＷＬと接続されたセルトランジスタＭＴｒからの読み出しの度に、この選択セルトランジスタＭＴｒを含んだ物理ブロックからの読み出しの回数が計数される。しかし、ある論理ブロックＬＢが、選択ストリングＳＴＲに属するか、非選択ストリングＳＴＲに属するか、選択ワード線ＷＬを含むかにより、ディスターブの影響は異なる。そこで、これらの条件に基づいて、読み出し回数の増加数が重みづけされる。
【００５４】
電圧Ｖｒｅａｄは大きく、よって、電圧Ｖｒｅａｄは、選択ストリングＳＴＲ中の電圧Ｖｒｅａｄ印加セルの閾値電圧を上げる。その頻度は、１／（１ビット線ＢＬに接続されたストリング数（ｉ＋１））であり、限定的である。非選択ストリングについての頻度は、（１ビット線ＢＬに接続されたストリング数−１）／（１ビット線ＢＬに接続されたストリング数（ｉ＋１））と多い。
【００５５】
また、非選択ストリングＳＴＲは、カットオフされて電気的にフローティングであるので、その中のセルトランジスタＭｔｒのチャネルはワード線ＷＬへの印加電圧によりブーストされる。よって、非選択ストリングＳＴＲ中のチャネル電圧は、約Ｖｒｅａｄである。そして、選択ワード線ＷＬは電圧Ｖｃｇｒｖ（＜Ｖｒｅａｄ）を有するため、電荷蓄積膜ＩＮ２ｂ中の電子は抜き取られ、選択ワード線ＷＬと接続されたセルトランジスタＭＴｒは閾値電圧の低下を受ける。よって、非選択ストリングＳＴＲ中の選択ワード線ＷＬを含んだ論理ブロックＬＢのための値ｙは負である。また、非選択ストリングＳＴＲではチャネルがブーストされていることに基づいて、非選択ストリングＳＴＲでの読み出しディスターブの影響は、選択ストリングＳＴＲでのものより小さい。この点およびｘの増加が生じる頻度との相対関係に基づいて、ｙの大きさが決定される。例えば非選択ストリングのための値ｙは、例えば選択ストリングのための値ｘより小さい、または同程度あるいは同じである。
【００５６】
さらに、非選択ストリングＳＴＲ中の非選択ワード線ＷＬについても検討される。上記のように、非選択ストリングＳＴＲでは、チャネル電圧は約Ｖｒｅａｄであり、非選択ワード線ＷＬの電圧もＶｒｅａｄである。ただし、チャネルが電圧Ｖｒｅａｄに充電された状態で、非選択ワード線ＷＬが電圧Ｖｒｅａｄへ向かう立ち上がりの際に、チャネルと非選択ワード線ＷＬとは、その間に電位差を有する。この電位差は、ディスターブとして振る舞う。このディスターブは、短時間しか生じないので、１回の大きさは小さい。このため、無視することも可能ではある。しかし他方で、頻度は高い。このため、非選択ストリングＳＴＲ中の非選択ワード線ＷＬを含む論理ブロックＬＢについての値ｚが定義される。ｚも、上の説明から明らかなように、ｙと同じく負である。１回の大きさと頻度を考慮して、ｚの値が決定される。少なくとも、｜ｙ｜＞｜ｚ｜である。
【００５７】
以上の検討項目、およびメモリ１０の特性に基づいて、ｘ、ｙ、ｚが決定される。一例では、ｘは１であり、ｙは−０．００５であり、ｚは−０．００１である。
【００５８】
図１１に示されるように、メモリコントローラ２０は、あるセルトランジスタＭＴｒへの書き込みのための一連の動作を始める（ステップＳ３１）と、管理表更新のための処理を行う。すなわち、メモリコントローラ２０は、書き込み対象のセルトランジスタＭＴｒを含んだ物理ブロック中の全ての論理ブロックＬＢについての書き込み回数を更新する。書き込みは、選択ワード線ＷＬが属する物理ブロックにわたってディスターブを生むからである。例えば、メモリコントローラ２０は、この書き込みに関連する全ての論理ブロックＬＢについて、その番号（アドレス）の昇順に更新を行う。図１１は、そのような例を示している。しかし、必要な更新の実行は、図のような方法に限られない。
【００５９】
ステップＳ３１は、図１０と同じステップＳ１２に継続し、次いで、ステップＳ１３に到達する。ステップＳ１３が、現論理ブロックＬＢが選択ストリングＳＴＲに属しているとの判断であれば、メモリコントローラ２０は、管理表を更新して、現論理ブロックＬＢに対応する行において書き込み回数をａだけ増やす（ステップＳ３４）。一方、現論理ブロックＬＢが非選択ストリングＳＴＲに属していれば、メモリコントローラ２０は、管理表を更新して、現論理ブロックＬＢに対応する行において書き込み回数をｂだけ増加する（ステップＳ３５）。ａ、ｂについては後述する。
【００６０】
ステップＳ３４、Ｓ３５は、いずれも、図１０と同じステップＳ２１に継続する。ステップＳ２１が、未更新の論理ブロックＬＢがあるとの判断であれば、フローはステップＳ２８に継続する。ステップＳ２８は、ステップＳ１２に継続する。
【００６１】
増加数ａ、ｂについて説明する。ストリングＳＴＲは、選択されているかいないかに関わらず、電圧Ｖｐａｓｓの印加による書き込みディスターブを受ける。選択ストリングＳＴＲでは、チャネル電圧はＶｓｓであり、よって、非選択セルトランジスタＭＴｒは電圧Ｖｐａｓｓとチャネル電圧による大きなディスターブを受ける。ただし、頻度は、読み出しと同じく、１／（１ビット線ＢＬに接続されたストリング数（ｉ＋１））であり、限定的である。一方、非選択ストリングＳＴＲは、カットオフされて電気的にフローティングであるので、その中のセルトランジスタＭＴｒのチャネルはワード線ＷＬへの印加電圧によりブーストされる。よって、ワード線ＷＬとチャネルとの間の電位差は、選択ストリングＳＴＲでのそれより小さく、このため、非選択ストリングＳＴＲでの読み出しディスターブは弱い。一方で、頻度は、（１ビット線ＢＬに接続されたストリング数−１）／（１ビット線ＢＬに接続されたストリング数（ｉ＋１））であり、選択ストリングＳＴＲでのそれよりはるかに大きい。このため、選択ストリングＳＴＲおよび非選択ストリングＳＴＲでの読み出しディスターブの大きさおよび頻度の違いに基づいて、ａ、ｂは相違する値を有する。ａ、ｂの値は、メモリ１０の特性に基づいた、選択および非選択ストリングＳＴＲでのディスターブの大きさおよび頻度の違いに基づいて決定される。ｂ＞＞ａである。一例では、ａは０．００１であり、ｂは１である。
【００６２】
以上のような表の管理により、リセットされずにディスターブによる影響が蓄積した論理ブロックＬＢを特定できる。この特定により、メモリコントローラ２０は、必要に応じた処理、例えばあるデータの別領域へのコピー等を行える。一例として、読み出し／書き込み回数を使用したデータの移動（または引っ越しとも称される）について図１２を参照して説明する。図１２は、一実施形態に係る、管理表を用いたデータの移動のフローチャートである。メモリコントローラ２０は、図８の管理表の読み出し／書き込み回数を監視する。例えば、メモリコントローラ２０は、ある論理ブロックＩＤについての読み出し／書き込み回数が更新される度に、更新された各読み出し／書き込み回数に関して、図１２のフローを実行する。図１２に示されるように、メモリコントローラ２０は、監視されている読み出し／書き込み回数がある値αを超えたかを判断する（ステップＳ４１）。
【００６３】
ステップＳ４１での判断がＹｅｓの場合、メモリコントローラ２０は、監視されている読み出し／書き込み回数の論理ブロックＩＤ中のデータを消去済みの別の領域に移動する（ステップＳ４２）。また、ステップＳ４２において、メモリコントローラ２０は、監視されている読み出し／書き込み回数をリセットする。そして、フローは終了する。一方、ステップＳ４１での判断がＮｏの場合、メモリコントローラ２０は、次の読み出しまたは書き込みを行う（ステップＳ４３）。この読み出しまたは書き込みは、それぞれ図１０または図１１の読み出しまたは書き込みに対応し、すなわち、実施形態に従った管理表の更新を含んでいる。ステップＳ４３が終了すると、フローは終了する。
【００６４】
上記のように、メモリ１０は複数のプレーンを含んでいる。管理表は、複数のプレーンわたって共通であってもよい。すなわち、図１３に示されるように、プレーン０〜プレーン４の各々の論理ブロックが論理的な組を構成する。図１３は、１つの論理ブロックＬＢが２つのストリングＳＴＲを含む例を示す。例えばプレーン０〜プレーン４の各物理ブロックＭＢ０の論理ブロックＬＢ０が論理的な組を構成する。論理的な組を構成する要素は、破線により囲まれている。論理的な組を構成する要素に対して、並行して読み出し、書き込み、消去等が行われる。そして、プレーン０〜プレーン４の各物理ブロックＭＢ０のストリング群０、１（ストリングＳＴＲ０の組およびストリングＳＴＲ１の組）に対する、読み出し、書き込み、消去の度に、消去回数、選択ストリング読み出し回数、非選択ストリング読み出し回数、書き込み回数、読み出し／書き込み回数等が更新される。
【００６５】
図１３では、プレーン１の物理ブロックＭＢ１の論理ブロックＬＢ０は不良である。このため、プレーン０、２、３の各々の物理ブロックＭＢ１の論理ブロックＬＢ０と、プレーン１の物理ブロックＭＢ１の論理ブロックＬＢ１が論理的な組を構成する。そして、このような組が並行してアクセスされ、その消去回数、選択ストリング読み出し回数、非選択ストリング読み出し回数、書き込み回数、読み出し／書き込み回数が共通に管理される。
【００６６】
以上説明したように、実施形態に係るメモリコントローラ２０は、１物理ブロック中で１ビット線に複数ストリングが接続されたメモリに使用され、物理ブロックとは別の論理ブロックＬＢごとに、消去、読み出し、書き込み回数等を計数する。さらに、メモリコントローラ２０は、あるストリングでの読み出しおよび書き込みの際に、非選択ストリングについての読み出し回数および書き込み回数も、選択ストリングについての増加回数とは異なる重みづけをされた回数分、増やす。このように、メモリコントローラ２０は、１物理ブロック中で１ビット線に複数ストリングが接続されているメモリの特徴に適合されている。よって、このようなメモリでのディスターブの影響を適切に管理可能なメモリコントローラ２０を実現できる。
【００６７】
上記し、特に図１０を参照して説明したように、メモリコントローラ２０は、読み出しの際に非選択ストリングについても読み出し回数を管理し、特に非選択ストリングストリングの読み出し回数を減じることがある。このため、メモリコントローラ２０がメモリ１０のある領域の読み出し回数が閾値を超えたことをデータ移動実行の条件として使用する場合、データ移動が発動するタイミングが、それ以前の読み出しに応じて変動し得る。例えば、ある領域が１００００回読み出されると、データ移動が発生するとする。さらに、ある物理ブロック中でストリングＳＴＲ０のワード線ＷＬ０を選択して読み出しが行われ、同物理ブロック中では他のストリングＳＴＲを選択しての読み出しは行われないとする。すると、ストリングＳＴＲ０についての読み出し回数は、上昇し続け、１００００回に達するとストリングＳＴＲ０のワード線ＷＬ０と関連する物理ユニット中のデータ移動が生じる。
【００６８】
一方、ある物理ブロック中のストリングＳＴＲ０のワード線ＷＬ０を選択しての読み出しが、他のいずれかのＳＴＲを選択しての読み出しが行われつつ、繰り返されるとする。すると、ストリングＳＴＲ０のワード線ＷＬ０を選択しての１００００回超（例えば１２０００回）読み出されると、ストリングＳＴＲ０のワード線ＷＬ０と関連する物理ユニット中のデータの移動が生じる。読み出しにより、非選択ストリングＳｔｒでの読み出し回数が減少するからである。このことは、実施形態のような非選択ストリングＳｔｒでの読み出し回数の減少が無い例と対立する。すなわち、いずれのストリングも規定の読み出し回数（例えば１００００回）に達すると、規定数に達したストリングからのデータの移動が生じる。データ移動は、読み出しに付随して、すなわちある読み出しの結果必要になると当該読み出しに後続する。以下に、読み出し、およびデータ移動が後続する読み出しのそれぞれの際の一部の電位の変化を示す。
【００６９】
図１４は、一実施形態の読み出しの一部の電位のタイムチャートである。図１５は、一実施形態のデータ移動が後続する読み出しの一部の電位のタイムチャートである。メモリコントローラ２０が外部から読み出しコマンドおよびアドレスを受け取り、これらの受領によりデータの移動が生じない場合、メモリコントローラ２０は、データ移動を伴わない読み出しを行う。その場合が、図１４に示されている。図１４に示されているように、メモリコントローラ２０は、時刻ｔ０において読み出しコマンドおよびアドレスを受け取る。これに応答して、時刻ｔ１において、メモリ１０はレディー／ビジー信号をビジー状態にし、また、選択ゲート線ＳＧＤＬ、ＳＧＳＬが、これらと接続された選択ゲートトランジスタＳＤＴｒ、ＳＳＴｒをオンするために、電圧Ｖｄｄとされる。次いで、時刻ｔ２において、非選択ワード線ＷＬが、電圧Ｖｒｅａｄとされる。次いで、時刻ｔ３において、選択ワード線ＷＬが、電圧Ｖｃｇｒｖとされる。これらの電圧印加に伴い、メモリ１０での消費電流Ｉｃｃは、ｔ１、ｔ２、ｔ３で上昇する。
【００７０】
一方、メモリコントローラ２０による読み出しコマンドおよびアドレスの受領によりデータの移動が生じる場合、メモリコントローラ２０は、データ移動を伴った読み出しを行う。その場合が、図１５に示されている。まず、図１４と同様に、メモリコントローラ２０は、時刻ｔ１０において読み出しコマンドおよびアドレスを受け取る。これに応答して、時刻ｔ１１において、メモリ１０はレディー／ビジー信号をビジー状態にし、また、図１４と同様に、データが読み出される。その後、メモリコントローラ２０は、読み出されたデータを、このデータの読み出し前の領域とは別の領域に書き込むことをメモリ１０に指示する。これに応じて、メモリ１０では、時刻ｔ１４で選択ゲート線ＳＧＤＬが書き込みのための電圧とされる。次いで、時刻ｔ１５でビット線ＢＬがプリチャージされる。次いで時刻ｔ１６で非選択ワード線ＷＬおよび選択ワード線ＷＬがそれぞれ電圧ＶｐａｓｓおよびＶｐｇｍとされる。これらの電圧印加に伴い、消費電流Ｉｃｃは、時刻ｔ１４、ｔ１５、ｔ１６で上昇する。その後、時刻ｔ１７から、ベリファイのための読み出しが行われる。時刻ｔ１７〜ｔ１８は、時刻ｔ１１〜ｔ１４と同じである。さらに、時刻ｔ１８から、書き込みおよびベリファイ読み出しが、書き込みが成功するまで数回繰り返される。
【００７１】
その他、各実施形態は、上記のものに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の実施形態が抽出され得る。例えば、上記各実施形態に示される全構成要件から幾つかの構成要件が削除されても、この構成要件が削除された構成が実施形態として抽出され得る。
【符号の説明】
【００７２】
１…メモリセルアレイ、２…ロウデコーダ、３…データ回路・ページバッファ、４…カラムデコーダ、５…制御回路、６…入出力回路、７…アドレス・コマンドレジスタ、８…電圧発生回路、９…コアドライバ、１０…メモリ、２０…メモリコントローラ、２１…ＣＰＵ、２２…ＲＯＭ、２３…ＲＡＭ、２４…バッファ、２５…メモリインターフェイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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