(57)【要約】【課題】チップ面積を削減するための電源配線構造を提供する。【解決手段】第１の電源と第２の電源を夫々供給する第１の電源配線網と第２の電源配線網は、夫々、第１の配線層にリング状に形成された第１の配線と、第１の配線層とシリコン基板との間に位置する第２の配線層に形成された、第１の方向に平行な複数の第２の配線と、第２の配線層とシリコン基板との間に位置する第３の配線層に形成された、第１の方向と直交する第２の方向に平行な複数の第３の配線を備える。夫々の電源配線網において、上記複数の第２の配線と複数の第３の配線は、１つ以上の交差部において第１のビアが形成されて、電気的に接続された格子状の電源配線を構成する。該格子状の電源配線は第１の配線と電気的に接続されている。シリコン基板から第１の配線層を仰視する第３の方向に見たとき、上記格子状の電源配線の領域の上部に第１の配線が形成されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電源を供給する第１の電源配線網と、第２の電源を供給する第２の電源配線網を少なくとも備え、
前記第１および第２の電源配線網は、それぞれ、
第１の配線層に、リング状に形成された第１の配線と、
前記第１の配線層とシリコン基板との間に位置する第２の配線層に形成された、第１の方向に平行な複数の第２の配線と、
前記第２の配線層とシリコン基板との間に位置する第３の配線層に形成された、前記第１の方向と直交する第２の方向に平行な複数の第３の配線と
を少なくとも備え、
前記第１および第２の電源配線網は、それぞれ、
前記複数の第２の配線と前記複数の第３の配線とが、１つ以上の交差部において第１のビアが形成されており、電気的に接続された格子状の電源配線を構成し、
前記格子状の電源配線と前記第１の配線とが電気的に接続されており、
前記シリコン基板から前記第１の配線層を仰視する第３の方向に見たとき、前記格子状の電源配線の領域の上部に前記第１の配線が形成されている、
半導体チップ。
【請求項２】
前記半導体チップは、
Ｉ／Ｏマクロを構成する静電保護回路を少なくとも備えたＩ／Ｏコア部が前記半導体チップの外周辺にそって配置されたＩ／Ｏコア領域と、
論理回路が形成された内部ロジック領域と
を備え、
前記内部ロジック領域と前記Ｉ／Ｏコア配置領域との間に形成された第１の領域に、前記第１の電源配線網の前記格子状の電源配線および前記第２の電源配線網の前記格子状の電源配線が構成された
請求項１記載の半導体チップ。
【請求項３】
前記第１の領域は、前記Ｉ／Ｏマクロを構成する回路のうちのロジック回路の一部または全部が配置されたＩ／Ｏロジック領域である、
請求項２記載の半導体チップ。
【請求項４】
前記第１の電源配線網の夫々の前記第３の配線の両隣に前記第２の電源配線網の前記第３の配線が配置され、前記第２の電源配線網の夫々の前記第３の配線の両隣に前記第１の電源配線網の前記第３の配線が配置されるように、前記第１の電源配線網と前記第２の電源配線網の前記複数の第３の配線は形成されている、
請求項３に記載の半導体チップ。
【請求項５】
前記第１の電源配線網の前記第３の配線と、該第３の配線に隣接する前記第２の電源配線網の前記第３の配線間の間隔は、前記Ｉ／Ｏロジック領域に配置されるスタンダードセルの高さに略等しい、
請求項３に記載の半導体チップ。
【請求項６】
前記第１の電源配線網の複数の前記第３の配線の１つと、その配線に隣接する前記第２の電源配線網の複数の前記第３の電源配線の１つとに接続された前記スタンダードセルを備える、
請求項５に記載の半導体チップ。
【請求項７】
第３の電源を供給する第３の電源配線網をさらに備え、
前記第３の配線網は、
前記第１の配線層の前記Ｉ／Ｏロジック領域に、リング状に形成された第４の配線と、
前記第２の配線層の前記Ｉ／Ｏロジック領域に形成された、前記第１の方向に平行な複数の第５の配線と、
前記第３の配線層の前記Ｉ／Ｏロジック領域に形成された、前記第２の方向に平行な複数の第６の配線とを少なくとも備え、
前記複数の第５の配線と前記複数の第６の配線は、１つ以上の交差部において第２のビアが形成されており、電気的に接続された格子状の電源配線を構成し、
前記格子状の電源配線と前記第４の配線とが電気的に接続されており、
前記シリコン基板から前記第１の配線層を仰視する第３の方向に見たとき、前記格子状の電源配線の領域の上部に前記第４の配線が形成されている、
請求項３に記載の半導体チップ。
【請求項８】
前記第１の電源配線網の前記格子状の電源配線が形成された領域は、前記第３の電源配線網の前記格子状の電源配線が形成された領域よりも、前記内部ロジック領域から離れている、
請求項７に記載の半導体チップ。
【請求項９】
前記第１の電源配線網の前記格子状の電源配線が形成された領域と、前記第３の電源配線網の前記格子状の電源配線が形成された領域との間の空隙領域に、アナログ信号用の配線が形成された、
請求項８に記載の半導体チップ。
【請求項１０】
前記第１の電源配線網の前記格子状の電源配線が形成された領域と、前記第３の電源配線網の前記格子状の電源配線が形成された領域との間の空隙領域に、ガードリング配線が形成されている、
請求項８に記載の半導体チップ。
【請求項１１】
前記第１の電源配線は、リング状に代えてコの字状に形成された、
請求項１から１０のいずれか１項に記載の半導体チップ。
【請求項１２】
前記第１の電源配線は、リング状に代えてＬ字状に形成された、
請求項１から１０のいずれか１項に記載の半導体チップ。
【請求項１３】
前記第１の電源配線は、リング状に代えて複軸配線で形成された、
請求項１から１０のいずれか１項に記載の半導体チップ。
【請求項１４】
前記第１の方向は、前記半導体チップの上下辺または左右辺と平行する方向であり、
前記第２の電源配線は、前記半導体チップの２つの対角線を夫々中心線とする所定幅の領域内で切断されている、
請求項１から１０のいずれか１項に記載の半導体チップ。
【請求項１５】
前記論理回路は、コアとなる内部ロジック部であり、
前記内部ロジック領域は、中央に位置し、
前記Ｉ／Ｏコア部は、前記Ｉ／Ｏマクロの、スタンダードセルのみで構成されたＩ／Ｏロジック部以外の部分であり、
前記第１の領域には、前記Ｉ／Ｏロジック部の少なくとも一部が配置される、
請求項２に記載の半導体チップ。
【請求項１６】
第１の電源を供給する第１の電源配線網と、第２の電源を供給する第２の電源配線網を少なくとも備え、
前記第１および第２の電源配線網は、それぞれ、
第１の配線層に、リング状に形成された第１の配線と、
前記第１の配線層とシリコン基板との間に位置する第２の配線層に形成された、第１の方向に平行な複数の第２の配線と、
前記第２の配線層とシリコン基板との間に位置する第３の配線層に形成された、前記第１の方向と直交する第２の方向に平行な複数の第３の配線と
を少なくとも備え、
前記第１および第２の電源配線網は、それぞれ、
前記複数の第２の配線と前記複数の第３の配線とが、１つ以上の交差部において第１のビアが形成されており、電気的に接続された格子状の電源配線を構成し、
前記格子状の電源配線と前記第１の配線とが電気的に接続されており、
前記第１の配線を前記シリコン基板に垂直に投影したものと、前記格子状の電源配線を前記シリコン基板に垂直に投影したものとが重なる、
半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ（半導体集積回路）に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）等の半導体チップは、概して２つの領域に分けられる。１つは、該半導体チップのコアとなる内部ロジック部が設けられる内部ロジック領域（あるいは内部ロジック配置領域）であり、もう１つは、Ｉ／Ｏ領域（Ｉ／Ｏ：Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）（あるいはＩ／Ｏ配置領域）である。Ｉ／Ｏ領域には、複数のＩ／Ｏマクロが設けられる。これらのＩ／Ｏマクロは、半導体チップの外部と半導体チップの内部（内部ロジックなど）との信号のやり取りを行うインタフェースセルとして機能する。半導体チップの設計に際して、このインターフェースとして機能を有するＩ／Ｏ回路を、部品化したものをＩ／Ｏマクロと称する。一般にＩ／Ｏ回路のうち回路規模の小さなものを部品化したものをＩ／Ｏセルと称する場合があるが、本明細書では、このようなＩ／Ｏセルから多機能・複数端子を有するインターフェース回路（例えば、ＳｅｒＤｅｓ回路）までをまとめてＩ／Ｏマクロと称するものとする。
【０００３】
一般に、図２５に示すように、Ｉ／Ｏマクロ１０は夫々矩形の形状をしており、半矩形形状のＩ／Ｏマクロ１０が半導体チップ１の外周部に半導体チップ１外周の各辺に沿って配置される（Ｉ／Ｏ回路の配置に関しては、例えば特許文献１に開示されている）。ここで半導体チップ１の上下辺と平行な軸をＸ軸、左右辺と平行な軸をＹ軸とする。図２５に示す半導体チップ１のＸ軸方向に平行な外周辺に沿って配置されたＩ／Ｏマクロと、Ｙ軸方向に平行な外周辺に沿って配置されたＩ／Ｏマクロとでは、９０度（あるいは２７０度）回転して配置される。また対向する辺の一方に辺に沿って配置されたＩ／Ｏマクロと、他方の辺に沿って配置されたＩ／Ｏマクロとでは、１８０度回転して配置される。
【０００４】
図２５に示す従来の半導体チップ１０では、半導体チップのＩ／Ｏ領域に配置されたＩ／Ｏマクロへの電源供給のため、リング状に生成された電源配線８０、９０が形成されている。電源配線８０、９０は、それらの下に配置されたＩ／Ｏマクロに電気的に接続される。
【０００５】
開発する半導体チップの要求仕様に応じて、様々な種類のＩ／Ｏマクロが、半導体チップの外周部の所望の位置に配置される。Ｉ／Ｏマクロの種類によって、Ｉ／Ｏマクロの回路規模やサイズが異なる。各Ｉ／Ｏ回路の端子（パッド）間隔を等間隔（正規化）にすると、Ｉ／Ｏマクロの高さがＩ／Ｏ回路の種類に応じて異なることになる。そのようなＩ／Ｏマクロの高さが異なるＩ／Ｏマクロを半導体チップの外周部に配置すると、半導体チップの内部ロジック領域とＩ／Ｏ領域との境界が凸凹形状になる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−０２６８６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように、種類の異なるＩ／Ｏマクロはその大きさが異なり（特にマクロの高さが異なる）、半導体チップのチップ面積の削減を困難にしていた。換言すると、半導体チップの縮小化を困難としていた。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態にかかる半導体チップは、第１の電源と第２の電源を夫々供給する第１の電源配線網と第２の電源配線網を備える。夫々の電源配線網は、第１の配線層にリング状に形成された第１の配線と、第１の配線層とシリコン基板との間に位置する第２の配線層に形成された、第１の方向に平行な複数の第２の配線と、第２の配線層とシリコン基板との間に位置する第３の配線層に形成された、第１の方向と直交する第２の方向に平行な複数の第３の配線を備える。夫々の電源配線網において、上記複数の第２の配線と複数の第３の配線は、１つ以上の交差部において第１のビアが形成されて、電気的に接続された格子状の電源配線を構成する。該格子状の電源配線は第１の配線と電気的に接続されている。シリコン基板から第１の配線層を仰視する第３の方向に見たとき、上記格子状の電源配線の領域の上部に第１の配線が形成されている。
【発明の効果】
【００１０】
上述した実施の形態の半導体チップは、半導体チップのチップ面積のさらなる削減を可能とする。
【図面の簡単な説明】
【００１１】
【図１】本願発明者が想到したＩ／Ｏマクロの配置手法を説明するための図である。
【図２】第１の実施の形態にかかる半導体チップを示す図である。
【図３】図２に示す半導体チップの第１の配線層（Ｍ３層）を示す図である。
【図４】図２に示す半導体チップのＭ１層を示す図である。
【図５】図２に示す半導体チップのＭ２層を示す図である。
【図６】図４に示すＭ１層に形成された第１の電源配線と、図５に示すＭ２層に形成された第２の電源配線との位置関係を示す図である。
【図７】第２の実施の形態にかかる半導体チップを示す図である。
【図８】図７に示す半導体チップの第１の配線層（Ｍ４層）を示す図である。
【図９】図７に示す半導体チップのＭ３層を示す図である。
【図１０】図７に示す半導体チップのＭ２層を示す図である。
【図１１】図９に示すＭ３層に形成された第５の電源配線と、図１０に示すＭ２層に形成された第２の電源配線との位置関係を示す図である。
【図１２】図７に示す半導体チップのＭ１層を示す図である。
【図１３】図１０に示すＭ２層に形成された第２の電源配線と、図１２に示すＭ１層に形成された第１の電源配線との位置関係を示す図である。
【図１４】図７に示す半導体チップの左下コーナのＭ１層とＭ２層の電源配線構造を示す図である。
【図１５】図７に示す半導体チップの左下コーナのＭ２層とＭ３層の電源配線構造を示す図である。
【図１６】電源供給用Ｉ／Ｏコアを示す図である（その１）。
【図１７】電源供給用Ｉ／Ｏコアを示す図である（その２）。
【図１８】図７に示す半導体チップの左下コーナのＡ１−Ｂ１断面を示す図である。
【図１９】図７に示す半導体チップの左下コーナのＡ２−Ｂ２断面を示す図である。
【図２０】図７に示す半導体チップの左下コーナのＡ３−Ｂ３断面を示す図である。
【図２１】図７に示す半導体チップの左下コーナのＣ１−Ｄ１断面を示す図である。
【図２２】図７に示す半導体チップの左下コーナのＣ２−Ｄ２断面を示す図である。
【図２３】図７に示す半導体チップの左下コーナのＣ３−Ｄ３断面を示す図である。
【図２４】従来のＩ／Ｏマクロの構成を考察するための図である。
【図２５】Ｉ／Ｏマクロの従来の配置を示す図である。
【図２６】Ｉ／Ｏマクロの配置を考察するための図である。
【図２７】図２６の一部を拡大し、詳細を考察するための図である。
【発明を実施するための形態】
【００１２】
発明を実施するための形態を説明する前に、従来の半導体チップについて考察する。
一般的なＩ／Ｏマクロの構成について、図２４を用いて説明する。図２４のＩ／Ｏマクロ１０は、半導体チップの外部との信号のやり取りを行う外部信号の振幅が５Ｖ振幅、これを半導体チップの内部ロジックとやり取りする内部信号の振幅が１．２５Ｖ振幅であるＩ／Ｏマクロの例である。
【００１３】
一般に、このようなＩ／Ｏマクロ１０は、ロジック部、バッファ部１４、ＥＳＤ保護素子１５を備える。ロジック部は、図２４のＩ／Ｏマクロ１０の動作制御やテスト制御などの機能を実現するために構成されるものである。図２４のＩ／Ｏマクロ１０は、５Ｖ系の外部信号と１．２５Ｖ系の内部信号とのやり取りを行うため、ロジック部は、１．２５Ｖ系のロジック１１と、５Ｖ系のロジック１３と、両者のレベル変換のためのレベルシフター１２を構成する部分とからなる。これらを動作させるためには１．２５Ｖ系のロジック１１に供給する１．２５Ｖ電源（第１の電源）８０と、５Ｖ系のロジック１３に供給する５Ｖ電源（第２の電源）９０とが、ロジック部に供給される（図２４中の点線で表示される）。なお、図２４、図２５、および後述の図２６には、簡素化のため記載を省略したグランド配線も形成されている。このグランド配線は、２つの電源８０、９０にそれぞれに対応した独立のグランド配線を備えてもよいし、両者を共通の１つのグランド配線としてもよい。これらグランド配線も図２５に示す電源配線と同様にリング状に形成され、それぞれリング状のグランド配線下に配置されたＩ／Ｏマクロに電気的に接続される。なお、電源系の数は、使用するＩ／Ｏマクロが所望する数となる。
【００１４】
Ｉ／Ｏマクロの高さが互いに異なるＩ／Ｏマクロを配置した場合を考える。図２６は、図２４に示したＩ／Ｏマクロ１０とマクロの高さが異なるＩ／Ｏマクロ５０とが半導体チップ１'の１つの辺（下辺）に沿って配置した場合の図である。Ｉ／Ｏマクロ５０の基本構成はＩ／Ｏマクロ１０と同様である。しかしながら、Ｉ／Ｏマクロ５０は５Ｖ系のロジック５３がＩ／Ｏマクロ１０の５Ｖ系ロジック１３よりも回路規模が大きい。したがってＩ／Ｏマクロ５０はＩ／Ｏマクロ１０よりもマクロの高さが高い。なお、図２６においての点線で囲む範囲９５の詳細を図２７に示す。また、図２６において点線で囲む範囲９５に配置されるマクロ高さの低いＩ／Ｏマクロ１０はそれぞれ１０ａ、１０ｂ、１０ｃと記す。同様にマクロの高さの高いＩ／Ｏマクロ５０は、図面左側からそれぞれ５０ａ、５０ｂ、５０ｃと記す。マクロの高さの異なるＩ／Ｏマクロ同士（図２６、図２７において、Ｉ／Ｏマクロ１０ｃとＩ／Ｏマクロ５０ａ）の間に、フィルセル４０が配置される。図２７は、Ｉ／Ｏマクロ１０ａ〜１０ｃ、フィルセル４０、Ｉ／Ｏマクロ５０a、５０ｂ、電源分離セル６０、Ｉ／マクロ５０ｃが互いに隙間なく密接して配置された構成である。なお、直線Ｘ１は、半導体チップ外周辺（下辺の一部）である。
【００１５】
同種のＩ／Ｏマクロが配置される場合には、互いに隣接して配置しても各Ｉ／Ｏマクロの電源接続端子はＩ／Ｏマクロが所望とする電源の種類ごとに同じ高さの位置（チップ下辺からの距離が同じ）に形成され、接続されたそれぞれの電源が供給される部位も、同じ高さに位置する領域（チップ下辺からの距離が同じ位置に位置する領域）になる。従って隣接するＩ／Ｏマクロ間での電源分離や電源供給用の電源配線８０、９０は半導体チップ下辺部のＩ／Ｏ領域において直線状に形成できる。また隣接するＩ／Ｏマクロ間での電源分離は基本的に不要である。
【００１６】
しかしながら、図２７に示すようにＩ／Ｏマクロの種類が異なると、それぞれのＩ／Ｏマクロのマクロ高さ、各Ｉ／Ｏマクロが所望する電源の数、種類やＩ／Ｏマクロ内での供給領域などのいくつかの要素が異なる。これらの要素が異なるため、種類の異なるＩ／Ｏマクロを隣接して配置することは困難である。例えば電源配線８０、９０を接続するためのＩ／Ｏマクロの接続端子位置上に電源配線を迂回したり、各Ｉ／Ｏマクロが所望する電源の数、種類やＩ／Ｏマクロ内での供給領域の違いにより両者を電気的に分離する必要がある。フィルセル４０は、Ｉ／Ｏ機能がなく、Ｉ／Ｏマクロ１０ｃとＩ／Ｏマクロ５０ａの段差を解消して、給電経路を形成したり、Ｉ／Ｏマクロ１０ｃとＩ／Ｏマクロ５０ａの電源分離を行うために設けられる。つまりフィルセル４０は上述の不整合を解決するために挿入される。
【００１７】
また、電源分離セル６０は、同じ種類のＩ／Ｏマクロであっても互いに異なる電源を利用したい場合などに、両者の電源分離のために挿入されるものであり、フィルセルの一種である。
【００１８】
図２７に示すように、マクロの高さの異なるＩ／Ｏマクロを同一辺上に配置した場合、内部領域とＩ／Ｏ配置領域との境界が凸凹となる。内部領域が張り出した部分（図２７における陰影部分）が生じてしまう。このような領域に、内部ロジックをうまく割り当てることは非常に困難であり、この領域は、集積度の低い領域となる。
【００１９】
また、Ｉ／Ｏマクロ１０ｃとＩ／Ｏマクロ５０ａ間に配置されたフィルセル４０の存在は、半導体チップの回路規模が増大する要因になる。
【００２０】
再度、図２４ならびに図２７のＩ／Ｏマクロ１０、５０について考察する。上述のようにＩ／Ｏマクロはロジック部（以下Ｉ／Ｏロジック部）と、バッファ部１４、ＥＳＤ部（ＥＳＤ保護素子）１５などのロジック部以外の部分（以下両者を合わせてＩ／Ｏコア部と称す）とに分けられる。なお、ここではＩ／Ｏコア部はＩ／Ｏマクロのロジック部以外の部分としているが、少なくともＥＳＤ部が備わっている。Ｉ／Ｏロジック部は、Ｉ／Ｏマクロの種類ごとにその回路規模が異なる。またＩ／Ｏロジック部は、Ｉ／Ｏマクロの動作制御やテスト制御などの機能を実現するために構成されるものある。一方、Ｉ／Ｏコア部は比較的基本的に各Ｉ／Ｏマクロに共通に必要な部分である。
【００２１】
ここで、Ｉ／Ｏマクロを、Ｉ／Ｏロジック部とＩ／Ｏコア部とに分割し、Ｉ／Ｏロジック部を内部ロジック部と同じようにスタンダードセルを用いて配置することにより、各Ｉ／Ｏマクロのマクロ高さの違いを生じさせる一因であるＩ／Ｏマクロのロジック部の高さの違いを吸収できうる。つまり、従来１つのハードマクロ（ＨＭ）として形成されたＩ／Ｏマクロを、スタンダードセルから成るＩ／Ｏロジック部とＩ／Ｏコア部とからなるソフトマクロ（ＳＭ）として再構築して半導体チップを設計することにより、Ｉ／Ｏマクロのロジック部に高さの違いを吸収することができる。なお、ここでいうスタンダードセルとはＡＳＩＣ設計などに用いられる、あらかじめ設計され標準化されている機能セル（例えばＡＮＤ回路、ＯＲ回路など）をいう。
【００２２】
Ｉ／Ｏマクロの分割に際して、各Ｉ／ＯマクロのＩ／Ｏコア部が、内部ロジック領域に向かう方向において略同一の長さを有するようにする（すなわち、Ｉ／Ｏコア部の高さが略同一であり、換言すれば、半導体チップの辺からの距離が同じである）。そして、各Ｉ／ＯマクロのＩ／Ｏロジック部を、内部ロジック部と同じ設計フェーズで自動配置配線ツールにより自動配置配線ができるように、ゲートレベルのネットリストに分解する。分解されたゲートレベルにネットリストをもとに、スタンダードセルによって、Ｉ／Ｏロジック部の論理を半導体チップ上に構成する。Ｉ／Ｏコア部の配置領域と内部ロジック配置領域の間に、Ｉ／Ｏロジック部の配置領域を形成し、Ｉ／Ｏロジック部の配置領域にＩ／Ｏロジック部を構成する論理をスタンダードセルによってレイアウトすることにより、Ｉ／Ｏロジック部の形状は任意に構成することができる。
【００２３】
Ｉ／Ｏロジック部を任意の形状でＩ／Ｏロジック部の配置領域に形成できるため、Ｉ／Ｏマクロの高さの不一致は、解消される。
【００２４】
こうすることにより、Ｉ／Ｏ領域と内部ロジック領域との境界が凸凹することを解消できる。すなわち、Ｉ／Ｏマクロの高さの不一致から生じた空白領域（例えば図２７における陰影部分）を生じさせないようにすることができる。
【００２５】
図１は、この手法により図２７に示す各Ｉ／Ｏマクロを配置した場合の一例を示す。
１０ａ'〜１０ｃ'、５０ａ'〜５０ｃ'は、Ｉ／Ｏマクロ１０ａ〜１０ｃ、５０ａ〜５０ｃのＩ／Ｏコア部であり、スタンダードセル以外の部分が含まれ、すなわちＩ／Ｏロジック部以外の部分である。なお、図１では、１０ａ'〜１０ｃ'は同種のＩ／ＯマクロのＩ／Ｏコア部１０'であり、５０ａ'〜５０ｃ'は同種のＩ／ＯマクロのＩ／Ｏコア部５０'である。補足すると、従来のＩ／Ｏマクロ１０は、Ｉ／Ｏコア部１０'とスタンダードセルから構成されたＩ／Ｏロジック部に分割され、図１に示すように、Ｉ／Ｏコア１０ａ'〜１０ｃ'としてＩ／Ｏコア部が配置される。
【００２６】
一方、Ｉ／Ｏマクロ１０ａ〜１０ｃ、５０ａ〜５０ｃのＩ／Ｏロジック部は、Ｉ／Ｏロジック部の配置領域α１、α２、βの領域にばら撒かれるように配置される。すなわち、Ｉ／Ｏロジック部の配置領域α１、α２、βの領域には、複数のＩ／Ｏマクロのロジック回路を構成するスタンダードセルが混在することになる。ここで、Ｉ／Ｏロジック部の配置領域α１、α２は、Ｉ／Ｏマクロ１０、５０を構成する５Ｖ電源（第１の電源）系のロジックの配置部であり、Ｉ／Ｏロジック部の配置領域βはＩ／Ｏマクロ１０、５０を構成する１．２５Ｖ電源（第２の電源）系のロジックの配置部である。ただし、本例にあっては、Ｉ／Ｏロジック部の配置領域α２は、Ｉ／Ｏマクロ５０ａ、５０ｂと電源分離を行いたいＩ／Ｏマクロ５０ｃ専用の５Ｖ電源（第１の電源）系のロジックの配置部である（この例では、Ｉ／Ｏマクロ５０が５０ｃとして１つしかないため）。
【００２７】
また、直線Ｌは、内部ロジック領域の外縁（ここでは内部ロジック領域の下辺）を示す。また直線Ｘ１は半導体チップ外周辺（下辺の一部）である。本例にあっては、Ｉ／Ｏマクロ１０、５０を構成する１．２５Ｖ電源（第２の電源）系のロジックの配置部をＩ／Ｏロジック部の配置領域βとして独立に形成するように示しているが、たとえば内部ロジック領域と配置領域βに供給する電圧が等しい場合は、配置領域βを設けず内部ロジック領域に、Ｉ／Ｏマクロ１０、５０を構成する１．２５Ｖ電源（第２の電源）系のロジックを配置してもよい。また、配置領域βを設けた上でＩ／Ｏマクロ１０、５０を構成する１．２５Ｖ電源（第２の電源）系のロジックを内部ロジック領域に設けてもよい。
【００２８】
図１に示すように、各Ｉ／ＯマクロのＩ／Ｏロジック部は、半導体チップの外周に向かう方向において、内部ロジック領域の外縁Ｌを起点とする長さが同一となるように配置される。
【００２９】
また、前述したように、各Ｉ／ＯマクロのＩ／Ｏコア部の長さが略同一になるようにＩ／Ｏマクロが分離されている。従って、内部ロジック領域外に配置されたＩ／Ｏマクロの部分の長さを略同一に統一し、図２７における陰影部分が示す空白領域を縮小することができ、回路のより効率的な配置ができる。このため、半導体チップのチップ面積を小さくすることができる。
【００３０】
さらに、半導体チップの配線層上に設けた電源配線により給電されるため、フィルセル４０を無くすことができる。その結果、半導体チップの回路規模をより小さくすることができる。
【００３１】
勿論、Ｉ／ＯマクロのＩ／Ｏロジック部が自動配置配線ツールにより配置配線されるため、Ｉ／Ｏマクロの開発工数を削減することもできる。
【００３２】
図１の例では、Ｉ／Ｏマクロは、１．２５Ｖと５Ｖの２つの電源を使用する。そのため、１．２５Ｖと５Ｖの２つの電源ドメインが形成される。Ｉ／Ｏロジック部のうちの、１．２５Ｖの電源を使用するスタンダードセルを半導体チップの内側（内部ロジック領域に近い側）に配置し、５Ｖの電源を使用するスタンダードセルを半導体チップの外側（内部ロジック領域に遠い側）に配置するようにすれば、Ｉ／Ｏマクロの１．２５Ｖの電源ドメインを、内部ロジック領域の電源ドメインに含まれるようにすることができる。
【００３３】
さらに、各Ｉ／Ｏロジック部内のスタンダードセルが自動配置配線ツールにより配置されるため、１．２５Ｖの電源ドメインの下辺と、５Ｖの電源ドメインの上辺は、Ｘ軸に略平行する直線となる。その結果、１．２５Ｖの電源ドメインと５Ｖの電源ドメインとの間に、矩形の空隙領域（図１に示す領域Ａ）ができる。
【００３４】
領域Ａは、矩形であるため、該領域において信号線を配線しやすく、様々な用途が考えられる。
【００３５】
例えば、領域Ａにおいて、アナログ信号用の配線を形成できる。アナログ信号用の配線が内部ロジック領域を横断するように配置されると、デジタル信号のノイズを受けやすいため、上述したように、領域Ａに配線することにより、アナログ信号へのデジタルノイズを軽減することができる。なお、アナログ信号としては、ＰＬＬ回路や、Ｄ／Ａコンバータ、センサなどの出力が考えられる。
【００３６】
また、領域Ａが、１．２５Ｖの電源ドメインと、５Ｖの電源ドメイン間に位置するため、ラッチアップ防止のためのガードリング配線を形成することもできる。
【００３７】
上述した種々の利点を有する手法を実現できるか否かは、半導体チップの配線層上で、自動配置配線ツールの配線ルールに従った電源配線によりＩ／Ｏマクロへ給電することができるか否かにかかっている。つまりソフトマクロ（ＳＭ）化されたＩ／Ｏマクロを実際の半導体チップに構成するには、従来とは異なる電源配線構造が必要となる。本願発明者は、鋭意研究模索した結果、上述した手法を実現するための電源配線構造を確立した。以下、実施の形態を用いて具体的に説明する。
【００３８】
＜第１の実施の形態＞
図２は、第１の実施の形態にかかる半導体チップ１００のフロアプランの概要を示した図である。図２に示すように、半導体チップ１００は、半導体チップ１００の内部にこの半導体チップが所望の機能を実現するための論理回路が形成される内部ロジック領域１０２と、Ｉ／ＯマクロのＩ／Ｏコア部が設けられるＩ／Ｏコア領域１０６とを備える。
【００３９】
また、内部ロジック領域１０２と、Ｉ／Ｏコア領域１０６の間に、Ｉ／Ｏロジック領域１０４が形成されている。図２に示すように、Ｉ／Ｏコア領域１０６は、半導体チップ１００の外周辺に沿ってＩ／ＯマクロのＩ／Ｏコア部が配置される領域である。
【００４０】
上述のように、Ｉ／Ｏロジック部は、Ｉ／Ｏマクロのロジック部を分割したものであり、Ｉ／Ｏコア部は、Ｉ／Ｏマクロのバッファ部１４、ＥＳＤ部（ＥＳＤ保護素子）１５などのロジック部以外の部分（Ｉ／Ｏコア部）をＩ／Ｏマクロごとに一まとめにしたものである。したがって、Ｉ／Ｏコア領域１０６とＩ／Ｏロジック領域１０４とを合わせたものが、Ｉ／Ｏ配置領域に相当する。
【００４１】
また、Ｉ／Ｏロジック領域１０４は、スタンダードセルを用いて構成されたＩ／ＯマクロのＩ／Ｏロジック部の回路のスタンダードセルが配置される。
【００４２】
なお、前述したように、Ｉ／Ｏロジック部を構成するスタンダードセルは、その一部が内部ロジック領域１０２に配置される場合もある。すなわち、Ｉ／Ｏロジック領域１０４には、Ｉ／Ｏロジック部を構成するスタンダードセルがすべてを配置する必要はない。
【００４３】
説明を簡略化するため、図２に示した半導体チップ１００のＩ／Ｏマクロに対して、第１の電源と第２の電源との２つの電源を供給する場合を例に以下説明する。ここでは、第１の電源は第１の電源電圧ＶＤＤ１、第２の電源はグランドで(ＧＮＤ)ある。なお、さらに複数の電源を供給する場合については、後述する。
【００４４】
また、半導体チップ１００は複数の配線層を備える。各配線層を、半導体チップ１００のシリコン基板に近い順から、Ｍ１層、Ｍ２層、Ｍ３層、・・・Ｍｍ層と称することとする。
【００４５】
図２に示した本実施の形態のおける半導体チップ１００は、図３に示すように、Ｉ／Ｏ配置領域上の配線層において、リング状に形成された２つの電源配線ＰＬ３（ＰＬＲ（Ｖ）、ＰＬＲ（Ｇ））を有する。これらの電源配線（ＰＬＲ（Ｖ）、ＰＬＲ（Ｇ））が形成された配線層にあるリング状の電源配線をＰＬＲと表記する。つまり、Ｍ３層に設けられた２つの電源配線ＰＬ３（ＰＬＲ（Ｖ）、ＰＬＲ（Ｇ）のいずれもリング状の電源配線ＰＬＲである。
【００４６】
なお、本実施の形態では、説明を簡易化するため、リング状に形成された２つの電源配線（ＰＬＲ（Ｖ）、ＰＬＲ（Ｇ））をＭ３層に形成した例を示しているが、このリング状の電源配線は、Ｍ３層以上の層の少なくとも１つ以上の配線層に形成されていればよい。以下において、リング状の電源配線を「リング配線」、リング配線が形成された配線層を「第１の配線層」ともいう。
【００４７】
電源配線ＰＬＲ（Ｖ）は、第１の電源を供給する配線であり、例えば図２５に示す電源配線８０に相当し、電源配線ＰＬＲ（Ｇ）は、第２の電源（ここではグランド）を供給する配線であり、図２５にあっては不図示のグランド配線に相当する。
【００４８】
なお、電源配線ＰＬＲ（Ｖ）と電源配線ＰＬＲ（Ｇ）の２つのリング状の電源配線は、１つの配線層（ここでは第３層）でのみでリングを形成している。各Ｉ／Ｏマクロは、リング状の電源配線（ＰＬＲ（Ｖ）、ＰＬＲ（Ｇ））が形成された配線層より下に配置される。
【００４９】
ここで、リング状の電源配線ＰＬＲ（Ｖ）と電源配線ＰＬＲ（Ｇ）とは、内部ロジック領域１０２と、Ｉ／Ｏコア領域１０６の間のＩ／Ｏロジック領域１０４に、内部ロジック領域１０２を囲むように形成されている。
【００５０】
本実施の形態に示す例では、電源配線ＰＬＲ（Ｖ）および電源配線ＰＬＲ（Ｇ）を構成する辺は、いずれもＸ軸またはＹ軸に平行する（半導体チップ１００の外周辺に並行する）辺により構成されており、矩形枠状を成す。電源配線ＰＬＲ（Ｖ）および電源配線ＰＬＲ（Ｇ）は完全な矩形枠である必要は必ずしも無く、多角形の枠を構成してもよい。また、１つの配線層のなかで、１つの閉曲線を構成するように形成されていればよい。なお、本明細書では、この１つの閉曲線を構成するように形成された形状をリング状と称している。
【００５１】
また、電源配線ＰＬＲ（Ｖ）が成す矩形枠は、電源配線ＰＬＲ（Ｖ）が成す矩形枠に内包される。
【００５２】
図４は、半導体チップ１００のＭ１層を示す。半導体チップ１００のＩ／Ｏロジック領域１０４のＭ１層において、複数の電源配線ＰＬ１が形成されている。電源配線ＰＬ１は、いずれもＸ軸に平行な配線である。また、電源配線ＰＬ１は、第１の電源を供給する電源配線ＰＬ１（Ｖ）と、第２の電源を供給する電源配線ＰＬ１（Ｇ）とから構成される。電源配線ＰＬ１（Ｖ）と、電源配線ＰＬ１（Ｇ）とは、基本的に交互に配される。隣り合う電源配線ＰＬ１（Ｖ）と電源配線ＰＬ１（Ｇ）との配線間隔は、このＩ／Ｏロジック領域１０４に配されるスタンダードセルのセル高さに等しい。
【００５３】
なお、内部ロジック部のＭ１層に形成されるスタンダードセルへの電源供給用配線の配線方向と、電源配線ＰＬ１の配線方向（Ｘ軸と平行）とは同一となるように形成される。
【００５４】
図４において、電源配線ＰＬ１（ＰＬ１（Ｖ）、ＰＬ１（Ｇ））と、その上層の配線層に生成されたリング状の電源配線ＰＬＲ（Ｖ）及びＰＬＲ（Ｇ）との位置関係が分かるように、点線によりＰＬＲ（Ｖ）とＰＬＲ（Ｇ）とを示している。
【００５５】
図示のように、Ｍ１層に形成された複数の電源配線ＰＬ１は、リング配線ＰＬＲ（Ｖ）とリング配線ＰＬＲ（Ｇ）を含む、該２つのリング配線により挟まれる領域の一部をＸ軸方向に横切る。
【００５６】
図５は、半導体チップ１００のＭ２層を示す。半導体チップ１００のＩ／Ｏロジック領域１０４のＭ２層において、複数の電源配線ＰＬ２が形成されている。電源配線ＰＬ２は、いずれもＹ軸に平行な配線であり、リング配線ＰＬＲ（Ｖ）とリング配線ＰＬＲ（Ｇ）を含む、該２つのリング配線により挟まれる領域の一部をＹ軸方向に横切る。換言する、Ｍ２層に形成された電源配線ＰＬ２は、Ｍ１層に形成された電源配線ＰＬ１と直交する方向に沿って配置される。また、電源配線ＰＬ２は、電源配線ＰＬと同様に第１の電源を供給する電源配線ＰＬ２（Ｖ）と、第２の電源を供給する電源配線ＰＬ２（Ｇ）とから構成される。電源配線ＰＬ２（Ｖ）と、電源配線ＰＬ２（Ｇ）とは、基本的に交互に配される。しかしながら、Ｍ２層の電源配線ＰＬ２は、上層配線から、スタンダードセルへの電源供給配線である電源配線ＰＬ１に対し必要十分が電流量を確保できれば、必ずしも電源配線ＰＬ２（Ｖ）と、電源配線ＰＬ２（Ｇ）と交互に配する必要はない。また、両者の間隔も必ずしも一定である必要はない。また電源配線ＰＬ２（Ｖ）と、電源配線ＰＬ２（Ｇ）び配線幅を一定とする必要は必ずしもない。
【００５７】
電源配線ＰＬ２（Ｖ）は、最も近い隣の電源配線ＰＬ２（Ｖ）との間に配置されるスタンダードセルに十分な電流を与えられる程度の、配線幅と配線間隔を有する。電源配線ＰＬ２（Ｇ）も同様である。
【００５８】
なお、図５において、電源配線ＰＬ２（ＰＬ２（Ｖ）、ＰＬ２（Ｇ））と、その上層の配線層に生成されたリング状の電源配線ＰＬＲ（Ｖ）及びＰＬＲ（Ｇ）との位置関係が分かるように、点線によりＰＬＲ（Ｖ）とＰＬＲ（Ｇ）とを示す。
【００５９】
図６に、図４、図５で示した、Ｍ１層の電源配線ＰＬ１とＭ２層の電源配線ＰＬ２を重ねて示し、両者の位置関係を示した図を示す。ここでは、Ｘ軸方向に伸びる電源配線は、電源配線ＰＬ１であり、Ｙ軸方向に伸びる電源配線は、電源配線ＰＬ２である。
【００６０】
不図示であるが、第１の電源（ＶＤＤ１）については、Ｍ１層に形成された第１の電源（ＶＤＤ１）用の複数の電源配線ＰＬ１（Ｖ）と、Ｍ２層に形成された第１の電源（ＶＤＤ１）用の複数の電源配線ＰＬ２（Ｖ）との交点にビア（ＶＩＡ）が形成される。図６に示すように、Ｍ１層とＭ２層とで、格子状（メッシュ状）の第１の電源（ＶＤＤ１）配線網が構築される。第２の電源（ＧＮＤ、グランド）についても同様である。
【００６１】
この構成は、一般的な、内部ロジック領域の電源構造（特にスタンダードセルを配置する内部ロジック領域１０２の電源構造）と同様である。
【００６２】
自動配置配線ツールのルールに合わせるように、内部ロジック部のＭ１層に形成されるスタンダードセルへの電源供給用配線の配線方向と、電源配線ＰＬ１の配線方向（Ｘ軸と平行）とは同一となるように形成し、Ｙ軸方向に伸びる電源配線ＰＬ２をＭ２層に形成する（上述したように、Ｉ／Ｏロジック部の電源配線網を内部ロジック領域１０２と同様の構成にする）ことにより、Ｉ／Ｏロジック部内のスタンダードセルの自動配置配線が可能になる。
【００６３】
また、図５に示すように、Ｉ／Ｏロジック領域１０４の上部領域と下部領域において、Ｍ３層の電源配線ＰＬＲ（ＰＬＲ（Ｖ）、ＰＬＲ(Ｇ)）とＭ２層の電源配線ＰＬ２は、直交する。そのため、電源配線ＰＬ２に含まれる電源電圧配線と、電源配線ＰＬＲとを交差点でビア接続することにより、電源配線ＰＬＲと電源配線ＰＬ２の電気的接続がなされる。
【００６４】
より具体的には、Ｍ２層の電源配線ＰＬ２のうち、第１の電源（ＶＤＤ１）用の電源配線ＰＬ２（Ｖ）とＭ３層のリング状の電源配線ＰＬＲ（Ｖ）との交点にビアを形成し、第１の電源（ＶＤＤ１）の接続を形成する。同様に、Ｍ２層の電源配線ＰＬ２のうち、第２の電源（ＧＮＤ、グランド）用の電源配線ＰＬ２（Ｇ）とＭ３層のリング状の電源配線ＰＬＲ（Ｇ）との交点にビアを形成し、第２の電源（ＧＮＤ、グランド）の接続を形成する。
【００６５】
その結果、電源配線ＰＬ１と電源配線ＰＬ２を介して、電源配線ＰＬＲ(ＰＬＲ(Ｖ)、ＰＬＲ(Ｇ))により各Ｉ／Ｏマクロへの強固な給電ができると共に、自動配置配線ツールによるＩ／Ｏロジック部の配置配線も可能になる。すなわち、リング配線は、ビアを介さずに半導体チップに周回す配線を築くので、リング配線の任意の２点間はインピーダンスを低く抑えることが可能となる。このリング状の電源配線に下に格子状の電源配線を構築して、スタンダードセルの自動レイアウトが可能となる一方、上層のリング状の電源配線を介するため、電源（グランド）配線の低インピーダンス化が図れる。このように電源（グランド）配線を低インピーダンスに保つことが、電源の安定性や信頼性に寄与し、いわゆる強固な電源（グランド）配線網を構築することになる。
【００６６】
なお、リング状の電源配線をＭ３層に配置する例を示したが、リング状の電源配線は、Ｍ３層以上の少なくとも１層で構成すればよい。たとえばＩ／Ｏマクロへの給電にＭ３層も使用したい場合には、リング状の電源配線層をＭ４層以上のいずれかの層にすればよい。これについて、第２の実施の形態の中で詳細に説明する。
【００６７】
また、格子状の電源（グランド）配線網を、隣接するＭ１層とＭ２層で形成する例を示した。このような構成は、一般的なスタンダードセルを用いる場合には好適である。しかしながら、格子状の電源（グランド）配線網を、Ｍ１層と、Ｍ３層以上のいずれかの層との間で構成してもよい。スタンダードセル用の電源供給配線がＭ１層ではなくＭ２層である場合は、Ｍ１層に代えてＭ２層とＭ３層以上のいずれかの層との間で構成してもい。
【００６８】
＜第２の実施の形態＞
第１の実施の形態にかかる半導体チップ１００について、分かりやすいように、Ｍ３層にリング配線ＰＬ３が第１の電源（ＶＤＤ１）と第２の電源（ＧＮＤ）の一対のみ形成されているとして説明した。リング配線は、半導体チップ１００の仕様に応じて複数対形成してもよい。
【００６９】
なお、半導体チップ１００の仕様によりグランドではない複数の電源が必要な場合、各電源に対応するグランドを個別に設けてもよいし、１つのグランドとしてまとめてもよい。以下第２の実施の形態では、複数の電源を供給する例について説明する。
【００７０】
図７は、第２の実施の形態にかかる半導体チップ２００のフロアプランの概要を示した図である。図７は図２と同様であり、半導体チップ２００は、半導体チップ２００の内部に内部ロジック領域２０２と、Ｉ／Ｏコア領域２０６とを備え、内部ロジック領域２０２と、Ｉ／Ｏコア領域２０６の間に、Ｉ／Ｏロジック領域２０４が形成されている。その他は、図２と同様である。ただし、以下説明するように、半導体チップ２００は、第１の電源（ＶＤＤ１）と第２の電源（ＧＮＤ、グランド）に加え、第３の電源（ＶＤＤ２）を備える。本実施の形態における、第３の電源（ＶＤＤ２）に対応するグランドは、説明を簡素化するため、第２の電源（ＧＮＤ、グランド）と共通とする。
【００７１】
なお、以降の説明において、第１の電源（ＶＤＤ１）をＶ１、第２の電源（ＧＮＤ）をＧ、第３の電源（ＶＤＤ２）をＶ２と称する場合がある。
【００７２】
第１の電源（ＶＤＤ１）と第２の電源（ＶＤＤ２）はともにＩ／Ｏマクロに供給されるものとする。たとえば、第１の電源（ＶＤＤ１）は図２４のＩ／Ｏマクロの５Ｖロジック１３向けの電源、第２の電源（ＶＤＤ２）は図２４のＩ／Ｏマクロの１．２５Ｖロジック１３向けの電源に相当する。本実施の形態では、当然のことながら、図２４に示すＩ／ＯマクロをＩ／Ｏコア部とＩ／Ｏロジック部に分離配置し、そのＩ／Ｏコア部とＩ／Ｏロジック部（特にＩ／Ｏロジック部）への電源・グランドを供給する電源構造について説明する。
【００７３】
図８は、第２の実施の形態にかかる半導体チップ２００の第１の配線層を示す図である。実施の形態１と同様、半導体チップ２００の複数の配線層についても、半導体チップ２００のシリコン基板に近い順から、Ｍ１層、Ｍ２層、Ｍ３層、・・・Ｍｍ層と称することとする。
【００７４】
半導体チップ１００の第１の配線層がＭ３層であるのに対し、半導体チップ２００では、第１の配線層がＭ４層であり、Ｍ４層における複数形成された電源配線ＰＬ４は、リング配線ＰＬＲである。
【００７５】
図８に示すように、Ｍ４層において、複数のリング配線ＰＬＲ（ＰＬＲ（Ｖ１）、ＰＬＲ（Ｇ）、ＰＬＲ（Ｖ２））が形成され、複数の電源電圧配線とグランド電圧配線の対を構成する。
【００７６】
これらのリング配線ＰＬＲ（ＰＬＲ（Ｖ１）、ＰＬＲ（Ｇ）、ＰＬＲ（Ｖ２））は、内部ロジック領域２０２と、Ｉ／Ｏコア領域２０６の間のＩ／Ｏロジック領域２０４に、内部ロジック領域２０２を囲む矩形枠に形成されている。より詳細には、半導体チップ２００の内側より、１本目の第２の電源（ＧＮＤ、グランド）用のＰＬＲ（Ｇ）、２本目の第３の電源（ＶＤＤ２）用のＰＬＲ（Ｖ２）、３本目の第２の電源（ＧＮＤ、グランド）用のＰＬＲ（Ｇ）、４本目の第１の電源（ＶＤＤ１）用のＰＬＲ（Ｖ１）の４本のリング配線が形成されている。
【００７７】
Ｉ／Ｏロジック領域２０４のうち、内部ロジック領域２０２に近い内側に形成された１本目のリング配線ＰＬＲ（Ｇ）と２本目のＰＬＲ（Ｖ２）の下部に当たる領域に第３の電源（ＶＤＤ２）を所望するスタンダードセルへの給電領域を形成する。残りのＩ／Ｏロジック領域２０４、すなわち、３本目の第２の電源（ＧＮＤ、グランド）用のＰＬＲ（Ｇ）と、４本目の第１の電源（ＶＤＤ１）用のＰＬＲ（Ｖ１）の下部に当たる領域に第１の電源（ＶＤＤ１）を所望するスタンダードセルへの給電領域を形成する。
【００７８】
なお、図８において、点線枠により左下コーナ領域２１０を示しており、該左下コーナ領域２１０について、後に断面図を参照して詳細に説明する。
【００７９】
図９は、半導体チップ２００のＭ３層を示す。Ｍ３層において、複数の電源配線ＰＬ３が形成されている。なお、図８において、Ｍ３層の電源配線ＰＬ３と、Ｍ４層に形成されたリング配線ＰＬＲ（ＰＬＲ（Ｖ１）、ＰＬＲ（Ｇ）、ＰＬＲ（Ｖ２））との位置関係が分かるように、点線によりリング配線ＰＬＲ（ＰＬＲ（Ｖ１）、ＰＬＲ（Ｇ）、ＰＬＲ（Ｖ２））を示している。
【００８０】
図９に示すように、Ｍ３層の電源配線ＰＬ３は、Ｘ軸に平行な配線としてＩ／Ｏロジック領域２０４内に形成される。概ね、リング配線ＰＬＲが形成される領域の下部に相当する。
【００８１】
また、電源配線ＰＬ３は、リング配線ＰＬＲのうちの最も内側と最も外側の電源配線のＹ軸の辺により挟まれた領域をＸ軸方向に横切る。この領域を、以下「左右領域」という。
【００８２】
また、Ｍ３層の電源配線ＰＬ３は、矩形状の半導体チップ２００の対角線を超えないようにカットされている。
【００８３】
図示のように、左下コーナと右上コーナにおいて、電源配線ＰＬ３は、リング配線ＰＬＲのうちの最も外側の電源配線が成す矩形枠の、左下から右上に向かう対角線を越えないようになっている。また、左上コーナと右下コーナにおいて、電源配線ＰＬ３は、リング配線ＰＬＲのうちの最も外側の電源配線が成す矩形枠の、左上から右下に向かう対角線を越えないようになっている。
【００８４】
なお、Ｍ３層において、リング配線ＰＬＲのうちの最も内側と最も外側の電源配線のＸ軸の辺により挟まれた領域内には、電源配線ＰＬ３が形成されていない（ただし後述の貫通ビアは形成される）。この領域を、以下「上下領域」という。
【００８５】
Ｍ４層に形成されたＰＬＲ（Ｖ１）は、左右領域で、Ｍ３層に形成された複数の電源配線ＰＬ３のうちの電源ＶＤＤ１に対応する電源電圧配線(ＰＬ３(Ｖ１))と交差点でビアにより接続される。Ｍ４層に形成された電源配線ＰＬＲ（Ｖ２）は、左右領域で、Ｍ３層に形成された複数の電源配線ＰＬ３のうちの電源ＶＤＤ２に対応する電源電圧配線(ＰＬ３(Ｖ２))と交差点でビアにより接続される。また、Ｍ４層に形成されたＰＬＲ（Ｇ）も、左右領域で、Ｍ３層に形成された複数の電源配線ＰＬ３のうちのグランド電圧配線(ＰＬ３(Ｇ))と交差点でビアにより接続される。
【００８６】
図１０は、半導体チップ２００のＭ２層を示す。Ｍ２層には、複数の電源配線ＰＬ２が形成されている。図１０においても、電源配線ＰＬ２と、Ｍ４層に形成されたリング配線ＰＬ３（ＰＬＲ）との位置関係が分かるように、点線によりリング配線ＰＬＲを示している。
【００８７】
半導体チップ２００のＭ２層に形成された電源配線ＰＬ２について、半導体チップ１００のＭ２層に形成された電源配線ＰＬ２と異なる点についてのみ説明する。
【００８８】
左右領域において、各電源配線ＰＬ２は、リング配線ＰＬＲのうちの最も内側と最も外側の電源配線のＹ軸の辺を夫々底辺とする台形の脚を超えないようにカットされている。
【００８９】
また、上下領域において、各電源配線ＰＬ２は、リング配線ＰＬＲのうちの最も内側と最も外側の電源配線のＸ軸の辺を夫々底辺とする台形の脚を超えないようにカットされている。
【００９０】
図示のように、左下コーナにおいて、左右領域に含まれる電源配線ＰＬ２は、リング配線ＰＬＲのうちの最も外側の電源配線が成す矩形枠の、左下から右上に向かう対角線より上になるようにカットされており、上下領域に含まれる電源配線ＰＬ２は、該対角線より下になるようにカットされている。他の各コーナについても同様である。
【００９１】
左右領域で、複数の電源配線ＰＬ２のうちの電源電圧配線とグランド電圧配線は、Ｍ３層に形成された複数の電源配線ＰＬ３のうちのそれぞれ対応する電源電圧配線とグランド電圧配線と夫々交差点でビアにより接続されている。
【００９２】
上下領域で、複数の電源配線ＰＬ２のうちの、第１の電源ＶＤＤ１を給電する電源電圧配線は、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ１）（電源電圧配線）と夫々交差点でビアにより接続され、複数の電源配線ＰＬ２のうちの、第２の電源ＶＤＤ２を給電する電源電圧配線は、Ｍ４層に形成された複数の電源配線ＰＬＲ（Ｖ２）（電源電圧配線）と夫々交差点でとビアにより接続される。また、複数の電源配線ＰＬ２のうちのグランド電圧配線は、Ｍ４層に形成された複数のリング配線ＰＬＲ（Ｇ）（グランド電圧配線）と夫々交差点でビアにより接続される。
【００９３】
図１１は、Ｍ２層に形成された電源配線ＰＬ２と、Ｍ３層に形成された電源配線ＰＬ３との位置関係を示す図である。Ｘ軸方向に伸びる電源配線は、電源配線ＰＬ３であり、Ｙ軸方向に伸びる電源配線は、電源配線ＰＬ２である。図示のように、左右領域において、電源配線ＰＬ２と電源配線ＰＬ３は、メッシュを形成している。
【００９４】
図１２は、半導体チップ２００のＭ１層を示す。半導体チップ２００のＭ１層について、半導体チップ１００のＭ１層と異なる点についてのみ説明する。なお、ここでは説明を簡素化するため、本来電源ＶＤＤ１、ＶＤＤ２と対になるそれぞれの電源に対応するグランドの説明は省略する。
【００９５】
半導体チップ２００のＭ１層においても、Ｘ軸に伸びる複数の電源配線ＰＬ１が形成されているが、これらは、内側のＶＤＤ２電源ドメインと、外側のＶＤＤ１電源ドメインの境界においてカットされている。ここでは、第１の電源ＶＤＤ１が供給される領域をＶＤＤ１電源ドメイン、第２の電源ＶＤＤ２が供給される領域をＶＤＤ２ドメインと称する。そのため、Ｍ１層において、２つの電源ドメイン間に、空隙領域が形成されている。
【００９６】
この空隙領域は、図１に示す領域Ａに該当する。該空隙領域より内側において、Ｍ１層の第１の配線群（図１２においては、ガードリングＧＲからみて半導体チップ２００の内部ロジック領域２０２側に形成されたＰＬ１）が形成され、該第１の配線群は、Ｉ／Ｏマクロに電源電圧ＶＤＤ２の電源を供給する。空隙領域より外側において、Ｍ１層の第２の配線群（図１２においては、ガードリングＧＲからみて半導体チップ２００のＩ／Ｏコア領域２０６側に形成されたＰＬ１）を構成し、該第２の配線群は、Ｉ／Ｏマクロに電源電圧ＶＤＤ１の電源を供給する。
【００９７】
換言すれば、該空隙領域Ａを境に、Ｉ／Ｏロジック領域２０４は、第１の電源ＶＤＤ１が供給されるスタンダードセル配置領域と、第３の電源ＶＤＤ２が供給されるスタンダードセル配置領域とに分割されている。なお、本実施の形態にあっては、第１の電源ＶＤＤ１が供給されるスタンダードセル配置領域は、該空隙領域Ａを挟んで、第３の電源ＶＤＤ２が供給されるスタンダードセル配置領域の外側に構成されている。
【００９８】
本実施の形態において、上記空隙領域に、２本の細線により示されるガードリング配線ＧＲが配線されている。ガードリング配線ＧＲは、ラッチアップを防止するためのものであり、Ｍ１の層の下において、コンタクトによりシリコン基板と接続されている。
【００９９】
なお、上記空隙領域の用途は、ガードリング配線に限られることがない。例えば、アナログ信号用の配線を形成してもよい。
【０１００】
図１３は、Ｍ１層に形成された電源配線ＰＬ１と、Ｍ２層に形成された電源配線ＰＬ２との位置関係を示す図である。Ｘ軸方向に伸びる電源配線は、電源配線ＰＬ１であり、Ｙ軸方向に伸びる電源配線は、電源配線ＰＬ２である。図示のように、電源配線ＰＬ１と電源配線ＰＬ２は、メッシュを形成している。
【０１０１】
また、電源配線ＰＬ１に含まれる第１の電源（ＶＤＤ１）および第３の電源（ＶＤＤ２）の電源電圧配線と第２の電源であるグランド電圧配線は、電源配線ＰＬ２に含まれた、それぞれ対応する電源電圧配線とグランド電圧配線と夫々交差点でビアにより接続されている。
【０１０２】
このようにして、電源配線ＰＬ３を介して、Ｍ４層に形成されたリング配線ＰＬＲにより各Ｉ／Ｏマクロへの給電ができると共に、自動配置配線ツールによるＩ／Ｏロジック部の配置配線も可能になる。
【０１０３】
これらを実現したことにより得られる種々の効果は、実施の形態の説明の冒頭に述べた通りである。
【０１０４】
次に図１４〜図１５を用いてより詳細に本実施の形態の電源構造を説明する。図１４および図１５は、図８〜図１３に示す、半導体チップ２００の左下コーナ領域２１０の詳細な電源構造を示す図である。
【０１０５】
図１４には、Ｍ１層、Ｍ２層、Ｍ１層とＭ２層とを接続するビアを示している。なお、点線で記したＰＬＲ（Ｖ１）、２本のＰＬＲ（Ｇ）、ＰＬＲ（Ｖ２）は、Ｍ４層に形成するリング配線の位置を示すものである。図１４において、Ｘ軸方向に伸びる太線の直線は、Ｍ１層に形成された配線ＰＬ１であり、それらのうちの配線ＰＬ１（Ｖ１）、ＰＬ１（Ｖ２）、ＰＬ１（Ｇ）は、片端に付された「Ｖ１」、「Ｖ２」、「Ｇ」で区別されている。また、Ｙ軸方向に伸びる太線の直線は、Ｍ２層に形成された配線ＰＬ２であり、それらのうちの配線ＰＬ２（Ｖ１）、ＰＬ２（Ｖ２）、ＰＬ２（Ｇ）は、片端に付された「Ｖ１」、「Ｖ２」、「Ｇ」で区別されている。
【０１０６】
上述のようにＭ１層における電源配線ＰＬ１は、内部ロジックのＭ１層における電源配線と同じ方向であるＸ軸に平行に、Ｉ／Ｏロジック領域２０４に形成される。
【０１０７】
電源配線ＰＬ１は、第１の電源（ＶＤＤ１）を供給するＰＬ１（Ｖ１）、第３の電源（ＶＤＤ２）を供給するＰＬ１（Ｖ２）、ＶＤＤ１、ＶＤＤ２の対して共通のグランドである第２の電源（グランド、ＧＮＤ）を供給するＰＬ１（Ｇ）を含む。
【０１０８】
なお、Ｍ１層では、上述の空隙領域Ａにガードリング用の配線ＧＲが形成されている。
【０１０９】
半導体チップ２００の内側に周回状に形成された空隙領域Ａを境に、Ｉ／Ｏロジック領域２０４は、その外側に、第１の電源ＶＤＤ１が供給されるスタンダードセル配置領域を備える。
【０１１０】
また、空隙領域Ａを境に、Ｉ／Ｏロジック領域２０４は、その内側に、第３の電源ＶＤＤ２が供給されるスタンダードセル配置領域を備える。
【０１１１】
図１４に示すように、半導体チップ２００のＭ１層において、Ｉ／Ｏコア領域２０６と空隙領域Ａとの間に、複数本の電源配線ＰＬ１を備え、それらは、第１の電源（ＶＤＤ１）用のＰＬ１（Ｖ１）と第２の電源（ＧＮＤ、グランド）用のＰＬ１（Ｇ）がＸ軸に平行に、交互に配置される。ＰＬ１（Ｖ１）とＰＬ１（Ｇ）の間隔は、この領域に配置されるスタンダードセルのセル高さと同じである。
【０１１２】
また、半導体チップ２００のＭ１層において、空隙領域Ａと内部ロジック領域２０２との間に、複数本の電源配線ＰＬ１を備え、それらは、第３の電源（ＶＤＤ２）用のＰＬ１（Ｖ２）と第２の電源（ＧＮＤ、グランド）用のＰＬ１（Ｇ）がＸ軸に平行に、交互に配置される。ＰＬ１（Ｖ２）とＰＬ１（Ｇ）の間隔は、この領域に配置されるスタンダードセルのセル高さと同じである。
【０１１３】
半導体チップ２００のＭ２層において、Ｉ／Ｏコア領域２０６と空隙領域Ａとの間に、複数本の第１の電源（ＶＤＤ１）用の電源配線ＰＬ２（Ｖ１）がＹ軸に平行に配置される。また、空隙領域Ａと内部ロジック領域２０２との間に、複数本の第３の電源（ＶＤＤ２）用のＰＬ２（Ｖ２）がＹ軸に平行に配置される。本実施の形態２では、グランド配線は共通としているため、空隙領域Ａにより分けられることなく、Ｉ／Ｏコア領域２０６と内部ロジック領域２０２との間に、複数本の第２の電源（ＧＮＤ、グランド）用のＰＬ２（Ｇ）がＹ軸に平行に配置される。
【０１１４】
図１４に示すように、第１の電源（ＶＤＤ１）用のＰＬ２（Ｖ１）と第２の電源（ＧＮＤ、グランド）用のＰＬ２（Ｇ）、および第３の電源（ＶＤＤ２）用のＰＬ２（Ｖ２）と第２の電源（ＧＮＤ、グランド）用のＰＬ２（Ｇ）とは、基本的には交互に配置されることが好適ではあるが、かならずしもそれに限られることはない。ＰＬ２（Ｖ１）とＰＬ２（Ｇ）の配置、ならびにＰＬ２（Ｖ２）とＰＬ２（Ｇ）の配置については、実施の形態１で述べたとおりの関係であればよい。
【０１１５】
なお、空隙領域Ａと内部ロジック領域２０２との間に形成する第３の電源（ＶＤＤ２）用のメッシュ状の電源配線領域に第３の電源をＩ／Ｏコアから供給するため、Ｍ２層では、電源供給用Ｉ／Ｏマクロ用の電源供給用Ｉ／Ｏコア２３１から延びたＰＬ２（Ｖ２）（２５１）を備える。ＰＬ２（Ｖ２）は、例外的に、Ｉ／Ｏコア領域２０６と空隙領域Ａとの間も、第１の電源（ＶＤＤ１）用の電源配線ＰＬ２（Ｖ１）と平行して配され、そのまま、空隙領域Ａから内部ロジック領域の間に形成される、第３の電源（ＶＤＤ２）用のメッシュ状電源配線網の領域まで配される。
【０１１６】
第１の電源（ＶＤＤ１）を構成するＰＬ１（Ｖ１）とＰＬ２（Ｖ１）とは、図１４に白丸で示すビア（ＶＩＡ１２（Ｖ１）)によって接続される。同様に第２の電源（ＧＮＤ、グランド）を構成するＰＬ１（Ｇ）とＰＬ２（Ｇ）とは、図１４に黒丸で示すビア（ＶＩＡ１２（Ｇ）)によって接続される。また、第３の電源（ＶＤＤ２）を構成するＰＬ１（Ｖ２）とＰＬ２（Ｖ２）とは、斜線で塗りつぶされた丸で示すビア（ＶＩＡ１２（Ｖ２）)によって接続される。
【０１１７】
このように、第１の電源（ＶＤＤ１）については、Ｉ／Ｏコア領域２０６と空隙領域Ａとの間に、Ｍ１層とＭ２層とで格子状（メッシュ状）の配線網（格子状の電源配線）が構築される。同様に、第３の電源（ＶＤＤ２）については、空隙領域Ａと内部ロジック領域２０２との間に、第２の電源（ＧＮＤ、グランド）については、Ｉ／Ｏコア領域２０６と空隙領域Ａの間、および空隙領域Ａと内部ロジック領域２０２との間に、Ｍ１層とＭ２層とで格子状（メッシュ状）の配線網（格子状の電源配線）が構築される。
【０１１８】
図１５に、Ｍ２層、Ｍ３層、Ｍ２層とＭ３層とを接続するビア、Ｍ３層とリング状の電源配線とを接続するビアを示す。なお、点線で記したＰＬＲ（Ｖ１）、２本のＰＬＲ（Ｇ）、ＰＬＲ（Ｖ２）は、Ｍ４層に形成するリング配線の配線位置を示すものである。図１５において、Ｙ軸方向に伸びる太線の直線は、Ｍ２層に形成された配線ＰＬ２であり、それらのうちの配線ＰＬ２（Ｖ１）、ＰＬ２（Ｖ２）、ＰＬ２（Ｇ）は、片端に付された「Ｖ１」、「Ｖ２」、「Ｇ」で区別されている。Ｘ軸方向に伸びる太線の直線は、Ｍ２層に形成された配線ＰＬ３であり、それらのうちの配線ＰＬ３（Ｖ１）、ＰＬ３（Ｖ２）、ＰＬ３（Ｇ）は、片端に付された「Ｖ１」、「Ｖ２」、「Ｇ」で区別されている。
【０１１９】
Ｍ２層における電源配線ＰＬ２は、繰り返しなるため説明を省略する。
Ｍ３層における電源配線ＰＬ３は、Ｍ１層の電源配線ＰＬ１と平行に配される。
【０１２０】
半導体チップ２００のＭ３層において、Ｉ／Ｏコア領域２０６と空隙領域Ａとの間に、複数本の第１の電源（ＶＤＤ１）用のＰＬ３（Ｖ１）がＸ軸に平行に配置される。また、空隙領域Ａと内部ロジック領域２０２との間に、複数本の第３の電源（ＶＤＤ２）用のＰＬ３（Ｖ２）がＹ軸に平行に配置される。本実施の形態２では、グランド配線は共通としているため、空隙領域Ａにより分けられることなく、Ｉ／Ｏコア領域２０６と内部ロジック領域２０２との間に、複数本の第２の電源（ＧＮＤ、グランド）用のＰＬ３（Ｇ）がＸ軸に平行に配置される。
【０１２１】
なお、空隙領域Ａと内部ロジック領域２０２との間に形成する第３の電源（ＶＤＤ２）用のメッシュ状の電源配線領域に第３の電源(ＶＤＤ２)をＩ／Ｏコアから供給するため、Ｍ３層では、電源供給用Ｉ／Ｏマクロ用の電源供給用Ｉ／Ｏコア２３３から延びたＰＬ３（Ｖ２）（２５２）を備える。該電源配線ＰＬ３（Ｖ２）（２５２）は、例外的に、Ｉ／Ｏコア領域２０６と空隙領域Ａとの間においても、第１の電源（ＶＤＤ１）用の電源配線ＰＬ３（Ｖ１）と平行して配され、そのまま、空隙領域Ａと内部ロジック領域との間に形成される、第３の電源（ＶＤＤ２）用のメッシュ状電源配線網の領域まで配される。
【０１２２】
図１５に示すように、第１の電源（ＶＤＤ１）用のＰＬ３（Ｖ１）と第２の電源（ＧＮＤ、グランド）用のＰＬ３（Ｇ）、および第３の電源（ＶＤＤ２）用のＰＬ３（Ｖ２）と第２の電源（ＧＮＤ、グランド）用のＰＬ３（Ｇ）とは、基本的には交互に配置されることが好適ではあるが、かならずしもそれに限られることはない。これらの配置についても第２層配線層での電源構造で述べたとおりの関係であればよい。
【０１２３】
第１の電源（ＶＤＤ１）を構成するＰＬ２（Ｖ１）とＰＬ３（Ｖ１）とは、図１５に白色の矩形印で示すビア（ＶＩＡ２３（Ｖ１））によって接続される。同様に第２の電源（ＧＮＤ、グランド）を構成するＰＬ２（Ｇ）とＰＬ３（Ｇ）とは、図１５に黒色の矩形印で示すビア（ＶＩＡ２３（Ｇ））によって、第３の電源（ＶＤＤ２）を構成するＰＬ２（Ｖ２）とＰＬ３（Ｖ２）とは、図１５に斜線で塗りつぶされた矩形印で示すビア（ＶＩＡ２３（Ｖ２））によって接続される。
【０１２４】
また、図１５において太線の点線で示す領域２５０においては、Ｍ３層に、電源配線ＰＬ３（ＰＬ３（Ｖ１）、ＰＬ３（Ｇ）、ＰＬ３（Ｖ２））を、このままＸ軸に平行に形成すると、その上部のＭ４層で形成するリング配線ＰＬＲと軸方向が一緒になる。従って、この領域には電源配線ＰＬ３（ＰＬ３（Ｖ１）、ＰＬ３（Ｇ）、ＰＬ３（Ｖ２））が形成されていない。代わって、Ｍ２層で形成した、電源配線ＰＬ２（ＰＬ２（Ｖ１）、ＰＬ２（Ｇ）、ＰＬ（Ｖ２））と、リング配線ＰＬＲとの交点に貫通ビア（ＳＶ２４（Ｖ１）、ＳＶ２４（Ｇ）、ＳＶ２４（Ｖ２）、）が電源ごとに形成されている。
【０１２５】
図１５において、第１の電源（ＶＤＤ１）用の電源配線ＰＬ２（Ｖ１）とＭ４層に形成された第１の電源（ＶＤＤ１）用のＰＬＲ（Ｖ１）との交点に配する貫通ビア（ＳＶ２４（Ｖ１））を白色の菱形印で示す。同様に、第２の電源（ＧＮＤ、グランド）用の電源配線ＰＬ２（Ｇ）とＭ４層に形成する第２の電源（ＧＮＤ、グランド）用のＰＬＲ（Ｇ）との交点に配する貫通ビア（ＳＶ２４（Ｇ））を黒色の菱形印で示している。また、第３の電源（ＶＤ２）用の電源配線ＰＬ２（Ｖ２）とＭ４層に形成する第３の電源（ＶＤＤ２）用のＰＬＲ（Ｖ２）との交点に配する貫通ビア（ＳＶ２４（Ｖ２））を、斜線で塗りつぶされた菱形印で示す。
【０１２６】
なお、図１５において、Ｍ３層とＭ４層を接続するビアも示している。白色の三角印は、Ｍ３層に形成された電源配線ＰＬ３（Ｖ１）と、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ１）とを接続するビア（ＶＩＡ３４（Ｖ１））であり、黒色の三角印は、Ｍ３層に形成された電源配線ＰＬ３（Ｇ）と、Ｍ４層に形成されたリング配線ＰＬＲ（Ｇ）とを接続するビア（ＶＩＡ３４（Ｇ））である。また、斜線により塗りつぶされた三角印は、Ｍ３層に形成された電源配線ＰＬ３（Ｖ１）と、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ１）とを接続するビア（ＶＩＡ３４（Ｖ２））である。これらについて、後にさらに詳細に説明する。
【０１２７】
図１６と図１７を参照して、上述したように構成された電源配線網に、半導体チップ２００の外部からの供給を担う、電源供給用のための電源供給用Ｉ／Ｏコア２２０を説明する。なお、図１４と図１５において、Ｉ／Ｏコア２３１、２３２、２３３、２３４が電源供給用Ｉ／Ｏコアであり、他のＩ／Ｏコア２４０は、電源供給用Ｉ／Ｏコア以外のＩ／Ｏコア（すなわち、いわゆる半導体チップ２００の内部と外部との信号をやり取りを行うＩ／Ｏ用のＩ／Ｏコア）である。
【０１２８】
図１６は、図１４、図１５のＩ／Ｏコア領域２０６に配置される、電源供給用Ｉ／Ｏコア２３３、２３４用のＩ／Ｏコアの概略図である。図１７は、図１４、図１５のＩ／Ｏコア領域２０６に配置されるＩ／Ｏコア２３１、２３２用のＩ／Ｏコアの概略図である。両者は、９０度回転させただけで実質同じである。
【０１２９】
図１６に示すように、電源供給用Ｉ／Ｏコア２２０は、電源端子（図中Ｖ端子）２２４と、グランド端子（図中Ｇ端子）２２６とを備え、半導体チップ２００の外部から電源電圧とグランド電圧を供給する。電源供給用Ｉ／Ｏコア２２０のＶ端子２２４に第１の電源（ＶＤＤ１）が接続されれば、電源端子２２４は第１の電源端子としてＶＤＤ１を供給し、Ｖ端子２２４に第３の電源（ＶＤＤ２）が接続されれば、電源端子２２４は第３の電源端子としてＶＤＤ２を供給する。グランド端子についても、同様であるが、本実施の形態２では、グランドが共通のため、いずれも第２の電源（ＧＮＤ、グランド）で説明する。
【０１３０】
電源供給用Ｉ／Ｏコア２２０の電源端子２２４とグランド端子２２６はいずれもＭ２層とＭ３層とにそれぞれ端子を備える。
【０１３１】
左下コーナ領域２１０を代表にして、半導体チップ２００における電源配線構造をより詳細に説明する。図１８〜図２３は、夫々、図１４と図１５におけるＡ１−Ｂ１ライン、Ａ２−Ｂ２ライン、Ａ３−Ｂ３ライン、Ｃ１−Ｄ１ライン、Ｃ２−Ｄ２ライン、Ｃ３−Ｄ３ラインの断面図である。また、図１８および図２１は、第２の電源（ＧＮＤ、グランド）について接続態様を示し、図１９および図２２は、第１の電源（ＶＤＤ１）についての接続態様を示す。図２０および図２３は、第２の電源（ＶＤＤ２）についての接続態様を示す。
【０１３２】
なお、図１８〜図２３は、基本的にＭ１層がらＭ４層を示し、Ｍ１層の下は、下地層（ベース層：ＢＬ）として示す。ここでの下地層は、Ｉ／Ｏマクロや内部ロジック用のスタンダードセルが有するトランジスタ等が形成されたシリコン基板からＭ１層に生成されたコンタクトまでの層を一まとめに表したものである。トランジスタ等のゲート配線もこの中に含まれるものとする。
【０１３３】
図１８から左下コーナ領域２１０の各断面図を説明する。
図１８において、白丸は、Ｍ１層とＭ２層を接続するビアを示し、楕円は、Ｍ２層とＭ４層を接続するスタックビア（貫通ビア：ＳＶ２４（Ｇ））を示す。
【０１３４】
図１８に示すように、Ａ１−Ｂ１断面では、Ｍ２層に形成された電源配線ＰＬ２（Ｇ）は、電源供給用Ｉ／Ｏコア２３２のＧ端子と接続され、グランド電圧が供給される。
【０１３５】
Ｉ／Ｏロジック領域２０４のうちの、Ｉ／Ｏコア領域２０６に隣接する第１の電源ＶＤＤ１の領域（以下「Ｖ１領域」という）では、Ｍ４層に形成されたリング配線ＰＬＲ（Ｇ）と、Ｍ２に形成された電源配線ＰＬ２（Ｇ）とが、スタックビア（ＳＶ２４（Ｇ））により接続される。これにより、Ｖ１領域におけるリング配線ＰＬＲ（Ｇ）にもグランド電圧が供給される。
【０１３６】
また、同じくＶ１領域において、Ｍ１層に形成された各電源配線ＰＬ１（Ｇ）と、電源配線ＰＬ２（Ｇ）とが、ビア（ＶＩＡ１２（Ｇ））により接続される。これにより、Ｖ１領域におけるこれらの電源配線ＰＬ１（Ｇ）にグランド電圧が供給される。
【０１３７】
ガードリング配線ＧＲが配置された空隙領域を挟んでＶ１領域と隣接するのは、Ｉ／Ｏロジック領域２０４のうちの、内部ロジック領域２０２側の第３の電源ＶＤＤ２の領域（以下「Ｖ２領域」という）である。Ｖ２領域において、Ｖ１領域と同様に、Ｍ４層に形成されたリング配線ＰＬＲ（Ｇ）は、Ｍ２層に形成された電源配線ＰＬ２（Ｇ）とスタックビア（ＳＶ２４（Ｇ））により接続され、Ｍ１層に形成された電源配線ＰＬ１（Ｇ）は、電源配線ＰＬ２（Ｇ）とビア（ＶＩＡ１２（Ｇ））により接続される。これにより、Ｖ２領域におけるリング配線ＰＬＲ（Ｇ）及び電源配線ＰＬ１（Ｇ）に、グランド電圧が供給される。
【０１３８】
図１９においても、白丸は、Ｍ１層とＭ２層を接続するビアを示し、楕円は、Ｍ２層とＭ４層を接続するスタックビア（貫通ビア）を示す。
【０１３９】
図１９に示すように、Ａ２−Ｂ２断面では、Ｍ２層に形成された電源配線ＰＬ２は、Ｖ１領域とＶ２領域間で切断されており、Ｉ／Ｏコア領域２０６側の電源配線ＰＬ２は、第１の電源ＶＤＤ１（Ｖ１）用の電源配線ＰＬ２（Ｖ１）となり、内部ロジック領域２０２側の電源配線ＰＬ２は、第３の電源ＶＤＤ２（Ｖ２）用の電源配線ＰＬ２（Ｖ２）となる。
【０１４０】
電源配線ＰＬ２（Ｖ１）は、電源供給用Ｉ／Ｏコア２３２のＶ１端子と接続され、第１の電源ＶＤＤ１（Ｖ１）が供給される。
【０１４１】
また、Ｖ１領域では、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ１）と、Ｍ２に形成された電源配線ＰＬ２（Ｖ１）とが、スタックビア（ＳＶ２４（Ｖ１））により接続される。そして、Ｍ１層に形成された各電源配線ＰＬ１（Ｖ１）と、Ｍ２に形成された電源配線ＰＬ２（Ｖ１）とが、ビア（ＶＩＡ１２（Ｖ１））により接続される。これにより、Ｖ１領域におけるリング配線ＰＬＲ（Ｖ１）、電源配線ＰＬ１（Ｖ１）にＶ１が供給される。
【０１４２】
Ｖ２領域において、Ｍ１層に形成された各電源配線ＰＬ１（Ｖ２）と、電源配線ＰＬ２（Ｖ２）とが、ビア（ＶＩＡ１２（Ｖ２））により接続される。また、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ２）と、Ｍ２層に形成された電源配線ＰＬ２（Ｖ２）とが、スタックビア（ＳＶ２４（Ｖ２））により接続される。これらの電源配線ＰＬ１（Ｖ２）、電源配線ＰＬ２（Ｖ２）、リング配線ＰＬＲ（Ｖ２）へのＶ２の供給については、後述する。
【０１４３】
図２０においても、白丸は、Ｍ１層とＭ２層を接続するビアを示し、楕円は、Ｍ２層とＭ４層を接続するスタックビア（貫通ビア）を示す。
【０１４４】
図２０に示すように、Ａ３−Ｂ３断面では、Ｍ２層に形成された電源配線ＰＬ２（Ｖ２）（図１４及び図１５に示す電源配線２５１）は、電源供給用Ｉ／Ｏコア２３１のＶ２端子と接続され、第３の電源ＶＤＤ１（Ｖ２）が供給される。
【０１４５】
また、Ｖ２領域において、Ｍ１層に形成された電源配線ＰＬ１（Ｖ２）と、電源配線ＰＬ２（Ｖ２）とが、ビア（ＶＩＡ１２（Ｖ２））により接続される。また、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ２）と、Ｍ２層に形成された電源配線ＰＬ２（Ｖ２）とが、スタックビア（ＳＶ２４（Ｖ２））により接続される。これにより、これらの電源配線ＰＬ１（Ｖ２）、リング配線ＰＬＲ（Ｖ２）に、Ｖ２が供給される。
【０１４６】
図１９のときに説明したように、Ａ２−Ｂ２断面において、リング配線ＰＬＲ（Ｖ２）は、スタックビア（ＳＶ２４（Ｖ２））により電源配線ＰＬ２（Ｖ２）と接続され、電源配線ＰＬ２（Ｖ２）は、さらに、ビア（ＶＩＡ１２（Ｖ２））により電源配線ＰＬ１（Ｖ２）と接続されている。上述したように、Ａ３−Ｂ３断面において、リング配線ＰＬＲ（Ｖ２）は、スタックビア（ＳＶ２４（Ｖ２））により接続された電源配線ＰＬ２（Ｖ２）からＶ２が供給されるため、Ａ２−Ｂ２断面において、電源配線ＰＬ２（Ｖ２）と電源配線ＰＬ１（Ｖ２）にもＶ２が供給される。
【０１４７】
当然ながら、Ａ３−Ｂ３断面において、Ｖ１領域では、電源配線ＰＬ２（Ｖ２）とＭ４層のリング配線間にスタックビアが形成されておらず、電源配線ＰＬ２（Ｖ２）とＭ１層の電源配線間にもビアが形成されない。
【０１４８】
図２１において、白丸は、隣接する夫々の２つの配線層（Ｍ１層−Ｍ２層、Ｍ２層―Ｍ３層、Ｍ３層−Ｍ４層）を接続するビアを示す。
【０１４９】
図２１に示すように、Ｃ１−Ｄ１断面では、Ｍ３層に形成された電源配線ＰＬ３（Ｇ）は、電源供給用Ｉ／Ｏコア２３３のＧ端子と接続され、グランド電圧が供給される。
【０１５０】
Ｖ１領域とＶ２領域のいずれにおいても、Ｍ４層に形成されたリング配線ＰＬＲ（Ｇ）と、Ｍ３に形成された電源配線ＰＬ３（Ｇ）とが、ビア（ＶＩＡ３４（Ｇ））により接続される。これにより、Ｖ１領域とＶ２領域におけるリング配線ＰＬＲ（Ｇ）にグランド電圧が供給される。
【０１５１】
また、Ｖ１領域とＶ２領域のいずれにおいても、Ｍ２層に形成された電源配線ＰＬ２（Ｇ）と、電源配線ＰＬ３（Ｇ）とが、ビア（ＶＩＡ２３（Ｇ））により接続される。これにより、Ｖ１領域とＶ２領域におけるこれらの電源配線ＰＬ２（Ｇ）にもグランド電圧が供給される。
【０１５２】
同様に、Ｖ１領域とＶ２領域のいずれにおいても、Ｍ１層に形成された電源配線ＰＬ１（Ｇ）と、電源配線ＰＬ２（Ｇ）とが、ビア（ＶＩＡ１２（Ｇ））により接続される。これにより、Ｖ１領域とＶ２領域におけるこれらの電源配線ＰＬ１（Ｇ）にもグランド電圧が供給される。
【０１５３】
図２２においても、白丸は、隣接する夫々の２つの配線層を接続するビアを示す。
図２２に示すように、Ｃ２−Ｄ２断面では、Ｍ３層に形成された電源配線ＰＬ３は、Ｖ１領域とＶ２領域間で切断されており、Ｉ／Ｏコア領域２０６側の電源配線ＰＬ３は、Ｖ１用の電源配線ＰＬ３（Ｖ１）となり、内部ロジック領域２０２側の電源配線ＰＬ３は、Ｖ２用の電源配線ＰＬ３（Ｖ２）となる。
【０１５４】
電源配線ＰＬ３（Ｖ１）は、電源供給用Ｉ／Ｏコア２３４のＶ１端子と接続され、Ｖ１が供給される。
【０１５５】
また、Ｖ１領域では、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ１）と、Ｍ３層に形成された電源配線ＰＬ３（Ｖ１）とが、ビア（ＶＩＡ３４（Ｖ１））により接続される。これにより、Ｖ１領域におけるリング配線ＰＬＲ（Ｖ１）にもＶ１が供給される。同様に、Ｍ２層に形成された電源配線ＰＬ２（Ｖ１）は電源配線ＰＬ３（Ｖ１）とビア（ＶＩＡ２３（Ｖ１））により接続され、Ｍ１層に形成された電源配線ＰＬ１（Ｖ１）は電源配線ＰＬ２（Ｖ１）とビア（ＶＩＡ１２（Ｖ１））により接続されることにより、これらの電源配線ＰＬ２（Ｖ１）、電源配線ＰＬ１（Ｖ１）にも、Ｖ１が供給される。
【０１５６】
Ｖ２領域において、Ｍ３層に形成された電源配線ＰＬ３（Ｖ２）は、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ２）、およびＭ２層に形成された電源配線ＰＬ２（Ｖ２）と夫々ビア（ＶＩＡ３４（Ｖ２））やＶＩＡ２３（Ｖ２））により接続される。また、電源配線ＰＬ２（Ｖ２）は、Ｍ１層に形成された電源配線ＰＬ１（Ｖ２）ともビア（ＶＩＡ１２（Ｖ２））により接続されている。これらの電源配線ＰＬ１（Ｖ２）、電源配線ＰＬ２（Ｖ２）、電源配線ＰＬ３（Ｖ２）、リング配線ＰＬＲ（Ｖ２）へのＶ２の供給については、後述する。
【０１５７】
図２３においても、白丸は、隣接する夫々の２つの配線層を接続するビアを示す。
図２３に示すように、Ｃ３−Ｄ３断面では、Ｍ３層に形成された電源配線ＰＬ３（Ｖ２）（図１４及び図１５に示す電源配線２５２）は、電源供給用Ｉ／Ｏコア２３３のＶ２端子と接続され、Ｖ２が供給される。
【０１５８】
ＣＤ−Ｄ３断面では、Ｍ１層に形成された電源配線ＰＬ１は、Ｖ１領域とＶ２領域間で切断されており、Ｉ／Ｏコア領域２０６側の電源配線ＰＬ１は、Ｖ１用の電源配線ＰＬ１（Ｖ１）となり、内部ロジック領域２０２側の電源配線ＰＬ１は、Ｖ２用の電源配線ＰＬ１（Ｖ２）となる。
【０１５９】
Ｖ１領域において、Ｍ１層に形成された電源配線ＰＬ１（Ｖ１）は、電源配線ＰＬ２（Ｖ１）とビア（ＶＩＡ１２（Ｖ１））により接続されている。電源配線ＰＬ２（Ｖ１）にＶ１が供給されているため、電源配線ＰＬ１（Ｖ１）にもＶ１が供給される。
【０１６０】
また、Ｖ２領域において、Ｍ４層に形成されたリング配線ＰＬＲ（Ｖ２）は、Ｍ３層に形成された電源配線ＰＬ３（Ｖ２）とビア（ＶＩＡ３４（Ｖ２））により接続されている。また、Ｍ２層に形成された電源配線ＰＬ２（Ｖ２）は、電源配線ＰＬ３（Ｖ２）とビア（ＶＩＡ２３（Ｖ２））により接続されていると共に、Ｍ１層に形成された電源配線ＰＬ１（Ｖ２）ともビア（ＶＩＡ１２（Ｖ２））により接続されている。これにより、これらの電源配線ＰＬ１（Ｖ２）、電源配線ＰＬ２（Ｖ２）、リング配線ＰＬＲ（Ｖ２）にも、Ｖ２が供給される。
【０１６１】
図２２のときに説明したように、Ｃ２−Ｄ２断面において、リング配線ＰＬＲ（Ｖ２）と電源配線ＰＬ３（Ｖ２）間、電源配線ＰＬ３（Ｖ２）と電源配線ＰＬ２（Ｖ２）間、電源配線ＰＬ２（Ｖ２）と電源配線ＰＬ１（Ｖ２）間、夫々ビアにより接続されている。上述したように、Ｃ３−Ｄ３断面において、リング配線ＰＬＲ（Ｖ２）は、ビアにより接続された電源配線ＰＬ３（Ｖ２）からＶ２が供給されるため、Ｃ２−Ｄ２断面において、電源配線ＰＬ１（Ｖ２）、電源配線ＰＬ２（Ｖ２）、電源配線ＰＬ３（Ｖ２）にも、Ｖ２が供給される。
【０１６２】
なお、Ｉ／Ｏロジック領域に供給する第３の電源（ＶＤＤ２）の電圧レベルが内部ロジック領域に供給される電源の電圧と等しい場合であって、両者を共通にしてよい場合は、両者は、例えばＭ１層の配線で短絡してもよい。また、このような場合、内部ロジック領域用の電源供給パスを使えるので、図１５で示した、第３の電源（ＶＤＤ２）の引き込み配線（２５１，２５２）や第３の電源供給用のＩ／Ｏコア（２３１、２３３）は構成しなくてもよい。
【０１６３】
また、実施の形態２では、リング配線をＭ４層、格子状の電源配線をＭ１層とＭ２層で構成したが、格子状の配線の上にリング配線を構成できれば、他の配線層でリング配線を構成してもよい。また、格子状の配線は、スタンダードセルに供給する配線層（実施の形態２では、Ｍ１層を想定）と、スタンダードセルに供給する配線層の上層の配線層であって、格子を作成できる配線層であれば他の層で構成してもよい。
【０１６４】
上述した本実施の形態において、ＶＤＤ１、ＶＤＤ２、ＧＮＤといった各電源の配線構造（電源配線網の構造）は、共通して次のように構成されている。
【０１６５】
つまり、各電源の電源配線網は、
Ｍ４層（第１の配線層）にリング状に形成されたＰＬＲ（第１の配線）と、
Ｍ４層（第１の配線層）とシリコン基板（ＢＬ）との間に位置するＭ２層（第２の配線層）に、Ｘ軸（第１の軸方向）に平行な複数のＰＬ２（第２の配線）と、
Ｍ２層（第２の配線層）とシリコン基板（ＢＬ）との間に位置するＭ１層（第３の配線層）に、Ｘ軸に直行するＹ軸（第２の方向）に平行な複数のＰＬ１（第３の配線）とを少なくとも備える。
【０１６６】
そして、ＰＬ２（第２の配線）とＰＬ３（第３の配線）とが交差する少なくと１以上の交差部にＶ１２（第１のビア）を備え、ＰＬ２（第２の配線）とＰＬ１（第３の配線）とが電気的に接続された格子状の電源配線を構成している。
【０１６７】
ここで、このように構成された格子状の電源配線とＰＬＲ（第１の配線）とが電気的に接続され、
格子状の電源配線からみて、下地層から各配線層をみる方向であってＸ軸、Ｙ軸それぞれに直交する方向（Ｚ軸とする。不図示、第３の方向）に、ＰＬＲ（第１の配線）が配された構造をしているということができる。
【０１６８】
したがって、このような電源構造を備える電源配線網が備える格子状の電源配線が、半導体チップ２００のＩ／Ｏロジック領域２０４に構成されている。
【０１６９】
第１の電源（ＶＤＤ１）用の格子状の電源配線と、第２の電源（ＧＮＤ）用の格子状の電源配線とを構成するＭ１層の配線（ＰＬ１）は、各々が互いに隣り合うように配され、その間隔はＩ／Ｏロジック領域に配置されるスタンダードセルのセル高さに等しい。
【０１７０】
＜その他の実施の形態＞
なお、上述した実施の形態では、リング状の電源配線は、同一配線層に閉曲線を構成するように形成された電源配線の例を示した。これは、上述の実施の形態がチップ面積の縮小化を実現しつつ電源の安定をはかるために好適な実施の形態であるからである。
つまり、このリング状の電源配線は、半導体チップ１００，２００のチップ外周部に配置されたＩ／Ｏマクロ（Ｉ／Ｏロジック部やＩ／Ｏコア部）に電源を供給する際に、特にそのリング状の電源配線の下の領域に、格子（メッシュ）状のスタンダードセル配置用の電源配線に対して、電源の供給能力を上げるもの（換言すればインピーダンスを下げる）ものである。
しかしながら、その他のチップの設計上の制約から次のようにしてもよい。
たとえば、実施の形態２の例にあるように第１の電源（ＶＤＤ１）を必要とするＩ／Ｏマクロが、半導体チップ１００，２００の４辺のうち互いに隣り合う３辺のみにしか配置されない場合は、リング状の電源配線は、それに代えて、コの字（Ｕ−Ｓｈａｐｅｄ）形状にしてもよい。あるいは第１の電源（ＶＤＤ１）を必要とするＩ／Ｏマクロが、半導体チップ１００，２００の４辺のうち互いに隣り合う２辺のみにしか配置されない場合は、リング状の電源配線は、それに代えて、Ｌの字（Ｌ−ｓｈａｐｅｄ）形状にしてもよい。
【０１７１】
ここで、同一配線層において、１つの配線がＸ軸方向に延びる線分とＹ軸方向に延びる線分とからなる場合、このような配線を複軸配線と称する。上述の実施の形態における１つのアスペクトは、リング状の電源配線は、それに代えて、上述のコの字形状やＬ字形状のように、複軸配線であってもよい。このように変形しても、電源の安定供給の効果得ることができる。
【０１７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【０１７３】
１、１'  半導体チップ
１０、１０ａ、１０ｂ、１０ｃ  Ｉ／Ｏマクロ
１０'、１０ａ'、１０ｂ'、１０ｃ'  Ｉ／Ｏコア部
１１  ロジックセル
１２  レベルシフター
１３  ロジックセル
１４  バッファ部
１５  ＥＳＤ保護素子
１７  Ｉ／Ｏロジック部
１８  Ｉ／Ｏコア部
２０  Ｉ／Ｏマクロ
２７  Ｉ／Ｏロジック部
２８  Ｉ／Ｏコア部
３０  Ｉ／Ｏマクロ
３７  Ｉ／Ｏロジック部
３８  Ｉ／Ｏコア部
４０  フィルセル
５０、５０ａ、５０ｂ、５０ｃ  Ｉ／Ｏマクロ
５０'、５０ａ'、５０ｂ'、５０ｃ'  Ｉ／Ｏコア部
５３  ロジックセル
６０  電源分離セル
８０  電源配線
９０  電源配線
９５  範囲
１００  半導体チップ
１０２  内部ロジック領域
１０４  Ｉ／Ｏロジック領域
１０６  Ｉ／Ｏコア領域
２００  半導体チップ
２０２  内部ロジック領域
２０４  Ｉ／Ｏロジック領域
２０６  Ｉ／Ｏコア領域
２１０  左下コーナ領域
２２０  電源供給用Ｉ／Ｏコア
２２４  Ｖ端子
２２６  Ｇ端子
２３１  電源供給用Ｉ／Ｏコア
２３２  電源供給用Ｉ／Ｏコア
２３３  電源供給用Ｉ／Ｏコア
２３４  電源供給用Ｉ／Ｏコア
２４０  電源供給用Ｉ／Ｏコア以外のＩ／Ｏコア
２４１  電源供給用Ｉ／Ｏコアと接続される電源配線
２４２  電源供給用Ｉ／Ｏコアと接続される電源配線
２５０  領域
ＰＬ１  Ｍ１層の電源配線
ＰＬ２  Ｍ２層の電源配線
ＰＬ３  Ｍ３層の電源配線
ＰＬ４  Ｍ４層の電源配線
ＧＲ  ガードリング配線
α１、α２、β  Ｉ／Ｏロジック部が配置される領域
ＢＬ  下地層（ベース層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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