(57)【要約】【課題】複数の装置間における出力のタイミングのずれを低減する補正回路、情報出力装置、及び補正方法を提供することを目的としている。【解決手段】補正前のチップイネーブル信号をリアルタイムクロック回路が連続的に生成したクロック信号と同期させることで補正後のチップイネーブル信号を生成する補正部を備え、補正後のチップイネーブル信号は、リアルタイムクロック回路が時刻を示す時刻情報を生成する際に用いられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
補正前のチップイネーブル信号をリアルタイムクロック回路が連続的に生成したクロック信号と同期させることで補正後のチップイネーブル信号を生成する補正部を備え、
前記補正後のチップイネーブル信号は、
前記リアルタイムクロック回路が時刻を示す時刻情報を生成する際に用いられる
ことを特徴とする補正回路。
【請求項２】
前記補正部に入力される前記補正前のチップイネーブル信号は、
前記リアルタイムクロック回路が連続的に生成するクロックとは非同期に任意のタイミングで前記補正部に入力される
ことを特徴とする請求項１に記載の補正回路。
【請求項３】
前記クロック信号は、
前記リアルタイムクロック回路が連続的に生成した基準クロックであり、
前記補正部は、
前記補正前のチップイネーブル信号を前記基準クロックの立ち上がりと同期させることで、前記補正前のチップイネーブル信号のタイミングを補正して補正後のチップイネーブル信号を生成する
ことを特徴とする請求項１または請求項２に記載の補正回路。
【請求項４】
前記補正部は、
前記リアルタイムクロック回路が前記クロック信号を分周させて得た分周後のクロック信号がローレベルの期間に、前記補正前のチップイネーブル信号を前記クロック信号の立ち上がりと同期させることで前記補正後のチップイネーブル信号を生成する
ことを特徴とする請求項１から請求項３のいずれか１項に記載の補正回路。
【請求項５】
前記補正部は、
Ｄ型フリップフロップ回路である
ことを特徴とする請求項１から請求項４のいずれか１項に記載の補正回路。
【請求項６】
請求項１から請求項４のいずれか１項に記載の補正回路と、
前記リアルタイムクロック回路と、
を備え、
前記時刻情報に基づいて、予め定められている時刻、または予め定められている周期で、予め定められている情報を、複数の自装置が出力する
ことを特徴とする複数の情報出力装置。
【請求項７】
補正前のチップイネーブル信号をリアルタイムクロック回路が連続的に生成したクロック信号と同期させることで、前記リアルタイムクロック回路が時刻を示す時刻情報を生成する際に用いられる補正後のチップイネーブル信号を生成する補正手順
を含むことを特徴とする補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、補正回路、情報出力装置、及び補正方法に関する。
【背景技術】
【０００２】
遊技機の中には、遊技の進行にあわせて様々な効果音を出力するものがある。また、遊技ホールには、多数の遊技機が設置されている。このため、遊技ホールでは、遊技機が効果音を出力した場合、周囲にある他の遊戯機の効果音と混じってしまうため、効果音の効果が半減することもある。また、１つの遊技機において、例えば大当たり等のイベントが発生したとき、その遊技機の効果音と他の遊技機の効果音とを揃えて出力することで、効果音の効果を維持向上することが望まれている。
【０００３】
近接して配置されている複数の遊技機は、遊技機の管理者により同時に電源が投入される。各遊技機は、同時に電源が投入された後、同時に内部処理を開始する。そして、各遊技機は、楽曲である効果音の再生を開始する。そして、各遊技機は、イベント時に出力する効果音の音量を、遊技開始時に消音状態に設定する。
遊技機Ａでイベントが発生した場合、遊技機Ａは、遊技機Ａのみ効果音の音量を利用者が聴取可能な音量に変更する。さらに、遊技機Ｂにもイベントが発生した場合、遊技機Ｂは、効果音の音量を利用者が聴取可能な音量に変更する。このとき、遊戯機Ａは、効果音を利用者が聴取可能な音量で出力を継続する。このような処理により、近接する複数の遊技機の効果音を揃えて再生することが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１７９６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の技術では、遊技機Ａと遊技機Ｂとから出力される効果音が利用者に聴取可能な場合、各遊技機が有する回路の誤差により、遊技機Ａと遊技機Ｂ間における効果音がずれることがある。遊技機Ａと遊技機Ｂ間における効果音のずれが大きくなると、遊技ホールにいる利用者にとって、遊技機Ａと遊技機Ｂによる効果音がずれて聞こえるため、効果音による効果が半減する。このように、特許文献１の技術では、複数の装置間における効果音の出力のタイミングがずれてしまうことがあるという課題があった。
【０００６】
本発明は、上記の課題に鑑みてなされたものであって、複数の装置間における出力のタイミングのずれを低減する補正回路、情報出力装置、及び補正方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る補正回路は、補正前のチップイネーブル信号をリアルタイムクロック回路が連続的に生成したクロック信号と同期させることで補正後のチップイネーブル信号を生成する補正部を備え、前記補正後のチップイネーブル信号は、前記リアルタイムクロック回路が時刻を示す時刻情報を生成する際に用いられる。
【０００８】
上述した課題を解決するために、本発明の一態様に係る補正方法は、補正前のチップイネーブル信号をリアルタイムクロック回路が連続的に生成したクロック信号と同期させることで、前記リアルタイムクロック回路が時刻を示す時刻情報を生成する際に用いられる補正後のチップイネーブル信号を生成する補正手順を含む。
【発明の効果】
【０００９】
本発明によれば、複数の装置間における出力のタイミングのずれを低減する補正回路、情報出力装置、及び補正方法を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る時刻補正部の概略構成図の一例である。
【図２】本実施形態に係る時刻補正部を含むシステムの概略構成図の一例である。
【図３】本実施形態に係る各信号のタイミングを説明するタイミングチャートである。
【図４】ＲＴＣ回路にハイレベルのＣＥ信号が入力されない場合のタイミングチャートである。
【図５】ＲＴＣ回路にハイレベルのＣＥ信号が入力され、かつ秒カウントが行われた場合のタイミングチャートである。
【図６】ＲＴＣ回路にハイレベルのＣＥ信号が入力され、かつ秒カウントが行われなかった場合のタイミングチャートである。
【発明を実施するための形態】
【００１１】
以下、本発明の一実施形態を、図面を参照して説明する。なお、本発明は係る実施形態に限定されず、その技術思想の範囲内で種々の変更が可能である。
【００１２】
図１は、本実施形態に係る時刻補正部１の概略構成図の一例である。図１に示すように、時刻補正部１は、補正回路１０、ＲＴＣ（リアルタイムクロック）回路２０を備えている。
補正回路１０は、入力端子ａ、入力端子ｂ、及び出力端子ｃを備えている。補正回路１０は、入力端子ａに入力されたＣＥ（チップイネーブル）信号を、入力端子ｂに入力されたＣＬＫ（クロック）信号によりラッチすることで補正してＣＥ’信号を生成する。補正回路１０は、生成したＣＥ’信号を、ＲＴＣ回路２０に出力する。
【００１３】
ＲＴＣ回路２０は、基準クロックを生成し、生成した基準クロックを分周してＣＬＫ信号、時刻情報を生成する。ＲＴＣ回路２０は、生成した基準クロックまたはＣＬＫ信号を補正回路１０に出力する。ＲＴＣ回路２０は、例えば、入力されたＣＥ’信号がローレベルからハイレベルに立ち上がるタイミングで内部の時刻情報における１秒の桁上げを一時停止する。ＲＴＣ回路２０は、入力されたＣＥ’信号がハイレベルからローレベルに立ち下がった後、内部の時刻情報における１秒の桁上げを行う。ＲＴＣ回路２０は、ＣＥ’信号がハイレベルの期間の時刻情報を外部に出力する。なお、ハイレベルは、電源電圧が５Ｖの場合、例えば３Ｖ〜５Ｖの範囲の電圧値である。また、ローレベルは、電源電圧が５Ｖの場合、例えば０Ｖ〜２Ｖの範囲の電圧値である。
なお、図１に示した例では、補正回路１０が出力するＣＥ’信号が、直接、ＲＴＣ回路２０に接続されている例を示したが、補正回路１０は、例えばインバータ回路を介してＣＥ’信号をＲＴＣ回路２０に出力するようにしてもよい。また、ＲＴＣ回路２０は、例えばインバータ回路を介してＣＬＫ信号を補正回路１０に出力するようにしてもよい。
【００１４】
図２は、本実施形態に係る時刻補正部１ａを含むシステムの概略構成図の一例である。図２に示すように、システムは、時刻補正部１ａと制御部３０を備えている。また、時刻補正部１ａは、Ｄ型フリップフロップ回路１０ａ、ＲＴＣ回路２０ａを備えている。
【００１５】
制御部３０は、時刻補正部１ａにＣＥ信号を出力する。制御部３０は、例えばＣＰＵ（中央演算回路）である。
【００１６】
Ｄ型フリップフロップ回路１０ａは、入力端子ａ〜ｄ、出力端子ｅ、ｆを備えている。Ｄ型フリップフロップ回路１０ａの入力端子ａは、Ｄ入力端子であり、入力端子ｂは、ＣＬＫ信号入力端子であり、入力端子ｃは、クリアー入力端子であり、入力端子ｄは、プリセット入力端子である。Ｄ型フリップフロップ回路１０ａの出力端子ｅは、Ｑ出力端子であり、出力端子ｆは、Ｑ出力の反転出力端子である。Ｄ型フリップフロップ回路１０ａは、制御部３０から入力されたＣＥ信号を、ＲＴＣ回路２０ａから入力されたＣＬＫ信号がローレベルからハイレベルに立ち上がるタイミングでローレベルからハイレベルに立ち上がるＣＥ’信号を生成する。
Ｄ型フリップフロップ回路１０ａの入力端子ａと入力端子ｃには、制御部３０からＣＥ信号が入力される。Ｄ型フリップフロップ回路１０ａの入力端子ｂには、ＲＴＣ回路２０ａからＣＬＫ信号が入力される。Ｄ型フリップフロップ回路１０ａの入力端子ｄは、電源電圧Ｖｃｃに接続されている。Ｄ型フリップフロップ回路１０ａは、出力端子ｅから、生成したＣＥ’信号をＲＴＣ回路２０ａに出力する。
【００１７】
ＲＴＣ回路２０ａは、入力端子ｇ、出力端子ｈを備えている。入力端子ｇは、ＣＥ信号の入力端子である。出力端子ｈは、内部で用いる基準クロックであるＣＬＫ１信号を出力する端子である。ＲＴＣ回路２０ａの入力端子ｇには、Ｄ型フリップフロップ回路１０ａからＣＥ’信号が入力される。ＲＴＣ回路２０ａは、出力端子ｈからＤ型フリップフロップ回路１０ａにＣＬＫ１信号を出力する。
ＲＴＣ回路２０ａは、後述するように、内部でＣＬＫ１信号、ＣＬＫ２信号、ＣＬＫ３信号、アクセスホールド識別フラグ、１秒桁上げ信号を生成する。ＣＬＫ１信号は、ＲＴＣ回路２０ａにおける基準クロックであり、例えば３２７６８Ｈｚである。ＣＬＫ２信号は、例えば４０９６Ｈｚである。ＣＬＫ３信号は、例えば１Ｈｚである。なお、アクセスホールド識別フラグとは、入力端子ｇに入力されたＣＥ’信号が、ＣＬＫ２信号の立ち下がり時にハイレベルの場合、ＲＴＣ回路２０ａにおいて秒をカウントする秒カウンタのカウントアップをホールドさせるフラグである。また、１秒桁上げ信号とは、ＣＬＫ３信号の立ち下がり時、秒カウンタをカウントアップすることを示す信号である。
【００１８】
また、ＲＴＣ回路２０ａは、内部に秒カウンタを備えている。秒カウンタに基づく情報が、外部に出力される時刻情報である。ＲＴＣ回路２０ａは、Ｄ型フリップフロップ回路１０ａからＣＥ’信号が入力されない場合（ＣＥ’信号がローレベルの場合）、後述するように、ＣＬＫ３の立ち下がりのタイミングのとき、秒カウンタを１秒ずつ桁上げする。ＲＴＣ回路２０ａは、Ｄ型フリップフロップ回路１０ａからＣＥ’信号が入力された場合（ＣＥ’信号がハイレベルの場合）、１秒桁上げ信号の生成をキャンセルする。ＲＴＣ回路２０ａは、ＣＥ’信号がハイレベルからローレベルに変化したとき、１秒桁上げ信号の生成を行い、生成した１秒桁上げ信号の立ち上がりのタイミングで秒カウンタのカウンタを加算して更新する。
【００１９】
図３は、本実施形態に係る各信号のタイミングを説明するタイミングチャートである。図３において、横軸は時間を示し、縦軸は各信号のレベルを示す。信号Ｓ１は、制御部３０が出力するＣＥ信号であり、信号Ｓ２は、Ｄ型フリップフロップ回路１０ａが出力するＣＥ’信号である。信号Ｓ３は、ＲＴＣ回路２０ａの内部で生成されるＣＬＫ１信号であり、信号Ｓ４は、ＲＴＣ回路２０ａの内部で生成されるＣＬＫ２信号であり、信号Ｓ５は、ＲＴＣ回路２０ａの内部で生成されるＣＬＫ３信号である。
【００２０】
図３に示すように、ＲＴＣ回路２０ａは、時刻ｔ１〜時刻ｔ２の期間、ＣＬＫ１信号とＣＬＫ２信号とＣＬＫ３信号をハイレベルに保持する。
時刻ｔ２において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をハイレベルからローレベルに切り替える。
時刻ｔ３において、ＲＴＣ回路２０ａは、ＣＬＫ２信号をハイレベルからローレベルに切り替える。
【００２１】
時刻ｔ４において、制御部３０は、ＣＥ信号をローレベルからハイレベルに切り替える。
時刻ｔ５において、ＲＴＣ回路２０ａは、ＣＬＫ３信号をハイレベルからローレベルに切り替える。
時刻ｔ６において、Ｄ型フリップフロップ回路１０ａは、ＣＬＫ１信号の立ち上がりのタイミングのとき、ＣＥ’信号をローレベルからハイレベルに切り替える。すなわち、Ｄ型フリップフロップ回路１０ａは、制御部３０から入力されたＣＥ信号のローレベルからハイレベルのタイミングを、ＣＬＫ１信号の立ち上がりである時刻ｔ６に合わせる。
時刻ｔ７において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をハイレベルからローレベルに切り替える。
【００２２】
時刻ｔ８において、制御部３０は、ＣＥ信号をハイレベルからローレベルに切り替える。なお、制御部３０は、予め定められている期間である時刻ｔ４〜時刻ｔ８の期間、ＣＥ信号をハイレベルに保持する。また、図３に示すように、制御部３０が出力するＣＥ信号は、ＲＴＣ回路２０ａのＣＬＫ１信号と非同期な信号である。
時刻ｔ９において、Ｄ型フリップフロップ回路１０ａは、ＣＬＫ１信号がローレベルからハイレベルに切り替わるタイミングのとき、ＣＥ’信号をハイレベルからローレベルに切り替える。すなわち、Ｄ型フリップフロップ回路１０ａは、ＣＥ’信号のハイレベルからローレベルへ切り替えるタイミングを、ＣＬＫ１信号の立ち上がりである時刻ｔ９に合わせる。
時刻ｔ１０において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をハイレベルからローレベルに切り替える。
【００２３】
以上のように、Ｄ型フリップフロップ回路１０ａは、制御部３０から入力されたＣＥ信号を基にして、Ｄ型フリップフロップ回路１０ａから入力されたＣＬＫ１信号の立ち上がりのタイミングに合わせたＣＥ’信号を生成する。そして、Ｄ型フリップフロップ回路１０ａは、生成したＣＥ’信号をＲＴＣ回路２０ａに出力する。これにより、制御部３０が、ＣＬＫ１信号と非同期な信号のＣＥ信号を出力しても、Ｄ型フリップフロップ回路１０ａがＣＥ信号を補正することで、ＣＬＫ１信号と同期したＣＥ’信号をＲＴＣ回路２０ａに入力することができる。この結果、制御部３０は、例えば、ＲＴＣ回路２０ａが出力するＣＬＫ１信号を割り込み信号に用いて、ＣＬＫ１信号と同期したＣＥ信号を生成しなくてもよいため、制御部３０の処理負荷を低減することができる。
【００２４】
次に、本実施形態に係る補正回路１０（含むＤ型フリップフロップ回路１０ａ）を備えていない場合の各信号の動作を、図４〜図６を用いて説明する。補正回路１０を備えていない場合、例えば図２において、制御部３０が出力したＣＥ信号が直接、ＲＴＣ回路２０ａの入力端子ｇに入力される。
図４は、ＲＴＣ回路２０ａにハイレベルのＣＥ信号が入力されない場合のタイミングチャートである。図５は、ＲＴＣ回路２０ａにハイレベルのＣＥ信号が入力され、かつ秒カウントが行われた場合のタイミングチャートである。図６は、ＲＴＣ回路２０ａにハイレベルのＣＥ信号が入力され、かつ秒カウントが行われなかった場合のタイミングチャートである。
図４〜図６において、横軸は時間を示し、縦軸は各信号のレベルを示している。また、信号Ｓ１１は、制御部３０が出力するＣＥ信号である。信号Ｓ１２は、ＲＴＣ回路２０ａ内のＣＬＫ１信号であり、信号Ｓ１３は、ＲＴＣ回路２０ａ内のＣＬＫ２信号であり、信号Ｓ１４は、ＲＴＣ回路２０ａ内のＣＬＫ３信号である。信号Ｓ１５は、ＲＴＣ回路２０ａ内のアクセスホールド識別フラグであり、信号Ｓ１６は、ＲＴＣ回路２０ａ内の１秒桁上げ信号であり、信号Ｓ１７は、ＲＴＣ回路２０ａ内の秒カウンタのカウント値を示す信号である。
【００２５】
まず、制御部３０からハイレベルのＣＥ信号が出力されない場合について説明する。
図４の時刻ｔ１１において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をローレベルからハイレベルに切り替える。
時刻ｔ１２において、ＲＴＣ回路２０ａは、ＣＬＫ２信号をハイレベルからローレベルに切り替える。また、例えば符号ｇ１１に示すように、時刻ｔ１２において、ＣＥ信号がローレベルであるため、ＲＴＣ回路２０ａは、アクセスホールド識別フラグをローレベルのまま切り替えない。
時刻ｔ１３において、ＲＴＣ回路２０ａは、ＣＬＫ３信号をハイレベルからローレベルに切り替える。また、符号ｇ１２に示すように、時刻ｔ１３において、ＣＥ信号がローレベルであるため、ＲＴＣ回路２０ａは、ＣＬＫ３信号と同期して１秒桁上げ信号をローレベルからハイレベルに切り替える。時刻ｔ１３において、ＲＴＣ回路２０ａは、１秒桁上げ信号がローレベルからハイレベルに立ち上がるタイミングのとき、秒カウンタのカウント値のＸ秒に１秒を加算する。
【００２６】
時刻ｔ１４〜時刻ｔ２０において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をローレベルとハイレベルとを周期的に切り替えてＣＬＫ１信号を生成する。
時刻ｔ２１において、ＲＴＣ回路２０ａは、ＣＬＫ２信号をローレベルからハイレベルに切り替える。同時に、時刻ｔ２１において、ＲＴＣ回路２０ａは、１秒桁上げ信号をハイレベルからローレベルに切り替える。
時刻ｔ２４において、ＲＴＣ回路２０ａは、ＣＬＫ２信号をハイレベルからローレベルに切り替える。
時刻ｔ２５において、ＲＴＣ回路２０ａは、ＣＬＫ３信号をハイレベルからローレベルに切り替える。同時に、時刻ｔ２５において、ＲＴＣ回路２０ａは、１秒桁上げ信号をローレベルからハイレベルに切り替える。時刻ｔ２５において、ＲＴＣ回路２０ａは、１秒桁上げ信号がローレベルからハイレベルに立ち上がるタイミングのとき、秒カウンタのカウント値のＸ秒に１秒を加算する。
以後、ＲＴＣ回路２０ａは、時刻ｔ１４〜時刻ｔ２５と同様に処理を行う。
【００２７】
次に、制御部３０からハイレベルのＣＥ信号が出力され、かつ秒カウントが行われた場合について説明する。
図５の時刻ｔ１０１において、制御部３０は、ＣＥ信号をローレベルからハイレベルに切り替える。
時刻ｔ１０２において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をローレベルからハイレベルに切り替える。
時刻ｔ１０３において、ＲＴＣ回路２０ａは、ＣＬＫ２信号をハイレベルからローレベルに切り替える。また、例えば符号ｇ１０１に示すように、時刻ｔ１０３において、ＣＬＫ２信号の立ち下がり時にＣＥ信号がハイレベルであるため、ＲＴＣ回路２０ａは、アクセスホールド識別フラグをローレベルからハイレベルに切り替える。
時刻ｔ１０４において、ＲＴＣ回路２０ａは、ＣＬＫ３信号をハイレベルからローレベルに切り替える。また、符号ｇ１０２に示すように、時刻ｔ１０４において、ＣＥ信号がハイレベルであるため、ＲＴＣ回路２０ａは、ＣＬＫ３信号と同期して１秒桁上げ信号をローレベルのまま切り替えない。時刻ｔ１０４において、ＲＴＣ回路２０ａは、１秒桁上げ信号がローレベルのままであるため、秒カウンタのカウント値のＸ秒を保持する。
【００２８】
時刻ｔ１０５〜時刻ｔ１１１において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をローレベルとハイレベルとを周期的に切り替えてＣＬＫ１信号を生成する。
時刻ｔ１１２において、ＲＴＣ回路２０ａは、ＣＬＫ２信号をローレベルからハイレベルに切り替える。
時刻ｔ１１６において、制御部３０は、ＣＥ信号をハイレベルからローレベルに切り替える。時刻ｔ１１６は、ＣＬＫ１信号の立ち上がりの時刻ｔ１１５と同期していない。時刻ｔ１１６において、ＲＴＣ回路２０ａは、１秒桁上げ信号をローレベルからハイレベルに切り替える。時刻ｔ１１６において、符号ｇ１０３に示すように、ＲＴＣ回路２０ａは、ＣＥ信号をハイレベルからローレベルに切り替え、１秒桁上げ信号がローレベルからハイレベルに立ち上がるタイミングのとき、秒カウンタのカウント値のＸ秒に１秒を加算する。
【００２９】
図５を用いて説明した例では、制御部３０がＲＴＣ回路２０ａのＣＬＫ１信号と非同期にＣＥ信号をＲＴＣ回路２０ａに出力しても、ＣＥ信号がハイレベルからローレベルに切り替わったとき、ＲＴＣ回路２０ａの秒カウンタがカウントアップされる。
次に、制御部３０がＲＴＣ回路２０ａのＣＬＫ１信号と非同期にＣＥ信号をＲＴＣ回路２０ａに出力しても、ＣＥ信号がハイレベルからローレベルに切り替わったとき、ＲＴＣ回路２０ａの秒カウンタがカウントアップされない例を、図６を用いて説明する。
【００３０】
図６の時刻ｔ２０１において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をローレベルからハイレベルに切り替える。
時刻ｔ２０２において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をハイレベルからローレベルに切り替え、ＣＬＫ２信号をハイレベルからローレベルに切り替える。符号ｇ２０１に示すように、時刻ｔ２０２において、ＲＴＣ回路２０ａは、ＣＬＫ２信号の立ち下がり時にＣＥ信号がローレベルであるため、アクセスホールド識別フラグをローレベルに保持する。
時刻ｔ２０３において、制御部３０は、ＣＥ信号をローレベルからハイレベルに切り替える。
時刻ｔ２０４において、ＲＴＣ回路２０ａは、ＣＬＫ３信号をハイレベルからローレベルに切り替える。符号ｇ２０２に示すように、時刻ｔ２０４において、ＲＴＣ回路２０ａは、ＣＬＫ３信号の立ち下がり時にＣＥ信号がハイレベルであるため、１秒桁上げ信号をローレベルに保持する。
時刻ｔ２１２において、ＲＴＣ回路２０ａは、ＣＬＫ１信号をハイレベルからローレベルに切り替え、ＣＬＫ２信号をローレベルからハイレベルに切り替える。
【００３１】
時刻ｔ２１７において、制御部３０は、ＣＥ信号をハイレベルからローレベルに切り替える。符号２０３に示すように、時刻ｔ２１７において、アクセスホールド識別フラグがローレベルであるため、ＲＴＣ回路２０ａは、１秒桁上げ信号をローレベルに保持する。時刻ｔ２１７において、ＲＴＣ回路２０ａは、１秒桁上げ信号がローレベルであるため、秒カウンタのＸ秒をカウントアップしない。
【００３２】
このように、制御部３０が出力するＣＥ信号をローレベルからハイレベルに切り替えるタイミングによっては、補正回路１０（Ｄ型フリップフロップ回路１０ａ）が無い場合、時刻情報がカウントアップされる場合とされない場合とが生じる。カウントアップされない場合、本実施形態の補正回路１０が組み込まれていない装置では、時刻遅れが発生することになる。
制御部３０が、ＣＥ信号をローレベルからハイレベルに切り替えても秒カウンタがカウントアップされない期間は、図６において時刻ｔ２０２〜時刻ｔ２０４の期間である。この期間は、図３において、符号ｇ１で示した時刻ｔ３〜時刻ｔ５の期間である。
【００３３】
上述のように、本実施形態の補正回路は、補正前のチップイネーブル（ＣＥ）信号をリアルタイムクロック（ＲＴＣ）回路が連続的に生成したクロック信号と同期させることで補正後のチップイネーブル信号を生成する補正部を備え、補正後のチップイネーブル信号は、リアルタイムクロック回路が時刻を示す時刻情報を生成する際に用いられる。
これにより、本実施形態に係る補正回路１０は、図３における時刻ｔ３〜時刻ｔ５の期間にＣＥ信号がローレベルからハイレベルに切り替わった場合であっても、ＣＬＫ１信号の立ち上がりのタイミングである時刻ｔ６にＣＥ’信号が立ち上がるように補正する。これにより、本実施形態に係る補正回路１０は、制御部３０が、ＣＬＫ３信号に非同期なＣＥ信号を出力した場合であっても、ＣＬＫ１信号の立ち上がりのタイミングでＣＥ’信号が立ち上がるので、ＣＥ’信号の立ち上がりに時間的なずれが生じない。この結果、ＲＴＣ回路２０ａは、ＣＥ’信号がハイレベルの期間に秒カウンタのカウントアップを行うので、カウントアップのタイミングも時間的にずれないため時刻情報が示す時刻にずれが生じない。
【００３４】
上述した補正回路１０を備える時刻補正部１を、例えば複数の遊技機に組み込んだ場合について説明する。
遊技機の管理者は、複数の遊技機の電源を同時にオン状態にする。これにより、複数の遊技機内のＲＴＣ回路２０が同時に秒カウントのカウントを開始する。例えば特許文献１の技術では、図６で説明したように、制御部３０が出力するＣＥ信号のタイミングによっては、秒カウンタのカウントアップが行われず、時刻情報が示す時刻が遊技機間でずれる場合がある。
それに対し、本実施形態に係る補正回路１０を有する遊技機では、ＲＴＣ回路２０に入力されるＣＥ信号を補正回路１０が補正しているため、ＲＴＣ回路２０の時刻情報が示す時刻が遊技機間でずれることを防ぐことができる。この結果、例えば予め定められている時刻、または周期で遊戯機が効果音を出力した場合、複数の遊技機内の時刻が一致しているため、複数の遊技機間の効果音に時間的なずれが生じない効果が得られる。
【００３５】
また、本実施形態に係る補正回路１０は、上述した遊技機に限らず、適用することができる。例えば、本実施形態に係る補正回路１０は、ＲＴＣ回路２０の基準クロックであるＣＬＫ信号と非同期でＣＥ信号を出力する制御部３０を備え、予め定められている時刻または予め定められている周期で情報を出力する情報出力装置に適用してもよい。これにより、情報出力装置は、ＲＴＣ回路２０の時刻情報のずれを防ぐことができるので、予め定められている情報を、予め定められている時刻、または予め定められている周期で出力することができる。なお、予め定められている時刻は、例えば、１２時、１２時半、１３時、・・・等の時刻、または電源が投入された後、１時間後、１時間半後、２時間後等であってもよい。また、予め定められている周期は、例えば、３０分周期、１時間周期等であってもよい。また、予め定められている情報は、例えば、音響信号、映像信号等であってもよい。
【００３６】
なお、本実施形態では、補正回路１０の一例としてＤ型フリップフロップ回路を用いる例を説明したが、クリアー入力端子を有する他のタイプのフリップフロップ回路を用いてもよい。また、補正回路１０は、ＣＰＵ、ＤＳＰ（デジタルシグナルプロセッサ）等であってもよい。また、ＣＰＵまたはＤＳＰの処理過程は、プログラムの形式でＣＰＵ、ＤＳＰが読み取り可能な記録媒体に記憶されており、このプログラムをＣＰＵまたはＤＳＰが読み出して実行することによって、上記処理を行うようにしてもよい。また、上記プログラムは、前述した機能の一部を実現するためのものであっても良い。さらに、前述した機能をＣＰＵまたはＤＳＰに、すでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であっても良い。
【００３７】
また、本実施形態において、補正回路１０は、ＲＴＣ回路２０が出力した基準クロックであるＣＬＫ信号のみを用いてＣＥ’信号を補正する例を説明したがこれに限られない。例えば、図３で説明したＣＬＫ２信号、及びＣＬＫ３信号も用いてＣＥ’信号を補正するようにしてもよい。例えば、補正回路１０は、ＣＥ信号がローレベルからハイレベルに切り替わった後、ＣＬＫ２信号とＣＬＫ３信号とがローレベルの期間、かつＣＬＫ１信号が立ち上がった時に、ＣＥ’信号をローレベルからハイレベルに切り替えるようにしてもよい。
【符号の説明】
【００３８】
１、１ａ…時刻補正部、１０…補正回路、１０ａ…Ｄ型フリップフロップ回路、２０、２０ａ…ＲＴＣ回路、３０…制御回路、ＣＥ信号、ＣＥ’信号…チップイネーブル信号、ＣＬＫ信号…クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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