(57)【要約】【課題】半導体装置の性能を向上させることができる技術を提供する。【解決手段】薄膜トランジスタ１０は、支持基板１１上に支持された線部材１２を有する。線部材１２は、ゲート線として機能する導体線２０を芯線として有しており、その導体線２０の表面を、ゲート絶縁膜２１、チャネル層２２により、順次被覆したものである。線部材１２は、支持基板１１上に形成されたソース・ドレイン電極１３、１４に挟まれた状態で支持されており、線部材１２の断面周方向に沿って互いに離れた位置で、ソース・ドレイン電極１３、１４が、チャネル層２２と電気的に接続されている。【選択図】図１
2014013851.tif 000002
【特許請求の範囲】
【請求項１】
導体線と、
前記導体線の表面を被覆するゲート絶縁膜と、
前記ゲート絶縁膜の表面を被覆する第１チャネル層と、
を備えた線部材を含む半導体装置。
【請求項２】
請求項１記載の半導体装置において、
基板と、
前記基板上に形成されており、前記線部材を挟んで支持する第１ソース電極および第１ドレイン電極と、
を含み、
前記導体線が延伸する方向である第１方向に垂直な断面において、前記第１ソース電極および前記第１ドレイン電極は、各々が、前記導体線の断面周方向に沿って、互いに離れた位置で、前記第１チャネル層と電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１ソース電極の高さ寸法および前記第１ドレイン電極の高さ寸法は、前記導体線の直径よりも大きいことを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記線部材は、前記第１チャネル層の表面に形成された第１電極部材および第２電極部材を備えており、
前記第１方向に垂直な断面において、前記第１電極部材および前記第２電極部材は、各々が、前記導体線の断面周方向に沿って、互いに離れた位置で、形成されており、
前記第１ソース電極は前記第１電極部材と電気的に接続されており、
前記第１ドレイン電極は前記第２電極部材と電気的に接続されていることを特徴とする半導体装置。
【請求項５】
請求項２記載の半導体装置において、
前記第１チャネル層は、第１領域で、前記ゲート絶縁膜の表面を被覆し、
前記第１方向に沿った前記第１領域の長さ寸法が、前記第１方向に沿った前記第１ソース電極の長さ寸法および前記第１方向に沿った前記第１ドレイン電極の長さ寸法よりも大きいことを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記基板上に形成されており、前記線部材を挟んで支持する第２ソース電極および第２ドレイン電極と、
を含み、
前記線部材は、
第２領域で、前記ゲート絶縁膜の表面を被覆する前記第１チャネル層と、
前記第１方向に沿って前記第２領域から離れた第３領域で、前記ゲート絶縁膜の表面を被覆する第２チャネル層と、
を備えており、
前記第１ソース電極および前記第１ドレイン電極は、前記第２領域で前記線部材を挟んで支持し、
前記第２ソース電極および前記第２ドレイン電極は、前記第３領域で前記線部材を挟んで支持し、
前記第１方向に垂直な断面において、前記第２ソース電極および前記第２ドレイン電極は、各々が、前記導体線の断面周方向に沿って、互いに離れた位置で、前記第２チャネル層と電気的に接続されていることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置において、
前記第１チャネル層が、アモルファスシリコン、ポリシリコンまたは酸化物半導体材料からなることを特徴とする半導体装置。
【請求項８】
（ａ）導体線の表面をゲート絶縁膜により被覆する工程、
（ｂ）前記ゲート絶縁膜の表面を第１チャネル層により被覆し、前記導体線と前記ゲート絶縁膜と前記第１チャネル層とを備えた線部材を形成する工程、
（ｃ）基板上に、前記線部材を挟んで支持するための第１ソース電極および第１ドレイン電極を形成する工程、
（ｄ）前記（ｂ）工程および前記（ｃ）工程の後、前記第１ソース電極および前記第１ドレイン電極に挟まれるように、前記線部材を配置し、前記導体線が延伸する方向である第１方向に垂直な断面において、前記第１ソース電極および前記第１ドレイン電極の各々を、前記導体線の断面周方向に沿って、互いに離れた位置で、前記第１チャネル層と電気的に接続する工程、
を含む半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１ソース電極の高さ寸法および前記第１ドレイン電極の高さ寸法は、前記導体線の直径よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｅ）前記ゲート絶縁膜の表面を前記第１チャネル層により被覆する工程、
（ｆ）前記第１方向に垂直な断面において、前記導体線の断面周方向に沿って、互いに離れた位置で、前記第１チャネル層の表面に、第１電極部材および第２電極部材の各々を形成することで、前記導体線と前記ゲート絶縁膜と前記第１チャネル層と前記第１電極部材および前記第２電極部材とを備えた前記線部材を形成する工程、
を有し、
前記（ｄ）工程において、前記第１ソース電極を前記第１電極部材と電気的に接続し、前記第１ドレイン電極を前記第２電極部材と電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程において、第１領域で、前記ゲート絶縁膜の表面を前記第１チャネル層により被覆することで、前記導体線と前記ゲート絶縁膜と前記第１チャネル層とを備えた前記線部材を形成し、
前記（ｃ）工程において、前記第１領域で、前記線部材を挟んで支持するための前記第１ソース電極および前記第１ドレイン電極を形成し、
前記（ｄ）工程において、前記第１領域で、前記第１ソース電極および前記第１ドレイン電極に挟まれるように、前記線部材を配置し、前記第１方向に垂直な断面において、前記第１ソース電極および前記第１ドレイン電極の各々を、前記導体線の断面周方向に沿って、互いに離れた位置で、前記第１チャネル層と電気的に接続し、
前記第１方向に沿った前記第１領域の長さ寸法が、前記第１方向に沿った前記第１ソース電極の長さ寸法および前記第１方向に沿った前記第１ドレイン電極の長さ寸法よりも大きいことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８記載の半導体装置の製造方法において、
前記（ｂ）工程において、第２領域で、前記ゲート絶縁膜の表面を前記第１チャネル層により被覆するとともに、前記第１方向に沿って前記第２領域から離れた第３領域で、前記ゲート絶縁膜の表面を第２チャネル層により被覆することで、前記導体線と前記ゲート絶縁膜と前記第１チャネル層と前記第２チャネル層とを備えた前記線部材を形成し、
前記（ｃ）工程において、前記第２領域で、前記線部材を挟んで支持するための前記第１ソース電極および前記第１ドレイン電極を形成するとともに、前記基板上に、前記第３領域で、前記線部材を挟んで支持するための第２ソース電極および第２ドレイン電極を形成し、
前記（ｄ）工程において、前記第２領域で、前記第１ソース電極および前記第１ドレイン電極に挟まれ、前記第３領域で、前記第２ソース電極および前記第２ドレイン電極に挟まれるように、前記線部材を配置し、前記第１方向に垂直な断面において、前記第１ソース電極および前記第１ドレイン電極の各々を、前記導体線の断面周方向に沿って、互いに離れた位置で、前記第１チャネル層と電気的に接続し、前記第２ソース電極および前記第２ドレイン電極の各々を、前記導体線の断面周方向に沿って、互いに離れた位置で、前記第２チャネル層と電気的に接続することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８記載の半導体装置の製造方法において、
前記第１チャネル層が、アモルファスシリコン、ポリシリコンまたは酸化物半導体材料からなることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８記載の半導体装置の製造方法において、
前記基板を移動させながら、前記（ｃ）工程を繰り返し、
前記基板を移動させながら、前記（ｄ）工程を繰り返すことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造技術に関し、特に、薄膜トランジスタを備えた半導体装置および製造に適用して有効な技術に関する。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）は、大面積を有する基板上に製造することが可能であることなどの特徴により、液晶ディスプレイなどＦＰＤ（Flat Panel Display）の画素を駆動するための画素スイッチとして広く応用されている。
【０００３】
これらのＦＰＤについては、基板の大面積化に伴って、資材調達などの物流システムに関する観点、または、中小型ディスプレイにおける耐衝撃性に関する観点から、フレキシブル基板の採用が検討されている。さらに低コスト化に関する観点から、長尺の樹脂フィルムからなるフレキシブル基板を移動させながら、フレキシブル基板上に薄膜トランジスタを連続して製造するいわゆるロールトゥロール製造技術の採用が検討されている。
【０００４】
また、フレキシブル基板上に薄膜トランジスタを含む各種のデバイスが形成されたフレキシブルデバイスについては、ＦＰＤのみならず、ＲＦＩＤ（Radio Frequency Identification）など、各種のアナログ回路またはデジタル回路を備えた電子デバイスに適用することが期待される。そのため、フレキシブル基板上に薄膜トランジスタを連続して形成するロールトゥロール製造技術の実用化が急務である。
【０００５】
しかしながら、このようなロールトゥロール製造技術においては、フレキシブル基板として用いられる樹脂フィルムに凹凸や伸縮が発生しやすいため、リソグラフィ技術を用いた加工により、所望のパターンを形状精度よく、かつ、位置合わせ精度よく形成することは困難である。また、露光プロセスとして例えば電子線などによる描画プロセスを用いることは、形状精度については改善できるものの、低コスト化に関する観点から、不利である。
【０００６】
このようなロールトゥロール製造技術のための技術として、印刷技術により薄膜トランジスタを形成する方法がある（例えば非特許文献１参照）。また、特開２０１０−２６７７１９号公報（特許文献１）には、薄膜トランジスタの製造工程において、予め剥離層が形成された転写型に薄膜電子材料層を形成し、形成された薄膜電子材料層を別の基板上に転写する転写技術が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−２６７７１９号公報
【非特許文献】
【０００８】
【非特許文献１】M. Jung et al., IEEE Trans. Electron Devices, 57, p. 571 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明者の検討によれば、次のことが分かった。
【００１０】
上記したような印刷技術または転写技術により加工されるパターンの形状精度および位置合わせ精度は、１０μｍ程度である。一方、ＦＰＤに用いられる薄膜トランジスタのゲート長（チャネル長）は数μｍ程度である。したがって、印刷技術または転写技術を用いた場合、数μｍ程度のゲート長（チャネル長）を有する薄膜トランジスタを形成するために必要な形状精度および位置合わせ精度を確保することは困難である。
【００１１】
また、このような薄膜トランジスタを形成するために必要な形状精度または位置合わせ精度を確保できない場合、ＦＰＤの各画素に形成される薄膜トランジスタについて、例えばオン状態のときの電流（オン電流）またはオフ状態のときの電流（オフ電流）などのトランジスタ特性にばらつきが発生するおそれがある。
【００１２】
このように、ロールトゥロール製造技術の採用と、形状精度および位置合わせ精度の確保とを両立することができないため、ロールトゥロール製造技術により製造される薄膜トランジスタを含む半導体装置の性能が低下する。
【００１３】
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
代表的な実施の形態による半導体装置は、薄膜トランジスタが形成されたＴＦＴ線部材を有する。ＴＦＴ線部材は、ゲート線として機能する導体線を芯線として有しており、その導体線の表面を、ゲート絶縁膜、チャネル層により、順次被覆したものである。
【００１７】
また、代表的な実施の形態による半導体装置の製造方法は、薄膜トランジスタをＴＦＴ線部材として形成するものである。導体線の表面を、ゲート絶縁膜、チャネル層により、順次被覆することで、ＴＦＴ線部材を形成する。そして、基板上に、２つのソース・ドレイン電極を形成し、その２つのソース・ドレイン電極に挟まれるようにＴＦＴ線部材を配置し、ＴＦＴ線部材の断面周方向に沿って互いに離れた位置で、２つのソース・ドレイン電極の各々を、チャネル層と電気的に接続する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
代表的な実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００２０】
【図１】実施の形態１の薄膜トランジスタの断面図である。
【図２】実施の形態１の薄膜トランジスタの斜視図である。
【図３】ＴＦＴ線部材の斜視図である。
【図４】ＴＦＴ線部材の変形例を示す断面図である。
【図５】ＴＦＴ線部材の他の変形例を示す断面図である。
【図６】ＴＦＴ線部材のさらに他の変形例を示す断面図である。
【図７】ＴＦＴ線部材のさらに他の変形例を示す断面図である。
【図８】ゲート絶縁膜を形成する工程を説明するための一部断面を含む側面図である。
【図９】ゲート絶縁膜を形成する工程を説明するための一部断面を含む斜視図である。
【図１０】ゲート絶縁膜が形成された導体線の断面図である。
【図１１】チャネル層を形成する工程を説明するための一部断面を含む側面図である。
【図１２】チャネル層を形成する工程を説明するための一部断面を含む斜視図である。
【図１３】チャネル層が形成された導体線の断面図である。
【図１４】電極部材を形成する工程を説明するための一部断面を含む平面図である。
【図１５】電極部材を形成する工程を説明するための断面図である。
【図１６】実施の形態１の半導体装置である薄膜トランジスタの電流−電圧特性の測定結果の例を示すグラフである。
【図１７】実施の形態１の第１変形例の薄膜トランジスタの断面図である。
【図１８】チャネル層を形成する工程を説明するための断面図である。
【図１９】実施の形態１の第２変形例の薄膜トランジスタの断面図である。
【図２０】本発明の実施の形態２を説明するための図であって、アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイの駆動回路を示す図である。
【図２１】アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイの平面図である。
【図２２】アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイの断面図である。
【図２３】有機ＥＬディスプレイの駆動回路を示す図である。
【図２４】アクティブマトリクスＴＦＴアレイの製造工程を説明するための一部断面を含む側面図である。
【図２５】ＴＦＴ線部材を配置する工程を説明するための斜視図である。
【図２６】ＴＦＴ線部材を配置する工程を説明するための側面図である。
【図２７】ＴＦＴ線部材が配置された状態を説明するための平面図である。
【図２８】本発明の実施の形態３を説明するための図であって、薄膜トランジスタをブリッジ型整流回路に適用した一例を示す回路図である。
【図２９】ブリッジ型整流回路における薄膜トランジスタの配置例を示す平面図である。
【図３０】図２９に示すブリッジ型整流回路の断面図である。
【発明を実施するための形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２２】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２５】
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。また、平面図であっても図面を見やすくするためにハッチングを付す場合もある。
【００２６】
（実施の形態１）
＜薄膜トランジスタ＞
本発明の一実施の形態である半導体装置を、図面を参照して説明する。本実施の形態の半導体装置は、薄膜トランジスタを備えたものである。
【００２７】
図１は、実施の形態１の薄膜トランジスタの断面図である。図２は、実施の形態１の薄膜トランジスタの斜視図である。図３は、ＴＦＴ線部材の斜視図である。
【００２８】
図１に示すように、本実施の形態１の薄膜トランジスタ１０は、支持基板１１、ＴＦＴ線部材（線部材）１２およびソース・ドレイン電極１３、１４を有する。
【００２９】
ＴＦＴ線部材（線部材）１２は、芯線としての導体線２０を有しており、その導体線２０の表面を、ゲート絶縁膜（絶縁膜）２１、チャネル層（半導体層）２２により、順次被覆したものである。すなわち、本実施の形態１では、薄膜トランジスタ１０は、ＴＦＴ線部材（線部材）１２に形成されている。
【００３０】
なお、図１は、ＴＦＴ線部材（線部材）１２が延伸する方向、すなわち、導体線２０が延伸する方向に垂直な断面を示している。
【００３１】
導体線２０は、断面形状が円形である細線である。導体線２０は、例えば金属材料などの導電性材料からなり、導体線２０自体がゲート線を兼ねている。導体線２０が金属材料からなる金属線である場合、金属材料として例えばアルミニウム（Ａｌ）を用いることができる。これにより、ゲート線の内部抵抗を小さくすることができる。また、導体線２０の直径を例えば１〜５μｍ程度とすることができる。このような構成により、ゲート長（チャネル長）を例えば数μｍ程度まで短くすることができ、薄膜トランジスタを微細化することができる。
【００３２】
導体線２０の導電性材料として、金属材料のほか、例えば炭素系導電材料、例えばＩＴＯ（Indium Tin Oxide）などの無機導電材料、または、例えばポリチオフェンなどの有機導電材料を用いることができる。また、これらの導電性材料のうち複数の種類の材料を、混合、または、半径方向に積層することで、組み合わせて用いることもできる。さらに、導体線２０として、半導体または絶縁体からなる芯線の表面を、上記した導電性材料のうち一つまたは複数の種類の材料からなる導体膜により被覆したものを用いることもできる。
【００３３】
以下では、図１に示すように、導体線２０の断面形状が円形である例について説明するが、後述する変形例で説明するように、導体線の断面形状を楕円形、多角形または扁平四角形とすることもできる。
【００３４】
導体線２０の表面、すなわち導体線２０の外周面は、全面すなわち全周に亘り、ゲート絶縁膜２１より被覆されている。ゲート絶縁膜２１は、薄膜トランジスタ１０のゲート絶縁膜として機能するとともに、導体線２０と他の配線との間の絶縁を確保する絶縁膜としても機能する。ゲート絶縁膜２１は、例えば酸化シリコン（ＳｉＯ２）または窒化シリコン（Ｓｉ３Ｎ４）などからなり、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成されている。ゲート絶縁膜２１の厚さは、ゲート絶縁膜２１の誘電率などにもよるが、例えば１０〜２００ｎｍ程度とすることができる。
【００３５】
ゲート絶縁膜２１の表面、すなわちゲート絶縁膜２１の外周面は、全面すなわち全周に亘り、チャネル層２２により被覆されている。チャネル層２２は、各種の半導体材料からなる半導体層である。また、チャネル層２２は、例えばＣＶＤ法、スパッタ法または真空蒸着法など各種の成膜法により形成されている。チャネル層２２の厚さは、チャネル層２２の導電率あるいはゲート絶縁膜２１の誘電率や厚さなどにもよるが、例えば５〜８０ｎｍ程度とすることができる。
【００３６】
チャネル層２２は、好適には、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン（Ｐｏｌｙ−Ｓｉ）、または、インジウムガリウム亜鉛複合酸化物（Indium Gallium Zinc Oxide；ＩＧＺＯ）もしくは亜鉛錫複合酸化物（Zinc Tin Oxide；ＺＴＯ）を含む酸化物半導体材料からなる。チャネル層２２がこのような材料からなる場合、ガラス基板上に通常の製造工程により形成した薄膜トランジスタと同等の良好な特性が得られる。
【００３７】
また、図３に示すように、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿って、互いに離れた複数の領域ＡＲ１において、ゲート絶縁膜２１の表面、すなわちゲート絶縁膜２１の外周面は、チャネル層２２により被覆されている。領域ＡＲ１は、一つの薄膜トランジスタ１０が形成される領域である。このような構成により、１本のＴＦＴ線部材１２に、複数の薄膜トランジスタ１０を配列して形成することができるため、複数の薄膜トランジスタ１０が配列された半導体装置、例えば後述するようなアクティブマトリクスＴＦＴアレイを容易に製造することができる。
【００３８】
支持基板１１は、ＴＦＴ線部材１２、ソース・ドレイン電極１３、１４を支持するためのものである。支持基板１１は、例えばガラス、石英、樹脂などからなる。また、支持基板１１は、好適には、例えばＰＥＮ（Polyethylene Naphtalate）系の樹脂、ＰＥＴ（Polyethylene Terephthalate）系の樹脂などからなる樹脂フィルムである。これにより、後述するように、ロール状に巻かれた送り側のロールから長尺の樹脂フィルムを送り出すとともに、巻き取り側のロールに樹脂フィルムを巻き取りながら、樹脂フィルム上にアクティブマトリクスＴＦＴアレイを連続して形成する、いわゆるロールトゥロールの製造技術を適用することができる。したがって、アクティブマトリクスＴＦＴアレイを、高速かつ低コストで製造することができる。
【００３９】
ソース・ドレイン電極１３、１４は、平面視において、導体線２０（ＴＦＴ線部材１２）と交差（直交）する方向に沿って、支持基板１１上に、互いに離れた位置に形成されている。ソース・ドレイン電極１３およびソース・ドレイン電極１４は、ＴＦＴ線部材１２を両側から挟んで支持する。ソース・ドレイン電極１３、１４は、一方がソース電極として機能し、他方がドレイン電極として機能する。ソース・ドレイン電極１３、１４は、バンプ状の形状を有しており、ソース・ドレイン電極１３とソース・ドレイン電極１４との間にＴＦＴ線部材１２を挟むことで、ＴＦＴ線部材１２を支持基板１１上に留める（支持する）留め具（支持部材）である。
【００４０】
また、実施の形態２において図２１を用いて後述するが、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿って、互いに離れた複数の領域ＡＲ１に対応する領域において、ソース・ドレイン電極１３、１４を形成することができる。各々の領域ＡＲ１に対応する領域に形成されるソース・ドレイン電極１３およびソース・ドレイン電極１４は、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿って、互いに離れた複数の領域ＡＲ１において、ＴＦＴ線部材１２を両側から挟んで支持する。
【００４１】
図１および図２に示すように、ソース・ドレイン電極１３の側面であって、ソース・ドレイン電極１４と対向する側面１３ａが、ＴＦＴ線部材１２のチャネル層２２と接触することで、ソース・ドレイン電極１３とチャネル層２２とが電気的に接続されている。また、ソース・ドレイン電極１４の側面であって、ソース・ドレイン電極１３と対向する側面１４ａが、ＴＦＴ線部材１２のチャネル層２２と接触することで、ソース・ドレイン電極１４とチャネル層２２とが電気的に接続されている。
【００４２】
導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４は、各々が、導体線２０（ＴＦＴ線部材１２）の断面周方向に沿って、互いに離れた位置Ｐ１、Ｐ２で、チャネル層２２と接している。すなわち、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４は、各々が、導体線２０（ＴＦＴ線部材１２）の断面周方向に沿って、互いに離れた位置Ｐ１、Ｐ２で、チャネル層２２と電気的に接続されている。
【００４３】
なお、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面における導体線２０（ＴＦＴ線部材１２）の断面周方向とは、図１において、矢印ＣＤにより示される方向である。
【００４４】
このとき、導体線２０（ＴＦＴ線部材１２）の断面周方向に沿った、位置Ｐ１と位置Ｐ２との距離Ｌ１が、薄膜トランジスタ１０のゲート長（チャネル長）に相当する。薄膜トランジスタの製造工程において後述するように、ソース・ドレイン電極１３、１４の間隔は容易に制御可能である。また、ソース・ドレイン電極１３、１４の間隔を一定にした場合、ゲート長（チャネル長）、すなわち位置Ｐ１と位置Ｐ２との距離Ｌ１は、導体線２０の直径Ｄ１に依存する。そのため、本実施の形態１の薄膜トランジスタ１０では、導体線２０の直径Ｄ１を制御することで、ゲート長（チャネル長）を容易に制御することができる。
【００４５】
図１では、理解を簡単にするために、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４の各々が、チャネル層２２と接する位置Ｐ１および位置Ｐ２を、点で表示している。すなわち、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４は、各々が、チャネル層２２と点で接触している。
【００４６】
しかし、ソース・ドレイン電極１３、１４またはＴＦＴ線部材１２が微小量変形することなどにより、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４は、各々が、チャネル層２２と一定の長さを有する領域で接触することがある。このような場合には、位置Ｐ１は、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３がチャネル層２２と接触する領域のうち、導体線２０（ＴＦＴ線部材１２）の断面周方向に沿って、ソース・ドレイン電極１４がチャネル層２２と接する領域に最も近い点である。また、位置Ｐ２は、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１４がチャネル層２２と接触する領域のうち、導体線２０（ＴＦＴ線部材１２）の断面周方向に沿って、ソース・ドレイン電極１３がチャネル層２２と接する領域に最も近い点である。
【００４７】
あるいは、図１９を用いて後述するように、ソース・ドレイン電極１３、１４の側面１３ａ、１４ａの形状を、導体線２０の形状に対応させることもできる。これにより、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４とチャネル層２２とを、一定の長さを有する領域で接触させることもできる。
【００４８】
ソース・ドレイン電極１３、１４は、例えば銅（Ｃｕ）またはタングステン（Ｗ）などの金属からなり、例えばスクリーン印刷法、インクジェット法またはめっき法などにより形成されている。これにより、ソース・ドレイン電極１３、１４の内部抵抗を小さくすることができる。
【００４９】
なお、ソース・ドレイン電極１３とチャネル層２２とを、例えば導電性接着剤などを介して接続することができ、ソース・ドレイン電極１４とチャネル層２２とを、例えば導電性接着剤などを介して接続することができる。このような構成により、チャネル層２２と、ソース・ドレイン電極１３、１４とを、それぞれ電気的に低抵抗で接続することができる。
【００５０】
また、好適には、ソース・ドレイン電極１３の側面１３ａと、ソース・ドレイン電極１４の側面１４ａとは、支持基板１１からの高さが高くなるほど離れるように、傾斜している。すなわち、図１において、ソース・ドレイン電極１３の側面１３ａ、および、ソース・ドレイン電極１４の側面１４ａを両側壁とする凹部ＣＣ１の断面形状は、上底の長さが下底の長さよりも大きい逆台形形状を有している。このような形状を有することにより、ＴＦＴ線部材１２を凹部ＣＣ１に落とし込むことで、平面視において、導体線２０（ＴＦＴ線部材１２）と交差（直交）する方向に沿ったＴＦＴ線部材１２の位置を、正確に合わせることができる。したがって、平面視において、導体線２０（ＴＦＴ線部材１２）と交差（直交）する方向に沿ったＴＦＴ線部材１２の位置を、容易に、かつ、高精度で合わせることができる。
【００５１】
支持基板１１の上面からのソース・ドレイン電極１３およびソース・ドレイン電極１４の上面の高さＨ１、すなわち、ソース・ドレイン電極１３およびソース・ドレイン電極１４の高さ寸法Ｈ１は、好適には、導体線２０の直径Ｄ１、すなわち、導体線２０の最下点から最上点までの高さ寸法Ｄ１よりも大きい。ソース・ドレイン電極１３およびソース・ドレイン電極１４の高さ寸法Ｈ１が導体線２０の最下点から最上点までの高さ寸法Ｄ１よりも大きいときは、ＴＦＴ線部材１２を、凹部ＣＣ１に、さらに容易に落とし込むことができる。そのため、平面視において、導体線２０（ＴＦＴ線部材１２）と交差（直交）する方向に沿ったＴＦＴ線部材１２の位置を、さらに正確に合わせることができる。したがって、平面視において、ＴＦＴ線部材１２と交差（直交）する方向に沿ったＴＦＴ線部材１２の位置を、さらに、容易に、かつ、高精度で合わせることができる。
【００５２】
なお、好適には、ソース・ドレイン電極１３およびソース・ドレイン電極１４の高さ寸法Ｈ１が、ＴＦＴ線部材１２の直径、すなわち、導体線２０の直径Ｄ１にゲート絶縁膜２１およびチャネル層２２の厚さ寸法のそれぞれ２倍の寸法を加えた寸法よりも大きい。このような大小関係を満たすとき、ＴＦＴ線部材１２を、凹部ＣＣ１に、より一層容易に落とし込むことができるため、平面視において、ＴＦＴ線部材１２と交差（直交）する方向に沿ったＴＦＴ線部材１２の位置を、より一層、容易に、かつ、高精度で合わせることができる。
【００５３】
また、前述したように、導体線２０の直径Ｄ１を制御することでゲート長（チャネル長）が制御されたＴＦＴ線部材１２を、ソース・ドレイン電極１３とソース・ドレイン電極１４との間に挟むことにより、支持基板１１上に支持する。したがって、例えばアクティブマトリクスＴＦＴアレイを形成する際も、各薄膜トランジスタを、簡易な方法で、ゲート長（チャネル長）の精度を確保しつつ製造することができる。つまり、フォトリソグラフィ技術により支持基板１１上にパターンを加工するための大規模な製造装置を用いずに、薄膜トランジスタの微細なパターンの加工を行うことができる。
【００５４】
好適には、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿って、領域ＡＲ１の長さ寸法（後述する図２１における長さ寸法Ｗ１）が、ソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法（後述する図２１における長さ寸法Ｗ２）よりも大きい。この場合、薄膜トランジスタ１０のゲート幅（チャネル幅）は、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿ったソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法に等しい。したがって、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿ったソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法を制御することで、ゲート幅（チャネル幅）を制御することができる。
【００５５】
一方、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿って、領域ＡＲ１の長さ寸法がソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法よりも大きい場合には、チャネル層２２を形成する際に、領域ＡＲ１の長さ寸法を高精度で制御する必要がない。
【００５６】
また、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿って、領域ＡＲ１の長さ寸法がソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法よりも大きい場合には、ＴＦＴ線部材１２を配置する際に、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿ったＴＦＴ線部材１２の位置を、高精度で合わせる必要がない。したがって、例えば転写技術により薄膜トランジスタを基板上に転写する場合に比べ、実効的な位置合わせ精度が向上する。
【００５７】
＜ＴＦＴ線部材の変形例＞
図４〜図７は、ＴＦＴ線部材の変形例を示す断面図である。図４は、導体線の断面形状が楕円形であり、図５は、導体線の断面形状が多角形であり、図６は、導体線の断面形状が扁平四角形であり、図７は、電極部材が設けられている例について示す。なお、図４〜図７の薄膜トランジスタの部材のうち図１の薄膜トランジスタの部材と同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図４〜図７は、ＴＦＴ線部材（線部材）すなわち導体線が延伸する方向に垂直な断面を示している。
【００５８】
図４に示す変形例では、導体線２０ａの断面形状は、楕円形である。薄膜トランジスタ１０ａのＴＦＴ線部材（線部材）１２ａも、全体的断面形状が楕円形であり、芯線としての導体線２０ａの表面を、ゲート絶縁膜（絶縁膜）２１、チャネル層（半導体層）２２により順次被覆したものである。導体線２０ａ（ＴＦＴ線部材１２ａ）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４は、各々が、導体線２０ａの断面周方向に沿って、互いに離れた位置Ｐ１、Ｐ２で、チャネル層２２と電気的に接続されている。導体線２０ａの断面周方向に沿った、位置Ｐ１、Ｐ２の間隔、すなわち、位置Ｐ１と位置Ｐ２との距離Ｌ２が、薄膜トランジスタ１０ａのゲート長（チャネル長）に相当する。
【００５９】
また、好適には、ソース・ドレイン電極１３、１４の高さ寸法Ｈ２は、導体線２０ａの最下点から最上点までの高さ寸法Ｄ２よりも大きい。このような構成により、導体線２０ａの断面形状が楕円形である場合でも、ＴＦＴ線部材１２ａを、ソース・ドレイン電極１３、１４の側面１３ａ、１４ａにより形成される凹部ＣＣ１に容易に落とし込むことができる。そのため、平面視において、導体線２０ａ（ＴＦＴ線部材１２ａ）と交差（直交）する方向に沿ったＴＦＴ線部材１２ａの位置を、さらに、容易に、かつ、高精度で合わせることができる。
【００６０】
図５に示す変形例では、導体線２０ｂの断面形状は、多角形であり、図５に示すように、例えば六角形とすることができる。薄膜トランジスタ１０ｂのＴＦＴ線部材（線部材）１２ｂも、全体的断面形状が多角形（六角形）であり、芯線としての導体線２０ｂの表面を、ゲート絶縁膜（絶縁膜）２１、チャネル層（半導体層）２２により順次被覆したものである。導体線２０ｂ（ＴＦＴ線部材１２ｂ）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４は、各々が、導体線２０ｂの断面周方向に沿って、互いに離れた領域（位置）ＰＡ１、ＰＡ２で、チャネル層２２と電気的に接続されている。導体線２０ｂの断面周方向に沿った、領域（位置）ＰＡ１、ＰＡ２の間隔、すなわち、領域（位置）ＰＡ１と領域（位置）ＰＡ２との距離Ｌ３が、薄膜トランジスタ１０ｂのゲート長（チャネル長）に相当する。
【００６１】
また、好適には、ソース・ドレイン電極１３、１４の高さ寸法Ｈ３は、導体線２０ｂの最下点から最上点までの高さ寸法Ｄ３よりも大きい。このような構成により、導体線２０ｂの断面形状が多角形である場合でも、ＴＦＴ線部材１２ｂを、ソース・ドレイン電極１３、１４の側面１３ａ、１４ａにより形成される凹部ＣＣ１に容易に落とし込むことができる。そのため、平面視において、導体線２０ｂ（ＴＦＴ線部材１２ｂ）と交差（直交）する方向に沿ったＴＦＴ線部材１２ｂの位置を、さらに、容易に、かつ、高精度で合わせることができる。
【００６２】
図６に示す変形例では、導体線２０ｃの断面形状は、扁平四角形である。薄膜トランジスタ１０ｃのＴＦＴ線部材（線部材）１２ｃも、全体的断面形状が扁平四角形であり、芯線としての導体線２０ｃの表面を、ゲート絶縁膜（絶縁膜）２１、チャネル層（半導体層）２２により順次被覆したものである。導体線２０ｃ（ＴＦＴ線部材１２ｃ）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４は、各々が、導体線２０ｃの断面周方向に沿って、互いに離れた領域（位置）ＰＡ１、ＰＡ２で、チャネル層２２と電気的に接続されている。導体線２０ｃの断面周方向に沿った、領域（位置）ＰＡ１、ＰＡ２の間隔、すなわち、領域（位置）ＰＡ１と領域（位置）ＰＡ２との距離Ｌ４が、薄膜トランジスタ１０ｃのゲート長（チャネル長）に相当する。
【００６３】
また、好適には、ソース・ドレイン電極１３、１４の高さ寸法Ｈ４は、導体線２０ｃの最下点から最上点までの高さ寸法Ｄ４よりも大きい。図６に示す例では、ソース・ドレイン電極１３、１４は、底面部と側壁部とからなる断面Ｌ字形状を有しており、ソース・ドレイン電極１３、１４の高さＨ４を、底面部の上面から側壁部の上面までの高さであるとする。このような構成により、導体線２０ｃの断面形状が扁平四角形である場合でも、ＴＦＴ線部材１２ｃを、ソース・ドレイン電極１３、１４の側面１３ａ、１４ａにより形成される凹部ＣＣ１に容易に落とし込むことができる。そのため、平面視において、導体線２０ｃ（ＴＦＴ線部材１２ｃ）と交差（直交）する方向に沿ったＴＦＴ線部材１２ｃの位置を、さらに、容易に、かつ、高精度で合わせることができる。
【００６４】
なお、本願明細書において、断面形状が扁平四角形であるとは、断面形状が平板形ないしブロック形であることを意味し、断面形状の高さ寸法が幅寸法よりも小さいことを意味するものとする。
【００６５】
図７に示す変形例では、導体線２０の断面形状は、円形である。薄膜トランジスタ１０ｄのＴＦＴ線部材（線部材）１２ｄも、全体的断面形状が円形であり、芯線としての導体線２０の表面を、ゲート絶縁膜（絶縁膜）２１、チャネル層（半導体層）２２により順次被覆したものである。導体線２０（ＴＦＴ線部材１２ｄ）が延伸する方向に垂直な断面において、導体線２０の断面周方向に沿って、互いに離れた位置で、チャネル層２２の表面、すなわち外周面には、電極部材２３、２４が形成されている。なお、電極部材２３、２４は、導体線２０（ＴＦＴ線部材１２ｄ）が延伸する方向に沿って、形成されている。
【００６６】
ソース・ドレイン電極１３は、電極部材２３と接しており、ソース・ドレイン電極１４は、電極部材２４と接している。したがって、電極部材２３は、ソース・ドレイン電極１３と電気的に接続されており、ソース・ドレイン電極１３と一体で、一方のソース・ドレイン電極として機能する。また、電極部材２４は、ソース・ドレイン電極１４と電気的に接続されており、ソース・ドレイン電極１４と一体で、他方のソース・ドレイン電極として機能する。すなわち、図７に示す変形例でも、導体線２０（ＴＦＴ線部材１２ｄ）が延伸する方向に垂直な断面において、ソース・ドレイン電極は、導体線２０の断面周方向に沿って、互いに離れた位置で、チャネル層２２と電気的に接続されている。
【００６７】
電極部材２３、２４は、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、銅（Ｃｕ）などの金属、または、窒化チタン（ＴｉＮ）などの導電性金属窒化物からなる導体層である。また、電極部材２３、２４は、例えばＣＶＤ法、スパッタ法または真空蒸着法など各種の成膜法により形成されている。
【００６８】
図７に示す変形例では、導体線２０（ＴＦＴ線部材１２ｄ）が延伸する方向に垂直な断面において、導体線２０（ＴＦＴ線部材１２ｄ）の断面周方向に沿った、電極部材２３、２４の間隔、すなわち、電極部材２３と電極部材２４との距離Ｌ５が、薄膜トランジスタ１０ｄのゲート長（チャネル長）に相当する。薄膜トランジスタの製造工程において後述するように、電極部材２３、２４を形成する工程において、導体線２０（ＴＦＴ線部材１２ｄ）の断面周方向に沿った、電極部材２３、２４の間隔は容易に制御可能である。また、電極部材２３、２４の間隔を一定にした場合、ゲート長（チャネル長）は、導体線２０の直径Ｄ１に依存する。そのため、導体線２０の直径Ｄ１を制御することで、ゲート長（チャネル長）を容易に制御することができる。
【００６９】
＜薄膜トランジスタの製造工程＞
続いて、本実施の形態１の半導体装置である薄膜トランジスタの製造工程について説明する。
【００７０】
あらかじめ、支持基板１１にソース・ドレイン電極１３、１４が形成されたものを用意する。
【００７１】
例えばガラス、石英、樹脂などからなる支持基板１１上に、例えばＣｕまたはＷなどの金属からなり、例えばスクリーン印刷法、インクジェット法またはめっき法などによりソース・ドレイン電極１３およびソース・ドレイン電極１４が形成されたものを用意する。
【００７２】
また、導体線２０を用意する。
【００７３】
導体線２０として、例えばＡｌなどの金属材料からなり、直径が例えば１〜５μｍ程度である金属線を用意する。あるいは、前述したように、導体線２０の導電性材料として、金属材料のほか、例えば炭素系導電材料、例えばＩＴＯなどの無機導電材料、または、例えばポリチオフェンなどの有機導電材料を用いることができる。
【００７４】
次いで、ゲート絶縁膜２１を形成する。
【００７５】
図８は、ゲート絶縁膜を形成する工程を説明するための一部断面を含む側面図である。図９は、ゲート絶縁膜を形成する工程を説明するための一部断面を含む斜視図である。図１０は、ゲート絶縁膜が形成された導体線の断面図である。
【００７６】
このゲート絶縁膜２１を形成する工程では、例えば真空成膜装置または大気圧成膜装置などからなる成膜装置３０を用いて、導体線２０の表面をゲート絶縁膜２１により被覆する。
【００７７】
図８および図９に示すように、成膜装置３０は、チャンバ３１を備えている。チャンバ３１の両端には、導体線２０が導入される導入口３２、および、ゲート絶縁膜２１が形成された導体線２０が導出される導出口３３の各々が、形成されている。チャンバ３１の導入口３２側の外部には、導体線２０がロール状に巻かれた送り側ロール（ボビン）３４が設けられている。チャンバ３１の導出口３３側の外部には、ゲート絶縁膜２１が形成された導体線２０がロール状に巻かれた巻き取り側ロール（ボビン）３５が設けられている。
【００７８】
送り側ロール（ボビン）３４および巻き取り側ロール（ボビン）３５は、回転駆動機構（図示は省略）により同期して回転可能に設けられている。そして、この回転駆動機構により同期して回転されることで、導体線２０が送り側ロール（ボビン）３４から送られ、送られた導体線２０が巻き取り側ロール（ボビン）３５に巻き取られる。
【００７９】
チャンバ３１には、チャンバ３１内の導体線２０を加熱するためのヒータ（加熱部）３６が設けられている。また、チャンバ３１には、チャンバ３１に不活性ガスまたは原料ガスを供給するガス供給部３７、チャンバ３１からガスを排出するガス排出部３８が設けられている。さらに、チャンバ３１には、導体線２０に原料ＳＲＣを供給する原料供給部３９が設けられている。成膜装置３０が、例えばＣＶＤ法によるものであるときは、原料供給部３９は、例えば原料ガスからなる原料ＳＲＣを導体線２０に供給する。また、成膜装置３０が、例えばスパッタ法によるものであるときは、原料供給部３９は、例えばプラズマにより原料ターゲットをスパッタすることで、原料ＳＲＣを導体線２０に供給する。
【００８０】
このような成膜装置３０において、回転駆動機構（図示は省略）により導体線２０が送り側ロール（ボビン）３４から送られ、導入口３２を通してチャンバ３１に導入される。チャンバ３１に導入された導体線２０が、導出口３３に向かって一定の速度で移動する間に、導体線２０の表面すなわち外周面に、例えば原料供給部３９から原料ＳＲＣが供給されることで、例えばＣＶＤ法などにより、例えばＳｉＯ２またはＳｉ３Ｎ４からなるゲート絶縁膜２１が形成される。
【００８１】
このとき、送り側ロール（ボビン）３４から送り出された導体線２０を、巻き取り側ロール（ボビン）３５に一定速度で巻き取ることで、導体線２０に沿って連続してゲート絶縁膜２１を形成することができる。ゲート絶縁膜２１の厚さは、ゲート絶縁膜２１の誘電率などにもよるが、例えば１０〜２００ｎｍ程度とすることができる。また、チャンバ３１内での導体線２０の移動速度を制御することで、導体線２０に形成されるゲート絶縁膜２１の厚さを、導体線２０に沿って均一にすることができる。
【００８２】
表面すなわち外周面にゲート絶縁膜２１が形成された導体線２０は、導出口３３まで移動した後、導出口３３を通してチャンバ３１から導出され、巻き取り側ロール（ボビン）３５に巻き取られる。表面すなわち外周面にゲート絶縁膜２１が形成された導体線２０の断面を、図１０に示す。
【００８３】
例えば樹脂フィルムからなる支持基板上にゲート絶縁膜を直接形成する場合には、ゲート絶縁膜を形成する際の温度を例えば３００〜４００℃程度まで上昇させることができないため、形成されるゲート絶縁膜の品質が低下するおそれがあった。
【００８４】
しかし、本実施の形態１では、支持基板１１上にではなく、例えばＡｌなどからなる導体線２０の表面に、ゲート絶縁膜２１を形成する。したがって、ゲート絶縁膜２１を形成する際の温度を例えば３００〜４００℃程度まで上昇させることができ、ゲート絶縁膜２１の品質が低下することを防止または抑制することができる。
【００８５】
次いで、チャネル層（半導体層）２２を形成する。
【００８６】
図１１は、チャネル層を形成する工程を説明するための一部断面を含む側面図である。図１２は、チャネル層を形成する工程を説明するための一部断面を含む斜視図である。図１３は、チャネル層が形成された導体線の断面図である。
【００８７】
このチャネル層２２を形成する工程では、例えば真空成膜装置または大気圧成膜装置などからなる成膜装置４０を用いて、ゲート絶縁膜２１の表面をチャネル層２２により被覆する。
【００８８】
図１１および図１２に示すように、成膜装置４０は、チャンバ４１を備えている。チャンバ４１の両端には、ゲート絶縁膜２１が形成された導体線２０が導入される導入口４２、および、チャネル層２２が形成された導体線２０が導出される導出口４３の各々が、形成されている。チャンバ４１の導入口４２側の外部には、ゲート絶縁膜２１が形成された導体線２０がロール状に巻かれた送り側ロール（ボビン）４４が設けられている。チャンバ４１の導出口４３側の外部には、チャネル層２２が形成された導体線２０がロール状に巻かれた巻き取り側ロール（ボビン）４５が設けられている。
【００８９】
送り側ロール（ボビン）４４および巻き取り側ロール（ボビン）４５は、回転駆動機構（図示は省略）により同期して回転可能に設けられている。そして、この回転駆動機構により同期して回転されることで、導体線２０が送り側ロール（ボビン）４４から送られ、送られた導体線２０が巻き取り側ロール（ボビン）４５に巻き取られる。
【００９０】
チャンバ４１には、チャンバ４１内の導体線２０を加熱するためのヒータ（加熱部）４６が設けられている。また、チャンバ４１には、チャンバ４１に不活性ガスまたは原料ガスを供給するガス供給部４７、チャンバ４１からガスを排出するガス排出部４８が設けられている。さらに、チャンバ４１には、導体線２０に原料ＳＲＣを供給する原料供給部４９が設けられている。成膜装置４０が、例えばＣＶＤ法によるものであるときは、原料供給部４９は、例えば原料ガスからなる原料ＳＲＣを導体線２０に供給する。また、成膜装置４０が、例えばスパッタ法によるものであるときは、原料供給部４９は、例えばプラズマにより原料ターゲットをスパッタすることで、原料ＳＲＣを導体線２０に供給する。
【００９１】
成膜装置４０には、チャンバ４１内に、シャドウマスクとして機能するスリットＳＬＴ１が設けられている。スリットＳＬＴ１は、導体線２０に沿って、チャネル層２２が形成される領域ＡＲ１以外の領域ＡＲ２を覆うように設けられている。また、導体線２０に沿って、一定の間隔で離れた複数の領域ＡＲ１にチャネル層２２を形成するために、一定の間隔で離れた複数の領域ＡＲ２を覆うように、複数のスリットＳＬＴ１が設けられている。
【００９２】
このような成膜装置４０において、回転駆動機構（図示は省略）により導体線２０が送り側ロール（ボビン）４４から送られ、導入口４２を通してチャンバ４１に導入される。チャンバ４１に導入された導体線２０が、導出口４３に向かって一定の速度で移動する間に、ゲート絶縁膜２１の表面すなわち外周面に、例えば原料供給部４９から原料ＳＲＣが供給される。これにより、例えばＣＶＤ法、スパッタ法または真空蒸着法などにより、例えばａ−Ｓｉ、Ｐｏｌｙ−Ｓｉ、ＩＧＺＯまたはＺＴＯなどからなるチャネル層２２が形成される。チャネル層２２の厚さは、チャネル層２２の導電率あるいはゲート絶縁膜２１の誘電率や厚さなどにもよるが、例えば５〜８０ｎｍ程度とすることができる。
【００９３】
このとき、一定の間隔で離れた複数の領域ＡＲ２を覆うように、複数のスリットＳＬＴ１が設けられている。したがって、例えば導体線２０の移動と停止とを周期的に繰り返し、導体線２０の移動が停止しているときに原料を供給し、導体線２０が移動しているときに原料の供給を停止することで、導体線２０の表面であって一定の間隔で離れた複数の領域ＡＲ１に、チャネル層２２を形成することができる。あるいは、スリットＳＬＴ１を、導体線２０の移動方向に沿って、導体線２０と同期して移動させることでも、一定の間隔で離れた複数の領域ＡＲ１に、チャネル層２２を形成することができる。また、領域ＡＲ１では、導体線２０の表面すなわち外周面に、ゲート絶縁膜２１、チャネル層２２が順次形成される。
【００９４】
なお、本実施の形態１では、前述したように、導体線２０が延伸する方向に沿って、領域ＡＲ１の長さ寸法が、ソース・ドレイン電極１３、１４の長さ寸法よりも大きい場合には、領域ＡＲ１の長さ寸法を高精度で制御する必要がないため、チャネル層２２を容易に形成することができる。
【００９５】
チャネル層２２が形成された導体線２０は、導出口４３まで移動した後、導出口４３を通してチャンバ４１から導出され、巻き取り側ロール（ボビン）４５に巻き取られる。表面すなわち外周面にゲート絶縁膜２１、チャネル層２２が順次形成された導体線２０の断面を、図１３に示す。
【００９６】
例えば樹脂フィルムからなる支持基板上にチャネル層を直接形成する場合には、チャネル層を形成する際の温度を十分上昇させることができないため、形成されるチャネル層の品質が低下するおそれがあった。
【００９７】
しかし、本実施の形態１では、支持基板１１上にではなく、例えばＡｌなどからなる導体線２０に形成されたゲート絶縁膜２１の表面に、チャネル層２２を形成する。したがって、チャネル層２２を形成する際の温度を例えば３００〜４００℃程度まで上昇させることができ、チャネル層２２の品質が低下することを防止または抑制することができる。
【００９８】
上記した工程を行うことにより、図３に示したＴＦＴ線部材１２が形成される。そして、ＴＦＴ線部材１２を、用意した支持基板１１に形成されたソース・ドレイン電極１３およびソース・ドレイン電極１４により挟んで支持することで、図１に示した薄膜トランジスタ１０が形成される。
【００９９】
一方、ＴＦＴ線部材として、図７に示したＴＦＴ線部材１２ｄを形成する場合には、さらに、電極部材２３、２４を形成する。
【０１００】
図１４は、電極部材を形成する工程を説明するための一部断面を含む平面図である。図１５は、電極部材を形成する工程を説明するための断面図である。
【０１０１】
この電極部材２３、２４を形成する工程では、例えば真空成膜装置または大気圧成膜装置などからなる成膜装置５０を用いて、チャネル層２２の表面に電極部材２３、２４を形成する。
【０１０２】
図１４および図１５に示すように、成膜装置５０は、チャンバ５１を備えている。チャンバ５１の両端には、チャネル層２２が形成された導体線２０が導入される導入口５２、および、電極部材２３、２４が形成された導体線２０が導出される導出口５３の各々が、形成されている。図１４では図示を省略するが、チャンバ５１の導入口５２側の外部および導出口５３側の外部には、送り側ロール（ボビン）および巻き取り側ロール（ボビン）の各々が設けられており、長尺の導体線２０に連続して電極部材２３、２４を形成できるようになっている。
【０１０３】
チャンバ５１には、チャンバ５１内の導体線２０を加熱するためのヒータ（加熱部）５６が設けられている。また、チャンバ５１には、チャンバ５１に不活性ガスまたは原料ガスを供給するガス供給部５７、チャンバ５１からガスを排出するガス排出部５８が設けられている。さらに、チャンバ５１には、導体線２０に原料ＳＲＣ（図１５参照）を供給する原料供給部５９が設けられている。成膜装置５０が、例えばＣＶＤ法によるものであるときは、原料供給部５９は、例えば原料ガスからなる原料ＳＲＣを導体線２０に供給する。また、成膜装置５０が、例えばスパッタ法によるものであるときは、原料供給部５９は、例えばプラズマにより原料ターゲットをスパッタすることで、原料ＳＲＣを導体線２０に供給する。
【０１０４】
成膜装置５０には、チャンバ５１内に、シャドウマスクとして機能するスリットＳＬＴ２が設けられている。スリットＳＬＴ２は、導体線２０に沿って、電極部材２３、２４が形成される領域ＡＲ１以外の領域ＡＲ２を覆うように設けられている。また、導体線２０に沿って、一定の間隔で離れた複数の領域ＡＲ１に電極部材２３、２４を形成するために、一定の間隔で離れた複数の領域ＡＲ２を覆うように、複数のスリットＳＬＴ２が設けられている。
【０１０５】
成膜装置５０では、原料供給部５９は、例えば上方など一方から導体線２０に原料ＳＲＣ（図１５参照）を供給する。また、スリットＳＬＴ２に挟まれた領域ＡＲ１において、導体線２０の原料供給部５９側には、図１５に示すように、例えば細線からなるマスク線部材ＭＷが設けられている。マスク線部材ＭＷは、導体線２０の直径Ｄ１よりも小さい直径ＤＭを有しており、導体線２０に原料ＳＲＣが供給される方向から視て、マスク線部材ＭＷの中心線が導体線２０の中心線と重なるように、設けられている。マスク線部材ＭＷをシャドウマスクとして重ね合わせた状態で、原料供給部５９が一方から原料ＳＲＣを供給することにより、導体線２０が延伸する方向に垂直な断面において、導体線２０の断面周方向に沿って、互いに離れた位置に電極部材２３、２４を形成することができる。
【０１０６】
このような成膜装置５０において、表面にゲート絶縁膜２１、チャネル層２２が順次形成された導体線２０が導入口５２を通してチャンバ５１に導入される。チャンバ５１に導入された導体線２０が、導出口５３に向かって一定の速度で移動する間に、チャネル層２２の表面すなわち外周面に、例えば原料供給部５９から原料ＳＲＣが供給される。これにより、例えばスパッタ法または真空蒸着法などにより、例えばＷ、Ｍｏ、Ｃｕなどの金属、または、ＴｉＮなどの導電性金属窒化物からなる電極部材２３、２４が形成される。
【０１０７】
このとき、一定の間隔で離れた複数の領域ＡＲ２を覆うように、複数のスリットＳＬＴ２が設けられている。したがって、例えば導体線２０の移動と停止とを周期的に繰り返し、導体線２０の移動が停止しているときに原料を供給し、導体線２０が移動しているときに原料の供給を停止することで、導体線２０の表面であって一定の間隔で離れた複数の領域ＡＲ１に、電極部材２３、２４を形成することができる。あるいは、スリットＳＬＴ２を、導体線２０の移動方向に沿って、導体線２０と同期して移動させることでも、一定の間隔で離れた複数の領域ＡＲ１に、電極部材２３、２４を形成することができる。
【０１０８】
また、前述したように、マスク線部材ＭＷをシャドウマスクとして用いることで、導体線２０が延伸する方向に垂直な断面において、導体線２０の断面周方向に沿って互いに離れた位置に、電極部材２３、２４を形成することができる。そして、マスク線部材ＭＷの直径ＤＭを制御することで、導体線２０の断面周方向に沿った電極部材２３、２４の間隔を容易に制御することができる。
【０１０９】
なお、前述したように、導体線２０が延伸する方向に沿って、領域ＡＲ１の長さ寸法が、ソース・ドレイン電極１３、１４の長さ寸法よりも大きい場合には、領域ＡＲ１の長さ寸法を高精度で制御する必要がないため、電極部材２３、２４を容易に形成することができる。
【０１１０】
電極部材２３、２４が形成された導体線２０は、導出口５３まで移動した後、導出口５３を通してチャンバ５１から導出される。
【０１１１】
上記した工程を行うことにより、図７に示したＴＦＴ線部材１２ｄが形成される。そして、ＴＦＴ線部材１２ｄを、用意した支持基板１１に形成されたソース・ドレイン電極１３およびソース・ドレイン電極１４により挟んで支持することで、図７に示した薄膜トランジスタ１０ｄが形成される。
【０１１２】
導体線２０が延伸する方向に沿って、領域ＡＲ１の長さ寸法が、ソース・ドレイン電極１３、１４の長さ寸法よりも大きい場合には、ＴＦＴ線部材１２（または１２ｄ）を配置する際に、導体線２０が延伸する方向に沿って、ＴＦＴ線部材１２（または１２ｄ）の位置を高精度で合わせる必要がない。したがって、例えば転写技術により薄膜トランジスタを基板上に転写する場合に比べ、実効的な位置合わせ精度が向上する。
【０１１３】
なお、実施の形態２で後述するように、長尺の樹脂フィルムからなる支持基板１１上にデータ線およびソース・ドレイン電極１３、１４を形成した後、薄膜トランジスタ１０が複数形成されたＴＦＴ線部材１２をゲート線として配置することで、ロールトゥロール製造技術によりアクティブマトリクスＴＦＴアレイを製造することができる。
【０１１４】
＜電流−電圧特性＞
続いて、図１６を参照し、本実施の形態１の半導体装置である薄膜トランジスタ１０の電流−電圧特性について説明する。
【０１１５】
図１６は、実施の形態１の半導体装置である薄膜トランジスタの電流−電圧特性の測定結果の例を示すグラフである。図１６では、横軸の値をゲート電圧Ｖｇ（Ｖ）とし、縦軸の値をソース・ドレイン電極間の電流Ｉ（Ａ）の測定値として、測定結果を示している。
【０１１６】
図１６に示す例では、チャネル層２２として、ａ−Ｓｉ、ｐｏｌｙ−Ｓｉ、ＩＧＺＯおよびＺＴＯのいずれかからなる半導体層を用いた。チャネル層２２がａ−Ｓｉ、ｐｏｌｙ−Ｓｉ、ＩＧＺＯ、ＺＴＯからなる実施例を、それぞれ実施例１、実施例２、実施例３、実施例４とした。ゲート絶縁膜２１として、厚さ１００ｎｍのＳｉＯ２膜を用いた。導体線２０として、直径１μｍのＡｌからなる金属線を用いた。また、ゲート長（チャネル長）を約２μｍとし、ゲート幅（チャネル幅）を１００μｍとし、ドレイン電圧を１Ｖとした。
【０１１７】
図１６に示すように、実施例１から実施例４のいずれの場合でも、閾値電圧、薄膜トランジスタがオフ状態のときの電流（オフ電流）、薄膜トランジスタがオン状態のときの電流（オン電流）について、ガラス基板上に通常の製造工程により形成された薄膜トランジスタと同等の良好な特性が得られた。したがって、本実施の形態１の薄膜トランジスタ１０は、後述する液晶ディスプレイやＲＦＩＤ等の各種の電子デバイスに適用するために十分な特性を有している。
【０１１８】
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置である薄膜トランジスタ１０は、ガラス基板上に通常の製造工程により形成された薄膜トランジスタと異なり、ＴＦＴ線部材１２に形成されている。
【０１１９】
薄膜トランジスタのゲート長（チャネル長）に必要な形状精度および位置合わせ精度を確保できない場合には、例えば複数の薄膜トランジスタの各々について、例えばオン状態のときの電流（オン電流）またはオフ状態のときの電流（オフ電流）などのトランジスタ特性に、ばらつきが発生するおそれがある。
【０１２０】
しかし、本実施の形態１の薄膜トランジスタ１０では、ＴＦＴ線部材１２は、芯線としての導体線２０を有している。また、その導体線２０の表面を、ゲート絶縁膜２１、チャネル層２２により、順次被覆したものである。そのため、支持基板１１上にＴＦＴ線部材１２を配置する位置合わせ精度に関わらず、ゲート長（チャネル長）の精度を容易に確保することができる。その結果、複数の薄膜トランジスタの間で、例えばオン電流やオフ電流などのトランジスタ特性のばらつきを低減することができ、ロールトゥロール製造技術により製造した場合でも、半導体装置の性能を向上させることができる。
【０１２１】
また、本実施の形態１の薄膜トランジスタ１０では、ＴＦＴ線部材１２は、支持基板１１上に形成されたソース・ドレイン電極１３およびソース・ドレイン電極１４に挟まれた状態で支持される。ソース・ドレイン電極１３およびソース・ドレイン電極１４を、バンプ状の留め具（支持部材）として用いることで、平面視において、ＴＦＴ線部材１２と交差（直交）する方向に沿って、ＴＦＴ線部材１２を配置する位置を、容易に、かつ、精度よく合わせることができる。
【０１２２】
さらに、本実施の形態１の薄膜トランジスタ１０では、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿ったソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法を制御することで、ゲート幅（チャネル幅）を制御することができる。したがって、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿ったチャネル層２２の長さ寸法を高精度で制御する必要がないため、ＴＦＴ線部材１２を容易に製造することができる。また、ＴＦＴ線部材１２を配置する際に、導体線２０（ＴＦＴ線部材１２）が延伸する方向に沿ったＴＦＴ線部材１２の位置を、高精度で制御する必要がないため、ＴＦＴ線部材１２を容易に配置することができる。
【０１２３】
＜実施の形態１の第１変形例＞
図１７は、実施の形態１の第１変形例の薄膜トランジスタの断面図である。図１８は、チャネル層を形成する工程を説明するための断面図である。なお、図１７および図１８の薄膜トランジスタの部材のうち図１の薄膜トランジスタの部材と同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図１７および図１８は、ＴＦＴ線部材（線部材）すなわち導体線が延伸する方向に垂直な断面を示している。
【０１２４】
図１７に示すように、薄膜トランジスタ１０ｅのＴＦＴ線部材１２ｅは、芯線としての導体線２０を有しており、その導体線２０の表面を、ゲート絶縁膜（絶縁膜）２１、チャネル層（半導体層）２２ｅにより順次被覆したものである。また、実施の形態１と同様に、ゲート絶縁膜２１の表面、すなわち外周面は、領域ＡＲ１（図３参照）において、チャネル層２２ｅにより被覆されている。
【０１２５】
ただし、本第１変形例では、実施の形態１と異なり、ゲート絶縁膜２１の表面、すなわちゲート絶縁膜２１の外周面は、全面すなわち全周に亘ってチャネル層により被覆されてはいない。図１７に示すように、導体線２０が延伸する方向に垂直な断面において、ゲート絶縁膜２１の外周のうち、一方の半周（下半周）の部分には、チャネル層２２ｅが形成されている。また、ゲート絶縁膜２１の外周のうち、他方の半周（上半周）の部分には、チャネル層が形成されていない。このような場合でも、チャネル層２２ｅを流れる電流の経路は、ゲート絶縁膜２１の外周面が、全周に亘ってチャネル層により被覆されている場合と同じであるため、実施の形態１と同様の効果が得られる。
【０１２６】
薄膜トランジスタ１０ｅの製造工程のうち、チャネル層２２ｅを形成する工程では、例えばスパッタ法により一方向から導体線２０に原料ＳＲＣを供給する。これにより、図１８に示すように、導体線２０が延伸する方向に垂直な断面において、ゲート絶縁膜２１の外周のうち一方の半周の部分にチャネル層２２ｅを形成し、ゲート絶縁膜２１の外周のうち他方の半周の部分にはチャネル層を形成しないようにすることができる。
【０１２７】
＜実施の形態１の第２変形例＞
図１９は、実施の形態１の第２変形例の薄膜トランジスタの断面図である。なお、図１９の薄膜トランジスタの部材のうち図１の薄膜トランジスタの部材と同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図１９は、ＴＦＴ線部材（線部材）すなわち導体線が延伸する方向に垂直な断面を示している。
【０１２８】
図１９に示すように、薄膜トランジスタ１０ｆのＴＦＴ線部材１２ｆは、ソース・ドレイン電極１３、１４の側面１３ａ、１４ａの形状を、導体線２０の形状に対応させたものである。これにより、導体線２０（ＴＦＴ線部材１２）が延伸する方向に垂直な断面において、ソース・ドレイン電極１３、１４とチャネル層２２とを、一定の長さを有する領域で接触させることができる。
【０１２９】
本第２変形例では、ソース・ドレイン電極１３、１４は、導体線２０（ＴＦＴ線部材１２）の断面周方向に沿った、ソース・ドレイン電極１３、１４の間隔、すなわち、ソース電極とドレイン電極との間の距離Ｌ６が、薄膜トランジスタ１０ｆのゲート長（チャネル長）に相当するような構造を有している。本第２変形例では、導体線２０の直径Ｄ１と、ソース・ドレイン電極１３、１４の形状および間隔とを、互いに対応させた状態で制御することにより、ゲート長（チャネル長）を容易に制御することができる。
【０１３０】
なお、ソース・ドレイン電極１３とチャネル層２２とは、例えば導電性接着剤などを介して接触していてもよく、ソース・ドレイン電極１４とチャネル層２２とは、例えば導電性接着剤などを介して接触していてもよい。このような構成により、チャネル層２２とソース・ドレイン電極１３、１４とを、電気的に低抵抗で接続することができる。
【０１３１】
好適には、導体線２０（ＴＦＴ線部材１２ｆ）が延伸する方向に沿って、領域ＡＲ１（図３参照）の長さ寸法が、ソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法よりも大きい。この場合には、薄膜トランジスタ１０ｆのゲート幅（チャネル幅）は、導体線２０（ＴＦＴ線部材１２ｆ）が延伸する方向に沿ったソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法に等しい。したがって、導体線２０（ＴＦＴ線部材１２ｆ）が延伸する方向に沿ったソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法を制御することで、ゲート幅（チャネル幅）を制御することができる。
【０１３２】
一方、導体線２０（ＴＦＴ線部材１２ｆ）が延伸する方向に沿って、領域ＡＲ１の長さ寸法がソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法よりも大きい場合には、チャネル層２２を形成する工程において、領域ＡＲ１の長さ寸法を高精度で制御する必要がなく、チャネル層２２を容易に形成することができる。
【０１３３】
（実施の形態２）
＜アクティブマトリクスＴＦＴアレイ＞
次に、本発明の実施の形態２の半導体装置について説明する。前述した実施の形態１では、薄膜トランジスタ単体の基本的な構造および製造方法について説明した。それに対して、実施の形態２では、薄膜トランジスタをマトリクスアレイ状に配置したアクティブマトリクスＴＦＴアレイおよびその製造工程について説明する。
【０１３４】
なお、以下では、実施の形態１の薄膜トランジスタ１０を用いた例について説明する。しかし、薄膜トランジスタ１０に代え、実施の形態１で説明した薄膜トランジスタ１０ａ（図４参照）、薄膜トランジスタ１０ｂ（図５参照）、薄膜トランジスタ１０ｃ（図６参照）または薄膜トランジスタ１０ｄ（図７参照）を用いることができる（以下の実施の形態でも同様）。また、薄膜トランジスタ１０に代え、薄膜トランジスタ１０ｅ（図１７参照）または薄膜トランジスタ１０ｆ（図１９参照）を用いることができる（以下の実施の形態でも同様）。
【０１３５】
はじめに、図２０〜図２２を参照し、実施の形態１の薄膜トランジスタ１０を、アクティブマトリクス型液晶ディスプレイの複数の画素の各々に含まれる画素電極のスイッチング素子として適用したアクティブマトリクスＴＦＴアレイについて説明する。
【０１３６】
図２０は、アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイの駆動回路を示す図である。図２１は、アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイの平面図である。図２２は、アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイの断面図である。図２２は、図２１のＡ−Ａ線に沿った断面図である。
【０１３７】
図２０に示すように、アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイ６０は、支持基板１１、ゲート線６２、データ線６３、ゲート線制御回路６４およびデータ線制御回路６５を有する。また、図２１および図２２に示すように、アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイ６０は、薄膜トランジスタ１０、支持基板１１、ゲート線６２、ソース・ドレイン電極１３、１４および画素電極６６を有する。
【０１３８】
図２０〜図２２における支持基板１１は、実施の形態１における支持基板１１（図１および図２参照）に相当する。
【０１３９】
図２１に示すように、ゲート線６２は、Ｘ方向と交差（直交）するＹ方向に延びており、複数のゲート線６２が、Ｘ方向に沿って一定の間隔で配列するように形成されている。データ線６３は、Ｘ方向に延びており、複数のデータ線６３が、Ｙ方向に沿って一定の間隔で配列するように形成されている。これら複数のゲート線６２の各々と複数のデータ線６３の各々が交差する位置には、画素電極６６が形成されているため、これら複数の画素電極６６は、マトリクスアレイ状に配置されている。アクティブマトリクス型液晶ディスプレイの複数の画素の各々は、これら複数の画素電極６６の各々に対応して設けられている。したがって、アクティブマトリクス型液晶ディスプレイの複数の画素も、マトリクスアレイ状に配置されている。
【０１４０】
画素電極６６は、薄膜トランジスタ１０のソース・ドレイン電極１３およびソース・ドレイン電極１４の一方と電気的に接続されており、データ線６３は、薄膜トランジスタ１０のソース・ドレイン電極１３およびソース・ドレイン電極１４の他方と電気的に接続されている。
【０１４１】
データ線６３は、例えばＣｕなどの金属からなり、例えばスクリーン印刷法、インクジェット法またはめっき法などにより形成されている。また、画素電極６６は、例えばＩＴＯなどの無機導電材料からなり、例えばスクリーン印刷法、インクジェット法、ＣＶＤ法またはスパッタ法などにより形成されている。
【０１４２】
図２１および図２２における薄膜トランジスタ１０は、実施の形態１における薄膜トランジスタ１０（図１および図２参照）に相当する。すなわち、図２１および図２２に示すように、ゲート線６２は、実施の形態１における薄膜トランジスタ１０のＴＦＴ線部材１２により構成されている。ＴＦＴ線部材１２は、芯線としての導体線２０を有しており、その導体線２０の表面を、ゲート絶縁膜（絶縁膜）２１、チャネル層（半導体層）２２により、順次被覆したものである。支持基板１１上には、互いに離れた位置に、ソース・ドレイン電極１３、１４が形成されており、ソース・ドレイン電極１３がチャネル層２２と電気的に接続され、ソース・ドレイン電極１４がチャネル層２２と電気的に接続されている。
【０１４３】
ソース・ドレイン電極１３およびソース・ドレイン電極１４は、ＴＦＴ線部材１２が延伸する方向に沿って、互いに離れた複数の領域の各々に形成されている。各々の領域に形成されたソース・ドレイン電極１３およびソース・ドレイン電極１４は、各々の領域において、ＴＦＴ線部材１２を両側から挟んで支持している。
【０１４４】
なお、図２１では図示を省略するが、支持基板１１の周縁部には、ゲート線制御回路６４（図２０参照）およびデータ線制御回路６５（図２０参照）が形成されている。
【０１４５】
本実施の形態２では、ゲート線６２とデータ線６３とが互いに交差（直交）している。そのため、後述するように、いわゆるロールトゥロールの製造技術により製造することができる。例えば、長尺の樹脂フィルムからなる支持基板１１を用意し、支持基板１１を長尺方向に沿って移動させながら、支持基板１１上に、支持基板１１の移動方向に沿ってデータ線６３を形成する。また、支持基板１１を長尺方向に沿って移動させながら、平面視において、支持基板１１の移動方向と交差（直交）する方向に延伸するように、ＴＦＴ線部材１２を配置して接続する。これにより、アクティブマトリクス型液晶ディスプレイ用のアクティブマトリクスＴＦＴアレイ６０を容易に製造することができる。
【０１４６】
また、図２１に示すように、ＴＦＴ線部材１２が延伸する方向に沿って、領域ＡＲ１の長さ寸法Ｗ１がソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法Ｗ２よりも大きい場合には、薄膜トランジスタ１０のゲート幅（チャネル幅）は、ＴＦＴ線部材１２が延伸する方向に沿ったソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法Ｗ２に等しい。したがって、ＴＦＴ線部材１２が延伸する方向に沿ったソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法Ｗ２を制御することで、ゲート幅（チャネル幅）を制御することができる。
【０１４７】
一方、ＴＦＴ線部材１２が延伸する方向に沿って、領域ＡＲ１の長さ寸法Ｗ１がソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法Ｗ２よりも大きい場合には、ＴＦＴ線部材１２を配置する際に、ＴＦＴ線部材１２が延伸する方向に沿ったＴＦＴ線部材１２の位置を、高精度で合わせる必要がない。したがって、例えば転写技術により薄膜トランジスタを基板上に転写する場合に比べ、実効的な位置合わせ精度が向上する。
【０１４８】
また、実施の形態１の薄膜トランジスタ１０については、有機ＥＬディスプレイにも適用することができる。
【０１４９】
図２３は、有機ＥＬディスプレイの駆動回路を示す図である。
【０１５０】
図２３に示すように、有機ＥＬディスプレイ７０は、ゲート線７２、データ線７３、薄膜トランジスタ７４、バッファ容量７５、薄膜トランジスタ７６および有機ＥＬダイオード７７を有する。薄膜トランジスタ７４は、スイッチング用であり、薄膜トランジスタ７６は、電流駆動用である。
【０１５１】
有機ＥＬディスプレイ７０においても、複数のゲート線７２の各々と複数のデータ線７３の各々が交差する位置に、画素が形成されている。そのため、有機ＥＬディスプレイ７０の複数の画素も、マトリクスアレイ状に配置されている。
【０１５２】
また、スイッチング用の薄膜トランジスタ７４のゲート電極は、ゲート線７２を介して、他の薄膜トランジスタ７４のゲート電極と電気的に接続されている。したがって、薄膜トランジスタ７４として、実施の形態１で説明したＴＦＴ線部材１２を配置して接続することができる。これにより、アクティブマトリクスＴＦＴアレイを備えた有機ＥＬディスプレイ７０を容易に製造することができる。
【０１５３】
＜アクティブマトリクスＴＦＴアレイの製造工程＞
続いて、本実施の形態２の半導体装置であるアクティブマトリクスＴＦＴアレイの製造工程について説明する。
【０１５４】
なお、以下では、図２１および図２２を用いて前述したような、アクティブマトリクス型液晶ディスプレイに適用されるアクティブマトリクスＴＦＴアレイの製造工程であって、ロールトゥロールの製造技術を適用した例について、説明する。
【０１５５】
図２４は、アクティブマトリクスＴＦＴアレイの製造工程を説明するための一部断面を含む側面図である。図２５は、ＴＦＴ線部材を配置する工程を説明するための斜視図である。
【０１５６】
まず、長尺の樹脂フィルムからなる支持基板１１を移動させながら、支持基板１１上に、データ線６３および画素電極６６を含む配線、電極パターン等を形成する。この配線、電極パターン等を形成する工程の一部は、製造装置８０ａを用いて行うことができる。
【０１５７】
製造装置８０ａは、チャンバ８１を備えている。チャンバ８１には、例えばコロ搬送により支持基板１１を搬送する搬送機構８２が設けられている。
【０１５８】
チャンバ８１の導入口側の外部には、支持基板１１がロール状に巻かれた送り側ロール（ボビン）８２ａが設けられており、チャンバ８１の導出口側の外部には、支持基板１１がロール状に巻かれた巻き取り側ロール（ボビン）８２ｂが設けられている。送り側ロール（ボビン）８２ａおよび巻き取り側ロール（ボビン）８２ｂは、回転駆動機構（図示は省略）により搬送機構８２と同期して回転可能に設けられている。このような搬送機構８２および回転駆動機構（図示は省略）により、支持基板１１が送り側ロール（ボビン）８２ａから送られ、送られた支持基板１１が巻き取り側ロール（ボビン）８２ｂに巻き取られる。すなわち、搬送機構８２および回転駆動機構（図示は省略）により、長尺の支持基板１１を搬送する（移動させる）。
【０１５９】
チャンバ８１には、例えばスクリーン印刷法またはインクジェット法などの塗布法その他の各種の方法により、支持基板１１上にデータ線６３（図２５参照）および画素電極６６を含む各種の配線を形成する配線形成機構８３ａが設けられている。配線形成機構８３ａが例えばスクリーン印刷法によりデータ線６３を形成するときは、配線形成機構８３ａは、例えば原料を含むインクを印刷により塗布するためのスクリーン、および、スクリーンを移動させる移動機構等を含む。また、配線形成機構８３ａが例えばインクジェット法によりデータ線６３を形成するときは、配線形成機構８３ａは、例えば原料を含むインクを吐出して塗布するためのノズル、および、ノズルを移動させる移動機構等を含む。
【０１６０】
チャンバ８１内では、搬送機構８２および回転駆動機構（図示は省略）により、長尺の支持基板１１を搬送しながら（移動させながら）、配線形成機構８３ａにより、長尺の支持基板１１上に、データ線６３（図２５参照）および画素電極６６を含む各種の配線を形成する工程を繰り返す。これにより、長尺の支持基板１１上に、支持基板１１の搬送方向（移動方向）に沿って、データ線６３（図２５参照）を連続して形成することができる。また、支持基板１１の搬送方向（移動方向）に沿って、互いに離れた複数の位置において、長尺の支持基板１１上に、画素電極６６などの各種の配線を繰り返し形成することができる。
【０１６１】
また、配線形成機構８３ａを、支持基板１１の搬送方向に沿って、複数設けることができる。このような構成により、支持基板１１の搬送方向に沿って互いに離れた複数の位置において、同時にデータ線６３を形成することができるので、製造工程のための時間を短縮することができる。
【０１６２】
あるいは、配線形成機構８３ａとして、めっき液を貯留する貯留容器（図示を省略）を設置し、搬送する支持基板１１を貯留容器内でめっき液に浸漬させながら移動させることで、めっき法によりデータ線６３を形成することもできる。あるいは、配線形成機構８３ａとして、例えばＣＶＤ法やスパッタ法などの気相成長法を行うための成膜装置を設置し、例えばＣＶＤ法やスパッタ法などの気相成長法により、支持基板１１上に例えばＩＴＯからなる画素電極６６を形成することもできる。
【０１６３】
なお、搬送方向に沿って、チャンバ８１の内部をさらに複数の領域に分割し、例えば画素電極６６を形成する工程およびデータ線６３等の各種の配線を形成する工程のそれぞれを個別に行うこともできる。
【０１６４】
次いで、ソース・ドレイン電極１３、１４を形成する。好適には、支持基板１１を移動させながら、ソース・ドレイン電極１３、１４を形成する工程を繰り返す。
【０１６５】
例えば、めっき液を貯留する貯留容器（図示を省略）を設置し、搬送する支持基板１１を貯留容器内でめっき液に浸漬させながら移動させることで、めっき法によりソース・ドレイン電極１３、１４を形成することができる。あるいは、例えばスクリーン印刷法、インクジェット法により、ソース・ドレイン電極１３、１４を形成することもできる。
【０１６６】
次いで、ＴＦＴ線部材１２を配置して接続する。好適には、支持基板１１を移動させながら、ＴＦＴ線部材１２を配置して接続する工程を繰り返す。このようなＴＦＴ線部材１２を配置して接続する工程の一部は、製造装置８０ｃを用いて行うことができる。
【０１６７】
図２５に示すように、製造装置８０ｃの導入口側の外部には、支持基板１１がロール状に巻かれた送り側ロール（ボビン）８２ｃが設けられており、製造装置８０ｃの導出口側の外部には、支持基板１１がロール状に巻かれた巻き取り側ロール（ボビン）８２ｄが設けられている。そして、支持基板１１が送り側ロール（ボビン）８２ｃから送られ、送られた支持基板１１が巻き取り側ロール（ボビン）８２ｄに巻き取られる。
【０１６８】
また、製造装置８０ｃには、支持基板１１上にＴＦＴ線部材１２を配置する線部材配置機構８３ｃが設けられている。線部材配置機構８３ｃは、ＴＦＴ線部材１２がロール状に巻かれた送り側ロール（ボビン）８５ｃ、および、ＴＦＴ線部材１２がロール状に巻かれた巻き取り側ロール（ボビン）８６ｃを有する。図２５に示すように、支持基板１１の搬送方向に向かって左右両側のうち、一方に送り側ロール（ボビン）８５ｃが設けられており、他方に巻き取り側ロール（ボビン）８６ｃが設けられている。
【０１６９】
このような構成により、データ線６３、画素電極６６およびソース・ドレイン電極１３、１４が形成された支持基板１１上に、支持基板１１の搬送方向に交差（直交）する方向に延伸するように、ＴＦＴ線部材１２を配置し、ＴＦＴ線部材１２をデータ線６３および画素電極６６と電気的に接続する。具体的には、平面視において、支持基板１１の搬送方向に交差（直交）する方向にＴＦＴ線部材１２を張り渡した状態で、ソース・ドレイン電極１３とソース・ドレイン電極１４とに挟まれるように、ＴＦＴ線部材１２を配置し、ＴＦＴ線部材１２に形成された薄膜トランジスタ１０をソース・ドレイン電極１３、１４と電気的に接続する。
【０１７０】
前述したように、ソース・ドレイン電極１３、１４は、バンプ状の形状を有し、ＴＦＴ線部材１２を留める（支持する）留め具（支持部材）として機能する。したがって、支持基板１１の搬送方向に沿って、支持基板１１上に、ＴＦＴ線部材１２を配置する位置を、容易に合わせることができる。
【０１７１】
線部材配置機構８３ｃには、配置されたＴＦＴ線部材１２を切断する切断機構（図示は省略）を設けることができる。このような構成により、ソース・ドレイン電極１３とソース・ドレイン電極１４とに挟まれるように、ＴＦＴ線部材１２を配置し、切断し、接続した後、支持基板１１を搬送しながら（移動させながら）、前の位置と離れた位置において、再びＴＦＴ線部材１２を配置し、切断し、接続する工程を繰り返すことができる。
【０１７２】
また、線部材配置機構８３ｃは、支持基板１１の搬送方向に沿って、複数設けられており、このような構成により、支持基板１１の搬送方向に沿って互いに離れた複数の位置において、同時にＴＦＴ線部材１２を配置することができるので、製造工程のための時間を短縮することができる。
【０１７３】
なお、ＴＦＴ線部材１２を配置した後、支持基板１１をアニールすることで、チャネル層２２とソース・ドレイン電極１３との間、および、チャネル層２２とソース・ドレイン電極１４との間で、密着性を改善することもできる。
【０１７４】
あるいは、あらかじめＴＦＴ線部材１２の表面またはソース・ドレイン電極１３、１４の表面に例えば導電性接着剤を塗布しておき、ＴＦＴ線部材１２を配置した後、塗布された導電性接着剤を加熱することもできる。このような方法により、ＴＦＴ線部材１２をソース・ドレイン電極１３、１４と強固に、かつ、電気的に低抵抗で接続することができる。
【０１７５】
図２６は、ＴＦＴ線部材を配置する工程を説明するための側面図である。図２７は、ＴＦＴ線部材が配置された状態を説明するための平面図である。
【０１７６】
図２６に示すように、例えば線部材配置機構８３ｃに、位置決め機構８７ｃおよび位置検出機構８８ｃを設けることができる。
【０１７７】
位置決め機構８７ｃは、アーム８７ｄおよびガイド８７ｅを含む。アーム８７ｄは、移動機構（図示は省略）により、平面内で支持基板１１の搬送方向およびこれに交差（直交）する方向、ならびに、上下方向に移動可能に設けられている。これにより、アーム８７ｄは、上方からＴＦＴ線部材１２を掴み、掴んだＴＦＴ線部材１２を、ソース・ドレイン電極１３とソース・ドレイン電極１４との間に配置することができる。
【０１７８】
ガイド８７ｅは、アーム８７ｄに連結されており、ＴＦＴ線部材１２をアーム８７ｄの下方に案内する案内部材である。図２６に示すように、ガイド８７ｅとして、例えばリング形状を有する部材を用いることができる。
【０１７９】
位置検出機構８８ｃは、例えばＣＣＤ（Charge Coupled Device）カメラからなり、アーム８７ｄが掴んでいるＴＦＴ線部材１２を撮像することで、ＴＦＴ線部材１２の位置、特に、ソース・ドレイン電極１３、１４に対するＴＦＴ線部材１２の位置を検出する。位置検出機構８８ｃが検出したソース・ドレイン電極１３、１４に対するＴＦＴ線部材１２の位置が、予め決められた範囲内にあるか否かを判定することで、ＴＦＴ線部材１２の位置を、高精度で合わせることができる。
【０１８０】
ＴＦＴ線部材１２が延伸する方向に沿って、領域ＡＲ１の長さ寸法Ｗ１（図２１参照）を、ソース・ドレイン電極１３、１４の長さ寸法Ｗ２（図２１参照）よりも大きくすることができる。また、ＴＦＴ線部材１２が延伸する方向に沿って、隣り合う薄膜トランジスタ１０は、互いに離れた位置に形成されている。そのため、ＴＦＴ線部材１２が延伸する方向に沿って、ＴＦＴ線部材１２の位置が少しずれた場合でも、１つの薄膜トランジスタ１０が、ＴＦＴ線部材１２が延伸する方向に沿って、隣りのソース・ドレイン電極１３、１４と接触することを防止できる。また、ＴＦＴ線部材１２が延伸する方向に沿って、ＴＦＴ線部材１２の位置がずれた場合でも、薄膜トランジスタ１０とソース・ドレイン電極１３およびソース・ドレイン電極１４とが接触する部分の長さ寸法（図２１の長さ寸法Ｗ２と等しい）は一定であり、薄膜トランジスタ１０のゲート幅（チャネル幅）を一定に保つことができる。
【０１８１】
従来は、データ線を跨ぐ（オーバーラップする）ようにゲート線を形成する場合、データ線が形成された支持基板上に絶縁膜および導体膜を形成し、形成された導体膜および絶縁膜をリソグラフィ技術により加工することで、ゲート線の形成を行っており、支持基板上での製造工程が複雑になるおそれがあった。
【０１８２】
一方、本実施の形態２によれば、薄膜トランジスタが形成されたＴＦＴ線部材１２を別途製造し、製造されたＴＦＴ線部材１２を支持基板１１上に配置し、ソース・ドレイン電極１３、１４に接続する。したがって、支持基板１１上での製造工程を、大幅に縮減することができる。
【０１８３】
このようなロールトゥロール製造技術を用いたアクティブマトリクスＴＦＴアレイの製造工程について、予想される装置の稼働時間の短縮効果等に基づいて、生産コストの低減効果について見積もりを行った。その結果、本実施の形態２で説明したアクティブマトリクスＴＦＴアレイの製造工程を行う場合、従来の第８世代（２１６０ｍｍ×２４６０ｍｍ）のガラス基板を用いるアクティブマトリクスＴＦＴアレイの製造工程を行う場合に比べ、生産コストを５０〜８０％程度低減できることが分かった。この生産コストの見積もりについては、薄膜トランジスタ１０のチャネル層２２の材料として、ａ−Ｓｉを用いる場合について行った。したがって、チャネル層２２の材料として、ａ−Ｓｉを形成する際のプロセス温度よりも低いプロセス温度で形成することが可能なＩＧＺＯまたはＺＴＯなどの酸化物半導体材料を用いる場合には、生産コストをさらに低減することができる。
【０１８４】
なお、ＴＦＴ線部材１２を配置して接続した後、支持基板１１上にパッシベーション膜を形成することができる。次いで、画素電極６６上に配向膜を形成する。次いで、カラーフィルタ層、オーバーコート層、例えばＩＴＯからなる対向電極および配向膜を順次形成した対向基板を、支持基板１１に、スペーサを介して張り合わせる。そして、支持基板１１と対向基板との間に液晶を封入することで、アクティブマトリクス型液晶ディスプレイを製造することができる。
【０１８５】
（実施の形態３）
次に、本発明の実施の形態３の半導体装置について説明する。前述した実施の形態２では、実施の形態１の薄膜トランジスタを、アクティブマトリクスＴＦＴアレイに適用した例について説明した。しかし、実施の形態１の薄膜トランジスタは、アクティブマトリクスＴＦＴアレイ以外の各種の回路に適用可能である。実施の形態３では、実施の形態１の薄膜トランジスタを、アクティブマトリクスＴＦＴアレイ以外の各種の回路としてブリッジ型整流回路に適用した例について説明する。
【０１８６】
図２８は、薄膜トランジスタをブリッジ型整流回路に適用した一例を示す回路図である。図２９は、ブリッジ型整流回路における薄膜トランジスタの配置例を示す平面図である。図３０は、図２９に示すブリッジ型整流回路の断面図である。なお、図２９では、理解を簡単にするために、支持基板１１の図示を省略している。また、図３０は、図２９のＡ−Ａ線に沿った断面図である。
【０１８７】
図２８に示すように、ブリッジ型整流回路９０は、例えば高周波電源（または受信アンテナ）９１からの信号を入力して整流するためのものである。
【０１８８】
また、図２８および図２９に示すように、ブリッジ型整流回路９０は、入力端子９２ａ、９２ｂ、４つの薄膜トランジスタ９３ａ、９３ｂ、９３ｃ、９３ｄ、接地端子９４および出力端子（負荷回路接続端子）９５を有する。図２８における薄膜トランジスタ９３ａ、９３ｂ、９３ｃ、９３ｄは、実施の形態１における薄膜トランジスタ１０（図１および図２参照）に相当する。
【０１８９】
さらに、図２９および図３０に示すように、ブリッジ型整流回路９０は、支持基板１１、配線９６、９７および接続端子９８を有する。配線９６は、入力端子９２ａに電気的に接続されており、配線９７は、入力端子９２ｂに電気的に接続されている。支持基板１１（図３０参照）は、実施の形態１における支持基板１１（図１および図２参照）に相当する。
【０１９０】
薄膜トランジスタ９３ａ、９３ｂ、９３ｃ、９３ｄは、支持基板１１（図３０参照）に設けられており、それぞれＴＦＴ線部材（線部材）１２およびソース・ドレイン電極１３、１４を有する。
【０１９１】
図２９に示すように、薄膜トランジスタ９３ａのソース・ドレイン電極１３は、配線９６と電気的に接続され、薄膜トランジスタ９３ａのソース・ドレイン電極１４は、薄膜トランジスタ９３ｂのソース・ドレイン電極１３と電気的に接続され、薄膜トランジスタ９３ｂのソース・ドレイン電極１４は、配線９７と電気的に接続されている。また、薄膜トランジスタ９３ａ、９３ｂの各々において、ＴＦＴ線部材１２は、薄膜トランジスタ９３ａ、９３ｂの各々のソース・ドレイン電極１３、１４に挟まれた状態で、支持されている。薄膜トランジスタ９３ａのＴＦＴ線部材１２は、一端が、接続端子９８を介して配線９７と電気的に接続されている。薄膜トランジスタ９３ｂのＴＦＴ線部材１２は、一端が、接続端子９８を介して配線９６と電気的に接続されている。
【０１９２】
一方、薄膜トランジスタ９３ｃのソース・ドレイン電極１３は、配線９６と電気的に接続され、薄膜トランジスタ９３ｃのソース・ドレイン電極１４は、薄膜トランジスタ９３ｄのソース・ドレイン電極１３と電気的に接続され、薄膜トランジスタ９３ｄのソース・ドレイン電極１４は、配線９７と電気的に接続されている。また、薄膜トランジスタ９３ｃ、９３ｄの各々において、ＴＦＴ線部材１２は、薄膜トランジスタ９３ｃ、９３ｄの各々のソース・ドレイン電極１３、１４に挟まれた状態で、支持されている。薄膜トランジスタ９３ｃのＴＦＴ線部材１２は、一端が、接続端子９８を介して配線９６と電気的に接続されている。薄膜トランジスタ９３ｄのＴＦＴ線部材１２は、一端が、接続端子９８を介して配線９７と電気的に接続されている。
【０１９３】
薄膜トランジスタ９３ａのソース・ドレイン電極１４および薄膜トランジスタ９３ｂのソース・ドレイン電極１３は、接地端子９４と電気的に接続されている。すなわち、薄膜トランジスタ９３ａのソース・ドレイン電極１４および薄膜トランジスタ９３ｂのソース・ドレイン電極１３は、接地されている。また、薄膜トランジスタ９３ｃのソース・ドレイン電極１４および薄膜トランジスタ９３ｄのソース・ドレイン電極１３は、出力端子９５と電気的に接続されている。
【０１９４】
本実施の形態３でも、実施の形態１と同様に、薄膜トランジスタ１０は、ＴＦＴ線部材１２に形成されており、導体線２０の直径を制御することで、ゲート長（チャネル長）を容易に制御することができる。そのため、複数の薄膜トランジスタの間で、トランジスタ特性のばらつきを低減することができ、ロールトゥロール製造技術により製造した場合でも、半導体装置の性能を向上させることができる。
【０１９５】
また、本実施の形態３でも、実施の形態１と同様に、ＴＦＴ線部材１２は、支持基板１１上に形成されたソース・ドレイン電極１３、１４に挟まれた状態で、支持されている。そのため、平面視において、ＴＦＴ線部材１２と交差（直交）する方向に沿ったＴＦＴ線部材１２の位置を、容易に、かつ、高精度で合わせることができる。
【０１９６】
さらに、本実施の形態３でも、実施の形態１と同様に、ＴＦＴ線部材１２が延伸する方向に沿って、ソース・ドレイン電極１３およびソース・ドレイン電極１４の長さ寸法を制御することで、ゲート幅（チャネル幅）を制御することができる。そのため、ＴＦＴ線部材１２が延伸する方向に沿ったＴＦＴ線部材１２の位置を、容易に、かつ、高精度で合わせることができる。
【０１９７】
なお、本実施の形態３では、本実施の形態１の薄膜トランジスタを、一例として比較的単純な整流回路としてブリッジ型整流回路に適用した例について説明した。しかしながら、実施の形態１の薄膜トランジスタを適用可能な回路は、整流回路に限定されない。したがって、実施の形態１の薄膜トランジスタは、整流回路よりも複雑なアナログ回路またはデジタル回路を含む論理回路など各種の回路に適用することが可能である。
【０１９８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１９９】
本発明は、半導体装置およびその製造方法に適用して有効である。
【符号の説明】
【０２００】
１０、１０ａ〜１０ｆ  薄膜トランジスタ
１１  支持基板
１２、１２ａ〜１２ｆ  ＴＦＴ線部材（線部材）
１３、１４  ソース・ドレイン電極
１３ａ、１４ａ  側面
２０、２０ａ〜２０ｃ  導体線
２１  ゲート絶縁膜
２２、２２ｅ  チャネル層
２３、２４  電極部材
３０、４０、５０  成膜装置
３１、４１、５１  チャンバ
３２、４２、５２  導入口
３３、４３、５３  導出口
３４、４４、５４  送り側ロール（ボビン）
３５、４５、５５  巻き取り側ロール（ボビン）
３６、４６、５６  ヒータ（加熱部）
３７、４７、５７  ガス供給部
３８、４８、５８  ガス排出部
３９、４９、５９  原料供給部
６０  アクティブマトリクスＴＦＴアレイ
６２、７２  ゲート線
６３、７３  データ線
６４  ゲート線制御回路
６５  データ線制御回路
６６  画素電極
７０  有機ＥＬディスプレイ
７４、７６  薄膜トランジスタ
７５  バッファ容量
７７  有機ＥＬダイオード
８０ａ、８０ｃ  製造装置
８１  チャンバ
８２  搬送機構
８２ａ、８２ｃ  送り側ロール（ボビン）
８２ｂ、８２ｄ  巻き取り側ロール（ボビン）
８３ａ  配線形成機構
８３ｃ  線部材配置機構
８５ｃ  送り側ロール（ボビン）
８６ｃ  巻き取り側ロール（ボビン）
８７ｃ  位置決め機構
８７ｄ  アーム
８７ｅ  ガイド
８８ｃ  位置検出機構
９０  ブリッジ型整流回路
９１  高周波電源
９２ａ、９２ｂ  入力端子
９３ａ〜９３ｄ  薄膜トランジスタ
９４  接地端子
９５  出力端子（負荷回路接続端子）
９６、９７  配線
９８  接続端子
ＡＲ１、ＡＲ２  領域
ＣＣ１  凹部
Ｄ１  直径（高さ寸法）
Ｄ２、Ｄ３、Ｄ４  高さ寸法
ＤＭ  直径
Ｈ１〜Ｈ４  高さ寸法
Ｌ１〜Ｌ６  距離
ＭＷ  マスク線部材
Ｐ１、Ｐ２  位置
ＰＡ１、ＰＡ２  領域（位置）
ＳＬＴ１、ＳＬＴ２  スリット
ＳＲＣ  原料
Ｗ１、Ｗ２  長さ寸法
【図１】
2014013851.tif 000003
【図２】
2014013851.tif 000004
【図３】
2014013851.tif 000005
【図４】
2014013851.tif 000006
【図５】
2014013851.tif 000007
【図６】
2014013851.tif 000008
【図７】
2014013851.tif 000009
【図８】
2014013851.tif 000010
【図９】
2014013851.tif 000011
【図１０】
2014013851.tif 000012
【図１１】
2014013851.tif 000013
【図１２】
2014013851.tif 000014
【図１３】
2014013851.tif 000015
【図１４】
2014013851.tif 000016
【図１５】
2014013851.tif 000017
【図１６】
2014013851.tif 000018
【図１７】
2014013851.tif 000019
【図１８】
2014013851.tif 000020
【図１９】
2014013851.tif 000021
【図２０】
2014013851.tif 000022
【図２１】
2014013851.tif 000023
【図２２】
2014013851.tif 000024
【図２３】
2014013851.tif 000025
【図２４】
2014013851.tif 000026
【図２５】
2014013851.tif 000027
【図２６】
2014013851.tif 000028
【図２７】
2014013851.tif 000029
【図２８】
2014013851.tif 000030
【図２９】
2014013851.tif 000031
【図３０】
2014013851.tif 000032