(57)【要約】      （修正有）【課題】高画質な液晶表示装置を提供する。【解決手段】第１のフレーム期間中に、第１の映像信号が、第１の画素電極に供給され、第２のフレーム期間中に、第１の映像信号と逆の極性の第２の映像信号が、第１の画素に供給され、第１のフレーム期間中に、第１の映像信号と同じ極性の第３の映像信号が、第２の画素電極に供給され、第２のフレーム期間中に、第１の映像信号と逆の極性の第４の映像信号が、第２の画素電極に供給され、第１のフレーム期間中に、第１の映像信号と同じ極性の第５の映像信号が、第３の画素電極に供給され、第２のフレーム期間中に、第１の映像信号と逆の極性の第６の映像信号が、第３の画素に供給され、第１のフレーム期間中に、第１の映像信号と同じ極性の第７の映像信号が、第４の画素電極に供給され、第２のフレーム期間中に、第１の映像信号と逆の極性の第８の映像信号が、第４の画素電極に供給され、１２０Ｈｚで駆動される。【選択図】図１
2014002408.tif 000002
【特許請求の範囲】
【請求項１】
ソース信号線と、第１及び第２のゲート信号線と、
第１乃至第４の画素電極と、を有し、
前記第１乃至第４の画素電極を有する基板上にカラーフィルターが形成され、
前記第１の画素電極は、前記第１のゲート信号線により、第１及び第２の映像信号の入力が制御され、
前記第２の画素電極は、前記第２のゲート信号線により、第３及び第４の映像信号の入力が制御され、
前記第３の画素電極は、前記第１のゲート信号線により、第５及び第６の映像信号の入力が制御され、
前記第４の画素電極は、前記第２のゲート信号線により、第７及び第８の映像信号の入力が制御され、
前記第１の画素電極は、前記ソース信号線を挟んで前記第３の画素電極と隣接し、
前記第２の画素電極は、前記ソース信号線を挟んで前記第４の画素電極と隣接し、
前記第１のゲート信号線は前記第２のゲート信号線の隣のゲート信号線であり、
第１のフレーム期間と前記第１のフレーム期間の次のフレーム期間である第２のフレーム期間とを有し、
前記第１のフレーム期間中に、前記第１の映像信号が、前記第１の画素電極に供給され、
前記第２のフレーム期間中に、前記第１の映像信号と逆の極性の前記第２の映像信号が、前記第１の画素電極に供給され、
前記第１のフレーム期間中に、前記第１の映像信号と同じ極性の前記第３の映像信号が、前記第２の画素電極に供給され、
前記第２のフレーム期間中に、前記第１の映像信号と逆の極性の前記第４の映像信号が、前記第２の画素電極に供給され、
第１のフレーム期間中に、前記第１の映像信号と同じ極性の前記第５の映像信号が、前記第３の画素電極に供給され、
第２のフレーム期間中に、前記第１の映像信号と逆の極性の前記第６の映像信号が、前記第３の画素電極に供給され、
前記第１のフレーム期間中に、前記第１の映像信号と同じ極性の前記第７の映像信号が、前記第４の画素電極に供給され、
前記第２のフレーム期間中に、前記第１の映像信号と逆の極性の前記第８の映像信号が、前記第４の画素電極に供給され、
フレーム周波数は１２０Ｈｚ以上であることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶等の表示媒体を用い、マトリクス状に画素が配置された表示装置に好適
な駆動方法に関する。また、前記駆動方法を用いて表示を行う表示装置に関する。特に直
視型のアクティブマトリクス型液晶パネル（液晶パネル）に関する。
【背景技術】
【０００２】
近年、絶縁性基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（Ｔ
ＦＴ）を作製する技術が急速に発達している。その理由は、液晶パネル（代表的には、ア
クティブマトリクス型液晶パネル）の需要が高まってきたことによる。
【０００３】
アクティブマトリクス型液晶パネルは、マトリクス状に配置された数十〜数百万個もの
画素に出入りする電荷を画素のスイッチング素子により制御して画像を表示するものであ
る。
【０００４】
なお、本明細書中における画素とは、スイッチング素子と、前記スイッチング素子に接
続された画素電極と、液晶と、前記液晶を介して画素電極に対向して設けられた対向電極
とで主に構成されている素子を指している。
【０００５】
以下に図１９を用いて、アクティブマトリクス型液晶パネルの表示動作の代表的な例を
簡略に説明する。
【０００６】
ソース信号線駆動回路１０３とソース信号線Ｓ１〜Ｓ６とが接続されている。
またゲート信号線駆動回路１０４とゲート信号線Ｇ１〜Ｇ５とが接続されている。そして
ソース信号線Ｓ１〜Ｓ６とゲート信号線Ｇ１〜Ｇ５とで囲まれている部分に画素１０６が
複数設けられている。画素１０６にはスイッチング素子１０１と画素電極１０２とが設け
られている。なおソース信号線とゲート信号線の数はこの値に限定されない（図１９（Ａ
））。なお図１９（Ｂ）は画素部１０５が有する複数の画素１０６の位置を示す図（表示
パターン）である。
【０００７】
ソース信号線駆動回路１０３内のシフトレジスタ回路等（図示しない）からの信号に従
って、ソース信号線Ｓ１に映像信号が印加される。またゲート信号線駆動回路１０４から
ゲート信号線Ｇ１に選択信号が印加され、ゲート信号線Ｇ１とソース信号線Ｓ１とが交差
している部分の画素（１、１）のスイッチング素子をオン状態にする。そしてソース信号
線Ｓ１の映像信号が画素（１、１）の画素電極に印加される。この印加された映像信号の
電位により液晶を駆動し、透過光量を制御して、画素（１、１）に画像の一部（画素（１
、１）に相当する画像）が表示される。
【０００８】
次に、画素（１、１）に画像が表示された状態を保持容量（図示せず）等で保持したま
ま、次の瞬間には、ソース信号線駆動回路内１０３のシフトレジスタ回路等（図示しない
）からの信号に従って、ソース信号線Ｓ２に映像信号が入力される。ゲート信号線駆動回
路１０４からゲート信号線Ｇ１に選択信号が印加されたままであり、ゲート信号線Ｇ１と
ソース信号線Ｓ２とが交差している部分の画素（１、２）のスイッチング素子をオン状態
にする。そしてソース信号線Ｓ２の映像信号の電位が画素（１、２）の画素電極に印加さ
れる。この印加された映像信号の電位により液晶を駆動し、透過光量を制御して、画素（
１、１）と同様に、画素（１、２）に画像の一部（画素（１、２）に相当する画像）が表
示される。
【０００９】
このような表示動作を順次行い、ゲート信号線Ｇ１に接続されている画素（１、１）（
１、２）（１、３）（１、４）（１、５）（１、６）に画像の一部を次々と表示する。こ
の間、ゲート信号線Ｇ１には選択信号が印加され続けている。
【００１０】
ゲート信号線Ｇ１に接続されている画素の全てに映像信号が印加されると、ゲート信号
線Ｇ１には選択信号が印加されなくなり、引き続いて、ゲート信号線Ｇ２にのみ選択信号
が印加される。そしてゲート信号線Ｇ２に接続されている画素（２、１）（２、２）（２
、３）（２、４）（２、５）（２、６）に画像の一部を次々と表示する。この間、ゲート
信号線Ｇ２には選択信号が印加され続けている。このような表示動作を全てのゲート信号
線において行うことにより、表示領域に一画面（フレーム）を表示する。この期間を１フ
レーム期間と呼ぶ。（図１９（Ｂ））
【００１１】
最後に映像信号が印加される画素（４、６）に画像の一部が表示されるまで、他の全て
の画素は画像が表示された状態を保持容量（図示せず）等で保持している。
【００１２】
これらの表示動作を順次繰り返すことにより、画素部１０５に画像を表示する。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
通常スイッチング素子としてＴＦＴ等を用いた液晶パネルでは、液晶材料の劣化を防ぐ
ために、各画素へ印加する信号の電位の極性を、共通電位を基準として反転（交流化駆動
）させる。
【００１４】
交流化駆動方法の1つにソースライン反転駆動が挙げられる。図２０（Ａ）にソースラ
イン反転駆動における画素の極性パターンを示す。なお図２０に示した極性パターンは、
図１９（Ｂ）に示した表示パターンと対応している。
【００１５】
なお、本明細書中の極性パターンを示した図〔図２０、図２２、図２３〕では、共通電
位を基準として、画素に印加される映像信号の電位が正である場合は「＋」で図示し、負
である場合は「−」で示している。
【００１６】
加えて、走査方式には、１画面（１フレーム）のゲート信号線を１つづつ飛び越すこと
で２回（２フィールド）に分けて走査するインターレス走査と、ゲート信号線を飛び越さ
ずに順番に走査するノンインターレス走査とがあるが、ここでは主にノンインターレス走
査を用いた例で説明する。
【００１７】
図２０（Ａ）で示したように、ソースライン反転駆動の特徴は、任意の１フレーム期間
において、同じソース信号線に接続されている全ての画素に同じ極性の映像信号が印加さ
れており、隣り合うソース信号線に接続されている画素どうしで逆の極性の映像信号が印
加されていることである。そして次の１フレーム期間において、直前の１フレーム期間で
表示された極性パターン１と逆の極性の映像信号が各画素に印加されて極性パターン２が
表示される。
【００１８】
また、他の交流化駆動方法としてゲートライン反転駆動が挙げられる。ゲートライン反
転駆動の極性パターンを図２０（Ｂ）に示す。
【００１９】
図２０（Ｂ）で示したように、任意の１フレーム期間において、同じゲート信号線に接
続されている全ての画素に同じ極性の映像信号が印加されており、隣り合うゲート信号線
に接続されている画素どうしで逆の極性の映像信号が印加されていることである。そして
次の１フレーム期間において、直前の１フレーム期間で表示された極性パターン３と逆の
極性の映像信号が各画素に印加されて極性パターン４が表示される。
【００２０】
即ち、上記従来のソースライン反転駆動方法と同様に、２種類の極性パターン（極性パ
ターン３と極性パターン４）が繰り返し表示される駆動方法であった。
【００２１】
近年、液晶パネルは、その薄型、軽量化が求められると同時に、高精細化、高画質化、
及び高輝度化も要求されている。
【００２２】
液晶パネルの薄型、軽量化を図るためには、液晶パネルの基板サイズの小型化が必要と
なる。基板サイズを小さくして、なおかつ画質を落とさないためには、必然的に画素ピッ
チを短くして画素部の面積を小さくしなくてはならない。
【００２３】
図２１に液晶パネルの画素の拡大図を示す。ソース信号線１２ａと、ゲート信号線１２
ｂと、半導体層１３及びゲート信号線１２ｂの一部であるゲート電極１４を有する画素Ｔ
ＦＴ（スイッチング素子）１５と、画素電極１６とが、図２１に示すように設けられてい
る。そしてソース信号線１２ａと、ゲート信号線１２ｂと、画素ＴＦＴ１５との上に、可
視光を透過する必要のない領域を覆ってブラックマトリクス１７が設けられている。ブラ
ックマトリクス（ＢＭ）とは、可視光を透過させる必要のない配線（ソース信号線１２ａ
、ゲート信号線１２ｂ）または画素ＴＦＴ１５等の上方に設けられる遮光性を有する膜の
ことを指す。
【００２４】
画素ピッチＬとは、画素１１を挟んで向かい合っているソース信号線１２ａどうしの距
離と、向かい合っているゲート信号線１２ｂどうしの距離とで短い方を指す。両方の信号
線同志の距離が同じ場合はその距離を画素ピッチＬとする。
【００２５】
画素ピッチが短くなると、隣り合う画素の有する画素電極１６どうしの距離が短くなっ
てくる。そのためソースライン反転駆動及びゲートライン反転駆動をした場合、逆の極性
が印加された隣接画素間にディスクリネーションラインと呼ばれる縞が発生し、表示画面
全体の明るさが低減される傾向があった。
【００２６】
本明細書中では、正の極性の映像信号が印加された画素と、負の極性の映像信号が印加
された画素との間で生じる電位差に起因する液晶の配向状態の乱れ（ディスクリネーショ
ン）による表示不良（ノーマリホワイトの場合は光のロス、ノーマリブラックの場合は光
漏れ）をディスクリネーションラインと呼んでいる。
【００２７】
隣り合う画素間で生じる電位差は、図２２（Ａ）に示す電気力線により生じる。図２２
（Ａ）には、２つの隣り合う画素が有する画素電極Ａ、Ｂに印加された紙面に垂直方向の
有効電界（正または負）に対して、２つの画素電極Ａ、Ｂの間で生じる電気力線の状態図
の上面図を示し、図２２（Ｂ）には、その断面図を示した。ただし、便宜上、図２２（Ａ
）は、横方向に生じる画素電極Ａ、Ｂの間で生じる電気力線のみを示し、図２２（Ｂ）は
、垂直方向に配向制御されている液晶分子が電界の印加に反応する直前の電気力線の状態
図を示した。
【００２８】
なお、図２０（Ａ）に対応するディスクリネーションパターンを図２２（Ｃ）に示した
。図２２（Ｃ）には、ディスクリネーションラインが定位置に形成され、画素に印加され
た映像信号の極性は異なっているものの、実質的にはディスクリネ─ションパターン１と
ディスクリネ─ションパターン２は同一である。図２２（Ｃ）に示したようなディスクリ
ネーションラインは、ゲートライン反転駆動においても見られる。ゲートライン反転駆動
の場合ディスクリネーションラインは、画素と画素の間をゲート信号線の方向と平行して
現れる。
【００２９】
加えて図示しないが他の交流化駆動方法として、画素に印加する映像信号の極性を、隣
接する全ての画素どうしで反転させる方法（ドット反転駆動）が提案されている。ドット
反転駆動は隣接画素と極性が異なるため、隣接する画素との間で生じる電位差の影響が大
きく、特に画素ピッチが短くなるとディスクリネ─ションが表示に大きく影響する。
【００３０】
画素ピッチが短くなればなるほど、隣り合う画素電極どうしの距離が短くなる。ディス
クリネーションは２０μｍ以下になると特に著しかった。
【００３１】
そこでソースライン反転駆動、ゲートライン反転駆動及びドット反転駆動の代わりに、
１フレーム期間毎に全ての画素に印加する映像信号の極性を反転させるフレ─ム反転駆動
を用いることでディスクリネーションを抑えることが考えられる。
【００３２】
図２３にフレーム反転駆動における各画素の極性パターンを示す。フレーム反転駆動の
特徴は、任意の１フレーム期間内で、全ての画素に同一の極性の映像信号が印加され（極
性パターン５）、そして次の１フレーム期間では、全ての画素に印加される映像信号の極
性を反転させて表示する（極性パターン６）点である。即ち、極性パターンのみに注目す
ると２種類の極性パターン（極性パターン５と極性パターン６）が繰り返し表示される駆
動方法であった。このため同一フレーム期間内では、隣り合う画素に印加される映像信号
の極性は同じであり、ディスクリネーションの発生は抑えられる。
【００３３】
しかしフレーム反転駆動の問題点は、映像信号の極性が正の時の表示と負の時の表示と
で画面の明るさが微妙に異なってしまうために、観察者にチラツキとして視認されてしま
うことである。このちらつきの発生の原因について以下詳しく説明する。
【００３４】
図２４にソース信号線Ｓ１〜Ｓｎに印加される映像信号と、ゲート信号線Ｇ１に印加さ
れる選択信号と、画素（１、１）が有する画素電極（１、１）の電位のタイミングチャー
トを示した。ゲート信号線Ｇ１に選択信号が印加されている期間を１ライン期間、全ての
ゲート信号線に選択信号が印加され１つの画像が表示されるまでの期間を１フレーム期間
とする。
【００３５】
ソース信号線Ｓ１とゲート信号線Ｇ１にそれぞれ映像信号と選択信号とが印加されると
、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分に設けられた画素（１、１
）に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想
的にこの電位は、保持容量等によって１フレーム期間保持される。
【００３６】
しかし実際には、１ライン期間が終了するとゲート信号線Ｇ１に選択信号が印加されな
くなってゲート信号線Ｇ１の電位が変化すると同時に、画素電極の電位も変化する。ゲー
ト信号線は画素のスイッチング素子である画素ＴＦＴのゲート電極に接続されている。そ
してソース信号線は画素ＴＦＴのソース又はドレイン領域に接続されており、画素電極は
ソース又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲー
ト電極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線Ｇ１の
電位が変化すると画素電極の電位もそれにつられてΔＶだけ変化する。この場合、負の方
向に画素電極の電位が変化する。図２４に示すタイミングチャートにおいて、実際の画素
電極の電位を実線で、ゲート電極と画素電極との間に形成されている容量がないものと考
えたときの画素電極の電位を点線で示す。
【００３７】
次に第２フレーム期間において、第１フレーム期間とは逆の負の極性の映像信号が画素
（１、１）の有する画素電極に印加される。第２フレーム期間の１ライン期間が終わると
、ゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化する
。そして画素電極の電位もそれにつられて負の方向にΔＶだけ変化する。
【００３８】
つまり、第１フレーム期間の１ライン期間終了後の画素電極の電位と共通電位との電位
差Ｖ１とし、第２フレーム期間の１ライン期間終了後の画素電極と共通電位との電位差Ｖ
２とすると、電位差Ｖ１と電位差Ｖ２とは２×ΔＶも差がでてしまう。このため第１フレ
ーム期間と第２フレーム期間とでは画面の明るさが異なってしまう。
【００３９】
ソースライン反転駆動、ゲートライン反転駆動、ドット反転駆動の場合も同様に、正の
極性の映像信号が印加された画素と、負の極性の映像信号が印加された画素とでは明るさ
は異なってしまうが、明るさの異なる画素どうしが隣接しているため、観察者には視認さ
れにくい。しかしフレーム反転駆動の場合隣り合う画素どうしの極性が全て同じであり、
また人間の目に視認できる周波数域（約３０Ｈｚ程度）である１フレーム期間で極性が反
転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示とが微妙に
異なっていることが、チラツキとして観察者に視認される。特に、中間階調表示において
顕著にチラツキが確認された。
【００４０】
このように、ソースライン反転駆動及びゲートライン反転駆動では、図２０（Ａ）及び
図２０（Ｂ）に一例を示したように、極性パターン１と極性パターン２が繰り返し表示さ
れ、極性の異なる隣接画素間にディスクリネーションラインが連続して定位置に形成され
るため、画面の明るさが低減してしまっていた。加えてドット反転駆動でも同様であった
。
【００４１】
またフレーム反転駆動ではディスクリネーションは発生しないが、チラツキが生じてい
た。
【００４２】
そこで、本発明ではこのような諸問題を解決しようとするものである。
【００４３】
すなわち本発明は、チラツキがなく、且つ明るい表示を得ることのできる、画素ピッチ
の短い液晶パネルおよびその駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００４４】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と
前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第１の基板と、  
３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、  
第１のフレーム期間において、前記複数のソース信号線を通して前記複数の画素電極には
同じ極性の第１の映像信号が印加されており、前記第１のフレーム期間の次の第２のフレ
ーム期間において、前記複数のソース信号線を通して前記複数の画素電極には、前記第１
の映像信号とは逆の極性の第２の映像信号が印加されていることを特徴とする表示装置が
提供される。
【００４５】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と
前記ソース信号線との各交差部に設けられた複数の画素電極とを有する第１の基板と、  
３つの色を含むカラーフィルターを有する第２の基板と、を有する表示装置において、  
前記複数のソース信号線を通して前記複数の画素電極には同じ極性の映像信号が印加され
ており、前記映像信号の極性は１フレーム期間毎に変化していることを特徴とする表示装
置が提供される。
【００４６】
本発明によって、複数のゲート信号線と、複数のソース信号線と、前記ゲート信号線と
前記ソース信号線との各交差部に設けられた複数のスイッチング素子及び複数の画素電極
とを有する第１の基板と、３つの色を含むカラーフィルターを有する第２の基板と、を有
する表示装置において、前記複数のソース信号線を通して前記複数のスイッチング素子に
は同じ極性の映像信号が印加されており、前記複数のゲート信号線を通して、前記複数の
スイッチング素子には前記映像信号を選択する選択信号が印加されており、前記複数のス
イッチング素子を通して前記複数の画素電極には前記選択信号によって選択された映像信
号が印加されており、前記映像信号の極性は１フレーム期間毎に変化していることを特徴
とする表示装置が提供される。
【００４７】
前記複数のゲート信号線または前記複数のソース信号線どうしの間隔は２０μｍ以下で
あっても良い。
【００４８】
前記第１フレーム期間及び第２のフレーム期間の長さは８．３ｍｓｅｃ以下であっても
良い。
【００４９】
前記１フレーム期間の長さは８．３ｍｓｅｃ以下であっても良い。
【００５０】
前記複数のスイッチング素子は、ゲート電極と、ソース領域、ドレイン領域及びチャネ
ル形成領域を有する半導体層と、前記ゲート電極と前記半導体層との間に設けられた絶縁
膜とをそれぞれ有しており、前記ゲート信号線は前記ゲート電極と接続されており、前記
ソース信号線は前記ソース領域または前記ドレイン領域と接続されていても良い。
【００５１】
前記第１の基板と前記第２の基板との間には液晶が設けられていても良い。
【００５２】
前記複数の画素電極はそれぞれ前記カラーフィルターが含む３つの色のうちの１つに対
応していても良い。
【００５３】
前記表示装置を１個有するゴーグル型ディスプレイが提供される。
【００５４】
前記表示装置を２個有するゴーグル型ディスプレイが提供される。
【００５５】
前記表示装置を１個有するモバイルコンピュータが提供される。
【００５６】
前記表示装置を１個有するノートブック型パーソナルコンピュータが提供される。
【００５７】
前記表示装置を１個有するビデオカメラが提供される。
【００５８】
前記表示装置を１個有するＤＶＤプレーヤーが提供される。
【００５９】
前記表示装置を１個有するゲーム機が提供される。
【発明の効果】
【００６０】
本発明は、フレーム周波数を１２０Ｈｚ以上とし、かつフレーム反転駆動法によって駆
動した。また各画素がＴＦＴ基板側に設けたカラーフィルターのＲ、Ｇ、Ｂのうちの１つ
に対応するようにした。上記構成によって直視型の画素ピッチが２０μｍ以下と短い表示
装置において、ディスクリネーションもチラツキもみられず、且つ良好なコントラストの
明るい表示を得ることができた。
【図面の簡単な説明】
【００６１】
【図１】本発明の液晶パネルのタイミングチャートを示す図。
【図２】本発明のＴＦＴ基板の概略図。
【図３】本発明の画素とカラーフィルターの配置を示す図。
【図４】本発明のソース信号線駆動回路の一例を示す図。
【図５】本発明のゲート信号線駆動回路の一例を示す図。
【図６】シフトレジスタ回路とレベルシフト回路の等価回路図。
【図７】デジタル駆動回路を有するＴＦＴ基板の図。
【図８】本発明のＴＦＴの作製工程を示す断面図。
【図９】本発明のＴＦＴの作製工程を示す断面図。
【図１０】本発明のＴＦＴの作製工程を示す断面図。
【図１１】本発明のＴＦＴの作製工程を示す断面図。
【図１２】本発明のＴＦＴの作製工程を示す断面図。
【図１３】本発明のＴＦＴの作製工程を示す断面図。
【図１４】本発明のＴＦＴの構成を示す断面図。
【図１５】本発明のＴＦＴの構成を示す断面図。
【図１６】無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図。
【図１７】本発明の液晶パネルの外観図。
【図１８】本発明の表示装置を用いた電子機器の図。
【図１９】ＴＦＴ基板の上面図及び表示パターンを示す図。
【図２０】ソースライン反転駆動及びゲートライン反転駆動の極性パターンを示す図。
【図２１】画素部の拡大図。
【図２２】ディスクリネーションの発生のメカニズムを示す図。
【図２３】フレーム反転駆動の極性パターンを示す図。
【図２４】従来の液晶パネルのタイミングチャートを示す図。
【発明を実施するための形態】
【００６２】
以下に本発明の構成について従来の構成と比較しながら説明する。なお、ここではノン
インターレス走査を用いた例で説明するが、本発明は、ノンインターレス走査に限定され
ることなく、インターレス走査等の他の走査方式でも適用可能であることは言うまでもな
い。
【００６３】
図２に本発明のアクティブマトリクス型液晶パネルの構成を示す。ソース信号線駆動回
路１８０１とゲート信号線駆動回路１８０２は、一般に駆動回路と総称されている。近年
この駆動回路は、マトリクス状に画素が設けられた画素部１８０８と同一基板上に一体形
成されていることもある。
【００６４】
また、画素部１８０８では、ソース信号線駆動回路１８０１に接続されたソース信号線
１８０３（Ｓ１〜Ｓｎ）と、ゲート信号線駆動回路１８０２に接続されたゲート信号線１
８０４（Ｇ１〜Ｇｎ）とが交差している。そのソース信号線１８０３とゲート信号線１８
０４とに囲まれた領域に、画素の薄膜トランジスタ（画素ＴＦＴ）１８０５と、対向電極
と画素電極の間に液晶を挟んだ液晶セル１８０６と、保持容量１８０７とが設けられてい
る。
【００６５】
ソース信号線駆動回路１８０１から出力されたタイミング信号によりサンプリングされ
た、映像信号がソース信号線１８０３に印加される。
【００６６】
画素ＴＦＴ１８０５は、ゲート信号線駆動回路１８０２からゲート信号線１８０４を介
して入力される選択信号によって画素ＴＦＴ１８０５をオン状態にする。画素ＴＦＴ１８
０５をオン状態になるとソース信号線１８０３に印加された映像信号が液晶セル１８０６
の画素電極に印加される。
【００６７】
図２に示した液晶パネルにおいて、ソース信号線Ｓ１、Ｓ２、…、Ｓｎに印加される映
像信号と、ゲート信号線Ｇ１に印加される選択信号と、ソース信号線Ｓ１とゲート信号線
Ｇ１との交差している部分の画素（１、１）が有する画素電極の電位のタイミングチャー
トを図１に示した。また従来例として、６０Ｈｚのフレーム周波数で駆動した液晶パネル
の画素（１、１）が有する画素電極の電位も示した。ゲート信号線Ｇ１に選択信号が印加
されている期間を１ライン期間、全てのゲート信号線に選択信号が印加され終わるまでの
期間を１フレーム期間とする。
【００６８】
本発明において、１フレーム期間は８．３ｍｓｅｃ以下にする。つまりフレーム周波数
が１２０Ｈｚ以上であることが望ましい。本実施の形態ではフレーム周波数を１２０Ｈｚ
とした。
【００６９】
ソース信号線Ｓ１とゲート信号線Ｇ１にそれぞれ映像信号と選択信号とが印加されると
、ソース信号線Ｓ１とゲート信号線Ｇ１との交差している部分に設けられた画素（１、１
）に、選択信号によって選択された正の極性の映像信号の電位が印加される。そして理想
的にこの電位は保持容量等によって１フレーム期間保持される。
【００７０】
しかし実際には１ライン期間が終了するとゲート信号線Ｇ１に選択信号が印加されなく
なり、ゲート信号線Ｇ１の電位が変化すると同時に画素電極の電位も変化する。ゲート信
号線は画素のスイッチング素子である画素ＴＦＴのゲート電極に接続されている。そして
ソース信号線は画素ＴＦＴのソース又はドレイン領域に接続されており、画素電極はソー
ス又はドレイン領域のソース信号線と接続していない方と接続している。そしてゲート電
極と画素電極との間には容量がわずかながらに形成されており、ゲート信号線Ｇ１の電位
が変化すると画素電極の電位もそれにつられてΔＶだけ変化する。この場合負の方向に画
素電極の電位が変化する。図１に示すタイミングチャートにおいて、実際の画素電極の電
位を実線で、ゲート電極と画素電極との間に形成されている容量がないと考えたときの画
素電極の電位を点線で示す。
【００７１】
次に第２フレーム期間において、第１フレーム期間とは逆の負の極性の映像信号が画素
（１、１）の有する画素電極に印加される。第２フレーム期間の１ライン期間が終わると
、ゲート信号線Ｇ１に選択信号が印加されなくなり、ゲート信号線Ｇ１の電位が変化する
。そして画素電極の電位もそれにつられて負の方向にΔＶだけ変化する。
【００７２】
つまり、第１フレーム期間の１ライン期間終了後の画素電極の電位と共通電位との電位
差Ｖ１とし、第２フレーム期間の１ライン期間終了後の画素電極と共通電位との電位差Ｖ
２とすると、電位差Ｖ１と電位差Ｖ２とは、２×ΔＶも差がでてしまう。このため第１フ
レーム期間と第２フレーム期間とでは画面の明るさが異なってしまう。
【００７３】
しかしフレーム周波数を１２０Ｈｚ以上とすることで、第１フレーム期間と第２フレー
ム期間の画面の明るさの違いが人間の目に視認できなくなる。よって１フレーム期間毎に
極性が反転するため、映像信号の極性が正の時の表示と映像信号の極性が負の時の表示と
が微妙に異なっていても、チラツキとして観察者に視認されることがなくなる。
【００７４】
このように本発明では直視型の液晶パネルにおいて、フレーム反転駆動法を用いて駆動
し、かつフレーム周波数を従来よりも高速に１２０Ｈｚ以上とすることで、直視型の画素
ピッチが２０μｍ以下と短い表示装置において、ディスクリネーションもチラツキもみら
れず、且つ良好なコントラストの明るい表示を得ることができた。
【００７５】
図３〜図１８を用いて、本発明の実施例を説明する。
【実施例１】
【００７６】
本発明の画素の配置とカラーフィルターの配置について、図３を用いて説明する。本発
明においてカラーフィルターはＴＦＴ基板側に設けられている。図３（Ａ）に液晶パネル
の画素配列がデルタ配列である場合について説明する。各画素はＲ（赤）、Ｇ（緑）、Ｂ
（青）の三色のそれぞれに対応している。隣接しているＲ（赤）、Ｇ（緑）、Ｂ（青）の
それぞれに対応した３つの画素で、1つのドットを構成している。
【００７７】
図３（Ｂ）に液晶パネルの画素配列がストライプ配列である場合について説明する。各
画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の三色のうちの１つに対応している。隣接している
Ｒ（赤）、Ｇ（緑）、Ｂ（青）のそれぞれに対応した３つの画素で、1つのドットを構成
している。
【実施例２】
【００７８】
本実施例では、本発明に用いられる駆動回路の一例について説明する。
【００７９】
図４に本発明の液晶パネルの駆動回路の1つであるソース信号線駆動回路の一例を示す
。ソース信号線駆動回路の外部から入力された入力信号、この場合はソース用クロック信
号（Ｓ−ＣＬ）とソース用クロック信号（Ｓ−ＣＬ）の共通電位に対して反転した信号（
Ｓ−ＣＬｂ）がソース信号線駆動回路に入力される。
【００８０】
ソース信号線駆動回路に入力されたソース用クロック信号（Ｓ−ＣＬ）は、ソース用シ
フトレジスタ回路４０１に入力される。入力されたソース用クロック信号（Ｓ−ＣＬ）お
よび同じ時にソース用シフトレジスタ回路に入力したソース用スタートパルス信号（Ｓ−
ＳＰ）によってソース用シフトレジスタ回路４０１が動作し、映像信号のサンプリングの
ためのタイミング信号を順に生成する。
【００８１】
タイミング信号はソース用レベルシフト回路４０２に入力され、その電圧振幅レベルを
上げられる。ここで本明細書において電圧振幅レベルとは信号の最も高い電位と最も低い
電位の差（電位差）の絶対値を意味しており、電圧振幅レベルが高くなる（上げられる）
とは電位差が大きくなることを意味し、電圧振幅レベルが低くなるとは電位差が小さくな
ることを意味する。
【００８２】
電圧振幅レベルが上げられたタイミング信号は映像信号線４０４からサンプリング回路
４０３に入力され、入力されたタイミング信号に基づいてサンプリング回路４０３が映像
信号をサンプリングする動作をする。サンプリングされた映像信号は対応するソース信号
線Ｓ１、Ｓ２に順に印加される。
【００８３】
次に本実施例のゲート信号線駆動回路の回路図を図５に示す。ゲート信号線駆動回路の
外部からゲート用クロック信号（Ｇ−ＣＬ）とゲート用クロック信号（Ｇ−ＣＬ）の共通
電位に対して反転した信号（Ｇ−ＣＬｂ）がゲート信号線駆動回路に入力される。
【００８４】
ゲート信号線駆動回路に入力されたゲート用クロック信号（Ｇ−ＣＬ）はゲート用シフ
トレジスタ回路５０１に入力される。
【００８５】
ゲート用シフトレジスタ回路５０１に入力されたゲート用クロック信号（Ｇ−ＣＬ）を
もとに、同時にゲート用シフトレジスタ回路５０１に入力したゲート用スタートパルス信
号（Ｇ−ＳＰ）によって、ゲート用シフトレジスタ回路５０１がゲート信号線に接続され
た全ての画素ＴＦＴを動作させるための選択信号を順に生成する動作をする。生成した選
択信号はゲート用レベルシフト回路５０２に入力される。
【００８６】
ゲート用レベルシフト回路５０２により、ゲート用レベルシフト回路５０２に入力され
た選択信号の電圧振幅レベルが上げられる。この選択信号は、全ての画素ＴＦＴを確実に
動作させるのに必要な電圧振幅レベルまで高くすることが必要である。電圧振幅レベルが
上げられた選択信号はゲート信号線Ｇ０、Ｇ１、Ｇ２に入力され、画素ＴＦＴが映像信号
を液晶に印加する動作をする。各駆動回路に用いたシフトレジスタ回路（ソース用シフト
レジスタ回路４０１、ゲート用シフトレジスタ回路５０１）の回路図の一例を図６（Ａ）
に示した。
【００８７】
また各駆動回路に用いたレベルシフト回路（ソース用レベルシフト回路４０２、ゲート
用レベルシフト回路５０２）の等価回路図を、図６（Ｂ）に示す。ｉｎは信号が入力され
ることを意味し、ｉｎｂはｉｎの反転信号が入力されることを意味する。また、ＶＤＤは
プラスの電圧を示している。レベルシフト回路は、ｉｎに入力された信号を高電圧化し反
転させた信号が、ｏｕｔｂから出力されるように設計されている。つまり、ｉｎにＨｉが
入力されるとｏｕｔｂからＬｏの信号が、Ｌｏが入力されるとｏｕｔからＨｉの信号が出
力される。
【実施例３】
【００８８】
本実施例では、ＴＦＴ基板がデジタル駆動回路を有している場合について、図７を用い
て説明する。
【００８９】
本実施例のディスプレイは、ＴＦＴ基板上に、ソース信号線駆動回路Ａ３０１、ソース
信号線駆動回路Ｂ３０２、ゲート信号線駆動回路３０３、デジタルビデオデータ分割回路
３０５および複数の画素ＴＦＴがマトリクス状に設けられた画素部３０４を有している。
ソース信号線駆動回路Ｂ３０２は、ソース信号線駆動回路Ａ３０１と同じ構成を有してい
る。
【００９０】
ソース信号線駆動回路３０１及びゲート信号線駆動回路３０３は画素部３０４に設けら
れた複数の画素ＴＦＴを駆動する。ＦＰＣ端子を介して外部からソース信号線駆動回路３
０１及びゲート信号線駆動回路３０３は画素部３０４に種々の信号が入力される。
【００９１】
ソース信号線駆動回路Ａ３０１は、ソース信号線側シフトレジスタ回路（２４０ステー
ジ×２のシフトレジスタ回路）３０１−１、ラッチ回路１（９６０×８デジタルラッチ回
路）３０１−２、ラッチ回路２（９６０×８デジタルラッチ回路）３０１−３、セレクタ
回路１（２４０のセレクタ回路）３０１−４、Ｄ／Ａ変換回路（２４０のＤＡＣ）３０１
−５、セレクタ回路２（２４０のセレクタ回路）３０１−６を有している。その他、バッ
ファ回路やレベルシフト回路（いずれも図示せず）を有していても良い。また、説明の便
宜上、Ｄ／Ａ変換回路３０１−５にはレベルシフト回路が含まれている。
【００９２】
ゲート信号線駆動回路３０３は、シフトレジスタ回路、バッファ回路、レベルシフト回
路等（いずれも図示せず）を有している。
【００９３】
画素部３０４は、（６４０×ＲＧＢ）×１０８０（横×縦）の画素を有している。各画
素には画素ＴＦＴが配置されており、各画素ＴＦＴのソース領域にはソース信号線が、ゲ
ート電極にはゲート信号線が電気的に接続されている。また、各画素ＴＦＴのドレイン領
域には画素電極が電気的に接続されている。各画素ＴＦＴは、各画素ＴＦＴに電気的に接
続された画素電極への映像信号（階調電圧）の印加を制御している。各画素電極に映像信
号（階調電圧）が印加され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加さ
れ液晶が駆動される。
【００９４】
ここで、本実施例のＴＦＴ基板の動作および信号の流れを説明する。
【００９５】
まず、ソース信号線駆動回路Ａ３０１の動作を説明する。なお、ソース信号線駆動回路
Ｂ３０２の動作については、ソース信号線駆動回路Ａ３０１の動作を参照すればよい。
【００９６】
ソース信号線側シフトレジスタ回路３０１−１にクロック信号（ＣＫ）およびスタート
パルス（ＳＰ）が入力される。シフトレジスタ回路は、これらのクロック信号（ＣＫ）お
よびスタートパルス（ＳＰ）に基づきタイミング信号を順に発生させ、バッファ回路等を
通して後段の回路へタイミング信号を順次印加する。
【００９７】
ソース信号線側シフトレジスタ回路３０１−１からのタイミング信号は、バッファ回路
等によってバッファされる。タイミング信号が印加されるソース信号線には、多くの回路
あるいは素子が接続されているために負荷容量（寄生容量）が大きい。この負荷容量が大
きいために生ずるタイミング信号の立ち上がりの”鈍り”を防ぐために、このバッファ回
路が形成される。
【００９８】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路１（３０１−２）
に印加される。ラッチ回路１（３０１−２）は、８ビットデジタルビデオデータを処理す
るラッチ回路を９６０ステージ有している。ラッチ回路１（３０１−２）は、前記タイミ
ング信号が入力されると、デジタルビデオデータ分割回路３０５から印加される８ビット
デジタルビデオデータを順次取り込み、保持する。
【００９９】
ラッチ回路１（３０１−２）の全てのステージにラッチ回路にデジタルビデオデータの
書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路
１（３０１−２）の中で一番左側のステージのラッチ回路にデジタルビデオデータの書き
込みが開始される時点から、一番右側のステージのラッチ回路にデジタルビデオデータの
書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間
に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【０１００】
１ライン期間の終了後、ソース信号線側シフトレジスタ回路３０１−１の動作タイミン
グに合わせて、ラッチ回路２（３０１−３）にラッチシグナル（Latch Signal）が印加さ
れる。この瞬間、ラッチ回路１（３０１−２）に書き込まれ保持されているデジタルビデ
オデータは、ラッチ回路２（３０１−３）に一斉に送出され、ラッチ回路２（３０１−３
）の全ステージのラッチ回路に書き込まれ、保持される。
【０１０１】
デジタルビデオデータをラッチ回路２（３０１−３）に送出し終えたラッチ回路１（３
０１−２）には、ソース信号線側シフトレジスタ回路３０１−１のタイミング信号に基づ
き、再びデジタルビデオデータ分割回路から印加されるデジタルビデオデータの書き込み
が順次行われる。
【０１０２】
この２順目の１ライン期間中には、ラッチ回路２（３０１−３）に書き込まれ、保持さ
れているデジタルビデオデータが、セレクタ回路１（３０１−４）によって順次選択され
、Ｄ／Ａ変換回路に印加される。なお本実施例では、セレクタ回路１（３０１−４）にお
いては、１つのセレクタ回路がソース信号線４本に対応している。
【０１０３】
なお、セレクタ回路については、本出願人による特許出願である特願平１１−１６７３
７３号に記載されているものを用いることもできる。
【０１０４】
セレクタ回路で選択されたラッチ回路２（３０１−３）からの８ビット・デジタルビデ
オデータがＤ／Ａ変換回路に印加される。
【０１０５】
Ｄ／Ａ変換回路は、８ビットのデジタルビデオデータを映像信号（階調電圧）に変換し
、セレクタ回路２（３０１−６）によって選択されるソース信号線に順次印加される。
【０１０６】
ソース信号線に印加される映像信号は、ソース信号線に接続されている画素部の画素Ｔ
ＦＴのソース領域に印加される。
【０１０７】
ゲート信号線駆動回路３０３においては、シフトレジスタからのタイミング信号（走査
信号）がバッファ回路に印加され、対応するゲート信号線（ゲート信号線）に印加される
。ゲート信号線には、１ライン分の画素ＴＦＴのゲート電極が接続されており、１ライン
分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路には電流容量
の大きなものが用いられる。
【０１０８】
このように、ゲート信号線駆動回路３０３からの走査信号によって対応する画素ＴＦＴ
のスイッチングが行われ、ソース信号線駆動回路Ａ３０１、ソース信号線駆動回路Ｂ３０
２からの映像信号（階調電圧）が画素ＴＦＴに印加され、液晶分子が駆動される。
【０１０９】
デジタルビデオデータ分割回路（ＳＰＣ；Serial-to-Parallel Conversion Circuit）
３０５は、外部から入力されるデジタルビデオデータの周波数を１／ｘに落とすための回
路である（１＜ｘ）。外部から入力されるデジタルビデオデータを分割することにより、
駆動回路の動作に必要な信号の周波数も1／ｘに落とすことができる。
【実施例４】
【０１１０】
ここでは画素部の画素ＴＦＴと、画素部の周辺に設けられる駆動回路（ソース信号線駆
動回路、ゲート信号線駆動回路、Ｄ／Ａ変換回路、デジタルビデオデータ時間階調処理回
路等）のＴＦＴを同一基板上に作製する方法について工程に従って詳細に説明する。但し
、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、Ｄ／Ａ変
換回路などの基本回路であるＣＭＯＳ回路と、ｎチャネル型ＴＦＴとを図示することにす
る。
【０１１１】
図８（Ａ）において、基板（ＴＦＴ基板）６００１には低アルカリガラス基板や石英基
板を用いることができる。本発明ではスマートカット、ＳＩＭＯＸ、ＥＬＴＲＡＮ等のＳ
ＯＩ基板を用いても良い。本実施例では低アルカリガラス基板を用いた。この場合、ガラ
ス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基
板６００１のＴＦＴを形成する表面には、基板６００１からの不純物拡散を防ぐために、
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜６００２を形成
する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリ
コン膜を１００ｎｍ、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜を２００
ｎｍの厚さに積層形成する。
【０１１２】
次に、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有する半
導体膜６００３ａを、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実
施例では、プラズマＣＶＤ法で非晶質シリコン膜を５５ｎｍの厚さに形成した。非晶質構
造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコン
ゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地
膜６００２と非晶質シリコン膜６００３ａとは同じ成膜法で形成することが可能であるの
で、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことで
その表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧
の変動を低減させることができる。（図８（Ａ））
【０１１３】
そして、公知の結晶化技術を使用して非晶質シリコン膜６００３ａから結晶質シリコン
膜６００３ｂを形成する。例えば、レーザー結晶化法や熱結晶化法（固相成長法）を適用
すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここで
は、特開平７−１３０６５２号公報で開示された技術に従って、触媒元素を用いる結晶化
法で結晶質シリコン膜６００３ｂを形成した。結晶化の工程に先立って、非晶質シリコン
膜の含有水素量にもよるが、４００〜５００℃で１時間程度の熱処理を行い、含有水素量
を５atom％以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させ
ると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の
非晶質シリコン膜の厚さ（本実施例では５５ｎｍ）よりも１〜１５％程度減少した。（図
８（Ｂ））
【０１１４】
そして、結晶質シリコン膜６００３ｂを島状に分割して、島状半導体層６００４〜６０
０７を形成する。その後、プラズマＣＶＤ法またはスパッタ法により５０〜１００ｎｍの
厚さの酸化シリコン膜によるマスク層６００８を形成する。（図８（Ｃ））
【０１１５】
そしてレジストマスク６００９を設け、ｎチャネル型ＴＦＴを形成する島状半導体層６
００５〜６００７の全面にしきい値電圧を制御する目的で１×１０16〜５×１０17atoms
／cm3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加した。ボロン（
Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同
時に添加しておくこともできる。ここでのボロン（Ｂ）添加は必ずしも必要でないが、ボ
ロン（Ｂ）を添加した半導体層６０１０〜６０１２はｎチャネル型ＴＦＴのしきい値電圧
を所定の範囲内に収めるために形成することが好ましかった。（図８（Ｄ））
【０１１６】
駆動回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するために、ｎ型を付与する不純物
元素を島状半導体層６０１０、６０１１に選択的に添加する。そのため、あらかじめレジ
ストマスク６０１３〜６０１６を形成した。ｎ型を付与する不純物元素としては、リン（
Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（
ＰＨ3）を用いたイオンドープ法を適用した。形成された不純物領域６０１７、６０１８
のリン（Ｐ）濃度は２×１０16〜５×１０19atoms／cm3の範囲とすれば良い。本明細書中
では、ここで形成された不純物領域６０１７〜６０１９に含まれるｎ型を付与する不純物
元素の濃度を（ｎ-）と表す。また、不純物領域６０１９は、画素マトリクス回路の保持
容量を形成するための半導体層であり、この領域にも同じ濃度でリン（Ｐ）を添加した。
（図９（Ａ））
【０１１７】
次に、マスク層６００８をフッ酸などにより除去して、図８（Ｄ）と図９（Ａ）で添加
した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で５００〜６００℃
で１〜４時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を
併用して行っても良い。本実施例では、レーザー活性化の方法を用い、ＫｒＦエキシマレ
ーザー光（波長２４８ｎｍ）を用い、線状ビームを形成して、発振周波数５〜５０Ｈｚ、
エネルギー密度１００〜５００ｍＪ／ｃｍ2として線状ビームのオーバーラップ割合を８
０〜９８％として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザ
ー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続
発光エキシマレーザーを用いて活性化を行っても良い。
【０１１８】
そして、ゲート絶縁膜６０２０をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１
５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１２０ｎｍの厚さで酸化窒
化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積
層構造として用いても良い。（図９（Ｂ））
【０１１９】
次に、ゲート電極を形成するために第１の導電層を成膜する。この第１の導電層は単層
で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本
実施例では、導電性の窒化物金属膜から成る導電層（Ａ）６０２１と金属膜から成る導電
層（Ｂ）６０２２とを積層させた。導電層（Ｂ）６０２２はタンタル（Ｔａ）、チタン（
Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を
主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ
−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）６０２１は窒化タンタル（ＴａＮ）、窒
化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成す
る。また、導電層（Ａ）６０２１は代替材料として、タングステンシリサイド、チタンシ
リサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）６０２２は低抵抗化を
図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ
以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とする
ことで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１２０】
導電層（Ａ）６０２１は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（
Ｂ）６０２２は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本
実施例では、導電層（Ａ）６０２１に３０ｎｍの厚さの窒化タンタル膜を、導電層（Ｂ）
６０２２には３５０ｎｍのＴａ膜を用い、いずれもスパッタ法で形成した。このスパッタ
法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成す
る膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層
（Ａ）６０２１の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形
成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸
化防止を図ると同時に、導電層（Ａ）６０２１または導電層（Ｂ）６０２２が微量に含有
するアルカリ金属元素がゲート絶縁膜６０２０に拡散するのを防ぐことができる。（図９
（Ｃ））
【０１２１】
次に、レジストマスク６０２３〜６０２７を形成し、導電層（Ａ）６０２１と導電層（
Ｂ）６０２２とを一括でエッチングしてゲート電極６０２８〜６０３１と容量配線６０３
２を形成する。ゲート電極６０２８〜６０３１と容量配線６０３２は、導電層（Ａ）から
成る６０２８ａ〜６０３２ａと、導電層（Ｂ）から成る６０２８ｂ〜６０３２ｂとが一体
に形成されている。この時、駆動回路に形成するゲート電極６０２９、６０３０は不純物
領域６０１７、６０１８の一部と、ゲート絶縁膜６０２０を介して重なるように形成する
。（図９（Ｄ））
【０１２２】
次いで、駆動回路のｐチャネル型ＴＦＴのソース領域およびドレイン領域を形成するた
めに、ｐ型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極６０２８
をマスクとして、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴが
形成される領域はレジストマスク６０３３で被覆しておく。そして、ジボラン（Ｂ2Ｈ6）
を用いたイオンドープ法で不純物領域６０３４を形成した。この領域のボロン（Ｂ）濃度
は３×１０20〜３×１０21atoms／cm3となるようにする。本明細書中では、ここで形成さ
れた不純物領域６０３４に含まれるｐ型を付与する不純物元素の濃度を（ｐ+）と表す。
（図１０（Ａ））
【０１２３】
次に、ｎチャネル型ＴＦＴにおいて、ソース領域またはドレイン領域として機能する不
純物領域の形成を行った。レジストのマスク６０３５〜６０３７を形成し、ｎ型を付与す
る不純物元素が添加して不純物領域６０３８〜６０４２を形成した。これは、フォスフィ
ン（ＰＨ3）を用いたイオンドープ法で行い、この領域のリン（Ｐ）濃度を１×１０20〜
１×１０21atoms／cm3とした。本明細書中では、ここで形成された不純物領域６０３８〜
６０４２に含まれるｎ型を付与する不純物元素の濃度を（ｎ+）と表す。（図１０（Ｂ）
）
【０１２４】
不純物領域６０３８〜６０４２には、既に前工程で添加されたリン（Ｐ）またはボロン
（Ｂ）が含まれているが、それに比して十分に高い濃度でリン（Ｐ）が添加されるので、
前工程で添加されたリン（Ｐ）またはボロン（Ｂ）の影響は考えなくても良い。また、不
純物領域６０３８に添加されたリン（Ｐ）濃度は図１０（Ａ）で添加されたボロン（Ｂ）
濃度の１／２〜１／３なのでｐ型の導電性が確保され、ＴＦＴの特性に何ら影響を与える
ことはなかった。
【０１２５】
そして、画素マトリクス回路のｎチャネル型ＴＦＴのＬＤＤ領域を形成するためのｎ型
を付与する不純物添加の工程を行った。ここではゲート電極６０３１をマスクとして自己
整合的にｎ型を付与する不純物元素をイオンドープ法で添加した。添加するリン（Ｐ）の
濃度は１×１０16〜５×１０18atoms／cm3であり、図９（Ａ）、図１０（Ａ）及び図１０
（Ｂ）で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領
域６０４３、６０４４のみが形成される。本明細書中では、この不純物領域６０４３、６
０４４に含まれるｎ型を付与する不純物元素の濃度を（ｎ--）と表す。（図１０（Ｃ））
【０１２６】
その後、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化す
るために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、ま
たはラピッドサーマルアニール法（ＲＴＡ法）で行うことができる。ここではファーネス
アニール法で活性化工程を行った。熱処理は酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜８００℃、代表的には５００〜６００℃で行うもの
であり、本実施例では５５０℃で４時間の熱処理を行った。また、基板６００１に石英基
板のような耐熱性を有するものを使用した場合には、８００℃で１時間の熱処理としても
良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域
との接合を良好に形成することができた。
【０１２７】
この熱処理において、ゲート電極６０２８〜６０３１と容量配線６０３２形成する金属
膜６０２８ｂ〜６０３２ｂは、表面から５〜８０ｎｍの厚さで導電層（Ｃ）６０２８ｃ〜
６０３２ｃが形成される。例えば、導電層（Ｂ）６０２８ｂ〜６０３２ｂがタングステン
（Ｗ）の場合には窒化タングステン（ＷＮ）が形成され、タンタル（Ｔａ）の場合には窒
化タンタル（ＴａＮ）を形成することができる。本発明では、シリコン（Ｓｉ）膜とＷＮ
膜とＷ膜とを積層したもの、Ｗ膜とＳｉを有するＷ膜とを積層したもの、Ｗ膜とＳｉを有
するＷ膜とＳｉとを積層したもの、Ｍｏを有するＷ膜、またはＭｏを有するＴａ膜を用い
てゲート電極としても良い。また、導電層（Ｃ）６０２８ｃ〜６０３２ｃは、窒素または
アンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極６０２８〜６０３１を晒
しても同様に形成することができる。さらに、３〜１００％の水素を含む雰囲気中で、３
００〜４５０℃で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行った
。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程
である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素、プ
ラズマ化した水素を用いる）を行っても良い。
【０１２８】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場
合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもＴＦＴを
完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除
去する方がより好ましかった。この触媒元素を除去する手段の一つにリン（Ｐ）によるゲ
ッタリング作用を利用する手段があった。ゲッタリングに必要なリン（Ｐ）の濃度は図１
０（Ｂ）で形成した不純物領域（ｎ+）と同程度であり、ここで実施される活性化工程の
熱処理により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から触
媒元素をゲッタリングすることができた。（図１０（Ｄ））
【０１２９】
活性化および水素化の工程が終了したら、ゲート配線となる第２の導電膜を形成する。
この第２の導電膜は低抵抗材料であるアルミニウム（Ａｌ）や銅（Ｃｕ）を主成分とする
導電層（Ｄ）６０４５と、にチタン（Ｔｉ）やタンタル（Ｔａ）、タングステン（Ｗ）、
モリブデン（Ｍｏ）から成る導電層（Ｅ）６０４６とで形成すると良い。本実施例では、
チタン（Ｔｉ）を０．１〜２重量％含むアルミニウム（Ａｌ）膜を導電層（Ｄ）６０４５
とし、チタン（Ｔｉ）膜を導電層（Ｅ）６０４６として形成した。導電層（Ｄ）６０４５
は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良く、導電層（Ｅ）６
０４６は５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）で形成すれば良い。（図１
１（Ａ）
）
【０１３０】
そして、ゲート電極に接続するゲート配線を形成するために導電層（Ｅ）６０４６と導
電層（Ｄ）６０４５とをエッチング処理して、ゲート配線６０４７、６０４８と容量配線
６０４９を形成した。エッチング処理は最初にＳｉＣｌ4とＣｌ2とＢＣｌ3との混合ガス
を用いたドライエッチング法で導電層（Ｅ）６０４６の表面から導電層（Ｄ）６０４５の
途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層（
Ｄ）６０４５を除去することにより、下地との選択加工性を保ってゲート配線を形成する
ことができた。（図１１（Ｂ））
【０１３１】
第１の層間絶縁膜６０５０は５００〜１５００ｎｍの厚さで酸化シリコン膜または酸化
窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域ま
たはドレイン領域に達するコンタクトホールを形成し、ソース配線６０５１〜６０５４と
、ドレイン配線６０５５〜６０５８を形成する。図示していないが、本実施例ではこの電
極を、Ｔｉ膜を１００ｎｍ、Ｔｉを含むアルミニウム膜３００ｎｍ、Ｔｉ膜１５０ｎｍを
スパッタ法で連続して形成した３層構造の積層膜とした。
【０１３２】
次に、パッシベーション膜６０５９として、窒化シリコン膜、酸化シリコン膜、または
窒化酸化シリコン膜を５０〜５００ｎｍ（代表的には１００〜３００ｎｍ）の厚さで形成
する。この状態で水素化処理を行うとＴＦＴの特性向上に対して好ましい結果が得られた
。例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱
処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、
ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置に
おいて、パッシベーション膜６０５９に開口部を形成しておいても良い。（図１１（Ｃ）
）
【０１３３】
その後、有機樹脂からなる第２の層間絶縁膜６０６０を１．０〜１．５μｍの厚さに形
成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、Ｂ
ＣＢ（ベンゾシクロブテン）等を使用することができる。ここでは、基板に塗布後、熱重
合するタイプのポリイミドを用い、３００℃で焼成して形成した。そして、第２の層間絶
縁膜６０６０にドレイン配線６０５８に達するコンタクトホールを形成し、画素電極６０
６１、６０６２を形成する。画素電極は、透過型液晶パネルとする場合には透明導電膜を
用いれば良く、反射型の液晶パネルとする場合には金属膜を用いれば良い。本実施例では
透過型の液晶パネルとするために、酸化インジウム・スズ（ＩＴＯ）膜を１００ｎｍの厚
さにスパッタ法で形成した。（図１２）
【０１３４】
こうして同一基板上に、駆動回路のＴＦＴと画素部の画素ＴＦＴとを有した基板を完成
させることができた。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型Ｔ
ＦＴ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保
持容量６１０５が形成された。本明細書では便宜上このような基板をＴＦＴ基板と呼ぶ。
【０１３５】
駆動回路のｐチャネル型ＴＦＴ６１０１は、島状半導体層６００４にチャネル形成領域
６１０６、ソース領域６１０７ａ、６１０７ｂ、ドレイン領域６１０８ａ，６１０８ｂを
有している。第１のｎチャネル型ＴＦＴ６１０２は、島状半導体層６００５にチャネル形
成領域６１０９、ゲート電極６０２９と重なるＬＤＤ領域６１１０（以降、このようなＬ
ＤＤ領域をＬovと記す）、ソース領域６１１１、ドレイン領域６１１２を有している。こ
のＬov領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．０〜１．５μ
ｍとした。第２のｎチャネル型ＴＦＴ６１０３には、島状半導体層６００６にチャネル形
成領域６１１３、ＬＤＤ領域６１１４，６１１５、ソース領域６１１６、ドレイン領域６
１１７を有している。このＬＤＤ領域はＬov領域とゲート電極６０３０と重ならないＬＤ
Ｄ領域（以降、このようなＬＤＤ領域をＬoffと記す）とが形成され、このＬoff領域のチ
ャネル長方向の長さは０．３〜２．０μｍ、好ましくは０．５〜１．５μｍである。画素
ＴＦＴ６１０４には、島状半導体層６００７にチャネル形成領域６１１８、６１１９、Ｌ
off領域６１２０〜６１２３、ソースまたはドレイン領域６１２４〜６１２６を有してい
る。Ｌoff領域のチャネル長方向の長さは０．５〜３．０μｍ、好ましくは１．５〜２．
５μｍである。さらに、容量配線６０３２、６０４９と、ゲート絶縁膜６０２０と同じ材
料から成る絶縁膜と、画素ＴＦＴ６１０４のドレイン領域６１２６に接続し、ｎ型を付与
する不純物元素が添加された半導体層６１２７とから保持容量６１０５が形成されている
。図１２では画素ＴＦＴ６１０４をダブルゲート構造としたが、シングルゲート構造でも
良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【０１３６】
こうして同一基板上に、駆動回路ＴＦＴと画素部の画素ＴＦＴとを有した基板を完成さ
せることができる。駆動回路にはｐチャネル型ＴＦＴ６１０１、第１のｎチャネル型ＴＦ
Ｔ６１０２、第２のｎチャネル型ＴＦＴ６１０３、画素部には画素ＴＦＴ６１０４、保持
容量６１０５が形成されている（図１２）。本明細書では便宜上このような基板をＴＦＴ
基板と呼んでいる。
【０１３７】
次に、上記の工程によって作製されたＴＦＴ基板をもとに、液晶パネルを作製する工程
を説明する。
【０１３８】
図１２の状態のＴＦＴ基板に配向膜６０７０を形成する。本実施例では、配向膜６０７
０にはポリイミドを用いた（図１３（Ａ））。次に、対向基板を用意する。対向基板は、
ガラス基板６０７５、カラーフィルター６０７４、透明導電膜からなる対向電極６０７３
、配向膜６０７２とで構成される。なおカラーフィルター６０７４の有する色は、それぞ
れ画素部の画素１つ１つに対応していることを特徴としている。
【０１３９】
なお、本実施例では、配向膜６０７０には、液晶分子が基板に対して平行に配向するよ
うなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶
分子がある一定のプレチルト角を持って平行配向するようにした。
【０１４０】
次に、上記の工程を経たＴＦＴ基板と対向基板とを公知のセル組み工程によって、シー
ル材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶
６０７１を注入し、封止剤（図示せず）によって完全に封止する。よって、図１４に示す
ような反射型液晶パネルが完成する。（図１３（Ｂ）
）
【０１４１】
以上の様に本実施例では、画素ＴＦＴおよび駆動回路が要求する仕様に応じて各回路を
構成するＴＦＴの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可
能とすることができる。さらにゲート電極を、耐熱性を有する導電性材料で形成すること
によりＬＤＤ領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵
抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部（画面サイズ
）が４インチクラス以上の表示装置にも適用することができる。
【実施例５】
【０１４２】
本実施例では、本発明の液晶パネルを逆スタガ型のＴＦＴを用いた構成した例を示す。
【０１４３】
図１４を参照する。図１４には、本実施例の液晶パネルを構成する逆スタガ型のＮチャ
ネル型ＴＦＴの断面図が示されている。なお、図１４には、１つのＮチャネル型ＴＦＴし
か図示しないが、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構
成することもできるのは言うまでもない。また、同様の構成により画素ＴＦＴを構成でき
ることも言うまでもない。
【０１４４】
３００１は基板であり、実施例４で説明したようなものが用いられる。３００２は酸化
シリコン膜である。３００３はゲート電極である。３００４はゲート絶縁膜である。３０
０５、３００６、３００７および３００８は、多結晶シリコン膜から成る活性層である。
この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と同様
の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザー光
）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、３００５はソ
ース領域、３００６はドレイン領域、３００７は低濃度不純物領域（ＬＤＤ領域）、３０
０８はチャネル形成領域である。３００９はチャネル保護膜であり、３０１０は層間絶縁
膜である。３０１１および３０１２はそれぞれ、ソース配線、ドレイン配線である。
【０１４５】
次に、図１５を参照する。図１５には、図１４で示したものとは構成が異なる逆スタガ
型のＴＦＴによって液晶パネルが構成された場合について説明する。
【０１４６】
図１５においても、１つのＮチャネル型ＴＦＴしか図示しないが、上述のようにＰチャ
ネル型ＴＦＴとＮチャネル型ＴＦＴとによってＣＭＯＳ回路を構成することもできるのは
言うまでもない。また、同様の構成により画素ＴＦＴを構成できることも言うまでもない
。
【０１４７】
３１０１は基板である。３１０２は酸化シリコン膜である。３１０３はゲート電極であ
る。３１０４はベンゾジクロブテン（ＢＣＢ）膜であり、その上面が平坦化される。３１
０５は窒化シリコン膜である。ＢＣＢ膜と窒化シリコン膜とでゲート絶縁膜を構成する。
３１０６、３１０７、３１０８および３１０９は、多結晶シリコン膜から成る活性層であ
る。この活性層の作製にあたっては、実施例４で説明した非晶質シリコン膜の多結晶化と
同様の方法が用いられた。またレーザー光（好ましくは線状レーザー光または面状レーザ
ー光）によって、非晶質シリコン膜を結晶化させる方法をとっても良い。なお、３１０６
はソース領域、３１０７はレイン領域、３１０８は低濃度不純物領域（ＬＤＤ領域）、３
１０９はチャネル形成領域である。３１１０はチャネル保護膜であり、３１１１は層間絶
縁膜である。３１１２および３１１３はそれぞれ、ソース配線、ドレイン配線である。
【０１４８】
本実施例によると、ＢＣＢ膜と窒化シリコン膜とで構成されるゲート絶縁膜が平坦化さ
れているので、その上に成膜される非晶質シリコン膜も平坦なものになる。よって、非晶
質シリコン膜を多結晶化する際に、従来の逆スタガ型のＴＦＴよりも均一な多結晶シリコ
ン膜を得ることができる。
【実施例６】
【０１４９】
本発明の液晶パネルには、ＴＮ液晶以外にも様々な液晶を用いることが可能である。例
えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monos
table FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale
Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Threshol
dless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Tim
e" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-673, "Thresholdless a
ntiferroelectricity in liquid crystals and its application to displays" by S. In
ui et al.や、米国特許第5594569 号に開示された液晶を用いることが可能である。
【０１５０】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を
有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、
無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（
セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１５１】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対す
る光透過率の特性を示す例を図１６に示す。図１６に示すグラフの縦軸は透過率（任意単
位）、横軸は印加電圧である。なお、液晶パネルの入射側の偏光板の透過軸は、液晶パネ
ルのラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法
線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板
の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１５２】
図１６に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電
圧駆動かつ階調表示が可能となることがわかる。
【０１５３】
このような低電圧駆動の無しきい値反強誘電性混合液晶を、アナログ駆動回路を有する
液晶パネルに用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ
〜８Ｖ程度に抑えることが可能となる。よって、駆動回路の動作電源電圧を下げることが
でき、液晶パネルの低消費電力化および高信頼性が実現できる。
【０１５４】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶を、デジタル駆動回路を
有する液晶パネルに用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるの
で、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、駆動回路の動作電源電圧を低く
することができる。よって、液晶パネルの低消費電力化および高信頼性が実現できる。
【０１５５】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較
的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍま
たは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１５６】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率
が高い。このため、無しきい値反強誘電性混合液晶を液晶パネルに用いる場合には、画素
に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強
誘電性混合液晶を用いるのが好ましい。また、液晶パネルの駆動方法を線順次駆動とする
ことにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、
保持容量が小さくてもそれを補うようにしてもよい。
【０１５７】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実
現されるので、液晶パネルの低消費電力が実現される。
【０１５８】
なお、図１６に示すような電気光学特性を有する液晶であれば、いかなるものも本発明
の液晶パネルの表示媒体として用いることができる。
【実施例７】
【０１５９】
実施例１〜５に示した構造を有するＴＦＴ基板を用い、液晶パネルを構成した例を図１
７に示す。図１７は液晶パネルの本体に相当する部位であり、液晶パネルとも呼ばれる。
【０１６０】
図１７において、８００１はＴＦＴ基板であり、ＴＦＴ基板８００１上に複数のＴＦＴ
が形成されている。これらのＴＦＴは基板上に画素部８００２、ゲート信号線駆動回路８
００３、ソース信号線駆動回路８００４、ロジック回路８００５を構成する。その様なＴ
ＦＴ基板に対して対向基板８００６が貼り合わされる。ＴＦＴ基板と対向基板８００６と
の間には液晶層（図示せず）が挟持される。
【０１６１】
また、図１７に示す構成では、ＴＦＴ基板８００１の側面と対向基板８００６の側面と
をある１辺を除いて全てそろえることが望ましい。こうすることで大版基板からの多面取
り数を効率良く増やすことができる。また、前述の一辺では、対向基板８００６の一部を
除去してＴＦＴ基板８００１の一部を露出させ、そこにＦＰＣ（フレキシブル・プリント
・サーキット）８００７を取り付ける。ここには必要に応じてＩＣチップ（単結晶シリコ
ン上に形成されたＭＯＳＦＥＴで構成される半導体回路）を搭載しても構わない。
【０１６２】
実施例４または実施例５で示した作製工程によって形成されたＴＦＴは極めて高い動作
速度を有しているため、数百ＭＨｚ〜数ＧＨｚの高周波数で駆動する信号処理回路を画素
部と同一の基板上に一体形成することが可能である。即ち、図１７に示す液晶パネルはシ
ステム・オン・パネルを具現化したものである。
【実施例８】
【０１６３】
本発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装置
（アクティブマトリクス型液晶パネル）に用いることができる。即ち、それら電気光学装
置を表示媒体として組み込んだ電子機器全てに本発明を実施できる。
【０１６４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、ゲーム
機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュー
タ、携帯電話または電子書籍等）などが挙げられる。
それらの一例を図１８に示す。
【０１６５】
図１８（Ａ）はパーソナルコンピュータであり、本体７００１、映像入力部７００２、
表示装置７００３、キーボード７００４で構成される。本発明を映像入力部７００２、表
示装置７００３に適用することができる。
【０１６６】
図１８（Ｂ）はビデオカメラであり、本体７１０１、表示装置７１０２、音声入力部７
１０３、操作スイッチ７１０４、バッテリー７１０５、受像部７１０６で構成される。本
発明を表示装置７１０２、音声入力部７１０３に適用することができる。
【０１６７】
図１８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体７２０１
、カメラ部７２０２、受像部７２０３、操作スイッチ７２０４、表示装置７２０５で構成
される。本発明は表示装置７２０５に適用できる。
【０１６８】
図１８（Ｄ）はゴーグル型ディスプレイであり、本体７３０１、表示装置７３０２、ア
ーム部７３０３で構成される。本発明は表示装置７３０２に適用することができる。
【０１６９】
図１８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体７４０１、表示装置７４０２、スピーカ部７４０３、記録媒体７４０
４、操作スイッチ７４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉ
ｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲ
ームやインターネットを行うことができる。本発明は表示装置７４０２に適用することが
できる。
【０１７０】
図１８（Ｆ）はゲーム機であり、本体７５０１、本体用表示装置７５０２、表示装置７
５０３、記録媒体７５０４、コントローラ７５０５、本体用センサ部７５０６、センサ部
７５０７、ＣＰＵ部７５０８で構成される。本体用センサ部７５０６、センサ部７５０７
はそれぞれコントローラ７５０５、本体７５０１から出される赤外線を感知することが可
能である。本発明を本体用表示装置７５０２、表示装置７５０３に適用することができる
。
【０１７１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用すること
が可能である。また、本実施例の電子機器は実施例１〜７のどのような組み合わせからな
る構成を用いても実現することができる。
【符号の説明】
【０１７２】
１８０１  ソース信号線駆動回路
１８０２  ゲート信号線駆動回路
１８０３  ソース信号線
１８０４  ゲート信号線
１８０５  画素ＴＦＴ（スイッチング素子）
１８０６  液晶セル
１８０７  保持容量
１８０８  画素部
１８０９  画像信号線
【図１】
2014002408.tif 000003
【図２】
2014002408.tif 000004
【図３】
2014002408.tif 000005
【図４】
2014002408.tif 000006
【図５】
2014002408.tif 000007
【図６】
2014002408.tif 000008
【図７】
2014002408.tif 000009
【図８】
2014002408.tif 000010
【図９】
2014002408.tif 000011
【図１０】
2014002408.tif 000012
【図１１】
2014002408.tif 000013
【図１２】
2014002408.tif 000014
【図１３】
2014002408.tif 000015
【図１４】
2014002408.tif 000016
【図１５】
2014002408.tif 000017
【図１６】
2014002408.tif 000018
【図１７】
2014002408.tif 000019
【図１８】
2014002408.tif 000020
【図１９】
2014002408.tif 000021
【図２０】
2014002408.tif 000022
【図２１】
2014002408.tif 000023
【図２２】
2014002408.tif 000024
【図２３】
2014002408.tif 000025
【図２４】
2014002408.tif 000026