(57)【要約】【課題】ＡＤＣの回路規模の増大を抑制しつつ、画素信号の読み出し速度を高速化できる撮像素子を提供することである。【解決手段】光電変換部を含む画素がマトリクス状に配列された画素部と、前記画素部の１つの画素列に対してそれぞれ１つ設けられた複数のＡＤコンバータと、複数の画素列の画素信号を加算する加算手段と、前記加算手段により加算された加算信号を任意のＡＤコンバータへ入力することが可能な接続手段とを有する。【選択図】  図１
2014033433.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部を含む画素がマトリクス状に配列された画素部と、
前記画素部の１つの画素列に対してそれぞれ１つ設けられた複数のＡＤコンバータと、  複数の画素列の画素信号を加算する加算手段と、
前記加算手段により加算された加算信号を任意のＡＤコンバータへ入力することが可能な接続手段と、
を有することを特徴とする撮像素子。
【請求項２】
前記加算手段によって加算された加算信号を、行ごとに複数のＡＤコンバータへ振り分けて入力する入力手段をさらに有することを特徴とする請求項１に記載の撮像素子。
【請求項３】
同一の前記加算信号を複数のＡＤコンバータへ入力することを特徴とする請求項１に記載の撮像素子。
【請求項４】
前記加算部は、同色画素の画素信号同士を加算することを特徴とする請求項１に記載の撮像素子。
【請求項５】
前記加算部は、異なる画素列の同じ行にある画素の画素信号同士を加算することを特徴とする請求項
【請求項６】
前記ＡＤコンバータへ振り分けた信号を同時にＡＤ変換することを特徴とする請求項２に記載の撮像素子。
【請求項７】
各画素列にそれぞれ複数の列出力線を有し、同じ画素列の画素が前記複数の列出力線のいずれかに接続されることを特徴とする請求項１に記載の撮像素子。
【請求項８】
前記加算部は、異なる画素列の同色画素の画素信号同士を加算することを特徴とする請求項７に記載の撮像素子。
【請求項９】
前記加算部は、異なる画素列の同じ行にある画素の画素信号同士を加算することを特徴とする請求項７に記載の撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子における画素信号の読み出し技術に関するものである。
【背景技術】
【０００２】
従来、入射した被写体の撮像光を電気信号に変換する固体撮像素子として、フォトダイオードとＭＯＳトランジスタとを１チップ化したＣＭＯＳセンサが固体撮像素子として用いられている。ＣＭＯＳセンサはＣＣＤと比較して、消費電力が小さい、駆動電力が低い、高速化可能などの利点を有している。近年においては、このＣＭＯＳセンサを利用し、列ごとに設けたアナログ／デジタル変換器（ＡＤＣ）を用いて画素信号の読み出し速度の高速化を行う提案がなされている。
【０００３】
例えば、画素部の一画素列に対してＡＤＣを２つ以上設ける構造のイメージセンサが提案されている（特許文献１参照）。従来のＣＭＯＳセンサが一画素列の画素信号を１つのＡＤＣで読みだしていたのに対して、複数個のＡＤＣで読み出しを行うことで読み出し速度の向上を図っている。
【０００４】
また、別の方法としては、高速ＡＤＣを積んだ例として、逐次比較（Successive Approximation）型のイメージセンサがある（特許文献２参照）。逐次比較型は、各列に電圧比較器とデジタルメモリ、およびデジタル／アナログ変換器を用いた参照電圧発生器を有している。電圧比較器の一端には画素からの信号、もう一端には、参照電圧発生器からの電圧が加えられている。参照電圧発生器は、比較器の比較結果を基に、逐次、値を変化させていく。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３４７９３２号公報
【特許文献２】米国特許第５，８８０，６９１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の方法では、列ごとに設けたＡＤＣの回路規模が大きくなる課題があることが認識されている。特許文献１や特許文献２に記載された構成でも画素信号の読み出し速度の高速化は可能であるが、ＡＤＣ部の回路が従来のＣＭＯＳセンサと比較して大規模になり、チップサイズが非常に大きくなってしまうという課題が有る。
【０００７】
一方、カメラとして考えた場合、画素信号の読み出し速度の高速化が求められる状況の多くは、静止画撮影で多用される撮像素子内の全画素の信号読み出しを行なう場合ではなく、動画撮影や測光、測距動作などのために画素加算読み出しや間引き読み出しを行なう場合である。
【０００８】
本発明は、上述した課題に鑑みてなされたものであり、その目的は、ＡＤＣの回路規模の増大を抑制しつつ、画素信号の読み出し速度を高速化できる撮像素子を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係わる撮像素子は、光電変換部を含む画素がマトリクス状に配列された画素部と、前記画素部の１つの画素列に対してそれぞれ１つ設けられた複数のＡＤコンバータと、複数の画素列の画素信号を加算する加算手段と、前記加算手段により加算された加算信号を任意のＡＤコンバータへ入力することが可能な接続手段と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ＡＤＣの回路規模の増大を抑制しつつ、複数の画素出力を加算した画素信号の読み出し速度を高速化できる撮像素子を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る固体撮像素子を表す回路図。
【図２】画素の構成図。
【図３】画素の駆動のタイミングチャート。
【図４】第１の実施形態のＡＤコンバータの構成図。
【図５】ＡＤコンバータの駆動のタイミングチャート。
【図６】第１の実施形態の画素信号読み出しのタイミングチャート。
【図７】第１の実施形態の全画素読み出し駆動のタイミングチャート。
【図８】第１の実施形態の動作の説明図。
【図９】第１の実施形態の１／２間引き駆動のタイミングチャート。
【図１０】加算バッファの説明図。
【図１１】加算バッファの動作のタイミングチャート。
【図１２】第１の実施形態の動作の説明図。
【図１３】本発明の第２の実施形態に係る固体撮像素子を表す回路図。
【図１４】第２の実施形態の動作の説明図。
【図１５】第２の実施形態のＡＤコンバータの構成図。
【図１６】第２の実施形態の画素信号読み出しのタイミングチャート。
【図１７】第２の実施形態の１／２間引き駆動のタイミングチャート。
【図１８】第２の実施形態の動作の説明図。
【図１９】本発明の第３の実施形態に係る固体撮像素子を表す回路図。
【図２０】図１９における画素部の構成の一例を示す回路図。
【図２１】モード毎のスイッチング状態を示す図。
【図２２】固体撮像装置の駆動方法を示すタイミング図。
【図２３】本発明の第４の実施形態に係る固体撮像素子を表す回路図。
【図２４】固体撮像装置の駆動方法を示すタイミング図。
【図２５】本発明の第５の実施形態に係る固体撮像素子を表す回路図。
【図２６】本発明の第６の実施形態に係る固体撮像素子を表す回路図。
【図２７】モード毎のスイッチング状態を示す図。
【図２８】本発明の第７の実施形態に係る撮像装置を示す図。
【図２９】固体撮像素子のベイヤー配列を示す図。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について、添付図面を参照して詳細に説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る固体撮像素子を表す回路図である。画素部１０１には、その各々が入射光を電荷に変換する光電変換素子（光電変換部）を含み、電荷をアナログ電気信号として出力する複数の画素１０２がマトリクス状にＮ行Ｍ列で配置されている。ここでは例として、行方向に６画素、列方向に４画素に配列された画素部を示す。なお、画素１０２の各々には、図２９に示すようなベイヤー配列のカラーフィルタが配置され、各画素はカラーフィルタの色に応じた画素値を出力する。なお、図２９では、Ｂフィルタと同じ列に配置されるＧフィルタをＧ１フィルタ、Ｒフィルタと同じ列に配置されるＧフィルタをＧ２フィルタとする。図２９のように、Ｒ画素とＧ２画素が配置されたＲＧ列と、Ｇ１画素とＢ画素が配置されたＧＢ列が交互に繰り返されるものである。以下に説明する実施形態では、説明をわかりやすくするために、ＧＢ列については図示せず、ＲＧ列が複数列連続して並んでいるものして説明するが、実際にはＲＧ列の間にＲＧ列と同様に構成されたＧＢ列が配置されている。
【００１４】
画素１０２は、行選択線１０４を介して水平レジスタ１０３と接続されており、選択された行選択線１０４に接続された６画素が同時に選択される。ここでは、１〜４行目までの行選択線１０４をＰｖ１〜Ｐｖ４とする。行選択線１０４がＨＩＧＨのとき、行が選択され、画素１０２からアナログ電気信号が列出力線１０５に出力される。また、行選択線１０４がＬＯＷのとき、行の選択は解除され、画素１０２と列出力線１０５との接続は切断される。行選択線１０４のＰｖ１〜Ｐｖ４を１行ずつ選択することで、１〜４行目の画素のアナログ電気信号を列出力線１０５へ順次出力する。
【００１５】
ＡＤコンバータ（ＡＤＣ）１０６は、列出力線１０５に出力されたアナログ電気信号をデジタル信号へ変換する。各列出力線１０５とＡ／Ｄコンバータ１０６の間には、加算バッファ１１１（加算部）、列トランジスタ１０７及びＡＤトランジスタ１０８がある。また、行トランジスタ１０９が列トランジスタ１０７とＡＤトランジスタ１０８の間にあり、他の列と接続／切断することが可能である。列トランジスタ１０７、ＡＤトランジスタ１０８、行トランジスタ１０９は、垂直レジスタ１１０で接続、切断を制御する。
【００１６】
列トランジスタ１０７を接続しているときには、列出力線１０５のアナログ電気信号を読みだすことができる。また、列トランジスタ１０７を切断しているときには、列出力線１０５のアナログ電気信号を読みだすことができない。ＡＤトランジスタ１０８を接続しているときには、ＡＤコンバータ１０６がアナログ電気信号を読み込むことができる。また、ＡＤトランジスタ１０８を切断しているときには、ＡＤコンバータ１０６がアナログ電気信号を読み込むことができない。行トランジスタ１０９は、或る列の画素から列出力線１０５に出力されたアナログ電気信号を、別の列のＡＤコンバータ１０６を用いてＡＤ変換するときに用いる。
【００１７】
次に、図１の画素１０２の詳細な構造について、図２を用いて説明する。フォトダイオード（以下、ＰＤと表記する）３０１は、光電変換により入射光に応じた電荷を発生する。ＰＤ３０１とフローティングディフュージョン（以下、ＦＤと表記する）領域３０３の間に、転送トランジスタ３０２が配置されており、転送制御パルスｐＴＸがＬＯＷのときはＰＤ３０１とＦＤ領域３０３は切断されており、転送制御パルスｐＴＸがＨＩＧＨのときは接続されて、ＰＤ３０１で発生した電荷がＦＤ領域３０３へ転送される。
【００１８】
リセットトランジスタ３０４は、リセット電源とＦＤ領域３０３の間に配置され、リセット制御パルスｐＲＥＳがＬＯＷの場合は切断状態である。また、リセット制御パルスｐＲＥＳがＨＩＧＨの場合はリセット電源とＦＤ領域３０３が接続される。このとき、ＦＤ領域３０３はリセット電源と同電位になる。また、このときに転送制御パルスｐＴＸもＨＩＧＨにすると、ＰＤ３０１もリセット電圧と同電位になる。このようにリセット制御パルスｐＲＥＳをＨＩＧＨにすることで、各部がリセット電圧と同電位になるようなリセット動作を行なう。
【００１９】
選択トランジスタ３０５は、画素電源と増幅トランジスタ３０６の間に配置され、選択制御パルスｐＳＥＬがＬＯＷの場合に増幅トランジスタ３０６と画素電源を切断し、選択制御パルスｐＳＥＬがＨＩＧＨの場合に接続する。ここで、選択制御パルスｐＳＥＬがＨＩＧＨの場合に、増幅トランジスタ３０６は、ＦＤ領域３０３に保持された電荷に応じた電圧を増幅してアナログ電気信号として列出力線１０５へ出力する。
【００２０】
容量３０９は、列出力線１０５に出力されたアナログ電気信号をＡＤ変換する期間、アナログ電気信号を保持するための容量である。また、列出力線１０５と容量３０９の間には、出力線トランジスタ３０８が配置されており、制御パルスｐＳＩＧがＬＯＷの場合には、列出力線１０５と容量３０９は切断され、制御パルスｐＳＩＧがＨＩＧＨの場合には接続される。
【００２１】
次に、図２の具体的な動作について、図３を用いて説明する。ここでは基準成分のアナログ電気信号と、信号成分のアナログ電気信号を列出力線へ出力する動作について説明する。
【００２２】
時刻ｔ４０１に、読み出し画素の行の選択制御パルスｐＳＥＬをＨＩＧＨにする。この動作により、読み出し行の増幅トランジスタ３０６のゲートへ入力されている、ＦＤ領域３０３の電圧が増幅されて、列出力線１０５へ出力される。
【００２３】
次に、時刻ｔ４０２にて転送制御パルスｐＴＸとリセット制御パルスｐＲＥＳをＨＩＧＨにする。この動作によって、リセット電源とＰＤ３０１の電圧、ＦＤ領域３０３の電圧が同電圧になり、ＰＤ３０１とＦＤ領域３０３がリセットされる。
【００２４】
次に、時刻ｔ４０３にて転送制御パルスｐＴＸとリセット制御パルスｐＲＥＳをＬＯＷにする。この動作によって、ＰＤ３０１とＦＤ領域３０３のリセット動作を終了する。また、リセット動作を終了した時点からＰＤ３０１の電荷蓄積が開始される。
【００２５】
次に、時刻ｔ４０４にて制御パルスｐＳＩＧをＨＩＧＨにする。この動作によって、列出力線１０５と容量３０９が電気的に接続され、列出力線１０５へ出力されている基準成分のアナログ電気信号が容量３０９へ入力される。次に、時刻ｔ４０５にて制御パルスｐＳＩＧをＬＯＷにする。この動作によって、列出力線１０５と容量３０９が電気的に切断され、この時点のアナログ電気信号の電圧を容量３０９が保持する。また、時刻ｔ４０５で保持した容量３０９の電圧は後段のＡＤＣ１０６で読み出す。
【００２６】
次に、時刻ｔ４０６にて転送制御パルスｐＴＸをＨＩＧＨにする。この動作によって、ＰＤ３０１における光電変換により蓄積された電荷をＦＤ領域３０３へ転送する。次に、時刻ｔ４０７にて転送制御パルスｐＴＸをＬＯＷにする。この動作によって、ＰＤ３０１からＦＤ領域３０３への電荷の転送を終了する。時刻ｔ４０３からｔ４０７までの期間が電荷の蓄積時間となる。また、時刻ｔ４０７の時点で、蓄積時間中に蓄積された信号成分の電荷に応じた電圧が増幅トランジスタ３０６によって増幅され、列出力線１０５へ出力される。
【００２７】
次に、時刻ｔ４０８にて制御パルスｐＳＩＧをＨＩＧＨにする。この動作によって、列出力線１０５と容量３０９が電気的に接続され、列出力線１０５へ出力されている信号成分のアナログ電気信号が容量３０９へ入力される。次に、時刻ｔ４０９にて制御パルスｐＳＩＧをＬＯＷにする。この動作によって、列出力線１０５と容量３０９が電気的に切断され、この時点のアナログ電気信号の電圧を容量３０９が保持する。
【００２８】
次に、時刻ｔ４１０に、読み出し画素の行の選択制御パルスｐＳＥＬをＬＯＷにする。この動作により、読み出し行の増幅トランジスタ３０６の、列出力線１０５へのアナログ電気信号の出力が止まる。以下、次の行の画素に対して同様の動作を繰り返すことで、画素信号を読み出すことができる。
【００２９】
次に、図１のＡＤＣ１０６の詳細な構造について、図４を用いて説明する。図４の出力線トランジスタ３０８、容量３０９は、図２の出力線トランジスタ３０８、容量３０９と同じものである。
【００３０】
増幅アンプ５０３は、アナログ電気信号ＡＳＩＧと基準電圧ＶＲＥＦの差分電圧を増幅して比較器５０６へ出力する。ここで増幅アンプ５０３の増幅率は容量５０４によって決定される。
【００３１】
ランプ信号発生器５０５は、ランプ波(ランプ信号)を比較器５０６へ出力する。比較器５０６は、増幅後のアナログ電気信号ｐＧＳＩＧと、ランプ信号発生器５０５のランプ信号ｐＬＡＭＰとを比較し、電圧の大小関係が逆転すると、出力信号ｐＣＯＭＰが反転する。ここでは、増幅後のアナログ電気信号ｐＧＳＩＧの電圧よりランプ信号発生器のランプ信号ｐＬＡＭＰの電圧が低い場合にＬＯＷを、ランプ信号発生器のランプ信号ｐＬＡＭＰの電圧が高い場合にＨＩＧＨを出力する。
【００３２】
グレイコードカウンタ５０７は、ランプ信号発生器５０５の動作開始のタイミングでカウントを開始し、カウント値をメモリ５０８へ入力する。メモリ５０８は、比較器５０６からの入力信号がＨＩＧＨになったときの、グレイコードカウンタ５０７のカウント値を保持する。
【００３３】
ランプ信号発生器５０５の出力が１周期動作した後に、メモリ５０８が保持しているカウント値を読みだす。クロック５０９は、ランプ信号発生器５０５とグレイコードカウンタ５０７の同期信号を発生している。
【００３４】
次に、図４に示したアナログ電気信号をデジタル信号に変換するＡＤＣ１０６の動作について、図５を用いて説明する。
【００３５】
時刻ｔ６０１に制御パルスｐＳＩＧをＨＩＧＨにする。この動作により、容量３０９に図４の増幅後のアナログ電気信号ｐＶＳＩＧの電圧が充電される。同時に図４の増幅アンプ５０３へアナログ電気信号ｐＶＳＩＧが入力され、アナログ電気信号ｐＶＳＩＧが増幅された信号ｐＧＳＩＧが比較器５０６へ出力される。次に、時刻ｔ６０２にて制御パルスｐＳＩＧをＬＯＷにする。この動作によって、ｐＶＳＩＧのアナログ電気信号の電圧を容量３０９が保持する。
【００３６】
次に、時刻ｔ６０３にてランプ信号発生器５０５からランプ信号ｐＬＡＭＰが出力される。また、同時にグレイコードカウンタ５０７からメモリ５０８にグレイコード信号ｐＣＮＴを出力する。ここでは、説明を分かりやすくするため３ビットのグレイコードカウンタを用いて説明する。また、ランプ信号ｐＬＡＭＰの電圧に同期してグレイコード信号ｐＣＮＴは変化する。このカウントは、時刻ｔ６０５まで行う。
【００３７】
ここで、比較器５０６は、信号ｐＧＳＩＧとランプ信号ｐＬＡＭＰを比較し、信号ｐＧＳＩＧよりランプ信号ｐＬＡＭＰが低い場合に出力信号ｐＣＯＭＰがＬＯＷになり、信号ｐＧＳＩＧよりランプ信号ｐＬＡＭＰが高い場合に出力信号ｐＣＯＭＰがＨＩＧＨになる。出力信号ｐＣＯＭＰがＨＩＧＨになる時刻をｔ６０４とすると、メモリ５０８は、この時点で入力されている出力信号ｐＣＮＴを記憶する。
【００３８】
次に、ＡＤコンバータ１０６を用いた画素信号の読み出し動作について説明する。図１において、画素部１０１の選択行の各画素１０２からは、アナログ電気信号として、１回目の読出し動作で画素信号の雑音を含む基準成分ΔＶ（Ｎ信号）が読み出され、２回目の読出し動作で信号成分Ｖｓｉｇ（Ｓ信号）が読み出される。そして、基準成分ΔＶと信号成分Ｖｓｉｇとが列出力線１０５を通してＡＤコンバータ１０６に入力される。
【００３９】
１回目に読み出される基準成分ΔＶには、画素１０２ごとにばらつく固定パターンノイズがオフセットとして含まれている。２回目の読出し動作では、基準成分ΔＶと、画素１０２ごとの入射光量に応じた信号成分Ｖｓｉｇを加えたＶｓｉｇ＋ΔＶが読み出される。そして、２回目の読み出し（Ｖｓｉｇ＋ΔＶ）と１回目の読み出し（ΔＶ）の差分から、求める信号値Ｖｓｉｇが得られる。
【００４０】
そして、１回目のＡＤ変換処理を基準成分ΔＶについて行なう場合、２回目のＡＤ変換処理は基準成分ΔＶに信号成分Ｖｓｉｇを加えた信号についての処理となる。
【００４１】
次に、詳細なＡＤコンバータの動作について図６を用いて説明する。最初に基準成分ΔＶのＡＤ変換について説明する。
【００４２】
時刻ｔ７１において、画素１０２より基準成分ΔＶのアナログ電気信号が入力される。次に時刻ｔ７２〜ｔ７４において、参照電圧ＲＡＭＰを単位時間毎に一定量ずつ変化させる。このとき参照電圧ＲＡＭＰとアナログ電気信号の比較を行い、電圧が一致する時刻ｔ７３を測定する。ここで、参照電圧ＲＡＭＰの単位時間当たりの電圧変化量と、ｔ７２〜ｔ７３の時間の積が、基準成分ΔＶとしてデジタルデータに変換される。
【００４３】
次に、信号成分ＶｓｉｇのＡＤ変換について説明する。時刻ｔ７５において、画素１０２より信号成分Ｖｓｉｇが入力される。次に時刻ｔ７６〜ｔ７８において、参照電圧ＲＡＭＰを単位時間毎に一定量ずつ変化させる。このとき参照電圧ＲＡＭＰとアナログ電気信号の比較を行い、電圧が一致する時刻ｔ７７を測定する。ここで、参照電圧ＲＡＭＰの単位時間当たりの電圧変化量と、ｔ７６〜ｔ７８の時間の積が、信号成分Ｖｓｉｇとしてデジタルデータに変換される。
【００４４】
ここで求められた２回目の読み出し（Ｖｓｉｇ＋ΔＶ）と１回目の読み出し（ΔＶ）の差分を画素の信号値として出力する。
【００４５】
次に、図１の撮像素子を用いた場合の、全画素読み出しの駆動について説明する。全画素読み出し駆動では、各列の画素１０２のアナログ電気信号は、画素１０２のある各列のＡＤコンバータ１０６によって読み出される。
【００４６】
そのため、全ての列トランジスタ１０７、ＡＤトランジスタ１０８をＨＩＧＨにして接続状態にし、全ての行トランジスタ１０９をＬＯＷにして切断状態にする。こうすることで、図１の撮像素子において、画素１０２の画素の信号は、画素１０２がある列のＡＤコンバータによって信号が読み出される。
【００４７】
次に、全画素読みを行う際の具体的な動作について、図７を用いて説明する。まず、ｔ８０１において、行選択信号Ｐｖ１と列トランジスタ１０７の制御パルスである列Ｔｒ１〜６、ＡＤトランジスタ１０８の制御パルスであるＡＤＣＴｒ１〜６がＨＩＧＨとなる。行選択信号Ｐｖ１がＨＩＧＨになることで、１行目にある画素１１〜１６のアナログ電気信号が各列の列出力線１０５に出力される。
【００４８】
また、列Ｔｒ１〜６とＡＤＣＴｒ１〜６がＨＩＧＨになることで、各列の列出力線１０５のアナログ電気信号は、各列のＡＤコンバータ１０６へ出力される。このときのＡＤコンバータ１０６の状態は、図６のｔ７１の状態に相当する。また、ｔ８０１〜ｔ８０２は図６のｔ７１〜ｔ７２に相当し、ｔ８０１〜ｔ８０２間でアナログ電気信号をＡＤコンバータ１０６に入力する。
【００４９】
次に、ｔ８０２において、１行目の画素１０２に対して図６のｔ７２に相当する基準成分ΔＶの読み出しを開始する。ここでは、ＡＤＣＴｒ１〜６をＬＯＷにして、列出力線１０５とＡＤコンバータ１０６の接続を切断する。これにより、ＡＤコンバータ１０６が基準成分ΔＶのアナログ電気信号の電圧を保持する。それと同時に、基準成分ΔＶのアナログ電気信号と参照電圧ＲＡＭＰとの比較動作を開始する。
【００５０】
次に、ｔ８０３において、１行目の画素１０２に対する基準成分ΔＶの読み出しを終了する。ＡＤコンバータ１０６の動作としては、図６のｔ７４の状態に相当する。また、ＡＤＣＴｒ１〜６をＨＩＧＨにして、１行目の画素部１０２の信号成分Ｖｓｉｇの読み出しを開始する。
【００５１】
次に、ｔ８０４において、図６のｔ７６に相当する信号成分Ｖｓｉｇの読み出しを、１行目の画素１０２に対して開始する。ここでは、ＡＤＣＴｒ１〜６をＬＯＷにして、列出力線１０５とＡＤコンバータ１０６の接続が切断される。これにより、ＡＤコンバータ１０６が信号成分Ｖｓｉｇのアナログ電気信号の電圧を保持する。それと同時に、信号成分Ｖｓｉｇのアナログ電気信号と参照電圧ＲＡＭＰとの比較動作を開始する。
【００５２】
また、ｔ８０４〜ｔ８０５は、図６のｔ７６〜ｔ７８に相当し、ｔ８０４〜ｔ８０５間でアナログ電気信号をＡＤコンバータ１０６に入力する。そして、ｔ８０５にて信号成分Ｖｓｉｇのアナログ電気信号と参照電圧ＲＡＭＰとの比較動作を終了する。また、行選択信号Ｐｖ１をＬＯＷにして、行選択信号Ｐｖ２と列Ｔｒ１〜６、ＡＤＣＴｒ１〜６をＨＩＧＨにする。この制御によって、２行目の画素１０２の信号値の読み出しを開始する。
【００５３】
以下、１行目と同様に基準成分と信号成分のアナログ電気信号をＡＤ変換して信号値を読み出す。
【００５４】
次に、図１の撮像素子を用いた場合の、行に沿った方向に１／２間引き読み出しする駆動方法について説明する。本実施形態では、撮像素子を画素間引き駆動する際に、読み出し画素信号を読み出し画素列のＡＤコンバータ１０６と間引き画素列のＡＤコンバータ１０６に振り分けて入力し、ＡＤ変換する。その結果、間引き量が増えるほど、１読み出し列が使用できるＡＤコンバータの数を増やすことができ、１フレームの画素信号読み出しに要するＡＤ変換の回数を減らすことができ、ＡＤ変換に要する時間を短縮できる。
図８を用いて、本実施形態の動作の概要を説明する。図８（ａ）で１／２間引きの動作を説明する。図８（ａ）の（１）に示すように、ここでは、１列、３列、５列の画素信号を読み出し、２列、４列、６列の画素信号を読み出さない。まず、図８（ａ）の（２）で１行目の画素信号を１列、３列、５列のＡＤコンバータに転送する。次に、図８（ａ）の（３）で２行目の画素信号を２列、４列、６列のＡＤコンバータに転送する。そして、図８（ａ）の（４）でＡＤコンバータの読み出し動作を開始する。
以上の動作により、一度の読み出し動作で、２行分の信号を同時にＡＤ変換することが可能となる。また、図８（ｂ）では、同様に１／３間引きの動作を説明しており、この動作では３行分の信号を同時にＡＤ変換することが可能となる。
【００５５】
従来の撮像素子では、画素１０２の信号は、各画素のある列のＡＤコンバータ１０６がＡＤ変換を行っていた。そのため、行に沿った方向の加算量や間引き量が多くなるにつれ、画素信号の読み出しを行っていないＡＤコンバータが増えていた。しかし、本実施形態では、行に沿った方向の加算／列間引き読み出し駆動を行う場合には、間引かれた列のＡＤコンバータ１０６にも画素信号を入力して読み出しを行う。こうすることで、列間引き量に応じて１度に(同時に)ＡＤ変換を行う行を増やすことができる。
【００５６】
次に、行に沿った方向に１／２間引き読み出し駆動を行う際の、具体的な動作について、図９を用いて説明する。
【００５７】
まず、１行目の画素１０２の基準成分ΔＶのアナログ電気信号をＡＤコンバータ１０６に入力する。ｔ９０１において、行選択信号Ｐｖ１と列Ｔｒ１〜列Ｔｒ６のうちの列Ｔｒ１、３、５、ＡＤＣＴｒ１〜ＡＤＣＴｒ６のうちのＡＤＣＴｒ１、３、５がＨＩＧＨとなる。行選択信号Ｐｖ１がＨＩＧＨになることで、１行目にある画素１１、１３、１５の基準成分ΔＶのアナログ電気信号が１列目、３列目、５列目の各列の列出力線１０５に出力される。また、列Ｔｒ１、３、５とＡＤＣＴｒ１、３、５がＨＩＧＨになることで、１列目、３列目、５列目の各列の列出力線のアナログ電気信号が、各列のＡＤコンバータ１０６へ出力される。
【００５８】
次に、ｔ９０２において、１行目の画素１０２とＡＤコンバータ１０６の接続を切断し、２行目の画素１０２の基準成分ΔＶのアナログ電気信号をＡＤコンバータ１０６に入力する。まず、Ｐｖ１とＡＤＣＴｒ１、３、５をＬＯＷとする。この制御により、１列目、３列目、５列目のＡＤコンバータが、１行目の画素１１、１３、１５の基準成分ΔＶのアナログ電気信号の電圧を保持する。そして、Ｐｖ２とＡＤＣＴｒ１〜ＡＤＣＴｒ６のうちのＡＤＣＴｒ２、４、６、行Ｔｒ１〜行Ｔｒ５のうちの行Ｔｒ１、３、５をＨＩＧＨにする。行選択信号Ｐｖ２がＨＩＧＨになることで、２行目にある画素１１、１３、１５の基準成分ΔＶのアナログ電気信号が１列目、３列目、５列目の各列の列出力線１０５に出力される。
【００５９】
次に、ｔ９０３において、２行目の画素１０２とＡＤコンバータ１０６の接続を切断し、ＡＤコンバータ１０６が保持している１行目と２行目の画素１０２の基準成分ΔＶのアナログ電気信号の読み出しを開始する。
【００６０】
まず、Ｐｖ２とＡＤＣＴｒ２、４、６、行Ｔｒ１、３、５をＬＯＷとする。この制御により、２列目、４列目、６列目のＡＤコンバータが、２行目の画素２１、２３、２５の基準成分ΔＶのアナログ電気信号の電圧を保持する。そして、ＡＤＣＲＥＳをＨＩＧＨにして、図６のｔ７２の動作で１行目と２行目の画素の基準成分のアナログ電気信号の読み出しを開始する。
【００６１】
次に、ｔ９０４において、１行目と２行目の画素の基準成分ΔＶのアナログ電気信号の読み出しを終了し、信号成分Ｖｓｉｇの読み出しを行う。まず、ＡＤＣＲＥＳをＬＯＷにして、ＡＤコンバータ１０６の基準成分読み出し動作を終了する。
【００６２】
次に、ｔ９０１と同様に、行選択信号Ｐｖ１と列Ｔｒ１〜列Ｔｒ６のうちの列Ｔｒ１、３、５、ＡＤＣＴｒ１〜ＡＤＣＴｒ６のうちのＡＤＣＴｒ１、３、５をＨＩＧＨとする。行選択信号Ｐｖ１をＨＩＧＨとすることで、１行目にある画素１１、１３、１５の信号成分Ｖｓｉｇのアナログ電気信号が各列の垂直出力線１０５に出力される。また、列Ｔｒ１、３、５とＡＤＣＴｒ１、３、５がＨＩＧＨになることで、１列目、３列目、５列目の各列の垂直出力線のアナログ電気信号が各列のＡＤコンバータ１０６へ出力される。
【００６３】
次に、ｔ９０５において、１行目の画素１０２とＡＤコンバータ１０６の接続を切断し、２行目の画素１０２の信号成分Ｖｓｉｇのアナログ電気信号をＡＤコンバータ１０６に入力する。まず、Ｐｖ１とＡＤＣＴｒ１、３、５をＬＯＷとする。この操作により、１列目、３列目、５列目のＡＤコンバータが、１行目の画素１１、１３、１５の信号成分Ｖｓｉｇのアナログ電気信号の電圧を保持する。
【００６４】
そして、Ｐｖ２とＡＤＣＴｒ１〜ＡＤＣＴｒ６のうちのＡＤＣＴｒ２、４、６、行Ｔｒ１〜行Ｔｒ５のうちの行Ｔｒ１、３、５をＨＩＧＨにする。行選択信号Ｐｖ２がＨＩＧＨになることで、２行目にある画素１１、１３、１５のアナログ電気信号が１列目、３列目、５列目の各列の列出力線１０５に出力される。
【００６５】
次に、ｔ９０６において、２行目の画素１０２とＡＤコンバータ１０６の接続を切断し、ＡＤコンバータ１０６が保持している１行目と２行目の画素の、信号成分Ｖｓｉｇのアナログ電気信号の読み出しを開始する。まず、Ｐｖ２とＡＤＣＴｒ２、４、６、行Ｔｒ１、３、５をＬＯＷとする。この制御により、２列目、４列目、６列目のＡＤコンバータが、２行目の画素２１、２３、２５の信号成分のアナログ電気信号の電圧を保持する。
【００６６】
そして、ＡＤＣＳＩＧをＨＩＧＨにして、図６のｔ７２の動作で１行目と２行目の画素の信号成分のアナログ電気信号の読み出しを開始する。
【００６７】
次に、ｔ９０７において、１行目と２行目の画素の信号成分Ｖｓｉｇのアナログ電気信号の読み出しを終了し、３行目の基準成分ΔＶの読み出しを行う。
【００６８】
そして、ＡＤＣＳＩＧをＬＯＷにしてＡＤコンバータ１０６の基準成分読み出し動作を終了する。次に、行選択信号Ｐｖ３をＨＩＧＨにし、ｔ９０１と同様に列Ｔｒ１、３、５、ＡＤＣＴｒ１、３、５をＨＩＧＨにして、行選択信号Ｐｖ３をＨＩＧＨとすることで、３行目にある画素３１、３３、３５の信号成分のアナログ電気信号を各列の列出力線１０５に出力する。
【００６９】
また、列Ｔｒ１、３、５とＡＤＣＴｒ１、３、５がＨＩＧＨになることで、各列の列出力線のアナログ電気信号は各列のＡＤコンバータ１０６へ出力される。
【００７０】
以下、１行目、２行目の読み出し動作と同様に基準成分と信号成分の読み出し動作を行う。
次に、加算バッファ１１１を用いて画素信号の加算を行なう場合について説明する。本実施形態では加算バッファ１１１の一例として、電荷加算平均回路を用いた３列の加算バッファを用いる。なお、ここで紹介する電荷加算平均回路は一例であり、他の構成でもよく、電荷を加算する電荷加算回路でもよい。
【００７１】
次に、加算バッファの構成について説明する。加算バッファの構成を図１０に示す。入力線ｐＶＩＮ１〜３を介して列出力線からのアナログ電気信号が入力される。また、出力線ｐＶＯＵＴ１〜３を介してアナログ電気信号を出力する。
【００７２】
入力トランジスタ１１０１〜１１０３は、制御信号ｐＩＳＩＧ１〜３により制御され、出力トランジスタ１１０７〜１１０９は、制御信号ｐＯＳＩＧ１〜３により制御される。また、加算ソースフォロワ（以下、加算ＳＦ）１１１０〜１１１２は、直列に接続している出力トランジスタの制御信号ｐＯＳＩＧがＨＩＧＨのときに、ゲートの電荷信号をアナログ電気信号に変換して出力する。
【００７３】
加算トランジスタ１１１３、１１１４は、制御信号ｐＳＨＲ１、ｐＳＨＲ２により制御され、この加算トランジスタが接続されたときに、両端にある容量１１０４〜１１０６の電荷（画素信号同士）が加算平均される。図１０の加算バッファの場合、制御信号ｐＳＨＲ１がＨＩＧＨのとき、容量１１０４と容量１１０５に蓄積された電荷が加算平均され、制御信号ｐＳＨＲ１とｐＳＨＲ２がＨＩＧＨのときは、容量１１０４〜１１０６に蓄積された電荷が加算平均され、加算信号が生成される。
【００７４】
次に、図１１を用いて、３画素加算平均動作について説明する。入力線ｐＶＩＮ１〜３に列出力線のアナログ電気信号が入力されており、時刻ｔ１２０１にて、制御信号ｐＩＳＩＧ１〜３をＨＩＧＨにする。すると容量１１０４〜１１０６に対応する列出力線のアナログ電気信号が入力される。
【００７５】
次に、時刻ｔ１２０２にて、制御信号ｐＩＳＩＧ１〜３をＬＯＷにする。この動作によって、列出力線のアナログ電気信号を保持する。次に、時刻ｔ１２０３にて制御信号ｐＳＨＲ１とｐＳＨＲ２をＨＩＧＨにする。この動作によって、容量１１０４〜１１０６の電荷を加算する。加算動作を行うと、図１１に示すように、加算した容量Ｃ１１０４〜１１０６の電圧はすべて一定となる。また、容量１１０４〜１１０６の容量値を変更することで、蓄積する電荷を変更でき、列ごとに重みを付けて加算することも可能である。
【００７６】
次に、時刻ｔ１２０４にて制御信号ｐＳＨＲ１とｐＳＨＲ２をＬＯＷにして画素加算を終了する。
【００７７】
次に、加算結果を出力する列の出力トランジスタをＯＮする。ここでは出力線ｐＶＯＵＴ１の列へ加算結果を出力するため、時刻ｔ１２０５にて制御信号ｐＯＳＩＧ１をＨＩＧＨにする。ＡＤＣへの出力が終了したら、時刻ｔ１２０６にて制御信号ｐＯＳＩＧ１をＬＯＷにする。
【００７８】
本実施形態では、撮像素子を画素加算駆動する際に、複数の行の画素信号のＡＤ変換を同時に行う。こうすることで、加算量が増えるほど、１フレームのＡＤ変換の回数を減らすことができ、ＡＤ変換に要する時間を短縮できる。また、以下の各実施形態において、加算バッファへ入力され加算される画素信号は同色画素であることが望ましい。
【００７９】
次に、図１２を用いて、本実施形態の動作の概要を説明する。図１２（ａ）で２画素加算の動作を説明する。ここでは、１列＋２列、３列＋４列、５列＋６列の信号をそれぞれ加算して読み出す。
【００８０】
まず、図１２（ａ）の（２）で１行目の各列の画素信号を加算バッファにおいて２列ずつ加算し、１、３、５列のＡＤコンバータに転送する。次に、図１２（ａ）の（３）で２行目の各列の画素信号を加算バッファにおいて２列ずつ加算し、２、４、６列のＡＤコンバータに転送する。そして、図１２（ａ）の（４）でＡＤコンバータの読み出し動作を開始する。
【００８１】
以上の動作により、一度の読み出し動作で、２画素加算された２行分の信号を同時にＡＤ変換することが可能となる。
【００８２】
また、図１２（ｂ）では、同様に３画素加算の動作を説明しており、この動作では３行分の信号を同時にＡＤ変換することが可能となる。加算バッファの加算平均動作以外の動作については、列間引き読み出し駆動を行う場合と同様であるため、説明を省略する。
【００８３】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係る固体撮像素子を表す回路図である。第２の実施形態の回路図は、列トランジスタ１０７が削除された点以外は、図１と同様である。本実施形態では、撮像素子を画素間引き駆動する際、或いは撮像素子を画素加算駆動する際に、任意の行の画素信号のＡＤ変換を、複数のＡＤコンバータを用いて行う。こうすることで、間引く量が増えるほど、１画素の読み出しに使用できるＡＤコンバータの数を増やすことができ、ＡＤ変換に要する時間を短縮できる。また、加算量が増えるほど、加算後の信号読み出しに使用できるＡＤコンバータの数を増やすことができ、ＡＤ変換に要する時間を短縮できる。
【００８４】
次に、図１４を用いて、本実施形態の動作の概要を説明する。図１４（ａ）で１／２間引きの動作を説明する。
【００８５】
図１４（ａ）の（１）に示すように、ここでは、１列、３列、５列の画素信号を読み出し、２列、４列、６列の画素信号を間引く。まず、図１４（ａ）の（２）で１行目の１列、３列、５列の画素信号を１列と２列、３列と４列、５列と６列のＡＤコンバータでそれぞれＡ／Ｄ変換し、図１４（ａ）の（３）でＡＤコンバータの読み出し動作を開始する。以上の動作により、１画素あたり２つのＡＤコンバータを使用することが可能となる。
【００８６】
また、図１４（ｂ）では、同様に１／３間引きの動作を説明しており、この動作では１画素あたり３つのＡＤコンバータを使用することが可能となる。
【００８７】
本実施形態では、画素信号を間引き読み出しで読みだす時、同一の基準成分／信号成分のアナログ電気信号を複数のＡＤコンバータ１４０６へ入力し、ＡＤ変換処理を行う。図１５にＡＤコンバータの回路図を示す。図１５のＡＤコンバータは、直流電圧付加回路１６１０が追加されたこと以外は、図４と同様の構成である。この直流電圧付加回路１６１０は、決められた直流電圧の入力の有無を、任意のタイミングで切り替えることができる。
【００８８】
次に、図１５のＡＤコンバータ１４０６の動作について、図１６のタイミングチャートを用いて説明する。ここで、画素１４０２からＡＤコンバータ１４０６にアナログ電気信号を入力するまでの動作と、ＡＤコンバータのＡＤ変換の仕組みは、第１の実施形態と同様であるため説明を省略する。ここでは例として、２個のＡＤコンバータをそれぞれＡＤコンバータａ、ＡＤコンバータｂとし、ＡＤコンバータａを用いた動作を、図１６（ａ）、ＡＤコンバータｂを用いた動作を、図１６（ｂ）を用いて説明する。
【００８９】
最初に、基準成分ΔＶのＡＤ変換について説明する。図１６より、時刻ｔ１７０１において、画素１４０２より基準成分ΔＶが入力される。次に、時刻ｔ１７０２〜ｔ１７０４において、参照電圧ＲＡＭＰを単位時間毎に一定量ずつ変化させる。このとき参照電圧ＲＡＭＰと基準成分ΔＶのアナログ電気信号の比較を行い、電圧が一致する時刻ｔ１７０３を測定する。ここで、参照電圧ＲＡＭＰの単位時間当たりの電圧変化量と、ｔ１７０２〜ｔ１７０３の時間の積が、基準成分ΔＶとしてデジタルデータに変換される。
【００９０】
次に、信号成分ＶｓｉｇのＡＤ変換について説明する。時刻ｔ１７０５において、画素１４０２より信号成分Ｖｓｉｇが入力される。時刻ｔ１７０６において、ＡＤコンバータｂへの入力電圧である参照電圧ＲＡＭＰ２に直流電圧付加回路の電圧を加えて入力する。  
【００９１】
ここで、ＡＤ変換で変換可能な電圧の範囲を入力電圧範囲としたとき、本実施形態では、ＡＤコンバータａ、ｂで入力電圧範囲を上位と下位とに分け、下位をＡＤコンバータａで読み出し、上位をＡＤコンバータｂで読み出す。具体的には、ＡＤコンバータｂは参照電圧ＲＡＭＰ２に直流電圧付加回路の直流電圧を加えて、ＡＤコンバータａとは異なる参照信号オフセット電圧から信号の比較を行う。
【００９２】
次に、時刻ｔ１７０７〜ｔ１７０９において、参照電圧ＲＡＭＰ１，２を単位時間毎に一定量ずつ変化させる。このとき参照電圧ＲＡＭＰ１，２と信号成分Ｖｓｉｇのアナログ電気信号の比較を行い、ＡＤコンバータａ、ｂのどちらかの電圧が一致する時刻ｔ１７０８を測定する。ここで、参照電圧ＲＡＭＰ１，２の単位時間当たりの電圧変化量と、ｔ１７０７〜ｔ１７０８の時間の積が、信号成分Ｖｓｉｇとしてデジタルデータに変換される。ここで求められた２回目の読み出し（Ｖｓｉｇ＋ΔＶ）と１回目の読み出し（ΔＶ）の差分を画素の信号値として出力する。
【００９３】
ＡＤ変換が終了したら、時刻ｔ１７１０にて参照電圧ＲＡＭＰ２の直流電圧付加回路の直流電圧の入力を停止することで、参照電圧ＲＡＭＰ１と参照電圧ＲＡＭＰ２を同じ電圧にする。
【００９４】
次に、図１３の撮像素子を用いた場合の、行に沿った方向に１／２間引いて読み出す駆動方法について説明する。従来の撮像素子では、画素１４０２の信号は、画素１４０２の各列のＡＤコンバータがＡＤ変換を行っていた。そのため、行に沿った方向の間引き量が多くなるにつれ、画素信号の読み出しに使用しないＡＤコンバータが余っていた。しかし、本実施形態では、列間引き読み出し駆動を行う場合には、間引かれた列のＡＤコンバータ１４０６も使用して読み出しを行う。こうすることで、列間引き量に応じて１度に(同時に)ＡＤ変換を行う行を増やすことができる。
【００９５】
次に、行に沿った方向に１／２間引き読み出し駆動を行う際の、具体的な動作について、図１７を用いて説明する。まず、１行目の画素１４０２の基準成分ΔＶのアナログ電気信号をＡＤコンバータ１４０６に入力する。ｔ１８０１において、行選択信号Ｐｖ１と、ＡＤＣＴｒ１〜６と行Ｔｒ１〜行Ｔｒ５のうちの行Ｔｒ１、３、５がＨＩＧＨとなる。行選択信号Ｐｖ１がＨＩＧＨになることで、１行目にある画素１１、１３、１５の基準成分ΔＶのアナログ電気信号が各列の列出力線１４０５に出力される。また、ＡＤＣＴｒ１〜６と行Ｔｒ１、３、５がＨＩＧＨになることで、画素信号を読み出す画素の列の垂直出力線のアナログ電気信号は、読み出し画素の列と、読み出し画素の列と行Ｔｒで接続された列のＡＤコンバータ１４０６へ出力される。
【００９６】
次にｔ１８０２において、１行目の画素１４０２とＡＤコンバータ１４０６の接続を切断し、ＡＤコンバータ１４０６が保持している１行目の画素の基準成分ΔＶのアナログ電気信号の読み出しを開始する。まず、Ｐｖ１とＡＤＣＴｒ１〜６をＬＯＷとする。この制御により、１、２列目のＡＤコンバータが、画素１１の基準成分ΔＶのアナログ電気信号の電圧を保持する。
【００９７】
同様に３、４列目のＡＤコンバータが画素１３の基準成分ΔＶのアナログ電気信号の電圧を保持し、５、６列目のＡＤコンバータが画素１５の基準成分ΔＶのアナログ電気信号の電圧を保持する。そして、ＡＤＣＲＥＳをＨＩＧＨにして、図１６（ａ）、１６（ｂ）のｔ１７０２の動作で１行目の画素の基準成分ΔＶのアナログ電気信号の読み出しを開始する
次にｔ１８０３において、１行目の基準成分ΔＶのアナログ電気信号の読み出しを終了し、信号成分Ｖｓｉｇの読み出しを行う。まず、ＡＤＣＲＥＳをＬＯＷにしてＡＤコンバータ１４０６の基準成分読み出し動作を終了する。
次にｔ１８０１と同様に、行選択信号Ｐｖ１とＡＤＣＴｒ１〜６をＨＩＧＨとする。行選択信号Ｐｖ１をＨＩＧＨとすることで、１行目にある画素１１、１３、１５の信号成分Ｖｓｉｇのアナログ電気信号が各列の列出力線１０５に出力される。また、ＡＤＣＴｒ１〜６がＨＩＧＨになることで、各列の列出力線のアナログ電気信号は各列のＡＤコンバータ１４０６へ出力される。
【００９８】
次にｔ１８０４において、１行目の画素１４０２とＡＤコンバータ１４０６の接続を切断し、ＡＤコンバータの参照信号ＲＡＭＰに直流電圧を加える。まず、Ｐｖ１とＡＤＣＴｒ１〜６をＬＯＷとする。この制御により、１〜６列目のＡＤコンバータが、画素１１、１３、１５の信号成分Ｖｓｉｇのアナログ電気信号の電圧を保持する。そしてＡＤＣＯＦＦＳＥＴをＨＩＧＨにして、図１６のｔ１７０６の動作で各ＡＤコンバータ毎に所望の直流電圧を参照信号ＲＡＭＰへ加える。
【００９９】
次にｔ１８０５において、ＡＤコンバータ１４０６が保持している１行目の画素の信号成分Ｖｓｉｇのアナログ電気信号の読み出しを開始する。ＡＤＣＳＩＧをＨＩＧＨにして、図１６のｔ１７０７の動作で、１行目の画素の信号成分Ｖｓｉｇのアナログ電気信号の読み出しを開始する。次にｔ１８０６において、１行目の画素の信号成分Ｖｓｉｇのアナログ電気信号の読み出しを終了する。ＡＤＣＳＩＧをＬＯＷにしてＡＤコンバータ１４０６の信号成分読み出し動作を終了する。
【０１００】
次にｔ１８０７において、ＡＤコンバータの参照信号ＲＡＭＰに加えられた直流電圧の入力を停止し、２行目の画素１４０２の基準成分ΔＶをＡＤコンバータ１４０６に入力する。Ｔ１８０７において、ＡＤＣＯＦＦＳＥＴをＬＯＷにして、図１６のｔ１７１０の動作で各ＡＤコンバータの参照信号ＲＡＭＰへ加えられた直流電圧の入力をする。
【０１０１】
次に、行選択信号Ｐｖ２と、ＡＤＣＴｒ１〜６と行Ｔｒ１、３、５をＨＩＧＨにする。行選択信号Ｐｖ２がＨＩＧＨになることで、２行目にある画素１１、１３、１５の基準成分ΔＶのアナログ電気信号が各列の列出力線１４０５に出力される。また、ＡＤＣＴｒ１〜６と行Ｔｒ１、３、５がＨＩＧＨになることで、画素信号を読みだす画素の列の列出力線のアナログ電気信号は、読み出し画素の列と、読み出し画素の列と行トランジスタで接続された列のＡＤコンバータ１４０６へ出力される。
【０１０２】
以下、１行目の読み出し動作と同様に基準成分と信号成分の読み出し動作を行う。
【０１０３】
次に図１８を用いて、加算バッファ１９１０により画素信号の加算を行なう場合について説明する。図１８（ａ）で２画素加算の動作を説明する。ここでは、１列＋２列、３列＋４列、５列＋６列の信号をそれぞれ加算して読み出す。
【０１０４】
まず、図１８（ａ）の（２）で１行目の２列ずつ加算された画素信号を１列と２列、３列と４列、５列と６列のＡＤコンバータにそれぞれ入力し、そして、図１８（ａ）の（３）でＡＤコンバータの読み出し動作を開始する。
【０１０５】
以上の動作により、１画素あたり２つのＡＤコンバータを使用することが可能となる。また、図１８（ｂ）では、同様に３画素加算の動作を説明しており、この動作では加算後の信号１つに対して３つのＡＤコンバータを使用することが可能となる。加算バッファの加算平均動作以外の動作については、列間引き読み出し駆動を行う場合と同様であるため、説明を省略する。
【０１０６】
（第３の実施形態）
以下、本発明の第３の実施形態について説明する。図１９は、第３の実施形態に係る固体撮像素子を表す回路図である。画素１７１−１，１７１−２は光電変換により、入射光に基づく信号を出力し、撮像部１７２には画素１７１がＮ行Ｍ列で配置されている。列出力線１７３−１、１７３−２は、行選択部１７４で選ばれた行の画素出力を列毎に出力する。本実施形態の固体撮像素子は、１画素列あたりに２本の列出力線１７３−１、１７３−２を有しており、同じ画素列において１行おきの画素が、交互に列出力線１７３−１、１７３−２に接続される構成になっている。本実施形態では画素１７１−１は出力線１７３−１へ、画素１７１−２は出力線１７３−２へと接続されている。
【０１０７】
列アンプ１７５は列出力線１７３からの信号を入力とし、信号を増幅して列ごとに設けられたＡＤ変換回路１７７へと出力する。各列の列アンプには、列アンプ基準電圧１７６が供給される。クランプＳＷ１１４は信号をクランプする。
【０１０８】
ランプ信号発生回路１１１はランプ信号を発生する。また、ラッチメモリ回路１７８−１，１７８−２はＡＤ変換結果を一時記憶し、デジタル出力線１８０−１、１８０−２へと読み出すことができる。列選択回路１７９は、ラッチメモリ回路を順次選択しデジタル信号を順次、デジタル出力線１１０へと転送する。
【０１０９】
Ｓ信号用のメモリ１７８−１及び出力線１１０−１はＳ信号を記憶して出力し、Ｎ信号用のメモリ１７８−２及び出力線１１０−２はＮ信号を記憶して出力する。また、画素列１３０−１、１３０−２は１画素列単位を示しており、本実施形態では、１画素列に対して列出力線が２本、列アンプが１つ、列ＡＤ変換回路が１つという構成となっている。また、グレイコードカウンタ１１３はグレイコードをカウントし、デジタル処理回路１１２はデジタル処理を行う。
【０１１０】
加算回路１２０は、画素列１３０−１と画素列１３０−２から出力される画素信号を加算することができる。この加算回路１２０は、複数のスイッチと複数の容量で形成されている。そして、スイッチ１２１−１、１２１−２、１２２−１、１２２−２、１２３−１、１２３−２、１２４−１、１２４−２をオンオフすることにより、列出力線１７３−１に出力された画素信号を読み出すか、列出力線１７３−２に出力された画素信号を読み出すか、或いは、列出力線１７３−１または１７３−２に出力された画素信号を隣接する画素列の列出力線１７３−１または１７３−２に出力された画素信号とを加算するかを切り替えることができる。
【０１１１】
本実施形態の特徴は、画素列に対して設けられたＡＤ変換回路１７７と複数の画素列の信号を加算する加算回路１２０と、撮影条件に応じて、加算された画素信号を任意のＡＤ変換回路に入力する切り替えスイッチを有することである。
【０１１２】
ＡＤ変換回路１７７は、差動入力構成のコンパレータとなっていて、＋入力端子には列アンプ１７５の出力信号が入力される。また、−入力端子には、ランプ信号発生回路１１１の出力が入力され、＋入力端子の電圧が−入力端子よりも高い場合にはＨｉｇｈレベルを出力し、＋入力端子の電圧がー入力端子よりも低い場合にはＬｏｗレベルを出力する。  
【０１１３】
ラッチメモリ回路１７８−１、１７８−２は、グレイコードカウンタ１１３のカウント値を、コンパレータの反転タイミングでラッチし記憶を行う、ラッチメモリ回路である。本実施形態では、コンパレータ１７７の出力がＨｉからＬｏに切り替わったときのグレイコードカウンタの出力を保持する。
【０１１４】
図２０は、図１９における画素部１７１の回路構成の一例を示す回路図である。フォトダイオード１５２は、光電変換により入射光に応じた電荷を発生する。転送トランジスタ１５３は、ソースがフォトダイオード１５２、ゲートが転送制御線１６２、ドレインがフローティングディフージョン（以下、ＦＤと表記する）領域１５４にそれぞれ電気的に接続されている。
【０１１５】
ＦＤ領域１５４は、ＰＤ１５２から転送トランジスタ１５３を介して転送された電荷を一時的に保持する領域である。リセットトランジスタ１５５は、ソースがＦＤ領域１５４、ゲートがリセット制御線１６１、ドレインが電源電圧にそれぞれ電気的に接続されている。増幅トランジスタ１５６は、制御電極であるゲートがＦＤ領域１５４、ドレインが電源電圧、ソースが選択トランジスタ１５７にそれぞれ電気的に接続されている。選択トランジスタ１５７は、ゲートが選択制御線１６３、ソースが列出力線１７３、ドレインが増幅トランジスタ１５６のソースに接続されている。
【０１１６】
増幅トランジスタ１５６は、ＦＤ領域１５４に保持された電荷に基づいた信号を、選択トランジスタ１５７を介して列出力線１７３に増幅出力する。リセット制御線１６１、転送制御線１６２、選択制御線１６３は、行選択部１０４にそれぞれ電気的に接続されている。
【０１１７】
なお、図２０において列出力線１７３、リセット制御線１６１、転送制御線１６２、選択制御線１６３については、行選択部１７４の１行目と２行目の駆動を分けて説明するために、１行目には「−１」を付け、２行目には「−２」を付けている。しかし、フォトダイオードなど１５２〜１５７で表わされる素子に関しては同一の動きであるため、各行毎の説明と符号を省略する。
【０１１８】
図２１は、図１９に示した加算回路１２０の拡大図である。図２１において、スイッチ１２１−１、１２３−１、１２１−２、１２３−２はオンの状態であり、スイッチ１２２−１、１２４−１、１２２−２、１２４−２はオフの状態を示している。これらのスイッチは、それぞれ図２１（ｂ）、図２１（ｃ） に示すようにスイッチング制御を行い、オン状態とオフ状態を切り替えることができる。
【０１１９】
図２１（ａ）、図２１（ｂ）、図２１（ｃ）は、それぞれモード毎のスイッチング状態を示しており、 図２１Ａは、列出力線１７３−１に出力された画素信号を読み出すモード、図２１（ｂ）は、列出力線１７３−２に出力された画素信号を読み出すモードである。また図２１（ｃ）は、画素列１３０−１の列出力線１７３−１に出力された画素信号を隣接する画素列１３０−２の列出力線１７３−１に出力された画素信号と加算してＡＤ変換器へ出力するとともに、画素列１３０−１の列出力線１７３−２に出力された画素信号を隣接する画素列１３０−２の列出力線１７３−２に出力された画素信号と加算してＡＤ変換器へ出力するモードである。図２１（ａ）と図２１（ｂ）のモードに対して、列出力線１７３−１の画素信号と列出力線１７３−２の画素信号を同時に読み出すことができるため、高速に読み出すことが可能となる。
【０１２０】
本実施形態では隣接する２列を加算しているが、実施形態はこれに限ったものではなく、一列または複数列離れた列との加算を行っても同様の効果が得られる。また、加算列の組み合わせや、加算の重み付けなどもこれに限ったものではなく、色重心のズレの無い加算なども考えられる。
【０１２１】
図２２は、図１９、図２０、図２１に例示した固体撮像装置の駆動方法を例示したタイミング図である。図２２（ａ）は、加算回路１２０が図２１（ａ）及び図２１（ｂ）のスイッチ接続状態でのタイミングであり、図２２（ｂ）は、加算回路１２０が図２１Ｃの状態でのタイミングである。
【０１２２】
図２２に例示したタイミング図においては、制御パルスをＨｉｇｈレベル（以下、Ｈレベルと表記する）とした場合に、制御パルスが印加されたＭＯＳトランジスタの、ソースとドレイン間が導通する。一方、Ｌｏｗレベル（以下、Ｌレベルと表記する）とした場合には、ソースとドレイン間が電気的に遮断される。なお、Ｌレベルの制御パルスがゲートに印加されることで、ソースとドレイン間が導通するＭＯＳトランジスタを用いた場合には、図２２に示したパルスのＨレベルとＬレベルを反対にすることで、本実施形態と同様の動作をすることができる。
【０１２３】
以下、図２２（ａ）のタイミング図に基づいて、時刻ｔ０から順を追って、本実施形態の固体撮像装置の駆動方法について図１９、図２０、図２１の回路動作を説明する。
【０１２４】
はじめに、時刻ｔ０において、読み出しを行う行の選択制御線１６３−１に出力される選択制御パルスがＨレベルとなり、第１行が読み出し行として選択される。次に、時刻ｔ１において、リセット制御線１６１−１に出力されるリセット制御パルスをＨレベルからＬレベルにすることで、ＦＤ領域１５４をリセットする。これにより列出力線１７３−１の電圧Ｖ１７３は、時刻ｔ１においてリセットレベルに変化する。列出力線の出力が安定した時刻ｔ２において制御パルス１７０をＬレベルにしてクランプ動作を行う。
【０１２５】
その後ｔ３でＡＤ変換を開始する。ここで図２１に示す加算回路１２０のスイッチング動作関係は、図２１（ａ）の状態となっている。したがって、水力出力線１７３−１の出力は、そのまま同列の列アンプ、列ＡＤ変換器へと接続されている。
【０１２６】
ランプの傾きに応じて、時刻ｔ３から電圧Ｖ２０４−は低下する。同時にカウンタ２０２がカウントを開始してカウンタ出力２０３が変化する。波形Ｄ２０３は、このカウンタのデジタルのコードに基づいて、出力値に換算した値を示す。
【０１２７】
時刻ｔ４において、電圧Ｖ２０４−と電圧Ｖ２０４＋が反転したタイミングでコンパレータの出力が反転し、このときのカウンタ値Ｄ２０３を保持する。この保持値がリセットレベルＡＤ変換結果である。ｔ５において、リセットレベルのＡＤ変換が終了し、ランプが初期レベルへと変化する。次に、ｔ６で転送制御線１６１−１に出力される転送制御パルスをＨレベルとし、フォトダイオード１０２で生じた電荷がＦＤ領域１７４に転送され、ｔ７で転送生後パルスがＬレベルとなることで信号レベルが確定する。時刻ｔ８において、ＡＤ変換を開始する。リセットレベルのＡＤ変換と同様に、時刻ｔ９でコンパレータの出力が反転し、このときのカウンタ値Ｄ２０３を保持する。リセットレベルの保持値と信号レベルの保持値の差分図示ＡがＡＤ変換結果となる。この差分処理は、デジタル処理回路１１２で行われる。
【０１２８】
次に、ｔ１０でセレクト制御線１６３−２に出力される選択制御パルスがＨレベルとなり、第２行が読み出し行として選択される。また、セレクト制御線１６３−１、転送制御線１６２−１、リセット制御線１６１−１に出力される制御パルスは、それぞれＬレベルへと戻る。これより先のタイミングでは、選択行が変わり、列出力線１７３−２に画素信号が出力されるようになること以外は動作が同じであるため、説明を省略する。ただし、図２１に示す加算回路１２０のスイッチング動作関係は、図２１（ｂ）の状態となっている。したがって、列出力線１７３−１の出力は、スイッチングで切り替えられて同列の列アンプ、列ＡＤ変換器へと接続されている。
【０１２９】
次に、図２２（ｂ）のタイミング図について説明する。はじめに、時刻ｔ０において、読み出しを行う行の選択制御線１６３−１、１６３−２にそれぞれ出力される選択制御パルスが共にＨレベルとなり、第１行及び第２行が共に読み出し行として選択される。次に、時刻ｔ１において、リセット制御線１６１−１，１６１−２に出力されるリセット制御パルスを共にＨレベルからＬレベルにすることで、ＦＤ領域をリセットする。これにより列出力線１７３−１、１７３−２の電圧Ｖ１７３は、時刻ｔ１においてリセットレベルに変化する。即ち、２行の画素信号を同時に読み出している。
【０１３０】
図２１（ｃ）に示すような加算回路１２０のスイッチング制御により、画素列１３０−１の列出力線１７３−１の画素信号と隣の画素列１３０−２の列出力線１７３−１の画素信号とを容量を介して同一の列アンプに入力している。これにより、画素列１３０−１の列出力線１７３−１の画素信号と隣の画素列１３０−２の列出力線１７３−１の画素信号との加算を行っている。隣の列では、画素列１３０−１の列出力線１７３−２の画素信号と隣の列１３０−２の列出力線１７３−２の画素信号とを容量を介して同一の列アンプに入力している。このように加算した結果をそれぞれの列ＡＤに接続して同時にＡＤ変換することで、二行同時に読み出しを行うことができ、読み出しを高速化している。以下、時刻ｔ２以降は、図２２（ａ）と同様である。
【０１３１】
なお、以下の説明では、画素をＮチャネルトランジスタで構成した例を説明する。画素をＰチャネルトランジスタで構成する場合にも、Ｎチャネルトランジスタで構成する場合に対して電圧の極性を反対にすることによって、本発明を適用することができる。また、ＡＤ変換方式は本実施形態に限ったものではなく、列カウンタを用いたり、逐次比比較方式や、シグマデルタを用いたＡＤ変換であっても、加算回路とＡＤ変換装置への接続を変更できれば同様の効果が得られる。
【０１３２】
（第４の実施形態）
図２３は、第４の実施形態を示す回路図である。第３の実施形態における図１９と同じ回路に関しては同じ番号を付してあるため説明を省略する。本実施形態は列アンプを用いない構成であり、このような構成においても、列出力線１７３−１、列出力線１７３−２のそれぞれの画素信号をスイッチと容量を用いてサンプルホールドを行った後、平均化することで加算平均を行うことができる。以下、本実施形態における駆動方法に関して説明する。
【０１３３】
列出力線１７３−１、１７３−２の画素信号をそれぞれ読み出す場合のスイッチング制御は、第３の実施形態の図２１（ａ）、図２１（ｂ）と同じであるため説明を省略する。列出力線１７３−１、１７３−２の画素信号を加算して読み出す場合の駆動タイミングを図２４に示す。なおスイッチ１２１−１、−２などは同じ動きであるため、タイミングを省略する。
【０１３４】
はじめに、時刻ｔ０において、読み出しを行う行の選択制御線１６３−１、１６３−２にそれぞれ出力される選択制御パルスが共にＨレベルとなり、第１行及び第２行が共に読み出し行として選択される。次に、時刻ｔ１において、リセット制御線１６１−１，１６１−２に出力されるリセット制御パルスを共にＨレベルからＬレベルにすることで、ＦＤ領域をリセットする。これにより列出力線１７３−１、１７３−２の電圧Ｖ１７３は、時刻ｔ１においてリセットレベルに変化する。即ち、２行の画素信号を同時に読み出している。
【０１３５】
この場合、スイッチ１２１−１、１２２−２、１２４−１、１２４−２はオン状態である。したがって容量１２５−１には、画素列１３０−１における列出力線１７３−１の電圧が入力され、容量１２５−２には、出力線１７３−２の電圧が入力される。また、容量１２６−１には、画素列１３０−２における列出力線１７３−１の電圧が、容量１２６−２には、画素列１３０−２における列出力線１７３−２の電圧が、それぞれサンプリングされている。時刻ｔ２において、スイッチ１２１、１２４をオンからオフにすることで、上記列出力線１７３−１、１７３−２のリセットレベルがサンプリングさせる。
【０１３６】
時刻ｔ３において、スイッチ１２３−１、１２３−２がオンになることで、容量１２５−１と容量１２６−１、容量１２５−２と容量１２６−２がショートして、２つの信号が加算平均される。この後、時刻Ｔ４において、スイッチ１２３をオフし、時刻ｔ５からＡＤ変換を開始する。時刻ｔ６以降の動作は第３の実施形態と同じであるため、説明を省略する。
【０１３７】
その後、時刻ｔ７で転送制御線の転送制御パルスをＨレベルにして信号を読み出すが、この場合のスイッチ１２１、１２４のサンプリング動作はリセット信号を出力する場合のｔ１〜ｔ４にかけての動作と同じである。このようにしてスイッチと容量を用いてサンプルホールドと平均化を行うことで加算を行い、加算された加算画素信号を任意のＡＤ変換回路に入力するように切り替えることで、ＡＤ変換を同時に行い読み出しを高速化している。
【０１３８】
（第５の実施形態）
図２５は、第５の実施形態を示す回路図である。本実施形態の固体撮像素子は、１画素列あたりに４本の列出力線１７３−１、１７３−２、１７３−３、１７３−４を有するものである。本実施形態では、同じ画素列において列方向に連続する４行の画素が、それぞれ４本の列出力線１７３−１〜１７３−４の各々に接続されている。行選択回路１７４によって、４行を同時に選択して読み出すことができる。
【０１３９】
したがって、本実施形態では、１画素列に対して上下２つの列アンプおよび列ＡＤ変換回路を設けているが、第３の実施形態等と同様に、加算された加算画素信号を任意の列のＡＤ変換回路に入力するように切り替えることで、ＡＤ変換を同時に行い、読み出しを高速化することができる。
【０１４０】
（第６の実施形態）
図２６は、第６の実施形態を示す回路図である。本実施形態の加算回路１２１は、３列の加算回路であり、画素列１３０−１、１３０−２、１３０−３の３列の列出力線１７３−１の画素信号を加算し、加算された画素信号を画素列１３０−１のＡＤ変換回路１７７へ入力する。また、画素列１３０−１、１３０−２、１３０−３の３列の列出力線１７３−２の画素信号を加算し、加算された画素信号を画素列１３０−２のＡＤ変換回路１７７へ入力している。図２７に加算回路のスイッチの接続状態を示す。他の実施形態と同様に、加算された加算画素信号を任意のＡＤ変換回路に入力するように切り替えることで、ＡＤ変換を同時に行い、読み出しを高速化することができる。
【０１４１】
図２７（ａ）、２７（ｂ）、２７（ｃ）は、それぞれモード毎のスイッチング状態を示しており、 図２７（ａ）は、列出力線１７３−１に出力された画素信号を画素列毎に読み出すモード、図２７（ｂ）は、列出力線１７３−２に出力された画素信号を画素列毎に読み出すモードである。また、図２７（ｃ）は、画素列１３０−１の列出力線１７３−１に出力された画素信号を隣接する画素列１３０−２、１３０−３の列出力線１７３−１にそれぞれ出力された画素信号と加算してＡＤ変換器へ出力し、画素列１３０−１の列出力線１７３−２に出力された画素信号を隣接する画素列１３０−２、１３０−３の列出力線１０３−２に出力された画素信号と加算してＡＤ変換器へ出力するモードである。図２７（ａ）、図２７（ｂ）のモードに対して、列出力線１７３−１と列出力線１７３−２の画素信号を同時に読み出すことができるため、高速に読み出すことが可能となる。
【０１４２】
本実施形態では隣接する２列を加算しているが、実施形態はこれに限ったものではなく、一列または複数列離れた列との加算を行っても同様の効果が得られる。また、加算列の組み合わせや、加算の重み付けなどもこれに限ったものではなく、色重心のズレの無い加算なども考えられる。
【０１４３】
また、画素列１３０−３の列ＡＤ変換回路は使用していないので、動作させずに電力を削減するようにしてもよい。もしくは、さらに列出力線を増やすことで、３行同時に画素信号を読み出した場合のＡＤ変換に用いて、高速化を行っても良い。
（第７の実施形態）
図２８は、第７の実施形態による撮像装置の全体構成を示すブロック図である。撮影レンズ１０１０は被写体の光学像を撮像素子１００に結像させる光学系であり、レンズ駆動回路１００９によってズーム制御、フォーカス制御、絞り制御などが行われる。撮像素子１００は、撮影レンズ１０１０で結像された被写体像を画像信号として取り込むためのものであり、第１〜第６の実施形態で説明した構成のいずれかを有している。信号処理回路１００３は、撮像素子１００から出力される画像信号に各種の補正を行ったり、データを圧縮したりする。タイミング発生回路１００２は、撮像素子１００に駆動タイミング信号を出力する。全体制御・演算回路１００４は各種演算を行うとともに、撮像装置全体を制御する。メモリ回路１００５は画像データを一時的に記憶し、表示回路１００６は各種情報や撮影画像を表示する。記録回路１００７は、画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録回路である。操作回路１００８は、デジタルカメラの操作部材への操作を電気的に受け付けるものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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