(57)【要約】【課題】耐圧が相対的に小さい回路に過度のストレスを与えないようにしながら、耐圧が相対的に大きい回路のバーンインテストを十分に行う。【解決手段】半導体装置は、電源電位ＶＤＤの供給を受ける第１の電源端子と、電源電位ＶＰＰの供給を受ける第２の電源端子と、第１及び第２の内部回路と、バーンインテスト実施中に活性化する試験信号ｖａｒｙ＿ＢｕｒｎＩｎを生成するコマンドデコーダ２１と、試験信号ｖａｒｙ＿ＢｕｒｎＩｎが非活性である場合には、第１及び第２の内部回路の両方に電源電位ＶＤＤに基づいて生成されたアレイ電位ＶＡＲＹを供給する一方、試験信号ｖａｒｙ＿ＢｕｒｎＩｎが活性している場合には、第１の内部回路に電源電位ＶＰＰに基づいて生成されたアレイ電位ＶＡＲＹを供給し、かつ、第２の内部回路に電源電位ＶＤＤを供給する切替回路５０ａ，５０ｂとを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電源電位の供給を受ける第１の電源端子と、
第２の電源電位の供給を受ける第２の電源端子と、
第１及び第２の内部回路と、
試験時に活性化する試験信号を生成する試験信号生成回路と、
前記試験信号が非活性である場合には、前記第１及び第２の内部回路の両方に、前記第１及び第２の電源電位のうちの一方に基づく電源電位を供給する一方、前記試験信号が活性している場合には、前記第１の内部回路に前記第２の電源電位に基づく電源電位を供給し、かつ、前記第２の内部回路に前記第１の電源電位に基づく電源電位を供給する電源電位供給回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記試験信号が非活性である場合に前記第１の電源電位に基づいて内部電源電位を生成する一方、前記試験信号が活性化している場合に前記第２の電源電位に基づいて前記内部電源電位を生成する内部電源電位生成回路をさらに備え、
前記電源電位供給回路は、前記試験信号が非活性である場合には、前記第１及び第２の内部回路の両方に前記内部電源電位を供給し、前記試験信号が活性化している場合には、前記第１の内部回路に前記内部電源電位を供給する一方、前記第２の内部回路に前記第１の電源電位を供給する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記試験信号が非活性である場合及び前記試験信号が活性化している場合のそれぞれについて、前記第１の電源電位の電位レベルは前記第２の電源電位の電位レベルより低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１の電源電位の供給を受ける第１の電源端子と、
第２の電源電位の供給を受ける第２の電源端子と、
第１及び第２の内部回路と、
前記第１の内部回路に接続される第１の電源配線と、
前記第２の内部回路に接続される第２の電源配線と、
試験時に活性化する試験信号を生成する試験信号生成回路と、
前記試験信号が非活性である場合に前記第１の電源配線に前記第１の電源電位に基づく電源電位を供給する一方、前記試験信号が活性化している場合に前記第１の電源配線に前記第２の電源電位に基づく電源電位を供給する第１の電源電位供給回路と、
前記試験信号が非活性である場合に前記第１及び第２の電源配線を互いに接続する一方、前記試験信号が活性化している場合に前記第１及び第２の電源配線を互いに切り離し、かつ、前記第１の電源電位に基づく電源電位を前記第２の電源配線に供給する第２の電源電位供給回路と
を備えることを特徴とする半導体装置。
【請求項５】
前記第２の電源供給回路は、
前記第１及び第２の電源配線を互いに接続する第１のスイッチ素子と、
前記第１の電源端子及び前記第２の電源配線を互いに接続する第２のスイッチ素子とを有し、
前記第１のスイッチ素子は、前記試験信号が非活性である場合に接続状態となる一方、前記試験信号が活性化している場合に非接続状態となるよう構成され、
前記第２のスイッチ素子は、前記試験信号が非活性である場合に非接続状態となる一方、前記試験信号が活性化している場合に接続状態となるよう構成される
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の電源電位供給回路は、前記第１の電源電位に基づいて内部電源電位を生成する第１の内部電源生成回路と、前記第２の電源電位に基づいて前記内部電源電位を生成する第２の内部電源生成回路とを有し、前記試験信号が非活性である場合に前記第１の電源配線に前記第１の内部電源生成回路によって生成された前記内部電源電位を供給する一方、前記試験信号が活性化している場合に前記第１の電源配線に前記第２の内部電源生成回路によって生成された前記内部電源電位を供給する
ことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第２の内部電源生成回路は、前記試験信号が非活性である場合に前記内部電源電位を生成しないよう構成される
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の電源電位供給回路は、前記第１の電源配線と前記第２の内部電源生成回路の間に挿入された第３のスイッチ素子をさらに有し、
前記第３のスイッチ素子は、前記試験信号が非活性である場合に前記第１の電源配線及び前記第２の内部電源生成回路を互いに切り離す一方、前記試験信号が活性化している場合に前記第１の電源配線及び前記第２の内部電源生成回路を互いに接続するよう構成される
ことを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
前記第１の電源電位供給回路は、前記第１の電源配線と前記第１の内部電源生成回路の間に挿入された第４のスイッチ素子をさらに有し、
前記第４のスイッチ素子は、前記試験信号が非活性である場合に前記第１の電源配線及び前記第１の内部電源生成回路を互いに接続する一方、前記試験信号が活性化している場合に前記第１の電源配線及び前記第１の内部電源生成回路を互いに切り離すよう構成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記試験信号の電位レベルを前記第１の電源電位から前記第２の電源電位に変換するレベルシフト回路
をさらに備えることを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記試験信号が非活性である場合及び前記試験信号が活性化している場合のそれぞれについて、前記第１の電源電位の電位レベルは前記第２の電源電位の電位レベルより低いことを特徴とする請求項４乃至１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、耐圧の異なる複数の回路に同じ電源電位を供給する構成を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置では、製造段階での試験のひとつとして、バーンインテストと呼ばれる耐久試験が行われる場合がある。これは、電源電位として通常の使用時よりも高い電圧を印加することにより耐久性に欠ける部分の故障を促進するもので、故障には至っていないが耐久性に欠ける部分（通常動作中に故障する可能性が高い部分）を検出することが可能になる。特許文献１には、バーンインテストの例が開示されている。
【０００３】
ＤＲＡＭに関して具体的な例を挙げると、シリンダタイプのセルキャパシタを用いる場合、シリンダ状に立設された下部電極が製造時に傾いてしまう場合がある。このような下部電極は、出荷時点では隣接する下部電極とショートしていなかったとしても、出荷後の通常動作中に、隣接する下部電極に触れてショートを起こしてしまう場合がある。したがって、耐久性に欠ける部分であると言える。バーンインテストでは、傾いた下部電極と隣接する下部電極との間のショートを意図的に発生させることができるので、傾いた下部電極を検出することが可能になる。
【０００４】
また、近年の半導体装置には、従来内部で生成していた電源電位の一部を外部からの供給に切り替えることにより、回路を簡略化しているものがある。例えば、ＤＤＲ３(Double-Data-Rate3)タイプまでのＤＲＡＭでは、外部から供給される電源電位ＶＤＤを昇圧することによって、主としてワード線の駆動用に用いられる電源電位ＶＰＰを内部的に生成しているが、ＤＤＲ４(Double-Data-Rate4)タイプのＤＲＡＭでは、電源電位ＶＤＤだけでなく電源電位ＶＰＰについても、外部から供給を受けている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−０５９９９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体装置には、耐圧の異なる複数の回路に同じ電源電位を供給しているものがある。具体例としては、上述したＤＤＲ４タイプのＤＲＡＭやモバイルＤＲＡＭなどがある。これらのＤＲＡＭでは、メモリセルアレイに供給されるアレイ電位ＶＡＲＹが、メモリセルアレイの動作を制御する周辺回路の一部（カラムスイッチ、メインアンプイネーブル信号生成回路など）を駆動するためのカラムスイッチ電位ＶＹＳとしても利用されるが、周辺回路の耐圧はメモリセルアレイに比べて小さくなっている。
【０００７】
このような半導体装置において上述したバーンインテストを行う場合には、耐圧が相対的に小さい回路に過度のストレスを与えないよう、印加電圧を設定する必要がある。しかしながら、そうして設定した印加電圧では、耐圧が相対的に大きい回路の試験が不十分となる。
【課題を解決するための手段】
【０００８】
本発明の一側面による半導体装置は、第１の電源電位の供給を受ける第１の電源端子と、第２の電源電位の供給を受ける第２の電源端子と、第１及び第２の内部回路と、試験時に活性化する試験信号を生成する試験信号生成回路と、前記試験信号が非活性である場合には、前記第１及び第２の内部回路の両方に、前記第１及び第２の電源電位のうちの一方に基づく電源電位を供給する一方、前記試験信号が活性している場合には、前記第１の内部回路に前記第２の電源電位に基づく電源電位を供給し、かつ、前記第２の内部回路に前記第１の電源電位に基づく電源電位を供給する電源電位供給回路とを備えることを特徴とする。
【０００９】
本発明の他の一側面による半導体装置は、第１の電源電位の供給を受ける第１の電源端子と、第２の電源電位の供給を受ける第２の電源端子と、第１及び第２の内部回路と、前記第１の内部回路に接続される第１の電源配線と、前記第２の内部回路に接続される第２の電源配線と、試験時に活性化する試験信号を生成する試験信号生成回路と、前記試験信号が非活性である場合に前記第１の電源配線に前記第１の電源電位に基づく電源電位を供給する一方、前記試験信号が活性化している場合に前記第１の電源配線に前記第２の電源電位に基づく電源電位を供給する第１の電源電位供給回路と、前記試験信号が非活性である場合に前記第１及び第２の電源配線を互いに接続する一方、前記試験信号が活性化している場合に前記第１及び第２の電源配線を互いに切り離し、かつ、前記第１の電源電位に基づく電源電位を前記第２の電源配線に供給する第２の電源電位供給回路とを備えることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、試験信号が非活性である場合には、第１及び第２の内部回路に同じ外部電源電位（第１及び第２の電源電位のうちの一方）に基づく電源電位を供給しながらも、試験信号が活性化している場合には、第１の内部回路には第２の電源電位に基づく電源電位を、第２の内部回路には第１の電源電位に基づく電源電位をそれぞれ供給することができる。したがって、耐圧が相対的に小さい回路（第２の内部回路）に過度のストレスを与えないようにしながら、耐圧が相対的に大きい回路（第１の内部回路）のバーンインテストを十分に行うことが可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の好ましい実施の形態による半導体装置１の全体構成を示すブロック図である。
【図２】図１に示した半導体装置１の平面的な構成を示す図である。
【図３】図１に示した半導体装置１のバンクグループＢＧ０に関する構成を示すブロック図である。
【図４】図１に示した半導体装置１に含まれるＶＡＲＹ生成回路４１ａの内部回路を示す回路図である。
【図５】図１に示した半導体装置１に含まれるＶＡＲＹ生成回路４１ａの内部回路の第１の変形例を示す回路図である。
【図６】図１に示した半導体装置１に含まれるＶＡＲＹ生成回路４１ａの内部回路の第２の変形例を示す回路図である。
【図７】図１に示した半導体装置１で用いられる各種電位等の電位レベルの時間変化を示す信号波形図であり、（ａ）は通常動作時の信号波形を、（ｂ）はバーンインテスト実施中の信号波形をそれぞれ示している。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、以下の説明では、通常動作時（バーンインテスト実施中でない場合）の電位とバーンインテスト実施中の電位とを特に区別する必要がある場合、電位を示す符号の末尾にそれぞれ「＿ｎｏｒｍａｌ」「＿ＢｕｒｎＩｎ」を付けて区別する。
【００１３】
本実施の形態による半導体装置１は、１つの半導体チップに集積されたＤＤＲ４タイプのＤＲＡＭであり、図１に示すように、ｎ＋１個のバンクＢＡ０〜ＢＡｎに分割されたメモリセルアレイ３０を備えている。各バンクＢＡｋ（ｋは０〜ｎの整数）は個別にコマンドを実行可能な単位であり、基本的に並行して動作可能である。バンクＢＡ０〜ＢＡｎは、図２に示す４つのバンクグループＢＧ０〜ＢＧ３にグループ化される。これらバンクグループＢＧ０〜ＢＧ３は、図２に示すように、バンクグループＢＧ０，ＢＧ１とバンクグループＢＧ２，ＢＧ３とが、それぞれバンクグループＢＧ０〜ＢＧ３に対応する周辺回路Ｐ１〜Ｐ３を挟んで対向するように配置される。
【００１４】
図示していないが、各バンクＢＡｋには互いに交差する複数のワード線と複数のビット線が設けられており、それらの交点にメモリセルが配置されている。ワード線の選択はロウデコーダ３１ｋによって行われ、ビット線の選択はカラムデコーダ３３ｋによって行われる。ビット線は、センス回路３２ｋ内の対応するセンスアンプにそれぞれ接続されており、カラムデコーダ３３ｋにより選択されたビット線は、対応するセンスアンプを介してデータ制御回路３４に接続される。データ制御回路３４は、ラッチ回路３５を介して入出力回路３６に接続される。入出力回路３６は、データ端子１６を介してデータＤＱの入出力を行う回路ブロックである。
【００１５】
半導体装置１は、データ端子１６の他に、外部端子としてクロック端子１０ａ，１０ｂ、クロックイネーブル端子１１、アドレス端子１２、コマンド端子１３、アラート端子１４、電源端子１５ａ，１５ｂ、データ端子１６、ストローブ端子１７、オンダイターミネーション（ＯＤＴ）端子１８、データマスク（ＤＭ）／データバスインバージョン（ＤＢＩ）端子１９を備えている。
【００１６】
ストローブ端子１７は、外部ストローブ信号ＤＱＳ，／ＤＱＳを入出力するための端子である。外部ストローブ信号ＤＱＳ，／ＤＱＳは、データ端子１６を介して入出力されるデータＤＱの入出力タイミングを規定するための信号であり、リードデータに対応するものとライトデータに対応するものとがある。前者は、入出力回路３６からストローブ端子１７を介して外部に出力される。後者は、外部からストローブ端子１７を介してラッチ回路３５に供給される。なお、本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部ストローブ信号ＤＱＳ，／ＤＱＳは互いに相補の信号である。
【００１７】
クロック端子１０ａ，１０ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子である。クロック信号ＣＫ，／ＣＫも、互いに相補の信号である。クロック端子１０ａ，１０ｂに供給された外部クロック信号ＣＫ，／ＣＫは、クロック生成回路２０及びＤＬＬ回路３７に供給される。クロック生成回路２０は、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号を生成する回路である。生成された内部クロック信号は、コマンドデコーダ２１、コントロールロジック２２、カラムデコーダ３３１〜３３ｎ、データ制御回路３４、及びラッチ回路３５などに供給される。ＤＬＬ回路３７は、外部クロック信号ＣＫ、／ＣＫに基づいて位相制御された出力クロック信号を生成する回路である。出力クロック信号は、入出力回路３６により、リードデータの出力タイミングを規定するタイミング信号として用いられる。
【００１８】
アドレス端子１２は、バンクグループ信号ＢＧ、バンクアドレス信号ＢＡ、及びアドレス信号Ａｄｄｒｅｓｓを含むアドレス信号ＡＤＤの各ビットが供給される複数の端子によって構成される。供給されたアドレス信号ＡＤＤは、ロウコントロール回路２５、カラムコントロール回路２６、モードレジスタ２４、コマンドデコーダ２１などに供給される。
【００１９】
通常、アドレス信号ＡＤＤはメモリセルを特定する信号となる。この場合、バンクグループ信号ＢＧによってバンクグループＢＧｍ（ｍは０〜３の整数）が特定され、バンクアドレス信号ＢＡによって、バンクグループ信号ＢＧにより特定されるバンクグループＢＧｍに含まれる複数のバンクＢＡｋのうちの１つが特定され、アドレス信号Ａｄｄｒｅｓｓによって、バンクグループ信号ＢＧ及びバンクアドレス信号ＢＡにより特定されるバンクＢＡｋ内のメモリセルが特定される。アドレス信号Ａｄｄｒｅｓｓには、ワード線を特定するロウアドレスと、ビット線を特定するカラムアドレスとが含まれ、ロウアドレスはロウコントロール回路２５に、カラムアドレスはカラムコントロール回路２６にそれぞれ供給される。
【００２０】
ロウコントロール回路２５は、ロウアドレスバッファ２５ａ、リフレッシュカウンタ２５ｂ、センスアンプイネーブル信号生成回路２５ｃ、ＶＯＤ（オーバードライブ電位）アライナ２５ｄなどを含む回路ブロックであり、バンクグループ信号ＢＧ及びバンクアドレス信号ＢＡに基づいてバンクＢＡｋを選択するとともに、ロウアドレスに基づいて、選択したバンクＢＡｋ内のロウデコーダ３１ｋを制御する機能を有している。バンクＢＡｋの選択は、バンク選択信号ｂａｎｋ＿ｓｅｌｅｃｔによって行われる。ロウデコーダ３１ｋは、供給されたロウアドレスに基づき、上述したようにワード線の選択を行う。
【００２１】
カラムコントロール回路２６は、カラムアドレスバッファ２６ａ、バーストカウンタ２６ｂ、メインアンプイネーブル信号生成回路２６ｃなどを含む回路ブロックであり、カラムアドレスに基づいてカラムデコーダ３３ｋを制御する機能を有している。カラムデコーダ３３ｋは、供給されたカラムアドレスに基づき、上述したようにビット線の選択を行う。
【００２２】
一方、半導体装置１がモードレジスタセットモードにエントリーしている場合のアドレス信号ＡＤＤは、同時期に入力されるコマンド信号に応じた所定の情報を示す信号となる。この場合のアドレス信号ＡＤＤはモードレジスタ２４に供給され、これによってモードレジスタ２４の内容が更新される。
【００２３】
コマンド端子１３は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、アクト信号／ＡＣＴ、パリティ信号ＰＲＴ、リセット信号ＲＥＳＥＴ＿Ｎ、及びバウンダリスキャン信号ＴＥＮなどの各種コマンド信号ＣＭＤがそれぞれ供給される複数の端子によって構成される。コマンド端子１３に供給されたコマンド信号ＣＭＤはコマンドデコーダ２１に入力され、コマンドデコーダ２１によって各種内部コマンドに変換される。コマンドデコーダ２１が生成した各種内部コマンド信号は、コントロールロジック２２に供給される。コントロールロジック２２は、供給された内部コマンド信号に基づいて、ロウコントロール回路２５、カラムコントロール回路２６などの動作を制御するよう構成される。
【００２４】
バーンインテストを実行する際には、バーンインテストの実施を指示するコマンド信号ＣＭＤが、外部からコマンド端子１３に供給される。コマンドデコーダ２１は、このコマンド信号ＣＭＤを受けて、バーンインテスト実施中であることを示す試験信号ｖａｒｙ＿ＢｕｒｎＩｎを活性化する試験信号生成回路としても機能する。試験信号ｖａｒｙ＿ＢｕｒｎＩｎは、電圧生成回路４０に供給される。
【００２５】
また、コマンドデコーダ２１には、図示しない検証回路が含まれている。検証回路は、パリティ信号ＰＲＴに基づいてアドレス信号ＡＤＤ及びコマンド信号ＣＭＤを検証し、その結果、アドレス信号ＡＤＤ又はコマンド信号ＣＭＤに誤りが存在する場合には、コントロールロジック２２及び出力バッファ２３を介して、アラート端子１４からアラート信号ＡＬＥＲＴ＿Ｎを出力する。
【００２６】
電源端子１５ａ，１５ｂ（第１及び第２の電源端子）は、それぞれ電源電位ＶＤＤ，ＶＰＰ（第１及び第２の電源電位）が供給される端子である。図示していないが、半導体装置１は、この他に接地電位ＶＳＳが供給される電源端子も備えている。なお、上で触れたように、こうして外部から電源電位ＶＰＰの供給を受けるのは、今のところＤＤＲ４タイプのＤＲＡＭに特有である。他に、モバイルＤＲＡＭは、外部から互いに電圧が異なる電源電位ＶＤＤ１，ＶＤＤ２の供給を受けるよう構成される。
【００２７】
電源電位ＶＰＰとして電源端子１５ｂに供給される電位は、通常動作時及びバーンインテスト実施中のそれぞれについて、電源電位ＶＤＤより高い電位レベルの電位である。また、電源電位ＶＰＰ＿ＢｕｒｎＩｎの電位レベルは電源電位ＶＰＰ＿ｎｏｒｍａｌの電位レベルより高くなり、電源電位ＶＤＤ＿ＢｕｒｎＩｎの電位レベルは電源電位ＶＤＤ＿ｎｏｒｍａｌの電位レベルより高くなる。電源電位ＶＰＰは、主にロウデコーダ３１ｋにおいて用いられる。ロウデコーダ３１ｋは、アドレス信号ＡＤＤに基づき選択したワード線を電源電位ＶＰＰの電位レベルに駆動し、これによりメモリセルに含まれるセルトランジスタを導通させる。
【００２８】
電源端子１５ａ，１５ｂを介して供給された電源電位ＶＤＤ，ＶＰＰは、電圧生成回路４０に供給される。電圧生成回路４０は、電源電位ＶＤＤ，ＶＰＰに基づいて各種内部電位を生成する回路ブロックである。電圧生成回路４０によって生成される内部電位には、ＶＰＰＩｎｔ、ＶＡＲＹ、ＶＹＳ、ＶＥＱ、ＶＰＬＴ、ＶＢＬＰ、ＶＢＢ、ＶＫＫ、ＶＢＢＳＡなどがある（後掲する表１を参照）。
【００２９】
アレイ電位ＶＡＲＹ（内部電源電位）は、主にセンス回路３２ｋにおいて用いられる電位である。センス回路３２ｋは、コントロールロジック２２の制御により活性化すると、対応するビット線対の一方をアレイ電位ＶＡＲＹの電位レベル、他方を接地電位ＶＳＳの電位レベルに駆動することにより、読み出されたリードデータの増幅を行う。アレイ電位ＶＡＲＹは、その他にも、ロウコントロール回路２５内のセンスアンプイネーブル信号生成回路２５ｃ及びＶＯＤアライナ２５ｄ、カラムコントロール回路２６内のメインアンプイネーブル信号生成回路２６ｃなどの動作電源としても用いられる。また、カラムスイッチ電位ＶＹＳは、カラムデコーダ３３ｋ内のカラムスイッチの駆動電源である。
【００３０】
以下に示す表１は、通常動作時及びバーンインテスト実施中のそれぞれについて、上記各電位の電位レベルを列記したものである。表１から理解されるように、本実施の形態による半導体装置１では、通常動作時のアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌは電源電位ＶＤＤ＿ｎｏｒｍａｌによって決まる値であり、カラムスイッチ電位ＶＹＳ＿ｎｏｒｍａｌはアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌと同じ値になる。一方、バーンインテスト実施中については、カラムスイッチ電位ＶＹＳ＿ＢｕｒｎＩｎは通常動作時同様電源電位ＶＤＤ＿ＢｕｒｎＩｎによって決まる値となるが、アレイ電位ＶＡＲＹ＿ＢｕｒｎＩｎは電源電位ＶＰＰ＿ＢｕｒｎＩｎによって決まる値となる（下線部）。本発明の第１の特徴はアレイ電位ＶＡＲＹ及びカラムスイッチ電位ＶＹＳの電位をこのように設定する点にあり、後ほど別途詳しく説明する。その他の電位の設定は、背景技術によるＤＲＡＭと同様である。
【００３１】
【表１】
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【００３２】
ＯＤＴ端子１８は、終端信号ＯＤＴが供給される端子である。終端信号ＯＤＴは入出力回路３６に含まれる図示しない出力バッファを終端抵抗器として使用する場合に活性化される信号であり、ＯＤＴ端子１８から入出力回路３６に供給される。
【００３３】
ＤＭ／ＤＢＩ端子１９は、データマスク信号ＤＭ又はデータバスインバージョン信号ＤＢＩが供給される端子である。データマスク信号ＤＭは、ライトデータ及びリードデータの一部をマスクする場合に活性化される信号であり、データバスインバージョン信号ＤＢＩは、ＤＤＲ４で追加されたＤＢＩ技術によりリードデータが反転された場合に活性化される信号である。データマスク信号ＤＭ及びデータバスインバージョン信号ＤＢＩともに、ＤＭ／ＤＢＩ端子１９から入出力回路３６に供給される。
【００３４】
以上、本実施の形態による半導体装置１の全体構造について説明した。次に、本発明の特徴部分に着目して、より詳細に説明を進める。なお、以下の説明では、図２に示したバンクグループＢＧ０及び周辺回路Ｐ０に着目して説明するが、他のバンクグループＢＧ１〜ＢＧ３及び周辺回路Ｐ０〜Ｐ３についても同様である。
【００３５】
図３に示すように、バンクグループＢＧ０には、バンクＢＡ０〜ＢＡ３と、それぞれ図１に示したカラムデコーダ３３０〜３３３に含まれるカラムスイッチ３３ａ０〜３３ａ３と、図１に示したロウコントロール回路２５に含まれるセンスアンプイネーブル信号生成回路２５ｃ及びＶＯＤアライナ２５ｄと、図１に示したカラムコントロール回路２６に含まれるメインアンプイネーブル信号生成回路２６ｃとが含まれる。センスアンプイネーブル信号生成回路２５ｃ、ＶＯＤアライナ２５ｄ、及びメインアンプイネーブル信号生成回路２６ｃは２セット設けられ、一方のセットはバンクＢＡ０，ＢＡ１に対応し、他方のセットはバンクＢＡ２，ＢＡ３に対応する。また、バンクグループＢＧ０に対応する周辺回路Ｐ０には、電圧生成回路４０及び切替回路５０ａ，５０ｂが含まれる。
【００３６】
周辺回路Ｐ０の設置領域からバンクグループＢＧ０の設置領域にかけては、電源配線ＰＬ１ａ，ＰＬ１ｂ（第１の電源配線）と、電源配線ＰＬ２ａ，ＰＬ２ｂ（第２の電源配線）とが延設されている。電源配線ＰＬ１ａ，ＰＬ１ｂは、周辺回路Ｐ０の接地領域内で電圧生成回路４０に接続される。一方、電源配線ＰＬ２ａ，ＰＬ２ｂは、図１に示した電源端子１５ａ（電源電位ＶＤＤが供給される端子）に接続される。バンクグループＢＧ０の設置領域内においては、電源配線ＰＬ１ａはバンクＢＡ０，ＢＡ２に、電源配線ＰＬ１ｂはバンクＢＡ１，ＢＡ３に、電源配線ＰＬ２ａはカラムスイッチ３３ａ０，３３ａ２に、電源配線ＰＬ２ｂはカラムスイッチ３３ａ１，３３ａ３にそれぞれ接続される。また、電源配線ＰＬ２ａ，ＰＬ２ｂは、センスアンプイネーブル信号生成回路２５ｃ、ＶＯＤアライナ２５ｄ、及びメインアンプイネーブル信号生成回路２６ｃにも接続される。
【００３７】
電圧生成回路４０は、上述したアレイ電位ＶＡＲＹを生成し、電源配線ＰＬ１ａ，ＰＬ１ｂに供給する回路である。電圧生成回路４０には、アレイ電位ＶＡＲＹを生成するＶＡＲＹ生成回路４１ａ，４１ｂと、レベルシフト回路４２とが含まれる。
【００３８】
レベルシフト回路４２は、コマンドデコーダ２１（試験信号生成回路）から、上述した試験信号ｖａｒｙ＿ＢｕｒｎＩｎの供給を受けて動作する回路である。コマンドデコーダ２１は電源電位ＶＤＤで動作する回路であるため、試験信号ｖａｒｙ＿ＢｕｒｎＩｎの電位レベルは電源電位ＶＤＤに等しくなっている。レベルシフト回路４２は、試験信号ｖａｒｙ＿ＢｕｒｎＩｎの電位レベルを電源電位ＶＰＰに変換し、さらに反転させたうえで出力する機能を有している。
【００３９】
ＶＡＲＹ生成回路４１ａ，４１ｂ（内部電源電位生成回路。第１の電源電位供給回路）はそれぞれ、試験信号ｖａｒｙ＿ＢｕｒｎＩｎによってバーンインテスト実施中でないことが示される場合にはＶＤＤ＿ｎｏｒｍａｌに基づいてアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌを生成し、試験信号ｖａｒｙ＿ＢｕｒｎＩｎによってバーンインテスト実施中であることが示される場合には電源電位ＶＰＰ＿ＢｕｒｎＩｎに基づいてアレイ電位ＶＡＲＹ＿ＢｕｒｎＩｎを生成する回路である。ＶＡＲＹ生成回路４１ａ，４１ｂの詳細については、後ほど別途説明する。
【００４０】
切替回路５０ａ（電源電位供給回路。第２の電源電位供給回路）は、電源配線ＰＬ１ａと電源配線ＰＬ２ａを互いに接続するトランジスタ５１ａ（第１のスイッチ素子）と、電源端子１５ａと電源配線ＰＬ２ａの間に挿入されるトランジスタ５２ａ（第２のスイッチ素子）とを含んで構成される。同様に、切替回路５０ｂは、電源配線ＰＬ１ｂと電源配線ＰＬ２ｂを互いに接続するトランジスタ５１ｂ（第１のスイッチ素子）と、電源端子１５ａと電源配線ＰＬ２ｂの間に挿入されるトランジスタ５２ｂ（第２のスイッチ素子）とを含んで構成される。
【００４１】
トランジスタ５１ａ，５１ｂそれぞれのゲート電極には、レベルシフト回路４２の出力信号ｖａｒｙ＿ＢｕｒｎＩｎ＿ｒが供給される。トランジスタ５１ａ，５１ｂは、この出力信号ｖａｒｙ＿ＢｕｒｎＩｎ＿ｒにより、試験信号ｖａｒｙ＿ＢｕｒｎＩｎが非活性であるとき（バーンインテスト実施中でないとき）にオン（接続状態）となり、試験信号ｖａｒｙ＿ＢｕｒｎＩｎが活性化されているとき（バーンインテスト実施中であるとき）にオフ（非接続状態）となるよう制御される。一方、トランジスタ５２ａ，５２ｂそれぞれのゲート電極には、出力信号ｖａｒｙ＿ＢｕｒｎＩｎ＿ｒの反転信号ｖａｒｙ＿ＢｕｒｎＩｎ＿ｔが供給される。トランジスタ５２ａ，５２ｂは、この反転信号ｖａｒｙ＿ＢｕｒｎＩｎ＿ｔにより、試験信号ｖａｒｙ＿ＢｕｒｎＩｎが非活性であるとき（バーンインテスト実施中でないとき）にオフ（非接続状態）となり、試験信号ｖａｒｙ＿ＢｕｒｎＩｎが活性化されているとき（バーンインテスト実施中であるとき）にオン（接続状態）となるよう制御される。
【００４２】
これにより、バーンインテスト実施中でないときには、電源配線ＰＬ１ａと電源配線ＰＬ２ａ、電源配線ＰＬ１ｂと電源配線ＰＬ２ｂがそれぞれ互いに接続され、電源配線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ２ａ，ＰＬ２ｂ及びこれらに接続される各回路のすべてに、電圧生成回路４０によって生成されるアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌ（電源電位ＶＤＤ＿ｎｏｒｍａｌに基づく電源電位）が供給されることになる。一方、バーンインテスト実施中であるときには、電源配線ＰＬ１ａと電源配線ＰＬ２ａ、電源配線ＰＬ１ｂと電源配線ＰＬ２ｂがそれぞれ互いに切り離され、電源配線ＰＬ１ａ，ＰＬ１ｂ及びこれらに接続される各回路にはアレイ電位ＶＡＲＹ＿ＢｕｒｎＩｎ（電源電位ＶＰＰ＿ＢｕｒｎＩｎに基づく電源電位）が供給される一方、電源配線ＰＬ２ａ，ＰＬ２ｂ及びこれらに接続される各回路には、電源端子１５ａから直接電源電位ＶＤＤ＿ＢｕｒｎＩｎ（電源電位ＶＤＤ＿ＢｕｒｎＩｎに基づく電源電位）が供給されることになる。
【００４３】
つまり、本実施の形態による半導体装置１によれば、バーンインテスト実施中でないときには、バンクＢＡ０〜ＢＡ３（以下、「第１の内部回路」と総称する）と、カラムスイッチ３３ａ０〜３３ａ３、センスアンプイネーブル信号生成回路２５ｃ、ＶＯＤアライナ２５ｄ、及びメインアンプイネーブル信号生成回路２６ｃ（以下、「第２の内部回路」と総称する）とに同じ電源電位ＶＤＤ＿ｎｏｒｍａｌに基づくアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌを供給しながらも、バーンインテスト実施中である場合には、第１の内部回路には電源電位ＶＰＰ＿ＢｕｒｎＩｎに基づくアレイ電位ＶＡＲＹ＿ＢｕｒｎＩｎを、第２の内部回路には電源電位ＶＤＤ＿ＢｕｒｎＩｎをそれぞれ供給することが可能になる。したがって、第２の内部回路に過度のストレスを与えないようにしながら、第１の内部回路のバーンインテストを十分に行うことが可能になる。
【００４４】
また、本実施の形態による半導体装置１によれば、電源電位ＶＤＤ＿ＢｕｒｎＩｎを上げずにアレイ電位ＶＡＲＹ＿ＢｕｒｎＩｎを上げることができるので、電源電位ＶＤＤが供給される他の回路に対する影響も回避することが可能になる。
【００４５】
次に、ＶＡＲＹ生成回路４１ａの詳細について説明する。以下ではＶＡＲＹ生成回路４１ａに着目して説明するが、ＶＡＲＹ生成回路４１ｂについても同様である。
【００４６】
図４に示すように、ＶＡＲＹ生成回路４１ａは、それぞれ電源電位ＶＤＤに基づいてアレイ電位ＶＡＲＹを生成するアクティブ時ＶＡＲＹ生成回路４１ａＡ及びスタンバイ時ＶＡＲＹ生成回路４１ａＳ（第１の内部電源生成回路）と、電源電位ＶＰＰに基づいてアレイ電位ＶＡＲＹを生成するバーンインテスト時ＶＡＲＹ生成回路４１ａＢ（第２の内部電源生成回路）と、定電圧回路４１ａＧＤ，４１ａＧＰと、Ｎチャンネル型ＭＯＳトランジスタ４１ａＴｎとを有して構成される。このうち定電圧回路４１ａＧＤは電源電位ＶＤＤの抵抗分割によって得られる定電圧ＶＤＤｒｅｆを出力する回路であり、定電圧回路４１ａＧＰは電源電位ＶＰＰの抵抗分割によって得られる定電圧ＶＰＰｒｅｆを出力する回路である。また、ＶＡＲＹ生成回路４１ａは、ノードｎ１〜ｎ３を有して構成される。ノードｎ１は、電源配線ＰＬ１ａに直接接続される。一方、ノードｎ２，ｎ３はそれぞれ、ノードｎ１を介して電源配線ＰＬ１ａに接続される。図４の例では、ノードｎ１，ｎ２は電気的に同じものである。一方、ノードｎ１，ｎ３の間にはトランジスタ４１ａＴｎが配置される。
【００４７】
アクティブ時ＶＡＲＹ生成回路４１ａＡは、ノードｎ２（＝ノードｎ１）の電位レベルを定電圧ＶＤＤｒｅｆの電位レベルに調整する役割を果たす回路であり、具体的には、コンパレータＣ１、デマルチプレクサＭ１、Ｐチャンネル型ＭＯＳトランジスタＰ１、及びＮチャンネル型ＭＯＳトランジスタＮ１を有して構成される。トランジスタＰ１，Ｎ１は、電源電位ＶＤＤが供給される電源配線と、接地電位ＶＳＳが供給される電源配線との間に直列に接続され、トランジスタＰ１，Ｎ１の接続点は、ノードｎ２に接続される。トランジスタＰ１，Ｎ１の制御端子はそれぞれ、デマルチプレクサＭ１の一方出力端子及び他方出力端子に接続される。コンパレータＣ１の非反転入力端子はノードｎ２に接続され、反転入力端子は定電圧回路４１ａＧＤの出力端に接続され、出力端子はデマルチプレクサＭ１の入力端子に接続される。
【００４８】
アクティブ時ＶＡＲＹ生成回路４１ａＡは、対応するバンクＢＡ０，ＢＡ２が選択されている場合にのみ動作するよう構成される。具体的に説明すると、コンパレータＣ１のイネーブル端子には上述したバンク選択信号ｂａｎｋ＿ｓｅｌｅｃｔが供給されており、これによってコンパレータＣ１は、対応するバンクＢＡ０，ＢＡ２が選択されている場合にのみ動作するよう制御される。
【００４９】
スタンバイ時ＶＡＲＹ生成回路４１ａＳも、ノードｎ２の電位レベルを定電圧ＶＤＤｒｅｆの電位レベルに調整する役割を果たす回路であり、具体的には、コンパレータＣ２及びＰチャンネル型ＭＯＳトランジスタＰ２を有して構成される。トランジスタＰ２は、電源電位ＶＤＤが供給される電源配線と、ノードｎ２との間に接続される。トランジスタＰ２の制御端子は、コンパレータＣ２の出力端子に接続される。コンパレータＣ１の非反転入力端子はノードｎ２に接続され、反転入力端子は定電圧回路４１ａＧＤの出力端に接続される。コンパレータＣ１のイネーブル端子には電源電位ＶＤＤが供給されており、したがってスタンバイ時ＶＡＲＹ生成回路４１ａＳは、対応するバンクＢＡ０，ＢＡ２が選択されているか否かに関わらず動作する。
【００５０】
バーンインテスト時ＶＡＲＹ生成回路４１ａＢは、ノードｎ３の電位レベルを定電圧ＶＰＰｒｅｆの電位レベルに調整する役割を果たす回路であり、具体的には、コンパレータＣ３及びＰチャンネル型ＭＯＳトランジスタＰ３を有して構成される。トランジスタＰ３は、電源電位ＶＰＰが供給される電源配線と、ノードｎ３との間に接続される。トランジスタＰ３の制御端子は、コンパレータＣ３の出力端子に接続される。コンパレータＣ３の非反転入力端子はノードｎ３に接続され、反転入力端子は定電圧回路４１ａＧＰの出力端に接続される。コンパレータＣ３のイネーブル端子には上述した信号ｖａｒｙ＿ＢｕｒｎＩｎ＿ｒの反転信号が供給されており、したがってバーンインテスト時ＶＡＲＹ生成回路４１ａＢは、バーンインテスト実施中にのみ動作する。
【００５１】
トランジスタ４１ａＴｎ（第３のスイッチ素子）は、上述したようにノードｎ１とノードｎ３の間に挿入される。トランジスタ４１ａＴｎの制御端子には、上述した信号ｖａｒｙ＿ＢｕｒｎＩｎ＿ｔが供給される。したがって、トランジスタ４１ａＴｎはバーンインテスト実施中にオンとなり、それ以外の場合にはオフとなる。これにより、バーンインテスト時ＶＡＲＹ生成回路４１ａＢの動作が電源配線ＰＬ１ａの電位レベルに反映されるのは、バーンインテスト実施中のみとなる。
【００５２】
以上説明したように、ＶＡＲＹ生成回路４１ａによれば、バーンインテスト実施中でない場合には、電源配線ＰＬ１ａの電位レベルを定電圧ＶＤＤｒｅｆに調節し、バーンインテスト実施中である場合には、電源配線ＰＬ１ａの電位レベルを定電圧ＶＰＰｒｅｆに調節することが可能になる。
【００５３】
なお、図４の例ではノードｎ１とノードｎ３の間にトランジスタ４１ａＴｎを設けたが、このようにすることは必須ではない。すなわち、上述したようにバーンインテスト時ＶＡＲＹ生成回路４１ａＢはバーンインテスト実施中にのみ動作するように構成されるので、仮にバーンインテスト実施中でないときにノードｎ３がノードｎ２に接続されていたとしても、バーンインテスト時ＶＡＲＹ生成回路４１ａＢの動作が電源配線ＰＬ１ａの電位レベルに影響を与えることはない。したがって、トランジスタ４１ａＴｎを設けなくても構わない。
【００５４】
また、図４の構成では、バーンインテスト実施中、ノードｎ２には電源電位ＶＰＰ＿ＢｕｒｎＩｎに概ね等しい高電位が供給されることになる。しかし、バーンインテスト実施中にはバンク選択信号ｂａｎｋ＿ｓｅｌｅｃｔが活性化されないためアクティブ時ＶＡＲＹ生成回路４１ａＡは動作しない状態であり、また、コンパレータＣ２の出力がハイレベルに固定されるので、スタンバイ時ＶＡＲＹ生成回路４１ａＳも実質的に動作しない状態となる。したがって、ノードｎ２が高電位となっても、電源配線ＰＬ１ａの電位レベルには影響しない。
【００５５】
一方、例えば図５に示す変形例のように、トランジスタ４１ａＴｎに代えてＰチャンネル型ＭＯＳトランジスタ４１ａＴｐを用い、ノードｎ１とノードｎ２の間に挿入することとしてもよい。トランジスタ４１ａＴｐ（第４のスイッチ素子）は、バーンインテスト実施中にオフとなり、それ以外の場合にはオンとなるよう構成される。この構成では、バーンインテスト時ＶＡＲＹ生成回路４１ａＢは常時電源配線ＰＬ１ａに接続されていることになるが、上述したようにバーンインテスト時ＶＡＲＹ生成回路４１ａＢはバーンインテスト実施中にのみ動作するように構成されるので、バーンインテスト実施中でないときにバーンインテスト時ＶＡＲＹ生成回路４１ａＢの動作が電源配線ＰＬ１ａの電位レベルに影響を与えることはない。
【００５６】
また、図４及び図５の例では、バーンインテスト実施中の電源配線ＰＬ１ａの電位レベルを定電圧ＶＰＰｒｅｆ（電源電位ＶＰＰ＿ＢｕｒｎＩｎを抵抗分割することにより得られる電圧）としていたが、電源配線ＰＬ１ａの電位レベルを電源電位ＶＰＰ＿ＢｕｒｎＩｎとしてもよい。この場合、図６に示すように、ノードｎ３に電源電位ＶＰＰ＿ＢｕｒｎＩｎが直接供給されるようにすればよいので、ＶＡＲＹ生成回路４１ａの簡略化が可能になる。
【００５７】
次に、本実施の形態による半導体装置１の動作について、図７（ａ）（ｂ）に示した信号波形図を参照しながら、さらに詳細に説明する。以下の説明では、適宜図１、図３、及び図４も参照する。
【００５８】
まず、図７（ａ）に示すように、通常動作時（バーンインテスト実施中でないとき）には、時刻ｔ０で外部からの電源電位ＶＰＰ＿ｎｏｒｍａｌ，ＶＤＤ＿ｎｏｒｍａｌの供給が開始されると、ＶＡＲＹ生成回路４１ａ，４１ｂがアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌの生成を開始する。こうして生成されるアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌの電位レベルは、図４に示した定電圧ＶＤＤｒｅｆ（電源電位ＶＤＤ＿ｎｏｒｍａｌを抵抗分割することにより得られる電圧）に等しくなる。ＶＡＲＹ生成回路４１ａ，４１ｂからのアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌの出力は、時刻ｔ０から少し遅れた時刻ｔ１から開始される。
【００５９】
この場合、試験信号ｖａｒｙ＿ＢｕｒｎＩｎの状態は非活性で維持されるので、図３に示したトランジスタ５１ａ，５１ｂはオン、トランジスタ５２ａ，５２ｂはオフである。したがって、ＶＡＲＹ生成回路４１ａ，４１ｂによって生成されたアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌは、電源配線ＰＬ１ａ，ＰＬ１ｂ，ＰＬ２ａ，ＰＬ２ｂを介して、上述した第１及び第２の内部回路の両方に供給される。
【００６０】
時刻ｔ１ではバンクセレクト信号ｂａｎｋ＿ｓｅｌｅｃｔが非活性であり、したがって、ＶＡＲＹ生成回路４１ａは図４に示したスタンバイ時ＶＡＲＹ生成回路４１ａＳのみによってアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌを生成する。ＶＡＲＹ生成回路４１ｂについても同様である。一方、時刻ｔ２でバンクＢＡ０〜ＢＡ３が選択されてバンクセレクト信号ｂａｎｋ＿ｓｅｌｅｃｔが活性化されると、ＶＡＲＹ生成回路４１ａではアクティブ時ＶＡＲＹ生成回路４１ａＡの動作もスタートする。ＶＡＲＹ生成回路４１ｂについても同様である。したがって、時刻ｔ２以降、ＶＡＲＹ生成回路４１ａ，４１ｂの電力供給能力が高められることになる。
【００６１】
次に、バーンインテスト実施時には、図７（ｂ）に示すように、まず時刻ｔ０で試験信号ｖａｒｙ＿ＢｕｒｎＩｎが活性化され、同時に外部から電源電位ＶＰＰ＿ＢｕｒｎＩｎ，ＶＤＤ＿ＢｕｒｎＩｎの供給が開始される。上述したように、電源電位ＶＰＰ＿ＢｕｒｎＩｎの電位レベルは電源電位ＶＰＰ＿ｎｏｒｍａｌの電位レベルより高く、電源電位ＶＤＤ＿ＢｕｒｎＩｎの電位レベルは電源電位ＶＤＤ＿ｎｏｒｍａｌの電位レベルより高い。
【００６２】
電源電位ＶＰＰ＿ＢｕｒｎＩｎ，ＶＤＤ＿ＢｕｒｎＩｎの供給開始を受け、ＶＡＲＹ生成回路４１ａ，４１ｂにより、アレイ電位ＶＡＲＹ＿ＢｕｒｎＩｎの生成が開始される。なお、図７（ｂ）に例示しているように、試験信号ｖａｒｙ＿ＢｕｒｎＩｎの電位が所定レベルを上回る時刻ｔ２までの間、ＶＡＲＹ生成回路４１ａ，４１ｂは一時的に、スタンバイ時ＶＡＲＹ生成回路４１ａＳのみによってアレイ電位ＶＡＲＹの生成を行う場合がある。この場合、ＶＡＲＹ生成回路４１ａ，４１ｂは、電源電位ＶＤＤ＿ＢｕｒｎＩｎを抵抗分割することにより得られる電圧ＶＤＤｒｅｆに等しくなるよう、アレイ電位ＶＡＲＹの電位レベルを制御することになる。時刻ｔ２を過ぎると、図４に示したコンパレータＣ３が動作状態となり、トランジスタ４１ａＴｎもオンとなるので、ＶＡＲＹ生成回路４１ａ，４１ｂは、バーンインテスト時ＶＡＲＹ生成回路４１ａＢによるアレイ電位ＶＡＲＹの生成を開始する。この結果としてアレイ電位ＶＡＲＹは、図７（ｂ）に示すように、電源電位ＶＰＰ＿ＢｕｒｎＩｎ−α（電源電位ＶＰＰ＿ＢｕｒｎＩｎを抵抗分割することにより得られる電圧）に等しくなる。
【００６３】
この場合、試験信号ｖａｒｙ＿ＢｕｒｎＩｎが活性化されていることから、トランジスタ５１ａ，５１ｂはオフ、トランジスタ５２ａ，５２ｂはオンとなる。したがって、ＶＡＲＹ生成回路４１ａ，４１ｂによって生成された電源電位ＶＰＰ＿ＢｕｒｎＩｎ−αは、電源配線ＰＬ１ａ，ＰＬ１ｂを介して上述した第１の内部回路にのみ供給され、電源配線ＰＬ２ａ，ＰＬ２ｂ及び第２の内部回路には供給されない。電源配線ＰＬ２ａ，ＰＬ２ｂには電源端子１５ａから電源電位ＶＤＤ＿ＢｕｒｎＩｎが直接供給され、したがって、第２の内部回路に供給されるカラムスイッチ電位ＶＹＳは電源電位ＶＤＤ＿ＢｕｒｎＩｎに等しくなる。
【００６４】
このように、本実施の形態による半導体装置１によれば、バーンインテスト実施中でないときには、第１及び第２の内部回路に同じ電源電位ＶＤＤ＿ｎｏｒｍａｌに基づくアレイ電位ＶＡＲＹ＿ｎｏｒｍａｌが供給される一方、バーンインテスト実施中である場合には、第１の内部回路には電源電位ＶＰＰ＿ＢｕｒｎＩｎに基づくアレイ電位ＶＡＲＹ＿ＢｕｒｎＩｎ（＝電源電位ＶＰＰ＿ＢｕｒｎＩｎ−α）が、第２の内部回路には電源電位ＶＤＤ＿ＢｕｒｎＩｎがそれぞれ供給される。したがって、第２の内部回路に過度のストレスを与えないようにしながら、第１の内部回路のバーンインテストを十分に行うことが可能になる。
【００６５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６６】
例えば、上記各実施の形態では、バーンインテスト実施中、第１の内部回路に電源電位ＶＰＰ＿ＢｕｒｎＩｎに基づいて生成されたアレイ電位ＶＡＲＹ（第２の電源電位に基づく電源電位）を供給し、第２の内部回路に電源電位ＶＤＤ＿ＢｕｒｎＩｎ（第１の電源電位に基づく電源電位）を供給するようにしたが、第１の内部回路に電源電位ＶＤＤ＿ＢｕｒｎＩｎに基づいて生成されたアレイ電位ＶＡＲＹ（第２の電源電位に基づく電源電位）を供給し、第２の内部回路に電源電位ＶＰＰ＿ＢｕｒｎＩｎ（第１の電源電位に基づく電源電位）を供給するようにしてもよい。ただしこの場合、電源電位ＶＰＰ＿ＢｕｒｎＩｎの電位レベルを電源電位ＶＤＤ＿ＢｕｒｎＩｎの電位レベルより低くする必要があるため、本変形例は、メモリセルアレイ３０のバーンインテストと、電源電位ＶＰＰ＿ＢｕｒｎＩｎを使用する他の回路の試験とを同時に実行しない場合に適用することが好適である。
【符号の説明】
【００６７】
１              半導体装置
１０ａ，１０ｂ  クロック端子
１１            クロックイネーブル端子
１２            アドレス端子
１３            コマンド端子
１４            アラート端子
１５ａ，１５ｂ  電源端子
１６            データ端子
１７            ストローブ端子
１８            ＯＤＴ端子
１９            ＤＭ／ＤＢＩ端子
２０            クロック生成回路
２１            コマンドデコーダ
２２            コントロールロジック
２３            出力バッファ
２４            モードレジスタ
２５            ロウコントロール回路
２５ａ          ロウアドレスバッファ
２５ｂ          リフレッシュカウンタ
２５ｃ          センスアンプイネーブル信号生成回路
２５ｄ          ＶＯＤアライナ
２６            カラムコントロール回路
２６ａ          カラムアドレスバッファ
２６ｂ          バーストカウンタ
２６ｃ          メインアンプイネーブル信号生成回路
３０            メモリセルアレイ
３１０〜３１ｎ  ロウデコーダ
３２０〜３２ｎ  センス回路
３３０〜３３ｎ  カラムデコーダ
３３ａ０〜３３ａ３  カラムスイッチ
３４            データ制御回路
３５            ラッチ回路
３６            入出力回路
３７            ＤＬＬ回路
４０            電圧生成回路
４１ａ，４１ｂ  ＶＡＲＹ生成回路
４１ａＡ        アクティブ時ＶＡＲＹ生成回路
４１ａＢ        バーンインテスト時ＶＡＲＹ生成回路
４１ａＧＤ，４１ａＧＰ  定電圧回路
４１ａＳ        スタンバイ時ＶＡＲＹ生成回路
４１ａＴｎ，４１ａＴｐ，Ｐ１〜Ｐ３，Ｎ１  トランジスタ
４２            レベルシフト回路
５０ａ，５０ｂ  切替回路
５１ａ，５１ｂ，５２ａ，５２ｂ  トランジスタ
ＢＡ０〜ＢＡｎ  バンク
ＢＧ０〜ＢＧ３  バンクグループ
Ｃ１〜Ｃ３      コンパレータ
Ｍ１            デマルチプレクサ
ｎ１〜ｎ３      ノード
Ｐ０〜Ｐ３      周辺回路
ＰＬ１ａ，ＰＬ１ｂ，ＰＬ２ａ，ＰＬ２ｂ  電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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