(57)【要約】【課題】本発明は、アレイ基板およびその駆動制御方法並びに表示装置を提供する。【解決手段】アレイ基板は、複数本のゲート線を含む。隣接する２本のゲート線のうち、第１ゲート線は、第１スイッチング装置に接続し、第２ゲート線は、第２スイッチング装置に接続する。前記第１スイッチング装置と前記第２スイッチング装置は、同一の制御線に接続し、かつ同一のゲート駆動出力チャネルに接続する。前記制御線によって前記第１スイッチング装置がオンになるように制御する場合、前記第２スイッチング装置は、オフになる。前記制御線によって前記第２スイッチング装置がオンになるように制御する場合、前記第１スイッチング装置は、オフになる。本発明の技術案によれば、ゲート駆動ＩＣの使用数を効果的に減少し、コストを低減することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数本のゲート線を含むアレイ基板において、
隣接する２本のゲート線のうち、第１ゲート線は、第１スイッチング装置に接続し、第２ゲート線は、第２スイッチング装置に接続し、
前記第１スイッチング装置と前記第２スイッチング装置は、同一の制御線に接続し、かつ同一のゲート駆動出力チャネルに接続し、
前記制御線によって前記第１スイッチング装置がオンになるように制御する場合、前記第２スイッチング装置は、オフになり、
前記制御線によって前記第２スイッチング装置がオンになるように制御する場合、前記第１スイッチング装置は、オフになることを特徴とするアレイ基板。
【請求項２】
請求項１に記載のアレイ基板において、
前記第１スイッチング装置は、第１薄膜トランジスタを含み、前記第１薄膜トランジスタは、ゲートが前記制御線に接続し、
前記第２スイッチング装置は、ＮＯＴゲートおよび第２薄膜トランジスタを含み、前記ＮＯＴゲートの入力端は、前記制御線に接続し、前記ＮＯＴゲートの出力端は、前記第２薄膜トランジスタのゲートに接続することを特徴とするアレイ基板。
【請求項３】
請求項１または２に記載のアレイ基板において、
前記第１薄膜トランジスタと前記第２薄膜トランジスタは、ともにソースが前記ゲート駆動出力チャネルに接続し、
前記第１薄膜トランジスタは、ドレインが前記第１ゲート線に接続し、
前記第２薄膜トランジスタは、ドレインが前記第２ゲート線に接続することを特徴とするアレイ基板。
【請求項４】
請求項１に記載のアレイ基板において、
前記第１スイッチング装置は、ＰＭＯＳトランジスタを含み、
前記第２スイッチング装置は、ＮＭＯＳトランジスタを含み、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、ともにゲートが前記制御線に接続することを特徴とするアレイ基板。
【請求項５】
請求項１または４に記載のアレイ基板において、
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、ともにソースが前記ゲート駆動出力チャネルに接続し、
前記ＰＭＯＳトランジスタは、ドレインが前記第１ゲート線に接続し、
前記ＮＭＯＳトランジスタは、ドレインが前記第２ゲート線に接続することを特徴とするアレイ基板。
【請求項６】
請求項３または５に記載のアレイ基板において、
前記第１ゲート線と前記第２ゲート線は、ともに前記アレイ基板のサブピクセルの薄膜トランジスタに接続し、前記サブピクセルの薄膜トランジスタは、前記アレイ基板のデータ線およびピクセル電極にも接続することを特徴とするアレイ基板。
【請求項７】
請求項６に記載のアレイ基板において、
それぞれのデータ線は、同一色のサブピクセルの薄膜トランジスタに接続し、
隣接する２本のデータ線は、異なる色のサブピクセルの薄膜トランジスタに接続し、
前記第１ゲート線は、隣接する２つの同一色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、
前記第２ゲート線は、隣接する２つの同一色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続することを特徴とするアレイ基板。
【請求項８】
請求項６に記載のアレイ基板において、
隣接する２つの異なる色のサブピクセルの薄膜トランジスタは、同一のデータ線に接続し、
前記第１ゲート線は、前記隣接する２つの異なる色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、
前記第２ゲート線は、前記隣接する２つの異なる色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続することを特徴とするアレイ基板。
【請求項９】
請求項６に記載のアレイ基板において、
隣接する２つの異なる色のサブピクセルの薄膜トランジスタは、同一のデータ線に接続し、
前記第１ゲート線は、同一色のサブピクセルの薄膜トランジスタに接続し、隣接する２つの異なる色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、
前記第２ゲート線は、同一色のサブピクセルの薄膜トランジスタに接続し、隣接する２つの異なる色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続することを特徴とするアレイ基板。
【請求項１０】
請求項１ないし９のいずれか一項に記載のアレイ基板において、
前記制御線は、前記第１スイッチング装置と前記第２スイッチング装置に出力する制御信号のシーケンスがクロックパルス垂直信号のシーケンスと同じであることを特徴とするアレイ基板。
【請求項１１】
請求項１０に記載のアレイ基板において、
前記ゲート駆動出力チャネルの信号のパルス幅は、前記クロックパルス垂直信号のパルス幅の２倍であることを特徴とするアレイ基板。
【請求項１２】
請求項１ないし１１のいずれか一項に記載のアレイ基板に応用するアレイ基板の駆動制御方法において、
前記第１スイッチング装置と前記第２スイッチング装置に制御線を介して電圧信号を出力し、前記電圧信号によって前記第１スイッチング装置にオンさせる場合、前記第２スイッチング装置は、オフになり、前記ゲート駆動出力チャネルから出力する電圧信号は、対応するサブピクセルの薄膜トランジスタに前記第１ゲート線を介して印加され、
前記電圧信号によって前記第２スイッチング装置にオンさせる場合、前記第１スイッチング装置は、オフになり、前記ゲート駆動出力チャネルから出力する電圧信号は、対応するサブピクセルの薄膜トランジスタに前記第２ゲート線を介して印加されることを特徴とするアレイ基板の駆動制御方法。
【請求項１３】
請求項１２に記載のアレイ基板の駆動制御方法において、
前記制御線は、前記第１スイッチング装置と前記第２スイッチング装置に出力する制御信号のシーケンスがクロックパルス垂直信号のシーケンスと同じであることを特徴とするアレイ基板の駆動制御方法。
【請求項１４】
請求項１３に記載のアレイ基板の駆動制御方法において、
前記ゲート駆動出力チャネルの信号のパルス幅は、前記クロックパルス垂直信号のパルス幅の２倍であることを特徴とするアレイ基板の駆動制御方法。
【請求項１５】
請求項１ないし１１のいずれか一項に記載のアレイ基板を含むことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示技術分野に関し、特にアレイ基板およびその駆動制御方法並びに表示装置に関する。
【背景技術】
【０００２】
図１、２、３に示すように、伝統的な液晶パネル駆動構造において、各サブピクセル（例えばサブピクセルＲ、サブピクセルＧまたはサブピクセルＢ）には１本のソース駆動線、１本のゲート駆動線が対応付けられ、行ごとに走査する方式によって、ゲート駆動線は、当該行にあるＴＦＴ（薄膜トランジスタ）スイッチに順にターン・オン電圧を輸送し、対応するソースの電圧が液晶の両側に印加されるようにする。
【０００３】
高解析率のパネルの場合、図１に示す伝統的シングルゲート駆動の液晶パネル駆動構造を用いてもよいし、図２に示すデュアルゲート駆動（dual-gate）の液晶パネル駆動構造を用いてもよい。さらに図３に示すトリプルゲート駆動（triple-gate）などの技術を用いてもよい。図１、２、３に示すように、ゲート駆動線の数が大幅に増加し、対応するゲート駆動ＩＣ（集積回路）の数も増加する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明により解決しようとする技術問題は、アレイ基板およびその駆動制御方法並びに表示装置を提供することによって、ゲート駆動線の数を減少でき、ラージサイズパネル、デュアルゲート駆動（dual-gate）の表示パネルまたはトリプルゲート駆動（triple-gate）の表示パネルに明らかな技術効果を有するようにすることである。
【課題を解決するための手段】
【０００５】
上記技術問題を解決するために、本発明の実施例において、複数本のゲート線を含むアレイ基板を提供する。隣接する２本のゲート線のうち、第１ゲート線は、第１スイッチング装置に接続し、第２ゲート線は、第２スイッチング装置に接続する。前記第１スイッチング装置と前記第２スイッチング装置は、同一の制御線に接続し、かつ同一のゲート駆動出力チャネルに接続する。前記制御線によって前記第１スイッチング装置がオンになるように制御する場合、前記第２スイッチング装置は、オフになる。前記制御線によって前記第２スイッチング装置がオンになるように制御する場合、前記第１スイッチング装置は、オフになる。
【０００６】
前記第１スイッチング装置は、第１薄膜トランジスタを含み、前記第１薄膜トランジスタは、ゲートが前記制御線に接続する。前記第２スイッチング装置は、ＮＯＴゲートおよび第２薄膜トランジスタを含む。前記ＮＯＴゲートの入力端は、前記制御線に接続し、前記ＮＯＴゲートの出力端は、前記第２薄膜トランジスタのゲートに接続する。
【０００７】
前記第１薄膜トランジスタと前記第２薄膜トランジスタは、ともにソースが前記ゲート駆動出力チャネルに接続する。前記第１薄膜トランジスタは、ドレインが前記第１ゲート線に接続し、前記第２薄膜トランジスタは、ドレインが前記第２ゲート線に接続する。
【０００８】
前記第１スイッチング装置は、ＰＭＯＳトランジスタを含む。前記第２スイッチング装置は、ＮＭＯＳトランジスタを含む。前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、ともにゲートが前記制御線に接続する。
【０００９】
前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタは、ともにソースが前記ゲート駆動出力チャネルに接続する。前記ＰＭＯＳトランジスタは、ドレインが前記第１ゲート線に接続し、前記ＮＭＯＳトランジスタは、ドレインが前記第２ゲート線に接続する。
【００１０】
前記第１ゲート線と前記第２ゲート線は、ともに前記アレイ基板のサブピクセルの薄膜トランジスタに接続し、前記サブピクセルの薄膜トランジスタは、前記アレイ基板のデータ線およびピクセル電極にも接続する。
【００１１】
それぞれのデータ線は、同一色のサブピクセルの薄膜トランジスタに接続し、隣接する２本のデータ線は、異なる色のサブピクセルの薄膜トランジスタに接続する。前記第１ゲート線は、隣接する２つの同一色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、前記第２ゲート線は、隣接する２つの同一色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続する。
【００１２】
隣接する２つの異なる色のサブピクセルの薄膜トランジスタは、同一のデータ線に接続する。前記第１ゲート線は、前記隣接する２つの異なる色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、前記第２ゲート線は、前記隣接する２つの異なる色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続する。
【００１３】
隣接する２つの異なる色のサブピクセルの薄膜トランジスタは、同一のデータ線に接続する。前記第１ゲート線は、同一色のサブピクセルの薄膜トランジスタに接続し、隣接する２つの異なる色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、前記第２ゲート線は、同一色のサブピクセルの薄膜トランジスタに接続し、隣接する２つの異なる色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続する。
【００１４】
前記制御線は、前記第１スイッチング装置と前記第２スイッチング装置に出力する制御信号のシーケンスがクロックパルス垂直信号のシーケンスと同じである。
【００１５】
ゲート駆動出力チャネルの信号のパルス幅は、前記クロックパルス垂直信号のパルス幅の２倍である。
【００１６】
本発明の実施例は、上記アレイ基板に応用するアレイ基板の駆動制御方法を更に提供する。該方法において、前記第１スイッチング装置と前記第２スイッチング装置に制御線を介して電圧信号を出力する。前記電圧信号によって前記第１スイッチング装置にオンさせる場合、前記第２スイッチング装置は、オフになり、前記ゲート駆動出力チャネルから出力する電圧信号は、対応するサブピクセルの薄膜トランジスタに前記第１ゲート線を介して印加される。前記電圧信号によって前記第２スイッチング装置にオンさせる場合、前記第１スイッチング装置は、オフになり、前記ゲート駆動出力チャネルから出力する電圧信号は、対応するサブピクセルの薄膜トランジスタに前記第２ゲート線を介して印加される。
【００１７】
前記制御線は、前記第１スイッチング装置と前記第２スイッチング装置に出力する制御信号のシーケンスがクロックパルス垂直信号のシーケンスと同じである。
【００１８】
前記ゲート駆動出力チャネルの信号のパルス幅は、前記クロックパルス垂直信号のパルス幅の２倍である。
【００１９】
本発明の実施例は、上記アレイ基板を含む表示装置を更に提供する。
【発明の効果】
【００２０】
本発明の上記技術案による有益な効果は、以下である。
上記技術案において、隣接する２本のゲート線のうち、第１ゲート線は、第１スイッチング装置に接続し、第２ゲート線は、第２スイッチング装置に接続し、前記第１スイッチング装置と前記第２スイッチング装置は、同一の制御線に接続し、かつ同一のゲート駆動出力チャネルに接続し、前記制御線によって前記第１スイッチング装置がオンになるように制御する場合、前記第２スイッチング装置は、オフになり、前記制御線によって前記第２スイッチング装置がオンになるように制御する場合、前記第１スイッチング装置は、オフになる。それによって、元々有するソース（source）線の数が変わらない前提において、ゲート駆動線の数を半分減らすことができ、ラージサイズパネル、デュアルゲート構造のパネルまたはトリプルゲート構造のパネルなどに明らかな技術効果を有する。
【図面の簡単な説明】
【００２１】
【図１】従来技術における伝統的液晶パネル駆動構造模式図である。
【図２】従来技術における伝統的液晶パネルデュアルゲート駆動構造模式図である。
【図３】従来技術における伝統的液晶パネルトリプルゲート駆動構造模式図である。
【図４】本発明のパネルの第１実施例のゲート駆動回路模式図である。
【図５】本発明のパネルのゲート駆動回路の第１制御シーケンス模式図である。
【図６】本発明のパネルのゲート駆動回路の第２制御シーケンス模式図である。
【図７】本発明の液晶パネル駆動構造模式図である。
【図８】本発明の液晶パネルのデュアルゲート駆動構造模式図である。
【図９】本発明の液晶パネルのトリプルゲート駆動構造模式図である。
【図１０】本発明のゲート駆動回路における制御線の信号シーケンス模式図である。
【図１１】本発明のゲート駆動回路におけるゲート駆動出力チャネルの信号シーケンス模式図である。
【図１２】本発明のピクセル駆動の信号シーケンス模式図である。
【図１３】本発明のパネルの第２実施例のゲート駆動回路模式図である。
【発明を実施するための形態】
【００２２】
本発明の解決しようとする技術問題、技術案およびメリットをより明確にするために、以下、図面および具体的な実施例と結び付けて詳細に記載する。
【００２３】
本発明の実施例によるアレイ基板は、複数本のゲート線を含む。隣接する２本のゲート線のうち、第１ゲート線は、第１スイッチング装置に接続し、第２ゲート線は、第２スイッチング装置に接続する。前記第１スイッチング装置と前記第２スイッチング装置は、同一の制御線に接続し、かつ同一のゲート駆動出力チャネルに接続する。前記制御線によって前記第１スイッチング装置がオンになるように制御する場合、前記第２スイッチング装置は、オフになる。前記制御線によって前記第２スイッチング装置がオンになるように制御する場合、前記第１スイッチング装置は、オフになる。
【００２４】
本発明の該実施例において、隣接するゲート線への制御を１本の制御線で実現することによって、元々有するデータ線の駆動線の数が変わらない前提において、ゲート駆動線の数を半分減らすことができ、ラージサイズパネル、デュアルゲート構造のパネルまたはトリプルゲート構造のパネルなどに明らかな技術効果を有する。
【００２５】
図４に示すように、本発明の第１実施例において、前記第１スイッチング装置は、第１薄膜トランジスタ（ＴＦＴ）１１を含む。前記第１薄膜トランジスタ１１は、ゲートＢが前記制御線１０に接続する。
【００２６】
前記第２スイッチング装置は、ＮＯＴゲート１３および第２薄膜トランジスタ（ＴＦＴ）１２を含む。前記ＮＯＴゲート１３は、入力端が前記制御線１０に接続し、出力端が前記第２薄膜トランジスタ１２のゲートＤに接続する。
【００２７】
また、前記第１薄膜トランジスタ１１と前記第２薄膜トランジスタ１２は、ともにソースＡが前記ゲート駆動出力チャネルＧ１に接続する。前記第１薄膜トランジスタ１１は、ドレインＣが前記第１ゲート線Ｇ１１に接続する。前記第２薄膜トランジスタ１２は、ドレインＥが前記第２ゲート線Ｇ１２に接続する。
【００２８】
上記構造のゲート駆動回路において、隣接する２本のゲート線Ｇ１１とＧ１２は、２つのＴＦＴスイッチ（すなわち上記第１薄膜トランジスタ１１と第２薄膜トランジスタ１２）を介してそれぞれ１本のゲート駆動出力チャネルＧ１に接続する。該２つのＴＦＴスイッチは、制御線１０の制御信号を利用して、そのゲートのオンオフを制御する。
【００２９】
該２本のゲート線に対応するサブピクセルが順次オンになる必要があるため、シーケンス制御上、偶数行のサブピクセルの制御線の制御信号とＴＦＴとの間に逆相のＮＯＴゲート回路を増加する。このようにすると、一つの制御線の制御信号を提供することによって、対応する２行のゲート線のサブピクセルがそれぞれ順にオンになることを保証することができる。すなわち、シーケンスは、図５または図６における点Ｂ（すなわち上記第１薄膜トランジスタ１１のゲート）と点Ｄ（すなわち上記第２薄膜トランジスタ１２のゲート）のシーケンスである。制御線１０の制御信号のシーケンスは、点Ｂのシーケンスとは同じである。
【００３０】
上記アレイ基板の構造において、前記第１ゲート線Ｇ１１と前記第２ゲート線Ｇ１２は、前記アレイ基板のサブピクセル（例えばＲ、Ｇ、Ｂサブピクセル）の薄膜トランジスタ２１と２２にそれぞれ接続する。前記サブピクセルの薄膜トランジスタは、前記アレイ基板のデータ線Ｄ１およびピクセル電極にも接続する。
【００３１】
図５に示すように、点Ａ（すなわち２つのＴＦＴスイッチのソースまたはドレイン）は、ゲート駆動の出力信号であり、２つのサブピクセルの薄膜トランジスタ（ＴＦＴ）にオンさせる信号を含み、それと接続する２行のゲート駆動線をそれぞれ代表する。
【００３２】
制御線１０の制御信号がハイレベル信号である場合、奇数行に対応する第１薄膜トランジスタ１１はオンになる。ゲート駆動出力チャネルＧ１の信号は、対応するサブピクセルの薄膜トランジスタ２１のゲートにゲート線Ｇ１１を介して印加される。制御線１０の制御信号がローレベル信号である場合、偶数行に対応する第２薄膜トランジスタ１２は、逆相回路の作用でオンになる。ゲート駆動出力チャネルＧ１の信号は、偶数行に対応するサブピクセルの薄膜トランジスタ２２のゲートにゲート線Ｇ１２を介して印加される。最終的に、１つのゲート駆動出力チャネルで２行のゲート線駆動を制御する目的を実現した。
【００３３】
このような構造を用いると、伝統的な液晶駆動回路構造の元にゲート駆動ＩＣ（集積回路）の数を大幅に減少することができる。図７、８、９に示す。
【００３４】
図７に示すように、該アレイ基板において、それぞれのデータ線は、同一色のサブピクセルに接続し、隣接する２本のデータ線は、異なる色のサブピクセルに接続する。前記第１ゲート線は、隣接する２つの同一色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、前記第２ゲート線は、隣接する２つの同一色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続する。
【００３５】
図８に示すように、該種類のデュアルゲート駆動構造のアレイ基板において、異なる色のサブピクセルは、同一のデータ線に接続する。前記第１ゲート線は、隣接する２つの異なる色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続し、前記第２ゲート線は、隣接する２つの異なる色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続する。
【００３６】
図９に示すように、該種類のトリプルゲート駆動構造のアレイ基板において、異なる色のサブピクセルは、同一のデータ線に接続する。前記第１ゲート線は、同一色のサブピクセルに接続し、隣接する２つの異なる色のサブピクセルのうちの第１サブピクセルの薄膜トランジスタに接続する。前記第２ゲート線は、同一色のサブピクセルに接続し、隣接する２つの異なる色のサブピクセルのうちの第２サブピクセルの薄膜トランジスタに接続する。
【００３７】
図１、２、３に比較して、ゲート駆動回路の数は元の半分に減少し、同時にソース駆動回路の構造を変えておらず、最終的にゲート駆動ＩＣの数を効果的に減少し、コストを低下させることができる。
【００３８】
４行ピクセルを例とする。該駆動回路信号のシーケンスは、図１０に示す。前記制御線１０は、前記第１スイッチング装置と前記第２スイッチング装置に出力する制御信号のシーケンスがクロックパルス垂直信号（ＣＰＶ信号）のシーケンスと同じである。ＣＰＶ信号とＯＥ（アウトプットイネーブル）信号は、ともによく利用されるゲート制御信号であり、両者のシーケンスを対応的に設定することによって、ゲート駆動出力チャネルＧ１、Ｇ２の信号出力が図１１に示すような波形になる。新規追加する制御線の制御信号のシーケンス設定は、ＣＰＶ信号によって生じ、位相とそれが完全に同じであり、レベルスイッチでそのハイ／ローレベルを変換してＴＦＴがオンになることを駆動できる電圧信号にすればよい。アレイ基板上の元々有する回路設計とともに、図１２に示すピクセル駆動の信号シーケンスを実現することができ、伝統的駆動回路と同一の効果を達することができる。
【００３９】
もちろん、上記ゲート駆動出力チャネルＧ１の信号のシーケンスは、図６の点Ａ信号に示すようになってもよく、ゲート駆動出力チャネルＧ１の信号のパルス幅は、前記ＣＰＶ信号のパルス幅の２倍である。
【００４０】
元２行のピクセルを１行のピクセルに見なして制御を行い、すなわちＡ点信号のパルス幅は、元の２倍になる。外部制御線の信号によって制御される２行のサブピクセルが順次オンになる。すなわち前半において制御線の制御信号はハイレベルであり、第１行のサブピクセルのＴＦＴがオンになる。後半において制御線の制御信号はローレベルに切り替え、第２行のサブピクセルのＴＦＴがオンになる。同じく予期のゲート駆動回路減少の目的を達成できる。
【００４１】
また、図１３に示すように、本発明の第２実施例において、前記第１スイッチング装置は、ＰＭＯＳトランジスタ１１１を含み、前記第２スイッチング装置は、ＮＭＯＳトランジスタ１２１を含み、前記ＰＭＯＳトランジスタ１１１のゲートＢは、前記制御線１０に接続し、前記ＮＭＯＳトランジスタ１２１のゲートＤは、前記制御線１０に接続する。
【００４２】
前記ＰＭＯＳトランジスタ１１１と前記ＮＭＯＳトランジスタ１２１は、ともにソースＡが前記ゲート駆動出力チャネルＧ１に接続し、前記ＰＭＯＳトランジスタは、ドレインＣが前記第１ゲート線Ｇ１１に接続し、前記ＮＭＯＳトランジスタは、ドレインＥが前記第２ゲート線Ｇ１２に接続する。
【００４３】
該種類構造の駆動回路において、制御線の元に、Ｐ／Ｎの２種類のＭＯＳトランジスタで制御を行い、上のほうがＰＭＯＳトランジスタであり、下のほうがＮＭＯＳトランジスタである。他の行がオンになるように制御する場合、現在Ａ点のソースは、ローレベルであり、サブピクセルのＴＦＴのゲート駆動レベルに一致し、制御線の制御信号がその動作状態に影響を与えない。該行がオンになることが必要になる場合、Ａ点からハイレベル信号を出力し、制御線の制御信号がハイレベルである場合、ＰＭＯＳトランジスタがオンになり、Ａ点ターン・オン電圧がＣ点に印加され、第１行のサブピクセルのＴＦＴがオンになるように駆動する。制御線の制御信号がローレベルである場合、ＰＭＯＳトランジスタがオフになり、ＮＭＯＳトランジスタがオンになり、ターン・オン電圧がＥ点に印加され、第２行のサブピクセルのＴＦＴがオンになるように駆動する。該駆動回路は、元の回路設計を簡単化しており、上記第１実施例と同一の技術効果を奏する。
【００４４】
本発明の実施例は、上記のアレイ基板に応用するアレイ基板の駆動制御方法を更に提供する。該方法において、前記第１スイッチング装置と前記第２スイッチング装置に制御線を介して電圧信号を出力する。前記電圧信号によって前記第１スイッチング装置にオンさせる場合、前記第２スイッチング装置は、オフになり、前記ゲート駆動出力チャネルから出力する電圧信号は、対応するサブピクセルの薄膜トランジスタに前記第１ゲート線を介して印加される。前記電圧信号によって前記第２スイッチング装置にオンさせる場合、前記第１スイッチング装置は、オフになり、前記ゲート駆動出力チャネルから出力する電圧信号は、対応するサブピクセルの薄膜トランジスタに前記第２ゲート線を介して印加される。
【００４５】
なお、前記制御線は、前記第１スイッチング装置と前記第２スイッチング装置に出力する制御信号のシーケンスがクロックパルス垂直（ＣＰＶ）信号のシーケンスと同じである。
【００４６】
なお、ゲート駆動出力チャネルの信号のパルス幅は、前記ＣＰＶ信号のパルス幅の２倍である。
【００４７】
本発明の実施例は、上記のアレイ基板を含む表示装置を更に提供する。なお、該アレイ基板は、図７、８、９に示すアレイ基板であってもよいし、もちろん面積がより大きくかつ解析率がより高いアレイ基板であってもよい。
【００４８】
以上の記載は、本発明の好ましい実施形態に過ぎない。なお、本技術分野の当業者にとって、本発明に記載する原理を逸脱することなく、若干の改良および修飾をすることもでき、これらの改良と修飾も本発明の保護範囲に見なされるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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