(57)【要約】【課題】信頼性の高い不揮発性記憶装置を提供する。【解決手段】実施形態の不揮発性記憶装置は、複数の第１配線と、複数の第２配線と、前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に接続された記憶セルであり、記憶層と前記記憶層に接するダイオードと含む前記記憶セルと、前記複数の第１配線のうち選択第１配線を選択し、前記複数の第２配線のうち選択第２配線を選択し、複数の記憶セルから前記選択第１配線と前記選択第２配線の両方に接続される選択記憶セルを選択することができる制御回路と、を備える。前記制御回路は、前記選択第２配線に並列接続された複数の記憶セルのなかで第１抵抗値から前記第１抵抗値よりも低い第２抵抗値にならない記憶セルの数に基づく値が第１規格値より大きいか、前記第１規格値以下かを判断することが可能であり、前記第１規格値よりも大きいと判断された場合、前記選択第２配線を使用禁止にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向にそれぞれが延在する複数の第１配線と、
前記第１方向に対して交差する第２方向にそれぞれが延在する複数の第２配線と、
前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に接続された記憶セルであり、記憶層と前記記憶層に接するダイオードと含む前記記憶セルと、
前記複数の第１配線のうち選択第１配線を選択し、前記複数の第２配線のうち選択第２配線を選択し、複数の記憶セルから前記選択第１配線と前記選択第２配線の両方に接続される選択記憶セルを選択することができる制御回路と、
を備え、
前記制御回路は、前記選択第２配線に並列接続された複数の記憶セルのなかで第１抵抗値から前記第１抵抗値よりも低い第２抵抗値にならない記憶セルの数に基づく値が第１規格値より大きいか、前記第１規格値以下かを判断することが可能であり、
前記制御回路は、前記第１規格値よりも大きいと判断した場合、前記選択第２配線を使用禁止にする不揮発性記憶装置。
【請求項２】
前記制御回路は、前記記憶セルを前記第１抵抗値から前記第２抵抗値にするときに、前記選択記憶セルに第１の電位差を与え、
前記制御回路は、前記第１規格値以下であると判断した場合、選択記憶セルに第１の電位差よりも大きい第２の電位差を与える第１動作を行う請求項１に記載の不揮発性記憶装置。
【請求項３】
前記制御回路は、前記第１動作の後、前記選択第２配線を前記複数の第２配線のうち別の第２配線に置換することが可能な請求項２に記載の不揮発性記憶装置。
【請求項４】
前記制御回路は、書き込み、または、消去動作の際に選択第２配線以外の前記複数の第２配線のいずれかに、非選択電圧を印加し、
前記制御回路は、前記書き込み、または、消去動作の際に前記使用禁止にした第２配線に前記非選択電圧よりも低い第２非選択電圧を印加する請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
【請求項５】
第１方向にそれぞれが延在する複数の第１配線と、
前記第１方向に対して交差する第２方向にそれぞれが延在する複数の第２配線と、
前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に接続された記憶セルであり、記憶層と前記記憶層に接するダイオードと含む前記記憶セルと、
前記複数の第１配線のうち選択第１配線を選択し、前記複数の第２配線のうち選択第２配線を選択し、複数の記憶セルから前記選択第１配線と前記選択第２配線の両方に接続される選択記憶セルを選択することができる前記制御回路部と、
を備え、
前記制御回路は、前記選択第２配線に並列接続された複数の記憶セルのなかで第１抵抗値から前記第１抵抗値よりも高い第２抵抗値にならない不良記憶セルを判別し、
前記制御回路は、前記不良記憶セルのリーク量を測定し、
前記制御回路は、前記リーク量が前記第１規格値よりも大きいと判断した場合、前記記憶セルに接続された第１配線または第２配線を使用禁止にする不揮発性記憶装置。
【請求項６】
前記制御回路は、前記記憶セルを前記第１抵抗値から前記第２抵抗値にするときに、前記選択記憶セルに第１の電位差を与え、
前記制御回路は、前記リーク量が前記第１規格値よりも大きいと判断した場合、前記不良記憶セルに第１の電位差よりも大きい第２の電位差を与える第１動作を行う請求項５に記載の不揮発性記憶装置。
【請求項７】
前記制御回路は、前記第１動作の後、前記選択第２配線を前記複数の第２配線のうち別の第２配線に置換することが可能な請求項６に記載の不揮発性記憶装置。
【請求項８】
前記制御回路は、書き込み、または、消去動作の際に選択第２配線以外の前記複数の第２配線のいずれかに、非選択電圧を印加し、
前記制御回路は、前記書き込み、または、消去動作の際に前記未使用にした第２配線に前記非選択電圧よりも低い第２非選択電圧を印加する請求項５〜７のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
不揮発性記憶装置の１つである抵抗変化型記憶装置は、少なくとも２つの抵抗値（例えば、高抵抗値と低抵抗値）を電気的に切り替えることが可能な記憶装置である。抵抗変化型記憶装置の記憶セルは、互いに交差したビット線とワード線の交点に設けられ、メモリセルアレイを構成している。各記憶セルは、ダイオード等のセレクタを有することができる。さらに、メモリセルアレイを積み重ねることにより多層構造のメモリセルアレイが構成される。多層構造のメモリセルアレイでは、ビット線あるいはワード線が上下の層で共有されている。記憶セルの抵抗状態は、選択されたビット線と選択されたワード線と間に異なる電圧を印加することにより変化させることができる。
【０００３】
しかし、電圧を印加し続けると、セレクタの劣化が生じる可能性がある。劣化したセレクタを有する記憶セルが非選択状態にある場合、その非選択状態の記憶セルにおいてリーク電流が発生する場合がある。そのため、劣化したセレクタを有する記憶セルに接続されたビット線、またはワード線に接続された他の記憶セルを選択状態にしても、選択された記憶セルの両端にかかる電圧が低下し、書き込み不良が発生する可能性がある。従って、劣化したセレクタを有する記憶セルを救済する措置が必要になる。  
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２２５７７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、信頼性の高い不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００６】
実施形態の不揮発性記憶装置は、第１方向にそれぞれが延在する複数の第１配線と、前記第１方向に対して交差する第２方向にそれぞれが延在する複数の第２配線と、前記複数の第１配線のそれぞれと前記複数の第２配線のそれぞれとの間に接続された記憶セルであり、記憶層と前記記憶層に接するダイオードと含む前記記憶セルと、前記複数の第１配線のうち選択第１配線を選択し、前記複数の第２配線のうち選択第２配線を選択し、複数の記憶セルから前記選択第１配線と前記選択第２配線の両方に接続される選択記憶セルを選択することができる制御回路と、を備える。前記制御回路は、前記選択第２配線に並列接続された複数の記憶セルのなかで第１抵抗値から前記第１抵抗値よりも低い第２抵抗値にならない記憶セルの数に基づく値が第１規格値より大きいか、前記第１規格値以下かを判断することが可能であり、前記制御回路は、前記第１規格値よりも大きいと判断した場合、前記選択第２配線を使用禁止にする。
【図面の簡単な説明】
【０００７】
【図１】図１は、第１実施形態に係る抵抗変化メモリを表すブロック図の一例である。
【図２】図２（ａ）は、第１実施形態に係るメモリセルアレイを表す模式的立体図の一例、図２（ｂ）は、第１実施形態に係るメモリセルアレイを表すメモリセルアレイの透過回路図の一例である。
【図３】図３は、第１実施形態に係るメモリセルアレイにおける配線および記憶セルの一例を表す模式的立体図である。
【図４】図４は、第１実施形態に係るメモリセルアレイにおける十字状に発生するセット動作不良の一例を表す模式図である。
【図５】図５は、第１実施形態に係るメモリセルアレイにおける十字状に発生するセット動作不良の一例を表す模式図である。
【図６】図６は、第１実施形態に係るメモリセルアレイにおける十字状に発生するセット動作不良の一例を表す模式図である。
【図７】図７（ａ）〜図７（ｃ）は、第１実施形態に係るメモリセルアレイのセット動作不良の経時変化を表す図の一例である。
【図８】図８は、第１実施形態に係るメモリセルアレイのセット動作不良率の経時変化を表す図の一例である。
【図９】図９は、第１実施形態に係る抵抗変化メモリの駆動方法を表すフロー図の一例である。
【図１０】図１０（ａ）および図１０（ｂ）は、所定のワード線と、所定のワード線に交差する複数のビット線との間にリバース電圧を印加した状態を表す図の一例である。
【図１１】図１１は、第１実施形態に係る抵抗変化メモリの駆動方法を表すフロー図の一例である。
【図１２】図１２は、ダイオードの破壊電圧を表す図の一例である。
【図１３】図１３は、第１実施形態に係るカラム置換を表す模式図の一例である。
【図１４】図１４は、第１実施形態に係るロウ置換を表す模式図の一例である。
【図１５】図１５は、第１実施形態に係る別のカラム置換を表す模式図の一例である。
【図１６】図１６は、第１実施形態に係る別のロウ置換を表す模式図の一例である。
【図１７】図１７（ａ）は、サイクル回数とリセット動作不良（ＲＦＮ）との関係を表す図の一例であり、図１７（ｂ）〜図１７（ｃ）は、不良の記憶セルのアドレスをマップ状に示した図の一例である。
【図１８】図１８は、第２実施形態に係る抵抗変化メモリの駆動方法を表すフロー図の一例である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
【０００９】
（第１実施形態）  
図１〜図３を用いて、第１実施形態に係る抵抗変化メモリの概要について説明する。  
図１は、第１実施形態に係る抵抗変化メモリを表すブロック図の一例である。
【００１０】
抵抗変化メモリ１（不揮発性記憶装置１）は、例えば、クロスポイント型のメモリセルアレイ２を有する。メモリセルアレイ２は、メモリセルアレイ２内の記憶セルが不良になった場合を想定して、リダンダンシー領域２ｒを有する。リダンダンシー領域２ｒには、予備の複数のロウ（ワード線）および予備の複数のカラム（ビット線）が配置されている。
【００１１】
メモリセルアレイ２の第１方向の一端に、第１制御回路３が配置され、第１方向に交差する第２方向の一端に、第２制御回路４が配置される。
【００１２】
第１制御回路３は、例えば、ロウアドレス信号に基づいて、メモリセルアレイ２のロウ（ワード線）を選択する。第２制御回路４は、例えば、カラムアドレス信号に基づいてメモリセルアレイ２のカラム（ビット線）を選択する。
【００１３】
第１制御回路３および第２制御回路４は、メモリセルアレイ２内の記憶層（メモリ素子）に対するデータの書き込み、消去および読み出しを制御する。
【００１４】
抵抗変化メモリ１において、例えば、書き込みをセット動作、消去をリセット動作とよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよい。
【００１５】
例えば、セット状態の抵抗値は、リセット状態の抵抗値よりも低いとする。セット状態からリセット状態にすることを、リセット動作とする。リセット状態からセット状態にすることを、セット動作とする。
【００１６】
また、セット動作において、記憶層が取り得る複数の抵抗値のレベルうち、１つのレベルを選択的に書き込めるようにすることによって、１つの記憶層が多値データ(multi-level data)を記憶する多値抵抗変化メモリであってもよい。
【００１７】
コントローラ５（主制御部５）は、制御信号およびデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。コントローラ５は、抵抗変化メモリ１の外に配置されていてもよい。
【００１８】
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５（または、ホスト等）からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
【００１９】
ステートマシーン８は、コマンドに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドに基づいて、セット／リセット動作および読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
【００２０】
セット／リセット動作および読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１制御回路３および第２制御回路４に入力される。
【００２１】
電位供給回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作および読み出し動作に必要な電圧パルスまたは電流パルスを所定のタイミングで出力する。電位供給回路１０は、パルスジェネレータを含み、コマンドデータおよび制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値およびパルス幅を制御する。
【００２２】
図２は、第１実施形態に係るメモリセルアレイを表す模式的立体図の一例である。
【００２３】
メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、または、半導体基板上の層間絶縁膜である。基板１１が、層間絶縁膜である場合、メモリセルアレイ２の下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、メモリの周辺回路として設けられてもよい。
【００２４】
メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤともよばれる）のスタック構造から構成される。
【００２５】
図２は、一例として、メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１、Ｍ２、Ｍ３、Ｍ４から構成された場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。また、メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。
【００２６】
複数のメモリセルアレイＭ１、Ｍ２、Ｍ３、Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号およびカラムアドレス信号を含んでいる。第１制御回路３および第２制御回路４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１制御回路３および第２制御回路４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上または全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。また、第１制御回路３、第２制御回路４、コマンド・インターフェイス回路６、データ入出力バッファ７、ステートマシーン８、およびアドレスバッファ９の一部、または、総称して「制御回路」と称する場合がある。
【００２７】
メモリセルアレイＭ１は、第１方向および第２方向にアレイ状に配置された複数の記憶セルＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数の記憶セルＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数の記憶セルＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数の記憶セルＣＵ４から構成される。
【００２８】
記憶セルＣＵ１、ＣＵ２、ＣＵ３、ＣＵ４は、それぞれ、直列接続される記憶層と非オーミック素子とから構成される。
【００２９】
基板１１上には、基板１１側から順に、配線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）、配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）、配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）、配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）、配線Ｌ５（ｊ−１）、Ｌ５（ｊ）、Ｌ５（ｊ＋１）が配置される。
【００３０】
基板１１側から奇数番目の配線、即ち、配線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）、配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）および配線Ｌ５（ｊ−１）、Ｌ５（ｊ）、Ｌ５（ｊ＋１）は、第２方向に延びる。
【００３１】
基板１１側から偶数番目の配線、即ち、配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）および配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）は、第２方向に交差する第１方向に延びる。これらの配線は、ワード線またはビット線として用いられる。
【００３２】
最も下の第１番目のメモリセルアレイＭ１は、第１番目の配線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）と第２番目の配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作および読み出し動作において、配線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）および配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３３】
メモリセルアレイＭ２は、第２番目の配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）と第３番目の配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作および読み出し動作において、配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）および配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３４】
メモリセルアレイＭ３は、第３番目の配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）と第４番目の配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作および読み出し動作において、配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）および配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３５】
メモリセルアレイＭ４は、第４番目の配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）と第５番目の配線Ｌ５（ｊ−１）、Ｌ５（ｊ）、Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作および読み出し動作において、配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）および配線Ｌ５（ｊ−１）、Ｌ５（ｊ）、Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００３６】
ここで、配線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）と配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）とが交差する箇所、配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）と配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）とが交差する箇所、配線Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）と配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）とが交差する箇所、配線Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）と配線Ｌ５（ｊ−１）、Ｌ５（ｊ）、Ｌ５（ｊ＋１）とが交差する箇所に、記憶セルＣＵ１、ＣＵ２、ＣＵ３、ＣＵ４がそれぞれ配置される。つまり、クロスポイント型のメモリセルアレイ２は、第３方向に連続して積層される複数の配線の交差する箇所に、記憶セルが配置されている。
【００３７】
スタックされるメモリセルアレイが、絶縁膜によって、各層毎に分離される場合、配線はスタックされるメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線およびビット線としての配線が、設けられる。また、各メモリセルアレイでビット線およびワード線が共有されている。しかし、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、ビット線及びワード線が共有されていなくてもよい。
【００３８】
図２（ｂ）は、図２（ａ）の一層分における、メモリセルアレイの等価回路図の一例である。図２（ｂ）に示すように、ビット線とワード線の間にそれぞれ配置される記憶セルＣＵは、セレクタ１３と抵抗変化素子１２を有している。セレクタ１３は例えばダイオードである。それぞれの記憶セルＣＵにおいて抵抗変化素子１２とセレクタ１３が直列に接続されている。ここで、ダイオードのアノード側がビット線に接続され、カソード側がワード線に接続されている。
【００３９】
また、第２制御回路は複数のセンスアンプＳ／Ａを有している。それぞれのセンスアンプＳ／Ａはビット線に接続されている。なお、複数のビット線で１つのセンスアンプＳ／Ａを共有していても良い。センスアンプＳ／Ａはビット線の電圧、または、電流を検知し、規定値よりも大きいかどうかを判断することができる。
【００４０】
図３は、第１実施形態に係るメモリセルアレイにおける配線および記憶セルの一例を表す模式的立体図の一例である。
【００４１】
ここでは、図２における２つのメモリセルアレイＭ１、Ｍ２内の記憶セルＣＵ１、ＣＵ２を示している。この場合、図２における２つのメモリセルアレイＭ３、Ｍ４内の記憶セルの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内の記憶セルの構成と同じになる。
【００４２】
記憶セルＣＵ１、ＣＵ２は、それぞれ、直列に接続される記憶層（抵抗変化層）２０と非オーミック素子とから構成される。非オーミック素子には、例えば、ダイオード２１（整流素子）が用いられている。
【００４３】
記憶層２０とダイオード２１との接続関係については、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全ての記憶セルについては、記憶層２０とダイオード２１の接続関係が同じであることが必要である。
【００４４】
なお、以下の説明では、一例として、第１方向に延在する配線をビット線とし、第１方向に対して交差する第２方向に延在する配線をワード線とする。ビット線は、例えば、図２に表す配線Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）、Ｌ４（ｉ−１）、Ｌ４（ｉ）、Ｌ４（ｉ＋１）である。また、ビット線を第１配線と呼ぶ。ワード線は、例えば、図２に表す配線Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）、Ｌ３（ｊ−１）、Ｌ３（ｊ）、Ｌ３（ｊ＋１）、Ｌ５（ｊ−１）、Ｌ５（ｊ）、Ｌ５（ｊ＋１）である。また、ワード線を第２配線と呼ぶ。また、ビット線およびワード線の呼称は、上述したように、相互に入れ替えてもよい。
【００４５】
このように、抵抗変化メモリ１は、第１方向にそれぞれが延在する複数のビット線Ｌ２、Ｌ４と、第１方向に対して交差する第２方向にそれぞれが延在する複数のワード線Ｌ１、Ｌ３、Ｌ５と、複数のビット線Ｌ２、Ｌ４のそれぞれと複数のワード線Ｌ１、Ｌ３、Ｌ５のそれぞれとの間に接続された記憶セルＣＵと、複数のビット線Ｌ２、Ｌ４のそれぞれおよび複数のワード線Ｌ１、Ｌ３、Ｌ５のそれぞれに接続された制御回路部（第１制御回路３、第２制御回路４）と、制御回路部に接続されたコントローラ５と、を備える。記憶セルＣＵは、記憶層２０と、記憶層２０に接するダイオード２１と、含む。記憶層２０は、少なくとも２つの抵抗値（例えば、高抵抗状態および低抵抗状態）を電気的に切り替えることが可能な素子である。
【００４６】
第１実施形態に係る抵抗変化メモリ１の具体的な駆動方法を説明する前に、メモリセルアレイにおける十字状に発生するセット動作不良、第１実施形態に係るメモリセルアレイのセット動作不良の経時変化、メモリセルアレイのセット動作不良率の経時変化を説明する。
【００４７】
図４〜図６は、第１実施形態に係るメモリセルアレイにおける十字状に発生するセット動作不良を表す模式図の一例である。
【００４８】
図４〜図６には、一例として、ビット線Ｌ２（ｉ−２）、Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）、Ｌ２（ｉ＋２）と、ワード線Ｌ１（ｊ−２）、Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）、Ｌ１（ｊ＋２）と、が表されている。「ｉ」および「ｊ」は、それぞれ自然数である。
【００４９】
記憶層２０の抵抗の変化は選択されたビット線と選択されたワード線との間に電圧を印加することにより行う。但し、電圧の印加が繰り返されると、ダイオード２１が劣化する可能性がある。以降、劣化したダイオードを劣化ダイオードと称する場合がある。
【００５０】
例えば、図４〜図６には、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ−１）との間に設けられたダイオード２１が劣化した状態が表されている。ここで、劣化した状態とは、ダイオードのセレクタとしての機能が劣化することで、逆バイアス時の電流のカットオフ特性が劣化する場合などである。すなわち、記憶セルが非選択状態にある場合でも、ビット線とワード線との間には逆バイアスが印加されている。ダイオードが劣化していない場合は、リーク電流は殆ど流れない。しかし、ダイオードが劣化している場合は、セレクタとしての機能が劣化しているためリーク電流が発生してしまう。
【００５１】
例えば、図４に表すように、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ＋１）との間に設けられた記憶セルのセット動作ができない現象が起きる。
【００５２】
例えば、制御回路は、記憶セルＣＵを選択するために、記憶セルに接続されるビット線及びワード線を選択することができる。ここで、選択する記憶セルを選択記憶セル、選択されるビット線を選択ビット線、選択されるワード線を選択ワード線と称し、選択ワード線以外のワード線を非選択ワード線、選択ビット線以外のビット線を非選択ビット線と称する。制御回路は、第１制御回路３及び第２制御回路４を制御して、ビット線Ｌ２（ｉ−２）、Ｌ２（ｉ−１）、Ｌ２（ｉ＋１）、Ｌ２（ｉ＋２）のそれぞれと、ワード線Ｌ１（ｊ−２）、Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋２）のそれぞれに、Ｖ１／２の電位を印加する。
【００５３】
この場合、ビット線Ｌ２（ｉ−２）、Ｌ２（ｉ−１）、Ｌ２（ｉ）、Ｌ２（ｉ＋１）、Ｌ２（ｉ＋２）のそれぞれと、ワード線Ｌ１（ｊ−２）、Ｌ１（ｊ−１）、Ｌ１（ｊ）、Ｌ１（ｊ＋１）、Ｌ１（ｊ＋２）のそれぞれとの間の電位差は、０（Ｖ）になり非選択の記憶セルの抵抗値は変化しない。
【００５４】
セット動作では、例えば、制御回路は選択ワード線Ｌ１（ｊ＋１）にＶ１（Ｖ）を印加し、選択ビット線Ｌ２（ｉ）に０（Ｖ）が印加する。この場合、セット動作を行う記憶セルには、Ｖ１（Ｖ）の電圧が印加され、この記憶セルがセット状態に移行する。
【００５５】
ところが、図４に表されるように、選択ビット線には、非選択の記憶セルも接続されている。そして、非選択の記憶セルのうち、選択ビット線Ｌ２（ｉ）に接続されている非選択の記憶セルにはダイオードに電位差Ｖ１／２が逆バイアスとして印加される。ここで、ダイオードが劣化していない場合は、リーク電流は殆ど流れない。しかし、ダイオードが劣化している場合は、逆方向バイアスでも比較的大きなリーク電流が流れてしまう。その結果、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ−１）との間に設けられたダイオード２１リーク電流が流れてしまう。
【００５６】
このため、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ＋１）との間の電位差Ｖ１がリーク電流により小さくなり、セット動作で要される電位差にならない。その結果、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ＋１）との間に設けられた記憶セルのセット動作ができなくなる。また、セット動作ができない記憶セルは、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ＋１）との間に設けられた記憶セルに限らない。例えば、ビット線Ｌ２（ｉ）に接続された他の記憶セルにおいてもセット動作ができなくなる可能性がある。
【００５７】
また、図５に表すように、ビット線Ｌ２（ｉ＋２）とワード線Ｌ１（ｊ−１）との間に設けられた記憶セルのセット動作ができない現象が起きる。これは、非選択の記憶セルのうち、選択ワード線Ｌ１（ｊ−１）に接続されている非選択の記憶セルには電位差Ｖ１／２が逆バイアスとして印加される。ここで、ダイオードが劣化していない場合は、逆方向バイアスが印加されてもリーク電流は殆ど流れない。しかし、ダイオードが劣化している場合は、逆方向バイアスが印加されてもリーク電流が流れてしまう。その結果、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ−１）との間に設けられたダイオード２１にリーク電流が流れてしまう。その結果、ワード線Ｌ１（ｊ−１）の電位が低下してしまう。このため、ビット線Ｌ２（ｉ＋２）とワード線Ｌ１（ｊ−１）との間の電位差がセット動作で要される電位差にならない。
【００５８】
従って、図６に表すように、セット動作ができない記憶セルは、ビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ−１）との間に設けられた記憶セルを起点として、ビット線Ｌ２（ｉ）に接続された記憶セルと、ワード線Ｌ１（ｊ−１）に接続された記憶セルと、にまで広がる。すなわち、メモリセルアレイにおいて十字状に不良発生が起きる。
【００５９】
セット動作の不良発生は、記憶セルへの書き込みおよび消去の回数が増えるほど起き易い傾向にある。
【００６０】
図７（ａ）〜図７（ｃ）は、第１実施形態に係るメモリセルアレイのセット動作不良の経時変化を表す図の一例である。
【００６１】
図７（ａ）〜図７（ｃ）の各図の横軸には、ビット線の番号が表され、縦軸には、ワード線の番号が表されている。図７（ａ）〜図７（ｃ）の各図には、例えば、メモリセルアレイ２の下からＮ段目（Ｎ；自然数）の記憶セルＣＵを含むメモリセルアレイが表されている。
【００６２】
図７（ａ）〜図７（ｃ）の各図は、不良した記憶セルのアドレスをマップ状に示したものである（Fail bit Map）。
【００６３】
また、図７（ａ）〜図７（ｃ）の各図の上側に付されている数字は、書き込みと消去のサイクル回数を示している。サイクル回数とは、例えば、セット動作、リセット動作を１回ずつ繰り返すことを意味する。すなわち、１つの記憶セルがセット動作、リセット動作を１回おこなうと、サイクル回数が１回となる。なお、図７（ａ）〜図７（ｃ）では、全ての記憶セルに対して均等にセット動作、リセット動作を行った場合を示している。例えば、図７（ａ）では全ての記憶セルのサイクル回数がＡ回の時の不良した記憶セルのアドレスをマップ状に示している。ここで、サイクル回数は０＜Ａ＜Ｂ＜Ｃの関係がある。
【００６４】
図７（ａ）〜図７（ｃ）の各図には、セット動作不良が生じた記憶セルが○で表されている。このほか、リセット動作不良が生じた記憶セルがドットで表されている。
【００６５】
図７（ａ）に表すように、サイクル回数がＡ回目では、全てのクロスポイントの所々で、セット動作不良とリセット動作不良が生じている。これは、一定の確率で発生するランダムに発生するランダム不良と考えられる。図７（ｂ）に表すように、サイクル回数がＢ回目になると、あるビット線において、セット動作不良が起きやすくなる。続いて、図７（ｃ）に表すように、サイクル回数がＣ回を超えると、あるビット線のある所定のワード線において、セット動作不良が起きやすくなる。すなわち、メモリセルアレイにおいて十字状にセット動作不良発生が起きている。
【００６６】
セット動作不良は、サイクル回数の増加にともない、十字状にほぼ発生する傾向にある。また、十字状の交点に位置する記憶セルＣＵを中心記憶セルと称する。また、中心記憶セルに接続されるワード線を不良ワード線と称し、中心記憶セルに接続されるビット線を不良ビット線と称する場合がある。
【００６７】
図８は、第１実施形態に係るメモリセルアレイのセット動作不良率の経時変化を表す図の一例である。
【００６８】
図８の横軸には、サイクル回数が表され、縦軸には、不良ワード線に接続された記憶セルのセット動作不良率が表されている。
【００６９】
セット動作不良率とは、複数のワード線のなかの所定のワード線に並列接続された記憶セルに対してセット動作を行った記憶セルの数によって、この所定のワード線のなかでセット動作不良となった記憶セルの数を除算した値を、さらに百分率で表したものである。
【００７０】
図８に表すように、サイクル回数がＤ回を超えたあたりで、セット動作不良率が急峻に増加している。この後、セット動作不良率は減少することなく増加する。そして、セット動作不良率は、その後飽和する。
【００７１】
換言すれば、あるワード線についてのセット動作不良率を検知することによって、不良ワード線を予測することができる。なお、同様のことがビット線に対しても言える。換言すれば、あるビット線についてのセット動作不良率を検知することによって、不良ビット線を予測することができる。また、不良ビット線と不良ワード線が予測できれば、その交点に位置する中心記憶セルも予想できる。
【００７２】
以上説明した状況に基づき、第１実施形態に係る抵抗変化メモリの駆動方法を説明する。
【００７３】
図９は、第１実施形態に係る抵抗変化メモリの駆動方法を表すフロー図の一例である。
【００７４】
第１実施形態と、後述する第２実施形態を含む本実施形態では、スイッチング切り替えによる配線間の接続および不接続の制御、配線の選択、各配線への所定の電位供給の制御、情報の記憶セルへの読み込み、書き込み、および記憶セルの状態の検知、配線の置き換え等が制御回路によって行われる。また、情報の判断、演算、記憶、記憶の読み込みおよび書き込み等も制御回路によって自動的に行われる。
【００７５】
まず、コントローラ５から書き込みコマンド、書き込み／消去データ、選択する記憶セルのアドレスがコマンド・インターフェース回路６、データ入出力バッファ７、アドレスバッファ９にそれぞれ送付される。例えば、選択記憶セルは、メモリセルアレイ２の下からＮ段目のある任意の記憶セルＣＵとする。
【００７６】
その後、制御回路は、コントローラ５から送付されたアドレスに基づいて、複数のワード線および複数のビット線から選択記憶セルに接続された選択ワード線、選択ビット線を選択する。選択記憶セルＣＵがセット動作の時、制御回路は、選択ワード線にセット電圧Ｖを、選択ビット線に電圧０Ｖを印加する。選択記憶セルＣＵがリセット動作の時、制御回路は、選択ワード線にリセット電圧Ｖｒを、選択ビット線に電圧０Ｖを印加する。その結果、選択記憶セルＣＵ間に電位差としてセット電圧（第１電圧）、またはリセット電圧が与えられる。
【００７７】
例えば、セット電圧は、Ｖ１（Ｖ）、リセット電圧は、Ｖ２（Ｖ）とする。ここで、セット電圧はダイオードに対して逆方向に印加され、リセット電圧はダイオードに対して順方向に印加される。また、セット動作時において、非選択のワード線、ビット線には中間電圧のＶ１／２がそれぞれ印加される（ステップＳ１００）。また、リセット動作時において、非選択のメモリセルに加わる電位差がほぼ０Ｖ、または、ダイオードに対して逆バイアスになるように電圧が印加される（ステップＳ１００）。なお、セット電圧とリセット電圧を同極性にすることもできる。また、セット電圧とリセット電圧を同極性にして、電圧を与える時間を変えることにより、セット動作、リセット動作を行うこともできる。
【００７８】
ここで、選択ワード線に接続された選択記憶セルのデータ書き込み／消去が所定の数、例えば、１ページ（２１１２バイト）になるまで書き込み／消去動作が繰り返される。
【００７９】
次に、書き込み動作が行われた記憶セルＣＵに対して、記憶したデータの確認動作が行われる（ステップＳ２００）。
【００８０】
例えば、ステップＳ２００において、選択ワード線に接続された記憶セルＣＵに対してそれぞれの抵抗値が検知される。まず、記憶セルに記憶するデータ（記憶セルをセット状態にするか、リセット状態にするかの情報）は複数のビット線毎に接続されたセンスアンプＳ／Ａのデータラッチに記憶しておくことができる。次に、例えば、制御回路は、ビット線に一定の電圧を与えておき、選択ワード線に読み出し電圧Ｖｒを印加し、ビット線に与えられた電圧の変化により、記憶セルがセット状態かリセット状態かを判別することができる。また、選択ワード線に接続されるビット線を一括で読み出すこともできるし、分割して読み出すこともできる。
【００８１】
例えば、制御回路は、１ページ分のデータを選択記憶セルＣＵから読み出し、これらのデータとデータラッチに記憶されたデータの一致、不一致を検出することにより、書き込み動作が施された記憶セルＣＵに、実際に書き込みが行われたか否かを判断することができる。
【００８２】
つまり、選択ワード線のいずれかに並列接続された複数の記憶セルＣＵのなかでセット電圧を印加しても、その抵抗が高抵抗値から低抵抗値（第２抵抗値）にならない記憶セルの数を、選択ワード線のいずれかに並列接続された複数の記憶セルに対してセット動作を行った記憶セルの数によって除算した除算値が算出される。この除算値は、制御回路によりさらに百分率に換算することができる。
【００８３】
なおステップＳ１００とステップＳ２００の間にベリファイ動作を入れることもできる。ここでベリファイ動作とは、１回のセット／リセット動作で所望のデータが書き込まれなかった場合、再度セット／リセット動作を行う動作である。ここで、規定回数ベリファイ動作を行っても、選択記憶セルがセット状態にならなかった場合をセット動作不良と規定することもできる。
【００８４】
続いて、制御回路は算出した除算値が規定値（Ｘ％）よりも大きいか、規定値（Ｘ％）以下かが判断される（ステップＳ３００）。Ｘ％は、例えば、３０％とする。なお、規格値（Ｘ％）は、第１規格値とする。
【００８５】
除算値が規定値（Ｘ％）以下と判断された場合は、上述した書き込み／消去動作に戻る。そして、次の１ページのデータの書き込み／消去動作を行う。また、除算値が規定値（Ｘ％）より大きいと判断された場合は、ステップＳ４００に移る。
【００８６】
制御回路は、リーク電流の多い記憶セルを特定するため逆方向リーク電流測定を行う（ステップＳ４００）。
【００８７】
逆方向リーク電流測定について、図１０を用いて説明する。図１０（ａ）は、所定のワード線と、所定のワード線に交差する複数のビット線との間にリバース電圧を印加した状態を表す図である。簡易的に４本のワード線と４本のビット線を用いて説明する。
【００８８】
例えば、ワード線Ｌ１（ｊ）、Ｌ１（ｊ−１）、Ｌ１（ｊ−２）、Ｌ１（ｊ−３）のそれぞれ１本ずつ、４Ｖ１（Ｖ）が印加される。この状態、制御回路は、ビット線Ｌ２（５４）〜Ｌ２（７４）のそれぞれに、０（Ｖ）を印加する。
【００８９】
この際、複数のビット線のそれぞれに流れる電流値が計測される。例えば、制御回路はそれぞれのビット線に接続されたセンスアンプを用いて、ビット線に流れる電流（または、電圧降下）を測定する。ここで、制御回路はリーク電流が大きいビット線を判定する（ステップＳ５００）。例えば、図１０（ｂ）に示すように、ビット線電流が第２規格値より大きいリークビット線を判定する。すなわち、制御回路は、リバース電圧を印加したワード線とリークビット線の交点の記憶セルを劣化記憶セルと判定する。
【００９０】
ここで、ワード線Ｌ１（ｊ−１）とビット線Ｌ２（６５）との間に設けられた記憶セルＣＵ中のダイオード２１にリークがある場合は、この記憶セルＣＵ内に流れる電流は、第２規格値を超え、ワード線Ｌ１（ｊ−１）以外とビット線Ｌ２（６５）以外との間に設けられた記憶セルＣＵ内に流れる電流よりも大きくなる。
【００９１】
このように制御回路は、リークが生じている記憶セルＣＵの位置が特定できる。なお、図１０（ｂ）では、制御回路は１本のワード線に電圧を印加しているが、複数のワード線にまとめて、４Ｖ１（Ｖ）を印加してもよい。ここで、制御回路は劣化記憶セルがないと判断した場合は、上述した書き込み／消去動作に戻る。そして、次の１ページのデータの書き込み／消去動作を行う。また、電流値が規定値（spec1）より大きいと判断された場合は、ステップＳ６００、またはステップＳ８００に移る。
【００９２】
次に、電流値が規定値（spec1）よりも大きいと判断された記憶セルＣＵにデータを読み出すときと同じ電圧を与え、記憶セルＣＵ内に流れる電流値を検出する（ステップＳ６００）。
【００９３】
例えば、記憶セルＣＵが低抵抗状態にある場合とは、ダイオード２１がリークしている場合と、記憶層２０が低抵抗状態にある場合と、ダイオード２１がリークしている場合および記憶層２０が低抵抗状態にある場合と、を含む。
【００９４】
しかし、記憶セルＣＵの両端にセット電圧とは逆向きのリセット電圧を印加して記憶セルＣＵが低抵抗状態から高抵抗状態に転じなければ、記憶セルＣＵ中のダイオードがリークしている可能性が高い。
【００９５】
そこで、記憶セルＣＵ中のダイオード２１のみがリークしているか否かを再検知するために、記憶セルＣＵにデータを読み出すときと同じ電圧を与える。そして、記憶セルＣＵ内に流れる電流値を検出する。電流値が高い値を維持する場合は、記憶セルＣＵ中のダイオード２１がリークしていると判断できる。
【００９６】
次に、読み出し電圧を印加したときの電流値が規格値（spec2）よりも大きいか、電流値が規格値（spec2）以下かが判断される（ステップＳ７００）。なお、規格値（spec2）は、第３規格値とする。なお、このステップＳ６００、Ｓ７００は省略することもできる。
【００９７】
次に、制御回路は劣化記憶セルＣＵに接続されたビット線もしくはワード線を、別のビット線もしくはワード線に置換させる（ステップＳ８００）。
【００９８】
ビット線もしくはワード線の置換作業を説明する前に、中心記憶セル高抵抗化作業が行われる。例えば、中心記憶セルを破壊することにより、高抵抗状態から低抵抗状態に遷移しないようにする。
【００９９】
第１実施形態では、電流値が規格値（spec2）よりも大きい中心記憶セルＣＵに、セット電圧と同じ向きでセット電圧より高いリバイス電圧（第４電圧）を印加することにより、記憶セルＣＵの抵抗を低抵抗値よりも上昇させる劣化記憶セル高抵抗化作業を行う。この劣化記憶セル高抵抗化作業は後述するビット線若しくはワード線の置換作業の前に行う。
【０１００】
記憶セルＣＵの抵抗が低抵抗値よりも上昇する理由は、上述したように、高い電圧の印加によって、記憶層２０が低抵抗状態から高抵抗状態になったり、記憶セルＣＵ中のダイオード２１が電気的あるいは熱的なストレスによって破壊（断線）したりするためである。
【０１０１】
図１１は、第１実施形態に係る抵抗変化メモリの駆動方法を表すフロー図の一例である。
【０１０２】
まず、制御回路は、ワード線に劣化ダイオード２１を有する中心記憶セルＣＵにセット電圧と同じ向きでセット電圧より高い高電圧（第４電圧）を印加する。なお、制御回路はビット線に０Ｖを印加する（ステップＳ７１０）。なお、制御回路は、ワード線に劣化ダイオード２１を有する中心記憶セルＣＵにリセット電圧と同じ向き（セット電圧と逆極性）でリセット電圧より高い高電圧を印加することもできる。
【０１０３】
次に、制御回路はセンスアンプを用いて劣化ダイオード２１を有する中心記憶セルＣＵ内に流れる電流の電流値を検知する。その結果、制御回路は電流値が規格値（spec3）より小さいか、電流値が規格値（spec3）以上かを判断する（ステップＳ７２０）。なお、規格値（spec3）は、第４規格値とする。
【０１０４】
電流値が規格値（spec3）以上の場合は、記憶層２０が低抵抗状態から高抵抗状態になっていないか、あるいは、記憶セルが破壊（断線）していないことを意味する。従って、この場合は、高電圧を再度印加する。この作業は記憶セルが破壊するまで繰り返すことができる。
【０１０５】
一方、電流値が規格値（spec3）より小さい場合は、記憶層２０が低抵抗状態から高抵抗状態になっているか、あるいは、記憶セルＣＵが破壊（断線）したことを意味する。従って、この場合は、ビット線もしくはワード線の置換作業に移る。
【０１０６】
図１２は、ダイオードの破壊電圧を表す図の一例である。
【０１０７】
図１２縦軸は、複数のダイオードのうちで破壊が起きたダイオードの確率である。ダイオードは、メモリセルアレイ２に搭載されるものと同じものを想定している。
【０１０８】
図１２の横軸には、記憶セルのダイオードに印加した逆方向バイアス（リバイス電圧）を示し、縦軸には記憶セルのダイオードにリバイス電圧を印加したときに破壊する記憶セルの割合を示している。
【０１０９】
例えば、ダイオードにＥ（Ｖ）の電圧を印加した時点では、約２０％程度のダイオードが破壊されている。さらに、リバース電圧を増加させると、破壊ダイオードの割合がさらに増加する。
【０１１０】
この結果から、ダイオードを破壊するには、１０（Ｖ）以上の電圧を印加することが好ましいという結果が得られた。また、確実にダイオードを破壊するために、複数回リバイス電圧を印加しても良い。例えば、１回目のリバイス電圧印加でダイオードが破壊しない場合、リバイス電圧をステップアップさせる、または、リバイス電圧の印加時間を長くし、２回目のリバイス電圧印加を行うことができる。
【０１１１】
次に、ビット線もしくはワード線の置換作業の具体例を説明する。
【０１１２】
（置換例１）  
図１３は、第１実施形態に係るカラム置換（ビット線置換）を表す模式図の一例である。
【０１１３】
例えば、記憶セルＣＵの抵抗を低抵抗値（第２抵抗値）よりも上昇させた後、中心記憶セルＣＵに接続されたビット線と、別のビット線と、を置換する。
【０１１４】
例えば、中心記憶セルＣＵがビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ−１）との間にあるとする。この場合、ビット線Ｌ２（ｉ）が別のビット線に置き換えられる。別のビット線は、例えば、リダンダンシー領域２ｒに配置されている。
【０１１５】
（置換例２）  
置換例１とは異なりロウ置換を行うものである。
【０１１６】
図１４は、第１実施形態に係るロウ置換を表す模式図の一例である。
【０１１７】
例えば、中心記憶セルＣＵの抵抗を低抵抗値（第２抵抗値）よりも上昇させた後、電流値が規格値（spec2）よりも大きい記憶セルＣＵに接続されたワード線と、別のワード線と、を置換する。
【０１１８】
例えば、電流値が規格値（spec2）よりも大きい記憶セルＣＵがビット線Ｌ２（ｉ）とワード線Ｌ１（ｊ−１）との間にあるとする。この場合、ワード線Ｌ１（ｊ−１）が別のビット線に置き換えられる。別のワード線は、リダンダンシー領域２ｒに配置されている。
【０１１９】
（置換例３）  
中心記憶セルを破壊せずにカラム置換を行う場合の例である。図１５は、第１実施形態に係る別のカラム置換を表す模式図の一例である。
【０１２０】
ここで、中心記憶セルを破壊せずに、カラム置換を行うと、セット動作の時に中心記憶セルからリークが発生して選択ワード線の電圧が低下する可能性がある。そこで、中心記憶セルを破壊しなくても、スペア記憶セルにセット動作／リセット動作を行うことを可能にする例を説明する。例えば、中心記憶セルＣＵに接続されたビット線と、中心記憶セルＣＵに接続されたワード線と、の間に印加される電圧差が他の非選択の記憶セルよりも低くなるように、ビット線にオフセットバイアス電位が印加される。
【０１２１】
具体的には、ビット線Ｌ２（ｉ）と、ワード線Ｌ１（ｊ−１）と、の間に印加される電位差がＶ１／２よりも低くなるように、ビット線Ｌ２（ｉ）にバイアス電位が印加される。例えば、ワード線Ｌ１（ｊ−１）にＶ１（Ｖ）の電位が印加され、ビット線Ｌ２（ｉ）に（Ｖ１（Ｖ）／２）＋αの電位が印加される。これにより、劣化した記憶セルＣＵ内の電位差は（Ｖ１（Ｖ）／２）−αとなり、ワード線Ｌ１（ｊ−１）に接続される非選択の記憶セルＣＵよりも電位差が小さくなる。その結果、中心記憶セルＣＵの逆方向リーク電流が抑制される。ここでαは、選択ビット線に接続された他の非選択記憶セルに順方向電流が流れることによる誤セット／誤リセットが生じない値に調整する。
【０１２２】
つまり、カラム置換のリダンダンシーを行う際に、劣化した記憶セルＣＵを高抵抗状態にせずに、不良の記憶セルへの書き込み時に逆方向リーク電流が抑制されるようにオフセットバイアスがビット線Ｌ２（ｉ）に印加される。
【０１２３】
（置換例４）  
中心記憶セルを破壊せずにロウ置換を行う場合の例である。
【０１２４】
ここで、中心記憶セルを破壊せずに、ロウ置換を行うと、セット動作の時に中心記憶セルからリークが発生して選択ビット線の電圧が上昇する可能性がある。そこで、中心記憶セルを破壊しなくても、スペア記憶セルにセット動作／リセット動作を行うことを可能にする例を説明する。
【０１２５】
図１６は、第１実施形態に係る別のロウ置換を表す模式図の一例である。
【０１２６】
例えば、中心記憶セルＣＵに接続されたビット線と、中心記憶セルＣＵに接続されたワード線と、の間に印加される電圧差が他の非選択の記憶セルよりも低くなるように、ワード線にオフセットバイアス電位が印加される。
【０１２７】
具体的には、ビット線Ｌ２（ｉ）と、ワード線Ｌ１（ｊ−１）と、の間に印加される電位差がＶ１／２よりも低くなるように、ワード線Ｌ１（ｊ−１）にオフセットバイアス電位が印加される。例えば、ワード線Ｌ１（ｊ−１）に（Ｖ１（Ｖ）／２）−β（Ｖ）の電位が印加され、ビット線Ｌ２（ｉ）に０（Ｖ）の電位が印加される。これにより、劣化した記憶セルＣＵ内の電位差は（Ｖ１（Ｖ）／２）＋βとなり、ワード線Ｌ１（ｊ−１）に接続される非選択の記憶セルＣＵよりも電位差が小さくなる。その結果、中心記憶セルＣＵの逆方向リーク電流が抑制される。ここでβは、選択ワード線に接続された他の非選択記憶セルに順方向電流が流れることによる誤セット／誤リセットが生じない値に調整する。
【０１２８】
つまり、カラム置換のリダンダンシーを行う際に、劣化した記憶セルＣＵを高抵抗状態にせずに、不良の記憶セルへの書き込み時に逆方向リーク電流が抑制されるようにオフセットバイアスがワード線Ｌ１（ｊ−１）に印加される。
【０１２９】
（第２実施形態）  
第２実施形態は十字不良の原因となる中心記憶セルがリセット不良を起こす点に注目してリダンダンシーを行うものである。
【０１３０】
図１７（ａ）は、サイクル回数とリセット動作不良（ＲＦＮ）との関係を表す図の一例であり、図１７（ｂ）〜図１７（ｃ）は、不良の記憶セルのアドレスをマップ状に示した図の一例である。
【０１３１】
図１７（ｂ）は、図１７（ａ）の（Ａ）の時点での不良の記憶セルのアドレスをマップ状に示した図である。図１７（ｃ）は、図１７（ａ）の（Ｂ）の時点での不良の記憶セルのアドレスをマップ状に示した図である。
【０１３２】
図１７（ａ）に示すように、注目記憶セルにＡ）回の書き込みサイクルが行われたときにリセット不良（高抵抗状態に遷移しない不良）が発生している。この初期の状態では、図１７（ｂ）に示すように十字不良は発生していない。
【０１３３】
しかし、注目記憶セルはＡ）回以降の書き込みサイクルでもほぼ連続してリセット不良を起こしている。ここで、書き込みサイクル回数がＢ）回になると、図１７（ｃ）のように、不良の記憶セルのアドレスが十字状になった状態になる。不良ビット線及び不良ワード線に接続される記憶セルでは、セット動作不良が起きる。なお、注目記憶セルは十字状の不良の中心に位置する記憶セルである。
【０１３４】
つまり、十字状のセット動作不良が起きる前には、十字の交点に位置する記憶セルがリセット動作不良になっている。この後、サイクル回数が増えるとリセット不良をほぼ連続して発生している記憶セルが劣化記憶セルになる。
【０１３５】
第２実施形態では、この性質を利用する。例えば、十字状のセット動作不良が発生する前に、リセット動作を引き起こした記憶セルＣＵが十字の交点に位置する中心記憶セルになる可能性があるものとして、リセット動作不良を引き起こした記憶セルＣＵに、次の処理を施す。
【０１３６】
例えば、ある記憶セルＣＵにおいてリセット動作不良が発生した時点で、この記憶セルＣＵの逆方向電流を測定する。逆方向電流が規格値より大きいビット線と、リセット動作不良が発生するアドレスが一致すれば、このアドレスの記憶セルがやがて中心記憶セルになるものとして検出される。その後は、上述と同様に置換作業が行われる。
【０１３７】
図１８は、第２実施形態に係る抵抗変化メモリの駆動方法を表すフロー図の一例である。
【０１３８】
まず、メモリセルアレイ２の下からＮ段目の記憶セルＣＵを含むメモリセルアレイのいずれかの記憶セルＣＵに対して情報の書き込み／消去（セット／リセット動作）が行われる（ステップＳ１０００）。例えば、複数のワード線のいずれかと複数のビット線のいずれかとの間に設けられ、その抵抗が高抵抗値（第１抵抗値）にある記憶セルＣＵの両端にセット電圧（第１電圧）または、リセット電圧が印加される。セット電圧は、Ｖ１（Ｖ）、リセット電圧は、Ｖｒ（Ｖ）とする。
【０１３９】
次に、書き込み動作が行われた記憶セルＣＵに対して、記憶したデータの確認動作が行われる（ステップＳ１１００）。
【０１４０】
なお、ステップＳ１０００及びステップＳ１１００は第１実施例のステップＳ１００とステップＳ２００とほぼ同じ動作のため詳細な動作の説明を省略する。
【０１４１】
次に、制御回路は、複数のワード線のいずれかのワード線に並列接続された複数の記憶セルＣＵのなかで、リセット電圧を印加しても、抵抗が第１抵抗値にならない記憶セルＣＵが判断される（ステップＳ１２００）。
【０１４２】
逆方向リーク電流測定は、上述した図１０（ａ）および図１０（ｂ）を用いて説明した方法と同じ方法で行われる（ステップＳ１３００）。
【０１４３】
次に、電流値が規格値（spec1）よりも大きいと判断された記憶セルＣＵに接続されたビット線もしくはワード線は使用禁止にする。使用禁止とは、上述した置換動作を含む（ステップＳ１５００）。
【０１４４】
また、置換動作は、第１実施形態の置換例１〜４を適用することができる。
【０１４５】
このように、本実施形態では、クロスポイント型の抵抗変化メモリセルアレイにおいて、十字状にセット動作不良が発生することに対して、不良素子を予め検出し、中心記憶セルに接続された配線の使用禁止やリダンダンシーを行う制御部が提供される。これにより、抵抗変化メモリセルの劣化による不良の救済が効率よく行われる。
【０１４６】
以上、具体例を参照しつつ実施形態について説明した。しかし、実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、実施形態の特徴を備えている限り、実施形態の範囲に包含される。前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【０１４７】
また、「部位Ａは部位Ｂの上に設けられている」という場合の「の上に」とは、部位Ａが部位Ｂに接触して、部位Ａが部位Ｂの上に設けられている場合と、部位Ａが部位Ｂに接触せず、部位Ａが部位Ｂの上方に設けられている場合との意味で用いられている。
【０１４８】
また、前述した各実施形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも実施形態の特徴を含む限り実施形態の範囲に包含される。その他、実施形態の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても実施形態の範囲に属するものと了解される。
【０１４９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５０】
１  不揮発性記憶装置（抵抗変化メモリ）、  ２  メモリセルアレイ、  ２ｒ  リダンダンシー領域、  ３  第１制御回路、  ４  第２制御回路、  ５  コントローラ（主制御部）、  ６  コマンド・インターフェイス回路、  ７  データ入出力バッファ、  ８  ステートマシーン、  ９  アドレスバッファ、  １０  電位供給回路、  １１  基板、  １２  抵抗変化素子、  １３  セレクタ、  ２０  記憶層、  ２１  ダイオード、  ＣＵ、ＣＵ１、ＣＵ２、ＣＵ３、ＣＵ４  記憶セル、  Ｌ１  ワード線（配線）、  Ｌ２  ビット線（配線）、  Ｌ３、Ｌ４、Ｌ５  配線、  Ｍ１、Ｍ２、Ｍ３、Ｍ４  メモリセルアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図７】
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【図１７】
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