(57)【要約】【課題】低いオン抵抗を示し、オン／オフ抵抗比が高く、動作速度が大きく、かつオンするしきい電圧が比較的高く、耐圧が高いスイッチ素子およびそれを用いたクロスバー型メモリアレイを提供すること。【解決手段】不揮発性メモリを有するクロスバー型メモリアレイに用いられるスイッチ素子１０は、ＩＶ特性が負性抵抗領域を有する半導体材料からなる半導体膜１と絶縁膜２とが積層されて形成された積層体３と、積層体３を挟むように形成された一対の電極層４，５とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
不揮発性メモリを有するクロスバー型メモリアレイに用いられるスイッチ素子であって、
ＩＶ特性が負性抵抗領域を有する半導体材料からなる半導体膜と絶縁膜とが積層されて形成された積層体と、
前記積層体を挟むように形成された一対の電極層と
を有することを特徴とするスイッチ素子。
【請求項２】
前記半導体膜は、カルコゲナイドで形成されていることを特徴とする請求項１に記載のスイッチ素子。
【請求項３】
前記カルコゲナイドはＧｅＳｂＴｅであることを特徴とする請求項２に記載のスイッチ素子。
【請求項４】
前記絶縁膜は酸化膜であることを特徴とする請求項１から請求項３のいずれか１項に記載のスイッチ素子。
【請求項５】
前記酸化膜はＳｉＯ２膜であることを特徴とする請求項４に記載のスイッチ素子。
【請求項６】
前記半導体膜はＡＬＤにより成膜されることを特徴とする請求項１から請求項５のいずれか１項に記載のスイッチ素子。
【請求項７】
互いに平行に形成された複数の第１の配線と、
前記第１の配線に対して平面的に見て直交するように、かつ互いに平行に形成された複数の第２の配線と、
前記第１の配線と前記第２の配線とが交差する部分にこれらに接続されるように設けられ、不揮発性メモリ素子とスイッチ素子とが積層された複数の積層構造と
を有し、
前記スイッチ素子は、ＩＶ特性が負性抵抗領域を有する半導体材料からなる半導体膜と絶縁膜とが積層されて形成された積層体と、前記積層体を挟むように形成された一対の電極層とを有することを特徴とするクロスバー型メモリアレイ。
【請求項８】
前記不揮発性メモリ素子は、相変化型の材料からなるメモリ層を有していることを特徴とする請求項７に記載のクロスバー型メモリアレイ。
【請求項９】
前記スイッチ素子の前記半導体膜および前記不揮発性メモリ素子の前記メモリ層は、いずれもカルコゲナイドで形成されていることを特徴とする請求項８に記載のクロスバー型メモリアレイ。
【請求項１０】
前記スイッチ素子の前記半導体膜および前記不揮発性メモリ素子の前記メモリ層は、いずれもＧｅＳｂＴｅで形成されていることを特徴とする請求項９に記載のクロスバー型メモリアレイ。
【請求項１１】
前記スイッチ素子の前記半導体膜および前記不揮発性メモリ素子の前記メモリ層は、いずれもＡＬＤにより成膜されたものであることを特徴とする請求項７から請求項１０のいずれか１項に記載のクロスバー型メモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを有するクロスバー型メモリアレイに用いられるスイッチ素子およびそれを用いたクロスバー型メモリアレイに関する。
【背景技術】
【０００２】
不揮発性メモリ素子としては、フラッシュメモリが多用されているが、大容量化、高速化、長寿命化には限界があり、このような点を克服できる新しい不揮発性メモリとして、近時、状態変化型のメモリが注目されている。このような状態変化型のメモリとしては、例えば、相変化膜を用いて情報を記憶するＰＲＡＭ（Phase-change Random Access Memory）がある（例えば特許文献１）。相変化膜は、高温（例えば６００℃以上）に加熱し、急冷することにより高い抵抗値を示すアモルファスになり、低温（例えば４００℃以上）に加熱し、徐冷することにより通常の抵抗値を示す結晶相になる材料で形成され、ＰＲＡＭは、この２つの相の抵抗値の差を利用してデータの記憶を行う。
【０００３】
このような相変化型メモリのような状態変化型メモリをクロスバー型メモリアレイに用いる場合には、メモリ素子に加え、センシングマージンを減少させる迷走電流を阻止してメモリ素子を選択するためのスイッチ素子が必要となる。
【０００４】
このようなスイッチ素子としては、Ｓｉ  ＰＩＮダイオードをはじめとするＰＮ接合の整流性を利用した２端子スイッチ素子が知られている。また、結晶化しにくいカルコゲナイドが示すしきい値スイッチング特性を利用したＯＴＳ（Ｏｖｏｎｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｓｗｉｔｃｈ）も知られている（特許文献２、特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００９／００５７６４２号明細書
【特許文献２】米国特許出願公開第２０１１／０１４９６２８号明細書
【特許文献３】米国特許出願公開第２０１２／０００２４６１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＰＮ接合の整流性を利用した２端子スイッチ素子では、オン抵抗がｍΩｃｍ２オーダーと高く、微細化されたデバイスの微小な接合面積に対しては十分低いオン抵抗が得られず、高いオン／オフ抵抗比が得られないという問題がある。また、スイッチング動作も十分ではない。ＯＴＳは、オン抵抗は低いが、オンするしきい電圧が１Ｖ以下と低く、耐圧も低いという問題がある。
【０００７】
本発明はかかる事情に鑑みてなされたものであって、低いオン抵抗を示し、オン／オフ抵抗比が高く、動作速度が大きく、かつオンするしきい電圧が比較的高く、耐圧が高いスイッチ素子およびそれを用いたクロスバー型メモリアレイを提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の第１の観点では、不揮発性メモリを有するクロスバー型メモリアレイに用いられるスイッチ素子であって、ＩＶ特性が負性抵抗領域を有する半導体材料からなる半導体膜と絶縁膜とが積層されて形成された積層体と、前記積層体を挟むように形成された一対の電極層とを有することを特徴とするスイッチ素子を提供する。
【０００９】
上記第１の観点において、前記半導体膜はカルコゲナイドで形成することができる。前記カルコゲナイドとしてＧｅＳｂＴｅを用いることができる。前記絶縁膜として酸化膜を用いることができる。前記酸化膜としてはＳｉＯ２膜を用いることができる。前記半導体膜はＡＬＤにより成膜することができる。
【００１０】
本発明の第２の観点では、互いに平行に形成された複数の第１の配線と、前記第１の配線に対して平面的に見て直交するように、かつ互いに平行に形成された複数の第２の配線と、前記第１の配線と前記第２の配線とが交差する部分にこれらに接続されるように設けられ、不揮発性メモリ素子とスイッチ素子とが積層された複数の積層構造とを有し、前記スイッチ素子は、ＩＶ特性が負性抵抗領域を有する半導体材料からなる半導体膜と絶縁膜とが積層されて形成された積層体と、前記積層体を挟むように形成された一対の電極層とを有することを特徴とするクロスバー型メモリアレイを提供する。
【００１１】
上記第２の観点において、前記不揮発性メモリ素子として、相変化型の材料からなるメモリ層を有しているものを用いることができる。また、前記スイッチ素子の前記半導体膜および前記不揮発性メモリ素子の前記メモリ層は、いずれもカルコゲナイドで形成することができ、特に、これらのいずれもＧｅＳｂＴｅで形成することが好ましい。
【００１２】
また、前記スイッチ素子の前記半導体膜および前記不揮発性メモリ素子の前記メモリ層は、いずれもＡＬＤにより成膜することができる。
【発明の効果】
【００１３】
本発明によれば、負性抵抗領域を有する半導体膜と、高電圧時にＦ−Ｎトンネルにより低抵抗化して可変抵抗として機能する絶縁膜とからなる積層体を有するので、オン時には低抵抗、オフ時には高抵抗を得ることができ、高いオン／オフ抵抗比を有する優れたスイッチング特性を得ることができる。また、絶縁膜の存在によりＶｔｈを調整することができ、耐圧を高くすることができる。さらに、スイッチ素子の速度は、そのキャパシタンスと絶縁膜の抵抗の積で決まる緩和時間で決定されるため、構造を微細化することにより高速化することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係るスイッチ素子を示す断面図である。
【図２】ＧｅＳｂＴｅ膜のＩＶ特性を示す図である。
【図３】本発明の実施形態に係るスイッチ素子の、縦軸に通常目盛りの電流値をとって描いたスイッチング特性を示すＩＶ特性図である。
【図４】本発明の実施形態に係るスイッチ素子の、縦軸に対数目盛の電流値をとって描いたスイッチング特性を示すＩＶ特性図である。
【図５】本発明の実施形態に係るスイッチ素子のＩＶ特性を示し、ターンオン過程を説明するための図である。
【図６】本発明の実施形態に係るスイッチ素子のＩＶ特性を示し、ターンオフ過程を説明するための図である。
【図７】本発明の実施形態に係るスイッチ素子の整流性を説明するためのエネルギー帯を示す図である。
【図８】本発明の実施形態に係るスイッチ素子の整流性を説明するためのＩＶ特性図である。
【図９】比較例である特許文献３のＯＴＳにおけるスイッチ素子のエネルギー帯を示す図である。
【図１０】本発明の実施形態に係るスイッチ素子が適用されるクロスバー型メモリアレイの例を示す平面図である。
【図１１】図１０のクロスバー型メモリアレイにおける不揮発性メモリ素子と本発明の実施形態に係るスイッチ素子とが積層された積層構造を示す断面図である。
【図１２】図１０のクロスバー型メモリアレイにおける不揮発性メモリ素子と本発明の実施形態に係るスイッチ素子とが積層された積層構造において、不揮発性メモリ素子のメモリ層とスイッチ素子の半導体膜にいずれもＧｅＳｂＴｅを用いた場合を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、添付図面を参照して本発明の実施の形態について詳細に説明する。
【００１６】
［スイッチ素子の構成］
図１は、本発明の一実施形態に係るスイッチ素子を示す断面図である。
本実施形態のスイッチ素子１０は、半導体膜１と、絶縁膜２とからなる積層体３の両側を、電極層４、５で挟んだ４層構造を有する２端子素子として構成される。
【００１７】
半導体膜１は、ＩＶ特性が負性抵抗領域を有する半導体材料からなり、スイッチ機能を有する。このような特性を有する半導体材料の代表的なものとしてカルコゲナイドがある。典型的なカルコゲナイドであるＧｅＳｂＴｅ膜のＩＶ特性を図２に示す。図２はＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜したＧｅＳｂＴｅ膜の特性である。図２に示すように、１．８Ｖ付近でスナップバックし、負の微分抵抗（ＮＤＲ）を示す負性抵抗領域を持つＳ型のＩＶ特性を示している。スナップバックする電圧をしきい電圧Ｖｔｈと定義する。
【００１８】
このような特性を有するカルコゲナイドとしては、ＧｅＳｂＴｅの他、ＡｓＳｂＴｅ、ＩｎＳｂＴｅ、ＩｎＳｂ、ＳｎＳｂＴｅ等を挙げることができる。
【００１９】
絶縁膜２は、半導体膜１と積層されることにより、バイアス電圧に依存する電圧可変抵抗として機能し、低電圧時には高抵抗を示し、高電圧時にはＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネルにより低抵抗化して、低いオン抵抗と高いオフ抵抗に寄与する。
【００２０】
絶縁膜２としては、このような特性を有効に発揮する観点から、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３等の酸化膜が好ましい。また、ＳｉＮ等の窒化膜やＧｅ等の半導体を用いることもできる。
【００２１】
電極層４、５は、半導体膜１と絶縁膜２の積層体３に給電できれば特に限定されないが、ＴｉＮ、Ｔｉ、Ｔａ、ＴａＮ、Ｗ等を好適に用いることができる。
【００２２】
［スイッチ素子の製造方法］
スイッチ素子１０の製造に当たっては、基板上に電極層５をスパッタリング等のＰＶＤ、またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）もしくはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等により成膜し、その上に絶縁膜２をＰＶＤ、またはＣＶＤもしくはＡＬＤにより成膜し、さらにその上に半導体膜１をＰＶＤ、またはＣＶＤもしくはＡＬＤにより成膜し、最後に、半導体膜１の上に電極層４をＰＶＤ、またはＣＶＤもしくはＡＬＤにより成膜する。これらの膜厚は、素子形状や寸法、製造条件、材料等によって適宜設定される。これらの中で、半導体膜１は例えば１０〜５０ｎｍの範囲とすることができる。また、絶縁膜２の膜厚に関しては可変抵抗として機能させる観点から１ｎｍ以上が好ましい。上限は、例えば□１００ｎｍ×１００ｎｍの接合に対する寄生抵抗が１ＧΩよりも小さくなるといった条件で規定することができる。
【００２３】
半導体膜１は、ステップカバレッジが良好なＡＬＤで成膜することが好ましい。例えば、ＡＬＤでＧｅＳｂＴｅ膜を成膜する場合には、例えば、気体状のＧｅ原料と反応ガスとを用いた薄いＧｅ膜の成膜と、気体状のＳｂ原料と反応ガスとを用いた薄いＳｂ膜の成膜と、気体状のＴｅ原料と反応ガスとを用いた薄いＴｅ膜の成膜とを交互に繰り返すことにより成膜することができる。具体的な成膜方法としては、例えば特願２０１１−１７９９８１に記載された方法を採用することができる。
【００２４】
［スイッチング特性］
本実施形態のスイッチ素子１０のスイッチング特性について説明する。図３、４は、半導体膜１としてＡＬＤによる膜厚５０ｎｍのＧｅＳｂＴｅ膜を用い、絶縁膜２としてＰＶＤによる膜厚１００ｎｍのＳｉＯ２膜を用い、電極層４、５としてＰＶＤによる膜厚５０ｎｍのＴｉＮ膜を用いたスイッチ素子のスイッチング特性を示すＩＶ特性図であり、図３は縦軸の電流値が通常目盛、図４は対数目盛である。ここでは、電圧掃引を、−５Ｖ→＋１０Ｖの順方向掃引と、＋１０Ｖ→−５Ｖの逆方向掃引を１サイクルとして複数回行った結果を示す。初期に高抵抗状態にあるスイッチ素子１０に印加する正電圧を増大させる順方向掃引時には＋９Ｖ付近において急峻な電流値の増大を示し、その後、連続して＋１０Ｖから−５Ｖに逆方向の掃引を行うと＋５Ｖ付近において急峻な電流値の低下を示し、ＩＶ特性はヒステリシス特性を示した。順方向掃引時の急峻な電流値の増大がオン時であり、逆方向掃引時の急峻な電流の低下がオフ時である。オン時の電流値は１ｍＡであり、素子保護のための電流制限値に到達している。図４に示すように、オフ時（０Ｖ）の電流は１０ｐＡであり、オン／オフ時の抵抗比は１０８以上と極めて大きいオン／オフ抵抗値を示し、また、オン時およびオフ時の電流の変化が急峻であることから、極めて良好なスイッチング特性が得られる。なお、ヒステリシスの大きさは、絶縁膜２の材質および膜厚等によって調整することができる。
【００２５】
［スイッチ素子の動作原理］
次に、本実施形態のスイッチ素子１０の動作原理について説明する。
図５、６は、上述した、半導体膜１としてＡＬＤによる膜厚５０ｎｍのＧｅＳｂＴｅ膜を用い、絶縁膜２としてＰＶＤによる膜厚１００ｎｍのＳｉＯ２膜を用い、電極層４、５としてＰＶＤによる膜厚５０ｎｍのＴｉＮ膜を用いたスイッチ素子のＩＶ特性を示し、図５はターンオン過程を説明するものであり、図６はターンオフ過程を説明するものである。
【００２６】
本実施形態のスイッチ素子は、図２のＧｅＳｂＴｅのＩＶ特性と比較すると、しきい電圧Ｖｔｈが１２Ｖと極めて高い特徴がある。このようにＶｔｈが高い理由は、高抵抗のＳｉＯ２膜で生じる電位降下による効果による。このため、耐圧が高い。なお、絶縁膜の薄膜化により、Ｖｔｈを低下させることが可能であると考えられる。
【００２７】
ターンオン過程における動作点の推移は、図５に示すようになる。すなわち、ＧｅＳｂＴｅ膜は初期状態（０Ｖ；ａ点）では抵抗が高く、印加電圧を０Ｖから上昇させて１２Ｖ付近のＶｔｈ（ｂ点）に達すると、ＧｅＳｂＴｅ膜中の電流は、高電場Ｐ−Ｆ（Ｐｏｏｌ−Ｆｒｅｎｋｅｌ）伝導により急激に増大するため、ＧｅＳｂＴｅ膜にかかる電圧が低下する負性抵抗領域が形成される。スイッチ素子１０を流れる電流は絶縁膜であるＳｉＯ２膜の負荷抵抗により制限され、動作点はｂ点からｃ点へ遷移する。ｂ→ｃの遷移の過程では、スイッチ素子１０はキャパシタとしてふるまい、ＳｉＯ２膜の抵抗で電流制限されつつ放電し、急激に低抵抗化する。したがって、ｂ点からｃ点への遷移に要する時間は、スイッチ素子１０のキャパシタンスとＳｉＯ２膜の抵抗の積で決まる緩和時間の程度であり、これがスイッチング速度を決める要因となる。このように緩和時間がスイッチ素子１０のキャパシタンスとＳｉＯ２膜の抵抗の積で決まるため、構造を微細化することにより高速化することができる。本例においては上部電極の面積が３１２００μｍ２であり、１１０μｓｅｃ程度の緩和時間であると推定されることから、スイッチ素子の面積を１μｍ２まで縮小することにより、緩和時間は４ｎｓｅｃまで短縮できると期待される。このとき、絶縁膜であるＳｉＯ２膜は、高電圧におけるＦ−Ｎトンネルにより低抵抗化するため、低いオン抵抗が得られる。
【００２８】
ターンオフ過程における動作点の推移は図６に示すようになる。すなわち、ｃ点から端子間電圧が低下するにつれて動作点は６Ｖ付近のｄ点へと遷移する。ｄ点は負性抵抗を示す下限の電圧であり、ＧｅＳｂＴｅ膜中で高電場Ｐ−Ｆ伝導が停止する電圧である。高電場Ｐ−Ｆ伝導の停止にともなってＧｅＳｂＴｅ膜は高抵抗状態に復帰し、ｄ点からｅ点へ遷移する。このｄ→ｅの遷移がターンオフ時の急峻な高抵抗化の理由である。さらに電圧が低下すると動作点は高抵抗状態のプロット上をｅ点からａ点へと遷移してオフする。
【００２９】
以上のように、本実施形態のスイッチ素子１０によれば、負性抵抗領域を有する半導体膜１と、高電圧時にＦ−Ｎトンネルにより低抵抗化して可変抵抗として機能する絶縁膜２との存在により、オン時には低抵抗、オフ時には高抵抗を得ることができ、高いオン／オフ抵抗比を有する優れたスイッチング特性を得ることができる。また、絶縁膜２の存在によりＶｔｈを調整することができ、耐圧を高くすることができる。さらに、スイッチ素子１０の速度は、そのキャパシタンスと絶縁膜２の抵抗の積で決まる緩和時間で決定されるため、構造を微細化することにより高速化することができる。
【００３０】
［スイッチ素子の整流性］
本実施形態のスイッチ素子１０は、カルコゲナイドに代表される負性抵抗領域を有する半導体膜１に絶縁膜２を積層して構成され、高電場Ｐ−Ｆ伝導と高電圧時のＦ−Ｎトンネルを利用してスイッチングを行うものであり、図７（ａ）、（ｂ）に示すように、絶縁膜２側に正電圧を印加して半導体膜１側が反転状態にある場合のみに高電場Ｐ−Ｆ伝導が生じ、スイッチング動作する。つまり、スイッチング特性は図８に示すようになり、整流性を示す。
【００３１】
なお、上記特許文献３に示すＯＴＳは、カルコゲナイド膜を電極で挟んだ構造を有しているため、図９（ａ）、（ｂ）に示すように、バイアス極性を問わず高電場Ｐ−Ｆ伝導が発生するため、整流性は生じない。
【００３２】
［しきい電圧の調整］
上記構造のスイッチ素子１０において、半導体膜１に印加される電圧は、絶縁膜２と半導体膜１の抵抗比により決定される。この効果を利用することで、半導体膜１の印加電圧がしきい電圧Ｖｔｈに到達する電圧を制御することができる。スイッチ素子として特許文献２のＳｉ  ＰＩＮダイオードや、特許文献３のＯＴＳを用いる場合は、しきい電圧は材料物性により決定されるため、一般に１Ｖ以下の電圧でオンする特性を持ちしきい電圧Ｖｔｈを制御することができない。このように、上記構造のスイッチ素子１０は、積層する半導体膜１と絶縁膜２との膜厚比によりしきい電圧Ｖｔｈを制御できるという大きな利点を有する。
【００３３】
［プロセス温度］
本実施形態のスイッチ素子１０は、絶縁膜２および電極層４、５をＰＶＤで成膜し、半導体膜１をＡＬＤまたはＣＶＤで成膜する場合に、成膜温度は全て常温であるか加熱をともなう場合でも比較的低温でよく、半導体膜１としてカルコゲナイドを用いた場合には、最も温度の高い工程は、カルコゲナイドの結晶化アニールであり、高々３００℃程度である。これに対して、スイッチ素子としてＳｉ  ＰＩＮダイオードを用いた場合には、９００℃程度と比較的高温の熱拡散工程を必要とする。したがって、本実施形態の場合には、スイッチ素子としてＳｉ  ＰＩＮダイオードを用いる場合よりも低温プロセスでの製造が可能である。
【００３４】
［クロスバー型メモリアレイ］
次に、本実施形態のスイッチ素子が適用されるクロスバー型メモリアレイについて説明する。図１０は、本実施形態のスイッチ素子が適用されたクロスバー型メモリアレイを示す平面図、図１１はメモリ素子に本実施形態のスイッチ素子が積層された積層構造を示す断面図である。
【００３５】
図１０に示すように、クロスバー型メモリアレイ１００は、複数の上部配線ＢＬ１と複数の下部配線ＢＬ２が平面的に見て直交するように設けられており、図１１に示すように、これらが交差する部分の上部配線ＢＬ１と下部配線ＢＬ２の間の位置に、不揮発性メモリ素子２０と、その上に形成された上述のスイッチ素子１０との積層構造２００が積層される。
【００３６】
不揮発性メモリ素子２０は、情報が記録されるメモリ層２１と、電極層５および２２とを有している。電極層５は、スイッチ素子１０の一方の電極層と共通である。なお、図１１では、便宜上、メモリ層２１を膜状に描いているが、実際には、ロッド状等の種々の形態をとる。
【００３７】
メモリ層２１としては状態変化型の材料、例えばアモルファスと結晶との間で相変化する相変化型の材料、典型的にはＧｅＳｂＴｅが用いられる。ＧｅＳｂＴｅの組成の代表的なものとしてはＧｅ２Ｓｂ２Ｔｅ５を挙げることができる。メモリ層２１としてこのような相変化型材料を用いることにより、アモルファスと結晶との間の抵抗の変化を利用した相変化型の不揮発性メモリ素子（ＰＲＡＭ）が構成される。なお、メモリ層２１としては、相変化型のもの以外に、例えばＴａ２Ｏ５、ＨｆＯ２、ＮｉＯ等の金属酸化物を用いて抵抗変化により情報を記録する抵抗変化型のものを用いてもよい。メモリ層２１を抵抗変化型のものとすることにより、抵抗変化型の不揮発性メモリ素子（ＲＲＡＭ（登録商標））が構成される。
【００３８】
本実施形態のスイッチ素子１０において、負性抵抗領域を有する半導体膜１は、基本的に高電圧時にＦ−Ｎトンネルにより低抵抗化して可変抵抗として機能する絶縁膜２との共同作用でスイッチング特性を発揮するため、材料の選択の幅が広い。したがって、図１２に示すように、メモリ素子２０のメモリ層２１としてＧｅＳｂＴｅを用いる場合に、スイッチ素子１０の半導体膜１として、メモリ層２１と同じＧｅＳｂＴｅを用いることができる。これにより、メモリ素子２０とスイッチ素子１０とを一括して製造する場合に、半導体膜１とメモリ層２１とを同じチャンバで成膜することができることとなり、製造を簡略化することができる。なお、この場合、半導体膜１とメモリ層２１とが同じＧｅＳｂＴｅであればこれらの組成が異なっていてもよい。
【００３９】
上記特許文献３のＯＴＳを用いる場合は、カルコゲナイド膜の材料の選択の幅が狭く、例えばＴｅ−Ａｓ−Ｓｉ−Ｇｅ系などの結晶化し難い特殊な材料を用いる必要があるため、メモリ層と同じ材料を用いることができない。このため、メモリ素子２０とスイッチ素子１０とを一括して製造する場合に、カルコゲナイド膜とメモリ層とを別々のチャンバで製造する必要がある。
【００４０】
したがって、製造簡略化の観点から本実施形態のスイッチ素子１０は、この点からも特許文献３の技術よりも有利である。
【符号の説明】
【００４１】
１；半導体膜
２；絶縁膜
３；積層体
４，５；電極層
１０；スイッチ素子
２０；メモリ素子
２１；メモリ層
２２；電極層
１００；クロスバー型メモリアレイ
２００；積層構造
ＢＬ１；上部配線
ＢＬ２；下部配線
【図１】
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【図２】
2014033041.tif 000004
【図３】
2014033041.tif 000005
【図４】
2014033041.tif 000006
【図５】
2014033041.tif 000007
【図６】
2014033041.tif 000008
【図７】
2014033041.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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