(57)【要約】【課題】スタートアップ回路を設けずに、準安定点をなくして安定した電圧を出力する、バンドギャップリファレンス回路を提供する。【解決手段】バンドギャップリファレンス回路の本質的な特性に着目し、オペアンプの非反転入力端子に接続される第一電流源の電圧ＶＡより、オペアンプの反転入力端子に接続される第二電流源の電圧ＶＢの方が高くなるように、回路素子を選定する。【選択図】図３
2014115861.tif 000002
【特許請求の範囲】
【請求項１】
ソースが電源ノードに接続される第一ＰＭＯＳＦＥＴと、
一端が前記第一ＰＭＯＳＦＥＴのドレインに接続される第一抵抗と、
前記第一抵抗の他端と接地ノードに接続される第一ダイオードと、
ソースが電源ノードに接続される第二ＰＭＯＳＦＥＴと、
前記第二ＰＭＯＳＦＥＴのドレインと接地ノードに接続される第二ダイオードと、
前記第一ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第二抵抗と、
前記第二ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第三抵抗と、
ソースが電源ノードに接続され、ドレインが基準電圧の出力ノードに接続される第三ＰＭＯＳＦＥＴと、
前記第三ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第四抵抗と、
前記第一ＰＭＯＳＦＥＴのドレインが非反転入力端子に接続され、前記非反転入力端子に供給される電圧よりも高い電圧が供給され得る、前記第二ＰＭＯＳＦＥＴのドレインが反転入力端子に接続され、出力電圧が前記第一ＰＭＯＳＦＥＴ、前記第二ＰＭＯＳＦＥＴ及び前記第三ＰＭＯＳＦＥＴの各ゲートに印加されるオペアンプと
を具備するバンドギャップリファレンス回路。
【請求項２】
前記第一ＰＭＯＳＦＥＴのドレインから出力される第一電圧に比べて前記第二ＰＭＯＳＦＥＴのドレインから出力される第二電圧が大きくなるように、前記第二ＰＭＯＳＦＥＴの誤差の二乗と前記第二ダイオードの誤差の二乗を加算して更に平方根を採った値より大きい値を回路素子に与えている、
請求項１記載のバンドギャップリファレンス回路。
【請求項３】
前記第三抵抗は前記第二抵抗より抵抗値が大きい、
請求項２記載のバンドギャップリファレンス回路。
【請求項４】
前記第二ＰＭＯＳＦＥＴの電源供給能力は前記第一ＰＭＯＳＦＥＴの電源供給能力より大きい、
請求項２記載のバンドギャップリファレンス回路。
【請求項５】
前記オペアンプは、
前記非反転入力端子に接続される第一ＮＭＯＳＦＥＴと、
前記反転入力端子に接続され、前記第一ＮＭＯＳＦＥＴより増幅率が大きい第二ＮＭＯＳＦＥＴと
を含む、
請求項２記載のバンドギャップリファレンス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、バンドギャップリファレンス回路に関する。
【背景技術】
【０００２】
昨今、半導体集積回路の微細化、高集積化に伴い、回路は低電圧動作を要求され、出願人を始めとする集積回路製造業者はこの要求に応えてきた。この低電圧駆動の要求は、当然、基準電圧を発生するバンドギャップリファレンス回路にも要求されている。
【０００３】
なお、本開示に近いと思われる技術が開示されている先行技術文献を、特許文献１に示す。特許文献１には、基準電圧発生回路から出力する温度依存性及び電源電圧依存性が少ない電圧を電源電圧内の任意の値に設定することにより、１．２５Ｖ以下で動作可能にするための技術内容が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−４５１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図８は特許文献１に開示されている、従来技術によるバンドギャップリファレンス回路８０１の回路図である。
Ｐチャネル型ＭＯＳＦＥＴ（以下「ＰＭＯＳＦＥＴ」と略す。またＮチャネル型ＭＯＳＦＥＴは「ＮＭＯＳＦＥＴ」と略す。）である第一ＰＭＯＳＦＥＴ１０２のソースは電源ノードに接続され、ドレインは第一抵抗Ｒ１０３に接続される。第一抵抗Ｒ１０３の他端は、第一ダイオード１０４のアノードに接続されている。第一ダイオード１０４のカソードは接地ノードに接続されている。この第一抵抗Ｒ１０３と第一ダイオード１０４の直列接続に並列接続される形で、第二抵抗Ｒ１０５が第一ＰＭＯＳＦＥＴ１０２のドレインと接地ノードとの間に接続されている。
【０００６】
第二ＰＭＯＳＦＥＴ１０６のソースは電源ノードに接続され、ドレインは第二ダイオード１０７のアノードに接続されている。第二ダイオード１０７のカソードは接地ノードに接続されている。この第二ダイオード１０７に並列接続される形で、第三抵抗Ｒ１０８が第二ＰＭＯＳＦＥＴ１０６のドレインと接地ノードとの間に接続されている。
ここで、第二抵抗Ｒ１０５と第三抵抗Ｒ１０８の抵抗値は等しい。
【０００７】
第三ＰＭＯＳＦＥＴ１０９のソースは電源ノードに接続され、ドレインは第四抵抗Ｒ１１０の一端に接続されると共に、基準電圧出力端子Ｖｏｕｔに接続されている。第四抵抗Ｒ１１０の他端は接地ノードに接続されている。
【０００８】
オペアンプ１１１の非反転入力端子は、第一ＰＭＯＳＦＥＴ１０２のドレインに接続されている。
オペアンプ１１１の反転入力端子は、第二ＰＭＯＳＦＥＴ１０６のドレインに接続されている。
オペアンプ１１１の出力端子は、第一ＰＭＯＳＦＥＴ１０２、第二ＰＭＯＳＦＥＴ１０６及び第三ＰＭＯＳＦＥＴ１０９のゲートに接続されており、ゲート電圧はオペアンプ１１１によって共通に制御される。つまり、これら３つのＰＭＯＳＦＥＴはカレントミラー回路を構成する。
【０００９】
図８を見て判るように、第一ダイオード１０４は第二ダイオード１０７と違い、複数のダイオードを並列接続して形成されている。バンドギャップリファレンス回路８０１は集積回路で形成されるので、第一ダイオード１０４を形成する各々のダイオード一つと、第二ダイオード１０７は等しい製造プロセス（等しい電気的特性）で形成される。
ダイオードは理想ダイオードと抵抗の要素を備える。このため、第一ダイオード１０４と第二ダイオード１０７とは合成抵抗値が異なるので、電流密度に差が生じる。
【００１０】
第一ダイオード１０４と第二ダイオード１０７の電流密度の差によって生じる電位差は、第一抵抗Ｒ１０３によって正の温度特性を持つ電流Ｉ２ａに変換される。
一方、第二ダイオード１０７の両端電圧は、第三抵抗Ｒ１０８によって負の温度特性を持つ電流Ｉ１ａに変換される。
オペアンプ１１１の非反転入力端子を電圧点ＶＡと、反転入力端子を電圧点ＶＢとする。
オペアンプ１１１は、電圧点ＶＡに接続される第一ＰＭＯＳＦＥＴ１０２と、電圧点ＶＢに接続される第二ＰＭＯＳＦＥＴ１０６を等しく制御するので、第二抵抗Ｒ１０５と第三抵抗Ｒ１０８の電位差は等しくなる。そして、第二抵抗Ｒ１０５と第三抵抗Ｒ１０８の抵抗値は等しいので、第二抵抗Ｒ１０５に流れる電流Ｉ２ｂと第三抵抗Ｒ１０８に流れる電流Ｉ１ｂは等しい。
定電流源を構成する第三ＰＭＯＳＦＥＴ１０９は、カレントミラー回路によって電流Ｉ２ａと電流Ｉ２ｂの和の電流を出力することとなる。和の電流は温度特性が互いに逆なので、第四抵抗Ｒ１１０に生じる電圧は温度特性のない基準電圧となる。
【００１１】
このような特許文献１に開示されている技術を用いることで、温度特性のない基準電圧を得られるバンドギャップリファレンス回路８０１を実現できる。しかしながら、特許文献１に開示されている回路には、後述するように準安定点が存在する。このため、誤って準安定点に安定してしまう現象を解消するためのスタートアップ回路を必要とする。
【００１２】
スタートアップ回路の一例を、図９に示す。
図９はスタートアップ回路を含む、従来技術によるバンドギャップリファレンス回路９０１の回路図である。図９のバンドギャップリファレンス回路９０１は、図８のバンドギャップリファレンス回路８０１にスタートアップ回路９００を追加した構成である。
スタートアップ回路９００のＰＭＯＳＦＥＴ９０２にも第三ＰＭＯＳＦＥＴ１０９と同じ電流を流して、抵抗Ｒ９０３に電圧を発生させる。抵抗Ｒ９０３の端子間電圧はインバータを構成するＰＭＯＳＦＥＴ９０４のゲートとＮＭＯＳＦＥＴ９０５のゲートに入力される。ＰＭＯＳＦＥＴ９０４のドレインとＮＭＯＳＦＥＴ９０５のドレインはＮＭＯＳＦＥＴ９０６のゲートに接続される。
抵抗Ｒ９０３の端子間電圧は、バンドギャップリファレンス回路９０１の起動時点では接地電位に略等しいので、インバータは高電位となり、ＮＭＯＳＦＥＴ９０６はオン状態になる。その後、抵抗Ｒ９０３の端子間電圧が上昇するに連れて、インバータが低電位に転化し、ＮＭＯＳＦＥＴ９０６がオフ状態に転化する。つまり、回路起動時の不安定な状態の間は、電流源を制御する電圧を接地電位に落とすことで、回路の安定化を図っている。
【００１３】
しかしながら、スタートアップ回路９００を設けることは部品点数の増加に繋がり、集積回路においては回路規模の増加に繋がる。また、集積回路の製造プロセスによってはスタートアップ回路９００の内蔵化が難しい場合もあり得る。
【００１４】
本開示は係る状況に鑑みてなされたものであり、準安定点をなくして安定した電圧を出力する、バンドギャップリファレンス回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本開示のバンドギャップリファレンス回路は、ソースが電源ノードに接続される第一ＰＭＯＳＦＥＴと、一端が第一ＰＭＯＳＦＥＴのドレインに接続される第一抵抗と、第一抵抗の他端と接地ノードに接続される第一ダイオードと、ソースが電源ノードに接続される第二ＰＭＯＳＦＥＴと、第二ＰＭＯＳＦＥＴのドレインと接地ノードに接続される第二ダイオードと、第一ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第二抵抗と、第二ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第三抵抗とを具備する。
そして更に、ソースが電源ノードに接続され、ドレインが基準電圧の出力ノードに接続される第三ＰＭＯＳＦＥＴと、第三ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第四抵抗と、第一ＰＭＯＳＦＥＴのドレインが非反転入力端子に接続され、非反転入力端子に供給される電圧よりも高い電圧が供給され得る、第二ＰＭＯＳＦＥＴのドレインが反転入力端子に接続され、出力電圧が第一ＰＭＯＳＦＥＴ、第二ＰＭＯＳＦＥＴ及び第三ＰＭＯＳＦＥＴの各ゲートに印加されるオペアンプとを具備する。
【発明の効果】
【００１６】
本開示により、スタートアップ回路を設けずに、準安定点をなくして安定した電圧を出力する、バンドギャップリファレンス回路を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００１７】
【図１】本開示の原理を説明するための実験を行ったバンドギャップリファレンス実験回路の回路図である。
【図２】本開示の原理を説明するための実験を行った結果のグラフである。
【図３】本開示の第一実施形態に係るバンドギャップリファレンス回路の回路図である。
【図４】本開示の第一実施形態に係るバンドギャップリファレンス回路について、実験を行った結果のグラフである。
【図５】本開示の第二実施形態に係るバンドギャップリファレンス回路の回路図である。
【図６】本開示の第三実施形態に係るバンドギャップリファレンス回路の回路図である。
【図７】本開示の第四実施形態に係るバンドギャップリファレンス回路の回路図である。
【図８】従来技術によるバンドギャップリファレンス回路の回路図である。
【図９】スタートアップ回路を含む、従来技術によるバンドギャップリファレンス回路の回路図である。
【発明を実施するための形態】
【００１８】
これより、以下の構成にて本開示の実施形態を説明する。
［本開示の原理］（図１及び図２：バンドギャップリファレンス回路の動作特性）
［第一実施形態］（図３及び図４：抵抗のアンバランス化を適用したバンドギャップリファレンス回路３０１）
［第二実施形態］（図５：電流源のアンバランス化を適用したバンドギャップリファレンス回路５０１）
［第三実施形態］（図６：オペアンプの差動入力段のアンバランス化を適用したバンドギャップリファレンス回路６０１）
［第四実施形態］（図７：ダイオードのアンバランス化を適用したバンドギャップリファレンス回路７０１）
【００１９】
［本開示の原理］
本開示の技術内容を説明する前に、本開示の技術を想到するに至った、バンドギャップリファレンス回路の動作を説明する。
図１は、本開示の原理を説明するための実験を行ったバンドギャップリファレンス実験回路１０１の回路図である。
図１に示すバンドギャップリファレンス実験回路１０１は、図８に示したバンドギャップリファレンス回路８０１の第一ＰＭＯＳＦＥＴ１０２、第二ＰＭＯＳＦＥＴ１０６、第三ＰＭＯＳＦＥＴ１０９に可変電圧源１１２を接続した構成である。
【００２０】
第一ＰＭＯＳＦＥＴ１０２のソースは電源ノードに接続され、ドレインは第一抵抗Ｒ１０３に接続される。第一抵抗Ｒ１０３の他端は、第一ダイオード１０４のアノードに接続されている。第一ダイオード１０４のカソードは接地ノードに接続されている。この第一抵抗Ｒ１０３と第一ダイオード１０４の直列接続に並列接続される形で、第二抵抗Ｒ１０５が第一ＰＭＯＳＦＥＴ１０２のドレインと接地ノードとの間に接続されている。
【００２１】
第二ＰＭＯＳＦＥＴ１０６のソースは電源ノードに接続され、ドレインは第二ダイオード１０７のアノードに接続されている。第二ダイオード１０７のカソードは接地ノードに接続されている。この第二ダイオード１０７に並列接続される形で、第三抵抗Ｒ１０８が第二ＰＭＯＳＦＥＴ１０６のドレインと接地ノードとの間に接続されている。
ここで、第二抵抗Ｒ１０５と第三抵抗Ｒ１０８の抵抗値は等しい。
【００２２】
第三ＰＭＯＳＦＥＴ１０９のソースは電源ノードに接続され、ドレインは第四抵抗Ｒ１１０の一端に接続されると共に、基準電圧出力端子Ｖｏｕｔに接続されている。第四抵抗Ｒ１１０の他端は接地ノードに接続されている。
【００２３】
オペアンプ１１１の非反転入力端子は、第一ＰＭＯＳＦＥＴ１０２のドレインに接続されている。
オペアンプ１１１の反転入力端子は、第二ＰＭＯＳＦＥＴ１０６のドレインに接続されている。
オペアンプ１１１の出力端子は、第一ＰＭＯＳＦＥＴ１０２、第二ＰＭＯＳＦＥＴ１０６及び第三ＰＭＯＳＦＥＴ１０９のゲートに接続されており、ゲート電圧はオペアンプ１１１によって共通に制御される。つまり、これら３つのＰＭＯＳＦＥＴはカレントミラー回路を構成する。
【００２４】
バンドギャップリファレンス実験回路１０１の可変電圧源１１２を制御して、第一ＰＭＯＳＦＥＴ１０２、第二ＰＭＯＳＦＥＴ１０６及び第三ＰＭＯＳＦＥＴ１０９のゲート電圧を強制的に０Ｖから所定の電圧まで変化させ、オペアンプ１１１の非反転入力端子に接続される電圧点ＶＡと、反転入力端子に接続される電圧点ＶＢとの差「ＶＡ−ＶＢ」を観測する。
図２は、本開示の原理を説明するための実験を行った結果のグラフである。図２のグラフは、横軸が可変電圧源１１２の電圧、縦軸がＶＡ−ＶＢである。
可変電圧源１１２の出力電圧Ｖｉｎを０Ｖから徐々に上昇させると、ＶＡ−ＶＢは正の電位を保ち続けるが、Ｖｉｎがある電圧に至るとＶＡ−ＶＢが０Ｖになり、その後負の電位に転化する。そして負の電位のピークを示した後、再びＶＡ−ＶＢは０Ｖになり、その後ＶＡ−ＶＢは急激に上昇する。
すなわち、図２を見て判るように、バンドギャップリファレンス回路には、ＶＡ−ＶＢが０Ｖになる安定点となる電圧Ｖｉｎが二箇所存在する。このうち安定点Ａは本来所望する安定点であり、安定点Ｂは望ましくない準安定点である。
【００２５】
バンドギャップリファレンス回路に準安定点が存在する根本的な問題の原因は、電流源が流す電流が小さく、第一ダイオード１０４及び第二ダイオード１０７をオンできない時に、第一ダイオード１０４に並列に配置される第二抵抗Ｒ１０５と第一ＰＭＯＳＦＥＴ１０２の電流で電圧点ＶＡの電圧が決まり、第二ダイオード１０７に並列に配置される第三抵抗Ｒ１０８と第二ＰＭＯＳＦＥＴ１０６の電流で電圧点ＶＢの電圧が決まることに因る。
原理的には、第二抵抗Ｒ１０５と第三抵抗Ｒ１０８の抵抗値は等しいこととなっているが、実際に用いられる回路では製造プロセスのミスマッチやオフセット等によって、電圧点ＶＡと電圧点ＶＢの電圧は一意に定まらず、ＶＡ−ＶＢは正負どちらにも取りうる。
ＶＡ−ＶＢが正の電圧値になる場合、図２の実線で示すように、準安定点が生じてしまう。
ＶＡ−ＶＢを負の電圧値になるように回路を構成すると、図２の破線で示すように、準安定点が解消される。これが、本開示の原理である。
【００２６】
［第一実施形態］
図３は、上記の原理を適用した、本開示の第一実施形態に係るバンドギャップリファレンス回路３０１の回路図である。図３の回路のうち、図１と等しい回路素子については同一の符号を付して説明を省略する。バンドギャップリファレンス回路３０１は、図１のバンドギャップリファレンス実験回路１０１の可変電圧源１１２を外し、第五抵抗Ｒ３０９を追加した構成である。なお、図３において、オペアンプ１１１の内部の一例を示している。
第一ＰＭＯＳＦＥＴ１０２のドレインはＮＭＯＳＦＥＴ３０２のゲートに接続される。
第二ＰＭＯＳＦＥＴ１０６のドレインはＮＭＯＳＦＥＴ３０３のゲートに接続される。
ＰＭＯＳＦＥＴ３０４のソースは電源ノードに接続され、ドレインはＮＭＯＳＦＥＴ３０２のドレインに接続されると共に、ＰＭＯＳＦＥＴ３０４のゲートにも接続される。
ＰＭＯＳＦＥＴ３０５のソースは電源ノードに接続され、ドレインはＮＭＯＳＦＥＴ３０３のドレインに接続されると共に、ＰＭＯＳＦＥＴ３０６のゲートにも接続される。
ＰＭＯＳＦＥＴ３０６のソースは電源ノードに接続され、ドレインはＮＭＯＳＦＥＴ３０７のドレインに接続される。
また、ＰＭＯＳＦＥＴ３０５はＰＭＯＳＦＥＴ３０６のゲートと共に、第一ＰＭＯＳＦＥＴ１０２、第二ＰＭＯＳＦＥＴ１０６及び第三ＰＭＯＳＦＥＴ１０９のゲートにも接続される。
【００２７】
ＮＭＯＳＦＥＴ３０２のソースとＮＭＯＳＦＥＴ３０３のソースはＮＭＯＳＦＥＴ３０８のドレインに接続される。ＮＭＯＳＦＥＴ３０８のソースは接地ノードに接続される。
ＮＭＯＳＦＥＴ３０８のゲートはＮＭＯＳＦＥＴ３０７のゲートに接続されると共に、ＮＭＯＳＦＥＴ３０７のドレインにも接続される。
ＰＭＯＳＦＥＴ３０４、３０５及び３０６とＮＭＯＳＦＥＴ３０２、３０３、３０７及び３０８は、オペアンプ１１１を構成する。
【００２８】
図４は、本開示の第一実施形態に係るバンドギャップリファレンス回路３０１について、実験を行った結果のグラフである。
前述の通り、図３のバンドギャップリファレンス回路３０１の、図１のバンドギャップリファレンス実験回路１０１との相違点は、第五抵抗Ｒ３０９が第三抵抗Ｒ１０８に直列接続されている点である。つまり、第三抵抗Ｒ１０８と第五抵抗Ｒ３０９との合成抵抗が、第二抵抗Ｒ１０５より大きい抵抗値になっていることで、電圧ＶＢがＶＡより僅かに高くなる。したがって、ＶＡ−ＶＢが負の電圧値を示すので、図４に示すように、図２にあった準安定点Ｂが解消され、安定点Ａのみが残る。
【００２９】
準安定点を解消するために付加する第五抵抗Ｒ３０９の抵抗値をどのように設定するのかについて、以下に説明する。
本開示におけるバンドギャップリファレンス回路の改良の目的は、必ず回路起動時点におけるＶＡ−ＶＢが負の電圧値を示すように第五抵抗Ｒ３０９の抵抗値を設定することである。
前述のように、集積回路の製造プロセスやオフセット等によって、回路素子にはバラつきが生じる。この回路素子のバラつきを超えて、必ず回路起動時点におけるＶＡ−ＶＢが負の電圧値を示すように、第五抵抗Ｒ３０９の抵抗値を設定すればよい。
【００３０】
第一ダイオード１０４がオン状態になっていない時点で、電圧ＶＡを決定付ける要素は、第二抵抗Ｒ１０５と電流源である第一ＰＭＯＳＦＥＴ１０２である。
同様に、第二ダイオード１０７がオン状態になっていない時点で、電圧ＶＢを決定付ける要素は、第三抵抗Ｒ１０８と電流源である第二ＰＭＯＳＦＥＴ１０６である。
一例として、第二抵抗Ｒ１０５及び第三抵抗Ｒ１０８が１００ｋΩであり、第一ＰＭＯＳＦＥＴ１０２及び第二ＰＭＯＳＦＥＴ１０６が出力する電流が１０μＡであり、それぞれ１％の誤差を持つとする。
抵抗と電流源のバラつきの合計値Ｍｓｕｍは、以下のように求められる。
【数１】
2014115861.tif 000003
【００３１】
すなわち、追加する第五抵抗Ｒ３０９（図３参照）の抵抗値は、第三抵抗Ｒ１０８の１．４１４％を超える値に設定すればよい。例えば２％とすると、１００ｋΩの２％、つまり２ｋΩを追加することで、本開示のバンドギャップリファレンス回路３０１を実現できる。
前述の式を一般化すると、第二抵抗Ｒ１０５及び第三抵抗Ｒ１０８の誤差をａ（％）、電流源である第一ＰＭＯＳＦＥＴ１０２及び第二ＰＭＯＳＦＥＴ１０６が出力する電流の誤差をｂ（％）とすると、抵抗と電流源のバラつきの合計値Ｍｓｕｍと、追加設定すべき第五抵抗Ｒ３０９の抵抗値は、以下のように求められる。
【００３２】
【数２】
2014115861.tif 000004
【００３３】
なお、バンドギャップリファレンス回路の回路配置構成（トポロジー）が変わり、ばらつきを支配する要素が変われば、上記の数式も変わる可能性がある。
しかし、逆に追加する第五抵抗Ｒ３０９の抵抗値が大きすぎると、今度は温度特性が大きくずれた、バラつきの大きい動作となってしまい、バンドギャップリファレンス回路３０１としての動作が実質的に成立しなくなってしまう。したがって、追加する第五抵抗Ｒ３０９の抵抗値は、素子のバラつきを超える値で、且つできるだけ小さい方が望ましい。上限については、バンドギャップリファレンス回路の仕様で定められる。
以上説明したように、適切な値の第五抵抗Ｒ３０９を追加することで、スタートアップ回路がなくとも安定した電圧を供給するバンドギャップリファレンス回路３０１を実現できる。
【００３４】
［第二実施形態］
図５は、本開示の第二実施形態に係るバンドギャップリファレンス回路５０１の回路図である。なお、図５の回路のうち、図５と等しい回路素子については同一の符号を付して説明を省略する。
図５に示すバンドギャップリファレンス回路５０１の、図３のバンドギャップリファレンス回路３０１との相違点は、電流源を構成する第二ＰＭＯＳＦＥＴ１０６に、更にＰＭＯＳＦＥＴ５０２が並列接続されている点である。このように、集積回路の製造プロセスにおいて、ＭＯＳＦＥＴの増幅率やゲート抵抗値等を改善するために、小さなＭＯＳＦＥＴを複数並列に接続する。この時、小さなＭＯＳＦＥＴの要素一つをフィンガーと呼ぶ。図５の回路では、電圧ＶＡを出力する電流源の第一ＰＭＯＳＦＥＴ１０２と比べて、電圧ＶＢを出力する電流源の第二ＰＭＯＳＦＥＴ１０６及びＰＭＯＳＦＥＴ５０２の方が、フィンガーが多く設けられていることを示す。特に、図５に示すＰＭＯＳＦＥＴ５０２の追加は、カレントミラーを追加することとなるので、比較的容易に電流の設計が可能である。また、その他の例として、マルチプルでＭＯＳのＷ長を変更する設計も考えられる。
【００３５】
電流源のフィンガーを追加する際の、フィンガーの数の計算も、前述の抵抗値の計算と同様の考え方が利用できる。つまり、電流源のフィンガーの追加も、第一実施形態で説明した、ＶＡ−ＶＢが負の電圧値を示す目的で、第五抵抗Ｒ３０９の抵抗値を設定することと同じ設計思想である。
電流源のフィンガーの追加によって回路起動時点におけるＶＡ−ＶＢを負の電圧値にすることで、図３と同様にスタートアップ回路がなくとも安定した電圧を供給するバンドギャップリファレンス回路を実現できる。
【００３６】
［第三実施形態］
図６は、本開示の第三実施形態に係るバンドギャップリファレンス回路６０１の回路図である。なお、図６の回路のうち、図３と等しい回路素子については同一の符号を付して説明を省略する。
図６に示すバンドギャップリファレンス回路６０１の、図３のバンドギャップリファレンス回路３０１との相違点は、オペアンプ１１１の入力段を構成するＮＭＯＳＦＥＴの、ＶＢの入力端子に係る反転入力端子側のＮＭＯＳＦＥＴ３０２のフィンガー（ＮＭＯＳＦＥＴ６０２）が多く追加されている点である。
【００３７】
オペアンプの入力段のフィンガーを追加する際の、フィンガーの数の計算も、前述の抵抗値の計算と同様の考え方が利用できる。つまり、オペアンプ１１１の入力段のフィンガーの追加は、オペアンプ１１１の入力段自身にオフセット電圧を追加することによって、第一実施形態における第五抵抗Ｒ３０９の追加を、オペアンプ１１１で代用する設計思想である。
オペアンプの入力段のフィンガーの追加によって回路起動時点におけるＶＡ−ＶＢを負の電圧値にすることで、図３と同様にスタートアップ回路がなくとも安定した電圧を供給するバンドギャップリファレンス回路を実現できる。
【００３８】
［第四実施形態］
図７は、本開示の第四実施形態に係るバンドギャップリファレンス回路の回路図である。なお、図７の回路のうち、図３と等しい回路素子については同一の符号を付して説明を省略する。
図７に示すバンドギャップリファレンス回路７０１の、図３のバンドギャップリファレンス回路３０１との相違点は、第一ダイオード１０４に第三ダイオード７０２を並列接続している点である。このダイオードの並列接続も、ＭＯＳＦＥＴのフィンガーの追加と類似する考え方である。
多くの場合、バンドギャップリファレンス回路を設計する際、第一ダイオード１０４と第二ダイオード１０７の、ダイオードの数の比は８：１である。このような一般的な設計に対し、更に並列接続するダイオードの数を追加することで、９：１、あるいは１０：１等というように、電流密度を更に変えることで、準安定点をキャンセルする。
図３、図５及び図６に示した第一、第二及び第三実施形態は、電圧ＶＢを電圧ＶＡよりも上げる発想であった。これに対し、この図７に示す第四実施形態は、電圧ＶＡを電圧ＶＢより下げる発想である。
【００３９】
ダイオードを並列接続する際の、ダイオードの数の計算も、前述の抵抗値の計算と同様の考え方が利用できる。つまり、並列接続される第一ダイオード１０４の追加は、第一ダイオード１０４よりも第二ダイオード１０７が先にオン状態にしやすくすることによって、第一実施形態における第五抵抗Ｒ３０９の追加を、第一ダイオード１０４で代用する設計思想である。
ダイオードの並列接続の追加によってＶＡ−ＶＢを負の電圧値にすることで、図３と同様にスタートアップ回路がなくとも安定した電圧を供給するバンドギャップリファレンス回路を実現できる。
【００４０】
本開示は以下のような構成も取ることができる。
＜１＞
ソースが電源ノードに接続される第一ＰＭＯＳＦＥＴと、
一端が前記第一ＰＭＯＳＦＥＴのドレインに接続される第一抵抗と、
前記第一抵抗の他端と接地ノードに接続される第一ダイオードと、
ソースが電源ノードに接続される第二ＰＭＯＳＦＥＴと、
前記第二ＰＭＯＳＦＥＴのドレインと接地ノードに接続される第二ダイオードと、
前記第一ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第二抵抗と、
前記第二ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第三抵抗と、
ソースが電源ノードに接続され、ドレインが基準電圧の出力ノードに接続される第三ＰＭＯＳＦＥＴと、
前記第三ＰＭＯＳＦＥＴのドレインと接地ノードとの間に接続される第四抵抗と、
前記第一ＰＭＯＳＦＥＴのドレインが非反転入力端子に接続され、前記非反転入力端子に供給される電圧よりも高い電圧が供給され得る、前記第二ＰＭＯＳＦＥＴのドレインが反転入力端子に接続され、出力電圧が前記第一ＰＭＯＳＦＥＴ、前記第二ＰＭＯＳＦＥＴ及び前記第三ＰＭＯＳＦＥＴの各ゲートに印加されるオペアンプと
を具備するバンドギャップリファレンス回路。
＜２＞
前記第一ＰＭＯＳＦＥＴのドレインから出力される第一電圧に比べて前記第二ＰＭＯＳＦＥＴのドレインから出力される第二電圧が大きくなるように、前記第二ＰＭＯＳＦＥＴの誤差の二乗と前記第二ダイオードの誤差の二乗を加算して更に平方根を採った値より大きい値を回路素子に与えている、
＜１＞記載のバンドギャップリファレンス回路。
＜３＞
前記第三抵抗は前記第二抵抗より抵抗値が大きい、
＜２＞記載のバンドギャップリファレンス回路。
＜４＞
前記第二ＰＭＯＳＦＥＴの電源供給能力は前記第一ＰＭＯＳＦＥＴの電源供給能力より大きい、
＜２＞記載のバンドギャップリファレンス回路。
＜５＞
前記オペアンプは、
前記非反転入力端子に接続される第一ＮＭＯＳＦＥＴと、
前記反転入力端子に接続され、前記第一ＮＭＯＳＦＥＴより増幅率が大きい第二ＮＭＯＳＦＥＴと
を含む、
＜２＞記載のバンドギャップリファレンス回路。
＜６＞
前記第一ダイオードは前記第二ダイオードより電流供給能力が大きい、
＜２＞記載のバンドギャップリファレンス回路。
【００４１】
本実施形態では、バンドギャップリファレンス回路を開示した。
従来のバンドギャップリファレンス回路には、その本質的な特性上、所望の参照電圧より低い、準安定点の電圧を出力してしまう、という問題点があり、これを解消するためにスタートアップ回路の追加を余儀なくされていた。
本開示では、バンドギャップリファレンス回路の本質的な特性に着目し、オペアンプの非反転入力端子に接続される第一電流源の電圧ＶＡより、オペアンプの反転入力端子に接続される第二電流源の電圧ＶＢの方が高くなるように、回路素子を選定した。
回路素子の選定は、少なくとも以下の四通りが実施可能である。
第一に、ダイオードに並列接続される抵抗を、回路素子のバラつきの総和の平方根を超える値だけ異ならせる。
第二に、第二電流源が出力する電流を、回路素子のバラつきの総和の平方根を超える値だけ、第一電流源より多くなるように構成する。
第三に、オペアンプの反転入力端子の入力段のフィンガーを、回路素子のバラつきの総和の平方根を超える値だけ、非反転入力端子の入力段のフィンガーより多くなるように構成する。
第四に、第一電流源に接続されるダイオードを、回路素子のバラつきの総和の平方根を超える値だけ、第二電流源に接続されるダイオードより多くなるように並列接続する。
これらの手段を採用することにより、スタートアップ回路がなくとも安定した電圧を供給するバンドギャップリファレンス回路を実現できる。
【００４２】
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
【符号の説明】
【００４３】
１０１…バンドギャップリファレンス実験回路、１０２…第一ＰＭＯＳＦＥＴ、１０４…第一ダイオード、１０６…第二ＰＭＯＳＦＥＴ、１０７…第二ダイオード、１０９…第三ＰＭＯＳＦＥＴ、１１１…オペアンプ、１１２…可変電圧源、３０１…バンドギャップリファレンス回路、３０２、３０３、３０７、３０８、６０２…ＮＭＯＳＦＥＴ、３０４、３０５、３０６、５０２…ＰＭＯＳＦＥＴ、７０２…第三ダイオード、Ｒ１０３…第一抵抗、Ｒ１０５…第二抵抗、Ｒ１０８…第三抵抗、Ｒ１１０…第四抵抗、Ｒ３０９…第五抵抗
【図１】
2014115861.tif 000005
【図２】
2014115861.tif 000006
【図３】
2014115861.tif 000007
【図４】
2014115861.tif 000008
【図５】
2014115861.tif 000009
【図６】
2014115861.tif 000010
【図７】
2014115861.tif 000011
【図８】
2014115861.tif 000012
【図９】
2014115861.tif 000013