(57)【要約】【課題】低いオン抵抗と高い耐圧とを得る。【解決手段】ドリフト領域７０は、第１の導電型を有し、第１の炭化珪素層５１を有する。第１の炭化珪素層５１は４Ｈおよび６Ｈのいずれかのポリタイプを有する。第２の炭化珪素層６２は、ドリフト領域７０上に設けられ、第２の導電型を有し、３Ｃのポリタイプを有する。第３の炭化珪素層６３は、第２の炭化珪素層６２上に設けられ、第１の導電型を有する。ゲート絶縁膜７１は、第３の炭化珪素層６３とドリフト領域７０とをつなぐように第２の炭化珪素層６２上に設けられている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電極と、
４Ｈおよび６Ｈのいずれかのポリタイプを有する第１の炭化珪素層を含み、前記第１の電極上に設けられ、第１の導電型を有し、炭化珪素から作られたドリフト領域と、
前記ドリフト領域上に設けられ、前記第１の導電型と異なる第２の導電型を有し、３Ｃのポリタイプを有する第２の炭化珪素層と、
前記第２の炭化珪素層上に設けられ、前記第１の導電型を有する第３の炭化珪素層と、
前記第３の炭化珪素層と前記ドリフト領域とをつなぐように前記第２の炭化珪素層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第３の炭化珪素層上に設けられた第２の電極とを備える、炭化珪素半導体装置。
【請求項２】
前記ゲート絶縁膜は、前記第３の炭化珪素層および前記第２の炭化珪素層を貫通して前記ドリフト領域に至るトレンチの上に設けられている、請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第１の導電型はｎ型である、請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ドリフト領域は、前記第２の炭化珪素層に面するバッファ層を含み、前記バッファ層は炭化珪素から作られ３Ｃのポリタイプを有する、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
【請求項５】
第１の導電型を有し炭化珪素から作られたドリフト領域を形成する工程を備え、前記ドリフト領域を形成する工程は、第１の導電型を有し４Ｈおよび６Ｈのいずれかのポリタイプを有する第１の炭化珪素層を準備する工程と、前記第１の炭化珪素層上に溶液成長法を用いて、前記第１の導電型を有し炭化珪素から作られ３Ｃのポリタイプを有するバッファ層を形成する工程とを含み、さらに
前記バッファ層上に、前記第１の導電型と異なる第２の導電型を有し、３Ｃのポリタイプを有する第２の炭化珪素層を形成する工程と、
前記第２の炭化珪素層上に、前記第１の導電型を有する第３の炭化珪素層を形成する工程と、
前記第３の炭化珪素層と前記ドリフト領域とをつなぐように前記第２の炭化珪素層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第１の炭化珪素層上に第１の電極を形成する工程と、
前記第３の炭化珪素層上に第２の電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜を形成する工程の前に、前記第３の炭化珪素層と、前記第２の炭化珪素層とを貫通して前記ドリフト領域に至るトレンチを形成する工程をさらに備え、
前記ゲート絶縁膜を形成する工程は、前記ゲート絶縁膜を前記トレンチ上に形成することによって行われる、請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記トレンチを形成する工程は、前記トレンチが前記第１の炭化珪素層に至るように行われる、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第１の導電型はｎ型である、請求項５〜７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素半導体装置およびその製造方法に関するものであり、特に、ゲート絶縁膜を有する炭化珪素半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
Kin  Kiong  Lee  et  al.,  "N-channel  MOSFETs  fabricated  on  homoepitaxy-grown  3C-SiC Films",  IEEE  Electron  Devices,  Vol.  24,  No.  7  (2003),  pp.  466-468によれば、６Ｈ−および４Ｈ−ＳｉＣ上に形成されたＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）は低いチャネル移動度をともなうことから、高性能のＳｉＣデバイスを得るには３Ｃ−ＳｉＣ上にトランジスタを形成する必要がある、と記載されている。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Kin  Kiong  Lee  et  al.,  "N-channel  MOSFETs  fabricated  on  homoepitaxy-grown  3C-SiC Films",  IEEE  Electron  Devices,  Vol.  24,  No.  7  (2003),  pp.  466-468
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記のようにポリタイプとして３Ｃが用いられる場合、チャネル移動度が高くなることで、電力用半導体装置のオン抵抗を低くすることができる。しかしながら、３Ｃのバンドギャップが４Ｈおよび６Ｈのバンドギャップよりも小さいことに起因して、大きな耐圧を得にくくなる。
【０００５】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、低いオン抵抗と高い耐圧とを有する炭化珪素半導体装置とその製造方法とを提供することである。
【課題を解決するための手段】
【０００６】
本発明の炭化珪素半導体装置は、第１の電極と、第１の炭化珪素層を有するドリフト領域と、第２の炭化珪素層と、第３の炭化珪素層と、ゲート絶縁膜と、ゲート電極と、第２の電極とを含む。ドリフト領域は、第１の電極上に設けられ、第１の導電型を有し、炭化珪素から作られている。第１の炭化珪素層は４Ｈおよび６Ｈのいずれかのポリタイプを有する。第２の炭化珪素層は、ドリフト領域上に設けられ、第１の導電型と異なる第２の導電型を有し、３Ｃのポリタイプを有する。第３の炭化珪素層は、第２の炭化珪素層上に設けられ、第１の導電型を有する。ゲート絶縁膜は、第３の炭化珪素層とドリフト領域とをつなぐように第２の炭化珪素層上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。第２の電極は第３の炭化珪素層上に設けられている。
【０００７】
この炭化珪素半導体装置によれば、ゲート電極によって制御されるチャネルをなす第２の炭化珪素層が、３Ｃのポリタイプを有する。これによりチャネル移動度が高くなるので、炭化珪素半導体装置のオン抵抗を低くすることができる。またドリフト領域に含まれる第１の炭化珪素層が４Ｈおよび６Ｈのいずれかのポリタイプを有することで、炭化珪素半導体装置の耐圧を大きくすることができる。
【０００８】
好ましくは、ゲート絶縁膜は、第３の炭化珪素層および第２の炭化珪素層を貫通してドリフト領域に至るトレンチの上に設けられている。これにより、トレンチゲート型の炭化珪素半導体装置が得られる。
【０００９】
好ましくは、第１の導電型はｎ型である。これによりチャネル移動度をより高くすることができる。
【００１０】
好ましくは、ドリフト領域は、第２の炭化珪素層に面するバッファ層を含む。バッファ層は炭化珪素から作られ３Ｃのポリタイプを有する。これにより、第２の炭化珪素層を、３Ｃのポリタイプを有するバッファ層の上に形成することができる。よって第２の炭化珪素層のポリタイプを容易に３Ｃとすることができる。
【００１１】
本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。第１の導電型を有し炭化珪素から作られたドリフト領域が形成される。ドリフト領域を形成する工程は、第１の導電型を有し４Ｈおよび６Ｈのいずれかのポリタイプを有する第１の炭化珪素層を準備する工程と、溶液成長法を用いて第１の炭化珪素層上に、第１の導電型を有し炭化珪素から作られ３Ｃのポリタイプを有するバッファ層を形成する工程とを含む。バッファ層上に、第１の導電型と異なる第２の導電型を有し３Ｃのポリタイプを有する第２の炭化珪素層が形成される。第２の炭化珪素層上に、第１の導電型を有する第３の炭化珪素層が形成される。第３の炭化珪素層とドリフト領域とをつなぐように第２の炭化珪素層上にゲート絶縁膜が形成される。ゲート絶縁膜上にゲート電極が形成される。第１の炭化珪素層上に第１の電極が形成される。第３の炭化珪素層上に第２の電極が形成される。
【００１２】
この製造方法によれば、ゲート電極によって制御されるチャネルをなす第２の炭化珪素層が３Ｃのポリタイプを有する。これによりチャネル移動度が高くなるので、炭化珪素半導体装置のオン抵抗を低くすることができる。またドリフト領域に含まれる第１の炭化珪素層が４Ｈおよび６Ｈのいずれかのポリタイプを有することで、炭化珪素半導体装置の耐圧を大きくすることができる。また溶液成長法を用いることにより、バッファ層のポリタイプを容易に３Ｃとすることができる。これによりバッファ層上に形成される第２の炭化珪素層のポリタイプを３Ｃとすることができる。
【００１３】
好ましくは、ゲート絶縁膜が形成される前に、第３の炭化珪素層と第２の炭化珪素層とを貫通してドリフト領域に至るトレンチが形成される。ゲート絶縁膜は、ゲート絶縁膜をトレンチ上に形成することによって形成される。これによりトレンチゲート型の炭化珪素半導体装置が得られる。
【００１４】
トレンチは第１の炭化珪素層に至るように形成されてもよい。この場合、トレンチを形成するためのエッチングがバッファ層を貫通するので、エッチングをバッファ層内で確実に停止させることができるほどに精度の高いエッチング制御が必要でない。
【００１５】
好ましくは、第１の導電型はｎ型である。これによりチャネル移動度をより高くすることができる。
【発明の効果】
【００１６】
上記のように本発明によれば、低いオン抵抗と高い耐圧とが得られる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施の形態における炭化珪素半導体装置の構成を概略的に示す部分断面図である。
【図２】図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。
【図３】図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。
【図４】図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。
【図５】図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。
【図６】図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。
【図７】図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。
【図８】図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。
【図９】図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。
【図１０】図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
【００１９】
図１に示すように、本実施の形態のＭＯＳＦＥＴ１００（炭化珪素半導体装置）は、ドレイン電極８１（第１の電極）と、単結晶基板５０と、ドリフト領域７０と、ｐベース層６２（第２の炭化珪素層）と、ｎ領域６３（第３の炭化珪素層）と、ｐコンタクト領域６４と、ゲート酸化膜７１（ゲート絶縁膜）と、ゲート電極７２と、層間絶縁膜７３と、ソース電極８２（第２の電極）と、配線層８３とを有する。
【００２０】
単結晶基板５０は、炭化珪素から作られており、４Ｈのポリタイプを有する。単結晶基板５０はｎ型（第１の導電型）を有する。
【００２１】
ドリフト領域７０は、単結晶基板５０を介してドレイン電極８１上に設けられている。ドリフト領域７０はｎ型（第１の導電型）を有し、炭化珪素から作られている。ドリフト領域７０はドリフト層５１（第１の炭化珪素層）およびバッファ層６１を有する。
【００２２】
ドリフト層５１は４Ｈのポリタイプを有する。ドリフト層５１は単結晶基板５０を介してドレイン電極８１に面している。好ましくはドリフト層５１の不純物濃度は単結晶基板５０の不純物濃度よりも低い。ドリフト層５１の不純物濃度は、好ましくは１×１０15ｃｍ-3以上５×１０16ｃｍ-3以下であり、たとえば８×１０15ｃｍ-3である。
【００２３】
バッファ層６１は３Ｃのポリタイプを有する。バッファ層６１はｐベース層６２に面している。好ましくはバッファ層６１の厚さは、５ｎｍ以上５０ｎｍ以下である。
【００２４】
ｐベース層６２は、ｐ型（第１の導電型と異なる第２の導電型）を有し、ドリフト領域７０上に設けられている。ｐベース層６２は３Ｃのポリタイプを有する。ｐベース層６２の不純物濃度は、たとえば１×１０18ｃｍ-3である。
【００２５】
ｎ領域６３はｎ型を有する。ｎ領域６３は、ｐベース層６２によってドリフト領域７０から隔てられるように、ｐベース層６２上に設けられている。ｐコンタクト領域６４はｐ型を有する。ｐコンタクト領域６４はｐベース層６２につながっている。
【００２６】
ゲート酸化膜７１は、ｎ領域６３とドリフト領域７０とをつなぐようにｐベース層６２上に設けられている。具体的にはゲート酸化膜７１は、ｎ領域６３およびｐベース層６２を貫通してドリフト領域７０に至るトレンチＴＲの側壁上に設けられている。ゲート電極７２はゲート酸化膜７１上に設けられている。
【００２７】
ソース電極８２はｎ領域６３およびｐコンタクト領域６４の各々上に設けられたオーミック電極である。配線層８３はソース電極８２上に設けられている。配線層８３は、たとえばアルミニウム膜である。層間絶縁膜７３はゲート電極７２と配線層８３との間を絶縁している。
【００２８】
次にＭＯＳＦＥＴ１００の製造方法について説明する。
図２に示すように、単結晶基板５０上におけるエピタキシャル成長によって、単結晶基板５０上に、４Ｈのポリタイプを有するドリフト層５１が形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical  Vapor  Deposition）法により行うことができる。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
【００２９】
図３に示すように、３Ｃのポリタイプを有するバッファ層６１がドリフト層５１上に溶液成長法を用いて形成される。具体的には、るつぼ９０に保持された溶媒９１中に、ドリフト層５１が形成された単結晶基板５０と、炭素からなる炭素供給源９２とが配置される。溶媒９１は主に、１３００℃程度に加熱されることで液化されたシリコンからなる。好ましくは、バッファ層６１の成長速度を高めるために、溶媒９１中にスカンジウムが添加される。なおるつぼ９０が炭素からなる場合、炭素供給源９２は省略され得る。バッファ層６１にｎ型をより確実に付与するために、バッファ層６１の形成が窒素雰囲気中で行われてもよい。上記により、ドリフト層５１およびバッファ層６１を有するドリフト領域７０（図４）が形成される。
【００３０】
図５に示すように、バッファ層６１上におけるエピタキシャル成長によって、バッファ層６１上にｐベース層６２が形成される。このエピタキシャル成長は、たとえばＣＶＤ法によって行うことができる。
【００３１】
図６に示すように、ｐベース層６２上にｎ領域６３およびｐコンタクト領域６４がイオン注入によって形成される。ｎ領域６３を形成するためのイオン注入においては、たとえばリン（Ｐ）などの、ｎ型を付与するための不純物がイオン注入される。またｐコンタクト領域６４を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの、ｐ型を付与するための不純物がイオン注入される。次に、不純物を活性化するための熱処理が行われる。この熱処理の温度は、好ましくは１５００℃以上１９００℃以下であり、たとえば１７００℃程度である。熱処理の時間は、たとえば３０分程度である。熱処理の雰囲気は、好ましくは不活性ガス雰囲気であり、たとえばＡｒ雰囲気である。
【００３２】
図７に示すように、ｎ領域６３と、ｐベース層６２とを貫通してドリフト領域７０に至るトレンチＴＲが形成される。本実施の形態においては、トレンチＴＲはドリフト層５１に至るように形成される。トレンチＴＲの形成は、マスク（図示せず）を用いたエッチングにより行い得る。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。
【００３３】
図８に示すように、トレンチＴＲ上にゲート酸化膜７１が形成される。この形成は好ましくは熱酸化によって行われる。ゲート酸化膜７１は、ｎ領域６３とドリフト領域７０とをつなぐようにｐベース層６２上に位置する部分を含む。
【００３４】
図９に示すように、ゲート酸化膜７１上にゲート電極７２が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜７１を介して埋めるように、ゲート酸化膜７１上にゲート電極７２が形成される。ゲート電極７２の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ（Chemical  Mechanical  Polishing）とによって行い得る。
【００３５】
図１０を参照して、ゲート電極７２の露出面を覆うように、ゲート電極７２およびゲート酸化膜７１上に層間絶縁膜７３が形成される。層間絶縁膜７３およびゲート酸化膜７１に開口部が形成されるようにエッチングが行われる。この開口部によりｎ領域６３およびｐコンタクト領域６４の各々が露出される。ｎ領域６３およびｐコンタクト領域６４の各々の上にソース電極８２が形成される。単結晶基板５０を介してドリフト層５１上に（図中、単結晶基板５０の下面上に）、ドレイン電極８１が形成される。
【００３６】
再び図１を参照して、配線層８３が形成される。以上により、ＭＯＳＦＥＴ１００が得られる。
【００３７】
本実施の形態によれば、ゲート電極７２によって制御されるチャネルをなすｐベース層６２が３Ｃのポリタイプを有する。これによりチャネル移動度が高くなるので、ＭＯＳＦＥＴ１００のオン抵抗を低くすることができる。またドリフト領域７０に含まれるドリフト層５１が４Ｈのポリタイプを有することで、ＭＯＳＦＥＴ１００の耐圧を大きくすることができる。
【００３８】
また溶液成長法（図３）を用いることにより、バッファ層６１のポリタイプを容易に３Ｃとすることができる。これによりバッファ層６１上に形成されるｐベース層６２のポリタイプを３Ｃとすることができる。
【００３９】
またｐベース層６２を３Ｃのポリタイプを有するバッファ層６１の上に形成することで（図５）、ｐベース層６２のポリタイプを容易に３Ｃとすることができる。
【００４０】
また本実施の形態においては、トレンチＴＲがバッファ層６１を貫通してドリフト層５１に至るように形成されるので、エッチングをバッファ層６１内で確実に停止させることができるほどに精度の高いエッチング制御が必要でない。なおトレンチＴＲは、バッファ層６１に至りかつドリフト層５１に至らないように形成されてもよい。
【００４１】
上記実施の形態においては４Ｈのポリタイプが用いられるが、４Ｈの代わりに６Ｈが用いられてもよい。ＭＯＳＦＥＴ１００のような縦型デバイスにおいては４Ｈを用いることが好ましい。
【００４２】
また上記実施の形態においては第１の導電型がｎ型であり第２の導電型がｐ型であるが、これらの導電型が入れ替えられもよい。この場合は、バッファ層のための溶液成長法に際して、アルミニウムなどのｐ型を付与するための不純物が溶媒中に添加されることが好ましい。なお、より高いチャネル移動度を得るためには、第１導電型がｎ型であることが好ましい。
【００４３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４４】
５０  単結晶基板、５１  ドリフト層（第１の炭化珪素層）、６１  バッファ層、６２  ｐベース層（第２の炭化珪素層）、６３  ｎ領域（第３の炭化珪素層）、６４  ｐコンタクト領域、７０  ドリフト領域、７１  ゲート酸化膜（ゲート絶縁膜）、７２  ゲート電極、７３  層間絶縁膜、８１  ドレイン電極、８２  ソース電極、８３  配線層、９１  溶媒、９２  炭素供給源、１００  ＭＯＳＦＥＴ（炭化珪素半導体装置）、ＴＲ  トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014033031.tif 000009
【図８】
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【図９】
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【図１０】
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