(57)【要約】【課題】  低電流・低電圧でフォーミング可能な可変抵抗素子を提供するとともに、かかる可変抵抗素子を備えた高集積の不揮発性メモリを実現する。【解決手段】  第１電極と第２電極の間に可変抵抗体が狭持された可変抵抗素子であって、底面において第２電極１１が露出し、底面に近づくに従って開口面積が小さくなるように側壁面が傾斜した凹部１７を有し、可変抵抗体１３が、かかる凹部１７の傾斜した側壁面１８上を覆っている。可変抵抗体の上面が同様に凹部１７の側壁面１８上で傾斜しており、その傾斜した上面同士が凹部１７内の１点で或いは１本の線で交差している。可変抵抗体１３のかかる傾斜した上面を覆うように形成された第１電極１２が、凹部１７の底面に向かって突出する尖突部を有している。【選択図】        図１６
2014033094.tif 000002
【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に可変抵抗体が狭持された可変抵抗素子であって、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記両電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態の前記可変抵抗素子の前記両電極間に電気的ストレスを与えることにより、前記両電極間の電気抵抗が二以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いるものであり、
底面において前記第２電極が露出する凹部と、
前記凹部の底面に近づくに従って前記凹部の開口面積が小さくなるように、前記凹部の傾斜した側壁面を構成する絶縁膜と、を有し、
前記可変抵抗体が、前記凹部の前記傾斜した側壁面上を覆うように形成され、
前記可変抵抗体の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差し、
前記第１電極が、前記可変抵抗体の前記傾斜した上面上を覆い、前記凹部の底面に向かって突出する尖突部を有することを特徴とする可変抵抗素子。
【請求項２】
前記可変抵抗体が、前記凹部の前記傾斜した側壁面の全面を覆うように形成されていることを特徴とする請求項１に記載の可変抵抗素子。
【請求項３】
層間絶縁膜を貫通する開口部を有し、
前記開口部内に、前記開口部の側壁を覆う側壁絶縁膜が、前記開口部の下方に向かうに従ってその幅が幅広となるように形成されることで、傾斜した側壁面を有する前記凹部が形成されていることを特徴とする請求項１又は２に記載の可変抵抗素子。
【請求項４】
前記凹部が、層間絶縁膜を貫通し、側壁面が傾斜を有するように形成された開口部であることを特徴とする請求項１又は２に記載の可変抵抗素子。
【請求項５】
前記可変抵抗体が、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物で構成されることを特徴とする請求項１〜４の何れか一項に記載の可変抵抗素子。
【請求項６】
前記可変抵抗体が、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素を含む酸化物又は酸窒化物であることを特徴とする請求項５に記載の可変抵抗素子。
【請求項７】
前記第１電極が、少なくとも前記尖突部において、前記可変抵抗体から酸素を引き抜き可能な金属を含んで構成されることを特徴とする請求項５又は６に記載の可変抵抗素子。
【請求項８】
前記第１電極が、少なくとも前記尖突部において、Ｔｉ，Ｖ，Ａｌ，Ｈｆ，Ｚｒの何れかの元素を含んで構成されていることを特徴とする請求項７に記載の可変抵抗素子。
【請求項９】
請求項１〜３の何れか一項に記載の可変抵抗素子を製造する方法であって、
第２電極を形成する工程と、
前記第２電極を覆う全面に層間絶縁膜を形成する工程と、
前記第２電極上の前記層間絶縁膜を貫通する、前記第２電極に達する深さの開口部を形成する工程と、
前記開口部内に、前記開口部の側壁を覆う側壁絶縁膜を、前記開口部の下方に向かうに従ってその幅が幅広となるように形成して、底面において前記第２電極が露出し、側壁面が傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを特徴とする可変抵抗素子の製造方法。
【請求項１０】
請求項１〜３の何れか一項に記載の可変抵抗素子を製造する方法であって、
層間絶縁膜を全面に堆積する工程と、
前記層間絶縁膜に開口部を形成する工程と、
前記開口部内を第２電極材料で充填後、前記第２電極材料の上部をエッチングにより除去することで、前記開口部の底部に第２電極を残存させる工程と、
前記開口部内に、前記開口部の側壁を覆う側壁絶縁膜を、前記開口部の下方に向かうに従ってその幅が幅広となるように形成して、底面において前記第２電極が露出し、側壁面が傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを特徴とする可変抵抗素子の製造方法。
【請求項１１】
請求項１、２、及び４のうち何れか一項に記載の可変抵抗素子を製造する方法であって、
第２電極を形成する工程と、
前記第２電極を覆う全面に層間絶縁膜を形成する工程と、
前記第２電極上の前記層間絶縁膜を貫通する、前記第２電極に達する深さの開口部を形成する工程と、
前記開口部の底面に近づくに従って開口面積が小さくなるように、前記開口部を加工して、底面において前記第２電極が露出し、側壁面に傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを特徴とする可変抵抗素子の製造方法。
【請求項１２】
請求項１、２、及び４のうち何れか一項に記載の可変抵抗素子を製造する方法であって、
層間絶縁膜を全面に堆積する工程と、
前記層間絶縁膜に開口部を形成する工程と、
前記開口部内を第２電極材料で充填後、前記第２電極材料の上部をエッチングにより除去することで、前記開口部の底部に第２電極を残存させる工程と、
前記開口部の底部の前記第２電極に近づくに従って開口面積が小さくなるように、前記開口部を加工し、側壁面に傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを特徴とする可変抵抗素子の製造方法。
【請求項１３】
側壁面に傾斜を有する前記凹部を形成する工程が、全面のスパッタエッチングにより前記開口部の側壁面を傾斜させる工程であることを特徴とする請求項１１又は１２に記載の可変抵抗素子の製造方法。
【請求項１４】
前記可変抵抗体および前記第１電極を形成する工程が、前記開口部の外側の前記層間絶縁膜が露出するまで、全面に堆積された前記第１電極材料および前記可変抵抗体材料をＣＭＰにより除去する工程を有することを特徴とする請求項９〜１３の何れか一項に記載の可変抵抗素子の製造方法。
【請求項１５】
請求項１〜８の何れか一項に記載の可変抵抗素子を複数、マトリクス状に配列してなるメモリセルアレイを備えることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極と第２電極の間に金属酸化物または金属酸窒化物からなる可変抵抗体を狭持してなる不揮発性の可変抵抗素子、及びかかる可変抵抗素子を情報の記憶に用いる不揮発性の半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Nonvolatile Random Access Memory）として、ＦｅＲＡＭ（Ferroelectric RAM）、ＭＲＡＭ（Magnetic RAM）、ＰＲＡＭ（Phase Change RAM）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Resistive Random Access Memory）（登録商標）が提案されている。この構成を図２２に示す。
【０００４】
図２２に示されるように、従来構成の可変抵抗素子は、下部電極６１と可変抵抗体６３と上部電極６２とが順に積層された構造となっており、上部電極６２と下部電極６１の間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ１Ｒ型メモリセルの構成例を図２３に示す。
【０００６】
図２３は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイ２０の一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２２に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ２３に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２１に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
【０００７】
図２４は、図２２におけるメモリセルアレイ２０を構成する一メモリセルの断面模式図である。本構成では、選択トランジスタＴと可変抵抗素子Ｒとで１つのメモリセルを形成している。選択トランジスタＴは、ゲート絶縁膜４５、ゲート電極４３、及びドレイン領域４１とソース領域４２から構成されており、素子分離膜４４を形成した半導体基板１１１の上面に形成される。又、可変抵抗素子Ｒは、下部電極６１と可変抵抗体６３と上部電極６２とから構成されている。
【０００８】
また、トランジスタＴのゲート電極４３がワード線を構成しており、金属配線３７はコンタクトプラグ３６を介してトランジスタＴのソース領域４２と電気的に接続している。又、金属線配線３２はコンタクトプラグ３４を介して可変抵抗素子Ｒの上部電極６２と電気的に接続している一方で、可変抵抗素子Ｒの下部電極６１はコンタクトプラグ３５を介してトランジスタＴのドレイン領域４１と電気的に接続している。
【０００９】
このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
【００１０】
図２５は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ２２に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ２１に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ２０内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。
【００１１】
尚、上記図２４中の可変抵抗体６３として利用できる可変抵抗体材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法では超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【００１２】
他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。
【００１３】
さらに、抵抗変化がおきる可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。
【００１４】
このような上記遷移金属酸化物を可変抵抗体として可変抵抗素子の抵抗スイッチングを安定に行うためには、可変抵抗素子の二つの電極界面のうち、いずれか一方のみをスイッチ領域とするのが望ましい。このため両端の電極材料に異なる電極を用い、一方の電極との界面をオーミック接合として非スイッチング界面とし、もう一方の電極との界面を例えばショットキー接合としてスイッチング界面とすることが望ましい。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献】
【００１６】
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【非特許文献２】Ｈ．Ｐａｇｎｉａほか、“Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年
【非特許文献３】Ｂａｅｋ，Ｉ．Ｇ．ほか、“Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ”，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年
【発明の概要】
【発明が解決しようとする課題】
【００１７】
このような遷移金属酸化物を可変抵抗体とする可変抵抗素子では、抵抗スイッチングが可能な状態とするために、所謂フォーミングと呼ばれるソフトブレークダウンを行う必要が生じる。当該ソフトブレークダウンに必要な電圧（フォーミング電圧）は、情報記録のための書き込み電圧に比べて高い。一方、高集積な不揮発メモリを実現するにあたって、微細なトランジスタを用いて可変抵抗素子を駆動する必要があるため、フォーミング電圧を低減する必要がある。
【００１８】
ここで、フォーミング電圧は、可変抵抗体として用いる金属酸化物の膜厚にほぼ比例することが知られており、最も簡単にフォーミング電圧を下げる方法は、非特許文献３に示されているように、金属酸化物の膜厚を薄くすることである。
【００１９】
しかしながら、膜厚を薄くするだけでは限界がある。また、金属酸化物の膜厚が薄くなると、成膜プロセスの僅かのゆらぎや、下地基板の表面荒れ等による特性ばらつきが生じることが懸念される。
【００２０】
本発明は、上記の従来技術における問題点を鑑み、フォーミング電圧の素子間ばらつきを少なくしながら、低電圧かつ低電流でフォーミングできる構成の可変抵抗素子およびその製造方法を提供することをその目的とする。
【００２１】
更に、当該可変抵抗素子を備え、製造が容易な高集積の不揮発性半導体記憶装置を提供することをその目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る可変抵抗素子は、第１電極と第２電極の間に可変抵抗体が狭持された可変抵抗素子であって、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記両電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態の前記可変抵抗素子の前記両電極間に電気的ストレスを与えることにより、前記両電極間の電気抵抗が二以上の異なる抵抗状態間で遷移し、当該遷移後の抵抗状態を情報の記憶に用いるものであり、
底面において前記第２電極が露出する凹部と、前記凹部の底面に近づくに従って前記凹部の開口面積が小さくなるように、前記凹部の傾斜した側壁面を構成する絶縁膜と、を有し、
前記可変抵抗体が、前記凹部の前記傾斜した側壁面上を覆うように形成され、
前記可変抵抗体の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差し、
前記第１電極が、前記可変抵抗体の前記傾斜した上面上を覆い、前記凹部の底面に向かって突出する尖突部を有することを第１の特徴とする。
【００２３】
上記第１の特徴の本発明に係る可変抵抗素子は、前記可変抵抗体が、前記凹部の前記傾斜した側壁面の全面を覆うように形成されていることが好ましい。
【００２４】
上記第１の特徴の本発明に係る可変抵抗素子は、層間絶縁膜を貫通する開口部を有し、前記開口部内に、前記開口部の側壁を覆う側壁絶縁膜が、前記開口部の下方に向かうに従ってその幅が幅広となるように形成されることで、傾斜した側壁面を有する前記凹部が形成されていることを第２の特徴とする。
【００２５】
上記第１の特徴の本発明に係る可変抵抗素子は、前記凹部が、層間絶縁膜を貫通し、側壁面が傾斜を有するように形成された開口部であることを第３の特徴とする。
【００２６】
上記第１乃至第３の何れかの特徴の本発明の可変抵抗素子によれば、第１電極と第２電極間に電圧を印加したとき、第１電極の一部が凹部の底面に向かって突出し、尖突部を有しているため、かかる尖突部のエッジ部分に電界が集中する。これにより、フォーミングを行うべく電圧を印加するとき、フォーミングによって形成されるフィラメントパスの形成領域を特定範囲内に収め、低電圧で低電流によるフォーミングが可能となる。さらに、スイッチング動作を行うべく電圧を印加したときにおいても、スイッチング動作の再現性を高めることができる。
【００２７】
好ましくは、上記第２又は第３の特徴の本発明の可変抵抗素子では、簡便なプロセスで第１電極の一部に尖突部を形成することができるため、低コストで生産性および歩留まりに優れる構造を有し、スイッチング動作の再現性が高い可変抵抗素子を実現できる。
【００２８】
上記第１乃至第３の何れかの特徴の本発明に係る可変抵抗素子は、前記可変抵抗体が、遷移金属酸化物もしくはアルミニウム酸化物、又は、遷移金属の酸窒化物で構成されることを第４の特徴とする。
【００２９】
上記第４の特徴の本発明に係る可変抵抗素子は、前記可変抵抗体が、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｚｒ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素を含む酸化物又は酸窒化物であることが好ましい。
【００３０】
上記第４の特徴の本発明に係る可変抵抗素子によれば、従来から半導体プロセスで汎用的に用いられてきた材料を可変抵抗体として利用でき、製造プロセスの組み立てが容易な構造の可変抵抗素子を実現できる。
【００３１】
上記第４の特徴の本発明に係る可変抵抗素子は、前記第１電極が、少なくとも前記尖突部において、前記可変抵抗体から酸素を引き抜き可能な金属を含んで構成されることを第５の特徴とする。
【００３２】
上記第５の特徴の本発明に係る可変抵抗素子は、前記第１電極が、少なくとも前記尖突部において、Ｔｉ，Ｖ，Ａｌ，Ｈｆ，Ｚｒの何れかの元素を含んで構成されていることが好ましい。
【００３３】
上記第５の特徴の本発明に係る可変抵抗素子によれば、可変抵抗体から局所的に酸素を引き抜くことができるため、フォーミング電圧を低減しながら、フォーミングに必要な電流を必要以上に大きくする必要がなく、低電圧・低電流で動作可能な可変抵抗素子を実現できる。
【００３４】
上記目的を達成するための本発明に係る可変抵抗素子の製造方法は、上記第１又は第２の特徴の本発明に係る可変抵抗素子を製造する方法であって、
第２電極を形成する工程と、
前記第２電極を覆う全面に層間絶縁膜を形成する工程と、
前記第２電極上の前記層間絶縁膜を貫通する、前記第２電極に達する深さの開口部を形成する工程と、
前記開口部内に、前記開口部の側壁を覆う側壁絶縁膜を、前記開口部の下方に向かうに従ってその幅が幅広となるように形成して、底面において前記第２電極が露出し、側壁面が傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを第１の特徴とする。
【００３５】
上記目的を達成するための本発明に係る可変抵抗素子の製造方法は、上記第１又は第２の特徴の本発明に係る可変抵抗素子を製造する方法であって、
層間絶縁膜を全面に堆積する工程と、
前記層間絶縁膜に開口部を形成する工程と、
前記開口部内を第２電極材料で充填後、前記第２電極材料の上部をエッチングにより除去することで、前記開口部の底部に第２電極を残存させる工程と、
前記開口部内に、前記開口部の側壁を覆う側壁絶縁膜を、前記開口部の下方に向かうに従ってその幅が幅広となるように形成して、底面において前記第２電極が露出し、側壁面が傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを第２の特徴とする。
【００３６】
上記目的を達成するための本発明に係る可変抵抗素子の製造方法は、上記第１又は第３の特徴の本発明に係る可変抵抗素子を製造する方法であって、
第２電極を形成する工程と、
前記第２電極を覆う全面に層間絶縁膜を形成する工程と、
前記第２電極上の前記層間絶縁膜を貫通する、前記第２電極に達する深さの開口部を形成する工程と、
前記開口部の底面に近づくに従って開口面積が小さくなるように、前記開口部を加工して、底面において前記第２電極が露出し、側壁面に傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを第３の特徴とする。
【００３７】
上記目的を達成するための本発明に係る可変抵抗素子の製造方法は、上記第１又は第３の特徴の本発明に係る可変抵抗素子を製造する方法であって、
層間絶縁膜を全面に堆積する工程と、
前記層間絶縁膜に開口部を形成する工程と、
前記開口部内を第２電極材料で充填後、前記第２電極材料の上部をエッチングにより除去することで、前記開口部の底部に第２電極を残存させる工程と、
前記開口部の底部の前記第２電極に近づくに従って開口面積が小さくなるように、前記開口部を加工し、側壁面に傾斜を有する凹部を形成する工程と、
可変抵抗体材料を全面に堆積し、前記凹部内において、前記凹部を覆う前記可変抵抗体材料の上面が前記凹部の側壁面上で傾斜し、その傾斜した上面同士が前記凹部内の１点で或いは１本の線で交差するまで、前記可変抵抗体材料の堆積を行う工程と、
第１電極材料を、前記凹部内を完全に充填するように堆積する工程と、
前記可変抵抗体材料および前記第１電極材料の夫々を、所定のパターンに成形し、前記可変抵抗体、及び、前記凹部の底面に向かって突出する尖突部を有する第１電極を形成する工程と、を含むことを第４の特徴とする。
【００３８】
上記第３又は第４の特徴の本発明に係る可変抵抗素子の製造方法は、側壁面に傾斜を有する前記凹部を形成する工程が、全面のスパッタエッチングにより前記開口部の側壁面を傾斜させる工程であることが好ましい。
【００３９】
上記第１乃至第４の何れかの特徴の本発明に係る可変抵抗素子の製造方法によれば、簡便な製造プロセスを用いて尖突部を有する第１電極を形成することができるため、低コストで生産性および歩留まりに優れる構造を有し、スイッチング動作の再現性の高い可変抵抗素子を製造できる。
【００４０】
上記第１乃至第４の何れかの特徴の本発明に係る可変抵抗素子の製造方法は、
前記可変抵抗体および前記第１電極を形成する工程が、前記開口部の外側の前記層間絶縁膜が露出するまで、全面に堆積された前記第１電極材料および前記可変抵抗体材料をＣＭＰにより除去する工程を有することを第５の特徴とする。
【００４１】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、
上記第１乃至第５の特徴の本発明に係る可変抵抗素子を複数、マトリクス状に配列してなるメモリセルアレイを備えることを特徴とする。
【００４２】
上記特徴の本発明に係る不揮発性半導体記憶装置によれば、本発明の可変抵抗素子が低電圧・低電流で動作可能なことにより、耐圧の低い微細トランジスタを用いて容易に可変抵抗素子の駆動が可能であり、低消費電力で動作する高集積の不揮発性半導体記憶装置を容易に実現することができる。
【発明の効果】
【００４３】
以上、本発明によれば、第１電極が尖突部を有してなることで、フォーミング電圧の素子間ばらつきを少なくしながら、低電圧かつ低電流でフォーミングできる構成の可変抵抗素子およびその製造方法を提供できる。この結果、本発明の可変抵抗素子は、低電圧かつ低電流でスイッチング動作が可能である。また、低コストで、生産性および歩留まりに優れる構造を有しており、製造が容易な高集積の不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態に係る可変抵抗素子の概略の構成を示す構造断面図
【図２】本発明の一実施形態に係る可変抵抗素子を上面から見たレイアウトの例を示す図
【図３】本発明の一実施形態に係る可変抵抗素子の製造方法を示す概略の構造断面図
【図４】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図５】本発明において、側壁面が傾斜した凹部内に可変抵抗体１３が堆積される様子を説明するための模式的な構造断面図
【図６】本発明の一実施形態に係る可変抵抗素子の製造方法を示す概略の構造断面図
【図７】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図８】本発明の一実施形態に係る可変抵抗素子の概略の構成を示す構造断面図
【図９】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図１０】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図１１】本発明の一実施形態に係る可変抵抗素子の概略の構成を示す構造断面図
【図１２】本発明の一実施形態に係る可変抵抗素子の製造方法を示す概略の構造断面図
【図１３】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図１４】本発明の一実施形態に係る可変抵抗素子の製造方法を示す概略の構造断面図
【図１５】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図１６】本発明の一実施形態に係る可変抵抗素子の概略の構成を示す構造断面図
【図１７】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図１８】本発明の一実施形態に係る可変抵抗素子の製造方法を示すフローチャート
【図１９】本発明の一実施形態に係る不揮発性半導体記憶装置の概略の構成を示す回路ブロック図
【図２０】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構成を示す断面構造図
【図２１】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略の構成を示す断面構造図
【図２２】従来の可変抵抗素子の構成の一例を示す構造断面図
【図２３】従来の不揮発性半導体記憶装置のメモリセルアレイの構成の一例を示す回路図
【図２４】従来の不揮発性半導体記憶装置のメモリセルアレイの断面構造の模式図
【図２５】従来の不揮発性半導体記憶装置のメモリセルアレイの構成の一例を示す回路図
【発明を実施するための形態】
【００４５】
〈第１実施形態〉
以下において、本発明の一実施形態に係る可変抵抗素子（以降、適宜「本発明素子１」と称す）及びその製造方法（以降、適宜「本発明方法５１」と称す）につき、図面を参照して説明する。
【００４６】
図１は、本発明素子１の概略の構造断面図である。尚、以下に示される構造断面図は、適宜、要部が強調して示されており、図面上の各構成要素の寸法の縮尺と実際の寸法の縮尺とは必ずしも一致するものではない。これは以降の各実施形態においても同様とする。
【００４７】
図１に示すように、本発明素子１は、第２電極（下部電極）１１、及び、第１電極（上部電極）１２の間に、可変抵抗体１３が狭持されてなる素子であり、かかる第１及び第２電極の間の電気的ストレスの印加に応じて、第１及び第２電極の間の電気抵抗が変化する特性を有している。
【００４８】
第２電極１１上に、層間絶縁膜１４を貫通する開口部１５が形成されている。開口部１５は、底面において第２電極１１が露出するとともに、層間絶縁膜１４が露出する側壁面１８がテーパ形状に傾斜して形成されている。これにより、底面（第２電極１１側）に近づくに従って開口面積が小さくなるように、側壁面１８が傾斜した凹部１７が形成されている。
【００４９】
さらに、可変抵抗体１３が、かかる凹部１７の傾斜した側壁面１８の全面を覆うように、所定の膜厚で形成されている。可変抵抗体１３は、その上面が、側壁面１８上において、側壁面１８と平行に傾斜していて、その傾斜した上面同士が凹部１７内の１点で、或いは、１本の線で交差している。換言すると、凹部１７内に堆積された可変抵抗体１３の上面は、傾斜する側壁面を有するが、傾斜する側壁面同士が交差することにより、底面を有さない。この結果、かかる可変抵抗体１３の傾斜した上面上を第１電極１２で覆うことで、第１電極１２は、凹部１７の第２電極１１が露出する底面に向かって突出する尖突部１９を有する。
【００５０】
図２に本発明素子１を上面から見たレイアウトの例を示す。図２（ａ、ｂ）に示すように、開口部１５の形状が、円形または方形である場合、可変抵抗体の膜厚が、開口部の寸法Ｗ１と開口部の傾斜角で定まる値ｔ１を超えると、可変抵抗体１３の上面側壁面同士が１点で交差することにより、錐状の尖突部１９が形成される。
【００５１】
一方、図２（ｃ）に示すように、開口部１５の形状が長方形である場合、可変抵抗体１３の膜厚が、開口部の短辺の寸法Ｗ１と開口部の傾斜角で定まる値ｔ１を超えると、開口部１５の長辺側に位置する可変抵抗体１３の上面側壁面同士が１直線上で交差することにより、刃状の尖突部１９が形成される。さらに、可変抵抗体１３の膜厚が、開口部の長辺の寸法Ｗ２と開口部の傾斜角で定まる値ｔ２（ｔ２＞ｔ１）を超え、かつ可変抵抗体１３による凹部１７内の充填が不完全である場合、図２（ｄ）に示すように、開口部１５の短辺側に位置する可変抵抗体１３の上面側壁面同士が凹部１７内の１点で交差する結果、錐状の尖突部１９が形成される。尖突部１９が錐状であることが、第１電極１２と第２電極１１間にフォーミング電圧を印加する際、より微小領域に電界が集中するため、より好ましい。
【００５２】
可変抵抗体１３は、金属酸化物材料または金属酸窒化物材料から構成される。具体的には、可変抵抗体１３を構成する材料として、例えば、半導体プロセスと親和性がある酸化ハフニウム（ＨｆＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化チタン（ＴｉＯｘ）、酸化タンタル（ＴａＯｘ）、酸化タングステン（ＷＯｘ）、酸化アルミ（ＡｌＯｘ）、酸窒化ハフニウム（ＨｆＯｘＮｙ）、酸窒化ジルコニウム（ＺｒＯｘＮｙ）、酸窒化チタン（ＴｉＯｘＮｙ）、酸窒化タンタル（ＴａＯｘＮｙ）、酸窒化タングステン（ＷＯｘＮｙ）、酸窒化アルミ（ＡｌＯｘＮｙ）等を用いることができる。或いは、ニッケル（Ｎｉ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、鉄（Ｆｅ）、銅（Ｃｕ）の中から選択される遷移金属元素の酸化物又は酸窒化物等を含む材料が挙げられる。しかしながら、本発明はこれに限られるものではない。前述の通り、両電極の間の電気的ストレスの印加に応じて、両電極間の電気抵抗が変化する素子である限り、可変抵抗体１３を構成する材料は問わない。
【００５３】
上記の金属酸化物または金属酸窒化物を可変抵抗体１３として用いて可変抵抗素子を構成する場合、製造直後の初期状態にある可変抵抗素子を、電気的ストレスによって高抵抗状態と低抵抗状態の間で切り替え可能な状態（可変抵抗状態）にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを可変抵抗素子に印加し、抵抗スイッチングがおきる電流パス（フィラメント）を可変抵抗体１３内に形成する必要がある。かかる電圧印加処理は、フォーミング処理と呼ばれている。そして、かかるフォーミング処理によって形成されたフィラメントが、その後の素子の電気特性（スイッチング特性）を決定することが知られている。
【００５４】
また、可変抵抗体１３を狭持する第２電極（下部電極）１１および第１電極（上部電極）１２の材料については、例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒ、ＴｉＮ、Ｐｔ、Ｒｕ、Ｗからなる金属材料、またはＲｕＯ２、ＩｒＯ２、ＩＴＯ（Indium Tin Oxide）などの導電性酸化物等が挙げられる。上述の通り、両電極の間の電気的ストレスの印加に応じて、両電極間の電気抵抗が変化する素子である限り、両電極の形状および材料は特に限定しない。しかしながら、上述の材料を用いることが所望の特性を得られるため好ましい。
【００５５】
特に、抵抗変化はポテンシャルバリヤの大きい、仕事関数が大きい電極側と金属酸化物または金属酸窒化物との界面で起っていると考えられている。したがって、第１電極及び第２電極のうち、一方の電極を仕事関数の大きな導電性材料で構成して、可変抵抗体とショットキー接合するようにし、他方の電極を仕事関数の小さな導電性材料で構成して、可変抵抗体とオーミック接合するようにするとよい。このように構成することで、可変抵抗素子が安定した抵抗スイッチングを示すことが知られている。具体的には、第１電極よりも第２電極の仕事関数が大きいとした場合、第１電極が４．５ｅＶより小さい仕事関数を持つ導電性材料（例えば、Ｔｉ、Ｔａ、Ｈｆ、Ｚｒなど）から選択され、第２電極が４．５ｅＶ以上の仕事関数を持つ導電性材料（例えば、Ｐｔ、ＴｉＮ、Ｒｕ、ＲｕＯ２、ＩＴＯなど）から選択されることが好ましい。
【００５６】
さらに、第１電極１２は、可変抵抗体１３から酸素を引き抜き可能な金属を含んで構成されていることがより好ましい。本発明素子１では、可変抵抗体１３と接触する尖突部１９において、第１電極１２が、可変抵抗体１３から酸素を引き抜き可能な金属を含んでいればよい。かかる酸素を引き抜き可能な金属の例としては、Ｔｉ，Ｖ，Ａｌ，Ｈｆ，Ｚｒ等の、酸化物生成自由エネルギーが比較的小さい金属が挙げられる。
【００５７】
このように構成することで、尖突部１９近傍の可変抵抗体１３中における酸素の移動に伴うフィラメントの形成を容易とし、より低いフォーミング電圧でフォーミング処理を実行でき、低電圧・低電流でスイッチング動作可能な可変抵抗素子を実現できる。
【００５８】
次に、本発明素子１の製造方法（本発明方法５１）について、図面を参照して詳細に説明する。図３は、本発明素子１を製造する際の各工程における概略の構造断面図であり、また、図４は本発明素子１の製造工程を示すフローチャートである。尚、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。また、各製造工程で堆積される各膜の膜厚の数値はあくまで一例であって、この値に限定されるものではない。これは以降の各実施形態においても同様とする。
【００５９】
先ず、図３（ａ）に示すように、下部電極（第２電極１１）としてのＴｉＮ膜を、例えば、スパッタ法にて、例えば１００ｎｍの厚みで堆積し、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によってパターニングする（ステップ＃１０１：第２電極形成工程）。
【００６０】
次に、図３（ｂ）に示すように、層間絶縁膜１４としてのＳｉＮ膜を、プラズマＣＶＤ法にて、上記第２電極１１を覆うように、例えば、１００ｎｍの厚みで全面に堆積する（ステップ＃１０２：層間絶縁膜堆積工程）。尚、このとき、層間絶縁膜１４をプラズマＣＶＤ法にて例えば４００ｎｍの厚みで全面に堆積後、公知のＣＭＰ技術によって第２電極１１上に１００ｎｍの厚みになるまで研磨してもよい。
【００６１】
次に、図３（ｃ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、第２電極１１上の層間絶縁膜１４の可変抵抗素子形成領域に、層間絶縁膜１４を貫通し、第２電極１１に達する深さの開口部１５を形成する（ステップ＃１０３：開口部形成工程）。このとき、開口部１５の開口面積が底面（第２電極１１）に近づくに従って小さくなるように、開口部１５をテーパエッチングする。これにより、底面において第２電極１１が露出し、傾斜した側壁面１８を有する凹部１７を形成する。
【００６２】
なお、開口部１５のテーパエッチングの方法としては、Ｏ２とＣＦ系ガス（ＣＦ４、Ｃ２Ｆ６、ＣＨＦ３等）との混合ガスプラズマによるスパッタエッチングを用いることができる。また、層間絶縁膜１４がシリコン酸化膜の場合は、フッ酸（ＨＦ）によるウェットエッチングを用いることができる。
【００６３】
次に、図３（ｄ）に示すように、可変抵抗体１３の一例としてのＨｆＯ２膜（可変抵抗体材料）を、開口部１５内を完全に充填しないように、例えばスパッタ法にて全面に堆積する（ステップ＃１０４：可変抵抗体堆積工程）。
【００６４】
このとき、開口部１５内に可変抵抗体１３が堆積される様子を図５に示す。傾斜した側壁面１８を有する凹部１７内に可変抵抗体１３を堆積することで、可変抵抗体１３は、同様に上面側壁面が凹部１７の側壁面とほぼ平行に傾斜して形成される。可変抵抗体１３の膜厚が薄い場合は、図５（ａ）に示すように、凹部１７内の可変抵抗体１３の上面は、傾斜した側壁面とともに、底面を有して形成される。
【００６５】
可変抵抗体１３の膜厚を厚くするに伴って、可変抵抗体１３の底面の面積が減少してゆき、膜厚がある所定値を超えると、図５（ｂ）に示すように、可変抵抗体１３の上底面がつぶれ、可変抵抗体１３の上面側壁面同士が１点で或いは１本の線で交差する。本発明方法５１では、開口部の傾斜角を考慮し、可変抵抗体１３の傾斜した上面側壁面同士が凹部１７内の１点で或いは凹部１７内の１本の線で交差するように、開口部の底部の大きさ、及び、可変抵抗体１３の膜厚を設定する。さらに、可変抵抗体１３の膜厚は、可変抵抗体１３の上面側壁面同士が１点で或いは１本の線で交差する膜厚であって、且つ最も薄い膜厚（つまり、前記の所定値）に設定することが好ましい。本実施形態では、円形の開口部を形成し、開口部の底部の直径を５０ｎｍ、可変抵抗体１３の膜厚を３０ｎｍとした。
【００６６】
次に、図３（ｅ）に示すように、上部電極（第１電極１２）の一例としてのＴａ膜を、スパッタ法を用いて、例えば、１００ｎｍの膜厚で全面に堆積し、凹部１７内を完全に充填する（ステップ＃１０５：第１電極堆積工程）。この結果、第１電極１２が、可変抵抗体１３の傾斜した上面上を覆うように、凹部１７の底面に向かって突出する尖突部１９を有して形成される。
【００６７】
その後、図３（ｆ）に示されるように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって第１電極１２をパターニングする（ステップ＃１０６：第１電極パターニング工程）。このとき、可変抵抗体１３のパターニングが、自己整合的に行われている。
【００６８】
このようにして、本発明素子１が製造される。
【００６９】
〈第２実施形態〉
図１に示した本発明素子１の別の製造方法（以降、適宜「本発明方法５２」と称す）について、図面を参照して詳細に説明する。図６は、本発明素子１を製造する際の各工程における概略の構造断面図であり、また、図７は本発明素子１の製造工程を示すフローチャートである。尚、以下の文中の各ステップは図７に示されるフローチャートの各ステップを表すものとする。
【００７０】
先ず、図６（ａ）に示されるように、層間絶縁膜１４としてのＳｉＮ膜を、プラズマＣＶＤ法にて、例えば、５００ｎｍの厚みで全面に堆積する（ステップ＃１１１：層間絶縁膜堆積工程）。
【００７１】
次に、図６（ｂ）に示されるように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、開口部１５を形成する（ステップ＃１１２：開口部形成工程）。本実施形態では、例えば、直径が５０ｎｍのコンタクトホールをパターニングする。
【００７２】
次に、かかるコンタクトホール内部を、下部電極（第２電極１１）としてのＴｉＮ膜で充填する。これは、例えば、ＴｉＮ膜をＣＶＤ法にて全面に堆積後、公知のＣＭＰ技術によって層間絶縁膜１４が露出するまで研磨することにより行うことができる。その後、図６（ｃ）に示されるように、公知のエッチング技術によって、コンタクトプラグ上部の第２電極１１を例えば、１００ｎｍ程度除去する。一方、コンタクトプラグの底部には、第２電極１１を残存させる。これにより、凹部１７が形成され、凹部１７の底面には第２電極が露出している（ステップ＃１１３：第２電極形成工程）。
【００７３】
次に、図６（ｄ）に示すように、例えばＡｒプラズマを用いる全面のスパッタエッチングにより層間絶縁膜１４をエッチングし、コンタクトプラグ（開口部１５）を、底部（第２電極側）に近づくに従って開口面積が小さくなるようにテーパ形状に加工する（ステップ＃１１４：開口部加工工程）。これにより、凹部１７の側壁面が傾斜して形成される。
【００７４】
次に、図６（ｅ）に示すように、可変抵抗体１３の一例としてのＨｆＯ２膜を、開口部１５内を完全に充填しないように、例えばスパッタ法にて全面に堆積する（ステップ＃１１５：可変抵抗体堆積工程）。この工程は、本発明方法５１における可変抵抗体堆積工程（図３（ｄ））と同様であり、詳細な説明は割愛する。
【００７５】
次に、図６（ｆ）に示すように、上部電極（第１電極１２）の一例としてのＴａ膜を、スパッタ法にて、例えば、１００ｎｍの膜厚で全面に堆積し、凹部１７内を完全に充填する（ステップ＃１１６：第１電極堆積工程）。この工程は、本発明方法５１における第１電極堆積工程（図３（ｅ））と同様である。この結果、第１電極１２が、可変抵抗体１３の傾斜した上面上を覆うように、凹部１７の底面に向かって突出する尖突部１９を有して形成される。
【００７６】
その後、図６（ｇ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって第１電極１２をパターニングする（ステップ＃１１７：第１電極パターニング工程）。この工程は、本発明方法５１における第１電極パターニング工程（図３（ｆ））と同様である。
【００７７】
このようにして、本発明素子１が製造される。
【００７８】
〈第３実施形態〉
以下において、本発明の一実施形態に係る可変抵抗素子（以降、適宜「本発明素子２」と称す）及びその製造方法（以降、適宜「本発明方法５３」と称す）につき、図面を参照して説明する。
【００７９】
図８に本発明素子２の概略の構造断面図を示す。図８に示すように、本発明素子２は、本発明素子１と同様、第１電極１２が、凹部１７の第２電極１１が露出する底面に向かって突出する尖突部１９を有してなる。
【００８０】
図９に本発明素子２の製造工程（本発明方法５３）を示すフローチャートを示す。尚、以下の文中の各ステップは図９に示されるフローチャートの各ステップを表すものとする。
【００８１】
図９から分かるように、本発明方法５３は、ステップ＃１２１〜＃１２５までは本発明方法５１のステップ＃１０１〜＃１０５（図３（ａ）〜図３（ｅ））と同様である。その後、公知のＣＭＰ技術によって、層間絶縁膜１４の表面が露出するまで、第１電極１２及び可変抵抗体１３を研磨除去して、図８に示す本発明素子２を形成する（ステップ＃１２６：ＣＭＰ工程）。
【００８２】
図１０に本発明方法５とは別の本発明素子２の製造工程（本発明方法５４）を示すフローチャートを示す。図１０から分かるように、本発明方法５４は、ステップ＃１３１〜＃１３６までは本発明方法５２のステップ＃１１１〜＃１１６（図６（ａ）〜図６（ｆ））と同様である。その後、公知のＣＭＰ技術によって、層間絶縁膜１４の表面が露出するまで、第１電極１２及び可変抵抗体１３を研磨除去して、図８に示す本発明素子２を形成する（ステップ＃１３７：ＣＭＰ工程）。
【００８３】
上記の本発明方法５３及び５４では、平坦化工程（ＣＭＰ）により第１電極１２及び可変抵抗体１３を自己整合的に形成するため、第１電極１２及び可変抵抗体１３のパターニングのためのフォトマスクを必要としない。特に、第１電極１２を上層配線として使用しない場合、平坦化工程を追加することで自己整合的に素子部を形成でき、フォトマスク形成に必要な工程を削減できる。
【００８４】
〈第４実施形態〉
以下において、本発明の一実施形態に係る可変抵抗素子（以降、適宜「本発明素子３」と称す）及びその製造方法（以降、適宜「本発明方法５５」と称す）につき、図面を参照して説明する。
【００８５】
図１１に本発明素子３の概略の構造断面図を示す。図１１に示すように、本発明素子３も、本発明素子１及び２と同様、第１電極１２が、凹部１７の第２電極１１が露出する底面に向かって突出する尖突部１９を有してなる。ただし、本発明素子３では、開口部１５内に側壁絶縁膜１６が形成され、かかる側壁絶縁膜１６が、開口部１５の下方に向かうに従ってその幅が幅広となるように形成されることで、凹部１７の傾斜する側壁面１８を構成している。つまり、本発明素子３は、本発明素子１において、開口部１５の側壁面を傾斜させる代わりに、開口部１５内に側壁絶縁膜１６を埋め込むことにより、傾斜する側壁面を有する凹部１７を実現する構成である。
【００８６】
次に、本発明素子３の製造方法（本発明方法５５）について、図面を参照して詳細に説明する。図１２は、本発明素子３を製造する際の各工程における概略の構造断面図であり、また、図１３は本発明素子３の製造工程を示すフローチャートである。尚、以下の文中の各ステップは図１３に示されるフローチャートの各ステップを表すものとする。
【００８７】
先ず、図１２（ａ）に示されるように、下部電極（第２電極１１）としてのＴｉＮ膜を、例えば、スパッタ法にて、例えば１００ｎｍの厚みで堆積し、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によってパターニングする（ステップ＃１４１：第２電極形成工程）。この工程は、本発明方法１における第２電極形成工程（図３（ａ））と同様である。
【００８８】
次に、図１２（ｂ）に示されるように、層間絶縁膜１４としてのＳｉＮ膜を、プラズマＣＶＤ法にて、上記第２電極１１を覆うように、例えば、５０ｎｍの厚みで全面に堆積する（ステップ＃１４２：層間絶縁膜堆積工程）。尚、このとき、層間絶縁膜１４をプラズマＣＶＤ法にて例えば４００ｎｍの厚みで全面に堆積後、公知のＣＭＰ技術によって第２電極１１上に５０ｎｍの厚みになるまで研磨してもよい。
【００８９】
次に、図１２（ｃ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、第２電極１１上の層間絶縁膜１４の可変抵抗素子形成領域に、層間絶縁膜１４を貫通し、第２電極１１に達する深さの開口部１５を形成する（ステップ＃１４３：開口部形成工程）。
【００９０】
次に、図１２（ｄ）に示すように、側壁絶縁膜材料としてのＳｉＮ膜を、プラズマＣＶＤ法を用いて、開口部１５内を完全に充填しない程度の膜厚（例えば、２０ｎｍ）で全面に堆積する。（ステップ＃１４４：側壁絶縁膜堆積工程）。
【００９１】
次に、図１２（ｅ）に示すように、開口部１５の底部において、第２電極１１の上面が露出するまで公知のエッチング技術によって全面エッチバックを行う（ステップ＃１４５：側壁絶縁膜形成工程）。この結果、開口部１５の下方に向かうに従ってその幅が幅広となるように、開口部１５の側壁面を覆う側壁絶縁膜１６が残存する。これにより、底面において第２電極１１が露出し、側壁絶縁膜１６で構成された側壁面１８が傾斜を有する凹部１７が形成される。
【００９２】
次に、図１２（ｆ）に示すように、可変抵抗体１３の一例としてのＨｆＯ２膜（可変抵抗体材料）を、開口部１５内を完全に充填しないように、例えばスパッタ法にて全面に堆積する（ステップ＃１４６：可変抵抗体堆積工程）。この工程は、本発明方法５１における可変抵抗体堆積工程（図３（ｄ））とほぼ同様である。本発明方法５５では、側壁絶縁膜１６の傾斜の様子を考慮し、可変抵抗体１３の傾斜した上面側壁面同士が凹部１７内の１点で或いは凹部１７内の１本の線で交差するように、開口部の底部の大きさ、及び、可変抵抗体１３の膜厚を設定する。さらに、可変抵抗体１３の膜厚は、可変抵抗体１３の上面側壁面同士が１点で或いは１本の線で交差する膜厚であって、且つ最も薄い膜厚に設定することが好ましい。本実施形態では、円形の開口部１５を形成し、開口部の底部の直径を５０ｎｍ、可変抵抗体１３の膜厚を５ｎｍとした。
【００９３】
次に、図１２（ｇ）に示すように、上部電極（第１電極１２）の一例としてのＴａ膜を、スパッタ法を用いて、例えば、１００ｎｍの膜厚で全面に堆積し、凹部１７内を完全に充填する（ステップ＃１４７：第１電極堆積工程）。この工程は、本発明方法５１における第１電極堆積工程（図３（ｅ））と同様である。この結果、第１電極１２が、可変抵抗体１３の傾斜した上面上を覆うように、凹部１７の底面に向かって突出する尖突部１９を有して形成される。
【００９４】
その後、図１２（ｈ）に示されるように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって第１電極１２をパターニングする（ステップ＃１４８：第１電極パターニング工程）。この工程は、本発明方法１における第１電極パターニング工程（図３（ｆ））と同様である。
【００９５】
このようにして、本発明素子３が製造される。
【００９６】
〈第５実施形態〉
図１１に示した本発明素子３の別の製造方法（以降、適宜「本発明方法５６」と称す）について、図面を参照して詳細に説明する。図１４は、本発明素子３を製造する際の各工程における概略の構造断面図であり、また、図１５は本発明素子３の製造工程を示すフローチャートである。尚、以下の文中の各ステップは図１５に示されるフローチャートの各ステップを表すものとする。
【００９７】
先ず、図１４（ａ）に示すように、層間絶縁膜１４としてのＳｉＮ膜を、プラズマＣＶＤ法にて、例えば、５００ｎｍの厚みで全面に堆積する（ステップ＃１５１：層間絶縁膜堆積工程）。この工程は、本発明方法５２における層間絶縁膜堆積工程（図６（ａ））と同様の工程である。
【００９８】
次に、図１４（ｂ）に示すように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、開口部１５を形成する（ステップ＃１５２：開口部形成工程）。本実施形態では、例えば、直径が５０ｎｍのコンタクトホールをパターニングする。
【００９９】
次に、かかるコンタクトホール内部を、下部電極（第２電極１１）としてのＴｉＮ膜で充填する。これは、例えば、ＴｉＮ膜を、ＣＶＤ法にて全面に堆積後、公知のＣＭＰ技術によって層間絶縁膜１４が露出するまで研磨することにより行うことができる。その後、図１４（ｃ）に示すように、公知のエッチング技術によって、コンタクトプラグ上部の第２電極１１を例えば、５０ｎｍ程度除去する。一方、コンタクトプラグの底部には、第２電極１１を残存させる。これにより、凹部１７が形成され、凹部１７の底面には第２電極１１が露出している（ステップ＃１５３：第２電極形成工程）。
【０１００】
次に、図１４（ｄ）に示すように、側壁絶縁膜材料としてのＳｉＮ膜を、プラズマＣＶＤ法を用いて、開口部１５内を完全に充填しない程度の膜厚（例えば、２０ｎｍ）で全面に堆積する。（ステップ＃１５４：側壁絶縁膜堆積工程）。この工程は、本発明方法５５における側壁絶縁膜堆積工程（図１２（ｄ））と同様の工程である。
【０１０１】
次に、図１４（ｅ）に示すように、開口部１５の底部において、第２電極１１の上面が露出するまで公知のエッチング技術によって全面エッチバックを行う（ステップ＃１５５：側壁絶縁膜形成工程）。この工程は、本発明方法５５における側壁絶縁膜形成工程（図１２（ｅ））と同様の工程である。これにより、底面において第２電極１１が露出し、側壁絶縁膜１６で構成される側壁面１８が傾斜を有する凹部１７が形成される。
【０１０２】
次に、図１４（ｆ）に示すように、可変抵抗体１３の一例としてのＨｆＯ２膜（可変抵抗体材料）を、開口部１５内を完全に充填しないように、スパッタ法を用いて、例えば５ｎｍ、全面に堆積する（ステップ＃１５６：可変抵抗体堆積工程）。この工程は、本発明方法５５における可変抵抗体堆積工程（図１２（ｆ））と同様の工程である。
【０１０３】
次に、図１４（ｇ）に示すように、上部電極（第１電極１２）の一例としてのＴａ膜を、スパッタ法を用いて、例えば、１００ｎｍの膜厚で全面に堆積し、凹部１７内を完全に充填する（ステップ＃１５７：第１電極堆積工程）。この工程は、本発明方法５５における第１電極堆積工程（図１２（ｇ））と同様の工程である。
【０１０４】
その後、図１４（ｈ）に示されるように、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって第１電極１２をパターニングする（ステップ＃１５８：第１電極パターニング工程）。この工程は、本発明方法８における第１電極パターニング工程（図１２（ｈ））と同様の工程である。
【０１０５】
このようにして、第１電極１２が凹部１７の底面に向かって突出する尖突部１８を有してなる本発明素子３が製造される。
【０１０６】
〈第６実施形態〉
以下において、本発明の一実施形態に係る可変抵抗素子（以降、適宜「本発明素子４」と称す）及びその製造方法（以降、適宜「本発明方法５７」と称す）につき、図面を参照して説明する。
【０１０７】
図１６に本発明素子４の概略の構造断面図を示す。図１６に示すように、本発明素子４は、図１１に示す本発明素子３と同様、第１電極１２が、凹部１７の第２電極１１が露出する底面に向かって突出する尖突部１９を有してなる。
【０１０８】
図１７に本発明素子４の製造工程（本発明方法５７）を示すフローチャートを示す。尚、以下の文中の各ステップは図１７に示されるフローチャートの各ステップを表すものとする。
【０１０９】
図１７から分かるように、本発明方法５７は、ステップ＃１６１〜＃１６７までは本発明方法５５のステップ＃１４１〜＃１４７（図１２（ａ）〜図１２（ｇ））と同様である。その後、公知のＣＭＰ技術によって、層間絶縁膜１４の表面が露出するまで、第１電極１２及び可変抵抗体１３を研磨除去して、図１６に示す本発明素子４を形成する（ステップ＃１６８：ＣＭＰ工程）。
【０１１０】
図１８に本発明方法５７とは別の本発明素子４の製造工程（本発明方法５８）を示すフローチャートを示す。図１８から分かるように、本発明方法５８は、ステップ＃１７１〜＃１７７までは本発明方法５６のステップ＃１５１〜＃１５７（図１４（ａ）〜図１４（ｇ））と同様である。その後、公知のＣＭＰ技術によって、層間絶縁膜１４の表面が露出するまで、第１電極１２及び可変抵抗体１３を研磨除去して、図１６に示す本発明素子４を形成する（ステップ＃１７８：ＣＭＰ工程）。
【０１１１】
このようにして、第１電極１２が凹部１７の底面に向かって突出する尖突部１９を有してなる本発明素子１０が製造される。
【０１１２】
上記の本発明方法５７及び５８では、平坦化工程（ＣＭＰ）により第１電極１２及び可変抵抗体１３を自己整合的に形成するため、第１電極１２及び可変抵抗体１３のパターニングのためのフォトマスクを必要としない。特に、第１電極１２を上層配線として使用しない場合、平坦化工程を追加することで自己整合的に素子部を形成でき、フォトマスク形成に必要な工程を削減できる。
【０１１３】
以上、本発明素子１〜４、及びその本発明方法５１〜５８によれば、第１電極が尖突部１９を有していることにより、フォーミング電圧を印加する際に、尖突部１９のエッジ部分に電界が集中する。これにより、フォーミングによって形成されるフィラメントパスの形成領域を特定範囲内に収め、低電圧で低電流によるフォーミングが可能となる。さらに、スイッチング動作を行うべく電圧を印加したときにおいても、スイッチング動作の再現性を高めることができる。
【０１１４】
〈第７実施形態〉
以下に、上記の本発明素子１〜４をメモリセル内に備え、メモリセルアレイを構成した不揮発性半導体記憶装置（以降、適宜「本発明装置５」と称す）の一実施形態につき、図面を参照して説明する。図１９は、本発明の一実施形態における不揮発性半導体記憶装置（本発明装置５）の概略の構成を示す回路ブロック図である。図１９に示す本発明装置５は、メモリセルアレイ２０、ビット線デコーダ（列デコーダ）２１、ワード線デコーダ（行デコータ）２２、ソース線デコーダ２３、電圧スイッチ回路２４、制御回路２５、及び、読み出し回路２６を備えて構成される。
【０１１５】
メモリセルアレイ２０は、例えば、図２３に示した１Ｔ１Ｒ型のメモリセル、或いは図２５に示した１Ｒ型のメモリセルを、複数、マトリクス状に配列して構成することができる。このうち１Ｔ１Ｒ型のメモリセルの場合に、本発明素子４を可変抵抗素子Ｒとして用いたメモリセルアレイの概略の構造断面図の例を、図２０及び図２１に示す。
【０１１６】
図２０に示すメモリセルアレイ２０ａは、アイランド状の金属配線３１上に形成された本発明素子４を、行及び列方向に夫々複数、マトリクス状に配列して構成されている。そして、金属配線３２が列方向に延伸し、層間絶縁膜３３を貫通するコンタクトプラグ３４を介して、同一列に属する本発明素子４の第１電極１２同士が接続されている。金属配線３２は、ビット線ＢＬを構成し、ビット線デコーダ２１と接続する。
【０１１７】
一方、基板４０上の素子分離膜４４で区画された領域にはドレイン領域４１、ソース領域４２を有して形成された選択トランジスタＴが形成されている。ドレイン領域４１は、コンタクトプラグ３５を介して金属配線３１と接続する。ソース領域４２は、コンタクトプラグ３６を介して行方向（図２０の紙面に垂直な方向）に延伸する金属配線３７と接続する。金属配線３７は、ソース線を構成し、ソース線デコーダ２３と接続する。また、選択トランジスタＴのゲート電極４３が同じく行方向に延伸し、ワード線ＷＬを構成している。かかるワード線は、ワード線デコーダ２２と接続する。
【０１１８】
このように、選択トランジスタＴが、ドレイン領域４１、コンタクトプラグ３５、金属配線３１を介して本発明素子４の第２電極１１と接続して、１Ｔ１Ｒ構造のメモリセルアレイが形成されている。
【０１１９】
図２１に示すメモリセルアレイ２０ｂは、本発明素子４を、ドレイン領域４１と金属配線３１とを接続するコンタクトプラグ３５内に形成することとしたものである。
【０１２０】
なお、本発明素子４は、図２０のメモリセルアレイ２０ａの場合、本発明方法５７の製造方法で形成し、図２１のメモリセルアレイ２０ｂの場合、本発明方法５８の製造方法で形成するのが好適である。
【０１２１】
図１９に戻って、制御回路２５は、メモリセルアレイ２０（２０ａ、２０ｂ）内の選択されたメモリセルの書き換え、及び、読み出しの各メモリ動作、並びに、フォーミング処理の制御を行う。具体的には、制御回路２５はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力信号、制御信号線から入力された制御入力信号に基づいて、ビット線デコーダ２１、ワード線デコーダ２３、ソース線デコーダ、及び、電圧スイッチ回路２４を制御し、メモリセルの各メモリ動作を制御する。なお、図１９に示す例では、制御回路２５は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【０１２２】
電圧スイッチ回路２４は、メモリセルアレイ２０（２０ａ、２０ｂ）内の選択メモリセルの書き換え、読み出しの各メモリ動作時、並びに、フォーミング処理時において、各動作に必要なワード線（選択ワード線と非選択ワード線）、ビット線（選択ビット線と非選択ビット線）、及び、ソース線（選択ソース線と非選択ソース線）の各印加電圧を動作に応じて切り替え、ビットデコーダ２１、ワード線デコーダ２２、及び、ソース線デコーダ２３を介し、メモリセルアレイ２０に供給する。
【０１２３】
ビットデコーダ２１、ワード線デコーダ２２、及び、ソース線デコーダ２３は、メモリセルアレイ２０の書き換え、読み出しの各メモリ動作時、並びに、フォーミング処理動作時において、アドレス線から制御回路２５に入力されたアドレス入力に対応するメモリセルを、メモリ動作対象のメモリセルとして選択する。そして、ビットデコーダ２１は、選択されたメモリセルに接続するビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。同様に、ワード線デコーダ２２は、選択されたメモリセルに接続するワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。同様に、ソース線デコーダ２３は、選択されたメモリセルに接続するソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。
【０１２４】
読み出し回路２６は、読み出し動作時において、ビット線デコーダ２１で選択された選択ビット線から、選択メモリセルを介してソース線へ流れる読み出し電流を、或いは、かかる読み出し電流を電圧変換した電圧値を、例えば参照電流或いは参照電圧と比較することにより、記憶データの状態（抵抗状態）を判定し、その結果を制御回路２５に転送し、データ線へ出力する。
【０１２５】
上述の本発明装置５によれば、低電圧かつ低電流でフォーミングできる構成の可変抵抗素子を備えることにより、製造が容易な高集積の不揮発性半導体記憶装置を実現することができる。
【０１２６】
〈別実施形態〉
以下に、別実施形態について説明する。
【０１２７】
〈１〉上記第１〜第６実施形態では、側壁面が傾斜した凹部１７の形成方法として、開口部１５の側壁面を傾斜させて形成する方法（第１〜第３実施形態）と、開口部１５内に内側壁面が傾斜した側壁絶縁膜を形成する方法（第４〜第６実施形態）について詳細に説明したが、これら２つの方法は排他的な関係にないので、両方の方法を同時に行い、側壁面が傾斜した凹部１７を形成することも可能である。すなわち、側壁面を傾斜させて形成した開口部１５の内部に側壁絶縁膜を形成して、側壁面が傾斜した凹部１７を形成してもよい。
【０１２８】
〈２〉上記第１実施形態の製造方法で説明した開口部形成工程（図３（ｃ））において、テーパエッチングの方法としては、第２実施形態の製造方法（図６（ｄ））と同様、例えばＡｒプラズマを用いる全面のスパッタエッチングを行ってもよい。
【０１２９】
〈３〉上記第１〜第６実施形態の製造方法で説明した可変抵抗体堆積工程において、可変抵抗体１３を堆積する方法はスパッタ法に限られず、パルス化レーザ堆積法、電子ビーム蒸着法、ＣＶＤ法、ＡＬＤ法を含む任意の適切な堆積技術を用いて堆積するものとしても構わない。
【０１３０】
〈４〉同様に、上記各実施形態の製造方法で説明した第１電極堆積工程において、第１電極１２を堆積する方法はスパッタ法に限られず、パルス化レーザ堆積法、電子ビーム蒸着法、ＣＶＤ法、ＡＬＤ法を含む任意の適切な堆積技術を用いて堆積するものとしても構わない。
【０１３１】
〈５〉上記第７実施形態では、本発明素子４をメモリセル内に備えたメモリセルアレイについて詳細に説明したが、本発明素子１〜３をメモリセル内に備えた場合も、同様のアレイ構成で不揮発性半導体記憶装置を実現できる。
【０１３２】
また、上記第７実施形態では、１Ｔ１Ｒ構造のメモリセルアレイの場合を例として本発明の不揮発性半導体記憶装置の構成を説明したが、本発明は、アレイ構成によりその適用が制限されるものではない。例えば、１Ｒ構造のメモリセルアレイや、可変抵抗素子にダイオード素子を直列に接続したメモリセルを有する１Ｄ１Ｒ構造のメモリセルアレイであっても、本発明を適用できる。第１電極に尖突部を有してなる本発明の可変抵抗素子を備えたメモリセルを、ワード線とビット線を用いて夫々接続し、メモリセルアレイが構成された不揮発性半導体装置であれば、特にその具体的な回路構成により本発明が限定されるものではない。なお、図１９〜図２１では、ソース線がワード線と平行に延伸し、且つ、各ソース線がソース線デコーダ２３に接続しているとしたが、本発明はかかる回路構成に限られるものではない。
【０１３３】
〈６〉上記第１〜第６実施形態において、製造工程の説明で示した各材料膜の膜厚、開口部の寸法等の数値はあくまで例示であり、実施形態で例示した値に限定されるものではない。
【産業上の利用可能性】
【０１３４】
本発明は、半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、かかる遷移後の抵抗状態によって情報が保持される可変抵抗素子を備えてなる不揮発性の半導体記憶装置に利用可能である。
【符号の説明】
【０１３５】
１〜４：  本発明の一実施形態にかかる可変抵抗素子（本発明素子）
５：  本発明の一実施形態の不揮発性半導体記憶装置（本発明装置）
１１、６１：  下部電極（第２電極）
１２、６２：  上部電極（第１電極）
１９：  尖突部
１３、６３：  可変抵抗体
１４：  層間絶縁膜
１５：  開口部
１６：  側壁絶縁膜
１７：  凹部
１８：  凹部の側壁面
２０、２０ａ、２０ｂ：  メモリセルアレイ
２１：  ビット線デコーダ（列デコーダ）
２２：  ワード線デコーダ（行デコーダ）
２３：  ソース線デコーダ
２４：  電圧スイッチ回路
２５：  制御回路
２６：  読み出し回路
３１、３２、３７：  金属配線
３３：  層間絶縁膜
３４〜３６：  コンタクトプラグ
４０：  基板
４１：  ドレイン領域
４２：  ソース領域
４３：  ゲート電極
４４：  素子分離膜
４５：  ゲート絶縁膜
５１〜５８：  本発明の一実施形態にかかる可変抵抗素子の製造方法（本発明方法）
Ｒ：  可変抵抗素子
Ｔ：  選択トランジスタ
ＢＬ１〜ＢＬｍ：  ビット線
ＳＬ１〜ＳＬｎ：  ソース線
ＷＬ１〜ＷＬｎ：  ワード線
【図２】
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【図４】
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【図７】
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【図９】
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【図１０】
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【図１３】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２３】
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【図２４】
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【図２５】
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【図１】
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【図３】
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【図５】
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【図６】
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【図８】
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【図１１】
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【図１２】
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【図１４】
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【図１６】
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【図２２】
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