(57)【要約】【課題】振幅を低下させずにメモリコントローラに近いメモリチップ出力波形の反射を低減することで信号波形の鈍りを低減し、信号の立上り／立下り時間を速くすることでタイミングマージンが増加する信号伝送回路を提供する。【解決手段】伝送線路の一端がメモリコントローラに接続され前記伝送線路に複数のメモリチップがバス接続される信号伝送回路において、前記メモリコントローラに最も近い位置に接続する第一のメモリチップと、前記第一のメモリチップの次に近い位置に接続する第二のメモリチップの間を接続する伝送線路の第二の特性インピーダンスが、前記メモリコントローラと、前記第一のメモリチップの間を接続する伝送線路の第一の特性インピーダンスより高い。【選択図】  図１
2014013520.tif 000002
【特許請求の範囲】
【請求項１】
伝送線路の一端がメモリコントローラに接続され前記伝送線路に複数のメモリチップがバス接続される信号伝送回路において、前記メモリコントローラに最も近い位置に接続する第一のメモリチップと、前記第一のメモリチップの次に近い位置に接続する第二のメモリチップの間を接続する伝送線路の第二の特性インピーダンスが、前記メモリコントローラと、前記第一のメモリチップの間を接続する伝送線路の第一の特性インピーダンスより高いことを特徴とする信号伝送回路。
【請求項２】
前記伝送線路に３つ以上のメモリチップがバス接続される場合、前記第二の特性インピーダンスが、前記第二のメモリチップと、前記第二のメモリチップの次に近い位置に接続する接続する第三のメモリチップの間を接続する伝送線路の第三の特性インピーダンスより高いことを特徴とする請求項１に記載の信号伝送回路。
【請求項３】
請求項１または請求項２に記載の信号伝送回路を有するプリント基板。
【請求項４】
伝送線路の一端がマスタデバイスに接続され前記伝送線路に複数のスレーブデバイスがバス接続される信号伝送回路において、前記マスタデバイスに最も近い位置に接続する第一のスレーブデバイスと、前記第一のスレーブデバイスの次に近い位置に接続する第二のスレーブデバイスの間を接続する伝送線路の第二の特性インピーダンスが、前記マスタデバイスと、前記第一のスレーブデバイスの間を接続する伝送線路の第一の特性インピーダンスより高いことを特徴とする信号伝送回路。
【請求項５】
前記伝送線路に３つ以上のスレーブデバイスがバス接続される場合、前記第二の特性インピーダンスが、前記第二のスレーブデバイスと、前記第二のスレーブデバイスの次に近い位置に接続する第三のスレーブデバイスの間を接続する伝送線路の第三の特性インピーダンスより高いことを特徴とする請求項４に記載の信号伝送回路。
【請求項６】
請求項４または請求項５に記載の信号伝送回路を有するプリント基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バス接続構成の信号伝送回路に関するものである。
【背景技術】
【０００２】
近年、メモリのインタフェースは信号伝送速度の高速化、低電圧化が進んでいる。例えばＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）において、ＪＥＤＥＣ（半導体技術協会）にて規格制定されているもので最大の信号伝送速度は、旧世代のＤＤＲ２では１０６６Ｍｂｐｓであるのに対し、現在主流のＤＤＲ３で２１３３Ｍｂｐｓであり、次世代規格のＤＤＲ４においては３２００Ｍｂｐｓが予定されている。また、動作電圧に関しても、ＤＤＲ２の１．８Ｖに対し、ＤＤＲ３が１．５Ｖ、低電圧版ＤＤＲ３で１．３５Ｖ、更にＤＤＲ４では１．２Ｖとより一層の低電圧化が進んでいる。
【０００３】
このような信号伝送速度の高速化および低電圧化実現のため、信号波形の立ち上り速度や立ち下り速度が早まっており、インピーダンスの不整合に伴う反射による信号品質低下への影響がより一層大きくなっている。このことから、信号品質の確保のためにはインピーダンス整合をとった伝送系の設計を行うことが特に重要である。
【０００４】
インピーダンス整合をとるための従来の技術は、例えば特開２００３−１３３９４５号公報（特許文献１）に記載されているものが知られている。
【０００５】
特開２００３−１３３９４５号公報（特許文献１）に記載されているインピーダンス整合方法は、配線が分岐し、インピーダンスが低下する箇所にシリーズ抵抗を設けることで、分岐点から見たプリント基板の見かけ上のインピーダンスを整合するものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１３３９４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特開２００３−１３３９４５号公報は伝送線路上にシリーズ抵抗を設けるため、インピーダンスが整合すると同時に、抵抗値に比例して信号振幅が減少する。そのため、ＤＤＲ３のメモリインタフェースでは出力信号の低電圧化が進んでいるため、抵抗値を高くすることができず、ＤＤＲ３の例では１５Ω程度のシリーズ抵抗を用いる手法が一般的である。
【０００８】
シリーズ抵抗の抵抗値低下は、メモリチップからメモリコントローラにデータを転送する場合のインピーダンス不整合を増大し、特にメモリコントローラに近いメモリチップでその影響が大きくなる。
【０００９】
例として、図２に同一バスあたり２枚のメモリチップが搭載されたバス接続構成の斜視図を示す。図２において、プリント基板１００に実装されたメモリコントローラ２は、同一バスあたり２枚のメモリチップに接続しており、メモリコントローラ２から見て手前のメモリチップから３ｄ、３ｅとする。メモリコントローラ２から近端メモリチップ３ｄの接続点Ｌまでは配線２０によって接続されており、点Ｌから遠端メモリチップ３ｅの接続点Ｍまでは配線２１によって接続されている。
【００１０】
図２の接続構成における等価回路を図３に示す。図３では、シリーズ抵抗５ｄ、５ｅを経由してメモリチップ３ｄ、３ｅ内の配線４ｄ、４ｅとプリント基板１００内配線２０、２１が接続することで、メモリチップ３ｄ、３ｅとメモリコントローラ２がプリント基板１００を介してバス接続している。
【００１１】
本構成において、メモリチップ側からの特性インピーダンスの反射係数を求めてみる。例としてメモリチップ３ｄ、３ｅ上の配線４ｄ、４ｅの特性インピーダンスを５０Ω、配線２０、配線２１の特性インピーダンスを３５Ωとしたとき、メモリチップ３ｄからデータを転送する場合の特性インピーダンスの変化は、伝送経路が配線２０と配線２１の二手に分岐することにより本来の特性インピーダンス３５Ωの半分の１７．５Ωとなるため、シリーズ抵抗５ｄの抵抗値１５Ωを含めたシリーズ抵抗入力点Ｐでのインピーダンス不整合による反射係数を求めると以下の数式１のようになる。
【００１２】
（数式１）
｛５０−（１７．５＋１５）｝／｛５０＋（１７．５＋１５）｝＝０．２１
よって、メモリチップ３ｄから送信し、プリント基板１００に伝わるエネルギーは７９％で、２１％に相当するエネルギーがＰ点で反射する。反射によってエネルギーを失うと、送信信号は立上り／立下り時に波形鈍りが起こる。その結果、立上り／立下り時間が遅くなり、タイミングマージンが減少する。
【００１３】
一方、メモリチップ３ｅからデータ転送する場合の特性インピーダンスの変化は、配線が分岐しないため本来の特性インピーダンス値の３５Ωとなるため、シリーズ抵抗５ｅの抵抗値１５Ωを含めたシリーズ抵抗入力点Ｑでのインピーダンス不整合による反射係数を求めると以下の数式２のようになる。
【００１４】
（数式２）
｛５０−（３５＋１５）｝／｛５０＋（３５＋１５）｝＝０
よって、メモリチップ３ｅから送信し、プリント基板１００に全てのエネルギーが伝わり、Ｑ点での反射はない。
【００１５】
以上のように、メモリチップが複数接続するバス構成でメモリチップより信号を出力する場合、メモリコントローラに近いメモリチップからの出力ではバス接続点での反射の影響が大きく、バス上に伝送できるエネルギーが減少する。一方でメモリコントローラより遠いメモリチップからの出力ではバス接続点での反射の影響が小さく、バス上に伝送できるエネルギーが増加する。この現象により両メモリチップ出力の信号品質に差分が生じる。
【００１６】
本発明の目的は、メモリコントローラに近いメモリチップからの出力信号の反射を抑え、信号品質を遠端のメモリチップの出力信号に近づけることでタイミングマージンが増加する信号伝送回路を提供することである。
【課題を解決するための手段】
【００１７】
本発明は、１つのメモリコントローラに対して複数のメモリチップがバス接続する構成において、メモリチップとメモリチップの間の配線の特性インピーダンスを、メモリコントローラとメモリチップの間の配線の特性インピーダンスより高くすることを最も主要な特徴とする。
【発明の効果】
【００１８】
本発明により、メモリコントローラに近いメモリチップ出力波形の反射を低減することで、反射が発生すると生じる信号波形の鈍りを低減する。その結果、信号の立上り／立下り時間が速くなり、タイミングマージンが増加する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施方法を示した斜視図である。（実施例１）
【図２】従来技術を示した斜視図である。
【図３】図２の等価回路の説明図である。
【図４】図１の等価回路の説明図である。
【図５】特性インピーダンスと反射係数の関係の説明図である。
【図６】特性インピーダンスと反射係数の関係の説明図である。
【図７】実施例１適用時の信号波形の説明図である。
【図８】実施例１適用時の効果の説明図である。
【図９】実施例１適用時の効果の説明図である。
【図１０】実施例１適用時の効果の説明図である。
【図１１】本発明の実施方法を示した説明図である。（実施例２）
【図１２】本発明の実施方法を示した斜視図である。（実施例３）
【図１３】実施例３適用時の信号波形の説明図である。
【図１４】実施例３適用時の効果の説明図である。
【図１５】本発明の実施方法を示した説明図である。（実施例４）
【図１６】本発明の実施方法を示した斜視図である。（実施例５）
【図１７】実施例５適用時の信号波形の説明図である。
【図１８】実施例５適用時の効果の説明図である。
【発明を実施するための形態】
【００２０】
以下の実施例を用いて、本発明を実施するための最良の形態を説明する。なお、ここでは１つのメモリコントローラに対し、３枚のメモリチップが接続されている例を示したが、メモリチップの枚数は２枚以上であれば本発明は適用できる。また、デバイスはメモリコントローラとメモリチップを例としているが、送信回路、受信回路を備えたデバイスであれば本発明は適用できる。
【実施例１】
【００２１】
図１に同一バスあたり３枚のメモリチップを搭載したバス接続構成の、本発明を適用した斜視図を示す。図１において、プリント基板１に実装されたメモリコントローラ２は、同一バスあたり３枚のメモリチップに接続しており、メモリコントローラ２から最も近いメモリチップから３ａ、３ｂ、３ｃとする。メモリコントローラ２からメモリチップ３ａの接続点Ａまでは配線１０によって接続されており、点Ａからメモリチップ３ｂの接続点Ｂまでは配線１１、点Ｂからメモリチップ３ｃの接続点Ｃまでは配線１２によって接続されている。
本実施例は配線１１および配線１２の太さを配線１０と比較して細くすることでインピーダンスを高くし、本発明を適用する。配線１０の配線幅をＷ０、配線１１の配線幅をＷ１、配線１２の配線幅をＷ２とすると、本実施例におけるＷ０、Ｗ１、Ｗ２の関係は以下の数式３のようになる。
【００２２】
（数式３）
Ｗ０＞Ｗ１＝Ｗ２
また、配線１０の特性インピーダンスをＺ０、配線１１の特性インピーダンスをＺ１、配線１２の特性インピーダンスをＺ２とすると、本実施例におけるＺ０、Ｚ１、Ｚ２の関係は以下の数式４のようになる。
【００２３】
（数式４）
Ｚ０＜Ｚ１＝Ｚ２
本構成において、メモリチップ側からの反射係数を求めてみる。図１の接続構成において、メモリチップ３ａから信号出力するときの等価回路を図４に示す。図４では、シリーズ抵抗５ａ、５ｂ、５ｃを経由してメモリチップ３ａ、３ｂ、３ｃ内の配線４ａ、４ｂ、４ｃとプリント基板１内配線１０、１１が接続することで、メモリチップ４ａ、４ｂ、４ｃとメモリコントローラ２がプリント基板１を介してバス接続している。その他の回路素子については後述する。例としてメモリチップ３ａ、３ｂ、３ｃ上の配線４ａ、４ｂ、４ｃの特性インピーダンスを５０Ω、配線１０の特性インピーダンスを３５Ω、配線１１、１２の特性インピーダンスを５０Ωとしたとき、メモリチップ３ａからデータを転送する場合の特性インピーダンスの変化は、伝送経路が配線１０と配線１１の二手に分岐することにより、配線１０、１１の特性インピーダンスの合成分の２０．６Ωとなるため、シリーズ抵抗５ａの抵抗値１５Ωを含めたシリーズ抵抗入力点Ｅでのインピーダンス不整合による反射係数を求めると以下の数式５のようになる。
【００２４】
（数式５）
｛５０−（２０．６＋１５）｝／｛５０＋（２０．６＋１５）｝＝０．１６
よって、メモリチップ３ａから送信し、プリント基板１に伝わるエネルギーは８４％で、１６％に相当するエネルギーがＥ点で反射する。
【００２５】
本発明を実施しない場合の反射係数は数式１より０．２１であったことから、プリント基板に伝わるエネルギーが５％増加していることが分かる。
【００２６】
図５に配線１０の特性インピーダンスが３５Ωのときの配線１１、１２の特性インピーダンスと点Ｅにおける反射係数の関係を示す。なお、一般的なプリント基板において、製造可能な配線幅や層構成の制約より、存在し得る特性インピーダンスは最大で１００Ω程度までであるため、この範囲を計算の対象とした。図５より、配線４ａの特性インピーダンスが３５Ωから１００Ωの範囲で変化したいずれの場合においても、配線１１、１２の特性インピーダンスの増加に伴い反射係数が減少しており、配線１１、１２の特性インピーダンスを１００Ωにしたときには、３５Ωのときと比較して反射係数が０．１程度減少していることが分かる。
【００２７】
図６に配線１０の特性インピーダンスが５０Ωのときの配線１１、１２の特性インピーダンスと点Ｅにおける反射係数の関係を示す。図６より、配線４ａの特性インピーダンスが５０Ωから１００Ωの範囲で変化したいずれの場合においても、配線１１、１２の特性インピーダンスの増加に伴い反射係数が減少しており、配線１１、１２の特性インピーダンスを１００Ωにしたときには、５０Ωのときと比較して反射係数が０．１程度減少していることが分かる。
【００２８】
ここで、本発明の効果について回路シミュレーションにて計算した。計算モデルには図４の等価回路を用いた。回路内の各パラメータは、例として以下の値を用いた。
【００２９】
メモリチップ内における配線４ａ、４ｂ、４ｃの特性インピーダンスは５０Ω、配線長は１４ｍｍ、送信回路８のオン抵抗値は３０Ω、シリーズ抵抗５ａ、５ｂ、５ｃの抵抗値は１５Ω、終端抵抗６ｂ、６ｃの抵抗値は３０Ω、入力容量７ｂ、７ｃは２ｐＦ、メモリコントローラ内における配線３２の特性インピーダンスは３５Ω、配線長は１５ｍｍ、終端抵抗３３の抵抗値は５０Ω、入力容量は５ｐＦ、プリント基板における配線１０の特性インピーダンスは３５Ω、配線長は９７ｍｍとし、配線１１、１２の配線長は９ｍｍとして特性インピーダンスの値を変化させて本発明の効果を確認した。なお、本計算モデルにおいて、配線を伝わる電気信号の速度は６．８ｎｓ／ｍとした。
【００３０】
図４において、メモリチップ３ａ内の送信回路８より、時刻１０ｎｓ時に０Ｖから１．５Ｖへ２００ｐｓで立ち上がるパルス波を出力したときのメモリコントローラ２内の受信回路３０の入力点Ｄにおける波形を図７に示す。図７より、配線１１、１２の特性インピーダンス増加に伴い、波形の立上りが速くなっていることが分かる。
この波形の変化について、配線１１、１２の特性インピーダンス増加に伴って変化したＥ点における反射係数Ｒと波形のＳｌｅｗ  Ｒａｔｅの関係を表したグラフを図８に示す。Ｓｌｅｗ  Ｒａｔｅとは、信号電圧が振幅の２０％から８０％まで推移する期間における、単位時間当たりの電圧上昇分を表している。図８より、本シミュレーション条件において、Ｅ点における反射係数ＲとＳｌｅｗ  Ｒａｔｅ（Ｓ）は比例関係にあると考えると、以下の数式６の近似式が求められる。
【００３１】
（数式６）
Ｓ＝−４．３１５Ｒ＋２．４６８［Ｖ／ｎｓ］
次に、各配線の特性インピーダンスが実際にとりうる範囲を想定し、配線１０の特性インピーダンスが３５Ωのとき、配線４ａ、４ｂ、４ｃの特性インピーダンスが３５Ωから１００Ωまでの範囲で変化したときのシミュレーションを実施した。また、配線１０の特性インピーダンスが５０Ωのとき、配線４ａ、４ｂ、４ｃの特性インピーダンスが５０Ωから１００Ωまでの範囲で変化したときの場合について、同様のシミュレーションを実施した。
【００３２】
Ｅ点における反射係数Ｒと波形のＳｌｅｗ  Ｒａｔｅの関係を表したグラフを図９に示す。図９より、本シミュレーション条件において、Ｅ点における反射係数ＲとＳｌｅｗ  Ｒａｔｅ（Ｓ）は比例関係にあることが分かる。図９に示した各シミュレーション条件において、メモリコントローラの入力容量が５ｐＦのときと、２ｐＦのときにおける、点Ｅでの反射係数の変化分ΔＲとＳｌｅｗ  Ｒａｔｅの変化分ΔＳの関係を図１０に示す。図１０より、反射係数が０．１減少したとき、Ｓｌｅｗ  Ｒａｔｅは０．３５Ｖ／ｎｓから０．７０Ｖ／ｎｓ程度増加していることが分かる。よって配線１０や配線４ａ、４ｂ、４ｃの特性インピーダンスおよびメモリコントローラの入力容量が変化した場合においても、点Ｅにおける反射係数を低減すれば受信点でのＳｌｅｗ  Ｒａｔｅが改善することが分かる。
【００３３】
以上より、配線１１、１２の特性インピーダンスを高くすると、点Ｅにおける反射係数が低下し、Ｓｌｅｗ  Ｒａｔｅが増加することから、タイミングマージンが増加する効果が得られることが分かる。
【実施例２】
【００３４】
図１１に実施例１の変形例の実施形態を断面から見た図を示す。図１１において、プリント基板１に実装されたメモリコントローラ２は、同一バスあたり３枚のメモリチップに接続しており、メモリコントローラ２から最も近いメモリチップから３ａ、３ｂ、３ｃとする。メモリコントローラ２からメモリチップ３ａの接続点Ａまでは内層配線の配線１０によって接続されており、点Ａからメモリチップ３ｂの接続点Ｂまでは表面層配線の配線１１、点Ｂからメモリチップ３ｃの接続点Ｃまでは表面層配線の配線１２によって接続されている。
【００３５】
本実施例は配線１１および配線１２のインピーダンスを高くする手段を、内層配線から表面層配線に変更することで本発明を適用したものである。これによって実施例１とほぼ同等の効果が得られる。
【００３６】
なお、本実施例ではインピーダンスを高くする手段として内層配線から表面層配線に変更した例を示したが、本発明はこの例に限らず、表面層配線から内層配線に変更した場合や、ある内層の配線から他の内層の配線に変更した場合のいずれの場合においても適用可能である。
【実施例３】
【００３７】
図１２に同一バスあたり３枚のメモリチップを搭載したバス接続構成の、本発明を適用した斜視図を示す。図１３において、プリント基板１に実装されたメモリコントローラ２は、同一バスあたり３枚のメモリチップに接続しており、メモリコントローラ２から最も近いメモリチップから３ａ、３ｂ、３ｃとする。メモリコントローラ２からメモリチップ３ａの接続点Ａまでは配線１０によって接続されており、点Ａからメモリチップ３ｂの接続点Ｂまでは配線１１、点Ｂからメモリチップ３ｃの接続点Ｃまでは配線１２によって接続されている。
本実施例は配線１１の太さを配線１０、１２と比較して細くすることでインピーダンスを高くし、本発明を適用する。配線１０の配線幅をＷ０、配線１１の配線幅をＷ１、配線１２の配線幅をＷ２とすると、本実施例におけるＷ０、Ｗ１、Ｗ２の関係は以下の数式７のようになる。
【００３８】
（数式７）
Ｗ０＝Ｗ２＞Ｗ１
また、配線１０の特性インピーダンスをＺ０、配線１１の特性インピーダンスをＺ１、配線１２の特性インピーダンスをＺ２とすると、本実施例におけるＺ０、Ｚ１、Ｚ２の関係は以下の数式８のようになる。
【００３９】
（数式８）
Ｚ０＝Ｚ２＜Ｚ１
ここで、本発明の効果について回路シミュレーションにて計算した。計算モデルには図４を用いた。回路内の各パラメータは、実施例１と同一の値を用い、メモリコントローラの入力容量は５ｐＦ、配線１０、１２の特性インピーダンスは３５Ωとして、配線１１の特性インピーダンス値を変化させて本発明の効果を確認した。
【００４０】
図４において、メモリチップ３ａ内の送信回路８より、時刻１０ｎｓ時に０Ｖから１．５Ｖへ２００ｐｓで立ち上がるパルス波を出力したときのメモリコントローラ２内の受信回路３０の入力点Ｄにおける波形を図１３に示す。図１３より、配線１１の特性インピーダンス増加に伴い、波形の立上りが速くなっていることが分かる。
この波形の変化について、配線１１の特性インピーダンス増加に伴って変化したＥ点における反射係数Ｒと波形のＳｌｅｗ  Ｒａｔｅの関係を表したグラフを図１４に示す。図１４より、本シミュレーション条件において、Ｅ点における反射係数ＲとＳｌｅｗ  Ｒａｔｅ（Ｓ）は比例関係にあると考えると、以下の数式９の近似式が求められる。
【００４１】
（数式９）
Ｓ＝−４．０２４Ｒ＋２．３９５［Ｖ／ｎｓ］
数式１０より、Ｅ点における反射係数の増加に伴いＳｌｅｗ  Ｒａｔｅが低下することが分かる。
【００４２】
以上より、配線１１の特性インピーダンスを高くすると、点Ｅにおける反射係数が低下し、Ｓｌｅｗ  Ｒａｔｅが増加することから、タイミングマージンが増加する効果が得られることが分かる。
【実施例４】
【００４３】
図１５に実施例３の変形例の実施形態を断面から見た図を示す。図１５において、プリント基板１に実装されたメモリコントローラ２は、同一バスあたり３枚のメモリチップに接続しており、メモリコントローラ２から最も近いメモリチップから３ａ、３ｂ、３ｃとする。メモリコントローラ２からメモリチップ３ａの接続点Ａまでは内層配線の配線１０によって接続されており、点Ａからメモリチップ３ｂの接続点Ｂまでは表面層配線の配線１１、点Ｂからメモリチップ３ｃの接続点Ｃまでは内層配線の配線１２によって接続されている。
【００４４】
本実施例は配線１１の特性インピーダンスを高くする手段を、内層配線から表面層配線に変更することで本発明を適用したものである。これによって実施例３とほぼ同等の効果が得られる。なお、本実施例ではインピーダンスを高くする手段として内層配線から表面層配線に変更した例を示したが、本発明はこの例に限らず、表面層配線から内層配線に変更した場合や、ある内層の配線から他の内層の配線に変更した場合のいずれの場合においても適用可能である。
【実施例５】
【００４５】
図１６に同一バスあたり３枚のメモリチップを搭載したバス接続構成の、本発明を適用した斜視図を示す。図１６において、プリント基板１に実装されたメモリコントローラ２は、同一バスあたり３枚のメモリチップに接続しており、メモリコントローラ２から最も近いメモリチップから３ａ、３ｂ、３ｃとする。メモリコントローラ２からメモリチップ３ａの接続点Ａまでは配線１０によって接続されており、点Ａからメモリチップ３ｂの接続点Ｂまでは配線１１、点Ｂからメモリチップ３ｃの接続点Ｃまでは配線１２によって接続されている。
本実施例は配線１１の太さを配線１０と比較して細くし、かつ配線１２と比較して細くすることでインピーダンスを高くし、本発明を適用する。配線１０の配線幅をＷ０、配線１１の配線幅をＷ１、配線１２の配線幅をＷ２とすると、本実施例におけるＷ０、Ｗ１、Ｗ２の関係は以下の数式１０のようになる。
【００４６】
（数式１０）
Ｗ１＜Ｗ２＜Ｗ０
また、配線１０の特性インピーダンスをＺ０、配線１１の特性インピーダンスをＺ１、配線１２の特性インピーダンスをＺ２とすると、本実施例におけるＺ０、Ｚ１、Ｚ２の関係は以下の数式１１のようになる。
【００４７】
（数式１１）
Ｚ１＞Ｚ２＞Ｚ０
ここで、本発明の効果について回路シミュレーションにて計算した。計算モデルには図４を用いた。回路内の各パラメータは、実施例１と同一の値を用い、メモリコントローラの入力容量は５ｐＦ、配線１０の特性インピーダンスは３５Ω、配線１２の特性インピーダンスは４５Ωとして、配線１１の特性インピーダンス値を変化させて本発明の効果を確認した。
【００４８】
図４において、メモリチップ３ａ内の送信回路８より、時刻１０ｎｓ時に０Ｖから１．５Ｖへ２００ｐｓで立ち上がるパルス波を出力したときのメモリコントローラ２内の受信回路３０の入力点Ｄにおける波形を図１７に示す。図１７より、配線１１の特性インピーダンス増加に伴い、波形の立上りが速くなっていることが分かる。
この波形の変化について、配線１１の特性インピーダンス増加に伴って変化したＥ点における反射係数Ｒと波形のＳｌｅｗ  Ｒａｔｅの関係を表したグラフを図１８に示す。図１８より、本シミュレーション条件において、Ｅ点における反射係数ＲとＳｌｅｗ  Ｒａｔｅ（Ｓ）は比例関係にあると考えると、以下の数式１２の近似式が求められる。
【００４９】
（数式１２）
Ｓ＝−３．６３６Ｒ＋２．３６１［Ｖ／ｎｓ］
数式１２より、Ｅ点における反射係数の増加に伴いＳｌｅｗ  Ｒａｔｅが低下することが分かる。
【００５０】
以上より、配線１１の特性インピーダンスを高くすると、点Ｅにおける反射係数が低下し、Ｓｌｅｗ  Ｒａｔｅが増加することから、タイミングマージンが増加する効果が得られることが分かる。
【符号の説明】
【００５１】
１    プリント基板
２    メモリコントローラ
３ａ  メモリチップ（メモリコントローラ２から最も近い側に搭載）
３ｂ  メモリチップ（メモリチップ３ａ、３ｃの中間に搭載）
３ｃ  メモリチップ（メモリコントローラ２から最も遠い側に搭載）
３ｄ  メモリチップ（メモリコントローラ２から近い側に搭載）
３ｅ  メモリチップ（メモリコントローラ２から遠い側に搭載）
４ａ  メモリチップ３ａ内の配線
４ｂ  メモリチップ３ｂ内の配線
４ｃ  メモリチップ３ｃ内の配線
４ｄ  メモリチップ３ｄ内の配線
４ｅ  メモリチップ３ｅ内の配線
５ａ  メモリチップ３ａ内のシリーズ抵抗
５ｂ  メモリチップ３ｂ内のシリーズ抵抗
５ｃ  メモリチップ３ｃ内のシリーズ抵抗
５ｄ  メモリチップ３ｄ内のシリーズ抵抗
５ｅ  メモリチップ３ｅ内のシリーズ抵抗
６ｂ  メモリチップ３ｂ内の終端抵抗
６ｃ  メモリチップ３ｃ内の終端抵抗
７ｂ  メモリチップ３ｂ内の入力容量
７ｃ  メモリチップ３ｃ内の入力容量
８    メモリチップ３ａ内の送信回路
１０  メモリコントローラ２とメモリチップ３ａを接続する配線
１１  メモリチップ３ａとメモリチップ３ｂを接続する配線
１２  メモリチップ３ｂとメモリチップ３ｃを接続する配線
２０  メモリコントローラ２とメモリチップ３ｄを接続する配線
２１  メモリチップ３ｄとメモリチップ３ｅを接続する配線
３０  メモリコントローラ２内部の入力回路
３２  メモリコントローラ２内部の配線
３３  メモリコントローラ２内部の終端抵抗
Ａ    メモリチップ３ａがプリント基板１に接続する点
Ｂ    メモリチップ３ｂがプリント基板１に接続する点
Ｃ    メモリチップ３ｃがプリント基板１に接続する点
Ｄ    メモリコントローラ２内部の受信回路３０の入力点
Ｅ    メモリチップ３ａ内の送受信回路側のシリーズ抵抗接続点
Ｌ    メモリチップ３ｄがプリント基板１００に接続する点
Ｍ    メモリチップ３ｅがプリント基板１００に接続する点
Ｐ    メモリチップ３ｄ内の送受信回路側のシリーズ抵抗接続点
Ｑ    メモリチップ３ｅ内の送受信回路側のシリーズ抵抗接続点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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