(57)【要約】【課題】発振回路により出力されるクロック信号に基づいて入力信号を処理する入力信号処理装置について、電力消費をより低減する。【解決手段】発振制御回路５は、外部入力信号のレベル変化に応じて発振回路７に発振動作を開始させ、ノイズ除去回路２における外部入力信号に対する処理，具体的には外部入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去する処理が終了すると、発振動作を停止させるように制御する。具体的には、ワンショットパルス生成回路４は、外部入力信号のレベルが変化した状態が所定時間継続すると、発振回路７の発振動作を停止させる信号を出力し、オフタイマ回路９は、外部入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合、前記所定時間以上のオフ時間が経過した後に発振回路７の発振動作を停止させる信号を出力する。【選択図】図１
2014002456.tif 000002
【特許請求の範囲】
【請求項１】
発振回路（７）と、
この発振回路により出力されるクロック信号に基づいて動作し、入力信号のレベルが変化すると前記入力信号に対して所定の処理を行い、処理を施した信号を出力する信号処理回路（２，７２）と、
前記入力信号のレベル変化に応じて前記発振回路に発振動作を開始させ、前記信号処理回路における前記処理が終了すると、前記発振動作を停止させるように制御する制御回路（３，４，５，９，７４）とを備える入力信号処理装置。
【請求項２】
前記信号処理回路（２）は、前記入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去するノイズ除去回路であることを特徴とする請求項１記載の入力信号処理装置。
【請求項３】
前記制御回路は、
前記入力信号について前記レベルが変化した状態が所定時間継続すると、前記発振回路の発振動作を停止させる第１トリガ信号を出力する第１停止信号出力回路（４）と、
前記入力信号について前記レベルが変化した状態が、前記クロック信号の周期以上に継続しなかった場合は、前記所定時間以上のオフ時間が経過した後に、前記発振回路の発振動作を停止させる第２トリガ信号を出力する第２停止信号出力回路（９）とを備えることを特徴とする請求項２記載の入力信号処理装置。
【請求項４】
前記ノイズ除去回路は、デジタルフィルタ回路で構成されていることを特徴とする請求項３記載の入力信号処理装置。
【請求項５】
前記ノイズ除去回路は、
直列に接続される第１及び第２フリップフロップ（１２，１３）と、
２つの入力端子が、それぞれ前記第１及び第２フリップフロップの出力端子に接続される第１ＮＡＮＤゲート（１４）と、
２つの入力端子が、それぞれＮＯＴゲート（１８，１９）を介して、前記第１及び第２フリップフロップの出力端子に接続される第２ＮＡＮＤゲート（１５）と、
入力端子の一方が、前記第１ＮＡＮＤゲートの出力端子に接続される第３ＮＡＮＤゲート（１６）と、
入力端子の一方が、前記第２ＮＡＮＤゲートの出力端子に接続される第４ＮＡＮＤゲート（１７）とを備え、
前記第１フリップフロップの入力端子には、前記入力信号が入力され、
第３，第４ＮＡＮＤゲートの他方の入力端子は、それぞれ前記第４，第３ＮＡＮＤゲートの出力端子に接続されていることを特徴とする請求項４記載の入力信号処理装置。
【請求項６】
前記第１停止信号出力回路は、前記ノイズ除去回路による出力信号のレベルが変化した状態が継続すると、前記発振回路により出力されるクロック信号によりトリガされてワンショットパルスを生成し、前記ワンショットパルスを前記第１トリガ信号として出力し、
前記第２停止信号出力回路は、前記クロック信号に基づきカウント動作を行うカウンタ（４８〜５１，５５〜５８）を備え、前記カウンタにより計時動作を行うことを特徴とする請求項５記載の入力信号処理装置。
【請求項７】
前記信号処理回路（７２）は、前記入力信号を、前記発振回路により出力されるクロック信号に基づいて順次タイムシフトさせ、タイムシフトさせた各信号を、それぞれ異なる出力端子より出力させるシフトレジスタであることを特徴とする請求項１記載の入力信号処理装置。
【請求項８】
前記制御回路は、前記シフトレジスタの最終段より出力される信号が入力されると、
前記発振回路の発振動作を停止させるトリガ信号を出力する停止信号出力回路（７４）を備えることを特徴とする請求項７記載の入力信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のレベルが変化すると、発振回路により出力されるクロック信号に基づいて入力信号に対し所定の処理を行い、処理を施した信号を出力する入力信号処理装置に関する。
【背景技術】
【０００２】
入力信号のレベルが変化すると、発振回路により出力されるクロック信号に基づき入力信号に対し所定の処理を行う信号処理装置の一例として、特許文献１に開示されているものがある。この従来技術では、信号の入力がないときはシステムクロックを停止させて電力消費の低減を図るようにしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−２０９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の構成では、外部信号がノイズではなく正規の信号と判定された後においても、発振回路の動作が所定時間継続する構成となっているため、電力消費の低減を十分に図ることができない。
本発明は上記事情に鑑みてなされたものであり、その目的は、発振回路により出力されるクロック信号に基づき入力信号を処理するものについて、電力消費をより低減できる入力信号処理装置を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の入力信号処理装置によれば、制御回路は、入力信号のレベル変化に応じて発振回路に発振動作を開始させ、信号処理回路における入力信号に対する処理が終了すると発振動作を停止させるように制御する。すなわち、信号処理回路は、入力信号のレベルが変化したことに伴い所定の処理を行う構成であるから、発振回路が出力するクロック信号は、信号処理回路が上記処理を実行する期間のみ供給されていれば良い。したがって、制御回路が発振回路の発振動作を上記のように制御することで、電力消費をより低減することが可能となる。
【０００６】
請求項３記載の入力信号処理装置によれば、請求項２において、信号処理回路が、入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去するノイズ除去回路として構成される際に、制御回路を構成する第１停止信号出力回路は、入力信号についてレベルが変化した状態が所定時間継続すると、発振回路の発振動作を停止させる第１トリガ信号を出力する。また、第２停止信号出力回路は、上記入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合、前記所定時間以上のオフ時間が経過した後に発振回路の発振動作を停止させる第２トリガ信号を出力する。
【０００７】
すなわち、ノイズが入力されるとそのレベルは極めて短時間内に変化するので、入力信号のレベルが変化した状態が所定時間継続すれば当該信号が正規の入力信号であると判定できる。そして、ノイズ除去回路は、入力信号のレベルが変化した際に含まれているノイズを除去した後は動作させる必要がないので、制御回路は、その時点で第１トリガ信号を出力して発振回路の発振動作を停止させる。
【０００８】
また、入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合は、正規の入力信号ではなくノイズが入力されたと判断できる。そこで、制御回路は、
前記所定時間以上のオフ時間が経過した後に発振回路の発振動作を停止させる第２トリガ信号を出力する。したがって、ノイズ除去回路がノイズを除去するために動作した後に、第２トリガ信号を出力して発振回路の発振動作を停止させることができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施例であり、入力信号処理装置の構成を示す機能ブロック図
【図２】図１の詳細回路図
【図３】正規の信号が入力された場合を示すタイミングチャート
【図４】ノイズが入力された場合を示すタイミングチャート
【図５】第２実施例を示す図１相当図
【図６】第３実施例を示す図１相当図
【図７】図２相当図
【図８】動作タイミングチャート
【図９】第４実施例を示す図７相当図
【図１０】図８相当図
【発明を実施するための形態】
【００１０】
（第１実施例）
図１において、入力端子１に与えられる外部からの入力信号は、ノイズ除去回路２（信号処理回路）及びＯＮ／ＯＦＦ切替回路３（制御回路）に入力される。ノイズ除去回路２は、デジタルフィルタとして構成され、外部入力信号の立ち上がり期間，立ち下がり期間に重畳されるノイズを除去すると、除去後の信号（フィルタ出力信号）を外部に、或いは次段の回路に出力する。また、フィルタ出力信号は、ＯＮ／ＯＦＦ切替回路３とワンショットパルス生成回路４（制御回路，第１停止信号出力回路）にも入力されている。
【００１１】
ＯＮ／ＯＦＦ切替回路３は、外部入力信号とフィルタ出力信号とに基づいて、発振制御回路５に発振開始信号を出力する。ワンショットパルス生成回路４は、フィルタ出力信号及びクロック信号ＣＬＫに基づいてワンショットパルス信号を生成し、ＯＲゲート６を介して、発振制御回路５（制御回路）に対し発振停止信号（第１トリガ信号）として出力する。発振制御回路５は、発振回路７に発振制御信号を出力し、発振回路７は、発振制御信号がハイレベルを示す期間のみ発振動作を行う。
【００１２】
発振回路７により発振出力されるクロック信号ＣＬＫは、ワンショットパルス生成回路４，分周回路８及びオフタイマ回路９（制御回路，第２停止信号出力回路）に入力される。分周回路８は、クロック信号ＣＬＫを分周し、クロック信号ＣＬＫfilter及びＣＬＫtimeを生成出力する。クロック信号ＣＬＫfilterはノイズ除去回路２に入力され、クロック信号ＣＬＫtimeはオフタイマ回路９に入力される。オフタイマ回路９は、クロック信号ＣＬＫ及び分周クロック信号ＣＬＫtimeに基づきカウント動作を行うことでワンショットパルスを生成し、オフタイマ信号（第２トリガ信号）を出力する。また、オフタイマ回路９には、ワンショットパルス生成回路４が出力するワンショットパルス信号がリセット信号として入力される。以上が入力信号処理装置１０を構成している。
【００１３】
図２において、ノイズ除去回路２には、外部入力信号がシュミットトリガバッファ１１を介して入力されている。ノイズ除去回路２は、Ｄフリップフロップ１２及び１３（第１及び第２フリップフロップ），ＮＡＮＤゲート１４〜１７（第１〜第４ＮＡＮＤゲート）並びにＮＯＴゲート１８及び１９で構成されている。Ｄフリップフロップ１２及び１３は直列に接続され、Ｄフリップフロップ１２の入力端子Ｄには、シュミットトリガバッファ１１の出力端子が接続されている。
【００１４】
Ｄフリップフロップ１２，１３の出力端子Ｑは、ＮＡＮＤゲート１４の入力端子にそれぞれ接続されていると共に、それぞれＮＯＴゲート１８，１９を介してＮＡＮＤゲート１５の入力端子にそれぞれ接続されている。ＮＡＮＤゲート１４，１５の出力端子は、ＮＡＮＤゲート１６，１７の一方の入力端子にそれぞれ接続されており、ＮＡＮＤゲート１６，１７の他方の入力端子には、ＮＡＮＤゲート１７，１６の出力端子がそれぞれ接続されている。そして、ＮＡＮＤゲート１６の出力端子がノイズ除去回路２の出力端子となっている。また、外部より与えられるローアクティブのリセット信号は、ＮＯＴゲート２０を介してＤフリップフロップ１２及び１３のリセット端子Ｒに接続されている。
【００１５】
ＯＮ／ＯＦＦ切替回路３は、ＡＮＤゲート２１及び２２，ＯＲゲート２３並びにＮＯＴゲート２４及び２５で構成されている。シュミットトリガバッファ１１の出力端子は、ＡＮＤゲート２１の一方の入力端子に接続されていると共に、ＮＯＴゲート２４を介してＡＮＤゲート２２の一方の入力端子に接続されている。また、ノイズ除去回路２の出力端子は、ＡＮＤゲート２２の他方の入力端子に接続されていると共に、ＮＯＴゲート２５を介してＡＮＤゲート２１の他方の入力端子に接続されている。ＡＮＤゲート２１，２２の出力端子は、ＯＲゲート２３の入力端子にそれぞれ接続されており、ＯＲゲート２３の出力端子がＯＮ／ＯＦＦ切替回路３の出力端子となっている。
【００１６】
発振制御回路５は、Ｄフリップフロップ２６及びＮＯＴゲート２７，２８で構成されている。ＯＮ／ＯＦＦ切替回路３の出力端子は、Ｄフリップフロップ２６のリセット端子Ｒに接続され、セット端子Ｓは、ＮＯＴゲート２０の出力端子に接続されている。入力端子Ｄは電源レベルにプルアップされ、クロック端子はＮＯＴゲート２７を介してＯＲゲート６の出力端子に接続されている。出力端子ＱはＮＯＴゲート２８に接続され、ＮＯＴゲート２８の出力端子が発振制御回路５の出力端子となっている。
【００１７】
発振回路７は、ＮＡＮＤゲート２９，ＮＯＴゲート３０〜３２，シュミットトリガバッファ３３，抵抗素子３４及びコンデンサ３５で構成されている。発振制御回路５の出力端子は、ＮＡＮＤゲート２９の一方の入力端子に接続され、ＮＡＮＤゲート２９の出力端子は、ＮＯＴゲート３１，コンデンサ３５及びシュミットトリガバッファ３３の直列回路を介して自身の他方の入力端子に接続されている。コンデンサ３５には、ＮＯＴゲート３２及び抵抗素子３４の直列回路が並列に接続されている。また、ＮＡＮＤゲート２９の出力端子は、ＮＯＴゲート３０を介すことで発振回路７の出力端子となっている。
【００１８】
分周回路８は、Ｄフリップフロップ３６及び３７，ＮＯＴゲート３８〜４０で構成されている。Ｄフリップフロップ３６のクロック端子は、発振回路７の出力端子に接続され、出力端子Ｑは、分周クロック信号ＣＬＫfilterを出力する端子であると共に、ＮＯＴゲート３８を介して自身の入力端子Ｄに接続されている。また、ＮＯＴゲート３８の出力端子は、Ｄフリップフロップ３７のクロック端子に接続されている。Ｄフリップフロップ３７の出力端子Ｑは、分周クロック信号ＣＬＫtimeを出力する端子であると共に、ＮＯＴゲート３９を介して自身の入力端子Ｄに接続されている。そして、Ｄフリップフロップ３６及び３７のリセット端子Ｒは、ＮＯＴゲート４０を介して発振制御回路５の出力端子に接続されている。
【００１９】
ワンショットパルス生成回路４は、Ｄフリップフロップ４１及び４２，ＡＮＤゲート４３及び４４，ＯＲゲート４５，ＮＯＴゲート４６及び４７で構成されている。Ｄフリップフロップ４１及び４２は直列に接続され、Ｄフリップフロップ４１の入力端子Ｄは、ノイズ除去回路２の出力端子に接続されている。Ｄフリップフロップ４１の出力端子Ｑは、ＡＮＤゲート４３の一方の入力端子に接続されていると共に、ＮＯＴゲート４６を介してＡＮＤゲート４４の一方の入力端子に接続されている。Ｄフリップフロップ４２の出力端子Ｑは、ＡＮＤゲート４４の他方の入力端子に接続されていると共に、ＮＯＴゲート４７を介してＡＮＤゲート４３の他方の入力端子に接続されている。
【００２０】
ＡＮＤゲート４３，４４の出力端子は、ＯＲゲート４５の入力端子にそれぞれ接続されており、ＯＲゲート４５の出力端子がワンショットパルス生成回路4の出力端子となっている。また、Ｄフリップフロップ４１及び４２のクロック端子にはクロック信号ＣＬＫが入力され、リセット端子Ｒは、ＮＯＴゲート２０の出力端子に接続されている。
【００２１】
オフタイマ回路９は、Ｄフリップフロップ４８〜５３，ＡＮＤゲート５４，ＮＯＴゲート５５〜５９及びＯＲゲート６０で構成されている。Ｄフリップフロップ４８のクロック端子には、分周クロック信号ＣＬＫtimeが入力されている。Ｄフリップフロップ４８〜５３の出力端子Ｑと入力端子Ｄとの間には、ＮＯＴゲート５５〜５８がそれぞれ接続されており、ＮＯＴゲート５５〜５７の出力端子は、Ｄフリップフロップ４９〜５１のクロック端子にそれぞれ接続されている。
【００２２】
Ｄフリップフロップ５２及び５３は直列に接続され、Ｄフリップフロップ５２の入力端子Ｄは、Ｄフリップフロップ５１の出力端子Ｑに接続されている。Ｄフリップフロップ５２の出力端子ＱはＡＮＤゲート５４の一方の入力端子に接続され、Ｄフリップフロップ５３の出力端子Ｑは、ＮＯＴゲート５９を介してＡＮＤゲート５４の他方の入力端子に接続されている。Ｄフリップフロップ５２及び５３のクロック端子にはクロック信号ＣＬＫが入力されている。そして、ＡＮＤゲート５４の出力端子がオフタイマ回路９の出力端子となっている。
【００２３】
ＯＲゲート６０の入力端子には、ＯＲゲート６の出力端子とＮＯＴゲート２０の出力端子とが接続され、ＯＲゲート６０の出力端子は、Ｄフリップフロップ４８〜５１のリセット端子Ｒに接続されている。また、Ｄフリップフロップ５２及び５３のリセット端子Ｒは、ＮＯＴゲート２０の出力端子に接続されている。
【００２４】
次に、本実施例の作用について説明する。尚、各回路はリセットが解除された初期状態にあり、外部入力信号はローレベルになっている。このとき、ノイズ除去回路２が出力するフィルタ出力信号，ＯＮ／ＯＦＦ切り換え回路３が出力する発振開始信号は何れもローレベルとなる。また、発振制御回路５では、Ｄフリップフロップ２６がセットされているので発振制御信号がローレベルとなり、発振回路７の発振動作はＮＡＮＤゲート２９により停止されている。
【００２５】
図３において、外部入力信号の立ち上がりにノイズが含まれていると、シュミットトリガバッファ１１を介して整形された波形の信号が出力される（（ａ），（ｂ）参照）。すると、ノイズに対応したハイレベルパルスが入力されることで、ＯＮ／ＯＦＦ切り換え回路３が発振開始信号をハイレベルにする（（ｃ）参照）。これにより、発振制御回路５ではＤフリップフロップ２６がリセットされ発振制御信号がハイレベルとなり（（ｄ）参照）、発振回路７が発振動作を開始する（（ｅ）参照）。それに伴い、分周クロック信号ＣＬＫfilter，ＣＬＫtimeも出力される（（ｆ），（ｇ）参照）。
尚、分周クロック信号ＣＬＫfilterは、クロック信号ＣＬＫを２分周したものであり、分周クロック信号ＣＬＫtimeは、分周クロック信号ＣＬＫfilterを２分周したものとなる。
【００２６】
ノイズ除去回路２では、Ｄフリップフロップ１２の入力端子Ｄがハイレベルとなった状態で、分周クロック信号ＣＬＫfilterの立ち上がりエッジが入力されると出力端子Ｑがハイレベルとなり、上記分周クロック信号の次の立ち上がりエッジが入力されるとＤフリップフロップ１３の出力端子Ｑもハイレベルとなる。これにより、フィルタ出力信号がハイレベルに変化する（（ｈ）参照）。
【００２７】
フィルタ出力信号がハイレベルになると、ＯＮ／ＯＦＦ切り換え回路３が発振開始信号をローレベルにする（（ｃ）参照）。ワンショットパルス生成回路４では、フィルタ出力信号がハイレベルの状態でクロック信号ＣＬＫの立ち上がりエッジが入力されると、その次の立ち上がりエッジが入力されるまでの期間だけハイレベルとなるワンショットパルス信号を出力する（（ｉ）参照）。このワンショットパルス信号は、ＯＲゲート６を介して発振制御回路５に入力され、その立ち下がりエッジでＤフリップフロップ２６をトリガするので、発振制御信号がローレベルとなる（（ｄ）参照）。これにより、発振回路７の発振動作が停止する（（ｅ）参照）。
【００２８】
ノイズ除去回路２では、分周クロック信号ＣＬＫfilterが供給されなければ従前の状態を維持するので、フィルタ出力信号はハイレベルを維持する（（ｈ）参照）。そして、外部入力信号のレベルが立ち下がる際にもノイズが重畳されていると、やはりシュミットトリガバッファ１１を介して整形された波形の信号が出力される（（ａ），（ｂ）参照）。このとき、ＯＮ／ＯＦＦ切り換え回路３では、ノイズに対応したローレベルパルスが入力されることで発振開始信号をハイレベルにする（（ｃ），（ｄ）参照）。すると、以降は立ち上がりの場合と同様に発振回路７が発振動作を開始し（（ｅ）参照）、それに伴い、分周クロック信号ＣＬＫfilter，ＣＬＫtimeも出力される（（ｆ），（ｇ）参照）。
【００２９】
そして、ノイズ除去回路２では、Ｄフリップフロップ１２の入力端子Ｄがローレベルとなった状態で、分周クロック信号ＣＬＫfilterの立ち上がりエッジが入力されると出力端子Ｑがローレベルとなり、上記分周クロック信号の次の立ち上がりエッジが入力されるとＤフリップフロップ１３の出力端子Ｑもローレベルとなる。これにより、フィルタ出力信号がローレベルに変化する（（ｈ）参照）。すると、ＯＮ／ＯＦＦ切り換え回路３が発振開始信号をローレベルにする（（ｃ）参照）。
【００３０】
ワンショットパルス生成回路４では、フィルタ出力信号がローレベルの状態でクロック信号ＣＬＫの立ち上がりエッジが入力されると、この時も、その次の立ち上がりエッジが入力されるまでの期間だけハイレベルとなるワンショットパルス信号を出力する（（ｉ）参照）。したがって、発振回路７の発振動作が停止する（（ｅ）参照）。尚、オフタイマ回路９は、外部からのリセット信号又は上記ワンショットパルス信号によりリセットされるので、このケースではオフタイマ信号は出力されない（（ｊ）参照）。
以上の様に動作する結果、外部入力信号の立ち上がり，立ち下がりに重畳されたノイズはノイズ除去回路２により除去される（（ａ），（ｈ）参照）。また、ノイズ除去回路２が前記除去のために動作する期間以外は、発振回路７の動作が停止される（（ｅ）参照）。
【００３１】
次に、図４について説明する。インパルス状のノイズのみが入力されると、シュミットトリガバッファ１１で整形された波形の信号が出力される。すると、同様にノイズに対応したハイレベルパルスが入力されることで、ＯＮ／ＯＦＦ切り換え回路３が発振開始信号をハイレベルにする（（ａ）〜（ｃ）参照）。これにより、発振制御信号がハイレベルとなり（（ｄ）参照）、発振回路７が発振動作を開始する（（ｅ）参照）。それに伴い、分周クロック信号ＣＬＫfilter，ＣＬＫtimeも出力される（（ｆ），（ｇ）参照）。
【００３２】
しかし、ノイズ除去回路２では、Ｄフリップフロップ１２の入力端子Ｄが定常的にハイレベルとならないため、分周クロック信号ＣＬＫfilterが入力されてもフィルタ出力信号がハイレベルに変化せず、ローレベルのままとなる（（ｈ）参照）。すると、オフタイマ回路９は、リセットされることなく分周クロック信号ＣＬＫtimeに基づくカウント動作が進行する。
【００３３】
ここで、Ｄフリップフロップ４８〜５１の出力端子Ｑの信号をそれぞれＱ１〜Ｑ４とする。図４（ｇ）に示すように、分周クロック信号ＣＬＫtimeの最初の立ち上がりで、信号Ｑ１がハイに変化し、次の立ち上がりで信号Ｑ２がハイに変化する。そこから２個目の立ち上がりで信号Ｑ３がハイに変化し、そこから４個目の立ち上がりで信号Ｑ４がハイに変化する。すると、オフタイマ回路９では、信号Ｑ４がハイレベルの状態でクロック信号ＣＬＫの立ち上がりエッジが入力されると、その次の立ち上がりエッジが入力されるまでの期間だけハイレベルとなるワンショットパルス信号を出力する（（ｊ）参照）。
【００３４】
このワンショットパルス信号は、ＯＲゲート６を介して発振制御回路５に入力され、その立ち下がりエッジでＤフリップフロップ２６をトリガするので、発振制御信号がローレベルとなる（（ｄ）参照）。これにより、発振回路７の発振動作が停止する（（ｅ）参照）。尚、図４（ｄ）に示すように、発振制御信号がハイレベルを示している期間が「オフ時間」に相当する。
【００３５】
ここで、ノイズ除去回路２は、分周クロック信号ＣＬＫtimeに同期して動作するので、外部入力信号、分周クロック信号ＣＬＫtimeの周期より短い時間内で変化する信号成分が含まれていても、その信号成分は出力されることなく除去される。すなわち、ノイズ除去回路２は、一種のデジタルフィルタ（ローパスフィルタ）として機能している。
【００３６】
以上のように本実施例によれば、発振制御回路５は、外部入力信号のレベル変化に応じて発振回路７に発振動作を開始させ、ノイズ除去回路２における外部入力信号に対する処理，具体的には外部入力信号の立ち上がり期間及び立ち下がり期間に含まれるノイズを除去する処理が終了すると、発振動作を停止させるように制御する。すなわち、ノイズ除去回路２は、外部入力信号のレベルが変化したことに伴いノイズ除去処理を行う構成であるから、発振回路７が出力するクロック信号ＣＬＫは、ノイズ除去回路２が上記処理を実行する期間のみ供給されていれば良い。したがって、発振制御回路５が発振回路７の発振動作を上記のように制御することで入力信号処理装置１０の電力消費をより低減できる。
【００３７】
そして、ワンショットパルス生成回路４は、外部入力信号のレベルが変化した状態が所定時間継続すると、発振回路７の発振動作を停止させるワンショットパルス信号を出力する。また、オフタイマ回路９は、外部入力信号のレベルが変化した状態がクロック信号の周期以上に継続しなかった場合、前記所定時間以上のオフ時間が経過した後に発振回路７の発振動作を停止させるワンショットパルス信号を出力する。
【００３８】
すなわち、ノイズが入力されるとそのレベルは極めて短時間内に変化するので、外部入力信号のレベルが変化した状態が所定時間継続すれば当該信号が正規の入力信号であると判定できる。そして、ノイズ除去回路２は、外部入力信号のレベルが変化した際に含まれているノイズを除去した後は動作させる必要がないので、ワンショットパルス生成回路４は、その時点でワンショットパルス信号を出力して発振回路の７発振動作を停止させる。
【００３９】
また、外部入力信号のレベルが変化した状態がクロック信号ＣＬＫfilterの周期以上に継続しなかった場合は、正規の外部入力信号ではなくノイズが入力されたと判断できる。そこで、オフタイマ回路９は、前記所定時間以上のオフ時間が経過した後に発振回路７の発振動作を停止させるワンショットパルス信号を出力する。したがって、ノイズ除去回路２がノイズを除去するために動作した後に発振回路７の発振動作を停止させることができる。
【００４０】
また、ノイズ除去回路２を、Ｄフリップフロップ１２及び１３，ＮＡＮＤゲート１４〜１７並びにＮＯＴゲート１８及び１９で構成したので、Ｄフリップフロップ１２及び１３に供給される分周クロック信号ＣＬＫfilterの周期に応じて除去対象とするノイズの発生時間を調整できる。そして、ワンショットパルス生成回路４は、ノイズ除去回路２によるフィルタ出力信号のレベルが変化した状態が継続すると、発振回路７により出力されるクロック信号ＣＬＫによりトリガされて第１トリガ信号を出力し、オフタイマ回路９は、分周クロック信号ＣＬＫtimeに基づき、Ｄフリップフロップ４８〜５１からなるカウンタにより計時動作を行うことで第２トリガ信号を出力する。
【００４１】
したがって、正規に入力された信号のレベルが変化した場合に、第１トリガ信号を迅速に出力して発振回路７の動作を停止させることができる。また、分周クロック信号ＣＬＫtimeと、オフタイマ回路９におけるカウンタの構成によってノイズが入力された場合のオフ時間を設定できる。
【００４２】
（第２実施例）
以下、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。図５は、第１実施例の入力信号処理装置１０を、２つの外部入力信号に対応させて２つ設けることを想定し、これらを入力信号処理装置１０（１），１０（２）とする。そして、これら２つの入力信号処理装置１０（１），１０（２）にクロック信号ＣＬＫ，分周クロック信号ＣＬＫfilter及びＣＬＫtimeを供給する発振回路７及び分周回路６１を共通化した構成を示す。
【００４３】
入力信号処理装置１０（１），１０（２）にそれぞれ内蔵される発振制御回路５（１），５（２）は、発振回路７に対して発生制御信号を出力するが、それらはＯＲゲート６２を介して発振回路７に入力される。これにより、発振回路７の発振動作は、外部入力信号（１），（２）のレベル変化に伴い各発振制御回路５（１），５（２）が出力する発生制御信号の論理和条件によって制御される。
【００４４】
そして、発振回路７が出力するクロック信号ＣＬＫは、入力信号処理装置１０（１），１０（２）に供給されるが、分周回路６１は、入力信号処理装置１０（１），１０（２）に対し、それぞれ異なる分周クロック信号ＣＬＫfilter（１），（２）及びＣＬＫtime（１），（２）を供給する。これは、各入力信号処理装置１０（１），１０（２）において除去対象とするノイズの種類が異なる場合に対応したもので、除去対象とするノイズの種類が同じであれば、第１実施例の分周回路８を用いて共通の分周クロック信号ＣＬＫfilter及びＣＬＫtimeを供給すれば良い。
【００４５】
以上のように第２実施例によれば、２つの外部入力信号（１），（２）に対応して入力信号処理装置１０（１），１０（２）を設ける場合に、発振回路７及び分周回路６１を共通化することで、システム全体のサイズを小型化することができる。
【００４６】
（第３実施例）
図６において、入力信号処理装置７１は、第１及び第２実施例における入力信号処理装置１０とは外部入力信号について行う処理の内容が相違している。ノイズ除去回路２に替わる入力振り分け回路７２（信号処理回路）には、分周回路７３により分周クロック信号ＣＬＫshiftが供給されている。入力振り分け回路７２はシフトレジスタを内蔵しており（図７参照）、分周クロック信号ＣＬＫshiftによりシフトされた信号（ａ）〜（ｄ）をそれぞれ異なる出力端子より出力する。ワンショットパルス生成回路７４（停止信号出力回路）は、入力振り分け回路７２が出力するイネーブル信号が入力されており、発振制御回路５に対して発振動作を停止させるトリガ信号を出力する。
【００４７】
図７において、入力振り分け回路７２は、Ｄフリップフロップ７５〜８０，ＡＮＤゲート８１〜８４，ＮＯＴゲート８５〜８８及びＯＲゲート８９で構成されている。Ｄフリップフロップ７５〜８０は直列に接続され、初段のＤフリップフロップ７５の入力端子Ｄは電源レベルにプルアップされ、クロック端子はシュミットトリガバッファ１１の出力端子に接続されている。Ｄフリップフロップ７６〜８０のクロック端子には、分周クロック信号ＣＬＫshiftが供給されている。
【００４８】
また、Ｄフリップフロップ７６の出力端子Ｑは、ＡＮＤゲート８１の一方の入力端子に接続されている。Ｄフリップフロップ７７の出力端子Ｑは、ＮＯＴゲート８５を介してＡＮＤゲート８１の他方の入力端子に接続されると共に、ＡＮＤゲート８２の一方の入力端子に接続されている。Ｄフリップフロップ７８の出力端子Ｑは、ＮＯＴゲート８６を介してＡＮＤゲート８２の他方の入力端子に接続されると共に、ＡＮＤゲート８３の一方の入力端子に接続されている。
【００４９】
Ｄフリップフロップ７９の出力端子Ｑは、ＮＯＴゲート８７を介してＡＮＤゲート８３の他方の入力端子に接続されると共に、ＡＮＤゲート８４の一方の入力端子に接続されている。Ｄフリップフロップ８０の出力端子Ｑは、ＮＯＴゲート８８を介してＡＮＤゲート８４の他方の入力端子に接続されている。そして、ＡＮＤゲート８１〜８４の出力端子から、振り分けられた信号ａ〜ｄが出力される。ＯＲゲート８９の入力端子は、ＮＯＴゲート２０の出力端子と、ワンショットパルス生成回路７４の出力端子とに接続されており、ＯＲゲート８９の出力端子は、Ｄフリップフロップ７５〜８０のリセット端子Ｒに接続されている。
【００５０】
ワンショットパルス生成回路７４は、ワンショットパルス生成回路９を構成していたＤフリップフロップ５２及び５３，ＡＮＤゲート５４，ＮＯＴゲート５９からなり、Ｄフリップフロップ５２の入力端子は、Ｄフリップフロップ８０の出力端子Ｑに接続されている。すなわち、上記出力端子Ｑよりイネーブル信号が出力される。分周回路７３は、分周回路８を構成していたＤフリップフロップ３６，ＮＯＴゲート３８及び４０からなり、Ｄフリップフロップ３６の出力端子Ｑより、分周クロック信号ＣＬＫshiftが出力される。
【００５１】
次に、第３実施例の作用について説明する。パルス状の外部入力信号が入力されると（図８（ａ）参照）、シュミットトリガバッファ１１により波形が整形され（（ｂ）参照）、これが発振開始信号となる。すると、発振制御回路５においてＤフリップフロップ２６がセットされ、発振回路７が発振動作を開始する（（ｃ），（ｄ）参照）。これに伴い、分周回路７３は、分周クロック信号ＣＬＫshiftを出力する（（ｅ）参照）。
【００５２】
シュミットトリガバッファ１１が出力する信号によりＤフリップフロップ７５がトリガされるので、出力端子Ｑはハイレベルとなる。そして、Ｄフリップフロップ７６〜８０は、分周クロック信号ＣＬＫshiftの立ち上がりエッジによりトリガされるので、Ｄフリップフロップ７６〜８０の出力端子Ｑは、上記エッジが入力される毎に順次ハイレベルに変化して行く。
【００５３】
Ｄフリップフロップ７６の出力端子Ｑが最初にハイレベルになった時点では、次段のＤフリップフロップ７７の出力端子Ｑはローレベルであるから、ＡＮＤゲート８１の出力端子がハイレベルとなる（（ｆ）参照）。次に、Ｄフリップフロップ７７の出力端子Ｑが最初にハイレベルになった時点では、次段のＤフリップフロップ７８の出力端子Ｑはローレベルであるから、ＡＮＤゲート８２の出力端子がハイレベルとなる（（ｇ）参照）。この時、Ｄフリップフロップ７６及び７７の出力端子Ｑは何れもハイレベルであるから、ＡＮＤゲート８１の出力端子はローレベルとなる。
【００５４】
以降同様にして、分周クロック信号ＣＬＫshiftの立ち上がりエッジが入力されるごとに、ＡＮＤゲート８３，８４の出力端子が排他的にハイレベルとなるように変化する（（ｈ），（ｉ）参照）。そして、最終段のＤフリップフロップ８０の出力端子がハイレベルになり（イネーブル信号のアクティブレベル）、クロック信号ＣＬＫの立ち上がりエッジが入力されるとワンショットパルス回路７４はワンショットパルス信号（トリガ信号）を出力する（（ｊ）参照）。すると、発振制御回路５を介して発振回路７の発振動作が停止される（（ｃ），（ｄ）参照）。
【００５５】
以上のように第３実施例によれば、入力振り分け回路７２を、外部入力信号を、分周回路７３により出力される分周クロック信号ＣＬＫshiftに基づいて順次タイムシフトさせ、タイムシフトさせた各信号を、それぞれ異なる出力端子より出力させるシフトレジスタとして、ワンショットパルス生成回路７４は、シフトレジスタを構成する最終段のＤフリップフロップ８０より出力されるイネーブル信号が入力されると、発振回路７の発振動作を停止させるトリガ信号を出力する。したがって、入力振り分け回路７２が外部入力信号のタイムシフト動作を行う期間だけ発振回路７を動作させて、電力消費を低減できる。
【００５６】
（第４実施例）
図９に示す入力信号処理装置９１は、第３実施例の入力信号処理装置７１を構成していた分周回路７３を分周回路９２に置き換えたものである。分周回路９２は、Ｄフリップフロップ９３〜９６及びＮＯＴゲート９７〜１００を備え、これらは、オフタイマ回路９を構成するＤフリップフロップ４８〜５１及びＮＯＴゲート５５〜５８と同様に接続されている。Ｄフリップフロップ９３〜９６のリセット端子Ｒには、ＮＯＴゲート１０１を介して発振制御回路５より出力される発振停止信号が与えられている。
【００５７】
出力ロジック部１０２は、ＡＮＤゲート１０３〜１０８，ＯＲゲート１０９〜１１１，ＮＯＴゲート１１２〜１１４で構成されている。Ｄフリップフロップ９３〜９６の出力端子Ｑは、ＡＮＤゲート１０３〜１０６の一方の入力端子にそれぞれ接続されている。外部より入力される制御信号CLK＿SEL0は、ＡＮＤゲート１０４，１０６の他方の入力端子に与えられると共に、ＮＯＴゲート１１２，１１３を介してＡＮＤゲート１０３，１０５の他方の入力端子に与えられている。ＯＲゲート１０９の入力端子は、ＡＮＤゲート１０３，１０４の出力端子に接続されており、ＯＲゲート１１０の入力端子は、ＡＮＤゲート１０５，１０６の出力端子に接続されている。
【００５８】
ＯＲゲート１０９，１１０の出力端子は、ＡＮＤゲート１０７，１０８の一方の入力端子にそれぞれ接続されている。外部より入力される制御信号CLK＿SEL1は、ＡＮＤゲート１０８の他方の入力端子に与えられると共に、ＮＯＴゲート１１４を介してＡＮＤゲート１０７の他方の入力端子に与えられている。ＯＲゲート１１１の入力端子は、ＡＮＤゲート１０７，１０８の出力端子に接続されており、ＯＲゲート１１１の出力端子より、分周クロック信号ＣＬＫshiftが出力される。
【００５９】
次に、第４実施例の作用について説明する。分周回路９２は、制御信号CLK＿SEL0，CLK＿SEL1のレベルを変化させることで、分周クロック信号ＣＬＫshiftの分周比を変更可能となっている。以下、場合を分けて説明する。尚、下記の（１）〜（３）は、図１０（ｋ），（ｌ）に示したものに対応する。
【００６０】
（１）＜CLK＿SEL0＝Ｌ，CLK＿SEL1＝Ｌ＞
この場合、ＮＯＴゲート１１２〜１１４の出力端子がハイレベルとなるので、ＡＮＤゲート１０３に接続されているＤフリップフロップ９３の出力端子Ｑが選択されて分周クロック信号ＣＬＫshiftが出力される。すなわち、第３実施例と同様に、分周比は「２」となる。
【００６１】
（２）＜CLK＿SEL0＝Ｈ，CLK＿SEL1＝Ｌ＞
この場合、ＡＮＤゲート１０４に接続されているＤフリップフロップ９４の出力端子Ｑが選択されて分周クロック信号ＣＬＫshiftが出力されるので、分周比は「４」となる。
【００６２】
（３）＜CLK＿SEL0＝Ｌ，CLK＿SEL1＝Ｈ＞
この場合、ＡＮＤゲート１０５に接続されているＤフリップフロップ９５の出力端子Ｑが選択されて分周クロック信号ＣＬＫshiftが出力されるので、分周比は「８」となる。このように、分周比を変更することで、図１０（ｆ）〜（ｉ）に示すように、出力信号（ａ）〜（ｄ）のパルス幅は、クロック信号ＣＬＫの２周期，４周期，８周期に相当する幅となるように変更される。
【００６３】
また、図１０には示していないが＜CLK＿SEL0＝Ｈ，CLK＿SEL1＝Ｈ＞の場合は、ＡＮＤゲート１０６に接続されているＤフリップフロップ９６の出力端子Ｑが選択されて分周クロック信号ＣＬＫshiftが出力されるので、分周比は「１６」となる。
以上のように第４実施例によれば、入力信号処理装置９１において、分周回路９２の分周比を変更可能に構成したので、入力振り分け回路７２が外部入力信号をタイムシフトし振り分けて、異なる出力端子より出力する信号のパルス幅を変更することができる。
【００６４】
本発明は、上記した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
信号処理回路については、入力信号のレベル変化に応じて所定の処理を行うものであれば良い。
発振回路は、水晶発振子を用いたものや、リングオシレータ等で構成しても良い。
分周回路における分周比については、適宜変更すれば良い。
オフタイマ回路９により計時されるオフ時間の長さについても、個別の設計に応じて適宜変更すれば良い。
【符号の説明】
【００６５】
図面中、２はノイズ除去回路（信号処理回路）、３はＯＮ／ＯＦＦ切替回路（制御回路）、４はワンショットパルス生成回路（制御回路，第１停止信号出力回路）、５は発振制御回路、７は発振回路、９はオフタイマ回路（制御回路，第２停止信号出力回路）、１０は入力信号処理装置を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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