(57)【要約】【課題】リーク電流が抑制され、消費電力が低減される、ゲート信号線駆動回路、及び、それを用いた表示装置の提供。【解決手段】信号ハイ期間にハイ電圧を印加し、信号ロー期間にロー電圧を印加する、ゲート信号線駆動回路であって、前記ゲート信号線駆動回路は、前記ハイ期間に応じてオン状態にあって、第１基本クロック信号の電圧を前記ゲート信号線に印加する、ハイ電圧印加スイッチング素子と、前記信号ロー期間に応じて、前記ハイ電圧印加スイッチング素子のスイッチに第１ロー電圧を印加する、ハイ電圧印加オフ制御回路と、前記信号ロー期間に応じて、前記第１ロー電圧より高い電圧である第２ロー電圧を前記ゲート信号線に印加する、ロー電圧印加スイッチング回路と、を備える。【選択図】図４
2014206616.tif 000002
【特許請求の範囲】
【請求項１】
周期的にくり返す信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加する、ゲート信号線駆動回路であって、
前記ゲート信号線駆動回路は、
前記信号ハイ期間にハイ電圧となる第１基本クロック信号が入力端子に入力され、前記信号ハイ期間に応じてオン状態となって、前記第１基本クロック信号の電圧を前記ゲート信号線に印加し、前記信号ロー期間に応じてオフ状態となる、ハイ電圧印加スイッチング素子と、
前記信号ロー期間に応じて、前記ハイ電圧印加スイッチング素子のスイッチに第１ロー電圧を印加して、前記ハイ電圧印加スイッチングトランジスタをオフする、ハイ電圧印加オフ制御回路と、
前記信号ロー期間に応じて、前記第１ロー電圧より高い電圧である第２ロー電圧を前記ロー電圧として前記ゲート信号線に印加し、前記信号ハイ期間に応じてオフ状態となる、ロー電圧印加スイッチング回路と、
を備え、
前記ハイ電圧印加オフ制御回路は、
入力端子に第１電圧線が接続され、出力端子に前記ハイ電圧印加スイッチング素子のスイッチに接続される、第１ハイ電圧印加オフ制御素子と、
入力端子に第２電圧線が接続され、出力端子に前記ハイ電圧印加スイッチング素子のスイッチに接続される、第２ハイ電圧印加オフ制御素子と、
を備え、
前記ロー電圧印加スイッチング回路は、
入力端子に第３電圧線が接続され、出力端子に前記ゲート信号線が接続される、第１ロー電圧印加スイッチング素子と、
入力端子に第４電圧線が接続され、出力端子に前記ゲート信号線が接続される、第２ロー電圧印加スイッチング素子と、
を備え、
順に到来する２以上の前記信号ハイ期間を含み前記信号ロー期間から始まる第１の期間において、
前記第１電圧線に前記第１ロー電圧が印加され、前記第３電圧線に前記第２ロー電圧が印加され、
前記第１ハイ電圧印加オフ制御素子及び前記第１ロー電圧印加スイッチング素子がオンオフされる駆動オン状態にあり、
前記第２ハイ電圧印加オフ制御素子及び前記第２ロー電圧印加スイッチング素子はオフ状態で維持される駆動オフ状態にある、
ことを特徴とする、ゲート信号線駆動回路。
【請求項２】
請求項１に記載のゲート信号線駆動回路であって、
前記第１の期間にオン状態となって、前記第２ロー電圧印加スイッチング素子のスイッチに前記第１ロー電圧を印加し、前記第２ロー電圧印加スイッチング素子を前記駆動オフ状態とする、第１制御スイッチング素子を、さらに備える、
ことを特徴とする、ゲート信号線駆動回路。
【請求項３】
請求項１又は２に記載のゲート信号線駆動回路であって、
順に到来する２以上の前記信号ハイ期間を含み前記信号ロー期間から始まるとともに前記第１の期間に続く第２の期間において、
前記第２電圧線に前記第１ロー電圧が印加され、前記第４電圧線に前記第２ロー電圧が印加され、
前記第２ハイ電圧印加オフ制御素子及び前記第２ロー電圧印加スイッチング素子が前記駆動オン状態にあり、
前記第１ハイ電圧印加オフ制御素子及び前記第１ロー電圧印加スイッチング素子は前記駆動オフ状態にある、
ことを特徴とする、ゲート信号線駆動回路。
【請求項４】
請求項３に記載のゲート信号線駆動回路であって、
前記第２の期間にオン状態となって、前記第１ロー電圧印加スイッチング素子のスイッチに前記第１ロー電圧を印加し、前記第１ロー電圧印加スイッチング素子を前記駆動オフ状態とする、第２制御スイッチング素子を、さらに備える、
ことを特徴とする、ゲート信号線駆動回路。
【請求項５】
請求項１乃至４のいずれかに記載のゲート信号線駆動回路であって、
前記第１の期間において、前記第２電圧線及び前記第４電圧線に前記ハイ電圧が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項６】
請求項１乃至４のいずれかに記載のゲート信号線駆動回路であって、
前記第１の期間において、前記第２電圧線に前記第１ロー電圧と前記ハイ電圧との中間電圧が印加される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項７】
請求項６に記載のゲート信号線駆動回路であって、
前記中間電圧は接地電圧である、
ことを特徴とする、ゲート信号線駆動回路。
【請求項８】
請求項１乃至４のいずれかに記載のゲート信号線駆動回路であって、
前記第２電圧線は前記第３電圧線と接続され、前記第４電圧線は前記第１電圧線と接続される、
ことを特徴とする、ゲート信号線駆動回路。
【請求項９】
請求項１乃至８のいずれかに記載のゲート信号線駆動回路であって、
前記第１基本クロック信号は、
ｍクロック（ｍ≧３以上の整数）を１周期として繰り返すクロック信号であるとともに、
前記ハイ電圧となる第１クロックの１個前の第２クロックが前記第２ロー電圧であり、
前記ハイ電圧印加スイッチング素子は、前記ハイ電圧期間の前のクロックとなる期間にオン状態である、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１０】
請求項１乃至８のいずれかに記載のゲート信号線駆動回路であって、
前記第１基本クロック信号は、
ｍクロック（ｍ≧３以上の整数）を１周期として繰り返すクロック信号であるとともに、
前記ハイ電圧となる第１クロックの１個後の第３クロックが前記第２ロー電圧であり、
前記ハイ電圧印加スイッチング素子は、前記ハイ電圧期間の後のクロックとなる期間にオン状態である、
ことを特徴とする、ゲート信号線駆動回路。
【請求項１１】
請求項１乃至１０のいずれかに記載のゲート信号線駆動回路を備える表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート信号線駆動回路及びそれを用いた表示装置に関する。特に、ゲート信号線駆動回路におけるリーク電流の抑制に関する。
【背景技術】
【０００２】
従来、例えば液晶表示装置において、ゲート信号線を走査するゲート信号線駆動回路に備えられたシフトレジスタ回路が、表示画面の画素領域に配置される薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）と同一基板上に形成される方式、すなわち、シフトレジスタ内蔵方式が採用される場合がある。
【０００３】
ゲート信号線駆動回路に備えられたシフトレジスタ回路は、信号ハイ期間にハイ電圧となり、それ以外の期間である信号ロー期間にロー電圧となるゲート信号Ｇｏｕｔを対応するゲート信号線に出力している。
【０００４】
図１７は、従来技術に係るシフトレジスタ回路の構成を示す模式図である。シフトレジスタ回路は、信号ハイ期間に応じてゲート信号線にハイ電圧を印加するハイ電圧印加スイッチング素子ＳＷＧと、信号ロー期間に応じてゲート信号線にロー電圧を印加するロー電圧印加スイッチング素子ＳＷＡと、信号ロー期間に応じてハイ電圧印加スイッチング素子ＳＷＧのスイッチ（制御端子）にロー電圧を印加するハイ電圧印加オフ制御素子ＳＷＢと、を備える。
【０００５】
ロー電圧印加スイッチング素子ＳＷＡの入力端子に、ロー電圧線ＶＧＬが接続されている。信号ロー期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオンされ、ロー電圧印加スイッチング素子ＳＷＡはロー電圧線ＶＧＬの電圧であるロー電圧を出力し、信号ハイ期間に応じて、ロー電圧印加スイッチング素子ＳＷＡはオフされる。ロー電圧印加スイッチング素子ＳＷＡがオンされている間、ロー電圧印加スイッチング素子ＳＷＡのスイッチ（制御端子）に、ハイ電圧が印加される。
【０００６】
ハイ電圧印加スイッチング素子ＳＷＧの入力端子に、信号ハイ期間にハイ電圧となる基本クロック信号ＣＬＫが接続されている。信号ハイ期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオンされ、ハイ電圧印加スイッチング素子ＳＷＧは基本クロック信号ＣＬＫの電圧を出力し、信号ロー期間に応じて、ハイ電圧印加スイッチング素子ＳＷＧはオフされる。ハイ電圧印加スイッチング素子ＳＷＧがオンされている間、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはハイ電圧が印加され、ハイ電圧印加スイッチング素子ＳＷＧがオフされている間、ハイ電圧印加スイッチング素子ＳＷＧのスイッチにはロー電圧が印加される。
【０００７】
ハイ電圧印加スイッチング素子ＳＷＧのスイッチに、信号ロー期間に応じて、ロー電圧を印加するハイ電圧印加オフ制御素子ＳＷＢが接続されている。ハイ電圧印加オフ制御素子ＳＷＢの入力端子にロー電圧線ＶＧＬが接続されている。信号ロー期間に応じて、ハイ電圧印加オフ制御素子ＳＷＢはオンされ、ハイ電圧印加オフ制御素子ＳＷＢはハイ電圧印加スイッチング素子ＳＷＧのスイッチにロー電圧を印加し、信号ハイ期間に応じて、ハイ電圧印加オフ制御素子ＳＷＢはオフされる。ハイ電圧印加オフ制御素子ＳＷＢがオンされている間、ハイ電圧印加オフ制御素子ＳＷＢのスイッチ（制御端子）にはハイ電圧が印加される。
【０００８】
１画面を表示する１フレーム期間において、ほとんどの期間は信号ロー期間である。それゆえ、ロー電圧印加スイッチング素子ＳＷＡ及びハイ電圧印加オフ制御素子ＳＷＢそれぞれのスイッチに、信号ロー期間に応じて長期間にわたって、ハイ電圧が印加されることとなる。ロー電圧印加スイッチング素子ＳＷＡ及びハイ電圧印加オフ制御素子ＳＷＢが長時間にわたってオン状態となっており、かかる素子は他の素子より早く劣化してしまう。かかる素子の劣化を抑制するために複数個の素子を並列に配置し、該複数個の素子のうち少なくともいずれかが駆動されるように制御することにより、素子の劣化が抑制されるゲート信号線駆動回路が、特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−２５６４２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１の図４に示すシフトレジスタ回路１１２の基本回路１１３について、発明者らが検討したところ、ハイ電圧印加スイッチング素子ＳＷＧに相当するトランジスタＴ５において、信号ロー期間に発生するリーク電流が無視できないレベルで発生しており、消費電力の増大を招いているとの知見を得た。トランジスタＴ５の入力端子に入力する基本クロック信号ＣＬＫ１は、周期的にハイ電圧となっており、基本クロック信号ＣＬＫ１がハイ電圧となるときに、トランジスタＴ５の入力端子（ドレイン）から出力端子（ソース）及び出力端子ＯＵＴへリーク電流が流れてしまう。
【００１１】
本発明は、このような課題を鑑みてなされたものであり、リーク電流が抑制され、消費電力が低減される、ゲート信号線駆動回路、及び、それを用いた表示装置の提供にある。
【課題を解決するための手段】
【００１２】
（１）本発明に係るゲート信号線駆動回路は、周期的にくり返す信号ハイ期間にゲート信号線にハイ電圧を印加するとともに、前記信号ハイ期間以外の期間である信号ロー期間に前記ゲート信号線にロー電圧を印加する、ゲート信号線駆動回路であって、前記ゲート信号線駆動回路は、前記信号ハイ期間にハイ電圧となる第１基本クロック信号が入力端子に入力され、前記信号ハイ期間に応じてオン状態となって、前記第１基本クロック信号の電圧を前記ゲート信号線に印加し、前記信号ロー期間に応じてオフ状態となる、ハイ電圧印加スイッチング素子と、前記信号ロー期間に応じて、前記ハイ電圧印加スイッチング素子のスイッチに第１ロー電圧を印加して、前記ハイ電圧印加スイッチングトランジスタをオフする、ハイ電圧印加オフ制御回路と、前記信号ロー期間に応じて、前記第１ロー電圧より高い電圧である第２ロー電圧を前記ロー電圧として前記ゲート信号線に印加し、前記信号ハイ期間に応じてオフ状態となる、ロー電圧印加スイッチング回路と、を備え、前記ハイ電圧印加オフ制御回路は、入力端子に第１電圧線が接続され、出力端子に前記ハイ電圧印加スイッチング素子のスイッチに接続される、第１ハイ電圧印加オフ制御素子と、入力端子に第２電圧線が接続され、出力端子に前記ハイ電圧印加スイッチング素子のスイッチに接続される、第２ハイ電圧印加オフ制御素子と、を備え、前記ロー電圧印加スイッチング回路は、入力端子に第３電圧線が接続され、出力端子に前記ゲート信号線が接続される、第１ロー電圧印加スイッチング素子と、入力端子に第４電圧線が接続され、出力端子に前記ゲート信号線が接続される、第２ロー電圧印加スイッチング素子と、を備え、｛順に到来する２以上の前記信号ハイ期間を含み前記信号ロー期間から始まる第１の期間｝において、前記第１電圧線に前記第１ロー電圧が印加され、前記第３電圧線に前記第２ロー電圧が印加され、前記第１ハイ電圧印加オフ制御素子及び前記第１ロー電圧印加スイッチング素子がオンオフされる駆動オン状態にあり、前記第２ハイ電圧印加オフ制御素子及び前記第２ロー電圧印加スイッチング素子はオフ状態で維持される駆動オフ状態にある、ことを特徴とする。
【００１３】
（２）上記（１）に記載のゲート信号線駆動回路であって、前記第１の期間にオン状態となって、前記第２ロー電圧印加スイッチング素子のスイッチに前記第１ロー電圧を印加し、前記第２ロー電圧印加スイッチング素子を前記駆動オフ状態とする、第１制御スイッチング素子を、さらに備えてもよい。
【００１４】
（３）上記（１）又は（２）に記載のゲート信号線駆動回路であって、｛順に到来する２以上の前記信号ハイ期間を含み前記信号ロー期間から始まるとともに前記第１の期間に続く第２の期間｝において、前記第２電圧線に前記第１ロー電圧が印加され、前記第４電圧線に前記第２ロー電圧が印加され、前記第２ハイ電圧印加オフ制御素子及び前記第２ロー電圧印加スイッチング素子が前記駆動オン状態にあり、前記第１ハイ電圧印加オフ制御素子及び前記第１ロー電圧印加スイッチング素子は前記駆動オフ状態にあってもよい。
【００１５】
（４）上記（３）に記載のゲート信号線駆動回路であって、前記第２の期間にオン状態となって、前記第１ロー電圧印加スイッチング素子のスイッチに前記第１ロー電圧を印加し、前記第１ロー電圧印加スイッチング素子を前記駆動オフ状態とする、第２制御スイッチング素子を、さらに備えてもよい。
【００１６】
（５）上記（１）乃至（４）のいずれかに記載のゲート信号線駆動回路であって、前記第１の期間において、前記第２電圧線及び前記第４電圧線に前記ハイ電圧が印加されてもよい。
【００１７】
（６）上記（１）乃至（４）のいずれかに記載のゲート信号線駆動回路であって、前記第１の期間において、前記第２電圧線に前記第１ロー電圧と前記ハイ電圧との中間電圧が印加されてもよい。
【００１８】
（７）上記（６）に記載のゲート信号線駆動回路であって、前記中間電圧は接地電圧であってもよい。
【００１９】
（８）上記（１）乃至（４）のいずれかに記載のゲート信号線駆動回路であって、前記第２電圧線は前記第３電圧線と接続され、前記第４電圧線は前記第１電圧線と接続されてもよい。
【００２０】
（９）上記（１）乃至（８）のいずれかに記載のゲート信号線駆動回路であって、前記第１基本クロック信号は、ｍクロック（ｍ≧３以上の整数）を１周期として繰り返すクロック信号であるとともに、前記ハイ電圧となる第１クロックの１個前の第２クロックが前記第２ロー電圧であり、前記ハイ電圧印加スイッチング素子は、前記ハイ電圧期間の前のクロックとなる期間にオン状態であってもよい。
【００２１】
（１０）上記（１）乃至（８）のいずれかに記載のゲート信号線駆動回路であって、前記第１基本クロック信号は、ｍクロック（ｍ≧３以上の整数）を１周期として繰り返すクロック信号であるとともに、前記ハイ電圧となる第１クロックの１個後の第３クロックが前記第２ロー電圧であり、前記ハイ電圧印加スイッチング素子は、前記ハイ電圧期間の後のクロックとなる期間にオン状態であってもよい。
【００２２】
（１１）本発明に係る表示装置は、上記（１）乃至（１０）のいずれかに記載のゲート信号線駆動回路を備える表示装置であってもよい。
【発明の効果】
【００２３】
本発明により、リーク電流が抑制され、消費電力が低減される、ゲート信号線駆動回路、及び、それを用いた表示装置が提供される。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態に係る液晶表示装置の全体斜視図である。
【図２】本発明の第１の実施形態に係るＴＦＴ基板の等価回路の概念図である。
【図３】本発明の第１の実施形態に係るシフトレジスタ回路のブロック図である。
【図４】本発明の第１の実施形態に係るｎ番目の基本回路の回路図である。
【図５】本発明の第１の実施形態に係る３対の交流電圧線の電圧の時間変化を示す図である。
【図６】本発明の第１の実施形態に係る４相の基本クロック信号、ｎ番目の基本回路のノードＮ１，Ｎ２、及びｎ番目近傍の基本回路のゲート信号それぞれの時間変化を示す図である。
【図７】本発明の第１の実施形態に係る３対の交流電圧線の電圧の時間変化を示す図である。
【図８】トランジスタのオフ動作点の例を示す模式図である。
【図９】トランジスタの電流特性を示す図である。
【図１０】本発明の第３の実施形態に係る４相の基本クロック信号、ｎ番目の基本回路のノードＮ１，Ｎ２、及びｎ番目近傍の基本回路のゲート信号それぞれの時間変化を示す図である。
【図１１】本発明の第３の実施形態に係る３対の交流電圧線の電圧の時間変化を示す図である。
【図１２】本発明の第１の実施形態に係る基本クロック信号、ｎ番目の基本回路のノードＮ１、及びゲート信号の時間変化を示す図である。
【図１３】本発明の第４の実施形態に係る基本クロック信号、ｎ番目の基本回路のノードＮ１、及びゲート信号の時間変化を示す図である。
【図１４】本発明の第５の実施形態に係る基本クロック信号、ｎ番目の基本回路のノードＮ１、及びゲート信号の時間変化を示す図である。
【図１５】本発明の第６の実施形態に係る基本クロック信号、ｎ番目の基本回路のノードＮ１、及びゲート信号の時間変化を示す図である。
【図１６】本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板の等価回路の概念図である。
【図１７】従来技術に係るシフトレジスタ回路の構成を示す模式図である。
【発明を実施するための形態】
【００２５】
以下に、図面に基づき、本発明の実施形態を具体的かつ詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下に示す図は、あくまで、実施形態の実施例を説明するものであって、図の大きさと本実施例記載の縮尺は必ずしも一致するものではない。
【００２６】
［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置である。図１は、当該実施形態に係る液晶表示装置の全体斜視図である。図１に示す通り、当該実施形態に係る液晶表示装置は、後述するゲート信号線１０５、映像信号線１０７、画素電極１１０、コモン電極１１１、及びＴＦＴ１０９などが配置されたＴＦＴ基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側とは反対側に接して位置するバックライト１０３と、を含んで構成されている。
【００２７】
図２は、当該実施形態に係るＴＦＴ基板１０２の等価回路の概念図である。図２において、ＴＦＴ基板１０２には、ゲート信号線駆動回路１０４に接続された多数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延びている。
【００２８】
ゲート信号線駆動回路１０４は、シフトレジスタ制御回路１１４と、シフトレジスタ回路１１２と、を備えており、シフトレジスタ制御回路１１４は、シフトレジスタ回路１１２に対して、後述する制御信号１１５を出力している。
【００２９】
シフトレジスタ回路１１２は、複数のゲート信号線１０５それぞれに対応して、基本回路１１３を複数備えている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路１１３が８００個、シフトレジスタ回路１１２に備えられている。シフトレジスタ制御回路１１４から入力される制御信号１１５により、各基本回路１１３は、１フレーム期間のうち、対応するゲート走査期間（信号ハイ期間）にはハイ電圧となり、それ以外の期間（信号ロー期間）にはロー電圧となるゲート信号を、対応するゲート信号線１０５に出力している。すなわち、各基本回路１１３は、周期的にくり返す信号ハイ期間にハイ電圧を対応するゲート信号線１０５に印加するとともに、信号ロー期間にロー電圧を対応するゲート信号線１０５に印加する。なお、図２には、説明を簡単にするために、ゲート信号線駆動回路１０４が図の左側にのみ示されているが、実際には、奇数番目のゲート信号線１０５（４００本）にゲート信号を出力する奇ゲート信号線駆動回路が図の右側に、偶数番目のゲート信号線１０５（４００本）にゲート信号を出力する偶ゲート信号線駆動回路が図の左側に、それぞれ位置している。
【００３０】
また、データ駆動回路１０６に接続された多数の映像信号線１０７が互いに等間隔をおいて図中縦方向に延びている。そして、これらゲート信号線１０５及び映像信号線１０７により碁盤状に並ぶ画素領域がそれぞれ区画されている。また、各ゲート信号線１０５と平行にコモン信号線１０８が図中横方向に延びている。
【００３１】
ゲート信号線１０５及び映像信号線１０７により区画される各画素領域の隅には、ＴＦＴ１０９が形成されており、映像信号線１０７と画素電極１１０に接続されている。また、ＴＦＴ１０９のゲートは、ゲート信号線１０５と接続されている。各画素領域には、画素電極１１０に対向してコモン電極１１１が形成されている。
【００３２】
以上の回路構成において、各画素回路のコモン電極１１１にコモン信号線１０８を介して基準電圧が印加される。また、ゲート信号線１０５によりＴＦＴ１０９のゲートにゲート電圧を選択的に印加することにより、ＴＦＴ１０９を流れる電流が制御される。ゲートに選択的にゲート電圧が印加されたＴＦＴ１０９を通じて、映像信号線１０７に供給された映像信号の電圧が選択的に、画素電極１１０に印加される。これにより、画素電極１１０とコモン電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。
【００３３】
図３は、当該実施形態に係るシフトレジスタ回路１１２のブロック図である。例えば、ゲート信号線１０５が８００本ある場合、８００本のゲート信号線１０５にそれぞれ対応する８００個の基本回路１１３が、シフトレジスタ回路１１２に備えられている。前述の通り、奇数番目のゲート信号線１０５（４００本）にそれぞれ対応する４００個の奇基本回路が、表示領域１２０の右側に、偶数番目のゲート信号線１０５（４００本）にそれぞれ対応する４００個の偶基本回路が表示領域１２０の左側に、それぞれ位置している。図３には、８００個の基本回路１１３のうち、ｎ＝１からｎ＝８の８個の基本回路１１３について示してある。図３には、ｎ番目の基本回路が、基本回路１１３―ｎとして記されている。
【００３４】
シフトレジスタ制御回路１１４がシフトレジスタ回路１１２へ出力する制御信号１１５は、基本クロック信号Ｖ１〜Ｖ８、第１ロー電圧ＶＧＬを供給するロー電圧線ＶＧＬ、３対の交流電圧線、補助信号ＶＳＴ１，ＶＳＴ２などによって構成されている。ここで、３対の交流電圧線は、１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ、１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂ、及び１対の交流電圧線ＶＧＬ＿ＡＣ３，ＶＧＬ＿ＡＣ３Ｂである。
【００３５】
一般に、ｍ相の基本クロック信号について説明する。ｍ相の基本クロック信号は、ともに、所定の周期Ｔで、互いに位相が異なるクロック信号である。基本クロック信号の周期をＴとして、ｍ相の基本クロック信号の１周期Ｔは、ｍ個のＴ／ｍの期間に細分化することが出来る。Ｔ／ｍの期間を１クロックと呼ぶこととすると、１周期Ｔはｍクロックからなっている。ｍ相の基本クロック信号の各クロック信号は、各周期Ｔにおいて、１クロックにハイ電圧となり、他のクロックでロー電圧となる信号である。
【００３６】
当該実施形態において、４相の基本クロック信号Ｖ１，Ｖ３，Ｖ５，Ｖ７は、ある１周期Ｔの期間において、クロック毎に順にハイ電圧ＶＧＨとなっており、それ以外のクロックでは第１ロー電圧ＶＧＬである。例えば、ハイ電圧ＶＧＨが＋１５Ｖであり、第１ロー電圧ＶＧＬが−１４Ｖである。４相の基本クロック信号Ｖ２，Ｖ４，Ｖ６，Ｖ８は、４相の基本クロック信号Ｖ１，Ｖ３，Ｖ５，Ｖ７から、それぞれ半クロック遅れてハイ電圧ＶＧＨとなるクロック信号である。１画素当たりに映像信号の書き込みを行う期間を１水平走査期間（１Ｈ期間）とすると、基本クロック信号の１クロックは２水平走査期間（２Ｈ期間）の長さである。
【００３７】
図３に示す基本回路１１３それぞれには、図の基本回路１１３―１に例示される通り、４つの入力端子ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４と、１つの出力端子ＯＵＴと、が備えられ、さらに、ロー電圧線ＶＧＬ、３対の交流電圧線と、がそれぞれ接続されている。
【００３８】
ｎ番目の基本回路１１３―ｎの出力端子ＯＵＴより表示領域１２０へゲート信号Ｇｎが出力される。ｎ番目の基本回路１１３―ｎの入力端子ＩＮ１に、基本クロック信号Ｖｎが、入力端子ＩＮ２に、基本クロック信号Ｖｎ＋４が、それぞれ入力される。図３に、１番目の基本回路１１３−１をｎ番目の基本回路１１３−ｎの例として示されている。すなわち、１番目の基本回路１１３−１の入力端子ＩＮ１に入力される基本クロック信号が、基本クロック信号Ｖｎ（＝Ｖ１）と、入力端子ＩＮ２に入力される基本信号が、基本クロック信号Ｖｎ＋４（＝Ｖ５）と、それぞれ示されている。また、ｎ番目の基本回路１１３―ｎの入力端子ＩＮ３には、ｎ−２番目の基本回路１１３―（ｎ−２）からのゲート信号Ｇｎ−２が、入力端子ＩＮ４には、ｎ＋４番目の基本回路１１３―（ｎ＋４）からのゲート信号Ｇｎ＋４が、それぞれ、入力される。
【００３９】
なお、基本クロック信号Ｖｎのｎは、ｎ番目の基本回路１１３−ｎのｎに対応している。しかし、実際の基本クロック信号Ｖｎのｎは１〜８のいずれかの値のみを取るので、基本回路１１３のｎの値が８を超える場合は、Ｖｎ−８＝Ｖｎ＝Ｖｎ＋８を用いて変換すればよく、基本クロック信号Ｖｎは、Ｖ１〜Ｖ８のいずれかの基本クロック信号を示ししている。すなわち、［｛（ｎ−１）  ｍｏｄ  ８｝＋１］により、基本クロック信号Ｖｎのｎを変換すればよい。
【００４０】
また、１番目の基本回路１１３―１の入力端子ＩＮ３及び２番目の基本回路１１３―２の入力端子ＩＮ３には、対応するゲート信号がないため、補助信号ＶＳＴ１，ＶＳＴ２が、それぞれ入力される。また、７９７番目の基本回路１１３―７９７〜８００番目の基本回路１１３−８００の入力端子ＩＮ４には、対応するゲート信号がないため、８０１番目の基本回路〜８０４番目の基本回路となるダミー回路をそれぞれ設ける。７９７番目の基本回路１１３―７９７〜８００番目の基本回路１１３−８００の入力端子ＩＮ４には、８０１番目の基本回路（ダミー回路）〜８０４番目の基本回路（ダミー回路）の出力である出力信号Ｇ８０１〜Ｇ８０４が、それぞれ入力される。
【００４１】
図４は、当該実施形態に係るｎ番目の基本回路１１３―ｎの回路図である。図に示すトランジスタはすべて、ＮＭＯＳトランジスタ（Ｎチャンネル型トランジスタ）で構成されている。当該実施形態に係るｎ番目の基本回路１１３−ｎは、ロー電圧印加スイッチング回路１１と、ハイ電圧印加スイッチング回路１２と、ハイ電圧印加オフ制御回路１３と、を備えている。ハイ電圧印加スイッチング回路１２は、ハイ電圧印加スイッチング素子であるトランジスタＴ５と、昇圧容量Ｃ１と、を備えている。トランジスタＴ５の入力端子に基本クロック信号Ｖｎ（第１基本クロック信号）が入力される。基本クロック信号Ｖｎは信号ハイ期間にハイ電圧ＶＧＨとなるクロック信号である。信号ハイ期間に応じて、トランジスタＴ５はオン状態となり、オン状態にあるトランジスタＴ５は、基本クロック信号Ｖｎの電圧を出力端子ＯＵＴに出力する。すなわち、トランジスタＴ５は基本クロック信号Ｖｎの電圧を対応するゲート信号線１０５に印加する。信号ロー期間に応じて、トランジスタＴ５はオフ状態となる。ここで、トランジスタＴ５（ハイ電圧印加スイッチング素子）のゲート（制御端子：スイッチ）に印加される電圧をノードＮ１とする。
【００４２】
ハイ電圧印加オフ制御回路１３は、信号ロー期間に応じてオン状態となって、ノードＮ１に第１ロー電圧ＶＧＬを印加して、トランジスタＴ５をオフする。また、ハイ電圧印加オフ制御回路１３は、信号ハイ期間に応じてオフ状態となる。ハイ電圧印加オフ制御回路１３は、第１ハイ電圧印加オフ制御素子であるトランジスタＴ２Ａと、第２ハイ電圧印加オフ制御素子であるトランジスタＴ２Ｂと、を備えている。トランジスタＴ２Ａの入力端子に交流電圧線ＶＧＬ＿ＡＣ２（第１電圧線）が接続され、トランジスタＴ２Ｂの入力端子に交流電圧線ＶＧＬ＿ＡＣ２Ｂ（第２電圧線）が接続される。トランジスタＴ２Ａ，Ｔ２Ｂの出力端子はともにノードＮ１に接続される。すなわち、２個のトランジスタＴ２Ａ，Ｔ２Ｂは、ノードＮ１に対して並列に接続するよう配置されている。
【００４３】
ロー電圧印加スイッチング回路１１は、信号ロー期間に応じてオン状態となって、第２ロー電圧ＶＧＬ２を出力端子ＯＵＴに出力する。すなわち、ロー電圧印加スイッチング回路１１は、信号ロー期間に応じて、第２ロー電圧ＶＧＬ２をロー電圧として対応するゲート信号線１０５に印加する。また、ロー電圧印加スイッチング回路１１は、信号ハイ期間に応じてオフ状態となる。ここで、第２ロー電圧ＶＧＬ２は、第１ロー電圧ＶＧＬより高い電圧であって、ハイ電圧ＶＧＨより低い電圧であり、トランジスタのゲートに印加されるとトランジスタがオフされる電圧である。ハイ電圧ＶＧＨが＋１５Ｖであり、第１ロー電圧ＶＧＬが−１４Ｖであるとき、例えば、第２ロー電圧ＶＧＬ２は−１２Ｖである。ロー電圧印加スイッチング回路１１は、第１ロー電圧印加スイッチング素子であるトランジスタＴ６Ａと、第２ロー電圧印加スイッチング素子であるトランジスタＴ６Ｂと、を備えている。トランジスタＴ６Ａの入力端子に交流電圧線ＶＧＬ＿ＡＣ３（第３電圧線）が接続され、トランジスタＴ６Ｂの入力端子に交流電圧線ＶＧＬ＿ＡＣ３Ｂ（第４電圧線）が接続される。トランジスタＴ６Ａの出力端子及びトランジスタＴ６Ｂの出力端子はともに出力端子ＯＵＴに接続される。すなわち、トランジスタＴ６Ａ及びトランジスタＴ６Ｂは、出力端子ＯＵＴに対して並列に接続されている。ここで、トランジスタＴ２Ａ，Ｔ６Ａのゲート（制御端子：スイッチ）に印加される電圧をノードＮ２Ａと、トランジスタＴ２Ｂ，Ｔ６Ｂのゲート（制御端子：スイッチ）に印加される電圧をノードＮ２Ｂと、する。
【００４４】
当該実施形態に係るｎ番目の基本回路１１３−ｎは、４個の制御スイッチング素子となるトランジスタＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４を、さらに備えている。ここで、図４に示す通り、ノードＮ２を定義する。トランジスタＴＡ１の両端子（入力端子及び出力端子）がそれぞれノードＮ２及びノードＮ２Ａに接続され、トランジスタＴＡ１のゲート（制御端子：スイッチ）が、交流電圧線ＶＧＬ＿ＡＣ１に接続される。トランジスタＴＡ３の両端子がそれぞれノードＮ２及びノードＮ２Ｂに接続され、トランジスタＴＡ３のゲートが、交流電圧線ＶＧＬ＿ＡＣ１Ｂに接続される。また、トランジスタＴＡ２（第２制御スイッチング素子）の入力端子が交流電圧線ＶＧＬ＿ＡＣ１に、出力端子がノードＮ２Ａに、ゲート（制御端子：スイッチ）が交流電圧線ＶＧＬ＿ＡＣ１Ｂに、それぞれ接続される。トランジスタＴＡ４（第１制御スイッチング素子）の入力端子が交流電圧線ＶＧＬ＿ＡＣ１Ｂに、出力端子がノードＮ２Ｂに、ゲートが交流電圧線ＶＧＬ＿ＡＣ１に、それぞれ接続される。
【００４５】
図５は、当該実施形態に係る３対の交流電圧線の電圧の時間変化を示す図である。図５の横軸は時間を表している。各対の交流電圧線は、後述する通り、互いにほぼ逆位相となっている。１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ、及び１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂはともに、ハイ電圧ＶＧＨと第１ロー電圧ＶＧＬを互いに繰り返し、１対の交流電圧線ＶＧＬ＿ＡＣ３，ＶＧＬ＿ＡＣ３Ｂは、ハイ電圧ＶＧＨと第２ロー電圧ＶＧＬ２を互いに繰り返す。なお、例えば、３対の交流電圧線の電圧はハイ電圧からロー電圧に（ロー電圧からハイ電圧に）切り替わるが、このような電圧の切り替えは、帰線期間中に行われる。ここで、帰線期間とは、１画面を表示する１フレーム期間のうち、いずれの画素も表示に寄与していない期間であり、すべての基本回路１１３において、ゲート信号がロー電圧（第２ロー電圧ＶＧＬ２）となっている。
【００４６】
ここで、２以上（第１所定数）のフレーム期間を含み、交流電圧線ＶＧＬ＿ＡＣ１が連続してハイ電圧ＶＧＨとなっている期間を、第１の期間と定義する。すなわち、第１の期間は、順に到来する２以上（第１所定数）の信号ハイ期間を含んでいるとともに信号ロー期間から始まる期間である。第１の期間は、例えば、交流電圧線ＶＧＬ＿ＡＣ１が第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに変化してから（例えば、図５に示す（ａ））次にハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに変化する（図５に示す（ｂ））期間である。第１の期間において、交流電圧線ＶＧＬ＿ＡＣ１の電圧であるハイ電圧ＶＧＨがトランジスタＴＡ１，ＴＡ４のゲートそれぞれに印加され、トランジスタＴＡ１，ＴＡ４はともにオン状態である。オン状態となっているトランジスタＴＡ１が、ノードＮ２とノードＮ２Ａとを導通する。オン状態となっているトランジスタＴＡ４（第１制御スイッチング素子）が、交流電圧線ＶＧＬ＿ＡＣ１Ｂの電圧である第１ロー電圧ＶＧＬをノードＮ２Ｂに印加する。また、トランジスタＴＡ２，ＴＡ３のゲートそれぞれに交流電圧線ＶＧＬ＿ＡＣ１Ｂの電圧である第１ロー電圧ＶＧＬが印加され、トランジスタＴＡ２，ＴＡ３はともにオフ状態である。トランジスタＴＡ３がオフ状態となっていることにより、ノードＮ２ＢはノードＮ２と絶縁しており、トランジスタＴＡ２がオフ状態となっていることにより、ノードＮ２Ａは交流電圧線ＶＧＬ＿ＡＣ１と絶縁している。第１の期間において、ノードＮ２Ａの電圧はノードＮ２の電圧の変化とともに変化し、ノードＮ２がハイ電圧ＶＧＨであるとき、トランジスタＴ２Ａ，Ｔ６Ａはオン状態であり、ノードＮ２が第１ロー電圧ＶＧＬであるとき、トランジスタＴ２Ａ，Ｔ６Ａはオフ状態である。すなわち、第１の期間において、トランジスタＴ２Ａ，Ｔ６Ａは、ノードＮ２の電圧変化によってオンオフされる駆動オン状態にある。これに対して、第１の期間において、ノードＮ２Ｂは第１ロー電圧ＶＧＬで維持されるので、トランジスタＴ２Ｂ，Ｔ６Ｂはオフ状態で維持される駆動オフ状態である。第１の期間において、交流電圧線ＶＧＬ＿ＡＣ２は第１ロー電圧ＶＧＬであり、トランジスタＴ２Ａはオンされると、交流電圧線ＶＧＬ＿ＡＣ２の電圧である第１ロー電圧ＶＧＬをノードＮ１に出力する。また、第１の期間において、交流電圧線ＶＧＬ＿ＡＣ３は第２ロー電圧ＶＧＬ２であり、トランジスタＴ６Ａはオンされると、交流電圧線ＶＧＬ＿ＡＣ３の電圧である第２ロー電圧ＶＧＬ２を出力端子ＯＵＴに出力する。
【００４７】
２以上（第２所定数）のフレーム期間を含み、交流電圧線ＶＧＬ＿ＡＣ１が連続して第１ロー電圧ＶＧＬとなっている期間を、第２の期間と定義する。すなわち、第２の期間は、順に到来する２以上（第２所定数）の信号ハイ期間を含んでいるとともに信号ロー期間から始まる期間である。第２の期間は第１の期間に続く期間であるとともに、第１の期間と第２の期間は互いにくり返される。第１の期間において、トランジスタＴＡ１，ＴＡ４がオン状態で維持され、トランジスタＴＡ２，ＴＡ３がオフ状態で維持されていたのに対して、第２の期間において、トランジスタＴＡ２，ＴＡ３がオン状態で維持され、トランジスタＴＡ１，ＴＡ４がオフ状態で維持される。オン状態となっているトランジスタＴＡ３が、ノードＮ２とノードＮ２Ｂとを導通する。オン状態となっているトランジスタＴＡ２（第２制御スイッチング素子）が、交流電圧線ＶＧＬ＿ＡＣ１の電圧である第１ロー電圧ＶＧＬをノードＮ２Ａに印加する。第２の期間において、トランジスタＴ２Ｂ，Ｔ６Ｂは、ノードＮ２の電圧変化によってオンオフされる駆動オン状態にあり、トランジスタＴ２Ａ，Ｔ６Ａはオフ状態で維持される駆動オフ状態にある。第２の期間において、交流電圧線ＶＧＬ＿ＡＣ２Ｂは第１ロー電圧ＶＧＬであり、トランジスタＴ２Ｂはオンされると、交流電圧線ＶＧＬ＿ＡＣ２Ｂの電圧である第１ロー電圧ＶＧＬをノードＮ１に出力する。また、第２の期間において、交流電圧線ＶＧＬ＿ＡＣ３Ｂは第２ロー電圧ＶＧＬ２であり、トランジスタＴ６Ｂはオンされると、交流電圧線ＶＧＬ＿ＡＣ３Ｂの電圧である第２ロー電圧ＶＧＬ２を出力端子ＯＵＴに出力する。
【００４８】
図６は、当該実施形態に係る４相の基本クロック信号Ｖｎ，Ｖｎ＋２，Ｖｎ＋４，Ｖｎ＋６、ｎ番目の基本回路１１３―ｎのノードＮ１，Ｎ２、及びｎ番目近傍の基本回路のゲート信号の時間変化を示す図である。図６の横軸は時間を示している。ｎ番目の基本回路１１３―ｎのノードＮ１，Ｎ２はそれぞれ、Ｎ１ｎ，Ｎ２ｎとして示されている。
【００４９】
ここで、第１の期間を例にして、基本回路１１３の動作について以下の通り説明する。すなわち、ノードＮ２ＡがノードＮ２と導通しており、トランジスタＴ２Ａ，Ｔ６Ａが駆動オン状態にあり、ノードＮ２Ｂが第１ロー電圧ＶＧＬに維持されており、トランジスタＴ２Ｂ，Ｔ６Ｂが駆動オフ状態にある。
【００５０】
図４に示す通り、トランジスタＴ１のゲート及び入力端子に、入力端子ＩＮ３が接続されており（ダイオード接続）、トランジスタＴ１の出力端子にノードＮ１が接続されている。ｎ−２番目の基本回路１１３―（ｎ−２）からのゲート信号Ｇｎ−２が入力端子ＩＮ３に入力される。図６に示す期間Ｐ１にゲート信号Ｇｎ−２がハイ電圧ＶＧＨとなるので、期間Ｐ１の始まりの時刻に、トランジスタＴ１はオンされ、トランジスタＴ１がハイ電圧ＶＧＨをノードＮ１に印加し、ノードＮ１は第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに変化する。ノードＮ１がハイ電圧ＶＧＨとなるので、トランジスタＴ５がオンされ、トランジスタＴ５は基本クロック信号Ｖｎの電圧を出力端子ＯＵＴに印加する。
【００５１】
また、トランジスタＴ７のゲートに入力端子ＩＮ３が、入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ２が、それぞれ接続されている。図６に示す期間Ｐ１にゲート信号Ｇｎ−２がハイ電圧ＶＧＨとなるので、期間Ｐ１の始まりの時刻に、トランジスタＴ７はオンされ、トランジスタＴ７がロー電圧線ＶＧＬの第１ロー電圧ＶＧＬをノードＮ２に印加し、ノードＮ２はハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに変化する。ノードＮ２が第１ロー電圧ＶＧＬとなるので、トランジスタＴ２Ａ，Ｔ６Ａがオフされる。
【００５２】
トランジスタＴ４のゲートにノードＮ１が、入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ２が、それぞれ接続されている。期間Ｐ１にノードＮ１がハイ電圧ＶＧＨとなるので、トランジスタＴ４はオンされる。トランジスタＴ４がオンされ、トランジスタＴ４がロー電圧線ＶＧＬの第１ロー電圧ＶＧＬをノードＮ２に印加する。よって、  ノードＮ１がハイ電圧である期間、すなわち、期間Ｐ１，Ｐ２，Ｐ３の間、トランジスタＴ４はオン状態で維持され、ノードＮ２は第１ロー電圧ＶＧＬで維持される。
【００５３】
信号ハイ期間である期間Ｐ２において、ノードＮ１はハイ電圧で維持され、トランジスタＴ５はオン状態で維持される。期間Ｐ２に、基本クロック信号Ｖｎは、ハイ電圧ＶＧＨとなる。よって、期間Ｐ２において、基本クロック信号Ｖｎのハイ電圧ＶＧＨが、トランジスタＴ５を介して、出力端子ＯＵＴより、ゲート信号Ｇｎとして出力される。
【００５４】
ここで、実際には、トランジスタＴ１に閾値電圧Ｖｔｈが存在するために、期間Ｐ１において、ノードＮ１の電圧は、ゲート信号Ｇｎ−２のハイ電圧ＶＧＨから、トランジスタＴ１の閾値電圧Ｖｔｈを減じた電圧となってしまう。この電圧では、信号ハイ期間である期間Ｐ２において、トランジスタＴ５を十分にオンすることが出来ない場合もあり得るので、ハイ電圧印加スイッチング回路１２には、昇圧容量Ｃ１がトランジスタＴ５のゲートと出力端子を接続するよう配置されている。期間Ｐ２になると、ゲート信号Ｇｎ−２がロー電圧に変化し、トランジスタＴ１がオフされるが、ノードＮ１はハイ電圧に維持され、トランジスタＴ５はオン状態で維持される。期間Ｐ２には、出力端子ＯＵＴに、基本クロック信号Ｖｎのハイ電圧ＶＧＨが印加され、昇圧容量Ｃ１の容量カップリングにより、ノードＮ１は更に高電圧に昇圧される。これは、ブートストラップ電圧と呼ばれている。
【００５５】
図４に示す通り、トランジスタＴ９のゲートに入力端子ＩＮ４が、入力端子にロー電圧線ＶＧＬが、出力端子にノードＮ１が、それぞれ接続されている。入力端子ＩＮ４に、ｎ＋４番目の基本回路１１３―（ｎ＋４）からのゲート信号Ｇｎ＋４が入力される。図６に示す通り、期間Ｐ４に、ゲート信号Ｇｎ＋４がハイ電圧ＶＧＨとなるので、期間Ｐ４の始まりの時刻に、トランジスタＴ９はオンされ、ロー電圧線ＶＧＬの第１ロー電圧ＶＧＬをノードＮ１に印加し、ノードＮ１はハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに変化する。これにより、トランジスタＴ５はオフされる。また、同時に、トランジスタＴ４もオフされる。
【００５６】
図４に示す通り、トランジスタＴ３のゲート及び入力端子に入力端子ＩＮ２が接続されており、トランジスタＴ３の出力端子にノードＮ２が接続されている。基本クロック信号Ｖｎ＋４が入力端子ＩＮ２に入力される。図６に示す期間Ｐ４に基本クロック信号Ｖｎ＋４がハイ電圧ＶＧＨとなるので、期間Ｐ４の始まりの時刻に、トランジスタＴ３はオンされ、トランジスタＴ３がハイ電圧ＶＧＨをノードＮ２に印加し、ノードＮ２が第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに変化する。ノードＮ２がハイ電圧ＶＧＨとなるので、トランジスタＴ２Ａ，Ｔ６Ａがオンされる。また、保持容量Ｃ３がノードＮ２とロー電圧線ＶＧＬとを接続するよう配置されており、期間Ｐ４に保持容量Ｃ３はハイ電圧ＶＧＨに充電される。
【００５７】
その後、期間Ｐ５に、基本クロック信号Ｖｎ＋４が第１ロー電圧ＶＧＬとなり、トランジスタＴ３がオフされた後も、保持容量Ｃ３によりノードＮ２の電圧はハイ電圧ＶＧＨで維持される。さらに、基本クロック信号Ｖｎ＋４は周期的にハイ電圧ＶＧＨとなり、保持容量Ｃ３を周期的に充電し続けるので、ノードＮ２の電圧はハイ電圧ＶＧＨに維持され、トランジスタＴ２Ａ，Ｔ６Ａがオン状態で維持される。トランジスタＴ６Ａは、交流電圧線ＶＧＬ＿ＡＣ３の電圧である第２ロー電圧ＶＧＬ２を出力端子ＯＵＴに印加し、出力端子ＯＵＴより出力されるゲート信号Ｇｎは、をロー電圧として第２ロー電圧ＶＧＬ２に維持される。また、トランジスタＴ２Ａは、交流電圧線ＶＧＬ＿ＡＣ２の電圧である第１ロー電圧ＶＧＬをノードＮ１に印加し、ノードＮ１は第１ロー電圧ＶＧＬで維持される。
【００５８】
以上により、信号ハイ期間に応じて、期間Ｐ１，Ｐ２，Ｐ３において、ノードＮ１はハイ電圧となり、ハイ電圧印加スイッチング素子であるトランジスタＴ５はオン状態となって、基本クロック信号Ｖｎの電圧を出力端子ＯＵＴに印加し、それ以外の期間でオフ状態となる。また、期間Ｐ１，Ｐ２，Ｐ３において、ノードＮ２は第１ロー電圧ＶＧＬとなり、それ以外の期間において、ノードＮ２はハイ電圧ＶＧＨとなる。
【００５９】
図７は、当該実施形態に係る３対の交流電圧線の電圧の時間変化を示す図である。図５に示す３対の交流電圧線の電圧の時間変化のうち、図５に破線で示す（ａ），（ｂ）の近傍の期間について詳細を示したものである。ここで、（ａ）は、第２の期間から第１の期間への切り替えのタイミングを、また、（ｂ）は、第１の期間から第２の期間への切り替えのタイミングを示している。図に矢印にて示される時刻を、それぞれ、ｔ１ａ，ｔ１ｂ，ｔ２，ｔ３，ｔ４ａ，ｔ４ｂと定義する。ここで、時刻ｔ１ａ，ｔ１ｂは同時刻であり、時刻ｔ４ａ，ｔ４ｂは同時刻である。
【００６０】
まずは、第２の期間から第１の期間への切り替え（図７に示す（ａ））について、説明する。
【００６１】
前述の通り、第２の期間において、交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ２Ｂが第１ロー電圧ＶＧＬに、交流電圧線ＶＧＬ＿ＡＣ３Ｂが第２ロー電圧ＶＧＬ２に、交流電圧線ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ３がハイ電圧ＶＧＨとなっている。第２の期間において、ノードＮ２ＢがノードＮ２と導通し、ノードＮ２Ａが第１ロー電圧ＶＧＬに維持されているので、トランジスタＴ２Ｂ，Ｔ６Ｂが駆動オン状態にあり、トランジスタＴ２Ａ，Ｔ６Ａが駆動オフ状態にある。
【００６２】
まず、時刻ｔ１ａに、交流電圧線ＶＧＬ＿ＡＣ２がハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに変化する。これにより、トランジスタＴ２Ａの入力端子に印加される電圧が第１ロー電圧ＶＧＬに変化する。また、時刻ｔ１ａと同時刻である時刻ｔ１ｂに、交流電圧線ＶＧＬ＿ＡＣ３がハイ電圧ＶＧＨから第２ロー電圧ＶＧＬ２に変化する。これにより、トランジスタＴ６Ａの入力端子に印加される電圧が第２ロー電圧ＶＧＬ２に変化する。そのタイミングに遅れて、時刻ｔ２に、交流電圧線ＶＧＬ＿ＡＣ１が第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに変化する。これにより、トランジスタＴＡ１がオンされ、ノードＮ２は、ノードＮ２Ｂに加えて、ノードＮ２Ａとも導通する。また、交流電圧線ＶＧＬ＿ＡＣ１Ｂのハイ電圧ＶＧＨによってオン状態となっているトランジスタＴＡ２の入力端子に印加される電圧がハイ電圧ＶＧＨに変化する。時刻ｔ２以前には、ノードＮ２Ａは第１ロー電圧ＶＧＬであり、ハイ電圧ＶＧＨとなっているノードＮ２が、トランジスタＴＡ１がオンされることにより、単に、ノードＮ２Ａと導通するだけならば、ノードＮ２の電圧が大きく低下してしまうところ、トランジスタＴＡ２により、ノードＮ２Ａが第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに変化するので、時刻ｔ２において、ノードＮ２の電圧の低下は抑制されている。そして、ノードＮ２ＡがノードＮ２と導通したことにより、トランジスタＴ２Ｂ，Ｔ６Ｂに加えて、トランジスタＴ２Ａ，Ｔ６Ａも駆動オン状態となる。また、時刻ｔ２に、トランジスタＴＡ４もオンされ、トランジスタＴＡ４が交流電圧線ＶＧＬ＿ＡＣ１Ｂのハイ電圧ＶＧＨをノードＮ２Ｂに印加するので、時刻ｔ２におけるノードＮ２の電圧の低下はさらに抑制されている。
【００６３】
次に、時刻ｔ３に、交流電圧線ＶＧＬ＿ＡＣ１Ｂがハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに変化する。これにより、トランジスタＴＡ３がオフされ、ノードＮ２ＢがノードＮ２から絶縁される。また、トランジスタＴＡ２もオフされ、ノードＮ２Ａが交流電圧線ＶＧＬ＿ＡＣ１から絶縁される。さらに、時刻ｔ２よりオン状態となっているトランジスタＴＡ４の入力端子に印加される電圧が第１ロー電圧ＶＧＬに変化するので、ノードＮ２Ｂがハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに変化し、トランジスタＴ２Ｂ，Ｔ６Ｂがオフされ、その後、オフ状態で維持される駆動オフ状態となる。
【００６４】
その後、時刻ｔ４ａに、交流電圧線ＶＧＬ＿ＡＣ２Ｂが第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに変化する。これにより、トランジスタＴ２Ｂの入力端子に印加される電圧がハイ電圧ＶＧＨに変化する。また、時刻ｔ４ａと同時刻である時刻ｔ４ｂに、交流電圧線ＶＧＬ＿ＡＣ３Ｂが第２ロー電圧ＶＧＬ２からハイ電圧ＶＧＨに変化する。これにより、トランジスタＴ６Ｂの入力端子に印加される電圧がハイ電圧ＶＧＨに変化する。
【００６５】
以上、第２の期間から第１の期間への切り替え（図７に示す（ａ））について、説明したが、第１の期間から第２の期間への切り替え（図７に示す（ｂ））についても同様である。時刻ｔ１ａ（ｔ１ｂ）に、トランジスタＴ２Ｂの入力端子に印加される電圧が第１ロー電圧ＶＧＬに、トランジスタＴ６Ｂの入力端子に印加される電圧が第２ロー電圧ＶＧＬ２に、それぞれ変化する。その後、時刻ｔ２に、トランジスタＴＡ２，ＴＡ３がオンされ、ノードＮ２ＢはノードＮ２と導通し、ハイ電圧ＶＧＨに変化することにより、トランジスタＴ２Ｂ，Ｔ６Ｂが駆動オン状態となる。次に、時刻ｔ３に、トランジスタＴＡ１，ＴＡ４がオフされ，ノードＮ２ＡがノードＮ２から絶縁され、第１ロー電圧ＶＧＬに変化することにより、トランジスタＴ２Ａ，Ｔ６Ａが駆動オフ状態となる。その後、時刻ｔ４ａ（ｔ４ｂ）に、トランジスタＴ２Ａの入力端子に印加される電圧がハイ電圧ＶＧＨに、トランジスタＴ６Ａの入力端子に印加される電圧がハイ電圧ＶＧＨに、それぞれ変化する。
【００６６】
時刻ｔ３にトランジスタＴＡ３（ＴＡ１）がオフされるタイミングより先に、時刻ｔ２にトランジスタＴＡ１（ＴＡ３）がオンされることにより、切り替え時においてもノードＮ１及び出力端子ＯＵＴの電圧が安定的に維持される。時刻ｔ２にトランジスタＴＡ１（ＴＡ３）がオンされるタイミングより先に、時刻ｔ１ａにトランジスタＴ２Ａ（Ｔ２Ｂ）の入力端子に第１ロー電圧ＶＧＬを、時刻ｔ１ｂにトランジスタＴ６Ａ（Ｔ６Ｂ）の入力端子に第２ロー電圧ＶＧＬ２を、それぞれ印加することにより、トランジスタＴ２Ａ，Ｔ６Ａ（Ｔ２Ｂ，Ｔ６Ｂ）が駆動オン状態となる前に、入力端子に印加される電圧を安定化させることが出来る。また、時刻ｔ３にトランジスタＴＡ３（ＴＡ１）がオフされるタイミングより後に、時刻ｔ４ａにトランジスタＴ２Ｂ（Ｔ２Ａ）の入力端子にハイ電圧ＶＧＨを、時刻ｔ４ｂにトランジスタＴ６Ｂ（Ｔ６Ａ）の入力端子にハイ電圧ＶＧＨを、それぞれ印加することにより、トランジスタＴ２Ｂ，Ｔ６Ｂ（Ｔ２Ａ，Ｔ６Ａ）が安定的にオフ状態となった後に、入力端子に印加される電圧を変化させることが出来ている。なお、時刻ｔ１ａ，ｔ１ｂは、時刻ｔ２の前のタイミングであるならば必ずしも一致している必要はなく、時刻ｔ４ａ，ｔ４ｂは、時刻ｔ３の後のタイミングであるならば必ずしも一致している必要はない。
【００６７】
以上、当該実施形態に係るゲート信号線駆動回路について説明した。本発明に係るゲート信号線駆動回路の主な特徴は、信号ロー期間に応じてハイ電圧印加スイッチング素子をオフ状態で維持するために、ハイ電圧印加オフ制御回路が、ハイ電圧印加スイッチング素子（トランジスタＴ５）のスイッチ（制御端子：ゲート）に第１ロー電圧を印加し、ロー電圧印加スイッチング回路が、信号ロー期間に応じてゲート信号線（出力端子ＯＵＴ）に第２ロー電圧を印加する点にある。ここで、第２ロー電圧は第１ロー電圧より高い電圧となっている。本発明に係るゲート信号線駆動回路は、信号ロー期間に応じて、ハイ電圧印加スイッチング素子のスイッチに第１ロー電圧が、出力端子に第２ロー電圧が、それぞれ印加されることにより、ハイ電圧印加スイッチング素子のリーク電流が抑制され、消費電力の低減が実現される。また、本発明に係るゲート信号線駆動回路に備えられるハイ電圧印加オフ制御回路は、ハイ電圧印加スイッチング素子の制御端子（スイッチ）に対して並列に配置される第１及び第２ハイ電圧印加オフ制御素子（トランジスタＴ２Ａ，Ｔ２Ｂ）を備え、本発明に係るゲート信号線駆動回路に備えられるロー電圧印加スイッチング回路は、ゲート信号線に対して並列に配置される第１及び第２ロー電圧印加スイッチング素子（トランジスタＴ６Ａ，Ｔ６Ｂ）を備えている。よって、上記の通り、ハイ電圧印加スイッチング素子のリーク電流を抑制しつつ、スイッチ（ゲート）にハイ電圧が印加される時間を複数の素子で分担することにより、素子の劣化が抑制され、ゲート信号線駆動回路やそれを備える表示装置の長寿命化が実現される。
【００６８】
図８は、トランジスタのオフ動作点の例を示す模式図である。図８（ａ）は、トランジスタのゲートＧとソースＳ（出力端子）にともに同電位の第１ロー電圧ＶＧＬが印加される（ロー電圧１値）場合が、図８（ｂ）は、トランジスタのゲートＧに第１ロー電圧ＶＧＬが、ソースＳ（出力端子）に第２ロー電圧ＶＧＬ２が、それぞれ印加される（ロー電圧２値）場合が、それぞれ示されている。図８に示すトランジスタは、例えば、ハイ電圧印加スイッチング素子であるトランジスタＴ５であり、トランジスタのドレインＤ（入力端子）に、第１ロー電圧ＶＧＬとハイ電圧ＶＧＨを交互にくり返す基本クロック信号Ｃｌｏｃｋが入力され、トランジスタがオン状態にあっては、基本クロック信号Ｃｌｏｃｋの電圧をトランジスタは出力端子ＯＵＴに出力する。図８（ａ）に示すトランジスタは、例えば特許文献１の図４に示すトランジスタＴ５に、図８（ｂ）に示すトランジスタは、当該実施形態に係るトランジスタＴ５に対応している。トランジスタがオフ状態となっているとき（オフ動作点）であって、トランジスタのドレインＤに、基本クロック信号Ｃｌｏｃｋのハイ電圧ＶＧＨが印加される場合に、トランジスタの３極に印加される電圧がそれぞれ図８に示されている。
【００６９】
ここで、トランジスタのソースに対するゲートの電圧をゲート・ソース電圧ＶＧＳと、ソースに対するドレインの電圧をドレイン・ソース電圧ＶＤＳと、それぞれ定義する。また、ここで、ハイ電圧ＶＧＨを＋１５Ｖと、第１ロー電圧ＶＧＬを−１４Ｖと、第２ロー電圧ＶＧＬ２を−１２Ｖとする。図８（ａ）に示す場合、トランジスタのゲート・ソース電圧ＶＧＳは０Ｖであり、ドレイン・ソース電圧ＶＤＳは＋２９Ｖである。これに対して、図８（ｂ）に示す場合、トランジスタのゲート・ソース電圧ＶＧＳは−２Ｖ（＝−ΔＶ）であり、ドレイン・ソース電圧ＶＤＳは＋２７Ｖである。
【００７０】
図９は、トランジスタの電流特性を示す図であり、図９には、ゲート・ソース電圧ＶＧＳに対する、ドレイン・ソース電流ＩＤＳが示されている。図９に示す通り、ドレイン・ソース電流ＩＤＳは、ゲート・ソース電圧ＶＧＳを正の値から徐々に小さくするにつれて減少するが、ゲート・ソース電圧ＶＧＳが０Ｖとなる通常のオフ動作点（図の（ａ））においても、有限の値を有している。そして、ゲート・ソース電圧ＶＧＳを０からさらに徐々に小さく（電圧の絶対値を大きく）していくと、ドレイン・ソース電流ＩＤＳは減少する。そして、ゲート・ソース電圧ＶＧＳが−ΔＶであるとき、ドレイン・ソース電流ＩＤＳは極小となり、ゲート・ソース電圧ＶＧＳをさらに小さく（電圧の絶対値を大きく）していくと、ドレイン・ソース電流ＩＤＳはゆるやかに増加する。よって、トランジスタがオフ状態にあるときに、リーク電流を低減させるためには、ゲート・ソース電圧ＶＧＳが負電圧であるのが望ましく、さらに、ドレイン・ソース電流ＩＤＳが極小値を取る電圧−ΔＶをゲート・ソース電圧ＶＧＳがとるのが最も望ましい。当該実施形態においては、第１ロー電圧ＶＧＬを−１４Ｖと、第２ロー電圧ＶＧＬ２を−１２Ｖとすることにより、トランジスタＴ５がオフ状態にあるときに、トランジスタＴ５のゲート・ソース電圧ＶＧＳを最も望ましい電圧値（−ΔＶ＝−２Ｖ）とすることが出来ており、トランジスタＴ５のリーク電流を抑制することが出来、消費電力の低減を実現することが出来ている。図９には、ゲート・ソース電圧ＶＧＳを０Ｖから−ΔＶに減少させたときの、ドレイン・ソース電流ＩＤＳの減少がΔＩとして示されている。なお、第１ロー電圧ＶＧＬと第２ロー電圧ＶＧＬ２の電圧差は、注目するトランジスタの電流特性に応じて決定すればよい。
【００７１】
当該実施形態に係るゲート信号線駆動回路１０４は、さらに、トランジスタＴＡ４（第１制御スイッチング素子）とトランジスタＴＡ２（第２制御スイッチング素子）を備えている。第１ハイ電圧印加オフ制御素子（トランジスタＴ２Ａ）と第１ロー電圧印加スイッチング素子（トランジスタＴ６Ａ）が駆動オン状態となる第１の期間に、トランジスタＴＡ３によってノードＮ２から絶縁されているノードＮ２Ｂに、オン状態にあるトランジスタＴＡ４は、第１ロー電圧ＶＧＬを印加する。また、第２ハイ電圧印加オフ制御素子（トランジスタＴ２Ｂ）と第２ロー電圧印加スイッチング素子（トランジスタＴ６Ｂ）が駆動オン状態となる第２の期間に、トランジスタＴＡ１によってノードＮ２から絶縁されているノードＮ２Ａに、オン状態にあるトランジスタＴＡ２は、第１ロー電圧ＶＧＬを印加する。第１の期間に、ノードＮ２Ｂが第１ロー電圧ＶＧＬに維持されることにより、トランジスタＴ６Ｂのゲート・ソース電圧ＶＧＳは、トランジスタＴ５と同様に、負電圧となっている。また、第２の期間に、ノードＮ２Ａが第１ロー電圧ＶＧＬに維持されることにより、トランジスタＴ６Ａのゲート・ソース電圧ＶＧＳは、トランジスタＴ５と同様に、負電圧となっている。
【００７２】
当該実施形態では、トランジスタＴ６Ａ（Ｔ６Ｂ）が駆動オフ状態となっているとき、トランジスタＴ６Ａ（Ｔ６Ｂ）のドレインＤ（入力端子）にハイ電圧ＶＧＨが印加される。すなわち、トランジスタＴ６Ａ（Ｔ６Ｂ）には逆バイアス電圧が印加される。これは、トランジスタＴ６Ａ（Ｔ６Ｂ）が駆動オン状態となっている間に、正側にシフトした閾値電圧Ｖｔｈを、トランジスタＴ６Ａ（Ｔ６Ｂ）が駆動オフ状態となっている間に回復させる（閾値電圧Ｖｔｈを負側にシフトさせる）ためである。当該実施形態に係るゲート信号線駆動回路１０４では、駆動オフ状態にあるトランジスタＴ６Ａ（Ｔ６Ｂ）のゲート・ソース電圧ＶＧＳが負電圧となっていることにより、トランジスタＴ６Ａ（Ｔ６Ｂ）の閾値電圧Ｖｔｈ増大を抑制しつつ、トランジスタＴ６Ａ（Ｔ６Ｂ）に発生するリーク電流をも抑制することが出来る。
【００７３】
［第２の実施形態］
本発明の第２の実施形態に係るゲート信号線駆動回路は、シフトレジスタ回路１１２に接続される交流電圧線の電圧が異なっている以外は、第１の実施形態に係るゲート信号線駆動回路と同じである。
【００７４】
図５に示す通り、第１の実施形態に係る１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂ（第１電圧線，第２電圧線）は、ハイ電圧ＶＧＨと第１ロー電圧ＶＧＬを交互に繰り返している。これに対して、当該実施形態に係る１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂ（第１電圧線，第２電圧線）は、中間電圧と第１ロー電圧ＧＬを交互に繰り返している。ここで、中間電圧とは、第１ロー電圧ＶＧＬより高くハイ電圧ＶＧＨより低い電圧をいう。すなわち、トランジスタＴ２Ａが駆動オン状態となり、トランジスタＴ２Ｂが駆動オフ状態となっている第１の期間において、交流電圧線ＶＧＬ＿ＡＣ２Ｂ（第２電圧線）に中間電圧が印加され、トランジスタＴ２Ｂが駆動オン状態となり、トランジスタＴ２Ａが駆動オフ状態となっている第２の期間において、交流電圧線ＶＧＬ＿ＡＣ２（第１電圧線）に中間電圧が印加される。例えば、ハイ電圧ＶＧＨが＋１５Ｖで、第１ロー電圧ＶＧＬが−１４Ｖであるとき、中間電圧は、接地電圧ＧＮＤ（＝０Ｖ）が望ましい。トランジスタＴ２Ａ（Ｔ２Ｂ）が駆動オフ状態となっているとき、トランジスタＴ２Ａ（Ｔ２Ｂ）のゲートにはノードＮ２Ａ（Ｎ２Ｂ）の電圧である第１ロー電圧ＶＧＬが印加され、信号ロー期間に応じてトランジスタＴ２Ａ（Ｔ２Ｂ）のソース（出力端子）にはノードＮ１である第１ロー電圧ＶＧＬが印加される。このとき、トランジスタＴ２Ａ（Ｔ２Ｂ）のゲート・ソース電圧ＶＧＳは０Ｖとなっている。第１の実施形態においては、トランジスタＴ２Ａ（Ｔ２Ｂ）のドレイン（入力端子）に交流電圧線ＶＧＬ＿ＡＣ２（ＶＧＬ＿ＡＣ２Ｂ）のハイ電圧ＶＧＨが印加され、トランジスタＴ２Ａ（Ｔ２Ｂ）におけるリーク電流が問題となる。しかし、第２の実施形態においては、トランジスタＴ２Ａ（Ｔ２Ｂ）のドレイン（入力端子）に印加される電圧は交流電圧線ＶＧＬ＿ＡＣ２（ＶＧＬ＿ＡＣ２Ｂ）の中間電圧（ハイ電圧ＶＧＨより低い）であり、逆バイアス電圧を低減することにより、閾値電圧Ｖｔｈ増大を抑制しつつ、第１の実施形態と比較して、トランジスタＴ２Ａ（Ｔ２Ｂ）におけるリーク電流がより抑制される。
【００７５】
ここで、中間電圧は、正側にシフトした閾値電圧Ｖｔｈを回復させる効果に加えて、消費電力を考慮して定めることができる。閾値電圧Ｖｔｈ回復の速度は逆バイアス電圧が大きいほど速くなり得るが、閾値電圧Ｖｔｈのシフト量や回復時間となるトランジスタが駆動オフ状態となっている期間の長さとの兼ね合いで、必要な回復速度は定まり、その観点から駆動オフ状態となっている期間にトランジスタへ印加する交流電源線の電圧はハイ電圧ＶＧＨより低い中間電圧で足り得る。一方、消費電力の低減を図るには、一つには交流電源線の振幅を小さくすることが有効であり、この観点からは中間電圧は低く設定して、第１ロー電圧ＶＧＬとの電位差を小さくする方がよい。もう一つには、中間電圧を生成する際のエネルギー変換効率という観点がある。中間電圧を生成するためにエネルギーが消費されてしまうので、接地電圧ＧＮＤ（＝０Ｖ）は、ハイ電圧ＶＧＨと第１ロー電圧ＶＧＬとの中間電圧である場合には、消費電力の観点から、中間電圧を接地電圧ＧＮＤとするのが望ましい。また、駆動オフ状態となっている期間にトランジスタへ印加する電圧が中間電圧である場合、逆バイアス電圧が低減されるので、駆動オフ状態となっているトランジスタの閾値電圧Ｖｔｈの回復時間はより長くとることが望ましい。中間電圧を接地電圧ＧＮＤとするとき、
第１の期間及び第２の期間は、３２フレーム期間以上とするのが望ましく、すなわち、第１所定数及び第２所定数はともに３２以上とするのが望ましい。第１所定数と第２所定数は必ずしも一致している必要はないが、素子にかかる負担のバランスの観点からは、第１所定数と第２所定数は等しいのが望ましい。
【００７６】
さらに、１対の交流電圧線ＶＧＬ＿ＡＣ３，ＶＧＬ＿ＡＣ３Ｂ（第３電圧線，第４電圧線）が中間電圧と第２ロー電圧ＶＧＬ２を繰り返すとしてもよい。トランジスタＴ６Ａ（Ｔ６Ｂ）は、前述の通り、駆動オフ状態において、ゲート・ソース電圧ＶＧＳが負電圧となっている。駆動オフ状態において、トランジスタＴ６Ａ（Ｔ６Ｂ）に印加される逆バイアス電圧を小さくすることにより、トランジスタＴ６Ａ（Ｔ６Ｂ）におけるリーク電流をさらに低減することが出来る。
【００７７】
［第３の実施形態］
本発明の第３の実施形態に係るゲート信号線駆動回路は、シフトレジスタ回路１１２に接続される交流電圧線が異なっている以外は、第１の実施形態に係るゲート信号線駆動回路と同じである。
【００７８】
図１０は、当該実施形態に係るｎ番目の基本回路１１３―ｎの回路図である。図４に示す第１の実施形態に係るｎ番目の基本回路１１３−ｎでは、ハイ電圧印加オフ制御回路１３に接続される１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂと、ロー電圧印加スイッチング回路１１に接続される１対の交流電圧線ＶＧＬ＿ＡＣ３，ＶＧＬ＿ＡＣ３Ｂと、が別々に設けられている。これに対して、図１０に示す通り、当該実施形態に係るｎ番目の基本回路１１３−ｎでは、１対の交流電圧線ＶＧＬ＿ＡＣ４，ＶＧＬ＿ＡＣ４Ｂが設けられている。交流電圧線ＶＧＬ＿ＡＣ４は、第１ハイ電圧印加オフ制御素子であるトランジスタＴ２Ａの入力端子と、第２ロー電圧印加スイッチング素子であるトランジスタＴ６Ｂの入力端子と、の両方に接続されている。また、交流電圧線ＶＧＬ＿ＡＣ４Ｂは、第２ハイ電圧印加オフ制御素子であるトランジスタＴ２Ｂの入力端子と、第１ロー電圧印加スイッチング素子であるトランジスタＴ６Ａの入力端子と、の両方に接続されている。すなわち、トランジスタＴ２Ｂの入力端子に接続される第２電圧線は、トランジスタＴ６Ａの入力端子に接続される第３電圧線と接続されており、トランジスタＴ６Ｂの入力端子に接続される第４電圧線は、トランジスタＴ２Ａの入力端子に接続される第１電圧線と接続されている。
【００７９】
図１１は、当該実施形態に係る２対の交流電圧線の電圧の時間変化を示す図である。図５の横軸は時間を表している。１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂは、図５及び図６に示す第１の実施形態に係る１対の交流電圧線ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂと、同じ交流電圧線である。１対の交流電圧線ＶＧＬ＿ＡＣ４，ＶＧＬ＿ＡＣ４Ｂは、図５及び図６に示す第１の実施形態に係る１対の交流電圧線ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂと、同じタイミングで電圧の切り替えが行われる。１対の交流電圧線ＶＧＬ＿ＡＣ４，ＶＧＬ＿ＡＣ４Ｂは、第２ロー電圧ＶＧＬ２と第１ロー電圧ＶＧＬを交互に繰り返している。
【００８０】
第１及び第２の実施形態に係るゲート信号線駆動回路１０４が、３対の交流電源線を用いて、ゲート信号を対応するゲート信号線１０５に出力しているのに対して、当該実施形態に係るゲート信号線駆動回路１０４は、２対の交流電源線を用いることにより、ゲート信号の出力を実現している。すなわち、１対の交流電源線のために必要な配線を設ける必要がなく、回路幅を減少させることが出来る。すなわち、第１及び第２の実施形態と比較して、回路規模を小さくすることが出来ており、さらなる狭額縁化や高精細化を実現することが出来る。
【００８１】
［第４の実施形態］
本発明の第４の実施形態に係るゲート信号線駆動回路は、入力される基本クロック信号が異なっている以外は、第１乃至第３のいずれかの実施形態に係るゲート信号線駆動回路と同じである。
【００８２】
発明者らが検討したところ、第１乃至第３の実施形態に係るゲート信号線駆動回路１０４が出力するゲート信号は、信号ハイ期間の前後の期間に、ゲート信号のロー電圧が変動することにより消費電力が増大するとの知見を得た。すなわち、図５に示す通り、例えば、ゲート信号Ｇｎは、信号ハイ期間である期間Ｐ２より１個前の期間である期間Ｐ１にロー電圧変動ΔＶＦ１が、期間Ｐ２より１個後の期間である期間Ｐ３にロー電圧変動ΔＶＦ２が発生している。これについて、説明する。
【００８３】
図１２は、第１の実施形態に係る基本クロック信号Ｖｎ、ｎ番目の基本回路１１３−ｎのノードＮ１、及びゲート信号Ｇｎの時間変化を示す図である。図１２の横軸は時間を示している。ｎ番目の基本回路１１３−ｎのノードＮ１はＮ１ｎとして示されている。図には、ハイ電圧印加スイッチング素子であるトランジスタＴ５がオン状態となる期間を期間Ｐｏｕｔと、トランジスタＴ５がオフ状態となる期間を期間ＰＮＳとしている。期間Ｐｏｕｔは、ノードＮ１がハイ電圧となっている期間と言ってもよく、期間ＰＮＳは、ノードＮ１がロー電圧（第１ロー電圧ＶＧＬ）となっている期間と言ってもよい。また、期間Ｐｏｕｔは、期間Ｐａ，Ｐｂ，Ｐｃからなるが、これら期間は、図６に示す期間Ｐ１，Ｐ２，Ｐ３にそれぞれ対応している。
【００８４】
ｎ番目の基本回路１１３−ｎの入力端子ＩＮ１に入力する基本クロック信号Ｖｎは、前述の通り、４相の基本クロック信号の１つのクロック信号であるが、図１２はより一般的に、ｍ相（ｍ≧３以上の整数）の基本クロック信号の１つのクロック信号を表している。すなわち、基本クロック信号Ｖｎは、ｍクロックを１周期として繰り返すクロック信号でありハイ電圧ＶＧＨと第１ロー電圧ＶＧＬを交互に繰り返している。
【００８５】
図６に示す通り、期間Ｐ１（図１２の期間Ｐａ）より前の期間では、ノードＮ１が第１ロー電圧ＶＧＬに、ノードＮ２がハイ電圧ＶＧＨに、それぞれ維持されており、ロー電圧印加スイッチング回路１１は、第２ロー電圧ＶＧＬ２をゲート信号Ｇｎのロー電圧として出力している。これに対して、図６に示す期間Ｐ１（図１２に示す期間Ｐａ）の始まりの時刻に、ノードＮ１が第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに、ノードＮ２がハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに、それぞれ変化する。それに伴い、ロー電圧印加スイッチング回路１１はオフされ、ハイ電圧印加スイッチング素子であるトランジスタＴ５がオンされ、トランジスタＴ５は、期間Ｐ１（期間Ｐａ）に基本クロック信号Ｖｎの第１ロー電圧ＶＧＬをゲート信号Ｇｎのロー電圧として出力している。すなわち、期間Ｐａにおけるロー電圧は第１ロー電圧ＶＧＬであり、それ以前の期間のロー電圧である第２ロー電圧ＶＧＬ２と異なっており、ロー電圧変動ΔＶＦ１が発生している。
【００８６】
同様に、図６に示す期間Ｐ３（図１２に示す期間Ｐｃ）に、トランジスタＴ５は、期間Ｐ１（期間Ｐａ）に基本クロック信号Ｖｎの第１ロー電圧ＶＧＬをゲート信号Ｇｎのロー電圧として出力している。図６に示す期間Ｐ４の始まりの時刻に、ノードＮ１がハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに、ノードＮ２が第１ロー電圧ＶＧＬからハイ電圧ＶＧＨに、それぞれ変化する。それに伴い、トランジスタＴ５はオフされ、ロー電圧印加スイッチング回路１１（トランジスタＴ６Ａ，Ｔ６Ｂのうち駆動オン状態となっているトランジスタ）はオンされ、図６に示す期間Ｐ４（とそれに続く期間）に、ロー電圧印加スイッチング回路１１は第２ロー電圧ＶＧＬ２をゲート信号Ｇｎのロー電圧として出力している。すなわち、期間Ｐｃにおけるロー電圧は第１ロー電圧ＶＧＬであり、それ以降の期間のロー電圧である第２ロー電圧ＶＧＬ２と異なっており、ロー電圧変動ΔＶＦ２が発生している。
【００８７】
ゲート信号Ｇｎのロー電圧にロー電圧変動ΔＶＦ１，ΔＶＦ２が発生することにより、消費電力が増大する。ゲート信号線１０５には、例えば他の信号線と交差する箇所などで寄生容量が形成されている。ゲート信号の電圧変動は、かかる寄生容量の充電を引き起こし、消費電力増大の要因となっている。また、実際には、ノードＮ１，Ｎ２の電圧は有限の期間をかけて徐々に変化するので、例えば、期間Ｐａの始まりの時刻から、トランジスタＴ５は徐々にオンされながら、ロー電圧印加スイッチング回路１１（トランジスタＴ６Ａ，Ｔ６Ｂのうち駆動オン状態となっているトランジスタ）は徐々にオフされることとなる。この期間において、第２ロー電圧ＶＧＬ２を供給する交流電圧線と、第１ロー電圧ＶＧＬを供給する基本クロック信号Ｖｎとが、トランジスタＴ５及びロー電圧印加スイッチング回路１１を介して、電気的に接続することとなり、不要な電流が流れ、消費電力の増大の要因となる。
【００８８】
図１３は、当該実施形態に係る基本クロック信号Ｖｎ、ｎ番目の基本回路１１３−ｎのノードＮ１、及びゲート信号Ｇｎの時間変化を示す図である。当該実施形態に係る基本クロック信号Ｖｎは、図１２に示す第１の実施形態に係る基本クロック信号Ｖｎと、クロック波形が異なっている。当該実施形態に係る基本クロック信号Ｖｎは、ｍ相（ｍ≧３の整数）のクロック信号であり、ｍクロックを１周期として繰り返すクロック信号である。１周期を構成するｍクロックのうち、ハイ電圧ＶＧＨとなるクロック（期間Ｐｂに対応するクロック）を第１クロックとする。そして、第１クロックの１個前のクロック（期間Ｐａに対応するクロック）を第２クロックと、第１クロックの１個後のクロック（期間Ｐｃに対応するクロック）を第３クロックと、する。当該実施形態に係る基本クロック信号Ｖｎは、第１クロックにハイ電圧ＶＧＨとなり、図１３に破線で囲って示している通り、第２クロックに第２ロー電圧ＶＧＬ２となり、それ以外の（ｍ−２個の）クロックにおいて、第１ロー電圧ＶＧＬとなる、クロック信号である。前述の通り、トランジスタＴ５は、期間Ｐａにオン状態となっており、トランジスタＴ５は期間Ｐａに基本クロック信号Ｖｎの第２のロー電圧ＶＧＬ２をゲート信号Ｇｎのロー電圧として出力する。よって、期間Ｐａに発生する電圧変動は抑制され、ゲート信号Ｇｎのロー電圧は、通常電圧ＶＮ（第２ロー電圧ＶＧＬ２）で保持される。期間Ｐａに発生するロー電圧変動が抑制されることにより、消費電力が低減される。
【００８９】
以上、ゲート信号線回路における消費電力の観点から、本発明の効果を説明したが、液晶表示装置が表示する画像の品質向上についても顕著な効果を奏している。基本クロック信号Ｖｎが図１２に示す基本クロック信号である場合、ゲート信号Ｇｎのロー電圧は期間Ｐａにおいて第１ロー電圧ＶＧＬとなっている。期間Ｐｂの始まりの時刻にゲート信号Ｇｎはロー電圧からハイ電圧ＶＧＨに変化する（ゲート信号Ｇｎが立ち上がる）。ロー電圧変動ΔＶＦ１により、ゲート信号Ｇｎの立ち上がりは、第２ロー電圧ＶＧＬ２より低い電圧である第１ロー電圧ＶＧＬから始まることとなる。よって、対応するゲート信号線１０５を介して画素回路のＴＦＴ１０９のゲートに印加するゲート電圧の立ち上がりが遅れてしまい、画素電極１１０に映像信号線１０７に供給される映像信号の電圧を十分に印加できないことが発生し、表示される画像の品質低下の要因となり得る。これに対して、当該実施形態に係るゲート信号Ｇｎは、期間Ｐａにおいて、第２ロー電圧ＶＧＬ２に維持されるので、ゲート信号Ｇｎの立ち上がりが、第２ロー電圧ＶＧＬ２より始まる。よって、画素回路のＴＦＴ１０９のゲートに印加するゲート電圧の立ち上がりの遅れが抑制され、表示される画像の品質が向上される。
【００９０】
［第５の実施形態］
本発明の第５の実施形態に係るゲート信号線駆動回路は、入力される基本クロック信号が異なっている以外は、第１乃至第３のいずれかの実施形態に係るゲート信号線駆動回路と同じである。
【００９１】
図１４は、当該実施形態に係る基本クロック信号Ｖｎ、ｎ番目の基本回路１１３−ｎのノードＮ１、及びゲート信号Ｇｎの時間変化を示す図である。当該実施形態に係る基本クロック信号Ｖｎは、図１２に示す第１の実施形態に係る基本クロック信号Ｖｎと、クロック波形が異なっている。当該実施形態に係る基本クロック信号Ｖｎは、第１クロックにハイ電圧ＶＧＨとなり、図１４に破線で囲って示している通り、第１クロックの１個後のクロックである第３クロックに第２ロー電圧ＶＧＬ２となり、それ以外の（ｍ−２個の）クロックにおいて、第１ロー電圧ＶＧＬとなる、クロック信号である。前述の通り、トランジスタＴ５は、期間Ｐｃにオン状態となっており、トランジスタＴ５は期間Ｐｃに基本クロック信号Ｖｎの第２のロー電圧ＶＧＬ２をゲート信号Ｇｎのロー電圧として出力する。よって、期間Ｐｃに発生する電圧変動は抑制され、ゲート信号Ｇｎのロー電圧は、通常電圧ＶＮ（第２ロー電圧ＶＧＬ２）で保持される。期間Ｐｃに発生するロー電圧変動が抑制されることにより、消費電力が低減される。
【００９２】
以上、ゲート信号線回路における消費電力の観点から、本発明の効果を説明したが、液晶表示装置が表示する画像の品質向上についても顕著な効果を奏している。画素回路のＴＦＴ１０９のゲートとソースの間に容量が形成されている。ここで、ＴＦＴ１０９のソースは画素電極１１０と接続されている。期間Ｐｃの始まりの時刻にゲート信号Ｇｎがハイ電圧ＶＧＨからロー電圧に変化する際に、かかる容量のカップリングにより、ＴＦＴ１０９にリーク電流が流れ、画素電極１１０の電圧が低下してしまう。かかる電圧低下は飛び込み電圧と呼ばれている。基本クロック信号Ｖｎが図１２に示す基本クロック信号である場合、ゲート信号Ｇｎのロー電圧は期間Ｐｃにおいて第１ロー電圧ＶＧＬとなっている。すなわち、期間Ｐｃの始まりの時刻に、ゲート信号Ｇｎはハイ電圧ＶＧＨから第１ロー電圧ＶＧＬに変化する。ロー電圧変動ΔＶＦ２により、期間Ｐｃの始まりの時刻におけるゲート信号Ｇｎの電圧変化は大きくなり、飛び込み電圧も大きくなり、表示される画像の品質低下の要因となり得る。これに対して、当該実施形態に係るゲート信号Ｇｎは、期間Ｐｃにおいて、第２ロー電圧ＶＧＬ２に維持されるので、飛び込み電圧が低減され、表示される画像の品質が向上される。
【００９３】
［第６の実施形態］
本発明の第６の実施形態に係るゲート信号線駆動回路は、入力される基本クロック信号が異なっている以外は、第１乃至第３のいずれかの実施形態に係るゲート信号線駆動回路と同じである。
【００９４】
図１５は、当該実施形態に係る基本クロック信号Ｖｎ、ｎ番目の基本回路１１３−ｎのノードＮ１、及びゲート信号Ｇｎの時間変化を示す図である。当該実施形態に係る基本クロック信号Ｖｎは、図１２に示す第１の実施形態に係る基本クロック信号Ｖｎと、クロック波形が異なっている。当該実施形態に係る基本クロック信号Ｖｎは、第１クロックにハイ電圧ＶＧＨとなり、図１５に破線で囲って示している通り、第２クロック及び第３クロックに第２ロー電圧ＶＧＬ２となり、それ以外の（ｍ−３個の）クロックにおいて、第１ロー電圧ＶＧＬとなる、クロック信号である。前述の通り、トランジスタＴ５は、期間Ｐａ，Ｐｃにオン状態となっており、トランジスタＴ５は期間Ｐａ，Ｐｃに基本クロック信号Ｖｎの第２のロー電圧ＶＧＬ２をゲート信号Ｇｎのロー電圧として出力する。よって、期間Ｐａ，Ｐｃに発生する電圧変動は抑制され、ゲート信号Ｇｎのロー電圧は、通常電圧ＶＮ（第２ロー電圧ＶＧＬ２）で保持される。期間Ｐａ，Ｐｃに発生するロー電圧変動が抑制されることにより、消費電力がさらに低減される。さらに、第４及び第５の実施形態において説明した液晶表示装置が表示する画像の品質向上についても顕著な効果を奏している。
【００９５】
なお、ゲート信号線駆動回路１０４は、第１クロックにハイ電圧ＶＧＨとなり、それ以外の（ｍ−１個の）クロックにおいて第２ロー電圧ＶＧＬ２となる、ｍ相の基本クロック信号を用いてもよい。当該実施形態と同様の効果を奏する上に、かかる基本クロック信号は、第２ロー電圧ＶＧＬ２及びハイ電圧ＶＧＨの２値の電源回路を用いて生成することが出来る。
【００９６】
ここで、本発明の実施形態では、４相の基本クロック信号を用いて説明したが、これに限定されることがないのは言うまでもない。ゲート信号線駆動回路が、ｍ相（ｍ≧３以上の整数）の基本クロック信号を用いており、ｍ相の基本クロック信号のうち、第１クロックにハイ電圧ＶＧＨとなる第１基本クロック信号がトランジスタＴ５の入力端子に入力する基本回路において、トランジスタＴ５を信号ハイ期間の１個前のクロックとなる期間にオン状態である場合に、第１基本クロック信号の第２クロックが第２ロー電圧ＶＧＬ２であることにより、出力されるゲート信号Ｇｎのロー電圧変動ΔＶＦ１が抑制される。同様に、トランジスタＴ５を信号ハイ期間の１個後のクロックとなる期間にオン状態である場合に、第１基本クロック信号の第３クロックが第２ロー電圧ＶＧＬ２であることにより、出力されるゲート信号Ｇｎのロー電圧変動ΔＶＦ２が抑制される。
【００９７】
なお、図４及び図１０に示す基本回路１１３においては、ロー電圧印加スイッチング回路１１及びハイ電圧印加オフ制御回路１３それぞれに、２個のトランジスタが並列に備えられているが、２個に限定されることはない。３個、４個とさらに、増加させてもよい。その場合、それぞれのトランジスタの入力端子に対応する交流電圧線が接続される。トランジスタにハイ電圧が印加される時間を、さらに多くのトランジスタで分担することとなり、１個当たりのトランジスタにハイ電圧が印加される時間を、さらに軽減させることが出来る。
【００９８】
また、本実施形態に係るシフトレジスタ回路１１２は、図３に示す通り、表示領域１２０の両側にそれぞれ複数の基本回路１１３が配置される場合について説明したが、例えば、表示領域１２０の片側に配置される場合、また、その他の場合であっても、本発明が適用されることは言うまでもない。
【００９９】
さらに、本発明の実施形態に係る表示装置において、上記では、図２に示す通り、ＩＰＳ方式の液晶表示装置について説明しているが、本発明に係る表示装置は、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等、その他の駆動方式の液晶表示装置であってもよいし、有機ＥＬ表示装置など、他の表示装置であってもよい。図１６は、本発明の実施形態に係る他の一例を示す液晶表示装置に備えられたＴＦＴ基板１０２の等価回路の概念図であり、図１６は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路が示されている。ＶＡ方式及びＴＮ方式の場合には、コモン電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。
【符号の説明】
【０１００】
１１  ロー電圧印加スイッチング回路、１２  ハイ電圧印加スイッチング回路、１３  ハイ電圧印加オフ制御回路、１０１  フィルタ基板、１０２  ＴＦＴ基板、１０３  バックライト、１０４  ゲート信号線駆動回路、１０５  ゲート信号線、１０６  データ駆動回路、１０７  映像信号線、１０８  コモン信号線、１０９  ＴＦＴ、１１０  画素電極、１１１  コモン電極、１１２  シフトレジスタ回路、１１３  基本回路、１１４  シフトレジスタ制御回路、１１５  制御信号、１２０  表示領域、Ｃ１  昇圧容量、Ｃ３  保持容量、ＣＬＫ  基本クロック信号、Ｇｎ，Ｇｏｕｔ  ゲート信号、ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４  入力端子、Ｎ１，Ｎ２，Ｎ２Ａ，Ｎ２Ｂ  ノード、ＯＵＴ  出力端子、ＳＷＡ  ロー電圧印加スイッチング素子、ＳＷＢ  ハイ電圧印加オフ制御素子、ＳＷＧ  ハイ電圧印加スイッチング素子、ＴＡ１，ＴＡ２，ＴＡ３，ＴＡ４，Ｔ１，Ｔ２Ａ，Ｔ２Ｂ，Ｔ３，Ｔ４，Ｔ５，Ｔ６Ａ，Ｔ６Ｂ，Ｔ７，Ｔ９  トランジスタ、ＶＧＨ  ハイ電圧、ＶＧＬ  第１ロー電圧（ロー電圧線）、ＶＧＬ２  第２ロー電圧、ＶＧＬ＿ＡＣ１，ＶＧＬ＿ＡＣ１Ｂ，ＶＧＬ＿ＡＣ２，ＶＧＬ＿ＡＣ２Ｂ，ＶＧＬ＿ＡＣ３，ＶＧＬ＿ＡＣ３Ｂ，ＶＧＬ＿ＡＣ４，ＶＧＬ＿ＡＣ４Ｂ  交流電圧線、Ｖｎ  基本クロック信号、ＶＳＴ１，ＶＳＴ２  補助信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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