(57)【要約】【課題】  従来の撮像装置では、第１の回路と第２の回路との動作期間の長さの違いに応じて、第１の回路を共有する変換部の数と、第２の回路を共有する変換部の数とを最適化する検討が為されていなかった。【解決手段】  第１の回路と第２の回路とで、動作期間の長い回路を共有する変換部の数を、動作期間の長い回路を共有する変換部の数よりも少なくした撮像装置である。【選択図】  図１
2014216768.tif 000002
【特許請求の範囲】
【請求項１】
単位セルを複数含む画素アレイを有する撮像装置であって、
前記単位セルは、
各々が入射する電磁波に基づく電気信号を出力する複数の変換部と、
各々が前記電気信号に基づく信号を処理する第１の回路と第２の回路と、
を有するとともに、前記電気信号に基づくデジタル信号を出力し、
前記第１の回路と前記第２の回路の一方が処理した信号を、前記第１の回路と前記第２の回路の他方が処理し、
前記第２の回路の動作期間が前記第１の回路の動作期間よりも短く、
前記単位セルにおいて、前記第１の回路が、前記第２の回路よりも多く設けられていることを特徴とする撮像装置。
【請求項２】
前記第１の回路が、前記電気信号を保持する信号保持部であって、
前記第２の回路が、前記信号保持部が保持した前記電気信号を処理する信号処理部であることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記第１の回路が、前記電気信号を増幅して出力する増幅部であって、
前記第２の回路が、前記増幅部の出力する信号を処理する信号処理部であることを特徴とする請求項１に記載の撮像装置。
【請求項４】
前記第２の回路が、前記電気信号を増幅して出力する増幅部であって、
前記第１の回路が、前記増幅部の出力する信号を処理する信号処理部であることを特徴とする請求項１に記載の撮像装置。
【請求項５】
前記信号処理部が、前記電気信号と時間に依存して電位が変化する参照信号との比較を行う比較部であって、
前記比較部が、前記比較の結果を示す比較結果信号を生成し、
前記デジタル信号は、クロック信号を計数したカウント信号を前記比較結果信号の信号値の変化したタイミングに基づいて生成した信号であり、
前記増幅部の動作期間が、前記比較部に与えられる前記参照信号の電位の変化を開始してから、電位の変化を終了するまでの期間であることを特徴とする請求項３または４に記載の撮像装置。
【請求項６】
前記信号処理部が、前記電気信号と時間に依存して電位が変化する参照信号との比較を行う比較部であって、
前記比較部が、前記比較の結果を示す比較結果信号を生成し、
前記デジタル信号は、クロック信号を計数したカウント信号を前記比較結果信号の信号値の変化したタイミングに基づいて生成した信号であることを特徴とする請求項２に記載の撮像装置。
【請求項７】
前記比較部に入力される前記電気信号の入力レンジの振幅がＶＲ、前記デジタル信号のビット数がＮであり、
前記増幅部の動作期間が、前記増幅部への前記電気信号の出力を開始してから、前記増幅部の設定された増幅率によって計算される前記増幅部の理想の出力値に対する、前記増幅部の出力値のずれＤＩＦが以下の式を満たすようになるまでの期間であることを特徴とする請求項５または６に記載の撮像装置。
【数１】
2014216768.tif 000004
【請求項８】
前記デジタル信号は、クロック信号を計数したカウント信号を前記比較結果信号の信号値の変化したタイミングに基づいて生成した信号であり、
前記比較部の動作期間は、前記増幅部に前記電気信号が与えられてから、前記比較部に与えられる前記参照信号の電位の変化を開始するまでの期間であることを特徴とする請求項５〜７のいずれかに記載の撮像装置。
【請求項９】
前記複数の変換部と、前記信号処理部との間の電気的経路に、複数の第２の信号保持部を有し、
一の第２の信号保持部が、前記複数の変換部の一の変換部の前記電気信号に基づく信号を保持し、
前記一の第２の信号保持部とは別の第２の信号保持部が、前記複数の変換部のうちの、前記一の変換部とは別の変換部の前記電気信号に基づく信号を保持することを特徴とする請求項２〜８のいずれかに記載の撮像装置。
【請求項１０】
前記撮像装置はさらに、
前記変換部と前記信号処理部に電位を供給するバイアス線と、
前記複数の単位セルの各々から前記デジタル信号が順次出力される出力線と、を有し、
前記バイアス線は、前記単位セルの有する前記複数の変換部同士の間に配置され
前記出力線は、前記複数の単位セル同士の間に配置されていることを特徴とする請求項２〜９のいずれかに記載の撮像装置。
【請求項１１】
前記単位セルの有する前記複数の変換部が、２行２列で配された前記変換部であって、
前記信号処理部が、前記複数の変換部の行と行の間であり、かつ列と列との間の領域に配置されていることを特徴とする請求項１０に記載の撮像装置。
【請求項１２】
請求項１〜１１のいずれかに記載の撮像装置と、
前記撮像装置が出力する信号を処理して画像を生成する出力信号処理部と、
を有することを特徴とする撮像システム。
【請求項１３】
単位セルを複数含む画素アレイを有し、
前記単位セルは、
各々が入射する電磁波に基づく電気信号を出力する複数の変換部と、
各々が前記電気信号に基づく信号を処理する第１の回路と第２の回路と、
を有するとともに、前記電気信号に基づくデジタル信号を出力し、
前記第１の回路と前記第２の回路の一方が処理した信号を、前記第１の回路と前記第２の回路の他方が処理し、
前記第２の回路の動作期間が前記第１の回路の動作期間よりも短く、
前記単位セルにおいて、前記第１の回路が、前記第２の回路よりも多く設けられている撮像装置を駆動する方法であって、
前記第１の回路が、一の変換部の前記電気信号に基づく信号を処理する第１工程と、
前記第２の回路が、前記一の変換部の前記電気信号に基づく信号を処理する第２工程と、
前記第１の回路が、前記一の変換部とは別の前記変換部の前記電気信号に基づく電気信号を処理する第３工程と、
を有し、
前記第２工程を行う期間の少なくとも一部の期間と、前記第３工程を行う期間の少なくとも一部の期間と、を重ねて行うことを特徴とする撮像装置の駆動方法。
【請求項１４】
前記第１の回路が、前記電気信号を保持する信号保持部であって、
前記第２の回路が、前記信号保持部が保持した前記電気信号を処理する信号処理部であって、
前記第１工程は、一の信号保持部が、一の変換部の前記電気信号を保持する工程であり、
前記第２工程は、前記信号処理部が、前記第１工程で保持した前記一の信号保持部の前記電気信号を処理する工程であり、
前記第３工程は、前記一の信号保持部とは別の信号保持部が、前記一の変換部とは別の変換部の前記電気信号を保持する工程であることを特徴とする請求項１３に記載の撮像装置の駆動方法。
【請求項１５】
前記第１の回路の各々が、前記電気信号を増幅して出力する増幅部であって、
前記第２の回路が、前記増幅部の出力する信号を処理する信号処理部であって、
前記第１工程は、一の増幅部が、一の変換部の前記電気信号を増幅した信号を前記信号処理部に出力する工程であり、
前記第２工程は、前記信号処理部が、前記第１工程によって前記増幅部から前記信号処理部に入力された信号を処理する工程であり、
前記第３工程は、前記一の増幅部とは別の増幅部が、前記一の変換部とは別の変換部の前記電気信号を増幅した信号を、前記信号処理部に出力する工程であることを特徴とする請求項１３に記載の撮像装置の駆動方法。
【請求項１６】
前記信号処理部は、各々が前記増幅部の出力する信号を保持する複数の第２の信号保持部を有し、
前記第１工程は、一の増幅部が、一の変換部の前記電気信号を増幅した信号を一の第２の信号保持部に出力する工程であり、
前記第２工程は、前記信号処理部が、前記第１工程によって前記増幅部から前記一の第２の信号保持部に入力された信号を処理する工程であり、
前記第３の工程は、前記別の増幅部が、前記別の変換部の前記電気信号を増幅した信号を、前記一の第２の信号保持部とは別の第２の信号保持部に出力する工程であることを特徴とする請求項１５に記載の撮像装置の駆動方法。
【請求項１７】
前記第２の回路が、前記電気信号を増幅して出力する増幅部であって、
前記第１の回路の各々が、前記増幅部の出力する信号を処理する信号処理部であって、
前記第１工程は、一の変換部の前記電気信号を前記増幅部が増幅した信号を一の信号処理部が処理する工程であり、
前記第２工程は、前記増幅部が、前記一の変換部とは別の変換部の前記電気信号を増幅する工程であり、
前記第３工程は、前記一の信号処理部とは別の信号処理部が、前記第２工程によって前記増幅部が増幅した信号を処理する工程であることを特徴とする請求項１３に記載の撮像装置の駆動方法。
【請求項１８】
前記信号処理部が、前記電気信号と時間に依存して電位が変化する参照信号との比較を行う比較部であって、
前記信号処理部が出力する前記信号が、前記比較の結果を示す比較結果信号であって、
前記デジタル信号は、クロック信号を計数したカウント信号を前記比較結果信号の信号値の変化したタイミングに基づいて生成した信号であることを特徴とする請求項１４〜１７のいずれかに記載の撮像装置の駆動方法。
【請求項１９】
前記複数の変換部の各々は、入射する電磁波に基づく電気信号を所定の期間に蓄積した信号を生成する変換部であって、
前記複数の変換部の全てが、前記電気信号の蓄積を同時に終了することを特徴とする請求項１３〜１８のいずれかに記載の撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入射する電磁波を電気信号に変換する撮像装置、撮像システム、撮像装置の駆動方法に関する。
【背景技術】
【０００２】
入射する電磁波を電気信号に変換する変換部を有する撮像装置が知られている。このような撮像装置の一例として、特許文献１には、各々が入射光に基づく電気信号を生成する複数の変換部を有するサブアレイごとにＡＤ変換部が設けられた撮像装置が記載されている。サブアレイごとに設けられたＡＤ変換部は、サブアレイ内の複数の変換部から出力される信号をデジタル信号に順次変換して、サブアレイの外部に該デジタル信号を出力する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−２８７８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
サブアレイにおいて、第１の回路と第２の回路の一方が電気信号に基づく信号を処理し、第１の回路と第２の回路の一方が処理した信号を他方が処理する場合がある。この場合に、第１の回路と第２の回路との動作期間の長さの違いに応じて、第１の回路を共有する変換部の数と、第２の回路を共有する変換部の数とを最適化する検討が、特許文献１では為されていなかった。
【課題を解決するための手段】
【０００５】
本発明は上記の課題を解決するために為されたものであり、一の態様は、単位セルを複数含む画素アレイを有する撮像装置であって、前記単位セルは、各々が入射する電磁波に基づく電気信号を出力する複数の変換部と、各々が前記電気信号に基づく信号を処理する第１の回路と第２の回路と、を有するとともに、前記電気信号に基づくデジタル信号を出力し、前記第１の回路と前記第２の回路の一方が処理した信号を、前記第１の回路と前記第２の回路の他方が処理し、前記第２の回路の動作期間が前記第１の回路の動作期間よりも短く、前記単位セルにおいて、前記第１の回路が、前記第２の回路よりも多く設けられていることを特徴とする撮像装置である。
【０００６】
本発明の別の態様は、単位セルを複数含む画素アレイを有し、前記単位セルは、各々が入射する電磁波に基づく電気信号を出力する複数の変換部と、各々が前記電気信号に基づく信号を処理する第１の回路と第２の回路と、を有するとともに、前記電気信号に基づくデジタル信号を出力し、前記第１の回路と前記第２の回路の一方が処理した信号を、前記第１の回路と前記第２の回路の他方が処理し、前記第２の回路の動作期間が前記第１の回路の動作期間よりも短く、前記単位セルにおいて、前記第１の回路が、前記第２の回路よりも多く設けられている撮像装置を駆動する方法であって、前記第１の回路が、一の変換部の前記電気信号に基づく信号を処理する第１工程と、前記第２の回路が、前記一の変換部の前記電気信号に基づく信号を処理する第２工程と、前記第１の回路が、前記一の変換部とは別の前記変換部の前記電気信号に基づく電気信号を処理する第３工程と、を有し、前記第２工程を行う期間の少なくとも一部の期間と、前記第３工程を行う期間の少なくとも一部の期間と、を重ねて行うことを特徴とする撮像装置の駆動方法である。
【発明の効果】
【０００７】
本発明によれば、複数の変換部の各々に対応して第１の回路と第２の回路とをそれぞれ設ける構成に比して、複数の変換部が電気信号を出力してから、複数の変換部の各々の電気信号に基づくデジタル信号を得るまでの期間の長大化を抑えつつ、第１の回路と第２の回路の少なくとも一方の個数が減る分の消費電力と回路面積とをそれぞれ低減できる。
【図面の簡単な説明】
【０００８】
【図１】撮像装置の構成の一例と、画素出力回路の構成の一例を示した図
【図２】比較部の構成の一例と、画素出力回路、比較部の動作の一例を示した図
【図３】画素出力回路、比較部の動作の一例と、垂直出力線に出力されるデジタル信号を示した図
【図４】撮像装置の構成の他の一例を示した図
【図５】画素出力回路の構成の他の一例と、画素出力回路、比較部の動作の他の一例を示した図
【図６】画素出力回路の構成の他の一例と、画素出力回路、比較部の動作の他の一例を示した図
【図７】画素出力回路、比較部の動作の他の一例を示した図
【図８】画素出力回路の構成の他の一例と、画素出力回路、比較部の動作の他の一例を示した図
【図９】画素出力回路の構成の他の一例と、画素出力回路、比較部の動作の他の一例を示した図
【図１０】画素出力回路の構成の他の一例と、画素出力回路、比較部の動作の他の一例を示した図
【図１１】撮像システムの構成の一例を示した図
【発明を実施するための形態】
【０００９】
（実施例１）
図１（ａ）は本実施例の撮像装置の構成を示す図である。
【００１０】
図１（ａ）の画素アレイ１００には、画素出力回路１０１が行列状に設けられている。垂直方向に隣接する４つの画素出力回路１０１は、１つの比較部１０７を共有している。本実施例のサブアレイである単位セル１０００は、１つの比較部１０７と、１つの比較部１０７を共有する４つの画素出力回路１０１と、を有する。駆動バイアス群２００は、比較部１０７にランプ信号を供給するランプ信号供給回路２０１を含む。
【００１１】
本実施例では、列ごとにランプ信号供給回路２０１を備える構成である。各列共通のランプ信号線２０２によって、ランプ信号供給回路２０１は、ランプ信号を比較部１０７に供給する。ランプ信号は、時間に依存して電位が変化する参照信号である。カウンタ群３００は、本実施例のＡＤ変換動作に関わるカウント信号を生成する。ＡＤ変換動作については後で詳細に説明するが、カウンタ群３００は、画素出力回路１０１にカウント信号を供給するカウンタ回路３０１を有する。尚、本実施例では列ごとにカウンタ回路３０１を備える構成であり、各列共通のカウント信号線３０２によって、各画素出力回路１０１にＮビットのカウント信号を供給する。尚、カウント信号線３０２は、Ｎビットに応じてＮ本配置される。カウント信号は、カウンタ回路３０１がクロック信号を計数して生成する信号である。
【００１２】
垂直制御回路４００は画素出力回路１０１の動作を行単位、もしくは複数の行単位で制御する。
【００１３】
本実施例では、垂直制御回路４００は、画素出力回路１０１の光電変換動作、比較部１０７の比較動作、デジタルデータのデジタルメモリへの保持、メモリ出力を選択し読み出す動作などを制御する。これらの制御信号を供給する制御信号線４０１は、簡単のため共通の１本で示しているが、駆動する回路ごとの制御線や、画素出力回路１０１の選択方法によって、複数本の制御線としても良い。
【００１４】
垂直制御回路４００によって選択された画素出力回路１０１は、デジタルメモリに保持されたデジタル信号を、垂直出力線５００を介して、列ごとのデジタルメモリ６００に転送する。
【００１５】
デジタルメモリ６００に保持されたデジタルデータは、出力部７００に転送される。出力部７００は、Ｐ／Ｓ変換機能を有し、Ｎビットの並列データを直列データに変換した上で出力端子８００より出力する。
【００１６】
図１（ｂ）は、本実施例の画素出力回路１０１の構成を示した図である。
【００１７】
図１（ｂ）の画素出力回路１０１に含まれる光電変換部１０４は、入射光に基づく電気信号を生成する。光電変換部１０４が生成した電気信号は、スイッチ１０６を介して、容量素子ＣＳＨ０に保持される。容量素子ＣＳＨ０は、本実施例において、電気信号を保持する信号保持部である。特許請求の範囲における、入射する電磁波に基づく電気信号を生成する変換部は、本実施例では、光電変換部１０４に相当する。以下、この容量素子ＣＳＨ０が保持した電気信号を光電変換信号と表記する。尚、スイッチ１０５、１０６を導通することにより、光電変換部１０４、容量素子ＣＳＨ０の信号をリセットすることができる。４つの画素出力回路１０１の各々で生成した光電変換信号は、スイッチ１１０を導通状態とすることで、信号出力線１１１を介して、画素出力回路１０１の外部に設けられた比較部１０７に順次入力される。比較部１０７は、入力された光電変換信号と、ランプ信号とを比較した比較結果に基づくラッチ信号を、ラッチ信号線１１２を介して、該光電変換信号を出力した画素出力回路１０１が有するメモリ１０８に出力する。メモリ１０８は、ラッチ信号の信号値が変化した時のカウント信号を保持する。このメモリ１０８が保持したカウント信号が、光電変換信号に基づくデジタル信号である。画素出力回路１０１のメモリ１０８は、該画素出力回路１０１の光電変換部１０４が生成した信号に基づくデジタル信号を保持する。バイアス線１０３は、光電変換部１０４、容量素子ＣＳＨ０に電位を供給する駆動バイアス線である。垂直制御回路４００が制御信号線４０１の信号レベルをＨｉｇｈレベルとすると、メモリ１０８が垂直出力線５００にデジタル信号を出力する。本実施例は、４つの画素出力回路１０１の各々の容量素子ＣＳＨ０に対し、１つの比較部１０７を共有する撮像装置である。
【００１８】
図２（ａ）を参照しながら、比較部１０７の構成を説明する。バイアス線１０２は電源電圧ＶＤＤを供給する。バイアス線１０３は、トランジスタＭ１に接地電位を供給する。バイアス線２５０は、トランジスタＭ１の制御ノードに電位を供給する。トランジスタＭ１は、バイアス線１０３、２５０から与えられる電位によって電流源として動作する。容量素子ＣＳＨ１は、信号出力線１１１を介して画素出力回路１０１から入力される光電変換信号を保持する。容量素子ＣＳＨ１が保持した光電変換信号は、容量素子Ｃ１を介してトランジスタＭ２の制御ノードに与えられる。また、ランプ信号線２０２から容量素子Ｃ２を介して、ランプ信号がトランジスタＭ３の制御ノードに与えられる。トランジスタＭ２、Ｍ３の制御ノードの電位の比較結果を示す比較結果信号が、ノードＮ１からラッチ部１０９に出力される。ラッチ部１０９は、比較結果信号の信号値の変化に基づいて、ラッチ信号線１１２に出力するラッチ信号の信号値を変化させる。スイッチ１１４を導通状態とすると、容量素子ＣＳＨ１の信号がリセットされる。
【００１９】
次に、図２（ｂ）を参照しながら、本実施例の撮像装置の動作を説明する。図２（ｂ）に示した、信号ＰＲＥＳは垂直制御回路４００がスイッチ１０５を制御する信号である。信号ＰＴＸは、垂直制御回路４００がスイッチ１０６を制御する信号である。信号ＰＯＵＴは、垂直制御回路４００がスイッチ１１０を制御する信号である。信号ＣＲＥＳは、垂直制御回路４００がスイッチ１１４を制御する信号である。垂直制御回路４００が信号ＰＲＥＳ，ＰＴＸ，ＰＯＵＴ、ＣＲＥＳのそれぞれの信号をＨｉｇｈレベル（以下、Ｈレベルと表記する）としている時、それぞれの信号が制御するスイッチは導通状態である。また、垂直制御回路４００が、信号ＰＲＥＳ，ＰＴＸ，ＰＯＵＴ、ＣＲＥＳのそれぞれの信号をＬｏｗレベル（以下、Ｌレベルと表記する）としている時、それぞれの信号が制御するスイッチは非導通状態である。
【００２０】
まず、垂直制御回路４００が、信号ＰＲＥＳ，ＰＴＸ，ＣＲＥＳを全てＨレベルとする。これにより、光電変換部１０４、容量素子ＣＳＨ０、ＣＳＨ１の信号がリセットされる。信号ＰＲＥＳがＨレベルの期間が、リセット期間である。図２（ｂ）では、このリセット期間を「Ｒｅｓｅｔ」として示している。
【００２１】
垂直制御回路４００が、信号ＰＲＥＳ，ＰＴＸ，ＣＲＥＳをＬレベルとする。信号ＰＲＥＳ、ＰＴＸをＬレベルとすることにより、光電変換部１０４は、入射光に基づく信号の蓄積を開始する。この光電変換部１０４が入射光に基づく信号を蓄積する期間が蓄積期間である。図２（ｂ）では、この蓄積期間を「Ａｃｃ」として示している。
【００２２】
蓄積期間が終了すると、垂直制御回路４００は信号ＰＴＸをＨレベルとする。これにより、光電変換部１０４が生成した信号が、容量素子ＣＳＨ０に出力される。この光電変換部１０４が容量素子ＣＳＨ０に信号を出力している期間が、ＳＨ期間である。尚、ＳＨは、Ｓａｍｐｌｅ  Ｈｏｌｄの略である。図２（ｂ）では、このＳＨ期間を「ＳＨ」として示している。
【００２３】
ＳＨ期間が終了すると、垂直制御回路４００は、信号ＰＯＵＴをＨレベルとする。これにより、容量素子ＣＳＨ０が保持した光電変換信号が、比較部
１０７に入力される。
【００２４】
その後、ランプ信号供給回路２０１は、ランプ信号の電位の変化を開始する。光電変換信号と、ランプ信号との電位の大小関係が逆転すると、比較部１０７の出力するラッチ信号の信号値がＬレベルからＨレベルに変化する。光電変換信号を出力した画素出力回路１０１が有するメモリ１０８は、ラッチ信号の信号値がＬレベルからＨレベルに変化した時のカウント信号の信号値を保持する。特許請求の範囲に示した第２の信号保持部は、本実施例のメモリ１０８に相当する。
【００２５】
その後、ランプ信号供給回路２０１は、ランプ信号の電位の変化を終了する。この、垂直制御回路４００が信号ＰＯＵＴをＨレベルとしてから、ランプ信号供給回路２０１の電位の変化を終了するまでの期間が、ＡＤＣ期間である。このＡＤＣ期間を、図２（ｂ）では「ＡＤＣ」として示している。
【００２６】
次に、垂直制御回路４００は、制御信号線４０１に供給する不図示の制御信号をＨレベルとする。これにより、メモリ１０８が保持したデジタル信号が、垂直出力線５００に出力される。この制御信号線４０１が不図示の制御信号をＨレベルとする期間が、読出し期間である。この読出し期間を、図２（ｂ）では、「Ｒｅａｄ」期間として示している。図２（ｂ）に示した動作は、ＳＨ期間がＡＤＣ期間よりも長い形態である。特許請求の範囲に示した第１の期間は、本実施例ではＳＨ期間に相当する。また、特許請求の範囲に示した第２の期間は、本実施例のＡＤＣ期間に相当する。また、特許請求の範囲に示した信号処理部は、本実施例では比較部１０７に相当する。
【００２７】
図３（ａ）は静止画、動画のそれぞれの動作タイミングについて、４行の画素出力回路１０１、比較部１０７の動作を示したものである。４行の画素出力回路１０１とは、図１（ａ）で示した、１つの比較部１０７を共有する画素出力回路１０１である。この４行の画素出力回路１０１について、ランプ信号供給回路２０１およびカウンタ回路３０１に近い行から順に、Ｋ行目、Ｋ＋１行目、Ｋ＋２行目、Ｋ＋３行目として示す。
【００２８】
また、図３（ａ）では、Ｒｅｓｅｔ、Ａｃｃ、ＳＨの各期間を合わせた期間をＰｉｘとして示している。Ｐｉｘ期間の長さは、ＡＤＣ期間の長さよりも長い。
【００２９】
まず、静止画動作タイミングについて説明する。本実施例の静止画動作タイミングは、グローバルシャッタ動作を行う。つまり、垂直制御回路４００は、Ｐｉｘ期間を、Ｋ行目からＫ＋３行目の画素出力回路１０１で同時とする。続いて、垂直制御回路４００は、Ｋ行目の画素出力回路１０１のＡＤＣ期間を開始する。Ｋ行目のＡＤＣ期間が終了すると、垂直制御回路４００は、Ｋ＋１行目のＡＤＣ期間を開始する。また、垂直制御回路４００は、Ｋ＋１行目のＡＤＣ期間を開始すると共に、Ｋ行目のＲｅａｄ期間を開始する。Ｋ＋２行目のＡＤＣ期間の終了した後、垂直制御回路４００はＫ＋３行目のＡＤＣ期間と、Ｋ＋２行目の画素出力回路１０１のＲｅａｄ期間を開始する。静止画動作タイミングの１フレーム期間は、Ｐｉｘ期間の開始から、Ｋ＋３行目の画素出力回路１０１のＲｅａｄ期間の終了までである。
【００３０】
次に、動画動作タイミングを説明する。図３（ａ）で示した「ｂｌａｎｋ」の期間は、画素出力回路１０１が待機をしている期間である。Ｋ行目の画素出力回路１０１がＰｉｘ期間にある時、Ｋ＋１、Ｋ＋２、Ｋ＋３行目のそれぞれの画素出力回路１０１はそれぞれ、ｂｌａｎｋ、Ｒｅａｄ、ＡＤＣの期間にある。垂直制御回路４００は各行の画素出力回路１０１のＰｉｘ期間を、行ごとに順次行う。他のＡＤＣ期間、Ｒｅａｄ、ｂｌａｎｋについても同様に、垂直制御回路４００は、各行の画素出力回路１０１について行ごとに順次行う。動画動作タイミングにおける各行の画素出力回路１０１の１フレーム期間は、Ｐｉｘ期間の開始から、次にＰｉｘ期間を開始するまでの期間である。動画動作タイミングでは、ある行の画素出力回路１０１に関わるＡＤＣ期間と、他の行の画素出力回路１０１に関わるＳＨ期間と、を重ねている。
【００３１】
図３（ａ）に示した動画動作タイミングの第１工程は、Ｋ行目の画素出力回路１０１の信号保持部が光電変換信号を保持する工程である。また、第２工程は、比較部１０７が、Ｋ行目の画素出力回路１０１の光電変換信号とランプ信号とを比較する工程である。また、第３工程は、Ｋ＋１行目の画素出力回路１０１の信号保持部が光電変換信号を保持する工程である。この動画動作タイミングでは、第２工程の少なくとも一部の期間と、第３工程の少なくとも一部の期間を重ねている。
【００３２】
図３（ｂ）は、垂直出力線５００に出力されるデジタル信号を示した図である。図３（ｂ）に示した、各符号は、図４に示す構成に対応している。図４は、８行２列の画素出力回路１０１と、４つの比較部１０７を示した図である。図４に示した単位セル１０００−ａ〜ｄはそれぞれ、４つの画素出力回路１０１と比較部１０７とを有する。また、各単位セル１０００の画素出力回路１０１を、ランプ信号供給回路２０１に近い方から順に１〜４の番号を付している。図３（ｂ）に示した符号は、単位セル１０００に付した枝番名と、単位セル１０００内の画素出力回路１０１に付した番号を合わせて表記したものである。例えばａ−１は、単位セル１０００−ａの「１」を付した画素出力回路１０１のデジタル信号を指している。また、図３（ｂ）で示すＫ行目とは、図４の各単位セル１０００で「１」の符号が振られた画素出力回路１０１に対応する。図３（ｂ）のＬ列目とは、図４の単位セル１０００−ａ、１０００−ｃを含む列に対応する。図３（ｂ）のＬ＋１列目とは、図４の単位セル１０００−ｂ、１０００−ｄを含む列に対応する。垂直出力線５００には、各単位セル１０００のＫ行目の画素出力回路１０１のデジタル信号が、単位セル１０００毎に順次出力される。同様に、Ｋ＋１、Ｋ＋２、Ｋ＋３行目の画素出力回路１０１のデジタル信号についても、単位セル１０００毎に順次、垂直出力線５００に出力される。
【００３３】
本実施例では、４つの画素出力回路１０１の各々が有する容量素子ＣＳＨ０に対し、比較部１０７を共有する構成を説明した。また、本実施例の撮像装置は、図２（ｂ）、図３（ａ）を参照しながら説明したように、ＳＨ期間がＡＤＣ期間よりも長い形態である。
【００３４】
ＳＨ期間が、ＡＤＣ期間に対して長いため、本実施例では、容量素子ＣＳＨ０を各画素出力回路１０１が有し、比較部１０７を複数の画素出力回路１０１で共有している。これにより、比較部１０７よりも動作期間の長い容量素子ＣＳＨ０を複数の画素出力回路１０１で共有し、比較部１０７を各画素出力回路１０１が有する構成に比して、本実施例の撮像装置は１フレーム期間の長さを短縮することができる。つまり、本実施例の撮像装置は、動作期間の長い回路部を共有する画素出力回路１０１の数を、動作期間の短い回路部を共有する画素出力回路１０１の数に対して少なくしている。これにより、本実施例の撮像装置は、画素出力回路１０１の各々が比較部１０７を有する形態に比して、比較部１０７の個数を少なくすることができる。本実施例の撮像装置は、比較部１０７の個数を少なくできる分、図４で示した単位セル１０００の回路面積を低減できる。また、本実施例の撮像装置は、比較部１０７の個数を少なくできる分、消費電力を低減することができる。特に、比較部１０７の個数を少なくできる分、ＡＤＣ期間を除く期間に、トランジスタＭ１に流れる電流を低減できる。つまり、本実施例の撮像装置は、各画素出力回路１０１に対応して比較部１０７を設ける構成に対して、動作期間の増大を抑えながら、比較部１０７の個数が減る分の消費電力と回路面積とをそれぞれ低減できる。
【００３５】
尚、本実施例では、ランプ信号の一例として、スロープ状に電位が変化する参照信号を示した。他の形態として、階段状に電位が変化する参照信号であっても良い。このような参照信号も、時間に依存して電位が変化する参照信号の範囲に含まれる。
【００３６】
また、本実施例では、カウンタ回路３０１が列毎に配されている構成を示したが、各画素出力回路１０１が有する形態としても良い。
【００３７】
本実施例では、ランプ信号と光電変換信号とを比較するＡＤ変換を基に説明したが、ＡＤ変換の形式はこれに限定されない。例えば、逐次比較型、デルタシグマ型のＡＤ変換を行う形態であっても良い。
【００３８】
また、図３（ａ）に示した動画動作タイミングでは、Ｐｉｘ期間の前に期間ｂｌａｎｋを設けていた。他の動作として、期間ｂｌａｎｋを設けず、代わりにＰｉｘ期間の期間を長くするようにしても良い。
【００３９】
また、本実施例では、画素出力回路１０１がそれぞれメモリ１０８を有する形態としていた。この形態に限定されるものではなく、ＡＤＣ期間がＳＨ期間よりも長くならない範囲で、メモリ１０８を複数の画素出力回路１０１で共有する形態としても良い。
【００４０】
また、１つの比較部１０７に対し、複数のメモリ１０８を有することにより、ある行の画素出力回路１０１に関わるＡＤＣ期間と、他の行の画素出力回路１０１に関わるＲｅａｄ期間とを重ねることができる。これにより、１つの比較部１０７に対し、１つのメモリ１０８が設けられている形態に比して、複数行の画素出力回路１０１のデジタル信号を得る期間を短縮することができる。
【００４１】
光電変換部１０４は、特許請求の範囲に示した、入射する電磁波に基づく電気信号を生成する変換部の一例である。入射する電磁波に基づく電気信号を生成する変換部は他に、例えば、Ｘ線、赤外線といった入射する電磁波に基づく電気信号を生成する形態であってもよい。
【００４２】
（実施例２）
本実施例の撮像装置について、実施例１と異なる点を中心に説明する。
【００４３】
図５（ａ）は、本実施例に係る画素出力回路１０１の構成を示した図である。図１（ｂ）に示した構成との違いは、各画素出力回路１０１に増幅部１２０を追加している点である。特許請求の範囲に示した第１の回路は、本実施例では各画素出力回路１０１が有する増幅部１２０に相当する。また、特許請求の範囲に示した第２の回路は、本実施例では比較部１０７に相当する。
【００４４】
スイッチ１０６を導通状態とすると増幅部１２０に光電変換信号が入力される。増幅部１２０は、光電変換信号を増幅した信号を信号出力線１１１を介して比較部１０７に出力する。
【００４５】
図５（ｂ）は、本実施形態の動作タイミングである。図３（ａ）との違いは、増幅部１２０が光電変換信号を増幅する増幅動作のＧａｉｎ期間が追加されている点である。図５（ｂ）ではＧａｉｎ期間をＳＨ期間と分けて示しているが、スイッチ１０６が導通状態となったタイミングから増幅部１２０の増幅動作が開始されるので、ＳＨ期間は、Ｇａｉｎ期間を一部含んでいる。図５（ｂ）の静止画動作タイミング、動画動作タイミングは、図３（ａ）に対して、Ｇａｉｎ期間を追加している点以外は、同様である。
【００４６】
図５（ｂ）に示した動画動作タイミングの第１工程は、Ｋ行目の画素出力回路１０１の増幅部１２０が光電変換信号を増幅する工程である。また、第２工程は、比較部１０７が、Ｋ行目の画素出力回路１０１の増幅部１２０が出力する信号とランプ信号とを比較する工程である。また、第３工程は、Ｋ＋１行目の画素出力回路１０１の増幅部１２０が光電変換信号を増幅する工程である。この動画動作タイミングでは、第２工程の少なくとも一部の期間と、第３工程の少なくとも一部の期間を重ねている。
【００４７】
尚、Ｇａｉｎ期間は、増幅部１２０が光電変換信号を増幅した信号の出力を開始してから、増幅部１２０の出力が所望の出力値に安定するまでの期間とすることができる。所望の出力値とは、具体的には、Ｎビットのビット数でＡＤ変換する場合、比較部１０７の入力レンジの振幅をＶＲとして、増幅部１２０の理想の出力値と、増幅部１２０の実際の出力値と、の差ＤＩＦが、以下の式を満たす値である。
【００４８】
【数１】
2014216768.tif 000003
【００４９】
増幅部１２０の理想の出力値とは、増幅部１２０の設定された増幅率によって計算することができる。つまり、増幅部１２０の入力値をＡ、設定された増幅率をＧ、増幅部１２０の理想の出力値をＢとすると、Ｂ＝Ｇ×Ａで表される。Ｇａｉｎ期間の長さは、増幅部１２０の回路構成と、増幅部１２０を駆動する電流量で決まる。
【００５０】
本実施例の撮像装置においても、ＳＨ期間がＡＤＣ期間に対して長い場合、実施例１と同様の効果を得ることができる。
【００５１】
また、Ｇａｉｎ期間がＡＤＣ期間に対して長い場合では、本実施例のように増幅部１２０を各画素出力回路１０１が有し、比較部１０７を複数の画素出力回路１０１で共有することで、次の効果が得られる。比較部１０７よりも動作期間の長い増幅部１２０を複数の画素出力回路１０１で共有し、比較部１０７を各画素出力回路１０１が有する構成に比して、本実施例の撮像装置は１フレーム期間の長さを短縮することができる。つまり、動作期間の短い回路部は、複数の画素出力回路１０１で共有し、動作期間の長い回路部は各画素出力回路１０１が有する形態とすれば良い。尚、この場合には特許請求の範囲に示した第１の期間は、Ｇａｉｎ期間に相当する。また、特許請求の範囲に示した第２の期間は、ＡＤＣ期間に相当する。本実施例では、例えば低照度の被写体撮影のような、光電変換信号の信号振幅が小さい場合でも、増幅部１２０が光電変換信号を増幅した信号を出力することで、適切な信号レベルでの撮影を行いやすくすることができる。
【００５２】
また、光電変換部１０４と比較部１０７との間の電気的経路に増幅部１２０を設けている。これにより、本実施例の撮像装置は、比較部１０７から光電変換部１０４に出力されるキックバックノイズを低減できる効果を有する。
【００５３】
（実施例３）
本実施例の撮像装置について、実施例２と異なる点を中心に説明する。
【００５４】
図６（ａ）は、本実施例の撮像装置の構成を示した図である。本実施例の撮像装置は、増幅部１２０を４つの画素出力回路１０１で共有している。つまり、４つの画素出力回路１０１のそれぞれから信号出力線を介して増幅部１２０に光電変換信号が入力される。そして、増幅部１２０は、４つの画素出力回路１０１のそれぞれの光電変換信号を増幅した信号を比較部１０７に出力する。各画素出力回路１０１の構成は、図１（ｂ）と同様である。比較部１０７の構成は、図２（ａ）と同様である。本実施例の単位セル１０００は、１つの比較部１０７と、１つの増幅部１２０と、１つの増幅部１２０を共有する４つの画素出力回路１０１と、を有する。
【００５５】
図６（ｂ）は、本実施例の撮像装置の動作を示した図である。本実施例においても、ＳＨ期間の長さがＡＤＣ期間の長さよりも長くなっている。この形態では、特許請求の範囲に示した第１の期間はＳＨ期間に相当する。また、特許請求の範囲に示した第２の期間は、ＡＤＣ期間に相当する。また、Ｇａｉｎ期間とＡＤＣ期間の長さは同じとなっている。図６（ｂ）に示した、Ｋ行目動作とは、図６（ａ）において、「１」を付した画素出力回路１０１に関わる動作を示している。以下、Ｋ＋１行目からＫ＋３行目についても同様に、図６（ａ）において、「２」から「４」を付した画素出力回路１０１に関わる動作を示している。
【００５６】
まず、Ｋ行目からＫ＋３行目の画素出力回路１０１のＰｉｘ期間は同時としている。そしてＰｉｘ期間の終了後、垂直制御回路４００はＫ行目の画素出力回路１０１に関わるＧａｉｎ期間を開始する。つまり、Ｋ行目の画素出力回路１０１が出力した光電変換信号が、増幅部１２０に入力される。増幅部１２０は、入力された光電変換信号を増幅して比較部１０７に出力する。
【００５７】
Ｇａｉｎ期間の終了後、垂直制御回路４００は、Ｋ行目の画素出力回路１０１に関わるＡＤＣ期間を開始する。ＡＤＣ期間の終了後、垂直制御回路４００は、Ｋ行目の画素出力回路１０１に関わるＲｅａｄ期間を開始する。また、これと同時にＫ＋１行目の画素出力回路１０１に関わるＧａｉｎ期間を開始する。以下、同様に、垂直制御回路４００は、ある行のＲｅａｄ期間を開始すると共に、他の行のＧａｉｎ期間を開始する。
【００５８】
本実施例においても、ＳＨ期間の長さがＡＤＣ期間の長さよりも長いため、実施例１と同様の効果を得ることができる。さらに、増幅部１２０が、複数の画素出力回路１０１に対して共通して設けられているので、実施例２の構成に対し、増幅部１２０の個数が減る分の消費電力および回路面積をそれぞれ低減できる。特に、増幅部１２０の個数を少なくできる分、Ｇａｉｎ期間を除く期間に、増幅部１２０に流れる電流を低減できる。
【００５９】
また、本実施例では、Ｇａｉｎ期間とＡＤＣ期間の長さが同じものとして説明した。他の形態を図７（ａ）、図７（ｂ）を参照しながら説明する。
【００６０】
Ｇａｉｎ期間は、実施例２で述べた様に、増幅部１２０が光電変換信号を増幅した信号の出力を開始してから、増幅部１２０の出力が所望の出力値に安定するまでの期間とする。一方、ＡＤＣ期間やＲｅａｄ期間は、ＡＤ変換の分解能とカウント信号の周波数で決めることができる。本実施例の場合、カウント信号の周波数を一定とすると、比較部１０７の分解能は、ランプ信号の電位変化の開始から終了までのカウント数と、ランプ信号の１カウント当たりの電位変化量で決定できる。図７（ａ）の場合、ＡＤ変換の分解能がＮビットとすると、ＡＤＣ期間中のカウント数は２＾Ｎとなる。この２＾Ｎは、２のＮ乗を意味する。以下、＾の記号については、べき乗を表す。また、ランプ信号の１カウント当たりの変換量ΔＶは、
ΔＶ＝ＶＲ／（２＾Ｎ）
となる。図７（ｂ）は、（Ｎ−２）ビットの分解能の場合である。ＡＤＣ期間中のカウント数は２＾（Ｎ−２）、ランプ信号の１カウント当たりの変換量ΔＶは、
ΔＶ＝ＶＲ／（２＾（Ｎ−２））
となる。したがって、ＡＤＣ期間中のカウント数はＮビットのＡＤ変換に比べて１／４となる。よって、カウント数とランプ信号の１カウント当たりの変換量を制御することで、ＡＤＣ期間を短くできる。カウント信号の周波数を制御する場合も、同様にＡＤＣ期間を調整できる。また、Ｒｅａｄ期間についても、分解能によって読出すデータ数が変わるので、ＡＤＣ期間と同様に調整される。例えばパラレル／シリアル変換を行ったデジタル信号を垂直出力線５００で伝送する場合、比較部１０７の分解能を減らすことで、Ｒｅａｄ期間を短くできる。図７（ｃ）は、ＡＤＣ期間を調整した例として、Ｇａｉｎ期間がＡＤＣ期間に比べて２倍程度となる静止画動作タイミングである。図７（ｃ）は、Ｒｅａｄ期間についても、比較部１０７の分解能の減少に合わせて、ＡＤＣ期間と同程度の長さとなる形態である。
【００６１】
本実施例では、増幅部１２０が画素出力回路１０１のそれぞれの光電変換信号を増幅した信号をそれぞれ比較部１０７に出力する形態を説明した。他の形態として、増幅部１２０の入力段に加算機能を付加し、増幅部１２０が、複数の画素出力回路１０１の光電変換信号同士を加算した信号を増幅して比較部１０７に出力する形態としても良い。
【００６２】
（実施例４）
本実施例について、実施例３と異なる点を中心に説明する。単位セル１０００の構成は、図６（ａ）と同様である。
【００６３】
図８（ａ）は、本実施例における比較部１０７の構成である。図２（ａ）との違いは、図８（ａ）の比較部１０７が、スイッチ群１１３と容量素子ＣＳＨ１１、ＣＳＨ１２を有している点である。スイッチ群１１３は、スイッチＳＷ１〜４を有する。増幅部１２０が出力する信号はスイッチＳＷ１、ＳＷ２に与えられる。スイッチＳＷ１が導通すると、容量素子ＣＳＨ１１が増幅部１２０の出力する信号を保持する。また、スイッチＳＷ２が導通すると、容量素子ＣＳＨ１２が増幅部１２０の出力する信号を保持する。スイッチＳＷ３が導通すると、容量素子ＣＳＨ１１が保持した信号が、容量素子Ｃ１を介してトランジスタＭ２の入力ノードに入力される。また、スイッチＳＷ４が導通すると、容量素子ＣＳＨ１２が保持した信号が、容量素子Ｃ１を介してトランジスタＭ２の入力ノードに入力される。尚、容量素子ＣＳＨ１１、ＣＳＨ１２の信号のリセットは、スイッチ１１４、ＳＷ１〜ＳＷ４を導通状態として行うことができる。
【００６４】
図８（ｂ）は、図８（ａ）に示した比較部１０７を有する撮像装置における静止画動作のタイミング図である。本実施例では、Ｇａｉｎ期間、ＡＤＣ期間、Ｒｅａｄ期間を同じ長さとしている。
【００６５】
Ｋ行目からＫ＋３行目の画素出力回路のＰｉｘ期間の後、増幅部１２０がＫ行目の画素出力回路１０１の光電変換信号を増幅して比較部１０７に出力する。Ｇａｉｎ期間では、スイッチ群１１３のうち、スイッチＳＷ１が導通して、容量素子ＣＳＨ１１が増幅部１２０の出力する信号を保持する。Ｋ行目の画素出力回路１０１に関わるＡＤＣ期間では、スイッチＳＷ１が非導通となり、スイッチＳＷ３が導通する。図８（ｂ）のタイミング図では、垂直制御回路４００は、Ｋ行目の画素出力回路１０１に関わるＡＤＣ期間と、Ｋ＋１行目の画素出力回路１０１に関わるＧａｉｎ期間とを重ねて動作する。Ｋ＋１行目の画素出力回路１０１に関わるＧａｉｎ期間では、スイッチ群１１３のうちスイッチＳＷ２が導通して、容量素子ＣＳＨ１２が増幅部１２０の出力する信号を保持する。Ｋ＋１行目の画素出力回路１０１に関わるＡＤＣ期間では、スイッチＳＷ２が非導通となり、スイッチＳＷ４が導通する。
【００６６】
以降同様に、本実施例の撮像装置は、ある行の画素出力回路１０１に関わるＧａｉｎ期間と、他の行に関わるＡＤＣ期間とが重なるように動作する。これにより、Ｇａｉｎ期間とＡＤＣ期間とを全く重ねない場合に比して短い期間で、複数の画素出力回路１０１の各々の光電変換信号に基づくデジタル信号を生成することができる。
【００６７】
図８（ｃ）は、Ｇａｉｎ期間に対し、ＡＤＣ期間とＲｅａｄ期間とを足した期間が同じ場合を示している。この場合には、特許請求の範囲に示した第１の期間は、Ｇａｉｎ期間に相当する。また、特許請求の範囲に示した第２の期間は、ＡＤＣ期間に相当する。また、この場合には、垂直制御回路４００は、ある行に関わるＧａｉｎ期間と、他の行に関わるＡＤＣ期間、Ｒｅａｄ期間を重ねるように動作させる。これにより、Ｇａｉｎ期間に対し、ＡＤＣ期間およびＲｅａｄ期間を全く重ねない場合に比して短い期間で、複数の画素出力回路１０１の各々の光電変換信号に基づくデジタル信号を生成することができる。
【００６８】
（実施例５）
本実施例の撮像装置について、実施例４と異なる点を中心に説明する。本実施例では、特許請求の範囲に示した第１の回路は、増幅部１２０−１，１２０−２のそれぞれに相当する。また、特許請求の範囲に示した第２の回路は、比較部１０７に相当する。
【００６９】
本実施例の撮像装置は、２つの画素出力回路１０１で１つの増幅部１２０を共有し、４つの画素出力回路１０１で１つの比較部１０７を共有する形態である。
【００７０】
図９（ａ）は、本実施例の撮像装置の構成を示している。Ｋ行目、Ｋ＋１行目の画素出力回路１０１は、１つの増幅部１２０を共有している。Ｋ＋３、Ｋ＋４行目の画素出力回路は、他の１つの増幅部１２０−１を共有している。増幅部１２０−１、１２０−２はそれぞれ、画素出力回路１０１のそれぞれから出力される光電変換信号を増幅した信号を、比較部１０７に出力する。本実施例の単位セル１０００は、１つの比較部１０７と、２つの増幅部１２０−１、１２０−２と、２つの増幅部１２０−１，１２０−２を共有する４つの画素出力回路１０１と、を有する。
【００７１】
図９（ｂ）は、図９（ａ）に示した撮像装置の比較部１０７の構成例である。スイッチ群１１３は、スイッチＳＷ１〜ＳＷ８を有する。また、比較部１０７は、容量素子ＣＳＨ１１〜ＣＳＨ１４を有している。増幅部１２０−１が出力する信号は、スイッチＳＷ１、ＳＷ２に入力される。不図示の制御部がスイッチＳＷ１を導通させている場合には、容量素子ＣＳＨ１１が増幅部１２０−１の出力する信号を保持する。一方、不図示の制御部がスイッチＳＷ２を導通させている場合には、容量素子ＣＳＨ１２が増幅部１２０−１の出力する信号を保持する。同様に、不図示の制御部がスイッチＳＷ３、ＳＷ４をそれぞれ導通させると、容量素子ＣＳＨ１３、ＣＳＨ１４のそれぞれが増幅部１２０−２の出力する信号を保持する。尚、容量素子ＣＳＨ１１〜ＣＳＨ１４の信号のリセットは、スイッチ１１４、ＳＷ１〜ＳＷ８を導通状態として行うことができる。
【００７２】
不図示の制御部がスイッチＳＷ１を非導通とし、スイッチＳＷ５を導通させると、容量素子ＣＳＨ１１が保持した信号がスイッチＳＷ５と容量素子Ｃ１を介して、トランジスタＭ２の入力ノードに出力される。他の容量素子ＣＳＨ１２〜ＣＳＨ１４についても同様に、それぞれの容量素子ＣＳＨ１２〜ＣＳＨ１４に対応するスイッチＳＷ２〜ＳＷ４が非導通となり、それぞれの容量素子ＣＳＨ１２〜ＣＳＨ１４に対応するスイッチＳＷ６〜ＳＷ８を導通させる。これにより、それぞれの容量素子ＣＳＨ１２〜ＣＳＨ１４が保持した信号が、それぞれの容量素子ＣＳＨ１２〜ＣＳＨ１４から、容量素子Ｃ１を介してトランジスタＭ２に出力される。
【００７３】
図９（ｃ）は、図９（ａ）に示した撮像装置の動作を表した図である。図９（ｃ）に示したＧａｉｎ１は、増幅部１２０−１の増幅動作を示している。同様にＧａｉｎ２は、増幅部１２０−２の増幅動作を示している。増幅部１２０−１、増幅部１２０−２にはそれぞれ、Ｋ行目の画素出力回路１０１と、Ｋ＋２行目の画素出力回路１０１の光電変換信号が同時に入力される。そして、増幅部１２０−１は、Ｋ行目の画素出力回路１０１の光電変換信号を増幅した信号を、スイッチＳＷ１を介して容量素子ＣＳＨ１１に出力する。増幅部１２０−２は、Ｋ＋２行目の画素出力回路１０１の光電変換信号を増幅した信号を、スイッチＳＷ３を介して容量素子ＣＳＨ１３に出力する。増幅部１２０−１のＧａｉｎ期間の開始と終了は、増幅部１２０−２のＧａｉｎ期間の開始と終了に対し、それぞれ同時としている。
【００７４】
Ｋ行目の画素出力回路１０１に関わるＡＤ変換では、垂直制御回路４００が、スイッチＳＷ１、ＳＷ３を非導通とし、スイッチＳＷ５を導通させる。これにより比較部１０７は、Ｋ行目の画素出力回路１０１に関わるＡＤＣ期間を開始する。一方、増幅部１２０−１は、Ｋ＋１行目の画素出力回路１０１の光電変換信号を増幅した信号を、スイッチＳＷ２を介して容量素子ＣＳＨ１２に出力する。また、増幅部１２０−２は、Ｋ＋３行目の画素出力回路１０１の光電変換信号を増幅した信号を、スイッチＳＷ４を介して容量素子ＣＳＨ１４に出力する。
【００７５】
垂直制御回路４００は、Ｋ行目の画素出力回路１０１に関わるＡＤＣ期間が終了すると、スイッチＳＷ５を非導通とし、スイッチＳＷ７を導通させる。これにより、Ｋ＋２行目の画素出力回路１０１に関わるＡＤＣ期間を開始する。
【００７６】
本実施例の撮像装置では、複数の画素出力回路１０１に関わるＧａｉｎ期間を重ねることができる。一方、実施例４に示した撮像装置では、ある行の画素出力回路１０１に関わるＧａｉｎ期間が終了してから、他の行の画素出力回路１０１に関わるＧａｉｎ期間を開始していた。よって、本実施例の撮像装置では、複数の画素出力回路１０１の各々の光電変換信号を増幅するのに要する期間を、実施例４に示した撮像装置に比して短縮することができる。
【００７７】
図９（ｃ）に示した静止画動作タイミングの第１工程は、増幅部１２０−１がＫ行の画素出力回路１０１の光電変換信号を増幅する工程である。また、第２工程は、比較部１０７が、増幅部１２０−１が出力したＫ行の画素出力回路１０１の光電変換信号を増幅した信号とランプ信号とを比較する工程である。また、第３工程は、増幅部１２０−１が、Ｋ＋１行目の画素出力回路１０１の光電変換信号を増幅する工程である。この静止画動作タイミングでは、第２工程の少なくとも一部の期間と、第３工程の少なくとも一部の期間を重ねている。
【００７８】
本実施例では、特許請求の範囲に示した第１の期間は、Ｇａｉｎ期間に相当する。また、特許請求の範囲に示した第２の期間は、ＡＤＣ期間に相当する。本実施例の撮像装置では図９（ｃ）に示したように、第１の期間のＧａｉｎ期間の長さは、第２の期間のＡＤＣ期間の長さよりも長い。従って、増幅部１２０を比較部１０７よりも多く設け、複数の増幅部１２０が並行して動作できるようにしている。つまり、本実施例の撮像装置は、動作期間の長い回路部を共有する画素出力回路１０１の数を、動作期間の短い回路部を共有する画素出力回路の数に対して少なくしている。これによって、各画素出力回路に対応して増幅部１２０、比較部１０７を設ける構成に対して、動作期間の増大を抑えながら、増幅部１２０、比較部１０７の個数がそれぞれ減る分の消費電力および回路面積をそれぞれ低減できる。
【００７９】
また、本実施例の撮像装置では、スイッチＳＷ１〜ＳＷ８を有するスイッチ群１１３と、容量素子ＣＳＨ１１〜ＣＳＨ１４を比較部１０７が有する。これにより、同一の増幅部１２０に光電変換信号を順次出力する複数の画素出力回路１０１において、一方の画素出力回路１０１の光電変換信号に基づく信号のＡＤＣ期間と、他方の画素出力回路１０１の光電変換信号のＧａｉｎ期間とを重ねることができる。
【００８０】
（実施例６）
本実施例の撮像装置について、実施例４と異なる点を中心に説明する。本実施例では、特許請求の範囲に示した第１の回路は、比較部１０７−１、１０７−２のそれぞれに相当する。特許請求の範囲に示した第２の回路は増幅部１２０に相当する。
【００８１】
図１０（ａ）は本実施例の撮像装置の構成を示した図である。本実施例の撮像装置は、１つの増幅部１２０を４つの画素出力回路１０１で共有している。また、本実施例の撮像装置は、１つの増幅部１２０に対し、２つの比較部１０７−１、１０７−２を有している。比較部１０７−１には、増幅部１２０から、Ｋ行目およびＫ＋１行目の画素出力回路１０１の各々の光電変換信号を増幅した信号がそれぞれ入力される。比較部１０７−２には、増幅部１２０から、Ｋ＋２行目およびＫ＋３行目の画素出力回路１０１の各々の光電変換信号を増幅した信号がそれぞれ入力される。本実施例の単位セル１０００は、２つの比較部１０７−１、１０７−２と、１つの増幅部１２０と、１つの増幅部１２０を共有する４つの画素出力回路１０１と、を有する。
【００８２】
本実施例の比較部１０７−１、１０７−２のそれぞれの構成は、実施例４の比較部１０７と同様とすることができる。
【００８３】
図１０（ｂ）は、本実施例の撮像装置の動作を示した図である。図１０（ｂ）に示したＡＤＣ１は、比較部１０７−１に関わるＡＤ変換動作を示している。同様に、ＡＤＣ２は、比較部１０７−２に関わるＡＤ変換動作を示している。
【００８４】
図１０（ｂ）に示すように、ある行の画素出力回路１０１の光電変換信号を増幅した信号のＡＤＣ期間に、増幅部１２０が他の行の画素出力回路１０１の光電変換信号の増幅動作を行う。また、ある行の画素出力回路１０１に関わるＡＤＣ期間の一部と、他の行の画素出力回路１０１に関わるＡＤＣ期間の一部と、を重ねることができる。このように、本実施例の撮像装置は、複数の画素出力回路１０１に関わるＡＤＣ期間を並行して行うことができる。よって、実施例４の撮像装置に比して、複数の画素出力回路１０１の各々の光電変換信号に基づくデジタル信号を生成する期間を短縮することができる。
【００８５】
図１０（ｂ）に示した静止画動作タイミングの第１工程は、比較部１０７−１が、Ｋ行の画素出力回路１０１に関わる光電変換信号に基づく信号とランプ信号とを比較する工程である。また、第２工程は、増幅部１２０が、Ｋ＋２行目の画素出力回路１０１の光電変換信号を増幅する工程である。また、第３工程は、比較部１０７−２が、Ｋ＋１行目の画素出力回路１０１の光電変換信号を増幅した信号とランプ信号とを比較する工程である。この静止画動作タイミングでは、第２工程の少なくとも一部の期間と、第３工程の少なくとも一部の期間を重ねている。
【００８６】
本実施例では、特許請求の範囲に示した第１の期間は、Ｇａｉｎ期間に相当する。また、特許請求の範囲に示した第２の期間は、ＡＤＣ期間に相当する。本実施例の撮像装置では図１０（ｂ）に示したように、第１の期間のＧａｉｎ期間の長さは、第２の期間のＡＤＣ期間の長さよりも短い。従って、比較部１０７を増幅部１２０よりも多く設け、複数の比較部１０７が並行して動作できるようにしている。つまり、本実施例の撮像装置は、動作期間の長い回路部を共有する画素出力回路１０１の数を、動作期間の短い回路部を共有する画素出力回路の数に対して少なくしている。これによって、各画素出力回路に対応して増幅部１２０、比較部１０７を設ける構成に対して、動作期間の増大を抑えながら、増幅部１２０、比較部１０７の個数がそれぞれ減る分の消費電力および回路面積をそれぞれ低減できる。
【００８７】
（実施例７）
本実施例の撮像装置について、実施例５と異なる点を中心に説明する。
【００８８】
図１０（ｃ）は、本実施例の撮像装置の構成例を示す図である。本実施例の撮像装置は２行２列の４つの画素出力回路１０１で２つの増幅部１２０と、１つの比較部１０７を共有する。
【００８９】
２行２列の４つの画素出力回路１０１で増幅部１２０、比較部１０７を共有した場合の利点を述べる。垂直出力線５００、カウント信号線３０２の各々は、Ｎビットのデジタル信号をパラレル形式で伝送するためにはＮ本の信号線を用いる。以下、垂直出力線５００、カウント信号線３０２のようにデジタル信号を伝送する信号線をまとめて、デジタル信号線群３１０と表記する。一方で、バイアス線１０３、バイアス線２５０、ランプ信号線２０２、増幅部１２０に駆動バイアスを供給するバイアス線２０３は、それぞれ１本ずつの配線とすることができる。以下、バイアス線１０３、２０３、２５０、ランプ信号線２０２のように、電位を供給する配線をまとめて、アナログ信号線群２１０と表記する。図１０（ｃ）では、バイアス線１０２は不図示であるが、バイアス線１０２は、アナログ信号線群２１０が設けられた領域内に、バイアス線１０３と平行して配されている。
【００９０】
デジタル信号線群３１０は、アナログ信号線群２１０に対して配線数が多くなる傾向にある。従って、２列の画素出力回路１０１に対応するデジタル信号線群３１０の幅が、２列の画素出力回路１０１に対応するアナログ信号線群２１０の幅に対し、長くなる傾向にある。一方で、光学特性の観点から、画素出力回路１０１の列間隔は一定であることが好ましい。よって、２列の画素出力回路１０１に対応するデジタル信号線群３１０の幅と、２列の画素出力回路１０１に対応するアナログ信号線群２１０の幅と、の長さの差は、撮像装置の設計上の制約となることがある。
【００９１】
図１０（ｃ）の撮像装置では、デジタル信号線群３１０に比して幅の短いアナログ信号線群２１０の領域内に、増幅部１２０、比較部１０７が設けられている。つまり、アナログ信号線群２１０は、複数の変換部同士の間に配置する。そして、デジタル信号線群３１０は、単位セル同士の間に配置する。これにより、デジタル信号線群３１０の幅と、増幅部１２０、比較部１０７を含んだアナログ信号線群２１０の幅と、の長さの差が小さくなる。これにより、画素出力回路１０１の列間隔を一定にしやすくすることができる。
【００９２】
また、図１０（ｃ）の撮像装置では、隣り合う行の画素出力回路１０１同士で、メモリ１０８が向き合うように配置されている。隣り合う行の画素出力回路１０１同士を同じレイアウトとした場合に比して、比較部１０７と、２行の画素出力回路１０１の各々のメモリ１０８とを電気的に接続するラッチ信号線１１２との配線長を短くできる。また、カウント信号線３０２と２行の画素出力回路１０１の各々のメモリ１０８との電気的経路についても、短くできる。よって、図１０（ｃ）の撮像装置は、隣り合う行の画素出力回路１０１同士を同じレイアウトとした場合に比して、２行２列の画素出力回路１０１の回路面積を縮小できる効果を有する。
【００９３】
（実施例８）
図１１は、実施例１〜実施例７のいずれかの撮像装置を有する撮像システムである。
【００９４】
図１１において、撮像システムはレンズの保護のためのバリア１５１、被写体の光学像を撮像装置１５４に結像させるレンズ１５２、レンズ１５２を通った光量を可変にするための絞り１５３を有する。さらに撮像システムは、撮像装置１５４より出力される信号の処理を行う出力信号処理部１５５を有する。撮像装置１５４から出力される信号は、被写体を撮影した画像を生成するための撮像信号である。出力信号処理部１５５は撮像装置１５４から出力される撮像信号を必要に応じて各種の補正、圧縮を行って画像を生成する。レンズ１５２、絞り１５３は撮像装置１５４に光を集光する光学系である。
【００９５】
図１１に例示した撮像システムはさらに、画像データを一時的に記憶する為のバッファメモリ部１５６、外部コンピュータ等と通信する為の外部インターフェース部１５７を有する。さらに撮像システムは、撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体１５９、記録媒体１５９に記録または読み出しを行うための記録媒体制御インターフェース部１５８を有する。さらに撮像システムは、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部１５１０を有する。
【００９６】
図１１に示した撮像システムが有する撮像装置１５４は、実施例１〜実施例７で述べた形態とすることができる。これにより、図１１の撮像システムの撮像装置１５４においても、実施例１〜実施例７で述べた効果を得ることができる。
【符号の説明】
【００９７】
１００  画素アレイ
１０１  画素出力回路
１０７  比較部
４００  垂直制御回路
１０００  単位セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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