(57)【要約】【課題】２ＤＥＧの制御にｐ型半導体層を用いるも、ｐ型半導体層のドライエッチングに起因して発生する電気抵抗の増加及び動作不安定性等の諸問題を惹起することなく、確実なノーマリ・オフを実現する信頼性の高い化合物半導体装置を実現する。【解決手段】化合物半導体積層構造２と、化合物半導体積層構造２の上方に形成されたゲート電極７と、化合物半導体積層構造２とゲート電極７との間に局所的に形成されたｐ型半導体層３ａとを備えてＡｌＧａＮ／ＧａＮ・ＨＥＭＴが構成されており、化合物半導体積層構造２は、その表面でｐ型半導体層３ａの非形成面が原子ステップレベルの平坦性を有する。【選択図】図３
2014090033.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に局所的に形成されたｐ型半導体層と
を含み、
前記化合物半導体積層構造は、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有することを特徴とする化合物半導体装置。
【請求項２】
前記化合物半導体積層構造は、原子ステップレベルの平坦性を有する前記ｐ型半導体層の非形成面に、他の部位よりもＡｌ組成率の高い表層が形成されていることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記表層は、その厚みが１ｎｍ〜２ｎｍの範囲内の値であることを特徴とする請求項２に記載の化合物半導体装置。
【請求項４】
前記化合物半導体積層構造の上方において、前記電極の両側に形成された一対のオーミック電極を更に含み、
前記化合物半導体積層構造は、前記オーミック電極との間では前記表層が非形成とされていることを特徴とする請求項２又は３に記載の化合物半導体装置。
【請求項５】
化合物半導体積層構造を形成する工程と、
化合物半導体積層構造の上方にｐ型半導体層を形成する工程と、
前記ｐ型半導体層を熱処理して、前記ｐ型半導体層の一部を残存させる工程と、
残存した前記ｐ型半導体層の上方に電極を形成する工程と
を含み、
前記化合物半導体積層構造は、前記熱処理により、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有することを特徴とする化合物半導体装置の製造方法。
【請求項６】
前記化合物半導体積層構造は、前記熱処理により、原子ステップレベルの平坦面である前記ｐ型半導体層の非形成面に、他の部位よりもＡｌ組成率の高い表層が形成されることを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
前記表層は、その厚みが１ｎｍ〜２ｎｍの範囲内の値であることを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
前記化合物半導体積層構造の上方において、前記電極の両側に一対のオーミック電極を形成する工程を更に含み、
前記化合物半導体積層構造は、前記オーミック電極との間では前記表層が非形成とされることを特徴とする請求項６又は７に記載の化合物半導体装置の製造方法。
【請求項９】
前記熱処理の温度は、９００℃〜１１００℃の範囲内の値とされることを特徴とする請求項５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いたデバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１８９５３３号公報
【特許文献２】特開２００９−３８１７５号公報
【非特許文献】
【０００５】
【非特許文献１】Yasuhiro Uemoto, Masahiro Hikita, Hiroaki Ueno, Hisayoshi Matsuo, Hidetoshi Ishida, Manabu Yanagihara, Tetsuzo Ueda, Tsuyoshi Tanaka, and Daisuke Ueda, "Gate Injection Transistor (GIT) - A Normally-off AlGaN/GaN Power Transistor Using Conductivity Modulation", IEEE TRANSACTIONS ON ELECTRON DEVICES, 54, 3393 (2007).
【非特許文献２】引田正洋, 柳原学, 上本康裕, 上田哲三, 田中毅, 上田大助, "GaNパワーデバイス", Panasonic Technical Journal Vol.55, No.2, (2009)
【発明の概要】
【発明が解決しようとする課題】
【０００６】
窒化物半導体デバイスでは、２ＤＥＧの発生量を局所的に制御する技術が要求されている。例えばＨＥＭＴの場合には、いわゆるフェイルセーフの観点から、電圧のオフ時には電流が流れない、所謂ノーマリ・オフの実現が望まれる。そのためには、電圧のオフ時においてゲート電極の下方における２ＤＥＧの発生量を抑える工夫が必要である。
ノーマリ・オフのＧａＮ・ＨＥＭＴを実現するための手法の一つとして、ｐ型ＧａＮ層又はｐ型ＡｌＧａＮ層等のｐ型半導体層を、化合物半導体積層構造とゲート電極との間に形成し、バンド変調効果により２ＤＥＧの濃度を制御する手法が提案されている。
【０００７】
化合物半導体積層構造上にｐ型半導体層を配置させた構造においては、電圧を印加しない状態ではｐｎ接合の拡散電位により２ＤＥＧは存在せず、正の電圧を印加してｐｎ接合の拡散電位を減少させることで２ＤＥＧを生成して導通を得る。従って、ｐ型半導体層を用いる場合、電圧を印加するゲート電極下以外の領域に存するｐ型半導体層をドライエッチングにより除去し、当該領域では２ＤＥＧを生成させておくことが必要である。
【０００８】
しかしながらこの場合、ｐ型半導体層のドライエッチングに起因して以下の諸問題が惹起される。
ｐ型半導体層のドライエッチングにより化合物半導体積層構造がダメージを受け、化合物半導体積層構造における２ＤＥＧの走行領域の電気抵抗が増加する。
化合物半導体積層構造の表面に荒れが生じ、この表面荒れに起因した界面準位の形成によって動作不安定性が招来される。
エッチング時におけるｐ型半導体層の残し量に不均一性が生じ、化合物半導体積層構造のオーバーエッチングにより電気抵抗が増加する。この残し量の不均一性及びオーバーエッチングにより、オーミック電極の形成に不安定性・不均一性を及ぼす。更に、大口径の基板を用いた量産プロセスにおいて、残し量の不均一性及びオーバーエッチングにより、基板面内で電気抵抗の大きな分布が形成されるという問題もある。
【０００９】
本発明は、上記の課題に鑑みてなされたものである。本発明の目的は、２ＤＥＧの制御にｐ型半導体層を用いるも、ｐ型半導体層のドライエッチングに起因して発生する電気抵抗の増加及び動作不安定性等の諸問題を惹起することなく、確実なノーマリ・オフを実現する信頼性の高い化合物半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
化合物半導体装置の一態様は、化合物半導体積層構造と、前記化合物半導体積層構造の上方に形成された電極と、前記化合物半導体積層構造と前記電極との間に局所的に形成されたｐ型半導体層とを含み、前記化合物半導体積層構造は、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有する。
【００１１】
化合物半導体装置の製造方法の一態様は、化合物半導体積層構造を形成する工程と、化合物半導体積層構造の上方にｐ型半導体層を形成する工程と、前記ｐ型半導体層を熱処理して、前記ｐ型半導体層の一部を残存させる工程と、残存した前記ｐ型半導体層の上方に電極を形成する工程とを含み、前記化合物半導体積層構造は、前記熱処理により、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有する。
【発明の効果】
【００１２】
上記の各態様によれば、２ＤＥＧの制御にｐ型半導体層を用いるも、ｐ型半導体層のドライエッチングに起因して発生する電気抵抗の増加及び動作不安定性等の諸問題を惹起することなく、確実なノーマリ・オフを実現する信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【図４】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたＨＥＭＴチップを示す概略平面図である。
【図５】第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを用いたＨＥＭＴチップのディスクリートパッケージを示す概略平面図である。
【図６】第２の実施形態によるＰＦＣ回路を示す結線図である。
【図７】第３の実施形態による電源装置の概略構成を示す結線図である。
【図８】第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【発明を実施するための形態】
【００１４】
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。
【００１５】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
【００１６】
先ず、図１（ａ），（ｂ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２及びｐ型半導体層３を形成する。成長用基板としては、ＳｉＣ基板の代わりに、サファイア基板、ＧａＡｓ基板、Ｓｉ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
【００１７】
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層（スペーサ層）２ｃ、及び電子供給層２ｄを有して構成される。電子供給層２ｄ上に、ｐ型半導体層３が形成される。なお、電子供給層２ｄ上に薄いｎ−ＧａＮをキャップ層として形成し、このキャップ層上にｐ型半導体層を形成するようにしても良い。
【００１８】
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体をエピタキシャル成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
【００１９】
ＳｉＣ基板１上に、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びｐ型半導体層３となる各化合物半導体を順次成長する。バッファ層２ａは、ＳｉＣ基板１上に、ＡｌＮを例えば０．１μｍ程度の厚みに成長することで形成される。電子走行層２ｂは、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度〜３μｍ程度、例えば１μｍ程度の厚みに成長することで形成される。中間層２ｃは、ｉ−ＡｌＧａＮを例えば５ｎｍ程度の厚みに成長することで形成される。電子供給層２ｄは、ｎ−ＡｌＧａＮを例えば２０ｎｍ程度の厚みに成長することで形成される。ｎ−ＡｌＧａＮのＡｌ組成は１０％程度〜３０％程度、例えば２０％程度（Ａｌ0.2Ｇａ0.8Ｎ）とされる。ｐ型半導体層３は、ｐ−ＧａＮを例えば６０ｎｍ程度の厚みに成長することで形成される。中間層２ｃは形成しない場合もある。電子供給層２ｄは、ｉ−ＡｌＧａＮを形成するようにしても良い。ｐ型半導体層３は、ｐ−ＧａＮの代わりにｐ−ＡｌＧａＮを形成するようにしても良い。
【００２０】
ＧａＮの成長には、原料ガスとしてＧａ源であるトリメチルガリウム（ＴＭＧａ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＡｌＧａＮの成長には、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス、ＴＭＧａガス及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体層に応じて、ＴＭＡｌガス及びＴＭＧａガスの供給の有無及び流量を適宜設定する。共通原料であるＮＨ3ガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜７６０Torr程度、成長温度は８００℃〜１２００℃程度とする。
【００２１】
ＡｌＧａＮをｎ型として成長する際、即ち電子供給層２ｄ（ｎ−ＡｌＧａＮ）の形成には、ｎ型不純物をＡｌＧａＮの原料ガスに添加する。ここでは、例えばＳｉを含む例えばシラン（ＳｉＨ4）ガスを所定の流量で原料ガスに添加し、ＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
【００２２】
ＧａＮをｐ型として成長する際、即ちｐ型半導体層３（ｐ−ＧａＮ）の形成には、ｐ型不純物、例えばＭｇ，Ｂｅから選ばれたものをＧａＮの原料ガスに添加し、ｐ−ＧａＮ中に極性反転結晶領域を形成する。本実施形態では、ｐ型不純物としてＭｇを用いる。Ｍｇを所定の流量で原料ガスに添加し、ＧａＮにＭｇをドーピングする。Ｍｇのドーピング濃度は、例えば５×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度とする。ドーピング濃度が５×１０19／ｃｍ3程度よりも低いと、十分にｐ型とはならず、ノーマリオンとなる。１×１０20／ｃｍ3程度よりも高いと、結晶性が悪化し、十分な特性が得られなくなる。従って、Ｍｇのドーピング濃度を５×１０19／ｃｍ3程度〜１×１０20／ｃｍ3程度とすることにより、十分な特性の得られるｐ型半導体となる。本実施形態では、ｐ型半導体層３のＭｇのドーピング濃度を５×１０19／ｃｍ3程度とする。
【００２３】
図１(ａ)のように、化合物半導体積層構造２が形成された状態では、電子走行層２ｃの電子供給層２ｅとの界面（正確には、中間層２ｄとの界面。以下、ＧａＮ／ＡｌＧａＮ界面と記す。）には、ＧａＮの格子定数とＡｌＧａＮの格子定数との差に起因した歪みによるピエゾ分極が生じる。このピエゾ分極の効果と、電子走行層２ｃ及び電子供給層２ｅの自発分極の効果とが相俟って、ＧａＮ／ＡｌＧａＮ界面の全域で高い電子濃度の２次元電子ガス（２ＤＥＧ）が発生する。
図１(ｂ)のように、化合物半導体積層構造２上にｐ型半導体層３が形成されると、バンド変調効果により２ＤＥＧの濃度が制御され、本実施形態では２ＤＥＧが消失する。
【００２４】
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２に素子分離構造が形成される。素子分離構造により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法等既知の他の方法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００２５】
続いて、図１（ｃ）に示すように、ｐ型半導体層３上にマスク１０を形成する。
詳細には、ｐ型半導体層３上に、ＣＶＤ（Chemical Vapor Deposition）、スパッタリング、真空蒸着、ＡＬＤ（Atomic Layer Deposition）等の成膜方法によりＳｉＯ2,Ａｌ2Ｏ3,ＳｉＮ等の高耐熱の保護材料を堆積する。本実施形態では、例えばＣＶＤ法によりＳｉＯ2を３０ｎｍ程度の厚みに成膜する。堆積したＳｉＯ2をリソグラフィー及びドライエッチングにより加工し、ｐ型半導体層３上のゲート電極の形成予定領域にＳｉＯ2を残存させる。以上により、ｐ型半導体層３上にＳｉＯ2からなるマスク１０が形成される。
【００２６】
続いて、図２（ａ）に示すように、ｐ型半導体層３を熱処理する。
詳細には、ＭＯＣＶＤ装置のチャンバー内にＳｉＣ基板１を設置し、マスク１０の形成された状態でｐ型半導体層３を熱処理する。熱処理条件は、チャンバー内に水素を導入して水素雰囲気とし、９００℃程度〜１１００℃程度の範囲内の温度、ここでは１０００℃程度とする。この熱処理により、マスク１０の存在しない領域では、ｐ型半導体層３のｐ−ＧａＮが熱脱離により蒸発し、マスク１０の存在する領域では、マスク１０下にｐ−ＧａＮが局所的に残存する。残存したｐ−ＧａＮをｐ型半導体層３ａとする。このとき、電子供給層２ｄの表層には、高耐熱性を有する高Ａｌ組成ＡｌＧａＮ層４が形成され、熱脱離の進行が抑制される。高Ａｌ組成ＡｌＧａＮ層４は、電子供給層２ｄの他の部位（高Ａｌ組成ＡｌＧａＮ層４の非形成部位）よりもＡｌ組成が高い。具体的には、高Ａｌ組成ＡｌＧａＮ層４のＡｌ組成は、５０％程度〜１００％程度、例えば７５％程度（Ａｌ0.75Ｇａ0.25Ｎ）となる。本実施形態では、電子供給層２ｄの表層に１ｎｍ程度〜２ｎｍ程度、例えば２ｎｍ程度の厚みに高Ａｌ組成ＡｌＧａＮ層４が形成されてＧａＮの熱脱離が停止する。
【００２７】
上記の熱処理により、マスク１０下の領域以外におけるｐ型半導体層３が完全に除去される。電子供給層２ｄの表面のうちでｐ型半導体層３の非形成面、即ち高Ａｌ組成ＡｌＧａＮ層４の表面は、極めて優れた平坦性、ここでは原子ステップレベル（ＡｌＧａＮを構成する原子の数個程度の段差（例えば０．２６ｎｍ程度）レベル）の平坦性を有する。
【００２８】
上記の熱処理における温度について、９００℃程度よりも低温とすれば、ｐ型半導体層３の十分な熱脱離が困難となる。１１００程度よりも高温とすれば、マスク１０下にｐ型半導体層３を残存させることが困難となる。９００℃程度〜１１００℃程度の範囲内の温度とすることにより、マスク１０下の領域以外におけるｐ型半導体層３を完全に除去し、マスク１０下にはｐ型半導体層３を所期量だけ残存させることができる。
【００２９】
ｐ型半導体層３ａの形成により、ｐ型半導体層３ａの下方に位置整合する領域のみで２ＤＥＧが消失した状態となり、その他の領域では２ＤＥＧが復活生成する。
電子供給層２ｄの表面のうち、ｐ型半導体層３ａの非形成面には高Ａｌ組成ＡｌＧａＮ層４が形成されているため、２ＤＥＧの濃度が高くなり、より低抵抗なトランジスタが実現する。一方、ゲート電極の形成予定領域には、高Ａｌ組成ＡｌＧａＮ層４が形成されないため、２ＤＥＧの濃度が必要以上に高くなることはない。
【００３０】
続いて、図２（ｂ）に示すように、マスク１０を除去する。
詳細には、所定の薬液、例えばフッ酸を用いて、マスク１０をウェット処理する。これにより、マスク１０が除去される。
【００３１】
続いて、図２（ｃ）に示すように、電子供給層２ｄに電極用リセス２Ａ，２Ｂを形成する。
詳細には、化合物半導体積層構造２の電子供給層２ｄの表面におけるソース電極及びドレイン電極の形成予定領域に、電極用リセス２Ａ，２Ｂを形成する。
電子供給層２ｄの表面、即ち高Ａｌ組成ＡｌＧａＮ層４の表面におけるソース電極及びドレイン電極の形成予定位置を開口するレジストマスクを形成する。このレジストマスクを用いて、電極形成予定位置の高Ａｌ組成ＡｌＧａＮ層４をドライエッチングして除去する。ドライエッチングは、高Ａｌ組成ＡｌＧａＮ層４下の電子供給層２ｄの一部まで除去するように行っても良い。エッチングガスには、例えばＡｒ等の不活性ガス及びＣｌ2等の塩素系ガスを用いる。以上により、電子供給層２ｄに電極用リセス２Ａ，２Ｂが形成される。
【００３２】
電極用リセス２Ａ，２Ｂが形成される電子供給層２ｄ（高Ａｌ組成ＡｌＧａＮ層４）の表面は、上記のように原子ステップレベルの平坦面とされている。そのため、ドライエッチングで電極用リセス２Ａ，２Ｂを形成した場合でも、電極用リセス２Ａ，２Ｂの形成面（被エッチング面）は、基板全面に亘って均一に形成される。
【００３３】
続いて、図３（ａ）に示すように、一対のオーミック電極であるソース電極５及びドレイン電極６を形成する。
先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電子供給層２ｄの電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３４】
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば５５０℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層２ｄの電極用リセス２Ａ，２Ｂを埋め込むソース電極５及びドレイン電極６が形成される。
【００３５】
ソース電極５及びドレイン電極６が形成される電極用リセス２Ａ，２Ｂは、その形成面（被エッチング面）が基板全面に亘って均一とされている。そのため、ソース電極５及びドレイン電極６を均一に形成することができ、低抵抗なオーミック電極が実現する。
【００３６】
続いて、図３（ｂ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、ｐ型半導体層３ａの表面を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３７】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、ｐ型半導体層３ａの表面を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは３０ｎｍ程度、Ａｕの厚みは４００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、ｐ型半導体層３ａ上にゲート電極７が形成される。
【００３８】
続いて、図３（ｃ）に示すように、保護絶縁膜８を形成する。
詳細には、ＳｉＣ基板１の全面を覆うように絶縁物を堆積する。絶縁物としては、例えばＰＥＣＶＤ法によりＳｉＮを堆積する。以上により、保護絶縁膜８が形成される。
【００３９】
しかる後、ソース電極５、ドレイン電極６、ゲート電極７と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
【００４０】
本実施形態では、ゲート電極７の直下にエネルギーバンドを持ち上げるｐ型半導体層３ａを配置したため、ノーマリ・オフが達成される。ｐ型半導体層３をゲート電極７の領域に残存させるべく、ｐ型半導体層３の当該領域以外の部位を除去する際にドライエッチングを用いないため、ドライエッチング起因のダメージを受けることなく、低抵抗のトランジスタとなる。電子供給層２ｄでｐ型半導体層３が除去された領域では、その表面が原子ステップレベルの平坦性を有するため、ドライエッチング起因の表面荒れによる界面準位が形成されず、安定動作が可能となる。ゲート電極７の領域以外における電子供給層２ｄの表層には、高Ａｌ組成ＡｌＧａＮ層４が形成されてｐ−ＧａＮの熱脱離が停止するため、ｐ−ＧａＮの残し量の不均一性は皆無となる。しかも、電子供給層２ｄの表面のオーバーエッチングの懸念はないため、オン抵抗の不均一性が発生することはない。
【００４１】
ゲート電極７の領域以外における電子供給層２ｄの表層には高Ａｌ組成ＡｌＧａＮ層４が形成されるため、２ＤＥＧの濃度が高くなり、より低抵抗なトランジスタとなる。その一方で、ゲート電極７の領域には高Ａｌ組成ＡｌＧａＮ層４が存しないため、２ＤＥＧの濃度が必要以上に高くなることがなく、ノーマリ・オフは阻害されない。これにより、低抵抗な信頼性の高いノーマリ・オフのＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４２】
また、基板面内でｐ型半導体層３のエピタキシャル結晶成長に起因して、ｐ型半導体層３に膜厚分布が形成されても、ｐ型半導体層３の熱処理工程では、電子供給層２ｄの表層における高Ａｌ組成ＡｌＧａＮ層４が熱脱離のストッパーとして機能する。そのため、ｐ型半導体層３のみが除去され、ｐ型半導体層３の膜厚分布に起因したｐ−ＧａＮの残し量の不均一性は発生せず、オン抵抗の基板面内におけるバラツキが生じない。
【００４３】
以上説明したように、本実施形態によれば、電子供給層２ｄ上でゲート電極７下の領域に局所的にｐ型半導体層３ａを形成するも、電子供給層２ｄのｐ型半導体層３ａの非形成面は原子ステップレベルの平坦性が達成される。これにより、ｐ型半導体層のドライエッチングに起因して発生する電気抵抗の増加及び動作不安定性等の諸問題を惹起することなく、確実なノーマリ・オフを実現する信頼性の高いＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００４４】
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴは、いわゆるディスクリートパッケージに適用される。
このディスクリートパッケージでは、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップが搭載される。以下、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴのチップ（以下、ＨＥＭＴチップと言う）のディスクリートパッケージについて例示する。
【００４５】
ＨＥＭＴチップの概略構成を図４に示す。
ＨＥＭＴチップ１００では、その表面に、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴのトランジスタ領域１０１と、ドレイン電極が接続されたドレインパッド１０２と、ゲート電極が接続されたゲートパッド１０３と、ソース電極が接続されたソースパッド１０４とが設けられている。
【００４６】
図５は、ディスクリートパッケージを示す概略平面図である。
ディスクリートパッケージを作製するには、先ず、ＨＥＭＴチップ１００を、ハンダ等のダイアタッチ剤１１１を用いてリードフレーム１１２に固定する。リードフレーム１１２にはドレインリード１１２ａが一体形成されており、ゲートリード１１２ｂ及びソースリード１１２ｃがリードフレーム１１２と別体として離間して配置される。
【００４７】
続いて、Ａｌワイヤ１１３を用いたボンディングにより、ドレインパッド１０２とドレインリード１１２ａ、ゲートパッド１０３とゲートリード１１２ｂ、ソースパッド１０４とソースリード１１２ｃをそれぞれ電気的に接続する。
その後、モールド樹脂１１４を用いて、トランスファーモールド法によりＨＥＭＴチップ１００を樹脂封止し、リードフレーム１１２を切り離す。以上により、ディスクリートパッケージが形成される。
【００４８】
（第２の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図６は、ＰＦＣ回路を示す結線図である。
【００４９】
ＰＦＣ回路２０は、スイッチ素子（トランジスタ）２１と、ダイオード２２と、チョークコイル２３と、コンデンサ２４，２５と、ダイオードブリッジ２６と、交流電源（ＡＣ）２７とを備えて構成される。スイッチ素子２１に、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。
【００５０】
ＰＦＣ回路２０では、スイッチ素子２１のドレイン電極と、ダイオード２２のアノード端子及びチョークコイル２３の一端子とが接続される。スイッチ素子２１のソース電極と、コンデンサ２４の一端子及びコンデンサ２５の一端子とが接続される。コンデンサ２４の他端子とチョークコイル２３の他端子とが接続される。コンデンサ２５の他端子とダイオード２２のカソード端子とが接続される。コンデンサ２４の両端子間には、ダイオードブリッジ２６を介してＡＣ２７が接続される。コンデンサ２５の両端子間には、直流電源（ＤＣ）が接続される。なお、スイッチ素子２１には不図示のＰＦＣコントローラが接続される。
【００５１】
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路２０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
【００５２】
（第３の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図７は、第３の実施形態による電源装置の概略構成を示す結線図である。
【００５３】
本実施形態による電源装置は、高圧の一次側回路３１及び低圧の二次側回路３２と、一次側回路３１と二次側回路３２との間に配設されるトランス３３とを備えて構成される。
一次側回路３１は、第２の実施形態によるＰＦＣ回路２０と、ＰＦＣ回路２０のコンデンサ２５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路３０とを有している。フルブリッジインバータ回路３０は、複数（ここでは４つ）のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄを備えて構成される。
二次側回路３２は、複数（ここでは３つ）のスイッチ素子３５ａ，３５ｂ，３５ｃを備えて構成される。
【００５４】
本実施形態では、一次側回路３１を構成するＰＦＣ回路が第２の実施形態によるＰＦＣ回路２０であると共に、フルブリッジインバータ回路３０のスイッチ素子３４ａ，３４ｂ，３４ｃ，３４ｄが、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路３２のスイッチ素子３５ａ，３５ｂ，３５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
【００５５】
本実施形態では、第２の実施形態によるＰＦＣ回路２０と、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとを、高圧回路である一次側回路３１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【００５６】
（第４の実施形態）
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図８は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
【００５７】
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路４１と、ミキサー４２ａ，４２ｂと、パワーアンプ４３とを備えて構成される。
ディジタル・プレディストーション回路４１は、入力信号の非線形歪みを補償するものである。ミキサー４２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図８では、例えばスイッチの切り替えにより、出力側の信号をミキサー４２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４１に送出できる構成とされている。
【００５８】
本実施形態では、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
【００５９】
（他の実施形態）
第１の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
【００６０】
・その他の装置例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、ｐ型半導体層がｐ−ＧａＮで形成される。この場合のピエゾ分極は殆ど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
【００６１】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、２ＤＥＧの制御にｐ型半導体層を用いるも、ｐ型半導体層のドライエッチングに起因して発生する電気抵抗の増加及び動作不安定性等の諸問題を惹起することなく、確実なノーマリ・オフを実現する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６２】
・その他の装置例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、ｐ型半導体層がｐ−ＧａＮで形成される。
【００６３】
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、２ＤＥＧの制御にｐ型半導体層を用いるも、ｐ型半導体層のドライエッチングに起因して発生する電気抵抗の増加及び動作不安定性等の諸問題を惹起することなく、確実なノーマリ・オフを実現する信頼性の高いＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
【００６４】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００６５】
（付記１）化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に局所的に形成されたｐ型半導体層と
を含み、
前記化合物半導体積層構造は、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有することを特徴とする化合物半導体装置。
【００６６】
（付記２）前記化合物半導体積層構造は、原子ステップレベルの平坦性を有する前記ｐ型半導体層の非形成面に、他の部位よりもＡｌ組成率の高い表層が形成されていることを特徴とする付記１に記載の化合物半導体装置。
【００６７】
（付記３）前記表層は、その厚みが１ｎｍ〜２ｎｍの範囲内の値であることを特徴とする付記２に記載の化合物半導体装置。
【００６８】
（付記４）前記化合物半導体積層構造の上方において、前記電極の両側に形成された一対のオーミック電極を更に含み、
前記化合物半導体積層構造は、前記オーミック電極との間では前記表層が非形成とされていることを特徴とする付記２又は３に記載の化合物半導体装置。
【００６９】
（付記５）化合物半導体積層構造を形成する工程と、
化合物半導体積層構造の上方にｐ型半導体層を形成する工程と、
前記ｐ型半導体層を熱処理して、前記ｐ型半導体層の一部を残存させる工程と、
残存した前記ｐ型半導体層の上方に電極を形成する工程と
を含み、
前記化合物半導体積層構造は、前記熱処理により、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有することを特徴とする化合物半導体装置の製造方法。
【００７０】
（付記６）前記化合物半導体積層構造は、前記熱処理により、原子ステップレベルの平坦面である前記ｐ型半導体層の非形成面に、他の部位よりもＡｌ組成率の高い表層が形成されることを特徴とする付記５に記載の化合物半導体装置の製造方法。
【００７１】
（付記７）前記表層は、その厚みが１ｎｍ〜２ｎｍの範囲内の値であることを特徴とする付記６に記載の化合物半導体装置の製造方法。
【００７２】
（付記８）前記化合物半導体積層構造の上方において、前記電極の両側に一対のオーミック電極を形成する工程を更に含み、
前記化合物半導体積層構造は、前記オーミック電極との間では前記表層が非形成とされることを特徴とする付記６又は７に記載の化合物半導体装置の製造方法。
【００７３】
（付記９）前記熱処理の温度は、９００℃〜１１００℃の範囲内の値とされることを特徴とする付記５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【００７４】
（付記１０）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源装置であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に局所的に形成されたｐ型半導体層と
を含み、
前記化合物半導体積層構造は、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有することを特徴とする電源装置。
【００７５】
（付記１１）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体積層構造と、
前記化合物半導体積層構造の上方に形成された電極と、
前記化合物半導体積層構造と前記電極との間に局所的に形成されたｐ型半導体層と
を含み、
前記化合物半導体積層構造は、その表面で前記ｐ型半導体層の非形成面が原子ステップレベルの平坦性を有することを特徴とする高周波増幅器。
【符号の説明】
【００７６】
１  ＳｉＣ基板
２，１１  化合物半導体積層構造
２ａ  バッファ層
２ｂ  電子走行層
２ｃ  中間層
２ｄ  電子供給層
２Ａ，２Ｂ  電極用リセス
３  ｐ型半導体層
４  高Ａｌ組成ＡｌＧａＮ層
５  ソース電極
６  ドレイン電極
７  ゲート電極
８  保護絶縁膜
１０  マスク
２０  ＰＦＣ回路
２１，３４ａ，３４ｂ，３４ｃ，３４ｄ，３５ａ，３５ｂ，３５ｃ  スイッチ素子
２２  ダイオード
２３  チョークコイル
２４，２５  コンデンサ
２６  ダイオードブリッジ
３０  フルブリッジインバータ回路
３１  一次側回路
３２  二次側回路
３３  トランス
４１  ディジタル・プレディストーション回路
４２ａ，４２ｂ  ミキサー
４３  パワーアンプ
１００  ＨＥＭＴチップ
１０１  トランジスタ領域
１０２  ドレインパッド
１０３  ゲートパッド
１０４  ソースパッド
１１１  ダイアタッチ剤
１１２  リードフレーム
１１２ａ  ドレインリード
１１２ｂ  ゲートリード
１１２ｃ  ソースリード
１１３  Ａｌワイヤ
１１４  モールド樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2014090033.tif 000007
【図６】
2014090033.tif 000008
【図７】
2014090033.tif 000009
【図８】
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