(57)【要約】【課題】Ｐ側駆動回路１００の動作電源の正極側電位（ＶＢ電位）とコモン電位（ＣＯＭ電位）との電位差（ＶＢ−ＣＯＭ電圧）の低下に起因するレベルシフト回路の誤動作を防止する。【解決手段】レベルシフト回路１０１は、レベルシフト部１１０、ＶＢ−ＣＯＭ電圧低下検知部１２０及びＤラッチ回路１３０から構成される。レベルシフト部１１０は、ＶＢ電位とＣＯＭ電位との間に直列接続した、抵抗素子１１２及び入力信号ＤＣにより制御される高圧ＭＯＳトランジスタ１１１を有し、抵抗素子１１２の電圧降下に対応するレベルシフト信号ＬＳを出力する。ＶＢ−ＣＯＭ電圧低下検知部１２０は、ＶＢ−ＣＯＭ電圧が低下するときに、レベルシフト信号ＬＳより先に反転するロック信号ＬＣＫを出力する。レベルシフト信号ＬＳはＤラッチ回路１３０の入力端子に入力され、ロック信号ＬＣＫはＤラッチ回路１３０のストローブ端子に入力される。【選択図】図１
2014204378.tif 000002
【特許請求の範囲】
【請求項１】
電源電位とコモン電位との間に直列接続した、第１負荷素子および入力信号により制御される第１スイッチング素子を有し、前記第１負荷素子の電圧降下に対応するレベルシフト信号を出力するレベルシフト部と、
前記電源電位と前記コモン電位との間の電圧が低下するときに、前記レベルシフト信号よりも先に論理レベルが反転するロック信号を出力する電圧低下検知部と、
前記レベルシフト信号が供給される入力端子および前記ロック信号が供給されるストローブ端子を有するＤラッチ回路とを備える
ことを特徴とするレベルシフト回路。
【請求項２】
前記レベルシフト部は、
前記第１負荷素子と前記第１スイッチング素子との接続ノードの電圧が入力され、前記レベルシフト信号を出力する第１インバータをさらに備えており、
前記電圧低下検知部は、
前記電源電位と前記コモン電位との間に直列接続した、第２負荷素子および前記入力信号により制御される第２スイッチング素子と、
前記第２負荷素子と前記第２スイッチング素子との接続ノードの電圧が入力され、前記ロック信号を出力する第２インバータとを備えており、
前記第２インバータのしきい値電圧は、前記第１インバータのしきい値電圧よりも低く設定されている
請求項１記載のレベルシフト回路。
【請求項３】
前記電圧低下検知部は、
前記入力信号を遅延させて前記第２スイッチング素子に供給する遅延回路をさらに備える
請求項２記載のレベルシフト回路。
【請求項４】
前記レベルシフト部は、
前記第１負荷素子と前記第１スイッチング素子との接続ノードの電圧が入力され、前記レベルシフト信号を出力する第１インバータをさらに備えており、
前記電圧低下検知部は、
前記第１負荷素子の電圧降下を分割した電圧が入力され、前記ロック信号を出力する第２インバータを備えている
請求項１記載のレベルシフト回路。
【請求項５】
前記レベルシフト部は、
前記第１負荷素子と前記第１スイッチング素子との接続ノードの電圧が入力され、前記レベルシフト信号を出力する第１インバータをさらに備えており、
前記電圧低下検知部は、
前記第１負荷素子と前記第１スイッチング素子との接続ノードの電圧が入力され、前記ロック信号を出力する第２インバータを備えており、
前記第２インバータのしきい値電圧は、前記第１インバータのしきい値電圧よりも低く設定されている
請求項１記載のレベルシフト回路。
【請求項６】
前記第１負荷素子に並列接続した第３スイッチング素子をさらに備え、
前記第３スイッチング素子は、前記第１スイッチング素子のオフ期間にオンするように制御されている
請求項１記載のレベルシフト回路。
【請求項７】
前記第３スイッチング素子は、前記第１スイッチング素子のターンオフ時のみにオンするように制御されている
請求項６記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電力用半導体装置（パワーデバイス）の駆動回路に設けられるレベルシフト回路に関するものである。
【背景技術】
【０００２】
パワーデバイスとしてのインバータは、６００〜１２００Ｖ程度の高電位（以下「ＶＰ電位」）とコモン電位（以下「ＣＯＭ電位」）との間にトーテムポール接続した高電位側（Ｐ側）スイッチングデバイスと低電位側（Ｎ側）スイッチングデバイスとから構成される。そのため、インバータの駆動回路は、Ｐ側スイッチングデバイスを駆動するＰ側駆動回路と、Ｎ側スイッチングデバイスを駆動するＮ側駆動回路とを含む構成となる。
【０００３】
Ｎ側スイッチングデバイスはＣＯＭ電位を基準電位として動作するが、Ｐ側スイッチングデバイスはＮ側スイッチングデバイスとの接続点の電位（以下「ＶＳ電位」）を基準電位として動作するため、Ｐ側駆動回路には、入力信号を、ＶＳ電位を基準電位とする信号に変換するレベルシフト回路が設けられる。
【０００４】
Ｐ側駆動回路の動作電源はＶＳ電位が基準電位となるので、ＣＯＭ電位に対して浮動するフローティング電源となる。従って、Ｐ側駆動回路の動作電源の正極側電位（以下「ＶＢ電位」）は、Ｐ側およびＮ側スイッチングデバイスのオン（導通）、オフ（非導通）に伴って浮動することになる。
【０００５】
一般的なレベルシフト回路は、ＶＢ電位とＣＯＭ電位との間に抵抗素子とＭＯＳトランジスタとが直列接続した構成を含んでいる。そして、入力信号によりＭＯＳトランジスタを駆動して抵抗素子に流れる電流を制御し、抵抗素子に生じた電圧降下に対応する信号がレベル変換後の信号（レベルシフト信号）として出力される。
【０００６】
上記のＶＢ電位の変動は、レベルシフト回路を構成するＭＯＳトランジスタの寄生コンデンサに電流（ｄｖ／ｄｔ変位電流）を流し、レベルシフト回路から誤信号を出力させる原因となる。例えば、下記の特許文献１では、ｄｖ／ｄｔ変位電流に起因して生じた誤信号を、Ｄラッチ回路を用いてマスクする技術が提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１１７９１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１のレベルシフト回路では、入力信号として直流信号が用いられている。そのため、Ｐ側スイッチングデバイスをオン状態にする期間は、入力信号がＨ（High）レベルに固定される。その間、レベルシフト回路のＭＯＳトランジスタはオン状態に維持され、抵抗素子に電流が流れて電圧降下が生じ、レベルシフト信号が所望の論理レベルに設定される。
【０００９】
しかし、Ｐ側スイッチングデバイスをオン状態にする期間内にＶＢ電位が変動し、ＶＢ電位とＣＯＭ電位との電位差（ＶＢ−ＣＯＭ電圧）が不足すると、抵抗素子に十分な電流が流れなくなる。この場合、抵抗素子の電圧降下が小さくなって、レベルシフト信号が所望の論理レベルから反転してしまい、誤信号が生じる。
【００１０】
この誤信号は、ｄｖ／ｄｔ変位電流に起因するものとは本質的に異なるため、特許文献１の技術ではマスクすることはできない。また、ＶＢ−ＣＯＭ電圧の低下は、パワーデバイスの構成上、パワーデバイスのスイッチング時に発生するものであるため、電源環境の整備などによる対策が困難である。
【００１１】
本発明は以上のような課題を解決するためになされたものであり、ＶＢ−ＣＯＭ電圧の低下に起因する誤動作を防止できるレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るレベルシフト回路は、電源電位とコモン電位との間に直列接続した、第１負荷素子および入力信号により制御される第１スイッチング素子を有し、前記第１負荷素子の電圧降下に対応するレベルシフト信号を出力するレベルシフト部と、前記電源電位と前記コモン電位との間の電圧が低下するときに、前記レベルシフト信号よりも先に論理レベルが反転するロック信号を出力する電圧低下検知部と、前記レベルシフト信号が供給される入力端子および前記ロック信号が供給されるストローブ端子を有するＤラッチ回路とを備えるものである。
【発明の効果】
【００１３】
本発明によれば、ＶＢ−ＣＯＭ電圧の低下によってレベルシフト信号の誤信号が発生する前に、ロック信号の反転に応じてＤラッチ回路が出力信号を保持する。それにより、レベルシフト信号の誤信号がマスクされ、レベルシフト回路の誤動作が防止される。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係る駆動回路の構成を示す図である。
【図２】Ｄラッチ回路（マスク回路）の回路図である。
【図３】ＶＢ−ＣＯＭ電圧低下検知部の動作を説明するためのタイミング図である。
【図４】実施の形態２に係る駆動回路の構成を示す図である。
【図５】実施の形態３係る駆動回路の構成を示す図である。
【図６】遅延回路の構成例を示す図である。
【図７】実施の形態４に係る駆動回路の構成を示す図である。
【図８】実施の形態５に係る駆動回路の構成を示す図である。
【発明を実施するための形態】
【００１５】
＜実施の形態１＞
図１は、実施の形態１係る駆動回路の構成を示す図である。当該駆動回路は、ＶＰ電位とＣＯＭ電位との間にトーテムポール接続されたＰ側およびＮ側スイッチングデバイス１０，２０からなるハーフブリッジ型のパワーデバイス（インバータ）を駆動するものである。
【００１６】
Ｐ側スイッチングデバイス１０は、Ｎ側スイッチングデバイス２０との接続点の電位（ＶＳ電位）を基準電位として動作する。一方、Ｎ側スイッチングデバイス２０は、ＣＯＭ電位を基準電位として動作する。実施の形態１の駆動回路は、Ｐ側スイッチングデバイス１０を駆動するＰ側駆動回路１００と、Ｎ側スイッチングデバイス２０を駆動するＮ側駆動回路２００とを備えているが、Ｎ側駆動回路２００については本願発明との関係が薄いため、説明を省略する。
【００１７】
Ｐ側駆動回路１００には、Ｐ側スイッチングデバイス１０を制御するための入力信号ＤＣとして、ＣＯＭ電位を基準電位とする直流信号が入力される。Ｐ側駆動回路１００は、入力信号ＤＣを、ＶＳ電位を基準電位とする信号（レベルシフト信号）に変換するレベルシフト回路１０１と、レベルシフト信号に基づいてＰ側スイッチングデバイス１０の駆動信号を出力する出力回路１０２とを備えている。また、Ｐ側駆動回路１００には、電源１５０（Ｐ側電源）から、ＶＳ電位を基準にして、動作電源の正極側電位（ＶＢ電位）が供給される。
【００１８】
レベルシフト回路１０１は、レベルシフト部１１０、ＶＢ−ＣＯＭ電圧低下検知部１２０およびＤラッチ回路１３０から構成されている。
【００１９】
レベルシフト部１１０は、入力信号ＤＣが供給されるゲートを有するスイッチング素子である高耐圧電界効果トランジスタ（高圧ＭＯＳトランジスタ）１１１と、高圧ＭＯＳトランジスタ１１１のドレインとＶＢ電位との間に接続する負荷素子としての抵抗素子１１２と、高圧ＭＯＳトランジスタ１１１のドレイン（高圧ＭＯＳトランジスタ１１１と抵抗素子１１２との接続ノード）の電圧が入力され、レベルシフト信号ＬＳを出力するインバータ１１３とを備えている。高圧ＭＯＳトランジスタ１１１のソースはＣＯＭ電位に接続されている（すなわち、抵抗素子１１２および高圧ＭＯＳトランジスタ１１１は、ＶＢ電位とＣＯＭ電位との間に直列接続している）。
【００２０】
ＶＢ−ＣＯＭ電圧低下検知部１２０は、ＶＢ電位とＣＯＭ電位との電位差（ＶＢ−ＣＯＭ電圧）の低下を検知する機能を有し、ＶＢ−ＣＯＭ電圧が低下したときに、レベルシフト信号ＬＳよりも先に論理レベルが反転する検知信号を出力するように構成されている。以下、この検知信号を「ロック信号ＬＣＫ」と称す。
【００２１】
図１から分かるように、実施の形態１のＶＢ−ＣＯＭ電圧低下検知部１２０は、レベルシフト部１１０と同様の構成を有している。具体的には、ＶＢ−ＣＯＭ電圧低下検知部１２０は、入力信号ＤＣが供給されるゲートを有する高圧ＭＯＳトランジスタ１２１と、高圧ＭＯＳトランジスタ１２１のドレインとＶＢ電位との間に接続する負荷素子としての抵抗素子１２２と、高圧ＭＯＳトランジスタ１２１のドレインの電圧が入力されるインバータ１２３とを備えている。すなわち、抵抗素子１２２および高圧ＭＯＳトランジスタ１２１はＶＢ電位とＣＯＭ電位との間に直列接続しており、インバータ１２３は、高圧ＭＯＳトランジスタ１２１と抵抗素子１２２との接続ノードに接続されている。インバータ１２３の出力が、上記のロック信号ＬＣＫとなる。
【００２２】
ここで、ＶＢ−ＣＯＭ電圧低下検知部１２０の高圧ＭＯＳトランジスタ１２１としては、レベルシフト部１１０の高圧ＭＯＳトランジスタ１１１と同等の電気的特性（オン抵抗値や応答速度）を有するものが用いられる。また、ＶＢ−ＣＯＭ電圧低下検知部１２０の抵抗素子１１２としては、レベルシフト部１１０の抵抗素子１１２と同等の抵抗値を有するものが用いられる。ただし、ＶＢ−ＣＯＭ電圧低下検知部１２０のインバータ１２３としては、レベルシフト部１１０のインバータ１１３よりもしきい値電圧が低いものが用いられる。つまり、インバータ１１３のしきい値電圧をＴＨ１１３、インバータ１２３のしきい値電圧をＴＨ１２３とすると、ＴＨ１１３＞ＴＨ１２３である。
【００２３】
Ｄラッチ回路１３０は、ストローブ端子（ＳＴＢ端子）がＨ（High）レベルのときは、入力端子（Ｄ端子）のレベルを出力端子（Ｑ端子）に伝達し、ＳＴＢ端子がＬ（Low）レベルのときは、Ｄ端子からＱ端子への信号の伝達を遮断して、直前の出力レベルを保持するように動作する。
【００２４】
図２は、Ｄラッチ回路１３０の回路図の一例である。Ｄラッチ回路１３０は、スイッチ素子ＳＷ１，ＳＷ２と、インバータＩＶ１〜ＩＶ４とから構成できる。ＳＴＢ端子がＨレベルのときは、インバータＩＶ１の出力（ａ点）がＬレベル、インバータＩＶ２の出力（ｂ点）がＨレベルになるので、スイッチ素子ＳＷ１がオン、スイッチ素子ＳＷ２がオフとなる。この状態では、スイッチ素子ＳＷ１が、Ｄ端子の信号をインバータＩＶ３，ＩＶ４を通してＱ端子へと伝達する。
【００２５】
また、ＳＴＢ端子がＬレベルのときは、インバータＩＶ１の出力（ａ点）がＨレベル、インバータＩＶ２の出力（ｂ点）がＬレベルになるので、スイッチ素子ＳＷ１がオフ、スイッチ素子ＳＷ２がオンとなる。この状態では、スイッチ素子ＳＷ１はＤ端子の信号を遮断し、スイッチ素子ＳＷ２とインバータＩＶ３，ＩＶ４が、それまでのスイッチ素子ＳＷ１の出力（ｃ点）とＱ端子のレベルを保持する。
【００２６】
図１に示すように、Ｄラッチ回路１３０のＤ端子には、レベルシフト部１１０が出力するレベルシフト信号ＬＳが入力される。また、Ｄラッチ回路１３０のＳＴＢ端子には、ＶＢ−ＣＯＭ電圧低下検知部１２０が出力するロック信号ＬＣＫが入力される。
【００２７】
Ｄラッチ回路１３０の出力信号（Ｑ端子の信号）は、出力回路１０２に入力される。出力回路１０２は、Ｄラッチ回路１３０の出力信号の駆動能力を上げて、Ｐ側スイッチングデバイス１０の駆動信号を出力するバッファ回路としての機能を有している。
【００２８】
次に、Ｐ側スイッチングデバイス１０の動作を説明する。
【００２９】
Ｐ側スイッチングデバイス１０をオンさせる場合、入力信号ＤＣがＨレベルに設定される。すると、レベルシフト部１１０では、高圧ＭＯＳトランジスタ１１１がオンし、抵抗素子１１２に電圧降下が発生して、インバータ１１３の入力がＬレベルになる。よって、Ｄラッチ回路１３０のＤ端子に入力されるレベルシフト信号ＬＳはＨレベルになる。同様に、ＶＢ−ＣＯＭ電圧低下検知部１２０では、高圧ＭＯＳトランジスタ１２１がオンし、抵抗素子１２２に電圧降下が発生して、インバータ１２３の入力がＬレベルになる。よって、Ｄラッチ回路１３０のＳＴＢ端子に入力されるロック信号ＬＣＫもＨレベルになる。
【００３０】
従って、Ｄラッチ回路１３０のＱ端子のレベルは、Ｄ端子と同じＨレベルになる。その結果、出力回路１０２にＨレベルの信号が入力され、出力回路１０２がＰ側スイッチングデバイス１０をオンにする。
【００３１】
また、Ｐ側スイッチングデバイス１０をオフさせる場合、入力信号ＤＣがＬレベルに設定される。すると、レベルシフト部１１０では、高圧ＭＯＳトランジスタ１１１がオフし、抵抗素子１１２に電圧降下が生じなくなり、インバータ１１３の入力がＨレベルになるので、Ｄラッチ回路１３０のＤ端子に入力されるレベルシフト信号ＬＳはＬレベルになる。同様に、ＶＢ−ＣＯＭ電圧低下検知部１２０では、高圧ＭＯＳトランジスタ１２１がオフし、抵抗素子１２２に電圧降下が生じなくなり、インバータ１２３の入力がＨレベルになるので、Ｄラッチ回路１３０のＳＴＢ端子に入力されるロック信号ＬＣＫもＬレベルになる。
【００３２】
ここで、インバータ１２３のしきい値電圧はインバータ１１３のしきい値電圧よりも低いが、入力信号ＤＣの立ち下がり速度は速いため、レベルシフト信号ＬＳの立ち下がりタイミングとロック信号ＬＣＫの立ち下がりタイミングはほぼ同時となる。この場合、Ｄラッチ回路１３０の（図２）のインバータＩＶ１およびスイッチ素子ＳＷ１の動作時間が作用して、Ｑ端子のレベルがＤ端子と同じＬレベルに変化してから、スイッチ素子ＳＷ１がオフになる。従って、出力回路１０２にはＬレベルの信号が入力され、出力回路１０２がＰ側スイッチングデバイス１０をオフにする。
【００３３】
図３は、ＶＢ−ＣＯＭ電圧低下検知部１２０の動作を説明するためのタイミング図である。ここでは、入力信号ＤＣがＨレベルに設定されている期間に、ＶＳ電位が変動し、ＶＢ−ＣＯＭ電圧が低下する場合を想定する。
【００３４】
上で説明したように、入力信号ＤＣがＨレベルのとき、高圧ＭＯＳトランジスタ１１１，１２１は共にオン状態になり、インバータ１１３，１２３の入力は共にＬレベルになる。よって、インバータ１１３，１２３の出力は共にＨレベルになる。
【００３５】
しかし、図３のようにＶＢ−ＣＯＭ電圧が低下すると、抵抗素子１１２，１２２のそれぞれを流れる電流（レベルシフト抵抗電流）が小さくなり、抵抗素子１１２，１２２の電圧降下が小さくなるため、ＶＳ電位を基準としたインバータ１１３，１２３の入力電圧（インバータ入力電圧）が共に上昇する。このときインバータ１１３の入力電圧がしきい値電圧（ＴＨ１１３）に達して、インバータ１１３の出力がＬレベルに反転すると、レベルシフト信号ＬＳの誤信号が生じる。
【００３６】
本実施の形態では、インバータ１２３のしきい値電圧をインバータ１１３のしきい値電圧よりも小さく設定しているため、レベルシフト信号ＬＳがＬレベルに反転する前に、ロック信号ＬＣＫがＬレベルに反転する。よって、Ｄラッチ回路１３０では、Ｄ端子に誤信号（Ｌレベルのレベルシフト信号ＬＳ）が入力される前に、ＳＴＢ端子がＬレベルになるので、Ｑ端子のレベルは、Ｄ端子に誤信号が入力された後もＨレベルに維持される。つまり、レベルシフト信号ＬＳの誤信号がＤラッチ回路１３０によりマスクされ、出力回路１０２に伝達されることが防止される。それにより、Ｐ側駆動回路１００の誤動作が防止される。
【００３７】
なお、ＶＢ−ＣＯＭ電圧が低下した状態から正常値に戻るときは、先にインバータ１１３が出力するレベルシフト信号ＬＳがＨレベルになってから、その後にインバータ１２３が出力するロック信号ＬＣＫがＨレベルになる。よってその場合も、Ｄラッチ回路１３０のＱ端子はＨレベルに維持され、レベルシフト信号ＬＳの誤信号が出力回路１０２に伝達されることはない。
【００３８】
＜実施の形態２＞
図４は、実施の形態２に係る駆動回路の構成を示す図である。当該駆動回路は、図１に対し、ＶＢ−ＣＯＭ電圧低下検知部１２０の高圧ＭＯＳトランジスタ１２１および抵抗素子１２２を省略し、インバータ１２３に、レベルシフト部１１０の抵抗素子１１２の電圧降下を分割した電圧を入力した構成となっている。具体的には、レベルシフト部１１０の抵抗素子１１２を、直列接続した抵抗素子１１２ａ，１１２ｂに置き換えて、インバータ１２３の入力端子を抵抗素子１１２ａ，１１２ｂ間の接続ノードに接続させている。
【００３９】
実施の形態２では、インバータ１２３の入力電圧が、インバータ１１３の入力電圧よりも常に高くなる。そのため、インバータ１２３のしきい値電圧をインバータ１１３のしきい値電圧と同じ（ＴＨ１１３＝ＴＨ１２３）に設定しても、ＶＢ−ＣＯＭ電圧が低下するとき、レベルシフト信号ＬＳがＬレベルに反転する前に、ロック信号ＬＣＫがＬレベルに反転することとなり、実施の形態１と同様の効果が得られる。また、実施の形態１よりも、回路の形成面積を小さくできるという利点もある。
【００４０】
＜実施の形態３＞
図５は、実施の形態３に係る駆動回路の構成を示す図である。当該駆動回路は、図１の構成に対し、ＶＢ−ＣＯＭ電圧低下検知部１２０に遅延回路１２４を設けたものである。遅延回路１２４は、入力信号ＤＣを遅延させて高圧ＭＯＳトランジスタ１２１のゲートに供給する。
【００４１】
遅延回路１２４は、例えば、図６に示す回路により実現できる。図６の遅延回路１２４は、入力信号ＤＣを受けるインバータＩＶ１１と、インバータＩＶ１１の出力を受けるインバータＩＶ１２と、インバータＩＶ１１とインバータＩＶ１２との接続点（ｅ点）に接続したキャパシタＣ１０とから構成される。この遅延回路１２４では、キャパシタＣ１０の充電または放電に要する時間に応じて、入力信号ＤＣが遅延されることになる。
【００４２】
実施の形態１では、Ｐ側スイッチングデバイス１０をオフするために入力信号ＤＣをＬレベルに変化させたとき、レベルシフト信号ＬＳの立ち下がりタイミングとロック信号ＬＣＫの立ち下がりタイミングはほぼ同時になるが、Ｄラッチ回路１３０の（図２）のインバータＩＶ１およびスイッチ素子ＳＷ１の動作時間が作用して、Ｑ端子のレベルがＤ端子と同じＬレベルに変化してから、スイッチ素子ＳＷ１がオフになる。しかし、例えば抵抗素子１１２および高圧ＭＯＳトランジスタ１２１の製造上のバラツキなどにより、ロック信号ＬＣＫの立ち下がりタイミングがレベルシフト信号ＬＳの立ち下がりタイミングよりも早くなると、Ｄラッチ回路１３０の動作が不安定になる。
【００４３】
実施の形態３では、ＶＢ−ＣＯＭ電圧低下検知部１２０の高圧ＭＯＳトランジスタ１２１に、遅延回路１２４によって遅延された入力信号ＤＣが入力されるため、入力信号ＤＣをＬレベルに変化させたとき、ロック信号ＬＣＫの立ち下がりタイミングがレベルシフト信号ＬＳの立ち下がりタイミングより遅くなり、Ｄラッチ回路１３０の動作が安定化する。
【００４４】
なお、入力信号ＤＣをＨレベルに変化させるときには、ロック信号ＬＣＫの立ち上がりタイミングがレベルシフト信号ＬＳの立ち上がりタイミングより遅くなるため、Ｄラッチ回路１３０のＤ端子の信号レベルの立ち上がりが若干遅れるが、Ｐ側駆動回路１００としての動作上の問題はない。
【００４５】
＜実施の形態４＞
図７は、実施の形態４に係る駆動回路の構成を示す図である。当該駆動回路は、図１に対し、ＶＢ−ＣＯＭ電圧低下検知部１２０の高圧ＭＯＳトランジスタ１２１および抵抗素子１２２を省略し、インバータ１２３の入力端子を、レベルシフト部１１０の高圧ＭＯＳトランジスタ１１１のドレイン（抵抗素子１１２と高圧ＭＯＳトランジスタ１１１との接続ノード）に接続させたものである。つまり、インバータ１２３には、インバータ１１３と同じ信号が入力される。なお、インバータ１２３のしきい値電圧は、実施の形態１と同様に、インバータ１１３のしきい値電圧よりも小さい値に設定される（ＴＨ１１３＞ＴＨ１２３）。
【００４６】
図７の高圧ＭＯＳトランジスタ１１１および抵抗素子１１２は、それぞれ実施の形態１（図１）の高圧ＭＯＳトランジスタ１２１および抵抗素子１２２と同じ働きをするため、インバータ１２３の動作も実施の形態１と同様になる。よって、ＶＢ−ＣＯＭ電圧が低下するとき、レベルシフト信号ＬＳがＬレベルに反転する前に、ロック信号ＬＣＫをＬレベルに反転し、実施の形態１と同様の効果が得られる。また、実施の形態１よりも、回路の形成面積を小さくできるという利点もある。
【００４７】
＜実施の形態５＞
図８は、実施の形態５に係る駆動回路の構成を示す図である。当該駆動回路は、図１の構成に対し、Ｐ側駆動回路１００に高速化回路１４０を設けたものである。
【００４８】
高速化回路１４０は、入力信号ＤＣを反転するインバータ１４１と、インバータ１４１の出力の立ち上がり時にワンショットのパルス信号を出力するパルス生成回路１４２と、当該パルス信号を受けるレベルシフト回路と、当該レベルシフト回路の出力によって駆動されるＰチャネル型の高圧ＭＯＳトランジスタ１４７とから構成される。
【００４９】
高速化回路１４０内のレベルシフト回路は、パルス生成回路１４２からのパルス信号が供給されるゲートを有する高圧ＭＯＳトランジスタ１４３と、高圧ＭＯＳトランジスタ１４３のドレインとＶＢ電位との間に接続する抵抗素子１４４と、高圧ＭＯＳトランジスタ１４３のドレインの電圧が入力されるインバータ１４５と、インバータ１４５の出力を受けるインバータ１４６とを備えている。高圧ＭＯＳトランジスタ１４３のソースはＣＯＭ電位に接続されている。
【００５０】
高圧ＭＯＳトランジスタ１４７は、インバータ１４６の出力が供給されるゲートを有し、レベルシフト部１１０の抵抗素子１１２に並列に接続されている。
【００５１】
高速化回路１４０は、レベルシフト部１１０の高圧ＭＯＳトランジスタ１１１のオフ期間、少なくとも高圧ＭＯＳトランジスタ１１１のターンオフ時に動作する。すなわち、入力信号ＤＣがＨレベルからＬレベルに変化すると、インバータ１４１の出力がＬレベルからＨレベルに変化し、その立ち上がりに応じてパルス生成回路１４２がワンショットのパルス信号を出力する。このパルス信号は高圧ＭＯＳトランジスタ１４３をオンにし、抵抗素子１４４に電圧降下が生じて、インバータ１４５の入力がＬレベルになる。応じて、インバータ１４５の出力がＨレベルになり、インバータ１４６の出力がＬレベルになって、高圧ＭＯＳトランジスタ１４７がオンになる。
【００５２】
一方、レベルシフト部１１０では、入力信号ＤＣがＬレベルになったことにより高圧ＭＯＳトランジスタ１１１がオフし、そのドレインのレベルが上昇するが、このとき抵抗素子１１２に並列接続した高圧ＭＯＳトランジスタ１４７がオンすることで、回路の時定数が小さくなり、高圧ＭＯＳトランジスタ１１１のドレインのレベルの立ち上がり速度が速くなる。つまり、インバータ１１３の入力信号の立ち上がり速度が速くなるため、レベルシフト信号ＬＳの立ち下がりタイミングが早くなる。
【００５３】
このように実施の形態５では、入力信号ＤＣをＬレベルにするときのレベルシフト信号ＬＳの立ち下がりタイミングが早くなるので、レベルシフト信号ＬＳの立ち下がりタイミングが、ロック信号ＬＣＫの立ち上がりタイミングより遅れることが防止され、Ｄラッチ回路１３０の動作が安定化する。この効果は、遅延回路１２４を用いた実施の形態３の効果と同様であるが、実施の形態５では、レベルシフト部１１０の応答速度が上がるため、レベルシフト回路１０１全体の動作の高速化が可能になるという更なる効果も得られる。
【００５４】
なお、高速化回路１４０の高圧ＭＯＳトランジスタ１４３を、入力信号ＤＣとは逆相の直流信号で駆動させ（すなわち、パルス生成回路１４２を省略する）、高圧ＭＯＳトランジスタ１１１がオフしている間、高圧ＭＯＳトランジスタ１４７が継続してオンするように構成してもよいが、その場合は、高圧ＭＯＳトランジスタ１４３がオンする時間が長くなるため、消費電力が増大する。本実施の形態のように、パルス生成回路１４２をパルス信号で駆動させ、高圧ＭＯＳトランジスタ１１１のターンオフ時のみに高圧ＭＯＳトランジスタ１４３オンさせることで、消費電力の増加を抑えることができる。
【００５５】
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
【符号の説明】
【００５６】
１０  Ｐ側スイッチングデバイス、２０  Ｎ側スイッチングデバイス、１００  Ｐ側駆動回路、１０１  レベルシフト回路、１０２  出力回路、１１０  レベルシフト部、１１１，１２１，１４３，１４７  高圧ＭＯＳトランジスタ、１１２，１２２，１４４  抵抗素子、１１３，１２３，１４１，１４５，１４６  インバータ、１２０  ＶＢ−ＣＯＭ電圧低下検知部、１２１  高圧ＭＯＳトランジスタ、１２４  遅延回路、１３０  Ｄラッチ回路、１４０  高速化回路、１４２  パルス生成回路、１５０  Ｐ側電源、２００  Ｎ側駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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