(57)【要約】【課題】複製品を判定可能な複製品判定回路を提供する。【解決手段】判定対象の集積回路装置に内蔵される複製品判定回路であって，信号が入力される配線対と，配線対の間に設けられた強誘電体キャパシタとを有し，配線対に前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号が入力されて強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，配線対に前記第１の信号とは電位が逆である第２の信号が入力され，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる。【選択図】  図１
2014026382.tif 000002
【特許請求の範囲】
【請求項１】
判定対象の集積回路装置に内蔵される複製品判定回路であって，
信号が入力される配線対と，
前記配線対の間に設けられた強誘電体キャパシタとを有し，
前記配線対に前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号が入力されて前記強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，前記配線対に前記第１の信号とは電位が逆である第２の信号が入力され，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【請求項２】
請求項１において，
前記第１の信号による分極状態形成後において，前記第２の信号が入力された後の所定のタイミングでの前記配線対の信号と，さらに，その後再び前記第２の信号が入力された後の前記所定のタイミングでの前記配線対の信号とに基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【請求項３】
請求項２において，
前記所定のタイミングは，前記強誘電体キャパシタの前記分極状態を反転する前記配線対の信号の切り替り遅延時間より短く，前記分極状態を反転しない前記配線対の信号の切り替り遅延時間より長い複製品判定回路。
【請求項４】
請求項１において，
前記第１の信号による分極状態形成後において，前記第２の信号が入力された後の第１及び第２のタイミングそれぞれでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【請求項５】
請求項４において，
前記第１のタイミングは，前記強誘電体キャパシタの前記分極状態を反転する前記配線対の信号の切り替り遅延時間より短く，前記第２のタイミングは，前記切り替り遅延時間より長い複製品判定回路。
【請求項６】
判定対象の集積回路装置に内蔵される複製品判定回路であって，
信号が入力される複数組の配線対と，
前記複数組の配線対の間にそれぞれ設けられた複数の強誘電体キャパシタとを有し，
前記複数組の配線対それぞれに前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号が入力されて前記複数の強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，前記複数組の配線対のうち第１の配線対に前記第１の信号とは電位が逆である第２の信号が入力され，第２の配線対に前記第１の信号と電位が同じである第３の信号が入力され，当該入力後の所定のタイミングでの前記第１，第２の配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【請求項７】
所定の機能を有する論理回路と，
データ出力端子を有するメモリと，
前記メモリのデータ出力端子に接続されデータ出力信号が入力される配線対と，前記配線対の間に設けられた強誘電体キャパシタとを有する複製品判定回路とを有し，
前記メモリから読み出される第１のデータに対応して第１の配線の電位に比べて第２の配線の電位が高い第１の信号が前記配線対に入力されて前記強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，前記メモリから読み出される前記第１のデータと逆の第２のデータに対応して前記第１の信号と電位が逆である第２の信号が前記配線対に入力され，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる集積回路装置。
【請求項８】
請求項８において，
前記メモリ内の複数のアドレスに少なくとも前記第１のデータを含む第３のデータと，前記第２のデータを含む複数の第４のデータとが書き込まれ，
前記メモリから第３のデータが読み出された後，前記複数の第４のデータを任意のアドレス順に連続して読み出して，前記複数の第４のデータに対応する信号の前記所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる集積回路装置。
【請求項９】
判定対象の集積回路装置に内蔵される複製品判定回路であって，信号が入力される配線対と，前記配線対の間に設けられた強誘電体キャパシタとを有する複製品判定回路を内蔵する前記集積回路装置の複製品判定方法であって，
前記配線対に前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号を入力して前記強誘電体キャパシタに前記第１の信号に対応する分極状態を形成する分極状態形成工程と，
前記分極形成工程の後，前記配線対に前記第１の信号とは電位が逆である第２の信号を入力し，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定を行う判定工程とを有する複製品判定方法。
【請求項１０】
請求項９において，
前記判定工程において，前記第２の信号を入力した後の所定のタイミングでの前記配線対の信号と，さらに，その後再び前記第２の信号を入力した後の前記所定のタイミングでの前記配線対の信号とに基づいて，正規品か複製品かの判定を行う複製品判定方法。
【請求項１１】
請求項９において，
前記判定工程において，前記第２の信号が入力された後の第１および第２のタイミングそれぞれでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，複製品判定回路，それを有する集積回路装置，及び複製品判定方法に関する。
【背景技術】
【０００２】
複製品判定回路とは，正規の集積回路（LSI)をリバースエンジニアしてLSI構造を解析し，その解析結果に基づいて製造された複製品であることを判定する回路である。
【０００３】
近年，正規のLSIを複製したLSIを使用するサードバーティの製品が問題視されている。例えば，携帯電話のSIMカードなどの複製品は，携帯電話に装着することでその携帯電話を不正に使用することができるので，経済的損失が大きい。特に，近年において，LSIの多層構造のパターンの写真から自動的に回路構造を再現するコンピュータツールが開発されており，不正な複製品対策はますます重要になっている。
【０００４】
このような不正に製造された複製品を検出する手段について，種々提案されている。例えば，特許文献１，２，３などである。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表平０９−５０１５２９号公報
【特許文献２】特開２００３−２３３５３７号公報
【特許文献３】特開２００３−２１６４９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら，リバースエンジニアによりLSI構造を解析されると，正規品と同じ複製品を製造することを防止することは容易ではなく，正規品と構成が同じであれば，その複製品を検出することも容易ではない。
【０００７】
そこで，本発明の目的は，LSIの複製品を容易に検出することができる複製品判定回路，それを有する集積回路装置，及びその判定方法を提供することにある。
【課題を解決するための手段】
【０００８】
複製品判定回路の第１の側面は，判定対象の集積回路装置に内蔵される複製品判定回路であって，
信号が入力される配線対と，
前記配線対の間に設けられた強誘電体キャパシタとを有し，
前記配線対に前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号が入力されて前記強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，前記配線対に前記第１の信号とは電位が逆である第２の信号が入力され，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる。
【発明の効果】
【０００９】
第１の側面によれば，LSIの複製品を検出できる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態における複製品判定回路の構成を示す図である。
【図２】本実施の形態における複製品判定回路の動作を説明する図である。
【図３】本実施の形態における複製品判定回路の動作を説明する別の図である。
【図４】図１の複製品判定回路による判定動作を説明する図である。
【図５】第１の実施の形態における複製品判定回路の判定工程を示す図である。
【図６】第１の実施の形態における複製品判定回路の判定工程を示す図である。
【図７】本実施の形態における複製品判定回路を有するLSIと制御部とを有するシステムの一例を示す図である。
【図８】複製品判定回路３の構成図である。
【図９】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。
【図１０】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。
【図１１】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）のタイミングチャート図である。
【図１２】複製品の場合の複製品判定回路ユニットの回路図である。
【図１３】ホストコンピュータ１０がLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。
【図１４】ホストコンピュータ１０がLSI９が正規品か複製品かの判定動作（認証動作）のタイミングチャート図である。
【図１５】第２の実施の形態における複製品検出動作を示す図である。
【図１６】第２の実施の形態における複製品検出動作のフローチャート図である。
【図１７】第２の実施の形態における複製品判定回路を有するLSIと制御部とを有するシステムの一例を示す図である。
【図１８】クロック選択回路１１の回路図である。
【図１９】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。
【図２０】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。
【図２１】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）のタイミングチャート図である。
【図２２】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。
【図２３】ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）タイミングチャート図である。
【図２４】第３の実施の形態における複製品判定回路ユニットの回路図である。
【図２５】第３の実施の形態における複製品判定回路による判定動作を示すタイミングチャート図である。
【図２６】第１の実施の形態の例に，上記の工程S21-S24を行った場合のタイミングチャート図である。
【図２７】第４の実施の形態における複製品判定動作に使用するメモリに書き込まれるデータ例を示す図である。
【図２８】第４の実施の形態における複製品判定動作を行った場合の各アドレスでの工程S33でのラッチデータALを示す図である。
【図２９】第５の実施の形態における複製品判定回路付きＬＳＩとホストコンピュータとを示す図である。
【発明を実施するための形態】
【００１１】
図１は，本実施の形態における複製品判定回路の構成を示す図である。複製品判定回路は，データAに対応する信号が入力される信号配線と，データBに対応する信号が入力される信号配線の間に，強誘電体キャパシタFCを有し，両信号配線にはフリップフロップFFなどのラッチ回路を有する。ラッチ回路FFには図示しない制御回路により，ラッチ用クロックCLKが供給される。データA,Bの信号入力から所定時間後のラッチ用クロックCLKのエッジに応答して，ラッチ回路FFが信号配線の信号レベルをラッチする。このラッチした信号レベルに対応するラッチデータにより複製品か否かの判定を行う。
【００１２】
図１に示した複製品判定回路は，強誘電体キャパシタFCと信号配線との間にそれぞれスイッチSWを有する。そして，図１（A)に示すように，複製品判定を行う時にスイッチSWを導通（オン）させて強誘電体キャパシタFCを両信号配線間に接続する。また，図１（B)に示すように，通常動作の時にスイッチSWを非導通（オフ）にして強誘電体キャパシタFCを両信号配線から切り離す。これにより，通常動作時の信号配線の寄生容量の増大を回避している。
【００１３】
したがって，複製品判定回路が複製品判定専用回路の場合は，上記のスイッチSWを設ける必要はなく，両信号配線に直接強誘電体キャパシタFCを接続しても良い。
【００１４】
強誘電体キャパシタFCは，電極間に電界を印加すると，電界方向に分極し，電界の印加をやめても分極状態を維持する性質を持つ。さらに，分極方向と同じ方向の電圧を印加する場合はキャパシタ容量は小さく見え，分極方向と逆方向の電圧を印加する場合はキャパシタ容量は大きく見える。
【００１５】
この強誘電体キャパシタの容量特性は，単にLSIの写真からは取得できないし，同じ特性の強誘電体キャパシタを製造することは写真画像からは不可能である。そこで，本実施の形態の複製品判定回路は，この強誘電体キャパシタの容量特性を利用して，LSIが正規品か複製品かを判別する。図２によりその原理について説明する。
【００１６】
図２は，本実施の形態における複製品判定回路の動作を説明する図である。まず，複製品判定回路の基本的構成として，図２の左上に，１対の信号配線netA, netBの間に強誘電体キャパシタFCを有する回路が示されている。そして，強誘電体キャパシタFCが有する電極間電圧Vと電荷Qのヒステリシス特性が示されている。このヒステリシス特性は，強誘電体キャパシタFCの強誘電体膜の製造パラメータにより異なる容量特性である。
【００１７】
図２中（１）に示されるとおり，信号配線netAにデータ１（Hレベル），netBにデータ０（Lレベル）を入力すると，強誘電体キャパシタFCには下向きの矢印の方向に電界が印加され，分極が発生する。このとき，下向きの電界を負電圧に対応させると，強誘電体キャパシタの分極状態は，ヒステリシス特性曲線上の電界ゼロの点H1またはH3から，負電圧の点H2に遷移する。
【００１８】
その後，図２中（２）に示されるように，両信号配線netA, netBをデータ０（Lレベル）にすると，強誘電体キャパシタには電界がゼロになり，ヒステリシス特性曲線上の点H3に移行し，下向きの分極状態が残る。
【００１９】
この図２中（２）の状態から，（３）のように信号配線netAがデータ１（Hレベル），netBがデータ０（Lレベル）の状態に遷移すると，強誘電体キャパシタに印加される電界方向と分極方向とが一致するので，信号配線netAから強誘電体キャパシタFCへの充電電荷量は少なく，信号配線netAのHレベルの信号はあまり遅延しないで立ち上がる。すなわち，ヒステリシス特性極性上では，点H3から点H2への遷移であり，縦軸に対応する強誘電体キャパシタ内の電荷量の変化は少ない。
【００２０】
一方，図２中（２）の状態から，（４）のように信号配線netAがデータ０（Lレベル），netBがデータ１（Hレベル）の状態に遷移すると，強誘電体キャパシタに印加される電界方向と分極方向とが逆向きになるので，信号配線netAから強誘電体キャパシタFCへの充電電荷量は多く，信号配線netBのHレベルの信号は大きく遅延して立ち上がる。すなわち，ヒステリシス特性極性上では，点H3から点H4への遷移であり，縦軸に対応する強誘電体キャパシタ内の電荷量の変化は多い。
【００２１】
このように，図２中（１）（２）のように１対の信号配線にH,Lレベルの信号を入力して強誘電体キャパシタFCに信号に対応した分極状態を形成した後，（３）のように１対の信号配線に（１）と同じ信号を入力すると，信号の遅延が少なく，入力後の時間ｔ１では信号配線netAはHレベルになる。逆に，（１）（２）の後，（４）のように１対の信号配線に（１）とは逆の信号を入力すると，信号の遅延が多く，入力後の時間ｔ１ではnetBは未だLレベルである。
【００２２】
そして，この遅延特性の違いは，強誘電体キャパシタのヒステリシス特性に依存する。そこで，正規品の正しい遅延特性に基づいて１対の信号配線の電圧変化をチェックすれば，正規品と異なる遅延特性を有する複製品を検出することができる。
【００２３】
その検出方法は，図２の（１）（２）後に（４）の状態にしてLレベルが検出され，その後（５）を経て再度（４）の状態（つまり（４）の状態を繰り返して同じ信号を入力）にしてHレベルが検出されることを確認する方法である。  １対の信号配線に逆の信号を入力したときの遅延して立ち上がる信号配線のLレベルを検出し，１対の信号配線に同じ信号を入力したときの遅延せずに立ち上がる信号配線のHレベルを検出する。検出タイミングｔ１が，正規品の強誘電体キャパシタの特性に対応しているので，正規品とは異なる特性を有する複製品では，上記の正規品に期待する信号配線の電圧レベルとは異なる信号配線の電圧レベルが検出される。例えば，複製品の強誘電体キャパシタの特性が遅延量が少ない場合は，２つの検出レベルがH,Hレベルとなり，逆に遅延量が多い場合は，L,Lレベルとなる。
【００２４】
なお，図２中（１）（２）の後に，信号配線netA, netBに同じ電位のL,LレベルまたはH,Hレベルを印加しても，強誘電体キャパシタFC間の電圧は０Vであるので，分極状態は変化しない。
【００２５】
図３は，本実施の形態における複製品判定回路の動作を説明する別の図である。図３に示した複製品判定回路は，図１と同様に，１対の信号配線netA, netBの間にスイッチSW，強誘電体キャパシタFC，スイッチSWを直列に設けている。複製品検出を行う認証時は，図３（１）に示したように，両スイッチSWをオンにして，１対の信号配線netA, netBに信号（netAにデータ１（Hレベル），netBにデータ０（Lレベル））を入力して強誘電体キャパシタFCを下向きの分極状態にする。これが分極作成工程である。その後，図３（２）に示したように，両スイッチSWをオンのまま，１対の信号配線netA, netBに（１）とは逆の信号を入力して信号配線netBの立ち上がりが遅延することと，逆に（１）と同じ信号を入力して立ち上がりが遅延しないことを検出できるか否かで，正規品と複製品の判別を行う。これが認証工程である。
【００２６】
一方，図３（３）のように，通常動作時は，両スイッチSWをオフにして，信号配線netA, netBに強誘電体キャパシタFCの容量が見えないようにして，信号配線の信号遅延をなくす。
【００２７】
図４は，図１の複製品判定回路による判定動作を説明する図である。信号配線netA, netBの信号については図４中A,Bと示し，ラッチ回路FFがラッチする信号をAL,BLと示している。図４には，分極作成工程で信号配線netA, netBにそれぞれデータ１（Hレベル），データ０（Lレベル）を入力し，その後の認証工程での，４種類の信号の組み合わせに対する信号波形と，ラッチ信号AL,BLが示されている。また，ラッチタイミングは，認証工程での信号配線への信号入力時ｔ０から所定時間後の時間ｔ１である。この時間ｔ１は，強誘電体キャパシタの特性に基づく信号配線の遅延時間に対応させていて，分極作成時と同じ信号を入力したときの遅延なしのタイミングと，逆の信号を入力したときの遅延有りのタイミングとの間のタイミングである。これにより，時間ｔ１のタイミングを利用して，遅延ありの場合と遅延なしの場合とを検出することができる。
【００２８】
認証工程で両信号配線にLレベルを入力する場合（図４の１行目）は，強誘電体キャパシタには電界の印加がなく，強誘電体キャパシタへの電荷の充放電はなく，両信号配線A,BはLレベルのままであり，ラッチ信号AL,BLも共にLレベルである。同様に，認証工程で両信号配線にHレベルを入力する場合（図４の３行目）も，電界の充放電はなく，両信号配線A,Bは遅延することなく立ち上がり，ラッチ信号Al, BLは共にHレベルになる。これらの入力信号の組み合わせは認証工程には使用しない。
【００２９】
本実施の形態では，認証工程で分極作成工程と同じ信号Hレベル，Lレベルを両信号配線A,Bに入力する場合（図４の２行目）は，強誘電体キャパシタの分極方向と，信号により印加される電界方向が一致するので，信号配線Aの信号の立ち上がりは遅延することがない。よって，ラッチ信号AL,BLはH,Lレベルになる。
【００３０】
逆に，認証工程で分極作成工程と逆の信号Lレベル，Hレベルを両信号配線A,Bに入力する場合（図４の４行目）は，強誘電体キャパシタの分極方向と，信号により印加される電界方向が逆になるので，信号配線Bの信号の立ち上がりは遅延する。よって，認証工程での信号配線への信号入力時ｔ０から所定時間後の時間ｔ１でのラッチ信号AL,BLはL,Lレベルになる。
【００３１】
したがって，複製品検出動作では，上記の図４の２行目と４行目の認証工程が利用される。
【００３２】
以上が，本実施の形態における複製品判定回路の基本的な動作である。以下，具体的な実施について説明する。
【００３３】
［第１の実施の形態］
図５，図６は，第１の実施の形態における複製品判定回路の判定工程を示す図である。図５と図６とには同じ工程番号が与えられている。
【００３４】
図５に示された複製品判定回路は，図１に示した信号配線対とその信号配線対間に設けられた強誘電体キャパシタFCと，信号配線の信号をラッチするラッチ回路FFとを有する。強誘電体キャパシタFCと信号配線との間のスイッチは，簡単の為に図示されていない。
【００３５】
図５には，２組の信号配線対が，不揮発性メモリのデータ出力端子にA3/A2，A1/A0にそれぞれ接続され，２組の信号配線対には不揮発性メモリの出力データの信号が入力される。そして，不揮発性メモリの出力のタイミングから所定時間後のタイミングで，ラッチ回路FFが信号配線の信号をラッチする。また，２組の信号配線対に認証動作のための信号を入力するために，図５には示されてない制御回路またはホストコンピュータ（以下制御部と称する）から，不揮発性メモリへのライトとリードとが行われる。ライト動作で書き込んだデータを読み出すことで，書き込んだデータの信号を信号配線対に入力する。以下説明する動作は，正規品のチップに複製品判定回路が設けられていることを前提にする。
【００３６】
まず，図６の工程S1で，予め，制御部が，不揮発性メモリのアドレス#00に例えばデータA[3:0]=1010をライトし，アドレス#01に例えばデータA[3:0]=0110をライトする。
【００３７】
次に，工程S2で，制御部が，スイッチSWをオンにして強誘電体キャパシタFCを信号配線対間に接続した状態で，アドレス#00のデータA[3:0]=1010をリードする。この読み出し動作により，データ出力端子A3/A2，A1/A0からそれぞれの信号配線対に，データ1/0，1/0の信号H/L, H/Lが出力（または入力）される。これにより，２つの強誘電体キャパシタFCに下向きの分極状態が生成される。つまり，工程S2は，強誘電体キャパシタの分極状態を生成する工程である。
【００３８】
工程S3では，例えば不揮発性メモリとラッチ回路FFがパワーダウン状態にされ，２組の信号配線対の電圧は一旦は０Vになるが，強誘電体キャパシタの分極状態は維持される。
【００３９】
工程S4でパワーオンされた後，工程S5では，制御部は，スイッチSWをオンにした状態で，アドレス#01のデータA[3:0]=0110をリードする。このリード動作で，データ出力端子A2,A1の信号が立ち上がる。この読み出し動作では，読み出されるデータA[3:2]=01が，工程S2の分極生成工程のデータA[3:2]=10とは逆の信号になっている。したがって，データ出力端子A2に接続された信号配線では，強誘電体キャパシタFCの分極状態を反転しながら信号が立ち上がるので，信号の立ち上がりが遅延する。その結果，タイミングｔ１でラッチ回路FFにラッチされる信号はAL[3:0]=0010になり，データ出力端子から出力されるA[3:0]=0110とはA2が異なる。但し，複製品の場合は，強誘電体キャパシタの特性によっては遅延時間が短くなり，タイミングｔ１で正規品のようにAL[3:0]=0010にはならない可能性がある。
【００４０】
次に，工程S6では，制御部は，スイッチSWをオンにした状態で，再度アドレス#01のデータA[3:0]=0110をリードする。このリード動作で，データ出力端子A2,A1の信号が立ち上がる。この読み出し動作では，直前の工程S5の読み出しデータA[3:0]=0110と同じデータが読み出される。したがって，データ出力端子A2に接続された信号配線では，分極反転を伴わないので，信号の立ち上がりは遅延しない。その結果，タイミングｔ１でラッチ回路FFにラッチされる信号はAL[3:0]=0110になり，データ出力端子から出力されるA[3:0]=0110と同じになる。但し，複製品の場合は，強誘電体キャパシタの特性によっては分極反転を伴わない立ち上がり信号でも遅延時間が長くなり，タイミングｔ１で正規品のようにAL[3:0]=0110にはならない可能性がある。
【００４１】
複製品の場合は，強誘電体キャパシタFCの特性が正規品と同じになる可能性が非常に低いので，工程S5とS6でのリード動作でラッチ回路FFにラッチされるデータAL[3:0]が両方共に正規品の場合と一致することはなく，それにより複製品を判定することができる。
【００４２】
最後に，工程S7で，制御部がスイッチSWをオフにして，信号配線から強誘電体キャパシタFCを切り離す。これにより，通常動作時には，信号配線の信号に強誘電体キャパシタによる遅延が生じることはない。
【００４３】
上記の図５の例では，データ出力端子A[3:2]に接続された１組の信号配線対とその強誘電体キャパシタFCとが，複製品を判定するために利用されている。そして，その１組の信号配線対に対して，工程S2で分極状態生成を行い，工程S5で分極状態を反転する信号の立ち上がり特性を判定し，同時に工程S5で分極状態生成を行い，工程S6で分極状態を反転しない信号の立ち上がり特性を判定し，工程S5,S6での判定結果により，正規品か複製品かの判定を行っている。
【００４４】
ただし，データ出力端子A[1:0]についても，工程S5,S6で正常なデータがラッチされることを確認することで，正規品か複製品かの判定をより高い精度で行うことができる。
【００４５】
図７は，本実施の形態における複製品判定回路を有するLSIと制御部とを有するシステムの一例を示す図である。複製品判定回路付きLSI９は，不揮発性メモリなどのメモリ１と，所定の機能を有する論理回路２と，メモリ１のデータ出力端子A[N:0]に接続された複製品判定回路３とを有する。論理回路２は，メモリ１にデータを蓄積して所定の機能動作を行う。したがって，論理回路２は，メモリ１と，ライトデータバスI[N:0]と，アドレスバスIA[M:0]と，クロック信号線CLKとを介して接続される。また，メモリ１のリードデータバスA[N:0]は，複製品判定回路３を介して，論理回路２に接続される。つまり，メモリ１のリードデータバスA[N:0]が複製品判定回路３に接続され，複製品判定回路３と論理回路２とが，複製品判定回路３内のラッチ回路がラッチしたラッチデータAL[N:0]のバスを介して接続されている。さらに，論理回路２から複製品判定回路３内のスイッチを制御する制御信号Swが出力される。
【００４６】
一方，ホストコンピュータ１０は，複製品判定回路付きLSI９と，ライトデータバスI[N:0]と，アドレスバス IA[M:0]と，クロック信号線CLKと，ラッチデータバスAL[N:0]とで接続されている。そして，ホストコンピュータ１０が，制御部として，図５，６で説明した工程S1〜S7を行って，ラッチデータAL[N:0]が期待値と一致するか否かに基づいて，LSI９が正規品か複製品かの判定を行う。
【００４７】
メモリ１は，LSI９の外部に設けられる外付けのメモリでもよい。ただし，そのメモリのデータ出力端子は，複製品判定回路３の信号配線に接続される。また，複製品判定回路３のラッチデータAL[N:0]のバスが，論理回路２を介さずにホストコンピュータ１０に接続されても良い。
【００４８】
このように，LSI９が搭載されるシステム内のホストコンピュータ１０が，複製品判定回路３に所定のデータ信号を入力し，強誘電体キャパシタの特性に対応したタイミングで立ち上がり信号のラッチ信号に基づいて，LSI９が正規品か複製品かを判別することができる。
【００４９】
図８は，複製品判定回路３の構成図である。この例では，リードデータバスA[N:0]のN+1本の信号配線について，(N+1)/2組の信号配線対がそれぞれ，複製品判定回路ユニット４に接続されている。また，クロックCLKとスイッチ制御信号Swとが，それぞれの複製品判定回路ユニット４に入力される。
【００５０】
図８には，複製品判定回路ユニット４の回路例が示されている。この回路は，図１に示した複製品判定回路と同等である。つまり，信号配線対X,Yの間にスイッチSWを介して強誘電体キャパシタFCが設けられ，スイッチSWがその制御信号Swでオン，オフ制御される。また，信号配線対X,Yに入力される信号が，クロックCLKのエッジタイミングでラッチ回路FFにラッチされ，ラッチ信号端子XL,YLにラッチ信号が出力される。
【００５１】
このように，複製品判定回路ユニット４の数を増やすことで，それぞれのユニットで正規品か複製品かの判定を行い，判定精度を高めることができる。
【００５２】
図９，図１０は，ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。また，図１１は，そのタイミングチャート図である。これらの図に示された工程S1〜S6は，図５，図６で示した工程S1〜S6に対応する。また，図９，図１０，図１１は，LSI９が正規品の場合の例である。
【００５３】
図９に示されるとおり，ホストコンピュータ１０が複製品判定回路付きLSI９に接続されて，ホストコンピュータ１０からLSI９内のメモリまたはLSI９に外付けされているメモリへのライト，リードを制御する。予め，ホストコンピュータ１０は，LSI９内の複製品判定回路のスイッチSWをオンにしておく。
【００５４】
まず，工程S1a,S1bでは，ホストコンピュータ１０は，アドレス#00,#01にデータData[3:0]=1010, 0110を書き込む。前者のデータは強誘電体キャパシタに分極状態を生成するためのデータであり，後者のデータは認証のためのデータである。また，後者のデータは分極状態を生成するためのデータでもある。
【００５５】
この２つの書込制御は，例えばホストコンピュータ１０でライトキー１，２により行われる。図９の右側には，ホスト側のアドレスAddressとデータData[3:0]と，LSI９のデバイス内のメモリのアドレスAddressとデータData[3:0]とが示されている。
【００５６】
次に，工程S2で，ホストコンピュータ１０は，アドレス#00のデータData[3:0]=1010をリードする。これにより，強誘電体キャパシタにはデータに対応した電界方向に分極状態が生成される。図９の右側には複製品判定回路内の信号配線A[3:0]のA3-A2間，A1-A0間の分極方向が矢印で示されている。
【００５７】
そして，工程S3で，ホストコンピュータ１０はLSI９をパワーオフにする。しかし，強誘電体キャパシタの分極状態は維持される。
【００５８】
図１０に移り，工程S4で，ホストコンピュータ１０はLSI９をパワーオンする。この状態でも，強誘電体キャパシタの分極状態は変化しない。
【００５９】
そして，工程S5で，ホストコンピュータ１０は，アドレス#01のデータData[3:0]=0110をリードする。このリード動作により，複製品判定回路内の信号配線A[3:0]にはデータData[3:0]=0110の信号が入力され，特に信号配線A3,A2間には分極生成工程S2とは逆の信号が印加され，信号配線A2では分極状態を反転しながら信号が立ち上がる。そのため，信号の立ち上がりが遅延し，タイミングｔ１でラッチされるラッチデータAL[3:0]は，リードデータData[3:0]=0110と異なり，AL[3:0]=0010になる。つまり，信号配線A2のラッチデータAL[2]=0が，リードデータData[2]=1と異なる。
【００６０】
また，この工程S5のリード動作で，強誘電体キャパシタの分極状態が生成される。つまり，分極方向は，A2からA3方向と，A1からA0方向になる。
【００６１】
その後，工程S6で，ホストコンピュータ１０は，再びアドレス#01のデータData[3:0]=0110をリードする。このリード動作により，複製品判定回路内の信号配線A[3:0]には再びデータData[3:0]=0110の信号が入力され，分極状態の反転は行われない。そのため，信号の立ち上がりが遅延することはなく，タイミングｔ１でラッチされるラッチデータAL[3:0]は，リードデータData[3:0]=0110と同じ，AL[3:0]=0110になる。
【００６２】
最後に，工程S6aで，ホストコンピュータ１０は，工程S5, S6でのラッチデータAL[3:0]に基づいて，LSIが正規品か複製品かの判定（または認証）を行う。
【００６３】
以上のように，正規品の場合は，分極反転せずに立ち上がる信号の遅延量と，分極反転しながら立ち上がる信号の遅延量が，ラッチタイミングｔ１と整合しているので，分極反転する信号が信号配線に入力される場合は，立ち上がり信号の信号配線のラッチデータは，入力データとは異なるが，分極反転しない信号が信号配線に入力される場合は，立ち上がり信号の信号配線のラッチデータは，入力データと同じになる。
【００６４】
図１２は，複製品の場合の複製品判定回路ユニットの回路図である。図８に示した複製品判定回路ユニット４の複製品の場合の回路図である。図８と比較すると明らかなとおり，複製品には，強誘電体キャパシタが形成されていないか，若しくは正規品と同じ特性の強誘電体キャパシタは形成されていない。
【００６５】
図１３は，ホストコンピュータ１０がLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。また，図１４は，そのタイミングチャート図である。これらの図に示された工程S4', S5', S6a'は，図５，図６で示した工程S4, S5, S6aに対応する。また，図１３，図１４は，LSI９が複製品の場合の例である。この複製品には，強誘電体キャパシタが形成されていないか，分極反転に必要な電荷量が正規品より小さく，信号の立ち上がりの遅延が小さいものとする。
【００６６】
工程S1〜S3は，図９と同じである。そして，工程S4'で，ホストコンピュータ１０は，LSIをパワーオンする。
【００６７】
次に，工程S5'で，ホストコンピュータ１０は，アドレス#01のデータData[3:0]=0110をリードする。これにより，信号配線A3/A2には，L/Hレベルの信号が入力される。このデータData[3:2]=01は，分極生成工程S2で強誘電体キャパシタに分極状態を生成したデータData[3:2]=10と逆の信号である。しかし，複製品は，強誘電体キャパシタが形成されていないか，分極反転に必要な電荷量が小さいかのいずれかであるので，信号配線A2の信号の立ち上がりの遅延量は小さい。よって，タイミングｔ１でラッチされるラッチデータAL[3:0]は，AL[3:0]=0110となり，リードデータData[3:0]=0110と同じになる。これにより，ホストコンピュータ１０は，LSI９が正規品ではなく複製品であることを判別できる。
【００６８】
したがって，工程S6a'の認証動作で，ホストコンピュータ１０は，LSI９を複製品と判定し，必要な制御を実行する。例えば，LSI９を使用した所定の機能の動作を停止するなどである。
【００６９】
なお，前述したとおり，複製品でも，強誘電体キャパシタの分極反転による信号の立ち上がりの遅延が大きい場合は，ラッチデータがAL[3:0]=0010と正規品と同じになり，複製品と判定できない場合がある。しかし，その場合は，分極反転を伴わない信号の立ち上がりの遅延も遅くなり，次の工程S6でのアドレス#01のリード動作では，タイミングｔ１でのラッチデータがAL[3:0]=0010と正規品と異なり，複製品と判定できる。
【００７０】
逆に，複製品でも，強誘電体キャパシタの分極反転による信号の立ち上がりも，分極反転を伴わない信号の立ち上がりも共に遅延が小さく，工程S5, S6でのラッチデータが共に，AL[3:0]=0110とリードデータと同じになり，図１３のように工程S5'で複製品と判定することができる。
【００７１】
このように，強誘電体キャパシタの特性に依存する，分極反転を伴う信号の立ち上がりの大きな遅延と，分極反転を伴わない信号の立ち上がりの小さな遅延との間に，ラッチタイミングｔ１を設定することで，正規品と同じ特性の強誘電体キャパシタを有していない複製品を検出することができる。
【００７２】
［第２の実施の形態］
第２の実施の形態では，分極反転を伴う信号の立ち上がりの遅延が強誘電体キャパシタの特性に依存することを利用して，ラッチタイミングをその立ち上がり遅延の前後に設定して，２回の分極反転を伴う信号を複製品判定回路内の信号配線対に入力し，それぞれ異なるラッチタイミングでラッチする。複製品の場合は，２つの異なるラッチタイミングの間の遅延量にならないので，複製品を検出することができる。
【００７３】
図１５は，第２の実施の形態における複製品検出動作を示す図である。図１６は，第２の実施の形態における複製品検出動作のフローチャート図である。図１５に示されるとおり，複製品判定回路は，信号配線対A,Bと，その間に設けられたスイッチ，強誘電体キャパシタ，スイッチと，ラッチ回路FFとを有する。ここまでは，図１と同じである。
【００７４】
そして，ラッチ回路FFに供給するクロックCLKとして，早いタイミングのクロックCLK1か，遅いタイミングのクロックCLK2かのいずれかを選択するセレクタSELTを有する。高速クロックCLK１は，例えば通常動作時のクロックで，低速クロックCLK2は，複製品判定（認証）用のクロックである。なお，信号配線対A,Bは，第１の実施の形態と同様に，メモリのデータ出力端子に接続されているものとする。
【００７５】
予めスイッチSWをオンにした状態にして，工程S12で，A=Hレベル，B=Lレベルを読み出して，信号配線対A,BにH,Lレベルの信号を入力し，強誘電体キャパシタに分極状態を生成する。次に，工程S13で，クロックCLK1の立ち上がりエッジt0で信号配線対A,BにL,Hレベルの信号を入力し，次の立ち上がりエッジt1でラッチする。信号配線対A,BにL,Hレベルの信号が入力されるので，分極状態を反転しながら信号配線Bの信号が立ち上がる。この立ち上がりは強誘電体キャパシタへの充電電荷量に対応して遅延する。しかし，高速クロックCLK1の立ち上がりエッジt1でラッチするので，信号配線Bの信号が立ち上がる前のLレベルがラッチされ，ラッチデータAL,BLは，L,Lレベルになる。
【００７６】
次に，工程S14で，工程S12と同じ動作を行う。つまり，信号配線対A,BにH,Lレベルの信号を入力し，強誘電体キャパシタに分極状態を生成する。そして，工程S15で，低速のクロックCLK2の立ち上がりエッジt0で信号配線対A,BにL,Hレベルの信号を入力し，次の立ち上がりエッジt1でラッチする。この場合も工程S13と同様に，分極状態を反転しながら信号配線Bの信号が立ち上がる。この立ち上がりは強誘電体キャパシタへの充電電荷量に対応して遅延する。しかし，低速クロックCLK2の立ち上がりエッジt1でラッチするので，信号配線Bの信号が立ち上がる後のHレベルがラッチされ，ラッチデータAL,BLは，L,Hレベルになる。
【００７７】
工程S16で，工程S13,S15で出力されるラッチデータAL,BL＝L,LとL,Hにより，正規品であることが判定される。そして，S17でスイッチSWがオフにされて，通常動作状態に戻る。
【００７８】
もし，複製品であれば，分極状態を反転しながら立ち上がる信号の遅延が，高速クロックCLK1の立ち上がりエッジt1と，低速クロックCLK2の立ち上がりエッジt1との間に入らず，いずれかの方向にずれる。よって，ラッチデータにより複製品を検出することができる。
【００７９】
図１７は，第２の実施の形態における複製品判定回路を有するLSIと制御部とを有するシステムの一例を示す図である。図７に示した構成と異なるところは，複製品判定回路付きLSI９内に設けられたクロック選択回路１１である。クロック選択回路１１は，通常動作で使用される高速クロックCLK１と，クロック選択回路１１内で生成される認証用の低速クロックCLK2とのいずれかを選択してクロックCLKを出力する。クロック選択回路１１は，論理回路２から供給されるセレクタ信号SELにより，いずれかのクロックを選択する。それ以外の構成は，図７と同様である。
【００８０】
図１８は，クロック選択回路１１の回路図である。図１８には３つの例が示されている。図１８（１）のクロック選択回路は，高速クロックCLK1と，その周波数を１／２に分周するフリップフロップFFとインバータINVからなる分周器と，セレクト信号SELで高速クロックCLK1か，分周された低速クロックCLK2のいずれかを選択してクロックCLKを出力するセレクタSELTとを有する。
【００８１】
図１８（２）のクロック選択回路は，セレクタSELTと，ディレイゲートDELとを有する。ディレイゲートDELは，高速クロックCLK1を所定時間遅延させて遅延したクロックCLK2を出力する。そして，セレクタSELTが，セレクト信号SELに基づいて，クロックCLK1かCLK2のいずれかを選択してクロックCLKとして出力する。
【００８２】
図１８（３）のクロック選択回路では，高速クロックCLK1が分岐され，インバータINVにより反転信号が生成され，強誘電体キャパシタFCに信号が印加される。したがって，クロックCLK1の立ち上がりエッジが強誘電体キャパシタFCの分極反転により遅延するクロックCLK2が生成される。そして，セレクタSELTが，セレクト信号SELに基づいて，クロックCLK1かCLK2のいずれかを選択してクロックCLKとして出力する。
【００８３】
上記のいずれかのクロック選択回路が図１７のLSI９内に設けられる。
【００８４】
図１９，図２０は，ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。また，図２１は，そのタイミングチャート図である。これらの図に示された工程S12〜S15は，図１５，図１６で示した工程S12〜S15に対応する。また，図１９，図２０，図２１は，LSI９が正規品の場合の例である。
【００８５】
図１９に示されるとおり，ホストコンピュータ１０が複製品判定回路付きLSI９に接続されて，ホストコンピュータ１０からLSI９内のメモリまたはLSI９に外付けされているメモリへのライト，リードを制御する。予め，ホストコンピュータ１０は，LSI９内の複製品判定回路のスイッチSWをオンにしておく。
【００８６】
まず，工程S11a,S11bでは，ホストコンピュータ１０は，アドレス#00,#01にデータData[3:0]=1010, 0110を書き込む。前者のデータは強誘電体キャパシタに分極状態を生成するためのデータであり，後者のデータは認証のためのデータである。
【００８７】
次に，工程S12で，ホストコンピュータ１０は，アドレス#00のデータData[3:0]=1010をリードする。これにより，強誘電体キャパシタにはデータに対応した電界方向に分極状態が生成される。図１９の右側には複製品判定回路内の信号配線A[3:0]のA3-A2間，A1-A0間の分極方向が矢印で示されている。
【００８８】
そして，工程S13で，ホストコンピュータ１０は，アドレス#01のデータData[3:0]=0110をリードする。このリード動作により，複製品判定回路内の信号配線A[3:0]にはデータData[3:0]=0110の信号が入力され，特に信号配線A3,A2間には工程S12とは逆の信号が印加され，信号配線A2は分極状態を反転しながら信号が立ち上がる。そのため，信号の立ち上がりが遅延する。
【００８９】
工程S13では，高速クロックCLK1がラッチ回路のクロックCLKとして供給され，早いタイミングｔ１で信号配線の信号がラッチされる。ラッチデータAL[3:0]は，リードデータData[3:0]=0110と異なり，AL[3:0]=0010になる。つまり，信号配線A2のラッチデータAL[2]=0が，リードデータData[2]=1と異なる。
【００９０】
図２０に移り，工程S14, S15で，上記の工程S12, S13と同じアドレスのデータがリードされる。但し，工程S15でのラッチ用のクロックCLKは，低速または立ち上がりエッジが遅いクロックCLK2が選択される。そのため，信号配線A2の信号の立ち上がりは遅延するが，ラッチ用のクロックCLK＝CLK2が，CLK1よりも遅いので，ラッチデータAL[3:0]はAL[3:0]=0110となる。つまり，信号配線A2のラッチデータAL[2]=1となり，リードデータData[2]=1と同じになる。
【００９１】
図２１に示されるように，工程S13での信号配線へのデータ入力のタイミングt0からラッチタイミングt1までの時間は，工程S15でのタイミングt0からラッチタイミングt1までの時間より短く，工程S13でのタイミングt1は，分極反転を伴う立ち上がり信号の遅延時間より早く，工程S15でのタイミングt1は，遅い。したがって，正規品の場合は，上記のラッチデータを得ることができるが，強誘電体キャパシタの特性が異なる複製品の場合は，上記とは異なるラッチデータを得ることになり，複製品を判別することができる。
【００９２】
図２２は，ホストコンピュータ１０によるLSI９が正規品か複製品かの判定動作（認証動作）を示す図である。また，図２３は，そのタイミングチャート図である。これらの図に示された工程S12',S13'は，図１９，図２０で示した工程S12, S13に対応する。また，図２２，図２３は，LSI９が，分極反転を伴う信号の立ち上がり遅延が小さい複製品の場合の例である。
【００９３】
工程S11a'，S11b'で，ホストコンピュータ１０は，アドレス#00,#01にデータData[3:0]=1010，0110を書き込む。次に，工程S12'で，ホストコンピュータ１０は，アドレス#00のデータData[3:0]=1010をメモリから読み出して，複製品判定回路の信号配線対にリードデータの信号を入力する。これにより，信号配線対間に接続されている強誘電体キャパシタの分極状態が形成される。
【００９４】
そして，工程S13'で，ホストコンピュータ１０は，アドレス#01のデータData[3:0]=0110をメモリから読み出して，複製品判定回路の信号配線対にリードデータの信号を入力する。これにより，分極状態を反転しながら信号配線A[2]の信号が立ち上がる。この信号の立ち上がりは，複製品であるので例えば遅延がなく，ラッチタイミングt1でラッチしたデータは，AL[3:0]=0110となる。つまり，信号配線A[2]のラッチデータAL[2]も１になる。その結果，ホストコンピュータ１０は，正規品ではなく複製品であると判定する。
【００９５】
［第３の実施の形態］
図２４は，第３の実施の形態における複製品判定回路ユニットの回路図である。第１の実施の形態の図８に対応する回路図である。図２４の複製品判定回路ユニット４は，４本の信号配線A[3:0]が入力され，４つのラッチデータがAL[3:0]が出力される。
【００９６】
そして，複製品判定回路ユニット４の具体的な構成は，入力端子W-Zに接続される４本の信号配線間にスイッチSW,強誘電体キャパシタFC,スイッチSWが設けられる。つまり，４組の入力端子対W/X，X/Y，Y/Z，Z/Wの間に，強誘電体キャパシタFCがそれぞれ設けられる。したがって，第１，第２の実施の形態のように，４本の信号配線に対して２つの強誘電体キャパシタFCが設けられる場合に比較すると，第３の実施の形態では，判定ビット数が増えることになり，判定精度を高めることができる。
【００９７】
図２５は，第３の実施の形態における複製品判定回路による判定動作を示すタイミングチャート図である。図２５には，正規品の場合と，複製品の場合とが示されている。複製品判定回路による判定動作は，以下の通り工程S21-S25を有する。
S21（図示せず）：ホストコンピュータが，メモリに分極発生用のデータData[3:0]=1010をアドレス#00に書き込む。
S22（図示せず）：ホストコンピュータが，メモリに認証用のデータData[3:0]=1101をアドレス#01に書き込む。
S23：ホストコンピュータが，メモリからアドレス#00のデータData[3:0]=1010を読み出し，複製品判定回路内の信号配線に入力して，４個の強誘電体キャパシタに分極状態を生成する。
S24：ホストコンピュータが，メモリからアドレス#01のデータData[3:0]=1101を読み出し，複製品判定回路内の信号配線に入力する。これによりラッチデータAL[3:0]を取得する。
S25：ホストコンピュータが，メモリから再びアドレス#01のデータData[3:0]=1101を読み出し，複製品判定回路内の信号配線に入力する。これによりラッチデータAL[3:0]を取得する。
そして，工程S24,S25でのラッチデータに基づいて，正規品か複製品かの判定を行う。
【００９８】
正規品の場合，工程S23で４つの分極状態が生成され，図２５には太い白矢印で示されている。そして，工程S24で，ホストコンピュータが，メモリからアドレス#01のデータData[3:0]=1101を読み出し，複製品判定回路内の信号配線に入力すると，信号配線A2/A1間と，A1/A0間とに分極状態を反転する信号が入力される。その結果，黒い矢印で示されるように分極反転が行われ，信号配線A2,A0が分極反転を伴う立ち上がり信号になり，遅延特性により，ラッチデータAL[3:0]=1000となり，信号配線A2,A0のラッチデータAL[2], AL[0]が読み出しデータと異なる。さらに，S24の工程により，４つの強誘電体キャパシタの分極状態が読み出しデータData[3:0]=1101に対応した状態にされる。
【００９９】
さらに，工程S25で，ホストコンピュータが，メモリから再びアドレス#01のデータData[3:0]=1101を読み出し，複製品判定回路内の信号配線に入力すると，いずれの信号配線間にも分極状態を反転する信号は入力されない。そのため，ラッチデータAL[3:0]=1101となり，リードデータData[3:0]=1101と同じになる。
【０１００】
工程S24, S25のラッチデータから，正規品であることが判定される。
【０１０１】
複製品の場合は，上記の工程S24で分極反転を伴うデータ信号が入力されるが，配線信号間には強誘電体キャパシタが設けられていないか，若しくは分極反転を伴っても信号の立ち上がり特性が遅延することはない。その結果，ラッチデータはAL[3:0]=1101と，リードデータと同じなる。また，工程S25でもラッチデータはAL[3:0]=1101と，リードデータと同じなる。
【０１０２】
したがって，工程S24, S25のラッチデータから，複製品であると判定される。
【０１０３】
上記の判定動作で，アドレス#01に書き込む認証用のデータをData[3:0]=0101とすることもできる。その場合は，工程S24では，４つの強誘電体キャパシタに分極反転を生じさせるデータ信号が４つの信号配線に入力される。したがって，ラッチデータはAL[3:0]=0000となり，ラッチデータAL[2], AL[0]がリードデータと異なる。したがって，上記の判定動作と同様に，２ビットによる判定が可能になる。
【０１０４】
図２６は，第１の実施の形態の例に，上記の工程S21-S24を行った場合のタイミングチャート図である。この場合は，ラッチデータAL[0]だけがリードデータと異なり，判定に利用される。ただし，アドレス#00のデータを1010にし，アドレス#01のデータを0101とすれば，ラッチデータAL[2], AL[0]がリードデータと異なり，判定に利用できる。
【０１０５】
第３の実施の形態における複製品判定回路において，第２の実施の形態の判定動作と同様に，例えばデータ1010をリードして強誘電体キャパシタに分極状態を形成し，その後データ0101をリードして全強誘電体キャパシタを反転しながら立ち上がり信号を高速クロックのエッジでラッチし，再度，最初のデータ1010をリードして分極状態を形成し，その後データ0101をリードして強誘電体キャパシタを反転しながら立ち上がり信号を低速クロックのエッジでラッチするようにしてもよい。但し，この場合は立ち上がり信号は２つの強誘電体キャパシタを反転しながら立ち上がるので遅延量がより大きくなる。
【０１０６】
［第４の実施の形態］
図２７は，第４の実施の形態における複製品判定動作に使用するメモリに書き込まれるデータ例を示す図である。第４の実施の形態では，メモリ内の複数のアドレスにそれぞれランダムなデータを書き込んでおく。図２７の例では，４ビットのアドレス（１６アドレス）に対するそれぞれ８ビットのライトデータA[7:0]が示されている。アドレス#0000に分極用のデータが書き込まれ，アドレス#0001-1111に認証用のデータが書き込まれる。
【０１０７】
そして，メモリの８ビットのデータ出力端子が，複製品判定回路の８本の信号配線に接続され，８本の信号配線の４つの信号配線対に強誘電体キャパシタが設けられているものとする。
【０１０８】
図２８（１）の複製品判定動作では，ホストコンピュータが，次の動作を行う。
S31：図２７に示されたデータをメモリに書き込む。アドレス#0000のデータは10101010と全ての強誘電体キャパシタを分極状態にするデータであるが，それ以外のアドレスのデータはアトランダムである。
S32：メモリからアドレス#0000の分極用データを読み出し，複製品判定回路内の強誘電体キャパシタに分極状態を生成する。
S33：アドレス#0001の認証用データを読み出し，ラッチデータAL[7:0]を取得する。
S34：再度，同じアドレスの認証用データを読み出し，ラッチデータAL[7:0]を取得する。
S35：アドレスを１つインクリメントする。
上記の工程S33，S34，S35をアドレス#1111まで繰り返す。
【０１０９】
図２８は，第４の実施の形態における複製品判定動作を行った場合の各アドレスでの工程S33でのラッチデータALを示す図である。図２８（１）には，上記のアドレス#0000〜#1111に対する動作を行った場合の工程S33でのラッチデータALが示されている。工程S34でのラッチデータAL[7:0]は，分極反転を伴わないので，全て図２７に示されたリードデータA[7:0]と同じになる。
【０１１０】
図中，分極反転を伴うリードデータが供給された場合に，強誘電体キャパシタによる遅延により，ラッチデータが１ではなく，０になったものを，太枠で囲んでいる。たとえば，アドレス#0000をリードして分極状態を形成した後に，アドレス#0001をリードすると，図２７に示されるとおり，データA[1:0]に対する信号配線対の強誘電体キャパシタは分極反転される。したがって，データA[0]による信号の立ち上がりは遅延する。そのため，ラッチデータAL[0]=0となる。アドレス#0010のリードデータでは強誘電体キャパシタの分極反転はなく，全てのラッチデータALがリードデータAと同じである。そして，アドレス#0011のリードを行うと，リードデータA[5:4], A[3:2], A[1:0]が，直前に強誘電体キャパシタを分極状態にしたデータと反転するデータであるので，分極反転が生じる。その結果，ラッチデータAL[4], A[2], A[1]は，リードデータと異なっている。
【０１１１】
この判定動作によれば，図２８（１）に太枠で示したリードデータと異なるラッチデータが全て一致した場合に，正規品と判定され，１つでも不一致の場合は複製品と判定される。認証に利用できるビット数が多くなり，判定精度が高くなる。
【０１１２】
図２８（２）の判定動作では，上記の工程S31，S32で書込を行った後，工程S33でアドレス#0001のデータをリードした後，アドレスをインクリメントせずに，#1111にしてデータをリードした例である。アドレス#1111のラッチデータAL[7:0]は，図２８（１）のラッチデータとAL[7]が異なっている。つまり，直前のリードデータによる分極状態が反転されるか否かにより，工程S34でのラッチデータが異なる。
【０１１３】
このように，多数のアドレスに予めデータを書き込んでおいて，リード動作のアドレスを任意の順番にすることで，ラッチされるデータを異ならせることができる。よって，このリード動作のアドレスの順番も認証鍵の機能を有することになり，ライトデータとリードのアドレス順とにより，複製品を検出する精度を高めることができる。
【０１１４】
［第５の実施の形態］
図２９は，第５の実施の形態における複製品判定回路付きＬＳＩとホストコンピュータとを示す図である。この複製品判定回路付きＬＳＩ９は，論理回路２とメモリ１とを有し，ホストコンピュータ１０に接続されて，所定の機能を発揮する。そして，このＬＳＩ９には，複製品判定回路３が設けられ，ホストコンピュータ１０に直接接続されている。すなわち，ホストコンピュータ１０は，複製品判定回路３の信号配線対に対してデータA[N:0]を入力し，その入力から所定のタイミングでクロックCLKに応答してラッチされた信号配線対のラッチデータAL[N:0]を複製品判定回路３から取得する。データA[N:0]とクロックCLKを制御することで，第１〜第４の実施の形態と同様の複製品反転（認証）動作を行うことができる。
【０１１５】
第５の実施の形態の場合に，複製LSIの複製品判定回路３内には，正規品とは異なる特性の強誘電体キャパシタが形成されるか，若しくは強誘電体キャパシタが形成されないので，ホストコンピュータ１０が，その複製品判定回路３に対して，前述の実施の形態で説明した判定動作を直接行うことで，正規品か複製品かの判定を行うことができる。
【０１１６】
以上の通り，本実施の形態によれば，複製品判定回路を判定対象のLSIに内蔵させ，複製品判定回路の各信号配線に，分極形成用のデータ信号と，認証用のデータ信号とを入力し，所定のタイミングでのラッチデータを分析することで，LSIが正規品か複製品かを判別することができる。強誘電体キャパシタまでLSIの写真図面から再現することは容易でないからである。
【０１１７】
以上の実施の形態をまとめると，次の付記のとおりである。
【０１１８】
（付記１）
判定対象の集積回路装置に内蔵される複製品判定回路であって，
信号が入力される配線対と，
前記配線対の間に設けられた強誘電体キャパシタとを有し，
前記配線対に前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号が入力されて前記強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，前記配線対に前記第１の信号とは電位が逆である第２の信号が入力され，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【０１１９】
（付記２）
付記１において，
前記第１の信号による分極状態形成後において，前記第２の信号が入力された後の所定のタイミングでの前記配線対の信号と，さらに，その後再び前記第２の信号が入力された後の前記所定のタイミングでの前記配線対の信号とに基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【０１２０】
（付記３）
付記２において，
前記所定のタイミングは，前記強誘電体キャパシタの前記分極状態を反転する前記配線対の信号の切り替り遅延時間より短く，前記分極状態を反転しない前記配線対の信号の切り替り遅延時間より長い複製品判定回路。
【０１２１】
（付記４）
付記１において，
前記第１の信号による分極状態形成後において，前記第２の信号が入力された後の第１及び第２のタイミングそれぞれでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【０１２２】
（付記５）
付記４において，
前記第１のタイミングは，前記強誘電体キャパシタの前記分極状態を反転する前記配線対の信号の切り替り遅延時間より短く，前記第２のタイミングは，前記切り替り遅延時間より長い複製品判定回路。
【０１２３】
（付記６）
判定対象の集積回路装置に内蔵される複製品判定回路であって，
信号が入力される複数組の配線対と，
前記複数組の配線対の間にそれぞれ設けられた複数の強誘電体キャパシタとを有し，
前記複数組の配線対それぞれに前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号が入力されて前記複数の強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，前記複数組の配線対のうち第１の配線対に前記第１の信号とは電位が逆である第２の信号が入力され，第２の配線対に前記第１の信号と電位が同じである第３の信号が入力され，当該入力後の所定のタイミングでの前記第１，第２の配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定回路。
【０１２４】
（付記７）
付記６において，
前記所定のタイミングは，前記強誘電体キャパシタの前記分極状態を反転する前記配線対の信号の切り替り遅延時間より短く，前記分極状態を反転しない前記配線対の信号の切り替り遅延時間より長い複製品判定回路。
【０１２５】
（付記８）
所定の機能を有する論理回路と，
データ出力端子を有するメモリと，
前記メモリのデータ出力端子に接続されデータ出力信号が入力される配線対と，前記配線対の間に設けられた強誘電体キャパシタとを有する複製品判定回路とを有し，
前記メモリから読み出される第１のデータに対応して第１の配線の電位に比べて第２の配線の電位が高い第１の信号が前記配線対に入力されて前記強誘電体キャパシタに前記第１の信号に対応する分極状態が形成され，その後，前記メモリから読み出される前記第１のデータと逆の第２のデータに対応して前記第１の信号と電位が逆である第２の信号が前記配線対に入力され，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる集積回路装置。
【０１２６】
（付記９）
付記８において，
前記メモリ内の複数のアドレスに少なくとも前記第１のデータを含む第３のデータと，前記第２のデータを含む複数の第４のデータとが書き込まれ，
前記メモリから第３のデータが読み出された後，前記複数の第４のデータを任意のアドレス順に連続して読み出して，前記複数の第４のデータに対応する信号の前記所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる集積回路装置。
【０１２７】
（付記１０）
判定対象の集積回路装置に内蔵される複製品判定回路であって，信号が入力される配線対と，前記配線対の間に設けられた強誘電体キャパシタとを有する複製品判定回路を内蔵する前記集積回路装置の複製品判定方法であって，
前記配線対に前記配線対の第１の配線の電位に比べて第２の配線の電位が高い第１の信号を入力して前記強誘電体キャパシタに前記第１の信号に対応する分極状態を形成する分極状態形成工程と，
前記分極形成工程の後，前記配線対に前記第１の信号とは電位が逆である第２の信号を入力し，当該入力後の所定のタイミングでの前記配線対の信号に基づいて，正規品か複製品かの判定を行う判定工程とを有する複製品判定方法。
【０１２８】
（付記１１）
付記１０において，
前記判定工程において，前記第２の信号を入力した後の所定のタイミングでの前記配線対の信号と，さらに，その後再び前記第２の信号を入力した後の前記所定のタイミングでの前記配線対の信号とに基づいて，正規品か複製品かの判定を行う複製品判定方法。
【０１２９】
（付記１２）
付記１１において，
前記所定のタイミングは，前記強誘電体キャパシタの前記分極状態を反転する前記配線対の信号の切り替り遅延時間より短く，前記分極状態を反転しない前記配線対の信号の切り替り遅延時間より長い複製品判定方法。
【０１３０】
（付記１３）
付記１０において，
前記判定工程において，前記第２の信号が入力された後の第１および第２のタイミングそれぞれでの前記配線対の信号に基づいて，正規品か複製品かの判定が行われる複製品判定方法。
【０１３１】
（付記１４）
付記１３において，
前記第１のタイミングは，前記強誘電体キャパシタの前記分極状態を反転する前記配線対の信号の切り替り遅延時間より短く，前記第２のタイミングは，前記切り替り遅延時間より長い複製品判定方法。
【符号の説明】
【０１３２】
A, B：信号配線対
FC：強誘電体キャパシタ
FF：ラッチ回路
AL：ラッチ信号
CLK：タイミングクロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２９】
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【図２８】
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