(57)【要約】【課題】回路規模を増大させることなく、Ａ／Ｄ変換器の故障診断の精度を向上させる。【解決手段】アナログ／デジタル変換器８０は、アナログ入力電圧が入力される入力端子８１と、デジタル／アナログ変換部８２と、アナログ入力電圧とデジタル／アナログ変換部８２の出力電圧とを比較するコンパレータ８３と、コンパレータから出力される変換結果を格納する逐次比較レジスタ（ＳＡＲ）８４と、逐次比較レジスタ８４が保持する変換結果へ所定の値を加算及び減算した加算デジタルデータ及び減算デジタルデータを生成する生成部８５と、デジタル／アナログ変換部８２が加算デジタルデータ及び減算デジタルデータを変換した各出力レベルと、アナログ入力電圧とを比較した結果を用いて故障が発生しているか否かを判定する判定部８６と、を備える。【選択図】図１
2014090362.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力電圧が入力される入力端子と、
デジタル／アナログ変換部と、
前記アナログ入力電圧と前記デジタル／アナログ変換部の出力電圧とを比較するコンパレータと、
前記コンパレータから出力される変換結果を格納する逐次比較レジスタと、
前記逐次比較レジスタが保持する前記変換結果へ所定の値を加算及び減算した加算デジタルデータ及び減算デジタルデータを生成する生成部と、
前記デジタル／アナログ変換部が前記加算デジタルデータ及び減算デジタルデータを変換した各出力レベルと、前記アナログ入力電圧とを比較した結果を用いて故障が発生しているか否かを判定する判定部と、を備えるアナログ／デジタル変換器。
【請求項２】
前記判定部は、前記アナログ入力電圧が、前記加算デジタルデータを変換した第１出力レベルより低く、前記減算デジタルデータを変換した第２出力レベルより大きい場合には故障無と判定し、他の場合には故障有と判定する請求項１記載のアナログ／デジタル変換器。
【請求項３】
前記デジタル／アナログ変換部は、前記加算デジタルデータ及び前記減算デジタルデータを変換した前記第１出力レベル及び前記第２出力レベルを前記コンパレータへ出力し、
前記コンパレータは、前記アナログ入力電圧と、前記第１出力レベルとを比較した第１比較結果と、前記アナログ入力電圧と前記第２出力レベルとを比較した第２比較結果とを前記判定部へ出力し、
前記判定部は、前記第１比較結果及び前記第２比較結果に基づいて故障の有無を判定する請求項２記載のアナログ／デジタル変換器。
【請求項４】
前記所定の値を格納する設定部を、さらに備える請求項１記載のアナログ／デジタル変換器。
【請求項５】
前記所定の値は、当該Ａ／Ｄ変換器の総合誤差以上のデジタル値である請求項１記載のアナログ／デジタル変換器。
【請求項６】
前記総合誤差は、ユーザの使用環境によって変化する値であり、アナログデジタル変換するビット数、供給される電圧、及び、アナログデジタル変換のオプション機能を使用するか否かのうちの少なくともいずれかに応じて変化する値である請求項５記載のアナログ／デジタル変換器。
【請求項７】
前記コンパレータは、アナログデータをデジタルデータへ変換するときに、変換するビット数に加え、さらに２回の比較を実施する請求項１記載のアナログ／デジタル変換器。
【請求項８】
前記コンパレータは、前記変換するビット数の回数の比較を繰り返した後、前記加算デジタルデータ及び減算デジタルデータを変換した出力レベルと前記アナログ入力電圧とを比較する請求項１記載のアナログ／デジタル変換器。
【請求項９】
前記デジタル／アナログ変換部は、
デジタル／アナログ変換器と、
前記デジタル／アナログ変換器へ、逐次比較レジスタが保持する前記変換結果、前記加算デジタルデータ、及び前記減算デジタルデータのうちの一つを出力する入力値制御回路と、を有する請求項１記載のアナログ／デジタル変換器。
【請求項１０】
前記入力値制御回路は、変換するビットの回数、前記変換結果を出力した後、前記加算デジタルデータ及び前記減算デジタルデータを順番に出力するように構成されている請求項９記載のアナログ／デジタル変換器。
【請求項１１】
前記判定部は、前記アナログ入力電圧をデジタルデータに変換する毎に、故障が発生しているか否かを判定する請求項１記載のアナログ／デジタル変換器。
【請求項１２】
コンパレータと、デジタル／アナログ変換器とを少なくとも有するアナログ／デジタル変換器の自己診断方法であって、
前記アナログ／デジタル変換器がアナログ入力電圧をデジタルデータへ変換し、
前記変換されたデジタルデータへ、所定の値を加算した加算デジタルデータと、前記所定の値を減算した減算デジタルデータとを生成し、
前記コンパレータが、前記デジタル／アナログ変換器によって前記加算デジタルデータ及び前記減算デジタルデータをアナログデータに変換した各出力レベルと、前記アナログ入力電圧とを比較し、
比較した結果を用いて故障が発生しているか否かを判定する、アナログ／デジタル変換器の自己診断方法。
【請求項１３】
前記故障が発生しているか否かの判定は、前記アナログ入力電圧が、前記加算デジタルデータを変換した第１出力レベルより低く、前記減算デジタルデータを変換した第２出力レベルより大きい場合には故障無と判定し、他の場合には故障有と判定する請求項１２記載のアナログ／デジタル変換器の自己診断方法。
【請求項１４】
前記デジタル／アナログ変換部が、前記変換結果、前記加算デジタルデータ、及び前記減算デジタルデータのうちの一つを出力するタイミングを制御する請求項１２記載のアナログ／デジタル変換器の自己診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＡ／Ｄ変換器（アナログデジタルコンバータ）に関し、例えば、車載制御を実施するような高い安全性を必要とするＭｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ（以降、ＭＣＵと記載）等に搭載するＡ／Ｄ変換器の自己診断の技術に関する。
【背景技術】
【０００２】
近年の自動車は、様々な機能を有しており、これらの機能を実現するための車載システムを搭載している。しかし、自動車における故障の発生は人命に関わってくるため、車載システムには高信頼性が強く求められている。
このような車載システムには、多数のアナログ出力センサが搭載されており、その出力値を利用して、システム制御を実施している。例えば、エアバッグでは加速度や圧力などをアナログ出力センサによりアナログ信号に変換しＭＣＵに入力する。ＭＣＵは、入力されたアナログ信号を定期的にＡＤ（アナログ‐デジタル）変換し、ＡＤ変換結果に応じて衝突事故が起こったかを判定する。
上述したエアバッグの例のように、アナログ出力センサが出力するアナログ電圧は、ＭＣＵ搭載のＡ／Ｄ変換器を使用し、デジタルデータとして取得することが一般的である。ゆえに、車載システムにおいて、Ａ／Ｄ変換器の故障は、システムに致命的なエラーを発生させる可能性があるため、Ａ／Ｄ変換器に対して確実に故障検出を行うことが要求される。
【０００３】
Ａ／Ｄ変換器は、逐次比較型が広く用いられている。逐次比較型のＡ／Ｄ変換器は、Ｄ／Ａ変換器を備えており、アナログ入力信号とＤ／Ａ変換器のフィードバック信号を１ｂｉｔずつ比較して変換を行うものである。すなわち、Ｄ／Ａ変換器が故障していると、Ａ／Ｄ変換器は正しいＡ／Ｄ変換結果を出力しないため、システム全体として正しく動作できない。
【０００４】
特許文献１にＤ／Ａ変換器の故障を検出する技術が開示されている。特許文献１の技術では、まず、Ｄ／Ａ変換器から出力する所望のアナログ電圧に相当するデジタルデータを自己診断対象のＤ／Ａ変換器に入力し、Ｄ／Ａ変換器が出力するアナログ電圧を、ＭＣＵに搭載しているＡ／Ｄ変換器でＡＤ変換する。そして、得られたデジタルデータを自己診断対象のＤ／Ａ変換器に入力したデジタルデータと比較して差分が妥当であるかを確認する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−７１４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、Ａ／Ｄ変換器に内蔵するＤ／Ａ変換器を故障診断に用いる。この場合、Ａ／Ｄ変換器が通常のＡＤ変換を実施している時にＤ／Ａ変換器を用いて故障を診断することができない。加えて、Ａ／Ｄ変換器が通常のＡＤ変換を実施している時にＤ／Ａ変換器を用いて故障を診断する場合、Ａ／Ｄ変換器とは別の故障診断専用のＡ／Ｄ変換器が必要となるため、回路規模が増大する。
【０００７】
発明者らは、回路規模を増大させることなく、Ａ／Ｄ変換器の故障診断の精度を向上させる技術を発見した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施形態によれば、アナログ／デジタル変換器及び、アナログ／デジタル変換器の自己診断方法は、アナログ入力電圧をデジタルデータへ変換し、変換されたデジタルデータへ、所定の値を加算した加算デジタルデータと、所定の値を減算した減算デジタルデータとを生成する。そして、デジタル／アナログ変換器がアナログデータに変換した各出力レベルと、アナログ入力電圧とを比較した結果を用いて故障が発生しているか否かを判定する。
【発明の効果】
【０００９】
一実施形態によれば、回路規模を増大させることなく、Ａ／Ｄ変換器の故障診断の精度を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態のＡ／Ｄ変換器の構成例を示すブロック図である。
【図２】実施形態１のＡ／Ｄ変換器の自己診断システムの構成例を示すブロック図である。
【図３】図２の実施形態１のＡ／Ｄ変換器自己診断システムにおける動作例を示すタイミングチャートである。
【図４】実施形態１のＤ／Ａ変換器が正常である場合の動作例を示すための動作説明図である。
【図５】実施形態１のＤ／Ａ変換器がＯＰＥＮ故障しているスイッチを使用する場合の動作例を示すための動作説明図である。
【図６】実施形態１のＤ／Ａ変換器がＯＰＥＮ故障しているがＯＰＥＮ故障のスイッチを使用しない場合の動作例を示すための動作説明図である。
【図７】特許文献１に記載のＤ／Ａ変換器故障診断機能を搭載した半導体集積回路の構成を示すブロック図である。
【図８】実施形態２のＡ／Ｄ変換器をコンピュータ装置に搭載する構成例を示すブロック図である。
【図９】実施形態２のＡ／Ｄ変換器の自己診断システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下、実施形態について、図面を参照しながら説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。各図面において同一の構成または機能を有する構成要素および相当部分には、同一の符号を付し、その説明は省略する。
【００１２】
＊発明の概要
一実施形態のＡ／Ｄ変換器は、アナログ入力電圧とＤ／Ａ変換器の出力電圧とを比較するコンパレータを備える逐次比較型のＡ／Ｄ変換器である。Ａ／Ｄ変換器は、コンパレータから出力される変換結果を逐次比較レジスタに格納し、変換結果に対して、所定の値（デジタルデータα、デジタルデータαの値はゼロ以上の数値）を加算及び減算したデジタルデータを生成する。コンパレータにて、デジタルデータαを加算及び減算したデジタルデータに応じたＤ／Ａ変換器の出力レベルと、アナログ入力電圧とを比較した結果によって故障診断を行う。デジタルデータαは、あらかじめ設定し保持される値である。図１に、一実施形態のＡ／Ｄ変換器８０の構成例を示す。
【００１３】
Ａ／Ｄ変換器８０は、アナログ入力電圧が入力される入力端子８１、デジタル／アナログ変換部（Ｄ／Ａ変換部）８２、コンパレータ８３、逐次比較レジスタ（ＳＡＲ）８４、生成部８５、及び判定部８６を備える。
コンパレータ８３は、アナログ入力電圧とＤ／Ａ変換部の出力電圧とを比較する。
逐次比較レジスタ８４は、コンパレータ８３から出力される変換結果を格納する。逐次比較レジスタ８４は、変換結果を、Ｄ／Ａ変換部８２及び生成部８５へ出力するように構成される。
生成部８５は、逐次比較レジスタ８４が保持する変換結果へデジタルデータαを加算した加算デジタルデータ、及び変換結果からデジタルデータαを減算した減算デジタルデータを生成する。
【００１４】
判定部８６は、Ｄ／Ａ変換部８２が加算デジタルデータ及び減算デジタルデータを変換した出力レベルと、アナログ入力電圧とを比較し、比較結果を用いて故障が発生しているか否かを判定する。具体的には、判定部８６は、Ｄ／Ａ変換部８２が加算デジタルデータを変換した第１出力レベルと、アナログ入力電圧とを比較した第１比較結果と、Ｄ／Ａ変換部８２が減算デジタルデータを変換した第２出力レベルと、アナログ入力電圧とを比較した第２比較結果とを用いて判定する。
Ａ／Ｄ変換器８０は、判定部８６に第１及び第２比較結果を得られるように構成される。具体的には、まず、Ａ／Ｄ変換器８０は、生成部８５が生成する加算デジタルデータ及び減算デジタルデータをＤ／Ａ変換部８２へ出力する。次に、Ｄ／Ａ変換部８２は、加算デジタルデータ及び減算デジタルデータを変換した第１出力レベル及び第２出力レベルを、所定のタイミングにおいてコンパレータ８３へ出力する。そして、Ａ／Ｄ変換器８０は、コンパレータ８３が、アナログ入力電圧と、第１出力レベルとを比較した第１比較結果と、アナログ入力電圧と第２出力レベルとを比較した第２比較結果とを、判定部８６へ出力するように構成される。判定部８６は、コンパレータ８３から第１比較結果及び第２比較結果が出力されると、故障であるか否かを判定し結果を出力するように構成される。
【００１５】
一実施形態の故障診断は、コンパレータ８３の比較結果が、変換結果へデジタルデータαを加算した場合にアナログ入力電圧の方が小さい、且つ変換結果からデジタルデータαを減算した場合にアナログ入力電圧の方が大きいと、Ａ／Ｄ変換器８０が正常であると判定する。具体的には、判定部８６は、アナログ入力電圧が、加算デジタルデータを変換した第１出力レベルより低く、減算デジタルデータを変換した第２出力レベルより大きい場合には故障無と判定する。一方、判定部８６はその他の場合、即ち、アナログ入力電圧が、第１出力レベル以上と、第２出力レベル以下とのいずれかである場合には故障有と判定する。
上述した構成によって故障診断を実現するため、Ａ／Ｄ変換器８０自身で１回のＡ／Ｄ変換毎に常時故障診断が可能となる。
【００１６】
なお、図１において、Ａ／Ｄ変換器８０は、デジタルデータαを生成部８５が保持するように構成されていてもよいし、デジタルデータαを保持するレジスタを備えていてもよい。加えて、Ａ／Ｄ変換器８０は、デジタルデータαを外部から変更できるように構成されていてもよい。
また、デジタルデータαは、ユーザが可変設定する値である。デジタルデータαは、Ａ／Ｄ変換器８０の総合誤差に基づいて設定する必要がある。Ａ／Ｄ変換器８０の総合誤差は、ユーザの使用環境によって変化する値である。ユーザの使用環境に影響する要素には、ＡＤ変換ビット数（例えば、１２ｂｉｔ変換モード／１０ｂｉｔ変換モード）、Ａ／Ｄ変換器８０に供給される電圧（ＡＤ基準電圧：ＡｎＶＲＥＦ）、ＡＤ変換のオプション機能（チャネルサンプルホールド機能）の使用有／無、などが含まれる。
図１を参照して一実施形態のＡ／Ｄ変換器８０の概要を説明した。各実施形態では、Ａ／Ｄ変換器８０の具体的な回路構成等を含む構成例を説明する。
【００１７】
実施形態１
＊  実施形態１の構成
図２は、実施形態１の逐次比較型のＡ／Ｄ変換器の構成例を示すブロック図である。
Ａ／Ｄ変換器１００は、アナログ入力端子（以下適宜、「ＡＮＩ」と記載する）１、Ｄ／Ａ変換器２、コンパレータ３、ＳＡＲレジスタ（ＳＡＲ）４、α設定レジスタ５、入力値制御回路（Ｄ／Ａ変換器入力値制御回路）６、ＳＡＲ＋α生成回路７、ＳＡＲ−α生成回路８、ＳＡＲ＋α比較結果レジスタ９、ＳＡＲ−α比較結果レジスタ１０、及び期待値判定回路１１を備える。
【００１８】
コンパレータ３は、アナログ入力端子１に入力された電圧とＤ／Ａ変換器２から出力されるアナログ電圧とを比較する。
ＳＡＲレジスタ４は、逐次比較方式で行った結果を格納する。
α設定レジスタ５は、ＳＡＲレジスタ４に格納されたデータに加算・減算するデジタルデータαを保持する。
入力値制御回路６は、Ｄ／Ａ変換器２に出力するデジタルデータを選択する。
ＳＡＲ＋α生成回路７は、ＳＡＲレジスタ４に格納されたデータにデジタルデータαを加算したデジタルデータＳＡＲ＋α（加算デジタルデータ）を入力値制御回路６に出力する。
ＳＡＲ−α生成回路８は、ＳＡＲレジスタ４に格納されたデータからデジタルデータαを減算したデジタルデータＳＡＲ−α（減算デジタルデータ）を入力値制御回路６に出力する。
【００１９】
ＳＡＲ＋α比較結果レジスタ９は、ＡＮＩ１に入力された電圧とデジタルデータＳＡＲ＋αをＤ／Ａ変換器２でＤＡ変換したアナログ電圧をコンパレータ３で比較した結果（ＳＡＲ＋α比較結果、第１比較結果）を格納する。
ＳＡＲ−α比較結果レジスタ１０は、ＡＮＩ１に入力された電圧とデジタルデータＳＡＲ−αをＤ／Ａ変換器２でＤＡ変換したアナログ電圧をコンパレータ３で比較した結果（ＳＡＲ−α比較結果、第２比較結果）を格納する。
期待値判定回路１１は、ＳＡＲ＋α比較結果とＳＡＲ−α比較結果とが、期待値であるか否かを判定する。期待値は、ＳＡＲ−α比較結果が「ＡＮＩ１に入力された電圧はデジタルデータＳＡＲ＋αをＤ／Ａ変換器２でＤＡ変換したアナログ電圧よりも小さい」、ＳＡＲ−α比較結果が「ＡＮＩ１に入力された電圧はデジタルデータＳＡＲ−αをＤ／Ａ変換器２でＤＡ変換したアナログ電圧よりも大きい」というものである。
デジタルデータαは、Ａ／Ｄ変換器の特性である総合誤差以上の値で、ユーザが許容できる誤差として設定される。例えば、Ａ／Ｄ変換器１００の総合誤差が±１ＬＳＢの場合、α＝２を設定する。
【００２０】
また、Ａ／Ｄ変換器１００は、図１のＡ／Ｄ変換器８０の構成要素と次のように対応づけられる。Ｄ／Ａ変換器２及び入力値制御回路６がＤ／Ａ変換部１８２を構成し、Ｄ／Ａ変換部８２に相当する。α設定レジスタ５、ＳＡＲ＋α生成回路７、及びＳＡＲ−α生成回路８が生成部１８５を構成し、生成部８５に相当する。ＳＡＲ＋α比較結果レジスタ９、ＳＡＲ−α比較結果レジスタ１０、及び期待値判定回路１１が判定部１８６を構成し、判定部８６に相当する。
ＳＡＲ＋α生成回路７は、α加算生成回路、または第１生成回路ともいう。ＳＡＲ−α生成回路８は、α減算生成回路、または第２生成回路ともいう。ＳＡＲ＋α比較結果レジスタ９は、ＳＡＲ＋α比較結果格納レジスタ、α加算比較結果レジスタ、または第１比較結果レジスタともいう。ＳＡＲ−α比較結果レジスタ１０は、ＳＡＲ−α比較結果格納レジスタ、α減算比較結果レジスタ、または第２比較結果レジスタともいう。
【００２１】
＊  実施形態１の動作又は製造方法等
図３は、図２の本実施形態のＡ／Ｄ変換器１００の動作例を示すタイミングチャートである。図３では、Ａ／Ｄ変換器１００が、アナログ入力の１回のサンプリング電圧に対してＡＤ変換を実施し、その変換結果の故障診断を実施する動作例を示している。また、以下の説明において、Ａ／Ｄ変換器１００は、４ｂｉｔの逐次比較型であるものとする。また更に、α設定レジスタ５のデジタルデータ値も説明の簡単化のためα＝１としている。先ず、図２を参照しながら、図３を用いてＡ／Ｄ変換器１００の基本動作について説明する。
【００２２】
期間ｔ１：
Ａ／Ｄ変換器１００は、ＡＤ変換トリガを受け付ける。ここでＡＤ変換トリガとは、例えばＭＣＵに内蔵するインターバルタイマからの定期的なＡＤ変換要求信号である。
【００２３】
期間ｔ２：
逐次比較型のＡＤ変換を行うため、Ａ／Ｄ変換器１００は、ＡＮＩ１から入力するアナログ電圧のサンプリングを行う。
【００２４】
期間ｔ３：
Ａ／Ｄ変換器１００は、まず、入力値制御回路６が出力する出力データをＤ／Ａ変換器２でＤＡ変換する。次に、Ｄ／Ａ変換器２から出力されるアナログ電圧と、期間ｔ２でサンプリングしたＡＮＩ１に印加されているアナログ電圧との比較をコンパレータ３で行う。このとき、Ａ／Ｄ変換器１００は、４ｂｉｔの逐次変換型であるため、この動作を１回目の比較から４回目の比較まで４回繰り返す（４ｂｉｔ逐次比較型ＡＤ変換）。
Ａ／Ｄ変換器１００は、このＡＤ変換によって得られたＡＤ変換結果のデータをＳＡＲレジスタ４に格納する。
【００２５】
期間ｔ４：
Ａ／Ｄ変換器１００は、ＳＡＲ＋α生成回路７がＳＡＲレジスタ４に格納されているデータに対して、α設定レジスタ５で設定したデジタルデータαを加算したデジタルデータＳＡＲ＋αを、入力値制御回路６に入力する。そして、コンパレータ３においてＤ／Ａ変換器２から出力されたアナログ電圧と、ＡＮＩ１に印加されている電圧との比較を行い、その結果をＳＡＲ＋α比較結果レジスタ９に格納する。
【００２６】
期間ｔ５：
Ａ／Ｄ変換器１００は、ＳＡＲ−α生成回路８がＳＡＲレジスタ４に格納されているデータに対して、α設定レジスタ５で設定したデジタルデータαを減算したデジタルデータＳＡＲ−αを、入力値制御回路６に入力する。そして、コンパレータ３においてＤ／Ａ変換器２から出力されたアナログ電圧と、ＡＮＩ１に印加されている電圧との比較を行い、その結果をＳＡＲ−α比較結果レジスタ１０に格納する。
【００２７】
期間ｔ６：
Ａ／Ｄ変換器１００は、ＳＡＲ＋α比較結果レジスタ９及びＳＡＲ−α比較結果レジスタ１０に期待値が格納されているかを期待値判定回路１１で判定する。具体的には、期待値判定回路１１は、ＳＡＲ＋α比較結果レジスタ９に「ＡＮＩ１に入力された電圧はデジタルデータＳＡＲ＋αをＤ／Ａ変換器２でＤＡ変換したアナログ電圧よりも小さい」という結果が格納されているかを判定する。また、期待値判定回路１１は、ＳＡＲ−α比較結果レジスタ１０に「ＡＮＩ１に入力された電圧はデジタルデータＳＡＲ−αをＤ／Ａ変換器２でＤＡ変換したアナログ電圧よりも大きい」という結果が格納されているかを判定する。Ａ／Ｄ変換器１００は、期待どおりの結果が得られていなければＳＡＲレジスタ４に格納されているＡＤ変換結果は正しくないと判定し、期待値判定回路１１が故障検出信号を出力する。
【００２８】
例えば、Ａ／Ｄ変換器１００は、ＡＤ変換トリガを受け付けた後、Ａ／Ｄ変換器１００のクロックに同期して期間をカウントするカウンタを有する。カウンタの値は、期間ｔ１ではゼロ、期間ｔ２では１、期間ｔ３では２〜５、期間ｔ４では６、期間ｔ５では７、期間ｔ６では８のように設定する。入力値制御回路６は、カウンタの値によって、ＳＡＲレジスタ４、ＳＡＲ＋α生成回路７、及びＳＡＲ−α生成回路８のうちの一つのデータを選択し、選択したデータをＤ／Ａ変換器２へ出力するように構成される。具体的には、入力値制御回路６は、カウンタの値が２〜５であると、期間ｔ３であるため、Ａ／Ｄ変換器１００の逐次変換型のビット数（ここでは４回）ＳＡＲレジスタ４が保持するデータを出力する。その後、入力値制御回路６は、カウンタの値が６になると、期間ｔ４であるため、ＳＡＲ＋α生成回路７が保持するデータを出力し、続いて、カウンタの値が７になると、期間ｔ５であるため、ＳＡＲ−α生成回路８が保持するデータを出力する。
加えて、ＳＡＲ＋α比較結果レジスタ９及びＳＡＲ−α比較結果レジスタ１０は、上述したカウンタの値に応じて、期間ｔ４またはｔ５にコンパレータ３から出力される判定結果を適切に保持するように構成される。
【００２９】
また、Ａ／Ｄ変換器１００は、ＡＤ変換開始からのクロック数をカウントして、動作を制御するように構成されていてもよい。例えば、Ａ／Ｄ変換器１００は、１回のＡＤ変換にかかるクロック数（カウンタカウント数）が定められており、そのカウント数に応じて制御動作を決める。例えば、変換トリガ受付からサンプリングを、１〜１８クロック目の期間に実施する。続いて、逐次比較を１９〜４０クロック目の期間で実施するというように動作する。
【００３０】
図４、図５、図６はＤ／Ａ変換器２に内蔵するラダー抵抗とスイッチ（以下ＳＷと記載）群を示す回路図に、動作例を追加した動作説明図である。
Ｄ／Ａ変換器２は、基準となる電圧を均等に１６分割するための抵抗値の等しい１６個の抵抗群（ラダー抵抗）抵抗２８〜４２と入力値制御回路６の出力に応じて、Ｄ／Ａ変換器２から出力するアナログ電圧を設定するスイッチ群ＳＷ１３〜２７を備える。
Ａ／Ｄ変換器１００では、Ｄ／Ａ変換器２が備えるＳＷ群のＯＮ／ＯＦＦを入力値制御回路６から出力される出力データによって制御する。入力値制御回路６は、Ｄ／Ａ変換器２へ出力するデジタルデータとして、期間ｔ３ではＳＡＲレジスタ４に格納されたデジタルデータを、期間ｔ４では、ＳＡＲ＋α生成回路７が出力するデジタルデータを、及び期間ｔ５では、ＳＡＲ−α生成回路８が出力するデジタルデータを出力するように構成される。言い換えると、入力値制御回路６は、ＳＡＲレジスタ４、ＳＡＲ＋α生成回路７、及びＳＡＲ−α生成回路８のいずれかが出力するデジタルデータに基づいてＳＷ群を制御する。
【００３１】
図４乃至６では、説明を容易にするため、次の事項を前提とする。ＡＮＩ１に印加される電圧レベルが「５」であること。デジタルデータαが「１」（α＝１）であること。加えて、ＳＡＲ＋α比較結果レジスタ９及びＳＡＲ−α比較結果レジスタ１０は、コンパレータ３が「ＡＮＩ１に印加されている電圧がＤ／Ａ変換器２が出力している電圧よりも"低い"」場合には、「０」（ゼロ）を格納すること。一方、ＳＡＲ＋α比較結果レジスタ９及びＳＡＲ−α比較結果レジスタ１０は、コンパレータ３が「ＡＮＩ１に印加されている電圧がＤ／Ａ変換器２が出力している電圧よりも"高い"」場合には、「１」を格納すること。デジタルデータαが「１」（α＝１）であること。
【００３２】
図４に、Ｄ／Ａ変換器２が正常である場合の動作例を示す。
図４を参照しながら、図３を用いてＤＡ変換器２に故障が無い場合の正常動作を説明する。
期間ｔ１：
Ａ／Ｄ変換器１００は、ＡＤ変換トリガを受け付ける。
期間ｔ２：
逐次比較型のＡＤ変換を行うため、Ａ／Ｄ変換器１００は、ＡＮＩ１から入力するアナログ電圧のサンプリングを行う。
期間ｔ３：
Ｄ／Ａ変換器２は、入力値制御回路６から出力される出力データに応じて、上述した４回の比較においてＳＷ２０、ＳＷ２４、ＳＷ２２、ＳＷ２３を順次閉じる。Ｄ／Ａ変換器２が各ＳＷを閉じる動作に応じて、コンパレータ３はＡＮＩ１に印加されている入力電圧１２を逐次Ｄ／Ａ変換器２のアナログ出力と比較し、ＡＤ変換結果をＳＡＲレジスタ４に格納する。ここでは、Ａ／Ｄ変換器１００は、このＡＤ変換によって得られたＡＤ変換結果のデータ「５」をＳＡＲレジスタ４に格納する。
【００３３】
期間ｔ４：
デジタルデータＳＡＲ＋α（具体的には、５＋１＝６）に相当する電圧をＤ／Ａ変換器２から出力するために、入力値制御回路６はデジタルデータＳＡＲ＋αをＤ／Ａ変換器２に出力する。Ｄ／Ａ変換器２はＳＷ２２を閉じ、デジタルデータＳＡＲ＋αに相当するアナログ電圧を出力する。コンパレータ３はＡＮＩ１に印加されている入力電圧１２とＤ／Ａ変換器２から出力されているアナログ電圧とを比較する。コンパレータ３は「ＡＮＩ１に印加されている入力電圧１２はＤ／Ａ変換器２が出力している電圧よりも"低い"」と判定し、判定結果「０」がＳＡＲ＋α比較結果レジスタ９に格納される。
【００３４】
期間ｔ５：
デジタルデータＳＡＲ−α（具体的には、５−１＝４）に相当する電圧をＤ／Ａ変換器２から出力するために、入力値制御回路６はデジタルデータＳＡＲ−αをＤ／Ａ変換器２に出力する。Ｄ／Ａ変換器２はＳＷ２４を閉じ、デジタルデータＳＡＲ−αに相当するアナログ電圧を出力する。コンパレータ３はＡＮＩ１に印加されている入力電圧１２とＤ／Ａ変換器２から出力されているアナログ電圧とを比較する。コンパレータ３は「ＡＮＩ１に印加されている入力電圧１２はＤ／Ａ変換器２が出力している電圧よりも"高い"」と判定し、判定結果「１」がＳＡＲ−α比較結果レジスタ１０に格納される。
【００３５】
期間ｔ６：
期待値判定回路１１は、ＳＡＲ＋α比較結果レジスタ９とＳＡＲ−α比較結果レジスタ１０に格納されている値を期待値（ＳＡＲ＋α比較結果レジスタ９に「０」、ＳＡＲ−α比較結果レジスタ１０に「１」が格納されていること）と比較する。期待値判定回路１１は、比較した結果、期待値と一致しているため故障検出信号を出力しないことでＳＡＲレジスタ４に格納されているＡＤ変換結果が正常であることを通知する。
【００３６】
次に、図５を参照しながら、Ｄ／Ａ変換器２の内部にＯＰＥＮ故障しているＳＷが存在し、正常動作できないため故障検出される場合について説明する。図５に、Ｄ／Ａ変換器２がＯＰＥＮ故障しているＳＷを使用する場合の動作例を示す。ここでは、ＳＷ２０がＯＰＥＮ故障していた場合の動作例を以下に示す。なお、ＯＰＥＮ故障とは、ラダー抵抗のＳＷを閉じることができない故障のことである。
【００３７】
期間ｔ１：
Ａ／Ｄ変換器１００は、ＡＤ変換トリガを受け付ける。
期間ｔ２：
逐次比較型のＡＤ変換を行うため、Ａ／Ｄ変換器１００は、ＡＮＩ１から入力するアナログ電圧のサンプリングを行う。
【００３８】
期間ｔ３：
Ｄ／Ａ変換器２は、入力値制御回路６から出力される出力データに応じて、４回の比較においてＳＷ２０、ＳＷ１６、ＳＷ１８、ＳＷ１９を順次閉じる。Ｄ／Ａ変換器２が各ＳＷを閉じる動作に応じて、コンパレータ３はＡＮＩ１に印加されている入力電圧１２を逐次Ｄ／Ａ変換器２のアナログ出力と比較し、ＡＤ変換結果をＳＡＲレジスタ４に格納（通常の逐次比較型ＡＤ変換）する。１回目の比較でＳＷ２０を閉じる時、ＳＷ２０がＯＰＥＮ故障しており、ほぼ０Ｖのアナログ電圧とＡＮＩ１に印加されている入力電圧１２とをコンパレータ３が比較する。このため、ＡＮＩ１に印加されている入力電圧１２は、Ｄ／Ａ変換器２がＳＷ２０を閉じたときに出力するアナログ電圧よりも高いと誤判定される。２回目は入力値制御回路６によってＳＷ１６を閉じるデータがＤ／Ａ変換器２に入力される。２回目以降、３回目の比較、４回目の比較全てＡＮＩ１に印加されている入力電圧１２は、コンパレータ３によって、Ｄ／Ａ変換器２が出力するアナログ電圧よりも低いと判定される。ここでは、Ａ／Ｄ変換器１００は、このＡＤ変換によって得られたＡＤ変換結果のデータ「８」をＳＡＲレジスタ４に格納する。
【００３９】
期間ｔ４：
デジタルデータＳＡＲ＋α（８＋１＝９）に相当する電圧をＤ／Ａ変換器２から出力するために、入力値制御回路６はデジタルデータＳＡＲ＋αをＤ／Ａ変換器２に出力する。Ｄ／Ａ変換器２はＳＷ１９を閉じ、デジタルデータＳＡＲ＋αに相当するアナログ電圧を出力する。コンパレータ３はＡＮＩ１に印加されている入力電圧１２とＤ／Ａ変換器２から出力されているアナログ電圧とを比較する。コンパレータ３は「ＡＮＩ１に印加されている入力電圧１２はＤ／Ａ変換器２が出力している電圧よりも"低い"」と判定し、判定結果（「０」）はＳＡＲ＋α比較結果レジスタ９に格納される。
【００４０】
期間ｔ５：
デジタルデータＳＡＲ−α（８−１＝７）に相当する電圧をＤ／Ａ変換器２から出力するために、入力値制御回路６はデジタルデータＳＡＲ−αをＤ／Ａ変換器２に出力する。Ｄ／Ａ変換器２はＳＷ２１を閉じ、デジタルデータＳＡＲ−αに相当するアナログ電圧を出力する。コンパレータ３はＡＮＩ１に印加されている入力電圧１２とＤ／Ａ変換器２から出力されているアナログ電圧とを比較する。コンパレータ３は「ＡＮＩ１に印加されている入力電圧１２はＤ／Ａ変換器２が出力している電圧よりも"低い"」と判定し、判定結果「０」がＳＡＲ−α比較結果レジスタ１０に格納される。
【００４１】
期間ｔ６：
ＳＡＲ＋α比較結果レジスタ９とＳＡＲ−α比較結果レジスタ１０に格納されている値を期待値判定回路１１が期待値（ＳＡＲ＋α比較結果レジスタ９に「０」、ＳＡＲ−α比較結果レジスタ１０に「１」が格納されていること）と比較する。期待値判定回路１１は、比較した結果、期待値と異なるため故障検出信号を出力することでＳＡＲレジスタ４に格納されているＡＤ変換結果が異常であることを通知する。
【００４２】
次に、図６を参照しながら、Ｄ／Ａ変換器２にＯＰＥＮ故障しているＳＷが存在するが、問題なく正常動作する場合について説明する。図６に、Ｄ／Ａ変換器２がＯＰＥＮ故障しているがＯＰＥＮ故障のＳＷを使用しない場合の動作例を示す。ここでは、ＳＷ１７がＯＰＥＮ故障していた場合の動作例を以下に示す。
期間ｔ１：
Ａ／Ｄ変換器１００は、ＡＤ変換トリガを受け付ける。
期間ｔ２：
逐次比較型のＡＤ変換を行うため、Ａ／Ｄ変換器１００は、ＡＮＩ１から入力するアナログ電圧のサンプリングを行う。
【００４３】
期間ｔ３：
Ｄ／Ａ変換器２は、入力値制御回路６から出力される出力データに応じて、４回の比較においてＳＷ２０、ＳＷ２４、ＳＷ２２、ＳＷ２３を順次閉じる。コンパレータ３はＡＮＩ１に印加されている入力電圧１２を逐次Ｄ／Ａ変換器２のアナログ出力と比較し、ＡＤ変換結果をＳＡＲレジスタ４に格納する。ここでは、Ａ／Ｄ変換器１００は、このＡＤ変換によって得られたＡＤ変換結果のデータ「５」をＳＡＲレジスタ４に格納する。
【００４４】
期間ｔ４：
デジタルデータＳＡＲ＋α（５＋１＝６）に相当する電圧をＤ／Ａ変換器２から出力するために、入力値制御回路６はデジタルデータＳＡＲ＋αをＤ／Ａ変換器２に出力する。Ｄ／Ａ変換器２はＳＷ２２を閉じ、ＳＡＲ＋αに相当するアナログ電圧を出力する。コンパレータ３はＡＮＩ１に印加されている入力電圧１２とＤ／Ａ変換器２から出力されているアナログ電圧とを比較する。コンパレータ３は「ＡＮＩ１に印加されている入力電圧１２はＤ／Ａ変換器２が出力している電圧よりも"低い"」と判定し、判定結果「０」がＳＡＲ＋α比較結果レジスタ９に格納される。
【００４５】
期間ｔ５：
デジタルデータＳＡＲ−α（５−１＝４）に相当する電圧をＤ／Ａ変換器２から出力するために、入力値制御回路６はデジタルデータＳＡＲ−αをＤ／Ａ変換器２に出力する。Ｄ／Ａ変換器２はＳＷ２４を閉じ、ＳＡＲ−αに相当するアナログ電圧を出力する。コンパレータ３はＡＮＩ１に印加されている入力電圧１２とＤ／Ａ変換器２から出力されているアナログ電圧とを比較する。コンパレータ３は「ＡＮＩ１に印加されている入力電圧１２はＤ／Ａ変換器２が出力している電圧よりも"高い"」と判定し、判定結果「１」がＳＡＲ−α比較結果レジスタ１０に格納される。
【００４６】
期間ｔ６：
ＳＡＲ＋α比較結果レジスタ９とＳＡＲ−α比較結果レジスタ１０に格納されている値を期待値判定回路１１が期待値（ＳＡＲ＋α比較結果レジスタ９に「０」、ＳＡＲ−α比較結果レジスタ１０に「１」が格納されていること）と比較する。期待値判定回路１１は、比較した結果、期待値と一致しているため故障検出信号を出力しないことでＳＡＲレジスタ４に格納されているＡＤ変換結果が正常であることを通知する。ここでは、ＯＰＥＮ故障しているＳＷ１７は、上述したＡＤ変換の動作において使用されないため、ＳＡＲレジスタ４には正しい値が格納される。よって、ＡＤ変換結果は正しいため異常検出されない。
なお、本実施形態では、４ｂｉｔＡ／Ｄ変換器の例で説明しているが、任意のｂｉｔ数のＡ／Ｄ変換器についても同様である。
【００４７】
実施形態１のメカニズムおよび効果
本実施形態は、Ａ／Ｄ変換器１００は、期間ｔ３で得たＡ／Ｄ変換結果に、期間ｔ４でデジタルデータαを加算したデジタルデータＳＡＲ＋αをＤＡ変換した電圧とアナログ入力電圧とを比較し、比較結果をＳＡＲ＋α比較結果レジスタ９に格納する。加えて、Ａ／Ｄ変換器１００は、期間ｔ５でデジタルデータαを減算したデジタルデータＳＡＲ−αをＤＡ変換した電圧とアナログ入力電圧とを比較し、比較結果をＳＡＲ−α比較結果レジスタ１０に格納する。そして、Ａ／Ｄ変換器１００は、期間ｔ６でＳＡＲ＋α比較結果レジスタ９とＳＡＲ−α比較結果レジスタ１０に格納されている値が期待値と一致しているかを判定する。このような動作より、診断対象のＡ／Ｄ変換器自身でＡ／Ｄ変換結果に対して故障診断を行うことが可能となる。加えて、通常の逐次比較型のＡＤ変換に対して、２回（２ｂｉｔ）の比較を追加して故障診断を行うため、常時故障診断が可能である。すなわち、故障診断専用のＤ／Ａ変換器を追加することなく常時故障診断が可能という効果がある。
【００４８】
ここで、一実施形態のＡ／Ｄ変換器８０、１００の有利な効果である、故障診断専用のＤ／Ａ変換器を追加することなく常時故障診断が可能であることについて、特許文献１の技術を参照して説明する。
図７は、特許文献１に記載のＤ／Ａ変換器故障診断機能を搭載した半導体集積回路の構成を示すブロック図である。
【００４９】
図７において、ＣＰＵ（Central Processing Unit）１Ｐはモータに出力したいアナログ電圧を出力するためにＤ／Ａ変換器２Ｐに入力するデジタル値をＤ／Ａ変換データ格納バッファ１１Ｐに設定する。Ｄ／Ａ変換指示後、Ｄ／Ａ変換された変換後のアナログ電圧をモータへ出力するよう指示することで、モータの制御を行う。一方、センサ等からの入力とＤ／Ａ変換器２Ｐの変換後アナログ電圧からの入力のいずれかをＡ／Ｄ変換器４Ｐに出力するようにＣＰＵ１Ｐが切り換えることができるアナログマルチプレクサ３Ｐを有する。故障診断を行う時、ＣＰＵ１Ｐはアナログマルチプレクサ３Ｐに対してＤ／Ａ変換器２Ｐの変換後アナログ電圧をＡ／Ｄ変換器４Ｐに入力するように指示する。変換後アナログ電圧が入力されたＡ／Ｄ変換器４ＰはＡ／Ｄ変換を連続して行い、変換終了後にＡ／Ｄ変換データ格納バッファ５Ｐに変換後のデジタル値を格納する。この連続して作成されるＡ／Ｄ変換データ格納バッファ５Ｐの値はＤ／Ａ変換データ格納バッファ１１Ｐの値との差分を常時出力することができる差分回路７Ｐに入力される。
【００５０】
さらに、差分回路７Ｐの出力はあらかじめ許容誤差設定手段９Ｐに設定された許容誤差と差分回路７Ｐの出力を常時比較し、差分回路７Ｐの出力が許容誤差範囲内か範囲外かを判定した結果を出力する比較器８Ｐに入力される。Ｄ／Ａ変換データ格納バッファ１１Ｐに格納された入力デジタル値とＡ／Ｄ変換データ格納バッファ５Ｐに格納されたＡ／Ｄ変換後のデジタル値との開きが許容誤差範囲にあるかどうかを判定することにより、この時点でＤ／Ａ変換器２Ｐの変換後アナログ電圧に異常が発生しているかを判断できる。ただし、比較器８ＰはＣＰＵ１Ｐから出力許可指示がないと、比較・判定した結果を出力することができない。出力許可指示はアナログマルチプレクサ３Ｐの入力をＤ／Ａ変換器２Ｐの変換後アナログ電圧に切り換えた時点で行う。さらに、比較器８Ｐからの出力はＤ／Ａ変換器２ＰのアナログＳＷ６ＰのＯＮ／ＯＦＦを切り換える制御回路１０Ｐに入力される。比較器８Ｐの比較・判定した結果が許容誤差範囲外であるときに、制御回路１０ＰはＤ／Ａ変換器２Ｐの出力を制御するアナログＳＷ６ＰをＯＦＦする。これにより、Ｄ／Ａ変換器２Ｐの故障診断処理を常時実施できることで、ソフトウェアの処理タイミングに依存せず、Ｄ／Ａ変換器２Ｐの故障診断をより早くより安全に行い、即時かつ安全に故障時のモータに対するＤ／Ａ変換器２Ｐの出力を制限する。
【００５１】
特許文献１の技術に対して、一実施形態のＡ／Ｄ変換器８０、１００は、ＡＤ変換の動作の一貫として故障診断を実施することが可能である。具体的には、図２に示すように、期間ｔ１−３で通常のＡＤ変換を実施した後、期間ｔ４−ｔ６で故障診断を実施する。言い換えると、故の実施のために、回路構成を切り替えることなく、通常のＡＤ変換で用いるＤ／Ａ変換器２を用いて実施することが可能な構成となっている。一実施形態のＡ／Ｄ変換器８０、１００がこのような構成を有していることから、特許文献１の技術で生じた問題を解決することが可能になる。
【００５２】
実施形態２．
実施形態１では、Ａ／Ｄ変換器１００が実施する自己診断システムをハードウェアで実現する構成例を説明した。実施形態２では、ハードウェアとソフトウェアとの組み合わせによって実現する構成例を説明する。図８は、実施形態２のＡ／Ｄ変換器２００をコンピュータ装置９０に搭載する構成例を模式的に示すブロック図である。図８では、コンピュータ装置９０が、ＣＰＵで構成される処理部９１、記憶部９２、及び、入出力部９３で構成され、さらに、Ａ／Ｄ変換器２００を搭載する構成例を示す。説明を容易にするため、図８では、Ａ／Ｄ変換器２００の自己診断システムのうち、ソフトウェアで実現するプログラムもＡ／Ｄ変換器２００として示している。しかし、プログラムはハードディスクやＲＯＭなどの記憶領域に格納され、実行時にはプログラムはＲＡＭに読み出され、ＣＰＵの制御のもとで、プログラムを構成する命令群が実行される。そのため、プログラムは、処理部９１が読み出し可能な記憶領域にプログラムが格納されていればよく、例えば記憶部９２に格納される。図８は、Ａ／Ｄ変換器２００内にプログラムを格納する記憶領域を備えることを必須することを意図するものではない。
【００５３】
処理部９１は、記憶部９２に記憶された自己診断システムの一部を実現するプログラムを読み込み、読み込んだプログラムを実行することによりコンピュータ装置９０の機能を実現する。
記憶部９２は、情報を記憶する記憶媒体（記憶領域）であり、ハードディスクやＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）といった記憶装置で構成される。
入出力部９３は、コンピュータ装置９０の使用者との入出力インターフェースであり、例えば、キーボードやマウスや、ＬＣＤで構成される。
コンピュータ装置９０は、例えば、パーソナルコンピュータのような一般的な汎用コンピュータである。コンピュータ装置９０は、本実施形態におけるＡ／Ｄ変換器２００の自己診断システムを実現するためのプログラムやデータを取得し、記憶部９２へ記録する。プログラムやデータは、コンピュータ装置９０の入出力部９３を介して記憶部９２に書き込むことができる。あるいは、コンピュータ装置９０がネットワークを介して外部から実行プログラムやデータを取得することも可能である。
コンピュータ装置９０は、上述の構成により、取得したプログラムを読み込んでＣＰＵの制御のもとで実行する。
【００５４】
図９は、実施形態２のＡ／Ｄ変換器２００の自己診断システムの構成例を示すブロック図である。Ａ／Ｄ変換器２００は、アナログ入力端子１、Ｄ／Ａ変換器２、コンパレータ３、ＳＡＲレジスタ４、α保持部２０５、ＳＡＲ＋αレジスタ（ＳＡＲ＋α）２０７、ＳＡＲ−αレジスタ（ＳＡＲ−α）２０８、データ生成部２１２、ＳＡＲ＋α比較結果レジスタ９、ＳＡＲ−α比較結果レジスタ１０、及び、期待値判定部２１１を備える。加えて、図９では、Ａ／Ｄ変換器２００に加え、処理部９１及び記憶部９２を示す。
図９は、α保持部２０５、データ生成部２１２、ＳＡＲ＋α比較結果レジスタ９、ＳＡＲ−α比較結果レジスタ１０、及び、期待値判定部２１１をプログラムによって実現する場合を示す。図９では、処理部９１がこれらの機能を実現するプログラムの命令群を、記憶部９２から読み出し、実行するように示している。
また、Ａ／Ｄ変換器２００は、図１のＡ／Ｄ変換器８０の構成要素と次のように対応づけられる。α保持部２０５、ＳＡＲ＋αレジスタ（ＳＡＲ＋α）２０７、ＳＡＲ−αレジスタ（ＳＡＲ−α）２０８、及び、データ生成部２１２が生成部２８５を構成し、生成部８５に相当する。また、ＳＡＲ＋α比較結果レジスタ９、ＳＡＲ−α比較結果レジスタ１０、及び、期待値判定部２１１が、判定部８６に相当する。
図２と同じ符号の構成要素は同様であるため説明を省略し、データを保持するレジスタまたは保持部と、プログラムにより実転するデータ生成部２１２及び期待値判定部２１１の処理とを説明する。
【００５５】
α保持部２０５は、デジタルデータαを保持する。
ＳＡＲ＋αレジスタ２０７は、デジタルデータＳＡＲ＋αを入力値制御回路６に出力する。
ＳＡＲ−αレジスタ２０８は、デジタルデータＳＡＲ−αを入力値制御回路６に出力する。
データ生成部２１２は、ＳＡＲレジスタ４に格納されたデータにデジタルデータαを加算したデジタルデータＳＡＲ＋αをＳＡＲ＋αレジスタ２０７へ格納し、ＳＡＲレジスタ４に格納されたデータからデジタルデータαを減算したデジタルデータＳＡＲ−αをＳＡＲ−αレジスタ２０８へ格納する。言い換えると、データ生成部２１２は、デジタルデータＳＡＲ＋αをＳＡＲ＋αレジスタ２０７へ格納する処理と、デジタルデータＳＡＲ−αをＳＡＲ−αレジスタ２０８へ格納する処理とを処理部９１（コンピュータ装置９０）に実行させるプログラムである。
デジタルデータαが固定値である場合には、α保持部２０５は予め設定された数値を保持する。一方、デジタルデータαが外部から設定される場合には、データ生成部２１２は、デジタルデータαを受け取ると、α保持部２０５へ格納する。
【００５６】
期待値判定部２１１は、実施形態１で説明したカウンタの値を参照することができる。期待値判定部２１１は、期間ｔ６において、ＳＡＲ＋α比較結果とＳＡＲ−α比較結果とが、期待値であるか否かを判定する。判定方法は、実施形態１と同様であるため説明を省略する。言い換えると、期待値判定部２１１は、期間ｔ６でＳＡＲ＋α比較結果とＳＡＲ−α比較結果とが、期待値であるか否かを判定する処理を処理部９１に実行させるプログラムである。なお、ＳＡＲ＋α比較結果レジスタ９及びＳＡＲ−α比較結果レジスタ１０を記憶領域で実現する態様を排除するものではない。例えば、期待値判定部２１１は、ＳＡＲ＋α比較結果及びＳＡＲ−α比較結果を保持する記憶領域を有し、期間ｔ４で記憶領域にＳＡＲ＋α比較結果を格納する処理、期間ｔ５で記憶領域にＳＡＲ−α比較結果を格納する処理を実施するようにしてもよい。
【００５７】
本実施形態のＡ／Ｄ変換器２００は、図３に示す、変換受付トリガから期待値判定までの動作を実施する。動作の詳細については実施形態１と同様であるため省略する。加えて、実施形態２のＡ／Ｄ変換器２００は、実施形態１のＡ／Ｄ変換器１００と同様の効果を奏することができる。
【００５８】
上述の例において、プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（tangible storage medium）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Read Only Memory）、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Programmable ROM）、ＥＰＲＯＭ（Erasable PROM）、フラッシュＲＯＭ、ＲＡＭ（Random Access Memory））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
【００５９】
実施形態３．
上記実施形態１、２では、ＳＡＲレジスタ４は、コンパレータ３から出力される値が格納され、他の構成要素からは読み出し専用のレジスタとして構成する例を示したが、ＳＡＲレジスタ４に他の構成要素から書き込みができるように構成することもできる。例えば、図２において、ＳＡＲ＋α生成回路７が、期間ｔ３の４回目の比較終了後、期間ｔ４が開始するときに、デジタルデータＳＡＲ＋αをＳＡＲレジスタ４に書き込み、ＳＡＲ−α生成回路８が、期間ｔ５が開始するときに、デジタルデータＳＡＲ−αをＳＡＲレジスタ４に書き込むように構成する。入力値制御回路６は、ＳＡＲレジスタ４からのみデータを受け取る。これにより、ＳＡＲ＋α生成回路７及びＳＡＲ−α生成回路８がデジタルデータを保持するために備えるレジスタを削減することができる。同様に、図９において、データ生成部２１２が、期間ｔ３の４回目の比較終了後、期間ｔ４が開始するときに、デジタルデータＳＡＲ＋αをＳＡＲレジスタ４に書き込み、期間ｔ５が開始するときに、デジタルデータＳＡＲ−αをＳＡＲレジスタ４に書き込むように構成してもよい。これにより、Ａ／Ｄ変換器２００からＳＡＲ＋αレジスタ２０７及びＳＡＲ−αレジスタ２０８を削減することができる。
上述した変更に限らず、レジスタの使い方は様々であり、レジスタの書き込む要素、タイミングを工夫することにより、Ａ／Ｄ変換器が備えるレジスタを削減することができる。
【００６０】
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００６１】
１  アナログ入力端子、ＡＮＩ
２  Ｄ／Ａ変換器
３  コンパレータ
４  ＡＤ変換結果格納レジスタ、ＳＡＲ
５  ＳＡＲに対する加算、減算用データαレジスタ
６  入力値制御回路
７  ＳＡＲ＋α生成回路
８  ＳＡＲ−α生成回路
９  ＳＡＲ＋α比較結果レジスタ
１０  ＳＡＲ−α比較結果レジスタ
１１  期待値判定回路
１２  ＡＮＩ１に印加されている電圧
１３〜２７  ＳＷ（スイッチ）
２８〜４３  抵抗
４４  ＡＤ変換結果をＤＡ変換した場合の電圧
８０、１００、２００  Ａ／Ｄ変換器
８１  入力端子
８２  デジタル／アナログ変換部（Ｄ／Ａ変換部）
８３  コンパレータ
８４  逐次比較レジスタ
８５  生成部
８６  判定部
９０  コンピュータ装置
９１  処理部
９２  記憶部
９３  入出力部
２０５  α保持部
２０７  ＳＡＲ＋αレジスタ（ＳＡＲ＋α）
２０８  ＳＡＲ−αレジスタ（ＳＡＲ−α）
２１１  期待値判定部
２１２  データ生成部
状態０  Ａ／Ｄ変換器１００がＡＤ変換トリガを受け付け、ＡＤ変換を開始する期間
状態１  １０ｂｉｔＡＤ変換サンプリング期間
状態２  １０ｂｉｔＡＤ変換逐次比較期間
状態３  ＳＡＲ＋αをＤＡ変換した結果とＡＮＩ１に印加されている電圧との比較する期間
状態４  ＳＡＲ−αをＤＡ変換した結果とＡＮＩ１に印加されている電圧との比較する期間
状態５  状態３と状態４の結果の期待値判定をする期間
【図１】
2014090362.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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