(57)【要約】【課題】基板構造体、及びそれを含む半導体素子を提供する。【解決手段】基板と、基板上に形成され、基板との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる核生成層と、核生成層上に形成され、核生成層の格子定数よりも大きい格子定数を有し、核生成層との格子定数差が４％以上であるIII−Ｖ族化合物半導体物質からなる第１層と第２層とを備えるバッファ層と、を備える基板構造体である。【選択図】      図５
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、前記基板との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる核生成層と、
前記核生成層上に形成され、前記核生成層の格子定数よりも大きい格子定数を有し、前記核生成層との格子定数差が４％以上であるIII−Ｖ族化合物半導体物質からなる第１層と第２層とを備えるバッファ層と、を備えることを特徴とする基板構造体。
【請求項２】
前記バッファ層をなす第１層と第２層との格子定数差は、１％以内であることを特徴とする請求項１に記載の基板構造体。
【請求項３】
前記バッファ層は、前記第２層上に、前記第２層との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる第３層をさらに備えることを特徴とする請求項２に記載の基板構造体。
【請求項４】
前記第１層と第３層は、同一のIII−Ｖ族化合物半導体物質からなることを特徴とする請求項３に記載の基板構造体。
【請求項５】
前記第２層と第３層は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなることを特徴とする請求項３に記載の基板構造体。
【請求項６】
前記バッファ層は、前記第２層と第３層とが２回以上交互に積層された構造を有することを特徴とする請求項５に記載の基板構造体。
【請求項７】
前記第２層と第３層の境界面には、前記第２層及び第３層との格子定数差が、前記第２層と第３層との格子定数差よりも大きい格子定数を有する物質層が形成されたことを特徴とする請求項６に記載の基板構造体。
【請求項８】
前記第２層と第３層のうち一方はＩｎＰであり、他方はＩｎＧａＡｓであることを特徴とする請求項５に記載の基板構造体。
【請求項９】
前記第１層と第２層は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなることを特徴とする請求項２に記載の基板構造体。
【請求項１０】
前記バッファ層は、前記第１層と第２層とが２回以上交互に積層された構造を有することを特徴とする請求項９に記載の基板構造体。
【請求項１１】
前記第１層と第２層の境界面には、前記第１層及び第２層との格子定数差が、前記第１層と第２層との格子定数差よりも大きい格子定数を有する物質層が形成されたことを特徴とする請求項１０に記載の基板構造体。
【請求項１２】
前記第１層と第２層のうち一方はＩｎＰであり、他方はＩｎＧａＡｓであることを特徴とする請求項９に記載の基板構造体。
【請求項１３】
前記核生成層は、ＧａＰ，ＡｌＰ，ＧａｘＡｌ１−ｘＰ，ＧａＮＰ及びＧａＮＡｓＰのうちいずれか一つを含むことを特徴とする請求項１に記載の基板構造体。
【請求項１４】
前記バッファ層は、ＩｎＰ，ＧａＡｓ，ＩｎＡｓ，ＧａＳｂ及びＩｎＳｂのうちいずれか一つまたはそれらの組み合わせからなることを特徴とする請求項１に記載の基板構造体。
【請求項１５】
前記基板は、シリコン基板であることを特徴とする請求項１に記載の基板構造体。
【請求項１６】
シリコン基板と、
前記シリコン基板上に形成され、前記シリコン基板との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる核生成層と、
前記核生成層上に形成され、前記核生成層の格子定数よりも大きい格子定数を有し、前記核生成層との格子定数差が４％以上であるIII−Ｖ族化合物半導体物質からなる第１層と第２層とを備えるバッファ層と、
前記バッファ層上に形成され、III−Ｖ族化合物半導体層を備える素子層と、を備えることを特徴とする半導体素子。
【請求項１７】
前記素子層は、ＬＥＤ(Light Emitting Diode)、ＬＤ(Laser Diode)、ＰＤ(Photo Diode)、ＦＥＴ(Field Effect Transistor)、ＨＥＭＴ(High Electron Mobility Transistor)、またはショットキダイオード構造を含むことを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記シリコン基板上には、シリコンベースの電子素子または光素子がさらに形成されたことを特徴とする請求項１６に記載の半導体素子。
【請求項１９】
前記バッファ層をなす第１層と第２層との格子定数差は、１％以内であることを特徴とする請求項１６に記載の半導体素子。
【請求項２０】
前記バッファ層は、前記第２層上に、前記第２層との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる第３層をさらに備えることを特徴とする請求項１９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、欠陥の少ない高品質のIII−Ｖ族化合物半導体を形成するための基板構造体、及びそれを含む半導体素子に関する。
【背景技術】
【０００２】
現在、化合物半導体、特に、III−Ｖ族半導体物質を利用して、シリコン（Ｓｉ）半導体物質を代替するための研究活動が多様な分野において行われている。III−Ｖ族化合物半導体物質の電子移動度は、シリコンに比べて１０乃至１０３倍以上高いので、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)において高速素子のチャネルとして使用される。また、高効率のIII−Ｖ族太陽電池に適用するのに適しているといった利点もある。
【０００３】
III−Ｖ族半導体物質を成長させるための基板として、インジウムリン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、ガリウムアンチモン（ＧａＳｂ）、インジウムアンチモン（ＩｎＳｂ）のようなIII−Ｖ族基板が広く使用されてきた。しかし、これらの基板は、価格がＳｉに比べて２０倍以上高いだけでなく、堅いゆえに、工程中に容易に割れる恐れがある。また、現在商用化されている基板の最大サイズも６インチであるため、大面積に製作することが困難である。かかる限界を克服するために、III−Ｖ族基板の代わりに、シリコン基板を活用した半導体素子の開発が行われている。
【０００４】
また、最近、シリコンベースの光集積回路を具現する技術に対する関心が高くなっており、かかる傾向によって、III−Ｖ族化合物半導体物質を利用して、ＬＥＤ(Light Emitting Diode)、ＬＤ(Laser Diode)のような光源、高速素子用トランジスタなどを、シリコン基板上に形成する技術に対する需要が増加している。大面積のシリコン基板上に、III−Ｖ族化合物半導体を集積させる場合、既存のシリコン製造工程をそのまま利用でき、価格を大きく低減させるので、多くの利点がある。
【０００５】
しかし、III−Ｖ族化合物半導体物質とシリコン基板との間の大きな格子定数差及び熱膨脹係数差によって、多様な欠陥が発生し、かかる欠陥によって、デバイス適用に限界を有している。例えば、基板の格子定数よりも小さい格子定数の半導体薄膜を成長させる時、圧縮応力による転位が発生し、基板の格子定数よりも大きい格子定数の半導体薄膜を成長させる時、引張応力によるクラックが発生する。そこで、シリコン基板上に、高い結晶性を有し、クラックや転位などの欠陥が発生しないIII−Ｖ族化合物半導体薄膜を成長させるための多様なバッファ層構造が提示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】韓国特許出願公開第２０１０／０１０４９９７号公報
【特許文献２】特許第３６１６７４５号公報
【特許文献３】特開２００９−９６６５５号公報
【特許文献４】特許第３６９２４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、欠陥の少ない高品質のIII−Ｖ族化合物半導体を形成するための基板構造体、及びそれを含む半導体素子を提供することにある。
【課題を解決するための手段】
【０００８】
前記目的を達成するために、一類型による基板構造体は、基板と、前記基板上に形成され、前記基板との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる核生成層と、前記核生成層上に形成され、前記核生成層の格子定数よりも大きい格子定数を有し、前記核生成層との格子定数差が４％以上であるIII−Ｖ族化合物半導体物質からなる第１層と第２層とを備えるバッファ層と、を備える。
【０００９】
前記バッファ層をなす第１層と第２層との格子定数差は、１％以内である。
前記バッファ層は、前記第２層上に、前記第２層との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる第３層をさらに備える。
前記第２層と第３層の境界面には、前記第２層及び第３層との格子定数差が、前記第２層と第３層との格子定数差よりも大きい格子定数を有する物質層が形成される。
前記第１層と第３層は、同一なIII−Ｖ族化合物半導体物質から構成されてもよい。
【００１０】
前記第２層と第３層は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなり、前記バッファ層は、第２層と第３層とが２回以上交互に積層された構造を有してもよい。
前記第２層と第３層の境界面には、前記第２層と第３層との格子定数差よりも大きい格子定数差を有する物質層が形成されてもよい。
前記第２層と第３層のうち一方はインジウムリン（ＩｎＰ）であり、他方はインジウムガリウム砒素（ＩｎＧａＡｓ）であってもよい。
【００１１】
前記第１層と第２層は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなり、前記バッファ層は、前記第１層と第２層とが２回以上交互に積層された構造を有してもよい。
前記第１層と第２層の境界面には、前記第１層及び第２層との格子定数差が、前記第１層と第２層との格子定数差よりも大きい格子定数を有する物質層が形成されてもよい。
前記第１層と第２層のうち一方はインジウムリン（ＩｎＰ）であり、他方はインジウムガリウム砒素（ＩｎＧａＡｓ）であってもよい。
【００１２】
前記核生成層は、ガリウムリン（ＧａＰ）、アルミニウムリン（ＡｌＰ）、ガリウムアルミニウムリン（ＧａｘＡｌ１−ｘＰ）、ガリウム窒素リン（ＧａＮＰ）及びガリウム窒素砒素リン（ＧａＮＡｓＰ）のうちいずれか一つを含んでもよい。
前記バッファ層は、インジウムリン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、ガリウムアンチモン（ＧａＳｂ）及びインジウムアンチモン（ＩｎＳｂ）のうちいずれか一つまたはそれらの組み合わせからなってもよい。
前記基板は、シリコン基板であってもよい。
【００１３】
また、一類型による半導体素子は、シリコン基板と、前記シリコン基板上に形成され、前記シリコン基板との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる核生成層と、前記核生成層上に形成され、前記核生成層の格子定数よりも大きい格子定数を有し、前記核生成層との格子定数差が４％以上であるIII−Ｖ族化合物半導体物質からなる第１層と第２層とを備えるバッファ層と、前記バッファ層上に形成され、III−Ｖ族化合物半導体層を備える素子層と、を備える。
【００１４】
前記素子層は、ＬＥＤ(Light Emitting Diode)、ＬＤ(Laser Diode)、ＰＤ(Photo Diode)、ＦＥＴ(Field Effect Transistor)、ＨＥＭＴ(High Electron Mobility Transistor)、またはショットキダイオード構造を含んでもよい。
前記シリコン基板上には、シリコンベースの電子素子または光素子がさらに形成されてもよい。
前記バッファ層をなす第１層と第２層との格子定数差は、１％以内である。
前記バッファ層は、前記第２層上に、前記第２層との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる第３層をさらに備える。
【発明の効果】
【００１５】
前述した基板構造体は、基板上に核生成層とバッファ層とを形成し、基板との格子定数差による欠陥をバッファ層に集中させ、それらがバッファ層内で相殺されて消滅される形態を有する。
また、核生成層が、基板との格子定数差が小さいIII−Ｖ族物質を利用して形成される場合、異種物質の成長時、サイズが小さく、均一な核生成が行われ、高品質のIII−Ｖ族核生成層が得られる。
【００１６】
かかる構造の核生成層及びバッファ層を活用して、シリコン基板上に、転位などの欠陥が少ないIII−Ｖ族化合物半導体層を備える大面積の半導体素子を製作することができる。
前述した基板構造体上に形成されたIII−Ｖ族化合物半導体層は、多様な光素子及び電子素子として活用可能であり、また、それを利用してシリコンベースの光集積回路を容易に具現することができる。
【図面の簡単な説明】
【００１７】
【図１】一実施形態による基板構造体の概略的な構造を示す断面図。
【図２】他の実施形態による基板構造体の概略的な構造を示す断面図。
【図３】さらに他の実施形態による基板構造体の概略的な構造を示す断面図。
【図４】さらに他の実施形態による基板構造体の概略的な構造を示す断面図。
【図５】一実施形態による半導体素子の概略的な構造を示す断面図。
【図６】他の実施形態による半導体素子の概略的な構造を示す断面図。
【図７】さらに他の実施形態による半導体素子の概略的な構造を示す断面図。
【図８】さらに他の実施形態による半導体素子の概略的な構造を示す断面図。
【発明を実施するための形態】
【００１８】
以下、添付された図面を参照して、本発明の実施形態による半導体基板構造体、及びそれを含む半導体素子について詳細に説明する。以下の図面において、同一参照符号は同一構成要素を指し、図面上で各構成要素のサイズは、説明の明瞭性及び便宜上、誇張されうる。一方、後述する実施形態は、単に例示的なものに過ぎず、かかる実施形態から多様な変形が可能である。以下において、“上部”や“上”と記載されたものは、接触して真上にあるものだけでなく、非接触で上にあるものも含む。
【００１９】
図１は、一実施形態による基板構造体１００の概略的な構造を示す断面図である。
基板構造体１００は、基板１１０と、基板１１０上に形成された核生成層１２０と、核生成層１２０上に形成されたバッファ層１３０とを備える。基板構造体１００は、基板１１０との格子定数差が大きい化合物半導体層を、基板１１０上に欠陥の少ない形態で形成するためのテンプレートとなる。例えば、基板１１０がシリコン基板であり、シリコン基板上にIII−Ｖ族化合物半導体層を形成する時、III−Ｖ族化合物半導体層の格子定数がシリコン基板よりも大きいので、III−Ｖ族化合物半導体層がシリコン基板から圧縮応力を受け、それによって、転位のような欠陥が発生する。基板構造体１００は、基板１１０上に、核生成層１２０及びバッファ層１３０を形成し、バッファ層１３０に転位のような欠陥を集中させ、それらを相殺して消滅させ、以後形成される化合物半導体層に欠陥が発生することを減らす。
【００２０】
核生成層１２０は、基板１１０と格子定数が類似した層で構成される。例えば、基板１１０との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる。基板１１０がシリコン基板であり、核生成層１２０をガリウムリン（ＧａＰ）で形成する場合、格子定数差は、約０．２％となる。核生成層１２０は、ガリウムリン（ＧａＰ）、アルミニウムリン（ＡｌＰ）、ガリウムアルミニウムリン（ＧａｘＡｌ１−ｘＰ）、ガリウム窒素リン（ＧａＮＰ）及びガリウム窒素砒素リン（ＧａＮＡｓＰ）のうちいずれか一つを含む。
【００２１】
バッファ層１３０は、核生成層１２０との格子定数差が大きい第１層１３１と第２層１３２とを備える。第１層１３１と第２層１３２は、例えば、核生成層１２０との格子定数差が約４％以上であるIII−Ｖ族化合物半導体物質からなる。第１層１３１と第２層１３２は、核生成層１２０の格子定数よりも大きい格子定数を有する。第１層１３１と第２層１３２との格子定数は互いに類似しており、例えば、相互間の格子定数差が約１％以内である。バッファ層１３０をなす第１層１３１と第２層１３２は、ガリウムリン（ＧａＰ）、インジウムリン（ＩｎＰ）、ガリウム砒素（ＧａＡｓ）、インジウム砒素（ＩｎＡｓ）、ガリウムアンチモン（ＧａＳｂ）及びインジウムアンチモン（ＩｎＳｂ）のうちいずれか一つまたはそれらの組み合わせからなる。
【００２２】
第１層１３１と第２層１３２は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなる。例えば、第１層１３１と第２層１３２のうち一方はインジウムリン（ＩｎＰ）からなり、他方はインジウムガリウム砒素（ＩｎＧａＡｓ）からなる。
核生成層１２０の格子定数を基板１１０と類似したものにし、バッファ層１３０を基板１１０との格子定数差が大きい物質で形成するのは、核生成層１２０を、厚さが均一であり、欠陥が少ない薄膜で形成し、核生成層１２０上に形成されるバッファ層１３０に、格子定数差による欠陥を集中させるためである。バッファ層１３０に集中的に形成される欠陥は、相殺されて消滅され、それについては後述する。
【００２３】
図２は、他の実施形態による基板構造体２００の概略的な構造を示す断面図である。
本実施形態による基板構造体２００は、バッファ層２３０が、核生成層１２０との格子定数差が約４％以上である第１層２３１及び第２層２３２以外に、第２層２３２との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる第３層２３３をさらに備える。第２層２３２と第３層２３３は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなる。例えば、第２層２３２と第３層２３３のうち一方はＩｎＰであり、他方はＩｎＧａＡｓである。また、第３層２３３は、第１層２３１と同一なIII−Ｖ族化合物半導体物質からなる。
【００２４】
図３は、さらに他の実施形態による基板構造体３００の概略的な構造を示す断面図である。
本実施形態による基板構造体３００は、核生成層１２０上にバッファ層３３０が形成され、バッファ層３３０は、第１層３３１と第２層３３２とが２回交互に積層された構造を有する。第１層３３１と第２層３３２は、核生成層１２０との格子定数差が約４％以上であり、相互間の格子定数差は、１％以内である。第１層３３１と第２層３３２は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなり、第１層３３１と第２層３３２とが交互に積層された回数は、２回に制限されるものではない。かかる構造において、第１層３３１と第２層３３２の境界面には、第１層３３１及び第２層３３２との格子定数差が、第１層３３１と第２層３３２との格子定数差よりも大きい格子定数を有する物質層（図示せず）が形成される。当該物質層が、転位が上方へ広がることを妨げる。
【００２５】
図４は、さらに他の実施形態による基板構造体４００の概略的な構造を示す断面図である。
本実施形態による基板構造体４００は、核生成層１２０上に第１層４３１、第１層４３１上に第２層４３２と第３層４３３とが５回交互に積層されて、バッファ層４３０をなしている。
【００２６】
第１層４３１は、核生成層１２０との格子定数差が約４％以上であるIII−Ｖ族化合物半導体物質からなる。第２層４３２は、第１層４３１との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなり、第３層４３３は、第２層４３２との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる。第２層４３２と第３層４３３は、Ｖ族物質の異なるIII−Ｖ族化合物半導体物質からなる。
第１層４３１と第３層４３３は、同一のIII−Ｖ族化合物半導体物質からなる。
【００２７】
第２層４３２と第３層４３３とが交互に積層される回数は、５回に限定されるものではなく、変更可能である。交互に積層された回数によって、上層へ行くほど、欠陥が減少する程度を考慮して適切に決定される。Ｖ族物質の異なるIII−Ｖ族化合物半導体物質で、第２層４３２及び第３層４３３を形成し、それらを交互に積層する場合、下層部からの転位が上方に延びることを防止する物質層（図示せず）が、その境界面に形成される。当該物質層は、第２層４３２及び第３層４３３との格子定数差が、第２層４３２と第３層４３３との格子定数差よりも大きい格子定数を有するので、転位が上方へ上がることを妨げる。
【００２８】
例えば、第２層４３２がＩｎＧａＡｓであり、第３層４３３がＩｎＰである場合、第２層４３２の上側界面４３２ａには、ＩｎＧａＡｓＰからなる物質層が、第２層４３２の下側界面４３２ｂには、ＩｎＡｓＰからなる物質層がそれぞれ数ナノメートルの厚さに形成される。当該物質層は、ＩｎＰとの格子定数差が約２％以上となるので、界面で下層部からの転位を横に曲げたり、相殺させて、上層部に伝達することを減らす役割を行う。図４に示したように、バッファ層４３０の最下層をなす第１層４３１に集中された形態の転位密度Ｄは、上層へ行くほど低くなり、バッファ層４３０の最上層には欠陥がほとんどない。
【００２９】
前述した基板構造体４００を利用して、高品質のIII−Ｖ族化合物半導体物質を形成することができ、それを素子層として活用して、多様な電子素子、光素子などを形成することができる。素子層は、例えば、ＬＥＤ(Light Emitting Diode)、ＬＤ(Laser Diode)、ＰＤ(Photo Diode)、ＦＥＴ(Field Effect Transistor)、ＨＥＭＴ(High Electron Mobility Transistor)、またはショットキダイオード構造を含む。
【００３０】
図５は、一実施形態による半導体素子６００の概略的な構造を示す断面図である。
一実施形態による半導体素子６００は、基板構造体４００上に、III−Ｖ族化合物半導体層を備える素子層６０を備える。基板構造体４００は、図４の実施形態による構造を例示したが、それに限定されるものではなく、図１ないし図３に例示された形態の基板構造体１００，２００，３００が使われてもよい。
【００３１】
素子層６０は、ＬＥＤを構成する層であって、第１型半導体層６２０、活性層６３０及び第２型半導体層６４０を備える。活性層６３０で電子と正孔とが結合して、光が生成されるように、電流を注入する第１電極６１０及び第２電極６５０が、第１型半導体層６２０及び第２型半導体層６４０上に形成されている。
【００３２】
第１型半導体層６２０は、第１型にドーピングされた半導体層であって、III−Ｖ族化合物半導体物質で形成され、例えば、ｎ型不純物がドーピングされたIII−Ｖ族化合物半導体物質で形成される。ｎ型不純物として、Ｓｉ，Ｇｅ，Ｓｅ，Ｔｅなどが使われる。
第２型半導体層６４０は、第２型にドーピングされた半導体層であって、III−Ｖ族化合物半導体物質で形成され、例えば、ｐ型不純物がドーピングされたIII−Ｖ族化合物半導体物質で形成される。ｐ型不純物として、Ｍｇ，Ｚｎ，Ｂｅなどが使われる。
【００３３】
活性層６３０は、電子と正孔の結合によって光を発光する層であって、活性層６３０のエネルギバンドギャップに該当するだけのエネルギが光の形態で放出される。活性層６３０は、単一量子井戸または多重量子井戸の構造で形成される。
第１型半導体層６２０と第２型半導体層６４０は、単層構造で示しているが、複数層構造であってもよい。
前述した半導体素子は、発光ダイオードを例示して説明したが、入射された光から電気信号を形成するフォトダイオード、または、共振構造をさらに追加して、レーザーダイオードに適用することもできる。
【００３４】
図６は、他の実施形態による半導体素子７００の概略的な構造を示す断面図である。
本実施形態による半導体素子７００は、基板構造体４００上に、III−Ｖ族化合物半導体層を備える素子層７０を備える。基板構造体４００は、図４の実施形態による構造を例示したが、それに限定されるものではなく、図１乃至図３に例示された形態の基板構造体１００，２００，３００が使われてもよい。
【００３５】
素子層７０は、薄膜トランジスタを構成する層であって、チャネル層７１０と、チャネル層７１０の両端に接するソース電極７３０及びドレイン電極７４０と、チャネル層７１０上に形成されたゲート絶縁層７２０と、ゲート絶縁層７２０上に形成されたゲート電極７５０とを備える。
チャネル層７１０は、複数層で構成され、例えば、インジウムアルミニウム砒素（ＩｎＡｌＡｓ）／ＩｎＧａＡｓの二層構造で構成される。
また、本実施形態による基板構造体は、シリコンベースの電子素子または光素子と、III−Ｖ族光素子とを一つのデバイスに集積するＯＥＩＣ(Optoelectronic Integrated Circuit)の形態にも適用される。
【００３６】
図７は、さらに他の実施形態による半導体素子８００の概略的な構造を示す断面図である。
本実施形態による半導体素子８００は、シリコン基板１１０上の一領域に、シリコン基板１１０との格子定数差が１％以内であるIII−Ｖ族化合物半導体物質からなる核生成層１２０と、核生成層１２０上に、核生成層１２０の格子定数よりも大きい格子定数を有し、核生成層１２０との格子定数差が４％以上であるIII−Ｖ族化合物半導体物質からなる二層が交互に積層されて形成されたバッファ層４３０と、バッファ層４３０上に形成された素子層６０とを備える。また、シリコン基板１１０上の他の領域に形成されたシリコン素子８０を含む。
【００３７】
シリコン素子８０は、トランジスタ構造を有し、図７に示したように、シリコン基板１１０の一領域を高濃度にドーピングして形成したソース領域８３０及びドレイン領域８４０と、シリコン基板１１０上に形成されたゲート絶縁層８２０と、ゲート絶縁層８２０上に形成されたゲート電極８５０とを含む。
【００３８】
図８は、さらに他の実施形態による半導体素子９００の概略的な構造を示す断面図である。
本実施形態による半導体素子９００は、シリコン基板１１０上の一領域に形成された核生成層１２０と、核生成層１２０上に形成されたバッファ層４３０と、バッファ層４３０上に形成されたＬＥＤ構造の素子層６０と、トランジスタ構造の素子層７０とを備える。また、シリコン基板１１０上の他の領域には、シリコン素子８０が形成されている。
【００３９】
図７及び図８で例示した半導体素子は、シリコンベースの光集積回路の形態を例示したものであって、III−Ｖ族光素子と集積されるシリコン素子としては、図示したシリコントランジスタ以外に、多様な光素子、例えば、光カプラー、光変調器、光導波路などが共に備えられる。
【００４０】
以上、本発明の理解を助けるために、基板構造体及び半導体素子についての例示的な実施形態が述べられ、添付された図面に示された。しかし、かかる実施形態は、単に本発明を例示するためのものであり、それを制限しないという点が理解されなければならない。そして、本発明は、図示されて述べられた説明に限定されないという点が理解されなければならない。それは、多様な他の変形が本技術分野において通常の知識を持った者により行われるためである。
【産業上の利用可能性】
【００４１】
本発明は、例えば、電子素子関連の技術分野に適用可能である。
【符号の説明】
【００４２】
６０，７０    素子層
８０    シリコン素子
１００，２００，３００，４００    基板構造体
１１０    基板
１２０    核生成層
１３０，２３０，３３０，４３０    バッファ層
１３１，２３１，３３１，４３１    第１層
１３２，２３２，３３２，４３２    第２層
２３３，４３３    第３層
４３２ａ    第２層の上側界面
４３２ｂ    第２層の下側界面
６００，７００，８００，９００    半導体素子
６１０    第１電極
６２０    第１型半導体層
６３０    活性層
６４０    第２型半導体層
６５０    第２電極
７１０    チャネル層
７２０，８２０    ゲート絶縁層
７３０    ソース電極
７４０    ドレイン電極
７５０，８５０    ゲート電極
８３０    ソース領域
８４０    ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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