(57)【要約】【課題】本発明は、積層セラミック電子部品及びその実装基板に関する。【解決手段】本発明は、厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、上記セラミック本体の両端面から上下両主面まで形成され、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の高さをａ、上記セラミック本体の上側主面に形成された第１及び第２外部電極の上端から上記セラミック本体の下側主面に形成された第１及び第２外部電極の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす積層セラミック電子部品を提供する。【選択図】図１
2014216641.tif 000002
【特許請求の範囲】
【請求項１】
厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
前記セラミック本体内において前記誘電体層を介して対向するように配置され、前記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、
前記セラミック本体の両端面から上下両主面まで形成され、前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、
前記セラミック本体の高さをａ、前記セラミック本体の上側主面に形成された第１及び第２外部電極の上端から前記セラミック本体の下側主面に形成された第１及び第２外部電極の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす、積層セラミック電子部品。
【請求項２】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２内部電極の厚さは、０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記誘電体層の平均厚さをｔｄ、前記第１及び第２内部電極の厚さをｔｅと規定するとき、ｔｅ／ｔｄ≦０．８３３を満たす、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記誘電体層の積層数は、５００層以上である、請求項１に記載の積層セラミック電子部品。
【請求項６】
幅方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
前記セラミック本体内において前記誘電体層を介して対向するように配置され、前記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、
前記セラミック本体の両端面から上下両主面まで形成され、前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、
前記セラミック本体の高さをａ、前記セラミック本体の上側主面に形成された第１及び第２外部電極の上端から前記セラミック本体の下側主面に形成された第１及び第２外部電極の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす、積層セラミック電子部品。
【請求項７】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項６に記載の積層セラミック電子部品。
【請求項８】
前記第１及び第２内部電極の厚さは、０．６μｍ以下である、請求項６に記載の積層セラミック電子部品。
【請求項９】
前記誘電体層の平均厚さをｔｄ、前記第１及び第２内部電極の厚さをｔｅと規定するとき、ｔｅ／ｔｄ≦０．８３３を満たす、請求項６に記載の積層セラミック電子部品。
【請求項１０】
前記誘電体層の積層数は、５００層以上である、請求項６に記載の積層セラミック電子部品。
【請求項１１】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記第１及び第２電極パッド上に設置された請求項１から１０のいずれか一項に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミック電子部品及びその実装基板に関する。
【背景技術】
【０００２】
最近は、電子製品の小型化に伴い、このような電子製品に用いられる積層セラミック電子部品にも小型化及び高容量化が求められている。
【０００３】
これにより、誘電体層及び内部電極の薄膜化、多層化が多様な方法によって試みられ、近来では、誘電体層の厚さが薄くなって積層数が増加する積層セラミック電子部品が製造されている。
【０００４】
上記積層セラミック電子部品の小型化、誘電体層及び内部電極の薄膜化が可能になるにつれ、高容量化を具現するために積層数を増加できるようになった。
【０００５】
しかし、上記のように誘電体層及び内部電極の厚さを薄くし、積層数を増加させると、積層セラミック電子部品の高容量は具現できるが、積層数の増加によって積層セラミック電子部品の厚さが幅に比べて大きい形状を有するようになる。
【０００６】
上記のように、積層セラミック電子部品の厚さが幅に比べて大きく形成された場合、一般的に積層セラミック電子部品の両端面に形成された外部電極は、その外周面がドーム状を有するようになる。
【０００７】
そのため、積層セラミック電子部品を印刷回路基板などに実装するとき、積層セラミック電子部品が実装された状態を維持できずに倒れる問題が頻繁に発生して積層セラミック電子部品の実装不良率が増加するという問題点がある。
【０００８】
また、上記誘電体層及び内部電極の厚さを薄くすると、積層数の増加によって段差問題が発生して信頼性が悪化するという問題点もある。特に、セラミック本体の圧着時にストレスが大きいカバー層の周辺ではショットが頻繁に発生して信頼性が大きく低下する可能性がある。
【０００９】
下記特許文献１は、小型化及び高容量化に対応するための積層セラミックコンデンサを開示しているが、積層セラミックコンデンサを印刷回路基板に実装するときに倒れる問題を解決するための手段は開示していない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開第２００５−１２９８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
当技術分野では、積層数の増加に伴い、厚さが幅に比べて大きくなることから、高容量を具現しながらも、積層セラミック電子部品を印刷回路基板などに実装するときに倒れる問題を解決するとともに、段差による信頼性低下を防止することができる新たな方案が求められてきた。
【課題を解決するための手段】
【００１２】
本発明の一側面は、厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、上記セラミック本体の両端面から上下両主面まで形成され、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の高さをａ、上記セラミック本体の上側主面に形成された第１及び第２外部電極の上端から上記セラミック本体の下側主面に形成された第１及び第２外部電極の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす積層セラミック電子部品を提供する。
【００１３】
本発明の他の側面は、幅方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、上記セラミック本体内において上記誘電体層を介して対向するように配置され、上記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、上記セラミック本体の両端面から上下両主面まで形成され、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、上記セラミック本体の高さをａ、上記セラミック本体の上側主面に形成された第１及び第２外部電極の上端から上記セラミック本体の下側主面に形成された第１及び第２外部電極の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす積層セラミック電子部品を提供する。
【００１４】
本発明の一側面において、上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。
【００１５】
本発明の一側面において、上記第１及び第２内部電極の厚さは、０．６μｍ以下であることができる。
【００１６】
本発明の一側面において、上記誘電体層の平均厚さをｔｄ、上記第１及び第２内部電極の厚さをｔｅと規定するとき、ｔｅ／ｔｄ≦０．８３３を満たすことができる。
【００１７】
本発明の一側面において、上記誘電体層の積層数は、５００層以上であることができる。
【発明の効果】
【００１８】
本発明の一側面によると、積層数の増加に伴い、高容量を具現しながらも、外部電極を含むチップ全体の高さに対するセラミック本体の高さを一定範囲に制限することで、外部電極の外周面がラウンドした形状を有しても、印刷回路基板などに実装するときに倒れる現象を防止して積層セラミック電子部品の実装不良率を減らすとともに、段差による角部の内部クラックを防止してめっき浸透によるショット不良及び耐湿不良などを防ぐことができるため、信頼性低下を防止する効果がある。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図２】図１のＡ−Ａ’線に沿った断面図である。
【図３】本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【図４】図３のＢ−Ｂ’線に沿った断面図である。
【図５】本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された形状を、積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【発明を実施するための形態】
【００２０】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２１】
以下では、本発明の一実施形態による積層セラミック電子部品、特に、積層セラミックキャパシタを例に挙げて説明するが、本発明はこれに限定されない。
【００２２】
積層セラミックキャパシタ
【００２３】
図１は本発明の一実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【００２４】
図１を参照すると、本発明の一実施形態による積層セラミックキャパシタ１００は、セラミック本体１１０と、複数の第１及び第２内部電極１２１、１２２と、第１及び第２外部電極１３１、１３２と、を含む。
【００２５】
セラミック本体１１０は、複数の誘電体層１１１を厚さ方向に積層してから焼成したもので、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには確認できないほど隣接する誘電体層１１１間の境界が一体化されていることができる。
【００２６】
このようなセラミック本体１１０は、その形状に制限されないが、例えば、六面体状を有することができる。
【００２７】
本発明の実施形態を明確に説明するために、セラミック本体１１０の六面体の方向を定義すると、図面に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向及び厚さ方向を示す。
【００２８】
また、本実施形態では、説明の便宜上、セラミック本体１１０の対向する厚さ方向の面を第１及び第２主面、第１及び第２主面を連結し、対向する長さ方向の面を第１及び第２端面、対向する幅方向の面を第１及び第２側面と定義する。
【００２９】
セラミック本体１１０は、高容量を具現するために、誘電体層１１１の積層数を増加させた形態を有し、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすため、セラミック本体１１０の幅に比べて厚さがさらに大きく形成される。
【００３０】
このとき、誘電体層１１１の積層数は、特に制限されないが、基板への実装時に十分な空間を確保するとともに、高容量を具現するために、例えば、５００層以上を積層することができる。
【００３１】
誘電体層１１１は、高誘電率のセラミック材料を含むことができる。例えば、チタン酸バリウム（ＢａＴｉＯ３）系セラミック粉末などを含むことができるが、十分な静電容量が得られるものであれば、本発明はこれに限定されない。
【００３２】
また、誘電体層１１１には、上記セラミック粉末とともに、必要に応じて、遷移金属酸化物または炭化物、希土類元素、マグネシウム（Ｍｇ）またはアルミニウム（Ａｌ）などのような多様な種類のセラミック添加剤、有機溶剤、可塑剤、結合剤、分散剤などがさらに添加されることができる。
【００３３】
このとき、誘電体層１１１の平均厚さをｔｄとすると、超小型及び超高容量の積層セラミックキャパシタを製造するために、０．１μｍ≦ｔｄ≦０．６μｍの範囲を満たすことができるが、本発明はこれに限定されない。
【００３４】
誘電体層１１１の平均厚さｔｄは、セラミック本体１１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００３５】
例えば、セラミック本体１１０の長さ（Ｌ）方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対し、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
【００３６】
上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳して容量を形成する領域から測定されることができる。
【００３７】
また、このような平均値測定を１０個以上の誘電体層に拡大して平均値を測定すると、誘電体層の平均厚さをさらに一般化することができる。
【００３８】
第１及び第２内部電極１２１、１２２は、異なる極性を有する電極で、誘電体層１１１を形成するセラミックシートを介して対向するように配置され、セラミック本体１１０内においてセラミック本体１１０の第１及び第２端面を通じてそれぞれ露出するように形成されることができる。
【００３９】
このとき、第１及び第２内部電極１２１、１２２は、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。
【００４０】
また、第１及び第２内部電極１２１、１２２は、導電性金属によって形成され、例えば、銀（Ａｇ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）のうち一つまたはこれらの合金などからなるものを用いることができるが、本発明はこれに限定されない。
【００４１】
第１及び第２内部電極１２１、１２２の平均厚さは、静電容量を形成することができるならば、特に制限されず、例えば、０．６μｍ以下であることができるが、本発明はこれに限定されない。
【００４２】
但し、第１及び第２内部電極１２１、１２２の平均厚さが０．６μｍを超過して過度に厚く形成される場合は、セラミック本体１１０の内部にクラックが発生する可能性がある。
【００４３】
第１及び第２内部電極１２１、１２２の平均厚さは、セラミック本体１１０の幅方向断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージスキャンして測定することができる。
【００４４】
例えば、セラミック本体１１０の長さ（Ｌ）方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対し、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
【００４５】
上記等間隔である３０個の地点は、第１及び第２内部電極１２１、１２２が重畳する領域を意味する容量形成部から測定されることができる。
【００４６】
また、このような平均値測定を１０個以上の内部電極に拡大して平均値を測定すると、内部電極の平均厚さをさらに一般化することができる。
【００４７】
一方、誘電体層１１１の平均厚さをｔｄ、第１及び第２内部電極１２１、１２２の厚さをｔｅと規定するとき、ｔｅ／ｔｄ≦０．８３３を満たすことができる。このとき、ｔｅ／ｔｄが過度に大きくなると、誘電体層１１１と第１及び第２内部電極１２１、１２２との焼結収縮差異によって積層セラミックキャパシタ１００の内部においてストレスが上昇し、積層セラミックキャパシタ１００の内部にクラック発生が増加するおそれがある。
【００４８】
これにより、積層セラミックキャパシタ１００の内部クラック発生をより効果的に防ぐことができ、第１及び第２内部電極１２１、１２２の連結性も改善されて静電容量の大容量化を具現することができる好ましいｔｅ／ｔｄの範囲は、ｔｅ／ｔｄ≦０．８３３となる。
【００４９】
第１及び第２外部電極１３１、１３２は、セラミック本体１１０の第１及び第２端面から第１及び第２主面まで延長形成され、セラミック本体１１０の第１及び第２端面を通じて交互に露出した複数の第１及び第２内部電極１２１、１２２と電気的に連結される。このとき、第１及び第２外部電極１３１、１３２は、耐湿性を向上させるため、セラミック本体１１０の第１及び第２端面から第１及び第２側面まで延長形成されることができる。
【００５０】
また、第１及び第２外部電極１３１、１３２は、導電性金属によって形成され、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）及び銅（Ｃｕ）などで形成されることができる。このような第１及び第２外部電極１３１、１３２は、上記導電性金属粉末にガラスフリットを添加して用意された導電性ペーストを塗布してから焼成することで形成されることができるが、本発明はこれに限定されない。
【００５１】
一方、第１及び第２外部電極１３１、１３２上には、必要に応じて、第１及び第２めっき層（図示せず）が形成されることができる。
【００５２】
上記第１及び第２めっき層は、積層セラミックキャパシタ１００をはんだで印刷回路基板に実装するとき、相互間の接着強度を高めるためのものである。
【００５３】
上記第１及び第２めっき層は、例えば、第１及び第２外部電極１３１、１３２上に形成されたニッケル（Ｎｉ）めっき層と、上記ニッケルめっき層上に形成されたスズ（Ｓｎ）めっき層と、を含むことができるが、本発明はこれに限定されない。
【００５４】
図２は図１のＡ−Ａ’線に沿った断面図で、本発明の一実施形態による積層セラミックキャパシタの厚さ−幅の断面を示したものである。
【００５５】
図２を参照すると、セラミック本体１１０の高さをａ、セラミック本体１１０の第１主面に形成された第１及び第２外部電極１３１、１３２の上端からセラミック本体１１０の第２主面に形成された第１及び第２外部電極１３１、１３２の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす。
【００５６】
下記表１は、上記ａ／ｂの数値、即ち、第１または第２外部電極１３１、１３２を含む積層セラミックキャパシタ１００の全体高さに対するセラミック本体１１０の高さの変化によって印刷回路基板への実装時に積層セラミックキャパシタ１００が倒れるか否かの有無及びショット不良及び耐湿不良に対する信頼性を満たすか否かの有無を示したものである。
【００５７】
【表１】
2014216641.tif 000003
【００５８】
上記表１を参照すると、サンプル１及び２の場合は、セラミック本体の実装面、即ち、第２主面が下方に過度に凸状の形状を有するため、積層セラミックキャパシタを印刷回路基板上に２０回実装したとき、それぞれ１５回及び７回の倒れが発生して実装不良が大きく生じたことが確認できる。
【００５９】
また、サンプル３から８の場合は、セラミック本体１００の実装面、即ち、第２主面が下方に凸状を有しているが、セラミックキャパシタ１００を印刷回路基板上に２０回実装したときに倒れが発生しなかったため、上記ａ／ｂが実装するのに良好な範囲内にあることが確認できる。
【００６０】
変形例
【００６１】
図３は本発明の他の実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【００６２】
ここでは、第１及び第２外部電極１３１、１３２が形成された構造は、前述した一実施形態と同一であるため、重複を避けるためにこれに対する具体的な説明は省略する。また、前述した実施形態と相違する構造を有する第１及び第２内部電極１２１’、１２２’を基礎として具体的に説明する。
【００６３】
図３を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１００’は、複数の誘電体層１１１が幅方向に積層されたセラミック本体１１０を含む。
【００６４】
これにより、第１及び第２内部電極１２１’、１２２’は、誘電体層１１１を形成するセラミックシートを介して対向するように幅方向に配置され、セラミック本体１１０内においてセラミック本体１１０の第１及び第２端面を通じてそれぞれ露出するように形成されることができる。このとき、第１及び第２内部電極１２１’、１２２’は、その間に配置された誘電体層１１１によって電気的に絶縁されることができる。
【００６５】
図４は図３のＢ−Ｂ’線に沿った断面図であり、本発明の他の実施形態による積層セラミックキャパシタの厚さ−幅の断面を示したものである。
【００６６】
図４を参照すると、セラミック本体１１０の高さをａ、セラミック本体１１０の第１主面に形成された第１及び第２外部電極１３１、１３２の上端からセラミック本体１１０の第２主面に形成された第１及び第２外部電極１３１、１３２の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす。
【００６７】
積層セラミックキャパシタの製造方法
【００６８】
以下では、本発明の一実施形態による積層セラミックキャパシタの製造方法を説明する。
【００６９】
まず、複数のセラミックシートを用意する。上記セラミックシートは、セラミック本体１１０の誘電体層１１１を形成するためのもので、セラミック粉末、ポリマー及び溶剤などを混合してスラリーを製造し、上記スラリーをドクターブレードなどの工法を通じてキャリアフィルム上に塗布及び乾燥して数μｍの厚さを有するシート（ｓｈｅｅｔ）状に製作する。
【００７０】
次に、上記セラミックシートの少なくとも一面に所定の厚さで導電性ペーストを印刷して長さ方向に沿って一定間隔を置いて複数の内部電極パターンを形成する。
【００７１】
上記内部電極パターンを形成するための導電性ペーストの印刷方法としては、スクリーン印刷法またはグラビア印刷法などを用いることができるが、本発明はこれに限定されない。
【００７２】
続いて、上記内部電極パターンが形成された複数のセラミックシートを厚さ方向に沿って上記内部電極パターンが交互するように５００層以上積層し、積層方向から加圧して積層体を用意する。
【００７３】
次いで、上記積層体を０６０３（長さ×幅）規格で、１つのキャパシタに対応する領域ごとに切断して厚さ／幅が１．０を超過するチップを製作し、１０５０℃〜１２００℃の高温において焼成してから研磨して第１及び第２内部電極１２１、１２２を有するセラミック本体１１０を用意する。
【００７４】
その後、セラミック本体１１０の第１及び第２端面に第１及び第２内部電極１２１、１２２の露出した部分とそれぞれ電気的に連結されるように第１及び第２外部電極１３１、１３２を形成する。
【００７５】
また、必要に応じて、第１及び第２外部電極１３１、１３２を形成する段階の後に、第１及び第２外部電極１３１、１３２の表面を電気めっきなどの方法でめっき処理することで、第１及び第２めっき層（図示せず）を形成することができる。
【００７６】
このとき、セラミック本体１１０の高さをａ、セラミック本体１１０の第１主面に形成された第１及び第２外部電極１３１、１３２の上端からセラミック本体１１０の第２主面に形成された第１及び第２外部電極１３１、１３２の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たすようにする。
【００７７】
積層セラミックキャパシタの実装基板
【００７８】
図５は本発明の一実施形態による積層セラミックキャパシタが印刷回路基板に実装された形状を、積層セラミックキャパシタの一部を切開して概略的に示した斜視図である。
【００７９】
図５を参照すると、本実施形態による積層セラミックキャパシタ１００の実装基板２００は、積層セラミックキャパシタ１００が水平または垂直になるように実装された印刷回路基板２１０と、印刷回路基板２１０の上面に離隔形成された第１及び第２電極パッド２２１、２２２と、を含む。
【００８０】
このとき、積層セラミックキャパシタ１００は、第１及び第２外部電極１３１、１３２の第２主面がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、はんだ２３０によって印刷回路基板２１０と電気的に連結されることができる。
【００８１】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
【符号の説明】
【００８２】
１００、１００’  積層セラミックキャパシタ
１１０  セラミック本体
１１１  誘電体層
１２１、１２１’、１２２、１２２’  第１及び第２内部電極
１３１、１３２  第１及び第２外部電極
【図１】
2014216641.tif 000004
【図２】
2014216641.tif 000005
【図３】
2014216641.tif 000006
【図４】
2014216641.tif 000007
【図５】
2014216641.tif 000008
【手続補正書】
【提出日】平成26年7月3日(2014.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
実装に供するための積層セラミック電子部品において、
厚さ方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
前記セラミック本体内において前記誘電体層を介して対向するように配置され、前記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、
前記セラミック本体の両端面から上下両主面まで形成され、前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、
前記セラミック本体の高さをａ、前記セラミック本体の上側主面に形成された第１及び第２外部電極の上端から前記セラミック本体の下側主面に形成された第１及び第２外部電極の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす、積層セラミック電子部品。
【請求項２】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２内部電極の厚さは、０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記誘電体層の平均厚さをｔｄ、前記第１及び第２内部電極の厚さをｔｅと規定するとき、ｔｅ／ｔｄ≦０．８３３を満たす、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記誘電体層の積層数は、５００層以上である、請求項１に記載の積層セラミック電子部品。
【請求項６】
実装に供するための積層セラミック電子部品において、
幅方向に積層された複数の誘電体層を含み、幅をＷ、厚さをＴと規定するとき、Ｔ／Ｗ＞１．０を満たすセラミック本体と、
前記セラミック本体内において前記誘電体層を介して対向するように配置され、前記セラミック本体の両端面を通じて交互に露出した複数の第１及び第２内部電極と、
前記セラミック本体の両端面から上下両主面まで形成され、前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、
前記セラミック本体の高さをａ、前記セラミック本体の上側主面に形成された第１及び第２外部電極の上端から前記セラミック本体の下側主面に形成された第１及び第２外部電極の下端までの距離をｂと規定するとき、０．９９０≦ａ／ｂ＜１の範囲を満たす、積層セラミック電子部品。
【請求項７】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項６に記載の積層セラミック電子部品。
【請求項８】
前記第１及び第２内部電極の厚さは、０．６μｍ以下である、請求項６に記載の積層セラミック電子部品。
【請求項９】
前記誘電体層の平均厚さをｔｄ、前記第１及び第２内部電極の厚さをｔｅと規定するとき、ｔｅ／ｔｄ≦０．８３３を満たす、請求項６に記載の積層セラミック電子部品。
【請求項１０】
前記誘電体層の積層数は、５００層以上である、請求項６に記載の積層セラミック電子部品。
【請求項１１】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記第１及び第２電極パッド上に設置された請求項１から１０のいずれか一項に記載の積層セラミック電子部品と、を含む、積層セラミック電子部品の実装基板。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
また、上記誘電体層及び内部電極の厚さを薄くすると、積層数の増加によって段差問題が発生して信頼性が悪化するという問題点もある。特に、セラミック本体の圧着時にストレスが大きいカバー層の周辺ではショートが頻繁に発生して信頼性が大きく低下する可能性がある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の一側面によると、積層数の増加に伴い、高容量を具現しながらも、外部電極を含むチップ全体の高さに対するセラミック本体の高さを一定範囲に制限することで、外部電極の外周面がラウンドした形状を有しても、印刷回路基板などに実装するときに倒れる現象を防止して積層セラミック電子部品の実装不良率を減らすとともに、段差による角部の内部クラックを防止してめっき浸透によるショート不良及び耐湿不良などを防ぐことができるため、信頼性低下を防止する効果がある。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
下記表１は、上記ａ／ｂの数値、即ち、第１または第２外部電極１３１、１３２を含む積層セラミックキャパシタ１００の全体高さに対するセラミック本体１１０の高さの変化によって印刷回路基板への実装時に積層セラミックキャパシタ１００が倒れるか否かの有無及びショート不良及び耐湿不良に対する信頼性を満たすか否かの有無を示したものである。