(57)【要約】【課題】１つの半導体基板に圧力検出素子及び回路部の両方を形成したとしても、半導体基板の原子レベルの平坦性を確保する。【解決手段】ＳＯＩ基板３１を用意し、ＳＯＩ基板３１の第１半導体層３１ａの表面３１ｄ側に窪み部３２ａ、３２ｂを形成する。また、各窪み部３２ａ、３２ｂの底部に複数のゲージ抵抗３３や回路部３５を形成する（回路形成工程）。各ゲージ抵抗３３と回路部３５とを接続する拡散層３６も形成する。一方、キャップ部４０を用意する。そして、ＳＯＩ基板３１の表面３１ｄに対してＣＭＰ法による研磨を行う（平坦化工程）。この後、ＳＯＩ基板３１の表面３１ｄとキャップ部４０とを貼り合わせる（貼り合わせ工程）。これにより、回路形成工程で第１半導体層３１ａの表面３１ｄの平坦性が失われたとしても、貼り合わせ工程を行う前には当該表面３１ｄにおいて原子レベルの平坦性を確保できる。【選択図】図５
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【特許請求の範囲】
【請求項１】
表面（３１ｄ）を有する半導体基板（３１）を用意する半導体基板準備工程と、
キャップ部（４０）を用意するキャップ部準備工程と、
前記半導体基板（３１）の表面（３１ｄ）側に当該表面（３１ｄ）が凹んだ基板側窪み部（３２ａ、３２ｂ）を形成する窪み形成工程と、
前記窪み形成工程の後、前記基板側窪み部（３２ａ、３２ｂ）の底部に、圧力を検出する圧力検出素子（３４）のゲージ抵抗（３３）と、前記ゲージ抵抗（３３）に電気的に接続された回路部（３５）と、を形成する回路形成工程と、
前記回路形成工程の後、前記半導体基板（３１）の表面（３１ｄ）に対してＣＭＰ法による研磨を行うことにより平坦化する平坦化工程と、
前記平坦化工程の後、前記半導体基板（３１）の表面（３１ｄ）と前記キャップ部（４０）とを貼り合わせる貼り合わせ工程と、
を含んでいることを特徴とする半導体圧力センサの製造方法。
【請求項２】
前記窪み形成工程では、前記基板側窪み部として、前記半導体基板（３１）の表面（３１ｄ）側に第１窪み部（３２ａ）と第２窪み部（３２ｂ）とを形成し、
前記回路形成工程では、前記第１窪み部（３２ａ）に前記圧力検出素子（３４）を形成すると共に前記第２窪み部（３２ｂ）に前記回路部（３５）を形成し、さらに、前記半導体基板（３１）のうちの前記表面（３１ｄ）側に前記圧力検出素子（３４）と前記回路部（３５）とを電気的に接続する拡散層（３６）を形成することを特徴とする請求項１に記載の半導体圧力センサの製造方法。
【請求項３】
前記窪み形成工程では、前記第２窪み部（３２ｂ）よりも前記第１窪み部（３２ａ）を深く形成することを特徴とする請求項２に記載の半導体圧力センサの製造方法。
【請求項４】
前記窪み形成工程では、前記基板側窪み部（３２ａ、３２ｂ）をウェットエッチングによって形成することを特徴とする請求項１ないし３のいずれか１つに記載の半導体圧力センサの製造方法。
【請求項５】
前記回路形成工程では、前記圧力検出素子（３４）及び前記回路部（３５）を真空中で形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体圧力センサの製造方法。
【請求項６】
前記半導体基板準備工程では、前記半導体基板として、第１半導体層（３１ａ）と第２半導体層（３１ｂ）とで絶縁層（３１ｃ）を挟み込んだＳＯＩ基板（３１）を用意し、
前記窪み形成工程では、前記第１半導体層（３１ａ）に前記基板側窪み部（３２ａ、３２ｂ）を形成することを特徴とする請求項１ないし５のいずれか１つに記載の半導体圧力センサの製造方法。
【請求項７】
前記キャップ部準備工程では、前記キャップ部（４０）として、前記圧力検出素子（３４）に対応する部分にキャップ部側窪み部（４１ｃ）が形成されたものを用意することを特徴とする請求項１ないし６のいずれか１つに記載の半導体圧力センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板とキャップ部とを貼り合わせて構成される半導体圧力センサの製造方法に関する。
【背景技術】
【０００２】
従来より、圧力媒体の圧力を検出するように構成されたセンサチップが、例えば特許文献１で提案されている。具体的には、基準室用凹部及び回路部用凹部が形成された第１の基板と、圧力検出部が形成されてダイヤフラムとして機能する薄肉部と圧力検出部からの信号を処理する回路部とが一側面に形成された第２の基板と、が貼り合わされた構造が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−１５１４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、第２の基板の一側面に圧力検出部と回路部との両方を形成しているので、圧力検出部と回路部との両方を形成するための複数の工程を行う度に当該一側面の平坦性が損なわれていくという問題がある。このため、第２の基板の一側面に対する第１の基板の接合性が低下してしまう。
【０００５】
本発明は上記点に鑑み、半導体基板とキャップ部とを貼り合わせて構成される半導体圧力センサにおいて、１つの半導体基板に圧力検出素子及び回路部の両方を形成したとしても、半導体基板において原子レベルの平坦性を確保することができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１に記載の発明では、まず、表面（３１ｄ）を有する半導体基板（３１）を用意する半導体基板準備工程と、キャップ部（４０）を用意するキャップ部準備工程と、を行う。
【０００７】
次に、半導体基板（３１）の表面（３１ｄ）側に当該表面（３１ｄ）が凹んだ基板側窪み部（３２ａ、３２ｂ）を形成する窪み形成工程を行う。この窪み形成工程の後、基板側窪み部（３２ａ、３２ｂ）の底部に、圧力を検出する圧力検出素子（３４）のゲージ抵抗（３３）と、ゲージ抵抗（３３）に電気的に接続された回路部（３５）と、を形成する回路形成工程を行う。
【０００８】
続いて、回路形成工程の後、半導体基板（３１）の表面（３１ｄ）に対してＣＭＰ法による研磨を行うことにより平坦化する平坦化工程を行い、平坦化工程の後、半導体基板（３１）の表面（３１ｄ）とキャップ部（４０）とを貼り合わせる貼り合わせ工程を行うことを特徴とする。
【０００９】
これによると、回路形成工程で圧力検出素子（３４）のゲージ抵抗（３３）や回路部（３５）を形成した際に半導体基板（３１）の表面（３１ｄ）の平坦性が失われたとしても、回路形成工程の後に平坦化工程を行っている。このため、貼り合わせ工程を行う前には半導体基板（３１）の表面（３１ｄ）において原子レベルの平坦性を確保することができる。
【００１０】
なお、この欄及び特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態に係る半導体圧力センサの断面図である。
【図２】図１のII−II断面図である。
【図３】第１実施形態に係る半導体圧力センサの製造工程を示した図である。
【図４】図３に続く製造工程を示した図である。
【図５】図４に続く製造工程を示した図である。
【図６】図５に続く製造工程を示した図である。
【図７】本発明の第２実施形態に係るセンサチップの断面図である。
【図８】本発明の第４実施形態に係るセンサチップの断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１３】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１に示されるように、本実施形態に係る半導体圧力センサは、センサチップ１０と、このセンサチップ１０のうちの一部を封止したモールド樹脂２０と、を備えて構成されている。すなわち、半導体圧力センサは、モールド樹脂２０によるセンサチップ１０の片持ち梁構造になっている。
【００１４】
図２に示されるように、センサチップ１０は、センサ部３０とキャップ部４０とが貼り合わされて構成されたものである。なお、図２ではモールド樹脂２０等のセンサチップ１０以外の構成を省略している。
【００１５】
まず、センサ部３０について説明する。センサ部３０は、測定対象の圧力媒体の圧力を検出するものである。このセンサ部３０は、図２に示されるように、第１半導体層３１ａと第２半導体層３１ｂとで絶縁層３１ｃを挟み込んだＳＯＩ基板３１により構成されたものである。第１半導体層３１ａ及び第２半導体層３１ｂとして、例えばｎ型の単結晶シリコンが採用される。また、絶縁層３１ｃとして例えばＳｉＯ2が採用される。
【００１６】
キャップ部４０はセンサ部３０の表面３１ｄに接合されている。本実施形態では、センサ部３０の表面３１ｄは、ＳＯＩ基板３１の第１半導体層３１ａのうち絶縁層３１ｃに接する面とは反対側の面である。また、センサ部３０の表面３１ｄはＣＭＰ法によって研磨されているので、原子レベルの平坦性を有している。
【００１７】
そして、第１半導体層３１ａは、当該第１半導体層３１ａの表面３１ｄ側に、当該表面３１ｄが凹んだ基板側窪み部として第１窪み部３２ａと第２窪み部３２ｂとを有している。本実施形態では、各窪み部３２ａ、３２ｂは同じ深さに形成されていると共に、各窪み部３２ａ、３２ｂの側面はテーパ状になっている。
【００１８】
一方、第２半導体層３１ｂは、第１窪み部３２ａに対応する部分から絶縁層３１ｃが露出するように当該第２半導体層３１ｂの一部がエッチングされた凹部３０ａを有している。これにより、第１半導体層３１ａの一部が肉薄状のダイヤフラム３０ｂとして構成されている。
【００１９】
第１窪み部３２ａの底部には、複数のゲージ抵抗３３を有する圧力検出素子３４が形成されている。各ゲージ抵抗３３はホイートストンブリッジ回路を構成するように形成されている。これにより、各ゲージ抵抗３３が、ピエゾ抵抗効果を利用して、ダイヤフラム３０ｂに印加された圧力を検出してその圧力に応じた電気信号を出力するようになっている。
【００２０】
第２窪み部３２ｂの底部には、圧力検出素子３４からの信号を増幅・補正等処理するための回路部３５が形成されている。これらゲージ抵抗３３及び回路部３５は第１半導体層３１ａの表面３１ｄ側へのイオン注入によって形成されている。
【００２１】
さらに、第１半導体層３１ａのうちの表面３１ｄ側には、圧力検出素子３４と回路部３５とを電気的に接続するため、及び、回路部３５と外部とを電気的に接続するための拡散層３６が第１半導体層３１ａの表面３１ｄ側へのイオン注入によって形成されている。第１窪み部３２ａ及び第２窪み部３２ｂにおける拡散層３６は、各窪み部３２ａ、３２ｂのテーパ状の各側面に沿って形成されている。
【００２２】
第１窪み部３２ａ及び第２窪み部３２ｂには、ＳｉＮ膜やＳｉＮ／ＳｉＯ2膜等の保護膜３７が形成されている。第１窪み部３２ａに形成された保護膜３７は、各ゲージ抵抗３３や拡散層３６の一部を覆っている。また、第２窪み部３２ｂに形成された保護膜３７は、回路部３５や拡散層３６の一部を覆っている。
【００２３】
次に、キャップ部４０について説明する。キャップ部４０は、センサ部３０の第１窪み部３２ａとの間に密閉した空間を形成したり、第２窪み部３２ｂへの水や異物の混入等を防止するものである。
【００２４】
このようなキャップ部４０はシリコン等の半導体材料で形成されたものであり、ｎ型のシリコン基板４１と熱酸化膜４２とを備えている。熱酸化膜４２は、シリコン基板４１にのうちセンサ部３０側の一面４１ａの面全体に形成されている。この熱酸化膜４２はセンサ部３０とシリコン基板４１とを絶縁するためのものである。熱酸化膜４２は、シリコン基板４１の一面４１ａが熱処理されて形成されたＳｉＯ2膜である。
【００２５】
また、キャップ部４０は、当該キャップ部４０をセンサ部３０とキャップ部４０との積層方向に貫通する貫通電極部４３を有している。各貫通電極部４３は、シリコン基板４１及び熱酸化膜４２を貫通する孔部４３ａと、この孔部４３ａの壁面及びシリコン基板４１のうち一面４１ａとは反対側の他面４１ｂの一部に形成された絶縁膜４３ｂと、孔部４３ａの絶縁膜４３ｂの上に形成された貫通電極４３ｃと、により構成されている。
【００２６】
貫通電極４３ｃの一端は、回路部３５から引き延ばされた拡散層３６に接続され、他端はパッド状にパターニングされている。絶縁膜４３ｂとしては例えば酸化シリコン層ＳｉＯ2（ＰＥ−ＴＥＯＳ）等の絶縁材料が採用され、貫通電極４３ｃとしては例えばＡｌ等の金属材料が採用される。なお、貫通電極部４３は、回路部３５と外部とが電気的な接続を行う数だけ設けられている。
【００２７】
キャップ部４０は、シリコン基板４１の他面４１ｂ側において、当該他面４１ｂの一部、絶縁膜４３ｂ、及び貫通電極４３ｃの一部を覆う図示しない窒化膜を有している。この窒化膜は貫通電極４３ｃの一部が露出する図示しない開口部を有している。したがって、貫通電極４３ｃは、窒化膜の開口部から露出する部分が外部と電気的に接続される。
【００２８】
そして、図２に示されるように、上記のキャップ部４０とセンサ部３０とが貼り合わされて一体化されている。本実施形態では、キャップ部４０の熱酸化膜４２とセンサ部３０の第１半導体層３１ａの表面３１ｄとが直接接合により接合されている。これにより、圧力検出素子３４は、センサ部３０とキャップ部４０との間に形成された真空の第１真空室１１に気密封止されている。したがって、圧力検出素子３４はダイヤフラム３０ｂの一方の面側と他方の面側との差圧つまり絶対圧を検出する。また、回路部３５は、センサ部３０とキャップ部４０との間に形成された真空の第２真空室１２に気密封止されている。
【００２９】
上記構成のセンサチップ１０は、ＳＯＩ基板３１の第２半導体層３１ｂに対して接着剤を介して図示しないリードが接合されている。このリードはセンサチップ１０の回路部３５と外部とを電気的に接続するための部品である。そして、リードと貫通電極４３ｃとが図示しないボンディングワイヤで接続されている。これにより、回路部３５が、拡散層３６、貫通電極４３ｃ、ボンディングワイヤ、及びリードを介して外部と電気的に接続される。
【００３０】
モールド樹脂２０は、センサチップ１０のうちの回路部３５が形成された端部側、ボンディングワイヤ、及びリードの一部を封止している。具体的には、モールド樹脂２０は、貫通電極４３ｃとボンディングワイヤとの接続部、ボンディングワイヤとリードとの接続部を封止している。言い換えると、モールド樹脂２０はセンサチップ１０のダイヤフラム３０ｂ側が露出するように、当該ダイヤフラム側とは反対側を封止している。
【００３１】
以上が、本実施形態に係る半導体圧力センサの全体構成である。このような半導体圧力センサの構成において、ダイヤフラム３０ｂに圧力媒体の圧力が印加されると、ダイヤフラム３０ｂが変形するので、各ゲージ抵抗３３も変形する。これにより、各ゲージ抵抗３３の抵抗値が増減し、ホイートストンブリッジ回路の出力電圧が圧力に比例して増加する。この電圧を回路部３５で増幅・補正等して出力する。
【００３２】
次に、本実施形態に係る半導体圧力センサの製造方法について、図３〜図６を参照して説明する。図３に示されるように、キャップ部４０とセンサ部３０とを別々に形成した後、キャップ部４０とセンサ部３０とを接合し、貫通電極４３ｃ等を形成していく。以下、図３の製造工程に従って半導体圧力センサを製造する方法を説明する。
【００３３】
まず、キャップ部４０側の製造について説明する（キャップ部準備工程）。このため、ウェハ状のｎ型のシリコン基板４１を用意する。すなわちＳｉウェハを用意する。そして、図４に示されるように、シリコン基板４１のうちセンサ部３０と対向する一面４１ａを熱酸化することによりＳｉＯ2の熱酸化膜４２を形成する。
【００３４】
次に、センサ部３０側の製造について説明する。なお、センサ部３０側の製造は、キャップ部４０側の製造の後に行う必要はなく、キャップ部４０側の製造の前に行っても良いし、両者の製造を平行して行っても良い。
【００３５】
まず、活性層であるｎ型の第１半導体層３１ａと第２半導体層３１ｂとで絶縁層３１ｃを挟み込んだＳＯＩウェハすなわちウェハ状のＳＯＩ基板３１を用意する（半導体基板準備工程）。このウェハ状のＳＯＩ基板３１に多数のセンサ部３０を形成することとなる。ウェハ状のＳＯＩ基板３１のサイズは、ウェハ状のシリコン基板４１と同じである。
【００３６】
続いて、図５（ａ）に示されるように、ＳＯＩ基板３１の第１半導体層３１ａに当該第１半導体層３１ａの表面３１ｄが凹んだ基板側窪み部として第１窪み部３２ａと第２窪み部３２ｂとをウェットエッチングによって形成する（窪み形成工程）。具体的には、第１半導体層３１ａの一面４１ａ側に対してＴＭＡＨ等のＳｉエッチング液でウェットエッチングを行うことにより同じ深さの第１窪み部３２ａ及び第２窪み部３２ｂを形成する。
【００３７】
ウェットエッチングはドライエッチングに対して窪みの壁面をテーパ状に形成することができる。したがって、各窪み部３２ａ、３２ｂをウェットエッチングによって形成することで各窪み部３２ａ、３２ｂの側面に配線を形成しやすくすることができる。
【００３８】
窪み形成工程の後、基板側窪み部である各窪み部３２ａ、３２ｂの底部に、圧力検出素子３４と回路部３５とを一連のＣＭＯＳ回路形成プロセスによってそれぞれ形成する（回路形成工程）。具体的には、第１半導体層３１ａの表面３１ｄにレジスト等の図示しないマスクを配置し、Ａｓ（ヒ素）等のＮ型不純物やＢ（ホウ素）等のＰ型不純物をイオン注入し、熱処理等を行う。
【００３９】
これにより、第１窪み部３２ａの底部に圧力検出素子３４の各ゲージ抵抗３３を形成し、第２窪み部３２ｂの底部に回路部３５を形成する。また、各窪み部３２ａ、３２ｂのテーパ部分及び第１半導体層３１ａの表面３１ｄ側に、圧力検出素子３４と回路部３５との間及び回路部３５と貫通電極４３ｃとの間を電気的に接続する拡散層３６を形成する。ここで、第１半導体層３１ａの表面３１ｄ側において、各窪み部３２ａ、３２ｂ以外の領域にはパターンを形成しないことである程度の平坦性を維持する。
【００４０】
また、１つの大きな窪み部を形成してその底部に圧力検出素子３４と回路部３５とを形成するのではなく、圧力検出素子３４と回路部３５とに専用の窪み部を形成している。このため、各窪み部３２ａ、３２ｂの面積を必要最小限に留めることができるので、キャップ部４０に対するＳＯＩ基板３１の表面３１ｄの接合面積を確保することができる。したがって、ＳＯＩ基板３１とキャップ部４０との接合強度を確保することができる。
【００４１】
そして、圧力検出素子３４、回路部３５、及び拡散層３６を形成した後、図５（ｂ）に示されるように、第１半導体層３１ａの表面３１ｄの全体に保護膜５０を形成する。これにより、圧力検出素子３４や回路部３５における吸湿による腐食や特性変動を抑制する。
【００４２】
続いて、上記の回路形成工程の後、第１半導体層３１ａの表面３１ｄ側に対してＣＭＰ法による研磨を行うことにより第１半導体層３１ａの表面３１ｄ側を平坦化する（平坦化工程）。この場合、図５（ｃ）に示されるように、第１半導体層３１ａが露出するまで研磨を行う。これにより、第１半導体層３１ａの表面３１ｄにおいて原子レベルの平坦性を得ることができる。また、第１半導体層３１ａの表面３１ｄ側を研磨したことにより、第１窪み部３２ａ及び第２窪み部３２ｂに保護膜３７の一部が残る。
【００４３】
平坦化工程の後、上記の各工程を経て得られたキャップ部４０側のウェハとセンサ部３０側のウェハとを貼り合わせる（貼り合わせ工程）。すなわち、第１半導体層３１ａの表面３１ｄとキャップ部４０の熱酸化膜４２とを貼り合わせる。
【００４４】
具体的には、センサ部３０側が多数形成されたウェハ状のＳＯＩ基板３１と、キャップ部４０側が多数形成されたウェハ状のシリコン基板４１とを図示しない真空装置内に配置する。そして、ＳＯＩ基板３１のうち第１半導体層３１ａの表面３１ｄ及びキャップ部４０の熱酸化膜４２の表面にＡｒイオンビームを照射する。これにより、第１半導体層３１ａの表面３１ｄのＳｉと熱酸化膜４２の表面のＳｉをそれぞれ活性化させる。なお、活性化の手法については、Ａｒイオンビームの照射の他に、大気中または真空中でプラズマ処理を行うことによっても可能である。
【００４５】
そして、真空装置内にて、ウェハ状のＳＯＩ基板３１及びウェハ状のシリコン基板４１の各対向面に設けられたアライメントマークを用いて赤外顕微鏡によりアライメントを行い、室温〜５５０℃の低温で両ウェハをいわゆる直接接合により接合する。これにより、図６（ａ）に示されるように、積層ウェハ６０を形成する。また、積層ウェハ６０において、ＳＯＩ基板３１とキャップ部４０との間に第１真空室１１と第２真空室１２とをそれぞれ形成する。真空中で接合したので、各真空室１１、１２はそれぞれ真空になっている。
【００４６】
次に、キャップ部４０側のウェハにおいてシリコン基板４１の他面４１ｂ側を研削・研磨することによりシリコン基板４１を所望の厚さまで薄くする（上面研削・研磨）。そして、ドライエッチング等によりシリコン基板４１及び熱酸化膜４２において拡散層３６に対応する位置に、当該拡散層３６に達する孔部４３ａを形成する（貫通電極エッチング）。孔部４３ａは積層ウェハ６０のセンサチップ１０毎に形成する。また、孔部４３ａの壁面に酸化シリコン層ＳｉＯ2（ＰＥ−ＴＥＯＳ）等の絶縁膜４３ｂを成膜する（ＰＥ−ＳｉＯ2成膜）。そして、孔部４３ａの底部に形成された絶縁膜４３ｂを除去し、拡散層３６を露出させる（コンタクトエッチング）。続いて、孔部４３ａにスパッタ法や蒸着法等によりＡｌの金属材料を埋め込み、貫通電極４３ｃを形成する（Ａｌ成膜）。さらに、シリコン基板４１の他面４１ｂ上の金属膜をパッド状にパターニングする（Ａｌパターニング）。このようにして、図６（ｂ）に示されるように、キャップ部４０に貫通電極部４３を形成する。
【００４７】
この後、シリコン基板４１の他面４１ｂ側に、当該他面４１ｂの一部、絶縁膜４３ｂ、及び貫通電極４３ｃを覆う図示しない窒化膜を形成する（ＳｉＮ成膜）。また、貫通電極４３ｃの一部が露出するように当該窒化膜をパターニングする（ＳｉＮパターニング）。すなわち、パッド部を形成する。
【００４８】
また、ＳＯＩ基板３１の第２半導体層３１ｂのうち絶縁層３１ｃに接する面とは反対側の面側を研削・研磨して薄膜化する（下面研削・研磨）。そして、薄膜化した第２半導体層３１ｂのうち圧力検出素子３４に対応する部分を、絶縁層３１ｃが露出するようにエッチングすることにより第２半導体層３１ｂに凹部３０ａを形成する（ダイヤフラムエッチング）。これにより、第１半導体層３１ａの一部が肉薄状となったダイヤフラム３０ｂとなり、図２のセンサチップ１０が完成する。
【００４９】
最後に、積層ウェハ６０をセンサチップ１０毎にダイシングカットする。こうして、センサチップ１０が完成する。また、センサチップ１０を図示しないリードフレームに接着剤を介して接合し、モールド樹脂２０で封止した後、リードフレームのダムバーを切断することにより、半導体圧力センサが完成する。
【００５０】
以上説明したように、本実施形態では、第１半導体層３１ａに圧力検出素子３４や回路部３５、さらには拡散層３６を形成した後に第１半導体層３１ａの表面３１ｄを平坦化することが特徴となっている。このため、圧力検出素子３４のゲージ抵抗３３や回路部３５を形成した際に複数の工程を経て第１半導体層３１ａの表面３１ｄの平坦性が失われたとしても、センサ部３０側とキャップ部４０側とを接合する前には第１半導体層３１ａの表面３１ｄにおいて原子レベルの平坦性を確保することができる。したがって、センサ部３０側とキャップ部４０側との接合性を確保することができる。
【００５１】
また、本実施形態では、センサ部３０側をＳＯＩ基板３１で構成している。このため、第１半導体層３１ａと第２半導体層３１ｂの厚みを制御しやすくなる。したがって、ダイヤフラム３０ｂの厚みを精度良く制御することができる。
【００５２】
なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ＳＯＩ基板３１が特許請求の範囲の「半導体基板」に対応し、ＳＯＩ基板３１の表面３１ｄが特許請求の範囲の「半導体基板の表面」に対応する。
【００５３】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。本実施形態では、図７に示されるように、センサ部３０の第１窪み部３２ａが第２窪み部３２ｂよりも深く形成されている。このような構造を得るため、窪み形成工程では、第２窪み部３２ｂよりも第１窪み部３２ａを深く形成する。この他の工程については第１実施形態と同じである。
【００５４】
このように、センサ部３０側とキャップ部４０側とを貼り合わせたときに第１窪み部３２ａによって形成される第１真空室１１の空間体積を第２窪み部３２ｂによって形成される第２真空室１２よりも大きくすることができる。このため、圧力検出素子３４の基準圧の精度を確保することができる。
【００５５】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。本実施形態では、回路形成工程において、圧力検出素子３４の各ゲージ抵抗３３及び回路部３５を真空中で形成する。これにより、圧力検出素子３４や回路部３５における吸湿による腐食や特性変動を抑制するための保護膜５０の形成が不要となるので、製造工程の削減及び製造コストの低減を図ることができる。したがって、本実施形態では、各窪み部３２ａ、３２ｂに保護膜３７が配置されない構成となる。
【００５６】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。本実施形態では、図８に示されるように、キャップ部４０は圧力検出素子３４に対応する部分にキャップ部側窪み部４１ｃを有している。
【００５７】
具体的には、キャップ部４０を構成するシリコン基板４１の一面４１ａのうち圧力検出素子３４に対応する部分が凹んだことにより、キャップ部側窪み部４１ｃが形成されている。熱酸化膜４２は、シリコン基板４１の一面４１ａに形成されていると共にキャップ部側窪み部４１ｃの側面及び底面に沿って形成されている。
【００５８】
このようなキャップ部４０の構造は、キャップ部４０側を用意するキャップ部準備工程で形成すれば良い。すなわち、ウェハ状のｎ型のシリコン基板４１を用意する際に、シリコン基板４１の一面４１ａのうち圧力検出素子３４に対応する部分にキャップ部側窪み部４１ｃが形成されたものを用意する。
【００５９】
なお、ウェハ状のｎ型のシリコン基板４１を用意し、ウェットエッチング等によってシリコン基板４１の一面４１ａにキャップ部側窪み部４１ｃを形成しても良い。この後の工程は第１実施形態と同じである。
【００６０】
以上により、第２実施形態と同様に、第１真空室１１の空間体積を第２真空室１２よりも大きくすることができ、圧力検出素子３４の基準圧の精度を確保することができる。
【００６１】
（他の実施形態）
上記各実施形態で示された半導体圧力センサの構成は一例であり、上記で示した構成に限定されることなく、本発明を実現できる他の構成とすることもできる。例えば、キャップ部４０はシリコン基板４１と熱酸化膜４２とで構成されていたが、これは一例であり、例えば熱酸化膜４２が形成されていなくても良い。一方、熱酸化膜４２が複数の絶縁膜で構成されていても良い。
【００６２】
上記各実施形態では、圧力検出素子３４と回路部３５とが別々の窪み部３２ａ、３２ｂに配置されているが、第１半導体層３１ａに形成される窪み部は１つでも良く、この１つの窪み部の底部に圧力検出素子３４と回路部３５とが形成されていても良い。
【００６３】
また、圧力検出素子３４及び回路部３５の形成は、吸湿による腐食や特性変動の抑制が可能な乾燥した製造環境であれば、真空中で行わなくても良い。その場合は、保護膜５０の形成を不要としても良い。この場合、各窪み部３２ａ、３２ｂに保護膜３７が配置されない構成となる。
【００６４】
上記各実施形態では、センサ部３０をＳＯＩ基板３１に形成していたが、これは基板の一例である。したがって、ＳＯＩ基板３１ではなく、１枚の半導体基板を用いても良い。
【符号の説明】
【００６５】
３１    ＳＯＩ基板（半導体基板）
３１ｄ  表面
３２ａ  第１窪み部（基板側窪み部）
３２ｂ  第２窪み部（基板側窪み部）
３３    ゲージ抵抗
３４    圧力検出素子
３５    回路部
３６    拡散層
４０    キャップ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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