(57)【要約】【課題】微細化の実現に貢献しうるキャパシタ構造を有する半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板に形成された能動素子と、キャパシタとにより構成されるメモリセルを備える。ここで、該キャパシタは、能動素子のいずれかの半導体領域に接続され、半導体基板の主面に対し略垂直方向に延伸するように形成された第１の電極と、第１の電極と対向するように形成された第２の電極と、第１及び第２の電極間に挟まれる容量膜と、を有する。【選択図】図１
2014204085.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された能動素子と、
前記能動素子のいずれかの半導体領域に接続され、前記半導体基板の主面に対し略垂直方向に延伸するように形成された第１の電極と、前記第１の電極と対向するように形成された第２の電極と、前記第１及び第２の電極間に挟まれる容量膜と、を有するキャパシタと、
により構成されるメモリセルを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記第１の電極は、前記メモリセル毎に分離して形成され、
前記容量膜及び前記第２の電極は、１以上の他の前記メモリセルと共通に形成される、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体記憶装置は、互いに交差するワード線とビット線の交点位置に対応して前記メモリセルを配置した半導体記憶装置であり、
前記容量膜及び前記第２の電極は、同じ前記ワード線と接続されている他の前記メモリセルと共通に形成されて、キャパシタ列を構成する、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記能動素子はサイリスタであり、
前記サイリスタのゲートは、前記第１の電極と電気的に接続され、
前記サイリスタのアノードは、前記ビット線と電気的に接続され、
前記第２の電極は前記ワード線と接続されている、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記能動素子はバイポーラトランジスタであり、
前記バイポーラトランジスタのベースは、前記第１の電極と電気的に接続され、
前記バイポーラトランジスタのコレクタは、前記ビット線と電気的に接続され、
前記第２の電極は前記ワード線と接続されている、ことを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、互いに交差するワード線とビット線の交点位置に対応して前記メモリセルを配置した半導体記憶装置であり、
前記容量膜及び前記第２の電極は、同じ前記ビット線と接続されている他の前記メモリセルと共通に形成されて、キャパシタ列を構成する、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項７】
前記キャパシタ列は、前記キャパシタ列と隣接するキャパシタ列とミラー配置される、ことを特徴とする請求項３乃至６のいずれか一に記載の半導体記憶装置。
【請求項８】
前記キャパシタの前記第２の電極は、共通電極に共通接続される、ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項９】
前記能動素子はＭＯＳトランジスタであり、
前記ＭＯＳトランジスタのソース／ドレインの一方が前記第１の電極と電気的に接続され、
前記ＭＯＳトランジスタのソース／ドレインの他方が前記ビット線と電気的に接続され、
前記ＭＯＳトランジスタのゲートが前記ワード線と電気的に接続されている、ことを特徴とする請求項６に記載の半導体記憶装置。
【請求項１０】
前記第２の電極は、前記メモリセル毎に分離して形成され、
前記第２の電極と異なる導電層において、１以上の他の前記メモリセルの第２の電極と接続される、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１１】
半導体基板に二次元的に配置される複数の能動素子を形成する工程と、
前記能動素子のいずれかの半導体領域と接続される容量コンタクトを形成する工程と、
一の方向に並ぶ２列毎の前記容量コンタクトに対して、絶縁膜からなるピラーを前記一の方向に延伸するように形成する工程と、
前記ピラーを覆うように第１の電極を成膜する工程と、
前記第１の電極で覆われた前記ピラーの側面にサイドウォールを形成し、前記サイドウォールをマスクとして前記第１の電極をエッチングすることにより、前記ピラー単位に前記第１の電極を分離する工程と、
前記ピラーの上面の前記第１の電極部分を除去することにより、前記容量コンタクトの前記一の方向の列単位に前記第１の電極を分離する工程と、
前記一の方向と交差する方向に延伸するマスクを用いて、前記第１の電極をエッチングすることにより、前記容量コンタクト単位に前記第１の電極を分離する工程と、
前記ピラー及び前記第１の電極を覆うように容量膜を成膜する工程と、
前記容量膜の上に第２の電極を成膜する工程と、
を含むことを特徴とする半導体記憶装置の製造方法。
【請求項１２】
前記第２の電極に覆われた前記ピラーの側面にサイドウォールを形成し、前記サイドウォールをマスクとして前記第２の電極をエッチングすることにより、前記ピラー単位に前記第２の電極を分離する工程と、
前記ピラーの上面の前記第２の電極部分を除去することにより、前記第２の電極をさらに前記容量コンタクトの前記一の方向の列単位に分離する工程と、
前記列単位に分離した第２の電極のそれぞれに接続するワード線を形成する工程と、
をさらに含む請求項１１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関する。特に、本発明は、半導体記憶装置のメモリセルのキャパシタ構造に関する。
【背景技術】
【０００２】
現在の大容量の半導体記憶装置としては、ＤＲＡＭ（Dynamic Random Access Memory）が最も一般的でありコンピュータシステムなどに広く用いられている。ＤＲＡＭは、セルキャパシタに情報を蓄えて記憶するメモリである。
【０００３】
一方、ＤＲＡＭを置き換えることを目的として様々な大容量の半導体記憶装置の研究開発が行われている。例えば、特許文献１には、フローティングボディに電荷を蓄積するサイリスタメモリによる技術が開示されている。該サイリスタメモリでは、フローティングボディは、キャパシタを介してワード線ＷＬと接続される（図１７（Ａ）を参照）。サイリスタメモリにおけるキャパシタの容量値は、ＤＲＡＭのキャパシタと比べて原理的に小さくすることが可能である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−２３４９４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以下の分析は、本発明の観点から与えられる。
【０００６】
尚、上記の特許文献１の開示事項は本書に引用をもって繰り込み記載されているものとする。
【０００７】
ＤＲＡＭや特許文献１に記載されたサイリスタメモリでは、セル単位のキャパシタ構造として、ペデスタル構造やコンケーブ構造が用いられている。しかしながら、上記のキャパシタ構造では、ワード線又はビット線のピッチ内に容量膜２枚分のスペースが必要なため、今後、更に微細化が進んだ場合、容量膜２枚分のスペースを確保することが難しくなり、キャパシタが半導体メモリの微細化の制約となってしまうという問題がある。
【０００８】
かくて、半導体メモリの微細化を阻害しないキャパシタ構造の実現が望まれている。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体記憶装置は、半導体基板に形成された能動素子と、キャパシタとにより構成されるメモリセルを備える。ここで、該キャパシタは、前記能動素子のいずれかの半導体領域に接続され、前記半導体基板の主面に対し略垂直方向に延伸するように形成された第１の電極と、前記第１の電極と対向するように形成された第２の電極と、前記第１及び第２の電極間に挟まれる容量膜と、を有する。
【００１０】
本発明の第２の視点による半導体記憶装置の製造方法は、以下の工程を含む。即ち、該半導体記憶装置の製造方法は、半導体基板に二次元的に配置される複数の能動素子を形成する工程を含む。また、該半導体記憶装置の製造方法は、前記能動素子のいずれかの半導体領域と接続される容量コンタクトを形成する工程を含む。また、該半導体記憶装置の製造方法は、一の方向に並ぶ２列毎の前記容量コンタクトに対して、絶縁膜からなるピラーを前記一の方向に延伸するように形成する工程を含む。また、該半導体記憶装置の製造方法は、前記ピラーを覆うように第１の電極を成膜する工程を含む。また、該半導体記憶装置の製造方法は、前記第１の電極で覆われた前記ピラーの側面にサイドウォールを形成し、前記サイドウォールをマスクとして前記第１の電極をエッチングすることにより、前記ピラー単位に前記第１の電極を分離する工程を含む。また、該半導体記憶装置の製造方法は、前記ピラーの上面の前記第１の電極部分を除去することにより、前記容量コンタクトの前記一の方向の列単位に前記第１の電極を分離する工程を含む。また、該半導体記憶装置の製造方法は、前記一の方向と交差する方向に延伸するマスクを用いて、前記第１の電極をエッチングすることにより、前記容量コンタクト単位に前記第１の電極を分離する工程を含む。また、該半導体記憶装置の製造方法は、前記ピラー及び前記第１の電極を覆うように容量膜を成膜する工程を含む。さらに、該半導体記憶装置の製造方法は、前記容量膜の上に第２の電極を成膜する工程を含む。
【発明の効果】
【００１１】
本発明の半導体記憶装置によれば、微細化の実現に貢献しうるキャパシタ構造を有する半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体記憶装置のキャパシタ構造を模式的に示した平面図である。
【図２】第１の実施形態による半導体記憶装置の製造方法において、一製造工程における（Ａ）Ｂ−Ｂ’断面図と（Ｂ）平面図である。
【図３】図２に続く製造工程における（Ａ）Ｃ−Ｃ’断面図、（Ｂ）平面図である。
【図４】図３に続く製造工程における（Ａ）Ｃ−Ｃ’断面図、（Ｂ）平面図である。
【図５】図４に続く製造工程における（Ａ）Ｃ−Ｃ’断面図、（Ｂ）平面図である。
【図６】図５に続く製造工程における（Ａ）Ｂ−Ｂ’断面図、（Ｂ）平面図である。
【図７】図６の製造工程におけるＣ１−Ｃ１’断面図である。
【図８】図６及び図７に続く製造工程における（Ａ）Ｃ−Ｃ’断面図、（Ｂ）平面図である。
【図９】図８に続く製造工程における（Ａ）Ｃ−Ｃ’断面図、（Ｂ）平面図である。
【図１０】第１の実施形態の変形例１に係る半導体記憶装置のキャパシタ構造を模式的に示した図である。
【図１１】第１の実施形態の変形例２に係る半導体記憶装置のキャパシタ構造を模式的に示した平面図である。
【図１２】第１の実施形態の変形例３に係る半導体記憶装置のキャパシタ構造を模式的に示した平面図である。
【図１３】第２の実施形態に係る半導体記憶装置のキャパシタ構造を模式的に示した平面図である。
【図１４】第２の実施形態の変形例１に係る半導体記憶装置のキャパシタ構造を模式的に示した平面図である。
【図１５】第２の実施形態の変形例２に係る半導体記憶装置のキャパシタ構造を模式的に示した平面図である。
【図１６】第２の実施形態の変形例３に係る半導体記憶装置のキャパシタ構造を模式的に示した平面図である。
【図１７】実施形態におけるメモリセルの等価回路を示す回路図である。
【図１８】第２の実施形態に係る半導体装置の一例を示す断面図である。
【発明を実施するための形態】
【００１３】
まず、本発明の実施形態の概要について説明する。なお、実施形態の概要の説明において付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。
【００１４】
本発明の一実施形態における半導体記憶装置３０１は、図１、図９のいずれかに示すように、半導体基板１に形成された能動素子（図９の場合は、サイリスタであり、サイリスタのＰ−ボディ３が表示されている）と、キャパシタとにより構成されるメモリセルＭＣを備える。ここで、該キャパシタは、能動素子のいずれかの半導体領域（例えば、図９のサイリスタメモリセルでは、Ｐ−ボディ３）に接続され、半導体基板１の主面に対し略垂直方向に延伸するように形成された第１の電極１５と、第１の電極１５と対向するように形成された第２の電極１７と、第１の電極１５と第２の電極１７間に挟まれる容量膜１６と、を有する。
【００１５】
従来のペデスタル構造やコンケーブ構造等のキャパシタ構造では、ワード線ピッチＷＬｐ又はビット線ピッチＢＬｐごとに容量膜２枚分のスペースが必要である。一方、上記のキャパシタ構造では、容量膜１６を半導体基板１の主面に対し略垂直に延伸するように形成したので、ワード線ピッチＷＬｐ又はビット線ピッチＢＬｐごと（図９の場合は、ワード線ピッチＷＬｐごと）に、容量膜１６の１枚分のスペースしか使用しない。そのため、今後、半導体メモリの微細化が進んだ場合に、容量膜１６の膜厚が半導体メモリの微細化の制約を阻害しないようにすることが可能になる。
【００１６】
上記半導体記憶装置において、図１に示すように、第１の電極１５は、メモリセルＭＣ毎に分離して形成され、容量膜１６及び第２の電極１７は、１以上の他のメモリセルＭＣと共通に形成されるようにしてもよい。
【００１７】
上記半導体記憶装置は、図１に示すように、互いに交差するワード線１８とビット線１２の交点位置に対応してメモリセルＭＣを配置した半導体記憶装置であり、容量膜１６及び第２の電極１７は、同じワード線１８と接続されている他のメモリセルＭＣと共通に形成されて、キャパシタ列１９を構成するようにしてもよい。
【００１８】
上記半導体記憶装置において、上記能動素子はサイリスタ（図１７（Ａ）の等価回路の３６）であり、サイリスタのゲート（Ｐ−ボディ３）は、第１の電極１５と電気的に接続され、サイリスタのアノードは、ビット線１２と電気的に接続され、第２の電極１７はワード線１８と接続されるようにしてもよい。
【００１９】
上記半導体記憶装置において、上記能動素子はバイポーラトランジスタ（図１７（Ｂ）の等価回路の３７）であり、バイポーラトランジスタのベースは、第１の電極１５と電気的に接続され、バイポーラトランジスタのコレクタは、ビット線１２と電気的に接続され、第２の電極１７はワード線１８と接続されるようにしてもよい。
【００２０】
上記半導体記憶装置は、図１５に示す半導体記憶装置３０１ｆのように、互いに交差するワード線１８とビット線１２の交点位置に対応してメモリセルＭＣを配置した半導体記憶装置であり、容量膜１６ｆ及び第２の電極１７ｆは、同じビット線１２と接続されている他のメモリセルＭＣと共通に形成されて、キャパシタ列１９ｆを構成するようにしてもよい。
【００２１】
上記半導体記憶装置において、図１に示すように、キャパシタ列１９は、該キャパシタ列と隣接するキャパシタ列とミラー配置されるようにしてもよい（例えば、図１に示すキャパシタ列１９は、ワード線ピッチＷＬｐでミラー配置されている）。
【００２２】
また、キャパシタの第２の電極１７は、共通電極に共通接続されるようにしてもよい（例えば、図１７（Ｃ）のＤＲＡＭの等価回路において、キャパシタＣ３の一端を共通のプレート電極ＰＬに接続する場合に相当する）。
【００２３】
上記能動素子はＭＯＳトランジスタ（図１７（Ｃ）の等価回路の３８）であり、ＭＯＳトランジスタのソース／ドレインの一方が第１の電極１５と電気的に接続され、ＭＯＳトランジスタのソース／ドレインの他方がビット線１２と電気的に接続され、ＭＯＳトランジスタのゲートがワード線１８と電気的に接続されるようにしてもよい。
【００２４】
また、第２の電極１７は、メモリセルＭＣ毎に分離して形成され（図１０、図１１、図１２等）、第２の電極１７と異なる導電層において、１以上の他のメモリセルＭＣの第２の電極１７と接続されるようにしてもよい。
【００２５】
本発明の一実施形態における半導体記憶装置の製造方法は、図２〜図８のいずれかに示すように、以下の工程を含む。該半導体記憶装置の製造方法は、半導体基板１に二次元的に配置される複数の能動素子を形成する工程（特許文献１の図１５〜図２２に示されたサイリスタを形成する工程を参照）を含む。また、該半導体記憶装置の製造方法は、能動素子のいずれかの半導体領域と接続される容量コンタクト１４を形成する工程（図２）と、一の方向（図１〜９では、ワード線方向）に並ぶ２列毎の容量コンタクト１４（図３のＤ）に対して、絶縁膜からなるピラー（図３の窒化膜１０９）を一の方向（ワード線方向）に延伸するように形成する工程（図３）を含む。また、該半導体記憶装置の製造方法は、ピラー１０９を覆うように第１の電極１５を成膜する工程（図４）を含む。また、該半導体記憶装置の製造方法は、第１の電極１５で覆われたピラー１０９の側面にサイドウォール１１１を形成し（図４）、サイドウォール１１１をマスクとして第１の電極１５をエッチングする（図５のＦ）ことにより、ピラー１０９単位に第１の電極１５を分離する工程（図５）を含む。また、該半導体記憶装置の製造方法は、ピラー１０９の上面の第１の電極１５部分（図４のＥ）を除去することにより、容量コンタクト１４の一の方向（ワード線方向）の列単位に第１の電極１５を分離する工程（図５）を含む。また、該半導体記憶装置の製造方法は、一の方向と交差する方向（ビット線方向）に延伸するマスク（ハードマスク１１６）を用いて、第１の電極１５をエッチングすることにより、容量コンタクト１４単位に第１の電極１５を分離する工程（図６；図８（Ｂ）の太線は、容量コンタクト１４単位に分離された第１の電極１５を示す）を含む。さらに、該半導体記憶装置の製造方法は、ピラー１０９及び第１の電極１５を覆うように容量膜１６を成膜する工程（図８）と、容量膜１６の上に第２の電極１７を成膜する工程（図８）を含む。
【００２６】
上記の半導体記憶装置の製造方法は、図９に示すように、さらに以下の工程を含むようにしてもよい。即ち、該半導体記憶装置の製造方法は、第２の電極１７に覆われたピラー１０９の側面にサイドウォール１１７を形成し、サイドウォール１１７をマスクとして第２の電極１７をエッチングする（図９のＩ）ことにより、ピラー１０９単位に第２の電極１７を分離する工程（図９）を含む。また、該半導体記憶装置の製造方法は、ピラー１０９の上面の第２の電極１７部分（図８のＨ）を除去することにより、第２の電極１７をさらに容量コンタクト１４の一の方向（ワード線方向）の列単位に分離する工程（図９；図９（Ｂ）の太線は、上記列単位に分離された第２の電極１７を示す）を含む。さらに、該半導体記憶装置の製造方法は、上記列単位に分離した第２の電極１７のそれぞれに接続するワード線１８を形成する工程（図９）を含む。
【００２７】
以下、本発明の各実施形態について、図面を参照して詳しく説明する。
【００２８】
（第１の実施形態）
第１の実施形態について、図１を参照しながら説明する。図１は、第１の実施形態に係る半導体記憶装置３０１の構成を模式的に示す図である。図１に示すように、半導体記憶装置３０１は、互いに直交する複数のビット線１２と複数のワード線１８の交点位置に対応して配置されたメモリセルＭＣにより構成される。各メモリセルＭＣは、特許文献１に開示されているサイリスタメモリセルである（サイリスタメモリセルの等価回路は、図１７（Ａ）を参照）。本実施形態と特許文献１の違いはキャパシタ構造であるため、以下では、キャパシタ構造を中心に説明する。
【００２９】
特許文献１の半導体装置は、コンケーブ型のキャパシタ構造を有している（特許文献１の図１を参照）。一方、本実施形態では、コンケーブ型のキャパシタに代わって、以下に示すキャパシタ構造を使用している。
【００３０】
まず、図１の各メモリセルＭＣにおいて、キャパシタは、第１の電極１５、第２の電極１７と、それらの電極間に挟まれる容量膜１６とにより構成される。第１及び第２の電極（１５、１７）は、例えば、ＴｉＮ膜（窒化チタン膜）等により形成される。また、容量膜１６は、比誘電率が約５０の高誘電体であるＴａＯ（酸化タンタル）等により形成される。
【００３１】
本実施形態のキャパシタ構造の特徴の一つは、第１及び第２の電極（１５、１７）及び容量膜１６が、半導体基板１の主面に対して垂直方向に延伸して形成されている点である。ここで、各メモリセルＭＣの第１の電極１５は、メモリセルＭＣ単位で分離して構成され、図９に示すように、容量コンタクト１４を介してサイリスタのＰボディ３と電気的に接続される。
【００３２】
一方、第２の電極１７と容量膜１６は、同じワード線１８と接続されるメモリセルＭＣ同士で、共通に形成される。これにより、図１に示すように、ワード線１８方向に容量膜１６及び第２の電極１７が繋がったキャパシタ列１９が構成される。また、各キャパシタ列１９の間は、絶縁膜で埋められる。そして、各キャパシタ列１９の第２の電極１７は、ワード線１８と接続される。ここで、ワード線１８にはＣｕ（銅）等が使用される（詳細は、図２〜図９の製造工程で後述する）。
【００３３】
また、図１に示すように、各キャパシタ列１９は、隣接するキャパシタ列１９と、ミラー配置される。即ち、同図上で、ビット線方向に、絶縁膜、第２の電極１７、容量膜１６、第１の電極１５、絶縁膜、第１の電極１５、容量膜１６、第２の電極１７、絶縁膜、．．．の順番に並んでいる。このようにワード線ピッチＷＬｐでミラー配置にすることにより、第１の電極１５及び第２の電極１７をダブルパターニングで形成することができる利点が得られる（詳細は、製造工程で後述する）。
【００３４】
以上説明したように、本実施形態のキャパシタ構造において、メモリセルＭＣ単位で分離するのは、第１の電極１５だけであり、容量膜１６及び第２の電極１７はワード線方向の列単位で共通に形成されている。これにより、容量膜１６及び第２の電極１７を形成する工程を簡略化することができる。
【００３５】
本願発明者は、本実施形態のキャパシタ構造の実現可能性について以下のように具体的に検討した。まず、容量膜１６の膜厚を７ｎｍ、比誘電率を５０（ＴａＯ等の高誘電体で得られる値）とする。ここで、容量膜１６の膜厚は、薄くするほどキャパシタンス値を大きくすることができるが、薄くしすぎると、容量膜リーク電流が問題となってくる。そこで、容量膜リーク電流を抑えることができる程度とするために、容量膜１６の膜厚を７ｎｍに設定した。この条件で、キャパシタの高さを約２００ｎｍとすると、キャパシタンス値は０．２５ｆＦ程度となり、サイリスタメモリを動作させることが可能な値となった。このように、本実施形態によるキャパシタ構造によれば、現実的な条件でサイリスタメモリを動作させることできる。
【００３６】
従来のペデスタル構造やコンケーブ構造のキャパシタ構造の場合、ワード線ピッチＷＬｐ又はビット線ピッチＢＬｐで容量膜１６が折り返す構造になっているため、容量膜１６の膜厚を７ｎｍとした場合、ワード線ピッチＷＬｐ内に２枚分の膜厚（例えば、１４ｎｍ）のスペースが必要になる。今後プロセスルールの微細化が進んでいき、プロセスルールが３２ｎｍ程度よりも更に微細化すると、容量膜２枚分の膜厚１４ｎｍが微細化を阻害する程度になってくる。
【００３７】
一方、本実施形態のキャパシタ構造によれば、容量膜１６が半導体基板１の主面に垂直方向に延伸して形成されるので、ワード線ピッチＷＬｐに対して、容量膜１６の１枚分（例えば、７ｎｍ）のスペースが必要になるだけである。従って、今後プロセスルールの微細化が進んでいった場合に、容量膜１６の膜厚が半導体メモリの微細化を阻害しないようにすることが可能になる。
【００３８】
次に、第１の実施形態に係る半導体記憶装置３０１の製造方法について、図２〜図９を参照しながら説明する。
【００３９】
図２は、半導体記憶装置３０１の一製造工程における（Ａ）Ｂ−Ｂ’断面図と、（Ｂ）平面図である。図２は、半導体基板１上に、複数のサイリスタが二次元的に形成され、その後、ビット線１２が形成された状態を示している。図２（Ａ）では、サイリスタが形成された半導体層２０のうち、各サイリスタのＰ−ボディ３のみを表示している。尚、サイリスタが形成された半導体層２０を得るまでの製造工程は、特許文献１の図１５〜図２２に開示されており、本明細書では説明を省略する。
【００４０】
まず、図２を参照しながら、容量コンタクト１４を形成する工程について説明する。図２（Ｂ）の点線で示すマスクを用いて窒化膜１０８を形成する（即ち、マスク領域外に窒化膜１０８を形成する）。そして、酸化膜１０７を選択的にエッチングすることで容量コンタクト１４となる部分を開口する。そして、開口された部分にＰ型ポリシリコン又は金属を埋め込み、エッチバックすることで容量コンタクト１４を形成する。図２（Ａ）、（Ｂ）は、容量コンタクト１４が形成された状態を示している。図２（Ａ）に示すように、容量コンタクト１４はサイリスタのＰ−ボディ３と接続される。
【００４１】
次に、図３を参照しながら、ピラー（窒化膜）１０９を形成する工程について説明する。まず、全体に、図３（Ａ）の１１０の高さ以上に厚い酸化膜を成膜する。続いて、図３（Ｂ）の点線で示すマスクを用いて、成膜した酸化膜をエッチングする（即ち、マスク領域外をエッチングする）。続いて、エッチングで生成した溝にピラー（窒化膜）１０９を埋め込む。ここで、ピラー（窒化膜）１０９は、後の工程で、第１の電極１５を成膜するベースとなるものである。また、ピラー（窒化膜）１０９の形成には、図３に示すダブルパターニングを使用する。即ち、ワード線ピッチの２倍のピッチ（２ＷＬｐ）で、ピラー１０９を形成する。具体的には、ワード線方向の容量コンタクト１４の２列（図３のＤ）毎に、２列の容量コンタクト１４の中間位置に、１つのピラー１０９をワード線方向に延伸して形成する。このように、ダブルパターニングを使用することで、粗いピッチで加工精度を確保することができるという利点が得られる。
【００４２】
続いて、１１０の高さまでＣＭＰ（Chemical Mechanical Polishing）により平坦化する。その後、酸化膜を除去する。図３（Ａ）、（Ｂ）は、窒化膜からなるピラー１０９が形成され、酸化膜が除去された状態を示している。
【００４３】
次に、図４を参照しながら、第１の電極１５を形成する工程について説明する。まず、第１の電極１５をＴｉＮ等で成膜する。続いて、図４（Ａ）に示すように、第１の電極１５で覆われたピラー１０９の側面にサイドウォール酸化膜１１１を形成する。図４（Ａ）、（Ｂ）はピラー１０９に第１の電極１５及びサイドウォール酸化膜１１１が形成された状態を示している。
【００４４】
次に、図５を参照しながら、第１の電極１５をワード線方向の列単位に分離する工程について説明する。図５（Ａ）に示すように、サイドウォール酸化膜１１１をマスクにしてエッチングすることにより、図５（Ａ）のＦ領域の第１の電極１５を除去する。これにより、第１の電極１５はピラー１０９単位で分離される。続いて、図５（Ａ）に示すように、酸化膜１１２で埋めた後、ＣＭＰで平坦化し、１１３の面を出す。これにより、図４（Ａ）のピラー１０９上面の第１の電極１５の部分（領域Ｅ）が除去され、第１の電極１５は、ワード線方向の列単位に、さらに分離される。
【００４５】
続いて、第１の電極１５をウェットエッチングすることにより、第１の電極１５の高さを高さ１１４にする。そして、上記のウェットエッチングによりできた溝を窒化膜１１５で埋め戻す。
【００４６】
次に、図６を参照しながら、第１の電極１５をビット線方向に切断する工程について説明する。ハードマスク１１６を成膜した後、図６（Ｂ）の点線で示すマスク（ビット線方向に延伸するマスク）により、Ｌ／Ｓパターンを形成する。その結果、図６（Ａ）のＢ−Ｂ’断面図に示すように、ハードマスク１１６は、Ｌ／Ｓパターンで形成されている。続いて、ドライエッチングにより、ハードマスク１１６で覆われていない部分の酸化膜１１２をエッチングし、ビット線１２の上に形成されている第１の電極１５を露出させる。
【００４７】
図７は、図６（Ｂ）のＣ１−Ｃ１’断面図である。図６（Ａ）にＢ−Ｂ’とＣ１−Ｃ１’の交点を示している。即ち、図７は、図６（Ａ）に示したＢ−Ｂ’とＣ１−Ｃ１’の交点を通り、図６（Ａ）の紙面に垂直方向に切断した断面図である。図７に示すように、酸化膜１１２は前述したエッチングにより除去され、領域Ｇは、図５の領域Ｆと同様に、第１の電極１５がピラー１０９単位に分離されたものである。
【００４８】
次に、図８を参照しながら、図６〜図７に続いて第１の電極１５をビット線方向に切断する工程について説明した後、容量膜１６及び第２の電極１７を形成する工程について説明する。まず、図６のハードマスク１１６を除去する。続いて、図６に示したビット線１２の上の露出した第１の電極１５をエッチングする。これにより、ビット線１２の上部の第１の電極１５が除去されて、第１の電極１５のビット線方向の切断が完了する。その結果、図８（Ｂ）に示すように、太線で示す形状に第１の電極１５が加工された状態となる。ここで、上記の太線のうち、細い矩形部分が、半導体基板１に垂直方向に延伸している部分であり、図１に示した第１の電極１５に対応している。
【００４９】
続いて、ハードマスク１１６下部の酸化膜１１２（図６）等の酸化膜を除去する。続いて、図８（Ａ）に示すように、高誘電体ＴａＯ等による容量膜１６を成膜する。さらに、ＴｉＮ等による第２の電極１７を成膜する。そして、図８（Ａ）に示すように、第１の電極１５、容量膜１６、及び第２の電極で覆われたピラー１０９の側面に、サイドウォール酸化膜１１７を形成する。
【００５０】
次に、図９を参照しながら、第２の電極１７を加工する工程と、ワード線１８を形成する工程について説明する。まず、サイドウォール酸化膜１１７をマスクとして、ドライエッチングすることにより、図９（Ａ）の領域Ｉの部分の第２の電極１７が除去され、第２の電極１７は、ピラー（窒化膜）１０９単位に分離される。このとき、容量膜１６は、分離しない。それは、第２の電極１７が分離していれば、キャパシタとしての機能に問題はないためである。
【００５１】
続いて、酸化膜１１８を埋め込んだ後、平坦化する。このとき、図８のピラー１０９上面の第２の電極１７（領域Ｈ）が除去される。これにより、図９（Ｂ）に示すように、太線で示す形状に第２の電極１７が加工された状態となる。ここで、上記の太線のうち、細い矩形部分が、半導体基板１に垂直方向に延伸している部分であり、図１に示した第２の電極１７に対応している。このように、第２の電極１７は、ワード線方向に共通に形成されている。
【００５２】
次に、図９（Ａ）に示すように、容量膜１６を１１９の高さまでエッチングする。そして、Ｃｕ（銅）等からなるワード線１８を、それぞれ、第２の電極１７と接続するようにして形成する。
【００５３】
以上で示す工程により、第１の実施形態に係る半導体記憶装置３０１の製造が行われる。
【００５４】
以上説明したように、第１の実施形態に係る半導体記憶装置３０１によれば、以下に示す効果が得られる。
【００５５】
第１の実施形態のキャパシタ構造によれば、容量膜１６が半導体基板１の主面に垂直方向に延伸して形成されるので、ワード線ピッチＷＬｐに対して、容量膜１６の１枚分のスペースが必要になるだけである。従って、今後プロセスの微細化が進んでいった場合に、従来のペデスタル構造やコンケーブ構造等に比べて、容量膜１６の膜厚が半導体メモリの微細化を阻害しないようにすることが可能になる。
【００５６】
また、第１の電極１５、容量膜１６、及び第２の電極１７のビット線方向の並びをワード線ピッチＷＬｐでミラー配置にしている。これにより、図３〜図５の製造工程に示すように、第１の電極１５を成膜するベースとなるピラー（窒化膜）１０９を、ワード線２列に対し１つの割合で形成すればよい。即ち、形成するピラー（窒化膜）１０９のピッチをワード線ピッチの２倍とするダブルパターニングを使用することができ、加工精度の点で有利となるという効果が得られる。また、今後、プロセスの微細化が進み、ワード線ピッチＷＬｐが狭くなった場合に、ダブルパターニングによる形成は、微細化により対応しやすい製造方法として好適である。
【００５７】
尚、第１の実施形態では、メモリセルの能動素子としてサイリスタ３６を使用したサイリスタメモリ（図１７（Ａ）の等価回路）の場合について説明したが、それに限定されない。例えば、図１７（Ｂ）の等価回路に示すように、サイリスタ３６に代えてバイポーラトランジスタ３７を使用したＦＢＣ（Ｆｌｏａｔｉｎｇ  Ｂｏｄｙ  Ｃｅｌｌ）メモリで半導体記憶装置を構成することも可能である。この場合、キャパシタＣ２の第１の電極１５は、バイポーラトランジスタ３７のベースと接続され、キャパシタＣ２の第２の電極１７は、ワード線１８と接続される。
【００５８】
（第１の実施形態の変形例１）
以下に示す第１の実施形態の変形例１〜３は、第１の実施形態と同様に、いずれもサイリスタメモリ及びＦＢＣメモリに適用可能なキャパシタ構造の例である。
【００５９】
まず、第１の実施形態の変形例１について、図１０を参照しながら説明する。図１０は、第１の実施形態の変形例１に係る半導体記憶装置３０１ａのキャパシタ構造を模式的に示した平面図である。
【００６０】
図１０の半導体記憶装置３０１ａでは、第１の電極１５ａだけでなく、容量膜１６ａ及び第２の電極１７ａをメモリセルＭＣ単位で分離して形成している。また、ビット線方向の並びは、図１（第１の実施形態）の３０１と同様に、ワード線ピッチＷＬｐでミラー配置になっている。これにより、第１及び第２の電極（１５ａ、１７ａ）をダブルパターニングで形成することができる。
【００６１】
また、ワード線１８を形成する際には、同じワード線方向のメモリセルＭＣの第２の電極１７ａ同士を別の導電層配線で接続し、ワード線１８を形成するようにすればよい。
【００６２】
以上説明したように、第１の実施形態の変形例１では、第２の電極１７ａを、メモリセルＭＣ単位で分離して形成した後に、別の導電層配線でワード線方向の第２の電極１７ａ間を接続する。第１の実施形態の変形例１によれば、第１の実施形態と同様な効果が得られる。
【００６３】
（第１の実施形態の変形例２）
次に、第１の実施形態の変形例２について、図１１を参照しながら説明する。図１１は、第１の実施形態の変形例２に係る半導体記憶装置３０１ｂのキャパシタ構造を模式的に示した平面図である。
【００６４】
図１１を図１０（第１の実施形態の変形例１）と比較すると分かるように、図１１の半導体記憶装置３０１ｂのキャパシタ構造は、図１０の半導体記憶装置３０１ａのキャパシタ構造を９０°回転した構造になっている。これにより、ワード線方向の並びが、ビット線ピッチＢＬｐでミラー配置となっており、第１及び第２の電極（１５ｂ、１７ｂ）をダブルパターニングで形成することができる。
【００６５】
また、ワード線１８を形成する際には、同じワード線方向のメモリセルＭＣの第２の電極１７ｂ同士を別の導電層配線で接続し、ワード線１８を形成するようにすればよい。
【００６６】
以上説明したように、第１の実施形態の変形例２では、第１の実施形態の変形例１と同様に、第２の電極１７ｂを、メモリセルＭＣ単位で分離して形成した後に、別の導電層配線でワード線方向の第２の電極１７ｂ間を接続する。第１の実施形態の変形例２によれば、第１の実施形態と同様な効果が得られる。
【００６７】
（第１の実施形態の変形例３）
次に、第１の実施形態の変形例３について、図１２を参照しながら説明する。図１２は、第１の実施形態の変形例３に係る半導体記憶装置３０１ｃのキャパシタ構造を模式的に示した平面図である。
【００６８】
図１２を図１１（第１の実施形態の変形例２）と比較すると分かるように、図１２の半導体記憶装置３０１ｃでは、図１１の半導体記憶装置３０１ｂに対して、第２の電極１７ｃをワード線方向に隣接するメモリセルＭＣと共通化する構造となっている。図１２においても、図１１と同様に、ワード線方向の並びは、ビット線ピッチＢＬｐでミラー配置となっている。これにより、第１及び第２の電極（１５ｃ、１７ｃ）をダブルパターニングで形成することができる。
【００６９】
また、ワード線１８を形成する際には、同じワード線方向のメモリセルＭＣの第２の電極１７ｃ同士を別の導電層配線で接続し、ワード線１８を形成するようにすればよい。
【００７０】
以上説明したように、第１の実施形態の変形例３では、第１の実施形態の変形例１と同様に、第２の電極１７ｃを、メモリセルＭＣ単位で分離して形成した後に、別の導電層配線でワード線方向の第２の電極１７ｃ間を接続する。第１の実施形態の変形例３によれば、第１の実施形態と同様な効果が得られる。
【００７１】
（第２の実施形態）
以下に説明する第２の実施形態及び第２の実施形態の変形例１〜３は、サイリスタメモリ及びＦＢＣメモリには適用することができないが、ＤＲＡＭには適用することが可能なキャパシタ構造の例を示している。図１７（Ｃ）にＤＲＡＭのメモリセルの等価回路を示す。サイリスタメモリの場合、第１の実施形態及び第１の実施形態の変形例１〜３で示したように、第２の電極がワード線単位で分離していることが必要である。一方、ＤＲＡＭの場合、図１７（Ｃ）に示すように、キャパシタＣ３の第２の電極側は、共通のプレート電極ＰＬに接続されるので、サイリスタメモリのように、ワード線単位で分離している必要がないため、様々なキャパシタ構造をとることが可能になる。以下に示す、第２の実施形態及び第２の実施形態の変形例１〜３は、その例を示したものである。
【００７２】
尚、第１の実施形態及び第１の実施形態の変形例１〜３で示したキャパシタ構造は、サイリスタメモリ及びＦＢＣメモリだけでなく、ＤＲＡＭにも適用可能である。
【００７３】
まず、第２の実施形態について、図１３を参照しながら説明する。図１３は、第２の実施形態に係る半導体記憶装置３０１ｄの構成を模式的に示した平面図である。図１３の半導体記憶装置３０１ｄでは、第２の電極１７ｄが、ビット線方向に隣接するメモリセルＭＣと共通化した構成になっている。このため、第２の電極１７ｄがワード線単位で分離していないため、サイリスタメモリ及びＦＢＣメモリに適用することができないが、ＤＲＡＭに適用することができる。
【００７４】
尚、図１３において、ビット線方向の並びは、第１の実施形態と同様に、ワード線ピッチＷＬｐでミラー配置になっている。これにより、第１及び第２の電極（１５ｄ、１７ｄ）をダブルパターニングで形成することができる。
【００７５】
以上説明したように、第２の実施形態のキャパシタ構造は、ＤＲＡＭに適用することが可能である。該キャパシタ構造では、容量膜１６ｄが半導体基板１の主面に垂直方向に延伸して形成されるので、ワード線ピッチＷＬｐに対して、容量膜１６ｄの１枚分のスペースが必要になるだけである。従って、今後プロセスルールの微細化が進んでいった場合に、容量膜１６ｄの膜厚がＤＲＡＭの微細化を阻害しないようにすることが可能になる。
【００７６】
また、一般に、ＤＲＡＭのキャパシタは、サイリスタメモリのキャパシタに比べると、大きな容量値が必要となる。そのため、例えば、ＤＲＡＭのキャパシタでは、第１及び第２の電極（１５ｄ、１７ｄ）及び容量膜１６ｄの高さを高くする等により、大きな容量値を確保する。
【００７７】
（第２の実施形態の変形例１）
次に、第２の実施形態の変形例１について、図１４を参照しながら説明する。図１４は、第２の実施形態の変形例１に係る半導体記憶装置３０１ｅの構成を模式的に示した平面図である。図１４を図１０（第１の実施形態の変形例１）と比較すると分かるように、図１４の半導体記憶装置３０１ｅでは、図１０の半導体記憶装置３０１ａに対して、第２の電極１７ｅをビット線方向に隣接するメモリセルＭＣと共通化している。このため、第２の電極１７ｅがワード線単位で分離していないため、サイリスタメモリ及びＦＢＣメモリに適用することができないが、ＤＲＡＭに適用することができる。
【００７８】
尚、図１４において、ビット線方向の並びは、第１の実施形態と同様に、ワード線ピッチＷＬｐでミラー配置になっている。これにより、第１及び第２の電極（１５ｅ、１７ｅ）をダブルパターニングで形成することができる。
【００７９】
以上説明したように、第２の実施形態の変形例１は、ＤＲＡＭに適用することが可能であり、第２の実施形態と同様の効果が得られる。
【００８０】
（第２の実施形態の変形例２）
次に、第２の実施形態の変形例２について、図１５を参照しながら説明する。図１５は、第２の実施形態の変形例２に係る半導体記憶装置３０１ｆの構成を模式的に示した平面図である。図１５を図１（第１の実施形態）と比較すると分かるように、図１５の半導体記憶装置３０１ｆは、図１の半導体記憶装置３０１を９０°回転した構造になっている。第２の電極１７ｆがワード線単位で分離していないため、サイリスタメモリ及びＦＢＣメモリに適用することができないが、該キャパシタ部分の構造は図１８に断面構造を示すＤＲＡＭに適用することができる。図１８に示すように、各メモリセルにおけるキャパシタの第２の電極ＰＬが共通に設けられ、第１の電極は各メモリセルに対して個別に設けられる。尚、図１８の断面構造は、図１７（Ｃ）に示すＤＲＡＭの等価回路に対応している。
【００８１】
尚、図１５において、ワード線方向の並びは、ビット線ピッチＢＬｐでミラー配置になっている。これにより、第１及び第２の電極（１５ｆ、１７ｆ）をダブルパターニングで形成することができる。
【００８２】
以上説明したように、第２の実施形態の変形例２は、ＤＲＡＭに適用することが可能であり、第２の実施形態と同様の効果が得られる。
【００８３】
（第２の実施形態の変形例３）
次に、第２の実施形態の変形例２について、図１６を参照しながら説明する。図１６は、第２の実施形態の変形例２に係る半導体記憶装置３０１ｇの構成を模式的に示した平面図である。図１６の半導体記憶装置３０１ｇは、図１５の半導体記憶装置３０１ｆに対して、第２の電極１７ｇをビット線方向に隣接するメモリセルＭＣと共通化している。図１６において、第２の電極１７ｇがワード線単位で分離していないため、サイリスタメモリ及びＦＢＣメモリに適用することができないが、ＤＲＡＭに適用することができる。
【００８４】
尚、図１６において、ワード線方向の並びは、ビット線ピッチＢＬｐでミラー配置になっている。これにより、第１及び第２の電極（１５ｇ、１７ｇ）をダブルパターニングで形成することができる。
【００８５】
以上説明したように、第２の実施形態の変形例３は、ＤＲＡＭに適用することが可能であり、第２の実施形態と同様の効果が得られる。
【産業上の利用可能性】
【００８６】
本発明は、キャパシタを有するメモリセルを備えた半導体記憶装置に適用することができる。
【００８７】
なお、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
【符号の説明】
【００８８】
１：半導体基板
３：Ｐ−ボディ（ＦＢ）
８：Ｎ型拡散層
９：Ｐ型アノード（Ｐ型拡散層）
１１：ビット線コンタクト（Ｐ型ポリシリコン）
１２：ビット線（ＢＬ）
１４：容量コンタクト
１５、１５ａ〜ｇ：第１の電極
１６、１６ａ〜ｇ：容量膜
１７、１７ａ〜ｇ：第２の電極
１８：ワード線（ＷＬ）
１９、１９ｆ〜ｇ：キャパシタ列
２０：サイリスタが形成された半導体層
３６：サイリスタ
３７：バイポーラトランジスタ
３８：ＭＯＳトランジスタ
１０６、１０８、１１５：窒化膜
１０７、１１２、１１８：酸化膜
１０９：窒化膜（ピラー）
１１１、１１７：サイドウォール（酸化膜）
１１６：ハードマスク
３０１、３０１ａ〜ｇ：半導体記憶装置
Ｃ１、Ｃ２、Ｃ３：キャパシタ
ＭＣ、ＭＣ１、ＭＣ２：メモリセル
ＢＬｐ：ビット線ピッチ
ＷＬｐ：ワード線ピッチ
ＰＬ：プレート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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