(57)【要約】【課題】基準抵抗にインピーダンス整合させる複数の終端回路の個々の抵抗素子の検査において、その検査のために行う比較回数を削減すること。【解決手段】半導体装置は、複数の端子と、基準インピーダンス回路４４、４５と、複数の端子のそれぞれに結合され、端子の終端インピーダンスを定める複数の終端回路３０３、３０４と、基準インピーダンス回路４４、４５のインピーダンスと、複数の終端回路３０３、３０４のそれぞれのインピーダンスとを比較する比較回路と、を具備する。これにより、インピーダンス整合された基準インピーダンス回路を用いて、個々の終端回路とのインピーダンスの比較を行い、終端回路の抵抗要素の検査を行う。【選択図】図５
2014090050.tif 000002
【特許請求の範囲】
【請求項１】
複数の端子と、
基準インピーダンス回路と、
前記複数の端子のそれぞれに結合され、端子の終端インピーダンスを定める複数の終端回路と、
前記基準インピーダンス回路のインピーダンスと、前記複数の終端回路のそれぞれのインピーダンスとを比較する比較回路と
を具備する半導体装置。
【請求項２】
前記基準インピーダンス回路と前記複数の終端回路との間にスイッチが設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
テスト信号を出力し、前記基準インピーダンス回路、前記複数の終端回路、および前記スイッチに供給する制御回路をさらに備えることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記終端回路において、前記基準インピーダンス回路において選択されたインピーダンスよりも高いインピーダンスを設定することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記基準インピーダンス回路と前記終端回路が実質的に同一の回路構成を有することを特徴とする請求項１の半導体装置。
【請求項６】
前記複数の終端回路を同時に制御することを特徴とする請求項５に記載の半導体装置。
【請求項７】
第１と第２の端子と、
基準インピーダンス回路と、
前記第１の端子に接続され、前記第１の端子の終端インピーダンスを定める第１の終端回路と、
前記第２の端子に接続され、前記第２の端子の終端インピーダンスを定める第２の終端回路と、
前記基準インピーダンス回路のインピーダンスと、前記第１の終端回路のそれぞれのインピーダンスとを比較する第１の比較回路と、
前記第１の終端回路のインピーダンスと前記第２の終端回路のインピーダンスを比較する第２の比較回路と
を具備する半導体装置。
【請求項８】
前記基準インピーダンス回路と前記複数の終端回路との間にスイッチが設けられていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
テスト信号を出力し、前記基準インピーダンス回路、前記複数の終端回路、および前記スイッチに供給する制御回路をさらに備えることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記終端回路において、前記基準インピーダンス回路において選択されたインピーダンスよりも高いインピーダンスを設定することを特徴とする請求項７記載の半導体装置。
【請求項１１】
前記基準インピーダンス回路と前記終端回路が実質的に同一の回路構成を有することを特徴とする請求項７の半導体装置。
【請求項１２】
前記複数の終端回路を同時に制御することを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば入出力インピーダンス調整回路を備えた半導体集積回路および半導体集積回路の製造方法に利用可能なものである。
【背景技術】
【０００２】
データ伝送を行う半導体集積回路には、データ伝送時の信号の反射などによる信号の品質低下を防止するため、インピーダンスを整合させるための終端抵抗回路が設けられている。近年、半導体集積回路におけるデータ伝送の高速化に伴うインピーダンスの不整合が、データ伝送のうえで課題となっている。そのため高い精度を持つ終端抵抗回路が求められている。
【０００３】
特開２０１２−６０１４０号公報では、複数のトランジスタの組合せによって所望の抵抗値と同等の抵抗値を実現するＯＤＴ（Ｏｎ  Ｄｉｅ  Ｔｅｒｍｉｎａｔｉｏｎ）回路の検査方法であって、プロセスによりばらつく終端抵抗の値が、特定の抵抗範囲に含まれることを保証する方法が開示されている。
【０００４】
特開２００４−２１５１２８号公報では、終端抵抗回路に対する検査方法として、選択回路としてのマックス・スキャン・フリップ・フロップ回路を用い、検査時はスキャン入力またはクロック入力に検査信号を入力することにより、特定の１ビット抵抗要素ずつ検査を行う方法が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１２−６０１４０号公報
【特許文献２】特開２００４−２１５１２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１および特許文献２の検査方法は、多数の抵抗要素を含む終端抵抗回路（以下、終端回路と称する場合がある）に関して、抵抗要素の検査を効率的に行うことについて認識はない。
【０００７】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
一実施の形態による半導体集積回路は、インピーダンス整合された基準インピーダンス回路を用いて、個々の終端回路とのインピーダンスの比較を行い、終端回路の抵抗要素の検査を行う。
【発明の効果】
【０００９】
上記一実施の形態によれば、基準抵抗にインピーダンス整合させる複数の終端回路の個々の抵抗素子の検査において、その検査のために行う比較回数を削減することができる。
【図面の簡単な説明】
【００１０】
【図１】本実施の形態１に従うシステムボード１の構成を示す図である。
【図２】実施の形態１に従うデバイス１４の構成を示す図である。
【図３】実施の形態１に従う受信インターフェース２２２の構成を示す図である。
【図４】図４は、本実施の形態１に従う基準インピーダンス回路の構成を示す図である。
【図５】本実施の形態１に従う受信インターフェース２２２の詳細な構成を示す図である。
【図６】本実施の形態１に従うテストモード動作を説明するための構成を示す図である。
【図７】本実施の形態２に従うテストモード動作を説明するための構成を示す図である。
【発明を実施するための形態】
【００１１】
本実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００１２】
＜実施の形態１＞
図１は、本実施の形態１に従うシステムボードの構成を示す図である。
【００１３】
図１に示されるように、本実施の形態１に係るシステムボード１は、コントローラー２とデバイス４とデバイス６とクロック制御回路８とを含む。コントローラー２はシステムボード１全体を制御する。デバイス４、デバイス６は、例えばＤＲＡＭ（ダイナミックランダムアクセスメモリー）などを含むメモリ回路であり、この実施の形態においては、両者は同一の構成とされている。しかしながら、互いに異なる構成にされていてもよい。クロック制御回路８はシステムボード全体のクロックを制御する回路である。コントローラー２、デバイス４、デバイス６は互いに双方向にデータ転送を行うことができる様に相互に接続されている。また、コントローラー２、デバイス４、デバイス６はそれぞれ、インピーダンス整合を実現するための終端抵抗の基準となる抵抗値を提供する基準抵抗（同図では符号なし）が接続される。この実施の形態においては、特に制限されないが、コントローラ２、デバイス４および６は、それぞれ１つの半導体チップに形成されている。
【００１４】
図２は、本実施の形態１に従うデバイス４の構成を示す図である。同図では、図面が複雑になるのを避けるために、インピーダンス調整回路に係る構成が詳細に示されている。言い換えるならば、たとえば、データ端子Ｄａｔａを介して供給される（あるいはデータ端子を介して出力する）データを処理する構成は、同図では省略されている。
【００１５】
図２に示されるように、デバイス４は、データの受信のための受信用インターフェース４０と、受信インターフェース制御回路４２と、受信インターフェースのインピーダンスの基準となるインピーダンスを生成する基準インピーダンス回路４４と、データの送信のための送信用インターフェース４１と、送信用インターフェース制御回路４３と、送信インターフェースのインピーダンスの基準となるインピーダンスを生成する基準インピーダンス回路４５と、を含む（以下、受信用インターフェース制御回路４２と送信用インターフェース制御回路４３とを総称する場合はインターフェース制御回路４２および４３と称する)。受信用および送信用インターフェースには、デバイスの外周に設けられた外部端子（デバイスの動作を規定するためのクロック信号を入力するクロック端子ＣＬＫ〜ＣＬＫｎと、外部とデータのやりとりをするためのデータ端子Ｄａｔａと、参照電圧Ｖｒｅｆを入力する端子Ｖｒｅｆ）が接続されている。基準インピーダンス回路４４、４５には、それぞれ基準抵抗ＲＴ、ＲＱがそれぞれ外部端子を介して接続されている。基準インピーダンス回路４４、４５では、基準抵抗（ＲＱ、ＲＴ）の抵抗値に応じた抵抗素子が選択され、選択された抵抗素子に対応する調整コードＣｎがインターフェース制御回路４２および４３において生成される。インターフェース制御回路４２および４３は生成した調整コードＣｎを各インターフェース４０、４１に転送する。各インターフェース４０、４１は調整コードＣｎに応じて、各インターフェース回路に含まれる終端回路のインピーダンスを調整する。なお、図１では、デバイス４（６）に接続されている基準抵抗は１個で示してあるが、図２では、送信用の基準抵抗（ＲＱ）と受信用の基準抵抗（ＲＴ）のそれぞれが示されている。
【００１６】
図３は、本実施の形態1に従う受信インターフェース４０の構成を示す図である。
【００１７】
図３に示されるように、受信インターフェース４０は、クロック端子ＣＬＫ（〜ＣＬＫｎ：ＣＬＫのみを代表的に図示）、データ端子Ｄａｔａ、参照電圧供給端子Ｖｒｅｆなどの外部端子と、データが入力される入力データバッファ３０１と、クロックが入力される入力クロックバッファ３０２と、それぞれのバッファに付随する終端回路３０３、３０４と、データ入力のためのＦＩＦＯ３０５と、を含む。ＦＩＦＯ３０５からはデータ信号Ｄｉｎが内部論理回路（図２および図３では、図示されていない）へ出力される。また、同図には示されていないが、終端回路３０３，３０４には、受信インターフェース制御回路４２から調整コードＣｎが供給される。
【００１８】
図４は、本実施の形態１に従う基準インピーダンス回路４４の構成を示す図である。
【００１９】
図４に示されるように、基準インピーダンス回路４４は可変抵抗群０ｐ、１ｐ、１ｎと、可変抵抗群０ｐと基準抵抗ＲＴの接点における電圧と参照電圧Ｖｒｅｆとを比較するコンパレーター４０１と、可変抵抗群１ｐと可変抵抗群１ｎの接点における電圧と参照電圧Ｖｒｅｆを比較するコンパレーター４０２と、を含む。可変抵抗群０ｐ、１ｐ、１ｎは、それぞれ、Ｐ型またはＮ型トランジスタと抵抗を直列に接続した抵抗素子ＵＰ０［０］、ＵＰ０［１］、…ＵＰ０［ｎ−２］、ＵＰ０［ｎ−１］および、ＵＰ１［０］、ＵＰ１［１］、…ＵＰ１［ｎ−２］、ＵＰ１［ｎ−１］および、ＤＮ１［０］、ＤＮ１［１］、…ＤＮ１［ｎ−２］、ＤＮ１［ｎ−１］を並列接続することにより構成される。
【００２０】
通常動作時においては、まず受信インターフェース制御回路４２は、可変抵抗群０ｐの抵抗値が基準抵抗ＲＴと等価となるよう、受信インターフェース制御回路の出力する調整コードＣｎの一部（Ｃ０ｐ［０］〜［ｎ−１］）を用いて可変抵抗群０ｐの抵抗素子を選択する。コンパレーター４０１は可変抵抗群０ｐと基準抵抗ＲＴの接点の電圧と、参照電圧Ｖｒｅｆを比較し、接点の電圧を検知する。可変抵抗群０ｐにおいて設定された抵抗素子の抵抗数に応じた調整コードＣ０ｐ［０］〜［ｎ−１］が、受信インターフェース制御回路４２において生成される。受信インターフェース制御回路４２は調整コードＣ０ｐ［０］〜［ｎ−１］に対応する可変抵抗群０ｐの抵抗値と等価の抵抗素子が可変抵抗群１ｐにおいて選択されるよう、受信インターフェース制御回路の出力する調整コードＣｎの別の一部（Ｃ１ｐ［０］〜［ｎ−１］）を用いて制御する。受信インターフェース制御回路４２はさらに、可変抵抗群１ｐにおいて選択された抵抗素子と、可変抵抗群１ｎにおいて選択される抵抗素子の抵抗値が等価となるよう、調整コードＣｎのさらに別の一部（Ｃ１ｎ［０］〜［ｎ−１］）を用いて制御する。コンパレーター４０２は参照電圧Ｖｒｅｆと可変抵抗群１ｐおよび１ｎの接点における電圧を比較し、接点の電圧レベルを検知する。受信インターフェース制御回路４２は、可変抵抗群１ｐおよび１ｎで選択された抵抗の数に応じた調整コードＣ１ｐ［０］〜［ｎ−１］およびＣ１ｎ［０］〜［ｎ−１］を生成し、後述する受信インターフェース４０の終端回路の設定を行う。
【００２１】
テストモード時においては、受信インターフェース制御回路４２は、テストモード信号を受け、テストモード信号に応じて可変抵抗群１ｐおよび１ｎの設定を行う。基準抵抗ＲＴ、および可変抵抗群０ｐは使用しない。テストモード時の動作については後に詳述する。
【００２２】
図５は、本実施の形態１に従う終端回路３０３、３０４に含まれるインピーダンス調整回路［０］〜［l−２］の構成を示す図である。
【００２３】
図５に示されるように、インピーダンス調整回路［０］は、外部端子と、可変抵抗群２ｐおよび２ｎと、可変抵抗群２ｐと可変抵抗群２ｎの接点における電圧と参照電圧Ｖｒｅｆとを比較するコンパレーター５０１と、を含む。可変抵抗群２ｐ、２ｎは、図４の可変抵抗群１ｐおよび１ｎと同一の構成を有しており、Ｐ型またはＮ型トランジスタと抵抗を直列に接続した抵抗素子ＵＰ２［０］、ＵＰ２［１］、…ＵＰ２［ｎ−２］、ＵＰ２［ｎ−１］および、ＤＮ２［０］、ＤＮ２［１］、…ＤＮ２［ｎ−２］、ＤＮ２［ｎ−１］を並列接続することにより構成される。
【００２４】
通常動作時においては、受信インターフェース制御回路４２は、インピーダンス調整回路［０］における抵抗値を、基準インピーダンス回路４４において選択された抵抗値と等価の値に設定するため、可変抵抗群２ｐおよび２ｎの抵抗素子へ供給するＣ２ｐ［０］〜［ｎ−１］信号、Ｃ２ｎ［０］〜［ｎ−１］信号を出力する。この制御信号により選択された抵抗素子はインピーダンス整合のための抵抗素子として機能する。
【００２５】
インピーダンス調整回路［１］〜［Ｉ−２］についても、インピーダンス調整回路［０］と同様にして抵抗値が選定される。
【００２６】
この実施の形態においては、このインピーダンス調整回路［０］と同一の構成を有するインピーダンス調整回路が受信インターフェースにおいて複数存在することを特徴としている。なお、コンパレーター５０１は、基準電圧Ｖｒｅｆを参照電圧として、外部端子ＰＡＤに供給される信号（ＣＬＫまたはデータ）の電圧レベルを識別し、内部論理回路へ伝える。
【００２７】
図６は、本実施の形態１に従う終端回路３０３、３０４及び受信インターフェース回路とからなる、テストモードでの動作を説明する構成を示す図である。
【００２８】
テストモード動作にあたって、まず受信インターフェース制御回路４２が、テストモード信号ＴＭを受ける。このテストモード信号ＴＭはテストコードを含む。テストモードにおいて、テストコードは任意に設定することができ、テストコードに応じて受信インターフェース制御回路４２が調整コードＣｎを生成することで、終端回路３０３、３０４の可変抵抗群を構成する抵抗素子のうち、検査したい抵抗素子を選択することができる。また調整コードＣｎを順次変えて生成することで、全抵抗素子について検査することが可能である。基準インピーダンス回路４４、インピーダンス調整回路［０］、インピーダンス調整回路［１］、…インピーダンス調整回路[ｌ−２]はそれぞれこの調整コードを受け、同じインピーダンスとなるよう同じ抵抗素子が選択される。基準インピーダンス回路４４における可変抵抗群１ｎと可変抵抗群１ｐの接点はスイッチ６０１を介して、複数のインピーダンス調整回路それぞれに備えられたコンパレーター［０］、コンパレーター［１］、…コンパレーター[ｎ−１]の一端の入力に接続される。スイッチ６０１は通常動作時においてはＶｒｅｆ端子と接続されており、テストモード時においてはテストモード信号ＴＭにより基準インピーダンス回路４４と、検査対象となるインピーダンス調整回路を接続するよう制御する。コンパレーターＣｏｍｐ［０］、Ｃｏｍｐ［１］、…Ｃｏｍｐ[ｌ]のもう一端の入力には、インピーダンス調整回路の可変抵抗群３ｎ［０］と可変抵抗群３ｐ［０］の接点、可変抵抗群３ｎ［１］と可変抵抗群３ｐ［１］の接点、…可変抵抗群３ｎ[ｎ−１]と可変抵抗群３ｐ[ｎ−１]の接点がそれぞれ接続される。コンパレーターＣｏｍｐ［０］、Ｃｏｍｐ［１］、…Ｃｏｍｐ［ｌ］はそれぞれ、基準インピーダンス回路の出力電圧Ｖｍ＿ｒｅｆと、それぞれのインピーダンス調整回路の出力電圧Ｖｍ［０］、Ｖｍ［１］、…Ｖｍ［ｌ−２］を比較する。それぞれのコンパレーターの出力は、フリップフロップの入力に接続され、フリップフロップに別に入力されるキャプチャ信号Ｃａｐｔｕｒｅにより捕捉される。比較結果はＤｉｎ［０］、Ｄｉｎ［１］、Ｄｉｎ［ｌ−２］として出力され、この比較結果を確認することにより、インピーダンス調整回路の可変抵抗群を構成する抵抗素子に異常が無いかを保証することができる。
【００２９】
テストモード動作時における、基準インピーダンス回路４４およびインピーダンス調整回路のインピーダンスの制御方法について説明する。実際の製品仕様としては、用途に応じて、終端抵抗のインピーダンス値の設定範囲と、設定インピーダンス値に対する許容誤差が規格化されている。この設定範囲および許容誤差を保証するために、まずインピーダンス調整回路のＰ型トランジスタの可変抵抗群において、基準インピーダンス回路で選択するコード数（抵抗素子数）に、許容誤差分のコードを余分に加えたコードが選択されるよう、調整コードＣｎを設定する。インピーダンス調整回路での抵抗素子に異常が無い場合、インピーダンス調整回路の出力電圧Ｖｍは、基準インピーダンス回路の出力電圧Ｖｍ＿ｒｅｆよりも大きくなり、コンパレーターでの比較結果としてＨｉが出力されることが想定される。一方でインピーダンス調整回路のＮ型トランジスタの可変抵抗群において、基準インピーダンス回路で選択するコード数に、許容誤差分のコードを余分に加えたコードが選択されるよう、調整コードＣｎを設定する。インピーダンス調整回路での抵抗素子に異常が無い場合、Ｖｍは、Ｖｍ＿ｒｅｆよりも小さくなり、コンパレーターでの比較結果としてＬｏｗが出力されることが想定される。この基準インピーダンス回路の出力電圧との比較を、複数のインピーダンス調整回路の出力電圧に同時に行うことで、複数のインピーダンス調整回路の異常の検出を効率的に行うことができる。
【００３０】
テストモード動作での調整コードＣｎの生成においては、図５において説明した其々のインピーダンス調整回路について求めた調整コードＣ２ｐ［０］〜［ｎ−１］およびＣ２ｎ［０］〜［ｎ−１］に基づいて決定して良い。
【００３１】
＜実施の形態２＞
本実施の形態２は、実施の形態１に係るテストモード動作の変形例であって、その動作を説明する他の構成例を示すものである。
【００３２】
図７は実施の形態２に係るテストモード動作を説明する構成例を示す図である。
【００３３】
図７において、基準インピーダンス回路４４、インピーダンス調整回路［０］の構成と動作については、図６の場合と同様である、一方、本変形例では、インピーダンス調整回路［０］の出力Ｖｍ＿ｅｖｅｎ［０］が、次段のインピーダンス調整回路［１］の出力Ｖｍ＿Ｏｄｄ［１］が入力されるコンパレーターＣｏｍｐ［１］の別の入力に直接入力され、インピーダンス調整回路［１］の出力Ｖｍ＿Ｏｄｄ［１］が、更に次段のインピーダンス調整回路[２]の出力Ｖｍ＿ｅｖｅｎ［１］が入力されるコンパレーターＣｏｍｐ［２］の別の入力に直接入力されるよう構成する。なお、各々のコンパレーターにおける比較は、前段のコンパレーターの比較が完了した後に行われるように、テストモード信号ＴＭ１、ＴＭ２、…ＴＭｌが順次送信されるように制御する。このように制御することで、テストが完了した前段のインピーダンス調整回路を用いて、次段のインピーダンス調整回路を検査することができ、最終段まで順次行うことで、全てのインピーダンス調整回路の抵抗素子を検査することができる、本構成は、レイアウト上で、配線の引き回しが困難な場合などにおいて、直近の回路と接続することで容易に配線をレイアウトすることができる点で有利である。
【００３４】
以上の説明では、受信側ＩＦ４０に設けられているインピーダンス調整回路を例にして説明したが、送信側ＩＦ４１にも、受信側ＩＦ４０と同様なインピーダンス調整回路が設けられている。送信側ＩＦ４１に設けられているインピーダンス調整回路も、受信側ＩＦ４０のそれと同様に機能するため、その説明は省略する。
【００３５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は、実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００３６】
１  システムボード、２  コントローラー、４，６  デバイス、８  クロック制御回路、４０  受信用インターフェース、４１  送信用インターフェース、４２  受信用インターフェース制御回路、４３  送信用インターフェース制御回路、４４，４５  基準インピーダンス回路、３０１  入力データバッファ、３０２  入力クロックバッファ、  ３０３，３０４  終端回路、３０５  ＦＩＦＯ、４０１，４０２，５０１  コンパレーター、６０１，７０１  スイッチ。
【図１】
2014090050.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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