(57)【要約】【課題】コンタクトプラグと金属ソース・ドレイン電極との確実な接続を取ることができ、接合リークや抵抗の増大を抑制できる。【解決手段】メタルＳ／Ｄ構造を有する電界効果型半導体装置であって、半導体基板１０と、基板１０上にゲート絶縁膜１２を介して形成されたゲート電極１３と、ゲート電極１３下のチャネル領域を挟んで基板１０の表面部に形成され、基板１０を構成する半導体と金属との合金からなるソース・ドレイン電極２０と、ソース・ドレイン電極２０にコンタクトするコンタクトプラグ３０と、を具備している。そして、ソース・ドレイン電極２０は、コンタクトプラグ直下の領域２２のソース・ドレイン電極２０と基板１０との界面が、その他の領域２１のソース・ドレイン電極２０と基板１０との界面よりも基板側の深い位置に存在している。【選択図】図１
2014216521.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に形成され、前記基板を構成する半導体と金属との合金からなるソース・ドレイン電極と、
前記ソース・ドレイン電極にコンタクトするコンタクトプラグと、
を具備し、
前記コンタクトプラグ直下の領域の前記ソース・ドレイン電極と前記基板との界面が、その他の領域の前記ソース・ドレイン電極と前記基板との界面よりも前記基板側の深い位置に存在することを特徴とする電界効果型半導体装置。
【請求項２】
半導体基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで前記基板上に設けられたゲート側壁絶縁膜と、
前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に形成され、前記基板を構成する半導体と金属との合金からなるソース・ドレイン電極と、
前記ソース・ドレイン電極にコンタクトするコンタクトプラグと、
を具備し、
前記ソース・ドレイン電極は、前記ゲート側壁絶縁膜下の領域よりも、前記ゲート側壁絶縁膜の前記チャネルと反対側下の領域の方で、膜厚が厚く形成されていることを特徴とする電界効果型半導体装置。
【請求項３】
半導体基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に形成され、前記基板を構成する半導体と金属ととの合金からなるソース・ドレイン電極と、
前記ソース・ドレイン電極にコンタクトするコンタクトプラグと、
を具備し、
前記ソース・ドレイン電極は、前記ゲート電極の近傍領域よりも、該領域よりも外側の領域の方で、膜厚が厚く形成されていることを特徴とする電界効果型半導体装置。
【請求項４】
前記チャネル領域は、ＩｎxＧａ1-xＡｓ（０＜ｘ＜１）、ＩｎＰ、ＩｎxＧａ1-xＳｂ（０＜ｘ＜１）、ＳｉxＧｅ1-x（０＜ｘ＜１）の何れかで形成されていることを特徴とする請求項１乃至３の何れかに記載の電界効果型半導体装置。
【請求項５】
前記ソース・ドレイン電極は、Ｎｉ，Ｃｏ，Ｐｔの何れかと前記基板を構成する半導体との合金であることを特徴とする請求項４記載の電界効果型半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に、前記基板の半導体と金属との合金からなる第１のソース・ドレイン電極を形成する工程と、
前記ゲート電極及び前記第１のソース・ドレイン電極を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記ソース・ドレイン電極と接続するためのコンタクトホールを形成する工程と、
前記コンタクトホールの底部に前記基板を構成する半導体と金属との合金からなる第２のソース・ドレイン電極を形成する工程と、
前記コンタクトホール内に前記第２のソース・ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、
を含むことを特徴とする電界効果型半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に、前記基板の半導体と金属との合金からなる第１のソース・ドレイン電極を形成する工程と、
前記ゲート電極の側部に、前記第１のソース・ドレイン電極と一部重なるようにゲート側壁絶縁膜を形成する工程と、
前記ゲート側壁絶縁膜の前記チャネルと反対側の領域下に、前記基板の半導体と金属との合金からなり、前記第１のソース・ドレイン電極よりも前記基板内の深い位置まで第２のソース・ドレイン電極を形成する工程と、
前記ゲート電極及び前記第１及び第２のソース・ドレイン電極を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第２のソース・ドレイン電極と接続するためのコンタクトホールを形成する工程と、
前記コンタクトホール内に前記第２のソース・ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、
を含むことを特徴とする電界効果型半導体装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側部にゲート側壁絶縁膜を形成する工程と、
前記ゲート電極及び前記ゲート側壁絶縁膜を挟んで前記基板の表面部に、前記基板の半導体と金属との合金からなる第１のソース・ドレイン電極を形成する工程と、
前記第１のソース・ドレイン電極を形成した後に、前記ゲート側壁絶縁膜を除去する工程と、
前記ゲート側壁絶縁膜の除去により露出した前記基板の表面部に、前記基板の半導体と金属との合金からなり、前記第１のソース・ドレイン電極よりも前記基板内の浅い位置まで第２のソース・ドレイン電極を形成する工程と、
前記ゲート電極、前記第１及び第２のソース・ドレイン電極を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記第１のソース・ドレイン電極と接続するためのコンタクトホールを形成する工程と、
前記コンタクトホール内に前記第１のソース・ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、
を含むことを特徴とする電界効果型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、メタルＳ／Ｄ構造を有する電界効果型半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
Ｓｉ−ＭＯＳＦＥＴの微細化限界に直面しつつある現在、微細化によらないＬＳＩの低消費電力化が大きな課題となっており、ＭＯＳＦＥＴのチャネルに従来のＳｉよりも移動度の高いIII−Ｖ族半導体やＧｅを用いる研究が精力的に行われている。
【０００３】
一方、ソース・ドレイン（Ｓ／Ｄ）金属電極とチャネルを隣接させた、いわゆるメタルＳ／Ｄ構造が、寄生抵抗低減及び素子作製プロセスの簡便化といった利点を期待できる構造として提案されている。例えば、ＮｉとＩｎＧａＡｓとの合金であるＮｉ−ＩｎＧａＡｓをソース・ドレイン（Ｓ／Ｄ）電極に自己整合的に形成するプロセスが開発され、それを利用したメタルＳ／ＤのＩｎＧａＡｓ−ｎＭＯＳＦＥＴの試作が報告されている（非特許文献１）。
【０００４】
また、メタルＳ／ＤのＭＯＳＦＥＴの微細化には、短チャネル効果を抑制する観点から、Ｓ／Ｄ電極層の厚みをゲート長の１／３程度に薄膜化する必要があるが、Ｎｉ蒸着量と熱処理温度を制御することで、膜厚１０ｎｍ以下の極薄膜のＮｉ−ＩｎＧａＡｓ合金層の形成が可能であることも報告されている（特許文献１，非特許文献２）。
【０００５】
従って、これらの技術を組み合わせることで、極薄Ｎｉ−ＩｎＧａＡｓのＳ／Ｄ電極を有するメタルＳ／ＤのＩｎＧａＡｓ−ｎＭＯＳＦＥＴが作製可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１３−００８８３２号公報
【非特許文献】
【０００７】
【非特許文献１】S. H. Kim et al., IEDM Tech. Dig., pp.596 (2010).
【非特許文献２】T. Irisawa et al., Ext. Abst. SSDM, pp.947 (2011).
【発明の概要】
【発明が解決しようとする課題】
【０００８】
通常のＳｉ−ＣＭＯＳ−ＬＳＩのコンタクト形成工程では、反応性イオンエッチング（ＲＩＥ）を用いて層間絶縁膜にコンタクトホールを形成し、コンタクト金属プラグを埋め込むプロセスが行われる。しかし、極薄Ｓ／Ｄ電極を有するメタルＳ／ＤのＩｎＧａＡｓ−ｎＭＯＳＦＥＴに同等のプロセスを実施した場合、ＩｎＧａＡｓ合金層がオーバーエッチングされ、プラグ下のＩｎＧａＡｓ合金層が消失するという問題が生じ得る。
【０００９】
原理的には、コンタクトホールのＲＩＥをＩｎＧａＡｓ合金層に到達すると同時に終了すればオーバーエッチングは生じないが、ウェハ全面でプロセスマージンを確保するためには、オーバーエッチングは避けられない。プラグ下でのＩｎＧａＡｓ合金層の消失は、接合リークの増大や、コンタクト面積縮小による抵抗の増大といった問題を招くものと考えられ、プラグ下の合金層は、プロセスマージンを十分取った上でも残存させることが望まれる。
【００１０】
本発明が解決しようとする課題は、コンタクトホール形成のためのＲＩＥのプロセスマージンを確保しつつ、コンタクトプラグと金属ソース・ドレイン電極との確実な接続を取ることができ、接合リークや抵抗の増大を抑制できる電界効果型半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の電界効果型半導体装置は、半導体基板と、前記基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に形成され、前記基板を構成する半導体と金属との合金からなるソース・ドレイン電極と、前記ソース・ドレイン電極にコンタクトするコンタクトプラグと、を具備している。そして、前記コンタクトプラグ直下の領域の前記ソース・ドレイン電極と前記基板との界面が、その他の領域の前記ソース・ドレイン電極と前記基板との界面よりも前記基板側の深い位置に存在することを特徴とする。
【００１２】
また、本発明の電界効果型半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極下のチャネル領域を挟んで前記基板の表面部に、前記基板の半導体と金属との合金からなる第１のソース・ドレイン電極を形成する工程と、前記ゲート電極及び前記第１のソース・ドレイン電極を覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記ソース・ドレイン電極と接続するためのコンタクトホールを形成する工程と、前記コンタクトホールの底部に前記基板を構成する半導体と金属との合金からなる第２のソース・ドレイン電極を形成する工程と、前記コンタクトホール内に前記第２のソース・ドレイン電極にコンタクトするコンタクトプラグを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、コンタクトプラグ直下のメタルＳ／Ｄ電極／半導体基板界面が、その他の領域のＳ／Ｄ電極／半導体基板界面よりも半導体基板側の深い位置に存在するようにしているため、コンタクトホール形成のためのオーバエッチングが生じても、コンタクトプラグとメタルＳ／Ｄ電極とが確実に接続される。これにより、接合リークや、抵抗の増大といった問題生じさせずに、コンタクトホール形成のためのＲＩＥにおいて十分なプロセスマージンを確保することができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係わるＩｎＧａＡｓ−ＭＯＳＦＥＴの概略構造を示す断面図。
【図２】第１の実施形態のＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図３】第１の実施形態のＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図４】第１の実施形態のＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図５】第２の実施形態に係わるＩｎＧａＡｓ−ＭＯＳＦＥＴの概略構造を示す断面図。
【図６】第２の実施形態のＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図７】第２の実施形態のＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図８】第３の実施形態に係わるＩｎＧａＡｓ−ＭＯＳＦＥＴの概略構造を示す断面図。
【図９】第３の実施形態のＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【図１０】第３の実施形態のＩｎＧａＡｓ−ＭＯＳＦＥＴの製造工程を示す断面図。
【発明を実施するための形態】
【００１５】
以下、実施形態の電界効果型半導体装置を、図面を参照して説明する。
【００１６】
（第１の実施形態）
図１は、第１の実施形態に係わるＩｎＧａＡｓ−ＭＯＳＦＥＴの概略構造を示す断面図である。
【００１７】
ＩｎxＧａ1-xＡｓ基板（半導体基板）１０上に、ゲート絶縁膜１２を介してゲート電極１３が形成され、ゲート電極１３を挟んで基板１０の表面部に、金属電極からなるソース・ドレイン（Ｓ／Ｄ）電極２０が形成されている。即ち、Ｓ／Ｄ電極２０としてＮｉ−ＩｎＧａＡｓ等の金属電極をチャネルに隣接させる、いわゆるメタルＳ／Ｄ構造となっている。
【００１８】
ゲート絶縁膜１２としては、Ａｌ2Ｏ3 ，ＨｆＯ2 ，Ｌａ2Ｏ3 等やそれらの混合物を用いることができ、ゲート電極１３の材料としては、Ｔａ，ＴａＮ，Ｔｉ，ＴｉＮ，Ｎｉ，Ａｕ，Ｐｔ等の各種金属やＮｉＳｉｘやＮｉＧｅｘ等の合金、また高濃度ドーピングを施したポリＳｉ1-xＧｅx 等を用いることができる。さらに、ゲートスタック構造及び材料に制限はない。また、Ｓ／Ｄ電極２０の材料としては、Ｎｉの他、Ｃｏ，Ｐｔ等を含む合金を用いることも可能である。
【００１９】
ゲート絶縁膜１２及びゲート電極１３を形成した基板１０上に、層間絶縁膜１７が設けられている。層間絶縁膜１７にコンタクトホールが形成され、このコンタクトホールにコンタクトプラグ３０を埋め込むことにより、Ｓ／Ｄ電極２０にコンタクトプラグ３０が接続されている。Ｓ／Ｄ電極２０のプラグ直下の部分（第２のＳ／Ｄ電極）２２は、その周辺部分（第１のＳ／Ｄ電極）２１と比べて基板深くまで形成されている。即ち、プラグ直下の第２のＳ／Ｄ電極２２と半導体との界面は、その周辺部分の第１のＳ／Ｄ電極２１のそれより、半導体基板側の深い位置に存在している。プラグ３０は、Ｔｉ，ＴｉＮ等のバリア金属３１と、Ｗ，Ｐｄ，Ａｌ，Ｃｕ，Ａｕ又はそれらの合金からなる導電膜３２とから構成されている。プラグの構造及び材料に制限はなく、またバリア金属３１を用いることも必須ではない。
【００２０】
次に、本実施形態の製造方法を、図２乃至図４を参照して説明する。
【００２１】
まず、図２（ａ）に示すように、ＩｎxＧａ1-xＡｓ基板１０内に素子形成領域を囲むように素子分離埋め込み絶縁膜１１を形成した後、ゲート絶縁膜１２を介してゲート電極１３を形成する。ＩｎxＧａ1-xＡｓ基板１０の形成法に制限は無く、ＩｎＰやＧａＡｓ等の化合物半導体基板、若しくはＳｉやＧｅ基板上にエピタキシャル成長で形成することや、各種母体基板に貼り合わせて形成することができる。
【００２２】
次いで、図２（ｂ）に示すように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜１４を堆積させる。金属堆積前に、ＳｉＯ2 やＳｉＮ等でゲート側壁を形成しても良いが、例えばＴａＮをゲート電極に用いる場合は、ＴａＮ酸化物がゲート電極側面に自然に形成されるため、側壁形成は必須ではない。堆積する金属膜１４の膜厚は、３０ｎｍ以下が望ましいが、１０ｎｍ以下とすることが更に望ましい。これは、その後の熱処理でＩｎＧａＡｓとの合金化を行うが、合金の膜厚は短チャネル効果耐性の観点から、１０ｎｍ程度以下とすることが望ましく、そのためには金属の堆積量を１０ｎｍ以下に制限する必要があるためである。
【００２３】
次いで、図２（ｃ）に示すように、熱処理を施して合金化処理を行うことにより、上記の金属とＩｎＧａＡｓとの合金からなる厚さ１０ｎｍ以下の第１のＳ／Ｄ電極２１を形成する。合金化のための熱処理の温度は、２００〜３５０℃が望ましい。この温度範囲より低温では合金化反応が生じにくく、また高温では合金層が厚くなるためである。
【００２４】
合金化熱処理後、ゲート電極１３とＳ／Ｄ電極２１を繋ぐ金属膜１４のエッチングを行う。Ｎｉを堆積させた場合には、ＨＣｌでＮｉ−ＩｎＧａＡｓのＳ／Ｄ電極２１と選択比を持たせつつエッチングすることが可能である。これにより、ゲート電極１３とＳ／Ｄ電極２１との電気的分離が行われる。
【００２５】
続いて、Ｓｉ−ＬＳＩプロセスに準じた後工程を行う。まず、図２（ｄ）に示すように、ＳｉＮ等のコンタクトホールエッチングの際のエッチングストッパとなる絶縁膜１６を堆積する。
【００２６】
次いで、図３（ｅ）に示すように、ＳｉＯ2 等の層間絶縁膜１７の堆積を行う。これらの膜の膜厚は任意で、用途に応じて設定すれば良い。層間絶縁膜１７の堆積後、化学機械研磨（ＣＭＰ）を行って表面平坦化を行う。
【００２７】
次いで、図３（ｆ）に示すように、層間絶縁膜１７及びストッパ絶縁膜１６に、ＲＩＥを用いてコンタクトホール１８の形成を行う。それぞれの膜のＲＩＥではプロセスマージンを確保するために、エッチングレートから逆算したエッチング時間より長い時間エッチングを行う必要がある。
【００２８】
この際、下地Ｓ／Ｄ電極２１がオーバーエッチングされ、場合によっては図３（ｇ）に示すように、合金層が極めて薄くなったり合金層の全てがエッチングされることが想定される。合金層が消失した状況でコンタクトプラグを形成すると、リーク電流の増大やコンタクト面積縮小による抵抗の増大といった問題を招く。そこで本実施形態では、コンタクトホール形成後に合金層の再形成を行う。
【００２９】
合金層の再形成では、図４（ｈ）に示すように、Ｎｉ等の金属膜１９を堆積させる。先にＳ／Ｄ電極形成のために使用した金属と同一の金属を堆積することが望ましいが、金属種を変更しても構わない。堆積膜厚は、３０ｎｍ以下とすることが望ましい。
【００３０】
次いで、図４（ｉ）に示すように、Ｓ／Ｄ電極形成時と同様に、２００〜３５０℃で熱処理を行うことで合金層、即ち第２のＳ／Ｄ電極２２を形成する。このとき、コンタクトホール部には、周囲より深い位置までＳ／Ｄ電極２２が形成されることになる。即ち、金属Ｓ／Ｄ電極２０として、コンタクトプラグ直下とそれ以外で膜厚の異なるＳ／Ｄ電極２１，２２が形成されることになる。
【００３１】
次いで、図４（ｊ）に示すように、未反応の金属膜１９はＨＣｌ等で選択的にエッチングする。その後、バリアメタル３１及びプラグ金属３２の堆積を行ってコンタクトプラグ３０を形成することにより、前記図１に示す構造が得られる。これ以降は、Ｓｉ−ＬＳＩプロセスに準じた配線工程を行うことが可能である。
【００３２】
このように本実施形態によれば、極薄Ｎｉ−ＩｎＧａＡｓ層２１を有するメタルＳ／Ｄ−ＩｎＧａＡｓ−ＭＯＳＦＥＴに対して、層間絶縁膜１７にコンタクトホール１８を形成した後、再度Ｎｉの堆積と熱処理を行うことで、コンタクトホール直下に新たにＮｉ−ＩｎＧａＡｓ合金層２２を形成する。これにより、コンタクトプラグ３０とＮｉ−ＩｎＧａＡｓ層（Ｓ／Ｄ電極）２０とが確実に接続され、接合リークや抵抗の増大といった問題生じさせずに、コンタクトホール形成のためのＲＩＥにおいて十分なプロセスマージンを確保することができる。
【００３３】
即ち、コンタクトホール形成のためのＲＩＥのプロセスマージンを確保しつつ、コンタクトプラグと金属ソース・ドレイン電極との確実な接続を取ることができる。従って、接合リークや抵抗の増大を抑制することが可能となる。これは、高性能・低消費電力のＣＭＯＳ−ＬＳＩの実現に有効である。
【００３４】
（第２の実施形態）
図５は、第２の実施形態に係わるＩｎＧａＡｓ−ＭＯＳＦＥＴの概略構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
本実施形態が先に説明した第１の実施形態と異なる点は、コンタクトホール形成後に金属Ｓ／Ｄ電極を形成するのではなく、ゲート近傍を除く領域で予め金属Ｓ／Ｄ電極を厚く形成することにある。
【００３６】
本実施形態では、前記図１と同様の構成に加え、ゲート電極１３の両側部にゲート側壁絶縁膜４１が形成されている。そして、Ｓ／Ｄ電極５０の厚みは、ゲート側壁絶縁膜４１下の部分（第１のＳ／Ｄ電極）５１では薄く、それより外側の部分（第２のＳ／Ｄ電極）５２では厚くなっている。即ち、Ｓ／Ｄ電極５０はコンタクト部分では厚くゲート近傍では薄くなっている。コンタクト部分でＳ／Ｄ電極５０が厚いために、コンタクトホール形成により突き抜けることはない。さらに、ゲート近傍ではＳ／Ｄ電極２０を十分薄くできる。
【００３７】
次に、本実施形態の製造方法を、図６及び図７を参照して説明する。
【００３８】
まず、図６（ａ）に示すように、ＩｎxＧａ1-xＡｓ基板１０内に素子形成領域を囲むように素子分離埋め込み絶縁膜１１を形成した後、ゲート絶縁膜１２及びゲート電極１３を形成する。続いて、ゲート部を除く領域に薄い第１のＳ／Ｄ電極５１を形成する。このＳ／Ｄ電極５１の形成には、先の第１の実施形態と同様に、Ｎｉ膜の堆積、熱処理、未反応のＮｉ膜の除去プロセスを行えばよい。
【００３９】
次いで、図６（ｂ）に示すように、ゲート側壁絶縁膜４１を形成する。このゲート側壁絶縁膜４１の形成には、例えば全面にシリコン酸化膜を堆積した後エッチバックすることにより、ゲートの側壁に酸化膜を残すようにすればよい。
【００４０】
次いで、図６（ｃ）に示すように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜４２を堆積させる。堆積する金属膜４２の膜厚は、３０ｎｍ以下が望ましく、例えば２０ｎｍとする。第１の実施形態よりも厚いのは、ゲート近傍を除く領域であるため、合金の膜厚を１０ｎｍ程度以下に制限する必要はないからである。
【００４１】
次いで、図６（ｄ）に示すように、熱処理を施して合金化処理を行うことにより、上記の金属とＩｎＧａＡｓとの合金からなる第２のＳ／Ｄ電極５２を形成する。これにより、金属Ｓ／Ｄ電極５０として、ゲート側壁絶縁膜直下とそれ以外で膜厚の異なるＳ／Ｄ電極５１，５２が形成されることになる。なお、合金化のための熱処理の温度は、２００〜３５０℃が望ましい。この温度範囲より低温では合金化反応が生じにくく、また高温では合金層が厚くなるためである。
【００４２】
合金化熱処理後、ゲート電極１３とＳ／Ｄ電極５０を繋ぐ金属膜４２のエッチングを行う。Ｎｉを堆積させた場合には、ＨＣｌでＮｉ−ＩｎＧａＡｓのＳ／Ｄ電極５０と選択比を持たせつつエッチングすることが可能である。これにより、ゲート電極１３とＳ／Ｄ電極５０との電気的分離が行われる。
【００４３】
続いて、Ｓｉ−ＬＳＩプロセスに準じた後工程を行う。まず、図７（ｅ）に示すように、ＳｉＮ等のコンタクトホールエッチングの際のエッチングストッパとなる絶縁膜１６を堆積する。
【００４４】
次いで、図７（ｆ）に示すように、ＳｉＯ2 等の層間絶縁膜１７の堆積を行う。これらの膜の膜厚は任意で、用途に応じて設定すれば良い。層間絶縁膜１７の堆積後、化学機械研磨（ＣＭＰ）を行って表面平坦化を行う。
【００４５】
次いで、図７（ｇ）に示すように、層間絶縁膜１７及びストッパ絶縁膜１６に、ＲＩＥを用いてコンタクトホールの形成を行う。それぞれの膜のＲＩＥではプロセスマージンを確保するために、エッチングレートから逆算したエッチング時間より長い時間エッチングを行う必要がある。この際、オーバーエッチングが生じても、Ｓ／Ｄ電極５０の膜厚が厚いために、突き抜けることはない。
【００４６】
これ以降は、バリアメタル３１及びプラグ金属３２の堆積を行ってコンタクトプラグ３０を形成することにより、前記図５に示す構造が得られる。
【００４７】
このように本実施形態によれば、ゲート近傍のゲート側壁絶縁膜下ではＳ／Ｄ電極５０を薄く形成し、コンタクトプラグ直下でＳ／Ｄ電極５０を厚く形成している。このため、コンタクトホール形成のための多少のオーバーエッチングが生じても、Ｓ／Ｄ電極５０が消失してしまうことはない。従って、先の第１の実施形態と同様の効果が得られる。
【００４８】
（第３の実施形態）
図８は、第３の実施形態に係わるＩｎＧａＡｓ−ＭＯＳＦＥＴの概略構造を示す断面図である。なお、図１及び図５と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４９】
本実施形態が先に説明した第２の実施形態と異なる点は、ゲート側壁絶縁膜４１を利用してＳ／Ｄ電極２０の厚みを変えると共に、最終的に側壁絶縁膜４１を除去することにある。
【００５０】
本実施形態では、前記図５と同様に、Ｓ／Ｄ電極６０の厚みは、ゲート部の近傍部分（第２のＳ／Ｄ電極）６２では薄くなっており、それより外側の部分（第１のＳ／Ｄ電極）６１では厚くなっている。図５との違いはゲート側壁絶縁膜４１が無いことである。
【００５１】
次に、本実施形態の製造方法を、図９及び図１０を参照して説明する。
【００５２】
まず、図９（ａ）に示すように、ＩｎxＧａ1-xＡｓ基板１０内に素子形成領域を囲むように素子分離埋め込み絶縁膜１１を形成した後、ゲート絶縁膜１２及びゲート電極１３を形成する。続いて、ゲート部の両側面にシリコン酸化膜等のゲート側壁絶縁膜４１を形成する。
【００５３】
次いで、図８（ｂ）に示すように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜４２を堆積させた後熱処理することにより、上記の金属とＩｎＧａＡｓとの合金からなる第１のＳ／Ｄ電極６１を形成する。このとき、堆積する金属膜４２の膜厚は、３０ｎｍ以下が望ましく、例えば２０ｎｍとする。
【００５４】
次いで、図８（ｃ）に示すように、合金化熱処理後、合金化しなかった金属膜４２のエッチングを行い、更に側壁絶縁膜４１をエッチングする。
【００５５】
次いで、図８（ｄ）に示すように、Ｓ／Ｄ電極の形成のために、Ｎｉを含む金属膜４３を堆積させた後熱処理することにより、上記の金属とＩｎＧａＡｓとの合金からなる第２のＳ／Ｄ電極６２を形成する。このとき、堆積する金属膜４３の膜厚は、１０ｎｍ以下とする。これは、ゲート近傍の合金の膜厚を１０ｎｍ以下にするためである。
【００５６】
次いで、図１０（ｅ）に示すように、未反応の金属膜４３をエッチングする。
【００５７】
続いて、Ｓｉ−ＬＳＩプロセスに準じた後工程を行う。まず、図１０（ｆ）に示すように、ＳｉＮ等のコンタクトホールエッチングの際のエッチングストッパとなる絶縁膜１６を堆積する。続いて、ＳｉＯ2 等の層間絶縁膜１７の堆積を行う。これらの膜の膜厚は任意で、用途に応じて設定すれば良い。層間絶縁膜１７の堆積後、化学機械研磨（ＣＭＰ）を行って表面平坦化を行う。
【００５８】
次いで、図１０（ｇ）に示すように、層間絶縁膜１７及びストッパ絶縁膜１６にＲＩＥを用いてコンタクトホールの形成を行う。それぞれの膜のＲＩＥではプロセスマージンを確保するために、エッチングレートから逆算したエッチング時間より長い時間エッチングを行う必要がある。この際、オーバーエッチングが生じても、下地のＳ／Ｄ電極６０の膜厚が厚いため、突き抜けが生じることはない。
【００５９】
次いで、バリアメタル２４及びプラグ金属２５の堆積を行ってコンタクトプラグを形成することにより、前記図８に示す構造が得られる。
【００６０】
このように本実施形態によれば、ゲート近傍ではＳ／Ｄ電極６０を薄く形成し、コンタクトプラグ直下でＳ／Ｄ電極６０を厚く形成している。このため、コンタクトホール形成のための多少のオーバーエッチングが生じても、Ｓ／Ｄ電極６０が消失してしまうことはない。従って、第２の実施形態と同様の効果が得られる。
【００６１】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
【００６２】
半導体基板は必ずしもバルク基板である必要はなく、基板上に半導体層を形成したものであっても良い。
【００６３】
実施形態ではチャネル材料をＩｎxＧａ1-xＡｓ（０＜ｘ＜１）とすることを前提としていたが、チャネル材料はＩｎxＧａ1-xＡｓに限るものではなく、ＩｎＰ、ＩｎxＧａ1-xＳｂ、Ｓｉ1-xＧｅx、Ｇｅ1-xＳｎx に適用することも可能である。また、無論、それらの積層構造にも適用することが可能である。さらに、必ずしも化合物半導体に限らず、ＧｅやＳｉの単層であっても良く、メタルＳ／Ｄ構造が有効な半導体に適用することができる。
【００６４】
また、半導体基板と合金化させるための金属は、Ｎｉに限るものではなくＣｏやＰｔ等の金属を用いることも可能である。
【００６５】
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６６】
１０…ＩｎxＧａ1-xＡｓ基板（半導体基板）
１１…素子分離埋め込み絶縁膜
１２…ゲート絶縁膜
１３…ゲート電極
１４，１９，４２，４３…金属膜
１６…ストッパ絶縁膜
１７…層間絶縁膜
２０，５０，６０…金属Ｓ／Ｄ電極
２１，５１，６１…第１のＳ／Ｄ電極
２２，５２，６２…第２のＳ／Ｄ電極
３１…バリアメタル
３２…プラグ電極
４１…ゲート側壁絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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