(57)【要約】【課題】動作の安定性が高い抵抗変化型記憶装置を提供する。【解決手段】実施形態に係る抵抗変化型記憶装置は、第１材料からなる第１抵抗変化層と、前記第１抵抗変化層上に設けられ前記第１材料とは異なる第２材料からなる第２抵抗変化層と、前記第２抵抗変化層上に設けられ、前記第１抵抗変化層内及び前記第２抵抗変化層内を移動可能な金属を含むイオンソース層と、を備える。前記第１抵抗変化層の幅は、前記第２抵抗変化層の幅よりも細い。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１方向に延びる第１配線と、
前記第１配線上に設けられ、シリコンからなる第１抵抗変化層と、
前記第１抵抗変化層上に設けられシリコン酸化物からなる第２抵抗変化層と、
前記第２抵抗変化層上に設けられ、前記第２抵抗変化層に接し、銀を含むイオンソース層と、
前記イオンソース層上に設けられ、前記第１方向に対して交差した第２方向に延びる第２配線と、
を備え、
前記第１抵抗変化層の幅は、前記第２抵抗変化層の幅よりも細い抵抗変化型記憶装置。
【請求項２】
第１材料からなる第１抵抗変化層と、
前記第１抵抗変化層上に設けられ前記第１材料とは異なる第２材料からなる第２抵抗変化層と、
前記第２抵抗変化層上に設けられ、前記第１抵抗変化層内及び前記第２抵抗変化層内を移動可能な金属を含むイオンソース層と、
を備え、
前記第１抵抗変化層の幅は、前記第２抵抗変化層の幅よりも細い抵抗変化型記憶装置。
【請求項３】
前記第２抵抗変化層は、前記イオンソース層と接している請求項２記載の抵抗変化型記憶装置。
【請求項４】
前記第１材料及び前記第２材料は、それぞれ、シリコン、シリコン酸化物、シリコン窒化物、ハフニウム酸化物及びハフニウム酸窒化物からなる群より選択された１種の材料又は２種以上の材料の組み合わせである請求項２または３に記載の抵抗変化型記憶装置。
【請求項５】
前記第１抵抗変化層の下方に設けられた第３抵抗変化層と、
前記第３抵抗変化層の下方に設けられた電極層と、
をさらに備えた請求項２〜４のいずれか１つに記載の抵抗変化型記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、抵抗変化型記憶装置に関する。
【背景技術】
【０００２】
近年、抵抗変化層中に金属イオンを拡散させることにより、抵抗変化層中にフィラメントを形成したり、このフィラメントを消失させたりして、抵抗変化層の電気抵抗値を変化させ、これによってデータを記憶する抵抗変化型記憶装置が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許公開２０１２／００７４３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態の目的は、動作の安定性が高い抵抗変化型記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る抵抗変化型記憶装置は、第１材料からなる第１抵抗変化層と、前記第１抵抗変化層上に設けられ前記第１材料とは異なる第２材料からなる第２抵抗変化層と、前記第２抵抗変化層上に設けられ、前記第１抵抗変化層内及び前記第２抵抗変化層内を移動可能な金属を含むイオンソース層と、を備える。前記第１抵抗変化層の幅は、前記第２抵抗変化層の幅よりも細い。
【図面の簡単な説明】
【０００６】
【図１】（ａ）は、第１の実施形態に係る抵抗変化型記憶装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【図２】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
【図３】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）及び（ｂ）は、第１の実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
【図９】（ａ）〜（ｄ）は、第１の実施形態に係る抵抗変化型記憶装置の動作を模式的に例示する断面図である。
【図１０】（ａ）及び（ｂ）は、第２の実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【図１１】第３の実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【図１２】第４の実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【図１３】第５の実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【図１４】第６の実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【図１５】（ａ）及び（ｂ）は、第７の実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【図１６】（ａ）及び（ｂ）は、第８の実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【図１７】（ａ）及び（ｂ）は、第９の実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１（ａ）は、本実施形態に係る抵抗変化型記憶装置を例示する平面図であり、（ｂ）は（ａ）に示すＡ−Ａ’による断面図であり、（ｃ）は（ａ）に示すＢ−Ｂ’線による断面図である。
【０００８】
図１（ａ）〜（ｃ）に示すように、本実施形態に係る抵抗変化型記憶装置１（以下、単に「装置１」ともいう）においては、Ｘ方向に延びる複数本のワード線ＷＬを含むワード線配線層１１が設けられている。また、ワード線配線層１１上には、Ｙ方向に延びる複数本のビット線ＢＬを含むビット線配線層１２が設けられている。Ｘ方向とＹ方向とは、相互に交差、例えば直交している。ワード線ＷＬ及びビット線ＢＬは、例えばタングステン（Ｗ）等の金属により形成されている。なお、図１（ａ）においては、図示の便宜上、ワード線ＷＬ及びビット線ＢＬのみを示している。
【０００９】
各ワード線ＷＬと各ビット線ＢＬとの最近接部分には、Ｚ方向に延びるピラー１３が設けられている。これにより、装置１においては、複数本のピラー１３がＸ方向及びＹ方向に沿ってマトリクス状に配列されている。ワード線ＷＬ、ビット線ＢＬ及びピラー１３の相互間には、例えばシリコン酸化物からなる層間絶縁膜１４が配置されている。Ｚ方向は、Ｘ方向及びＹ方向の双方に対して交差、例えば直交した方向である。
【００１０】
ピラー１３においては、ワード線ＷＬ側からビット線ＢＬ側に向かって、電極層２１、整流層２２、保持層２３及びイオンソース層２４がこの順に積層されている。電極層２１は、例えば不純物が導入されて導電体とされたポリシリコンによって形成されている。また、保持層２３はイオンソース層２４に接している。
【００１１】
整流層２２は、例えば、ノンドープのアモルファスシリコン（ａ−Ｓｉ）により形成されている。保持層２３は、例えば、シリコン酸化物、例えばＳｉＯ２により形成されている。イオンソース層２４は、整流層２２内及び保持層２３内を移動可能な金属を含む層であり、例えば、銀（Ａｇ）によって形成されている。後述するように、整流層２２及び保持層２３は、イオンソース層２４から金属イオンが供給されることにより、内部にフィラメントが形成されて電気抵抗値が変化する抵抗変化層である。整流層２２及び保持層２３により、抵抗変化膜２５が形成されている。
【００１２】
そして、ピラー１３の側面において、整流層２２の側面は内側に向かって後退しており、整流層２２の幅は、電極層２１、保持層２３及びイオンソース層２４の幅よりも細くなっている。整流層２２と層間絶縁膜１４との間は、エアギャップ１５となっている。各ピラー１３に形成された電極層２１、整流層２２、保持層２３及びイオンソース層２４により、メモリセル２０が形成されている。なお、保持層２３の幅は例えば数十ｎｍであり、整流層２２の幅は保持層２３の幅を基準として数十％程度細くなっている。また、整流層２２及び保持層２３の合計の厚さは数十ｎｍ、例えば、５０ｎｍである。
【００１３】
次に、本実施形態に係る抵抗変化型記憶装置の製造方法について説明する。
図２（ａ）及び（ｂ）〜図８（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置の製造方法を例示する工程断面図である。
図２（ａ）は、図１（ａ）に示すＡ−Ａ’線による断面に相当する断面を示し、（ｂ）は、図１（ａ）に示すＢ−Ｂ’線による断面に相当する断面を示す。図３（ａ）及び（ｂ）以降の同様な断面図についても同じである。
【００１４】
先ず、図２（ａ）及び（ｂ）に示すように、例えばタングステンからなる導電層３０を成膜し、その上に、例えばボロン（Ｂ）を導入したポリシリコンからなるポリシリコン層３１、アモルファスシリコン層３２、シリコン酸化層３３及び銀層３４をこの順に成膜する。この段階では、これらの層は全て連続層である。
【００１５】
次に、図３（ａ）及び（ｂ）に示すように、リソグラフィ及びエッチングにより、銀層３４、シリコン酸化層３３、アモルファスシリコン層３２、ポリシリコン層３１及び導電層３０を選択的に除去して、Ｘ方向に延びるラインアンドスペース（Ｌ／Ｓ）状に加工する。これにより、導電層３０がＸ方向に延びるライン状に加工されて、ワード線ＷＬとなる。
【００１６】
次に、図４（ａ）及び（ｂ）に示すように、アモルファスシリコンのエッチング速度がシリコン酸化物のエッチング速度よりも高くなるような条件でエッチングを施すことにより、ライン状に加工されたアモルファスシリコン層３２の両側面、すなわち、Ｙ方向に向いた側面をサイドエッチングする。このエッチングは、例えば、フッ素を含むガスを用いたドライエッチングによって行う。これにより、アモルファスシリコン層３２の両側面が後退し、凹部３２ａが形成される。この結果、Ｘ方向から見て、アモルファスシリコン層３２の幅が、シリコン酸化層３３の幅よりも細くなる。
【００１７】
次に、図５（ａ）及び（ｂ）に示すように、シリコン酸化物を堆積させることにより、ラインアンドスペース状に加工された積層体の相互間に層間絶縁膜１４を埋め込む。このとき、シリコン酸化物を、埋込性が低い方法、例えば、埋込性が低くなるように条件を調整したＣＶＤ（chemical vapor deposition：化学気相成長）法によって堆積させることにより、アモルファスシリコン層３２の凹部３２ａ内には層間絶縁膜１４を埋め込まず、凹部３２ａ内をエアギャップ１５として残す。次に、銀層３４をストッパとしたＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、層間絶縁膜１４の上面を平坦化する。
【００１８】
次に、図６（ａ）及び（ｂ）に示すように、ワード線ＷＬ、ポリシリコン層３１、アモルファスシリコン層３２、シリコン酸化層３３及び銀層３４が積層された積層体、並びに層間絶縁膜１４からなる構造体の上面上に、例えばタングステンからなる導電層３５を成膜する。
【００１９】
次に、図７（ａ）及び（ｂ）に示すように、リソグラフィー及びエッチングを行い、導電層３５、銀層３４、シリコン酸化層３３、アモルファスシリコン層３２及びポリシリコン層３１、並びに、層間絶縁膜１４を選択的に除去して、Ｙ方向に延びるラインアンドスペース状に加工する。これにより、導電層３５がＹ方向に延びるライン状に加工されて、ビット線ＢＬとなる。また、ポリシリコン層３１、アモルファスシリコン層３２、シリコン酸化層３３及び銀層３４からなる積層体がピラー状に加工されて、ピラー１３が形成される。このとき、ポリシリコン層３１から電極層２１が形成され、アモルファスシリコン層３２から整流層２２が形成され、シリコン酸化層３３から保持層２３が形成され、銀層３４からイオンソース層２４が形成される。
【００２０】
次に、図８（ａ）及び（ｂ）に示すように、アモルファスシリコンのエッチング速度がシリコン酸化物のエッチング速度よりも高くなるような条件でエッチングを施すことにより、ピラー状に加工された整流層２２の側面をサイドエッチングする。このエッチングは、例えば、フッ素を含むガスによるドライエッチングとする。これにより、アモルファスシリコン層３２におけるＸ方向に向いた側面が後退し、凹部２２ａが形成される。この結果、Ｘ方向及びＹ方向の双方から見て、整流層２２の幅が保持層２３の幅よりも細くなる。
【００２１】
次に、図１（ａ）〜（ｃ）に示すように、埋込性が低い方法によりシリコン酸化物を堆積させて、ピラー１３の相互間及びビット線ＢＬの相互間に層間絶縁膜１４を形成する。このとき、凹部２２ａ内には層間絶縁膜１４が埋め込まれず、エアギャップ１５となる。次に、ビット線ＢＬをストッパとしてＣＭＰを施して、上面を平坦化する。このようにして、抵抗変化型記憶装置１が製造される。
【００２２】
次に、本実施形態の動作について説明する。
図９（ａ）〜（ｄ）は、本実施形態に係る抵抗変化型記憶装置の動作を模式的に例示する断面図である。
【００２３】
図９（ａ）に示すように、本実施形態に係る抵抗変化型記憶装置１においては、ビット線ＢＬ（図１参照）が正極となりワード線ＷＬ（図１参照）が負極となるような正電圧をメモリセル２０に印加すると、イオンソース層２４を形成する銀原子がイオン化し、負極であるワード線ＷＬに向けて保持層２３及び整流層２２からなる抵抗変化膜２５内を移動する。そして、ワード線ＷＬから供給された電子と結合し、抵抗変化膜２５内において析出する。これにより、抵抗変化膜２５内に、銀からなるフィラメントＦが形成される。フィラメントＦが形成されることにより、イオンソース層２４と電極層２１との間において、抵抗変化膜２５の電気抵抗値が低減し、メモリセル２０が「低抵抗状態」となる。この動作を「セット」といい、このときに印加する正電圧を「セット電圧」という。このとき、整流層２２は、保持層２３と比較して、フィラメントＦが形成されやすく、分解されやすい。
【００２４】
しかしながら、整流層２２においてはフィラメントＦが分解しやすいため、図９（ａ）に示すように、メモリセル２０が「低抵抗状態」にされた後、一定時間経過後には、図９（ｂ）に示すように、整流層２２内においてフィラメントＦが分解されて消失する。一方、保持層２３内においては、フィラメントＦは分解されにくいため、残留する。この状態で、弱い負電圧を印加しても、整流層２２内にフィラメントＦが形成されていないため、メモリセル２０には電流がほとんど流れない。また、弱い負電圧により、保持層２３内のフィラメントＦが消失することもない。
【００２５】
一方、図９（ｃ）に示すように、図９（ｂ）に示す状態にあるメモリセル２０に対して、正の読出電圧を印加すると、整流層２２内においては、保持層２３内よりもフィラメントＦが形成されやすいため、セット電圧よりも低い読出電圧によって、整流層２２内にフィラメントＦが再び形成される。これにより、メモリセル２０は「低抵抗状態」に戻り、オン電流が流れる。このように、一旦、図９（ａ）に示すセット動作を行って「低抵抗状態」としたメモリセル２０は、その後、経時変化により図９（ｂ）に示す状態になっても、正の読出電圧を印加することにより、図９（ｃ）に示すように、整流層２２内にフィラメントＦが再形成される。この結果、メモリセル２０内にオン電流が流れ、メモリセル２０が「低抵抗状態」であると識別することができる。
【００２６】
また、図９（ｄ）に示すように、メモリセル２０に対して、ビット線ＢＬが負極となりワード線ＷＬが正極となるような負電圧を印加すると、保持層２３内及び整流層２２内においてフィラメントＦを形成している銀原子がイオン化し、イオンソース層２４に向けて移動する。そして、イオンソース層２４内において、電子と結合して銀原子に戻る。これにより、保持層２３内及び整流層２２内においてフィラメントＦの少なくとも一部が消失し、電気抵抗値が増加する。この結果、メモリセル２０が「高抵抗状態」となる。この動作を「リセット」といい、このときに印加する負電圧を「リセット電圧」という。「高抵抗状態」にあるメモリセル２０に対して読出電圧を印加しても、オン電流は流れない。
【００２７】
このようにして、図９（ａ）に示すように、メモリセル２０にセット電圧を印加することにより「低抵抗状態」とし、図９（ｄ）に示すように、メモリセル２０にリセット電圧を印加することにより「高抵抗状態」とすることができる。これにより、メモリセル２０に値を書き込むことができる。また、図９（ｃ）に示すように、メモリセル２０に対して、セット電圧よりも低い正の電圧である読出電圧を印加することにより、メモリセル２０が「低抵抗状態」にあるか「高抵抗状態」にあるかを判別することができる。これにより、メモリセル２０に書き込まれた値を読み出すことができる。一方、図９（ｄ）に示すように、メモリセル２０に対して、大きさが読出電圧と同程度の負の電圧を印加しても、整流層２２内にフィラメントＦが形成されないため、電流はほとんど流れない。これにより、メモリセル２０に整流性を持たせることができる。
【００２８】
次に、本実施形態の効果について説明する。
本実施形態においては、整流層２２の幅が保持層２３の幅よりも細く、ピラー１３が整流層２２の位置でくびれている。整流層２２の周囲にはエアギャップ１５が形成されているが、エアギャップ１５内にはフィラメントＦは形成されない。このため、整流層２２内において、フィラメントＦが形成される領域が制約され、セット動作の度に、ほぼ同じ位置にフィラメントＦが形成される。このため、セット動作毎のセットに要するセット電圧及び時間、並びに、読出動作毎の読出に要する読出電圧及び時間が均一化され、メモリセル２０の動作が安定する。
【００２９】
また、本実施形態においては、保持層２３の幅が整流層２２の幅よりも太い。これにより、保持層２３とイオンソース層２４との接触面積が大きく、保持層２３とイオンソース層２４との密着性が良好である。この結果、ピラー１３を微細化しても、保持層２３とイオンソース層２４との間の膜剥がれを防止し、ピラー１３の機械的な強度を確保することができる。これにより、ピラー１３の断線が抑制され、メモリセル２０の動作が安定する。なお、この効果は、保持層２３とイオンソース層２４との間に他の層が介在している場合でも有効である。
【００３０】
一方、仮に、整流層２２を保持層２３と同程度に太くすると、セット動作及び読出動作の度に、整流層２２内の様々な位置にフィラメントＦが形成されることになり、メモリセル２０の動作が安定しない。例えば、図９（ｃ）に示す読出動作において、読出電圧を印加してから、整流層２２内にフィラメントＦが形成されるまでの時間がばらついてしまう。このため、所定の時間内に確実に読出動作を行うためには、読出電圧を高く設定する必要があり、読出動作のマージンが減少する。
【００３１】
また、仮に、保持層２３を整流層２２と同程度に細くすると、フィラメントＦの形成領域は制限されるものの、保持層２３とイオンソース層２４との接触面積が小さくなるため、密着性が低下する。この結果、ピラー１３の機械的強度が不足し、ピラー１３を微細化したときに、断線しやすく、不安定になる。
【００３２】
これに対して、本実施形態によれば、整流層２２を相対的に細くすることによりフィラメントＦの形成位置を安定させ、保持層２３を相対的に太くすることによりイオンソース層２４との密着性を確保している。この結果、メモリセル２０の動作を安定させることができる。
【００３３】
なお、電極層２１は設けられていなくてもよい。また、後述するように、電極層２１は、Ｘ方向に延びる配線状に加工されていてもよい。この場合、電極層２１はピラー１３の一部ではなく、ワード線ＷＬと一体化した形状となる。
【００３４】
また、本実施形態においては、整流層２２をアモルファスシリコンにより形成し、保持層２３をシリコン酸化物により形成する例を示したが、これには限定されない。例えば、整流層２２をシリコン酸化物、例えばＳｉＯ２により形成し、保持層２３をハフニウム酸化物、例えば、ＨｆＯ２、又はハフニウム酸窒化物によって形成してもよい。また、保持層２３は、タンタル酸化物及びランタン酸化物等の金属酸化物、又は金属酸窒化物により形成することもできる。更に、整流層２２及び保持層２３は、それぞれ、シリコン、シリコン酸化物、シリコン窒化物及びハフニウム酸化物からなる群より選択された１種の材料又は２種以上の材料の組み合わせであってもよい。シリコンには、アモルファスシリコン及び結晶質シリコンの双方が含まれ、結晶質シリコンにはポリシリコン及び単結晶シリコンの双方が含まれる。なお、これらのバリエーションは、以下に説明する他の実施形態においても同様に適用される。
【００３５】
次に、第２の実施形態について説明する。
図１０（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【００３６】
図１０（ａ）及び（ｂ）に示すように、本実施形態に係る抵抗変化型記憶装置２は、前述の第１の実施形態に係る抵抗変化型記憶装置１（図１（ａ）〜（ｃ）参照）と比較して、整流層２２と層間絶縁膜１４との間にエアギャップ１５が形成されておらず、フィラメントが形成されにくい絶縁膜１６が設けられている点が異なっている。また、装置２は装置１と比較して、電極層２１の形状がピラー状ではなくＸ方向に延びるライン状である点が異なっている。絶縁膜１６は、イオンソース層２４に含まれるイオン源となる金属、例えば、銀を拡散させにくい絶縁材料により形成されている。
【００３７】
本実施形態においても、前述の第１の実施形態と同様に、保持層２３とイオンソース層２４との間の密着性を確保しつつ、整流層２２におけるフィラメントＦの形成領域を制限して、メモリセル２０の動作を安定させることができる。
また、これに加えて、本実施形態においては、整流層２２と層間絶縁膜１４との間にエアギャップ１５ではなく絶縁膜１６が埋め込まれており、また、ピラー１３に電極層２１が含まれていない分だけピラー１３の高さが低いため、ピラー１３の機械的強度が高い。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００３８】
次に、第３の実施形態について説明する。
図１１は、本実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【００３９】
図１１に示すように、本実施形態に係る抵抗変化型記憶装置のピラー１３ａは、前述の第１の実施形態におけるピラー１３（図１（ｂ）参照）と比較して、整流層２２と保持層２３の積層順序が逆になっており、整流層２２がイオンソース層２４に接している点が異なっている。そして、イオンソース層２４から遠い保持層２３の幅が、イオンソース層２４に近い整流層２２の幅よりも細い。
【００４０】
本実施形態においては、保持層２３におけるフィラメントＦの形成領域を制限することにより、メモリセル２０の動作を安定化させることができる。また、整流層２２とイオンソース層２４との接触面積を確保することにより、整流層２２とイオンソース層２４との間の密着性を担保することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００４１】
次に、第４の実施形態について説明する。
図１２は、本実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【００４２】
図１２に示すように、本実施形態に係る抵抗変化型記憶装置のピラー１３ｂにおいては、前述の第１の実施形態におけるピラー１３（図１（ｂ）参照）と比較して、整流層２２及び保持層２３からなる抵抗変化膜２５の替わりに、抵抗変化膜４５が設けられている。抵抗変化膜４５においては、電極層２１からイオンソース層２４に向かって、シリコン酸化層４１、アモルファスシリコン層４２及びシリコン酸化層４３がこの順に積層されており、シリコン酸化層４３はイオンソース層２４に接している。そして、シリコン酸化層４１及びアモルファスシリコン層４２の幅は、シリコン酸化層４３の幅よりも細い。シリコン酸化層４３の幅は、イオンソース層２４の幅と同等である。
【００４３】
本実施形態においても、前述の第１の実施形態と同様に、シリコン酸化層４１及びアモルファスシリコン層４２においてフィラメントＦの形成領域を制約してメモリセルの動作を安定させると共に、シリコン酸化層４３とイオンソース層２４との間の密着性を確保することができる。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００４４】
次に、第５の実施形態について説明する。
図１３は、本実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【００４５】
図１３に示すように、本実施形態に係る抵抗変化型記憶装置のピラー１３ｃは、前述の第４の実施形態におけるピラー１３ｂ（図１２参照）と比較して、抵抗変化膜４５のうち、アモルファスシリコン層４２の幅のみがシリコン酸化層４３の幅よりも細く、シリコン酸化層４１の幅はシリコン酸化層４３の幅と同程度である点が異なっている。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第４の実施形態と同様である。
【００４６】
次に、第６の実施形態について説明する。
図１４は、本実施形態に係る抵抗変化型記憶装置における１本のピラーを例示する断面図である。
【００４７】
図１４に示すように、本実施形態に係る抵抗変化型記憶装置のピラー１３ｄは、前述の第１の実施形態におけるピラー１３（図１（ｂ）参照）と比較して、抵抗変化膜２５の替わりに、抵抗変化膜５５が設けられている点が異なっている。抵抗変化膜５５においては、電極層２１からイオンソース層２４に向かって、アモルファスシリコン層５１、シリコン酸化層５２、アモルファスシリコン層５３及びシリコン酸化層５４がこの順に積層されており、シリコン酸化層５４はイオンソース層２４に接している。そして、アモルファスシリコン層５１及び５３の幅はシリコン酸化層５４の幅よりも細く、シリコン酸化層５２の幅はシリコン酸化層５４の幅と同程度である。
本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第１の実施形態と同様である。
【００４８】
次に、第７の実施形態について説明する。
図１５（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【００４９】
図１５（ａ）及び（ｂ）に示すように、本実施形態に係る抵抗変化型記憶装置７においては、前述の第１の実施形態において説明した構造が２層以上に積層されている。すなわち、ワード線配線層１１とビット線配線層１２とが交互に積層され、各ワード線配線層１１と各ビット線配線層１２との間にメモリアレイ層１７が配置されている。メモリアレイ層１７においては、層間絶縁膜１４内に複数本のピラー１３が配置されている。
【００５０】
そして、下方にワード線配線層１１が配置され、上方にビット線配線層１２が配置されたメモリアレイ層１７に属するピラー１３と、下方にビット線配線層１２が配置され、上方にワード線配線層１１が配置されたメモリアレイ層１７に属するピラー１３とでは、内部の積層順序が逆になっている。すなわち、各ピラー１３においては、ビット線ＢＬ側にイオンソース層２４が配置され、ワード線ＷＬ側に抵抗変化膜２５が配置されている。
【００５１】
本実施形態に係る装置７は、前述の第１の実施形態において説明した方法を繰り返すことにより、製造することができる。
本実施形態によれば、メモリセル２０を３次元的に集積させることができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
【００５２】
次に、第８の実施形態について説明する。
図１６（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【００５３】
図１６（ａ）及び（ｂ）に示すように、本実施形態に係る抵抗変化型記憶装置８は、前述の第７の実施形態に係る抵抗変化型記憶装置７（図１５（ａ）及び（ｂ）参照）と比較して、各１層のワード線配線層１１、メモリアレイ層１７及びビット線配線層１２からなる積層体が、層間絶縁膜１８を介して電気的に分離されている点が異なっている。すなわち、下方にワード線配線層１１が配置され上方にビット線配線層１２が配置された位置にはメモリアレイ層１７が存在するが、下方にビット線配線層１２が配置され上方にワード線配線層１１が配置された位置にはメモリアレイ層１７が存在せず、その替わりに、層間絶縁膜１８が存在する。
【００５４】
本実施形態によれば、前述の第６の実施形態と比較して、ピラー１３の積層順序を装置８全体で共通化することができる。これにより、ピラー１３の形成プロセスが共通化され、装置８の製造が容易になる。
本実施形態における上記以外の構成、動作及び効果は、前述の第７の実施形態と同様である。
【００５５】
次に、第９の実施形態について説明する。
図１７（ａ）及び（ｂ）は、本実施形態に係る抵抗変化型記憶装置を例示する断面図である。
【００５６】
図１７（ａ）及び（ｂ）に示すように、本実施形態に係る抵抗変化型記憶装置９は、前述の第１の実施形態に係る抵抗変化型記憶装置１（図１（ａ）〜（ｃ）参照）と比較して、電極層２１、整流層２２及び保持層２３からなる積層体がピラー形状ではなくワード線ＷＬと同じＸ方向に延びるライン状とされており、イオンソース層２４がピラー形状ではなくビット線ＢＬと同じＹ方向に延びるライン状とされている点が異なっている。そして、Ｘ方向から見たときに、整流層２２の幅は保持層２３の幅よりも細い。
【００５７】
本実施形態によれば、抵抗変化膜２５及びイオンソース層２４をピラー状に加工しないため、装置９の製造が容易である。
本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
【００５８】
以上説明した実施形態によれば、動作の安定性が高い抵抗変化型記憶装置を実現することができる。
【００５９】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【００６０】
１、２、７、８、９：抵抗変化型記憶装置、１１：ワード線配線層、１２：ビット線配線層、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ：ピラー、１４：層間絶縁膜、１５：エアギャップ、１６：絶縁膜、１７：メモリアレイ層、１８：層間絶縁膜、２０：メモリセル、２１：電極層、２２：整流層、２２ａ：凹部、２３：保持層、２４：イオンソース層、２５：抵抗変化膜、３０：導電層、３１：ポリシリコン層、３２：アモルファスシリコン層、３２ａ：凹部、３３：シリコン酸化層、３４：銀層、３５：導電層、４１：シリコン酸化層、４２：アモルファスシリコン層、４３：シリコン酸化層、４５：抵抗変化膜、５１：アモルファスシリコン層、５２：シリコン酸化層、５３：アモルファスシリコン層、５４：シリコン酸化層、５５：抵抗変化膜、ＢＬ：ビット線、Ｆ：フィラメント、ＷＬ：ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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