(57)【要約】【課題】ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高い化合物半導体装置が実現する。【解決手段】ＧａＮ層２ｃと、ＧａＮ層２ｃの上方に形成され、第１の領域２ｅ1及び第２の領域２ｅ2を有するＩｎＡｌＮ層２ｅとを備えた化合物半導体積層構造２と、ＩｎＡｌＮ層２ｅ上に形成されたアノード電極５とを含み、第１の領域２ｅ1は、第２の領域２ｅ2よりもＩｎ組成率が低く、アノード電極５は、その端部で第１の領域２ｅ1と第１のショットキー接合ＳＫ１を形成し、端部以外の部位で第２の領域２ｅ2と第２のショットキー接合ＳＫ２を形成する。【選択図】図３
2014090026.tif 000002
【特許請求の範囲】
【請求項１】
電子走行層と、
前記電子走行層の上方に形成され、第１の領域及び第２の領域を有するＩｎＡｌＮの電子供給層と
を備えた化合物半導体積層構造と、
前記電子供給層上に形成された電極と
を含み、
前記第１の領域は、前記第２の領域よりもＩｎ組成率が低く、
前記電極は、その端部で前記第１の領域と第１のショットキー接合を形成し、前記端部以外の部位で前記第２の領域と第２のショットキー接合を形成することを特徴とする化合物半導体装置。
【請求項２】
前記電子供給層は、前記第１の領域の表面が前記表面以外よりもＩｎ組成率が低いことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にＡｌＮのスペーサ層を更に備えることを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
電子走行層と、前記電子走行層の上方で第１の領域及び第２の領域を有するＩｎＡｌＮの電子供給層とを備えた化合物半導体積層構造を形成する工程と、
前記電子供給層上に電極を形成する工程と
を含み、
前記第１の領域は、前記第２の領域よりもＩｎ組成率が低く、
前記電極は、その端部で前記第１の領域と第１のショットキー接合を形成し、前記端部以外の部位で前記第２の領域と第２のショットキー接合を形成することを特徴とする化合物半導体装置の製造方法。
【請求項５】
前記電子供給層は、前記第１の領域の表面が前記表面以外よりもＩｎ組成率が低いことを特徴とする請求項４に記載の化合物半導体装置の製造方法。
【請求項６】
前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にＡｌＮのスペーサ層を更に備えることを特徴とする請求項４又は５に記載の化合物半導体装置の製造方法。
【請求項７】
前記電子供給層を形成する際に、熱処理によりＩｎＡｌＮ中のＩｎＮを局所的に脱離させて、前記第１の領域を形成することを特徴とする請求項４〜６のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項８】
前記熱処理は、Ｎ2ガス又はＨ2ガスの雰囲気中で行うことを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【請求項９】
前記熱処理は、７００℃〜１０００℃の範囲内の温度で行うことを特徴とする請求項７又は８に記載の化合物半導体装置の製造方法。
【請求項１０】
前記電子供給層を形成する際に、前記第２の領域をエッチング形成し、再成長により前記第１の領域を形成することを特徴とする請求項７に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
【０００３】
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタやショットキーバリアダイオード（Schottky Barrier Diode：ＳＢＤ）についての報告が数多くなされている。ＳＢＤは、ｐｎダイオードよりも高速応答性に優れ、低損失である利点を有しており、ＧａＮを用いたＳＢＤ（ＧａＮ・ＳＢＤ）は次世代の低消費電源用デバイスとして期待されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３１８９６号公報
【特許文献２】特開２０１１−４９４６１号公報
【非特許文献】
【０００５】
【非特許文献１】O.Ambacher et al., JOURNAL OF PHYSICS: CONDENSED MATTER 14 (2002) 3399-3434
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＳＢＤにおける損失を更に低減するための手法として、ＳＢＤのオン電圧を低下させることが挙げられる。オン電圧の低下には、金属（電極）と半導体との界面のショットキーバリア高さを低くすることが必須であるが、ショットキーバリア高さが低いと逆バイアス時に形成する空乏層が薄くなるため、十分なオフ耐圧を得ることができない。従って、低いオン電圧と高いオフ耐圧とを両立させることは難題である。
【０００７】
低いオン電圧と高いオフ耐圧とを両立させる手法として、２種類の異なる金属からアノード電極を形成する技術が案出されている（特許文献１を参照）。しかしながらこの技術では、その作製プロセスにおいて、電極用の金属の成膜工程とそれに伴うパターニング工程とが各々少なくとも２回は必要となる。そのため、金属と半導体との界面における清浄性を十分に保つことができず、ショットキー特性の劣化及び装置の歩留まり低下を招来するという問題がある。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
化合物半導体装置の一態様は、電子走行層と、前記電子走行層の上方に形成され、第１の領域及び第２の領域を有するＩｎＡｌＮの電子供給層とを備えた化合物半導体積層構造と、前記電子供給層上に形成された電極とを含み、前記第１の領域は、前記第２の領域よりもＩｎ組成率が低く、前記電極は、その端部で前記第１の領域と第１のショットキー接合を形成し、前記端部以外の部位で前記第２の領域と第２のショットキー接合を形成する。
【００１０】
化合物半導体装置の製造方法の一態様は、電子走行層と、前記電子走行層の上方で第１の領域及び第２の領域を有するＩｎＡｌＮの電子供給層とを備えた化合物半導体積層構造を形成する工程と、前記電子供給層上に電極を形成する工程とを含み、前記第１の領域は、前記第２の領域よりもＩｎ組成率が低く、前記電極は、その端部で前記第１の領域と第１のショットキー接合を形成し、前記端部以外の部位で前記第２の領域と第２のショットキー接合を形成する。
【発明の効果】
【００１１】
上記の諸態様によれば、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【図４】第１のショットキー接合及び第２のショットキー接合におけるコンダクションバンドを示す模式図である。
【図５】第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤにおける第１のショットキー接合の作用効果を説明するための概略断面図である。
【図６】第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【図９】第３の実施形態によるＰＦＣ回路を示す結線図である。
【図１０】第４の実施形態による電源装置の概略構成を示す結線図である。
【発明を実施するための形態】
【００１３】
（第１の実施形態）
本実施形態では、化合物半導体装置として、ＩｎＡｌＮとＧａＮとのヘテロ界面を有するＳＢＤ（ＩｎＡｌＮ／ＧａＮ・ＳＢＤ）の構成及び製造方法を開示する。
図１〜図３は、第１の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【００１４】
先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、半絶縁性のＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、初期層２ａ、バッファ層２ｂ、電子走行層２ｃ、スペーサ層２ｄ、及びＩｎＡｌＮ層２Ａを有して構成される。
【００１５】
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを例えば２００ｎｍ程度の厚みに成長し、続いてＡｌＧａＮを成長する。このＡｌＧａＮは、例えばＡｌ組成率を変えた多層構造（ＡｌxＧａ1-xＮ：０．２＜ｘ＜０．８）とし、総膜厚を５００ｎｍ程度とする。引き続き、ｉ（インテンショナリ・アンドープ）−ＧａＮを例えば１μｍ程度の厚みに、ＡｌＮを２ｎｍ程度の厚みに、ＩｎＡｌＮを例えば２０ｎｍ程度の厚みに順次成長する。以上により、ＡｌＮの初期層２ａ、ＡｌＧａＮのバッファ層２ｂ、ｉ−ＧａＮの電子走行層２ｃ、ＡｌＮのスペーサ層２ｄ、及びＩｎＡｌＮ層２Ａが形成される。
【００１６】
ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡｌ）ガス及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧａ）ガス及びＮＨ3ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡｌガス、ＴＭＧａガス、及びＮＨ3ガスの混合ガスを用いる。ＩｎＡｌＮの成長条件としては、原料ガスとしてトリメチルインジウム（ＴＭＩｎ）ガス、ＴＭＡｌガス、及びＮＨ3ガスの混合ガスを用いる。成長する化合物半導体に応じて、Ａｌ源であるＴＭＡｌガス、Ｇａ源であるＴＭＧａガス、Ｉｎ源であるＴＭＩｎガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。
【００１７】
ＡｌＮ，ＧａＮ，ＡｌＧａＮについては、成長圧力を５０Torr〜３００Torr程度、成長温度を１０００℃〜１２００℃程度とする。
ＩｎＡｌＮについては、成長圧力を５０Torr〜２００Torr程度、成長温度を６５０℃〜８００℃程度とする。
【００１８】
続いて、素子分離構造を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造が形成される。この素子分離構造により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
【００１９】
続いて、図１（ｂ）に示すように、マスク形成用の絶縁膜１０を形成する。
詳細には、化合物半導体積層構造２上に、プラズマＣＶＤ法等により、絶縁物、例えば窒化珪素（ＳｉＮ）を１００ｎｍ程度の厚みに堆積する。以上により、マスク形成用の絶縁膜１０が形成される。
ここで、絶縁膜１０を形成する代わりに、例えばＳｉＨ4を原料ガスとして、ＭＯＶＰＥ法によりＩｎＡｌＮ層２Ａに続いてＳｉＮを連続成長しても良い。ＳｉＮをＭＯＶＰＥ法により連続成長する場合には、厚みを例えば１０ｎｍ程度とする。また、絶縁物としては、ＳｉＮの代わりに酸化珪素（ＳｉＯ2）を用いることもできる。
【００２０】
続いて、図１（ｃ）に示すように、マスク１０ａを形成する。
詳細には、堆積した絶縁膜１０を、リソグラフィー及びフッ酸系の溶液を用いたウェットエッチングにより加工し、化合物半導体積層構造２上のアノード電極の形成予定位置に絶縁膜１０を残存させる。以上により、化合物半導体積層構造２上にＳｉＮからなるマスク１０ａが形成される。マスク１０ａは、以下の熱処理工程でＩｎＮ脱離の防止層として機能する。
【００２１】
続いて、図２（ａ）に示すように、化合物半導体積層構造２のＩｎＡｌＮ層２Ａを熱処理する。
詳細には、ＭＯＣＶＤ装置のチャンバー内にＳｉ基板１を設置し、マスク１０ａの形成された状態でＩｎＡｌＮ層２Ａを熱処理する。熱処理条件は、チャンバー内に水素（Ｈ2）又はアンモニア（ＮＨ3）、ここではＨ2を導入してＨ2雰囲気とし、７００℃程度〜１０００℃程度の範囲内の温度、ここでは８００℃程度とする。この熱処理により、マスク１０ａの存在しない領域では、ＩｎＡｌＮ層２Ａの当該領域におけるＩｎＮが熱脱離してＩｎ組成率が低下する。ＩｎＡｌＮ層２Ａにおいて、Ｉｎ組成率の低下した領域を第１の領域２ｅ1とする。マスク１０ａの存在する領域では、ＩｎＡｌＮ層２Ａの当該領域におけるＩｎＮの熱脱離が抑止され、ＩｎＡｌＮ成長時のＩｎ組成率が維持される。Ｉｎ組成率の維持された領域（ＩｎＡｌＮの組成に変化のない領域）を第２の領域２ｅ2とする。以上により、第２の領域２ｅ2と、第２の領域２ｅ2の両側で第２の領域２ｅ2よりもＩｎ組成率の低い第１の領域２ｅ1とから電子供給層２ｅが構成される。
【００２２】
本実施形態では、電子供給層２ｅにおいて、第１の領域２ｅ1のＩｎ組成率ｘ（ＩｎxＡｌ1-xＮ）は、０（０％）以上０．１７（１７％）以下、例えば０．１０とされる。ここで、ｘ＝０で第１の領域２ｅ1はＡｌＮとなる。ここで、第１の領域２ｅ1は、その表面では当該表面以外（深さ方向の部位）よりもＩｎ組成率が若干低くなるように形成される。第２の領域２ｅ2のＩｎ組成率ｙ（ＩｎyＡｌ1-yＮ）は、０．１７（１７％）以上０．４以下、例えば０．３（３０％）とされる。
【００２３】
上記の熱処理における温度について、７００℃程度よりも低温とすれば、ＩｎＮの熱脱離量が、第１の領域２ｅ1のＩｎ組成率ｘが上記の範囲内となるための所期量に満たないことになる。１０００℃程度よりも高温とすれば、マスク１０ａ下の領域でも熱脱離が生じる。７００℃程度〜１０００℃程度の範囲内の温度とすることにより、マスク１０ａ下の領域の熱脱離を抑止した状態で、ＩｎＮの熱脱離量を、第１の領域２ｅ1のＩｎ組成率ｘが上記の範囲内となる所期量とすることができる。
【００２４】
続いて、図２（ｂ）に示すように、オーミック電極であるカソード電極３を形成する。
先ず、カソード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電子供給層２ｅの電極形成領域を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２５】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ａｌの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、マスク１０ａが形成された状態で、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば７００℃程度で熱処理（Rapid Thermal Anneal：ＲＴＡ）する。これにより、残存したＴｉ／Ａｌが電子供給層２ｅ（の第１の領域２ｅ1）とオーミックコンタクトする。マスク１０ａが形成された状態で熱処理することにより、当該熱処理による第１の領域２ｅ1のＩｎＮの熱脱離が抑止される。Ｔｉ／Ａｌの電子供給層２ｅとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層２ｅ（の第１の領域２ｅ1）上にカソード電極３が形成される。
その後、フッ酸系の溶液を用いたウェットエッチングにより、マスク１０ａが除去される。
【００２６】
続いて、図２（ｃ）に示すように、パッシベーション膜４を形成する。
詳細には、化合物半導体積層構造２上の全面に、プラズマＣＶＤ法又はスパッタ法等により、絶縁物、例えばＳｉＮを３０ｎｍ程度〜５００ｎｍ程度、例えば５００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜４が形成される。パッシベーション膜の絶縁物としては、ＳｉＮの代わりにＳｉＯ2，ＡｌＮ，Ａｌ2Ｏ3等を堆積するようにしても良い。
【００２７】
続いて、図３（ａ）に示すように、パッシベーション膜４に電極用リセス４ａを形成する。
詳細には、パッシベーション膜４の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、アノード電極の形成予定領域に相当するパッシベーション膜４の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００２８】
このレジストマスクを用いて、電子供給層２ｅの表面が露出するまで、パッシベーション膜４の電極形成予定領域をドライエッチングして除去する。以上により、パッシベーション膜４には、電子供給層２ｅの表面の電極形成予定領域を露出する電極用リセス４ａが形成される。電極用リセス４ａは、電子供給層２ｅの表面のうち、第２の領域２ｅ2の表面と、第２の領域２ｅ2の両側における第１の領域２ｅ1の表面の一部を露出する。ドライエッチングには、例えばフッ素系のエッチングガスを用いる。このドライエッチングには、電子供給層２ｅに及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、電子供給層２ｅへのエッチングダメージが小さい。ドライエッチングの代わりに、フッ素系の溶液を用いたウェットエッチングにより、電極用リセスを形成しても良い。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
【００２９】
続いて、図３（ｂ）に示すように、ショットキー電極であるアノード電極５を形成する。
詳細には、アノード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電極用リセス４ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００３０】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極用リセス４ａを露出させる開口内を含むレジストマスク上に堆積する。電極材料は、Ｎｉ／Ａｕの代わりにＰｔ等を用いても良い。Ｎｉの厚みは５０ｎｍ程度、Ａｕの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス４ａ内を埋め込み、パッシベーション膜４上に乗り上げる形状（長手方向に沿った断面が所謂オーバーハング形状）のアノード電極５が形成される。アノード電極５は、電極用リセス４ａ内で化合物半導体積層構造２（電子供給層２ｅ）とショットキー接合する。本実施形態では、アノード電極５は、電極用リセス４ａの底面において、その両端部で第１の領域２ｅ1の表面と第１のショットキー接合ＳＫ１が形成され、その中央部で第２の領域２ｅ2の表面と第２のショットキー接合ＳＫ２が形成される。
【００３１】
しかる後、カソード電極３、アノード電極５と接続される各配線の形成等の諸工程を経て、本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤが形成される。
【００３２】
本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤでは、順バイアス電圧を加えると、ショットキーバリア高さの低い内側の第２のショットキー接合において先ず通電する。そのため、順方向の立ち上がり電圧が速くなる。一方、逆方向バイアス電圧を加えると、ショットキーバリア高さの高い外側の第１のショットキー接合からその直下の化合物半導体積層構造に空乏層が広がり、ピンチオフされる。本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤでは、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧との確実な両立が実現する。
【００３３】
本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤにおいて、第１のショットキー接合及び第２のショットキー接合におけるコンダクションバンドについて、模式図を示す。
図４は、第１のショットキー接合及び第２のショットキー接合におけるコンダクションバンドを示す模式図であり、（ａ）はＩｎ組成率が３０％である第２のショットキー接合、（ｂ）はＩｎ組成率が１０％である第１のショットキー接合をそれぞれ示している。
【００３４】
本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤでは、電子供給層２ｅの第２の領域２ｅ2におけるＩｎ組成率が３０％以上４０％以下、特に３０％程度の場合に、低オン電圧化の効果が高い。図４（ａ）のように、ＧａＮとＩｎＡｌＮとの界面では、Ｉｎ組成を３０％付近としたときにピエゾ分極と自然分極の極性が逆となり、且つ夫々の分極による電荷の絶対値が同等となり、理論上、当該界面には電荷が発生しない。ＧａＮとＩｎＡｌＮとの界面に電荷を発生させない条件では、電荷によるバンドの持ち下げ、持ち上げがない。更に、Ｉｎ組成率が３０％の場合に、ＧａＮとＩｎＡｌＮとのΔＥｃ（コンダクションバンドのエネルギー差）を低く（約０．２ｅＶ）することができる。従って、順方向バイアス時に、第２のショットキー接合においてＧａＮのコンダクションバンドの電子がアノード電極側に流れる際の障壁を小さく抑えることができる。そのため、順方向電流が流れ易く、オン電圧を下げるのに効果的である。
【００３５】
一方、電子供給層２ｅの第１の領域２ｅ1においては、そのＩｎ組成率が可及的に低いことが逆方向耐圧の向上及びオン抵抗の低減に繋がり、Ｉｎ組成率が０％以上１７％以下、特に１７％未満であることが好ましい。オフ耐圧の観点では、図４（ｂ）のように、Ｉｎ組成率が低くなるほどＩｎＡｌＮのバンドギャップが広くなり、またＧａＮとのΔＥｃが大きくなるため、ショットキーバリア高さが高く、逆方向のオフ耐圧が高くなる。
また、図５のように、第１の領域２ｅ1のＩｎ組成率が１７％未満である場合、化合物半導体積層構造２における電流経路は、ＧａＮとＩｎＡｌＮとの界面（図示の例では、ＧａＮとＩｎＡｌＮ下のＡｌＮとの界面）に生成する２次元電子ガス（２ＤＥＧ）となる。このとき、逆方向電界の印加により、第１のショットキー接合ＳＫ１から広がる空乏層によって２ＤＥＧが遮断され、ピンチオフする。そのため、逆方向のオフ耐圧が極めて高くなる。
オン抵抗の観点からも、第1の領域２ｅ1のＩｎ組成率が低いことが好ましい。このＩｎ組成率が低いほど、ＧａＮとの間に強いピエゾ電荷が発生し、２ＤＥＧの増加、シート抵抗の低減に繋がり、オン抵抗が低下する。
【００３６】
以上説明したように、本実施形態によれば、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＳＢＤが実現する。
【００３７】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に、ＩｎＡｌＮ／ＧａＮ・ＳＢＤの構成及び製造方法を開示するが、電子供給層の第１の領域の態様が異なる点で第１の実施形態と相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図６〜図８は、第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤの製造方法を工程順に示す概略断面図である。
【００３８】
先ず、第１の実施形態の図１（ａ）と同様の工程を実行し、化合物半導体積層２を形成する。このときの様子を図６（ａ）に示す。化合物半導体積層２のＩｎＡｌＮ層２Ａは、そのＩｎＮ組成率が３０％以上４０％以下、例えば３０％とされる。
続いて、第１の実施形態と同様に、素子分離構造を形成する。
【００３９】
続いて、図６（ｂ）に示すように、マスク形成用の絶縁膜２０を形成する。
詳細には、化合物半導体積層構造２上に、プラズマＣＶＤ法等により、絶縁物、例えば酸化珪素（ＳｉＯ2）を２００ｎｍ程度の厚みに堆積する。以上により、マスク形成用の絶縁膜２０が形成される。
【００４０】
続いて、図６（ｃ）に示すように、マスク２０ａを形成する。
詳細には、堆積した絶縁膜２０を、リソグラフィー及びフッ酸系の溶液を用いたウェットエッチングにより加工し、化合物半導体積層構造２上のアノード電極の形成予定位置に絶縁膜２０を残存させる。以上により、化合物半導体積層構造２上にＳｉＯ2からなるマスク２０ａが形成される。マスク２０ａは、以下の諸工程でエッチングマスク及び選択成長用マスクとして機能する。
【００４１】
続いて、図７（ａ）に示すように、第２の領域１１2を形成する。
詳細には、マスク２０ａを用いて、スペーサ層２ｄの表面が露出するまで、ＩｎＡｌＮ層２Ａをドライエッチングして除去する。ドライエッチングには、例えば塩素系のエッチングガスを用いる。ＩｎＡｌＮ層２Ａは、マスク２０ａ下の領域のみに残存する。以上により、残存したＩｎＡｌＮ層２Ａからなる第２の領域１１2が形成される。
【００４２】
続いて、図７（ｂ）に示すように、第１の領域１１1を形成する。
詳細には、再びマスク２０ａを用いて、ＭＯＶＰＥ法により、第２の領域１１2の両側で露出するスペーサ層２ｄ上にＩｎＡｌＮを再成長する。これにより、第１の領域１１1が形成される。第１の領域１１1は、そのＩｎ組成率が第２の領域１１2のＩｎ組成率よりも低く、０％以上１７％以下、例えば１０％とされる。ここで、ｘ＝０で第１の領域１１1はＡｌＮとなる。ここで、第１の領域１１1は、その表面では当該表面以外（深さ方向の部位）よりもＩｎ組成率が若干低くなるように形成される。
以上により、第２の領域１１2と、第２の領域１１2の両側で第２の領域１１2よりもＩｎ組成率の低い第１の領域１１1とから電子供給層１１が構成される。
【００４３】
続いて、図７（ｃ）に示すように、オーミック電極であるカソード電極３を形成する。
先ず、カソード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電子供給層１１の電極形成領域を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００４４】
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは１０ｎｍ程度、Ａｌの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、マスク２０ａが形成された状態で、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば７００℃程度で熱処理（Rapid Thermal Anneal：ＲＴＡ）する。これにより、残存したＴｉ／Ａｌが電子供給層１１（の第１の領域１１1）とオーミックコンタクトする。マスク２０ａが形成された状態で熱処理することにより、当該熱処理による第１の領域１１1のＩｎＮの熱脱離が抑止される。Ｔｉ／Ａｌの電子供給層１１とのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電子供給層１１（の第１の領域１１1）上にカソード電極３が形成される。
その後、フッ酸系の溶液を用いたウェットエッチングにより、マスク２０ａが除去される。
【００４５】
続いて、図８（ａ）に示すように、パッシベーション膜４を形成する。
詳細には、化合物半導体積層構造２上の全面に、プラズマＣＶＤ法又はスパッタ法等により、絶縁物、例えばＳｉＮを３０ｎｍ程度〜５００ｎｍ程度、例えば５００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜４が形成される。パッシベーション膜の絶縁物としては、ＳｉＮの代わりにＳｉＯ2，ＡｌＮ，Ａｌ2Ｏ3等を堆積するようにしても良い。
【００４６】
続いて、図８（ｂ）に示すように、パッシベーション膜４に電極用リセス４ａを形成する。
詳細には、パッシベーション膜４の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、アノード電極の形成予定領域に相当するパッシベーション膜４の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００４７】
このレジストマスクを用いて、電子供給層１１の表面が露出するまで、パッシベーション膜４の電極形成予定領域をドライエッチングして除去する。以上により、パッシベーション膜４には、電子供給層１１の表面の電極形成予定領域を露出する電極用リセス４ａが形成される。電極用リセス４ａは、電子供給層１１の表面のうち、第２の領域１１2の表面と、第２の領域１１2の両側における第１の領域１１1の表面の一部を露出する。ドライエッチングには、例えばフッ素系のエッチングガスを用いる。このドライエッチングには、電子供給層１１に及ぼすエッチングダメージが可及的に小さいことが要求されるところ、フッ素系ガスを用いたドライエッチングは、電子供給層１１へのエッチングダメージが小さい。ドライエッチングの代わりに、フッ素系の溶液を用いたウェットエッチングにより、電極用リセスを形成しても良い。
その後、レジストマスクは、酸素プラズマを用いたアッシング処理、又は薬液を用いたウェット処理により除去される。
【００４８】
続いて、図８（ｃ）に示すように、ショットキー電極であるアノード電極５を形成する。
詳細には、アノード電極を形成するためのレジストマスクを形成する。レジストを化合物半導体積層構造２上に塗布し、電極用リセス４ａを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
【００４９】
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、電極用リセス４ａを露出させる開口内を含むレジストマスク上に堆積する。電極材料は、Ｎｉ／Ａｕの代わりにＰｔ等を用いても良い。Ｎｉの厚みは５０ｎｍ程度、Ａｕの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、電極用リセス４ａ内を埋め込み、パッシベーション膜４上に乗り上げる形状（長手方向に沿った断面が所謂オーバーハング形状）のアノード電極５が形成される。アノード電極５は、電極用リセス４ａ内で化合物半導体積層構造２（電子供給層１１）とショットキー接合する。本実施形態では、アノード電極５は、電極用リセス４ａの底面において、その両端部で第１の領域１１1の表面と第１のショットキー接合ＳＫ１が形成され、その中央部で第２の領域１１2の表面と第２のショットキー接合ＳＫ２が形成される。
【００５０】
しかる後、カソード電極３、アノード電極５と接続される各配線の形成等の諸工程を経て、本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤが形成される。
【００５１】
本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤでは、順バイアス電圧を加えると、ショットキーバリア高さの低い内側の第２のショットキー接合において先ず通電する。そのため、順方向の立ち上がり電圧が速くなる。一方、逆方向バイアス電圧を加えると、ショットキーバリア高さの高い外側の第１のショットキー接合からその直下の化合物半導体積層構造に空乏層が広がり、ピンチオフされる。本実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤでは、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧との確実な両立が実現する。
【００５２】
以上説明したように、本実施形態によれば、ショットキー特性の劣化及び装置の歩留まり低下を招来することなく、簡素な構成で低いオン電圧と高いオフ耐圧とを確実に両立させ、デバイス特性を向上する信頼性の高いＩｎＡｌＮ／ＧａＮ・ＳＢＤが実現する。
【００５３】
（第３の実施形態）
本実施形態では、第１又は第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤを備えたＰＦＣ（Power Factor Correction）回路を開示する。
図９は、第３の実施形態によるＰＦＣ回路を示す結線図である。
【００５４】
ＰＦＣ回路３０は、スイッチ素子（トランジスタ）３１と、ダイオード３２と、チョークコイル３３と、コンデンサ３４，３５と、ダイオードブリッジ３６と、交流電源（ＡＣ）３７とを備えて構成される。ダイオード３２及びダイオードブリッジ３６を構成するダイオードの一方又は双方に、第１又は第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤが適用される。
【００５５】
ＰＦＣ回路３０では、スイッチ素子３１のドレイン電極と、ダイオード３２のアノード端子及びチョークコイル３３の一端子とが接続される。スイッチ素子３１のソース電極と、コンデンサ３４の一端子及びコンデンサ３５の一端子とが接続される。コンデンサ３４の他端子とチョークコイル３３の他端子とが接続される。コンデンサ３５の他端子とダイオード３２のカソード端子とが接続される。コンデンサ３４の両端子間には、ダイオードブリッジ３６を介してＡＣ３７が接続される。コンデンサ３５の両端子間には、直流電源（ＤＣ）が接続される。なお、スイッチ素子３１には不図示のＰＦＣコントローラが接続される。
【００５６】
本実施形態では、第１又は第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤをＰＦＣ回路３０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
【００５７】
（第４の実施形態）
本実施形態では、第１又は第２の実施形態によるＩｎＡｌＮ／ＧａＮ・ＳＢＤを備えた電源装置を開示する。
図１０は、第４の実施形態による電源装置の概略構成を示す結線図である。
【００５８】
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、第３の実施形態によるＰＦＣ回路３０と、ＰＦＣ回路３０のコンデンサ３５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４０とを有している。フルブリッジインバータ回路４０は、複数（ここでは４つ）のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄを備えて構成される。
二次側回路４２は、複数（ここでは３つ）のスイッチ素子４５ａ，４５ｂ，４５ｃを備えて構成される。
【００５９】
本実施形態では、第３の実施形態によるＰＦＣ回路３０を、高圧回路である一次側回路４１に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
【００６０】
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
【００６１】
（付記１）電子走行層と、
前記電子走行層の上方に形成され、第１の領域及び第２の領域を有するＩｎＡｌＮの電子供給層と
を備えた化合物半導体積層構造と、
前記電子供給層上に形成された電極と
を含み、
前記第１の領域は、前記第２の領域よりもＩｎ組成率が低く、
前記電極は、その端部で前記第１の領域と第１のショットキー接合を形成し、前記端部以外の部位で前記第２の領域と第の電子供給２のショットキー接合を形成することを特徴とする化合物半導体装置。
【００６２】
（付記２）前記電子供給層は、前記第１の領域の表面が前記表面以外よりもＩｎ組成率が低いことを特徴とする付記１に記載の化合物半導体装置。
【００６３】
（付記３）前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にＡｌＮのスペーサ層を更に備えることを特徴とする付記１又は２に記載の化合物半導体装置。
【００６４】
（付記４）電子走行層と、前記電子走行層の上方で第１の領域及び第２の領域を有するＩｎＡｌＮの電子供給層とを備えた化合物半導体積層構造を形成する工程と、
前記電子供給層上に電極を形成する工程と
を含み、
前記第１の領域は、前記第２の領域よりもＩｎ組成率が低く、
前記電極は、その端部で前記第１の領域と第１のショットキー接合を形成し、前記端部以外の部位で前記第２の領域と第２のショットキー接合を形成することを特徴とする化合物半導体装置の製造方法。
【００６５】
（付記５）前記電子供給層は、前記第１の領域の表面が前記表面以外よりもＩｎ組成率が低いことを特徴とする付記４に記載の化合物半導体装置の製造方法。
【００６６】
（付記６）前記化合物半導体積層構造は、前記電子走行層と前記電子供給層との間にＡｌＮのスペーサ層を更に備えることを特徴とする付記４又は５に記載の化合物半導体装置の製造方法。
【００６７】
（付記７）前記電子供給層を形成する際に、熱処理によりＩｎＡｌＮ中のＩｎＮを局所的に脱離させて、前記第１の領域を形成することを特徴とする付記４〜６のいずれか１項に記載の化合物半導体装置の製造方法。
【００６８】
（付記８）前記熱処理は、Ｎ2ガス又はＨ2ガスの雰囲気中で行うことを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００６９】
（付記９）前記熱処理は、７００℃〜１０００℃の範囲内の温度で行うことを特徴とする付記７又は８に記載の化合物半導体装置の製造方法。
【００７０】
（付記１０）前記電子供給層を形成する際に、前記第２の領域をエッチング形成し、再成長により前記第１の領域を形成することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００７１】
（付記１１）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はダイオードを有しており、
前記ダイオードは、
電子走行層と、
前記電子走行層の上方に形成され、第１の領域及び第２の領域を有するＩｎＡｌＮの電子供給層と
を備えた化合物半導体積層構造と、
前記電子供給層上に形成された電極と
を含み、
前記第１の領域は、前記第２の領域よりもＩｎ組成率が低く、
前記電極は、その端部で前記第１の領域と第１のショットキー接合を形成し、前記端部以外の部位で前記第２の領域と第２のショットキー接合を形成することを特徴とする電源回路。
【符号の説明】
【００７２】
１  Ｓｉ基板
２  化合物半導体積層構造
２ａ  初期層
２ｂ  バッファ層
２ｃ  電子走行層
２ｄ  スペーサ層
２ｅ，１１  電子供給層
２ｅ1，１１1  第１の領域
２ｅ2，１１2  第２の領域
２Ａ  ＩｎＡｌＮ層
３  カソード電極
４  パッシベーション膜
４ａ  電極用リセス
５  アノード電極
１０，２０  絶縁膜
１０ａ，２０ａ  マスク
ＳＫ１  第１のショットキー接合
ＳＫ２  第２のショットキー接合
３０  ＰＦＣ回路
３１，４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ  スイッチ素子
３２  ダイオード
３３  チョークコイル
３４，３５  コンデンサ
３６  ダイオードブリッジ
４０  フルブリッジインバータ回路
４１  一次側回路
４２  二次側回路
４３  トランス
【図１】
2014090026.tif 000003
【図２】
2014090026.tif 000004
【図３】
2014090026.tif 000005
【図４】
2014090026.tif 000006
【図５】
2014090026.tif 000007
【図６】
2014090026.tif 000008
【図７】
2014090026.tif 000009
【図８】
2014090026.tif 000010
【図９】
2014090026.tif 000011
【図１０】
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