(57)【要約】【課題】スイッチング周波数の低下に応答して更にスイッチング周波数を低下して軽負荷時のコンパレータの消費電力を低減する一方、負荷電流の変動による出力電圧の変動を軽減すること。【解決手段】パルスＰＬＳに応答して駆動ユニット２は、ハイサイド素子Ｑ１とローサイド素子Ｑ２を駆動する。負荷検出回路６はＱ１、Ｑ２の所定の時間のオフ状態を検出して軽負荷状態の第１の負荷検出信号ＬＬＳＧを生成して、短時間のオフ状態を検出して重負荷状態の第２のＬＬＳＧを生成する。パルス生成回路４は第１のＬＬＳＧに応答して幅広の第２パルス幅のパルスＰＬＳを生成して、第２のＬＬＳＧに応答して幅狭の第１パルス幅のパルスＰＬＳを生成する。コンパレータ３は第２の状態のＬＬＳＧに応答して大きな第２バイアス電流に設定され、第１のＬＬＳＧに応答して小さな第１バイアス電流に設定される。【選択図】図１
2014204536.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路は、ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、駆動制御ユニットと、コンパレータと、コンスタント・オンタイム・パルス生成回路と、負荷検出回路とを具備するものであり、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量とを含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
前記出力電圧に依存するフィードバック電圧と基準電圧を前記コンパレータが比較することによって、前記コンパレータの出力端子から比較出力信号が生成され、
前記コンスタント・オンタイム・パルス生成回路は、前記コンパレータの前記比較出力信号に応答して、ワンショットパルスを生成して、
前記コンスタント・オンタイム・パルス生成回路の前記ワンショットパルスに応答して、前記駆動制御ユニットは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態の負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態と相違する第２の状態の前記負荷検出信号を生成して、
前記コンスタント・オンタイム・パルス生成回路は、第１パルス幅と前記第１パルス幅よりも幅の広い第２パルス幅とを有する前記ワンショットパルスを生成可能とされ、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成して、
前記コンパレータは、第１バイアス電流と前記第１バイアス電流よりも大きな第２バイアス電流とに設定可能とされ、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、前記第２バイアス電流に設定され、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、前記第１バイアス電流に設定される
半導体集積回路。
【請求項２】
請求項１において、
前記コンパレータは、差動対トランジスタと、負荷素子と、バイアス電流設定回路とを含み、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第１バイアス電流に設定して、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第２バイアス電流に設定する
半導体集積回路。
【請求項３】
請求項２において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成され、
前記駆動制御ユニットは、前記第１のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するハイサイドスイッチ駆動信号と前記第２のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するローサイドスイッチ駆動信号とを生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第１の状態の前記負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第２の状態の前記負荷検出信号を生成する
半導体集積回路。
【請求項４】
請求項３において、
前記半導体集積回路は、第１入力端子および第２入力端子が前記第２のＮチャネルパワーＭＯＳトランジスタのドレインおよびソースに接続された逆流検出回路を更に具備して、
前記ローパスフィルタの前記インダクタに流れるインダクタ電流が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路が検出して、所定の逆流検出信号を前記駆動制御ユニットに供給して、
前記駆動制御ユニットは、前記所定の逆流検出信号に応答して、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタの両者をオフ状態に制御する
半導体集積回路。
【請求項５】
請求項４において、
前記半導体集積回路は、前記コンパレータと前記コンスタント・オンタイム・パルス生成回路との間に接続されたトリガ回路を更に具備して、
前記トリガ回路が前記コンパレータの前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成する
半導体集積回路。
【請求項６】
請求項５において、
前記トリガ回路は、フリップフロップを含むものであり、
前記フリップフロップは前記コンパレータの前記比較出力信号に応答して第１の記憶状態から第２の記憶状態に遷移して、前記第２の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路による前記ワンショットパルスの生成の終了に応答して、前記フリップフロップは前記第２の記憶状態から前記第１の記憶状態に復帰する
半導体集積回路。
【請求項７】
請求項４において、
前記コンスタント・オンタイム・パルス生成回路は、定電流回路と積分容量と電圧比較器とを含み、
前記積分容量は、前記コンパレータの前記比較出力信号に応答して、前記定電流回路の前記定電流によって積分電圧を生成可能とされ、
前記電圧比較器に、第１基準電圧と、前記第１基準電圧よりも高電圧レベルの第２基準電圧と、前記定電流回路の前記定電流による前記積分容量の前記積分電圧とが供給され、
前記コンスタント・オンタイム・パルス生成回路は、前記第１基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記第２基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路。
【請求項８】
請求項７において、
前記コンスタント・オンタイム・パルス生成回路は、スイッチトランジスタと第１スイッチと第２スイッチとを更に含み、
前記スイッチトランジスタは前記定電流回路と前記積分容量とに接続され、前記コンパレータの前記比較出力信号に応答して、前記スイッチトランジスタは、前記積分容量の前記定電流回路の前記定電流による前記積分電圧の生成を開始して、
前記積分容量の前記積分電圧は、前記電圧比較器の第１入力端子に供給され、
前記第１スイッチは、前記第２の状態の前記負荷検出信号に応答して、前記第１基準電圧を前記電圧比較器の第２入力端子に供給して、
前記第２スイッチは、前記第１の状態の前記負荷検出信号に応答して、前記第２基準電圧を前記電圧比較器の前記第２入力端子に供給する
半導体集積回路。
【請求項９】
請求項４において、
前記負荷検出回路は、ノア論理回路と、Ｐチャネル検出ＭＯＳトランジスタと、Ｎチャネル検出ＭＯＳトランジスタと、検出抵抗と、検出容量と、検出インバータとを含み、
前記ノア論理回路の第１入力端子と第２入力端子には、前記駆動制御ユニットから前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号とがそれぞれ供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのゲートと前記Ｎチャネル検出ＭＯＳトランジスタのゲートには、前記ノア論理回路の出力信号が共通に供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのソースには電源電圧が供給されて、前記Ｎチャネル検出ＭＯＳトランジスタのソースには前記接地電位が供給され、
前記Ｐチャネル検出ＭＯＳトランジスタのドレインは前記検出抵抗の一端と前記検出容量の一端と前記検出インバータの入力端子に接続され、前記検出抵抗の他端は前記Ｎチャネル検出ＭＯＳトランジスタのドレインに接続され、前記検出容量の他端は前記接地電位に接続され、
前記検出インバータの出力端子から、前記第１の状態および前記第２の状態の前記負荷検出信号が生成される
半導体集積回路。
【請求項１０】
請求項４において、
前記半導体集積回路は、過電流保護回路と過温度保護回路と過電圧保護回路とを含むアナログ回路を更に具備して、
前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、前記アナログ回路は活性状態から低消費電力状態に制御される
半導体集積回路。
【請求項１１】
請求項４において、
前記半導体集積回路は、バンドギャップ基準電圧生成回路と降圧回路とを含む基準電圧生成回路を更に具備して、
前記バンドギャップ基準電圧生成回路から生成されるバンドギャップ基準電圧に基づき、前記基準電圧生成回路は前記コンパレータに供給される前記基準電圧を生成して、
前記降圧回路に前記バンドギャップ基準電圧が供給されることによって、前記降圧回路は前記コンパレータの前記電圧比較器に供給される前記第１基準電圧および前記第２基準電圧を生成する
半導体集積回路。
【請求項１２】
請求項４において、
前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路を含む制御・ドライバユニットとは、半導体集積回路の１個のチップに集積化され、
前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージの１個のパッケージに封止された
半導体集積回路。
【請求項１３】
請求項４において、
モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタと前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路が集積化された
半導体集積回路。
【請求項１４】
ハイサイドスイッチ素子とローサイドスイッチ素子とを含んだスイッチ回路と、駆動制御ユニットと、コンパレータと、コンスタント・オンタイム・パルス生成回路と、負荷検出回路とを具備する半導体集積回路の動作方法であって、
前記ハイサイドスイッチ素子の一端には前記半導体集積回路の外部から入力電源電圧が供給可能とされ、前記ハイサイドスイッチ素子の他端と前記ローサイドスイッチ素子の一端とはスイッチングノードに接続され、前記ローサイドスイッチ素子の他端は接地電位に接続され、
前記スイッチングノードは、前記半導体集積回路の外部のインダクタと容量とを含むローパスフィルタと接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続され、
前記インダクタの前記他端と前記容量の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧を生成可能とされ、
前記出力電圧に依存するフィードバック電圧と基準電圧を前記コンパレータが比較することによって、前記コンパレータの出力端子から比較出力信号が生成され、
前記コンスタント・オンタイム・パルス生成回路は、前記コンパレータの前記比較出力信号に応答して、ワンショットパルスを生成して、
前記コンスタント・オンタイム・パルス生成回路の前記ワンショットパルスに応答して、前記駆動制御ユニットは、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とを駆動して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態の負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態と相違する第２の状態の前記負荷検出信号を生成して、
前記コンスタント・オンタイム・パルス生成回路は、第１パルス幅と前記第１パルス幅よりも幅の広い第２パルス幅とを有する前記ワンショットパルスを生成可能とされ、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成して、
前記コンパレータは、第１バイアス電流と前記第１バイアス電流よりも大きな第２バイアス電流とに設定可能とされ、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、前記第２バイアス電流に設定され、
前記コンパレータのバイアス電流は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、前記第１バイアス電流に設定される
半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記コンパレータは、差動対トランジスタと、負荷素子と、バイアス電流設定回路とを含み、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第２の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第１バイアス電流に設定して、
前記バイアス電流設定回路は、前記負荷検出回路から生成される前記第１の状態の前記負荷検出信号に応答して、前記差動対トランジスタと前記負荷素子とに流れるバイアス電流を前記第２バイアス電流に設定する
半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成され、
前記駆動制御ユニットは、前記第１のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するハイサイドスイッチ駆動信号と前記第２のＮチャネルパワーＭＯＳトランジスタのゲートを駆動するローサイドスイッチ駆動信号とを生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第１の状態の前記負荷検出信号を生成して、
前記負荷検出回路は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第２の状態の前記負荷検出信号を生成する
半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記半導体集積回路は、第１入力端子および第２入力端子が前記第２のＮチャネルパワーＭＯＳトランジスタのドレインおよびソースに接続された逆流検出回路を更に具備して、
前記ローパスフィルタの前記インダクタに流れるインダクタ電流が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路が検出して、所定の逆流検出信号を前記駆動制御ユニットに供給して、
前記駆動制御ユニットは、前記所定の逆流検出信号に応答して、前記第１のＮチャネルパワーＭＯＳトランジスタと前記第２のＮチャネルパワーＭＯＳトランジスタの両者をオフ状態に制御する
半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記半導体集積回路は、前記コンパレータと前記コンスタント・オンタイム・パルス生成回路との間に接続されたトリガ回路を更に具備して、
前記トリガ回路が前記コンパレータの前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成する
半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記トリガ回路は、フリップフロップを含むものであり、
前記フリップフロップは前記コンパレータの前記比較出力信号に応答して第１の記憶状態から第２の記憶状態に遷移して、前記第２の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路が前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路による前記ワンショットパルスの生成の終了に応答して、前記フリップフロップは前記第２の記憶状態から前記第１の記憶状態に復帰する
半導体集積回路の動作方法。
【請求項２０】
請求項１７において、
前記コンスタント・オンタイム・パルス生成回路は、定電流回路と積分容量と電圧比較器とを含み、
前記積分容量は、前記コンパレータの前記比較出力信号に応答して、前記定電流回路の前記定電流によって積分電圧を生成可能とされ、
前記電圧比較器に、第１基準電圧と、前記第１基準電圧よりも高電圧レベルの第２基準電圧と、前記定電流回路の前記定電流による前記積分容量の前記積分電圧とが供給され、
前記コンスタント・オンタイム・パルス生成回路は、前記第１基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の狭い前記第１パルス幅を有する前記ワンショットパルスを生成するものであり、
前記コンスタント・オンタイム・パルス生成回路は、前記第２基準電圧と前記積分容量の前記積分電圧との前記電圧比較器による電圧比較を使用して、前記幅の広い前記第２パルス幅を有する前記ワンショットパルスを生成する
半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング・レギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路およびその動作方法に関し、特にスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善して軽負荷時でのコンパレータの消費電力を低減する一方、負荷電流の変動による出力電圧の変動を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
ノートＰＣ(Personal Computer)等の電池駆動の電子機器には、ＡＣアダプタまたは電池からのＤＣ電圧をノートＰＣの中央処理ユニット(ＣＰＵ)、すなわちマイクロプロセッサである負荷に供給されるＤＣ電圧に変換するＤＣ−ＤＣコンバータが使用される。
【０００３】
近年、地球規模の環境問題対策として省エネルギー化が重要視されており、種々の電子機器に使用されるスイッチング電源の高効率化・低消費電力化、特に待機消費電力の低減がクローズアップされている。
【０００４】
従来から、ＤＣ−ＤＣコンバータは、ＰＷＭ(Pulse Width Modulation)制御やＰＦＭ(Pulse Frequency Modulation)制御等を実行するスイッチングレギュレータを使用することで、高い変換効率を実現するものである。すなわち、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、負荷に供給されるＤＣ電圧を所定の目標値に維持するように、半導体スイッチのオン・オフ制御をフィードバック制御するものである。
【０００５】
下記特許文献１には、スイッチングを使用するＤＣ−ＤＣコンバータとして、電圧モード型のＤＣ−ＤＣコンバータと電流モード型のＤＣ−ＤＣコンバータとがあることが記載されている。更に下記特許文献１の図３１とそれに関係する開示には、エラーアンプとコンパレータと三角波発生回路とドライバ回路とメインスイッチング素子と同期整流型スイッチ素子とインダクタとコンデンサとを具備する電圧モード型のＤＣ−ＤＣコンバータが記載されている。
【０００６】
エラーアンプの非反転入力端子には基準電圧が供給され、エラーアンプの反転入力端子にはインダクタとコンデンサの接続ノードの出力電圧が供給される。コンパレータの非反転入力端子にはエラーアンプの出力電圧が供給され、コンパレータの反転入力端子には三角波発生回路から発生される三角波信号が供給され、コンパレータの出力信号はドライバ回路に供給される。ドライバ回路はメインスイッチング素子と同期整流型スイッチ素子を相補的に駆動するので、メインスイッチング素子のオン・オフ動作と同期整流型スイッチ素子のオン・オフ動作とは逆動作となる。
【０００７】
下記特許文献２の図８とそれに関係する開示には、エラーアンプと位相補償コンデンサと位相補償抵抗と２個の帰還抵抗と発振回路とパルス幅変調用コンパレータと２個のドライバ回路と２個の出力トランジスタとインダクタとコンデンサとを具備するＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータが記載されている。インダクタとコンデンサの接続ノードの出力電圧は２個の帰還抵抗によって分圧されることで、２個の帰還抵抗の接続ノードにはフィードバック信号が生成される。エラーアンプの非反転入力端子に出力電圧を決定する基準電圧としての出力電圧制御信号が供給され、エラーアンプの反転入力端子にフィードバック信号が供給される。パルス幅変調用コンパレータの反転入力端子にエラーアンプの出力信号が供給され、パルス幅変調用コンパレータの非反転入力端子に発振回路から発生される三角波信号が供給されて、パルス幅変調用コンパレータの出力信号は２個のドライバ回路の２個の入力端子に共通に供給され、２個のドライバ回路の２個の出力端子は２個の出力トランジスタの２個のゲートにそれぞれ供給される。２個の出力トランジスタの２個のドレイン・ソース電流経路は入力電源電圧と接地電位との間に直列に接続され、２個の出力トランジスタの共通接続点はインダクタの一端に接続され、インダクタの他端はコンデンサと負荷との並列接続を介して接地電位に接続される。特に、エラーアンプの非反転入力端子と出力端子との間に、位相補償コンデンサと位相補償抵抗とが直列接続されている。
【０００８】
下記特許文献２には、詳細には記載されてはいないが、ＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータのエラーアンプに接続された位相補償コンデンサと位相補償抵抗とは、フィードバックの発振を防止するものである。すなわち、ＤＣ−ＤＣコンバータのフィードバックループのインダクタとコンデンサとの共振によって、１８０度の位相遅延が発生するものである。更にフィードバックループの負帰還での１８０度の位相反転によって、合計３６０度の位相遅延となり、負帰還ではなく正帰還となり降圧型ＤＣ−ＤＣコンバータは発振するものとなる。この際にエラーアンプに接続された位相補償コンデンサと位相補償抵抗とは、出力ローパスフィルタのコイルとコンデンサとによる合計１８０度の位相遅延をキャンセルすることで、上述の不所望な発振を防止する機能を有するものである。
【０００９】
従来から、種々の会社からＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータの種々の半導体集積回路が市販されている。第１種類の半導体集積回路は、位相補償コンデンサと位相補償抵抗を半導体集積回路の半導体チップの外部部品としたものである。しかし、この外部部品方式は、部品コストの増大とともに半導体集積回路の外部端子の増大をもたらすという欠点を有する。第２種類の半導体集積回路は、位相補償コンデンサと位相補償抵抗とを半導体集積回路の半導体チップの内部オンチップ部品としたものである。しかし、この内部オンチップ部品方式は、半導体集積回路の半導体チップ面積と電子機器の配線基板面積とが増大して、半導体集積回路と電子機器のコストが増大して、さらに発振周波数などが制約されると言う欠点を有する。
【００１０】
下記非特許文献１には、これらの欠点を解消することの可能なコンスタント・オンタイム(ＣＯＴ)を採用した降圧型同期電圧レギュレータが記載されている。コンスタント・オンタイム(ＣＯＴ)制御方式によってループ補償回路が不必要となるため、負荷過渡応答が高速となり、単純な回路構成を実現でき、外付け部品点数を削減でき、設計を簡素化して、基板スペースを最小限とすることが可能となるとしている。更にハイサイド・スイッチのオンタイムは、入力電源電圧ＶＩＮのピンとＲＯＮピンとの間に接続される外付け抵抗によって設定されるとしている。
【００１１】
下記非特許文献２にも、下記非特許文献１の記載と同様に、位相補償が不必要で良好な過渡応答を有するコンスタント・オンタイム制御方式を採用した降圧型レギュレータが記載されている。入力電源電圧ＶＩＮのピンとＲＯＮピンとの間に外付け抵抗が接続され、オンタイムは外付け抵抗の大きさで調整されるとしている。
【００１２】
最初に、連続モード(ＣＣＭ：Continuous Conduction Mode)では、スイッチング周波数ｆswは出力電圧ＶOUTと入力電源電圧ＶINの比ＶOUT／ＶINであるデューティ・サイクルＤとオンタイムＴONのみに依存して、ｆsw＝ＶOUT／(ＶIN・ＴON)で与えられるとしている。
【００１３】
一方、軽負荷時において観測される不連続モード(ＤＣＭ：Discontinuous Conduction Mode)では、スイッチング周波数ｆswは負荷に応じて変化するので、高い効率と良好な過渡応答とが得られる。この時のスイッチング周波数ｆswは、コイルのインダクタンスＬと負荷電流ＩOUTにも依存して、ｆsw＝(２・Ｌ・ＶOUT・ＩOUT)／(ＴON2・ＶIN・(ＶIN−ＶOUT))で与えられるとしている。
【００１４】
更に下記非特許文献２には、軽負荷によってインダクタのリップル電流が負荷電流の２倍になるまで負荷電流を減少すると、連続モード(ＣＣＭ)から不連続モード(ＤＣＭ)に移行して、その境界の電流ＩBOUNDARYは、ＩBOUNDARY＝(ＶIN−ＶOUT)・Ｄ／(２・Ｌ・ｆsw)で与えられることが記載されている。
【００１５】
下記特許文献３の図１７と図１８とそれに関係する開示には、上述のコンスタント・オンタイム(ＣＯＴ)制御方式を採用した電源装置の構成と動作が記載されている。この電源装置はハイサイドトランジスタとローサイドトランジスタとＰＷＭ制御ユニットを具備して、ＰＷＭ制御ユニットはコンパレータ回路とワンショットパルス生成回路と逆電流検出回路と制御論理回路・ドライバ回路を含んでいる。
【００１６】
ハイサイドトランジスタのドレインに入力電源電圧ＶＩＮが供給されて、ハイサイドトランジスタのソースとローサイドトランジスタのドレインとはインダクタの一端に共通接続され、インダクタの他端は出力電圧端子となって、この出力電圧端子は容量の一端と負荷の一端とに接続され、容量の他端と負荷の他端とは接地電位に接続される。コンパレータ回路の非反転入力端子には出力電圧を決定する基準電圧としての出力電圧制御信号が供給され、コンパレータ回路の反転入力端子には出力電圧端子の出力電圧がフィードバック信号として供給され、コンパレータ回路の出力信号はワンショットパルス生成回路の入力端子に供給される。ローサイドトランジスタのドレインは逆電流検出回路の入力端子に供給され、コンパレータ回路の出力信号と逆電流検出回路の出力信号とは制御論理回路・ドライバ回路に供給されて、制御論理回路・ドライバ回路はハイサイドトランジスタのゲートとローサイドトランジスタのゲートとを駆動する。
【００１７】
軽負荷時に、コンパレータ回路が反転入力端子の出力電圧が非反転入力端子の基準電圧に低下したことを検出すると、コンパレータ回路の検出出力信号に応答して、ワンショットパルス生成回路はコンスタント・オン時間のパルス幅を有するワンショットパルスを生成する。コンスタント・オン時間では、制御論理回路・ドライバ回路のゲート駆動により、ハイサイドトランジスタはオン状態となり、ローサイドトランジスタはオフ状態となるので、インダクタの電流は増大する。コンスタント・オン時間の経過後は、制御論理回路・ドライバ回路のゲート駆動により、ハイサイドトランジスタはオフ状態となり、ローサイドトランジスタはオン状態となるので、インダクタの電流は減少しながらローサイドトランジスタを介して接地電位から流れ続ける。
【００１８】
インダクタの電流が０Ａ(ゼロ・アンペア)以下に低下することによって、この電流の方向はインダクタの電流が０Ａ(ゼロ・アンペア)以上の電流方向と反対となって、逆流が発生しようとする。この状態は逆電流検出回路によって検出され、逆電流検出回路の検出出力信号に応答して制御論理回路・ドライバ回路はハイサイドトランジスタとローサイドトランジスタの両者をオフ状態に制御する。その結果、ハイサイドトランジスタとローサイドトランジスタの両者がオフ状態である期間では、容量の充電電荷からの放電電流により負荷が駆動されて、出力電圧端子の出力電圧が徐々に低下する。出力電圧端子の出力電圧が基準電圧に低下すると、ワンショットパルスが生成され、ハイサイドトランジスタがオン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧が安定化されるものである。
【００１９】
下記特許文献３の図１９とそれに関係する開示には、負荷電流が大きな重負荷時には下記特許文献３の図１７の電源装置が連続モード(ＣＣＭ)で動作して、負荷電流が小さな軽負荷時には下記特許文献３の図１７の電源装置が不連続モード(ＤＣＭ)で動作することが記載されている。更に連続モード(ＣＣＭ)ではインダクタの電流は逆流せずにスイッチング周波数は負荷電流の大きさに無関係に一定値となること、また不連続モード(ＤＣＭ)ではスイッチング周波数は負荷電流が小さくなるほど低下するので電力変換効率を向上できるとしている。
【００２０】
一方、下記特許文献４には、インダクタ電流の谷値がゼロに至る軽負荷時において、高精度に出力電圧を制御するＤＣ−ＤＣコンバータが記載されている。ローサイドスイッチの検出電流の電流−電圧変換による検出電圧は複数の設定値と複数の比較器によって比較され、複数の比較器の比較出力信号は複数のラッチを介してタイマー回路に供給される。タイマー回路は複数のラッチの複数の出力信号に応答してハイサイドスイッチのオン時間を制御するので、負荷が軽負荷となるのに応答してハイサイドスイッチのオン時間が段階的に短縮されるとしている。尚、下記特許文献４に対応する米国特許出願公開は、ＵＳ２００６／０２２０６２９Ａ１明細書である。
【００２１】
更に、下記特許文献５には、軽負荷時の出力電圧を低リップルとした高精度出力電圧を得るためのＤＣ−ＤＣコンバータが記載されている。ローサイドスイッチの電流がインダクタに直列接続された電流検出器により検出され、電流検出器の電流検出信号は複数の基準電圧と複数の比較器によって比較され、複数の比較器の比較出力信号は複数のラッチを介してタイマー回路に供給される。タイマー回路は複数のラッチの複数の出力信号に応答して、インダクタ電流が大きくなるとハイサイドスイッチのオン時間を長くする。従って、軽負荷時ではハイサイドスイッチのオン時間が短くされて、軽負荷時でも連続モードで動作して、出力リップル電圧を小さくでき、出力電圧の高精度化を実現できるとしている。
【００２２】
下記特許文献６には、バーストモード制御のスイッチング電源がバーストノイズを発生すると言う問題と、スキップモード制御のスイッチング電源でもバースト状となり出力リップル電圧が大きいと言う問題を解決するためのスイッチング電源装置が記載されている。すなわち、バーストモード制御のスイッチング電源は、スイッチのオン・オフ制御とスイッチのオフ状態維持とを行うのでスイッチング周波数が不連続となりバーストノイズを発生するものである。また、スキップモード制御のスイッチング電源は出力電圧をウィンドウの電圧下限から電圧上限に向けて固定デューティのパルスでオン・オフ制御して増大させる一方、電圧上限から電圧下限に向けてスイッチング動作の停止で減少させるので、出力リップル電圧が大きいと言うものである。
【００２３】
従って、下記特許文献６に記載されたスイッチング電源装置では、平滑コイルと出力コンデンサと負荷に接続されたスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとを駆動するドライバの入力端子とパルス発生部の出力端子との間には、軽負荷判定信号が供給される遅延回路が接続されている。
【００２４】
パルス発生部は出力電圧に応じた帰還電圧と基準電圧との差に応じた値に基づいたデューティ比のパルス信号を発生するために、帰還電圧と基準電圧とが供給される比較器と一定周期を有するセット信号がセット端子に供給され比較器の比較出力信号がリセット端子に供給されてその出力からパルス信号を生成するフリップフロップとによって構成される。
【００２５】
遅延回路は、フリップフロップからのパルス信号がゲートに供給されるＰ型トランジスタおよびＮ型トランジスタと、抵抗と、容量と、インバータと、アンド回路と、オア回路とによって構成される。Ｐ型トランジスタのソースは電源電圧に接続されて、Ｎ型トランジスタのソースは接地電圧に接続され、Ｐ型トランジスタのドレインは抵抗の一端に接続され、Ｎ型トランジスタのドレインは抵抗の他端に接続される。容量の一端とインバータの入力端子とはＮ型トランジスタのドレインおよび抵抗の他端に接続され、容量の他端は接地電位に接続される。アンド回路の一方の入力端子と他方の入力端子に、インバータの出力信号と軽負荷判定信号とがそれぞれ供給される。オア回路の一方の入力端子と他方の入力端子に、フリップフロップからのパルス信号とアンド回路の出力信号とがそれぞれ供給される。
【００２６】
軽負荷判定信号がローレベルの場合には、フリップフロップからのパルス信号が、アンド回路とオア回路とによって選択され、遅延回路の出力端子からドライバの入力端子に供給される。
【００２７】
軽負荷判定信号がハイレベルの場合には、フリップフロップからのパルス信号に応答する抵抗と容量との積分回路とインバータとを伝達した幅の広いパルス幅を有する遅延パルス信号が、アンド回路とオア回路とによって選択され、遅延回路の出力端子からドライバの入力端子に供給される。
【００２８】
軽負荷判定信号がローレベルでスイッチング電源装置の通常動作の場合には、遅延回路の出力端子からの幅狭のパルス幅を有するパルス信号のハイレベル期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオン状態とオフ状態となり、平滑コイルに流れる出力電流が増加する。
【００２９】
その結果、出力電流の増加に応答して出力電圧も増加するので、比較器の比較出力信号が反転され、この反転比較出力信号がフリップフロップのリセット端子に供給される。従って、遅延回路の出力端子の幅狭のパルス幅を有するパルス信号がローレベルとなり、この期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオフ状態とオン状態となって、平滑コイルに流れる出力電流が減少して、出力電圧も減少する。
【００３０】
その結果、幅狭のパルス幅に応答して入力電源電圧側トランジスタのオン期間での平滑コイルの出力電流の増加動作と接地電圧側トランジスタのオン期間での平滑コイルの出力電流の減少動作とが反復されるので、略安定な出力電圧が生成される。
【００３１】
軽負荷判定信号がハイレベルでスイッチング電源装置の軽負荷動作の場合には、遅延回路の出力端子からの幅広のパルス幅を有するパルス信号のハイレベル期間に、スイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオン状態とオフ状態となり、平滑コイルに流れる出力電流が増加する。
【００３２】
その結果、出力電流の増加に応答して出力電圧も増加するので、比較器の比較出力信号が反転され、この反転比較出力信号がフリップフロップのリセット端子に供給される。従って、遅延回路の出力端子の幅広のパルス幅を有するパルス信号がローレベルとなり、この期間にスイッチ回路の入力電源電圧側トランジスタと接地電圧側トランジスタとがそれぞれオフ状態とオン状態となって、平滑コイルに流れる出力電流が減少して、出力電圧も減少する。
【００３３】
その結果、軽負荷判定信号がハイレベルでスイッチング電源装置の軽負荷動作の場合には、遅延回路からドライバに供給される幅広のパルス幅に応答して、入力電源電圧側トランジスタと接地電圧側トランジスタとから構成されるスイッチ回路のスイッチング周波数を略均一の低周波数に低下することが可能としている。
【００３４】
更に、下記特許文献７には、コンスタント・オンタイム制御方式を採用したものではないが、ＤＣ／ＤＣコンバータの出力端子の出力電圧と参照電圧とを比較する比較回路の応答速度を比較回路のバイアス電流を変化することによって切り換えることが記載されている。
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開２０００−１９７３４８号  公報
【特許文献２】特開２００６−１４９０６７号  公報
【特許文献３】特開２０１１−１０９８６７号  公報
【特許文献４】特開２００６−２８８１５６号  公報
【特許文献５】特開２００６−１４９０５６号  公報
【特許文献６】特開２００３−３１９６４３号  公報
【特許文献７】特開２０１３−０１３２２１号  公報
【非特許文献】
【００３６】
【非特許文献１】製品名ＬＭ３１００  データ・シート  “ＬＭ３１００  ＳＩＭＰＬＥ  ＳＷＩＴＣＨＥＲ(Ｒ)  Ｓｙｎｃｈｒｏｎｏｕｓ  １ＭＨｚ  １．５Ａ  Ｓｔｅｐ  Ｄｏｗｎ  Ｖｏｌｔａｇｅ  Ｒｅｇｕｌａｔｏｒ”，ｐｐ．１〜１７，  ＴＥＸＡＳ  ＩＮＳＴＲＵＭＥＮＴＳ  Ｌｉｔｅｒａｔｕｒｅ  Ｎｕｍｂｅｒ：ＳＮＶＳ４２１Ｆ  Ｄｅｃｅｍｂｅｒ  １，  ２００９．ｈｔｔｐ：／／ｗｗｗ．ｔｉ．ｃｏｍ／ｌｉｔ／ｄｓ／ｓｙｍｌｉｎｋ／ｌｍ３１００／ｐｄｆ [平成２４年０５月３０日検索]
【非特許文献２】製品名ＬＭ２６９６  データ・シート  “ＬＭ２６９６  ３Ａ，  Ｃｏｎｓｔａｎｔ  Ｏｎ  Ｔｉｍｅ  Ｂｕｃｋ  Ｒｅｇｕｌａｔｏｒ”，ｐｐ．１〜１９，  ＴＥＸＡＳ  ＩＮＳＴＲＵＭＥＮＴＳ  Ｌｉｔｅｒａｔｕｒｅ  Ｎｕｍｂｅｒ：ＳＮＶＳ３７５Ａ  Ｍａｙ  １８，  ２００９．ｈｔｔｐ：／／ｗｗｗ．ｔｉ．ｃｏｍ／ｌｉｔ／ｄｓ／ｓｙｍｌｉｎｋ／ｌｍ２６９６／ｐｄｆ [平成２４年０６月０１日検索]
【発明の概要】
【発明が解決しようとする課題】
【００３７】
本発明者等は本発明に先立って、軽負荷時の電力効率を向上したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータに使用される半導体集積回路の開発に従事した。この半導体集積回路は、ハイサイドトランジスタとローサイドトランジスタと制御・ドライバユニットとを具備する。具体的には、ハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、ローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタの半導体チップと、制御・ドライバユニットを構成するＣＭＯＳ半導体集積回路の半導体チップが、１個の樹脂パッケージに封止された半導体デバイスである。この半導体デバイスは、半導体業界でシステム・イン・パッケージ(ＳＩＰ：System In Package)またはマルチ・チップ・モジュール(ＭＣＰ：Multi-Chip Module)と呼ばれるハイブリッド型半導体集積回路である。
【００３８】
本発明者等は本発明に先立って、上述した背景技術に関して再度検討を行ったものである。
【００３９】
最初に、上記特許文献１と上記特許文献２に記載されたＤＣ−ＤＣコンバータは、エラーアンプを必要とするものである。しかし、上記特許文献２に記載されたように、ＤＣ−ＤＣコンバータのエラーアンプには位相補償コンデンサと位相補償抵抗とが接続される必要があるので、設計が複雑で基板スペースが増大すると言う問題がある。
【００４０】
次に、上記非特許文献１と上記非特許文献２と上記特許文献３の図１７と図１８と図１９とに記載されたコンスタント・オンタイム(ＣＯＴ)方式の電源装置は、位相補償コンデンサと位相補償抵抗を必要としないので、設計が簡素化され基板スペースが最小限とすることが可能となる。更に、上記特許文献３の図１９に記載されたようにコンスタント・オンタイム(ＣＯＴ)方式の電源装置は、負荷電流の大きな重負荷動作から負荷電流の小さな軽負荷動作への変化によって連続モード(ＣＣＭ)から不連続モード(ＤＣＭ)へ動作が遷移して、不連続モード(ＤＣＭ)では負荷電流の減少によりスイッチング周波数が低下するので電力変換効率を向上できる。
【００４１】
更に、上記特許文献４と上記特許文献５に記載されたＤＣ−ＤＣコンバータは、軽負荷時の出力リップル電圧を低減するために、重負荷時よりも軽負荷時でハイサイドスイッチのオン時間を短縮するものである。しかしながら、この方式ではハイサイドスイッチのオン時間の短縮によって軽負荷時のスイッチング周波数が増大するのでスイッチング損失が増大して、軽負荷時には電力変換効率が低下すると言う問題が本発明者等の検討により明らかとされた。
【００４２】
また更に上記特許文献６に記載されたスイッチング電源装置も、上記特許文献４と上記特許文献５と同様に出力電圧のリップルを低減するために、軽負荷時にハイレベルの軽負荷判定信号によりドライバの供給パルスを幅狭パルスから遅延回路からの幅広の遅延パルスに切り替えることにより、スイッチ回路のスイッチング周波数を低下して、出力電圧のリップルを低減するものである。
【００４３】
しかしながら、上記特許文献６に記載のスイッチング電源装置は、上記特許文献３の図１９に記載されたような負荷電流の減少によってスイッチング周波数が低下する不連続モード(ＤＣＭ)を有さないので、電力変換効率を向上することができない。更に、上記特許文献６に記載のスイッチング電源装置は、ドライバの供給パルスを幅狭パルスから遅延回路からの幅広の遅延パルスに切り替えるためには軽負荷判定信号をローレベルからハイレベルに切り替える必要がある。また、上記特許文献６に記載のスイッチング電源装置では、パルス発生部のフリップフロップのセット端子に、一定周期を有するセット信号を供給する必要がある。また、更に上記特許文献６に記載のスイッチング電源装置では、遅延回路の抵抗と容量の時定数が遅延回路の抵抗値と容量値とのバラツキによって誤差を持つので、遅延回路の幅広の遅延パルスのパルス幅も誤差を持ち、軽負荷時のスイッチング周波数も誤差が生じるものである。これらの問題を上記特許文献６に記載のスイッチング電源装置が有することが、本発明に先立った本発明者等による検討により明らかとされたものである。
【００４４】
更に上記特許文献７に記載されたＤＣ／ＤＣコンバータはＤＣ／ＤＣコンバータの出力端子の出力電圧と参照電圧とを比較する比較回路の応答速度を比較回路のバイアス電流を変化して切り換えるものであるが、この切り換えは中央処理ユニット(ＣＰＵ)から生成されるモード設定信号によって決定されるものである。しかし、上記特許文献７に記載されたＤＣ／ＤＣコンバータは、負荷の変動に応答してスイッチング周波数等の動作条件を変化することは不可能であることが本発明に先立った本発明者等による検討により明らかとされたものである。
【００４５】
図１２は、上記特許文献３の図１７とそれに関係する開示とに基づき、本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。
【００４６】
図１２に示すように、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型の半導体集積回路ＩＣとローパスフィルタＬＰＦとブートストラップ容量ＣBOOTとによって構成されている。
【００４７】
半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とを含んだスイッチ回路１と、制御駆動ユニット２と、コンパレータ(ＣＭＰ)３と、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４と、逆電流検出回路(ＲＩＤ)５とを含んでいる。ハイサイドトランジスタＱ１とローサイドトランジスタＱ２とは、それぞれＮチャネルパワーＭＯＳトランジスタのトランジスタチップによって構成されている。また、制御駆動ユニット２とコンパレータ(ＣＭＰ)３とコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４と逆電流検出回路(ＲＩＤ)５は、制御駆動ＣＭＯＳ半導体集積回路のＩＣチップに集積化されている。
【００４８】
ハイサイドトランジスタＱ１のドレインに入力電源電圧ＶINが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に共通接続され、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続され、容量Ｃの他端と負荷ＬＯＡＤの他端は接地電位ＧＮＤに接続される。コンパレータ(ＣＭＰ)３の非反転入力端子＋には出力電圧ＶOUTを決定する基準電圧Ｖrefが供給され、コンパレータ(ＣＭＰ)３の反転入力端子−には出力電圧端子の出力電圧ＶOUTがフィードバック信号として供給され、コンパレータ(ＣＭＰ)３の出力信号はコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の入力端子に供給される。ローサイドトランジスタＱ２のドレインは逆電流検出回路(ＲＩＤ)５の入力端子に供給されて、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の出力信号と逆電流検出回路(ＲＩＤ)５の出力信号とは制御駆動ユニット２に供給されて、制御駆動ユニット２はハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートを駆動する。尚、スイッチングノードＳＷと制御駆動ユニット２との間に接続されたブートストラップ容量ＣBOOTは、制御駆動ユニット２に供給される電源電圧ＶDD(図示せず)からハイサイドトランジスタＱ１のゲート・ソース電圧ＶGSQ1を減算した電圧値ＶDD−ＶGSQ1によってスイッチングノードＳＷのハイレベル電圧が決定されないようにする機能を有するものである。すなわち、ブートストラップ容量ＣBOOTが不使用の場合には、スイッチングノードＳＷのハイレベル電圧は電圧値ＶDD−ＶGSQ1によって決定されるものとなり、入力電源電圧ＶINをスイッチングノードＳＷに伝達することが不可能となる。それに対して、ブートストラップ容量ＣBOOTを使用することによって、入力電源電圧ＶINをスイッチングノードＳＷに伝達することが可能となるものである。スイッチ回路１のスイッチング動作によってハイサイドトランジスタＱ１のオフ状態であってローサイドトランジスタＱ２のオン状態である期間には、ブートストラップ容量ＣBOOTの両端間に電源電圧ＶDDが充電される。スイッチ回路１のその後のスイッチング動作によりハイサイドトランジスタＱ１のオン状態となってローサイドトランジスタＱ２のオフ状態となると、スイッチングノードＳＷの電圧レベルは接地電位ＧＮＤから電源電圧ＶDDに向かって上昇する。この時にはブートストラップ容量ＣBOOTの両端間に電源電圧ＶDDが充電されていたので、ハイサイドトランジスタＱ１のゲート・ソース間電圧は電源電圧ＶDDの電圧が維持される。従って、ハイサイドトランジスタＱ１のドレイン・ソース間電圧ＶDSは極めてゼロ・ボルトに近い電圧となるので、入力電源電圧ＶINの電圧レベルがスイッチングノードＳＷに伝達されることが可能となる。
【００４９】
図１３は、図１２に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの軽負荷時における動作を説明するための波形を示す図である。
【００５０】
軽負荷時に、反転入力端子の出力電圧ＶOUTが非反転入力端子の基準電圧Ｖrefに低下したことをコンパレータ(ＣＭＰ)３が検出すると、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３  ＯＵＴＰＵＴに応答して、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４はコンスタント・オン時間のパルス幅を有するワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴを生成する。このワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴのコンスタント・オン時間(Ｔ１)では、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオン状態となり、ローサイドトランジスタＱ２はオフ状態となる。その結果、図１２に示すように、インダクタの電流ＩLはハイサイドトランジスタＱ１の電流ＩHighによって決定される。更に、図１３に示すように、コンスタント・オン時間(Ｔ１)では、スイッチングノードＳＷの電圧は入力電源電圧ＶINの電圧レベルによって決定され、インダクタの電流ＩLは増大する。
【００５１】
コンスタント・オン時間(Ｔ１)の経過後は、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオフ状態となり、ローサイドトランジスタＱ２はオン状態となる。従って、図１２に示すように、コンスタント・オン時間(Ｔ１)の経過後のローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタの電流ＩLはローサイドトランジスタＱ２の電流ＩLowによって決定される。更に、図１３に示すように、ローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタ電流ＩLは減少しながらローサイドトランジスタＱ２を介して接地電位ＧＮＤからスイッチングノードＳＷへ流れ続ける。
【００５２】
図１２と図１３とに示すように、インダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下することによって、この電流ＩLの方向はインダクタＬの電流ＩLが０Ａ(ゼロ・アンペア)以上のローサイドトランジスタＱ２の電流ＩLowの方向と反対となって、逆流電流ＩRが発生しようとする。この状態は逆電流検出回路(ＲＩＤ)５によって検出され、逆電流検出回路(ＲＩＤ)５の検出出力信号に応答して制御駆動ユニット２はハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者をオフ状態に制御する。この状態が、図１３に示した両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)である。従って、この期間では、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者がオフ状態であるので、ローパスフィルタＬＰＦの容量Ｃの充電電荷からの放電電流により負荷ＬＯＡＤが駆動され、図１３に示したように、出力電圧端子の出力電圧ＶOUTが徐々に低下する。その結果、出力電圧ＶOUTが基準電圧Ｖrefに低下して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３  ＯＵＴＰＵＴとコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４のワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴとが生成される。従って、ハイサイドトランジスタＱ１が再度オン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧ＶOUTが所定のリップル電圧Ｖrippleの範囲で安定化されるものである。
【００５３】
図１４は、図１２と図１３とに説明した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが重負荷時には連続モード(ＣＣＭ)で動作して、軽負荷時には不連続モード(ＤＣＭ)で動作することを説明する図である。
【００５４】
上記非特許文献２に記載されたように境界電流ＩBOUNDARY(＝(ＶIN−ＶOUT)・Ｄ／(２・Ｌ・ｆsw))を境界として、軽負荷時の不連続モード(ＤＣＭ)と軽負荷時の不連続モード(ＤＣＭ)との間で動作モードが移行する。
【００５５】
連続モード(ＣＣＭ)では、インダクタＬの電流ＩLの最小値は０Ａ(ゼロ・アンペア)より大きくなり、スイッチング周波数ｆswは負荷電流ＩOUTの大きさに無関係に一定値となって、出力電圧ＶOUTと入力電源電圧ＶINとコンスタント・オン時間(Ｔ１)であるオンタイムＴONにより下記(１)式で与えられる。
【００５６】
【数１】
2014204536.tif 000003
【００５７】
また不連続モード(ＤＣＭ)では、インダクタＬの電流ＩLの最小値は０Ａ(ゼロ・アンペア)となって、スイッチング周波数ｆswは負荷電流ＩOUTが小さくなるほど低下して、下記(２)式で与えられる。
【００５８】
【数２】
2014204536.tif 000004
【００５９】
従って、不連続モード(ＤＣＭ)では、負荷電流ＩOUTの低下に従ってスイッチング周波数ｆswが低下して軽負荷時でのスイッチング損失が低下するので、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータの電力変換効率を向上することができる。従って、ノートＰＣ等のバッテリー駆動の電子機器において、中央処理ユニット(ＣＰＵ)やマイクロプロセッサがスリープモードとなることで、バッテリーの負荷電流ＩOUTの減少に応答してスイッチングレギュレータ方式のＤＣ−ＤＣコンバータのスイッチング周波数ｆswが低下してスイッチング損失が低下することは、バッテリーの寿命を長期化するために非常に有益である。
【００６０】
しかしながら、図１４に示した動作説明図の不連続モード(ＤＣＭ)においては、負荷電流ＩOUT対スイッチング周波数ｆswの依存性特性のみによってスイッチング周波数ｆswと電力変換効率とが決定されるものである。すなわち、スリープモードの中央処理ユニット(ＣＰＵ)等の負荷電流ＩOUTの電流値が決定されると、上記(２)式によってＤＣ−ＤＣコンバータのスイッチング周波数ｆswが決定されるので、もはやそれ以上のスイッチング周波数ｆswの低下は不可能であることが、本発明に先立った本発明者等による検討によって明らかとされたものである。
【００６１】
一方、上記非特許文献２に記載されたように、ハイサイドスイッチをトランジスタで構成する一方、ローサイドスイッチを双方向性導通機能のトランジスタではなく整流機能を有するダイオードにより構成して、軽負荷時の連続モード(ＣＣＭ)と重負荷時の不連続モード(ＣＣＭ)とを実行する方式も本発明に先立って本発明者等によって検討された。すなわち、上記非特許文献２に記載されたように、ハイサイドトランジスタのソースのスイッチングノードＳＷに整流ダイオードのカソードを接続して、整流ダイオードのアノードを接地電位ＧＮＤに接続するものである。従って、ハイサイドトランジスタのオン期間の直後には、０Ａ(ゼロ・アンペア)以上のローサイド電流ＩLOWが整流ダイオードのアノードからカソードに流れる一方、図１２で説明した逆流電流検出回路(ＲＩＤ)５を使用しなくても逆流電流ＩRが整流ダイオードのカソードからアノードに流れることが防止されるものである。
【００６２】
ローサイドスイッチを整流ダイオードにより構成する方式は、整流ダイオードにローサイド電流ＩLOWが流れる期間における導通損失が大きくなる。それは、例えば、ＤＣ−ＤＣコンバータの入力電源電圧ＶINが１２ボルト程度と比較的高いのに対して出力電圧ＶOUTが１ボルト程度と比較的低い場合に、図１３の動作波形図において、ハイサイドスイッチのオン時間(Ｔ１)よりもローサイドスイッチのオン時間(Ｔ２)が長時間となる。従って、この長時間のローサイドスイッチのオン時間(Ｔ２)でのローサイドスイッチの整流ダイオードの導通損失を小さくすることが必要となる。
【００６３】
その結果、整流ダイオードの導通損失を小さくするためには、一般的なＰＮ接合ダイオードの順方向電圧ＶFよりも低い順方向電圧を有するショットキーバリアダイオードを使用する必要がある。しかし、このローサイドスイッチの整流ダイオードには、ハイサイドスイッチのオン時間(Ｔ１)に１２ボルト程度の比較的高い入力電源電圧ＶINが印加されるので、高耐圧特性が必要とされる。更に図１４に示した動作説明図の不連続動作モード(ＤＣＭ)では、ローサイドスイッチの整流ダイオードは、１アンペアから１０アンペアまでの比較的大きな負荷電流ＩOUTを流す必要があるので、大電流特性が必要とされる。パワーＭＯＳトランジスタ等のように高耐圧特性と大電流特性のトランジスタは入手が比較的容易であるのに対して、高耐圧特性と大電流特性のショットキーバリアダイオードは入手が比較的困難なことが多い。
【００６４】
更に図１２に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、図１４に示すように軽負荷状態ではスイッチング周波数ｆSWが低下されるがコンパレータ(ＣＭＰ)３の消費電力が無視できないと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００６５】
図１５は、図１２に示した本発明に先立って本発明者等により検討されたＤＣ−ＤＣコンバータにおける負荷電流ＩOUTの変動に応答した出力電圧ＶOUTの変動特性を示す図である。
【００６６】
図１５に示すように小さな負荷電流ＩOUTの軽負荷状態から大きな負荷電流ＩOUTの重負荷状態に変化することによって、負荷電流ＩOUTの増加のタイミングにおいて出力電圧ＶOUTの電圧レベルが一時的に低下する。
【００６７】
図１５に示した特性Ｌ１は図１２に示した本発明に先立って本発明者等により検討されたＤＣ−ＤＣコンバータのコンパレータ(ＣＭＰ)３のバイアス電流を比較的大きな値に設定することによって、コンパレータ(ＣＭＰ)３の応答特性を高速とした場合の出力電圧ＶOUTの一時的な低下特性を示したものである。特性Ｌ１に示したように、ＤＣ−ＤＣコンバータのコンパレータ(ＣＭＰ)３のバイアス電流を比較的大きな値に設定してコンパレータ(ＣＭＰ)３の応答特性を高速に設定した場合には、出力電圧ＶOUTの一時的な低下を軽減することが可能となる。
【００６８】
それに対して図１５に示した特性Ｌ２は図１２に示した本発明に先立って本発明者等により検討されたＤＣ−ＤＣコンバータのコンパレータ(ＣＭＰ)３のバイアス電流を比較的小さな値に設定することによって、コンパレータ(ＣＭＰ)３の応答特性を低速とした場合の出力電圧ＶOUTの一時的な低下特性を示したものである。特性Ｌ２に示したように、ＤＣ−ＤＣコンバータのコンパレータ(ＣＭＰ)３のバイアス電流を比較的小さな値に設定してコンパレータ(ＣＭＰ)３の応答特性を低速に設定した場合には、出力電圧ＶOUTの一時的な低下が顕著となるものである。
【００６９】
その結果、図１２に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、負荷電流ＩOUTの変動による出力電圧ＶOUTの変動を軽減するには、コンパレータ(ＣＭＰ)３のバイアス電流を比較的大きな値に設定してコンパレータ(ＣＭＰ)３の応答特性を高速に設定する必要がある。しかし、コンパレータ(ＣＭＰ)３のバイアス電流を比較的大きな値に設定することで軽負荷状態においてスイッチング周波数ｆSWが低下した状態のコンパレータ(ＣＭＰ)３の消費電力を無視できないと言う問題が本発明に先立った本発明者等による検討によって明らかとされた。
【００７０】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００７１】
本願において開示される代表的な実施の形態の概要を簡単に説明すれば、下記のとおりである。
【００７２】
すなわち、代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、駆動制御ユニット(２)と、コンパレータ(３)と、コンスタント・オンタイム・パルス生成回路(４)と負荷検出回路(６)とを具備する。
【００７３】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記コンパレータ(３)の前記比較出力信号に応答して、ワンショットパルス(ＰＬＳ)を生成する。
【００７４】
前記コンスタント・オンタイム・パルス生成回路(４)の前記ワンショットパルス(ＰＬＳ)に応答して、前記駆動制御ユニット(２)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。
【００７５】
前記負荷検出回路(６)は、前記ハイサイドスイッチ素子と前記ローサイドスイッチ素子の両者が所定の時間にオフ状態であることを検出して軽負荷状態であることを示す第１の状態(“Ｈ”)の負荷検出信号(ＬＬＳＧ)を生成して、前記両者のオフ時間が短時間であることを検出して重負荷状態であることを示す第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。
【００７６】
前記コンスタント・オンタイム・パルス生成回路(４)は、第１パルス幅(ＷP1)と前記第１パルス幅よりも幅の広い第２パルス幅(ＷP2)とを有する前記ワンショットパルス(ＰＬＳ)を生成する。
【００７７】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成する。
【００７８】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成する。
【００７９】
前記コンパレータ(３)は、第１バイアス電流(ＩB1)と前記第１バイアス電流よりも大きな第２バイアス電流(ＩB2)とに設定可能とされる。
【００８０】
前記コンパレータ(３)のバイアス電流は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第２バイアス電流(ＩB2)に設定される。
【００８１】
前記コンパレータ(３)のバイアス電流は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第１バイアス電流(ＩB1)に設定されることを特徴とするものである(図１参照)。
【発明の効果】
【００８２】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００８３】
すなわち、本半導体集積回路によれば、軽負荷時の連続モード(ＣＣＭ)の動作から不連続モード(ＤＣＭ)の動作への切り替わりによるスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善して軽負荷時でのコンパレータ(３)の消費電力を低減する一方、負荷電流ＩOUTの変動による出力電圧ＶOUTの変動を軽減することができる。
【図面の簡単な説明】
【００８４】
【図１】図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。
【図２】図２は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータにおいて、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳを生成する動作を説明するための波形を示す図である。
【図３】図３は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷検出回路(ＬＬＤＥＴ)６の構成を示す図である。
【図４】図４は、図３に示した実施の形態１による半導体集積回路ＩＣに含まれた軽負荷検出回路(ＬＬＤＥＴ)６の動作を説明するための波形を示す図である。
【図５】図５は、図１に示した実施の形態１のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９の構成とコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０の構成とを示す図である。
【図６】図６は、図１乃至図５に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷時の不連続モード(ＤＣＭ)における動作を説明するための波形を示す図である。
【図７】図７は、図１乃至図６に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの重負荷時の連続モード(ＣＣＭ)の動作および軽負荷時の不連続モード(ＤＣＭ)の動作を説明する図である。
【図８】図８は、図１に示した実施の形態１の半導体集積回路ＩＣに含まれたコンパレータ(ＣＭＰ)３の構成を示す図である。
【図９】図９は、図１に示したＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９として使用される実施の形態２による基準電圧生成回路９の構成を示す図である。
【図１０】図１０は、ＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣの軽負荷検出回路(ＬＬＤＥＴ)６の構成を示す図である。
【図１１】図１１は、ＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣのコンパレータ(ＣＭＰ)３の構成を示す図である。
【図１２】図１２は、上記特許文献３の図１７とそれに関係する開示とに基づき、本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの構成を示す図である。
【図１３】図１３は、図１２に示した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータの軽負荷時における動作を説明するための波形を示す図である。
【図１４】図１４は、図１２と図１３とに説明した本発明に先立って本発明者等により検討されたコンスタント・オンタイム(ＣＯＴ)制御方式を採用したスイッチングレギュレータ方式のＤＣ−ＤＣコンバータが重負荷時には連続モード(ＣＣＭ)で動作して、軽負荷時には不連続モード(ＤＣＭ)で動作することを説明する図である。
【図１５】図１５は、図１２に示した本発明に先立って本発明者等により検討されたＤＣ−ＤＣコンバータにおける負荷電流ＩOUTの変動に応答した出力電圧ＶOUTの変動特性を示す図である。
【発明を実施するための形態】
【００８５】
１．実施の形態の概要
まず、本願において開示される代表的な実施の形態についてその概要を説明する。代表的な実施の形態の概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００８６】
〔１〕代表的な実施の形態による半導体集積回路(ＩＣ)は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、駆動制御ユニット(２)と、コンパレータ(３)と、コンスタント・オンタイム・パルス生成回路(４)と、負荷検出回路(６)とを具備するものである。
【００８７】
前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路(ＩＣ)の外部から入力電源電圧(ＶIN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続され、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。
【００８８】
前記スイッチングノード(ＳＷ)は、前記半導体集積回路(ＩＣ)の外部のインダクタ(Ｌ)と容量(Ｃ)とを含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続される。
【００８９】
前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(ＶOUT)を生成可能とされる。
【００９０】
前記出力電圧(ＶOUT)に依存するフィードバック電圧と基準電圧(Ｖref)を前記コンパレータ(３)が比較することによって、前記コンパレータ(３)の出力端子から比較出力信号が生成される。
【００９１】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記コンパレータ(３)の前記比較出力信号に応答して、ワンショットパルス(ＰＬＳ)を生成する。
【００９２】
前記コンスタント・オンタイム・パルス生成回路(４)の前記ワンショットパルス(ＰＬＳ)に応答して、前記駆動制御ユニット(２)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。
【００９３】
前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態(“Ｈ”)の負荷検出信号(ＬＬＳＧ)を生成する。
【００９４】
前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態(“Ｈ”)と相違する第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。
【００９５】
前記コンスタント・オンタイム・パルス生成回路(４)は、第１パルス幅(ＷP1)と前記第１パルス幅よりも幅の広い第２パルス幅(ＷP2)とを有する前記ワンショットパルス(ＰＬＳ)を生成可能とされる。
【００９６】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成するものである。
【００９７】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成する。
【００９８】
前記コンパレータ(３)は、第１バイアス電流(ＩB1)と前記第１バイアス電流よりも大きな第２バイアス電流(ＩB2)とに設定可能とされる。
【００９９】
前記コンパレータ(３)のバイアス電流は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第２バイアス電流(ＩB2)に設定される。
【０１００】
前記コンパレータ(３)のバイアス電流は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第１バイアス電流(ＩB1)に設定されることを特徴とするものである(図１参照)。
【０１０１】
前記実施の形態によれば、軽負荷時の連続モード(ＣＣＭ)の動作から不連続モード(ＤＣＭ)の動作への切り替わりによるスイッチング周波数の低下に適応的に応答して更にスイッチング周波数を低下して効率を改善することができる。更に前記実施の形態によれば、軽負荷時での半導体集積回路(ＩＣ)の消費電力を顕著に低減する一方、負荷電流の変動による出力電圧の変動を軽減することができる。
【０１０２】
好適な実施の形態では、前記コンパレータ(３)は、差動対トランジスタ(３１、３２)と、負荷素子(３３、３４)と、バイアス電流設定回路(３６…３９)とを含む。
【０１０３】
前記バイアス電流設定回路(３６…３９)は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記差動対トランジスタ(３１、３２)と前記負荷素子(３３、３４)とに流れるバイアス電流を前記第１バイアス電流(ＩB1)に設定する。
【０１０４】
前記バイアス電流設定回路(３６…３９)は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記差動対トランジスタ(３１、３２)と前記負荷素子(３３、３４)とに流れるバイアス電流を前記第２バイアス電流(ＩB2)に設定することを特徴とする(図８参照)。
【０１０５】
他の好適な実施の形態では、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とは、第１のＮチャネルパワーＭＯＳトランジスタと第２のＮチャネルパワーＭＯＳトランジスタとによりそれぞれ構成される。
【０１０６】
前記駆動制御ユニット(２)は、前記第１のＮチャネルパワーＭＯＳトランジスタ(Ｑ１)のゲートを駆動するハイサイドスイッチ駆動信号(ＶG  Ｑ１)と前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)のゲートを駆動するローサイドスイッチ駆動信号(ＶG  Ｑ２)とを生成する(図１参照)。
【０１０７】
前記負荷検出回路(６)は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記所定の時間にローレベルであることを検出することによって、前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。
【０１０８】
前記負荷検出回路(６)は、前記ハイサイドスイッチ駆動信号と前記ローサイドスイッチ駆動信号の両者が前記ローレベルである時間が前記所定の時間よりも短時間であることを検出することによって、前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成することを特徴とするものである(図３、図４参照)。
【０１０９】
他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、第１入力端子および第２入力端子が前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)のドレインおよびソースに接続された逆流検出回路(５)を更に具備する。
【０１１０】
前記ローパスフィルタの前記インダクタ(Ｌ)に流れるインダクタ電流(ＩL)が実質的にゼロ・アンペア以下に低下することに起因する逆流電流の発生を前記逆流検出回路(５)が検出して、所定の逆流検出信号を前記駆動制御ユニット(２)に供給する。
【０１１１】
前記駆動制御ユニット(２)は、前記所定の逆流検出信号に応答して、前記第１のＮチャネルパワーＭＯＳトランジスタ(Ｑ１)と前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)の両者をオフ状態に制御することを特徴とするものである(図１参照)。
【０１１２】
更に他の好適な実施の形態では、前記半導体集積回路(ＩＣ)は、前記コンパレータ(３)と前記コンスタント・オンタイム・パルス生成回路(４)との間に接続されたトリガ回路(７)を更に具備する。
【０１１３】
前記トリガ回路(７)が前記コンパレータ(３)の前記比較出力信号に応答して前記コンスタント・オンタイム・パルス生成回路(４)の入力端子を駆動することによって、前記コンスタント・オンタイム・パルス生成回路(４)が前記ワンショットパルス(ＰＬＳ)を生成することを特徴とするものである(図１参照)。
【０１１４】
より好適な実施の形態では、前記トリガ回路(７)は、フリップフロップ(ＦＦ)を含むものである。
【０１１５】
前記フリップフロップ(ＦＦ)は前記コンパレータ(３)の前記比較出力信号に応答して第１の記憶状態から第２の記憶状態に遷移して、前記第２の記憶状態の期間に前記コンスタント・オンタイム・パルス生成回路(４)が前記ワンショットパルス(ＰＬＳ)を生成するものである。
【０１１６】
前記コンスタント・オンタイム・パルス生成回路(４)による前記ワンショットパルス(ＰＬＳ)の生成の終了に応答して、前記フリップフロップ(ＦＦ)は前記第２の記憶状態から前記第１の記憶状態に復帰することを特徴とするものである(図１、図２参照)。
【０１１７】
他のより好適な実施の形態では、前記コンスタント・オンタイム・パルス生成回路(４)は、定電流回路(４０)と積分容量(４２)と電圧比較器(４３)とを含む。
【０１１８】
前記積分容量(４２)は、前記コンパレータ(３)の前記比較出力信号に応答して、前記定電流回路(４０)の前記定電流(Ｉs)によって積分電圧(Ｖcs)を生成可能とされる。
【０１１９】
前記電圧比較器(４３)に、第１基準電圧(Ｖref1)と、前記第１基準電圧よりも高電圧レベルの第２基準電圧(Ｖref2)と、前記定電流回路(４０)の前記定電流(Ｉs)による前記積分容量(４２)の前記積分電圧(Ｖcs)とが供給される。
【０１２０】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記第１基準電圧(Ｖref1)と前記積分容量(４２)の前記積分電圧(Ｖcs)との前記電圧比較器(４３)による電圧比較を使用して、前記幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成するものである。
【０１２１】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記第２基準電圧(Ｖref2)と前記積分容量(４２)の前記積分電圧(Ｖcs)との前記電圧比較器(４３)による電圧比較を使用して、前記幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成することを特徴とするものである(図２参照)。
【０１２２】
更に別のより好適な実施の形態では、前記コンスタント・オンタイム・パルス生成回路(４)は、スイッチトランジスタ(４１)と第１スイッチ(４７)と第２スイッチ(４８)とを更に含む。
【０１２３】
前記スイッチトランジスタ(４１)は前記定電流回路(４０)と前記積分容量(４２)とに接続され、前記コンパレータ(３)の前記比較出力信号に応答して、前記スイッチトランジスタ(４１)は、前記積分容量(４２)の前記定電流回路(４０)の前記定電流(Ｉs)による前記積分電圧(Ｖcs)の生成を開始する。
【０１２４】
前記積分容量(４２)の前記積分電圧(Ｖcs)は、前記電圧比較器(４３)の第１入力端子に供給される。
【０１２５】
前記第１スイッチ(４７)は、前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第１基準電圧(Ｖref1)を前記電圧比較器(４３)の第２入力端子に供給する。
【０１２６】
前記第２スイッチ(４８)は、前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第２基準電圧(Ｖref2)を前記電圧比較器(４３)の前記第２入力端子に供給することを特徴とするものである(図１参照)。
【０１２７】
具体的な実施の形態では、前記負荷検出回路(６)は、ノア論理回路(６０)と、Ｐチャネル検出ＭＯＳトランジスタ(６１)と、Ｎチャネル検出ＭＯＳトランジスタ(６２)と、検出抵抗(６３)と、検出容量(６４)と、検出インバータ(６５)とを含む。
【０１２８】
前記ノア論理回路(６０)の第１入力端子と第２入力端子には、前記駆動制御ユニット(２)から前記ハイサイドスイッチ駆動信号(ＶG  Ｑ１)と前記ローサイドスイッチ駆動信号(ＶG  Ｑ２)とがそれぞれ供給される。
【０１２９】
前記Ｐチャネル検出ＭＯＳトランジスタ(６１)のゲートと前記Ｎチャネル検出ＭＯＳトランジスタ(６２)のゲートには、前記ノア論理回路(６０)の出力信号が共通に供給される。
【０１３０】
前記Ｐチャネル検出ＭＯＳトランジスタ(６１)のソースには電源電圧(ＶDD)が供給されて、前記Ｎチャネル検出ＭＯＳトランジスタ(６２)のソースには前記接地電位(ＧＮＤ)が供給される。
【０１３１】
前記Ｐチャネル検出ＭＯＳトランジスタ(６１)のドレインは前記検出抵抗(６３)の一端と前記検出容量(６４)の一端と前記検出インバータ(６５)の入力端子に接続され、前記検出抵抗(６３)の他端は前記Ｎチャネル検出ＭＯＳトランジスタ(６２)のドレインに接続され、前記検出容量(６４)の他端は前記接地電位(ＧＮＤ)に接続される。
【０１３２】
前記検出インバータ(６５)の出力端子から、前記第１の状態(“Ｈ”)および前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)が生成されることを特徴とするものである(図３参照)。
【０１３３】
他のより好適な実施の形態では、前記半導体集積回路(ＩＣ)は、過電流保護回路(ＯＣＰ)と過温度保護回路(ＯＴＰ)と過電圧保護回路(ＯVＰ)とを含むアナログ回路(８)を更に具備する。
【０１３４】
前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記アナログ回路(８)は活性状態から低消費電力状態に制御されることを特徴とするものである(図１参照)。
【０１３５】
別のより好適な実施の形態では、前記半導体集積回路(ＩＣ)は、バンドギャップ基準電圧生成回路(９２)と降圧回路(９４〜９７)とを含む基準電圧生成回路(９)を更に具備する。
【０１３６】
前記バンドギャップ基準電圧生成回路(９２)から生成されるバンドギャップ基準電圧に基づき、前記基準電圧生成回路(９)は前記コンパレータ(３)に供給される前記基準電圧(Ｖref)を生成する。
【０１３７】
前記降圧回路(９４〜９７)に前記バンドギャップ基準電圧が供給されることによって、前記降圧回路(９４〜９７)は前記コンパレータ(３)の前記電圧比較器(４３)に供給される前記第１基準電圧(Ｖref1)および前記第２基準電圧(Ｖref2)を生成することを特徴とするものである(図５参照)。
【０１３８】
最も具体的な実施の形態では、前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路とを含む制御・ドライバユニットとは、半導体集積回路の１個のチップに集積化される。
【０１３９】
前記第１のＮチャネルパワーＭＯＳトランジスタのチップと、前記第２のＮチャネルパワーＭＯＳトランジスタのチップと、前記半導体集積回路の前記１個のチップとが、システム・イン・パッケージ(ＳＩＰ)の１個のパッケージに封止されたことを特徴とするものである。
【０１４０】
他の最も具体的な実施の形態では、モノリシック半導体集積回路の１個の半導体チップに、前記第１のＮチャネルパワーＭＯＳトランジスタ(Ｑ１)と前記第２のＮチャネルパワーＭＯＳトランジスタ(Ｑ２)と前記駆動制御ユニットと前記コンパレータと前記コンスタント・オンタイム・パルス生成回路と前記負荷検出回路と前記逆流検出回路とが集積化されたことを特徴とするものである。
【０１４１】
〔２〕別の観点の代表的な実施の形態は、ハイサイドスイッチ素子(Ｑ１)とローサイドスイッチ素子(Ｑ２)とを含んだスイッチ回路(１)と、駆動制御ユニット(２)と、コンパレータ(３)と、コンスタント・オンタイム・パルス生成回路(４)と、負荷検出回路(６)とを具備する半導体集積回路(ＩＣ)の動作方法である。
【０１４２】
前記ハイサイドスイッチ素子(Ｑ１)の一端には前記半導体集積回路(ＩＣ)の外部から入力電源電圧(ＶIN)が供給可能とされ、前記ハイサイドスイッチ素子(Ｑ１)の他端と前記ローサイドスイッチ素子(Ｑ２)の一端とはスイッチングノード(ＳＷ)に接続され、前記ローサイドスイッチ素子(Ｑ２)の他端は接地電位(ＧＮＤ)に接続される。
【０１４３】
前記スイッチングノード(ＳＷ)は、前記半導体集積回路(ＩＣ)の外部のインダクタ(Ｌ)と容量(Ｃ)とを含むローパスフィルタ(ＬＰＦ)と接続可能とされ、前記インダクタの一端は前記スイッチングノードのスイッチング電圧によって駆動可能され、前記インダクタの他端は前記容量の一端に接続され、前記前記容量の他端は前記接地電位に接続される。
【０１４４】
前記インダクタ(Ｌ)の前記他端と前記容量(Ｃ)の前記一端との接続ノードは、ＤＣ−ＤＣコンバータの出力端子として当該ＤＣ−ＤＣコンバータの出力電圧(ＶOUT)を生成可能とされる。
【０１４５】
前記出力電圧(ＶOUT)に依存するフィードバック電圧と基準電圧(Ｖref)を前記コンパレータ(３)が比較することによって、前記コンパレータ(３)の出力端子から比較出力信号が生成される。
【０１４６】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記コンパレータ(３)の前記比較出力信号に応答して、ワンショットパルス(ＰＬＳ)を生成する。
【０１４７】
前記コンスタント・オンタイム・パルス生成回路(４)の前記ワンショットパルス(ＰＬＳ)に応答して、前記駆動制御ユニット(２)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)とを駆動する。
【０１４８】
前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者が所定の時間にオフ状態であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の負荷が軽負荷状態であることを示す第１の状態(“Ｈ”)の負荷検出信号(ＬＬＳＧ)を生成する。
【０１４９】
前記負荷検出回路(６)は、前記ハイサイドスイッチ素子(Ｑ１)と前記ローサイドスイッチ素子(Ｑ２)の両者のオフ時間が前記所定の時間よりも短時間であることを検出することによって、前記ＤＣ−ＤＣコンバータの前記出力端子の前記負荷が重負荷状態であることを示す前記第１の状態(“Ｈ”)と相違する第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)を生成する。
【０１５０】
前記コンスタント・オンタイム・パルス生成回路(４)は、第１パルス幅(ＷP1)と前記第１パルス幅よりも幅の広い第２パルス幅(ＷP2)とを有する前記ワンショットパルス(ＰＬＳ)を生成可能とされる。
【０１５１】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の広い前記第２パルス幅(ＷP2)を有する前記ワンショットパルス(ＰＬＳ)を生成するものである。
【０１５２】
前記コンスタント・オンタイム・パルス生成回路(４)は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、幅の狭い前記第１パルス幅(ＷP1)を有する前記ワンショットパルス(ＰＬＳ)を生成する。
【０１５３】
前記コンパレータ(３)は、第１バイアス電流(ＩB1)と前記第１バイアス電流よりも大きな第２バイアス電流(ＩB2)とに設定可能とされる。
【０１５４】
前記コンパレータ(３)のバイアス電流は、前記負荷検出回路(６)から生成される前記第２の状態(“Ｌ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第２バイアス電流(ＩB2)に設定される。
【０１５５】
前記コンパレータ(３)のバイアス電流は、前記負荷検出回路(６)から生成される前記第１の状態(“Ｈ”)の前記負荷検出信号(ＬＬＳＧ)に応答して、前記第１バイアス電流(ＩB1)に設定されることを特徴とするものである(図１参照)。
【０１５６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１５７】
［実施の形態１］
《半導体集積回路の構成》
図１は、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための実施の形態１による半導体集積回路ＩＣの構成を示す図である。
【０１５８】
図１に示した実施の形態１の半導体集積回路ＩＣが、図１２に示した本発明に先立って本発明者等によって検討された半導体集積回路ＩＣと相違するのは、次の点である。
【０１５９】
最初に、図１に示した実施の形態１の半導体集積回路ＩＣには、軽負荷検出回路(ＬＬＤＥＴ)６が、特に追加されている。軽負荷検出回路(ＬＬＤＥＴ)６の第１入力端子と第２入力端子はハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートにそれぞれ接続されているので、軽負荷検出回路(ＬＬＤＥＴ)６の第１入力端子と第２入力端子には制御駆動ユニット２のハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号とがそれぞれ供給される。
【０１６０】
軽負荷検出回路(ＬＬＤＥＴ)６はハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号との両者が少なくとも所定の時間にローレベルであることを検出することにより、少なくとも所定の時間にハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者がオフ状態であることが検出される。この両トランジスタのオフ期間は図１２と図１３とで説明した軽負荷時の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)に対応するので、軽負荷であるほど、すなわち負荷電流ＩOUTが低いほど、両者のオフ期間が長くなる。両者のオフ期間が所定の時間よりも長くなると、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子からハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧが生成される。
【０１６１】
図１に示す実施の形態１の半導体集積回路ＩＣのコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、少なくとも２個のコンスタント・オンタイム(ＣＯＴ)・パルス幅ＷP1、ＷP2から選択されるワンショットパルスＰＬＳを生成して制御駆動ユニット２に供給するものである。コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の２個のパルス幅ＷP1、ＷP2の選択は、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から供給される軽負荷検出信号ＬＬＳＧの電圧レベルによって決定される。すなわち、ローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅狭パルス幅ＷP1が選択され、ハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅広パルス幅ＷP2が選択される。
【０１６２】
図１に示した実施の形態１のコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４によってローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して選択されるワンショットパルスＰＬＳの幅狭パルス幅ＷP1は、図１２と図１３とで説明したＤＣ−ＤＣコンバータのコンスタント・オン時間(Ｔ１)であるオンタイムＴONに等しい時間幅に設定されている。
【０１６３】
従って、重負荷時のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答する図１の実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの連続モード(ＣＣＭ)におけるスイッチング周波数ｆswは、上記(１)式に従って下記(３)式で与えられる。
【０１６４】
【数３】
2014204536.tif 000005
【０１６５】
従って、負荷ＬＯＡＤに供給される負荷電流ＩOUTが比較的大きな重負荷時でのＤＣ−ＤＣコンバータの連続モード(ＣＣＭ)におけるスイッチング周波数ｆswは、過度に高い周波数ではなくて適切な周波数に設定されるので、重負荷時にスイッチング損失が過度に増大することを防止することが可能となる。
【０１６６】
一方、軽負荷時のハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は幅広パルス幅ＷP2を選択する。従って、軽負荷時のハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答する図１の実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)におけるスイッチング周波数ｆswは、上記(２)式に従って下記(４)式で与えられる。
【０１６７】
【数４】
2014204536.tif 000006
【０１６８】
従って、負荷ＬＯＡＤに供給される負荷電流ＩOUTが比較的小さな軽負荷時でのＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)におけるスイッチング周波数ｆswは、負荷電流ＩOUTの減少に比例するとともに幅広パルス幅ＷP2の自乗に反比例して低下するものとなる。その結果、重負荷時の連続モード(ＣＣＭ)から軽負荷時の不連続モード(ＤＣＭ)への切り替わりによる負荷電流ＩOUTの減少とハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して選択されるワンショットパルスＰＬＳの幅広パルス幅ＷP2とに適応的に応答して更にスイッチング周波数ｆswを低下することが可能となる。
【０１６９】
更に、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータによれば、ローサイドスイッチの整流ダイオードに高耐圧特性と大電流特性を有するショットキーバリアダイオードを使用することなく、ローサイドスイッチの整流ダイオードの導通損失を小さくすることが可能となる。
【０１７０】
図１に示した実施の形態１の半導体集積回路ＩＣに示したように、ローサイドスイッチは、入手の容易な高耐圧特性と大電流特性のＮチャネルパワーＭＯＳトランジスタＱ２によって構成されている。ハイサイドスイッチのＮチャネルパワーＭＯＳトランジスタＱ１とローサイドスイッチのＮチャネルパワーＭＯＳトランジスタＱ２とを大きなトランジスタサイズとすることで、オン抵抗を極めて小さくすることが可能となる。その結果、ハイサイドトランジスタとローサイドトランジスタの導通損失を小さくすることが可能となる。
【０１７１】
また更に、軽負荷検出信号ＬＬＳＧは、制御駆動ユニット２のハイサイドスイッチ駆動信号とローサイドスイッチ駆動信号とが供給される軽負荷検出回路(ＬＬＤＥＴ)６により極めて簡単に生成されることが可能となる。
【０１７２】
一方、ローサイドスイッチに整流ダイオードを使用する場合には、軽負荷時のハイサイドスイッチとローサイドスイッチとの両者のオフ期間測定のための電流検出抵抗をローパスフィルタＬＰＦのインダクタＬと直列に接続する必要がある。しかし、この電流検出抵抗には負荷ＬＯＡＤに供給される負荷電流ＩOUTが流れるので、電流検出抵抗の導通損失を無視することができない。また更に、この電流検出抵抗の両端の電位差を制御駆動ＩＣチップの２個の外部ピンを介して、軽負荷検出回路(ＬＬＤＥＴ)６に供給する必要があると言う問題がある。
【０１７３】
更に図１に示した実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータでは、特に軽負荷検出回路(ＬＬＤＥＴ)６から生成される軽負荷検出信号ＬＬＳＧがコンパレータ(ＣＭＰ)３に供給されて、コンパレータ(ＣＭＰ)３のバイアス電流が軽負荷検出信号ＬＬＳＧにより制御されるものである。すなわち、重負荷時のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答してコンパレータ(ＣＭＰ)３のバイアス電流が大きな電流に制御されるので、コンパレータ(ＣＭＰ)３の応答特性を高速とすることが可能となる。
【０１７４】
更に、軽負荷時のローレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してコンパレータ(ＣＭＰ)３のバイアス電流が小さな電流に制御されるので、幅広パルス幅ＷP2の選択によるスイッチング周波数ｆswの低下との相乗作用によって軽負荷時での半導体集積回路(ＩＣ)の消費電力を顕著に低減することが可能となる。
【０１７５】
《ＤＣ−ＤＣコンバータの詳細な構成》
図１に示した実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型の半導体集積回路ＩＣとローパスフィルタＬＰＦとブートストラップ容量ＣBOOTとによって構成されている。
【０１７６】
すなわち、ハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ１の半導体チップと、ローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ２の半導体チップと、制御・ドライバユニットを構成するＣＭＯＳ半導体集積回路チップとが、システム・イン・パッケージ(ＳＩＰ)の１個の樹脂パッケージに封止されている。
【０１７７】
半導体集積回路ＩＣは、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２を含んだスイッチ回路１と、制御駆動ユニット２と、コンパレータ(ＣＭＰ)３と、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４と、逆電流検出回路(ＲＩＤ)５等を含んでいる。
【０１７８】
特に、図１に示した実施の形態１の半導体集積回路ＩＣは、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４を採用しているので、従来のＰＷＭ制御方式の降圧型ＤＣ−ＤＣコンバータに使用されたエラーアンプと位相補償コンデンサと位相補償抵抗とが省略されている。その結果、図１に示した実施の形態１の半導体集積回路ＩＣによれば、上記非特許文献１と上記非特許文献２と同様に、外付け部品点数が削減され、基板スペースを最小限とすることが可能となる。
【０１７９】
スイッチ回路１のハイサイドトランジスタＱ１のドレインに入力電源電圧ＶINが供給されて、ハイサイドトランジスタＱ１のソースとローサイドトランジスタＱ２のドレインとの共通接続点はスイッチングノードＳＷとなる。このスイッチングノードＳＷはローパスフィルタＬＰＦのインダクタＬの一端に共通接続され、インダクタＬの他端は出力電圧端子となって、この出力電圧端子は容量Ｃの一端と負荷ＬＯＡＤの一端とに接続されて、容量Ｃの他端と負荷ＬＯＡＤの他端は接地電位ＧＮＤに接続される。尚、スイッチングノードＳＷと制御駆動ユニット２との間には、上述した昇圧のためのブートストラップ容量ＣBOOTが接続される。
【０１８０】
コンパレータ(ＣＭＰ)３の非反転入力端子＋に出力電圧ＶOUTを決定する基準電圧Ｖrefが供給され、コンパレータ(ＣＭＰ)３の反転入力端子−に出力電圧端子から出力電圧ＶOUTがフィードバック信号として供給される。コンパレータ(ＣＭＰ)３の出力信号はトリガ回路として構成されたフリップフロップ(ＦＦ)７のリセット端子Ｒに供給されて、フリップフロップ(ＦＦ)７の出力端子Ｑのローレベル出力信号はコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の入力端子にパルス生成指示信号として供給される。
【０１８１】
上述のようにコンパレータ(ＣＭＰ)３には特に軽負荷検出回路(ＬＬＤＥＴ)６から生成される軽負荷検出信号ＬＬＳＧが供給され、コンパレータ(ＣＭＰ)３のバイアス電流が軽負荷検出信号ＬＬＳＧによって制御される。すなわち、重負荷時のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答してコンパレータ(ＣＭＰ)３のバイアス電流が大きな電流に制御されるので、コンパレータ(ＣＭＰ)３の応答特性を高速とすることが可能となる。更に軽負荷時のローレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してコンパレータ(ＣＭＰ)３のバイアス電流が小さな電流に制御されるので、幅広パルス幅ＷP2の選択によるスイッチング周波数ｆswの低下との相乗作用によって軽負荷時での半導体集積回路(ＩＣ)の消費電力を顕著に低減することが可能となる。
【０１８２】
コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４には、ワンショットパルスＰＬＳの幅狭パルス幅ＷP1を決定するための第１基準電圧Ｖref1とワンショットパルスＰＬＳの幅広パルス幅ＷP2を決定するための第２基準電圧Ｖref2とが供給される。
【０１８３】
スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ期間が所定の時間より長いことを検出することで軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧが、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４に供給される。その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、ハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して、２個のコンスタント・オンタイム(ＣＯＴ)パルス幅ＷP1、ＷP2から幅広パルス幅ＷP2を選択してワンショットパルスＰＬＳを生成する。
【０１８４】
スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ期間が所定の時間より短いことを検出することで軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧが、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４に供給される。その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、ローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して、２個のコンスタント・オンタイム(ＣＯＴ)パルス幅ＷP1、ＷP2から幅狭パルス幅ＷP1を選択してワンショットパルスＰＬＳを生成する。コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成される幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳは、インバータ回路１０と短パルス生成回路１１を介してトリガ回路として構成されたフリップフロップ(ＦＦ)７のセット端子Ｓに供給され、制御駆動ユニット２の入力端子に直接供給される。
【０１８５】
幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳに応答して、制御駆動ユニット２はハイサイドトランジスタＱ１のゲートとローサイドトランジスタＱ２のゲートを駆動する。
【０１８６】
逆電流検出回路(ＲＩＤ)５の非反転入力端子＋と反転入力端子−はそれぞれローサイドトランジスタＱ２のソースとドレインに接続され、図１２で説明したインダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下することに起因する逆流電流ＩRの発生を検出する。逆流電流ＩRの発生が逆電流検出回路(ＲＩＤ)５により検出されると、ローレベル“Ｌ”の逆電流検出信号を逆電流検出回路(ＲＩＤ)５が制御駆動ユニット２へ供給する。その結果、逆電流検出回路(ＲＩＤ)５の検出出力信号に応答して、制御駆動ユニット２はハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者をオフ状態に制御する。
【０１８７】
更に、図１に示した実施の形態１の半導体集積回路ＩＣは、基準電圧生成回路９とアナログ回路８とを含むものである。
【０１８８】
基準電圧生成回路９は、コンパレータ(ＣＭＰ)３の非反転入力端子＋に供給される基準電圧Ｖrefと、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路に供給される第１基準電圧Ｖref1と第２基準電圧Ｖref2とを生成する。
【０１８９】
アナログ回路８は、過電流保護回路(ＯＣＰ：Over Current Protection)と過温度保護回路(ＯＴＰ：Over Temperature Protection)と過電圧保護回路(ＯVＰ：Over Voltage Protection)等を含むものである。過電流保護回路(ＯＣＰ)はハイサイドトランジスタＱ１またはローサイドトランジスタＱ２に流れる電流が過大となって、ハイサイドトランジスタＱ１またはローサイドトランジスタＱ２が破壊されることを防止するために制御駆動ユニット２を制御するものである。過温度保護回路(ＯＴＰ)は、制御駆動ユニット２とコンパレータ(ＣＭＰ)３とパルス生成回路４と逆電流検出回路(ＲＩＤ)５等を含む制御駆動ＣＭＯＳ半導体集積回路のＩＣチップまたはＮチャネルパワーＭＯＳトランジスタＱ１、Ｑ２のトランジスタチップのチップ温度が過大となって、これらのチップの破壊を防止するために制御駆動ユニット２を制御するものである。最後の過電圧保護回路(ＯVＰ)は、スイッチ回路１のハイサイドトランジスタＱ１のドレインに供給される入力電源電圧ＶINが過大となって、パワートランジスタＱ１、Ｑ２のチップまたは制御駆動ＣＭＯＳ半導体集積回路のＩＣチップの破壊を防止するために制御駆動ユニット２を制御するものである。
【０１９０】
アナログ回路８に内蔵された過電流保護回路(ＯＣＰ)と過温度保護回路(ＯＴＰ)と過電圧保護回路(ＯVＰ)はハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してそれぞれ活性状態から低消費電力状態に制御されるので、図１に示した実施の形態１の半導体集積回路ＩＣの消費電力が大幅に削減されることが可能となる。従って、この半導体集積回路ＩＣの消費電力の削減は、図１に示した実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータがハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してスイッチング周波数ｆswを低下して電力変換効率を向上する際に極めて有効である。
【０１９１】
《コンスタント・オンタイム・パルス生成回路の詳細構成》
図１には、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の詳細な構成の一例も図示されている。
【０１９２】
図１に示すように、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、定電流回路４０、放電スイッチトランジスタ４１、充電容量４２、電圧比較器４３、波形スライサＳＬＣＲを構成する２個のインバータ４４、４５、第１スイッチ４６、第２スイッチ４７、第１インバータ４８、第２インバータ４９、制御フリップフロップＣＮＴ−ＦＦで構成される。
【０１９３】
特に、波形スライサＳＬＣＲは略接地電圧ＧＮＤであるローレベルの入力電圧信号に応答してローレベルの出力信号を生成する一方、接地電圧ＧＮＤよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を生成するものである。
【０１９４】
定電流回路４０の一端は電源電圧ＶDDに接続されて、定電流回路４０の他端は充電容量４２の一端と放電スイッチトランジスタ４１のドレインと電圧比較器４３の非反転入力端子＋と波形スライサＳＬＣＲに接続され、充電容量４２の他端と放電スイッチトランジスタ４１のソースは接地電位ＧＮＤに接続されている。
【０１９５】
ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートにフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号が供給されることによって、放電スイッチトランジスタ４１はオン状態となるので、定電流回路４０からの定電流Ｉsは放電スイッチトランジスタ４１を介して接地電位ＧＮＤに流れる。
【０１９６】
ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートにフリップフロップ(ＦＦ)７の出力端子Ｑのローレベルのパルス生成指示信号が供給されることによって、放電スイッチトランジスタ４１はオフ状態となる。従って、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始されて、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する。
【０１９７】
第１スイッチ４６の一端と第２スイッチ４７の一端には、ワンショットパルスＰＬＳの幅狭パルス幅ＷP1を決定するための第１基準電圧Ｖref1とワンショットパルスＰＬＳの幅広パルス幅ＷP2を決定するための第２基準電圧Ｖref2が基準電圧生成回路９からそれぞれ供給される。第１スイッチ４６の他端と第２スイッチ４７の他端とは電圧比較器４３の反転入力端子−に共通接続され、第１スイッチ４６の制御端子と第２スイッチ４７の制御端子とは第１インバータ４８の出力端子と第２インバータ４９の出力端子とにそれぞれ接続される。
【０１９８】
電圧比較器４３の出力端子と波形スライサＳＬＣＲのインバータ４５の出力端子は制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒとセット入力端子Ｓにそれぞれ接続され、制御フリップフロップＣＮＴ−ＦＦのデータ出力端子Ｑからは幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳが生成される。
【０１９９】
第１インバータ４８に入力端子に軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から軽負荷検出信号ＬＬＳＧが供給され、第１インバータ４８の出力端子は第２インバータ４９の入力端子に接続される。
【０２００】
基準電圧生成回路９から生成される第２基準電圧Ｖref2と第１基準電圧Ｖref1の間には、Ｖref2＞Ｖref1の関係が設定されている。
【０２０１】
《重負荷時の動作》
重負荷時に軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して、第１インバータ４８の出力端子はハイレベル“Ｈ”となって、第２インバータ４９の出力端子はローレベル“Ｌ”となる。従って、第１スイッチ４６はオン状態に制御され、第２スイッチ４７はオフ状態に制御されるので、電圧比較器４３の反転入力端子−には低電圧レベルの第１基準電圧Ｖref1が供給される。
【０２０２】
例えば、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒは比較的高抵抗値の抵抗を介して電源電圧ＶDDに接続されることで、制御フリップフロップＣＮＴ−ＦＦはリセット状態に設定されてデータ出力端子ＱからローレベルのワンショットパルスＰＬＳが生成されている。更に、フリップフロップ(ＦＦ)７のセット入力端子Ｓは比較的高抵抗値の抵抗を介して電源電圧ＶDDに接続されることで、フリップフロップ(ＦＦ)７がセット状態に設定されてデータ出力端子Ｑからはハイレベルの信号が生成される。このフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によってコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに維持されている。
【０２０３】
充電容量４２の充電開始の以前にはトリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに維持されている。従って、波形スライサＳＬＣＲは、略接地電圧ＧＮＤであるローレベルの入力電圧信号に応答してローレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給している。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態となっており、データ出力端子Ｑからローレベルの出力信号が生成されている。
【０２０４】
ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートに供給されるフリップフロップ(ＦＦ)７の出力端子Ｑの信号がハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化することに応答して、トランジスタ４１がオン状態からオフ状態に変化して、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始される。従って、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤよりもわずかに高い電圧となるので、波形スライサＳＬＣＲは接地電位ＧＮＤよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給する。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態からセット状態に遷移するので、データ出力端子ＱのワンショットパルスＰＬＳはローレベルからハイレベルに変化する。
【０２０５】
更に、充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際に、電圧比較器４３の非反転入力端子＋の充電電圧Ｖcsは短時間ＷP1のうちに電圧比較器４３の反転入力端子−の低電圧レベルの第１基準電圧Ｖref1に到達する。充電電圧Ｖcsがわずかに反転入力端子−の第１基準電圧Ｖref1を超過すると電圧比較器４３の出力はローレベルからハイレベルに変化するので、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにはハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップＣＮＴ−ＦＦは短時間ＷP1のうちにセット状態からリセット状態に復帰するので、データ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答して、インバータ回路１０と短パルス生成回路１１により生成されるハイレベルの短パルス信号がフリップフロップ(ＦＦ)７の入力端子Ｓに供給され、フリップフロップ(ＦＦ)７の出力端子Ｑはセット状態のハイレベルとなる。すなわち、短パルス生成回路１１は入力のハイレベルのエッジを検出して、例えば１０ｎｓ程度のハイレベルの短パルスを発生する。従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。
【０２０６】
《軽負荷時の動作》
軽負荷時に軽負荷検出回路(ＬＬＤＥＴ)６の出力端子から生成されるハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して、第１インバータ４８の出力端子はローレベル“Ｌ”となって、第２インバータ４９の出力端子はハイレベル“Ｈ”となる。従って、第１スイッチ４６はオフ状態に制御され、第２スイッチ４７はオン状態に制御されるので、電圧比較器４３の反転入力端子−には高電圧レベルの第２基準電圧Ｖref2が供給される。
【０２０７】
例えば、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒは比較的高抵抗値の抵抗を介して電源電圧ＶDDに接続されることで、制御フリップフロップＣＮＴ−ＦＦはリセット状態に設定されてデータ出力端子Ｑからローレベルの出力信号が生成されている。
【０２０８】
充電容量４２の充電開始の以前にはトリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに維持されている。従って、波形スライサＳＬＣＲは、略接地電圧ＧＮＤであるローレベルの入力電圧信号に応答してローレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給している。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態となっており、データ出力端子Ｑからローレベルの出力信号が生成されている。
【０２０９】
ＮチャネルＭＯＳトランジスタである放電スイッチトランジスタ４１のゲートに供給されるフリップフロップ(ＦＦ)７の出力端子Ｑの信号がハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化することに応答して、トランジスタ４１がオン状態からオフ状態に変化して、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始される。従って、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤよりもわずかに高い電圧となるので、波形スライサＳＬＣＲは接地電位ＧＮＤよりもわずかに高いハイレベルの入力電圧信号に応答してハイレベルの出力信号を制御フリップフロップＣＮＴ−ＦＦのセット入力端子Ｓに供給する。その結果、制御フリップフロップＣＮＴ−ＦＦはリセット状態からセット状態に遷移するので、データ出力端子ＱのワンショットパルスＰＬＳはローレベルからハイレベルに変化する。
【０２１０】
更に、充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際に、電圧比較器４３の非反転入力端子＋の充電電圧Ｖcsは長時間ＷP2の経過後にようやく電圧比較器４３の反転入力端子−の高電圧レベルの第２基準電圧Ｖref2に到達する。その結果、充電電圧Ｖcsがわずかに反転入力端子−の第２基準電圧Ｖref2を超過すると電圧比較器４３の出力はローレベルからハイレベルに変化して、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにはハイレベルのリセット入力信号が供給される。従って、制御フリップフロップＣＮＴ−ＦＦは長時間ＷP2のうちにセット状態からリセット状態に復帰するので、データ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答して、インバータ回路１０と短パルス生成回路１１とにより生成されるハイレベルの短パルス信号がフリップフロップ(ＦＦ)７の入力端子Ｓに供給され、フリップフロップ(ＦＦ)７の出力端子Ｑはセット状態のハイレベルとなる。すなわち、短パルス生成回路１１は入力のハイレベルのエッジを検出して、例えば１０ｎｓ程度のハイレベルの短パルスを発生する。従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。
【０２１１】
《ワンショットパルスの生成動作》
図２は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータにおいて、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルスＰＬＳを生成する動作を説明するための波形を示す図である。
【０２１２】
図２に示したように、時刻Ｔ０の以前ではコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４のワンショットパルス出力信号ＣＯＴ４  ＰＬＳはローレベルであるので、制御駆動ユニット２はスイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者をオフ状態に制御する。両者のトランジスタＱ１、Ｑ２がオフ期間なのでローパスフィルタＬＰＦの容量Ｃの充電電荷からの放電電流によって負荷ＬＯＡＤが駆動されて、ローパスフィルタＬＰＦの出力電圧端子の出力電圧ＶOUTが徐々に低下する。
【０２１３】
その結果、出力電圧ＶOUTが基準電圧Ｖrefに低下して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３  ＯＵＴＰＵＴがローレベルからハイレベルに変化して、フリップフロップ(ＦＦ)７の出力端子Ｑの信号ＦＦ７  Ｑ  ＯＵＴＰＵＴはハイレベルの放電指示信号からローレベルのパルス生成指示信号に変化する。
【０２１４】
従って、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始されるので、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する。充電電圧Ｖcsの上昇によってワンショットパルス出力信号ＣＯＴ４  ＰＬＳはローレベルからハイレベルに変化するので、制御駆動ユニット２はハイサイドトランジスタＱ１をオフ状態からオン状態に変化して、出力電圧ＶOUTは徐々に上昇する。出力電圧ＶOUTが基準電圧Ｖrefのレベルまで上昇して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３  ＯＵＴＰＵＴがハイレベルからローレベルに変化したとしても、フリップフロップ(ＦＦ)７の出力端子Ｑの信号ＦＦ７  Ｑ  ＯＵＴＰＵＴはローレベルのパルス生成指示信号に維持されている。
【０２１５】
重負荷時においては、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際、充電電圧Ｖcsは短時間ＷP1のうちに低電圧レベルの第１基準電圧Ｖref1に到達する。その結果、電圧比較器４３の出力はローレベルからハイレベルに変化するので、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップＣＮＴ−ＦＦは短時間ＷP1に対応した時刻Ｔ１でセット状態からリセット状態に復帰するので、そのデータ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答してインバータ回路１０と短パルス生成回路１１とにより生成されたハイレベルの短パルス信号はフリップフロップ(ＦＦ)７のセット入力端子Ｓに供給されるので、フリップフロップ(ＦＦ)７はリセット状態からセット状態に遷移する。
【０２１６】
従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。
【０２１７】
軽負荷時においても、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の充電容量４２の充電電圧Ｖcsが接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する際、充電電圧Ｖcsは長時間ＷP2の経過後にようやく高電圧レベルの第２基準電圧Ｖref2に到達する。その結果、電圧比較器４３の出力はローレベルからハイレベルに変化するので、制御フリップフロップＣＮＴ−ＦＦのリセット入力端子Ｒにハイレベルのリセット入力信号が供給される。その結果、制御フリップフロップＣＮＴ−ＦＦは長時間ＷP2に対応した時刻Ｔ２でセット状態からリセット状態に復帰するので、データ出力端子ＱのワンショットパルスＰＬＳはハイレベルからローレベルに復帰する。更に、ローレベルに変化したワンショットパルスＰＬＳに応答してインバータ回路１０と短パルス生成回路１１とにより生成されたハイレベルの短パルス信号はフリップフロップ(ＦＦ)７のセット入力端子Ｓに供給されるので、フリップフロップ(ＦＦ)７はリセット状態からセット状態に遷移する。
【０２１８】
従って、フリップフロップ(ＦＦ)７の出力端子Ｑの信号は、ローレベルのパルス生成指示信号からハイレベルの放電指示信号に変化する。その結果、トリガ回路のフリップフロップ(ＦＦ)７の出力端子Ｑのハイレベルの放電指示信号によって放電スイッチトランジスタ４１はオン状態とされて、充電容量４２の充電電圧Ｖcsは接地電圧ＧＮＤに変化する。
【０２１９】
《コンスタント・オンタイム・パルス生成回路の動作精度》
図１に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の構成では、図２に示したように、定電流回路４０からの定電流Ｉsによる充電容量４２の充電が開始されて、充電容量４２の充電電圧Ｖcsは接地電位ＧＮＤから電源電圧ＶDDに向かって直線的に上昇する。
【０２２０】
図１に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成されるワンショツトパルスＰＬＳの幅狭パルス幅ＷP1は充電容量４２の充電電圧Ｖcsの上昇直線と第１基準電圧Ｖref1とのクロスオーバーのタイミングで決定され、幅広パルス幅ＷP2もこの上昇直線と第２基準電圧Ｖref2とのクロスオーバーのタイミングで決定される。従って、このワンショツトパルスＰＬＳの幅狭パルス幅ＷP1および幅広パルス幅ＷP2のパルス幅の精度は、上記特許文献６に記載のスイッチング電源装置の遅延パルスのバルス幅の精度よりも向上されるものである。
【０２２１】
上記特許文献６に記載の遅延パルスは遅延回路の抵抗と容量の時定数により容量の端子電圧は指数関数的に上昇するので、容量の端子電圧の上昇勾配は時間経過に従って減少する。上記特許文献６に記載の遅延回路では、容量の端子電圧とインバータの入力しきい値とのしきい値判定により遅延パルスが生成される。遅延パルスが生成されるタイミングは、時間経過に従った容量の端子電圧の上昇勾配の減少により誤差が生じる。
【０２２２】
《軽負荷検出回路の構成》
図３は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷検出回路(ＬＬＤＥＴ)６の構成を示す図である。
【０２２３】
図３に示したように、軽負荷検出回路(ＬＬＤＥＴ)６は、ノア論理回路(ＮＯＲ)６０と、ＰチャネルＭＯＳトランジスタ６１と、ＮチャネルＭＯＳトランジスタ６２と、抵抗６３と、容量６４と、インバータ(Ｉｎｖ)６５と、フリップフロップ(ＦＦ)６６によって構成されている。
【０２２４】
ノア論理回路(ＮＯＲ)６０の第１入力端子と第２入力端子には、ハイサイドトランジスタＱ１のゲートのハイサイドスイッチ駆動信号ＶG  Ｑ１とローサイドトランジスタＱ２のゲートのローサイドスイッチ駆動信号ＶG  Ｑ２とがそれぞれ供給される。
【０２２５】
ＰチャネルＭＯＳトランジスタ６１のゲートとＮチャネルＭＯＳトランジスタ６２のゲートにはノア論理回路(ＮＯＲ)６０の出力信号が共通に供給され、ＰチャネルＭＯＳトランジスタ６１のソースには電源電圧ＶDDが供給され、ＮチャネルＭＯＳトランジスタ６２のソースには接地電位ＧＮＤが供給されるものである。ＰチャネルＭＯＳトランジスタ６１のドレインは抵抗６３の一端と容量６４の一端とインバータ(Ｉｎｖ)６５の入力端子に接続され、抵抗６３の他端はＮチャネルＭＯＳトランジスタ６２のドレインに接続されて、容量６４の他端は接地電位ＧＮＤが接続される。フリップフロップ(ＦＦ)６６のリセット入力端子Ｒは図示されてはいないが比較的高抵抗値の抵抗を介して電源電圧ＶDDに接続され、フリップフロップ(ＦＦ)６６のセット入力端子Ｓはインバータ(Ｉｎｖ)６５の出力端子に接続されて、フリップフロップ(ＦＦ)６６のデータ出力端子Ｑから軽負荷検出信号ＬＬＳＧが生成される。
【０２２６】
放電スイッチ素子であるＮチャネルＭＯＳトランジスタ６２のドレインに接続された抵抗６３と容量６４とは、軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷との判別のための所定の時間を生成するものである。すなわち、上述したように軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷の判別は、スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両トランジスタのオフ期間(Ｔ３)の長短によって判別され、両トランジスタのオフ時間(Ｔ３)が判別のための所定の時間より長いか短いかが判別される。抵抗６３と容量６４は、この所定の時間を決定するものである。
【０２２７】
《軽負荷検出回路の動作》
図４は、図３に示した実施の形態１による半導体集積回路ＩＣに含まれた軽負荷検出回路(ＬＬＤＥＴ)６の動作を説明するための波形を示す図である。
【０２２８】
図４には、最初にハイサイドトランジスタＱ１のゲートのハイサイドスイッチ駆動信号ＶG  Ｑ１とローサイドトランジスタＱ２のゲートのローサイドスイッチ駆動信号ＶG  Ｑ２とが示されている。２個の駆動信号ＶG  Ｑ１、ＶG  Ｑ２が同時にローレベルである期間が、上述した軽負荷時の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)である。
【０２２９】
図４には、次に２個の駆動信号ＶG  Ｑ１、ＶG  Ｑ２の論理和ＯＲの波形と否定論理和ＮＯＲの波形とが示されている。この否定論理和ＮＯＲの波形は、図３に示す実施の形態１による軽負荷検出回路(ＬＬＤＥＴ)６のノア論理回路(ＮＯＲ)６０の出力信号の波形に対応する。
【０２３０】
否定論理和ＮＯＲの波形のハイレベル期間において、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６の充電スイッチ素子であるＰチャネルＭＯＳトランジスタ６１と放電スイッチ素子であるＮチャネルＭＯＳトランジスタ６２とが、それぞれオフ状態とオン状態に制御される。
【０２３１】
従って、図４に示すように、否定論理和ＮＯＲの波形のハイレベル期間において、軽負荷検出回路(ＬＬＤＥＴ)６の容量６４の端子電圧Ｖcは放電によって接地電位ＧＮＤに向かって低下する。軽負荷時の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)の長短に従って、容量６４の端子電圧Ｖcの電圧低下の大小が決定される。
【０２３２】
すなわち、長期間の両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)の間において、容量６４の端子電圧Ｖcはインバータ(Ｉｎｖ)６５の入力スレッシュホールド電圧ＶLthよりも低いレベルに低下する。その結果、容量６４の端子電圧Ｖcが入力スレッシュホールド電圧ＶLthよりも低レベルである期間に、インバータ(Ｉｎｖ)６５の出力信号Ｉｎｖ  ＯＵＰＵＴはハイレベルとなる。
【０２３３】
フリップフロップ(ＦＦ)６６のセット入力端子Ｓにインバータ(Ｉｎｖ)６５からのハイレベルの出力信号Ｉｎｖ  ＯＵＰＵＴが供給されるので、フリップフロップ(ＦＦ)６６はリセット状態からセット状態に遷移して、そのデータ出力端子Ｑから図４に示すようにハイレベルの軽負荷検出信号ＬＬＳＧが定常的に生成されるものとなる。
【０２３４】
《基準電圧生成回路および定電流回路の構成》
図５は、図１に示した実施の形態１のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９の構成とコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０の構成とを示す図である。
【０２３５】
コンパレータ３に供給される基準電圧Ｖrefとコンスタント・オンタイム・パルス生成回路４に供給される第１基準電圧Ｖref1および第２基準電圧Ｖref2とを生成する基準電圧生成回路９は、図５に示したように、４個の抵抗９４〜９７とバンドギャップ基準電圧生成回路９２と差動増幅器９３によって構成される。
【０２３６】
その一端が電源電圧ＶDDに接続されたバンドギャップ基準電圧生成回路９２の出力端子は差動増幅器９３の非反転入力端子＋に接続され、バンドギャップ基準電圧生成回路９２の他端は接地電位ＧＮＤに接続される。差動増幅器９３の出力端子は反転入力端子−と抵抗９４の一端と抵抗９６の一端とに接続され、抵抗９４の他端と抵抗９６の他端は抵抗９５の一端と抵抗９７の一端とにそれぞれ接続され、抵抗９５の他端と抵抗９７の他端は接地電位ＧＮＤに接続される。
【０２３７】
差動増幅器９３の出力端子からはコンパレータ３に供給される基準電圧Ｖrefが生成されて、第２分圧回路を構成する２個の抵抗９４、９５の第２接続ノードと第１分圧回路を構成する２個の抵抗９６、９７の第１接続ノードからコンスタント・オンタイム・パルス生成回路４に供給される第２基準電圧Ｖref2と第１基準電圧Ｖref1とがそれぞれ生成される。
【０２３８】
良く知られているように、バンドギャップ基準電圧生成回路９２は、温度変化に対して実質的に安定化されたバンドギャップ基準電圧を発生する。このバンドギャップ基準電圧は、シリコンの略１．２ボルトのバンドギャップ電圧に対応するものである。バンドギャップ基準電圧生成回路９２のバンドギャップ基準電圧は差動増幅器９３の非反転入力端子＋に供給されることによって、ボルテージフォロワの回路形態となるように出力端子と反転入力端子−とが接続された差動増幅器９３の出力端子から低出力インピーダンスで基準電圧Ｖrefであるバンドギャップ基準電圧が生成される。
【０２３９】
図５に示すように、基準電圧生成回路９から生成されるバンドギャップ基準電圧としての基準電圧Ｖrefをコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０が使用することによって、充電容量４２の充電に使用される定電流Ｉsを定電流回路４０が生成する。
【０２４０】
定電流回路４０は、図５に示すように、差動増幅器４００とＮチャネルＭＯＳトランジスタ４０１と抵抗４０２と２個のＰチャネルＭＯＳトランジスタ４０３、４０４によって構成される。基準電圧生成回路９の基準電圧Ｖrefが差動増幅器４００の非反転入力端子＋に供給されて、差動増幅器４００の出力端子にＮチャネルＭＯＳトランジスタ４０１のゲートが接続され、ＮチャネルＭＯＳトランジスタ４０１のソースは抵抗４０２の一端と差動増幅器４００の反転入力端子−とに接続されて、抵抗４０２の他端は接地電位ＧＮＤに接続される。
【０２４１】
ＮチャネルＭＯＳトランジスタ４０１のドレインは２個のＰチャネルＭＯＳトランジスタ４０３、４０４の両ゲートとＰチャネルＭＯＳトランジスタ４０３のドレインとに接続され、２個のＰチャネルＭＯＳトランジスタ４０３、４０４の両ソースには電源電圧ＶDDが供給され、ＰチャネルＭＯＳトランジスタ４０４のドレインは出力端子４０５に接続される。
【０２４２】
差動増幅器４００とＮチャネルＭＯＳトランジスタ４０１と抵抗４０２はボルテージフォロワを構成するので、抵抗４０２の両端には基準電圧Ｖrefが印加される。その結果、抵抗４０２とＮチャネルＭＯＳトランジスタ４０１のドレイン・ソース電流経路とに流れるバイアス電流が安定化される。
【０２４３】
ＰチャネルＭＯＳトランジスタ４０３はカレントミラーの入力トランジスタとして機能するのに対し、ＰチャネルＭＯＳトランジスタ４０４はカレントミラーの出力トランジスタとして機能する。抵抗４０２とＮチャネルＭＯＳトランジスタ４０１のドレイン・ソース電流経路に流れるバイアス電流がカレントミラーの入力トランジスタとして機能するＰチャネルＭＯＳトランジスタ４０３に流れるので、カレントミラーの出力トランジスタとして機能するＰチャネルＭＯＳトランジスタ４０４にはバイアス電流に比例した電流値の定電流Ｉsが流れる。尚、バイアス電流と定電流Ｉsとの電流比は、ＰチャネルＭＯＳトランジスタ４０３とＰチャネルＭＯＳトランジスタ４０４との素子サイズ比によって決定される。抵抗４０２の抵抗値の温度依存性を小さく設定することによって、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の充電容量４２の充電に使用される定電流回路４０の定電流Ｉsの温度依存性を小さくすることが可能となる。従って、図１に示した実施の形態１の半導体集積回路ＩＣのコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成されるワンショットパルスＰＬＳの幅狭パルス幅ＷP1および幅広パルス幅ＷP2が高精度で設定され、その温度依存性は略無視されることが可能である。
【０２４４】
上述したように、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が幅狭パルス幅ＷP1および幅広パルス幅ＷP2のワンショットパルスＰＬＳを生成するために、図５の実施の形態１による基準電圧生成回路９はＶref2＞Ｖref1の関係に設定された高レベルの第２基準電圧Ｖref2と低レベルの第１基準電圧Ｖref1とを生成する。従って、この条件が満足されるように、第２分圧回路を構成する２個の抵抗９４、９５の抵抗比と、第１分圧回路を構成する２個の抵抗９６、９７の抵抗比が設定される。
【０２４５】
４個の分圧抵抗９４、９５、９６、９７は、図１に示した実施の形態１の半導体集積回路ＩＣのＣＭＯＳ半導体集積回路チップの半導体製造プロセスで同時に製造されることによって抵抗比は高精度で設定されることが可能となる。また、この４個の分圧抵抗が同一材料によって半導体製造プロセスで同時に製造されて更に同一の半導体チップに集積化されることによって、その抵抗比の温度依存性は略無視されることが可能となる。
【０２４６】
その結果、図５に示した実施の形態１による基準電圧生成回路９の構成によれば、第１基準電圧Ｖref1と第２基準電圧Ｖref2とが高精度で設定され、その温度依存性は無視されることが可能である。従って、図１に示した実施の形態１の半導体集積回路ＩＣのコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４から生成されるワンショットパルスＰＬＳの幅狭パルス幅ＷP1および幅広パルス幅ＷP2が高精度で設定されて、その温度依存性は略無視されることが可能である。
【０２４７】
上記(４)式を使用して説明したように、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が生成するワンショットパルスＰＬＳの幅広パルス幅ＷP2は、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)のスイッチング周波数ｆswを決定するものである。
【０２４８】
一方、図１に示した実施の形態１の半導体集積回路ＩＣを使用する種々の電源のメーカーの設計ポリシーの相違によって、不連続モード(ＤＣＭ)の比較的高いスイッチング周波数ｆswが要求される場合もあるし、不連続モード(ＤＣＭ)の比較的低いスイッチング周波数ｆswが要求される場合もある。このように、種々の電源のメーカーの相違する要望を満足するためには、図１に示した実施の形態１の半導体集積回路ＩＣは、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４が生成するワンショットパルスＰＬＳの幅広パルス幅ＷP2を可変設定することが可能であることが必要となる。
【０２４９】
従って、ワンショットパルスＰＬＳの幅広パルス幅ＷP2の可変設定を実現するために、図５に示すように第２基準電圧Ｖref2および幅広パルス幅ＷP2を設定する第２分圧回路を構成する１個の抵抗９５の抵抗値を可変とするものである。
【０２５０】
抵抗値が可変設定な抵抗９５は、図１に示した実施の形態１の半導体集積回路ＩＣのＣＭＯＳ半導体集積回路チップの半導体製造プロセスにおいて、レーザ光線を使用した半導体抵抗器の抵抗値トリミング等の手法によって実現することが可能である。その他の手法としては、半導体集積回路チップに事前形成された複数の半導体抵抗器から、最終的に使用される１個の抵抗器を電気ヒューズの溶断または不揮発性メモリのプログラムによって選択することも可能である。
【０２５１】
《ＤＣ−ＤＣコンバータの軽負荷時の動作波形》
図６は、図１乃至図５に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの軽負荷時の不連続モード(ＤＣＭ)における動作を説明するための波形を示す図である。
【０２５２】
この図６において、実線の波形は、軽負荷検出回路(ＬＬＤＥＴ)６のハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅広パルス幅ＷP2が選択される場合の動作波形図を示す。
【０２５３】
また図６において、破線の波形は、軽負荷検出回路(ＬＬＤＥＴ)６のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによって２個のパルス幅ＷP1、ＷP2から幅狭パルス幅ＷP1が選択される場合の動作波形図を示す。
【０２５４】
不連続モード(ＤＣＭ)で、出力電圧ＶOUTが基準電圧Ｖrefに低下したことをコンパレータ(ＣＭＰ)３が検出すると、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３  ＯＵＴＰＵＴに応答して、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は幅狭パルス幅ＷP1または幅広パルス幅ＷP2のワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴを生成する。このワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴのコンスタント・オン時間(Ｔ１)では、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオン状態となり、ローサイドトランジスタＱ２はオフ状態となる。その結果、図６に示したように、インダクタの電流ＩLはハイサイドトランジスタＱ１の電流によって決定され、インダクタの電流ＩLは増大する。更に図６に示すように、コンスタント・オン時間(Ｔ１)のスイッチングノードＳＷの電圧は、入力電源電圧ＶINの電圧レベルによって決定される。
【０２５５】
コンスタント・オン時間(Ｔ１)の経過後は、制御駆動ユニット２のゲート駆動により、ハイサイドトランジスタＱ１はオフ状態となり、ローサイドトランジスタＱ２はオン状態となる。従って、図６に示すように、コンスタント・オン時間(Ｔ１)の経過後のローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタの電流ＩLはローサイドトランジスタＱ２の電流によって決定され、インダクタの電流ＩLは減少する。更に、図６に示すように、ローサイドトランジスタＱ２・オン時間(Ｔ２)では、インダクタ電流ＩLは減少しながらローサイドトランジスタＱ２を介して接地電位ＧＮＤからスイッチングノードＳＷへ流れ続ける。
【０２５６】
図６に示すように、インダクタ電流ＩLが０Ａ(ゼロ・アンペア)以下に低下しようとして、図１２で説明した逆流電流ＩRが発生しようとする。この状態は逆電流検出回路(ＲＩＤ)５によって検出され、逆電流検出回路(ＲＩＤ)５の検出出力信号に応答して制御駆動ユニット２はハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者をオフ状態に制御する。この状態が、図６に示された両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)である。従って、この期間では、ハイサイドトランジスタＱ１とローサイドトランジスタＱ２との両者がオフ状態であるので、ローパスフィルタＬＰＦの容量Ｃの充電電荷からの放電電流により負荷ＬＯＡＤが駆動され、図６に示したように、出力電圧端子の出力電圧ＶOUTが徐々に低下する。その結果、出力電圧ＶOUTが基準電圧Ｖrefに低下して、コンパレータ(ＣＭＰ)３の検出出力信号ＣＭＰ３  ＯＵＴＰＵＴとコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４のワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴが生成される。従って、ハイサイドトランジスタＱ１が再度オン状態に制御され、上述した動作が繰り返され、出力電圧端子の出力電圧ＶOUTが所定のリップル電圧Ｖrippleの範囲で安定化されるものである。
【０２５７】
図６に示すように、ハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧによって幅広パルス幅ＷP2が選択される場合の出力電圧ＶOUTのリップル電圧Ｖrippleの大きさは、ローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによって幅狭パルス幅ＷP1が選択される場合の出力電圧ＶOUTのリップル電圧Ｖrippleの大きさよりも大きくなる。
【０２５８】
従って、軽負荷時の電力変換効率を改善するために、ワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴのパルス幅を幅狭パルス幅ＷP1から幅広パルス幅ＷP2に切り替えることで、上記(４)式に従ってスイッチング周波数ｆswを低下して、スイッチング損失を低減することは有益である。しかし、ワンショットパルス出力信号ＣＯＴ４  ＯＵＴＰＵＴのパルス幅を幅狭パルス幅ＷP1から幅広パルス幅ＷP2に切り替えることで、図６に示すように、出力電圧ＶOUTのリップル電圧Ｖrippleが増大するものである。
【０２５９】
このように、ワンショットパルス出力信号のパルス幅の切換によるスイッチング損失の低減と出力電圧のリップル電圧の増大とは、トレードオフの関係にあるものである。
【０２６０】
しかし、中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤがスリープモードとなることで負荷電流ＩOUTが減少して、それによりワンショットパルス出力信号のパルス幅が幅狭パルス幅ＷP1から幅広パルス幅ＷP2に切り替えられ、出力電圧ＶOUTのリップル電圧Ｖrippleが増大することは大きな欠点とはならない。すなわち、スリープモードの中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤに供給される動作電圧である出力電圧ＶOUTがリップル電圧Ｖrippleを含んでも、特に問題はない。中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤがスリープモードからアクティブモードに遷移することで、負荷電流ＩOUTが増大して、それによりワンショットパルス出力信号のパルス幅が幅広パルス幅ＷP2から幅狭パルス幅ＷP1に切り替えられて、出力電圧ＶOUTのリップル電圧Ｖrippleが減少することとなる。
【０２６１】
《連続モード(ＣＣＭ)および不連続モード(ＤＣＭ)》
図７は、図１乃至図６に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの重負荷時の連続モード(ＣＣＭ)の動作および軽負荷時の不連続モード(ＤＣＭ)の動作を説明する図である。
【０２６２】
図７に示したように、連続モード(ＣＣＭ)では、インダクタＬの電流ＩLの最小値は０Ａより大きくなり、スイッチング周波数ｆswは負荷電流ＩOUTの大きさに無関係に一定値となって、出力電圧ＶOUTと入力電源電圧ＶINとコンスタント・オン時間(Ｔ１)のオンタイムＴONである幅狭パルス幅ＷP1とに従って上記(３)式によって与えられる。
【０２６３】
また図７に示したように、不連続モード(ＤＣＭ)の破線の特性ＬWP1は、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧによってワンショットパルス出力信号のパルス幅として幅狭パルス幅ＷP1が選択された場合の特性を示すものである。
【０２６４】
更に図７に示したように、不連続モード(ＤＣＭ)の実線の特性ＬWP2は、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子からのハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４がワンショットパルス出力信号ＰＬＳのパルス幅として幅広パルス幅ＷP2が選択した場合の特性を示すものである。
【０２６５】
最初に、図１乃至図６に示した実施の形態１による半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータは、負荷電流ＩOUTが大きな状態で動作を開始するので、上述した境界電流ＩBOUNDARYよりも負荷電流ＩOUTが大きな重負荷時の連続モード(ＣＣＭ)の動作となっている。
【０２６６】
負荷電流ＩOUTが境界電流ＩBOUNDARYよりも減少すると、ＤＣ−ＤＣコンバータは重負荷時の連続モード(ＣＣＭ)の動作から軽負荷時の不連続モード(ＤＣＭ)の動作に遷移する。この遷移の直後の軽負荷時の不連続モード(ＤＣＭ)の動作は、不連続モード(ＤＣＭ)の破線の特性ＬWP1によって決定される。この状態での負荷電流ＩOUTは比較的大きく、軽負荷の程度は低いので、軽負荷検出回路(ＬＬＤＥＴ)６の出力端子からはローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧが軽負荷検出回路(ＬＬＤＥＴ)６により生成されて、ワンショットパルス出力信号のパルス幅として幅狭パルス幅ＷP1がコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４で選択される。
【０２６７】
従って、程度の低い軽負荷時のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答する図１の実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)でのスイッチング周波数ｆswは、上記(２)式に従って下記(５)式で与えられる。
【０２６８】
【数５】
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【０２６９】
例えば、中央処理ユニット(ＣＰＵ)等の負荷ＬＯＡＤがスリープモードとなることで負荷電流ＩOUTが減少すると、上記(５)式に従ってスイッチング周波数ｆswが低下する。このスイッチング周波数ｆswの低下に応答してハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両者のオフ時間(Ｔ３)が長くなる。
【０２７０】
図３に示した軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷の判別は両トランジスタＱ１・Ｑ２・オフ時間(Ｔ３)の長短によって判別され、抵抗６３と容量６４とで決定される所定の時間よりも両者のオフ時間(Ｔ３)が長くなると、程度の高い軽負荷状態を示すハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧが生成される。
【０２７１】
その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４はハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してワンショットパルス出力信号のパルス幅として幅広パルス幅ＷP2を選択するので、この状態のＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)でのスイッチング周波数ｆswは、上記(４)式に従って与えられる。
【０２７２】
図７に示したように、軽負荷検出回路(ＬＬＤＥＴ)６の軽負荷検出信号ＬＬＳＧがローレベル“Ｌ”からハイレベル“Ｈ”に変化することに応答して、図１に示した実施の形態１のＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)の周波数特性は幅狭パルス幅ＷP1で決定される破線の特性ＬWP1から幅広パルス幅ＷP2で決定される実線の特性ＬWP2へ切り替えされる。
【０２７３】
尚、図７に示した境界周波数ｆBOUNDARYは、軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷の判別に使用される抵抗６３と容量６４とで決定される所定の時間に対応する周波数である。
【０２７４】
図７に示すように、幅広パルス幅ＷP2で決定される実線の特性ＬWP2のスイッチング周波数ｆswは、幅狭パルス幅ＷP1で決定される破線の特性ＬWP1のスイッチング周波数ｆswよりも低い周波数となる。従って、程度の高い軽負荷状態では、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)でのスイッチング周波数ｆswは、最初の破線の特性ＬWP1によるスイッチング周波数ｆswの低下に適応的に応答して次の実線の特性ＬWP2に従ってスイッチング周波数ｆswを更に低下するものである。その結果、図１に示した実施の形態１の半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータによれば、程度の高い軽負荷状態における不連続モード(ＤＣＭ)の動作効率を更に改善することが可能となる。
【０２７５】
《コンパレータの構成》
図８は、図１に示した実施の形態１の半導体集積回路ＩＣに含まれたコンパレータ(ＣＭＰ)３の構成を示す図である。
【０２７６】
図８に示すように、コンパレータ(ＣＭＰ)３は、差動対トランジスタとしてのＰチャネルＭＯＳトランジスタ３１、３２と、負荷トランジスタとしてのＮチャネルＭＯＳトランジスタ３３、３４と、定電流源３５と、バイアス電流設定回路としてのＰチャネルＭＯＳトランジスタ３６、３７、３８、３９とを含んでいる。基準電圧Ｖrefと出力電圧ＶOUTとがＰチャネルＭＯＳトランジスタ３１のゲートとＰチャネルＭＯＳトランジスタ３２のゲートとにそれぞれ供給され、ＰチャネルＭＯＳトランジスタ３１、３２のドレインはＮチャネルＭＯＳトランジスタ３３、３４のドレインに接続されている。ＰチャネルＭＯＳトランジスタ３１、３２のソースは、バイアス電流設定回路としてのＰチャネルＭＯＳトランジスタ３７、３９のドレインに接続されている。負荷トランジスタとしてのＮチャネルＭＯＳトランジスタ３３、３４のゲートはＮチャネルＭＯＳトランジスタ３３のドレインとＰチャネルＭＯＳトランジスタ３１のドレインに接続されて、ＮチャネルＭＯＳトランジスタ３４のドレインとＰチャネルＭＯＳトランジスタ３２のドレインの共通接続ノードはコンパレータ(ＣＭＰ)３の出力端子Ｏｕｔとされる。
【０２７７】
バイアス電流設定回路としてのＰチャネルＭＯＳトランジスタ３６のゲートとドレインとは定電流源３５の一端と接続され定電流源３５の他端は接地電位ＧＮＤに接続されているので、ＰチャネルＭＯＳトランジスタ３６のソース・ドレイン電流経路に定電流源３５の基準電流Ｉrefが流れる。バイアス電流設定回路のＰチャネルＭＯＳトランジスタ３６のゲートはＰチャネルＭＯＳトランジスタ３７、３８の両ゲートに接続され、ＰチャネルＭＯＳトランジスタ３６、３７、３８のソースは電源電圧ＶDDが接続されている。ＰチャネルＭＯＳトランジスタ３７のドレインは、差動対トランジスタとしてのＰチャネルＭＯＳトランジスタ３１、３２のソースに直接接続されている。ＰチャネルＭＯＳトランジスタ３８のドレインは、ＰチャネルＭＯＳトランジスタ３９のソース・ドレイン電流経路を介して差動対トランジスタとしてのＰチャネルＭＯＳトランジスタ３１、３２のソースに接続されている。軽負荷検出回路(ＬＬＤＥＴ)６から生成される軽負荷検出信号ＬＬＳＧが、ＰチャネルＭＯＳトランジスタ３９のゲートに供給される。
【０２７８】
バイアス電流設定回路では、ＰチャネルＭＯＳトランジスタ３６のデバイス面積とＰチャネルＭＯＳトランジスタ３７のデバイス面積とは１：１の比率に設定され、ＰチャネルＭＯＳトランジスタ３６のデバイス面積とＰチャネルＭＯＳトランジスタ３８のデバイス面積とは１：Ｎの比率に設定されている。尚、Ｎは、１より大きな数である。
【０２７９】
重負荷時では軽負荷検出回路(ＬＬＤＥＴ)６から生成されるローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して、ＰチャネルＭＯＳトランジスタ３９がオン状態に設定される。従って、差動対トランジスタのＰチャネルＭＯＳトランジスタ３１、３２と負荷トランジスタのＮチャネルＭＯＳトランジスタ３３、３４とにはバイアス電流設定回路から(１＋Ｎ)・Ｉrefの比較的大きなバイアス電流が供給される。その結果、重負荷時のローレベル“Ｌ”の軽負荷検出信号ＬＬＳＧに応答して、コンパレータ(ＣＭＰ)３の応答特性を、高速とすることが可能となる。
【０２８０】
軽負荷時において軽負荷検出回路(ＬＬＤＥＴ)６から生成されるハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答してＰチャネルＭＯＳトランジスタ３９がオフ状態に設定されて、差動対トランジスタのＰチャネルＭＯＳトランジスタ３１、３２と負荷トランジスタのＮチャネルＭＯＳトランジスタ３３、３４にバイアス電流設定回路からＩrefの比較的小さなバイアス電流が供給される。その結果、軽負荷時のハイレベル“Ｈ”の軽負荷検出信号ＬＬＳＧに応答して幅広パルス幅ＷP2の選択によるスイッチング周波数ｆswの低下との相乗作用によって、軽負荷時での半導体集積回路(ＩＣ)の消費電力を顕著に低減することが可能となる。
［実施の形態２］
図９は、図１に示したＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣの基準電圧生成回路９として使用される実施の形態２による基準電圧生成回路９の構成を示す図である。
【０２８１】
図９に示した実施の形態２による基準電圧生成回路９が、図５に示した実施の形態１による基準電圧生成回路９と相違するのは、次の点である。
【０２８２】
すなわち、図９に示した実施の形態２による基準電圧生成回路９では、第２分圧回路を構成する接地電位ＧＮＤの抵抗９５は、半導体集積回路ＩＣのＣＭＯＳ半導体集積回路チップの半導体製造プロセスで同時に製造される半導体抵抗器ではなく、半導体チップの外部の配線基板に搭載される可変抵抗器によって構成されている。
【０２８３】
更に、図５に示した基準電圧生成回路９の第２分圧回路の抵抗９４は、図９に示した実施の形態２による基準電圧生成回路９では、定電流回路９８に置換されている。この定電流回路９８は、図５に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４の定電流回路４０と同様にバンドギャップ基準電圧としての基準電圧Ｖrefを使用することによって定電流Ｉsを生成するように構成されることが可能である。定電流回路９８の一端と他端とは、差動増幅器９３の出力端子と外部部品の可変抵抗器９５にそれぞれ接続される。
【０２８４】
差動増幅器９３の出力端子からはコンパレータ３に供給される基準電圧Ｖrefが生成されて、第２分圧回路を構成する定電流回路９８と可変抵抗器９５の第２接続ノードと第１分圧回路を構成する２個の抵抗９６、９７の第１接続ノードからコンスタント・オンタイム・パルス生成回路４に供給される第２基準電圧Ｖref2と第１基準電圧Ｖref1がそれぞれ生成される。尚、定電流回路９８の一端は、差動増幅器９３の出力端子に接続するのではなく、電源電圧ＶDDに接続することも可能である。
【０２８５】
種々の電源のメーカーの設計ポリシーに従って、図９に示した実施の形態２による基準電圧生成回路９の可変抵抗器９５の抵抗値と第２基準電圧Ｖref2とが任意に設定されて、図１に示した半導体集積回路ＩＣを使用するＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)のスイッチング周波数ｆswが任意に設定されるものである。
［実施の形態３］
図１０は、ＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣの軽負荷検出回路(ＬＬＤＥＴ)６の構成を示す図である。
【０２８６】
図１０に示した実施の形態３による軽負荷検出回路(ＬＬＤＥＴ)６が図３に示した実施の形態１による軽負荷検出回路(ＬＬＤＥＴ)６と相違するのは、下記の点である。
【０２８７】
すなわち、図１０に示した実施の形態３による軽負荷検出回路(ＬＬＤＥＴ)６では、図３に示した実施の形態１による軽負荷検出回路(ＬＬＤＥＴ)６の単一のインバータ(Ｉｎｖ)６５が、複数のインバータ(Ｉｎｖ)６５１、６５２、６５３…６５ｎに置換されている。更に、図１０に示した実施の形態３による軽負荷検出回路(ＬＬＤＥＴ)６では、図３に示した実施の形態１による軽負荷検出回路(ＬＬＤＥＴ)６の単一のフリップフロップ(ＦＦ)６６が、複数の(ＦＦ)６６１、６６２、６６３…６６ｎに置換されている。
【０２８８】
特に、図１０に示した実施の形態３による軽負荷検出回路(ＬＬＤＥＴ)６では、複数のインバータ(Ｉｎｖ)６５１、６５２、６５３…６５ｎの複数の入力スレッシュホールド電圧ＶLthは、参照記号６５１、６５２、６５３…６５ｎの順序で低い電圧レベルに設定されている。
【０２８９】
その結果、図１０に示した実施の形態３による軽負荷検出回路(ＬＬＤＥＴ)６によれば、負荷電流ＩOUTの減少(重負荷状態から軽負荷状態の変化)に多段階に応答して、複数のフリップフロップ(ＦＦ)６６１、６６２、６６３…６６ｎから生成される複数ビットの軽負荷検出信号ＬＬＳＧ１、ＬＬＳＧ２、ＬＬＳＧ３、ＬＬＳＧｎが、オール“０”からオール“１”に変化する。すなわち、超重負荷状態では複数ビットの軽負荷検出信号ＬＬＳＧ１、ＬＬＳＧ２、ＬＬＳＧ３、ＬＬＳＧｎがオール“０”となり、重負荷状態では軽負荷検出信号ＬＬＳＧ１がローレベル“０”からハイレベル“１”に変化する。中負荷状態では軽負荷検出信号ＬＬＳＧ２がローレベル“０”からハイレベル“１”に変化して、軽負荷状態では軽負荷検出信号ＬＬＳＧ３がローレベル“０”からハイレベル“１”に変化して、最後に超軽負荷状態では軽負荷検出信号ＬＬＳＧｎがローレベル“０”からハイレベル“１”に変化する。
【０２９０】
図１１は、ＤＣ−ＤＣコンバータを構成するための実施の形態３による半導体集積回路ＩＣのコンパレータ(ＣＭＰ)３の構成を示す図である。
【０２９１】
図１１に示した実施の形態３によるコンパレータ(ＣＭＰ)３が図８に示した実施の形態１によるコンパレータ(ＣＭＰ)３と相違するのは、下記の点である。
【０２９２】
すなわち、図１１に示した実施の形態３のコンパレータ(ＣＭＰ)３では、図８に示した実施の形態１のコンパレータ(ＣＭＰ)３のバイアス電流設定回路の単一のＰチャネルＭＯＳトランジスタ３８と単一のＰチャネルＭＯＳトランジスタ３９が複数のＰチャネルＭＯＳトランジスタ３８１…３８ｎと複数のＰチャネルＭＯＳトランジスタ３９１…３９ｎにそれぞれ置換されている。
【０２９３】
更に、図１１に示した実施の形態３によるコンパレータ(ＣＭＰ)３のバイアス電流設定回路では、ＰチャネルＭＯＳトランジスタ３６とＰチャネルＭＯＳトランジスタ３７と複数のＰチャネルＭＯＳトランジスタ３８１…３８ｎとは、相互に等しいデバイス面積に設定されている。
【０２９４】
特に、図１１に示した実施の形態３によるコンパレータ(ＣＭＰ)３のバイアス電流設定回路では、複数のＰチャネルＭＯＳトランジスタ３９１、３９２、３９３、３９ｎのゲートには、図１０に示した実施の形態３による軽負荷検出回路(ＬＬＤＥＴ)６によって生成される複数ビットの軽負荷検出信号ＬＬＳＧ１、ＬＬＳＧ２、ＬＬＳＧ３、ＬＬＳＧｎがそれぞれ供給される。
【０２９５】
その結果、図１１に示した実施の形態３によるコンパレータ(ＣＭＰ)３によれば、負荷状態が、超重負荷状態、重負荷状態、中負荷状態、軽負荷状態、超軽負荷状態と変化するのに応答して、複数ビットの軽負荷検出信号ＬＬＳＧ１、ＬＬＳＧ２、ＬＬＳＧ３、ＬＬＳＧｎがオール“０”からオール“１”に変化する。従って、図１１に示した実施の形態３によるコンパレータ(ＣＭＰ)３によれば、負荷状態が、超重負荷状態、重負荷状態、中負荷状態、軽負荷状態、超軽負荷状態への変化に応答して、複数のＰチャネルＭＯＳトランジスタ３９１、３９２、３９３、３９ｎが“オール・オン状態”から“オール・オフ状態”に変化する。
【０２９６】
このようにして、図１１に示した実施の形態３によるコンパレータ(ＣＭＰ)３によれば、差動対トランジスタのＰチャネルＭＯＳトランジスタ３１、３２と負荷トランジスタのＮチャネルＭＯＳトランジスタ３３、３４に流れるバイアス電流を多段階で変化することが可能となる。
【０２９７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０２９８】
例えば、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６で、ＰチャネルＭＯＳトランジスタ６１のドレインとＮチャネルＭＯＳトランジスタ６２のドレインとの間に接続された抵抗６３は、図５に示した定電流回路４０や図９に示した定電流回路９８と同様に、定電流回路に置換されることが可能である。この定電流回路への置換によって、軽負荷検出回路(ＬＬＤＥＴ)６による軽負荷と重負荷との判別の精度を向上することが可能である。
【０２９９】
また、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６で、抵抗６３または定電流回路をＮチャネルＭＯＳトランジスタ６２のドレインではなくＰチャネルＭＯＳトランジスタ６１のドレインに接続することによって、容量６４の充電を抵抗６３または定電流回路によって遅延することもできる。しかし、この場合には、ノア論理回路(ＮＯＲ)の出力端子とＰチャネルＭＯＳトランジスタ６１とＮチャネルＭＯＳトランジスタ６２の両ゲートとの間にインバータを１個追加して、インバータ(Ｉｎｖ)６５の出力端子とフリップフロップ(ＦＦ)６６のセット入力端子Ｓとの間にインバータを１個追加するものとする。
【０３００】
また、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６を、２個のカウンタと１個のアンド論理回路(ＡＮＤ)とによって構成することも可能である。２個のカウンタには、リング発振器等から生成されるクロック信号とハイサイドトランジスタＱ１のゲートのハイサイドスイッチ駆動信号ＶG  Ｑ１とローサイドトランジスタＱ２のゲートのローサイドスイッチ駆動信号ＶG  Ｑ２を供給する。すなちわ、２個のカウンタは、２個の駆動信号ＶG  Ｑ１、ＶG  Ｑ２のローレベル期間にクロック信号の個数をカウントするものとなる。従って、スイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２の両トランジスタのオフ期間(Ｔ３)の長短を２個のカウンタはクロック信号のカウント数から判定する。２個のカウンタのカウント数が所定の値を超過する場合には、２個のカウンタの出力端子から生成されるハイレベルの２個のカウント出力信号に応答してアンド論理回路(ＡＮＤ)の出力端子からハイレベルの軽負荷判定信号ＬＬＳＧが生成されることが可能となる。
【０３０１】
更にスイッチ回路１のハイサイドトランジスタＱ１とローサイドトランジスタＱ２は、ＮチャネルパワーＭＯＳトランジスタにのみ限定されるものではない。例えば、両トランジスタＱ１、Ｑ２は、Ｎチャネルの絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ：Insulated Gate Bipolar Transistor)によって構成されることも可能である。良く知られているように、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)は入力部と出力部とに、それぞれ高入力インピーダンスの絶縁ゲートＭＯＳトランジスタ構造と低出力インピーダンスのコレクタ・エミッタ電流経路のバイポーラトランジスタ構造とを有するものである。
【０３０２】
また更に、図３に示した軽負荷検出回路(ＬＬＤＥＴ)６において、インバータ(Ｉｎｖ)６５を高入力スレシュホールドのインバータと低入力スレシュホールドのインバータとし、フリップフロップ(ＦＦ)６６をこの２個のインバータに対応して２個のフリップフロップとし、軽負荷から重負荷までの負荷の程度を２ビットで示す軽負荷検出信号ＬＬＳＧを生成する。
【０３０３】
従って、図１に示したコンスタント・オンタイム(ＣＯＴ)・パルス生成回路４に、第３基準電圧Ｖref3を電圧比較器４３の反転入力端子−に供給する第３スイッチと、第４基準電圧Ｖref4を電圧比較器４３の反転入力端子−に供給する第４スイッチとを追加するものとする。更に、第１インバータ４８は第２インバータ４８とは、２ビットの軽負荷検出信号ＬＬＳＧに応答して第１スイッチと第２スイッチと第３スイッチと第４スイッチの任意の１個のオン状態に制御する４ビット出力信号を生成するデコーダ回路に置換するものとする。この際には、第４基準電圧Ｖref4と第３基準電圧Ｖref3と第２基準電圧Ｖref2と第１基準電圧Ｖref1との間に、Ｖref4＞Ｖref3＞Ｖref2＞Ｖref1＞の関係を設定するものとする。その結果、コンスタント・オンタイム(ＣＯＴ)・パルス生成回路４は、パルス幅に関してＷP4＞ＷP3＞ＷP2＞ＷP1の関係に設定された４個のパルス幅を有するワンショットパルスＰＬＳを生成する。４個のパルス幅のうちでいずれが選択されるかは、２ビットの軽負荷検出信号ＬＬＳＧによって任意に決定することが可能となる。
【０３０４】
その結果、ＤＣ−ＤＣコンバータの不連続モード(ＤＣＭ)の動作は、相違した４本の特性直線を３段階で遷移するものとなり、負荷電流ＩOUTの低下に応答して３段階にスイッチング周波数ｆswを低下できるので、電力変換効率を更に改善することが可能となる。
【０３０５】
また図１に示した実施の形態１のスイッチングレギュレータ方式のＤＣ−ＤＣコンバータを構成するための半導体集積回路ＩＣは、システム・イン・パッケージ(ＳＩＰ)の形態に構成されたハイブリッド型半導体集積回路ＩＣにのみ限定されるものではない。例えば、この半導体集積回路ＩＣは、１個の半導体チップにハイサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ１とローサイドトランジスタを構成するＮチャネルパワーＭＯＳトランジスタＱ２とＣＭＯＳ制御・ドライバユニットとを集積化したモノリシック半導体集積回路で構成されることも可能である。
【符号の説明】
【０３０６】
ＩＣ…半導体集積回路
ＬＯＡＤ…負荷
ＬＰＦ…ローパスフィルタ
Ｌ…インダクタ
Ｃ…容量
ＣBOOT…ブートストラップ容量
１…スイッチ回路
２…駆動制御ユニット
３…コンパレータ(ＣＭＰ)
４…コンスタント・オンタイム(ＣＯＴ)・パルス生成回路
５…逆電流検出回路(ＲＩＤ)
６…軽負荷検出回路(ＬＬＤＥＴ)
７…トリガ回路のフリップフロップ(ＦＦ)
８…アナログ回路
９…基準電圧生成電圧
ＳＷ…スイッチングノード
ＶIN…入力電源電圧
ＶOUT…出力電圧
ＶDD…電源電圧
ＧＮＤ…接地電位
Ｖref…基準電圧
Ｖref1…第１基準電圧
Ｖref2…第２基準電圧
４０…定電流回路
４１…放電スイッチトランジスタ
４２…充電容量
４３…電圧比較器
ＳＬＣＲ…波形スライサ
４４、４５…インバータ
４６…第１スイッチ
４７…第２スイッチ
４８…第１インバータ
４９…第２インバータ
ＣＮＴ−ＦＦ…制御フリップフロップ
ＬＬＳＧ…軽負荷検出信号
ＰＬＳ…ワンショットパルス
ＷP1…幅狭パルス幅
ＷP2…幅広パルス幅
６０…ノア論理回路(ＮＯＲ)
６１…ＰチャネルＭＯＳトランジスタ
６２…ＮチャネルＭＯＳトランジスタ
６３…抵抗
６４…容量
６５…インバータ(Ｉｎｖ)
６６…フリップフロップ(ＦＦ)
ＶG  Ｑ１…ハイサイドスイッチ駆動信号
ＶG  Ｑ２…ローサイドスイッチ駆動信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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