(57)【要約】【課題】データ保持特性が向上される不揮発性メモリ構造を開示する。【解決手段】不揮発性メモリ構造は行方向に配置された第１、第２、および第３のＯＤ領域を有する基板を含む。第１、第２、および第３のＯＤ領域は分離領域によって互いに分離される。分離領域は、第１のＯＤ領域と第２のＯＤ領域との間の第１の介在分離領域、および第２のＯＤ領域と第３のＯＤ領域との間の第２の介在分離領域を含む。第１の選択トランジスタが第１のＯＤ領域上に形成される。フローティングゲートトランジスタが第２のＯＤ領域上に形成される。フローティングゲートトランジスタは第１の選択トランジスタに直列に結合される。フローティングゲートトランジスタは、第２のＯＤ領域と完全に重なり且つ第１および第２の介在分離領域と部分的に重なるフローティングゲートを含む。第２の選択トランジスタが第３のＯＤ領域上にあり、フローティングゲートトランジスタに直列に結合される。【選択図】図１Ａ
2014239205.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に沿って行方向に配置された第１の酸化物画定（ＯＤ）領域、第２のＯＤ領域および第３のＯＤ領域を有する第１の導電型の半導体基板であって、前記第１、第２および第３のＯＤ領域は分離領域により互いに分離され、かつ前記分離領域は、前記第１のＯＤ領域と前記第２のＯＤ領域との間の第１の介在分離領域、および前記第２のＯＤ領域と前記第３のＯＤ領域との間の第２の介在分離領域を備える、半導体基板と、
前記第１のＯＤ領域上の第１の選択トランジスタであって、前記第１の選択トランジスタは第２の方向に沿って延在する選択ゲートを備える、第１の選択トランジスタと、
前記第２のＯＤ領域上のフローティングゲートトランジスタであって、前記フローティングゲートトランジスタは前記第１の選択トランジスタに直列に結合され、かつ前記フローティングゲートトランジスタは、下にある前記第２のＯＤ領域と完全に重なり且つ前記第１および第２の介在分離領域と部分的に重なるフローティングゲートを備える、フローティングゲートトランジスタと、
前記フローティングゲートトランジスタに直列に結合された前記第３のＯＤ領域上の第２の選択トランジスタであって、前記第２の選択トランジスタは前記第２の方向に沿って延在するワード線を備える、第２の選択トランジスタと、
を備える不揮発性メモリ構造。
【請求項２】
前記第１の選択トランジスタは、ソース線に結合された第２の導電型のソースドーピング領域、前記ソースドーピング領域から離間した前記第２の導電型のドレインドーピング領域、前記ソースドーピング領域と前記ドレインドーピング領域との間のチャネル領域、前記チャネル領域を覆う前記選択ゲート、および前記選択ゲートと前記チャネル領域との間のゲート誘電体層をさらに備え、かつ前記フローティングゲートトランジスタは前記ドレインドーピング領域を介して前記第１の選択トランジスタに直列に結合される、請求項１に記載の不揮発性メモリ構造。
【請求項３】
前記フローティングゲートの全周が前記分離領域の真上に配置される、請求項１に記載の不揮発性メモリ構造。
【請求項４】
前記第１の方向は前記第２の方向に実質的に垂直である、請求項１に記載の不揮発性メモリ構造。
【請求項５】
前記第１の介在分離領域を包囲する前記第２の導電型の第１のウェル、および前記第２の介在分離領域を包囲する前記第２の導電型の第２のウェルが前記半導体基板内に設けられ、前記フローティングゲートトランジスタは、前記第２のＯＤ領域内で前記フローティングゲートと部分的に重なり且つ前記第１のＯＤ領域内で前記ドレインドーピング領域と部分的に重なる前記第１のウェルを介して、前記第１の選択トランジスタの前記ドレインドーピング領域に結合される、請求項２に記載の不揮発性メモリ構造。
【請求項６】
前記フローティングゲートトランジスタは、前記第３のＯＤ領域の前記第２の選択トランジスタのソースドーピング領域に、前記第２のＯＤ領域内で前記フローティングゲートと部分的に重なり且つ前記第３のＯＤ領域内で該ソースドーピング領域と部分的に重なる前記第２のウェルを介して結合される、請求項５に記載の不揮発性メモリ構造。
【請求項７】
前記第２の導電型の前記第１のウェルおよび前記第２の導電型の前記第２のウェルは前記フローティングゲートトランジスタのソース／ドレイン領域として作用する、請求項６に記載の不揮発性メモリ構造。
【請求項８】
前記第１のウェルおよび前記第２のウェルは両方ともにウェル状構造であり、かつ前記フローティングゲートの形成前に形成されている、請求項７に記載の不揮発性メモリ構造。
【請求項９】
前記第２の選択トランジスタはビット線に結合されたドレインドーピング領域をさらに備える、請求項６に記載の不揮発性メモリ構造。
【請求項１０】
第４のＯＤ領域および第５のＯＤ領域であって、前記第２のＯＤ領域、前記第４のＯＤ領域、および前記第５のＯＤ領域は前記第２の方向に沿って列方向に配置される、第４のＯＤ領域および第５のＯＤ領域と、
前記第４のＯＤ領域および前記第５のＯＤ領域と完全に重なる前記フローティングゲートの延長部と、
をさらに備える請求項１に記載の不揮発性メモリ構造。
【請求項１１】
前記フローティングゲートの前記延長部は、前記第４のＯＤ領域と重なるカップリングゲート領域および前記第５のＯＤ領域と重なる消去ゲート領域に容量結合される、請求項１０に記載の不揮発性メモリ構造。
【請求項１２】
前記第４のＯＤ領域および前記第５のＯＤ領域は、前記半導体基板の導電型とは反対の導電型を有する単一のイオンウェル領域により包囲される、請求項１０に記載の不揮発性メモリ構造。
【請求項１３】
前記第４のＯＤ領域および前記第５のＯＤ領域はそれぞれ２つの別々の離間したイオンウェル領域により包囲され、前記２つの別々の離間したイオンウェル領域の両方は前記半導体基板の導電型とは反対の導電型を有する、請求項１０に記載の不揮発性メモリ構造。
【請求項１４】
前記カップリングゲート領域は、前記第１の導電型の第３のウェルと前記第２の導電型の第５のウェルとに部分的に重なる前記第４のＯＤ領域により画定され、かつ前記消去ゲート領域は、前記第１の導電型の第４のウェルと前記第２の導電型の前記第５のウェルとに部分的に重なる前記第５のＯＤ領域により画定される、請求項１１に記載の不揮発性メモリ構造。
【請求項１５】
第１の酸化物画定（ＯＤ）領域、第２のＯＤ領域、第３のＯＤ領域、第４のＯＤ領域および第５のＯＤ領域を有する第１の導電型の半導体基板であって、前記第１のＯＤ領域、前記第２のＯＤ領域、および前記第３のＯＤ領域は第１の方向に沿って行方向に配置され、一方前記第２のＯＤ領域、前記第４のＯＤ領域、および前記第５のＯＤ領域は第２の方向に沿って列方向に配置され、前記第１、第２および第３のＯＤ領域は分離領域により互いに分離され、前記分離領域は、前記第１のＯＤ領域と前記第２のＯＤ領域との間の第１の介在分離領域、前記第２のＯＤ領域と前記第３のＯＤ領域との間の第２の介在分離領域、前記第２のＯＤ領域と前記第４のＯＤ領域との間の第３の介在分離領域、および前記第４のＯＤ領域と前記第５のＯＤ領域との間の第４の介在分離領域を備える、半導体基板と、
前記第１のＯＤ領域上の第１の選択トランジスタであって、前記第１の選択トランジスタは前記第２の方向に沿って延在する選択ゲートを備える、第１の選択トランジスタと、
前記第２のＯＤ領域上のフローティングゲートトランジスタであって、前記フローティングゲートトランジスタは前記第１の選択トランジスタに直列に結合され、前記フローティングゲートトランジスタは、下にある前記第２のＯＤ領域、前記第４のＯＤ領域、前記第５のＯＤ領域、前記第３の介在分離領域、および前記第４の介在分離領域と完全に重なり且つ前記第１および第２の介在分離領域と部分的に重なるフローティングゲートを備える、フローティングゲートランジスタと、
前記第４のＯＤ領域に並置される第６のＯＤ領域であって、前記第６のＯＤ領域は前記フローティングゲートと重ならない、第６のＯＤ領域と、
前記第６のＯＤ領域上のワード線に結合された第２の選択トランジスタと、
を備え、
前記フローティングゲートトランジスタは、ビット線に電気的に結合された前記第３のＯＤ領域に形成された前記第１の導電型の高濃度にドープされた領域をさらに備える、
不揮発性メモリ構造。
【請求項１６】
前記第１の選択トランジスタは、ソース線に結合された前記第１の導電型のソースドーピング領域、前記ソースドーピング領域から離間した前記第１の導電型のドレインドーピング領域、前記ソースドーピング領域と前記ドレインドーピング領域との間のチャネル領域、前記チャネル領域を覆う前記選択ゲート、および前記選択ゲートと前記チャネル領域との間のゲート誘電体層をさらに備え、かつ前記フローティングゲートトランジスタは前記ドレインドーピング領域を介して前記第１の選択トランジスタに直列に結合される、請求項１５に記載の不揮発性メモリ構造。
【請求項１７】
前記第２の選択トランジスタは、プログラム線に結合された第２の導電型のソースドーピング領域、前記第４のＯＤ領域と重なる前記第２の導電型のウェルに結合された前記第２の導電型のドレインドーピング領域、前記ソースドーピング領域と前記ドレインドーピング領域との間のチャネル領域、前記チャネル領域を覆う第２の選択ゲート、および前記第２の選択ゲートと前記チャネル領域との間のゲート誘電体層をさらに備える、請求項１５に記載の不揮発性メモリ構造。
【請求項１８】
前記フローティングゲートの全周が前記分離領域の真上に位置する請求項１７に記載の不揮発性メモリ構造。
【請求項１９】
前記第５のＯＤ領域に並置される第７のＯＤ領域と、
前記フローティングゲートの延長部に容量結合される消去ゲート領域と、
をさらに備える請求項１６に記載の不揮発性メモリ構造。
【請求項２０】
前記第１の介在分離領域を包囲する前記第１の導電型の第１のウェル、および前記第２の介在分離領域を包囲する前記第１の導電型の第２のウェルが前記半導体基板内に設けられる、請求項１９に記載の不揮発性メモリ構造。
【請求項２１】
前記消去ゲート領域は、前記第１の導電型の第３のウェルと前記第２の導電型の第４のウェルとに部分的に重なる前記第５のＯＤ領域により画定される、請求項２０に記載の不揮発性メモリ構造。
【請求項２２】
前記消去ゲート領域は、前記第７のＯＤ領域と部分的に重なる前記第１の導電型の前記第３のウェルを介して消去線に結合される、請求項２１に記載の不揮発性メモリ構造。
【請求項２３】
前記フローティングゲートトランジスタのソース／ドレイン領域はウェル状構造を有し、かつ前記フローティングゲートの形成前に形成されている、請求項１５に記載の不揮発性メモリ構造。
【請求項２４】
前記第１のＯＤ領域、前記第２のＯＤ領域、および前記第３のＯＤ領域は第２の導電型の第１のイオンウェルにより包囲され、前記第５のＯＤ領域および前記第７のＯＤ領域は前記第２の導電型の第２のイオンウェル内にある、請求項１９に記載の不揮発性メモリ構造。
【請求項２５】
不揮発性メモリ構造であって、
第１の酸化物画定（ＯＤ）領域、第２のＯＤ領域、第３のＯＤ領域、第４のＯＤ領域および第５のＯＤ領域を有する第１の導電型の半導体基板であって、前記第１、第２および第３のＯＤ領域は分離領域により互いに分離され、前記分離領域は、前記第１のＯＤ領域と前記第２のＯＤ領域との間の第１の介在分離領域、前記第２のＯＤ領域と前記第３のＯＤ領域との間の第２の介在分離領域、前記第２のＯＤ領域と前記第４のＯＤ領域との間の第３の介在分離領域、および前記第４のＯＤ領域と前記第５のＯＤ領域との間の第４の介在分離領域を備える、半導体基板と、
下にある前記第２のＯＤ領域と前記フローティングゲートトランジスタのソース／ドレインとして機能するウェル状構造とに完全に重なるフローティングゲートを備えた、前記第２のＯＤ領域のフローティングゲートトランジスタであって、前記フローティングゲートは、前記第４のＯＤ領域と前記第５のＯＤ領域とに完全に重なる延長部をさらに備える、フローティングゲートトランジスタと、
前記半導体基板のカップリングゲート領域であって、前記カップリングゲート領域は、前記第４のＯＤ領域と重なり、かつ前記フローティングゲートの前記延長部に容量結合される、カップリングゲート領域と、
前記半導体基板の消去ゲート領域であって、前記消去ゲート領域は、前記第５のＯＤ領域と重なり、かつ前記フローティングゲートの前記延長部に容量結合される、消去ゲート領域と、
を備え、
前記フローティングゲートの全周が前記分離領域の真上に配置される、
不揮発性メモリ構造。
【請求項２６】
前記第１のＯＤ領域上の第１の選択トランジスタであって、選択ゲートを備える第１の選択トランジスタ、をさらに備え、
前記フローティングゲートトランジスタは前記第１の選択トランジスタに直列に結合される、
請求項２５に記載の不揮発性メモリ構造。
【請求項２７】
前記第４のＯＤ領域に並置される第６のＯＤ領域であって、前記フローティングゲートと重ならない第６のＯＤ領域と、
前記第６のＯＤ領域上のワード線に結合された第２の選択トランジスタと、
をさらに備える請求項２６に記載の不揮発性メモリ構造。
【請求項２８】
前記第３のＯＤ領域上の、前記フローティングゲートトランジスタに直列に結合された第２の選択トランジスタであって、第２の選択ゲートを備える第２の選択トランジスタ、をさらに備える請求項２６に記載の不揮発性メモリ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願への相互参照
本出願は２０１３年６月７日に出願された米国仮出願第６１／８３２，１５２号からの優先権を主張し、その全体が参照により本明細書に組み込まれる。
【０００２】
本発明は一般に不揮発性メモリデバイスの分野に関する。特に、本発明は改良されたデータ保持を有する不揮発性メモリ構造に関する。
【背景技術】
【０００３】
不揮発性メモリ（ＮＶＭ）は電力がそのメモリブロックに供給されていない場合であっても保存した情報を保持するメモリの一種である。いくつかの例としては磁気デバイス、光学ディスク、フラッシュメモリ、および他の半導体ベースのメモリトポロジを含む。プログラミング回数の制限により、不揮発性メモリデバイスはマルチタイムプログラマブル（ＭＴＰ）メモリおよびワンタイムプログラマブル（ＯＴＰ）メモリに分類される。ＭＴＰはマルチ読み出し可能およびマルチ書き込み可能である。例えば、ＥＥＰＲＯＭおよびフラッシュメモリは意図的にプログラミング、消去、読み出しなどのような様々な動作をサポートするためにいくつかの対応する電気回路を備えている。ＯＴＰは単にプログラミングおよび読み出し機能を有する電気回路で完全に機能する。消去動作をするための電気回路は必要ない。したがって、製造手順およびコストを最小限にするためにＯＴＰの電気回路はＭＴＰのものよりはるかに単純である。
【０００４】
ＭＴＰメモリユニットおよびＯＴＰメモリユニットは同様の積層構造を共有する。構造的に言えば、現在のフローティングゲートＮＶＭは二層ポリシリコン不揮発性メモリおよび単層ポリシリコン不揮発性メモリに分類される。二層ポリシリコン不揮発性メモリでは、通常、電荷の蓄積のためのフローティングゲート、絶縁層（例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ複合層）、およびデータのアクセスを制御するための制御ゲートを備える。メモリユニットの動作は電気容量の原理に基づいており、すなわち、データ状態「０」および「１」を決定するためメモリユニットの閾値電圧を変化させるようにフローティングゲートに誘導電荷が格納される。単層ポリシリコン不揮発性メモリは通常のＣＭＯＳプロセスに適合するので、例えば組み込みメモリ、混合モード回路内の組み込み不揮発性メモリおよびマイクロコントローラ（システムオンチップ、ＳＯＣ等）の分野で通常適用される。
【０００５】
先進的なノードの検討のために、メモリセルユニットの寸法およびトンネル酸化膜が縮小し続けるにつれ、フローティングゲートからのデータ保持損失または電荷漏洩はますます深刻な問題として立ちはだかっている。したがって、不揮発性メモリのデータ保持特性を改善することがこの業界では強く求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の１つの目的は、標準ＣＭＯＳロジックプロセスにも適合する、改良されたデータ保持を有する改善された不揮発性メモリ構造を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、不揮発性メモリ構造は、第１の方向に沿って行方向に配置された第１の酸化物画定（ＯＤ）領域、第２のＯＤ領域および第３のＯＤ領域を有する第１の導電型の半導体基板を含み、第１、第２、および第３のＯＤ領域は分離領域により互いに分離され、分離領域は、第１のＯＤ領域と第２のＯＤ領域との間の第１の介在分離領域、および第２のＯＤ領域と第３のＯＤ領域との間の第２の介在分離領域を備える。第１の選択トランジスタが第１のＯＤ領域に配置される。第１の選択トランジスタは、第２の方向に沿って延在する選択ゲートを備える。フローティングゲートトランジスタが第２のＯＤ領域に配置される。フローティングゲートトランジスタは第１の選択トランジスタに直列に結合され、フローティングゲートトランジスタは、下にある第２のＯＤ領域と完全に重なり且つ第１および第２の介在分離領域と部分的に重なるフローティングゲートを備える。フローティングゲートトランジスタに直列に結合された第２の選択トランジスタが第３のＯＤ領域に配置される。第２の選択トランジスタは第２の方向に沿って延在するワード線を備える。
【０００８】
本発明の一実施形態によれば、不揮発性メモリ構造は、第１の酸化物画定（ＯＤ）領域、第２のＯＤ領域、第３のＯＤ領域、第４のＯＤ領域および第５のＯＤ領域を有する第１の導電型の半導体基板を含み、第１のＯＤ領域、第２のＯＤ領域、および第３のＯＤ領域は第１の方向に沿って行方向に配列され、一方第２のＯＤ領域、第４のＯＤ領域、および第５のＯＤ領域は第２の方向に沿って列方向に配列され、第１、第２および第３のＯＤ領域は分離領域により互いに分離され、かつ分離領域は、第１のＯＤ領域と第２のＯＤ領域との間の第１の介在分離領域、第２のＯＤ領域と第３のＯＤ領域との間の第２の介在分離領域、第２のＯＤ領域と第４のＯＤ領域との間の第３の介在分離領域、および第４のＯＤ領域と第５のＯＤ領域との間の第４の介在分離領域を備える。第１の選択トランジスタが第１のＯＤ領域に配置される。第１の選択トランジスタは第２の方向に沿って延在する選択ゲートを備える。フローティングゲートトランジスタが第２のＯＤ領域に配置される。フローティングゲートトランジスタは第１の選択トランジスタに直列に結合され、フローティングゲートトランジスタは、下にある第２のＯＤ領域、第４のＯＤ領域、第５のＯＤ領域、第３の介在分離領域および第４の介在分離領域と完全に重なり且つ第１および第２の介在分離領域と部分的に重なるフローティングゲートを備える。第６のＯＤ領域が第４のＯＤ領域に並置される。第６のＯＤ領域はフローティングゲートと重ならない。ワード線に結合される第２の選択トランジスタが第６のＯＤ領域に配置される。
【０００９】
本発明のこれらおよび他の目的が様々な図および図面に示されている好ましい実施形態の以下の詳細な説明を読んだ後に当業者に明らかになることは間違いないであろう。
【００１０】
添付の図面は実施形態のさらなる理解を提供するために含まれ、かつ本明細書に組み込まれその一部を構成する。図面は実施形態のいくつかを例示し、説明と共に、それらの原理を説明するのに役立つ。
【図面の簡単な説明】
【００１１】
【図１Ａ】本発明の一実施形態による、単層ポリシリコン不揮発性メモリセルユニットのレイアウトの概略平面図である。
【００１２】
【図１Ｂ】、図１Ａの線Ｉ−Ｉ’に沿った概略断面図である。
【００１３】
【図１Ｃ】図１Ａの線ＩＩ−ＩＩ’に沿った概略断面図である。
【００１４】
【図２Ａ】図１Ａに記載のメモリセルユニットの等価回路を示す。
【図２Ｂ】図１Ａに記載のメモリセルユニットのプログラミング（ＰＧＭ）、読み出し（ＲＥＡＤ）または消去（ＥＲＳ）の動作のための例示的な動作条件を示す。
【００１５】
【図３Ａ】本発明の別の実施形態による単層ポリシリコン不揮発性メモリセルユニットを例証する概略図であり、不揮発性メモリセルユニットのレイアウトの概略平面図である。
【図３Ｂ】本発明の別の実施形態による単層ポリシリコン不揮発性メモリセルユニットを例証する概略図であり、図３Ａの線Ｉ−Ｉ’に沿った概略断面図である。
【図３Ｃ】本発明の別の実施形態による単層ポリシリコン不揮発性メモリセルユニットを例証する概略図であり、図３Ａの線ＩＩ−ＩＩ’に沿った概略断面図である。
【図３Ｄ】本発明の別の実施形態による単層ポリシリコン不揮発性メモリセルユニットを例証する概略図であり、図３Ａの線ＩＩＩ−ＩＩＩ’に沿った概略断面図である。
【図３Ｅ】本発明の別の実施形態による単層ポリシリコン不揮発性メモリセルユニットを例証する概略図であり、図３Ａの線ＩＶ−ＩＶ’に沿った概略断面図である。
【００１６】
【図４Ａ】図３Ａに記載のメモリセルユニットの等価回路を示す。
【図４Ｂ】図３Ａに記載のメモリセルユニットのプログラミング（ＰＧＭ）、読み出し（ＲＥＡＤ）または消去（ＥＲＳ）動作のための例示的な動作条件を示す。
【００１７】
すべての図は概略的であることに留意すべきである。図面の部分ぶぶんの相対的な寸法および比率は、明確さおよび簡便さのために、サイズが誇張または縮小されている。変更されたおよび異なる実施形態の対応するまたは同様の特徴を参照するために、概して同じ参照符号が使用される。
【発明を実施するための形態】
【００１８】
以下の説明において、多数の特定の詳細が本発明の完全な理解を提供するために提示される。しかしながら、本発明はこれら特定の詳細なしに実施されてもよいことが当業者には明らかである。さらに、いくつかのシステム構成およびプロセスステップは、当業者に周知のはずであるので、詳細には開示されていない。他の実施形態が利用されてもよく、構造的、論理的、および電気的な変更が本発明の範囲から逸脱することなく行われてもよい。
【００１９】
同様に、装置の実施形態を示している図面は準概略的であり、縮尺通りではなくいくつかの寸法はプレゼンテーションを明確にするために図中で誇張されている。また、複数の実施形態が共通のいくつかの機能、同様または類似の特徴を有するように開示されかつ記載されている場合には、その例示および説明を容易にするために同じ参照番号で通常説明されている。
【００２０】
図１Ａ〜図１Ｃは、本発明の一実施形態による単層ポリシリコン不揮発性メモリセルユニットを例証する概略図である。例証される不揮発性メモリセルユニットはマルチタイムプログラマブル（ＭＴＰ）メモリユニットとして機能し得る。図１Ａに示すように、不揮発性メモリセルユニット１は第１の方向（基準ｘ軸）に沿って行方向に配置されかつ整列された３つの離間した酸化物画定（ＯＤ）領域を備える。３つの離間したＯＤ領域は第１のＯＤ領域１０ａ、第２のＯＤ領域１０ｂ、および第３のＯＤ領域１０ｃであり、Ｐ型ドープされたシリコン基板等の半導体基板１００の主表面に埋め込まれた分離領域１１により画定される。第２のＯＤ領域１０ｂは第１のＯＤ領域１０ａと第３のＯＤ領域１０ｃとの間に位置する。実施形態によれば、分離領域１１はシャロートレンチアイソレーション（ＳＴＩ）領域であってもよいが、これに限定されるべきではない。実施形態によれば、分離領域１１は論理回路内のＰＭＯＳまたはＮＭＯＳトランジスタなどの論理回路素子と同時に製造することができる。しかしながら、いくつかの場合では分離領域１１は論理回路素子とは別個に製造することができることを理解すべきである。図１Ａおよび図１Ｂに示すように、実施形態によれば、分離領域１１は、第１のＯＤ領域１０ａと第２のＯＤ領域１０ｂとの間に挿入された第１の介在分離領域１１ａ、および第２のＯＤ領域１０ｂと第３のＯＤ領域１０ｃとの間に挿入された第２の介在分離領域１１ｂを含む。
【００２１】
選択トランジスタ２０が第１のＯＤ領域１０ａ上に直接形成され得る。実施形態によれば、選択トランジスタ２０はＮＭＯＳトランジスタであり、Ｐ型領域１０２内のソースドーピング領域２０２（ソース線ＳＬに結合される）、ソースドーピング領域２０２から離間したドレインドーピング領域２０４、ソースドーピング領域２０２とドレインドーピング領域２０４との間の半導体基板１００の主表面近傍のチャネル領域２１０、チャネル領域２１０に重なる選択ゲート（ＳＧ）２２０、および選択ゲート２２０とチャネル領域２１０との間のゲート誘電体層２３０を備える。シリコン窒化物スペーサ等の側壁スペーサ２４２が選択ゲート２２０の側壁に設けられてもよい。シリコン酸化物ライナー等のライナー層２４４が側壁スペーサ２４２と選択ゲート２２０の側壁との間に挿入されてもよい。さらに、ライトリードープトドレイン（ＬＤＤ）領域２０２ａおよび２０４ａがＰ型領域１０２内に設けられてもよく、側壁スペーサ２４２の下方に直接位置してもよい。図１Ａの中で最も良く見て取れるように、直線状の選択ゲートは第２の方向（基準ｙ軸）に沿って延在している。
【００２２】
さらに図１Ａおよび図１Ｂを参照すると、フローティングゲートトランジスタ３０が第２のＯＤ領域１０ｂ上に直接形成される。フローティングゲートトランジスタ３０はドレインドーピング領域２０４を介して選択トランジスタ２０に結合される。すなわち、ドレインドーピング領域２０４はフローティングゲートトランジスタ３０および選択トランジスタ２０により共通に共有されており、これにより２つの直列接続されたトランジスタ、この場合、２つの直列接続されたＮＭＯＳトランジスタを形成する。フローティングゲートトランジスタ３０は第２のＯＤ領域１０ｂ上に重なるフローティングゲート（ＦＧ）３２０を備える。側壁スペーサ３４２およびライナー層３４４がフローティングゲート（ＦＧ）３２０の側壁に設けられてもよい。フローティングゲート３２０の側壁および側壁スペーサ３４２が分離領域１１の上方に直接位置していること、および上方から見た時に側壁および側壁スペーサ３４２がＯＤ領域のいずれにも重ならないことが本発明の特徴の一つである。換言すれば、フローティングゲートの全周が分離領域の真上に配置される。これにより、フローティングゲート３２０からのデータ保持損失やリーク電流を大幅に低減することができる。
【００２３】
プログラミング動作のための第２の選択トランジスタ４０が第３のＯＤ領域１０ｃ上に直接設けられる。第２の選択トランジスタ４０はＮＭＯＳトランジスタであってもよく、Ｐ型領域１０６内のソースドーピング領域４０２、ソースドーピング領域４０２から離間したドレインドーピング領域４０４（ビット線ＢＬに結合される）、ソースドーピング領域４０２とドレインドーピング領域４０４との間の半導体基板１００の主表面近傍のチャネル領域４１０、チャネル領域４１０を覆うゲート４２０、および選択ゲート４２０とチャネル領域４１０との間のゲート誘電体層４３０を備える。シリコン窒化物スペーサ等の一対の側壁スペーサ４４２がゲート４２０の反対側の側壁に設けられてもよい。シリコン酸化物ライナー等のライナー層４４４が側壁スペーサ４４２とゲート４２０の側壁との間に挿入されてもよい。さらに、ＬＤＤ領域４０２ａおよび４０４ａがＰ型領域１０６内に設けられてもよく、側壁スペーサ４４２の真下に位置し得る。直線状のゲート４２０は第２の方向（基準ｙ軸）に沿って延在している。トランジスタ４０はソースドーピング領域４０２を介してフローティングゲートトランジスタ３０に直列接続され、これにより行方向に３つの直列接続されたトランジスタ２０、３０および４０を形成する。
【００２４】
図１Ｂに示すように、第１のＮ型領域１０３が半導体基板１００に形成される。第１のＮ型領域１０３は第１の介在分離領域１１ａを包囲する。フローティングゲートトランジスタ３０は、第２のＯＤ領域１０ｂ内でフローティングゲート３２０と部分的に重なり且つ第１のＯＤ領域１０ａ内でドレインドーピング領域２０４と部分的に重なる第１のＮ型領域１０３を介して、選択トランジスタ２０のドレインドーピング領域２０４に結合される。第１のＮ型領域１０３とフローティングゲート３２０との間の重なり領域は領域１０３ａとして示される。同様に、第２のＮ型領域１０５が第２の介在分離領域１１ｂを包囲するように半導体基板１００に形成される。フローティングゲートトランジスタ３０は、第２のＯＤ領域１０ｂ内でフローティングゲート３２０と部分的に重なり且つ第３のＯＤ領域１０ｃ内でドレインドーピング領域４０２と部分的に重なる第２のＮ型領域１０５を介して、第３のＯＤ領域１０ｃ内のドレインドーピング領域４０２に結合される。第２のＮ型領域１０５とフローティングゲート３２０との間の重なり領域は領域１０５ａとして示される。Ｐ型領域またはＰウェル（ＰＷ）１０４が重なり領域１０３ａと１０５ａとの間に設けられ、フローティングゲート３２０の真下に存する。フローティングゲートチャネル３１０がＰ型領域１０４内で重なり領域１０３ａと１０５ａとの間に画定され得る。フローティングゲート誘電体層３３０が半導体基板１００の主表面とフローティングゲート３２０との間に設けられる。重なり領域１０３ａおよび１０５ａはフローティングゲートトランジスタ３０のソース／ドレイン領域であり、Ｎ／Ｐ型ウェルのような構造であってもよく、フローティングゲート３２０の形成前にウェル注入プロセスの段階で形成され得る。
【００２５】
図１Ａおよび図１Ｃに示すように、メモリセルユニット１はまた第４のＯＤ領域１０ｄ、および第５のＯＤ領域１０ｅを備えていてもよい。第２のＯＤ領域１０ｂ、第４のＯＤ領域１０ｄ、および第５のＯＤ領域１０ｅは第２の方向（基準ｙ軸）に沿って列方向に配置され得る。実施形態によれば、分離領域１１はさらに、第２のＯＤ領域１０ｂと第４のＯＤ領域１０ｄとの間の第３の介在分離領域１１ｃ、および第４のＯＤ領域１０ｄと第５のＯＤ領域１０ｅとの間の第４の介在分離領域１１ｄを含む。
【００２６】
フローティングゲート３２０は、上方から見た時に側壁および側壁スペーサ３４２がＯＤ領域のいずれとも重ならないように、下にある第４のＯＤ領域１０ｄ、および第５のＯＤ領域１０ｅと完全に重なるように第２の方向に沿って延在する延長部３２１を含む。フローティングゲート３２０の延長部３２１は、Ｐ型領域ＰＷ２を備えるカップリングゲート領域５０５、およびＰ型領域ＰＷ１を備える第５のＯＤ領域１０ｅにより画定される消去ゲート領域５０３と容量結合される。Ｐ型領域ＰＷ２は第４のＯＤ領域１０ｄと部分的に重なる。Ｐ型領域ＰＷ１は第５のＯＤ領域１０ｅと部分的に重なる。第４のＯＤ領域１０ｄおよび第５のＯＤ領域１０ｅの両方は、ＰＷ１およびＰＷ２と隣接するＮウェル５０２と部分的に重なる。第４のＯＤ領域１０ｄ、第５のＯＤ領域１０ｅ、消去ゲート領域５０３、およびカップリングゲート領域５０５はディープＮウェル５１０内に形成されてもよく、またはＮ型埋込層（ＮＢＬ）領域の上方に直接形成されてもよい。ディープＮウェル５１０の機能は半導体基板１００をＰ型領域ＰＷ１およびＰＷ２から分離することである。実施形態によれば、カップリングゲート領域５０５は消去ゲート領域５０３の表面積よりも大きい表面積を有していてもよい。
【００２７】
別の実施形態では、消去ゲート領域５０３の位置および結合ゲート領域５０５の位置は互いに入れ替えられてもよい。例えば、消去ゲート領域５０３は第４のＯＤ領域１０ｄ内にあってもよく、一方カップリングゲート領域５０５は第５のＯＤ領域１０ｅ内にあってもよい。さらに、消去ゲート領域５０３およびカップリングゲート領域５０５は別の実施形態では異なる別々のディープＮウェル内に形成されてもよい。同様に、第４のＯＤ領域１０ｄおよび第５のＯＤ領域１０ｅは２つの別個の離間したディープＮウェルに包囲されてもよい。別の実施形態では拡張されたフローティングゲート部の下方に３つ以上のカップリングゲート、消去ゲート、およびディープＮウェルが存することができる。
【００２８】
一例として、フローティングゲート３２０は矩形の形状を有していてもよく、４つの直線状側縁３２０ａ、３２０ｂ、３２０ｃ、および３２０ｄを有していてもよい。フローティングゲートの形状は例示目的のみのためであることを理解すべきである。側壁スペーサ３４２およびライナー層３４４は４つの直線状側縁３２０ａ、３２０ｂ、３２０ｃ、および３２０ｄに沿って形成され得る。実施形態によれば、フローティングゲート３２０は下にある第２のＯＤ領域１０ｂ、第４のＯＤ領域１０ｄ、および第５のＯＤ領域１０ｅに完全に重なり、かつ第１および第２の介在分離領域１１ａ、１１ｂと部分的に重なる。側縁および側壁スペーサ３４２は上方から見た時にＯＤ領域のいずれとも重ならない。例えば、フローティングゲート３２０の２つの向い合う側縁３２０ａおよび３２０ｂはそれぞれ第１および第２の介在分離領域１１ａおよび１１ｂの真上に位置している。フローティングゲート３２０および第１および第２の介在分離領域１１ａおよび１１ｂとの間の重なり領域の寸法は調整可能であり、かつ最適化されてもよい。
【００２９】
図２Ａおよび図２Ｂは、図１Ａに示すメモリセルユニットの等価回路およびプログラミング（ＰＧＭ）、読み出し（ＲＥＡＤ）または消去（ＥＲＳ）動作をするための例示的な動作条件を示す。図２Ａおよび図２Ｂに示すように、ＰＧＭ動作中には、基板（ＰＳｕｂ）１００、選択ゲート（ＳＧ）２２０、ソースドーピング領域２０２に結合されたソース線（ＳＬ）、およびドレインドーピング領域４０４に結合されたビット線（ＢＬ）に接地電圧ＶＳＳが供給される。ワード線（ＷＬ）４２０に電圧源ＶＤＤが供給される。Ｐ型領域ＰＷ２に結合された制御線（ＣＬ）とＰ型領域ＰＷ１およびＤＮＷに結合された消去線（ＥＬ）との両方に第２の電圧源ＶＰＰが供給される。
【００３０】
ＥＲＳ動作中には、基板（ＰＳｕｂ）１００、選択ゲート（ＳＧ）２２０、ソースドーピング領域２０２に結合されたソース線（ＳＬ）、およびドレインドーピング領域４０４に結合されたビット線（ＢＬ）に接地電圧ＶＳＳが供給される。ワード線（ＷＬ）４２０に電圧源ＶＤＤが供給される。Ｐ型領域ＰＷ２に結合された制御線（ＣＬ）に接地電圧ＶＳＳが供給される。Ｐ型領域ＰＷ１およびＤＮＷに結合された消去線（ＥＬ）に第２の電圧源ＶＰＰが供給される。
【００３１】
ＲＥＡＤ動作中には、基板（ＰＳｕｂ）１００およびソースドーピング領域２０２に結合されたソース線（ＳＬ）に接地電圧ＶＳＳが供給される。ドレインドーピング領域４０４に結合されたビット線（ＢＬ）にビット線電圧ＶＢＬが供給される。選択ゲート（ＳＧ）２２０およびワード線（ＷＬ）４２０に電圧源ＶＤＤが供給される。Ｐ型領域ＰＷ２に結合された制御線（ＣＬ）とＰ型領域ＰＷ１およびＤＮＷに結合された消去線（ＥＬ）との両方に読み出し電圧ＶＲＤが供給される。
【００３２】
図２Ｂは、図１Ａに示すメモリセルユニットのバイアス条件を示す。第２の電圧源ＶＰＰの大きさは電圧源ＶＤＤ、ビット線電圧ＶＢＬおよび読み出し電圧ＶＲＤの大きさよりも大きいことに留意すべきである。
【００３３】
データアクセスパスは、Ｎ／Ｐ型ウェル状抵抗（１０３／１０５）またはＬＤＭＯＳ（横方向拡散金属酸化膜半導体）構造を介して片側でフローティングゲート３２０に電気的に接続される電荷検出トランジスタとして機能する２つの選択トランジスタ（２０／４０）を含む。
【００３４】
図３Ａ〜図３Ｅは、本発明の別の実施形態による種々の断面における単層ポリシリコン不揮発性メモリセルユニットを例証する概略図であり、同様の参照符号は同様の要素、層または領域を示す。例証される不揮発性メモリセルユニットはＭＴＰメモリユニットとして機能し得る。図３Ａに示すように、同様に、不揮発性メモリセルユニット２は第１の方向（基準ｘ軸）に沿って行方向に配置されかつ整列した３つの離間した酸化物画定（ＯＤ）領域を備える。３つの離間したＯＤ領域は第１のＯＤ領域１０ａ、第２のＯＤ領域１０ｂ、および第３のＯＤ領域１０ｃであり、Ｐ型ドープされたシリコン基板等の半導体基板１００の主表面に埋め込まれた分離領域１１により画定される。第２のＯＤ領域１０ｂは第１のＯＤ領域１０ａと第３のＯＤ領域１０ｃとの間に位置する。実施形態によれば、分離領域１１はシャロートレンチアイソレーション領域であってもよいが、これに限定されるものではない。実施形態によれば、分離領域１１は論理回路内のＰＭＯＳまたはＮＭＯＳトランジスタ等の論理回路素子と同時に製造されてもよい。しかしながら、いくつかの場合には分離領域１１は論理回路素子とは別個に製造することができることを理解すべきである。
【００３５】
図３Ａおよび図３Ｂに示すように、実施形態によれば、分離領域１１は第１のＯＤ領域１０ａと第２のＯＤ領域１０ｂとの間に挿入される第１の介在分離領域１１ａ、および第２のＯＤ領域１０ｂと第３のＯＤ領域１０ｃとの間に挿入される第２の介在分離領域１１ｂを含む。第１のＯＤ領域１０ａ、第２のＯＤ領域１０ｂ、および第３のＯＤ領域１０ｃは、Ｎ型領域（ＮＷ）５０２ａ内に配置され得る。ディープＮウェル５１０ａがＮ型領域５０２ａの下方の半導体基板１００内に設けられてもよい。
【００３６】
選択トランジスタ２０が第１のＯＤ領域１０ａ上に直接形成され得る。実施形態によれば、選択トランジスタ２０はＰＭＯＳトランジスタであってもよく、かつソースドーピング領域２０２（ソース線ＳＬに接続される）、ソースドーピング領域２０２から離間したドレインドーピング領域２０４、ソースドーピング領域２０２とドレインドーピング領域２０４との間のチャネル領域２１０、チャネル領域２１０を覆う選択ゲート２２０、および選択ゲート２２０とチャネル領域２１０との間のゲート誘電体層２３０を備える。シリコン窒化物スペーサ等の側壁スペーサ２４２が選択ゲート２２０の側壁に設けられてもよい。シリコン酸化物ライナー等のライナー層２４４が側壁スペーサ２４２と選択ゲート２２０の側壁との間に挿入されてもよい。さらに、ＬＤＤ領域２０２ａおよび２０４ａがＮ型領域５０２ａ内に設けられてもよく、かつ側壁スペーサ２４２の下方に直接位置してもよい。
【００３７】
さらに図３Ａおよび図３Ｂを参照すると、フローティングゲートトランジスタ３０が第２のＯＤ領域１０ｂ上に直接形成される。フローティングゲートトランジスタ３０はドレインドーピング領域２０４を介して選択トランジスタ２０に接続される。すなわち、ドレインドーピング領域２０４はフローティングゲートトランジスタ３０および選択トランジスタ２０により共通に共有されており、これにより、２つの直列接続されたトランジスタ、この場合２つの直列接続されたＰＭＯＳトランジスタを形成する。フローティングゲートトランジスタ３０は第２のＯＤ領域１０ｂを覆うフローティングゲート３２０を備える。側壁スペーサ３４２およびライナー層３４４がフローティングゲート３２０の側壁に設けられてもよい。フローティングゲート３２０の側壁および側壁スペーサ３４２が分離領域１１の上方に直接位置すること、および上方から見た時に側壁および側壁スペーサ３４２がＯＤ領域のいずれとも重ならないことが本発明の特徴の一つである。換言すれば、フローティングゲートの全周が分離領域の真上に配置される。これにより、フローティングゲート３２０からのデータ保持損失またはリーク電流を大幅に低減することができる。第３のＯＤ領域１０ｃ内に、Ｐ＋ドープ領域等のビット線コンタクトドーピング領域６０２が設けられる。ビット線コンタクトドーピング領域６０２はビット線（ＢＬ）に電気的に接続される。
【００３８】
図３Ｂに示すように、第１のＰ型領域ＰＷ１がディープＮウェル５１０ａ内に形成される。第１のＰ型領域ＰＷ１は第１の介在分離領域１１ａを包囲する。フローティングゲートトランジスタ３０は、第２のＯＤ領域１０ｂ内でフローティングゲート３２０と部分的に重なり且つ第１のＯＤ領域１０ａ内でドレインドーピング領域２０４と部分的に重なる第１のＰ型領域ＰＷ１を介して、選択トランジスタ２０のドレインドーピング領域２０４に結合される。第１のＰ型領域ＰＷ１とフローティングゲート３２０との間の重なり領域は領域６０３ａとして示される。同様に、第２のＰ型領域ＰＷ２が第２の介在分離領域１１ｂおよび第３のＯＤ領域１０ｃを包囲するようにディープＮウェル５１０ａ内に形成される。フローティングゲートトランジスタ３０は第２のＰ型領域ＰＷ２を介して第３のＯＤ領域１０ｃ内のビット線コンタクトドーピング領域６０２に結合される。第２のＰ型領域ＰＷ２は第２のＯＤ領域１０ｂ内でフローティングゲート３２０と部分的に重なり、かつ第３のＯＤ領域１０ｃ内でビット線コンタクトドーピング領域６０２と重なる。第２のＰ型領域ＰＷ２とフローティングゲート３２０との間の重なり領域は領域６０５ａとして示される。フローティングゲートチャネル３１０が重なり領域６０３ａと６０５ａとの間に画定され得る。フローティングゲート誘電体層３３０がフローティングゲート３２０の下方に設けられる。重なり領域６０３ａおよび６０５ａはフローティングゲートトランジスタ３０のソース／ドレイン領域であり、Ｎ／Ｐ型ウェルのような構造であってもよく、フローティングゲート３２０の形成前にウェル注入プロセスの段階で形成され得る。
【００３９】
メモリセルユニット２はまた第４のＯＤ領域１０ｄ、および第５のＯＤ領域１０ｅを備える。第２のＯＤ領域１０ｂ、第４のＯＤ領域１０ｄ、および第５のＯＤ領域１０ｅは第２の方向（基準ｙ軸）に沿って列方向に配置され得る。実施形態によれば、分離領域１１はさらに、第２のＯＤ領域１０ｂと第４のＯＤ領域１０ｄとの間の第３の介在分離領域１１ｃ、および第４のＯＤ領域１０ｄと第５のＯＤ領域１０ｅとの間の第４の介在分離領域１１ｄを含み得る。第６のＯＤ領域１０ｆが第４のＯＤ領域１０ｄに並置されかつ近接している。第７のＯＤ領域１０ｇが第５のＯＤ領域１０ｅに並置されかつ近接している。実施形態によれば、分離領域１１はさらに、第４のＯＤ領域１０ｄと第６のＯＤ領域１０ｆとの間の第５の介在分離領域１１ｅ、および第５のＯＤ領域１０ｅと第７のＯＤ領域１０ｇとの間の第６の介在分離領域１１ｆを含み得る。
【００４０】
同様に、フローティングゲート３２０は、上方から見た時に側壁および側壁スペーサ３４２がＯＤ領域のいずれとも重ならないように、下にある第４のＯＤ領域１０ｄおよび第５のＯＤ領域１０ｅと完全に重なるように第２の方向に沿って延在する延長部３２１を含み得る。フローティングゲート３２０の延長部３２１はＰ型領域ＰＷ３を含む消去ゲート領域６０７に容量結合される。Ｐ型領域ＰＷ３はＮ型領域（ＮＷ）５０２ｂ内に配置される。ディープＮウェル５１０ｂがＮ型領域５０２ｂの下方の半導体基板１００内に設けられてもよい。ディープＮウェル５１０ｂはディープＮウェル５１０ａから離間される。Ｐ型領域ＰＷ３は第５のＯＤ領域１０ｅおよび第７のＯＤ部１０ｇと部分的に重なり、かつＰ型領域ＰＷ３は第６の介在分離領域１１ｆを包囲する。フローティングゲート３２０の延長部３２１とＰ型領域ＰＷ３との間の重なり領域は６０７ａとして示される。第７のＯＤ領域１０ｇは消去線（ＥＬ）に結合される。
【００４１】
図３Ｅ、および図３Ａも簡単に参照すると、プログラミング動作のための第２の選択トランジスタ４０が第６のＯＤ領域１０ｆ上に直接設けられる。第２の選択トランジスタ４０はＮＭＯＳトランジスタであってもよく、かつ基板１００内のドレインドーピング領域４０２’、ドレインドーピング領域４０２’から離間したソースドーピング領域４０４’（プログラム線ＰＬに結合される）、ドレインドーピング領域４０２’とソースドーピング領域４０４’との間の半導体基板１００の主表面近傍のチャネル領域、およびチャネル領域を覆う第２の選択ゲート（ワード線に結合される）４２０を備える。直線状のゲート４２０は第２の方向（すなわち、図３Ａ中の基準ｙ軸）に沿って延在している。第２の選択トランジスタ４０は、ドレインドーピング領域４０２’とドレインドーピング領域４０２’と部分的に重なるＮウェル７０２とを介してフローティングゲートトランジスタ３０に結合される。図３Ｅに示すように、ドレインドーピング領域４０２’はＮウェル７０２に結合される。
【００４２】
図３Ａに示すように、簡潔に、不揮発性メモリセルユニット２は、読み出し動作のための第１の行内の第１、第２および第３のＯＤ領域（フローティングゲートトランジスタ３０および選択トランジスタ２０を含む）、プログラム動作のための第２の行内の第４および第６のＯＤ領域（トランジスタ４０を含む）、および消去動作のための第３の行内の第５および第７のＯＤ領域を備えた３行構成を有する。
【００４３】
図４Ａおよび図４Ｂは、図３Ａに示すメモリセルユニットの等価回路およびプログラミング（ＰＧＭ）、読み出し（ＲＥＡＤ）または消去（ＥＲＳ）動作のための例示的な動作条件を示す。図４Ａおよび図４Ｂに示すように、ＰＧＭ動作中には、基板（ＰＳｕｂ）１００およびプログラム線（ＰＬ）は接地電圧ＶＳＳに結合される。ソース線（ＳＬ）および消去線（ＥＬ）は第２の電圧源ＶＰＰに結合される。ビット線（ＢＬ）はフローティングされる。選択ゲート（ＳＧ）２２０およびワード線（ＷＬ）４２０には電圧源ＶＤＤが供給される。
【００４４】
ＥＲＳ動作中には、ワード線（ＷＬ）４２０に電圧源ＶＤＤが供給される。消去線（ＥＬ）に第２の電圧源ＶＰＰが供給される。他の端子は接地電圧ＶＳＳに結合される。
【００４５】
ＲＥＡＤ動作中には、ワード線（ＷＬ）４２０に電圧源ＶＤＤが供給される。消去線（ＥＬ）およびプログラム線（ＰＬ）に読み出し電圧ＶＲＤが供給される。ビット線（ＢＬ）にビット線電圧ＶＢＬが供給される。他の端子は接地電圧ＶＳＳに結合される。
【００４６】
図４Ｂは図３Ａに示すメモリセルユニットのバイアス条件を示す。第２の電圧源ＶＰＰの大きさは電圧源ＶＤＤ、ビット線電圧ＶＢＬおよび読み出し電圧ＶＲＤの大きさよりも大きいことに留意すべきである。
【００４７】
データアクセスパスは、Ｎ／Ｐ型ウェル状抵抗（ＰＷ１）またはＬＤＭＯＳ（横方向拡散金属酸化物半導体）構造を介して片側でフローティングゲート３２０に電気的に接続される電荷検出トランジスタとして機能する選択トランジスタ２０を含む。フローティングゲートトランジスタのソース／ドレイン領域、すなわち重なり領域（１０３ａ／１０５ａまたは６０５ａ／６０３ａ）がＮ／Ｐウェル状構造であってもよく、フローティングゲートの形成前に形成されてもよいことは、本発明の別の一つの特徴である。
【００４８】
当業者は本発明の教示を保持しながら装置および方法の多数の修正および変更がなされてもよいことを容易に観察するであろう。したがって、上記の開示は添付の特許請求の範囲の境界および範囲によってのみ限定されると解釈されるべきである。
【符号の説明】
【００４９】
１  不揮発性メモリセルユニット
２  不揮発性メモリセルユニット
１０ａ  第１のＯＤ領域
１０ｂ  第２のＯＤ領域
１０ｃ  第３のＯＤ領域
１０ｄ  第４のＯＤ領域
１０ｅ  第５のＯＤ領域
１０ｆ  第６のＯＤ領域
１０ｇ  第７のＯＤ領域
１１  分離領域
１１ａ  第１の介在分離領域
１１ｂ  第２の介在分離領域
１１ｃ  第３の介在分離領域
１１ｄ  第４の介在分離領域
２０  選択トランジスタ
３０  フローティングゲートトランジスタ
４０  第２の選択トランジスタ
１００  半導体基板
１０２  Ｐ型領域
１０３  第１のＮ型領域
１０３ａ  重なり領域
１０４  Ｐウェル（ＰＷ）
１０５  第２のＮ型領域
１０５ａ  重なり領域
１０６  Ｐ型領域
２０２  ソースドーピング領域
２０２ａ  ライトリードープトドレイン（ＬＤＤ）領域
２０４  ドレインドーピング領域
２０４ａ  ＬＤＤ領域
２１０  チャネル領域
２２０  選択ゲート
２３０  ゲート誘電体層
２４２  側壁スペーサ
２４４  ライナー層
３１０  フローティングゲートチャネル
３２０  フローティングゲート
３２０ａ  直線状側縁
３２０ｂ  直線状側縁
３２０ｃ  直線状側縁
３２０ｄ  直線状側縁
３２１  延長部
３３０  フローティングゲート誘電体層
３４２  側壁スペーサ
３４４  ライナー層
４０２  ソースドーピング領域
４０２’  ドレインドーピング領域
４０２ａ  ＬＤＤ領域
４０４  ドレインドーピング領域
４０４’  ソースドーピング領域
４０４ａ  ＬＤＤ領域
４１０  チャネル領域
４２０  ゲート
４３０  ゲート誘電体層
４４２  側壁スペーサ
４４４  ライナー層
５０２  Ｎウェル
５０２ａ  Ｎ型領域
５０２ｂ  Ｎ型領域
５０３  消去ゲート領域
５０５  カップリングゲート領域
５１０  ディープＮウェル
５１０ａ  ディープＮウェル
５１０ｂ  ディープＮウェル
６０２  ビット線コンタクトドーピング領域
６０３ａ  重なり領域
６０５ａ  重なり領域
６０７  消去ゲート領域
７０２  Ｎウェル
ＢＬ  ビット線
ＰＷ１  Ｐ型領域
ＰＷ２  Ｐ型領域
ＰＷ３  Ｐ型領域
ＳＬ  ソース線
ＶＳＳ  接地電圧
ＶＤＤ  電圧源
ＶＰＰ  第２の電圧源
ＶＢＬ  ビット線電圧
ＶＲＤ  読み出し電圧
【図１Ａ】
2014239205.tif 000003
【図１Ｂ】
2014239205.tif 000004
【図１Ｃ】
2014239205.tif 000005
【図２Ａ】
2014239205.tif 000006
【図２Ｂ】
2014239205.tif 000007
【図３Ａ】
2014239205.tif 000008
【図３Ｂ】
2014239205.tif 000009
【図３Ｃ】
2014239205.tif 000010
【図３Ｄ】
2014239205.tif 000011
【図３Ｅ】
2014239205.tif 000012
【図４Ａ】
2014239205.tif 000013
【図４Ｂ】
2014239205.tif 000014