(57)【要約】【課題】耐圧制御を可能とする半導体装置を提供すること。【解決手段】本実施形態の半導体装置は、第１導電形の半導体基板と、前記半導体基板の一方の面に設けられた第２導電形の第１半導体層と、前記第１半導体層の面に選択的に設けられた第１導電形の第２半導体層と、前記第１半導体層及び前記第２半導体層と電気的に接続された第１電極と、前記半導体基板の他方の面に設けられた第２電極とを有する。また、前記半導体装置は、絶縁膜を介して、前記第１半導体層に接するゲート電極と、前記ゲート電極よりも前記第１電極側に位置し、前記絶縁膜を介して前記半導体基板内部に設けられた埋め込み電極と、前記絶縁膜と接し、前記半導体基板よりも第１導電形の不純物濃度が低い第１導電形の第３半導体層と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電形の半導体基板と、
前記半導体基板の一方の面に設けられた第２導電形の第１半導体層と、
前記第１半導体層の面に選択的に設けられた第１導電形の第２半導体層と、
前記第１半導体層及び前記第２半導体層と電気的に接続された第１電極と、
前記半導体基板の他方の面に設けられた第２電極と、
絶縁膜を介して、前記第１半導体層に接するゲート電極と、
前記ゲート電極よりも前記第１電極側に位置し、前記絶縁膜を介して前記半導体基板内部に設けられた埋め込み電極と、
前記絶縁膜と接し、前記半導体基板よりも第１導電形の不純物濃度が低い第１導電形の第３半導体層と、
を有する半導体装置。
【請求項２】
前記埋め込み電極は、前記ゲート電極と電気的に絶縁され、前記第１電極と電気的に接続される請求項１に記載の半導体装置。
【請求項３】
前記埋め込み電極は、前記ゲート電極と接続される請求項１に記載の半導体装置。
【請求項４】
前記第３半導体層は、前記絶縁膜の底部に接して設けられる請求項１乃至３に記載の半導体装置。
【請求項５】
前記第３半導体層は、前記絶縁膜及び前記第１半導体層に接して設けられる請求項１乃至３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置の１つである上下電極構造のＭＯＳＦＥＴ（ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、安定動作等を目的として、高い耐圧を有することが望まれる。高い耐圧を得るための一例として、動作時における半導体基板中の電界分布を広げて、電界集中を抑制することが挙げられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−５９８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする課題は、耐圧制御を可能とする半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置は、第１導電形の半導体基板と、前記半導体基板の一方の面に設けられた第２導電形の第１半導体層と、前記第１半導体層の面に選択的に設けられた第１導電形の第２半導体層と、前記第１半導体層及び前記第２半導体層と電気的に接続された第１電極と、前記半導体基板の他方の面に設けられた第２電極とを有する。また、前記半導体装置は、絶縁膜を介して、前記第１半導体層に接するゲート電極と、前記ゲート電極よりも前記第１電極側に位置し、前記絶縁膜を介して前記半導体基板内部に設けられた埋め込み電極と、前記絶縁膜と接し、前記半導体基板よりも第１導電形の不純物濃度が低い第１導電形の第３半導体層と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態の半導体装置を示す断面図。
【図２】第１の実施形態の半導体装置の埋め込み電極の膜厚と耐圧の関係を例示する図。
【図３】第１の実施形態における変形例１の半導体装置を示す断面図。
【図４】第２の実施形態の半導体装置を示す断面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
以下、本発明の実施の形態について図を参照しながら説明する。実施形態中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。第１導電形をｎ形、第２導電形をｐ形で説明するが、それぞれこの逆の導電形とすることも可能である。半導体としては、シリコン（Ｓｉ）を一例に説明するが、炭化シリコン（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体にも適用可能である。ｎ形の導電形をｎ＋＋、ｎ＋、ｎ、ｎ−で表記した場合は、この順にｎ形不純物濃度が低いものとする。第１導電形がｐ形の場合、ｐ＋＋、ｐ＋、ｐ、ｐ−の順にｐ形不純物濃度が低いものとする。
【０００８】
図１は、第１の実施形態の半導体装置１を示す断面図である。半導体装置１は、まず、ｎ形半導体基板２を有する。ｎ形半導体基板２は、ｎ形ドリフト層３とｎ＋＋形ドレイン層４からなる。そして、ｎ形半導体基板２の一方の面となるｎ＋＋形ドレイン層４には、ドレイン電極１４（第２電極）が電気的に接続される。
【０００９】
ｎ形半導体基板２の一方の面に対向する他方の面において、ｎ形ドリフト層３上には、ｐ形ベース層５（第２導電形の第１半導体層）が設けられる。ｐ形ベース層５の面には、複数のｎ＋形ソース層７（第１導電形の第２半導体層）が選択的に設けられる。ｐ形ベース層５及びｎ＋形ソース層７は、それぞれの上部に設けられたソース電極６（第１電極）に接続される。
【００１０】
ゲートトレンチ８が、ｎ形半導体基板２の他方の面から設けられ、その底部はｎ形ドリフト層３の内部まで達する。
【００１１】
ゲートトレンチ８内の上部において、ゲート絶縁膜９（絶縁膜）を介してゲート電極１０が設けられる。ここで、ゲートトレンチ８の上部とは、ｐ形ベース層５及びｎ＋形ソース層７に接する部分を示すが、図１に示すように、ｎ形ドリフト層３の一部に接していても構わない。ゲート電極１０は少なくともｐ形ベース層５に接するように設けられる。
【００１２】
ゲートトレンチ８内の下部（ゲート電極１０よりもドレイン電極１４側のゲートトレンチ８）において、フィールド絶縁膜１１（絶縁膜）を介して、埋め込み電極１２が設けられる。埋め込み電極１２は、フィールド絶縁膜１１を介して、ｎ形ドリフト層３と接する。以上のように、半導体装置１は、ゲートトレンチ８内において埋め込み電極１２がフィールド絶縁膜１１によってｎ形ドリフト層３及びゲート電極１０から絶縁された、フィールドプレート構造を有している。
【００１３】
また、埋め込み電極１２はソース電極６と電気的に接続されており、同電位を有する。なお、埋め込み電極１２はゲート電極１０と電気的に接続されていても、耐圧に関しては同様の効果が得られる。なお、フィールド絶縁膜１１の厚さは、ゲート絶縁膜９の厚さよりも厚くなるように設けられる。
【００１４】
そして、ゲートトレンチ８の底部におけるｎ形ドリフト層３内には、不純物濃度の制御可能なｎ−形拡散層１３が設けられる。ｎ−形拡散層１３を設けることにより、動作時において、電界分布がｎ形半導体基板２の内部にまで広がり、電界集中を緩和する。これにより、耐圧を向上させることができる。
【００１５】
なお、ゲート絶縁膜９及びフィールド絶縁膜１１は、例えば酸化シリコン（ＳｉＯ２）が用いられるが、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）などの他の絶縁体を用いても良い。
【００１６】
半導体装置１は、以上のような構造を有する。
【００１７】
なお、本実施形態ではＭＯＳＦＥＴ構造を有しているが、それに限定されず、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；ＩＧＢＴ）構造、及びダイオード構造等であっても良い。例えばＩＧＢＴ構造の場合、ｎ＋＋形ドレイン層４とドレイン電極１４の間にｐ形コレクタ層が設けられる。
【００１８】
半導体装置１の動作について説明する。例えば、ソース電極６に対して、ドレイン電極１４に正電位を印加した状態で、ゲート電極１０に閾値電圧よりも大きな正の電圧を印加する。この場合、ゲート絶縁膜９を介して設けられたゲート電極１０近傍のｐ形ベース層５に反転層が形成される。これにより、半導体装置１がオン状態になり、電子電流が流れる。
【００１９】
この電子電流は、ｎ＋形ソース層７、ｐ形ベース層５に形成されたｎ形の反転層（すなわち半導体装置１のチャネル）、ｎ形ドリフト層３、及びｎ＋＋形ドレイン層４を経て、ソース電極６からドレイン電極１４へ流れる。すなわち、オン状態において、電流はドレイン電極１４からソース電極６へ流れる。
【００２０】
一方、ゲート電極１０の印加電圧をゼロ、または負の電圧を印加することにより、電子の通路である反転層が無くなり、ソース電極６からの電子電流が遮断され、半導体装置１はオフ状態（逆バイアス印加状態）となる。
【００２１】
半導体装置１をオフ状態にした際、ソース電極６とドレイン電極１４の間に印加されている電圧により、ｎ形ドリフト層３とｐ形ベース層５との界面からｎ形ドリフト層３及びｐ形ベース層５に向かって空乏層が広がる。また、埋め込み電極１２もソース電位であるので、フィールド絶縁膜１１がある領域ではｎ形ドリフト層３にも向かって空乏層が広がる。
【００２２】
以上のように、半導体装置１は、ゲート電極１０の電圧を制御することにより、オン状態とオフ状態とを切り替えて動作している。
【００２３】
本実施形態の半導体装置１の効果について説明する。
【００２４】
本実施形態の半導体装置１において、ゲートトレンチ８の底部に不純物濃度の制御可能なｎ−形拡散層１３が設けられる。これによりゲートトレンチ８の底部における電界分布を広げることができ、電界集中を抑制することができる。つまり、耐圧を向上させることができる。また、本実施形態の半導体装置１おいて、４つの因子について設計変更をしなくてもｎ−形拡散層１３の不純物濃度を変えることにより耐圧を向上させることができる。
【００２５】
ドレイン電極１４及びソース電極６間の耐圧は、動作中における半導体装置１の電界分布に依存する。この時、電界分布を制御するには（１）フィールド絶縁膜１１の膜厚、（２）埋め込み電極１２の長さ、（３）ドリフト抵抗（不純物濃度）及び（４）ゲートトレンチ８間の間隔が因子となる。このため、電界分布を制御し、耐圧を向上させるためにはこれらの４つの因子について最適条件を得る必要がある。なお、ｎ形半導体基板２の厚さは、耐圧がｎ形半導体基板２の厚さで決まらないほど十分に厚いと仮定している。
【００２６】
図２は埋め込み電極１２の膜厚と耐圧の関係を例示する図である。図に示すように、耐圧は埋め込み電極１２の膜厚に対して上に凸の関係を有し、埋め込み電極１２の膜厚条件に最適条件が存在する。しかし、半導体装置によって求められる耐圧が異なるため、埋め込み電極１２の膜厚をはじめとしたこれら各因子も求められる耐圧によって変化する。従って、半導体装置の耐圧毎について最適条件を得ることは困難である。しかし、本実施形態の半導体装置１において、ｎ−形拡散層１３の不純物濃度を制御することで電界分布を制御することが可能となるため、（１）〜（４）の因子について最適条件を得る必要がない。
【００２７】
本実施形態の半導体装置１において、例えば、ｎ形半導体基板２のドリフト抵抗が０．４Ωｃｍで５５Vの耐圧が得られる半導体装置１を用いた場合、ゲートトレンチ８の底部にドリフト抵抗が０．５Ωｃｍのｎ−形拡散層１３を設けることで６０Vまでドレイン電極１４及びソース電極６間の耐圧を増加させることが可能となる。
【００２８】
また、半導体装置１において、各電極間、例えばソース電極６とドレイン電極１４間の電極間で電荷を蓄積する容量が発生する。本実施形態の半導体装置１の埋め込み電極１２はソース電極６に接続されているので、ソース電極６及びドレイン電極１４間の容量が低減される。これにより、高速スイッチが可能となる。
【００２９】
（変形例１）
図３は第１の実施形態の半導体装置１の変形例１を示す図である。本変形例において、埋め込み電極１２は、上部のゲート電極１０と接しており、この場合においてもｎ−形拡散層１３による設計は有効である。本変形例においても、第１の実施形態と同様な効果を得ることが可能である。
【００３０】
（第２の実施形態）
図４は第２の実施形態の半導体装置１を示す断面図である。第２の実施形態の半導体装置１は、ゲートトレンチ８の底部だけでなくｐ形ベース層５に接してｎ−形拡散層１３を設ける。また、ｎ−形拡散層１３はｐ形ベース層５にも接する。これにより、ゲートトレンチ８の底部周辺だけでなくより広い領域で電界分布を制御することが可能となる。つまり、耐圧をより高めることが可能となる。
【００３１】
また、本実施形態において、ソース電極６及びドレイン電極１４間だけでなく、例えば、ゲート電極１０及びソース電極６間、ドレイン電極１４及びソース電極６間の容量の低減も可能である。これにより、より高速スイッチ化の効果を高めることが可能となる。
【００３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００３３】
１  半導体装置
２  ｎ形半導体基板
３  ｎ形ドリフト層
４  ｎ＋＋形ドレイン層
５  ｐ形ベース層（第２導電形の第１半導体層）
６  ソース電極（第１電極）
７  ｎ＋形ソース層（第１導電形の第２半導体層）
８  ゲートトレンチ
９  ゲート絶縁膜（絶縁膜）
１０  ゲート電極
１１  フィールド絶縁膜（絶縁膜）
１２  埋め込み電極
１３  ｎ−形拡散層（第１導電形の第３半導体層）
１４  ドレイン電極（第２電極）
【図１】
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【図２】
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【図３】
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【図４】
2014216572.tif 000006