(57)【要約】      （修正有）【課題】オフ容量を低減することが可能な半導体装置を提供する。【解決手段】化合物半導体で構成されたチャネル層１４を含む積層体と、前記積層体の上面側に設けられたゲート電極２５とを備え、積層体は、ゲート電極２５に対向して積層体の上面側に設けられた第１低抵抗領域１５ｇと、第１低抵抗領域１５ｇの外側に第１低抵抗領域１５ｇに連続して設けられた第２低抵抗領域Ｒとを有する半導体装置１−１。【選択図】図１
2014239201.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第１低抵抗領域と、
前記第１低抵抗領域の外側に前記第１低抵抗領域に連続して設けられた第２低抵抗領域と
を有する半導体装置。
【請求項２】
前記第１低抵抗領域は、前記チャネル層を走行するキャリアの第１導電型とは逆の第２導電型の不純物を含有し、
前記第２低抵抗領域は、前記第１低抵抗領域よりも前記第２導電型の単位長さあたりの電荷量が少ない
請求項１記載の半導体装置。
【請求項３】
前記第２低抵抗領域は、前記第１低抵抗領域よりも前記第２導電型の不純物濃度が低い
請求項２記載の半導体装置。
【請求項４】
前記第２低抵抗領域の厚みは、前記第１低抵抗領域の厚みよりも薄い
請求項２記載の半導体装置。
【請求項５】
更に、前記積層体の上面側に、ソース電極およびドレイン電極を備え、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に二つ以上設けられている
請求項１記載の半導体装置。
【請求項６】
前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせた平面形状を有し、
前記二つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
請求項５記載の半導体装置。
【請求項７】
前記二つ以上のゲート電極は、前記ソース電極および前記ドレイン電極の複数の櫛歯部分の先端に沿った折り返し部分を有し、
前記折り返し部分は、曲線を含む平面形状を有する
請求項６記載の半導体装置。
【請求項８】
前記第２低抵抗領域は、前記二つ以上のゲート電極の間において連続して設けられている
請求項５記載の半導体装置。
【請求項９】
前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項１記載の半導体装置。
【請求項１０】
前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
請求項９記載の半導体装置。
【請求項１１】
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
請求項９記載の半導体装置。
【請求項１２】
前記第２低抵抗領域は、前記積層体の上面のうち前記第１低抵抗領域を除く領域の全体に設けられている
請求項１記載の半導体装置。
【請求項１３】
前記第２低抵抗領域の上に、高抵抗層を更に備えた
請求項１記載の半導体装置。
【請求項１４】
前記ゲート電極に電圧を印加したオフ状態において、前記第２低抵抗領域の直下における前記チャネル層内のキャリアと、前記第２低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
請求項１記載の半導体装置。
【請求項１５】
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
請求項１記載の半導体装置。
【請求項１６】
前記チャネル層は、前記基板上にＧａＡｓと格子定数の異なる化合物半導体をメタモルフィック成長させてなる
請求項１５記載の半導体装置。
【請求項１７】
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第１低抵抗領域と、
前記第１低抵抗領域の外側に前記第１低抵抗領域に連続して設けられた第２低抵抗領域と
を有するアンテナスイッチ回路。
【請求項１８】
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、マルチゲート構造を有する
請求項１７記載のアンテナスイッチ回路。
【請求項１９】
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
請求項１７記載のアンテナスイッチ回路。
【請求項２０】
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第１低抵抗領域と、
前記第１低抵抗領域の外側に前記第１低抵抗領域に連続して設けられた第２低抵抗領域と
を有する無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は半導体装置、アンテナスイッチ回路、および無線通信装置に関し、特には化合物半導体よりなるチャネル層を有する半導体装置、この半導体装置を備えたアンテナスイッチ回路、並びにこのアンテナスイッチ回路を備えた無線通信装置に関する。
【背景技術】
【０００２】
近年、携帯電話などの移動体通信システムにおいては、携帯通信端末の小型化および低消費電力化が強く求められている。これらを実現するためには、例えばアンテナスイッチに関し、オン抵抗Ｒｏｎおよびオフ容量Ｃｏｆｆの低減などが必要である。現在、このようなアンテナスイッチ用として実用化されているデバイスの一つとして、接合形電界効果トランジスタ（ＪＰＨＥＭＴ；Junction Pseudo-morphic High Electron Mobility Transistor）がある。
【０００３】
ＪＰＨＥＭＴは、ｐｎ接合およびヘテロ接合を利用して電流変調を行う半導体装置である。このような半導体装置は、例えばＩｎＧａＡｓよりなるチャネル層と、チャネル層（ＩｎＧａＡｓ）よりもバンドギャップの広いＡｌＧａＡｓよりなる障壁層（ＡｌＧａＡｓ）とのヘテロ接合を備えている。障壁層（ＡｌＧａＡｓ）内においてチャネル層と反対の表面層には逆導電型の不純物を含有する第１低抵抗領域が設けられ、この第１低抵抗領域にゲート電極が接続されている。また、障壁層（ＡｌＧａＡｓ）内において、第１低抵抗領域よりもチャネル層側には、キャリアとなる不純物を含有するキャリア供給領域が設けられている。さらに第１低抵抗領域およびゲート電極の両脇における障壁層（ＡｌＧａＡｓ）には、ソース電極およびドレイン電極がオーミック接合されている。
【０００４】
以上のような構成の半導体装置では、チャネル層における障壁層側の界面に、キャリアとなる電子が高濃度で閉じ込められた二次元電子ガス層が形成される。そしてゲート電極に電圧を印加して二次元電子ガス層の濃度を制御することにより、第１低抵抗領域下方のチャネル層部分を介してソース電極−ドレイン電極間に流れる電流が変調される（以上、例えば下記特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１５０２６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述した半導体装置においては、障壁層内に設けられるキャリア供給領域の不純物濃度を高くすることで、チャネル層内における二次元電子ガス層のキャリア濃度が高くなるため、オン抵抗Ｒｏｎを低くすることができる。一方で、二次元電子ガス層のキャリア濃度が高くなると、障壁層内の第１低抵抗領域とチャネル層との間において空乏層が広がりにくくなるため、オフ容量Ｃｏｆｆが高くなり、さらにＰＮ接合における電界集中が起こりやすくなるためオフ時の耐圧が低下する。すなわち、オン動作（Ｒｏｎ）とオフ動作（Ｃｏｆｆ、耐圧）とがトレードオフの関係にある。このため、キャリア供給領域の不純物濃度を高くしてチャネル層内のキャリア濃度を高めることが困難であった。
【０００７】
そこで本技術は、オフ容量を低減することが可能な半導体装置、この半導体装置を備えたアンテナスイッチ回路、このアンテナスイッチ回路を備えた無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本技術に係る半導体装置は、化合物半導体で構成されたチャネル層を含む積層体と、積層体の上面側に設けられたゲート電極とを備え、積層体は、ゲート電極に対向して積層体の上面側に設けられた第１低抵抗領域と、第１低抵抗領域の外側に第１低抵抗領域に連続して設けられた第２低抵抗領域とを有するものである。
【０００９】
本技術の半導体装置では、第１低抵抗領域の外側に第１低抵抗領域に連続して第２低抵抗領域が設けられている。よって、オフ動作時においてチャネル層に形成されるキャリア欠乏領域は、ゲート電極の直下の領域に加えて、第２低抵抗領域の下方の領域にも拡張される。よって、チャネル層のキャリア濃度を高くしてオン抵抗Ｒｏｎを低減させた場合であっても、オフ動作時の空乏層の幅が拡大され、オフ容量Ｃｏｆｆが低減される。
【００１０】
本技術に係るアンテナスイッチ回路は、送信信号が入力される第１の端子と、アンテナに接続された第２の端子と、アンテナで受信した受信信号を出力する第３の端子と、第１の端子と第２の端子との間に接続された第１のスイッチング素子と、第２の端子と第３の端子との間に接続された第２のスイッチング素子とを備え、送信時に第１のスイッチング素子が導通状態になりかつ第２のスイッチング素子が非導通状態になり、受信時に第１のスイッチング素子が非導通状態になりかつ第２のスイッチング素子が導通状態になり、第１のスイッチング素子および第２のスイッチング素子の両方または一方は、上記本技術の半導体装置により構成されているものである。
【００１１】
本技術のアンテナスイッチ回路では、送信時には第１のスイッチング素子が導通状態になりかつ第２のスイッチング素子が非導通状態になり、送信信号が第１の端子から入力され、第１のスイッチング素子を介して第２の端子へと出力される。受信時には第１のスイッチング素子が非導通状態になりかつ第２のスイッチング素子が導通状態になり、アンテナで受信した受信信号が第２の端子から入力され、第２のスイッチング素子を介して第３の端子へと出力される。
【００１２】
本技術に係る無線通信装置は、アンテナと、アンテナへの送信信号の入力またはアンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路とを備え、アンテナスイッチ回路は、上記本技術に係るアンテナスイッチ回路により構成されたものである。
【００１３】
本技術の無線通信装置では、アンテナスイッチ回路により、アンテナへの送信信号の入力またはアンテナで受信した受信信号の出力の切り替えが行われる。
【発明の効果】
【００１４】
本技術の半導体装置によれば、第１低抵抗領域の外側に第１低抵抗領域に連続して第２低抵抗領域を設けるようにしたので、オフ動作時の空乏層の幅を拡大し、オフ容量Ｃｏｆｆを低減することが可能となる。
【００１５】
本技術のアンテナスイッチ回路、および本技術の無線通信装置によれば、アンテナスイッチ回路の第１のスイッチング素子および第２のスイッチング素子の両方または一方を上記本技術の半導体装置により構成するようにしたので、第１のスイッチング素子または第２のスイッチング素子のオフ容量Ｃｏｆｆが低く高調波歪特性に優れている。よって、無線通信装置の小型化および低消費電力化が可能となる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態の半導体装置の要部構成を示す断面図である。
【図２】第１実施形態の半導体装置の上面図である。
【図３】第１実施形態の半導体装置の接合状態におけるエネルギーバンド構成図である。
【図４】第１実施形態の半導体装置のオフ動作時におけるエネルギーバンド構成図である。
【図５】第１実施形態の半導体装置のオン動作時におけるエネルギーバンド構成図である。
【図６】第１実施形態の半導体装置のオフ動作時におけるキャリア欠乏領域の形成を示す断面図である。
【図７】第１実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図８】第１実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図９】第１実施形態の半導体装置と従来構成の半導体装置とに関して行った、ゲート電圧Ｖｇ−オフ容量Ｃｏｆｆのシミュレーション結果を示すグラフである。
【図１０】第２実施形態の半導体装置の要部構成を示す断面図である。
【図１１】第３実施形態の半導体装置の要部構成を示す断面図である。
【図１２】第３実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図１３】第３実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図１４】第４実施形態の半導体装置の要部構成を示す断面図である。
【図１５】第５実施形態の半導体装置の要部構成を示す断面図である。
【図１６】第５実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図１７】第５実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図１８】第６実施形態の半導体装置の要部構成を示す断面図である。
【図１９】第６実施形態の半導体装置の製造手順を示す断面工程図（その１）である。
【図２０】第６実施形態の半導体装置の製造手順を示す断面工程図（その２）である。
【図２１】第７実施形態の半導体装置の要部構成を示す断面図である。
【図２２】第８実施形態の半導体装置の要部構成を示す断面図である。
【図２３】第９実施形態の半導体装置の要部構成を示す断面図である。
【図２４】第９実施形態の半導体装置の上面図である。
【図２５】第９実施形態の半導体装置のオフ動作時におけるキャリア欠乏領域の形成を示す断面図である。
【図２６】第９実施形態の半導体装置の製造方法を工程順に表す断面図である。
【図２７】図２６に続く工程を表す断面図である。
【図２８】図２７に続く工程を表す断面図である。
【図２９】図２８に続く工程を表す断面図である。
【図３０】参照例１の半導体装置の要部構成を表す断面図である。
【図３１】参照例１の半導体装置の上面図である。
【図３２】第９実施形態の半導体装置に関して、デバイスパラメータを変えたときのオフ容量Ｃｏｆｆの計算結果を表すグラフである。
【図３３】参照例１の半導体装置に関して、デバイスパラメータを変えたときのオフ容量Ｃｏｆｆの計算結果を表すグラフである。
【図３４】参照例１の半導体装置に関して、デバイスパラメータを変えたときのオン抵抗Ｒｏｎの計算結果を表すグラフである。
【図３５】第９実施形態の半導体装置に関して、デバイスパラメータを変えたときのＲｏｎ＊Ｃｏｆｆの計算結果を表すグラフである。
【図３６】参照例１の半導体装置に関して、デバイスパラメータを変えたときのＲｏｎ＊Ｃｏｆｆの計算結果を表すグラフである。
【図３７】第１０実施形態の半導体装置の要部構成を表す断面図である。
【図３８】第１１実施形態の半導体装置の要部構成を表す断面図である。
【図３９】第１１実施形態の半導体装置の製造方法を工程順に表す断面図である。
【図４０】図３９に続く工程を表す断面図である。
【図４１】図４０に続く工程を表す断面図である。
【図４２】第１２実施形態の半導体装置の要部構成を表す断面図である。
【図４３】第１３実施形態の半導体装置の要部構成を表す断面図である。
【図４４】第１３実施形態の半導体装置の製造方法を工程順に表す断面図である。
【図４５】図４４に続く工程を表す断面図である。
【図４６】図４５に続く工程を表す断面図である。
【図４７】図４６に続く工程を表す断面図である。
【図４８】第１４実施形態の半導体装置の要部構成を表す断面図である。
【図４９】第１４実施形態の半導体装置の製造方法を工程順に表す断面図である。
【図５０】図４９に続く工程を表す断面図である。
【図５１】図５０に続く工程を表す断面図である。
【図５２】図５１に続く工程を表す断面図である。
【図５３】第１５実施形態の半導体装置の要部構成を表す断面図である。
【図５４】第１６実施形態の半導体装置の要部構成を表す断面図である。
【図５５】変形例２の半導体装置の要部構成の一例を表す断面図である。
【図５６】変形例２の半導体装置の要部構成の他の例を表す断面図である。
【図５７】第９実施形態の半導体装置における折り返し部分を拡大して表す平面図である。
【図５８】変形例３の半導体装置における折り返し部分を拡大して表す平面図である。
【図５９】アンテナスイッチ回路の一例を表す回路図である。
【図６０】アンテナスイッチ回路の他の例を表す回路図である。
【図６１】アンテナスイッチ回路の更に他の例を表す回路図である。
【図６２】アンテナスイッチ回路の更に他の例を表す回路図である。
【図６３】無線通信装置の一例を表すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本技術の実施の形態を、図面に基づいて次に示す順に説明する。
１．第１実施形態（第１低抵抗領域の両側に第２低抵抗領域を設けた例）
２．第２実施形態（第２低抵抗領域が全面に設けられた例）
３．第３実施形態（ソース電極／ドレイン電極との接合部で第２低抵抗領域を除去した例）
４．第４実施形態（第２低抵抗領域の上部に高抵抗領域を設けた例）
５．第５実施形態（不純物拡散による第２低抵抗領域を設けた例）
６．第６実施形態（上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
７．第７実施形態（第１低抵抗領域の一方側のみに第２低抵抗領域を設けた例）
８．第８実施形態（ソース領域およびドレイン領域を設けた例）
９．第９実施形態（第１実施形態においてマルチゲート構造を用いた例；第１低抵抗領域の両側に第２低抵抗領域を設けた例）
１０．第１０実施形態（第２実施形態においてマルチゲート構造を用いた例；第２低抵抗領域が全面に設けられた例）
１１．第１１実施形態（第３実施形態においてマルチゲート構造を用いた例；ソース電極／ドレイン電極との接合部で第２低抵抗領域を除去した例）
１２．第１２実施形態（第４実施形態においてマルチゲート構造を用いた例；第２低抵抗領域の上部に高抵抗領域を設けた例）
１３．第１３実施形態（第５実施形態においてマルチゲート構造を用いた例；不純物拡散による第２低抵抗領域を設けた例）
１４．第１４実施形態（第６実施形態においてマルチゲート構造を用いた例；上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
１５．第１５実施形態（第７実施形態においてマルチゲート構造を用いた例；ソース電極およびドレイン電極を第２低抵抗領域上に設けた例）
１６．第１６実施形態（第８実施形態においてマルチゲート構造を用いた例；ソース領域およびドレイン領域を設けた例）
１７．変形例１（基板上部の各層が各層間において格子整合していない例）
１８．変形例２（ＪＦＥＴ、ＭＩＳＪＰＨＥＭＴ）
１９．変形例３（折り返し部分と直線部分とでデバイスパラメータを異ならせた例）
２０．適用例（アンテナスイッチ回路、無線通信装置）
尚、各実施形態において共通の構成要素には同一の符号を付し、重複する説明は省略する。
【００１８】
≪１．第１実施形態≫
（第１低抵抗領域の両側に第２低抵抗領域を設けた例）
本第１実施形態においては、各図に基づいて、本技術を適用した第１実施形態の半導体装置の構成、第１実施形態の半導体装置のバンド構造、第１実施形態の半導体装置の動作、第１実施形態の半導体装置の製造方法、および第１実施形態の半導体装置の効果の順に説明を行う。
【００１９】
＜第１実施形態の半導体装置の構成＞
図１は、本技術を適用した第１実施形態の半導体装置の要部構成を示す断面図である。また図２は第１実施形態の半導体装置の上面図であり、図３は第１実施形態の半導体装置の接合状態におけるエネルギーバンド構成図である。以下、これらの図に基づいて第１実施形態の半導体装置の詳細な構成を説明する。尚、以下においては第１導電型をｎ型、第２導電型をｐ型として説明を行うが、これは逆であってもよい。
【００２０】
図１に示す第１実施形態の半導体装置１-1は、化合物半導体で構成されたチャネル層１４を含む積層体１０と、この積層体１０の上面側に設けられたゲート電極２５とを有している。
【００２１】
より詳細には、半導体装置１-1は、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に逆導電型の第１低抵抗領域を設けた、いわゆるＪＰＨＥＭＴである。この半導体装置１-1では、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、および上部障壁層１５がこの順に積層されている。バッファ層１２ないし上部障壁層１５が、積層体１０を構成するものである。下部障壁層１３内にはキャリア供給領域１３ａが設けられており、上部障壁層１５内には、キャリア供給領域１５ａが設けられている。また上部障壁層１５の表面側には、第１低抵抗領域１５ｇが設けられており、さらにこの第１低抵抗領域１５ｇの両側に第２低抵抗領域Ｒが延設されているところが特徴的である。
【００２２】
以上のような化合物半導体材料からなる各層の積層体上には、絶縁膜２１が設けられている。この絶縁膜２１には、ソース開口２１ｓ／ドレイン開口２１ｄ、およびこれらの間のゲート開口２１ｇが設けられている。このような絶縁膜２１上には、ソース開口２１ｓおよびドレイン開口２１ｄを介して上部障壁層１５に接続されたソース電極２３ｓ／ドレイン電極２３ｄが設けられている。また絶縁膜２１上には、ゲート開口２１ｇを介して上部障壁層の第１低抵抗領域１５ｇに接続されたゲート電極２５が設けられている。
【００２３】
なお、図１では、第２低抵抗領域Ｒの端ＥＲが、ゲート電極２５の端Ｅ２５よりも外側に位置している場合を表しているが、第２低抵抗領域Ｒの端ＥＲは必ずしもゲート電極２５の端２５よりも外側でなくてもよい。
【００２４】
具体的には、第１低抵抗領域１５ｇは、積層体１０の上面側のゲート開口２１ｇに対向する領域に設けられている。ただし、第１低抵抗領域１５ｇは、ゲート開口２１ｇに対向する領域だけでなくその周囲にはみ出していてもよい。第２低抵抗領域Ｒは、積層体１０の上面側に第１低抵抗領域１５ｇから連続して延長されている。
【００２５】
以下、半導体装置１-1を構成する上記の各構成要素の詳細な構成を、基板１１側から順次説明する。
【００２６】
［基板１１］
基板１１は、半絶縁性の化合物半導体材料で構成されている。このような基板１１は、例えばＩＩＩ−Ｖ族化合物半導体材料で構成され、例えば半絶縁性の単結晶ＧａＡｓ基板や、ＩｎＰ基板が用いられる。
【００２７】
［バッファ層１２］
バッファ層１２は、例えば基板１１上にエピタキシャル成長させた化合物半導体層で構成され、基板１１および下部障壁層１３に対して、良好に格子整合する化合物半導体を用いて構成される。例えば、基板１１が単結晶ＧａＡｓ基板からなる場合、このようなバッファ層１２の一例として、不純物を添加しないｕ−ＧａＡｓ（ｕ−は不純物を添加していないことを表す；以下同様）のエピタキシャル成長層が用いられる。
【００２８】
［下部障壁層１３］
下部障壁層１３は、例えばバッファ層１２および上部のチャネル層１４に対して良好に格子整合すると共に、チャネル層１４を構成する化合物半導体材料よりもバンドギャップが広いＩＩＩ−Ｖ族化合物半導体を用いて構成されている。このような下部障壁層１３の一例として、ＡｌＧａＡｓ混晶のエピタキシャル成長層が用いられる。ここでは特に、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２である、Ａｌ0.2Ｇａ0.8Ａｓ混晶により下部障壁層１３が構成されていることとする。
【００２９】
このような下部障壁層１３は、キャリアを供給する不純物を含むキャリア供給領域１３ａを有している。ここでは、キャリアとして電子が用いられることとし、電子を供給する不純物としてｎ型不純物を含むｎ型のキャリア供給領域１３ａが、下部障壁層１３の膜厚方向の中間部分に配置されている。Ａｌ0.2Ｇａ0.8Ａｓ混晶により構成された下部障壁層１３におけるｎ型不純物としては、シリコン（Ｓｉ）が用いられる。
【００３０】
また、下部障壁層１３におけるキャリア供給領域１３ａ以外の膜厚部分は、不純物が添加されていないか、低濃度のｎ型不純物またはｐ型不純物を含有する高抵抗領域１３ｂ，１３ｂ’として形成されていてよい。これらの高抵抗領域１３ｂ，１３ｂ’は、不純物濃度が１×１０17個／ｃｍ3以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００３１】
以上のような下部障壁層１３の具体的な構成の一例は、次のようである。バッファ層１２側に膜厚２００ｎｍ程度で不純物を含有しない高抵抗領域１３ｂが設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ2程度含有するキャリア供給領域１３ａが積層されている。さらにこの上部に膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１３ｂ’が積層されている。
【００３２】
尚、下部障壁層１３は、高抵抗領域１３ｂ，１３ｂ’を含まず、全領域がキャリア供給領域１３ａとして構成されていてもよい。
【００３３】
［チャネル層１４］
チャネル層１４は、ソース電極２３ｓとドレイン電極２３ｄとの間の電流通路であって、下部障壁層１３のキャリア供給領域１３ａ、および後述する上部障壁層１５のキャリア供給領域１５ａから供給されたキャリアが蓄積される層である。このようなチャネル層１４は、下部障壁層１３に対してヘテロ接合する化合物半導体で構成され、下部障壁層１３に対して良好に格子整合している。またチャネル層１４は、下部障壁層１３とのヘテロ接合部におけるキャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料におけるキャリア走行側のエネルギー帯よりも、チャネル層内真性フェルミ準位に近い化合物半導体を用いて構成されていることとする。このため、下部障壁層１３は、チャネル層１４との接合部におけるキャリア走行側のエネルギー帯が、当該チャネル層１４よりも当該チャネル層内真性フェルミ準位から遠い化合物半導体で構成されていることになる。
【００３４】
以上を言い換えれば、チャネル層１４は、下部障壁層１３とのヘテロ接合部における多数キャリア走行側のエネルギー帯が、下部障壁層１３の界面領域を構成する化合物半導体材料における多数キャリア走行側のエネルギー帯よりも、少数キャリア走行側のエネルギー帯に近い化合物半導体を用いて構成されていることとする。尚、チャネル層内真性フェルミ準位は、チャネル層１４のコンダクションバンドの最低エネルギー（以下、コンダクションバンドエネルギーＥｃと記す）と、バレンスバンドの最高エネルギー（以下、バレンスバンドエネルギーＥｖと記す）との中間に位置している。
【００３５】
ここで、キャリアが電子である場合、キャリア走行側のエネルギー帯はコンダクションバンド（伝導帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともコンダクションバンドエネルギーＥｃが低いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３に対してコンダクションバンドエネルギーＥｃの差が大きいほど良い。
【００３６】
一方、キャリアが正孔である場合、キャリア走行側のエネルギー帯はバレンスバンド（価電子帯）である。このため、チャネル層１４は、下部障壁層１３との接合部において、下部障壁層１３を構成する化合物半導体材料よりも、少なくともバレンスバンドエネルギーＥｖが高い化合物半導体材料を用いて構成される。このようなチャネル層１４は、下部障壁層１３との接合部における下部障壁層１３との間のバレンスバンドエネルギーＥｖの差が大きいほど良い。尚、以下においてはキャリアが電子である場合を例示して説明を行うが、キャリアが正孔である場合は不純物およびエネルギーバンドの説明は逆導電型にすればよい。
【００３７】
尚、一般的には、このようなチャネル層１４は、下部障壁層１３に対して良好に格子整合すると共に、下部障壁層１３を構成する化合物半導体材料よりもバンドギャップの狭いＩＩＩ−Ｖ族化合物半導体材料で構成されていればよい。またこのようなチャネル層１４は、下部障壁層１３に対してバンドギャップの差が大きいほど良い。
【００３８】
以上のようなチャネル層１４は、例えば下部障壁層１３がＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている場合、ＩｎＧａＡｓ混晶により構成される。この場合、インジウム（Ｉｎ）の組成比を高くするほどＩｎＧａＡｓ混晶におけるバンドギャップを狭くでき、ＡｌＧａＡｓ混晶からなる下部障壁層１３とのコンダクションバンドエネルギーＥｃの差を大きくできる。このため、チャネル層１４を構成するＩｎＧａＡｓ混晶は、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比を０．１以上としてよい。
【００３９】
以上のようなチャネル層１４の一例として、ＩＩＩ族元素におけるインジウム（Ｉｎ）の組成比が０．２であるＩｎ0.2Ｇａ0.8Ａｓ混晶により構成される。これによりチャネル層１４は、下部障壁層１３に対する格子整合性を確保しつつ十分なコンダクションバンドエネルギーＥｃの差が得られたものとなる。
【００４０】
またこのようなチャネル層１４は、不純物を添加しないｕ−ＩｎＧａＡｓ混晶層であってよい。これにより、チャネル層１４におけるキャリアの不純物散乱が抑えられ、高移動度でのキャリア移動が実現される。
【００４１】
尚、チャネル層１４は、１５ｎｍ以下の膜厚で形成されたエピタキシャル成長層であってよく、これによって結晶性が確保されキャリアの走行性に優れた層とすることができる。
【００４２】
［上部障壁層１５］
上部障壁層１５は、チャネル層１４に対して良好に格子整合している。この上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、キャリア走行側のエネルギー帯がチャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されている。つまり上部障壁層１５は、チャネル層１４との接合部において、チャネル層１４を構成する化合物半導体材料よりも、多数キャリア走行側のエネルギー帯が、チャネル層内真性フェルミ準位から遠い化合物半導体を用いて構成されていることとする。キャリアが電子である場合、上部障壁層１５は、チャネル層１４を構成する化合物半導体材料よりも、コンダクションバンドエネルギーＥｃが高いＩＩＩ−Ｖ族化合物半導体材料を用いて構成される。このような上部障壁層１５は、チャネル層１４との接合部におけるチャネル層１４との間のコンダクションバンドエネルギーＥｃの差が大きいほど良い。
【００４３】
以上のような上部障壁層１５は、チャネル層１４がＩｎＧａＡｓ混晶により構成されていれば、例えばＩｎＧａＡｓ混晶よりもバンドギャップが広いＡｌＧａＡｓ混晶により構成される。この場合、アルミニウム（Ａｌ）の組成比を低く保つことで、いわゆるソース抵抗が増大することを防止できる。また次に説明する第１低抵抗領域１５ｇを拡散によって形成する場合の拡散速度を抑えて制御性を確保できる。このため、上部障壁層１５を構成するＡｌＧａＡｓ混晶は、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比を０．２５以下としてよい。
【００４４】
以上のような上部障壁層１５の一例として、ＩＩＩ族元素におけるアルミニウム（Ａｌ）の組成比が０．２であるＡｌ0.2Ｇａ0.8Ａｓ混晶により構成されている。これにより、チャネル層１４との格子整合も確保される。尚、このような上部障壁層１５は、下部障壁層１３と同一組成である必要はなく、それぞれに適した組成のＡｌＧａＡｓ混晶によって構成されればよい。例えば上部障壁層１５は、拡散による第１低抵抗領域１５ｇを形成しなくてもよい下部障壁層１３と比較して、上部障壁層１５におけるアルミニウム（Ａｌ）の組成比が低めに設定されていてよい。
【００４５】
このような上部障壁層１５は、キャリアを供給する不純物を含むキャリア供給領域１５ａを有している。ここでは、電子を供給するｎ型不純物としてシリコン（Ｓｉ）を含むｎ型のキャリア供給領域１５ａが、上部障壁層１５の膜厚方向の中間部分に膜厚４ｎｍ程度で配置されている。
【００４６】
また、上部障壁層１５においてキャリア供給領域１５ａを膜厚方向に挟む領域は、不純物が添加されていないか、低濃度の不純物を含有する高抵抗領域１５ｂ，１５ｂ’として形成されていてよい。これらの高抵抗領域１５ｂ，１５ｂ’が不純物を含有する場合、チャネル層１４側の高抵抗領域１５ｂは、ｎ型不純物またはｐ型不純物を含有する。これに対して、チャネル層１４と反対側、すなわち上部障壁層１５の表面側を構成する高抵抗領域１５ｂ’は、ｎ型不純物を含有する。またこれらの高抵抗領域１５ｂ，１５ｂ’は、不純物濃度が１×１０17個／ｃｍ3以下、比抵抗が１×１０-2Ωｃｍ以上であることが好ましい。
【００４７】
また上部障壁層１５の表面側には、以降に説明する第１低抵抗領域１５ｇと第２低抵抗領域Ｒとが設けられている。第２低抵抗領域Ｒは、上部障壁層１５においてチャネル層１４とは逆側の表面をパターニングした部分に設けられており、パターニングされた中央部に第１低抵抗領域１５ｇが設けられている。つまり、上部障壁層１５は、第２低抵抗領域Ｒの形成部分に対応して、チャネル層１４とは逆側に凸となっている。
【００４８】
以上のような上部障壁層１５の具体的な構成の一例は、次のようである。チャネル層１４側に、膜厚２ｎｍ程度で不純物を含有しない高抵抗領域１５ｂが設けられている。この上部に、膜厚４ｎｍ程度でシリコン（Ｓｉ）を１．６×１０12個／ｃｍ2程度含有するキャリア供給領域１５ａが積層されている。さらにこの上部に膜厚１００ｎｍ程度で不純物を含有しない高抵抗領域１５ｂ’が積層されている。
【００４９】
高抵抗領域１５ｂ’の上部には、３０ｎｍ程度の膜厚部分をパターニングした第２低抵抗領域Ｒを構成する部分が積層されている。そして、第２低抵抗領域Ｒの表面から高抵抗領域１５ｂ’にまで達する深さで第１低抵抗領域１５ｇが設けられている。
【００５０】
尚、チャネル層１４がＩｎＧａＡｓ混晶で構成されている場合、上部障壁層１５はＡｌＧａＡｓ混晶に限定されず、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成されて構成されていてもよい。これにより、ＩｎＧａＡｓ混晶で構成されたチャネル層１４におけるＩｎの組成比を大きくでき、チャネル層１４においてのキャリアの移動度を高めることができる。
【００５１】
［第１低抵抗領域１５ｇ］
第１低抵抗領域１５ｇは、上部障壁層１５内であって、チャネル層１４とは反対側の表面層において、上部障壁層１５のキャリア供給領域１５ａよりも表面側の浅い位置で、キャリア供給領域１５ａに対して間隔を有して設けられている。この第１低抵抗領域１５ｇは、チャネル層１４を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗領域１５ｂ’よりも低抵抗に保たれている。したがって、キャリアが電子の場合、第１低抵抗領域１５ｇにはｐ型不純物が拡散されていることとなる。
【００５２】
このような第１低抵抗領域１５ｇの厚さ（深さ）とｐ型不純物濃度の値は、トランジスタのしきい値電圧により決まる。すなわち、第１低抵抗領域１５ｇの厚さを厚くするか、またはｐ型不純物の濃度を高くすることで、しきい値電圧が高くなる。一方、第１低抵抗領域１５ｇの厚さを薄くする、またはｐ型不純物の濃度を低くすることで、しきい値電圧が低くなる。
【００５３】
このような第１低抵抗領域１５ｇには、一例として、１×１０18個／ｃｍ3以上のｐ型不純物が含有されていてよく、一例として１×１０19個／ｃｍ3程度である。尚、Ｉｎ（ＡｌＧａ）ＡｓＰ混晶により構成された上部障壁層１５におけるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、第１低抵抗領域１５ｇの形成方法によって適宜選択して用いられる。
【００５４】
[第２低抵抗領域Ｒ]
第２低抵抗領域Ｒは、上部障壁層１５においてチャネル層１４とは反対側の表面層をパターニングした部分に形成され、第１低抵抗領域１５ｇからソース電極２３ｓ／ドレイン電極２３ｄ側に向かって延設されている。
【００５５】
ここで、基板１１上に形成された上部障壁層１５までの積層体は、断面図での図示を省略した素子分離で分離されている。図２の上面図に示すように、この素子分離によって、基板１１の上部は島状のアクティブ領域ａに分離されており、このアクティブ領域ａの中央を横断するように、上部障壁層１５の表面層をパターニングした部分Ｒ１が設けられている。そして、第２低抵抗領域Ｒは、このパターニングした部分Ｒ１におけるアクティブ領域ａに設けられている。
【００５６】
このような第２低抵抗領域Ｒは、チャネル層１４を走行するキャリアとは逆導電型の不純物（すなわちここではｐ型の不純物）を含有するｐ型領域として構成されている。このような第２低抵抗領域Ｒは、領域全体のｐ型の電荷量が第１低抵抗領域１５ｇよりも少ない領域として形成されていることが重要である。第２低抵抗領域Ｒにおけるｐ型の電荷量は、ゲート電極２５に負の電圧を印加したオフ動作時において、第２低抵抗領域Ｒ内の正孔（チャネル層１４を走行するキャリアと逆導電型の電荷）が枯渇して空乏化される程度であることとする。更に、第２低抵抗領域Ｒは、第１低抵抗領域１５ｇよりもｐ型の単位長さあたり（図面の単位横方向長さあたり）の電荷量が少ないことが好ましい。このようにすることにより、第２低抵抗領域Ｒの横方向長さが極端に広くなった場合にも、第２低抵抗領域Ｒを、第１低抵抗領域１５ｇよりもｐ型の電荷量が少なくなるようにすることが可能となる。
【００５７】
ここでは特に、第２低抵抗領域Ｒは、第１低抵抗領域１５ｇよりも浅く、すなわち第１低抵抗領域１５ｇよりも膜厚が薄く形成されていることとする。これにより、第２低抵抗領域Ｒ内におけるｐ型の電荷量が、第１低抵抗領域１５ｇよりも少ない状態に保たれていることとする。この場合、例えば、第２低抵抗領域Ｒには、１×１０18個／ｃｍ3程度のｐ型不純物が含有されていてよく、一例として１×１０18個／ｃｍ3程度である。
【００５８】
尚、第２低抵抗領域Ｒは、第１低抵抗領域１５ｇと同程度の深さ、すなわち第１低抵抗領域１５ｇと同程度の膜厚で、前記第１低抵抗領域１５ｇよりもｐ型の不純物濃度が低い構成であってもよい。
【００５９】
以上の第２低抵抗領域Ｒに含有されるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、第２低抵抗領域Ｒの形成方法によって適宜選択して用いられる。
【００６０】
また第１低抵抗領域１５ｇからの第２低抵抗領域Ｒの張り出し幅Ｌは、ソース電極２３ｓ／ドレイン電極２３ｄに達することの無い範囲で十分に大きいこととし、例えば、Ｌ＝０．８μｍ程度であることとする。
【００６１】
尚、第２低抵抗領域Ｒは、例えばチャネル層１４側に向かって不純物濃度を薄くすることにより、以降に説明するチャネル層１４内におけるキャリア欠乏領域を延ばし易くなる。一方、第２低抵抗領域Ｒは、表面側に向かって不純物濃度を薄くすることにより、界面トラップの影響を受け難くなり、オフ動作時において第２低抵抗領域Ｒとチャネル層１４との間の空乏層を制御し易くなる。
【００６２】
また第２低抵抗領域Ｒは、高抵抗領域１５ｂ’に対して良好に格子整合する化合物半導体であれば、高抵抗領域１５ｂ’と異なる半導体材料で構成されていてもよい。
【００６３】
［絶縁膜２１］
絶縁膜２１は、上部障壁層１５上の全面を覆う状態で設けられている。この絶縁膜２１は、上部障壁層１５を構成する化合物半導体に対して絶縁性を有し、かつ、イオンなどの不純物より上部障壁層１５の表面を保護する機能を持つ材料が用いられる。このような絶縁膜２１は、例えば厚さが２００ｎｍの窒化シリコン（Ｓｉ3Ｎ4）により構成されている。
【００６４】
このような絶縁膜２１には、第２低抵抗領域Ｒを挟む位置で、第２低抵抗領域Ｒに重ならない位置において、上部障壁層１５の高抵抗領域１５ｂ’に達するソース開口２１ｓ／ドレイン開口２１ｄが設けられている。また絶縁膜２１におけるソース開口２１ｓとドレイン開口２１ｄとの間には、第１低抵抗領域１５ｇを露出する形状のゲート開口２１ｇが設けられている。
【００６５】
以上のソース開口２１ｓ、ドレイン開口２１ｄ、およびゲート開口２１ｇは、それぞれが独立した開口部分として、絶縁膜２１に設けられている。
【００６６】
［ソース電極２３ｓ／ドレイン電極２３ｄ］
ソース電極２３ｓおよびドレイン電極２３ｄは、第１低抵抗領域１５ｇおよび第２低抵抗領域Ｒを挟む位置において、それぞれがソース開口２１ｓおよびドレイン開口２１ｄを介して上部障壁層１５の高抵抗領域１５ｂ’にオーミック接合されている。このようなソース電極２３ｓおよびドレイン電極２３ｄは、上部障壁層１５側から順に、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次積層し、下地の化合物半導体層を合金化したものにより構成されている。ソース電極２３ｓおよびドレイン電極２３ｄの各膜厚は、例えばそれぞれ１０００ｎｍである。
【００６７】
［ゲート電極２５］
ゲート電極２５は、第１低抵抗領域１５ｇの上部に設けられている。ここでは、ゲート電極２５は、ゲート開口２１ｇを埋め込む状態で設けられ、ゲート開口２１ｇの底部における全域において第１低抵抗領域１５ｇ上に設けられていることとする。このようなゲート電極２５は、基板１１側からニッケル（Ｎｉ）、および金（Ａｕ）を順次積層した構成となっている。
【００６８】
＜バンド構造＞
図３は、上記構成の半導体装置１-1のゲート電極２５下方におけるエネルギーバンド構成図であり、ゲート電圧Ｖｇを印加していない接合状態のものである。尚、このエネルギーバンド構成図は、下部障壁層１３をＡｌ0.2Ｇａ0.8Ａｓ混晶により、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により、上部障壁層１５をＡｌ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【００６９】
図３に示すように、本第１実施形態の半導体装置１-1は、バンドギャップの狭いチャネル層１４を、これよりもバンドギャップが広くコンダクションバンドエネルギーＥｃが高い下部障壁層１３と上部障壁層１５とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３および上部障壁層１５のキャリア供給領域１３ａ，１５ａからキャリアとして電子が供給された場合に、この電子が蓄積される二次電子ガス層となる。
【００７０】
また、チャネル層１４と上部障壁層１５とのヘテロ接合部におけるコンダクションバンドの不連続量ΔＥｃが十分に大きい（ここでは０．３１ｅＶ）。さらに、上部障壁層１５におけるコンダクションバンドエネルギーＥｃの極小点と、チャネル層１４内におけるコンダクションバンドエネルギーＥｃとの差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されており、上部障壁層１５内に分布する電子数はチャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【００７１】
＜第１実施形態の半導体装置の動作＞
次に、図１〜３を用いて説明した上記構成の半導体装置１-1の動作を、先の図３と共に、図４，図５のエネルギーバンド構成図、および図６の半導体装置１-1の断面図を用いて説明する。ここでは、半導体装置１-1が、しきい値電圧−０．５Ｖ程度の浅いデプレッション型のトランジスタである場合についての動作として説明する。
【００７２】
図４はオフ動作時（Ｖｇ＝−２Ｖ）のものであり、図５はオン動作時（Ｖｇ＝１Ｖ）のものである。また図４および図５は、図３と同様に、下部障壁層１３および上部障壁層１５をＡｌ0.2Ｇａ0.8Ａｓ混晶によりそれぞれ構成し、チャネル層１４をＩｎ0.2Ｇａ0.8Ａｓ混晶により構成した場合について表している。
【００７３】
この半導体装置１-1は、ここでは浅いデプレッション型である。このため、ゲート電極２５に電圧を印加していない接合状態（Ｖｇ＝０）においては、ｐ型の第１低抵抗領域１５ｇの直下に該当するチャネル層１４の領域では、周囲と比較して電子が欠乏したキャリア欠乏領域が形成されている。このときのエネルギーバンド構成は、先に説明した図３のようであり、チャネル層１４は高抵抗の状態にある。
【００７４】
ここで、ゲート電極２５にオフ動作時のゲート電圧（Ｖｇ＝−２Ｖ）程度を印加し、オフ動作の状態とする。なお、低抵抗領域の条件によって電圧は変わり、少なくともオフ電圧（−２Ｖ）より低い電圧（Ｖｇ＜−２Ｖ）を印加するようにしてもよい。この場合、図６の断面図に示すように、ｐ型の第１低抵抗領域１５ｇの直下に該当するチャネル層１４のキャリア欠乏領域Ａは、キャリア数がさらに減少して空乏化し、さらに第２低抵抗領域Ｒの直下に該当するチャネル層１４まで広がる。これにより、ドレイン電流Ｉｄがほとんど流れなくなる。このときのエネルギーバンド構成は図４のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆはよりも完全に高くなる。
【００７５】
一方、ゲート電極２５にオン動作時のゲート電圧（Ｖｇ＝１Ｖ）程度を印加し、オン動作時の状態とする。この場合、図６の断面図において示したキャリア欠乏領域Ａは消失し、チャネル層１４における電子数が増大し、ドレイン電流Ｉｄが変調される。このときのエネルギーバンド構成は図５のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも低くなる。
【００７６】
＜第１実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置１-1の製造方法の一例を、図７および図８の断面工程図に基づいて説明する。
【００７７】
［図７のＡ］
先ず図７のＡに示すように、例えばＧａＡｓよりなる基板１１上に、不純物を添加しないｕ−ＧａＡｓ層をエピタキシャル成長させてバッファ層１２を形成する。その後、バッファ層１２上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて下部障壁層１３を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ、シリコン（Ｓｉ）を添加したｎ型ＡｌＧａＡｓ層からなるキャリア供給領域１３ａ、および不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１３ａを備えた下部障壁層１３を得る。
【００７８】
次に、下部障壁層１３上に、例えば不純物を添加しないｕ−ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層１４を形成する。
【００７９】
その後、チャネル層１４上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて上部障壁層１５を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１５ｂ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなるキャリア供給領域１５ａ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなる高抵抗領域１５ｂ’、炭素（Ｃ）を添加したｐ型のＡｌＧａＡｓ層からなる第２低抵抗領域Ｒを順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１５ａを備え、最上部に第２低抵抗領域Ｒを備えた上部障壁層１５を得る。
【００８０】
以上の後には、ここでの図示を省略した素子分離の形成を行う。この場合、例えばボロンのイオン注入によって高抵抗化された非活性領域を形成し、これを素子分離とする。これにより、図２に示したアクティブ領域ａを島状に分離する。
【００８１】
［図７のＢ］
次いで、図７のＢに示すように、素子分離で分離されたアクティブ領域の中央を横断する形状に、第２低抵抗領域Ｒをパターニングする。この際、フォトレジストをマスクとしてウェットエッチングなどによるパターニングを行う。本例では、第２低抵抗領域Ｒを、上部障壁層１５の一部として高抵抗領域１５ｂ’以下と同じ半導体材料で構成したため、第２低抵抗領域Ｒをエッチングする際に、高抵抗領域１５ｂ’の表面層もエッチングされる。尚、第２低抵抗領域Ｒの半導体材料を高抵抗領域１５ｂ’と異なる材料にするか、または第２低抵抗領域Ｒと高抵抗領域１５ｂ’の間にこれらと異なる半導体材料のエッチングストップ層を形成し、選択比を持たせることで、第２低抵抗領域Ｒのみを除去する事も可能である。
【００８２】
［図８のＣ］
次いで図８のＣに示すように、上部障壁層１５上に、例えばＣＶＤ（Chemical Vapor Deposition ）法により、窒化シリコン（Ｓｉ3Ｎ4）よりなる絶縁膜２１を成膜する。その後、絶縁膜２１をパターンエッチングすることにより、第２低抵抗領域Ｒの中央部分を露出するゲート開口２１ｇを形成する。このゲート開口２１ｇは、アクティブ領域の中央を横断する大きさで形成する。
【００８３】
この状態で、ゲート開口２１ｇの底部に露出する上部障壁層１５の表面層からのｐ型不純物の導入により、上部障壁層１５内に第１低抵抗領域１５ｇを形成する。ここでは、上部障壁層１５の表面層を構成する第２低抵抗領域Ｒの深さを超え、かつキャリア供給領域１５ａに達することのない深さで、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて第１低抵抗領域１５ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで第１低抵抗領域１５ｇを形成し、第１低抵抗領域１５ｇの両側に第２低抵抗領域Ｒが延設された状態とする。
【００８４】
［図８のＤ］
次に図８のＤに示すように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を、第１低抵抗領域１５ｇ上に形成する。この際、チタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）を順次マスク蒸着してゲート電極２５をパターン形成する。
【００８５】
［図１］
その後は図１に示したように、絶縁膜２１をパターンエッチングすることにより、第２低抵抗領域Ｒを挟む位置において上部障壁層１５の高抵抗領域１５ｂ’を露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。
【００８６】
次いで、ソース開口２１ｓおよびドレイン開口２１ｄを介して上部障壁層１５の高抵抗領域１５ｂ’にオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。この際、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次蒸着してパターンニングし、さらに例えば４００℃程度の加熱処理により金系合金形成をしてソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-1を完成させる。
【００８７】
以上の説明した製造方法により、第１実施形態の半導体装置１-1を形成することができる。この方法によれば、絶縁膜２１に形成したゲート開口２１ｇからのｐ型不純物の拡散によって第１低抵抗領域１５ｇを形成した後、ゲート開口２１ｇを埋め込む状態でゲート電極２５を形成する。このため、第１低抵抗領域１５ｇ上に、セルフアラインでゲート電極２５が形成されることになる。したがって、第１実施形態の半導体装置１-1を容易に得ることが可能である。
【００８８】
尚、ゲート開口２１ｇ、第１低抵抗領域１５ｇ、およびゲート電極２５の形成は、ソース開口２１ｓ／ドレイン開口２１ｄおよびソース電極２３ｓ／ドレイン電極２３ｄの形成の後に行ってもよい。この場合であっても、第１低抵抗領域１５ｇに対してセルフアラインでゲート電極２５が形成されるため、第１実施形態の半導体装置１-1を容易に得ることが可能である。
【００８９】
＜第１実施形態の半導体装置の効果＞
以上説明した半導体装置１-1は、ｎ型のチャネル層１４に隣接する上部障壁層１５の表面側にｐ型の第１低抵抗領域１５ｇを設け、この上部にゲート電極２５を設けたＪＰＨＥＭＴ構造である。そして特に、第１低抵抗領域１５ｇの両側に、第１低抵抗領域１５ｇよりもｐ型の電荷量が少ない第２低抵抗領域Ｒが延設されている。
【００９０】
図６に示したように、このような構成の半導体装置１-1は、オフ動作時に次のような状態となる。すなわち、チャネル層１４内には、ｎ型のチャネル層１４とｐ型の第１低抵抗領域１５ｇおよび第２低抵抗領域Ｒとの間のＰＮ接合部に空乏層が広がり、キャリア欠乏領域Ａが形成される。これにより、チャネル層１４内においてのｎ型領域Ｓｎは、第２低抵抗領域Ｒの外側にまで後退する。
【００９１】
またここで、ｐ型の第２低抵抗領域Ｒは、第１低抵抗領域１５ｇよりもｐ型の電荷量が少なく構成されている。このため、上述したオフ動作時においては、チャネル層１４との間のＰＮ接合によって第２低抵抗領域Ｒが空乏化され易く、ｐ型領域Ｓｐは第１低抵抗領域１５ｇにまで後退する。
【００９２】
これにより、ｐ型の第１低抵抗領域１５ｇの両側にｐ型の第２低抵抗領域Ｒを延設した構成においては、ｐ型の第２低抵抗領域Ｒを設けていない構成と比較して、オフ動作時においてのｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄを拡大することができる。つまり、チャネル層１４のキャリア濃度を高くしてオン抵抗Ｒｏｎを低減させた場合であっても、オフ動作時においてのｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄを拡大させた分だけ、オフ容量Ｃｏｆｆを低減させることができるのである。
【００９３】
これに対して、上述した第２低抵抗領域Ｒを設けていないＪＰＨＥＭＴ構造では、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域Ａは、第１低抵抗領域１５ｇの下方より若干横方向に広がる程度である。このため、ｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄは、ｐ型の第２低抵抗領域Ｒを設けている構成と比較すると短くなる。
【００９４】
したがって、ＪＰＨＥＭＴ構造における第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設したことにより、オフ容量Ｃｏｆｆの低減を図ることが可能になり、トランジスタ特性の向上を図ることが可能になる。
【００９５】
図９には、第１実施形態の半導体装置（１）と、第２低抵抗領域Ｒを設けていない参考例の半導体装置（２）とに関して、ゲート電圧Ｖｇ−オフ容量Ｃｏｆｆのシミュレーションを行った結果を示す。この結果に見られるように、本第１実施形態の半導体装置（１）においては、参考例（２）と比較して、ゲート電圧Ｖｇを低くしたオフ動作時のオフ容量Ｃｏｆｆが低く、しかも安定した値に抑えられていることが判る。
【００９６】
また、しきい値電圧付近においてのオフ容量Ｃｏｆｆの立ち上がりも急峻である。このことから、本第１実施形態の半導体装置では、オフ特性の向上が図られていることがわかる。ここで、オン抵抗Ｒｏｎとオフ容量Ｃｏｆｆはトレードオフの関係にあるため、オフ特性が向上した分、キャリア供給領域１３ａ，１５ａの不純物濃度を高くすることで、オン特性を向上させることが可能である。
【００９７】
尚、以上の第１実施形態は、半導体装置１-1をデプレッション型とした場合を説明したが、エンハンスメント型とした場合であっても同様に考えることができ、上述した説明はよりよく当てはまる。
【００９８】
≪２．第２実施形態≫
（第２低抵抗領域が全面に設けられた例）
図１０は第２実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第２実施形態の半導体装置の構成を説明する。
【００９９】
＜第２実施形態の半導体装置の構成＞
図１０に示す本第２実施形態の半導体装置１-2が、図１を用いて説明した第１実施形態の半導体装置１-1と異なるところは、第２低抵抗領域Ｒをパターニングせずに上部障壁層１５の全面に残したところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第２実施形態での詳細な説明は省略する。
【０１００】
すなわち、半導体装置１-2における上部障壁層１５は、チャネル層１４と逆側の表面が、第１低抵抗領域１５ｇを除く全面において第２低抵抗領域Ｒによって覆われている。第２低抵抗領域Ｒで表面が構成された上部障壁層１５上の絶縁膜２１には、第１低抵抗領域１５ｇに対して十分な間隔を持ってソース開口２１ｓ／ドレイン開口２１ｄが設けられている。
【０１０１】
ソース電極２３ｓおよびドレイン電極２３ｄは、それぞれがソース開口２１ｓおよびドレイン開口２１ｄを介して上部障壁層１５の第２低抵抗領域Ｒにオーミック接合されている。
【０１０２】
＜第２実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-2は、第１実施形態の半導体装置１-1と同様に動作する。またこの半導体装置１-2の製造は、第１実施形態の半導体装置１-1の製造手順において、第２低抵抗領域Ｒをパターニングする工程を省けばよい。
【０１０３】
＜第２実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-2であっても、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第１実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒがより広い部分を覆っているため、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Ｃｏｆｆをさらに低減する効果が得られる。またさらに、第２低抵抗領域Ｒのパターニング工程を省くことができるため、第１実施形態の半導体装置１-1の製造と比較して、製造工程数を削減することが可能である。
【０１０４】
尚、本第２実施形態の半導体装置１-2では、第２低抵抗領域Ｒに対してソース電極２３ｓ／ドレイン電極２３ｄがオーミック接合されるため、コンタクト抵抗が若干高くなってしまう可能性がある。しかしながら、オーミック接合時のアロイ条件を最適化することにより、抵抗の増加分を抑えることが可能である。
【０１０５】
≪３．第３実施形態≫
（ソース電極／ドレイン電極との接合部で第２低抵抗領域を除去した例）
図１１は第３実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第３実施形態の半導体装置の構成を説明する。
【０１０６】
＜第３実施形態の半導体装置の構成＞
図１１に示す本第３実施形態の半導体装置１-3が、図１を用いて説明した第１実施形態の半導体装置１-1と異なるところは、ソース電極２３ｓ／ドレイン電極２３ｄとの接合部においてのみ、第２低抵抗領域Ｒを除去したところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第３実施形態での詳細な説明は省略する。
【０１０７】
すなわち、半導体装置１-3における上部障壁層１５は、チャネル層１４と逆側の表面が、ほぼ全面において第２低抵抗領域Ｒによって覆われており、ソース電極２３ｓ／ドレイン電極２３ｄとの接合部においてのみ第２低抵抗領域Ｒが除去された構成である。第２低抵抗領域Ｒで表面が構成された上部障壁層１５上の絶縁膜２１には、第１低抵抗領域１５ｇに対して十分な間隔を持ってソース開口２１ｓ／ドレイン開口２１ｄが設けられている。
【０１０８】
これらのソース開口２１ｓ／ドレイン開口２１ｄの底部においては、絶縁膜２１をマスクにした等方的なエッチングによって第２低抵抗領域Ｒが除去されていて、高抵抗領域１５ｂ’が露出した状態となっている。
【０１０９】
ソース電極２３ｓおよびドレイン電極２３ｄは、それぞれがソース開口２１ｓおよびドレイン開口２１ｄを介して、第２低抵抗領域Ｒに接触することなく高抵抗領域１５ｂ’にオーミック接合されている。
【０１１０】
＜第３実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-3は、第１実施形態の半導体装置１-1と同様に動作する。またこの半導体装置１-3の製造は、次のように行う。
【０１１１】
［図１２のＡ］
先ず図１２のＡに示すように、基板１１上に、バッファ層１２〜第２低抵抗領域Ｒまでを成膜し、さらに絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。次に、ゲート開口２１ｇからの不純物拡散により、第２低抵抗領域Ｒから高抵抗領域１５ｂ’に達するｐ型の第１低抵抗領域１５ｇを形成する。
【０１１２】
［図１２のＢ］
次に、図１２のＢに示すように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を、第１低抵抗領域１５ｇ上に形成する。
【０１１３】
以上までの工程は、第１実施形態において図７のＡ〜図８のＤを用いて説明した製造手順において、第２低抵抗領域Ｒをパターニングする工程を省けばよい。
【０１１４】
［図１３のＣ］
次に、図１３のＣに示すように、絶縁膜２１をパターンエッチングすることにより、第２低抵抗領域Ｒを挟む位置において第２低抵抗領域Ｒを露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。その後、ソース開口２１ｓ／ドレイン開口２１ｄが形成された絶縁膜２１をマスクにして、第２低抵抗領域Ｒを等方的にエッチングする。これにより、ソース開口２１ｓ／ドレイン開口２１ｄの底部に高抵抗領域１５ｂ’を露出させると共に、ソース開口２１ｓ／ドレイン開口２１ｄの側壁から第２低抵抗領域Ｒを後退させる。
【０１１５】
尚、このエッチング工程における高抵抗領域１５ｂ’の削れを防ぐことを目的とし、第２低抵抗領域Ｒを高抵抗領域１５ｂ’と異なる材料を用いて形成したり、第２低抵抗領域Ｒと高抵抗領域１５ｂ’との間に、これらと異なる半導体材料のエッチングストップ層を形成してもよい。
【０１１６】
［図１１］
その後は図１１に示したように、ソース開口２１ｓ／ドレイン開口２１ｄを介して上部障壁層１５の高抵抗領域１５ｂ’にオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。この際、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次、異方的に蒸着することにより、蒸着した材料膜と第２低抵抗領域Ｒとの間に中空部Ｇを残す。次に、これらの材料膜をパターニングし、さらに例えば４００℃程度の加熱処理により金系合金形成をしてソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-3を完成させる。
【０１１７】
＜第３実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-3は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第１実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒがより広い部分を覆っているため、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Ｃｏｆｆをさらに低減する効果が得られる。しかも、ｐ型の第２低抵抗領域Ｒを部分的にエッチング除去することにより、第２低抵抗領域Ｒとソース電極２３ｓ／ドレイン電極２３ｄとの接触を回避した構成であるため、コンタクト抵抗の増加を防ぐこともできる。
【０１１８】
また、この半導体装置１-3の製造においては、ソース開口２１ｓ／ドレイン開口２１ｄを設けた絶縁膜２１をマスクにして第２低抵抗領域Ｒをウェットプロセスで等方的にエッチング除去し、ソース電極２３ｓ／ドレイン電極２３ｄの形成においては異方的な成膜を行っている。これにより、中空部Ｇによって第２低抵抗領域Ｒとの接触を回避したソース電極２３ｓ／ドレイン電極２３ｄの形成が、セルフアラインで行われる。したがって、上述した構成の半導体装置１-3におけるソース電極２３ｓ／ドレイン電極２３ｄの形成を高精度に行うことが可能である。
【０１１９】
尚、この構成の半導体装置１-3においては、第２低抵抗領域Ｒとソース電極２３ｓ／ドレイン電極２３ｄとの間に中空部Ｇを残すことにより、これらの間の絶縁性を確保している。しかしながら、プロセス中における中空部Ｇへの異物の混入を防止することを目的として、次のプロセスを追加してもよい。すなわち、ソース電極２３ｓ／ドレイン電極２３ｄを形成する前の図１３のＣに示した状態において、例えばＡＬＤ（Atomic Layer Deposition）法などにより、ソース開口２１ｓ／ドレイン開口２１ｄの側壁から第２低抵抗領域Ｒを後退させた部分を埋め込む膜厚で絶縁膜を形成する。次いで、絶縁膜をウェットプロセスによってエッチングし、低ダメージで高抵抗領域１５ｂ’を露出させる。その後、先に説明したソース電極２３ｓおよびドレイン電極２３ｄの形成を行う。以上により、中空部Ｇを埋め込んだ絶縁膜によって、第２低抵抗領域Ｒとソース電極２３ｓ／ドレイン電極２３ｄとの絶縁性を確保した構成とすることができ、中空部Ｇへの異物の混入によるデバイス特性への悪影響を防止することができる。
【０１２０】
≪４．第４実施形態≫
（第２低抵抗領域の上部に高抵抗領域を設けた例）
図１４は第４実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第４実施形態の半導体装置の構成を説明する。
【０１２１】
＜第４実施形態の半導体装置の構成＞
図１４に示す本第４実施形態の半導体装置１-4が、図１を用いて説明した第１実施形態の半導体装置１-1と異なるところは、ｐ型の第２低抵抗領域Ｒの上に、高抵抗領域１６が形成されているところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第４実施形態での詳細な説明は省略する。
【０１２２】
すなわち、半導体装置１-4における上部障壁層１５は、チャネル層１４と逆側の表面層を構成する第２低抵抗領域Ｒがパターニングされた構成であり、このパターニングされた部分に高抵抗領域１６が積層された形状となっている。ｐ型の第１低抵抗領域１５ｇは、高抵抗領域１６から、上部障壁層１５における第２低抵抗領域Ｒおよび高抵抗領域１５ｂ’にわたる深さで設けられている。
【０１２３】
第２低抵抗領域Ｒの上部に配置される高抵抗領域１６は、薄い膜厚であってよい。この高抵抗領域１６は、第２低抵抗領域Ｒに対して良好に格子整合する化合物半導体であれば、第２低抵抗領域Ｒと異なる半導体材料で構成されていてもよい。また、この高抵抗領域１６には、不純物が含有されていてもいなくてもよく、含有されている場合にはｐ型の不純物でもｎ型の不純物でもよい。高抵抗領域１６に含有されるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。ｎ型不純物としてはシリコン（Ｓｉ）が用いられる。これらの不純物は、高抵抗領域１６の形成方法によって適宜選択して用いられる。
【０１２４】
＜第４実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-4は、第１実施形態の半導体装置１-1と同様に動作する。またこの半導体装置１-4の製造は、第１実施形態の半導体装置１-1の製造手順において、ｐ型の第２低抵抗領域Ｒの上に、高抵抗領域１６を構成する層をあらかじめ成膜しておけばよく、同一のマスクを用いて高抵抗領域１６とｐ型の第２低抵抗領域Ｒとをパターニングすればよい。
【０１２５】
＜第４実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-4は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第１実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒの上に高抵抗領域１６が形成されているため、第２低抵抗領域Ｒが界面トラップの影響を受け難くなり、オフ動作時において第２低抵抗領域Ｒとチャネル層１４との間の空乏層を制御し易くなる。これにより、第１実施形態の効果において図６を用いて説明した、オフ動作時におけるｎ型領域Ｓｎおよびｐ型領域Ｓｐの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
【０１２６】
尚、本第４実施形態は、第１実施形態への適用に限定されることはなく、第２〜第３実施形態と組み合わせることも可能である。これにより、本第４実施形態の効果と合わせて、さらに第２〜第３実施形態の効果を得ることが可能になる。
【０１２７】
≪５．第５実施形態≫
（不純物拡散による第２低抵抗領域を設けた例）
図１５は第５実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第５実施形態の半導体装置の構成を説明する。
【０１２８】
＜第５実施形態の半導体装置の構成＞
図１５に示す本第５実施形態の半導体装置１-5が、図１を用いて説明した第１実施形態の半導体装置１-1と異なるところは、第２低抵抗領域Ｒが不純物の拡散により形成されているところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第５実施形態での詳細な説明は省略する。
【０１２９】
すなわち、半導体装置１-5における上部障壁層１５は、チャネル層１４と逆側の表面層が高抵抗領域１５ｂ’で構成されており、この高抵抗領域１５ｂ’の表面層に第１低抵抗領域１５ｇおよび第２低抵抗領域Ｒが不純物拡散によって形成された構成となっている。
【０１３０】
＜第５実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-5は、第１実施形態の半導体装置１-1と同様に動作する。またこの半導体装置１-5の製造は、次のように行う。
【０１３１】
［図１６のＡ］
先ず図１６のＡに示すように、基板１１上に、バッファ層１２〜高抵抗領域１５ｂ’までを成膜する。以上までの工程は、第１実施形態において図７のＡを用いて説明した製造手順において、第２低抵抗領域Ｒを成膜する工程を省けばよい。
【０１３２】
［図１６のＢ］
次に図１６のＢに示すように、高抵抗領域１５ｂ’上に、例えば窒化シリコンで構成されたマスク３０を形成する。このマスク３０を介しての不純物拡散により、高抵抗領域１５ｂ’の表面層に第２低抵抗領域Ｒを形成するためのｐ型不純物を拡散させる。この際、例えばｐ型不純物として亜鉛（Ｚｎ）を拡散させることで、拡散深さを高精度に制御する。亜鉛（Ｚｎ）の拡散は、第１実施形態における第１低抵抗領域１５ｇの形成と同様に行う。拡散終了後には、マスク３０を除去する。
【０１３３】
［図１７のＣ］
次に図１７のＣに示すように、第２低抵抗領域Ｒが形成された高抵抗領域１５ｂ’上に絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。そしてゲート開口２１ｇからの不純物拡散により、第２低抵抗領域Ｒの中央に、高抵抗領域１５ｂ’にまで達する深さで第１低抵抗領域１５ｇを形成するためのｐ型不純物を拡散させる。
【０１３４】
［図１７のＤ］
次いで図１７のＤに示すように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を第１低抵抗領域１５ｇ上に形成する。
【０１３５】
［図１５］
その後は図１５に示したように、絶縁膜２１に高抵抗領域１５ｂ’を露出させたソース開口２１ｓ／ドレイン開口２１ｄを形成し、これらを介して高抵抗領域１５ｂ’にオーミック接合されたソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-5を完成させる。以上の図１７のＣ以降に説明した工程は、第１実施形態における図８のＣ以降に説明した工程と同様に行えばよい。
【０１３６】
＜第５実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-5は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第１実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒが拡散により形成されているため、ウェットエッチングにより第２低抵抗領域Ｒを除去する工程を行わなくてもよい。
【０１３７】
さらに、平坦に保たれた上部障壁層１５上において各構成要素のパターニングの制御性を確保した構成でありながらも、第２低抵抗領域Ｒとの接触を回避して高抵抗領域１５ｂ’に対してソース電極２３ｓ／ドレイン電極２３ｄをオーミック接合させた構成であるため、コンタクト抵抗を低く抑えることも可能である。
【０１３８】
≪６．第６実施形態≫
（上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
図１８は第６実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第６実施形態の半導体装置の構成を説明する。
【０１３９】
＜第６実施形態の半導体装置の構成＞
図１８に示す本第６実施形態の半導体装置１-6が、図１を用いて説明した第１実施形態の半導体装置１-1と異なるところは、上部障壁層１５とソース電極２３ｓ／ドレイン電極２３ｄとの間に、キャップ層３３を設けたところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第６実施形態での詳細な説明は省略する。
【０１４０】
すなわち、キャップ層３３は、上部障壁層１５とソース電極２３ｓ／ドレイン電極２３ｄとの間に、第１低抵抗領域１５ｇとは逆導電型でチャネル層１４と同一導電型の不純物（ここではｎ型の不純物）を含有する層として設けられている。このキャップ層３３は、ｎ型不純物をある程度の量で含有した低抵抗領域として構成されていることとする。
【０１４１】
またキャップ層３３は、ソース電極２３ｓ／ドレイン電極２３ｄの下地としてパターニングされた状態で設けられ、ここでは一例として同一形状にパターニングされた第２低抵抗領域Ｒ上に設けられている。この場合、キャップ層３３の下地となる第２低抵抗領域Ｒ部分は、第１低抵抗領域１５ｇから延設された第２低抵抗領域Ｒとは分離されていることとする。
【０１４２】
以上のようなキャップ層３３は、下地となる上部障壁層１５部分に対して格子整合する化合物半導体材料を用いて構成されていればよく、上部障壁層１５のバンドギャップと一致していなくてもよい。ただし、下地となる上部障壁層１５とのバンドギャップが異なると、接合部にポテンシャルの障壁ができるため、オーミック接合における抵抗が高くなるおそれがある。したがって、キャップ層３３のバンドギャップは、下地となる上部障壁層１５のバンドギャップに対して、半導体装置１-6の特性に影響のない程度の範囲で一致させることする。以上のようなキャップ層３３は、上部障壁層１５の表面層（ここでは第２低抵抗領域Ｒ）がＡｌＧａＡｓ混晶からなる場合、例えばｎ型の不純物を含有するＧａＡｓにより構成されていることとする。
【０１４３】
＜第６実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-6は、第１実施形態の半導体装置１-1と同様に動作する。またこの半導体装置１-6の製造は、次のように行う。
【０１４４】
［図１９のＡ］
先ず図１９のＡに示すように、基板１１上に、バッファ層１２〜から第２低抵抗領域Ｒまでを成膜し、上部障壁層１５を形成する。以上までの工程は、第１実施形態において図７のＡを用いて説明した製造手順と同様に行えばよい。次に、上部障壁層１５の形成に続けてキャップ層３３となるｎ型ＧａＡｓ層をエピタキシャル成長させる工程を行い、その後、ボロンのイオン注入によってここでの図示を省略した素子分離を形成する。
【０１４５】
［図１９のＢ］
次に図１９のＢに示すように、キャップ層３３をパターニングして第２低抵抗領域Ｒを露出させる。次いで第２低抵抗領域Ｒの露出した周縁部分をパターニング除去し、キャップ層３３から露出している第２低抵抗領域Ｒと、キャップ層３３の下部の第２低抵抗領域Ｒとを分離する。
【０１４６】
［図２０のＣ］
次に図２０のＣに示すように、キャップ層３３を覆う状態で上部障壁層１５上に絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。そしてゲート開口２１ｇからの不純物拡散により、キャップ層３３から露出させた第２低抵抗領域Ｒの中央に、高抵抗領域１５ｂ’にまで達する深さで第１低抵抗領域１５ｇを形成するためのｐ型不純物を拡散させる。
【０１４７】
［図２０のＤ］
次いで図２０のＤに示すように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を第１低抵抗領域１５ｇ上に形成する。
【０１４８】
［図１８］
その後は図１８に示したように、絶縁膜２１にキャップ層３３を露出させたソース開口２１ｓ／ドレイン開口２１ｄを形成し、これらを介してキャップ層３３にオーミック接合されたソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置１-6を完成させる。以上の図２０のＣ以降に説明した工程は、第１実施形態における図８のＣ以降に説明した工程と同様に行えばよい。
【０１４９】
＜第６実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-6は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第１実施形態と同様の効果を得ることができる。また、上部障壁層１５とソース電極２３ｓ／ドレイン電極２３ｄとの間に、チャネル層１４と同一のｎ型のキャップ層３３を設けた構成である。これにより、キャップ層３３が、チャネル層１４に対するキャリア供給源となり、キャップ層３３の直下のチャネル層１４のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、さらにオン抵抗Ｒｏｎを小さくすることが可能になるため、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０１５０】
尚、本第６実施形態は、第１実施形態への適用に限定されることはなく、第２〜第５実施形態と組み合わせることも可能である。これにより、本第６実施形態の効果と合わせて、さらに組み合わせた各実施形態の効果を得ることが可能になる。
【０１５１】
≪７．第７実施形態≫
（第１低抵抗領域の一方側のみに第２低抵抗領域を設けた例）
図２１は第７実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第７実施形態の半導体装置の構成を説明する。
【０１５２】
＜第７実施形態の半導体装置の構成＞
図２１に示す本第７実施形態の半導体装置１-7が、図１を用いて説明した第１実施形態の半導体装置１-1と異なるところは、第２低抵抗領域Ｒが第１低抵抗領域１５ｇの一方側のみに延設されているところにある。他の構成は第１実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第７実施形態での詳細な説明は省略する。
【０１５３】
すなわち、半導体装置１-7における上部障壁層１５は、第１低抵抗領域１５ｇにおけるソース電極２３ｓ／ドレイン電極２３ｄの何れか一方側のみに第２低抵抗領域Ｒを延設させた構成である。
【０１５４】
＜第７実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-7は、第１実施形態の半導体装置１-1と同様に動作する。またこの半導体装置１-7の製造は、第１実施形態で説明した半導体装置１-1の製造手順において、第２低抵抗領域Ｒのパターニング形状を、第１低抵抗領域１５ｇの一方側のみに延設される形状とすればよい。
【０１５５】
＜第７実施形態の半導体装置の効果＞
以上説明した構成の半導体装置１-7は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの一方向に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成である。このため、第１実施形態と比較して効果は低いものの、オフ容量Ｃｏｆｆを低減させる効果を得ることができ、またこれによるオン抵抗Ｒｏｎの低減を図ることが可能である。
【０１５６】
またこのような第７実施形態の構成は、例えばドレイン電極２３ｄのみに高電圧が印加されるような用途の場合は、ドレイン電極２３ｄ側のみに第２低抵抗領域Ｒを延設することにより、ソース電極２３ｓとゲート電極２５との距離を縮小することが可能である。
【０１５７】
尚、本第７実施形態は、第１実施形態への適用に限定されることはなく、第４〜第６実施形態と組み合わせることも可能である。これにより、本第７実施形態の効果と合わせて、さらに組み合わせた実施形態の効果を得ることが可能になる。
【０１５８】
≪８．第８実施形態≫
（ソース領域およびドレイン領域を設けた例）
図２２は第８実施形態の半導体装置の要部構成を示す断面図である。以下、この図に基づいて、本技術を適用した第８実施形態の半導体装置の構成を説明する。
【０１５９】
＜第８実施形態の半導体装置の構成＞
図２２に示す本第８実施形態の半導体装置１-8が、図１を用いて説明した第１実施形態の半導体装置１-1と異なるところは、上部障壁層１５からバッファ層１２にまで達してソース領域３５ｓ／ドレイン領域３５ｄが設けられているところにあり、他の構成は同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第８実施形態での詳細な説明は省略する。
【０１６０】
すなわち、半導体装置１-8に設けられるソース領域３５ｓ／ドレイン領域３５ｄは、パターニングされた第２低抵抗領域Ｒの外側において、上部障壁層１５からバッファ層１２にまで達する深さ、少なくともチャネル層１４にまで達する深さの不純物領域として設けられている。このようなソース領域３５ｓ／ドレイン領域３５ｄは、チャネル層１４と同一の導電型の不純物を含有し、ここではｎ型の不純物領域として構成されている。
【０１６１】
ソース電極２３ｓ／ドレイン電極２３ｄは、これらのソース領域３５ｓ／ドレイン領域３５ｄに対してオーミック接合されている。
【０１６２】
＜第８実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置１-8は、第１実施形態の半導体装置１-1と同様に動作する。またこの半導体装置１-8の製造は、第１実施形態の半導体装置１-1の製造手順において図７のＢを用いて説明したように第２低抵抗領域Ｒをパターニングした後、イオン注入法によりｎ型の不純物を拡散させてソース領域３５ｓ／ドレイン領域３５ｄを形成する工程を追加すればよい。
【０１６３】
＜第８実施形態の半導体装置の効果＞
以上のような構成を有する半導体装置１-8は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第１実施形態と同様の効果を得ることができる。そして第２低抵抗領域Ｒを挟む状態で、チャネル層１４にまで達する深さのｎ型のソース領域３５ｓ／ドレイン領域３５ｄを設けたことにより、第２低抵抗領域Ｒの直下のチャネル層１４の両側のシートキャリア密度を高くすることができ、さらにソース電極２３ｓ／ドレイン電極２３ｄと上部障壁層１５とのコンタクト抵抗を低くすることができるため、チャネル抵抗およびアクセス抵抗を低くすることができる。これにより、さらにオン抵抗Ｒｏｎを小さくすることができ、加えて最大ドレイン電流Ｉｄｍａｘを高くすることが可能である。
【０１６４】
尚、本第８実施形態は、第１実施形態への適用に限定されることはなく、第２〜第７実施形態と組み合わせることも可能である。これにより、本第８実施形態の効果と合わせて、さらに組み合わせた実施形態の効果を得ることが可能になる。
【０１６５】
≪９．第９実施形態≫
（マルチゲート構造）
図２３は、本技術の第９実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-1の構成を説明する。
【０１６６】
＜第９実施形態の半導体装置の構成＞
この半導体装置２-1は、ソース電極２３ｓおよびドレイン電極２３ｄの間に二つのゲート電極２５を設けたマルチゲート構造（デュアルゲート構造）を有していることを除いては、第１実施形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。なお、以下の図面および説明では、ソース電極２３ｓおよびドレイン電極２３ｄの間に二つのゲート電極２５が設けられている場合について説明するが、所望の耐電力性を得るため、ゲート電極２５の数を三つ以上とすることも可能である。
【０１６７】
半導体装置２-1は、化合物半導体で構成されたチャネル層１４を含む積層体１０と、この積層体１０の上面側に設けられたゲート電極２５とを有している。
【０１６８】
より詳細には、半導体装置２-1は、第１実施形態と同様に、ゲート電極とチャネル層との間に障壁層を備え、さらに障壁層内に逆導電型の第１低抵抗領域を設けた、いわゆるＪＰＨＥＭＴである。半導体装置２-1は、第１実施形態と同様に、例えば、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、および上部障壁層１５がこの順に積層された構成を有している。バッファ層１２ないし上部障壁層１５が、積層体１０を構成するものである。
【０１６９】
基板１１、バッファ層１２、下部障壁層１３、チャネル層１４、および上部障壁層１５は、第１実施形態と同様に構成されている。
【０１７０】
積層体１０上には、第１実施形態と同様に、絶縁膜２１を間にして、ソース電極２３ｓ／ドレイン電極２３ｄと、ゲート電極２５とが設けられている。
【０１７１】
絶縁膜２１、ソース電極２３ｓ／ドレイン電極２３ｄ、およびゲート電極２５は、第１実施形態と同様に構成されている。
【０１７２】
また、この半導体装置２-1では、積層体１０は、ゲート電極２５に対向して積層体１０の上面側に設けられた第１低抵抗領域１５ｇと、第１低抵抗領域１５ｇの外側に第１低抵抗領域１５ｇに連続して設けられた第２低抵抗領域Ｒとを有している。これにより、この半導体装置２-1では、オフ容量を低減することが可能となっている。
【０１７３】
なお、図２２では、第２低抵抗領域Ｒの端ＥＲが、ゲート電極２５の端Ｅ２５よりも外側に位置している場合を表しているが、第２低抵抗領域Ｒの端ＥＲは、必ずしもゲート電極２５の端Ｅ２５よりも外側に位置していなくてもよい。
【０１７４】
具体的には、第１低抵抗領域１５ｇは、積層体１０の上面側のゲート開口２１ｇに対向する領域に設けられている。ただし、第１低抵抗領域１５ｇは、ゲート開口２１ｇに対向する領域だけでなくその周囲にはみ出していてもよい。第２低抵抗領域Ｒは、積層体１０の上面側に第１低抵抗領域１５ｇから連続して延長されている。
【０１７５】
［第１低抵抗領域１５ｇ］
第１低抵抗領域１５ｇは、第１実施形態と同様に、上部障壁層１５内であって、チャネル層１４とは反対側の表面層において、上部障壁層１５のキャリア供給領域１５ａよりも表面側の浅い位置で、キャリア供給領域１５ａに対して間隔を有して設けられている。第１低抵抗領域１５ｇは、第１実施形態と同様に、チャネル層１４を走行するキャリアとは逆導電型の不純物を含有し、周囲の高抵抗領域１５ｂ’よりも低抵抗に保たれている。したがって、キャリアが電子の場合、第１低抵抗領域１５ｇにはｐ型不純物が拡散されていることとなる。
【０１７６】
第１低抵抗領域１５ｇの厚さ（深さ）とｐ型不純物濃度の値は、第１実施形態と同様に、トランジスタのしきい値電圧により決まる。すなわち、第１低抵抗領域１５ｇの厚さを厚くするか、またはｐ型不純物の濃度を高くすることで、しきい値電圧が高くなる。一方、第１低抵抗領域１５ｇの厚さを薄くする、またはｐ型不純物の濃度を低くすることで、しきい値電圧が低くなる。
【０１７７】
このような第１低抵抗領域１５ｇには、第１実施形態と同様に、一例として、１×１０18個／ｃｍ3以上のｐ型不純物が含有されていてよく、一例として１×１０19個／ｃｍ3程度である。尚、Ｉｎ（ＡｌＧａ）ＡｓＰ混晶により構成された上部障壁層１５におけるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、第１低抵抗領域１５ｇの形成方法によって適宜選択して用いられる。
【０１７８】
［第２低抵抗領域Ｒ］
第２低抵抗領域Ｒは、第１実施形態と同様に、上部障壁層１５においてチャネル層１４とは反対側の表面層をパターニングした部分に形成され、各々の第１低抵抗領域１５ｇに対して両側（ソース電極２３ｓ側およびドレイン電極２３ｄ側の両方）に延設されている。第２低抵抗領域Ｒは、第１実施形態と同様に、チャネル層１４を走行するキャリアとは逆導電型の不純物（すなわちここではｐ型の不純物）を含有するｐ型領域として構成されている。第２低抵抗領域Ｒは、第１実施形態と同様に、第１低抵抗領域１５ｇよりも上記逆導電型の電荷量が少ないことが好ましい。更に、第２低抵抗領域Ｒは、第１低抵抗領域１５ｇよりもｐ型の単位長さあたり（図面の単位横方向長さあたり）の電荷量が少ないことが好ましい。このようにすることにより、第２低抵抗領域Ｒの横方向長さが極端に広くなった場合にも、第２低抵抗領域Ｒを、第１低抵抗領域１５ｇよりもｐ型の電荷量が少なくなるようにすることが可能となる。第２低抵抗領域Ｒにおけるｐ型の電荷量は、第１実施形態と同様に、ゲート電極２５に負の電圧を印加したオフ動作時において、第２低抵抗領域Ｒ内の正孔（チャネル層１４を走行するキャリアと逆導電型の電荷）が枯渇して空乏化される程度であることとする。
【０１７９】
更に、第２低抵抗領域Ｒは、第１低抵抗領域１５ｇよりも浅いことが好ましい。すなわち、第２低抵抗領域Ｒの厚みは、第１低抵抗領域１５ｇの厚みよりも薄いことが好ましい。これにより、第２低抵抗領域Ｒ内におけるｐ型の電荷量が、第１低抵抗領域１５ｇよりも少ない状態に保たれる。
【０１８０】
第２低抵抗領域Ｒは、第１低抵抗領域１５ｇよりも上記逆導電型の不純物濃度が低いことが好ましい。例えば、第２低抵抗領域Ｒには、第１実施形態と同様に、１×１０18個／ｃｍ3程度のｐ型不純物が含有されていてよく、一例として１×１０18個／ｃｍ3程度である。
【０１８１】
尚、第２低抵抗領域Ｒは、第１低抵抗領域１５ｇと同程度の深さ、すなわち第１低抵抗領域１５ｇと同程度の膜厚で、第１低抵抗領域１５ｇよりもｐ型の不純物濃度が低い構成であってもよい。
【０１８２】
以上の第２低抵抗領域Ｒに含有されるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。これらの不純物は、第２低抵抗領域Ｒの形成方法によって適宜選択して用いられる。
【０１８３】
尚、第２低抵抗領域Ｒは、例えばチャネル層１４側に向かって不純物濃度を薄くすることにより、以降に説明するチャネル層１４内におけるキャリア欠乏領域を延ばし易くなる。一方、第２低抵抗領域Ｒは、表面側に向かって不純物濃度を薄くすることにより、界面トラップの影響を受け難くなり、オフ動作時において第２低抵抗領域Ｒとチャネル層１４との間の空乏層を制御し易くなる。
【０１８４】
また第２低抵抗領域Ｒは、高抵抗領域１５ｂ’に対して良好に格子整合する化合物半導体であれば、高抵抗領域１５ｂ’と異なる半導体材料で構成されていてもよい。
【０１８５】
なお、以上の説明は、半導体装置２-1だけでなく、ゲート電極２５の数のみにおいて半導体装置２-1と異なる第１実施形態ないし第８実施形態の半導体装置１-1〜１-8にもあてはまるものであることは言うまでもない。
【０１８６】
更に、この半導体装置２-1では、上述したように、ソース電極２３ｓおよびドレイン電極２３ｄの間に二つのゲート電極２５を設けたデュアルゲート構造を有している。この場合には、第１低抵抗領域１５ｇからの第２低抵抗領域Ｒの対面するソース電極２３ｓ側、またはドレイン電極２３ｄ側への張り出し幅Ｌ１は、第１低抵抗領域１５ｇからの第２低抵抗領域Ｒの対面するゲート電極２５側への張り出し幅Ｌ２よりも大きいことが好ましい。
【０１８７】
具体的には、張り出し幅Ｌ１は、第２低抵抗領域Ｒがソース電極２３ｓ／ドレイン電極２３ｄに達することの無い範囲で十分に大きいことが好ましく、例えば、Ｌ１＝０．８μｍ程度であることが好ましい。一方、張り出し幅Ｌ２は、第２低抵抗領域Ｒ間のスペース（Ｌｇｇ−２＊Ｌ２）がエッチングにより加工できる範囲で大きいことが好ましく、例えば、Ｌｇｇ＝１．５ｕｍでエッチング加工最小サイズが０．５ｕｍである場合、Ｌ２＝０．５ｕｍ程度であることが好ましい。
【０１８８】
尚、ソース電極２３ｓおよびドレイン電極２３ｄの間に三つ以上のゲート電極２５が設けられている場合には、二つのゲート電極２５の間に挟まれたゲート電極２５の両側の第２低抵抗領域Ｒは、両側とも張り出し幅Ｌ２で設けられる。
【０１８９】
図２４は、図２３に示した半導体装置２-1を上面（ゲート電極２５の側）から見た平面構成を表している。
【０１９０】
ソース電極２３ｓおよびドレイン電極２３ｄは、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせた平面形状を有している。二つのゲート電極２５は、ソース電極２３ｓとドレイン電極２３ｄとの間の隙間を蛇行（ミアンダ）する平面形状を有している。
【０１９１】
二つのゲート電極２５は、ソース電極２３ｓおよびドレイン電極２５ｄの櫛歯部分の先端に沿った折り返し部分２５Ａと、ソース電極２３ｓおよびドレイン電極２５ｄの櫛歯の間に挟まれた直線部分２５Ｂとを有している。折り返し部分２５Ａは、曲線を含む平面形状を有することが好ましい。これにより電界集中を低減することが可能となる。折り返し部分２５Ａの曲率は特に限定されず、例えば図２４に示したような半円の円弧とすることが可能である。なお、折り返し部分２５Ａは、矩形に折れ曲がる平面形状であってもよい。
【０１９２】
積層体１０は、図２３の断面図での図示を省略した素子分離で分離されている。図２４に示したように、この素子分離によって、基板１１の上部は島状のアクティブ領域ａに分離されており、このアクティブ領域ａ内において、上部障壁層１５の表面層をパターニングした部分Ｒ１がミアンダ状に設けられており、両端でアクティブ領域ａを横断している。そして、第２低抵抗領域Ｒは、このパターニングした部分Ｒ１におけるアクティブ領域ａに設けられている。
【０１９３】
尚、図２４ではパターニングした部分Ｒ１の両端部が直線状であり、アクティブ領域ａの長辺に交差している場合を表している。しかしながら、パターニングした部分Ｒ１の両端部は屈曲してアクティブ領域ａの短辺に交差していてもよい。その場合、パターニングした部分Ｒ１の屈曲した両端部は、図２４に示した折り返し部分２５Ａと同様の曲線を含む平面形状でもよいし、矩形に折れ曲がる平面形状でもよい。
【０１９４】
＜バンド構造＞
この半導体装置２-1のゲート電極２５下方におけるエネルギーバンド構成は、第１実施形態で図３を参照して説明したのと同様である。
【０１９５】
すなわち、図３に示したように、この半導体装置２-1は、バンドギャップの狭いチャネル層１４を、これよりもバンドギャップが広くコンダクションバンドエネルギーＥｃが高い下部障壁層１３と上部障壁層１５とで挟んだ構成である。このため、チャネル層１４は、下部障壁層１３および上部障壁層１５のキャリア供給領域１３ａ，１５ａからキャリアとして電子が供給された場合に、この電子が蓄積される二次電子ガス層となる。
【０１９６】
また、チャネル層１４と上部障壁層１５とのヘテロ接合部におけるコンダクションバンドの不連続量ΔＥｃが十分に大きい（ここでは０．３１ｅＶ）。さらに、上部障壁層１５におけるコンダクションバンドエネルギーＥｃの極小点と、チャネル層１４内におけるコンダクションバンドエネルギーＥｃとの差も十分に大きく（ここでは０．２０ｅＶ以上）なるように構成されており、上部障壁層１５内に分布する電子数はチャネル層１４内に分布する電子数に比べて無視できる程度に少なくなっている。
【０１９７】
＜第９実施形態の半導体装置の動作＞
次に、この半導体装置２-1の動作を、先の図３と共に、図４および図５のエネルギーバンド構成図、および図２５の半導体装置２-1の断面図を用いて説明する。ここでは、半導体装置２-1が、しきい値電圧−０．５Ｖ程度の浅いデプレッション型のトランジスタである場合についての動作として説明する。
【０１９８】
ゲート電極２５に電圧を印加していない接合状態（Ｖｇ＝０）においては、ｐ型の第１低抵抗領域１５ｇの直下に該当するチャネル層１４の領域では、周囲と比較して電子が欠乏したキャリア欠乏領域が形成されている。このときのエネルギーバンド構成は、先に説明した図３のようであり、チャネル層１４は高抵抗の状態にある。
【０１９９】
ここで、ゲート電極２５にオフ動作時のゲート電圧（Ｖｇ＝−２Ｖ）程度を印加し、オフ動作の状態とする。なお、低抵抗領域の条件によって電圧は変わり、少なくともオフ電圧（−２Ｖ）より低い電圧（Ｖｇ＜−２Ｖ）を印加するようにしてもよい。この場合、図２５の断面図に示すように、ｐ型の第１低抵抗領域１５ｇの直下に該当するチャネル層１４のキャリア欠乏領域Ａは、キャリア数がさらに減少して空乏化し、さらに第２低抵抗領域Ｒの直下に該当するチャネル層１４まで広がる。これにより、ドレイン電流Ｉｄがほとんど流れなくなる。このときのエネルギーバンド構成は図４のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆはよりも完全に高くなる。
【０２００】
一方、ゲート電極２５にオン動作時のゲート電圧（Ｖｇ＝１Ｖ）程度を印加し、オン動作時の状態とする。この場合、図２５の断面図において示したキャリア欠乏領域Ａは消失し、チャネル層１４における電子数が増大し、ドレイン電流Ｉｄが変調される。このときのエネルギーバンド構成は図５のようであり、チャネル層１４内におけるコンダクションバンドエネルギーＥｃは、フェルミ準位Ｅｆよりも低くなる。
【０２０１】
＜第１実施形態の半導体装置の製造方法＞
次に、上述した構成の半導体装置２-1の製造方法の一例を、図２６ないし図２９の断面工程図に基づいて説明する。
【０２０２】
［図２６］
先ず図２６に示したように、例えばＧａＡｓよりなる基板１１上に、不純物を添加しないｕ−ＧａＡｓ層をエピタキシャル成長させてバッファ層１２を形成する。その後、バッファ層１２上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて下部障壁層１３を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ、シリコン（Ｓｉ）を添加したｎ型ＡｌＧａＡｓ層からなるキャリア供給領域１３ａ、および不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１３ｂ’を順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１３ａを備えた下部障壁層１３を得る。
【０２０３】
次に、下部障壁層１３上に、例えば不純物を添加しないｕ−ＩｎＧａＡｓ層をエピタキシャル成長させてチャネル層１４を形成する。
【０２０４】
その後、チャネル層１４上に、例えばＡｌＧａＡｓ（Ａｌ0.2Ｇａ0.8Ａｓ混晶）層をエピタキシャル成長させて上部障壁層１５を形成する。この際、例えば不純物を添加しないｕ−ＡｌＧａＡｓ層からなる高抵抗領域１５ｂ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなるキャリア供給領域１５ａ、シリコン（Ｓｉ）を添加したｎ型のＡｌＧａＡｓ層からなる高抵抗領域１５ｂ’、炭素（Ｃ）を添加したｐ型のＡｌＧａＡｓ層からなる第２低抵抗領域Ｒを順次エピタキシャル成長させる。これにより、膜厚方向の中央にｎ型のキャリア供給領域１５ａを備え、最上部に第２低抵抗領域Ｒを備えた上部障壁層１５を得る。
【０２０５】
以上の後には、ここでの図示を省略した素子分離の形成を行う。この場合、例えばボロンのイオン注入によって高抵抗化された非活性領域を形成し、これを素子分離とする。これにより、図２４に示したアクティブ領域ａを島状に分離する。
【０２０６】
［図２７］
次いで、図２７に示したように、素子分離で分離されたアクティブ領域ａ内においてミアンダ状で、かつ両端においてアクティブ領域を横断する形状に、第２低抵抗領域Ｒをパターニングする。この際、フォトレジストをマスクとしてウェットエッチングやドライエッチングなどによるパターニングを行う。本例では、第２低抵抗領域Ｒを、上部障壁層１５の一部として高抵抗領域１５ｂ’以下と同じ半導体材料で構成したため、第２低抵抗領域Ｒをエッチングする際に、高抵抗領域１５ｂ’の表面層もエッチングされる。尚、第２低抵抗領域Ｒの半導体材料を高抵抗領域１５ｂ’と異なる材料にするか、または第２低抵抗領域Ｒと高抵抗領域１５ｂ’の間にこれらと異なる半導体材料のエッチングストップ層を形成し、選択比を持たせることで、第２低抵抗領域Ｒのみを除去する事も可能である。
【０２０７】
［図２８］
次いで図２８に示したように、上部障壁層１５上に、例えばＣＶＤ法により、窒化シリコン（Ｓｉ3Ｎ4）よりなる絶縁膜２１を成膜する。その後、絶縁膜２１をパターンエッチングすることにより、第２低抵抗領域Ｒの中央部分を露出するゲート開口２１ｇを形成する。このゲート開口２１ｇは、アクティブ領域内においてミアンダ状で、かつ両端においてアクティブ領域を横断する大きさで形成する。
【０２０８】
この状態で、ゲート開口２１ｇの底部に露出する上部障壁層１５の表面層からのｐ型不純物の導入により、上部障壁層１５内に第１低抵抗領域１５ｇを形成する。ここでは、上部障壁層１５の表面層を構成する第２低抵抗領域Ｒの深さを超え、かつキャリア供給領域１５ａに達することのない深さで、ｐ型不純物である亜鉛（Ｚｎ）を拡散させて第１低抵抗領域１５ｇを形成する。亜鉛（Ｚｎ）の拡散は、例えば６００℃程度の温度での亜鉛化合物気体を用いた気相拡散によって行う。これにより、ゲート開口２１ｇの底部にセルフアラインで第１低抵抗領域１５ｇを形成し、第１低抵抗領域１５ｇの両側に第２低抵抗領域Ｒが延設された状態とする。
【０２０９】
［図２９］
次に図２９に示すように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を、第１低抵抗領域１５ｇ上に形成する。この際、チタン（Ｔｉ）、白金（Ｐｔ）、および金（Ａｕ）を順次マスク蒸着してゲート電極２５をパターン形成する。
【０２１０】
［図２３］
その後は図２３に示したように、絶縁膜２１をパターンエッチングすることにより、２つ以上の第２低抵抗領域Ｒを挟む位置において上部障壁層１５の高抵抗領域１５ｂ’を露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。
【０２１１】
次いで、ソース開口２１ｓおよびドレイン開口２１ｄを介して上部障壁層１５の高抵抗領域１５ｂ’にオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。この際、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次蒸着してパターンニングし、さらに例えば４００℃程度の加熱処理により金系合金形成をしてソース電極２３ｓ／ドレイン電極２３ｄを形成する。以上により、半導体装置２-1が完成する。
【０２１２】
以上に説明した製造方法により、第９実施形態の半導体装置２-1を形成することができる。この方法によれば、絶縁膜２１に形成したゲート開口２１ｇからのｐ型不純物の拡散によって第１低抵抗領域１５ｇを形成した後、ゲート開口２１ｇを埋め込む状態でゲート電極２５を形成する。このため、第１低抵抗領域１５ｇ上に、セルフアラインでゲート電極２５が形成されることになる。したがって、第９実施形態の半導体装置２-1を容易に得ることが可能である。
【０２１３】
尚、ゲート開口２１ｇ、第１低抵抗領域１５ｇ、およびゲート電極２５の形成は、ソース開口２１ｓ／ドレイン開口２１ｄおよびソース電極２３ｓ／ドレイン電極２３ｄの形成の後に行ってもよい。この場合であっても、第１低抵抗領域１５ｇに対してセルフアラインでゲート電極２５が形成されるため、第９実施形態の半導体装置２-1を容易に得ることが可能である。
【０２１４】
＜第９実施形態の半導体装置の効果＞
以上説明した半導体装置２-1は、ｎ型のチャネル層１４に隣接する上部障壁層１５の表面側に２つ以上のｐ型の第１低抵抗領域１５ｇを設け、この上部にゲート電極２５を設けたマルチゲート型のＪＰＨＥＭＴ構造である。そして、第１低抵抗領域１５ｇの両側に、第１低抵抗領域１５ｇよりもｐ型の電荷量が少ない第２低抵抗領域Ｒが延設されている。
【０２１５】
図２５に示したように、このような構成の半導体装置２-1は、オフ動作時に次のような状態となる。すなわち、チャネル層１４内には、ｎ型のチャネル層１４とｐ型の第１低抵抗領域１５ｇおよび第２低抵抗領域Ｒとの間のＰＮ接合部に空乏層が広がり、キャリア欠乏領域Ａが形成される。これにより、チャネル層１４内においてのｎ型領域Ｓｎは、第２低抵抗領域Ｒの外側にまで後退する。
【０２１６】
またここで、ｐ型の第２低抵抗領域Ｒは、第１低抵抗領域１５ｇよりもｐ型の電荷量が少なく構成されている。このため、上述したオフ動作時においては、チャネル層１４との間のＰＮ接合によって第２低抵抗領域Ｒが空乏化され易く、ｐ型領域Ｓｐは第１低抵抗領域１５ｇにまで後退する。
【０２１７】
これにより、ｐ型の第１低抵抗領域１５ｇの両側にｐ型の第２低抵抗領域Ｒを延設した構成においては、ｐ型の第２低抵抗領域Ｒを設けていない構成と比較して、オフ動作時においてのｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄ１，ｄ２を拡大することができる。つまり、チャネル層１４のキャリア濃度を高くしてオン抵抗Ｒｏｎを低減させた場合であっても、オフ動作時においてのｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄ１，ｄ２を拡大させた分だけ、オフ容量Ｃｏｆｆを低減させることができる。
【０２１８】
これに対して、図３０および図３１は、第２低抵抗領域Ｒを設けていない参照例１の半導体装置２-1Ｒの断面構成および平面構成をそれぞれ表している。参照例１では、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域Ａは、第１低抵抗領域１５ｇの下方より若干横方向に広がる程度である。このため、ｎ型領域Ｓｎとｐ型領域Ｓｐとの距離ｄ（いずれも図３０には図示せず）は、ｐ型の第２低抵抗領域Ｒを設けている構成と比較すると短くなる。
【０２１９】
したがって、ＪＰＨＥＭＴ構造における第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設したことにより、オフ容量Ｃｏｆｆの低減を図ることが可能になり、トランジスタ特性の向上を図ることが可能になる。
【０２２０】
図３２には、第９実施形態の半導体装置２-1に関して、図３３には、第２低抵抗領域Ｒを設けていない参照例１の半導体装置２-1Ｒに関して、デバイスパラメータを変えたときの半導体内部のオフ容量Ｃｏｆｆの計算結果を示す。この結果に見られるように、本実施形態の半導体装置２-1においては、参照例１と比較して、デバイスパラメータによらずオフ容量Ｃｏｆｆが低く抑えられていることが判る。
【０２２１】
図３４は、参照例１の半導体装置２-1Ｒに関して、デバイスパラメータを変えたときのオン抵抗Ｒｏｎの計算結果を示したものである。第９実施形態の半導体装置２-1と参照例１の半導体装置２-1Ｒとでオン抵抗Ｒｏｎは同程度であると仮定する。図３５には、第１実施形態の半導体装置２-1に関して、図３６には、第２低抵抗領域Ｒを設けていない参照例１の半導体装置２-1Ｒに関して、デバイスパラメータを変えたときのＲｏｎ＊Ｃｏｆｆの計算結果を示す。参照例２-1Ｒは、デバイスパラメータに対してＲｏｎ＊Ｃｏｆｆが大きく変動しているものの、本実施形態の半導体装置２-1は変動が小さい。すなわち、デバイス形成の際のデバイスパラメータばらつきに対して、本実施形態の半導体装置２-1は影響が小さいと言える。
【０２２２】
尚、以上の第９実施形態は、半導体装置２-1をデプレッション型とした場合を説明したが、エンハンスメント型とした場合であっても同様に考えることができ、上述した説明はよりよく当てはまる。
【０２２３】
≪１０．第１０実施形態≫
（第２低抵抗領域が、積層体の上面のうち第１低抵抗領域を除く領域の全体に設けられた例）
図３７は、本技術の第１０実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-2の構成を説明する。
【０２２４】
＜第２実施形態の半導体装置の構成＞
図３７に示す第１０実施形態の半導体装置２-2が、図２３を用いて説明した第９実施形態の半導体装置２-1と異なるところは、第２低抵抗領域Ｒをパターニングせずに、積層体１０の上面のうち第１低抵抗領域１５ｇを除く領域の全体に残したところにある。他の構成は第９実施形態と同様である。よって、第９実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
【０２２５】
すなわち、半導体装置２-2では、第２低抵抗領域Ｒが、積層体１０の上面（上部障壁層１５の、チャネル層１４と逆側の表面）のうち第１低抵抗領域１５ｇを除く領域の全体に設けられている。絶縁膜２１には、第１低抵抗領域１５ｇに対して十分な間隔を持ってソース開口２１ｓ／ドレイン開口２１ｄが設けられている。
【０２２６】
ソース電極２３ｓおよびドレイン電極２３ｄは、それぞれがソース開口２１ｓおよびドレイン開口２１ｄを介して上部障壁層１５の第２低抵抗領域Ｒにオーミック接合されている。
【０２２７】
＜第１０実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置２-2は、第９実施形態の半導体装置と同様に動作する。また、この半導体装置２-2の製造は、第９実施形態の半導体装置の製造手順において、第２低抵抗領域Ｒをパターニングする工程を省けばよい。
【０２２８】
＜第１０実施形態の半導体装置の効果＞
以上説明した構成の半導体装置２-2であっても、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第９実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒがより広い部分を覆っているため、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Ｃｏｆｆをさらに低減する効果が得られる。またさらに、第２低抵抗領域Ｒのパターニング工程を省くことができるため、第９実施形態の半導体装置の製造と比較して、製造工程数を削減することが可能である。
【０２２９】
尚、第１０実施形態の半導体装置２-2では、第２低抵抗領域Ｒに対してソース電極２３ｓ／ドレイン電極２３ｄがオーミック接合されるため、コンタクト抵抗が若干高くなってしまう可能性がある。しかしながら、オーミック接合時のアロイ条件を最適化することにより、抵抗の増加分を抑えることが可能である。
【０２３０】
≪１１．第１１実施形態≫
（ソース電極／ドレイン電極との接合部で第２低抵抗領域を除去した例）
図３８は、本技術の第１１実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-3の構成を説明する。
【０２３１】
＜第１１実施形態の半導体装置の構成＞
図３８に示す第１１実施形態の半導体装置２-3が、図２３を用いて説明した第９実施形態の半導体装置と異なるところは、ソース電極２３ｓ／ドレイン電極２３ｄとの接合部においてのみ、第２低抵抗領域Ｒを除去したところにある。第２低抵抗領域Ｒは、二つ以上のゲート電極２５の間において連続して設けられている。他の構成は第９実施形態と同様である。よって、第１実施形態と同一の構成要素には同一の符号を付し、本第実施形態での詳細な説明は省略する。
【０２３２】
すなわち、半導体装置２-3では、積層体１０の上面（上部障壁層１５の、チャネル層１４と逆側の表面）のほぼ全面に第２低抵抗領域Ｒが設けられており、ソース電極２３ｓ／ドレイン電極２３ｄとの接合部においてのみ第２低抵抗領域Ｒが除去されている。絶縁膜２１には、第１低抵抗領域１５ｇに対して十分な間隔を持ってソース開口２１ｓ／ドレイン開口２１ｄが設けられている。
【０２３３】
ソース開口２１ｓ／ドレイン開口２１ｄの底部においては、絶縁膜２１をマスクにした等方的なエッチングによって第２低抵抗領域Ｒが除去されていて、高抵抗領域１５ｂ’が露出した状態となっている。
【０２３４】
ソース電極２３ｓおよびドレイン電極２３ｄは、それぞれがソース開口２１ｓおよびドレイン開口２１ｄを介して、第２低抵抗領域Ｒに接触することなく高抵抗領域１５ｂ’にオーミック接合されている。
【０２３５】
＜第１１実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置２-3は、第９実施形態の半導体装置と同様に動作する。またこの半導体装置２-3の製造は、次のように行う。
【０２３６】
［図３９］
先ず図３９に示したように、基板１１上に、バッファ層１２から第２低抵抗領域Ｒまでを成膜し、さらに絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。次に、ゲート開口２１ｇからの不純物拡散により、第２低抵抗領域Ｒから高抵抗領域１５ｂ’に達するｐ型の第１低抵抗領域１５ｇを形成する。
【０２３７】
［図４０］
次に、図４０に示したように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を、第１低抵抗領域１５ｇ上に形成する。
【０２３８】
以上までの工程は、第９実施形態において図２６ないし図２９を用いて説明した製造手順において、第２低抵抗領域Ｒをパターニングする工程を省けばよい。
【０２３９】
［図４１］
次に、図４１に示すように、絶縁膜２１をパターンエッチングすることにより、第２低抵抗領域Ｒを挟む位置において第２低抵抗領域Ｒを露出させたソース開口２１ｓおよびドレイン開口２１ｄを形成する。その後、ソース開口２１ｓ／ドレイン開口２１ｄが形成された絶縁膜２１をマスクにして、第２低抵抗領域Ｒを等方的にエッチングする。これにより、ソース開口２１ｓ／ドレイン開口２１ｄの底部に高抵抗領域１５ｂ’を露出させると共に、ソース開口２１ｓ／ドレイン開口２１ｄの側壁から第２低抵抗領域Ｒを後退させる。
【０２４０】
尚、このエッチング工程における高抵抗領域１５ｂ’の削れを防ぐことを目的とし、第２低抵抗領域Ｒを高抵抗領域１５ｂ’と異なる材料を用いて形成したり、第２低抵抗領域Ｒと高抵抗領域１５ｂ’との間に、これらと異なる半導体材料のエッチングストップ層を形成してもよい。
【０２４１】
［図３８］
その後は図３８に示したように、ソース開口２１ｓ／ドレイン開口２１ｄを介して上部障壁層１５の高抵抗領域１５ｂ’にオーミック接合されたソース電極２３ｓおよびドレイン電極２３ｄを形成する。この際、金−ゲルマニウム（ＡｕＧｅ）、ニッケル（Ｎｉ）、および金（Ａｕ）を順次、異方的に蒸着することにより、蒸着した材料膜と第２低抵抗領域Ｒとの間に中空部Ｇを残す。次に、これらの材料膜をパターンニングし、さらに例えば４００℃程度の加熱処理により金系合金形成をしてソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置２-3を完成させる。
【０２４２】
＜第１１実施形態の半導体装置の効果＞
以上説明した構成の半導体装置２-3は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第９実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒがより広い部分を覆っているため、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域をさらに拡大し、オフ容量Ｃｏｆｆをさらに低減する効果が得られる。しかも、ｐ型の第２低抵抗領域Ｒを部分的にエッチング除去することにより、第２低抵抗領域Ｒとソース電極２３ｓ／ドレイン電極２３ｄとの接触を回避した構成であるため、コンタクト抵抗の増加を防ぐこともできる。
【０２４３】
また、この半導体装置２-3の製造においては、ソース開口２１ｓ／ドレイン開口２１ｄを設けた絶縁膜２１をマスクにして第２低抵抗領域Ｒをウェットプロセスで等方的にエッチング除去し、ソース電極２３ｓ／ドレイン電極２３ｄの形成においては異方的な成膜を行っている。これにより、中空部Ｇによって第２低抵抗領域Ｒとの接触を回避したソース電極２３ｓ／ドレイン電極２３ｄの形成が、セルフアラインで行われる。したがって、上述した構成の半導体装置１-3におけるソース電極２３ｓ／ドレイン電極２３ｄの形成を高精度に行うことが可能である。
【０２４４】
尚、この構成の半導体装置２-3においては、第２低抵抗領域Ｒとソース電極２３ｓ／ドレイン電極２３ｄとの間に中空部Ｇを残すことにより、これらの間の絶縁性を確保している。しかしながら、プロセス中における中空部Ｇへの異物の混入を防止することを目的として、次のプロセスを追加してもよい。すなわち、ソース電極２３ｓ／ドレイン電極２３ｄを形成する前の図４１に示した状態において、例えばＡＬＤ法などにより、ソース開口２１ｓ／ドレイン開口２１ｄの側壁から第２低抵抗領域Ｒを後退させた部分を埋め込む膜厚で絶縁膜を形成する。次いで、絶縁膜をウェットプロセスによってエッチングし、低ダメージで高抵抗領域１５ｂ’を露出させる。その後、先に説明したソース電極２３ｓおよびドレイン電極２３ｄの形成を行う。以上により、中空部Ｇを埋め込んだ絶縁膜によって、第２低抵抗領域Ｒとソース電極２３ｓ／ドレイン電極２３ｄとの絶縁性を確保した構成とすることができ、中空部Ｇへの異物の混入によるデバイス特性への悪影響を抑えることが可能となる。
【０２４５】
≪１２．第１２実施形態≫
（第２低抵抗領域の上部に高抵抗領域を設けた例）
図４２は、本技術の第１２実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-4の構成を説明する。
【０２４６】
＜第１２実施形態の半導体装置の構成＞
図４２に示す第１２実施形態の半導体装置２-4が、図２３を用いて説明した第９実施形態の半導体装置２-1と異なるところは、ｐ型の第２低抵抗領域Ｒの上に、高抵抗領域１６が形成されているところにある。他の構成は第９実施形態と同様である。よって、第９実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
【０２４７】
すなわち、半導体装置２-4における上部障壁層１５は、チャネル層１４と逆側の表面層を構成する第２低抵抗領域Ｒがパターニングされた構成であり、このパターニングされた部分に高抵抗領域１６が積層された形状となっている。ｐ型の第１低抵抗領域１５ｇは、高抵抗領域１６から、上部障壁層１５における第２低抵抗領域Ｒおよび高抵抗領域１５ｂ’にわたる深さで設けられている。
【０２４８】
第２低抵抗領域Ｒの上部に配置される高抵抗領域１６は、薄い膜厚であってよい。この高抵抗領域１６は、第２低抵抗領域Ｒに対して良好に格子整合する化合物半導体であれば、第２低抵抗領域Ｒと異なる半導体材料で構成されていてもよい。また、この高抵抗領域１６には、不純物が含有されていてもいなくてもよく、含有されている場合にはｐ型の不純物でもｎ型の不純物でもよい。高抵抗領域１６に含有されるｐ型不純物としては、炭素（Ｃ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）が用いられる。ｎ型不純物としてはシリコン（Ｓｉ）が用いられる。これらの不純物は、高抵抗領域１６の形成方法によって適宜選択して用いられる。
【０２４９】
＜第１２実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置２-4は、第９実施形態の半導体装置２-1と同様に動作する。またこの半導体装置２-4の製造は、第９実施形態の半導体装置２-1の製造手順において、ｐ型の第２低抵抗領域Ｒの上に、高抵抗領域１６を構成する層をあらかじめ成膜しておけばよく、同一のマスクを用いて高抵抗領域１６とｐ型の第２低抵抗領域Ｒとをパターニングすればよい。
【０２５０】
＜第１２実施形態の半導体装置の効果＞
以上説明した構成の半導体装置２-4は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第９実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒの上に高抵抗領域１６が形成されているため、第２低抵抗領域Ｒが界面トラップの影響を受け難くなり、オフ動作時において第２低抵抗領域Ｒとチャネル層１４との間の空乏層を制御し易くなる。これにより、第９実施形態の効果において図２５を用いて説明した、オフ動作時におけるｎ型領域Ｓｎおよびｐ型領域Ｓｐの領域の後退量を確実に制御することが可能となり、所望の動作の実現が容易となる。
【０２５１】
尚、本第１２実施形態は、第９実施形態への適用に限定されることはなく、第１０または第１１実施形態と組み合わせることも可能である。これにより、本実施形態の効果と合わせて、さらに第１０または第１１実施形態の効果を得ることが可能になる。
【０２５２】
≪１３．第１３実施形態≫
（不純物拡散による第２低抵抗領域を設けた例）
図４３は、本技術の第１３実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-5の構成を説明する。
【０２５３】
＜第１３実施形態の半導体装置の構成＞
図４３に示した第１３実施形態の半導体装置２-5が、図２３を用いて説明した第９実施形態の半導体装置２-1と異なるところは、第２低抵抗領域Ｒが不純物の拡散により形成されているところにある。他の構成は第９実施形態と同様である。よって、第９実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
【０２５４】
すなわち、半導体装置２-5における上部障壁層１５は、チャネル層１４と逆側の表面層が高抵抗領域１５ｂ’で構成されており、この高抵抗領域１５ｂ’の表面層に第１低抵抗領域１５ｇおよび第２低抵抗領域Ｒが不純物拡散によって形成された構成となっている。
【０２５５】
＜第１３実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置２-5は、第９実施形態の半導体装置２-1と同様に動作する。またこの半導体装置２-5の製造は、次のように行う。
【０２５６】
［図４４］
先ず図４４に示したように、基板１１上に、バッファ層１２から高抵抗領域１５ｂ’までを成膜する。以上までの工程は、第９実施形態において図２６を用いて説明した製造手順において、第２低抵抗領域Ｒを成膜する工程を省けばよい。
【０２５７】
［図４５］
次に図４５に示したように、高抵抗領域１５ｂ’上に、例えば窒化シリコンで構成されたマスク３０を形成する。このマスク３０を介しての不純物拡散により、高抵抗領域１５ｂ’の表面層に第２低抵抗領域Ｒを形成するためのｐ型不純物を拡散させる。この際、例えばｐ型不純物として亜鉛（Ｚｎ）を拡散させることで、拡散深さを高精度に制御する。亜鉛（Ｚｎ）の拡散は、第９実施形態における第１低抵抗領域１５ｇの形成と同様に行う。拡散終了後には、マスク３０を除去する。
【０２５８】
［図４６］
次に図４６に示したように、第２低抵抗領域Ｒが形成された高抵抗領域１５ｂ’上に絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。そしてゲート開口２１ｇからの不純物拡散により、第２低抵抗領域Ｒの中央に、高抵抗領域１５ｂ’にまで達する深さで第１低抵抗領域１５ｇを形成するためのｐ型不純物を拡散させる。
【０２５９】
［図４７］
次いで図４７に示したように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を第１低抵抗領域１５ｇ上に形成する。
【０２６０】
［図４３］
その後は図４３に示したように、絶縁膜２１に高抵抗領域１５ｂ’を露出させたソース開口２１ｓ／ドレイン開口２１ｄを形成し、これらを介して高抵抗領域１５ｂ’にオーミック接合されたソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置２-5を完成させる。以上の図４７以降に説明した工程は、第９実施形態における図２８以降に説明した工程と同様に行えばよい。
【０２６１】
＜第１３実施形態の半導体装置の効果＞
以上説明した構成の半導体装置２-5は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第９実施形態と同様の効果を得ることができる。また、第２低抵抗領域Ｒが拡散により形成されているため、ウェットエッチングにより第２低抵抗領域Ｒを除去する工程を行う必要がない。
【０２６２】
さらに、平坦に保たれた上部障壁層１５上において各構成要素のパターニングの制御性を確保した構成でありながらも、第２低抵抗領域Ｒとの接触を回避して高抵抗領域１５ｂ’に対してソース電極２３ｓ／ドレイン電極２３ｄをオーミック接合させた構成であるため、コンタクト抵抗を低く抑えることも可能である。
【０２６３】
≪１４．第１４実施形態≫
（上部障壁層とソース電極およびドレイン電極との間にキャップ層を設けた例）
図４８は、本技術の第１４実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-6の構成を説明する。
【０２６４】
＜第１４実施形態の半導体装置の構成＞
図４８に示した第１４実施形態の半導体装置２-6が、図２３を用いて説明した第９実施形態の半導体装置２-1と異なるところは、上部障壁層１５とソース電極２３ｓ／ドレイン電極２３ｄとの間に、キャップ層３３を設けたところにある。他の構成は第９実施形態と同様である。よって、第９実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
【０２６５】
すなわち、キャップ層３３は、上部障壁層１５とソース電極２３ｓ／ドレイン電極２３ｄとの間に、第１低抵抗領域１５ｇとは逆導電型でチャネル層１４と同一導電型の不純物（ここではｎ型の不純物）を含有する層として設けられている。このキャップ層３３は、ｎ型不純物をある程度の量で含有した低抵抗領域として構成されていることとする。
【０２６６】
またキャップ層３３は、ソース電極２３ｓ／ドレイン電極２３ｄの下地としてパターニングされた状態で設けられ、ここでは一例として同一形状にパターニングされた第２低抵抗領域Ｒ上に設けられている。この場合、キャップ層３３の下地となる第２低抵抗領域Ｒ部分は、第１低抵抗領域１５ｇから延設された第２低抵抗領域Ｒとは分離されていることとする。
【０２６７】
以上のようなキャップ層３３は、下地となる上部障壁層１５部分に対して格子整合する化合物半導体材料を用いて構成されていればよく、上部障壁層１５のバンドギャップと一致していなくてもよい。ただし、下地となる上部障壁層１５とのバンドギャップが異なると、接合部にポテンシャルの障壁ができるため、オーミック接合における抵抗が高くなるおそれがある。したがって、キャップ層３３のバンドギャップは、下地となる上部障壁層１５のバンドギャップに対して、半導体装置２-6の特性に影響のない程度の範囲で一致させることする。以上のようなキャップ層３３は、上部障壁層１５の表面層（ここでは第２低抵抗領域Ｒ）がＡｌＧａＡｓ混晶からなる場合、例えばｎ型の不純物を含有するＧａＡｓにより構成されていることとする。
【０２６８】
＜第１４実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置２-6は、第９実施形態の半導体装置２-1と同様に動作する。またこの半導体装置２-6の製造は、次のように行う。
【０２６９】
［図４９］
先ず図４９に示したように、基板１１上に、バッファ層１２から第２低抵抗領域Ｒまでを成膜し、上部障壁層１５を形成する。以上までの工程は、第９実施形態において図２６を用いて説明した製造手順と同様に行えばよい。次に、上部障壁層１５の形成に続けてキャップ層３３となるｎ型ＧａＡｓ層をエピタキシャル成長させる工程を行い、その後、ボロンのイオン注入によってここでの図示を省略した素子分離を形成する。
【０２７０】
［図５０］
次に図５０に示したように、キャップ層３３をパターニングして第２低抵抗領域Ｒを露出させる。次いで第２低抵抗領域Ｒの露出した周縁部分をパターニング除去し、キャップ層３３から露出している第２低抵抗領域Ｒと、キャップ層３３の下部の第２低抵抗領域Ｒとを分離する。
【０２７１】
［図５１］
次に図５１に示したように、キャップ層３３を覆う状態で上部障壁層１５上に絶縁膜２１を形成し、この絶縁膜２１にゲート開口２１ｇを形成する。そしてゲート開口２１ｇからの不純物拡散により、キャップ層３３から露出させた第２低抵抗領域Ｒの中央に、高抵抗領域１５ｂ’にまで達する深さで第１低抵抗領域１５ｇを形成するためのｐ型不純物を拡散させる。
【０２７２】
［図５２］
次いで図５２に示したように、ゲート開口２１ｇを埋め込む形状のゲート電極２５を第１低抵抗領域１５ｇ上に形成する。
【０２７３】
［図４８］
その後は図４８に示したように、絶縁膜２１にキャップ層３３を露出させたソース開口２１ｓ／ドレイン開口２１ｄを形成し、これらを介してキャップ層３３にオーミック接合されたソース電極２３ｓ／ドレイン電極２３ｄを形成し、半導体装置２-6を完成させる。以上の図５１以降に説明した工程は、第９実施形態における図２８以降に説明した工程と同様に行えばよい。
【０２７４】
＜第１４実施形態の半導体装置の効果＞
以上説明した構成の半導体装置２-6は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第９実施形態と同様の効果を得ることができる。また、上部障壁層１５とソース電極２３ｓ／ドレイン電極２３ｄとの間に、チャネル層１４と同一のｎ型のキャップ層３３を設けた構成である。これにより、キャップ層３３が、チャネル層１４に対するキャリア供給源となり、キャップ層３３の直下のチャネル層１４のシートキャリア密度を高くすることができ、チャネル抵抗およびアクセス抵抗を低くすることができる。この結果、さらにオン抵抗Ｒｏｎを小さくすることが可能になるため、さらに最大ドレイン電流Ｉｄｍａｘを高くする効果を期待できる。
【０２７５】
尚、本実施形態は、第９実施形態への適用に限定されることはなく、第１０ないし第１３実施形態と組み合わせることも可能である。これにより、本実施形態の効果と合わせて、さらに組み合わせた各実施形態の効果を得ることが可能になる。
【０２７６】
≪１５．第１５実施形態≫
（ソース電極およびドレイン電極を第２低抵抗領域上に設けた例）
図５３は、本技術の第１５実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-7の構成を説明する。
【０２７７】
＜第１５実施形態の半導体装置の構成＞
図５３に示した第１５実施形態の半導体装置２-7が、図２３を用いて説明した第９実施形態の半導体装置２-1と異なるところは、ソース電極２３ｓおよびドレイン電極２３ｄが第２低抵抗領域Ｒ上に形成されているところにある。他の構成は第９実施形態と同様である。よって、第９実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
【０２７８】
すなわち、半導体装置２-7の上部障壁層１５では、ソース電極２３ｓおよびドレイン電極２３ｄの下に第２低抵抗領域Ｒが残されている。
【０２７９】
＜第１５実施形態の半導体装置の動作および製造方法＞
以上のような構成を有する半導体装置２-7は、第９実施形態の半導体装置２-1と同様に動作する。またこの半導体装置２-7の製造は、第９実施形態で説明した半導体装置２-1の製造手順において、第２低抵抗領域Ｒのパターニング形状を、ソース電極２３ｓおよびドレイン電極２３ｄの下に第２低抵抗領域Ｒが残る形状とすればよい。
【０２８０】
＜第１５実施形態の半導体装置の効果＞
以上説明した構成の半導体装置２-7は、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇ間の全領域において、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成である。また、第２低抵抗領域Ｒがより広い部分を覆っているため、オフ動作時にチャネル層１４に形成されるキャリア欠乏領域Ａをさらに拡大し、オフ容量Ｃｏｆｆをさらに低減する効果が得られる。このため、第９実施形態より、オフ容量Ｃｏｆｆを低減させる効果が大きい。
【０２８１】
尚、本実施形態の半導体装置２-7では、第２低抵抗領域Ｒに対してソース電極２３ｓ／ドレイン電極２３ｄがオーミック接合されるため、コンタクト抵抗が若干高くなってしまう可能性がある。しかしながら、オーミック接合時のアロイ条件を最適化することにより、抵抗の増加分を抑えることが可能である。
【０２８２】
尚、本実施形態は、第９実施形態への適用に限定されることはなく、第１０ないし第１４実施形態と組み合わせることも可能である。これにより、本実施形態の効果と合わせて、さらに組み合わせた実施形態の効果を得ることが可能になる。
【０２８３】
≪１６．第１６実施形態≫
（積層体中にソース領域およびドレイン領域を設けた例）
図５４は、本技術の第１６実施形態に係る半導体装置の要部断面構成を表したものである。以下、この図に基づいて、この半導体装置２-8の構成を説明する。
【０２８４】
＜第１６実施形態の半導体装置の構成＞
図５４に示す第１６実施形態の半導体装置２-8が、図２３を用いて説明した第９実施形態の半導体装置２-1と異なるところは、上部障壁層１５からバッファ層１２にまで達してソース領域３５ｓ／ドレイン領域３５ｄが設けられているところにあり、他の構成は同様である。よって、第９実施形態と同一の構成要素には同一の符号を付し、本実施形態での詳細な説明は省略する。
【０２８５】
すなわち、この半導体装置２-8では、ソース電極２３ｓ下部の積層体１０中にソース領域３５ｓが設けられ、ドレイン電極２３ｄ下部の積層体１０中にドレイン領域３５ｄが設けられている。ソース領域３５ｓ／ドレイン領域３５ｄは、パターニングされた第２低抵抗領域Ｒの外側において、上部障壁層１５からバッファ層１２にまで達する深さ、少なくともチャネル層１４にまで達する深さの不純物領域として設けられている。このようなソース領域３５ｓ／ドレイン領域３５ｄは、チャネル層１４と同一の導電型の不純物を含有し、ここではｎ型の不純物領域として構成されている。
【０２８６】
ソース電極２３ｓ／ドレイン電極２３ｄは、これらのソース領域３５ｓ／ドレイン領域３５ｄに対してオーミック接合されている。
【０２８７】
＜第１６実施形態の半導体装置の動作および製造方法＞
この半導体装置２-8は、第９実施形態の半導体装置２-1と同様に動作する。またこの半導体装置２-8の製造は、第９実施形態の半導体装置２-1の製造手順において図２７を用いて説明したように第２低抵抗領域Ｒをパターニングした後、イオン注入法によりｎ型の不純物を拡散させてソース領域３５ｓ／ドレイン領域３５ｄを形成する工程を追加すればよい。
【０２８８】
＜第１６実施形態の半導体装置の効果＞
このように本実施の形態では、ＪＰＨＥＭＴ構造において、第１低抵抗領域１５ｇの両側に、これよりもｐ型の電荷量が少ない第２低抵抗領域Ｒを延設した構成であるため、第１実施形態と同様の効果を得ることができる。そして第２低抵抗領域Ｒを挟む状態で、チャネル層１４にまで達する深さのｎ型のソース領域３５ｓ／ドレイン領域３５ｄを設けたことにより、第２低抵抗領域Ｒの直下のチャネル層１４の両側のシートキャリア密度を高くすることができ、さらにソース電極２３ｓ／ドレイン電極２３ｄと上部障壁層１５とのコンタクト抵抗を低くすることができるため、チャネル抵抗およびアクセス抵抗を低くすることができる。これにより、さらにオン抵抗Ｒｏｎを小さくすることができ、加えて最大ドレイン電流Ｉｄｍａｘを高くすることが可能である。
【０２８９】
尚、本第１６実施形態は、第９実施形態への適用に限定されることはなく、第１０〜第１５実施形態と組み合わせることも可能である。これにより、本第１６実施形態の効果と合わせて、さらに組み合わせた実施形態の効果を得ることが可能になる。
【０２９０】
≪１７．変形例１≫
以上説明した第１実施形態〜第１６実施形態においては、基板１１の上部に形成される化合物半導体を用いた各層は、各層間において格子整合しているとした。しかしながら、本技術は、このような構成に限定されることはなく、基板１１の上部に形成される化合物半導体を用いた各層は、シュードモルフィック技術により成長させた化合物半導体層や、メタモルフィック技術により成長させた格子定数の異なる化合物半導体層を用いてもよい。例えば、ＧａＡｓで構成された基板１１上に、ＧａＡｓと格子定数の異なる化合物半導体をメタモルフィック成長させてチャネル層１４としてもよい。
【０２９１】
≪１８．変形例２≫
また、上記第１実施形態ないし第１６実施形態では、上部障壁層１５内に逆導電型の第１低抵抗領域１５ｇを設けた、いわゆるＪＰＨＥＭＴ構造の半導体装置１-1〜１-8、２-1〜２-8について説明したが、第２低抵抗領域Ｒのバンドを変調することができれば、他の構成を取ってもよい。例えば、本技術は、ＪＰＨＥＭＴ構造に限らず、チャネルを不純物層としたＪＦＥＴ（Junction  ＦＥＴ）や、上部障壁層とゲート電極との間に絶縁膜を形成したＭＩＳＪＰＨＥＭＴ（Metal-Insulator-Semiconductor  ＪＰＨＥＭＴ）など、他の構造を有する半導体装置への適用も可能である。
【０２９２】
図５５は、ＪＦＥＴ構造を有する半導体装置の要部断面構成を表したものである。この半導体装置１-9は、化合物半導体で構成されたチャネル層１４を含む積層体１０と、この積層体１０の上面側に設けられたゲート電極２５とを有している。
【０２９３】
より詳細には、半導体装置１-9では、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２およびチャネル層１４がこの順に積層されている。バッファ層１２およびチャネル層１４が、積層体１０を構成している。積層体１０上には、第１実施形態と同様に、絶縁膜２１を間にして、ソース電極２３ｓ／ドレイン電極２３ｄと、ゲート電極２５とが設けられている。
【０２９４】
また、この半導体装置１-9では、積層体１０は、ゲート電極２５に対向して積層体１０の上面側に設けられた第１低抵抗領域１５ｇと、第１低抵抗領域１５ｇの外側に第１低抵抗領域１５ｇに連続して設けられた第２低抵抗領域Ｒとを有している。これにより、この半導体装置１-9では、オフ容量を低減することが可能となっている。
【０２９５】
なお、図５５では、第２低抵抗領域Ｒの端ＥＲが、ゲート電極２５の端Ｅ２５よりも外側に位置している場合を表しているが、第２低抵抗領域Ｒの端ＥＲは、必ずしもゲート電極２５の端Ｅ２５よりも外側に位置していなくてもよい。
【０２９６】
チャネル層１４は、例えばｎ型不純物領域であり、第１低抵抗領域１５ｇおよび第２低抵抗領域Ｒは、例えばｐ型不純物領域である。なお、チャネル層１４の導電型と、第１低抵抗領域１５ｇおよび第２低抵抗領域Ｒの導電型とは逆であってもよい。
【０２９７】
図５６は、ＭＩＳＪＰＨＥＭＴ構造を有する半導体装置の要部断面構成を表したものである。この半導体装置１−10は、化合物半導体で構成されたチャネル層１４を含む積層体１０と、この積層体１０の上面側に設けられたゲート電極２５とを有している。
【０２９８】
より詳細には、半導体装置１-10では、化合物半導体からなる基板１１上に、各化合物半導体材料からなるバッファ層１２、下部障壁層１３、チャネル層１４、および上部障壁層１５がこの順に積層されている。バッファ層１２ないし上部障壁層１５が、積層体１０を構成している。積層体１０上には、第１実施形態と同様に、絶縁膜２１を間にして、ソース電極２３ｓ／ドレイン電極２３ｄと、ゲート電極２５とが設けられている。上部障壁層１５とゲート電極２５との間には、ゲート絶縁膜２６が設けられている。
【０２９９】
また、この半導体装置１-10では、積層体１０は、ゲート電極２５に対向して積層体１０の上面側に設けられた第１低抵抗領域１５ｇと、第１低抵抗領域１５ｇの外側に第１低抵抗領域１５ｇに連続して設けられた第２低抵抗領域Ｒとを有している。これにより、この半導体装置１-10では、オフ容量を低減することが可能となっている。
【０３００】
なお、図５５または図５６では、ソース電極２３ｓとドレイン電極２３ｄとの間に一つのゲート電極２５が設けられている場合を表している。しかしながら、本変形例は、第９実施形態ないし第１６実施形態のようにソース電極２３ｓとドレイン電極２３ｄとの間に二つ以上のゲート電極２５を設けたマルチゲート構造にも対応可能である。
【０３０１】
≪１９．変形例３≫
更に、上記第９実施形態では、図５７に拡大して表したように、折り返し部分２５Ａのデバイスパラメータ（Ｌｇｓ，Ｌｇｄ，Ｌｇｇ）が、直線部分２５Ｂのデバイスパラメータと同じである場合について説明した。しかしながら、折り返し部分２５Ａのデバイスパラメータは、直線部分２５Ｂのデバイスパラメータとは異なっていてもよい。例えば図５８に示したように、折り返し部分２５ＡのデバイスパラメータＬｇｓＡ，ＬｇｄＡ，ＬｇｇＡは、直線部分２５ＢのデバイスパラメータＬｇｓＢ，ＬｇｄＢ，ＬｇｇＢよりも広くすることも可能である。折り返し部分２５Ａはオン抵抗Ｒｏｎへの影響は小さいもののオフ容量Ｃｏｆｆへは影響する。したがって、折り返し部分２５ＡのデバイスパラメータＬｇｓＡ，ＬｇｄＡ，ＬｇｇＡを、直線部分２５ＢのデバイスパラメータＬｇｓＢ，ＬｇｄＢ，ＬｇｇＢよりも広くすることにより、図３５に示したように、オフ容量Ｃｏｆｆを低減することが可能となり、Ｒｏｎ＊Ｃｏｆｆを低減することが可能となる。なお、図５７および図５８では、ソース電極２３ｓとドレイン電極２３ｄとの間に三つのゲート電極２５が設けられている場合を表している。
【０３０２】
≪２０．適用例≫
（アンテナスイッチ回路、無線通信装置）
以上のような各実施形態で説明した半導体装置は、例えば、移動体通信システムなどにおける無線通信装置に用いられ、特にそのアンテナスイッチとして用いられる。このような無線通信装置としては、通信周波数がＵＨＦ（ultra high frequency）帯以上のもので効果が特に発揮される。
【０３０３】
つまり第１〜第１６実施形態で説明した、オフ容量Ｃｏｆｆが低く高調波歪特性に優れた半導体装置を無線通信装置のアンテナスイッチに用いることにより、無線通信装置の小型化および低消費電力化を図ることが可能になる。特に、携帯通信端末においては、装置の小型化および低消費電力化による使用時間の延長により、携帯性の向上を図ることが可能になる。
【０３０４】
図５９は、アンテナスイッチ回路の一例を表したものである。このアンテナスイッチ回路３-1は、携帯電話などの移動体通信システムに用いられるものであり、例えば、第１の端子ＩＮと、第２の端子ＩＯと、第３の端子ＯＵＴと、第１のスイッチング素子ＳＷ１と、第２のスイッチング素子ＳＷ２とを有している。
【０３０５】
第１の端子ＩＮは、送信信号が入力されるものである。第２の端子ＩＯは、アンテナに接続されている。第３の端子ＯＵＴは、アンテナで受信した受信信号を出力するものである。第１のスイッチング素子ＳＷ１は、第１の端子ＩＮと第２の端子ＩＯとの間に接続されている。第２のスイッチング素子ＳＷ２は、第２の端子ＩＯと第３の端子ＯＵＴとの間に接続されている。第１のスイッチング素子ＳＷ１および第２のスイッチング素子ＳＷ２の両方または一方は、第１ないし第８実施形態に係る半導体装置１-1〜１-8のいずれかにより構成されている。
【０３０６】
第１の端子ＩＮと電源（この例では接地）との間には、第３のスイッチング素子ＳＷ３が接続されている。第３の端子ＯＵＴと電源（この例では接地）との間には、第４のスイッチング素子ＳＷ４が接続されている。第３のスイッチング素子ＳＷ３および第４のスイッチング素子ＳＷ４の両方または一方は、第１ないし第８実施形態に係る半導体装置１-1〜１-8のいずれかにより構成されている。
【０３０７】
このアンテナスイッチ回路３-1では、送信時、すなわち、無線通信装置の送信系から送信信号をアンテナへと出力する場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が非導通状態になる。このとき、送信信号が、第１の端子ＩＮから入力され、第１のスイッチング素子ＳＷ１を介して第２の端子ＩＯへと出力される。
【０３０８】
受信時、すなわち、アンテナで受信した信号を無線通信装置の受信系へ入力させる場合には、第１のスイッチング素子ＳＷ１および第４のスイッチング素子ＳＷ４が非導通状態になり、かつ第２のスイッチング素子ＳＷ２および第３のスイッチング素子ＳＷ３が導通状態になる。このとき、アンテナで受信した受信信号が、第２の端子ＩＯから入力され、第２のスイッチング素子ＳＷ２を介して第３の端子ＯＵＴへと出力される。
【０３０９】
図６０は、アンテナスイッチ回路の他の例を表したものである。このアンテナスイッチ回路３-2は、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４のうちの少なくとも一つを、例えば、第１ないし第８実施形態に係る半導体装置１-1〜１-8のいずれかを多段接続（図６０では例えば２段接続）したものにより構成したものである。これにより、このアンテナスイッチ回路３-2では、耐電力性を向上させることが可能となる。
【０３１０】
すなわち、第１のスイッチング素子ＳＷ１は、ソース電極２３ｓとドレイン電極２３ｄとの間の一つのゲート電極２５を有する半導体装置１-1〜１-8を複数個、直列接続したものである。第１のスイッチング素子ＳＷ１は、ソース電極２３ｓ、ゲート電極２５、ドレイン電極２３ｄ、ソース電極２３ｓ、ゲート電極２５、ドレイン電極２３ｄがこの順に配列されたスタック構造をなしている。第２ないし第４のスイッチング素子ＳＷ２〜ＳＷ４も同様である。
【０３１１】
図６１は、アンテナスイッチ回路の更に他の例を表したものである。このアンテナスイッチ回路３-3は、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４のうちの少なくとも一つを、例えば、第９ないし第１６実施形態に係る半導体装置２-1〜２-8のいずれかにより構成したものである。これにより、このアンテナスイッチ回路３-3では、耐電力性を向上させることが可能となる。
【０３１２】
図６２は、アンテナスイッチ回路の更に他の例を表したものである。このアンテナスイッチ回路３-4は、第１ないし第４のスイッチング素子ＳＷ１〜ＳＷ４のうちの少なくとも一つを、例えば、第９ないし第１６実施形態に係る半導体装置２-1〜２-8のいずれかを多段接続（図６２では例えば２段接続）したものにより構成したものである。これにより、このアンテナスイッチ回路３-4では、更に耐電力性を向上させることが可能となる。
【０３１３】
すなわち、第１のスイッチング素子ＳＷ１は、ソース電極２３ｓとドレイン電極２３ｄとの間の二つ以上のゲート電極２５を有するマルチゲート構造の半導体装置２-1〜２-8を複数個、直列接続したものである。第１のスイッチング素子ＳＷ１は、例えば、ソース電極２３ｓ、ゲート電極２５、ゲート電極２５、ドレイン電極２３ｄ、ソース電極２３ｓ、ゲート電極２５、ゲート電極２５、ドレイン電極２３ｄがこの順に配列されたスタック構造をなしている。第２ないし第４のスイッチング素子ＳＷ２〜ＳＷ４も同様である。
【０３１４】
図６３は、無線通信装置の一例を表したものである。この無線通信装置４-1は、例えば、音声、データ通信、ＬＡＮ接続など多機能を有する携帯電話システムである。無線通信装置４-1は、例えば、アンテナＡＮＴと、アンテナスイッチ回路３と、高電力増幅器ＨＰＡと、高周波集積回路ＲＦＩＣ（Radio Frequency Integrated Circuit）と、ベースバンド部ＢＢと、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆ（例えば、無線ＬＡＮ（Ｗ−ＬＡＮ；Wireless Local Area Network）、Bluetooth（登録商標）、他）とを有している。アンテナスイッチ回路３は、図５９ないし図６２に示したアンテナスイッチ回路３-1〜３-4のいずれかにより構成されている。高周波集積回路ＲＦＩCとベースバンド部ＢＢとはインタフェース部Ｉ／Ｆにより接続されている。
【０３１５】
この無線通信装置４-1では、送信時、すなわち、無線通信装置４-1の送信系から送信信号をアンテナＡＮＴへと出力する場合には、ベースバンド部ＢＢから出力される送信信号は、高周波集積回路ＲＦＩＣ、高電力増幅器ＨＰＡ、およびアンテナスイッチ回路３を介してアンテナＡＮＴへと出力される。
【０３１６】
受信時、すなわち、アンテナＡＮＴで受信した信号を無線通信装置の受信系へ入力させる場合には、受信信号は、アンテナスイッチ回路３および高周波集積回路ＲＦＩＣを介してベースバンド部ＢＢに入力される。ベースバンド部ＢＢで処理された信号は、音声出力部ＭＩＣと、データ出力部ＤＴと、インタフェース部Ｉ／Ｆなどの出力部から出力される。
【０３１７】
以上、実施の形態を挙げて本技術を説明したが、本技術はこれら実施の形態に限定されるものではなく、種々変形が可能である。
【０３１８】
例えば、上記実施の形態では、半導体装置１-1〜１-8，２-1〜２-8、アンテナスイッチ回路３-1〜３-4、および無線通信装置４-1の構成を具体的に挙げて説明したが、半導体装置１-1〜１-1，２-1〜２-8、アンテナスイッチ回路３-1〜３-4、および無線通信装置４-1は、図示した構成要素を全て備えるものに限定されるものではない。また、一部の構成要素を他の構成要素に置換することも可能である。
【０３１９】
また、上記実施の形態において説明した各層の材料および厚み、または成膜方法および成膜条件等は限定されるものではなく、他の材料および厚みとしてもよく、または他の成膜方法および成膜条件としてもよい。
【０３２０】
なお、本技術は以下のような構成もとることができる。
（１）
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第１低抵抗領域と、
前記第１低抵抗領域の外側に前記第１低抵抗領域に連続して設けられた第２低抵抗領域と
を有する半導体装置。
（２）
前記第１低抵抗領域は、前記チャネル層を走行するキャリアの第１導電型とは逆の第２導電型の不純物を含有し、
前記第２低抵抗領域は、前記第１低抵抗領域よりも前記第２導電型の単位長さあたりの電荷量が少ない
前記（１）記載の半導体装置。
（３）
前記第２低抵抗領域は、前記第１低抵抗領域よりも前記第２導電型の不純物濃度が低い
前記（２）記載の半導体装置。
（４）
前記第２低抵抗領域の厚みは、前記第１低抵抗領域の厚みよりも薄い
前記（２）または（３）記載の半導体装置。
（５）
更に、前記積層体の上面側に、ソース電極およびドレイン電極を備え、
前記ゲート電極は、前記ソース電極および前記ドレイン電極の間に二つ以上設けられている
前記（１）ないし（４）のいずれか１項に記載の半導体装置。
（６）
前記ソース電極および前記ドレイン電極は、各々櫛歯形状を有すると共に互いに隙間をあけて噛み合わせた平面形状を有し、
前記二つ以上のゲート電極は、前記隙間を蛇行する平面形状を有する
前記（５）記載の半導体装置。
（７）
前記二つ以上のゲート電極は、前記ソース電極および前記ドレイン電極の複数の櫛歯部分の先端に沿った折り返し部分を有し、
前記折り返し部分は、曲線を含む平面形状を有する
前記（６）記載の半導体装置。
（８）
前記第２低抵抗領域は、前記二つ以上のゲート電極の間において連続して設けられている
前記（５）ないし（７）のいずれか１項に記載の半導体装置。
（９）
前記積層体は、前記チャネル層と、上部の障壁層とをこの順に有し、
前記上部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
前記（１）ないし（８）のいずれか１項に記載の半導体装置。
（１０）
前記積層体は、前記チャネル層の下に、下部の障壁層を更に有し、
前記下部の障壁層は、前記チャネル層との接合部におけるキャリア走行側のエネルギー帯が、前記チャネル層よりも前記チャネル層内真性フェルミ準位から遠い化合物半導体で構成されている
前記（９）記載の半導体装置。
（１１）
前記チャネル層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎＧａＡｓ混晶で構成され、
前記障壁層は、ＩＩＩ−Ｖ族化合物半導体であるＩｎ（ＡｌＧａ）ＡｓＰ混晶で構成された
前記（９）または（１０）記載の半導体装置。
（１２）
前記第２低抵抗領域は、前記積層体の上面のうち前記第１低抵抗領域を除く領域の全体に設けられている
前記（１）ないし（１１）のいずれか１項に記載の半導体装置。
（１３）
前記第２低抵抗領域の上に、高抵抗層を更に備えた
前記（１）ないし（１２）のいずれか１項に記載の半導体装置。
（１４）
前記ゲート電極に電圧を印加したオフ状態において、前記第２低抵抗領域の直下における前記チャネル層内のキャリアと、前記第２低抵抗領域内のキャリアと逆導電型の電荷とが枯渇する
前記（１）ないし（１３）のいずれか１項に記載の半導体装置。
（１５）
前記チャネル層は、ＧａＡｓで構成された基板上に設けられた
前記（１）ないし（１４）のいずれか１項に記載の半導体装置。
（１６）
前記チャネル層は、前記基板上にＧａＡｓと格子定数の異なる化合物半導体をメタモルフィック成長させてなる
前記（１５）記載の半導体装置。
（１７）
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第１低抵抗領域と、
前記第１低抵抗領域の外側に前記第１低抵抗領域に連続して設けられた第２低抵抗領域と
を有するアンテナスイッチ回路。
（１８）
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、マルチゲート構造を有する
前記（１７）記載のアンテナスイッチ回路。
（１９）
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、複数のスイッチング素子を多段接続してなる
前記（１７）または（１８）記載のアンテナスイッチ回路。
（２０）
アンテナと、
前記アンテナへの送信信号の入力または前記アンテナで受信した受信信号の出力の切り替えを行うアンテナスイッチ回路を備え、
前記アンテナスイッチ回路は、
送信信号が入力される第１の端子と、
アンテナに接続された第２の端子と、
前記アンテナで受信した受信信号を出力する第３の端子と、
前記第１の端子と前記第２の端子との間に接続された第１のスイッチング素子と、
前記第２の端子と前記第３の端子との間に接続された第２のスイッチング素子と
を備え、
送信時に前記第１のスイッチング素子が導通状態になりかつ前記第２のスイッチング素子が非導通状態になり、受信時に前記第１のスイッチング素子が非導通状態になりかつ前記第２のスイッチング素子が導通状態になり、
前記第１のスイッチング素子および前記第２のスイッチング素子の両方または一方は、
化合物半導体で構成されたチャネル層を含む積層体と、
前記積層体の上面側に設けられたゲート電極と
を備え、
前記積層体は、
前記ゲート電極に対向して前記積層体の上面側に設けられた第１低抵抗領域と、
前記第１低抵抗領域の外側に前記第１低抵抗領域に連続して設けられた第２低抵抗領域と
を有する無線通信装置。
（２１）
化合物半導体で構成されたチャネル層を含む積層体を形成する工程と、
前記積層体の上面側にゲート電極を形成する工程と
を含み、
前記積層体の上面側に、前記ゲート電極に対向する第１上面領域と、それ以外の第２上面領域とを設け、
前記積層体の前記第２上面領域の少なくとも一部に低抵抗領域を設ける
半導体装置の製造方法。
【０３２１】
１-1，１-2，１-3，１-4，１-5，１-6，１-7，１-8，２-1，２-2，２-3，２-4，２-5，２-6，２-7，２-8…半導体装置、アンテナスイッチ回路３-1〜３-4、無線通信装置４-1、１３…下部障壁層、１４…チャネル層、１５…上部障壁層、１５ｇ…第１低抵抗領域、１６…高抵抗領域、２１…絶縁膜、２３ｓ…ソース電極、２３ｄ…ドレイン電極、２５…ゲート電極、３３…キャップ層、３５ｓ…ソース領域、３５ｄ…ドレイン領域、Ｒ…第２低抵抗領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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