(57)【要約】【課題】小型でかつ沿面放電を抑制することができる半導体装置を提供する。【解決手段】基板１０はワイドギャップ半導体から作られている。基板１０は、第１の面ＳＡと、第１の面ＳＡと反対の第２の面ＳＢとを含む。第１の電極２１は第１の面ＳＡ上に設けられている。第２の電極２２は第２の面ＳＢ上に設けられている。パッシベーション膜３３は、第２の電極２２が設けられた第２の面ＳＢの外周を覆っている。パッシベーション膜３３は外縁ＥＤを有する。パッシベーション膜３３は第２の電極２２を露出する開口部ＯＰを有する。パッシベーション膜３３は、外縁ＥＤと開口部ＯＰとの間に複数のトレンチＴＲが設けられた表面ＳＦを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ワイドギャップ半導体から作られ、第１の面と、前記第１の面と反対の第２の面とを含む基板と、
前記第１の面上に設けられた第１の電極と、
前記第２の面上に設けられた第２の電極と、
前記第２の電極が設けられた前記第２の面の外周を覆うパッシベーション膜とを備え、前記パッシベーション膜は外縁を有し、前記パッシベーション膜は、前記第２の電極を露出する開口部を有し、前記パッシベーション膜は、前記外縁と前記開口部との間に複数のトレンチが設けられた表面を有する、半導体装置。
【請求項２】
前記複数のトレンチは、前記パッシベーション膜の前記表面のうち、平面視において前記外縁と前記開口部との間の距離が最も小さくなる部分の上を前記外縁と前記開口部との間を遮るように延びている、請求項１に記載の半導体装置。
【請求項３】
前記開口部と前記外縁との間において、前記複数のトレンチが設けられた前記表面は、３００μｍより大きい沿面距離を有する、請求項１または２に記載の半導体装置。
【請求項４】
前記複数のトレンチの各々は、９μｍより小さい幅を有する、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記複数のトレンチの各々は、１μｍより大きい深さを有する、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１の電極はドレイン電極であり、前記第２の電極はソース電極である、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
ワイドギャップ半導体から作られ、第１の面と、前記第１の面と反対の第２の面とを含む基板を準備する工程と、
前記第１の面上に第１の電極を形成する工程と、
前記第２の面上に第２の電極を形成する工程と、
前記第２の電極が設けられた前記第２の面の外周を覆うパッシベーション膜を形成する工程とを備え、前記パッシベーション膜は外縁を有し、前記パッシベーション膜は前記第２の電極を露出する開口部を有し、さらに
前記パッシベーション膜に、前記外縁と前記開口部との間に複数のトレンチが設けられた表面を形成する工程とを備える、半導体装置の製造方法。
【請求項８】
前記表面を形成する工程の後に、前記第１の電極と前記第２の電極との間の耐圧測定を行なう工程をさらに備える、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関するものであり、特に、パッシベーション膜を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
特開２０１１−４０４３１号公報によれば、炭化珪素から作られた基板を用いたＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）が開示されている。基板の裏面には第１の電極が設けられいてる。基板の上面には第２の電極とパッシベーション膜とが設けられている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−４０４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ワイドバンドギャップ半導体の一種である炭化珪素を用いることで、基板中での破壊が生じることなく、第１および第２の電極間に、より高い電圧を印加することができる。このように高い電圧が印加されると、第１および第２の電極間での、パッシベーション膜の表面に沿った距離、すなわち沿面距離が十分でない場合に、沿面放電が生じることがあった。また沿面距離を十分に大きくするためにパッシベーション膜を大きくした場合、半導体装置も大きくなってしまっていた。
【０００５】
本発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、小型でかつ沿面放電を抑制することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、基板と、第１の電極と、第２の電極と、パッシベーション膜とを有する。基板はワイドギャップ半導体から作られている。基板は、第１の面と、第１の面と反対の第２の面とを含む。第１の電極は第１の面上に設けられている。第２の電極は第２の面上に設けられている。パッシベーション膜は、第２の電極が設けられた第２の面の外周を覆っている。パッシベーション膜は外縁を有する。パッシベーション膜は第２の電極を露出する開口部を有する。パッシベーション膜は、外縁と開口部との間に複数のトレンチが設けられた表面を有する。
【０００７】
本発明の半導体装置の製造方法は、次の工程を有する。ワイドギャップ半導体から作られ、第１の面と、第１の面と反対の第２の面とを含む基板が準備される。第１の面上に第１の電極が形成される。第２の面上に第２の電極が形成される。第２の電極が設けられた第２の面の外周を覆うパッシベーション膜が形成される。パッシベーション膜は外縁を有する。パッシベーション膜は第２の電極を露出する開口部を有する。パッシベーション膜に、外縁と開口部との間に複数のトレンチが設けられた表面が形成される。
【発明の効果】
【０００８】
本発明によれば、第１および第２の電極間の沿面放電の発生を抑制することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施の形態における半導体装置の構成を概略的に示す図であり、図２の線Ｉ−Ｉに沿う部分断面図である。
【図２】図１の半導体装置の概略平面図である。
【図３】図１のパッシベーション膜の拡大図であり、パッシベーション膜の表面上における沿面距離の経路を示す図である。
【図４】図１のパッシベーション膜の拡大図であり、パッシベーション膜に設けられたトレンチの寸法を示す図である。
【図５】図１の炭化珪素半導体装置の製造方法を概略的に示すフロー図である。
【図６】パッシェンの法則を概略的に示すグラフ図である。
【図７】比較例のパッシベーション膜に設けられたトレンチ上での放電の経路を示す部分断面図である。
【発明を実施するための形態】
【００１０】
以下、図面に基づいて本発明の実施の形態を説明する。
（概要）
はじめに本実施の形態の概要について、以下の(i)〜(viii)に記す。
【００１１】
(i)  半導体装置５０は、基板１０と、第１の電極２１と、第２の電極２２と、パッシベーション膜３３とを有する。基板１０はワイドギャップ半導体から作られている。基板１０は、第１の面ＳＡと、第１の面ＳＡと反対の第２の面ＳＢとを含む。第１の電極２１は第１の面ＳＡ上に設けられている。第２の電極２２は第２の面ＳＢ上に設けられている。パッシベーション膜３３は、第２の電極２２が設けられた第２の面ＳＢの外周を覆っている。パッシベーション膜３３は外縁ＥＤを有する。パッシベーション膜３３は第２の電極２２を露出する開口部ＯＰを有する。パッシベーション膜３３は、外縁ＥＤと開口部ＯＰとの間に複数のトレンチＴＲが設けられた表面ＳＦを有する。
【００１２】
上記の半導体装置５０によれば、トレンチＴＲが設けられることで、第１の電極２１および第２の電極２２の間におけるパッシベーション膜３３の表面ＳＦに沿った距離がより大きくされる。すなわち沿面距離がより大きくされる。これにより第１の電極２１および第２の電極２２の間の沿面放電の発生を抑制することができる。
【００１３】
(ii)  上記(i)において、複数のトレンチＴＲは、パッシベーション膜３３の表面ＳＦのうち、平面視において外縁ＥＤと開口部ＯＰとの間の距離ＤＳが最も小さくなる部分の上を外縁ＥＤと開口部ＯＰとの間を遮るように延びていてもよい。
【００１４】
これにより、沿面放電が特に生じやすい部分に、それを防止するための複数のトレンチＴＲを配置することができる。よって沿面放電をより確実に防止することができる。
【００１５】
(iii)  上記(i)または(ii)において、開口部ＯＰと外縁ＥＤとの間において、複数のトレンチＴＲが設けられた表面ＳＦは、３００μｍより大きい沿面距離を有してもよい。
【００１６】
これにより、第１の電極２１および第２の電極２２の間の沿面距離が、放電を発生させにくいものとされる。よって第１の電極２１と第２の電極２２との間の沿面放電をより確実に防止することができる。
【００１７】
(iv)  上記(i)〜(iii)において、複数のトレンチＴＲの各々は、９μｍより小さい幅ＬＷを有してもよい。
【００１８】
これにより、トレンチＴＲの幅ＬＷが、トレンチＴＲ上での放電を発生させにくいものとされる。よって、トレンチＴＲ上での放電に起因したトレンチＴＲの機能の喪失を防止することができる。よって第１の電極２１と第２の電極２２との間の沿面放電をより確実に防止することができる。
【００１９】
(v)  上記(i)〜(iv)において、複数のトレンチＴＲの各々は、１μｍより大きい深さＬＤを有してもよい。
【００２０】
これにより、沿面距離をより大きくすることができる。よって第１の電極２１と第２の電極２２との間の沿面放電をより確実に防止することができる。
【００２１】
(vi)  上記(i)〜(v)において、第１の電極２１はドレイン電極２１であってもよく、第２の電極２２はソース電極２２であってもよい。
【００２２】
これにより、ドレイン電極２１およびソース電極２２間の沿面放電を防止することができる。
【００２３】
(vii)  半導体装置５０の製造方法は、次の工程を有する。ワイドギャップ半導体から作られ、第１の面ＳＡと、第１の面ＳＡと反対の第２の面ＳＢとを含む基板１０が準備される。第１の面ＳＡ上に第１の電極２１が形成される。第２の面ＳＢ上に第２の電極２２が形成される。第２の電極２２が設けられた第２の面ＳＢの外周を覆うパッシベーション膜３３が形成される。パッシベーション膜３３は外縁ＥＤを有する。パッシベーション膜３３は第２の電極２２を露出する開口部ＯＰを有する。パッシベーション膜３３に、外縁ＥＤと開口部ＯＰとの間に複数のトレンチＴＲが設けられた表面ＳＦが形成される。
【００２４】
上記の半導体装置５０の製造方法によれば、トレンチＴＲが設けられることで、第１の電極２１および第２の電極２２の間におけるパッシベーション膜３３の表面ＳＦに沿った距離がより大きくされる。すなわち沿面距離がより大きくされる。これにより第１の電極２１および第２の電極２２の間の沿面放電の発生を抑制することができる。
【００２５】
(viii)  上記(vii)において、表面ＳＦを形成する工程の後に、第１の電極２１と第２の電極２２との間の耐圧測定が行なわれてもよい。
【００２６】
これにより、十分な耐圧を有する半導体装置５０を得ることができる。
（詳細）
図１および図２に示すように、本実施の形態の半導体装置としてのＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）５０は、エピタキシャル基板１０（基板）と、ドレイン電極２１（第１の電極）と、ソース電極２２（第２の電極）と、パッシベーション膜３３と、ゲート絶縁膜３１と、層間絶縁膜３２と、ゲート電極２３と、ゲートパッド２３Ｐとを有する。エピタキシャル基板１０はワイドギャップ半導体から作られている。ワイドバンドギャップ半導体は炭化珪素であることが好ましい。炭化珪素は六方晶系の結晶構造を有することが好ましい。エピタキシャル基板１０は、裏面ＳＡ（第１の面）と、裏面ＳＡと反対の上面ＳＢ（第２の面）とを含む。
【００２７】
エピタキシャル基板１０は、単結晶基板１１と、ドリフト層１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８と、ＪＴＥ（Junction  Termination  Extension）領域２と、ガードリング３とを有する。単結晶基板１１と、ドリフト層１２と、ソース領域１４との各々は、ｎ型（第１の導電型）を有する。ドリフト層１２は、単結晶基板１１の不純物濃度よりも低い不純物濃度を有する。ボディ領域１３と、コンタクト領域１８と、ＪＴＥ領域２と、ガードリング３との各々は、ｐ型（第１の導電型と異なる第２の導電型）を有する。コンタクト領域１８は、ボディ領域１３の不純物濃度よりも高い不純物濃度を有する。
【００２８】
エピタキシャル基板１０は、裏面ＳＡをなす面と、ドリフト層１２が設けられた面とを有する。ボディ領域１３はドリフト層１２上に設けられている。ソース領域１４は、ボディ領域１３によってドリフト層１２から隔てられるようにボディ領域１３上に設けられている。上面ＳＢは、ドリフト層１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８との各々からなる部分を有する。コンタクト領域１８は上面ＳＢから基板１０の内部へと延びておりボディ領域１３につながっている。ＪＴＥ領域２およびガードリング３の各々は上面ＳＢ上に設けられている。ＪＴＥ領域２はボディ領域１３の外周側に接している。ガードリング３は、ボディ領域１３から離れており、上面ＳＢ上においてボディ領域１３を囲んでいる。
【００２９】
ゲート絶縁膜３１は上面ＳＢ上に部分的に設けられている。ゲート絶縁膜３１は、ソース領域１４とドリフト層１２とをつなぐようにボディ領域１３上に配置されている。ゲート絶縁膜３１は酸化膜であることが好ましく、たとえば二酸化珪素から作られている。ゲート電極２３はゲート絶縁膜３１上に設けられている。層間絶縁膜３２は、ゲート電極２３を覆っている。ゲートパッド２３Ｐ（図２）は、外部からゲート電極２３へ電気的接続をとるための端子であり、ソース電極２２から離れて設けられている。
【００３０】
ドレイン電極２１は裏面ＳＡ上に設けられており裏面ＳＡにオーミックに接続されている。ソース電極２２は上面ＳＢ上に設けられている。ソース電極２２はコンタクト電極２２ａおよび配線層２２ｂを有する。コンタクト電極２２ａは、上面ＳＢ上においてソース領域１４およびコンタクト領域１８と接触しているオーミック電極である。配線層２２ｂは、コンタクト電極２２ａおよび層間絶縁膜３２の上に設けられている。配線層２２ｂは層間絶縁膜３２によってゲート電極２３から絶縁されている。
【００３１】
パッシベーション膜３３は、ソース電極２２が設けられた上面ＳＢの外周を覆っている。パッシベーション膜３３は外縁ＥＤを有する。パッシベーション膜３３はソース電極２２を露出する開口部ＯＰを有する。
【００３２】
パッシベーション膜３３は、外縁ＥＤと開口部ＯＰとの間にトレンチＴＲが設けられた表面ＳＦを有する。トレンチＴＲは、パッシベーション膜３３の表面ＳＦのうち、平面視（図２）において外縁ＥＤと開口部ＯＰとの間の距離ＤＳが最も小さくなる部分の上を、外縁ＥＤと開口部ＯＰとの間を遮るように延びていてもよい。たとえば、この部分においてトレンチＴＲは外縁ＥＤ（図２）に沿って延びている。特にこの部分において、開口部ＯＰと外縁ＥＤとの間で、トレンチＴＲが設けられた表面ＳＦは、３００μｍより大きい沿面距離（図３の破線ＣＲに示す経路の距離）を有することが好ましい。
【００３３】
図４を参照して、トレンチＴＲの各々は、９μｍより小さい幅ＬＷを有することが好ましい。またトレンチＴＲの各々は、１μｍより大きい深さＬＤを有することが好ましい。十分な深さＬＤを確保するためには、パッシベーション膜３３は、２μｍより大きい厚さを有することが好ましい。深さＬＤは幅ＬＷの半分以上であることが好ましい。またトレンチＴＲ間の間隔をＬＳと定義すると、深さＬＤは間隔ＬＳの半分以上であることが好ましい。またトレンチＴＲの形状は沿面距離を確保する上で、図示されているように、おおよそ矩形であることが好ましい。
【００３４】
次にＭＯＳＦＥＴ５０（図１）の製造方法の概要について説明する。
エピタキシャル基板１０が準備される（図５：ステップＳ１１）。具体的には、単結晶基板１１上にエピタキシャル成長によりドリフト層１２が形成される。次にイオン注入法により、その他の不純物領域が形成される。次に、イオン注入によって導入された不純物を活性化させるための熱処理が行われる。
【００３５】
次に、上面ＳＢ上に、ゲート絶縁膜３１、ゲート電極２３および層間絶縁膜３２が形成される。次に上面ＳＢ上にソース電極２２が形成される（図５：ステップＳ１２）。具体的には、まずコンタクト電極２２ａが形成される。コンタクト電極２２ａの形成時には、上面ＳＢとのオーミック接触を得るための熱処理が行われる。次に配線層２２ｂが形成される。また裏面ＳＡ上にドレイン電極２１が形成される（図５：ステップＳ１３）。ドレイン電極２１の形成時には、裏面ＳＡとのオーミック接触を得るための熱処理が行われる。コンタクト電極２２ａの熱処理と、ドレイン電極２１の熱処理とは、一括して行なわれてもよい。また配線層２２ｂは、熱処理に起因したダメージを避けるために上記熱処理後に形成されることが好ましい。
【００３６】
次に、ゲート絶縁膜３１、ゲート電極２３および層間絶縁膜３２が設けられた上面ＳＢの外周を覆うように、パッシベーション膜３３が形成される（図５：ステップＳ１４）。パッシベーション膜３３の成膜は、たとえばプラズマＣＶＤ（Chemical  Vapor  Deposition）により行なわれ得る。パッシベーション膜３３の開口部ＯＰは、たとえばエッチングまたはリフトオフによって形成され得る。次に、パッシベーション膜３３にトレンチＴＲが設けられた表面ＳＦが形成される（図５：ステップＳ１５）。トレンチＴＲの形成は通常のフォトリソグラフィ法により行ない得る。
【００３７】
表面ＳＦを形成する工程（図５：ステップＳ１５）の後に、ドレイン電極２１とソース電極２２との間の耐圧測定が行なわれてもよい。測定の結果、耐圧が十分であると判断された半導体装置のみを選択することで、半導体装置の十分な耐圧を確保することができる。
【００３８】
本実施の形態によれば、トレンチＴＲが設けられることで、ドレイン電極２１およびソース電極２２の間におけるパッシベーション膜３３の表面ＳＦに沿った距離がより大きくされる。すなわち沿面距離がより大きくされる。これによりドレイン電極２１およびソース電極２２の間の沿面放電の発生を抑制することができる。
【００３９】
トレンチＴＲは、パッシベーション膜３３の表面ＳＦのうち、平面視において外縁ＥＤと開口部ＯＰとの間の距離ＤＳ（図２）が最も小さくなる部分の上を外縁ＥＤと開口部ＯＰとの間を遮るように延びていてもよい。これにより、沿面放電が特に生じやすい部分に、それを防止するためのトレンチＴＲを配置することができる。よって沿面放電をより確実に防止することができる。
【００４０】
開口部ＯＰと外縁ＥＤとの間において、トレンチＴＲが設けられた表面ＳＦは、３００μｍより大きい沿面距離を有してもよい。これにより、ドレイン電極２１およびソース電極２２の間の沿面距離が、放電を発生させにくいものとされる。よってドレイン電極２１とソース電極２２との間の沿面放電をより確実に防止することができる。沿面距離が３００μｍよりも大きいことで放電を抑制できることは、パッシェンの法則のグラフ図（図６）によって裏付けられ得る。このグラフ図において、横軸ｐｄは、圧力ｐと放電距離ｄとの積であり、縦軸ＶBは放電電圧である。高耐圧型の電力用半導体装置においては放電電圧ＶB＞２０００Ｖ程度が満たされることが望ましい。このための１つの方法としては、積ｐｄ＞２３が満たされればよく、これは１気圧下ではｄ＞３００μｍに対応する。
【００４１】
トレンチＴＲの各々は、９μｍより小さい幅ＬＷ（図４）を有してもよい。これにより、トレンチＴＲの幅ＬＷが、トレンチＴＲ上での放電を発生させにくいものとされる。よって、トレンチＴＲ上での放電に起因したトレンチＴＲの機能の喪失を防止することができる。よってドレイン電極２１とソース電極２２との間の沿面放電をより確実に防止することができる。幅ＬＷ＜９μｍが満たされることによりトレンチＴＲ上での放電を抑制できることは、パッシェンの法則のグラフ図（図６）によって裏付けられ得る。高耐圧型の電力用半導体装置においては放電電圧ＶB＞２０００Ｖが満たされることが望ましい。このための１つの方法としては、積ｐｄ＜０．６８が満たされればよく、これは１気圧下ではｄ＜９μｍに対応する。なお９μｍ以上の幅ＬＷｚ（図７）が用いられると、上述した放電（図中、矢印ＤＣ）が生じやすくなる。
【００４２】
トレンチＴＲの各々は、１μｍより大きい深さＬＤを有してもよい。これにより、沿面距離をより大きくすることができる。よってドレイン電極２１とソース電極２２との間の沿面放電をより確実に防止することができる。
【００４３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。たとえばゲート電極は、ゲート電極２３（図１）に示すようなプレーナ型でなく、トレンチ型であってもよい。また半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴであってもよい。また半導体装置はＭＩＳＦＥＴ以外のものでもよく、たとえばＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であってもよい。また上記各実施の形態においては第１の導電型がｎ型であり第２の導電型がｐ型であるが、これらの導電型が入れ替えられもよい。また半導体装置は、必ずしも単結晶基板１１を有する必要はなく、単結晶基板１１が省略されてもよい。
【符号の説明】
【００４４】
２  ＪＴＥ領域
３  ガードリング
１０  エピタキシャル基板（基板）
１１  単結晶基板
１２  ドリフト層
１３  ボディ領域
１４  ソース領域
１８  コンタクト領域
２１  ドレイン電極（第１の電極）
２２  ソース電極（第２の電極）
２２ａ  コンタクト電極
２２ｂ  配線層
２３  ゲート電極
２３Ｐ  ゲートパッド
３１  ゲート絶縁膜
３２  層間絶縁膜
３３  パッシベーション膜
５０  ＭＯＳＦＥＴ（半導体装置）
ＳＡ  裏面（第１の面）
ＳＢ  上面（第２の面）
ＳＦ  表面
ＴＲ  トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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