(57)【要約】【課題】より小さな回路規模で、高精度なＡ／Ｄ変換を実現する。【解決手段】本電子回路（１）は、エアバックの点火装置（３０）を駆動するための負荷駆動部（１１、１２、１３）と、負荷駆動部における制御ノードの電圧を検出する検出部（１０）と、検出部による検出結果に基づいてエアバックの正常動作の可否を診断するための診断処理を行うデータ処理部（４）とを有する。検出部は、検出した電圧に対して一次のΔΣ変調を行うことにより当該電圧に応じたパルス密度の１ビットデータを生成する変調処理を行うΔΣ変調部（１０１）と、前記変調処理の実行時間を制御するタイミング制御部（１０４）と、変調処理によって前記実行時間内に生成された１ビットデータをカウントし、そのカウント値を出力するカウント部（１０２）とを有する。データ処理部は、前記カウント部によるカウント値に基づいて前記診断処理を行う。【選択図】図１
2014088134.tif 000002
【特許請求の範囲】
【請求項１】
エアバックを制御するための電子回路であって、
前記エアバックの点火装置を駆動するための負荷駆動部と、
前記負荷駆動部における制御ノードの電圧を検出する検出部と、
前記検出部による検出結果に基づいて、前記エアバックの正常動作の可否を診断するための診断処理を行うデータ処理部と、を有し、
前記検出部は、
検出した電圧に対して一次のΔΣ変調を行うことにより、当該電圧に応じたパルス密度の１ビットデータを生成する変調処理を行うΔΣ変調部と、
前記ΔΣ変調部による前記変調処理の実行時間を制御するタイミング制御部と、
前記変調処理によって前記実行時間内に生成された１ビットデータをカウントし、そのカウント値を出力するカウント部と、を有し、
前記データ処理部は、前記カウント部によるカウント値に基づいて前記診断処理を行う電子回路。
【請求項２】
第１制御データを格納するための第１記憶部を更に有し、
前記タイミング制御部は、前記第１記憶部に格納された前記第１制御データに基づいて、前記ΔΣ変調部による前記変調処理の実行時間を決定する請求項１に記載の電子回路。
【請求項３】
前記タイミング制御部は、前記カウント部がカウント動作を開始するタイミングよりも所定時間遅れたタイミングで前記変調処理を開始させるとともに、前記カウント動作が停止するタイミングに同期して前記ΔΣ変調処理を停止させ、
前記所定時間は、前記第１記憶部に格納された前記第１制御データに基づいて決定される請求項２に記載の電子回路。
【請求項４】
前記カウント部は、第１制御信号が有効にされた場合に入力クロック信号に同期して前記１ビットデータのカウントを行い、第１制御信号が無効にされた場合に前記カウント動作を停止するとともにカウント値がリセットされ、
前記ΔΣ変調部は、第２制御信号が有効にされた場合に前記変調処理を実行し、前記第２制御信号が無効にされた場合に前記変調処理を停止し、
前記タイミング制御部は、前記第１制御信号が無効の場合に前記第２制御信号を無効にし、前記第１制御信号が有効にされたら前記所定時間の経過後に前記第２制御信号を有効にする請求項３に記載の電子回路。
【請求項５】
第２制御データを格納するための第２記憶部を更に有し、
前記カウント部は、前記第２記憶部に設定された前記第２制御データに基づいてカウント値が補正される請求項２に記載の電子回路。
【請求項６】
前記カウント部は、前記１ビットデータのカウントを行う計数回路と、
前記計数回路のカウント値と、前記第２記憶部に格納された前記第２制御データに基づく補正値とを加算する加算器と、を有する請求項５に記載の電子回路。
【請求項７】
前記検出部は、ローパスフィルタを更に有し、
前記ΔΣ変調部は、前記ローパスフィルタを介して電圧を入力する請求項２に記載の電子回路。
【請求項８】
前記検出部は、前記ローパスフィルタ後段に接続された入力バッファ回路を有し、
前記ΔΣ変調部は、前記入力バッファ回路から出力された電圧を入力する請求項７に記載の電子回路。
【請求項９】
アナログ信号をディジタル信号に変換するためのアナログ・ディジタル変換部を有する半導体装置であって、
前記アナログ・ディジタル変換部は、
入力したアナログ信号に対して一次のΔΣ変調を行うことにより、当該アナログ信号の電圧に応じたパルス密度の１ビットデータを生成する変調処理を行うΔΣ変調部と、
前記ΔΣ変調部による前記変調処理の実行時間を制御するタイミング制御部と、
前記変調処理によって前記実行時間内に生成された１ビットデータをカウントし、そのカウント値を出力するカウント部と、を有する半導体装置。
【請求項１０】
第１制御データを格納するための第１記憶部を更に有し、
前記タイミング制御部は、前記第１記憶部に格納された前記第１制御データに基づいて、前記ΔΣ変調部による前記変調処理の実行時間を決定する請求項９に記載の半導体装置。
【請求項１１】
前記タイミング制御部は、前記カウント部がカウント動作を開始するタイミングよりも所定時間遅れたタイミングで前記変調処理を開始させるとともに、前記カウント動作が停止するタイミングに同期して前記ΔΣ変調処理を停止させ、
前記所定時間は、前記第１記憶部に格納された前記第１制御データに基づいて決定される請求項１０に記載の半導体装置。
【請求項１２】
前記カウント部は、第１制御信号が有効にされた場合に入力クロック信号に同期して前記１ビットデータのカウントを行い、第１制御信号が無効にされた場合に前記カウント動作を停止するとともにカウント値がリセットされ、
前記ΔΣ変調部は、第２制御信号が有効にされた場合に前記変調処理を実行し、前記第２制御信号が無効にされた場合に前記変調処理を停止し、
前記タイミング制御部は、前記第１制御信号が無効の場合に前記第２制御信号を無効にし、前記第１制御信号が有効にされたら前記所定時間の経過後に前記第２制御信号を有効にする請求項１１に記載の半導体装置。
【請求項１３】
前記アナログ・ディジタル変換部は、第２制御データを格納するための第２記憶部を更に有し、
前記カウント部は、前記第２記憶部に設定された前記第２制御データに基づいてカウント値が補正される請求項１２に記載の半導体装置。
【請求項１４】
前記カウント部は、前記１ビットデータのカウントを行う計数回路と、
前記計数回路のカウント値と、前記第２記憶部に格納された前記第２制御データに基づく補正値とを加算する加算器と、を有する請求項１３に記載の半導体装置。
【請求項１５】
ローパスフィルタを更に有し、
前記ΔΣ変調部は、前記ローパスフィルタを介して前記アナログ信号を入力する請求項１０に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・ディジタル変換器を備える半導体装置、及び前記半導体装置を備える電子回路に関し、特にアナログ信号としてＤＣ電圧を入力するアナログ・ディジタル変換器に適用して有効な技術に関する。
【背景技術】
【０００２】
携帯端末や自動車等に組み込まれる電子機器は、用途に応じた信頼性・安全性が要求される。例えば車載用のＥＣＵ（Ｅｌｅｃｔｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）では、故障が発生した場合にこれを検出して自動車が危険な状態にならないようにする機能が要求されている。例えば、自動車のエアバックの点火装置（スクイブ）を駆動するための負荷駆動用ＩＣは、エアバックの異常の有無を検出するための診断機能を備えている。具体的に負荷駆動用ＩＣは、エアバックの点火装置及びそれに接続されるハーネス（信号線）の抵抗値、ＩＣ内部の基準電圧、及び外部端子の電圧等を測定し、その測定結果に基づいてエアバックシステムが正常であるか否かを診断する診断機構を備える。
【０００３】
上記診断機構では、検出した電圧（アナログ信号）をアナログ・ディジタル変換器（以下、「Ａ／Ｄ変換器」とも称する。）によってディジタル信号に変換し、変換されたディジタル信号に基づいて演算処理を行うことで、エアバックの異常の有無を判別している。
【０００４】
従来から、Ａ／Ｄ変換器の変換方式として逐次比較方式やΔΣ方式等が知られている。例えば、特許文献１に逐次比較型のＡ／Ｄ変換器が開示されており、特許文献２にΔΣ型のＡ／Ｄ変換器が開示されている。例えば特許文献２には、ΔΣ変調器の出力をマルチビットカウンタによってカウントし、そのマルチビットデータをデシメーションフィルタによってフィルタ処理を施し、その結果をＡ／Ｄ変換データとして出力するΔΣ型のＡ／Ｄ変換器が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−１５４４４１号公報
【特許文献２】特開２００７−２４３６２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来、エアバックシステムの診断機構におけるＡ／Ｄ変換器として逐次比較方式が採用されてきた。しかしながら、エアバックシステムの診断では、主にＤＣ（Ｄｉｒｅｃｔ  Ｃｕｒｒｅｎｔ）電圧を検出して正常／異常の判断を行うため、検出電圧をディジタル信号に変換するＡ／Ｄ変換処理に高い絶対精度が要求される。そのため、診断機構におけるＡ／Ｄ変換器として、ノイズ等の影響を受け難い構成、すなわちＥＭＣ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ  Ｃｏｍｐａｔｉｂｉｌｉｔｙ）耐性の高い回路構成が求められる。その結果、従来の逐次比較型のＡ／Ｄ変換器を採用した診断機構では、ノイズを除去するために高精度なフィルタ回路が必要となり、回路規模の増大を招いていた。
【０００７】
また、Ａ／Ｄ変換精度は、Ａ／Ｄ変換器におけるアナログ回路を構成する回路素子のマッチング精度の影響を受ける。特に逐次比較型のＡ／Ｄ変換器は、アナログ回路を構成する回路素子のマッチング精度の影響を受け易い回路構成であるため、回路素子のサイズを大きくする必要があった。したがって、今後プロセスの微細化が進んだとしても、逐次比較型のＡ／Ｄ変換器を採用した場合には、チップサイズの縮小は期待できない。
【０００８】
本願発明者は、本願に先立って、上記エアバックの診断機構におけるＡ／Ｄ変換器として逐次比較方式の代わりにΔΣ方式を採用することを検討した。しかしながら、ΔΣ型のＡ／Ｄ変換器であっても、回路素子のミスマッチやパッケージ及びチップ内の寄生インピーダンスの影響によりＡ／Ｄ変換精度が低下する虞があることを見出した。例えば、ΔΣ型のＡ／Ｄ変換器におけるΔΣ変調器では、レファレンス電圧の基準ハイ電圧と基準ロー電圧とアナログＤＣ電圧を比較し１ビットのディジタル信号に変調する。この比較動作をするアナログ回路において回路素子のミスマッチがあったり、レファレンス電圧に寄生インピーダンス干渉による変動があったりすると、変調誤差が生じる。ΔΣ型のＡ／Ｄ変換器は、一般的にリニアリティーに優れた構成であるため、その変調誤差は主にゲインエラーとオフセットエラーとして現れる。
【０００９】
ゲインエラーとオフセットエラーを改善する方法として、例えば、マッチング精度を向上させるための回路素子のサイズアップや、寄生インピーダンス干渉を低減するための基準電圧用端子、電源端子、及びＧＮＤ端子の分離が考えられる。しかしながら、これらの方法は、回路素子のサイズアップや端子数の増加に伴うコストアップや消費電流の増加を招くので好ましくない。また、特許文献２に開示されたΔΣ型のＡ／Ｄ変換器のようにΔΣ変調器の後段のカウンタとデシメーションフィルタで２次以上のフィルタ処理を行う回路構成では、サンプリングデータ毎に異なる重みづけをしてフィルタ処理を行うので、ゲインエラー及びオフセットエラーの改善のためにトリミング等を行うことは容易ではない。そこで、本願発明者は、より小さな回路規模で、高精度なＡ／Ｄ変換を行うための新たな技術が必要であると考えた。
【００１０】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、本電子回路は、エアバックの点火装置を駆動するための負荷駆動部と、前記負荷駆動部における制御ノードの電圧を検出する検出部と、前記検出部による検出結果に基づいて前記エアバックの正常動作の可否を診断するための診断処理を行うデータ処理部とを有する。前記検出部は、検出した電圧に対して一次のΔΣ変調を行うことにより、当該電圧に応じたパルス密度の１ビットデータを生成する変調処理を行うΔΣ変調部と、前記ΔΣ変調部による前記変調処理の実行時間を制御するタイミング制御部と、前記変調処理によって前記実行時間内に生成された１ビットデータをカウントし、そのカウント値を出力するカウント部と、を有する。前記データ処理部は、前記カウント部によるカウント値に基づいて前記診断処理を行う。
【発明の効果】
【００１３】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１４】
すなわち、これによれば、より小さな回路規模で、高精度なＡ／Ｄ変換を実現することができる。
【図面の簡単な説明】
【００１５】
【図１】図１は、本願の代表的な実施の形態に係る電子回路を例示するブロック図である。
【図２】図２は、本願の一実施の形態に係る電子回路を搭載したエアバック制御システムを例示するブロック図である。
【図３】図３は、検出部１０の内部構成を例示するブロック図である。
【図４】図４は、Ａ／Ｄ変換部１９の内部構成を例示するブロック図である。
【図５】図５は、ΔΣ変調部１０１の内部構成を例示するブロック図である。
【図６】図６は、オフセットエラーを説明するための図である。
【図７】図７は、ゲインエラーを説明するための図である。
【図８】図８は、ゲインエラーの補正方法を例示する説明図である。
【発明を実施するための形態】
【００１６】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１７】
〔１〕（インクリメンタル型ＡＤＣを用いた電圧検出部を備えるエアバック制御用ＥＣＵ）
本願の代表的な実施の形態に係る電子回路（１）は、図１に示されるように、エアバック（３）を制御するための電子回路である。当該電子回路は、前記エアバックの点火装置（３０）を駆動するための負荷駆動部（１１、１２、１３）と、前記負荷駆動部における制御ノードの電圧を検出する検出部（１０）と、前記検出部による検出結果に基づいて前記エアバックの正常動作の可否を診断するための診断処理を行うデータ処理部（４）とを有する。前記検出部は、検出した電圧（ＶＩＮ）に対して一次のΔΣ変調を行うことにより、当該電圧に応じたパルス密度の１ビットデータ（ＤＭＯＤ）を生成する変調処理を行うΔΣ変調部（１０１）を有する。前記検出部は更に、前記ΔΣ変調部による前記変調処理の実行時間を制御するタイミング制御部（１０４）と、前記変調処理によって前記実行時間内に生成された１ビットデータをカウントし、そのカウント値（ＤＯＵＴ）を出力するカウント部（１０２）を有する。前記データ処理部は、前記カウント部によるカウント値（ＤＯＵＴ）に基づいて前記診断処理を行う。
【００１８】
本電子回路は、前記ΔΣ変調部によって生成された前記入力電圧に対する一次のΔΣ変調データを前記カウント部がカウントすることによって、ΔΣ方式のＡ／Ｄ変換処理を行う。これにより、ノイズシェービング効果によって低周波領域の量子化ノイズを抑制することができるから、逐次比較方式のＡ／Ｄ変換器に比べて、ノイズを除去するためのフィルタ回路を簡素化することができ、回路規模を小さくすることができる。また、前記カウント部は、一次のΔΣ変調データに対する重み付けを均一した１次の移動平均フィルタとして機能する。したがって、前記エアバックの制御ノードのようにＡＣ（Ａｌｔｅｒｎａｔｉｎｇ  Ｃｕｒｒｅｎｔ）電圧ではなくＤＣ電圧が供給されるノードの測定を目的とする場合、ＡＣ電圧信号の変換特性のＳ／Ｎ比よりも平均化したＤＣ電圧絶対精度が要求されるので、デシメーションフィルタによる２次以上のフィルタ処理を行わなくても、前記カウント部による１次のフィルタ処理によって十分なＥＭＣ耐性を得ることができる。これにより、デシメーションフィルタを設ける場合に比べて小さな回路規模でＡ／Ｄ変換を実現することができる。更に、本電子回路は、前記カウント部によって重み付けを均一にした一次のフィルタ処理を行う構成であるから、半導体装置の製造バラつきや寄生容量等の影響によりＡ／Ｄ変換におけるゲインエラーやオフセットエラーが生じたとしても、その補正のためのトリミングを容易に行うことができる。例えば、前記変調処理の実行時間を調整するようなトリミングを行えば、ゲインエラーを補正することができるし、カウント部によるカウント値を補正するようなトリミングを行えば、オフセットエラーを補正することができる。
【００１９】
したがって、本電子回路によれば、回路規模の増大を抑えつつ、より高精度なＡ／Ｄ変換を実現することができ、前記エアバックの診断精度を高めることができる。
【００２０】
〔２〕（ゲインエラーの補正：ＡＤ変換の分解能を設定するための書換え可能な第１記憶部）
項１の電子回路は、第１制御データ（遅延時間の目標値）を格納するための第１記憶部（１０６）を更に有する。前記タイミング制御部は、前記第１記憶部に格納された前記第１制御データに基づいて、前記ΔΣ変調部による前記変調処理の実行時間を決定する。
【００２１】
これによれば、前記第１記憶部に設定する前記第１制御データの値を変更することで、前記変調処理の実行時間を調整し、ΔΣ変調器に取り込むデータ数を調整することができるから、ゲインエラーを容易に補正することができる。
【００２２】
〔３〕（ΔΣ変調処理の開始タイミングの調整）
項２の電子回路において、前記タイミング制御部は、前記カウント部がカウント動作を開始するタイミングよりも所定時間（α、（α−３、α＋３））遅れたタイミングで前記変調処理を開始させるとともに、前記カウント動作が停止するタイミングに同期して前記ΔΣ変調処理を停止させる。前記所定時間は、前記第１記憶部に格納された前記第１制御データに基づいて決定される。
【００２３】
これによれば、前記変調処理の実行時間を容易に調整することができる。
【００２４】
〔４〕（カウンタ及びΔΣ変調部の詳細動作）
項３の電子回路において、前記カウント部は、第１制御信号（ＥＮＸ１）が有効にされた場合に入力クロック信号（ＣＬＫ）に同期して前記１ビットデータのカウントを行い、前記第１制御信号が無効にされた場合に前記カウント動作を停止するとともにカウント値がリセットされる。前記ΔΣ変調部は、第２制御信号（ＥＮＸ２）が有効にされた場合に前記変調処理を実行し、前記第２制御信号が無効にされた場合に前記変調処理を停止する。前記タイミング制御部は、前記第１制御信号が無効の場合に前記第２制御信号を無効にし、前記第１制御信号が有効にされたら前記所定時間の経過後に前記第２制御信号を有効にする。
【００２５】
これによれば、カウント部によるカウント動作に同期した前記ΔΣ変調部の制御が容易となる。
【００２６】
〔５〕（オフセットエラー：カウンタの初期値を設定するための書き込み可能な第２記憶部）
項１乃至４の何れかの電子回路は、第２制御データ（補正値）を格納するための第２記憶部（１０５）を更に有する。前記カウント部は、前記第２記憶部に設定された前記第２制御データに基づいてカウント値が補正される。
【００２７】
これによれば、前記第２記憶部に設定する前記第２制御データの値を変更することで、前記カウント部のカウント値が調整されるから、オフセットエラーを容易に補正することができる。
【００２８】
〔６〕（カウント部：カウンタ＋加算部）
項５の電子回路において、前記カウント部は、前記１ビットデータのカウントを行う計数回路（１０２０）と、前記計数回路のカウント値と前記第２記憶部に格納された前記第２制御データに基づく補正値とを加算する加算器（１０２１）と、を有する。
【００２９】
これによれば、前記カウント部によるカウント値を容易に補正することができる。
【００３０】
〔７〕（入力段のローパスフィルタ）
項１乃至６の何れかの電子回路において、前記検出部は、ローパスフィルタ（１７）を更に有する。前記ΔΣ変調部は、前記ローパスフィルタを介して電圧を入力する。
【００３１】
これによれば、Ａ／Ｄ変換のＥＭＣ耐性を更に高めることができる。特に、本電子回路はΔΣ方式のＡ／Ｄ変換によりノイズシェービング効果が期待できるので、前記ローパスフィルタを簡易な回路構成（例えば、ＲＣローパスフィルタ）で実現しても十分なＥＭＣ耐性が期待できる。
【００３２】
〔８〕（入力段のインプットバッファ）
項７の電子回路において、前記検出部は、前記ローパスフィルタ後段に接続された入力バッファ回路（１８）を有する。前記ΔΣ変調部は、前記入力バッファ回路から出力された電圧を入力する。
【００３３】
〔９〕（インクリメンタル型ＡＤＣを備える半導体装置）
本願の代表的な実施の形態に係る半導体装置（１０）は、アナログ信号をディジタル信号に変換するためのアナログ・ディジタル変換部（１９）を有する半導体装置である。前記アナログ・ディジタル変換部は、入力したアナログ信号（ＶＩＮ）に対して一次のΔΣ変調を行うことにより、当該アナログ信号の電圧に応じたパルス密度の１ビットデータ（ＤＭＯＤ）を生成する変調処理を行うΔΣ変調部（１０１）を有する。前記アナログ・ディジタル変換部は、前記ΔΣ変調部による前記変調処理の実行時間を制御するタイミング制御部（１０４）と、前記変調処理によって前記実行時間内に生成された１ビットデータをカウントし、そのカウント値を出力するカウント部（１０２）を更に有する。
【００３４】
本半導体装置によれば、項１と同様に、ΔΣ変調データに対して１次のフィルタ処理を施した結果（カウント値）をＡ／Ｄ変換結果として出力するので、ノイズシェービング効果によって低周波領域の量子化ノイズを抑制することができる。したがって、逐次比較方式のＡ／Ｄ変換器に比べて、ノイズを除去するためのフィルタ回路を簡素化し、回路規模を小さくすることができる。また、本半導体装置をＤＣ電圧の測定を目的とするシステムに適用すれば、特に有効である。すなわち、ＤＣ電圧の測定はＳ／Ｎ比よりも絶対精度が要求されるので、デシメーションフィルタによる２次以上のフィルタ処理を行わなくても、前記カウント部による１次のフィルタ処理によって十分なＥＭＣ耐性を得ることができ、デシメーションフィルタを設ける場合に比べて小さな回路規模でＡ／Ｄ変換を実現することができる。更に、本半導体装置は、前記カウント部によって重み付けを均一にした一次のフィルタ処理を行う構成であるから、半導体装置の製造バラつきや寄生容量等の影響によりＡ／Ｄ変換におけるゲインエラーやオフセットエラーが生じたとしても、項１と同様に、その補正のためのトリミングを容易に行うことができる。したがって、本半導体装置によれば、回路規模の増大を抑えつつ、より高精度なＡ／Ｄ変換を実現することができる。
【００３５】
〔１０〕（ゲインエラーの補正：ＡＤ変換の分解能を設定するための書換え可能な第１記憶部）
項９の半導体装置は、第１制御データ（遅延時間の目標値）を格納するための第１記憶部（１０６）を更に有する。前記タイミング制御部は、前記第１記憶部に格納された前記第１制御データに基づいて、前記ΔΣ変調部による前記変調処理の実行時間を決定する。
【００３６】
これによれば、前記第１記憶部に設定する前記第１制御データの値を変更することで前記変調処理の実行時間を調整し、ΔΣ変調器に取り込むデータ数を調整することで、ゲインエラーを容易に補正することができる。
【００３７】
〔１１〕（ΔΣ変調処理の開始タイミングの調整）
項１０の半導体装置において、前記タイミング制御部は、前記カウント部がカウント動作を開始するタイミングよりも所定時間（α、（α―２、α＋２））遅れたタイミングで前記変調処理を開始させるとともに、前記カウント動作が停止するタイミングに同期して前記ΔΣ変調処理を停止させる。前記所定時間は、前記第１記憶部に格納された前記第１制御データに基づいて決定される。
【００３８】
これによれば、前記変調処理の実行時間を容易に調整することができる。
【００３９】
〔１２〕（カウンタ及びΔΣ変調部の詳細動作）
項１１の半導体装置において、前記カウント部は、第１制御信号（ＥＮＸ１）が有効にされた場合に入力クロック信号（ＣＬＫ）に同期して前記１ビットデータのカウントを行い、前記第１制御信号が無効にされた場合に前記カウント動作を停止するとともにカウント値がリセットされる。前記ΔΣ変調部は、第２制御信号（ＥＮＸ２）が有効にされた場合に前記変調処理を実行し、前記第２制御信号が無効にされた場合に前記変調処理を停止する。前記タイミング制御部は、前記第１制御信号が無効の場合に前記第２制御信号を無効にし、前記第１制御信号が有効にされたら前記所定時間の経過後に前記第２制御信号を有効にする。
【００４０】
これによれば、カウント部によるカウント動作に同期した前記ΔΣ変調部の制御が容易となる。
【００４１】
〔１３〕（オフセットエラー：カウンタの初期値を設定するための書き込み可能な第２記憶部）
項９乃至１２の何れかの半導体装置において、前記アナログ・ディジタル変換部は、第２制御データ（補正値）を格納するための第２記憶部（１０５）を更に有する。前記カウント部は、前記第２記憶部に設定された前記第２制御データに基づいてカウント値が補正される。
【００４２】
これによれば、前記第２記憶部に設定する前記第２制御データの値を変更することで、前記カウント部のカウント値が調整されるから、オフセットエラーを容易に補正することができる。
【００４３】
〔１４〕（カウント部：カウンタ＋加算部）
項１２の半導体装置において、前記カウント部は、前記１ビットデータのカウントを行う計数回路（１０２０）と、前記計数回路のカウント値と前記第２記憶部に格納された前記第２制御データに基づく補正値とを加算する加算器（１０２１）と、を有する。
【００４４】
これによれば、前記カウント部によるカウント値を容易に補正することができる。
【００４５】
〔１５〕（入力段のローパスフィルタ）
項９乃至１４の何れかの半導体装置は、ローパスフィルタ（１７）を更に有する。前記ΔΣ変調部は、前記ローパスフィルタを介して前記アナログ信号を入力する。
【００４６】
これによれば、Ａ／Ｄ変換のＥＭＣ耐性を更に高めることができる。特に、本半導体装置はΔΣ方式のＡ／Ｄ変換によりノイズシェービング効果が期待でき、前記ローパスフィルタを簡易な回路構成（例えば、ＲＣローパスフィルタ）で実現しても十分なＥＭＣ耐性が期待できる。
【００４７】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００４８】
図２は、本願の一実施の形態に係る半導体装置を例示するブロック図である。
【００４９】
同図に示されるシステムＵ１は、例えば自動車の制御システムの一部であって、自動車における運転席や助手席等のエアバックの作動を制御するエアバック制御システムである。エアバック制御システム（ＳＹＳ＿ＡＩＲＢＡＧ）Ｕ１は、例えば、ＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ  ｃｏｎｔｒｏｌ  ｕｎｉｔ）１、センサ部（ＳＮＳＲ）２、及び複数のエアバックユニット（ＡＩＲＢＡＧ＿ＵＮＴ）３から構成される。なお同図には、説明を容易にするため、複数のエアバックユニット３のうち１つのエアバックユニット３＿１と、それを駆動するための１組の駆動部（ハイサイドドライバ回路１３及びローサイドドライバ回路１２）と、当該駆動部に対応する外部端子ＨＤＤ、ＨＤＳ、ＬＤＤ、ＬＤＳとが図示されている。
【００５０】
センサ部２は、例えば車両への衝撃を検出するトリガセンサや加速度センサ等を含んで構成されるセンサ群である。センサ部２から出力される検出信号は、例えば差動信号であり、図示されないフィルタ回路等を介してＥＣＵ１に入力される。エアバックユニット３＿１は、エアバック３１＿１と、エアバック３１＿１を展開させるための点火装置（スクイブ）３０＿１等から構成される。
【００５１】
ＥＣＵ１は、センサ部２からの検出信号を受けてエアバックユニット３の作動を制御するため制御装置である。ＥＣＵ１は、例えば、マイクロコントローラ（ＭＣＵ）４と、スクイブドライバ回路（ＤＲ＿ＣＩＲ）５と、電源回路（ＰＷＲ＿ＳＰＬＹ＿ＣＩＲ）６と、その他の図示されない周辺回路等と、がプリント基板上に配置された電子回路である。マイクロコントローラ４とスクイブドライバ回路５とは、特に制限されないが、別個の半導体チップに形成される。例えば、マイクロコントローラ４は、例えば公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体装置であり、スクイブドライバ回路５は、例えば、公知のＢｉＣ−ＤＭＯＳプロセスの製造技術によって１個の単結晶シリコンのような半導体基板に形成された半導体装置である。
【００５２】
マイクロコントローラ４は、スクイブドライバ回路５の動作を制御する。例えば、マイクロコントローラ４は、センサ部２から出力された検出信号に基づいて各種の演算処理を行い、演算結果に基づいてスクイブドライバ回路５を制御することで、エアバックの展開・不展開を制御する。更に、マイクロコントローラ４は、エアバック制御システムＵ１が正常であるか否か（エアバックユニット３が正常に動作するか否か）を診断する診断処理を行う。例えば、何らかの原因で、スクイブ３０の点火用電源が遮断されたり、スクイブ３０の両端がショートしたりすると、エアバックユニット３が正常に働かない虞がある。そこで、マイクロコントローラ４は、エアバックユニット３がそのような状態に陥っていないか否かを定期的に診断する。具体的には、マイクロコントローラ４は、スクイブドライバ回路５における制御ノードの電圧の検出をスクイブドライバ回路５に対して指示し、その検出結果に基づいて各種演算処理を実行することで、エアバックシステムが正常であるか否かを診断する。前記制御ノードとは、エアバックユニット３の制御に必要なノードであり、例えば、スクイブ３０の駆動に直接作用する端子ＨＤＳや端子ＬＤＤに接続されるノードのみならず、スクイブ３０の点火用の電源電圧を受ける端子ＨＤＤに接続されるノードや、スクイブ３０の点火制御のための制御信号の生成に利用される内部基準電圧等が供給されるノードも含まれる。
【００５３】
電源回路６は、車両内のバッテリから出力されるバッテリ電圧ＶＢＡＴに基づいて、スクイブドライバ回路５やマイクロコントローラ４等の各機能部に供給する電源電圧を生成する。例えば、図２に示されるように、電源回路６はバッテリ電圧ＶＢＡＴ（例えば６Ｖ〜１８Ｖ）を昇圧して、電源電圧ＶＤＤＨ（例えば２０Ｖ〜３５Ｖ）を生成する。電源電圧ＶＤＤＨは、エアバックユニット３におけるスクイブ３０の点火用電源としてスクイブドライバ回路５に供給される。
【００５４】
スクイブドライバ回路５は、マイクロコントローラ４から出力された制御信号とセンサ部２からの検出信号とに基づいて、エアバックユニット３の作動を制御する。例えば、スクイブドライバ回路５は、車両の追突時等にマイクロコントローラ４から出力された制御信号とセンサ部２から出力された検出信号とに応じて、スクイブ３０に電流を流すことによりエアバック３１を展開させる。また、スクイブドライバ回路５は、マイクロコントローラ４からの指示に応じて前記制御ノードの電圧を検出し、検出結果をマイクロコントローラ４に与える。
【００５５】
具体的に、スクイブドライバ回路５は、制御回路（ＣＮＴ＿ＣＩＲ）１１、ローサイドドライバ回路（Ｌ＿ＤＲＶＲ）１２、ハイサイドドライバ回路（Ｈ＿ＤＲＶＲ）１３、検出部（Ｖ＿ＳＥＮＳ）１０、複数の外部端子、及びその他の図示されない外部インターフェース回路等を含んで構成される。なお図２には、前記複数の外部端子として、端子ＨＤＤ、端子ＨＤＳ、端子ＬＤＤ、端子ＬＤＳ、端子ＩＮＰ、端子ＩＮＮ、及び端子ＩＦが代表的に例示されている。
【００５６】
ハイサイドドライバ回路１３は、スクイブ点火用の電源電圧ＶＤＤＨが供給される端子ＨＤＤとスクイブ３０のハイ（Ｈｉ）側の端子に接続される端子ＨＤＳとの間に電流経路を形成するためのドライバ回路である。ローサイドドライバ回路１２は、スクイブ３０のロー（Ｌｏｗ）側の端子が接続される端子ＬＤＤと接地電圧（グラウンド電圧）が供給される端子ＬＤＳとの間に電流経路を形成するためのドライバ回路である。スクイブ３０と、端子ＨＤＳ及び端子ＬＤＤとは、ハーネスによって接続される。制御回路１１は、マイクロコントローラ４からの制御信号とセンサ部２からの検出信号とに応じて、ローサイドドライバ回路１２、ハイサイドドライバ回路１３、及び検出部１０を制御するための各種制御信号を生成する。センサ部２から出力される検出信号は、例えば差動信号であり、端子ＩＮＰ（＋側）と端子ＩＮＮ（−側）を介して入力される。
【００５７】
制御回路１１は、例えば、ローサイドドライバ回路１２及びハイサイドドライバ回路１３を駆動する駆動信号として、制御信号ＳＨ及び制御信号ＳＬを生成する。ハイサイドドライバ回路１３は、端子ＨＤＤと端子ＨＤＳとの間に設けられたパワートランジスタを含んで構成され、制御回路１１から出力された制御信号ＳＨによって当該パワートランジスタのオン・オフが制御される。同様に、ローサイドドライバ回路１２は、端子ＬＤＤと端子ＬＤＳとの間に設けられたパワートランジスタを含んで構成され、制御回路１１から出力された制御信号ＳＬによって当該パワートランジスタのオン・オフが制御される。
【００５８】
端子ＩＦは、マイクロコントローラ４とスクイブドライバ回路５との間で通信を行うための外部端子である。マイクロコントローラ４とスクイブドライバ回路５との間の通信は、例えば、シリアル通信である。なお、同図には、スクイブドライバ回路５における外部通信用の端子として１つの端子ＩＦを例示しているが、複数の端子を用いて通信を行っても良く、特に限定されない。
【００５９】
マイクロコントローラ４は、エアバック制御システムＵ１の診断処理を行う場合、制御回路１１に対して前記制御ノードの電圧の検出を要求する。当該要求には、検出開始の指示のみならず、検出すべき制御ノードの指定も含まれる。なお、前記検出すべき制御ノードの指定には、各種ノードの指定のみならず、スクイブ３０の抵抗値の検出指示も含まれる。例えば、スクイブ３０の抵抗値の検出指示では、スクイブ３０に所定の電流を流したときのスクイブ両端子間の電圧の検出が指示される。
【００６０】
マイクロコントローラ４から前記要求を受け取った制御回路１１は、検出部１０を制御することで、指定された制御ノードの電圧を検出する。検出結果は検出部１０においてＡ／Ｄ変換され、制御回路１１はそのＡ／Ｄ変換結果をマイクロコントローラ４に送信する。マイクロコントローラ４は、受け取ったＡ／Ｄ変換結果に基づいて、エアバックシステムの診断処理を行う。
【００６１】
検出部１０は、制御回路１１による制御に応じて、指定された前記制御ノードの電圧を検出し、検出結果をＡ／Ｄ変換して出力する。図３に、検出部１０の内部構成を例示する。同図に示されるように、検出部１０は、抵抗分圧回路（ＤＩＶ＿Ｖ）１４、抵抗検出部１５、電圧選択部（ＭＵＸ）１６、フィルタ回路１７、インプットバッファ回路１８、及びＡ／Ｄ変換部（ＡＤＣ）１９を含んで構成される。
【００６２】
抵抗分圧回路１４は、高電圧（２０〜３５Ｖ）が印加される端子ＨＤＤを抵抗分圧して電圧選択部１６に入力する。抵抗検出部１５は、エアバックユニット３におけるスクイブ３０の抵抗値Ｒｓｑを測定し、測定結果を電圧に変換して出力する。
【００６３】
抵抗検出部１５は、例えば、スイッチ回路ＳＷＡ＿１〜ＳＷＡ＿ｍ、スイッチ回路ＳＷＢ＿１〜ＳＷＢ＿ｍ、電圧供給部１５１、差動増幅器１５２、及び電流源１５３を含んで構成される。スイッチ回路ＳＷＡ＿１〜ＳＷＡ＿ｍは、端子ＨＤＳ＿１〜ＨＤＳ＿ｍとノードＮＤ１との間に夫々設けられる。スイッチ回路ＳＷＢ＿１〜ＳＷＢ＿ｍは、端子ＬＤＳ＿１〜ＬＤＳ＿ｍとノードＮＤ２との間に夫々設けられる。電圧供給部１５１は、ノードＮＤ１に所定の基準電圧を供給する。電流源１５３は、ノードＮＤ２に電流を供給する。差動増幅器１５２は、ノードＮＤ１とノードＮＤ２の差電圧を検出して出力する。例えば、マイクロコントローラ４から、エアバックユニット３＿１におけるスクイブ３０＿１の抵抗値の測定（スクイブ３０＿１の両端子間の電圧の測定）が指示された場合、制御回路１１は、スイッチ回路ＳＷＡ＿１、ＳＷＢ＿１をオンさせ、その他のスイッチ回路ＳＷＡ＿ｍ、ＳＷＢ＿ｍをオフさせる。これにより、電流源１５３から供給された電流Ｉｒｅｆによってスクイブ３０＿１の両端子間に発生した電圧（Ｉｒｅｆ×Ｒｓｑ）が差動増幅器１５２によって検出され、電圧選択部１６に供給される。
【００６４】
電圧選択部１６は、複数の制御ノードの電圧を入力し、制御回路１１からの制御に応じて何れか１つの電圧を選択して出力する。入力する制御ノードの電圧としては、例えば、抵抗分圧回路１４から出力された電圧、抵抗検出部１５から出力された差電圧、スクイブドライバ回路５における各種の基準電圧ＶＲＥＦ＿１〜ＶＲＥＦ＿ｘ、及びその他エアバックユニット３の制御に関連するノードの電圧が入力される。前記基準電圧ＶＲＥＦ＿１〜ＶＲＥＦ＿ｘは、スクイブ３０の点火制御のための制御信号の生成に利用されるスクイブドライバ回路５内の基準電圧である。
【００６５】
電圧選択部１６によって選択された電圧は、フィルタ回路１７及びインプットバッファ回路１８を介して、Ａ／Ｄ変換部１９に入力される。フィルタ回路１７は、ローパスフィルタであり、例えばＲＣフィルタである。インプットバッファ回路１８は、フィルタ回路１７から出力された電圧をバッファし、入力電圧ＶＩＮとしてＡ／Ｄ変換部１９に供給する。
【００６６】
Ａ／Ｄ変換部１９は、入力電圧ＶＩＮに対してアナログ・ディジタル変換処理を行い、変換したディジタル信号ＤＯＵＴを出力する。Ａ／Ｄ変換部１９は、ΔΣ型のＡ／Ｄ変換器である。Ａ／Ｄ変換部１９の詳細は後述する。
【００６７】
検出部１０は具体的に以下のように動作する。例えば、上述のように、マイクロコントローラ４からエアバックユニット３＿１におけるスクイブ３０＿１の抵抗値の測定が指示された場合、制御回路１１は、スイッチ回路ＳＷＡ＿１、ＳＷＢ＿２をオンさせることにより、スクイブ３０＿１の両端子間に発生した電圧（Ｉｒｅｆ×Ｒｓｑ）を差動増幅器１５２によって検出させる。そして、制御回路１１は、電圧選択部１６を制御することにより差動増幅器５２で検出された差電圧を選択し、フィルタ回路１７及びインプットバッファ回路１８を介してＡ／Ｄ変換部１９に入力させる。制御回路１１は、Ａ／Ｄ変換部１９を制御することにより、入力した差電圧をディジタル信号に変換させ、変換結果ＤＯＵＴをマイクロコントローラ４に送信する。マイクロコントローラ４は、変換結果ＤＯＵＴに基づいて演算処理を行い、スクイブ３０＿１の両端子間の電圧（スクイブ３０＿１の抵抗値）が正常であるか否かを判別する。このような制御ノードの電圧検出の指示と診断処理は、検出対象の制御ノードを変更しながら繰り返し実行される。
【００６８】
ここで、Ａ／Ｄ変換部１９について更に詳細に説明する。前述したように、ΔΣ型のＡ／Ｄ変換器は、アナログ回路において素子のミスマッチや寄生インピーダンス干渉等があるとゲインエラーやオフセットエラーが発生し、Ａ／Ｄ変換器の変換精度の低下を招く。そこで、本実施の形態に係るＡ／Ｄ変換器１９は、ゲインエラー及びオフセットエラーを補正するためのトリミング機能を備える。
【００６９】
図４は、Ａ／Ｄ変換部１９の内部構成を例示するブロック図である。同図に示されるように、Ａ／Ｄ変換部１９は、インクリメンタル型のΔΣＡ／Ｄ変換器として構成される。具体的に、Ａ／Ｄ変換部１９は、ΔΣ変調部（ΔΣＭｏｄ）１０１、カウント部（ＣＮＴ＿ＣＩＲ）１０２、変換結果格納レジスタ（ＲＥＧ＿ＤＯＵＴ）１０３、タイミング制御部（ＴＭＧ＿ＣＮＴ）１０４、補正値設定部（ＲＥＧ＿ＣＮＴ）１０５、遅延時間設定部（ＲＥＧ＿ＤＬＹ）１０６、及び調整部（ＴＲＭ＿ＣＩＲ）１０７、１０８を含んで構成される。なお、本実施の形態では、イネーブル信号ＥＮＸ１、ＥＮＸ２は、その信号レベルがローレベルのときに有効とされ、ハイレベルのときに無効とされるアクティブローの信号であるものとして説明するが、特に限定されるものでない。
【００７０】
ΔΣ変調部１０１は、入力電圧ＶＩＮに対して一次のΔΣ変調を行うことにより、入力電圧ＶＩＮに応じたパルス密度の１ビットデータを生成する変調処理を行う。図５にΔΣ変調部１０１の内部構成を例示する。ΔΣ変調部１０１は、例えば、累積加算部１０１２と、量子化コンパレータ１０１３と、１ビットのＤ／Ａコンバータ１０１１とから構成される。なお、同図には、シングルエンド型の累積加算器１０１２を用いたΔΣ変調部１０１の構成が例示されるが、一次のΔΣ変調を行うことができれば、別の回路構成であっても良い。例えば、シングルエンド型の代わりに全差動型の累積加算器を用いることも可能である。
【００７１】
Ｄ／Ａコンバータ１０１１は、量子化コンパレータ１０１３の比較結果に応じて、基準電圧ＶＲＥＦＨ又は基準電圧ＶＲＥＦＬの何れか一方を選択して出力する。Ｄ／Ａコンバータ１０１１のハイ側の基準電圧ＶＲＥＦＨとして、例えばスクイブドライバ回路５の内部電源となる電圧ＶＰＥＲＩが入力され、ロー側の基準電圧として、例えばグラウンド電圧ＶＧＮＤ（＝０Ｖ）が入力される。累積加算部１０１２におけるスイッチ回路１０１４、１０１５のオン・オフは、制御信号Φ、ΦＢによって制御される。制御信号Φ、ΦＢは、例えば、相互に反転論理の関係にある２値信号であり、クロック信号ＣＬＫとイネーブル信号ＥＮＸ２の論理和に基づいて生成される。すなわち、イネーブル信号ＥＮＸ２が有効（例えばＥＮＸ２がローレベル）にされたとき、クロック信号ＣＬＫに同期した制御信号Φ、ΦＢが生成され、スイッチ回路１０１４、１０１５のオン・オフが制御される。他方、イネーブル信号ＥＮＸ２が無効（例えばＥＮＸ２がハイレベル）にされたとき、クロック信号ＣＬＫに応じたスイッチ回路１０１４、１０１５のスイッチングは停止する。クロック信号ＣＬＫは、例えば図示されないパルス発生回路によって生成される。
【００７２】
量子化器１０１３は、累積加算器１０１２の出力信号を所定の閾値（例えば０Ｖ）と比較し、比較結果ＤＭＯＤを出力する。例えば、累積加算器１０１２の出力信号が所定の閾値よりも高い場合、ハイレベルの比較結果ＤＭＯＤが出力され、累積加算器１０１２の出力信号が所定の閾値よりも低い場合、ローレベルの比較結果ＤＭＯＤが出力される。以上のようにΔΣ変調部１０１が構成されることにより、イネーブル信号ＥＮＸ２が有効にされている期間において、入力信号ＶＩＮに対する一次のΔΣ変調が行われ、入力電圧ＶＩＮに応じたパルス密度の１ビットデータ列（以下、ΔΣ変調データと称する。）ＤＭＯＤが生成される。
【００７３】
カウント部１０２は、ΔΣ変調部１０１から出力されたΔΣ変調データＤＭＯＤのハイレベルの数をカウントする。カウント部１０２によるカウント動作の実行と停止は、制御回路１１から出力されるイネーブル信号ＥＮＸ１によって制御される。具体的に、カウント部１０２は、カウンタ（ＣＮＴＲ）１０２０と、加算器１０２１とを含んで構成される。カウンタ１０２０は、例えば１０ビットカウンタである。カウンタ１０２０は、例えば、イネーブル信号ＥＮＸ１が有効の場合に、クロック信号ＣＬＫに同期してΔΣ変調データＤＭＯＤのハイレベルをカウントし、イネーブル信号ＥＮＸ１が無効の場合に、カウント値をリセットする。加算器１０２１は、カウンタ１０２０のカウント値と補正値設定部１０５に設定された補正値とを加算して出力する。補正値設定部１０５は、例えば、データの書き換え可能な記憶部（例えばレジスタ）から構成され、調整部１０７に設定されたデータに基づいて、カウント部１０２によるカウント値を補正するための補正値が設定される。例えば、カウント部１０２によるカウント値の初期値の理想値を“０”としたとき、回路素子のバラつき等の影響でカウンタ１０２０によるカウント値の初期値が“−２”となった場合には、補正値設定部１０５に補正値として“＋２”を設定する。これにより、カウント部１０２のカウント値の初期値を“０”に補正することができる。
【００７４】
調整部１０７は、例えばレーザヒューズ素子や電流ヒューズ素子を含むトリミング回路であり、製品出荷前に所定のヒューズ素子が溶断されることによって所望のデータが書き込まれる。例えば、ＥＣＵのパワーオンリセット解除後に、調整部１０７に書き込まれたデータが補正値設定部１０５にロードされることによって、前記補正値が設定される。
【００７５】
カウント部１０２は以下のように動作する。例えば、イネーブル信号ＥＮＸ１が有効（例えばＥＮＸ１がローレベル）にされたら、カウンタ１０２０がクロック信号ＣＬＫに同期したΔΣ変調データＤＭＯＤのカウント動作を開始する。そして、イネーブル信号ＥＮＸ１が無効（例えばＥＮＸ１がハイレベル）にされたら、加算器１０２１は、イネーブル信号ＥＮＸ１が有効であった期間にカウントされたカウント値と補正値設定部１０５に設定された補正値とを加算し、加算したカウント値を変換結果格納レジスタ１０３に書き込む。このとき、カウンタ１０２０のカウント値はリセットされる。変換結果格納レジスタ１０３に格納されたカウント値は、検出結果ＤＯＵＴとしてマイクロコントローラ４に送信される。
【００７６】
上記のように、カウント部１０２は、一次のΔΣ変調データＤＭＯＤに対する重み付けを均一した１次の移動平均フィルタとして機能する。すなわち、Ａ／Ｄ変換部１９は、ΔΣ変調データＤＭＯＤに対して１次のフィルタ処理を施した結果（カウント値）をＡ／Ｄ変換結果ＤＯＵＴとして出力するので、例えば別途デシメーションフィルタを設けて２次のフィルタ処理を行う場合に比べて小さな回路規模でＡ／Ｄ変換を実現することができる。
【００７７】
タイミング制御部１０４は、ΔΣ変調部１０１による変調処理の実行と停止を制御する。具体的に、タイミング制御部１０４は、遅延回路（ＤＬＹ＿ＣＩＲ）１０４０と論理回路１０４１と、を含んで構成される。遅延回路１０４０は、イネーブル信号ＥＮＸ１を所定時間だけ遅らせた信号ＥＮＸ１＿ＤＬＹを生成する。具体的に、遅延回路１０４は、イネーブル信号ＥＮＸ１が有効（ローレベル）にされたら、所定の遅延時間を持って信号ＥＮＸ１＿ＤＬＹを有効（ローレベル）にする。前記所定の遅延時間は、遅延時間設定部１０６に設定された遅延時間の目標値によって決定される。例えば、遅延回路１０４０は、イネーブル信号ＥＮＸ１が無効（ハイレベル）にされている場合、イネーブル信号ＥＮＸ１＿ＤＬＹを無効（ハイレベル）にしておく。そして、イネーブル信号ＥＮＸ１が有効（ローレベル）にされたらクロック信号ＣＬＫのカウントを開始し、そのカウント値と遅延時間設定部１０６の設定値との一致を条件に信号ＥＮＸ１＿ＤＬＹを有効（ローレベル）にする。遅延時間設定部１０６は、データの書き換え可能な記憶部（例えばレジスタ）から構成され、調整部１０８に書き込まれたデータに基づいて、遅延時間の目標値が設定される。調整部１０８は、例えばレーザヒューズ素子や電流ヒューズ素子を含むトリミング回路であり、製品出荷前に所定のヒューズ素子が溶断されることによって所望のデータが書き込まれる。例えば、ＥＣＵのパワーオンリセット解除後に、調整部１０８に書き込まれたデータが遅延時間設定部１０６にロードされることによって、遅延回路１０４の遅延時間の目標値が設定される。論理回路１０４１は、イネーブル信号ＥＮＸ１と信号ＥＮＸ１＿ＤＬＹとに基づいて、イネーブル信号ＥＮＸ２を生成する。論理回路１０４１は、例えば論理和演算を行うハードウェアロジックである。論理回路１０４１は、イネーブル信号ＥＮＸ１と信号ＥＮＸ１＿ＤＬＹの少なくとも一方が無効（ハイレベル）にされたら、イネーブル信号ＥＮＸ２を無効（ハイレベル）にする。また、イネーブル信号ＥＮＸ１と信号ＥＮＸ１＿ＤＬＹの双方が有効（ローレベル）にされたら、イネーブル信号ＥＮＸ２を有効（ローレベル）にする。
【００７８】
タイミング制御部１０４は、以下のように動作する。例えば、イネーブル信号ＥＮＸ１が無効（ハイレベル）にされたら、論理回路１０４１がイネーブル信号ＥＮＸ２を無効（ハイレベル）にすることで、ΔΣ変調部１０１による変調処理を停止させる。そして、イネーブル信号ＥＮＸ１が有効（ローレベル）にされたら、遅延回路１０４０が所定の遅延時間の経過後に信号ＥＮＸ１＿ＤＬＹを有効（ローレベル）にし、論理回路１０４１がイネーブル信号ＥＮＸ２を有効（ローレベル）にすることで、変調処理を開始させる。このように、カウント部１０２のカウント動作の開始タイミングよりも遅れて変調処理を開始することで、カウント部１０２によるカウント値の初期値が、直前の変調処理サイクルで生成された最後の１ビットデータの論理値の影響を受けないようにすることができる。
【００７９】
次に、オフセットエラー及びゲインエラーの補正のためのトリミング方法について詳細に説明する。
【００８０】
図６は、オフセットエラーを説明するための図である。同図において、横軸はＡ／Ｄ変換部１９のアナログ入力（入力電圧ＶＩＮ）を示し、縦軸はＡ／Ｄ変換部１９のディジタル出力（カウント部１０２のカウント値ＤＯＵＴ）を示す。また、同図において、参照符号７００はオフセットエラーがない理想のＡ／Ｄ変換特性を示し、参照符号７０１は全体的に−２ＬＳＢのオフセットエラーがある場合のＡ／Ｄ変換特性を示し、参照符号７０２は全体的に＋２ＬＳＢのオフセットエラーがある場合のＡ／Ｄ変換特性を示す。
【００８１】
前述したように、Ａ／Ｄ変換部１９は一次のΔΣ変調結果をカウンタでカウントする構成であり、カウント部１０２のカウント値の初期値を調整すればオフセットエラーを補正することができる。例えば、参照符号７０１のように−２ＬＳＢのオフセットエラーがある場合、補正値設定部１０５の設定値が“＋２”となるように調整部１０７をトリミングする。また、参照符号７０２のように＋２ＬＳＢのオフセットエラーがある場合、補正値設定部１０５の設定値が“−２”となるように調整部１０７をトリミングする。このように、カウント部１０２のカウント値の初期値をトリミングすることにより、容易にオフセットエラーを補正することができる。
【００８２】
図７は、ゲインエラーを説明するための図である。同図において、横軸はＡ／Ｄ変換部１９のアナログ入力（入力電圧ＶＩＮ）を示し、縦軸はＡ／Ｄ変換部１９のディジタル出力（カウント部１０２のカウント値ＤＯＵＴ）を示す。また、同図において、参照符号８００はゲインエラーがない理想のＡ／Ｄ変換特性を示し、参照符号８０１は理想特性に対して負のゲインエラーがある場合のＡ／Ｄ変換特性を示し、参照符号８０２は理想特性に対して正のゲインエラーがある場合のＡ／Ｄ変換特性を示す。更に、図７において、参照符号８０３は理想のＡ／Ｄ変換特性における１ビット当たりの分解能を示し、参照符号８０４は負のゲインエラーを持つＡ／Ｄ変換特性における１ビット当たりの分解能を示し、参照符号８０５は正のゲインエラーを持つＡ／Ｄ変換特性における１ビット当たりの分解能を示す。
【００８３】
負のゲインエラーがある場合、参照符号８０４に示されるように１ビット当たりの分解能は低くなり、正のゲインエラーがある場合、参照符号８０５に示されるように１ビット当たりの分解能は高くなる。すなわち、負のゲインエラーがあるということは１ビット当たりの分解能が理想値より低いということであり、正のゲインエラーがあるということは１ビット当たりの分解能が理想値よりも高いということである。したがって、１ビット当たりの分解能を調整すれば、ゲインエラーを補正することができる。
【００８４】
Ａ／Ｄ変換部１９によるＡ／Ｄ変換特性における１ビット当たりの分解能は、（（ＶＲＥＦＨ−ＶＲＥＦＬ）／Ｎ）で表される。ここで、ＶＲＥＦＨ、ＶＲＥＦＬは、前述したように、ΔΣ変調部１０１のハイ側の基準電圧、ΔΣ変調部１０１のロー側の基準電圧である。また、ＮはΔΣ変調部１０１による入力電圧ＶＩＮのサンプリング数である。
【００８５】
上記の式から理解されるように、１ビット当たりの分解能を調整するにはサンプリング数Ｎを調整すればよい。サンプリング数Ｎと、ΔΣ変調部１０１による変調処理の実行時間とが等価であるので、ΔΣ変調部１０１に入力するイネーブル信号ＥＮＸ２が有効（ローレベル）となる時間を調整することで、サンプリング数Ｎを調整することができる。
【００８６】
図８は、ゲインエラーの補正方法を例示する説明図である。同図には、所定の期間におけるイネーブル信号ＥＮＸ１とイネーブル信号ＥＮＸ２のタイミングチャートが例示される。同図において、参照符号９００はイネーブル信号ＥＮＸ１を示し、参照符号９０１はゲインエラーがない場合のイネーブル信号ＥＮＸ２を示す。また、参照符号９０２はサンプリング数として＋３ＬＳＢ（正）のゲインエラーがあった場合の補正後のイネーブル信号ＥＮＸ２を示し、参照符号９０３はサンプリング数として−３ＬＳＢ（負）のゲインエラーがあった場合の補正後のイネーブル信号ＥＮＸ２を示す。
【００８７】
例えば、ゲインエラーがない場合のΔΣ変調部１０１による変調処理の実行期間、すなわちイネーブル信号ＥＮＸ２が有効にされる期間をクロック信号ＣＬＫの１０２４クロックサイクルとする。また、前述したように、イネーブル信号ＥＮＸ２はイネーブル信号ＥＮＸ１を所定時間遅らせた信号であるから、イネーブル信号ＥＮＸ１は、例えば（１０２４＋α）クロックサイクルの期間だけ有効にされる信号とする。なおαは１以上の整数である。
【００８８】
ここで、図７の参照符号８０２のように正のゲインエラーがあり、そのゲインエラーが例えばサンプリング数として＋３ＬＳＢ（正）のエラーであった場合には、サンプリング数を減らす補正を行う。例えば、図８の参照符号９０２のように、イネーブル信号ＥＮＸ２が有効（ローレベル）となる期間が１０２１（＝１０２４−３）クロックサイクルとなるように、遅延時間設定部１０６に遅延時間の目標値を設定する。すなわち、遅延時間設定部１０６の設定値が、“α＋３”クロックサイクルとなるように調整部１０８をトリミングする。他方、図７の参照符号８０１のように負のゲインエラーがあり、そのゲインエラーが例えばサンプリング数として−３ＬＳＢ（負）のエラーであった場合には、サンプリング数を増やす補正を行う。例えば、図８の参照符号９０２のように、イネーブル信号ＥＮＸ２が有効（ローレベル）となる期間が１０２７（＝１０２４＋３）クロックサイクルとなるように、遅延時間設定部１０６に遅延時間の目標値を設定する。すなわち、遅延時間設定部１０６の設定値が“α−３”クロックサイクルとなるように調整部１０８をトリミングする。以上のように、ΔΣ変調部１０１における遅延回路１０４０による遅延時間をトリミングすることで、ΔΣ変調による１ビット当たりの分解能を調整することができ、容易にゲインエラーを補正することができる。
【００８９】
上述したオフセットエラー及びゲインエラーの補正のためのトリミングは、例えば、スクイブドライバ回路５（ＩＣチップ）の出荷テスト工程において行う。例えば、出荷テスト工程において、先ず、Ａ／Ｄ変換部１９における所定のアナログ入力に対するディジタル出力を測定する。例えば、図６、７のように、電圧ＶＩＮ１を入力し、その時のディジタル出力値を測定する。次に、測定したディジタル出力値と電圧ＶＩＮ１のディジタル出力値の理想値との誤差を算出する。そして、算出した誤差に基づいて補正値設定部１０５に設定すべきカウント値の補正値を算出し、その算出結果に基づいて調整部１０７をトリミングする。次に、図６、７のように、電圧ＶＩＮ２を更に入力し、その時のディジタル出力値を測定する。そして、測定した電圧ＶＩＮ２のディジタル出力値と、直前に測定した電圧ＶＩＮ１のディジタル出力値とから傾き（アナログ入力に対するディジタル出力の変化の割合）を算出するとともに、理想の傾きとの誤差を算出する。その後、算出した誤差に基づいて遅延時間設定部１０６に設定すべき遅延時間の目標値を算出し、その算出結果に基づいて調整部１０８をトリミングする。
【００９０】
以上、本実施の形態に係るＥＣＵ１によれば、エアバックシステムにおける制御ノードの電圧を検出してΔΣ方式のＡ／Ｄ変換処理を施し、そのＡ／Ｄ変換結果に基づいて診断処理を行うことでエアバックユニット３の正常動作の可否を診断することができる。このＡ／Ｄ変換処理を行うＡ／Ｄ変換部１９は、上述したように、ΔΣ変調データＤＭＯＤに対して１次のフィルタ処理を施した結果（カウント値）をＡ／Ｄ変換結果ＤＯＵＴとして出力する構成であり、本エアバックシステムのようにＤＣ電圧の測定を目的とするシステムに適用して特に有効である。すなわち、Ａ／Ｄ変換部１９はΔΣ方式のＡ／Ｄ変換処理を行うのでノイズシェービングにより低周波領域の量子化ノイズを抑制することができる。これにより、ノイズを除去するためのフィルタ回路（例えば、図３のフィルタ回路１７）を簡素化することができ、逐次比較方式のＡ／Ｄ変換器に比べてフィルタ回路の回路規模を小さくできる。また、ＤＣ電圧の測定を目的とする場合、Ｓ／Ｎ比よりも絶対精度が要求されるので、デシメーションフィルタによる２次以上のフィルタ処理を行う必要はなく、上記のようなカウント部１０２による１次のフィルタ処理によって十分なＥＭＣ耐性を得ることができる。これにより、デシメーションフィルタを設ける場合に比べて小さな回路規模でＡ／Ｄ変換を実現することができる。したがって、本実施の形態に係るＡ／Ｄ変換部１９によれば、回路規模の増大を抑えつつ、より高精度なＡ／Ｄ変換を実現することができ、ＥＣＵ１によるエアバックシステムの診断の精度を高めることができる。
【００９１】
また、本ＥＣＵ１におけるＡ／Ｄ変換部１９によれば、半導体チップ（スクイブドライバ回路５）の製造バラつきや寄生容量等の影響によりゲインエラー等が生じたとしても、上述のトリミングにより特性を補正することができる。これにより、マッチング精度を向上させるための回路素子のサイズアップや寄生インピーダンス干渉を低減するための基準電圧用端子、電源端子、及びグラウンド端子の分離等を行わなくても、Ａ／Ｄ変換精度の低下を抑えることができる。すなわち、回路素子のサイズアップ及び端子数の増加によるコストアップや消費電流の増加を伴わずに、Ａ／Ｄ変換精度の低下を抑えることができる。
【００９２】
更に、Ａ／Ｄ変換部１９は、上記のようにアナログ回路を構成する回路素子のマッチング精度の悪化による特性劣化をトリミングにより補正できる構成であるから、今後プロセスの微細化が進めば、逐次比較型のＡ／Ｄ変換器に比べてチップサイズの低下が期待できる。
【００９３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９４】
例えば、オフセットエラーの補正を可能にする回路構成として、図４に示されるように、カウンタ１０２０のカウント値にトリミングにより決定した補正値を加算する回路構成を例示したが、これに限られず、カウント部１０２のカウント値を補正することができれば、別の回路構成であっても良い。
【００９５】
ゲインエラーの補正を可能にする回路構成として、イネーブル信号ＥＮＸ１が有効になってからイネーブル信号ＥＮＸ２が有効になるまでの遅延時間を調整する回路構成を例示したが、これに限られず、ΔΣ変調部１０１におけるサンプリング数Ｎを補正することができれば、別の回路構成であっても良い。
【００９６】
また、Ａ／Ｄ変換部１９をエアバックシステムおけるＥＣＵに適用する場合を例示したが、Ａ／Ｄ変換が必要な別のシステムに適用することができることは言うまでもない。特に、ＤＣ信号を測定し測定結果に基づいてデータ処理を行うシステムに本実施の形態に係るＡ／Ｄ変換部１９を適用すれば、回路規模を抑えつつ、より高精度なＡ／Ｄ変換を実現することができる。
【符号の説明】
【００９７】
１  ＥＣＵ
２  センサ
３、３＿１〜３＿ｍ  エアバックユニット
３０  スクイブ
３１  エアバック
４  マイクロコントローラ
５  スクイブドライバ回路
６  電源回路
１０  検出部
１１  制御回路
１２  ローサイドドライバ回路
１３  ハイサイドドライバ回路
ＨＤＤ、ＨＤＳ、ＬＤＤ、ＬＤＳ、ＩＮＰ、ＩＮＮ  端子
ＳＨ、ＳＬ  制御信号
ＤＯＵＴ  検出結果（Ａ／Ｄ変換結果、カウント値）
ＶＢＡＴ  バッテリ電圧
ＶＤＤＨ  スクイブ点火用電源
１４  抵抗分圧回路（ＤＩＶ＿Ｖ）
１５  抵抗検出部
ＳＷＡ＿１〜ＳＷＡ＿ｍ、ＳＷＢ＿１〜ＳＷＢ＿ｍ  スイッチ回路
１５１  電圧供給部
１５２  差動増幅器
１５３  電流源
１６  電圧選択部
１７  フィルタ回路
１８  インプットバッファ回路
１９  Ａ／Ｄ変換部
ＨＤＳ＿１〜ＨＤＳ＿ｍ、ＬＤＳ＿１〜ＬＤＳ＿ｍ  端子
ＶＲＥＦ＿１〜ＶＲＥＦ＿Ｘ  内部基準電圧
１０１  ΔΣ変調部）
１０２  カウント部
１０３  変換結果格納レジスタ
１０４  タイミング制御部
１０５  補正値設定部
１０６  遅延時間設定部
１０７、１０８  調整部
ＶＲＥＦＨ、ＶＲＥＦＬ  基準電圧
１０１１  １ビットのＤ／Ａコンバータ
１０１２  累積加算部
１０１３  量子化コンパレータ
１０１４、１０１５  スイッチ回路
ＥＮＸ１、ＥＮＸ２  イネーブル信号
ＥＮＸ＿ＤＬＹ  信号
ＤＭＯＤ  ΔΣ変調データ
ＣＬＫ  クロック信号
７００  オフセットエラーのない理想のＡ／Ｄ変換特性
７０１  −２ＬＳＢのオフセットエラーがあるＡ／Ｄ変換特性
７０２  ＋２ＬＳＢのオフセットエラーがあるＡ／Ｄ変換特性
８００  ゲインエラーのない理想のＡ／Ｄ変換特性
８０１  負のゲインエラーがあるＡ／Ｄ変換特性
８０２  正のゲインエラーがあるＡ／Ｄ変換特性
８０３  理想のＡ／Ｄ変換特性における１ビット当たりの分解能
８０４  負のゲインエラーがあるＡ／Ｄ変換特性における１ビット当たりの分解能
８０５  正のゲインエラーがあるＡ／Ｄ変換特性における１ビット当たりの分解能
９００  イネーブル信号ＥＮＸ１
９０１  ゲインエラーがない場合のイネーブル信号ＥＮＸ２
９０２  正のゲインエラーがあった場合の補正後のイネーブル信号ＥＮＸ２
９０３  負のゲインエラーがあった場合の補正後のイネーブル信号ＥＮＸ２
α  遅延時間の初期値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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