(57)【要約】【課題】中間基板を用いて半導体結晶層をターゲット基板に転写する場合に、中間基板の製造を容易にする。【解決手段】（ａ）第１半導体結晶層形成基板の上に、第１犠牲層および第１半導体結晶層を順次形成するステップと、（ｂ）第１半導体結晶層形成基板の上に、第１半導体結晶層に接して、または、第１半導体結晶層上に形成された層に接して、第１半導体結晶層形成基板より小さな平面形状を有する第１転写先基板を配置するステップと、（ｃ）第１転写先基板をマスクとして、第１エッチング剤により、第１半導体結晶層のうちマスクで覆われていない部分を第１犠牲層の一部が露出するようにエッチングするステップと、（ｄ）露出された第１犠牲層を第２エッチング剤でエッチングすることにより、第１半導体結晶層のうちマスクで覆われた部分を第１転写先基板に残した状態で、第１転写先基板と第１半導体結晶層形成基板とを分離するステップと、を有する。【選択図】図１０
2014090122.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１半導体結晶層形成基板の上に、第１犠牲層および第１半導体結晶層を順次形成するステップと、
（ｂ）第１半導体結晶層形成基板の上に、前記第１半導体結晶層に接して、または、前記第１半導体結晶層上に形成された層に接して、前記第１半導体結晶層形成基板より小さな平面形状を有する第１転写先基板を配置するステップと、
（ｃ）前記第１転写先基板をマスクとして、第１エッチング剤により、前記第１半導体結晶層のうち前記マスクで覆われていない部分を前記第１犠牲層の一部が露出するようにエッチングするステップと、
（ｄ）露出された前記第１犠牲層を第２エッチング剤でエッチングすることにより、前記第１半導体結晶層のうち前記マスクで覆われた部分を前記第１転写先基板に残した状態で、前記第１転写先基板と前記第１半導体結晶層形成基板とを分離するステップと、
を有する複合基板の製造方法。
【請求項２】
前記（ａ）ステップの後、前記（ｂ）ステップの前に、前記第１半導体結晶層上に第１絶縁層を形成するステップをさらに有する
請求項１に記載の製造方法。
【請求項３】
（ｅ）第２半導体結晶層形成基板の上に、第２犠牲層および第２半導体結晶層を順次形成するステップと、
（ｆ）前記第２半導体結晶層形成基板に形成された層の表面であって前記第１転写先基板に転写された前記第１半導体結晶層または前記第１半導体結晶層上に形成された層に接することとなる第１表面と、前記第１転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第２半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、
（ｇ）前記第１転写先基板をマスクとして、第３エッチング剤により、前記第２半導体結晶層のうち前記マスクで覆われていない部分を前記第２犠牲層の一部が露出するようにエッチングするステップと、
（ｈ）露出された前記第２犠牲層を第４エッチング剤でエッチングすることにより、前記第２半導体結晶層のうち前記マスクで覆われた部分を前記第１転写先基板に残した状態で、前記第１転写先基板と前記第２半導体結晶層形成基板とを分離するステップと、
をさらに有する請求項１または請求項２に記載の製造方法。
【請求項４】
前記（ｅ）ステップの後、前記（ｆ）ステップの前に、前記第２半導体結晶層上に第２絶縁層を形成するステップをさらに有する
請求項３に記載の製造方法。
【請求項５】
前記第１表面の一部を親水化または疏水化するステップをさらに有し、
前記（ｆ）ステップにおいて、前記第１表面の親水化された部分または疏水化されていない部分と前記第２表面との間に存在する水の張力作用により、前記第１転写先基板が前記第２半導体結晶層形成基板に対し自己整合的に位置合わせされる
請求項３または請求項４に記載の製造方法。
【請求項６】
前記（ｂ）ステップが、
（ｂ１）前記第１転写先基板となる原料基板の表面に、前記第１転写先基板の平面形状と同じ平面形状の溝を形成するステップと、
（ｂ２）前記第１半導体結晶層形成基板に形成された層の表面であって前記原料基板の前記溝が形成された側または前記原料基板の前記溝が形成された側に形成された層に接することとなる第３表面と、前記原料基板または前記原料基板に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記第１半導体結晶層形成基板と前記原料基板とを貼り合わせるステップと、
（ｂ３）前記第１半導体結晶層形成基板が貼り合わされた側と反対側の前記原料基板の面を、前記溝の底部に達するまでバックグラインドし、前記原料基板を複数の前記転写先基板に分割するステップと、
を有する請求項１から請求項５の何れか一項に記載の製造方法。
【請求項７】
前記（ｂ１）ステップの後、前記（ｂ２）ステップの前に、前記原料基板の表面を平滑化するステップをさらに有する
請求項６に記載の製造方法。
【請求項８】
前記（ｂ１）ステップの後、前記（ｂ２）ステップの前に、前記第３表面および前記第４表面から選択された１以上の表面を活性化するステップをさらに有する
請求項６または請求項７に記載の複合基板の製造方法。
【請求項９】
前記（ｂ）ステップが、
（ｂ４）前記第１転写先基板を準備するステップと、
（ｂ５）前記第１半導体結晶層形成基板に形成された層の表面であって前記第１転写先基板または前記第１転写先基板に形成された層に接することとなる第５表面と、前記第１転写先基板または前記第１転写先基板に形成された層の表面であって前記第５表面に接することとなる第６表面と、が向かい合うように、前記第１半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、
を有する請求項１から請求項５の何れか一項に記載の製造方法。
【請求項１０】
前記第５表面の一部を親水化または疏水化するステップをさらに有し、
前記（ｂ５）ステップにおいて、前記第５表面の親水化された部分または疏水化されていない部分と前記第６表面との間に存在する水の張力作用により、前記第１転写先基板が前記第１半導体結晶層形成基板に対し自己整合的に位置合わせされる
請求項９に記載の製造方法。
【請求項１１】
前記（ｂ４）ステップで複数の第１転写先基板を準備し、
前記（ｂ５）ステップから前記（ｄ）ステップにおいて、前記複数の第１転写先基板を同時に取り扱う
請求項９または請求項１０に記載の複合基板の製造方法。
【請求項１２】
（ｉ）前記第１転写先基板に形成された層の表面であって第２転写先基板または前記第２転写先基板に形成された層に接することとなる第７表面と、前記第２転写先基板または前記第２転写先基板に形成された層の表面であって前記第７表面に接することとなる第８表面と、が向かい合うように、前記第１転写先基板と前記第２転写先基板とを貼り合わせるステップと、
（ｊ）前記第１半導体結晶層を前記第２転写先基板に残した状態で、前記第２転写先基板と前記第１転写先基板とを分離するステップと、
をさらに有する請求項１から請求項１１の何れか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合基板の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（以下単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）を実現することができる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
【０００３】
単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、半導体結晶層形成基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
【非特許文献２】Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層とを単一基板上に形成する技術が必要になる。また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴをＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上に、ｎＭＩＳＦＥＴあるいはｐＭＩＳＦＥＴ用の半導体結晶層を形成することが好ましい。非特許文献２の技術を用いることで、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層を単一基板上に形成することができ、これら半導体結晶層を、製造に有利なシリコン基板上に形成することができる。
【０００６】
しかし、半導体結晶層は、最終的に電子デバイス等を製造するターゲット基板上において任意の位置に形成できることが好ましいが、このためには半導体結晶層を中間基板に保持し、中間基板を取り扱うことによってターゲット基板上の適切な位置に半導体結晶層を形成できるようにすることが好ましい。また、非特許文献２の技術では、犠牲層のエッチングに時間を要し、半導体結晶層を有するシリコン基板等の複合基板の製造時間が長くなってしまう。
【０００７】
本発明の目的は、中間基板を用いて半導体結晶層をターゲット基板に転写する場合に、中間基板の製造を容易にする技術を提供することにある。また、中間基板による取扱いを容易にすることにある。また、半導体結晶層をシリコン基板等のターゲット基板に転写して複合基板を形成する複合基板の製造方法において、犠牲層へのエッチング剤の供給を促進し、製造の効率を高めることにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様においては、（ａ）第１半導体結晶層形成基板の上に、第１犠牲層および第１半導体結晶層を順次形成するステップと、（ｂ）第１半導体結晶層形成基板の上に、前記第１半導体結晶層に接して、または、前記第１半導体結晶層上に形成された層に接して、前記第１半導体結晶層形成基板より小さな平面形状を有する第１転写先基板を配置するステップと、（ｃ）前記第１転写先基板をマスクとして、第１エッチング剤により、前記第１半導体結晶層のうち前記マスクで覆われていない部分を前記第１犠牲層の一部が露出するようにエッチングするステップと、（ｄ）露出された前記第１犠牲層を第２エッチング剤でエッチングすることにより、前記第１半導体結晶層のうち前記マスクで覆われた部分を前記第１転写先基板に残した状態で、前記第１転写先基板と前記第１半導体結晶層形成基板とを分離するステップと、を有する複合基板の製造方法を提供する。前記（ａ）ステップの後、前記（ｂ）ステップの前に、前記第１半導体結晶層上に第１絶縁層を形成するステップをさらに有してもよい。
【０００９】
（ｅ）第２半導体結晶層形成基板の上に、第２犠牲層および第２半導体結晶層を順次形成するステップと、（ｆ）前記第２半導体結晶層形成基板に形成された層の表面であって前記第１転写先基板に転写された前記第１半導体結晶層または前記第１半導体結晶層上に形成された層に接することとなる第１表面と、前記第１転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第２半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、（ｇ）前記第１転写先基板をマスクとして、第３エッチング剤により、前記第２半導体結晶層のうち前記マスクで覆われていない部分を前記第２犠牲層の一部が露出するようにエッチングするステップと、（ｈ）露出された前記第２犠牲層を第４エッチング剤でエッチングすることにより、前記第２半導体結晶層のうち前記マスクで覆われた部分を前記第１転写先基板に残した状態で、前記第１転写先基板と前記第２半導体結晶層形成基板とを分離するステップと、をさらに有してもよい。前記（ｅ）ステップの後、前記（ｆ）ステップの前に、前記第２半導体結晶層上に第２絶縁層を形成するステップをさらに有してもよい。前記第１表面の一部を親水化または疏水化するステップをさらに有してもよく、この場合、前記（ｆ）ステップにおいて、前記第１表面の親水化された部分または疏水化されていない部分と前記第２表面との間に存在する水の張力作用により、前記第１転写先基板が前記第２半導体結晶層形成基板に対し自己整合的に位置合わせされてもよい。
【００１０】
前記（ｂ）ステップが、（ｂ１）前記第１転写先基板となる原料基板の表面に、前記第１転写先基板の平面形状と同じ平面形状の溝を形成するステップと、（ｂ２）前記第１半導体結晶層形成基板に形成された層の表面であって前記原料基板の前記溝が形成された側または前記原料基板の前記溝が形成された側に形成された層に接することとなる第３表面と、前記原料基板または前記原料基板に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記第１半導体結晶層形成基板と前記原料基板とを貼り合わせるステップと、（ｂ３）前記第１半導体結晶層形成基板が貼り合わされた側と反対側の前記原料基板の面を、前記溝の底部に達するまでバックグラインドし、前記原料基板を複数の前記１転写先基板に分割するステップと、を有してもよい。前記（ｂ１）ステップの後、前記（ｂ２）ステップの前に、前記原料基板の表面を平滑化するステップをさらに有してもよい。前記（ｂ１）ステップの後、前記（ｂ２）ステップの前に、前記第３表面および前記第４表面から選択された１以上の表面を活性化するステップをさらに有してもよい。
【００１１】
前記（ｂ）ステップが、（ｂ４）前記第１転写先基板を準備するステップと、（ｂ５）前記第１半導体結晶層形成基板に形成された層の表面であって前記第１転写先基板または前記第１転写先基板に形成された層に接することとなる第５表面と、前記第１転写先基板または前記第１転写先基板に形成された層の表面であって前記第５表面に接することとなる第６表面と、が向かい合うように、前記第１半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、を有してもよい。この場合、前記第５表面の一部を親水化または疏水化するステップをさらに有してもよく、前記（ｂ５）ステップにおいて、前記第５表面の親水化された部分または疏水化されていない部分と前記第６表面との間に存在する水の張力作用により、前記第１転写先基板が前記第１半導体結晶層形成基板に対し自己整合的に位置合わせされてもよい。前記（ｂ４）ステップで複数の第１転写先基板を準備してもよく、この場合、前記（ｂ５）ステップから前記（ｄ）ステップにおいて、前記複数の第１転写先基板を同時に取り扱うことができる。
【００１２】
（ｉ）前記第１転写先基板に形成された層の表面であって第２転写先基板または前記第２転写先基板に形成された層に接することとなる第７表面と、前記第２転写先基板または前記第２転写先基板に形成された層の表面であって前記第７表面に接することとなる第８表面と、が向かい合うように、前記第１転写先基板と前記第２転写先基板とを貼り合わせるステップと、（ｊ）前記第１半導体結晶層を前記第２転写先基板に残した状態で、前記第２転写先基板と前記第１転写先基板とを分離するステップと、をさらに有してもよい。
【図面の簡単な説明】
【００１３】
【図１】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図２】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図３】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図４】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図５】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図６】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図７】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図８】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図９】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１０】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１１】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１２】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１３】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１４】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１５】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１６】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１７】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１８】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１９】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図２０】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図２１】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図２２】実施形態２の半導体装置の製造方法を工程順に示した断面図である。
【図２３】実施形態２の半導体装置の製造方法を工程順に示した断面図である。
【図２４】実施形態２の半導体装置の製造方法を工程順に示した断面図である。
【図２５】実施形態３の複合基板の製造方法を工程順に示した断面図である。
【図２６】実施形態３の複合基板の製造方法を工程順に示した断面図である。
【図２７】実施形態３の複合基板の製造方法を工程順に示した断面図である。
【図２８】実施形態３の複合基板の製造方法を工程順に示した断面図である。
【発明を実施するための形態】
【００１４】
（実施形態１）
図１から図２１は、実施形態１の複合基板の製造方法を工程順に示した断面図である。まず、図１に示すように、第１半導体結晶層形成基板１０２の上に、第１犠牲層１０４および第１半導体結晶層１０６を順次形成する。また、第１半導体結晶層１０６の上に第１絶縁層１０８を形成する。
【００１５】
第１半導体結晶層形成基板１０２は、高品位な第１半導体結晶層１０６を形成するための基板である。好ましい第１半導体結晶層形成基板１０２の材料は、第１半導体結晶層１０６の材料、形成方法等に依存する。一般に、第１半導体結晶層形成基板１０２は、形成しようとする第１半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、第１半導体結晶層１０６としてＩｎＰ層をエピタキシャル成長法により形成する場合、第１半導体結晶層形成基板１０２は、ＩｎＰ単結晶基板が好ましく、ＧａＡｓ、Ｓｉ等を選択することができる。たとえば、第１半導体結晶層１０６としてＧａＡｓ層またはＧｅ層をエピタキシャル成長法により形成する場合、第１半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、ＳｉＣの単結晶基板が選択可能である。第１半導体結晶層形成基板１０２がＧａＡｓ単結晶基板またはＩｎＰ単結晶基板である場合、第１半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。
【００１６】
第１犠牲層１０４は、第１半導体結晶層形成基板１０２と第１半導体結晶層１０６とを分離するための層である。第１犠牲層１０４がエッチングにより除去されることで、第１半導体結晶層形成基板１０２と第１半導体結晶層１０６とが分離する。第１犠牲層１０４のエッチングに際し、第１半導体結晶層形成基板１０２および第１半導体結晶層１０６が残る必要があるため、第１犠牲層１０４のエッチング速度は、第１半導体結晶層形成基板１０２および第１半導体結晶層１０６のエッチング速度より大きい必要があり、好ましくは数倍以上大きい必要がある。第１半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、第１半導体結晶層１０６としてＧａＡｓ層が選択される場合、第１犠牲層１０４はＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層を選択できる。第１犠牲層１０４の厚さが大きくなると、第１半導体結晶層１０６の結晶性が低下する傾向にあるから、第１犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。第１犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。
【００１７】
第１半導体結晶層１０６は、第１半導体結晶層形成基板１０２から分離され、転写先基板等に転写される転写対象層である。第１半導体結晶層１０６は、半導体デバイスの活性層等に利用される。第１半導体結晶層１０６が第１半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、第１半導体結晶層１０６の結晶性が高品位に実現される一方、第１半導体結晶層１０６が転写先基板に転写されることで、基板との格子整合等を考慮すること無く、第１半導体結晶層１０６を任意の基板上に形成することが可能になる。
【００１８】
第１半導体結晶層１０６として、ＩＩＩ−Ｖ族化合物半導体からなる結晶層、ＩＶ族半導体からなる結晶層もしくはＩＩ−ＶＩ族化合物半導体からなる結晶層が挙げられる。ＩＩＩ−Ｖ族化合物半導体として、ＡｌｕＧａｖＩｎ１−ｕ―ｖＮｍＰｎＡｓｑＳｂ１−ｍ−ｎ−ｑ（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）、例えば、ＧａＡｓ、ＩｎｙＧａ１−ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。ＩＶ族半導体として、ＧｅまたはＧｅｘＳｉ１−ｘ（０＜ｘ＜１）が挙げられる。ＩＩ−ＶＩ族化合物半導体として、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅまたはＣｄＴｅ等が挙げられる。ＩＶ族半導体がＧｅｘＳｉ１−ｘである場合、ＧｅｘＳｉ１−ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。第１半導体結晶層１０６として、上記の結晶層または積層体を用いることにより、第１半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。
【００１９】
第１半導体結晶層１０６は、以上に例示したものに限られず、例示した以外の半導体層にも適用可能である。また、第１半導体結晶層１０６は複数種類の半導体層を積層した半導体積層体であってもよい。本発明で得られる半導体積層体の構造として、例えば、ＧａＡｓ基板、ＡｌＧａＡｓバッファ層、ｎ型ＡｌＧａＡｓ電子供給層、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ≦０．４）チャネル層、ｎ型ＡｌＧａＡｓ電子供給層およびｎ型ＡｌＧａＡｓコンタクト層を有するＨＥＭＴ（High Electron Mobility Transistor）構造が挙げられる。また、本発明で得られる半導体積層体の構造として、ｐ型ＧａＡｓベース層、ｎ型ＧａＡｓコンタクト層およびｎ型ＩｎＧａＰエミッタ層を有するＨＢＴ（Hetero junction Bipolar Transistor）構造が挙げられる。また、本発明で得られる半導体積層体の構造として、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）構造、ＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）構造、赤色ＬＥＤ（Light Emitting Diode）構造、半導体レーザー構造、フォトダイオード構造、太陽電池構造が挙げられる。ただし、ここで挙げたものは一例であり、本発明はＩＩＩ−Ｖ族半導体ヘテロ接合を用いたデバイス構造全般に適用が可能である。
【００２０】
第１半導体結晶層１０６の厚さは、０．１ｎｍ〜１０μｍの範囲で適宜選択することができる。第１半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。第１半導体結晶層１０６を１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。極薄ボディＭＩＳＦＥＴとすることにより、ＭＩＳＦＥＴの短チャネル効果を抑制することができ、ＶＬＳＩ（Very Large Scale Integration）の製造に適した複合基板を提供することができる。
【００２１】
第１犠牲層１０４および第１半導体結晶層１０６は、第１半導体結晶層形成基板１０２上に、順次、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成する。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。第１犠牲層１０４または第１半導体結晶層１０６としてＩＩＩ−Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。第１犠牲層１０４または第１半導体結晶層１０６としてＩＶ族半導体結晶層をＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで第１犠牲層１０４または第１半導体結晶層１０６の厚さを制御することができる。
【００２２】
第１絶縁層１０８は、接着層として機能させることができる。第１絶縁層１０８として、ＡＬＤ法により形成されたＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３層を例示することができる。第１絶縁層１０８として、他に、ＭＯＣＶＤ法により形成されたＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、ＳｉＯ２層を例示することができる。第１絶縁層１０８の厚さは、１ｎｍから１５ｎｍの範囲とすることができる。なお、第１絶縁層１０８は必ずしも形成する必要がなく、第１絶縁層１０８は無くてもよい。
【００２３】
次に、第１半導体結晶層形成基板１０２の上に、第１半導体結晶層１０６に接して、または、第１半導体結晶層１０６上に形成された層（たとえば第１絶縁層１０８）に接して、第１半導体結晶層形成基板１０２より小さな平面形状を有する第１転写先基板１２０を配置する。第１転写先基板１２０の配置は以下のように行える。
【００２４】
すなわち、図２に示すように、原料基板１２１の表面に溝１２６を形成する。溝１２６は、レジストパターン１２４をマスクとして、ウェットエッチング法またはドライエッチング法により形成することができる。なお、原料基板１２１の上に絶縁層を形成してもよい。当該絶縁層は、接着層として機能させることができる。当該絶縁層として、ＣＶＤ法により形成されたＳｉＯ２層を例示することができる。他に、熱酸化により形成されたＳｉＯ２層を例示することができる。当該絶縁層の厚さは、１ｎｍから５０ｎｍの範囲とすることができる。
【００２５】
次に、図３に示すように、原料基板１２１の表面（絶縁層がある場合には当該絶縁層の表面）を平滑化する。平滑化は、たとえば化学機械研磨（ＣＭＰ）法による研磨を例示することができる。化学機械研磨法による研磨は、研磨剤および研磨液を混合したスラリを供給しつつ研磨パッド１３０により原料基板１２１の表面を摺動することにより実施できる。平滑化により、原料基板１２１の表面を平滑にするとともに、結晶の劈開等により発生したパーティクルを除去することができる。なお、本平滑化のステップは必須ではない。必要に応じて実施すればよい。平滑化に続いて、原料基板１２１の表面を洗浄してもよい。
【００２６】
次に、図４に示すように、表面１１０および表面１２８から選択された１以上の表面を活性化する。表面１１０（第３表面）は、第１半導体結晶層形成基板１０２に形成された層の表面であって原料基板１２１または原料基板１２１に形成された層に接することとなる表面である。表面１２８（第４表面）は、原料基板１２１の溝１２６でない領域または原料基板１２１の溝１２６でない領域に形成された層の表面であって表面１１０に接することとなる表面である。
【００２７】
活性化は、表面１１０または表面１２８の何れか一方にだけ施してもよい。活性化として、イオンビーム生成器１４０によるイオンビーム照射を例示することができる。照射するイオンは、たとえばアルゴンイオンである。活性化として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。活性化により、原料基板１２１と第１半導体結晶層形成基板１０２の第１絶縁層１０８との接着性を強化することができる。なお、活性化は、必須ではない。
【００２８】
次に、図５に示すように、表面１１０と表面１２８とが向かい合わせ、図６に示すように、第１半導体結晶層形成基板１０２と原料基板１２１とを貼り合わせる。貼り合わせは、常温で行うことができる。貼り合わされた積層体を加熱してもよい。
【００２９】
さらに図７に示すように、第１半導体結晶層形成基板１０２が貼り合わされた側と反対側の原料基板１２１の面を、溝１２６の底部に達するまでバックグラインドする。原料基板１２１のバックグラインドは、たとえば、研磨剤および研磨液を混合したスラリを供給しつつ研磨パッド１３０により原料基板１２１の表面を摺動するＣＭＰ法による研磨により行える。原料基板１２１のバックグラインドにより、図８に示すように、原料基板１２１を複数の第１転写先基板１２０に分割される。
【００３０】
このようにして、第１半導体結晶層形成基板１０２の上に、第１半導体結晶層形成基板１０２より小さな平面形状を有する第１転写先基板１２０が配置できる。第１転写先基板１２０は、第１半導体結晶層１０６が転写される先の基板である。第１転写先基板１２０は、第１半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、第１半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における仮置き基板（中間基板）であってもよい。第１転写先基板１２０（原料基板１２１）は、有機物、無機物の何れであってもよい。第１転写先基板１２０（原料基板１２１）として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、セラミックス基板、プラスティック基板等の絶縁体基板、金属等の導電体基板であっても良い。ただし、第１転写先基板１２０（原料基板１２１）には溝１２６が形成できる必要がある。第１転写先基板１２０（原料基板１２１）として、シリコン基板またはＳＯＩ基板は、前記した溝が形成でき、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができるので、好ましい。第１転写先基板１２０（原料基板１２１）がシリコン基板等、容易には曲がらない硬い基板である場合、転写する第１半導体結晶層１０６が機械的振動等から保護され、第１半導体結晶層１０６の結晶品質を高く保つことができる。また、第１転写先基板１２０は、第１半導体結晶層形成基板１０２より小さな平面形状、代表的にはチップサイズ程度の大きさを有するので、後に説明する貼り合わせ工程において、ハンドリングが容易になる。
【００３１】
次に、図９に示すように、第１転写先基板１２０をマスクとし、隣接する第１転写先基板１２０の間にエッチング剤を供給して第１絶縁層１０８をエッチングする。第１絶縁層１０８がＡｌ２Ｏ３である場合、エッチング剤としてバッファードフッ酸（ＢＨＦ）が挙げられる。さらに第１転写先基板１２０をマスクとして第１エッチング剤を供給し、第１半導体結晶層１０６を第１犠牲層１０４の一部が露出するまでエッチングする。第１半導体結晶層１０６がＩｎＧａＡｓである場合、第１エッチング剤としてりん酸過酸化水素水溶液が挙げられる。「エッチング剤」には、「エッチング液」と「エッチングガス」の両方を含む。本明細書におけるエッチングは、ウェットエッチングとドライエッチングの両方を含む。
【００３２】
次に、図１０に示すように、第１転写先基板１２０をマスクとして第２エッチング剤を供給し、第１犠牲層１０４をエッチングする。第１犠牲層１０４がＡｌＡｓである場合、第１エッチング剤としてＨＦまたはＨＣｌが挙げられる。これにより、第１転写先基板１２０でマスクされた部分の第１半導体結晶層１０６を第１転写先基板１２０に残した状態で、第１転写先基板１２０と第１半導体結晶層形成基板１０２とを分離することができる。
【００３３】
以上のようにして、第１半導体結晶層１０６を第１半導体結晶層形成基板１０２から第１転写先基板１２０に転写し、第１半導体結晶層１０６を有する複合基板が製造される。上記製造方法によれば、エッチング剤が隣接する第１転写先基板１２０の間から供給されるので、エッチング速度が低下せず、高い製造効率を維持できる。なお、第１半導体結晶層形成基板１０２は、表面を研磨・洗浄等することで再利用することができる。
【００３４】
続いて、図１１に示すように、第２半導体結晶層形成基板１５２の上に、第２犠牲層１５４および第２半導体結晶層１５６を順次形成する。第２半導体結晶層形成基板１５２、第２犠牲層１５４および第２半導体結晶層１５６は、第１半導体結晶層形成基板１０２、第１犠牲層１０４および第１半導体結晶層１０６と同様であるが、材料が異なる。例えば、第１半導体結晶層１０６がＩｎＧａＡｓ層である場合、第２半導体結晶層１５６はＧｅ層である。なお、第２半導体結晶層１５６の上に第２絶縁層１５８を形成してもよい。第２絶縁層１５８は、第１絶縁層１０８と同様である。
【００３５】
図１２に示すように、第２絶縁層１５８の一部をパターニングにより除去する。第２絶縁層１５８の一部の除去は、第２半導体結晶層形成基板１５２の表面（第１表面）の親水化または疏水化の一例である。第２絶縁層１５８の材料により、第２絶縁層１５８の有無により親水化または疏水化された領域とすることができる。
【００３６】
次に図１３に示すように、第２半導体結晶層形成基板１５２に形成された層の表面であって第１転写先基板１２０に転写された第１半導体結晶層１０６または第１半導体結晶層１０６上に形成された層に接することとなる第１表面（第１半導体結晶層１０６の表面）と、第２半導体結晶層形成基板１５２に形成された層の表面であって第１表面に接することとなる第２表面（第２絶縁層１５８の表面）と、が向かい合うように、第２半導体結晶層形成基板１５２と第１転写先基板１２０とを貼り合わせる。このとき、第１転写先基板１２０は、チップソーター等でハンドリングし、粗く位置合わせする。
【００３７】
この貼り合わせの際、第２半導体結晶層形成基板１５２の表面（第１表面）が親水化または疏水化されているので、図１４に示すように、第１表面の親水化された部分または疏水化されていない部分と第２表面との間に存在する水の張力作用により、第１転写先基板１２０が第２半導体結晶層形成基板１５２に対し自己整合的に位置合わせされる。これにより、チップソーターによる粗い位置合わせであっても、正確に位置合わせでき、位置のずれに起因する結晶方位の相違等、電子デバイスの性能低下につながる可能性のある位置ばらつきを低減することができる。
【００３８】
図１５に示すように、第２半導体結晶層形成基板１５２上に必要な第１転写先基板１２０を全て配置する。なお、複数個の第１転写先基板１２０は、個々にピックアップして配置してもよく、複数個を同時にハンドリングしてもよい。
【００３９】
次に、図１６に示すように、第１転写先基板１２０をマスクとして第３エッチング剤を供給し、第３エッチング剤により、第２半導体結晶層１５６を第２犠牲層１５４の一部が露出するようにエッチングする。第２半導体結晶層１５６がＧｅである場合、第３エッチング剤としてＳＦ６ガスが挙げられる。複数個の第１転写先基板１２０を接着剤付きテープで仮固定してもよい。
【００４０】
さらに図１７に示すように、第１転写先基板１２０をマスクとして第４エッチング剤を供給し、第４エッチング剤により第２犠牲層１５４をエッチングする。第２犠牲層１５４がＡｌＡｓである場合、第４エッチング剤としてＨＦまたはＨＣｌが挙げられる。これにより、第１転写先基板１２０でマスクされた第２半導体結晶層１５６を第１転写先基板１２０の第１半導体結晶層１０６の上に残した状態で、第１転写先基板１２０と第２半導体結晶層形成基板１５２とを分離することができる。
【００４１】
以上により、第１転写先基板１２０の第１半導体結晶層１０６の上に異種材料である第２半導体結晶層１５６を形成することができる。また、転写される第１半導体結晶層１０６および第２半導体結晶層１５６の平面形状は、第１転写先基板１２０の形状にセルフアラインで形成されるので、第１転写先基板１２０の形状を適切に設計することにより、第１半導体結晶層１０６および第２半導体結晶層１５６の形状を任意に設計することができる。
【００４２】
なお、第３表面および第４表面から選択された１以上の表面を平滑化または活性化することが可能である。また、第１転写先基板１２０の第１半導体結晶層１０６の上に絶縁層を形成してもよい。
【００４３】
さらに、図１８に示すように、第１半導体結晶層１０６および第２半導体結晶層１５６を有する第１転写先基板１２０を、図１３に示す場合と同様に、第２転写先基板１６２上に自己整合的に配置する。第２転写先基板１６２がシリコンである場合、第２転写先基板１６２に形成された自然酸化膜１６４をパターニングすることで、親水性または疎水性処理に利用することができる。
【００４４】
図１９に示すように、第１半導体結晶層１０６および第２半導体結晶層１５６を有する第１転写先基板１２０を、必要な分だけ第２転写先基板１６２の自然酸化膜１６４が残存する領域に配置し、アニール等によって固定する。そして、図２０に示すように、第１転写先基板１２０をＣＭＰ法等を用いて研磨パッド１３０で研磨することにより除去する。これにより、図２１に示すように、第１半導体結晶層１０６および第２半導体結晶層１５６が第１転写先基板１２０から第２転写先基板１６２に転写され、第２転写先基板１６２上に第１半導体結晶層１０６および第２半導体結晶層１５６を有する複合基板が製造できる。
【００４５】
（実施形態２）
図２２〜図２４は、半導体装置の製造方法を工程順に示した断面図である。本実施形態２の半導体装置は、実施形態１の製造方法により製造された複合基板を用いる。図２２〜図２３に示す断面図は、図２１に示す複合基板の一部を示したものである。
【００４６】
図２２に示すように、第１絶縁層１０８を除去し、第２半導体結晶層１５６の素子が形成される領域を露出するように、第１半導体結晶層１０６および第２絶縁層１５８をエッチングにより除去する。
【００４７】
次に、図２３に示すように、第１半導体結晶層１０６および第２半導体結晶層１５６のそれぞれの上に、ゲート絶縁層１７２およびゲート電極１７４を形成する。ゲート絶縁層１７２およびゲート電極１７４は、第１半導体結晶層１０６および第２半導体結晶層１５６のそれぞれの表面で、別々に形成してもよいし、同一プロセスで同時に形成してもよい。ゲート絶縁層１７２として、たとえばＡｌ２Ｏ３とＨｆＯ２の積層体を挙げることができる。ゲート電極１７４として、たとえばＴａＮを挙げることができる。
【００４８】
次に、図２４に示すように、ゲート電極１７４の両側にソース・ドレイン電極１７６を形成する。ソース・ドレイン電極１７６は、たとえば活性層を構成する第１半導体結晶層１０６または第２半導体結晶層１５６とＮｉとの合金とすることができる。Ｎｉ合金によるソース・ドレイン電極１７６は、ゲート電極１７４の形成後、第１半導体結晶層１０６および第２半導体結晶層１５６を覆うＮｉ金属膜を蒸着法またはスパッタ法により形成し、第１半導体結晶層１０６および第２半導体結晶層１５６の加熱によるＮｉ合金化および未反応Ｎｉ金属膜の除去により製造できる。以上のようにして、第１半導体結晶層１０６および第２半導体結晶層１５６に、ＭＩＳＦＥＴを形成できる。
【００４９】
（実施形態３）
上記した実施形態１では、第１転写先基板１２０を、原料基板１２１をバックグラインドすることにより形成した。しかし、図２５から図２８に示すように、予め個別に第１転写先基板１２０を形成し、これを第１半導体結晶層形成基板１０２に貼り合わせてもよい。すなわち、図２５に示すように、図２同様に原料基板１２１に溝を形成し、ダイシングフィルム１８０等により仮止めを行ったうえで、原料基板１２１の裏面を溝に達するまで研磨する。次に、分割された第１転写先基板１２０を、図２６に示すように、個別にハンドリングし、図１と同様に形成された第１半導体結晶層形成基板１０２に第１転写先基板１２０を配置する。なお、第１転写先基板１２０を第１半導体結晶層形成基板１０２に貼り合わせるに際し、第１絶縁層１０８をパターニングして、親水化または疎水化処理とし、第１半導体結晶層形成基板１０２側の表面（第５表面）と第１転写先基板１２０側の表面（第６表面）との間に存在する水の張力作用により、第１転写先基板１２０が第１半導体結晶層形成基板１０２に対し自己整合的に位置合わせされるものとしてもよい。このようにして図２８に示すように、第１転写先基板１２０が第１半導体結晶層形成基板１０２上に配置される。その後の工程は、図９以降の工程と同様である。
【００５０】
（実施例）
第１半導体結晶層形成基板１０２としてＧａＡｓ基板を用意し、第１犠牲層１０４としてＡｌＡｓ層を、第１半導体結晶層１０６としてＩｎＧａＡｓ層を、ＭＯＣＶＤ法により形成する。さらに当該ＩｎＧａＡｓ層上に、第１絶縁層１０８としてＡｌ２Ｏ３層をＡＬＤ法により形成する。
【００５１】
別途、原料基板１２１としてシリコン基板を用意し、当該シリコン基板の表面に、ＲＩＥ（反応性イオンエッチング）法により溝１２６を形成する。溝で囲まれた、第１転写先基板１２０となる領域の大きさは、５ｍｍ□（一辺が５ｍｍの正方形）とする。
【００５２】
ＡｌＡｓ層、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層を形成したＧａＡｓ基板のＡｌ２Ｏ３層と、シリコン基板の溝を形成した面とを対向させ、ＧａＡｓ基板とシリコン基板を、常温で貼り合わせる。そして、シリコン基板の溝に達するまでシリコン基板側をバックグラインドする。研磨面が溝に達した段階で、５ｍｍ□のシリコンチップ（第１転写先基板１２０）がＡｌ２Ｏ３層上に配置されることになる。
【００５３】
基板をＢＨＦ液に浸漬し、シリコンチップをマスクとして、Ａｌ２Ｏ３層を除去し、基板をリン酸および過酸化水素の混合溶液に浸漬し、ＩｎＧａＡｓ層を除去する。さらに、基板を、塩酸溶液に浸漬し、ＡｌＡｓ層を除去する。これによりシリコンチップ側にＩｎＧａＡｓ層およびＡｌ２Ｏ３層を残してＧａＡｓ基板から分離される。
【００５４】
次に、第２半導体結晶層形成基板１５２としてＧａＡｓ基板を用意し、第２犠牲層１５４としてＡｌＡｓ層を、第２半導体結晶層１５６としてＧｅ層を形成する。さらにＧｅ層上に、第２絶縁層１５８としてＡｌ２Ｏ３層をＡＬＤ法により形成する。Ａｌ２Ｏ３層をパターニングして親水性・疎水性処理を施す。
【００５５】
ＩｎＧａＡｓ層およびＡｌ２Ｏ３層が転写されたシリコンチップをチップソーターでハンドリングし、親水性・疎水性処理が施された第２半導体結晶層形成基板１５２上に、粗く位置合わせしつつ貼り合わせる。ここで、シリコンチップ側のＩｎＧａＡｓ層と第２半導体結晶層形成基板１５２側のＡｌ２Ｏ３層との間に水が介在し、水の張力作用によりシリコンチップが自己整合的に第２半導体結晶層形成基板１５２側に配置される。熱処理等によりシリコンチップを固定し、前記と同様に、Ａｌ２Ｏ３層およびＧｅ層をエッチングし、ＡｌＡｓ層を除去して、Ｇｅ層およびＡｌ２Ｏ３層を、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層と同じ形状でシリコンチップに転写する。
【００５６】
第２転写先基板１６２として、シリコン基板を用意し、シリコン基板上の自然酸化膜をパターニングして親水性・疎水性処理を施す。Ｇｅ層、Ａｌ２Ｏ３層、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層が転写されたシリコンチップをチップソーターでハンドリングし、親水性・疎水性処理が施されたシリコン基板上に、粗く位置合わせしつつ貼り合わせる。ここで、前記同様、シリコンチップは水の張力作用により自己整合的にシリコン基板上に配置される。熱処理等によりシリコンチップを固定し、表面のシリコンチップをＣＭＰ法で除去することで、表面からシリコン基板に向かって、ＩｎＧａＡｓ層、Ａｌ２Ｏ３層、Ｇｅ層およびＡｌ２Ｏ３層の層構成をシリコン基板上に有する複合基板が製造される。
【００５７】
上記した複合基板を用い、ＣＭＯＳＦＥＴを製造できる。すなわち、ＰＭＯＳＦＥＴが形成される領域のＩｎＧａＡｓ層およびＡｌ２Ｏ３層をエッチングにより除去し、Ｇｅ層を露出する。Ｇｅ層およびＩｎＧａＡｓ層の表面をクリーニングした後、ゲート絶縁層１７２となるＡｌ２Ｏ３層およびＨｆＯ２層の積層を形成する。さらにゲート電極１７４となるＴａＮ層を形成する。ＴａＮ層、Ａｌ２Ｏ３層およびＨｆＯ２層の積層をゲート電極１７４の形状にパターニングし、さらにＮｉ層を形成し、Ｎｉ層を加熱して、ＮＭＯＳＦＥＴ領域ではＮｉ−ＩｎＧａＡｓ合金を形成し、ＰＭＯＳＦＥＴ領域ではＮｉ−Ｇｅ合金を形成する。未反応のＮｉ金属を除去して、Ｎｉ−ＩｎＧａＡｓ合金またはＮｉ−Ｇｅ合金からなるソース・ドレイン電極を形成する。これにより、同時プロセスでＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴが形成される。
【００５８】
以上のようにして形成したＣＭＯＳＦＥＴ（ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴ）は、活性層であるＩｎＧａＡｓ層およびＧｅ層を薄く形成できるので、短チャネル効果を効果的に抑制でき、ＶＬＳＩ用途に適する。また、ｎチャネルおよびｐチャネルの各々に適したＩｎＧａＡｓ層およびＧｅ層がシリコン基板上に形成されているので、多くの知見が蓄積され安定したプロセスが実現できるシリコンプロセスが適用でき、量産性に優れ、かつ、高性能なＣＭＯＳＦＥＴとすることができる。
【符号の説明】
【００５９】
１０２…第１半導体結晶層形成基板、１０４…第１犠牲層、１０６…第１半導体結晶層、１０８…第１絶縁層、１１０…表面、１２０…第１転写先基板、１２１…原料基板、１２４…レジストパターン、１２６…溝、１２８…表面、１３０…研磨パッド、１４０…イオンビーム生成器、１５２…第２半導体結晶層形成基板、１５４…第２犠牲層、１５６…第２半導体結晶層、１５８…第２絶縁層、１６２…第２転写先基板，１６４…自然酸化膜、１７２…ゲート絶縁層、１７４…ゲート電極、１７６…ソース・ドレイン電極、１８０…ダイシングフィルム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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