(57)【要約】【課題】広い同相入力電圧範囲でゲインを一定に保つことのできる演算増幅回路を提供する。【解決手段】一対の電圧入力端子にそれぞれ接続されたＮ-ＭＯＳ差動対、および前記一対の電圧入力端子にそれぞれ接続されたＰ-ＭＯＳ差動対を備え、レール・トゥ・レール入力折り返し型回路を構成した演算増幅回路において、前記Ｎ-ＭＯＳ差動対に並列接続され、前記一対の電圧入力端子に加わる同相入力電圧が高くなって前記Ｎ-ＭＯＳ差動対がオフしたときにオン動作してＮ-ＭＯＳ差動対用能動負荷に電流を流し込むＮ-ＭＯＳ補助電流源と、前記Ｐ-ＭＯＳ差動対に並列接続されて前記一対の電圧入力端子に加わる同相入力電圧が低くなって前記Ｐ-ＭＯＳ差動対がオフしたときにオン動作してＰ-ＭＯＳ差動対用能動負荷から電流を引き込むＰ-ＭＯＳ補助電流源とを設けたことを特徴とする。【選択図】      図１
2014204292.tif 000002
【特許請求の範囲】
【請求項１】
一対の電圧入力端子にそれぞれ接続された一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳ差動対と、
このＮ-ＭＯＳ差動対に接続されたＮ-ＭＯＳ差動対用能動負荷およびＮ-ＭＯＳ差動対用電流源と、
前記一対の電圧入力端子にそれぞれ接続された一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳ差動対と、
このＰ-ＭＯＳ差動対に接続されたＰ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源と、
前記Ｎ-ＭＯＳ差動対を構成する一対のＮチャネル型ＭＯＳ-ＦＥＴのそれぞれに並列接続され、且つ前記一対のＮチャネル型ＭＯＳ-ＦＥＴをオフする電圧よりも若干高い電圧でゲートがバイアスされた一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳ補助電流源と、
前記Ｐ-ＭＯＳ差動対を構成する一対のＰチャネル型ＭＯＳ-ＦＥＴのそれぞれに並列接続され、且つ前記一対のＰチャネル型ＭＯＳ-ＦＥＴをオフする電圧よりも若干低い電圧でゲートがバイアスされた一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳ補助電流源と
を具備したことを特徴とする演算増幅回路。
【請求項２】
前記Ｎ-ＭＯＳ補助電流源は、前記一対の電圧入力端子に加わる同相入力電圧が高くなって前記Ｎ-ＭＯＳ差動対がオフしたときにオン動作して前記Ｎ-ＭＯＳ差動対用能動負荷に電流を流し込み、
前記Ｐ-ＭＯＳ補助電流源は、前記一対の電圧入力端子に加わる同相入力電圧が低くなって前記Ｐ-ＭＯＳ差動対がオフしたときにオン動作して前記Ｐ-ＭＯＳ差動対用能動負荷から電流を引き込むものである請求項１に記載の演算増幅回路。
【請求項３】
前記Ｎ-ＭＯＳ差動対用能動負荷および前記Ｎ-ＭＯＳ差動対用電流源は、前記Ｎ-ＭＯＳ差動対を構成する一対のＮチャネル型ＭＯＳ-ＦＥＴに直列に接続された一対のＮチャネル型ＭＯＳ-ＦＥＴが兼ね備える機能として実現されるものである請求項１に記載の演算増幅回路。
【請求項４】
Ｐ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源は、前記Ｐ-ＭＯＳ差動対を構成する一対のＰチャネル型ＭＯＳ-ＦＥＴに直列に接続された一対のＰチャネル型ＭＯＳ-ＦＥＴが兼ね備える機能として実現されるものである請求項１に記載の演算増幅回路。
【請求項５】
前記Ｎ-ＭＯＳ補助電流源は、前記Ｎ-ＭＯＳ差動対がオフしたときに前記Ｎ-ＭＯＳ差動対用能動負荷に電流を流し込んで前記Ｎ-ＭＯＳ差動対がオフする前に前記Ｎ-ＭＯＳ差動対用能動負荷に流れていた電流を維持するものである請求項１に記載の演算増幅回路。
【請求項６】
前記Ｐ-ＭＯＳ補助電流源は、前記Ｐ-ＭＯＳ差動対がオフしたときに前記Ｐ-ＭＯＳ差動対用能動負荷から電流を引き込んで前記Ｐ-ＭＯＳ差動対がオフする前に前記Ｐ-ＭＯＳ差動対用能動負荷に流れていた電流を維持するものである請求項１に記載の演算増幅回路。
【請求項７】
請求項１〜６のいずれかに記載の演算増幅回路において、
更に前記Ｎ-ＭＯＳ差動対およびＰ-ＭＯＳ差動対にそれぞれ並列接続された、一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳカスコード増幅段および一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳカスコード増幅段を備え、レール・トゥ・レール入力折り返し型回路を構成したことを特徴とする演算増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広い同相入力電圧範囲でゲインを一定に保つようにした演算増幅回路に関する。
【背景技術】
【０００２】
近時、駆動電源の単一極性化と電源電圧Ｖddの低電圧化に伴い、出力電圧範囲を略電源電圧幅（ＧＮＤ〜Ｖdd）まで拡げたレール・トゥ・レール型の演算増幅回路が注目されている。また、例えばＭＯＳ-ＦＥＴからなる入力差動回路（ＭＯＳ差動対）にカスコード増幅回路を並列接続して利得（ゲイン）を高めることも行われている。更には上記ＭＯＳ差動対のトランスコンダクタンスｇmを一定化して出力信号の高調波歪を低減することも行われている。
【０００３】
図４は従来のレール・トゥ・レール入力折り返しカスコード型の演算増幅回路の一例を示す概略構成図である。図４においてＡは一対の電圧入力端子ＩＮＰ,ＩＮＭに加えられる同相入力電圧を差動増幅するＰ-ＭＯＳ差動対であり、Ｂは該Ｐ-ＭＯＳ差動対Ａに並列に設けられたＮ-ＭＯＳ差動対である。前記Ｐ-ＭＯＳ差動対Ａは、一対のＰチャネル型のＭＯＳ-ＦＥＴ（以下、Ｐ-ＭＯＳと略記する）１ａ,１ｂにより構成され、また前記Ｎ-ＭＯＳ差動対Ｂは、一対のＮチャネル型のＭＯＳ-ＦＥＴ（以下、Ｎ-ＭＯＳと略記する）２ａ,２ｂにより構成される。
【０００４】
尚、前記Ｐ-ＭＯＳ差動対Ａを構成する前記一対のＭＯＳ-ＦＥＴ１ａ,１ｂのソースに直列接続されたゲート接地型のＰ-ＭＯＳ３は、該Ｐ-ＭＯＳ差動対Ａに対するＰ-ＭＯＳ電流源Ｃである。また前記Ｎ-ＭＯＳ差動対Ｂを構成する前記一対のＭＯＳ-ＦＥＴ２ａ,２ｂのソースに直列接続されてゲート接地型のＮ-ＭＯＳ４は、該Ｎ-ＭＯＳ差動対Ｂに対するＮ-ＭＯＳ電流源Ｄである。
【０００５】
また前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂに対する入力折り返し型のカスコード回路は、前記Ｐ-ＭＯＳ１ａ,１ｂの各ドレインにソースをそれぞれ接続したＮ-ＭＯＳ５ａ,５ｂからなるＮ-ＭＯＳカスコード増幅段Ｅと、上記Ｎ-ＭＯＳ５ａ,５ｂの各ドレインにカスコード接続された一対のＰ-ＭＯＳ６ａ,６ｂとからなるＰ-ＭＯＳカスコード増幅段Ｆとにより構成されている。更に前記Ｐ-ＭＯＳカスコード増幅段Ｆの負荷として前記Ｐ-ＭＯＳ６ａ,６ｂの各ソースにそれぞれ接続され、カレント・ミラー回路を形成した一対のＰ-ＭＯＳ７ａ,７ｂは、前記Ｐ-ＭＯＳ差動対Ａに対するＰ-ＭＯＳ能動負荷Ｇとして機能する。また前記Ｎ-ＭＯＳカスコード増幅段Ｅの負荷として前記Ｎ-ＭＯＳ５ａ,５ｂの各ソースにそれぞれ接続され、カレント・ミラー回路を形成した一対のＮ-ＭＯＳ８ａ,８ｂは、前記Ｎ-ＭＯＳ差動対Ｂに対するＮ-ＭＯＳ能動負荷Ｈとして機能する。
【０００６】
尚、前記Ｐ-ＭＯＳ差動対Ａに対して作用する前記Ｐ-ＭＯＳ能動負荷Ｇは、前記Ｎ-ＭＯＳ差動対Ｂに対する電流源としても機能する。また前記Ｎ-ＭＯＳ差動対Ｂに対して作用する前記Ｎ-ＭＯＳ能動負荷Ｈは、前記Ｐ-ＭＯＳ差動対Ａに対する電流源としても機能する。換言すれば前記Ｐ-ＭＯＳ７ａ,７ｂは前記Ｐ-ＭＯＳ差動対ＡのＰ-ＭＯＳ能動負荷Ｇと前記Ｎ-ＭＯＳ差動対Ｂに対する電流源としての機能を兼ね備える。または前記Ｎ-ＭＯＳ８ａ,８ｂは前記Ｎ-ＭＯＳ差動対ＢのＮ-ＭＯＳ能動負荷Ｈと前記Ｐ-ＭＯＳ差動対Ａに対する電流源としての機能を兼ね備える。
【０００７】
そして前記電圧入力端子ＩＮＰ,ＩＮＭに加わる同相入力電圧が等しく、且つ接地電位（ＧＮＤ；０Ｖ）または電源電圧Ｖddに近い電圧でないとき、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂには図４に示すように電流が流れる。ここでＩ３は前記Ｐ-ＭＯＳ電流源（Ｐ-ＭＯＳ３）Ｃに流れる電流、Ｉ４は前記Ｎ-ＭＯＳ電流源（Ｎ-ＭＯＳ４）Ｄに流れる電流、Ｉ７は前記Ｐ-ＭＯＳ能動負荷（Ｐ-ＭＯＳ７ａ,７ｂ）Ｇに流れる電流をそれぞれ示している。
【０００８】
このように前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂを並列に備えて構成される演算増幅回路は、接地電位ＧＮＤから電源電圧Ｖddまでの入力電圧範囲において、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂのどちらか一方が正常に動作する。この結果、上記構成の演算増幅回路は広い入力電圧範囲において入力電圧を増幅することができ、レール・トゥ・レール入力型の演算増幅回路と称される。
【０００９】
また前記Ｎ-ＭＯＳカスコード増幅段ＥおよびＰ-ＭＯＳカスコード増幅段Ｆからなり、ゲート接地増幅回路を形成したカスコード回路は、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂにそれぞれ流れる電流を折り返して増幅することで出力抵抗を高め、これによって当該演算増幅回路の利得（ゲイン）を高くする役割を担う。このようなレール・トゥ・レール入力折り返しカスコード型の演算増幅回路について、例えば非特許文献１等に詳しく紹介される通りである。
【００１０】
ところで上述した構成の演算増幅回路において、同相入力電圧が電源電圧Ｖddに近いときには前記Ｎ-ＭＯＳ差動対Ｂだけが動作し、また前記同相入力電圧が接地電位（ＧＮＤ；０Ｖ）に近いときには前記Ｐ-ＭＯＳ差動対Ａだけが動作する。この場合、前記同相入力電圧が通常状態で前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂの双方が動作している場合に比較して、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂのバイアス条件が変化し、これに伴って当該演算増幅回路の利得（ゲイン）が変化する。
【００１１】
ちなみに上記構成の演算増幅回路における利得（ゲイン）Ｇainは、
Ｇain＝(ｇmp＋ｇmn)／(Ｘ＋Ｙ)
Ｘ＝(ｇd6／ｇm6)・(ｇdn＋ｇd7)
Ｙ＝(ｇd5／ｇm5)・(ｇdp＋ｇd8)
として与えられる。
【００１２】
但し、式中ｇmpおよびｇdpは、前記Ｐ-ＭＯＳ差動対Ａのトランスコンダクタンスおよびドレインコンダクタンスであり、ｇmnおよびｇdnは前記Ｎ-ＭＯＳ差動対Ｂのトランスコンダクタンスおよびドレインコンダクタンスである。またｇm6およびｇd6は、前記Ｐ-ＭＯＳカスコード増幅段ＦにおけるＰ-ＭＯＳ６ａのトランスコンダクタンスおよびドレインコンダクタンスであり、ｇm5およびｇd5は前記Ｎ-ＭＯＳカスコード増幅段ＥにおけるＮ-ＭＯＳ５ａのトランスコンダクタンスおよびドレインコンダクタンスである。そしてｇd7およびｇd8は、前記Ｐ-ＭＯＳ差動対用能動負荷ＧにおけるＰ-ＭＯＳ７ａ,７ｂおよび前記Ｎ-ＭＯＳ差動対用能動負荷ＨにおけるＮ-ＭＯＳ８ａ,８ｂの各ドレインコンダクタンスである。
【００１３】
上式に示されるように、例えば同相入力電圧が低くて前記Ｎ-ＭＯＳ差動対Ｂがオフすると、該Ｎ-ＭＯＳ差動対Ｂのトランスコンダクタンスｇmnおよびドレインコンダクタンスｇdnが零(０)となり、上式における分子項の値が減少する。また一方で前記Ｎ-ＭＯＳ差動対Ｂによって引き抜かれる電流が減少するので、前記各能動負荷Ｇ,Ｈに流れるバイアス電流が増加する。この結果、前記各能動負荷Ｇ,Ｈのドレインコンダクタンスｇd7,ｇd8が増加し、前記カスコード回路Ｅ,Ｆのゲインが低下して上式における分母項の値が大きくなって当該演算増幅回路における利得（ゲイン）Ｇainが変化（低下）する。
【００１４】
このような不具合を防ぐ為に、例えば図５に示すように前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂのそれぞれに、該差動対Ａ,Ｂのトランスコンダクタンス（ｇm）を一定化する為のＰ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｊ、およびＮ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｋを設けることが提唱されている。これらの各定トランスコンダクタンス回路Ｊ,Ｋは、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂの一方がオフしたとき、他方のＭＯＳ差動対に定常時の２倍の電流を流すことで前述した利得（ゲイン）Ｇainの低下を防止するものである（例えば前述した非特許文献１を参照）。
【００１５】
尚、前記Ｐ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｊは、カレント・ミラー回路を形成して前記Ｐ-ＭＯＳ差動対Ａに電流を流し込む一対のＰ-ＭＯＳ９ａ,９ｂと、前記Ｎ-ＭＯＳ差動対Ｂに流れる電流に応じて上記カレント・ミラー回路に流す電流を規定するＮ-ＭＯＳ９ｃとにより構成される。そしてその電流比は、［Ｉ４：３Ｉ３］に設定される。また前記Ｎ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｋは、カレント・ミラー回路を形成して前記Ｎ-ＭＯＳ差動対Ｂから電流を引き抜く一対のＮ-ＭＯＳ１０ａ,１０ｂと、前記Ｐ-ＭＯＳ差動対Ａに流れる電流に応じて上記カレント・ミラー回路に流す電流を規定するＰ-ＭＯＳ１０ｃとにより構成される。そしてその電流比は、［Ｉ３：３Ｉ４］に設定される。
【００１６】
ここで図５に前記Ｐ-ＭＯＳ差動対Ａがオフしたときの電流の流れを示すように、前記Ｎ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｋは、前記Ｐ-ＭＯＳ差動対Ａがオフしたとき、前記Ｎ-ＭＯＳ差動対Ｂに定常時の４倍の電流を流すように動作する。また同様に前記Ｐ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｊは、前記Ｎ-ＭＯＳ差動対Ｂがオフしたとき、前記Ｐ-ＭＯＳ差動対Ａに定常時の４倍の電流を流すように動作する。この際、前記Ｐ-ＭＯＳ差動対Ａおよび前記Ｎ-ＭＯＳ差動対Ｂの各トランスコンダクタンス（ｇm）は、該ＭＯＳ差動対Ａ,Ｂに流れる電流の平方根に比例するので、電流が４倍になると前記トランスコンダクタンス（ｇm）は２倍になる。
【００１７】
このように動作する前記Ｐ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｊおよび前記Ｎ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｋによれば、前述した式に示されるように同相入力電圧の変化に拘わることなく前記式の分子項の値を一定に保つことが可能となる。この結果、当該演算増幅回路の利得（ゲイン）Ｇainを一定に保つことが可能となる。
【先行技術文献】
【非特許文献】
【００１８】
【非特許文献１】谷口研二著  「ＬＳＩ設計のためのＣＭＯＳアナログ回路入門」第１版、ＣＱ出版、２００４年１２月、ｐ２００−２０４
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら前記定トランスコンダクタンス回路Ｊ,Ｋを備えて構成されるレール・トゥ・レール入力折り返しカスコード型の演算増幅回路においては、一方のＭＯＳ差動対Ａ（Ｂ）がオフしているとき、他方のＭＯＳ差動対Ｂ（Ａ）に定常時の４倍の電流を流す必要がある。この為、前記能動負荷Ｇ,Ｈには、前記ＭＯＳ差動対Ａ,Ｂに流す電流の４倍以上の電流を流しておく必要がある。この為、回路設計の自由度が損なわれることのみならず、低消費電流化を図る上でも問題となる。
【００２０】
また上述した構成の演算増幅回路によれば、理論的には前述した式の分子項を一定化して利得（ゲイン）を一定化することが可能となる。しかし前記能動負荷Ｇ,Ｈおよび前記カスコード増幅段Ｅ,Ｆに流れる電流の変化に伴い、前記能動負荷Ｇ,Ｈおよび前記カスコード増幅段Ｅ,Ｆをそれぞれ構成するＭＯＳ-ＦＥＴ（Ｐ-ＭＯＳ６ａ,７ａ、Ｎ-ＭＯＳ５ａ,８ａ）の見掛け上のドレインコンダクタンスｇdが変化する。この為、前述した式から明らかなようにその分母項の値が変化し、結局、当該演算増幅回路の利得（ゲイン）が変化すると言う問題がある。
【００２１】
本発明はこのような事情を考慮してなされたもので、その目的は、低消費電流化を図ると共に、広い同相入力電圧範囲でゲインを一定に保つことのできる簡易な構成の演算増幅回路を提供することにある。
【課題を解決するための手段】
【００２２】
上述した目的を達成するべく本発明に係る演算増幅回路は、
一対の電圧入力端子にそれぞれ接続された一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳ差動対と、
このＮ-ＭＯＳ差動対に接続されたＮ-ＭＯＳ差動対用能動負荷およびＮ-ＭＯＳ差動対用電流源と、
前記一対の電圧入力端子にそれぞれ接続されて前記Ｎ-ＭＯＳ差動対と並列に設けられた一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳ差動対と、
このＰ-ＭＯＳ差動対に接続されたＰ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源と、
前記Ｎ-ＭＯＳ差動対を構成する一対のＮチャネル型ＭＯＳ-ＦＥＴのそれぞれに並列接続され、且つ前記一対のＮチャネル型ＭＯＳ-ＦＥＴをオフする電圧よりも若干高い電圧でゲートがバイアスされた一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳ補助電流源と、
前記Ｐ-ＭＯＳ差動対を構成する一対のＰチャネル型ＭＯＳ-ＦＥＴのそれぞれに並列接続され、且つ前記一対のＰチャネル型ＭＯＳ-ＦＥＴをオフする電圧よりも若干低い電圧でゲートがバイアスされた一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳ補助電流源と
を具備したことを特徴としている。
【００２３】
尚、上記「若干高い電圧・若干低い電圧」とは、ＭＯＳ-ＦＥＴを実質的（見掛け上）に同時に、且つ僅かな電圧レベル差を以て前記ＭＯＳ差動対と前記ＭＯＳ補助電流源とを択一的に動作させ、演算増幅回路の全体的な動作に支障を来すことのないバイアス電圧を意味する。具体的には上記バイアス電圧の差は、ＭＯＳ-ＦＥＴの動作特性によっても異なるが、例えば１〜５ｍＶ程度の電圧差を指す。
【００２４】
ちなみに前記Ｎ-ＭＯＳ補助電流源は、前記一対の電圧入力端子に加わる同相入力電圧が高くなって前記Ｎ-ＭＯＳ差動対がオフしたときにオン動作して前記Ｎ-ＭＯＳ差動対用能動負荷に電流を流し込み、また前記Ｐ-ＭＯＳ補助電流源は、前記一対の電圧入力端子に加わる同相入力電圧が低くなって前記Ｐ-ＭＯＳ差動対がオフしたときにオン動作して前記Ｎ-ＭＯＳ差動対用能動負荷から電流を引き込むように構成される。
【００２５】
好ましくは前記Ｎ-ＭＯＳ差動対用能動負荷および前記Ｎ-ＭＯＳ差動対用電流源は、前記Ｎ-ＭＯＳ差動対を構成する一対のＮチャネル型ＭＯＳ-ＦＥＴに直列に接続された一対のＮチャネル型ＭＯＳ-ＦＥＴが兼ね備える機能として実現される。またＰ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用電流源は、前記Ｐ-ＭＯＳ差動対を構成する一対のＰチャネル型ＭＯＳ-ＦＥＴに直列に接続された一対のＰチャネル型ＭＯＳ-ＦＥＴが兼ね備える機能として実現される。
【００２６】
また前記Ｎ-ＭＯＳ補助電流源は、好ましくは前記Ｎ-ＭＯＳ差動対がオフしたときに前記Ｎ-ＭＯＳ差動対用能動負荷に電流を流し込んで前記Ｎ-ＭＯＳ差動対がオフする前に前記Ｎ-ＭＯＳ差動対用能動負荷に流れていた電流を維持するように構成される。また前記Ｐ-ＭＯＳ補助電流源は、好ましくは前記Ｐ-ＭＯＳ差動対がオフしたときに前記Ｐ-ＭＯＳ差動対用能動負荷から電流を引き込んで前記Ｐ-ＭＯＳ差動対がオフする前に前記Ｐ-ＭＯＳ差動対用能動負荷に流れていた電流を維持するように構成される。
【００２７】
更に本発明に係る演算増幅回路は、更に前記Ｎ-ＭＯＳ差動対およびＰ-ＭＯＳ差動対にそれぞれ並列接続された、一対のＮチャネル型ＭＯＳ-ＦＥＴからなるＮ-ＭＯＳカスコード増幅段および一対のＰチャネル型ＭＯＳ-ＦＥＴからなるＰ-ＭＯＳカスコード増幅段を備え、レール・トゥ・レール入力折り返し型の演算増幅回路として実現される。
【発明の効果】
【００２８】
上記構成の演算増幅回路によれば、同相入力電圧が高くなってＰ-ＭＯＳ差動対がオフする直前に、該Ｐ-ＭＯＳ差動対に並列接続されたＰ-ＭＯＳ補助電流源がオンした後、前記Ｐ-ＭＯＳ差動対がオフする。この結果、前記Ｐ-ＭＯＳ差動対に流れる電流が零（０）となるが、上記Ｐ-ＭＯＳ補助電流源と前記Ｐ-ＭＯＳ差動対用電流源には前記Ｐ-ＭＯＳ差動対がオフする前の電流が流れ続ける。
【００２９】
また逆に同相入力電圧が低くなってＮ-ＭＯＳ差動対がオフする直前に、該Ｎ-ＭＯＳ差動対に並列接続されたＮ-ＭＯＳ補助電流源がオンした後、前記Ｎ-ＭＯＳ差動対がオフする。この結果、前記Ｎ-ＭＯＳ差動対に流れる電流が零（０）となるが、前記Ｎ-ＭＯＳ補助電流源と前記Ｎ-ＭＯＳ差動対用電流源には前記Ｎ-ＭＯＳ差動対がオフする前の電流が流れ続ける。
【００３０】
これ故、前記Ｐ-ＭＯＳ差動対および前記Ｎ-ＭＯＳ差動対の一方がオフしても、前記Ｐ-ＭＯＳ差動対用電流源および前記Ｎ-ＭＯＳ差動対用電流源等におけるパラメータ（トランスコンダクタンスやドレインコンダクタンス）が変化することがない。従って前記Ｐ-ＭＯＳ差動対および前記Ｎ-ＭＯＳ差動対、並びにＮ-ＭＯＳ差動対用能動負荷およびＰ-ＭＯＳ差動対用能動負荷に流れる電流を小さく抑えながら、前記Ｐ-ＭＯＳ差動対および前記Ｎ-ＭＯＳ差動対の一方がオフしたときの利得（ゲイン）の低下を抑えることができる。この結果、回路構成の簡素化を図りながら、低電流化を図ることが可能となる等の実用上多大なる効果が奏せられる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係るレール・トゥ・レール入力折り返しカスコード型の演算増幅回路の概略構成図。
【図２】図１に示す演算増幅回路の入出力特性の検証に用いた実験回路を示す図。
【図３】図２に示す実験回路にて求められた本発明の実施形態に係る演算増幅回路の入出力特性を示す図。
【図４】従来のレール・トゥ・レール入力折り返しカスコード型の演算増幅回路の一例を示す概略構成図。
【図５】差動対に対する定トランスコンダクタンス回路を備えたレール・トゥ・レール入力折り返しカスコード型の演算増幅回路の一例を示す概略構成図。
【発明を実施するための形態】
【００３２】
以下、図面を参照して本発明の一実施形態に係る演算増幅回路について説明する。
【００３３】
図１は実施形態に係るレール・トゥ・レール入力折り返しカスコード型の演算増幅回路ＯＰの概略構成図である。尚、図５に示した従来の演算増幅回路と同一部分には同一符号を付し、その重複した説明を省略する。
【００３４】
この実施形態に係る演算増幅回路ＯＰが特徴とするところは、前述したＰ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路ＪおよびＮ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路Ｋに代えて、Ｐ-ＭＯＳ補助電流源ＬおよびＮ-ＭＯＳ補助電流源Ｍを設けた点にある。前記Ｐ-ＭＯＳ補助電流源Ｌは、同相入力電圧が低くなって前記Ｐ-ＭＯＳ差動対Ａがオフしたときにオン動作し、前記Ｐ-ＭＯＳ差動対用能動負荷Ｇから電流を引き込む役割を担う。また前記Ｎ-ＭＯＳ補助電流源Ｍは、同相入力電圧が高くなって前記Ｎ-ＭＯＳ差動対Ｂがオフしたときにオン動作し、前記Ｎ-ＭＯＳ差動対用能動負荷Ｈに電流を流し込む役割を担う。
【００３５】
ちなみに前記Ｐ-ＭＯＳ補助電流源Ｌは、前記Ｐ-ＭＯＳ差動対Ａを構成する前記Ｐ-ＭＯＳ１ａ,１ｂのそれぞれに並列接続され、且つこれらのＰ-ＭＯＳ１ａ,１ｂをオフする電圧よりも若干低い電圧でゲートがバイアスされた一対のＰ-ＭＯＳ１１ａ,１１ｂからなる。これらのＰ-ＭＯＳ１ａ,１ｂおよびＰ-ＭＯＳ１１ａ,１１ｂについては、全て特性の揃ったものを用いることが望ましい。
【００３６】
すると前記Ｐ-ＭＯＳ補助電流源Ｌは、同相入力電圧が高くなって前記Ｐ-ＭＯＳ差動対Ａがオフする直前にオンする。そして前記Ｐ-ＭＯＳ差動対Ａがオフし、該Ｐ-ＭＯＳ差動対Ａに流れる電流が零（０）となったときには、前記Ｐ-ＭＯＳ差動対用電流源Ｃからの電流は前記Ｐ-ＭＯＳ補助電流源Ｌを介して流れ続ける。従って前記Ｐ-ＭＯＳ補助電流源Ｌのオンに伴って、前記Ｐ-ＭＯＳ差動対用電流源Ｃには前記Ｐ-ＭＯＳ差動対Ａがオフする前の電流が流れ続ける。
【００３７】
また前記Ｎ-ＭＯＳ補助電流源Ｍは、前記Ｎ-ＭＯＳ差動対Ｂを構成する前記Ｐ-ＭＯＳ２ａ,２ｂのそれぞれに並列接続され、且つこれらのＰ-ＭＯＳ２ａ,２ｂをオフする電圧よりも若干高い電圧でゲートがバイアスされた一対のＮ-ＭＯＳ１２ａ,１２ｂからなる。これらのＮ-ＭＯＳ２ａ,２ｂおよびＰ-ＭＯＳ１２ａ,１２ｂについても、全て特性の揃ったものを用いることが望ましい。
【００３８】
すると前記Ｎ-ＭＯＳ補助電流源Ｍは、同相入力電圧が低くなって前記Ｎ-ＭＯＳ差動対Ｂがオフする直前にオンする。そして前記Ｎ-ＭＯＳ差動対Ｂがオフし、該Ｎ-ＭＯＳ差動対Ｂに流れる電流が零（０）となったときには、前記Ｎ-ＭＯＳ差動対用電流源Ｄが引き込む電流は前記Ｎ-ＭＯＳ補助電流源Ｍを介して流れ続ける。従って前記Ｎ-ＭＯＳ補助電流源Ｍのオンに伴って、前記Ｎ-ＭＯＳ差動対用電流源Ｄには前記Ｎ-ＭＯＳ差動対Ｂがオフする前の電流が流れ続ける。
【００３９】
即ち、図１に同相入力電圧が高くなって前記Ｐ-ＭＯＳ差動対Ａがオフしたときの電流の流れを示すように、前記Ｐ-ＭＯＳ差動対Ａがオフする直前に該Ｐ-ＭＯＳ差動対Ａに流れていた電流Ｉ３は、前記Ｐ-ＭＯＳ差動対Ａに代わって前記Ｐ-ＭＯＳ補助電流源Ｌに流れ込む。従って前記Ｐ-ＭＯＳ電流源Ｃに流れる電流Ｉ３が変化することがない。また前記Ｎ-ＭＯＳ差動対Ｂはオン状態にあるので、前記Ｎ-ＭＯＳ電流源Ｄには電流Ｉ４が継続して流れる。従って前記Ｐ-ＭＯＳ差動対Ａ、前記Ｎ-ＭＯＳ差動対Ｂ、前記Ｐ-ＭＯＳ補助電流源Ｌ、およびＮ-ＭＯＳ補助電流源Ｍからなる並列回路全体に流れる全電流量が変化することはない。
【００４０】
この結果、前記Ｐ-ＭＯＳ能動負荷Ｇに流れる電流Ｉ７は、前記Ｐ-ＭＯＳ差動対Ａがオフする前の状態から変化することがなく、また前記Ｎ-ＭＯＳ能動負荷Ｈに流れる電流も前記Ｐ-ＭＯＳ差動対Ａがオフする前の状態から変化することがない。ちなみに前記Ｐ-ＭＯＳカスコード増幅段Ｆを構成するＰ-ＭＯＳ６ａ,６ｂ、および前記Ｎ-ＭＯＳカスコード増幅段Ｅを構成するＮ-ＭＯＳ５ａ,５ｂにそれぞれ流れる電流は［Ｉ７―Ｉ４／２］である。また前記Ｎ-ＭＯＳ能動負荷Ｈを構成するＮ-ＭＯＳ８ａ,８ｂにそれぞれに流れる電流は［Ｉ７―Ｉ４／２＋Ｉ３／２］である。
【００４１】
同様に同相入力電圧が低くなって前記Ｎ-ＭＯＳ差動対Ｂがオフした場合には、前記Ｎ-ＭＯＳ差動対Ｂがオフする直前に該Ｎ-ＭＯＳ差動対Ｂに流れていた電流Ｉ４が該Ｎ-ＭＯＳ差動対Ｂに代わって前記Ｎ-ＭＯＳ補助電流源Ｍに流れる。従ってこの場合には前記Ｎ-ＭＯＳ電流源Ｄに流れる電流Ｉ４が変化することがない。そして前述したように前記Ｐ-ＭＯＳ差動対Ａ、前記Ｎ-ＭＯＳ差動対Ｂ、前記Ｐ-ＭＯＳ補助電流源Ｌ、およびＮ-ＭＯＳ補助電流源Ｍからなる並列回路全体に流れる全電流量が変化することもない。
【００４２】
従って上述した如く動作する演算増幅回路ＯＰによれば、前述したゲインを示す式に着目すると、前式の分子項を形成する前記Ｐ-ＭＯＳ差動対Ａのトランスコンダクタンスｇmpおよび前記Ｎ-ＭＯＳ差動対Ｂのトランスコンダクタンスｇmnがそれぞれ（０）となる。しかしこの場合、前記各ＭＯＳ差動対Ａ,Ｂのトランスコンダクタンスｇmp,ｇmnに代わって前記Ｐ-ＭＯＳ補助電流源Ｌのトランスコンダクタンスｇmp'（＝ｇmp）、およびＮ-ＭＯＳ補助電流源Ｍのトランスコンダクタンスｇmn'（＝ｇmn）がそれぞれ作用する。従って前式の分子項の値が変化することがない。
【００４３】
またこの際、前述したように前記Ｐ-ＭＯＳカスコード増幅段Ｆ、前記Ｎ-ＭＯＳカスコード増幅段Ｅ、前記Ｐ-ＭＯＳ能動負荷Ｇ、および前記Ｎ-ＭＯＳ能動負荷Ｈの動作条件が変化することがないので、前記Ｐ-ＭＯＳ６ａのトランスコンダクタンスｇm6等の、その他のパラメータが変化することはない。従って前記Ｐ-ＭＯＳ差動対Ａまたは前記Ｎ-ＭＯＳ差動対Ｂの一方がオフしても、演算増幅回路ＯＰの利得（ゲイン）Ｇainは前記ＭＯＳ差動対Ａ,Ｂの一方がオフする前の状態に保たれる。換言すればこの実施形態に係る演算増幅回路ＯＰの利得（ゲイン）Ｇainは、前記ＭＯＳ差動対Ａ,Ｂの一方がオフするか否かに拘わらず一定に保たれる。
【００４４】
ここで上述した構成の演算増幅回路ＯＰにおける前述したパラメータを
ｇmp＝ｇmn＝ａ
(ｇd6／ｇm6)＝(ｇd5／ｇm5)＝ｂ
ｇdn＝ｇd7＝ｇdp＝ｇd8＝ｃ
と仮定する。するとこの場合、前記同相入力電圧が接地電位（ＧＮＤ；０Ｖ）または電源電圧Ｖddに近い電圧でない通常状態における当該演算増幅回路ＯＰの利得（ゲイン）Ｇainは、
Ｇain＝ａ／２ｂｃ
となる。
【００４５】
そして前記同相入力電圧が接地電位（ＧＮＤ；０Ｖ）に近い電圧、または電源電圧Ｖddに近い電圧となり、前記ＭＯＳ差動対Ａ,Ｂの一方がオフした場合には、当該演算増幅回路ＯＰの利得（ゲイン）Ｇain'は、
Ｇain'＝ａ／３ｂｃ
となる。
【００４６】
従って前記ＭＯＳ差動対Ａ,Ｂの一方がオフした場合における演算増幅回路ＯＰの利得（ゲイン）Ｇainの減少率は［２／３］であり、出力電圧レベルとして−３.５ｄＢ程度の減少に止めることができる。故に前述した構成の当該演算増幅回路ＯＰによれば、前記各ＭＯＳ差動対Ａ,Ｂに流れる電流、および前記各能動負荷Ｈ,Ｇに流れる電流の増大を招来することがないので、その低消費電流化を図りつつ、同相入力電圧の変化に対する利得（ゲイン）の変化を効果的に抑えることができる。
【００４７】
図２は、本発明に係る演算増幅回路ＯＰの入出力特性の検証に用いた実験回路を示している。尚、図２においてＲ１,Ｒ２はそれぞれ１０ｋΩの入力抵抗であり、Ｒ３,Ｒ４はそれぞれ８０ｋΩの帰還抵抗である。従って８倍の増幅率を有する差動増幅回路が構成されている。そしてここでは２５０ｍＶの電位差を有する同相入力電圧を−２Ｖから１４Ｖ（電源電圧Ｖdd）まで変化させ、そのときの出力電圧の変化を計測した。
【００４８】
図３は上記実験回路にて求められた同相入力電圧の変化に対する出力電圧Ｖoutの変化を示している。尚、図３においては、前述した図４に示す従来回路における入出力特性を破線で示している。この検証結果（実験結果）に示されるように本発明に係る演算増幅回路ＯＰにおける出力電圧Ｖoutは、−２Ｖ〜１４Ｖに亘る広い同相入力電圧範囲に亘って略一定に保たれていることが確認できた。これに対して従来回路においては、同相入力電圧が１Ｖよりも低くなった場合には、その出力電圧Ｖoutが急激に低下し、また同相入力電圧が１３Ｖよりも高くなった場合には、その出力電圧Ｖoutが急激に高まることが示される。従って本発明に係る演算増幅回路ＯＰの利得（ゲイン）は、広い同相入力電圧範囲に亘って安定に保たれることが確認できた。
【００４９】
尚、本発明は上述した実施形態に限定されるものではない。例えば前記Ｐ-ＭＯＳ能動負荷（Ｐ-ＭＯＳ７ａ,７ｂ）Ｇに流す電流Ｉ７および前記Ｎ-ＭＯＳ能動負荷（Ｎ-ＭＯＳ８ａ,８ｂ）Ｈに流す電流Ｉ８については、前記Ｐ-ＭＯＳカスコード増幅段Ｆおよび前記Ｎ-ＭＯＳカスコード増幅段Ｅに要求される仕様に応じて定めれば良い。従ってカスコード回路に対する設計自由度を十分に高めることができる。
【００５０】
また前記Ｐ-ＭＯＳ補助電流源Ｌを構成する前記Ｐ-ＭＯＳ１１ａ,１１ｂについては特性が揃っており、且つ前記Ｐ-ＭＯＳ差動対Ａを構成する前記Ｐ-ＭＯＳ１ａ,１ｂよりも電流容量の大きいものであれば十分である。更に前記Ｎ-ＭＯＳ補助電流源Ｍを構成する前記Ｎ-ＭＯＳ１２ａ,１２ｂについても特性が揃っており、且つ前記Ｎ-ＭＯＳ差動対Ｂを構成する前記Ｎ-ＭＯＳ２ａ,２ｂよりも電流容量の大きいものであれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００５１】
ＯＰ  演算増幅回路
Ａ  Ｐ-ＭＯＳ差動対
Ｂ  Ｎ-ＭＯＳ差動対
Ｃ  Ｐ-ＭＯＳ電流源
Ｄ  Ｎ-ＭＯＳ電流源
Ｅ  Ｎ-ＭＯＳカスコード増幅段
Ｆ  Ｐ-ＭＯＳカスコード増幅段
Ｇ  Ｐ-ＭＯＳ差動対用能動負荷
Ｈ  Ｎ-ＭＯＳ差動対用能動負荷
Ｊ  Ｐ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路
Ｋ  Ｎ-ＭＯＳ差動対補償用の定トランスコンダクタンス回路
Ｌ  Ｐ-ＭＯＳ補助電流源
Ｍ  Ｎ-ＭＯＳ補助電流源
１ａ,１ｂ,３,６ａ,６ｂ,７ａ,７ｂ,１１ａ,１１ｂ  Ｐチャネル型のＭＯＳ-ＦＥＴ（Ｐ-ＭＯＳ）
２ａ,２ｂ,４,５ａ,５ｂ,８ａ,８ｂ,１２ａ,１２ｂ  Ｎチャネル型のＭＯＳ-ＦＥＴ（Ｎ-ＭＯＳ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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