(57)【要約】【課題】  高ＳＮ比を維持しつつ低消費電力化が可能なパイプライン型ＡＤ変換器を提供する。【解決手段】  カスケード接続された複数の残差演算ステージ３１、最終段のサブＡＤ変換器３２、複数の残差演算ステージ内に各別に設けられたサブＡＤ変換回路部１４とサブＡＤ変換器の夫々から出力されるＡＤ変換信号Ｄｓｕｂを合成するデジタル合成回路１３、及び、複数の残差演算ステージ内に各別に設けられたスイッチドキャパシタ回路を用いて構成される残差演算回路部に、高レベル参照電圧を供給する第１オペアンプ３２と低レベル参照電圧を供給する第２オペアンプ３３、を備え、第１オペアンプ３２が、高レベル参照電圧を供給する入力容量素子Ｃｓの総容量値に基づいて、出力電流の駆動能力を可変に構成され、第２オペアンプ３３が、低レベル参照電圧を供給する入力容量素子Ｃｓの総容量値に基づいて、出力電流の駆動能力を可変に構成されている。【選択図】  図８
2014204276.tif 000002
【特許請求の範囲】
【請求項１】
カスケード接続された複数の残差演算ステージ、
前記複数の残差演算ステージの後段に接続するサブＡＤ変換器、
前記複数の残差演算ステージ内に各別に設けられたサブＡＤ変換回路部と前記サブＡＤ変換器の夫々から出力されるＡＤ変換信号を合成するデジタル合成回路、及び、
前記複数の残差演算ステージ内に各別に設けられたスイッチドキャパシタ回路を用いて構成される残差演算回路部に、高レベル参照電圧を供給する第１オペアンプと低レベル参照電圧を供給する第２オペアンプ、を備え、
前記複数の残差演算ステージの夫々において、前記残差演算回路部が、前記残差演算ステージに入力するアナログ入力電圧と、前記サブＡＤ変換回路部から出力される前記ＡＤ変換信号と、前記第１及び第２オペアンプから夫々供給される前記高レベル参照電圧及び前記低レベル参照電圧に基づいて、前記スイッチドキャパシタ回路の複数の入力容量素子を夫々充放電することにより、ＡＤ変換後の残差値を導出して、次段の前記残差演算ステージまたは前記サブＡＤ変換器のアナログ入力端子に出力するように構成され、
前記第１オペアンプが、前記高レベル参照電圧を供給する前記入力容量素子の総容量値に基づいて、出力電流の駆動能力を可変に構成され、
前記第２オペアンプが、前記低レベル参照電圧を供給する前記入力容量素子の総容量値に基づいて、出力電流の駆動能力を可変に構成されていることを特徴とするパイプライン型ＡＤ変換器。
【請求項２】
前記第１及び第２オペアンプは、夫々、バイアス電流を調整することにより、前記駆動能力を変更可能に構成されていることを特徴とする請求項１に記載のパイプライン型ＡＤ変換器。
【請求項３】
前記第１及び第２オペアンプは、夫々、バイアス回路の並列度の切り替えにより、前記バイアス電流の調整が可能に構成されていることを特徴とする請求項２に記載のパイプライン型ＡＤ変換器。
【請求項４】
前記バイアス電流の調整が、残差演算処理に用いられる同期信号の半周期及びその倍数のタイミングにおいて実行されることを特徴とする請求項２または３に記載のパイプライン型ＡＤ変換器。
【請求項５】
前記第１及び第２オペアンプは、前記複数の残差演算ステージの全てに対して１対、或いは、前記複数の残差演算ステージの夫々またはグループ毎に対して１対ずつ設けられていることを特徴とする請求項１〜４の何れか１項に記載のパイプライン型ＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、スマートフォン、タブレット端末、電子黒板、カーナビゲーション装置等に搭載されているタッチパネルコントローラ、及び、その他の信号処理システムに使用されるＡＤ変換器に関し、特に、パイプライン型ＡＤ変換器に関する。
【背景技術】
【０００２】
現在、スマートフォン等の携帯情報機器、自動券売機等の自動販売機を始めとする様々な電子機器に、タッチパネルシステムの搭載が急速に進んでいる。スマートフォン、タブレット端末等のモバイル端末は、バッテリー駆動を行う必要性から構成部品の低消費電力化が必須である。
【０００３】
タッチパネルシステムでは、パネルへのタッチ情報を認識してデジタル信号に変換するＡＤ変換器を使用している。ＡＤ変換器はできるだけ元のアナログ信号の情報を損なわずにデジタル信号に変換することが求められることから、高いＳＮ比を持つＡＤ変換器を必要とする。
【０００４】
より高いＳＮ比を実現するには、分解能（ビット数）をより高くする、回路の雑音をより小さくする、という２つの要求を満足する必要がある。また、ＡＤ変換器には高い変換速度も要求される。これは単位時間に扱う情報量がシステムの高度化に合わせて多くなってきているためである。
【０００５】
斯かる条件に適合するＡＤ変換器の方式として、パイプライン型ＡＤ変換器がある。一般的なパイプライン型ＡＤ変換器１０は、図１のブロック図に示すように、複数段カスケード接続された残差演算ステージ１１、最終段のサブＡＤ変換器１２、及び、デジタル合成回路１３を備えて構成される。
【０００６】
各残差演算ステージ１１における残差演算動作は、スイッチドキャパシタ回路を用いて実現するのが一般的である。残差演算ステージ１１の基本回路構成を図２に、スイッチドキャパシタ回路を用いた回路構成の一例を図３に、夫々示す。
【０００７】
図２に示すように、残差演算ステージ１１は、サブＡＤ変換回路部１４、サブＤＡ変換回路部１５、減算器１６、及び、残差アンプ１７を備えて構成される。また、サブＤＡ変換回路部１５、減算器１６、及び、残差アンプ１７は、具体的には、図３に示すように、サブＤＡ変換回路部１５と減算器１６が、マルチプレクサ１８、容量素子Ｃｆ，複数の入力容量素子Ｃｓ、複数のスイッチＳ０、複数のスイッチＳ１、スイッチＳ２、及び、スイッチＳ３を用いて構成され、残差アンプ１７がオペアンプ１９を用いて構成される。また、マルチプレクサ１８は、参照電圧として、高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆが外部から供給され、各入力容量素子Ｃｓに対して、サブＡＤ変換回路部１４のＡＤ変換値Ｄｓｕｂに応じて、高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆの何れか一方を選択して供給するように構成されている。
【０００８】
高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆは、通常、図３に示すように、電圧安定化のため、ボルテージフォロワ型のオペアンプ２０，２１を使用して供給される。
【０００９】
尚、図３では、説明の容易のため、サブＡＤ変換回路部１４のデジタル出力Ｄｓｕｂが２ビットの場合について図示しており、入力容量素子Ｃｓ及びスイッチＳ１の個数は夫々３個となっている。尚、デジタル出力がＭビットの場合は、入力容量素子Ｃｓ及びスイッチＳ１の個数は、各入力容量素子Ｃｓの電気容量が同じ場合には、（２Ｍ−１）個となる。
【００１０】
各スイッチＳ０〜Ｓ３は図示しないクロック信号に同期して、オンオフが制御される。残差演算ステージ１１は、当該同期信号に従った各スイッチＳ０〜Ｓ３のオンオフの切り替えによって、サンプリングとホールドを繰り返す。残差演算ステージ１１の残差演算の例を、図３を用いて説明する。
【００１１】
先ず、サンプリング期間において、スイッチＳ０，Ｓ２をオン（短絡状態）にし、スイッチＳ１，Ｓ３をオフ（開放状態）にして、アナログ入力電圧ＶＩＮを、容量素子Ｃｆ及び複数の入力容量素子Ｃｓに充電する。当該充電と並行して、サブＡＤ変換回路部１４が、アナログ入力電圧ＶＩＮをデジタル値に変換する。サンプリング期間中の回路状態を、図４に簡略的に示す。
【００１２】
サブＡＤ変換回路部１４によるアナログ入力電圧ＶＩＮからデジタル値への変換は、主に高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆの分圧値との比較を３つの比較器２２により行うことで実現される。
【００１３】
オペアンプ１９の非反転入力端子が接地されているので、サンプリング期間において、反転入力端子はイマジナリショートとなり実質的に接地状態と考えられる。従って、容量素子Ｃｆ及び複数の入力容量素子Ｃｓに充電される電荷量Ｑｓは、以下の数１で与えられる。尚、各容量素子Ｃｆ，Ｃｓの電気容量を夫々Ｃｆ，Ｃｓとする。
【００１４】
（数１）
Ｑｓ＝ＶＩＮ×（３×Ｃｓ＋Ｃｆ）
【００１５】
次に、ホールド期間において、スイッチＳ０，Ｓ２をオフにし、スイッチＳ１，Ｓ３をオンにすると、容量素子Ｃｆの電荷量が、以下の数２で与えられ、オペアンプ１９の出力電圧ＶＯＵＴが、以下の数３で与えられ、残差量が演算され、次段の残差演算ステージ１１または最終段のサブＡＤ変換器１２のアナログ入力電圧として出力される。但し、数２中のＶｒｅｆ１〜３は、サブＡＤ変換回路部１４の出力デジタル値（２ビット）のデコード値（０〜３）に応じて選択される高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆの何れか一方を表しており、数３では、Ｃｆ＝Ｃｓと仮定している。ホールド期間中の回路状態を、図５に簡略的に示す。
【００１６】
（数２）
Ｃｆ×ＶＯＵＴ＝Ｃｆ×ＶＩＮ−｛Ｃｓ×（Ｖｒｅｆ１−ＶＩＮ）
＋Ｃｓ×（Ｖｒｅｆ２−ＶＩＮ）＋Ｃｓ×（Ｖｒｅｆ３−ＶＩＮ）｝
【００１７】
（数３）
ＶＯＵＴ＝４ＶＩＮ−（Ｖｒｅｆ１＋Ｖｒｅｆ２＋Ｖｒｅｆ３）
【００１８】
一例として、図６に示すように、高レベル参照電圧ＶＨｒｅｆが１Ｖ、低レベル参照電圧ＶＬｒｅｆが−１Ｖ、アナログ入力電圧ＶＩＮが０．６Ｖの場合、サブＡＤ変換回路部１４の出力デジタル値（２ビット）は“１１”（デコード値は３）となり、数３に基づいて演算される残差値ＶＯＵＴは０．４Ｖとなる。この場合、デコード値が３となり、Ｖｒｅｆ１〜３は全てＶＨｒｅｆ（１Ｖ）となる。
【００１９】
ホールド期間中に３つの入力容量素子Ｃｓを充電する高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆは、オペアンプ２０，２１を使用して供給される。
【００２０】
パイプライン型ＡＤ変換器は、上述の残差演算ステージを複数段カスケード接続し、その後段に、最終段のサブＡＤ変換器を接続して、アナログ入力に対して所望のビット数のデジタル信号を生成する。
【００２１】
一般的な構成のパイプライン型ＡＤ変換器では電力とＳＮ比の間にトレードオフが存在する。また、パイプラインＡＤ変換器以外の一般のＡＤ変換器においても同様の関係がある。
【００２２】
このような問題を解決するために、下記の特許文献１では、必要とされるＳＮ比に対応して、残差演算ステージに、アナログ入力信号をデジタル信号にＡＤ変換する分解能が可変な分解能可変ＡＤ変換器と、当該分解能可変ＡＤ変換器の出力デジタル信号をアナログ信号に変換する分解能可変ＤＡ変換器と、アナログ入力信号と上記分解能可変ＤＡ変換器から出力されるアナログ信号の差分演算結果を所定のゲインをもって増幅するゲインが可変な演算増幅器を備えることにより、必要なＳＮ比に応じて電力を最適な値に設定することができ、時間平均で見た時の電力を削減することが提案されている。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２０１０−１６６４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２４】
パイプライン型ＡＤ変換器は、上述のように、カスケード接続された残差演算ステージがＡＤ変換器に入力される同期信号に同期してサンプリングとホールドを繰り返しながらアナログ入力信号を高解像度デジタル信号に変換するシステムであり、各残差演算ステージのホールド時には、高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆを使用して、入力容量素子が充電される。図５に示すように、一般的に、参照電圧ＶＨｒｅｆ，ＶＬｒｅｆは電圧の安定化のために、ボルテージフォロワ型のオペアンプを使用して供給される。
【００２５】
ホールド時の入力容量素子の充電は、高レベル参照電圧ＶＨｒｅｆと低レベル参照電圧ＶＬｒｅｆの何れかが使用される。そして、各参照電圧のオペアンプは、毎ホールド時に、全ての入力容量素子の全てを充電できることを想定して設計されるため、平均的にバイアス電流が余剰になり、無駄な電力消費が発生する。
【００２６】
例えば、図３に示す残差演算ステージの場合、最大で３つの入力容量素子Ｃｓを充電できるようにバイアス電流が設定されている。
【００２７】
上述のモバイル端末に用いられるＡＤ変換器は低消費電力化が求められることから、オペアンプのバイアス電流の最適化による低消費電力化が必要となる。
【００２８】
しかしながら、上記特許文献１では、オペアンプが充電する容量負荷が動作中に変化することは考慮されておらず、上述のような入力容量素子Ｃｓを充電するためのオペアンプのバイアス電流の余剰分については一切考慮されていない。
【００２９】
本発明は、上記の問題点に鑑みなされたもので、その目的は、高ＳＮ比を維持しつつ低消費電力化が可能なパイプライン型ＡＤ変換器を提供することにある。
【課題を解決するための手段】
【００３０】
上記目的を達成するため、本発明は、カスケード接続された複数の残差演算ステージ、前記複数の残差演算ステージの後段に接続するサブＡＤ変換器、前記複数の残差演算ステージ内に各別に設けられたサブＡＤ変換回路部と前記サブＡＤ変換器の夫々から出力されるＡＤ変換信号を合成するデジタル合成回路、及び、前記複数の残差演算ステージ内に各別に設けられたスイッチドキャパシタ回路を用いて構成される残差演算回路部に、高レベル参照電圧を供給する第１オペアンプと低レベル参照電圧を供給する第２オペアンプ、を備え、
前記複数の残差演算ステージの夫々において、前記残差演算回路部が、前記残差演算ステージに入力するアナログ入力電圧と、前記サブＡＤ変換回路部から出力される前記ＡＤ変換信号と、前記第１及び第２オペアンプから夫々供給される前記高レベル参照電圧及び前記低レベル参照電圧に基づいて、前記スイッチドキャパシタ回路の複数の入力容量素子を夫々充放電することにより、ＡＤ変換後の残差値を導出して、次段の前記残差演算ステージまたは前記サブＡＤ変換器のアナログ入力端子に出力するように構成され、
前記第１オペアンプが、前記高レベル参照電圧を供給する前記入力容量素子の総容量値に基づいて、出力電流の駆動能力を可変に構成され、前記第２オペアンプが、前記低レベル参照電圧を供給する前記入力容量素子の総容量値に基づいて、出力電流の駆動能力を可変に構成されていることを特徴とするパイプライン型ＡＤ変換器を提供する。
【００３１】
更に、上記特徴のパイプライン型ＡＤ変換器は、前記第１及び第２オペアンプが、夫々、バイアス電流を調整することにより、前記駆動能力を変更可能に構成されていることが好ましい。
【００３２】
更に、上記特徴のパイプライン型ＡＤ変換器は、前記第１及び第２オペアンプが、夫々、バイアス回路の並列度の切り替えにより、前記バイアス電流の調整が可能に構成されていることが好ましい。
【００３３】
更に、上記特徴のパイプライン型ＡＤ変換器は、前記バイアス電流の調整が、残差演算処理に用いられる同期信号の半周期及びその倍数のタイミングにおいて実行されることが好ましい。
【００３４】
更に、上記特徴のパイプライン型ＡＤ変換器は、前記第１及び第２オペアンプが、前記複数の残差演算ステージの全てに対して１対、或いは、前記複数の残差演算ステージの夫々またはグループ毎に対して１対ずつ設けられていることが好ましい。
【発明の効果】
【００３５】
上記特徴のパイプライン型ＡＤ変換器によれば、各残差演算ステージの残差演算回路部を構成するスイッチドキャパシタ回路の複数の入力容量素子に、夫々、高レベル参照電圧または低レベル参照電圧を供給する第１及び第２オペアンプが、夫々が対応する参照電圧を供給する先の入力容量素子の総容量値に基づいて、出力電流の駆動能力を可変に構成されているため、当該駆動能力を決めるバイアス電流を過剰な固定値に設定されないため、第１及び第２オペアンプの低消費電力化が図られ、結果として、高ＳＮ比を維持しつつ、パイプライン型ＡＤ変換器の低消費電力化を図ることができる。
【図面の簡単な説明】
【００３６】
【図１】一般的なパイプライン型ＡＤ変換器の回路構成例を示すブロック図
【図２】パイプライン型ＡＤ変換器の残差演算ステージの基本回路構成を示す回路図
【図３】パイプライン型ＡＤ変換器の残差演算ステージのスイッチドキャパシタ回路を用いた回路構成の一例を示す回路図
【図４】図３に示す残差演算ステージのサンプリング期間中の回路状態を簡略的に示す図
【図５】図３に示す残差演算ステージのホールド期間中の回路状態を簡略的に示す図
【図６】図３に示す残差演算ステージの残差演算の一例を説明する説明図
【図７】本発明に係るパイプライン型ＡＤ変換器の第１実施形態における回路構成例を示すブロック図
【図８】図７に示すパイプライン型ＡＤ変換器で使用される残差演算ステージの一回路構成例を示す回路図
【図９】図８に示す残差演算ステージで使用される第１及び第２オペアンプの一回路構成例を示す回路図
【図１０】図８に示す残差演算ステージの残差演算処理において各入力容量素子に供給される参照電圧と第１及び第２オペアンプの夫々の負荷合計をデコード値別に一覧表示する図
【図１１】本発明に係るパイプライン型ＡＤ変換器の第２実施形態における回路構成例を示すブロック図
【図１２】図１１に示すパイプライン型ＡＤ変換器で使用される第１及び第２オペアンプの一回路構成例を示す回路図
【発明を実施するための形態】
【００３７】
以下、本発明に係るパイプライン型ＡＤ変換器（以下、適宜「本発明装置」と称す。）の実施形態につき、図面を参照して説明する。尚、説明の理解の容易のため、図１〜図３に示した一般的なパイプライン型ＡＤ変換器と同じ構成要素については、同じ符号を付して説明する。
【００３８】
〈第１実施形態〉
図７に、本発明装置の第１実施形態におけるブロック構成を示す。基本的な回路構成は、図１に示す一般的なパイプライン型ＡＤ変換器の回路構成と同様に、本発明装置３０は、複数段カスケード接続された残差演算ステージ３１、最終段のサブＡＤ変換器１２、及び、デジタル合成回路１３を備えて構成される。各残差演算ステージ３１及びサブＡＤ変換器１２で夫々ＡＤ変換されたＡＤ変換信号Ｄｓｕｂがデジタル合成回路１３で合成され、初段の残差演算ステージ３１に入力したアナログ入力電圧ＶＩＮに対応する本発明装置３０のＡＤ変換信号Ｄｏｕｔが出力される。各段の残差演算ステージ３１で演算された残差値は、次段のアナログ入力電圧ＶＩＮとなる。
【００３９】
図８に、本実施形態で使用されるスイッチドキャパシタ回路を用いた残差演算ステージ３１の一回路構成例を示す。残差演算ステージ３１は、図３に示した従来の残差演算ステージ１１と同様に、サブＡＤ変換回路部１４、マルチプレクサ１８、オペアンプ１９、容量素子Ｃｆ、３つの入力容量素子Ｃｓ、４つのスイッチＳ０、３つのスイッチＳ１、スイッチＳ２、及び、スイッチＳ３を備え、更に、高レベル参照電圧ＶＨｒｅｆを各入力容量素子Ｃｓに供給するための第１オペアンプ３２と低レベル参照電圧ＶＬｒｅｆを複数の入力容量素子Ｃｓに供給するための第２オペアンプ３３を備えて構成される。マルチプレクサ１８、オペアンプ１９、容量素子Ｃｆ、３つの入力容量素子Ｃｓ、４つのスイッチＳ０、３つのスイッチＳ１、スイッチＳ２、及び、スイッチＳ３により、残差演算回路部が構成される。
【００４０】
残差演算ステージ３１は、図３に示す残差演算ステージ１１と同様に、クロック信号に同期して、各スイッチＳ０〜Ｓ３のオンオフを切り替えて、サンプリングとホールドを繰り返すことにより、残差演算ステージ３１に入力するアナログ入力電圧ＶＩＮと、サブＡＤ変換回路部１４から出力されるＡＤ変換信号Ｄｓｕｂと、第１及び第２オペアンプ３２，３３から夫々供給される高レベル参照電圧ＶＨｒｅｆ１及び低レベル参照電圧ＶＬｒｅｆ１（夫々、高レベル参照電圧ＶＨｒｅｆ及び低レベル参照電圧ＶＬｒｅｆと同電圧）に基づいて、容量素子Ｃｆ及び複数の入力容量素子Ｃｓの充放電を行うことで、残差演算処理が実行される。
【００４１】
残差演算ステージ３１は、図３に示す残差演算ステージ１１と、第１及び第２オペアンプ３２，３３を除いて、回路構成及び残差演算処理の方法も同じであるので、重複する説明は省略する。
【００４２】
図９に、第１及び第２オペアンプ３２，３３の一回路構成例を示す。第１及び第２オペアンプ３２，３３の回路構成は、基本的に同じ回路構成である。以下、第１オペアンプ３２を例に説明する。第１オペアンプ３２は、バイアス電流可変部３４、バイアス電流制御部３５、差動増幅部３６、及び、出力バッファ部３７で構成される。図示していないが、差動増幅部３６の非反転入力に、高レベル参照電圧ＶＨｒｅｆが入力し、差動増幅部３６の反転入力に、出力バッファ部３７から出力される高レベル参照電圧ＶＨｒｅｆ１が入力する。差動増幅部３６と出力バッファ部３７は周知の回路構成を用いて実現でき、図９に示す回路構成に限定されるものではなく、他の回路構成を採用しても良い。尚、差動増幅部３６を構成するＭＯＳトランジスタのゲート電圧Ｖｇ１〜Ｖｇ５は、夫々図示しないバイアス発生回路から供給される。
【００４３】
バイアス電流可変部３４は、４つのゲート幅の異なるＰ型ＭＯＳトランジスタＱＢ０〜ＱＢ３とスイッチＳＢ０〜ＳＢ３と、Ｎ型ＭＯＳトランジスタＱ０を備えて構成される。Ｐ型ＭＯＳトランジスタＱＢ０〜ＱＢ３のソースは夫々、高電位の電源電圧に接続し、ドレインは夫々、対応するスイッチＳＢ０〜ＳＢ３の一端と接続し、ゲートは共通のバイアス電圧Ｖｂｉａｓに接続している。スイッチＳＢ０〜ＳＢ０の各他端は、共通にＮ型ＭＯＳトランジスタＱ０のドレイン及びゲートと接続し、Ｎ型ＭＯＳトランジスタＱ０のソースが低電位の電源電圧に接続している。
【００４４】
Ｎ型ＭＯＳトランジスタＱ０のゲートは、差動増幅部３６の差動入力対を構成する２つのＮ型ＭＯＳトランジスタＱ１，Ｑ２の電流源となるＮ型ＭＯＳトランジスタＱ３のゲートに接続して、Ｎ型ＭＯＳトランジスタＱ０とＮ型ＭＯＳトランジスタＱ３でカレントミラー回路が構成され、バイアス電流可変部３４で調整されたバイアス電流が、差動増幅部３６のＮ型ＭＯＳトランジスタＱ３を流れる。図９に示す回路構成では、当該バイアス電流の大きくなるに従い、出力バッファ部３７のＰ型ＭＯＳトランジスタＱｐとＮ型ＭＯＳトランジスタＱｎの各ゲート電圧が調整されて、負荷に対する出力電流の駆動能力が増加する。
【００４５】
Ｐ型ＭＯＳトランジスタＱＢ０〜ＱＢ３のゲート幅は、ＱＢ０〜ＱＢ３の順に大きくなり、Ｐ型ＭＯＳトランジスタを流れる電流は、ＱＢ０〜ＱＢ３に順に大きくなるように設定されている。スイッチＳＢ０〜ＳＢ３のオンオフは、バイアス電流制御部３５によって制御される。
【００４６】
バイアス電流制御部３５には、サブＡＤ変換回路部１４から出力される２ビットのＡＤ変換信号Ｄｓｕｂが入力し、そのデコード値（０〜３）に応じて、スイッチＳＢ０〜ＳＢ３の何れか１つをオン状態にし、残りの３つをオフ状態に制御するように構成されている。具体的には、デコード値がｉ（ｉ＝０〜３）の時、スイッチＳＢｉをオン状態にする。
【００４７】
上述した従来の残差演算ステージ１１の残差演算と同様に、ホールド時に３つの入力容量素子Ｃｓの夫々に対して、ＡＤ変換信号Ｄｓｕｂのデコード値（０〜３）に応じて、第１及び第２オペアンプ３２，３３から夫々出力される高レベル参照電圧ＶＨｒｅｆ１及び低レベル参照電圧ＶＬｒｅｆ１の何れか一方が供給される。デコード値がｉ（ｉ＝０〜３）の時、ｉ個の入力容量素子Ｃｓに高レベル参照電圧ＶＨｒｅｆ１が供給され、（３−ｉ）個の入力容量素子Ｃｓに低レベル参照電圧ＶＬｒｅｆ１が供給され、３つの入力容量素子Ｃｓの充電が行われる。
【００４８】
ここで、デコード値ｉが大きい程、高レベル参照電圧ＶＨｒｅｆ１を供給する入力容量素子Ｃｓの個数が増えて第１オペアンプ３２の負荷が大きくなり、低レベル参照電圧ＶＬｒｅｆ１を供給する入力容量素子Ｃｓの個数が減って第２オペアンプ３３の負荷が小さくなる。上記構成により、第１オペアンプ３２は、デコード値ｉが大きい程、当該負荷の大きさに応じてバイアス電流が増加して、高レベル参照電圧ＶＨｒｅｆ１の供給における負荷の駆動能力が増大する。逆に、第２オペアンプ３３は、バイアス電流可変部３４におけるスイッチＳＢｉのオンオフ制御が、第１オペアンプ３２とは逆になり、デコード値がｉ（ｉ＝０〜３）の時、スイッチＳＢｊ（ｊ＝３−ｉ）をオン状態にする。つまり、第２オペアンプ３３は、デコード値ｉが小さい程、当該負荷の大きさに応じてバイアス電流が増加して、低レベル参照電圧ＶＬｒｅｆ１の供給における負荷の駆動能力が増大する。
【００４９】
各オペアンプ３２，３３のＰ型ＭＯＳトランジスタＱＢ０〜ＱＢ３のゲート幅は、当該ゲート幅によって決まるバイアス電流によって、出力バッファ部３７の駆動能力が、夫々の負荷の大きさに比例して変化するように、予め設定される。
【００５０】
高レベル参照電圧ＶＨｒｅｆを１Ｖ、低レベル参照電圧ＶＬｒｅｆを−１Ｖ、アナログ入力電圧ＶＩＮが、−１Ｖ〜１Ｖの範囲で変化すると想定した場合、−１Ｖ≦ＶＩＮ＜−０．５Ｖで、ＡＤ変換信号Ｄｓｕｂのデコード値ｉは０となり、−０．５Ｖ≦ＶＩＮ＜０Ｖで、デコード値ｉは１となり、０Ｖ≦ＶＩＮ＜０．５Ｖで、デコード値ｉは２となり、０．５Ｖ≦ＶＩＮ≦１Ｖで、デコード値ｉは３となる。図１０に、当該想定下における、各デコード値ｉでのホールド時のマルチプレクサ１８の動作により、３つの入力容量素子Ｃｓ（便宜的に、Ｃｓ１〜Ｃｓ３と符号を付す）に供給される参照電圧（高レベル参照電圧ＶＨｒｅｆ１または低レベル参照電圧ＶＬｒｅｆ１）と、第１及び第２オペアンプ３２，３３の夫々の負荷の合計を一覧表示する。
【００５１】
尚、第２オペアンプ３３の回路構成は、スイッチＳＢｉ（ｉ＝０〜３）のオンオフの制御、及び、出力バッファ部３７から出力される参照電圧の電圧が、第１オペアンプ３２と異なるだけで、基本的な回路構成は同じであるので、重複する説明は省略する。また、第１オペアンプ３２のバイアス電流制御部３５と第２オペアンプ３３のバイアス電流制御部３５は、１つのバイアス電流制御部３５を共用する構成にしても良い。この場合、第１オペアンプ３２のスイッチＳＢｉ（ｉ＝０〜３）のオンオフを制御する信号は、第２オペアンプ３３のスイッチＳＢｊ（ｊ＝３−ｉ）のオンオフを同時に制御する。
【００５２】
上記の第１及び第２オペアンプ３２，３３を備えた残差演算ステージ３１を使用することで、ホールド時の入力容量素子Ｃｓへの高レベル参照電圧ＶＨｒｅｆ１と低レベル参照電圧ＶＬｒｅｆ１の供給に伴う、各オペアンプ３２，３３のバイアス電流の適正化が行われる。しかも、負荷の大きさに応じて各オペアンプ３２，３３の駆動能力が調整されるために、入力容量素子Ｃｓに対する各参照電圧の充電は、バイアス電流の調整を行わない従来と残差演算ステージ１１と同じ速度で実行可能であり、残差演算処理に影響を及ぼすことなく、各オペアンプ３２，３３の低消費電力化が実現できる。
【００５３】
〈第２実施形態〉
上記第１実施形態では、第１及び第２オペアンプ３２，３３を残差演算ステージ３１毎に備える回路構成について説明したが、第２実施形態では、第１及び第２オペアンプ３２，３３を複数の残差演算ステージ３１で共通に使用する。
【００５４】
図１１に、本発明装置の第２実施形態におけるブロック構成の一例を示す。図１１に示す本発明装置４０では、１対の第１及び第２オペアンプ４２，４３を全ての残差演算ステージ４１で共通に使用する場合を想定しているが、全ての残差演算ステージ４１を２以上のグループに区分けして、第１及び第２オペアンプ４２，４３を各グループに１対ずつ設けるようにしても構わない。
【００５５】
第２実施形態で使用する残差演算ステージ４１は、第１実施形態で使用する残差演算ステージ３１とは、第１及び第２オペアンプ３２，３３を個別に備えていない点で相違するが、それ以外は同じ回路構成であり、図８に示す回路構成と同様に、サブＡＤ変換回路部１４、マルチプレクサ１８、オペアンプ１９、容量素子Ｃｆ、３つの入力容量素子Ｃｓ、４つのスイッチＳ０、３つのスイッチＳ１、スイッチＳ２、及び、スイッチＳ３を備えて構成される。残差演算ステージ４１の上記回路要素及びその回路動作は、残差演算ステージ３１と同じであり、重複する説明は省略する。
【００５６】
図１１に示すように、第２実施形態では、第１及び第２オペアンプ４２，４３から夫々出力される高レベル参照電圧ＶＨｒｅｆ１と低レベル参照電圧ＶＬｒｅｆ１は、スイッチＳＷ１を介して、奇数段の各残差演算ステージ４１に入力され、スイッチＳＷ２を介して、偶数段の各残差演算ステージ４１に入力される。
【００５７】
奇数段の各残差演算ステージ４１のサンプリング期間には、偶数段の各残差演算ステージ４１ではホールド期間となり、逆に、偶数段の各残差演算ステージ４１のサンプリング期間には、奇数段の各残差演算ステージ４１ではホールド期間となる。従って、スイッチＳＷ１は、奇数段の各残差演算ステージ４１のホールド期間中にオン状態となり、サンプリング期間中はオフ状態となるように制御される。一方、スイッチＳＷ２は、偶数段の各残差演算ステージ４１のホールド期間中にオン状態となり、サンプリング期間中はオフ状態となるように制御される。尚、スイッチＳＷ１，ＳＷ２のオンオフの制御は、本発明装置に入力するクロック周期の半周期またはその倍数毎に、オンオフの状態が切り替わるように制御される。
【００５８】
第２実施形態で使用する第１及び第２オペアンプ４２，４３は、夫々ホールド時に充電対象となる奇数段または偶数段の残差演算ステージ４１の入力容量素子Ｃｓの電気容量の総合計が、駆動すべき容量負荷の最大値となる。尚、最終段（最終段のサブＡＤ変換器１２）を除く、奇数段と偶数段の段数が異なる場合は、段数の多い方の入力容量素子Ｃｓの電気容量の総合計が、駆動すべき容量負荷の最大値となる。
【００５９】
第２実施形態では、第１及び第２オペアンプ４２，４３は、第１実施形態と比較して、１つのオペアンプ４２，４３が駆動する負荷の最大値が大きくなるため、また、負荷の変化幅も大きくなるため、図９に示す第１実施形態で使用する第１及び第２オペアンプ３２，３３の回路構成より、少なくとも出力バッファ部４７の各トランジスタのサイズを大きくし、バイアス電流の調整範囲も大きくする必要がある。このため、図１２に示すように、バイアス電流可変部４４を構成するＰ型ＭＯＳトランジスタＱＢ０〜ＱＢｍ−１とスイッチＳＢ０〜ＳＢｍ−１の並列数ｍは、第１実施形態の４から、奇数段及び偶数段の段数分に応じて増加させる。例えば、各段数が３の場合は、１回のホールド時に充電する入力容量素子Ｃｓの最大数が９となるので、上記並列数は１０とし、バイアス電流を１〜１０段階で調整可能とするのが好ましい。従って、第１実施形態では、同じ段数構成の場合には、３つの奇数段の残差演算ステージ３１で、３対の第１及び第２オペアンプ３２，３３の上記並列数は３〜１２段階で調整されるのと比較すると、平均的には更なる低消費電力化が図られる。
【００６０】
また、第２実施形態の第１及び第２オペアンプ４２，４３では、バイアス電流制御部４５は、第１実施形態のバイアス電流制御部３５と同様に、ホールド対象の奇数段または偶数段の残差演算ステージ４１の各サブＡＤ変換回路部１４から出力されるＡＤ変換信号Ｄｓｕｂを、上記スイッチＳＷ１，ＳＷ２と同様に制御されるスイッチを介して各別に入力する構成としても良いし、図１２に示すように、デジタル合成回路１３を介して、ホールド対象の奇数段または偶数段の残差演算ステージ４１の各サブＡＤ変換回路部１４から出力されるＡＤ変換信号Ｄｓｕｂを合成したＡＤ変換信号ＤＯｓｕｂ，ＤＥｓｕｂを入力する構成としても良い。
【００６１】
〈別実施形態〉
以下に、本発明回路の別実施形態につき説明する。
【００６２】
上記各実施形態では、本発明回路の好適な実施形態の一例を詳細に説明した。本発明回路の回路構成は、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【００６３】
例えば、残差演算ステージ３１，４１を構成するスイッチドキャパシタ回路の回路構成は、上記図８に例示した回路構成に限定されるものではない。また、サブＡＤ変換回路部１４から出力されるＡＤ変換信号Ｄｓｕｂのビット数も２に限定されるものではない。他のスイッチドキャパシタ回路の回路構成としては、例えば、上記特許文献１に開示の回路構成及びその変形構成が利用可能である。更に、スイッチドキャパシタ回路に使用する容量素子Ｃｆ、入力容量素子Ｃｓ、スイッチＳ０〜Ｓ３の個数は、採用する回路構成に応じて適宜変更可能である。また、複数の入力容量素子Ｃｓの各電気容量は、互いに同じ値でなく、２のべき乗の重み付けを行った入力容量素子Ｃｓを使用して、その使用個数を抑制するようにしても構わない。
【００６４】
更に、第１オペアンプ３２，４２及び第２オペアンプ３３，４３の回路構成も、図９に示す回路構成に限定されるものではない。但し、差動増幅部３６，４６と出力バッファ部３７，４７の構成は、バイアス電流の変更によって、負荷の駆動能力を調整可能な回路構成である必要がある。
【００６５】
また、上記第１及び第２実施形態では、第１オペアンプ３２，４２及び第２オペアンプ３３，４３のバイアス電流可変部３４，４４のＰ型ＭＯＳトランジスタＱＢ０〜ＱＢ３，ＱＢ０〜ＱＢｍ−１は、ゲート幅が夫々異なり、参照電圧を供給する負荷の大きさに応じた駆動能力となるように、複数の並列するＰ型ＭＯＳトランジスタの内の１つが選択される構成であったが、これに代えて、複数の並列するＰ型ＭＯＳトランジスタの内の同時に選択する個数（並列度）と選択されるゲート幅の組み合わせを変更することで、同様のバイアス電流の調整を行うようにしても構わない。
【００６６】
更に、第１オペアンプ３２，４２及び第２オペアンプ３３，４３のバイアス電流を、バイアス電流可変部３４，４４のＰ型ＭＯＳトランジスタＱＢ０〜ＱＢ３，ＱＢ０〜ＱＢｍ−１の選択によって調整するのではなく、当該Ｐ型ＭＯＳトランジスタを１つで構成し、Ｎ型ＭＯＳトランジスタＱ０，Ｑ３で構成されるカレントミラー回路のカレントミラー比を可変にすることで、Ｎ型ＭＯＳトランジスタＱ３を流れるバイアス電流を調整可能とするようにしても良い。この場合、Ｎ型ＭＯＳトランジスタＱ３を、Ｐ型ＭＯＳトランジスタＱＢ０〜ＱＢ３，ＱＢ０〜ＱＢｍ−１のように、スイッチＳＢ０〜ＳＢ３，ＳＢ０〜ＳＢｍ−１との直列回路を並列にして、当該スイッチのオンオフにより、カレントミラー比を調整するようにしても良い。
【産業上の利用可能性】
【００６７】
本発明に係るパイプライン型ＡＤ変換器は、スマートフォン、タブレット端末、電子黒板、カーナビゲーション装置等に搭載されているタッチパネルコントローラ、及び、その他の信号処理システムに使用されるＡＤ変換器に使用することができる。
【符号の説明】
【００６８】
１０：              従来のパイプライン型ＡＤ変換器
１１，３１，４１：  残差演算ステージ
１２：              最終段のサブＡＤ変換器
１３：              デジタル合成回路
１４：              サブＡＤ変換回路部
１５：              サブＤＡ変換回路部
１６：              減算器
１７：              残差アンプ
１８：              マルチプレクサ
１９〜２１：        オペアンプ
２２：              比較器
３０，４０：        本発明に係るパイプライン型ＡＤ変換器
３２，４２：        第１オペアンプ
３３，４３：        第２オペアンプ
３４，４４：        バイアス電流可変部
３５，４５：        バイアス電流制御部
３６，４６：        差動増幅部
３７，４７：        出力バッファ部
Ｃｆ：              容量素子
Ｃｓ：              入力容量素子
ＤＥｓｕｂ：        偶数番目の残差演算ステージのＡＤ変換信号（合成後）
ＤＯｓｕｂ：        奇数番目の残差演算ステージのＡＤ変換信号（合成後）
Ｄｏｕｔ：          ＡＤ変換信号（合成後）
Ｄｓｕｂ：          ＡＤ変換信号
ＱＢ０〜ＱＢ３，ＱＢｍ−1：  バイアス電流調整用のＰ型ＭＯＳトランジスタ
Ｑｐ：              Ｐ型ＭＯＳトランジスタ
Ｑ０〜Ｑ３，Ｑｎ：  Ｎ型ＭＯＳトランジスタ
Ｓ０〜Ｓ３：        スイッチ
ＳＢ０〜ＳＢ３，ＳＢｍ−1：  バイアス電流調整用のスイッチ
ＳＷ１，ＳＷ２：    スイッチ
Ｖｂｉａｓ：        バイアス電圧
Ｖｇ１〜Ｖｇ５：    ゲート電圧
ＶＨｒｅｆ：        高レベル参照電圧
ＶＨｒｅｆ１：      高レベル参照電圧（バッファ後）
ＶＩＮ：            アナログ入力電圧
ＶＬｒｅｆ：        低レベル参照電圧
ＶＬｒｅｆ１：      低レベル参照電圧（バッファ後）
ＶＯＵＴ：          出力電圧（残差量）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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