(57)【要約】【課題】ポスト電極がはんだ等の電気的接合材で覆われた場合でもはんだとポスト電極との線膨張係数差による半導体チップへの影響を抑制することができるパワー半導体モジュールを提供する。【解決手段】半導体チップ１１を実装した絶縁基板１２と、一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極１８を有するプリント基板１４と、前記絶縁基板と前記プリント基板とを内部に封入する樹脂封止材２４とを備え、前記プリント基板のポスト電極１８と前記半導体チップ１１とが電気的接合材１９で接合され、前記電気的接合材１９の厚さをヤング率で除算した値が４．５〜２１．６×１０−５ｍｍ３／ｋｇｆになるように当該電気的接合材の厚みを設定している。【選択図】図１
2014090017.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップを実装した絶縁基板と、
一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、
前記絶縁基板と前記プリント基板とを内部に封入する樹脂封止材とを備え、
前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、
前記第１の電気的接合材の厚さを当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０−５ｍｍ３／ｋｇｆになるように当該電気的接合材の厚みを設定した
ことを特徴とするパワー半導体モジュール。
【請求項２】
半導体チップを実装した絶縁基板と、
前記半導体チップからの熱を放熱する放熱ベースと、
一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、
前記絶縁基板、前記放熱ベース及び前記プリント基板を収納する外囲樹脂ケースと、
外囲樹脂ケース内に充填されたゲル状絶縁封止材とを備え、
前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、
前記第１の電気的接合材の厚さを当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０−５ｍｍ３／ｋｇｆになるように当該電気的接合材の厚みを設定した
ことを特徴とするパワー半導体モジュール。
【請求項３】
前記電気的接合材は、はんだ又は金属系接合材で構成されていることを特徴とする請求項１又は２に記載のパワー半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー半導体素子を搭載したパワー半導体モジュールに関する。
【背景技術】
【０００２】
電力変換装置、無停電電源装置、工作機械、産業用ロボット等では、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）やパワーＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のパワー半導体素子を搭載したパワー半導体モジュールが使用されている。
このパワー半導体モジュールとして、絶縁板上に形成された金属箔上に接合された少なくとも一つの半導体素子（半導体チップ）と、半導体素子（半導体チップ）に対向して配置されたプリント基板と、このプリント基板の第１及び第２の主面に形成された金属箔の少なくとも一つと半導体素子（半導体チップ）の主電極の少なくとも一つとを電気的に接続する複数のポスト電極とを備えた半導体装置（半導体モジュール）が提案されている（例えば、特許文献１参照）。
【０００３】
この半導体装置は、図１０に示すように、半導体チップの主電極が複数のポスト電極により電気的に接続されるタイプの半導体モジュールである。半導体モジュール２０１は、絶縁基板２０２と、絶縁基板２０２に対向させたインプラントプリント基板２０３（以下、単にプリント基板と称す）とがアンダーフィル材，樹脂材，等２０４により封止されて一体的になった構造を有する。絶縁基板２０２上に、複数の半導体チップ２０５が実装されている。
【０００４】
さらに、この半導体モジュール２０１は、樹脂ケースによりパッケージングされ（図示せず）、例えば、汎用ＩＧＢＴモジュールとして機能する。絶縁基板２０２は、絶縁板２０６と、絶縁板２０６の下面にＤＣＢ（Ｄｉｒｅｃｔ  Ｃｏｐｐｅｒ  Ｂｏｎｄｉｎｇ）法で形成された金属箔２０７と、絶縁板２０６の上面に同じくＤＣＢ法で形成された複数の金属箔２０８を備えている。この金属箔２０８の上には、錫（Ｓｎ）−銀（Ａｇ）系の鉛フリーの半田層２０９を介して半導体チップ２０５が接合されている。
【０００５】
また、プリント基板２０３は例えば、樹脂層２１３を中心部に配置し、その上面と下面に金属箔２１４がパターン化されて形成され、これら金属箔２１４が保護層２１５で覆われて多層構造とされている。このプリント基板２０３には、複数のスルホール２１０が設けられており、このスルホール２１０内に上面及び下面の金属箔２１４間を電気的に接続する薄厚の筒状めっき層（図示しない）が設けられ、円筒状のポスト電極２１１が筒状めっきを介して注入（インプラント）されている。
さらに、半導体チップ２０５は、半田層２１２を介して各々のポスト電極２１１に接合されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−６４８５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された従来例にあっては、次の未解決の課題がある。
すなわち、プリント基板２０３のポスト電極２１１は、はんだ２１２によって半導体チップ２０５に接合されている。その際、はんだ２１２の量が多いと、毛細管現象によりはんだ２１２がポスト電極２１１を這い上がり、極端な場合、ポスト電極２１１がはんだ２１２でほとんど覆われてしまう。図１１に概略図を示す。一般的にポスト電極２１１は銅からなり線膨張係数が１６．５×１０−６（１／℃）であり、はんだ２１２は種類により異なるが２２．０〜２４．０×１０−６（１／℃）程度である。その結果、半導体チップ２０５が通電により発熱したり周囲の温度が上がった際に、はんだ２１２とポスト電極２１１との線膨張係数差により、ポスト電極２１１には上下に引っ張られる方向に力が働く。図１２にその際の状態を示す。ポスト電極２１１が上下に引っ張られることにより、最終的には半導体チップ２０５に力が働き、最悪の場合、半導体チップ２０５が変形するダメージを与える。
そこで、本発明は、上記従来例の未解決の課題に着目してなされたものであり、ポスト電極がはんだ等の電気的接合材で覆われた場合でもはんだとポスト電極との線膨張係数差による半導体チップへの影響を抑制することができるパワー半導体モジュールを提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係るパワー半導体モジュールの第１の態様は、半導体チップを実装した絶縁基板と、一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、前記絶縁基板と前記プリント基板とを内部に封入する樹脂封止材とを備えている。そして、  前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、前記第１の電気的接合材の厚さを当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０−５ｍｍ３／ｋｇｆになるように当該電気的接合材の厚みを設定している。
【０００９】
また、本発明に係るパワー半導体モジュールの第２の態様は、半導体チップを実装した絶縁基板と、前記半導体チップからの熱を放熱する放熱ベースと、一方の面に外部接続端子を配設し、他方の面に前記半導体チップに接続するポスト電極を有するプリント基板と、前記絶縁基板、前記放熱ベース及び前記プリント基板を収納する外囲樹脂ケースと、外囲樹脂ケース内に充填されたゲル状絶縁封止材とを備えている。そして、前記半導体チップと前記絶縁基板とが第１の電気的接合材で接合されるとともに、前記プリント基板のポスト電極と前記半導体チップとが第２の電気的接合材で接合され、前記第１の電気的接合材の厚さを当該第１の電気的接合材のヤング率で除算した値が４．５〜２１．６×１０−５ｍｍ３／ｋｇｆになるように当該電気的接合材の厚みを設定している。
ここで、電気的接合材としては、はんだ又は金属系接合材で構成することが好ましい。
【発明の効果】
【００１０】
本発明によれば、はんだ、金属接合材等の電気的接合材によって半導体チップにポスト電極を接合する際に、電気的接合材の量が多く毛細管現象により電気的接合材がポスト電極を這い上がり、ポスト電極が電気的接合材でほとんど覆われてしまうような場合でも、半導体チップが通電により発熱したり周囲の温度が上がったりしたときに、電気的接合材とポスト電極との線膨張係数差によってポスト電極に働く力を軽減し、半導体チップに与える応力を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態を示す断面図である。
【図２】第１の実施形態のパワー半導体モジュールの等価回路を示す回路図である。
【図３】本発明の半導体チップ及びプリント基板のポスト電極の接合状態を示す拡大断面図である。
【図４】第１のはんだ厚さと半導体チップに働く力との関係を示す特性線図である。
【図５】半導体チップのはんだ付け構造を示す模式図である。
【図６】はんだ厚さをはんだヤング率で除算した値と信頼性試験繰り返し回数との関係を示す特性線図である。
【図７】本発明の第２の実施形態を示す図であって、（ａ）は平面図、（ｂ）は断面図である。
【図８】第２の実施形態のパワー半導体モジュールの等価回路を示す回路図である。
【図９】本発明の第３の実施形態を示す断面図である。
【図１０】従来例を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ線上の断面図である。
【図１１】従来例の半導体チップ及びポスト電極の接合状態を示す拡大断面図である。
【図１２】従来例のポスト電極とはんだとの線膨張係数差による半導体チップへの影響度を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態の一例について図面を参照して説明する。
図１は本発明を適用し得る１ｉｎ１タイプのパワー半導体モジュールを示す断面図、図７は本発明を適用し得る２ｉｎ１タイプのパワー半導体モジュールを示す図である。
先ず、本発明を適用し得る１ｉｎ１タイプのパワー半導体モジュールを図１について説明する。この１ｉｎ１タイプのパワー半導体モジュール１０は、１つのパワー半導体モジュール内に１つのパワーデバイスを内装したものである。
【００１３】
パワー半導体モジュール１０は、パワー半導体素子を内蔵した半導体チップ１１を絶縁基板１２上に搭載して構成される半導体回路１３と、この半導体回路１３の上方で配線回路を構成するプリント基板１４とを備えている。
半導体回路１３は、半導体チップ１１が絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor，以下ＩＧＢＴと称す）またはパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やフリー・ホイーリング・ダイオード（Free Wheeling Diode，ＦＷＤ）などのパワーデバイスにより構成されている。
【００１４】
なお、図示をわかりやすくするために、図１においては、一つの絶縁基板１２上に一つの半導体チップ１１のみを表示している。実際は、一つの絶縁基板１２のおもて面側の導体層上に、ＩＧＢＴなどのスイッチングデバイスとＦＷＤを配置して、図２の等価回路に示すように接続している。
また、半導体チップ１１は、上記のような各種パワーデバイスであるが、シリコン基板上に形成したものでもよいし、ＳｉＣ基板上に形成したものでもよい。
【００１５】
絶縁基板１２は、伝熱性の良いアルミナ等のセラミックスを主成分とする絶縁板と導体層で構成され、絶縁板１２ａの表裏面には導体層を構成する銅箔１５ａ、１５ｂが貼り付けられている。絶縁基板１２のおもて面側の導体層（銅箔１５ａ）には、導体層上に配置された複数のパワーデバイスの間を接続するための所定の回路パターンが形成されている。そして、絶縁基板１２のおもて面側の銅箔１５ａには、銅板１６を介して半導体チップ１１が第１の電気的接合材としての第１のはんだ１７を介して電気的に接続されている。銅箔１５ａ、１５ｂの代わりに、銅板１６、２３をセラミックス板１２ａの表裏面に接合して絶縁基板１２としてもよい。
【００１６】
図２に示す等価回路図から分かるように、絶縁基板１２の銅箔１５ａおよび銅板１６には、スイッチングデバイス（以下、単にトランジスタという）Ｑ１とＦＷＤ（以下、ダイオードという）Ｄ１の逆並列接続回路が形成されている。
ここで、絶縁基板１２上に配置される半導体チップ（パワーデバイス）１１は、図２に示すトランジスタとダイオードの逆並列回路を等価的に構成すればよいので、トランジスタとダイオードは、どちらかあるいは双方が同定格の複数個の半導体チップを搭載するようにしてもよい。
【００１７】
図１では、絶縁基板１２の銅箔１５ａ上で、トランジスタＱ１を構成する半導体チップ１１と、その背後にダイオードＤ１を構成する半導体チップ（図示せず）とが前後方向に配置された状態を示している。すなわち、トランジスタＱ１とダイオードＤ１は、絶縁基板１２上の銅箔１５ａとプリント基板１４とによって、逆並列に接続されている。そして、半導体チップ１１は、上面に所定距離離間して配置されたプリント基板１４に形成（固定）されたポスト電極１８に電気的接合部材としてのはんだ１９を介して電気的に接続されている。
【００１８】
ここで、プリント基板１４には、一方の面となる裏面に複数のポスト電極１８が下方に延長して配設され、他方の面となる表面に外部接続端子となるゲート端子２０が形成されている。
なお、図１のように半導体チップ１１を絶縁基板１２の銅箔１５ａ上で前後方向に配置せずに、左右方向に並べて配置することもできる。
【００１９】
ここでは、一方の半導体チップ１１の下面にはトランジスタＱ１のコレクタ電極が形成され、銅板１６を介してパワー半導体モジュール１０の外部入力用端子（コレクタ端子Ｃ）を構成する接続端子としてのピン状導電体（ピン端子）２１に接続されている。また、半導体チップ１１のおもて面には、トランジスタＱ１のエミッタ電極及びゲート電極が形成され、それぞれポスト電極１８を介してプリント基板１４に接続される。このうちトランジスタＱ１のエミッタ電極は、プリント基板１４を介してピン状導電体（ピン端子）２２と接続されている。
【００２０】
また、絶縁基板１２の裏面側の銅箔１５ｂには、図１に示すように、放熱部材となる方形板状の銅板２３が連結され、銅板２３の下面がパワー半導体モジュール１０の底面と面一か底面より僅かに突出している。
パワー半導体モジュール１０の各構成要素は、例えば熱硬化性樹脂のエポキシ樹脂材料による樹脂封止材２４よってモールド成型され、保護される。その結果、パワー半導体モジュール１０の外形は、全体として平面視で矩形形状をなす直方体状のモールド成型体２５として形成されている。
【００２１】
ところで、図１に示す１ｉｎ１タイプのパワー半導体モジュール１０における半導体チップ１１とプリント基板１４に形成したポスト電極１８とが第２の電気的接合材としての第２のはんだ１９によって電気的に接合されている。
この場合、前述した従来例で説明したように、第２のはんだ１９の量が多すぎる場合には、図３に示すように、第２のはんだ１９が毛管現象によってポスト電極１８を這い上がり、極端な場合、ポスト電極１８が第２のはんだ１９でほとんど覆われてしまう。
【００２２】
一般的にポスト電極１８は銅からなり線膨張係数が１６．５×１０−６（１／℃）であり、第２のはんだ１９は種類により異なるが２２．０〜２４．０×１０−６（１／℃）程度であり、両者に線膨張力係数差を生じている。
その結果、半導体チップ１１が通電により発熱したり周囲の温度が上がったりした際に、第２のはんだ１９とポスト電極１８との線膨張係数差により、ポスト電極１８には上下に引っ張られる方向に力が働く。
【００２３】
ポスト電極１８に働く力は、ポスト電極１８の長さＬｐ（図３参照）が長く第２のはんだ１９の量が多いほど、相対的に大きくなる。その結果、半導体チップ１１に働く力も大きくなる。
このため、本発明者等は、種々のシミュレーションを行って半導体チップ１１に与える影響度を調べた。このシミュレーションの結果、半導体チップ１１の下側すなわち絶縁基板１２と接合する第１のはんだ１７の厚みを調整することにより、ポスト電極１８と第２のはんだ１９との線膨張係数差によって半導体チップ１１に働く力を抑制することができることを見出した。
【００２４】
すなわち、図５に示す半導体チップ１１と絶縁基板１２との間の第１のはんだ１７の厚さｔｓを厚くすると半導体チップ１１に力が働いた際に、第１のはんだ１７の変形量が増え、半導体チップ１１が変形し易くなる。その結果、図４に示すように、第１のはんだ１７の厚さｔｓを０．３ｍｍとしたときの半導体チップ１１に働く力を１００％としたときに、第１のはんだ１７の厚さｔｓが０．３ｍｍから薄くなるにしたがって半導体チップ１１に働く力が増加し、０．０５ｍｍに達すると、半導体チップ１１に働く力は厚さＬｓが０．３ｍｍのときの約４５％程度増加することが分かった。
【００２５】
また、はんだ変形量とはんだ厚さｔｓ及び第１のはんだヤング率Ｅとの関係は、下式のようになり、はんだ変形量は「はんだ厚さｔｓ／はんだヤング率Ｅ」に応じて変化する。
はんだ変形量Δｔ≒はんだひずみε×はんだ厚さｔｓ
≒はんだ部応力σ／はんだヤング率Ｅ×はんだ厚さｔｓ
≒半田部応力σ×（はんだ厚さｔｓ／はんだヤング率Ｅ）
【００２６】
「はんだ厚さｔｓ／はんだヤング率Ｅ」と、半導体チップ１１の発熱有無を繰り返す信頼性試験（パワーサイクル試験）結果との相関を図６に示す。
はんだ厚さｔｓが厚いほど、またはんだヤング率Ｅが小さなほど、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値は大きくなる。その結果、はんだ変形量が増え、半導体チップ１１に働く力が低減し、図６から明らかなように、信頼性試験（パワーサイクル試験）の繰り返し回数は増えていき、およそ４．５×１０−５ｍｍ３／ｋｇｆ以上で目標値以上となる。また、現実的なはんだ厚さｔｓから「はんだ厚さｔｓ／はんだヤング率Ｅ」の上限値は２１．６×１０−５ｍｍ３／ｋｇｆとなる。
【００２７】
したがって、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ未満では信頼試験の繰り返し回数が目標値（１００％）に達することがなく、信頼性を確保できないが、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ〜上限値２１．６×１０−５ｍｍ３／ｋｇｆの範囲で信頼性試験の繰り返し回数を目標値を上回りながら現実的な第１のはんだ厚さｔｓを確保することができ、ポスト電極１８と第２のはんだとの線膨張係数差によって半導体チップ１１へ働く力を十分に抑制することができる。
【００２８】
次に、本発明の第２の実施形態について図７を伴って説明する。
この第２の実施形態では、本発明を２ｉｎ１タイプのパワー半導体モジュールに適用したものである。
２ｉｎ１タイプのパワー半導体モジュール３０は、１つのパワー半導体モジュール内に２つのパワーデバイスを内装したものである。
【００２９】
この２ｉｎ１タイプのパワー半導体モジュール３０は、図７に示すように、前述した第１図の半導体回路１３に相当する２組の半導体回路３３Ａ及び３３Ｂが設けられている。これら半導体回路３３Ａ及び３３Ｂのそれぞれは、半導体回路１３と同様に、絶縁基板３２Ａ，３２Ｂの表裏に銅箔３５ａ，３５ｂを貼着し、これら銅箔３５ａ，３５ｂ上に銅板３６Ａ，３６Ｂ及び４５Ａ，４５Ｂが連結され、銅板３６Ａ，３６Ｂ上に半導体チップ３１Ａ，３１Ｂがはんだ３７Ａ，３７Ｂを介して電気的に接続されている。また、半導体チップ３１Ａ，３１Ｂの表面側には、プリント基板３４の裏面に形成した棒状のポスト電極３８Ａ，３８Ｂが電気的接合部材としてのはんだ３９Ａ，３９Ｂを介して電気的に接合されている。絶縁基板３２Ａは、絶縁板３２Ａａの表裏面に銅箔３５ａ、３５ｂが貼り付けられている。絶縁基板３２Ｂは、絶縁板３２Ｂａの表裏面に銅箔３５ａ、３５ｂが貼り付けられている。
【００３０】
そして、半導体チップ３１Ａ，３１Ｂが絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor，ＩＧＢＴ）またはパワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やフリー・ホイーリング・ダイオード（Free Wheeling Diode，ＦＷＤ）など のパワーデバイスにより構成されている。
なお、図示をわかりやすくするために、図７においては、一つの絶縁基板３２Ａ、３２Ｂ上に一つの半導体チップ３１Ａ、３１Ｂのみを表示している。実際は、一つの絶縁基板３２Ａ、３２Ｂのおもて面側の導体層上に、ＩＧＢＴなどのスイッチングデバイスとＦＷＤを配置して、図８の等価回路に示すように接続している。
【００３１】
また、これらの半導体チップ３１Ａ，３１Ｂは、上記のような各種パワーデバイスであるが、シリコン基板上に形成したものでもよいし、ＳｉＣ基板上に形成したものでもよい。
絶縁基板３２Ａのおもて面側の導体層（銅箔３５ａおよび銅板３６Ａ）には、導体層上に配置された複数のパワーデバイスの間を接続するための所定の回路パターンが形成されている。同様に、絶縁基板３２Ｂのおもて面側の銅箔３５ａおよび銅板３６Ｂにも、導体層上に配置された複数のパワーデバイスの間を接続するための所定の回路パターンが形成されている。
【００３２】
図８に示す等価回路図から分かるように、絶縁基板３２Ａ、３２Ｂの銅箔３５ａには、スイッチングデバイス（以下、単にトランジスタという）Ｑ１とＦＷＤ（以下、ダイオードという）Ｄ１の逆並列接続回路と、トランジスタＱ２とダイオードＤ２との逆並列回路とが、直列に接続されている。
ここで、一つの絶縁基板３２Ａ、３２Ｂ上に配置される半導体チップ（パワーデバイス）は、図８に示すトランジスタとダイオードの逆並列回路を等価的に構成すればよいので、トランジスタとダイオードは、どちらかあるいは双方が同定格の複数個の半導体チップを搭載するようにしてもよい。
【００３３】
図７（ｂ）では、絶縁基板３２Ｂの銅箔３５ａ上で、トランジスタＱ１を構成する半導体チップ３１Ｂと、その背後にダイオードＤ１を構成する半導体チップ（図示せず）とが前後方向に配置された状態を示している。同様に、絶縁基板３２Ａの銅箔３５ａ上では、トランジスタＱ２を構成する半導体チップ３１Ａと、その背後にダイオードＤ２を構成する半導体チップ（図示せず）とが、前後方向に配置されている。すなわち、トランジスタＱ１とダイオードＤ１、トランジスタＱ２とダイオードＤ２は、絶縁基板３２Ｂ、３２Ａ上の銅箔３５ａとプリント基板３４とによって、それぞれ逆並列に接続されている。そして、一対のトランジスタＱ１、Ｑ２とダイオードＤ１、Ｄ２とからなる２組の逆並列回路は、さらに上面に配置されたプリント基板３４とその下面に形成された棒状のポスト電極３８Ａ、３８Ｂを介して直列に接続される。
【００３４】
なお、図７のように２つの半導体チップ３１Ａを絶縁基板３２Ａの銅箔３５ａ上で前後方向に配置せずに、左右方向に並べて配置することもできる。また、半導体チップ３１Ｂについても、同様に左右方向に並べて配置することもできる。
ここでは、一方の半導体チップ３１Ｂの下面にはトランジスタＱ１のコレクタ電極が形成され、銅板３６Ｂを介してパワー半導体モジュール３０の外部入力用端子（コレクタ端子Ｃ１）を構成する接続端子としてのピン状導電体（ピン端子）４０に接続されている。他方の半導体チップ３１Ａの裏面に形成されたトランジスタＱ２のコレクタ電極も、銅板３６Ａを介して外部出力用端子（コレクタ兼エミッタ端子Ｃ２／Ｅ１）を構成する接続端子としてのピン状導電体（ピン端子）４１に接続されている。なお、プリント基板３４とピン状導電体（ピン端子）４１は電気的には接続されていない。
【００３５】
また、半導体チップ３１Ｂ、３１Ａのおもて面には、トランジスタＱ１，Ｑ２のエミッタ電極及びゲート電極が形成され、それぞれボスト電極３８Ｂ、３８Ａを介してプリント基板３４に接続される。このうちトランジスタＱ１のエミッタ電極は、プリント基板３４を介して図示していないポスト電極により銅板３６Ａに接続され、外部出力用端子（コレクタ兼エミッタ端子Ｃ２／Ｅ１）に接続される。トランジスタＱ２のエミッタ電極はプリント基板３４を介してポスト電極により銅板３６Ｃに接続され、外部入力用端子（エミッタ端子Ｅ２）を構成する接続端子としてのピン状導電体（ピン端子）４２に接続されている。
【００３６】
これらのピン状導電体４０〜４２は、図７（ａ）に示すように平面から見てパワー半導体モジュール３０の幅方向の中心線に対して対称の位置に２本ずつ形成されている。また、パワー半導体モジュール３０はピン状導電体４０の長手方向外側に片側２本ずつ計４本のピン状導電体（ピン端子）４３ａ，４３ｂ及び４４ａ，４４ｂをさらに有している。これらのピン状導電体４３ａ，４４ｂはプリント基板３４に接続されて、ハーフブリッジ回路のトランジスタＱ１とＱ２のゲート電極にゲート制御信号を供給するゲート端子Ｇ１、Ｇ２を構成している。また、残りの２本のピン状導電体４４ａ，４３ｂはトランジスタＱ１，Ｑ２のエミッタ信号を供給するエミッタ信号端子ｅ１，ｅ２を構成している。
【００３７】
また、絶縁基板３２Ａ，３２Ｂの裏面側の銅箔３５ｂには、図７（ｂ）に示すように、放熱部材となる方形板状の銅板４５Ａ，４５Ｂが連結され、パワー半導体モジュール３０の底面と面一か底面より僅かに突出している。
パワー半導体モジュール３０の各構成要素は、例えば熱硬化性樹脂のエポキシ樹脂材料による樹脂封止材４６によってモールド成型され、保護される。その結果、パワー半導体モジュール３０の外形は、全体として平面視で矩形形状をなす直方体状のモールド成型体４７として形成されている。
【００３８】
この第２の実施形態でも、図７に示す２ｉｎ１タイプのパワー半導体モジュール３０における半導体チップ３１Ａ，３１Ｂと絶縁基板３２Ａ，３２Ｂとが第１の電気的接合材としての第１のはんだ３７Ａ，３７Ｂによって電気的に接合され、半導体チップ３１Ａ，３１Ｂとプリント基板３４に形成したポスト電極３８Ａ，３８Ｂとが第２の電気的接合部材としての第２のはんだ３９Ａ，３９Ｂによって電気的に接合されている。
【００３９】
この場合、前述した第１の実施形態で説明したように、第２のはんだ３９Ａ，３９Ｂの量が大過ぎる場合には、前述した図３に示すように、第２のはんだ３９Ａ，３９Ｂが毛管現象によって第２のはんだ３９Ａ，３９Ｂがポスト電極３８Ａ，３８Ｂを這い上がり、極端な場合、ポスト電極３８Ａ，３８Ｂが第２のはんだ３９Ａ，３９Ｂでほとんど覆われてしまう。
【００４０】
前述したように、ポスト電極３８Ａ，３８Ｂは銅からなり線膨張係数が１６．５×１０−６（１／℃）であり、はんだ２１２は種類により異なるが２２．０〜２４．０×１０−６（１／℃）程度であり、両者に線膨張力係数差を生じている。
その結果、半導体チップ３１Ａ，３１Ｂが通電により発熱したり周囲の温度が上がったりした際に、第２のはんだ３９Ａ，３９Ｂとポスト電極３８Ａ，３８Ｂとの線膨張係数差により、ポスト電極３８Ａ，３８Ｂには上下に引っ張られる方向に力が働く。
【００４１】
ポスト電極３８Ａ，３８Ｂに働く力は、ポスト電極３８Ａ，３８Ｂの長さＬｐが長く第１のはんだ３９Ａ，３９Ｂの量が多いほど、相対的に大きくなる。その結果、半導体チップ３１Ａ，３１Ｂに働く力も大きくなる。
この第２の実施形態においても、前述した第１の実施形態と同様に、半導体チップ１１の下側すなわち絶縁基板１２と接合する第１のはんだ１７の厚みを調整することにより、ポスト電極１８と第２のはんだ１９との線膨張係数差によって半導体チップ１１に働く力を抑制することができることを見出した。
【００４２】
すなわち、前述した図５に示す半導体チップ１１と絶縁基板１２との間の第１のはんだ１７の厚さｔｓを厚くすると半導体チップ１１に力が働いた際に、第１のはんだ１７の変形量が増え、半導体チップ１１が変形し易くなる。その結果、前述した図４に示すように、第１のはんだ１７の厚さｔｓを０．３ｍｍとしたときの半導体チップ１１に働く力を１００％としたときに、第１のはんだ１７の厚さｔｓが０．３ｍｍから薄くなるにしたがって半導体チップ１１に働く力が増加し、０．０５ｍｍに達すると、半導体チップ１１に働く力は厚さＬｓが０．３ｍｍのときの約４５％程度増加することが分かった。
【００４３】
また、はんだ変形量とはんだ厚さｔｓ及び第１のはんだヤング率Ｅとの関係は、下式のようになり、はんだ変形量は「はんだ厚さｔｓ／はんだヤング率Ｅ」に応じて変化する。
はんだ変形量Δｔ≒はんだひずみε×はんだ厚さｔｓ
≒はんだ部応力σ／はんだヤング率Ｅ×はんだ厚さｔｓ
≒半田部応力σ×（はんだ厚さｔｓ／はんだヤング率Ｅ）
【００４４】
「はんだ厚さｔｓ／はんだヤング率Ｅ」と、半導体チップ１１の発熱有無を繰り返す信頼性試験（パワーサイクル試験）結果との相関は前述した図６に示すようになる。
この図６から明らかなように、第２の実施形態でも、はんだ厚さｔｓが厚いほど、またはんだヤング率Ｅが小さなほど、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値は大きくなる。その結果、はんだ変形量が増え、半導体チップ１１に働く力が低減し、信頼性試験（パワーサイクル試験）の繰り返し回数は増えていき、およそ４．５×１０−５ｍｍ３／ｋｇｆ以上で目標値以上となる。また、現実的なはんだ厚さｔｓから「はんだ厚さｔｓ／はんだヤング率Ｅ」の上限値は２１．６×１０−５ｍｍ３／ｋｇｆとなる。
【００４５】
したがって、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ未満では信頼試験の繰り返し回数が目標値（１００％）に達することがなく、信頼性を確保できないが、「はんだ厚さｔｓ／はんだヤング率Ｅ」の値が４．５×１０−５ｍｍ３／ｋｇｆ〜上限値２１．６×１０−５ｍｍ３／ｋｇｆの範囲で信頼性試験の繰り返し回数を目標値を上回りながら現実的な第１のはんだ厚さｔｓを確保することができ、ポスト電極１８と第２のはんだとの線膨張係数差によって半導体チップ１１へ働く力を十分に抑制することができる。このため、半導体チップ３１Ａ，３１Ｂの損傷を確実に防止することができ、パワー半導体モジュール３０の信頼性を向上させることができる。
【００４６】
なお、上記第１及び第２の実施形態では、半導体チップ１１及び３１Ａ，３１Ｂを搭載した絶縁基板１２及び３２Ａ，３２Ｂ、プリント基板１４及び３４を樹脂封止材２４及び４６でモールド成型する場合について説明した。しかしながら、本発明は、上記構成に限定されるものではなく、図９に示すように、前述した第１の実施形態において、金属性の放熱ベース５１上にパワー半導体素子を内蔵した半導体チップ１１を搭載した絶縁基板１２を配置し、半導体チップ１１と絶縁基板１２とを第１のはんだ１７で電気的に接合するとともに、半導体チップ１１とプリント基板１４に形成したポスト電極１８とを第２のはんだ１９によって電気的に接合した状態で、外囲樹脂ケース５２で覆い、この外囲樹脂ケース５２内にゲル状絶縁封止材５３を充填するようにしたパワー半導体モジュール５４にも本発明を適用することができる。前述した第２の実施形態においても上記と同様に放熱電極５１、外囲樹脂ケース５２、ゲル状絶縁封止材５３を使用してパワー半導体モジュールを構成することができる。
【００４７】
また、上記第１及び第２の実施形態においては、ポスト電極１８及び３８Ａ，３８Ｂと半導体チップ１１及び３１Ａ，３１Ｂの接合をはんだ１９及び３９Ａ，３９Ｂで行っている場合について説明したが、はんだ１９及び３９Ａ，３９Ｂの代わりに金属微粒子，導電性接着剤等の他の電気的接合部材を適用することができる。
【符号の説明】
【００４８】
１０…パワー半導体モジュール、１１…半導体チップ、１２…絶縁基板、１３…半導体回路、１４…プリント基板、１６…銅板、１７…はんだ、１８…ポスト電極、１９…はんだ、２０〜２２…ピン状導電体、２４…樹脂封止材、２５…モールド成型体、３０…パワー半導体モジュール、３１Ａ，３１Ｂ…半導体チップ、３２Ａ，３２Ｂ…絶縁基板、３３Ａ，３３Ｂ…半導体回路、３４…プリント基板、３６Ａ，３６Ｂ…銅板、３７…はんだ、３８Ａ，３８Ｂ…ポスト電極、３９Ａ，３９Ｂ…はんだ、４０〜４２、４３ａ〜４４ｂ…ピン状導電体、４６…樹脂封止材、４７…モールド成型体、５１…放熱ベース、５２…外囲樹脂ケース、５３…ゲル状絶縁封止材、５４…パワー半導体モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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