(57)【要約】【課題】被試験回路がカスコード接続されたＭＯＳトランジスタを含んでいても、各素子が破壊されるか否かを高精度で評価する。【解決手段】静電気から被試験回路を保護する静電気保護回路について評価する静電気保護回路評価装置において、カスコード構成階層化部４は、被試験回路の各デバイスのカスコード構成の組み合わせ情報に基づいて、静電気保護回路を含む被試験回路中の各デバイスのカスコード構成を認識して階層化して階層化被試験回路データを作成する。回路シミュレータ装置１は、静電気試験回路の静電気試験等価回路データと被試験回路のモデルデータとを用いて、階層化された階層化被試験回路データに対して回路シミュレーションを実行して波形データを生成し、当該波形データと、被試験回路の各デバイスの破壊耐量情報と、被試験回路のカスコード構成での各デバイスの破壊耐量情報とを用いて各デバイスの電圧チェック結果を生成する。【選択図】図１
2014206902.tif 000002
【特許請求の範囲】
【請求項１】
静電気から被試験回路を保護する静電気保護回路について評価する静電気保護回路評価装置において、
所定の被試験回路の各デバイスのカスコード構成の組み合わせ情報に基づいて、上記静電気保護回路を含む被試験回路中の各デバイスのカスコード構成を認識して階層化して階層化被試験回路データを作成する階層化手段と、
静電気試験回路の静電気試験等価回路データと被試験回路のモデルデータとを用いて、上記階層化された階層化被試験回路データに対して回路シミュレーションを実行して波形データを生成し、当該波形データと、上記被試験回路の各デバイスの破壊耐量情報と、上記被試験回路のカスコード構成での各デバイスの破壊耐量情報とを用いて、各デバイスの最大値及びその破壊耐量を含む各デバイスの電圧チェック結果を生成する回路シミュレーション手段とを備えたことを特徴とする静電気保護回路評価装置。
【請求項２】
上記生成された各デバイスの電圧チェック結果から、上記カスコード構成の組み合わせ情報と、上記階層化された被試験回路データとに基づいて、上記カスコード構成のデバイスに関する情報を削除することによりエラー補正を行うエラー補正手段をさらに備えたことを特徴とする請求項１記載の静電気保護回路評価装置。
【請求項３】
上記各デバイスの電圧チェック結果は、各デバイス毎に、各デバイスの電圧がドレイン−ソース間の破壊耐量以上である期間をさらに含むことを特徴とする請求項１又は２記載の静電気保護回路評価装置。
【請求項４】
静電気から被試験回路を保護する静電気保護回路について評価する静電気保護回路評価装置のための評価方法において、
上記静電気保護回路評価装置が、所定の被試験回路の各デバイスのカスコード構成の組み合わせ情報に基づいて、上記静電気保護回路を含む被試験回路中の各デバイスのカスコード構成を認識して階層化して階層化被試験回路データを作成するステップと、
上記静電気保護回路評価装置が、静電気試験回路の静電気試験等価回路データと被試験回路のモデルデータとを用いて、上記階層化された階層化被試験回路データに対して回路シミュレーションを実行して波形データを生成し、当該波形データと、上記被試験回路の各デバイスの破壊耐量情報と、上記被試験回路のカスコード構成での各デバイスの破壊耐量情報とを用いて、各デバイスの最大値及びその破壊耐量を含む各デバイスの電圧チェック結果を生成するステップとを含むことを特徴とする静電気保護回路評価装置のための評価方法。
【請求項５】
上記静電気保護回路評価装置が、上記生成された各デバイスの電圧チェック結果から、上記カスコード構成の組み合わせ情報と、上記階層化された被試験回路データとに基づいて、上記カスコード構成のデバイスに関する情報を削除することによりエラー補正を行うステップをさらに含むことを特徴とする請求項４記載の静電気保護回路評価装置のための評価方法。
【請求項６】
上記各デバイスの電圧チェック結果は、各デバイス毎に、各デバイスの電圧がドレイン−ソース間の破壊耐量以上である期間をさらに含むことを特徴とする請求項４又は５記載の静電気保護回路評価装置のための評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電子回路に設けられる静電気保護回路を評価する静電気保護回路評価装置及び方法に関する。
【背景技術】
【０００２】
静電気破壊は、人体などにおいて発生した静電気が電子回路の端子を介して電子回路内部に放電されたときに、電子回路内部に一時的に高電圧が印加され、電子回路内部のＭＯＳトランジスタなどのデバイスに印加される電圧がその破壊耐量を超えたときに発生する。このため、通常、電子回路の端子に接続される電子回路内部の入出力部には、回路を静電気破壊から守るための静電気保護回路が配置されている。
【０００３】
一般に、静電気保護回路は、ゲート接地ＮＭＯＳ電界効果トランジスタ（以下、ｇｇＮＭＯＳ（Ｇａｔｅ  Ｇｒｏｕｎｄｅｄ  ＮＭＯＳ）トランジスタという。）を備えて構成される。ｇｇＮＭＯＳトランジスタは、ＭＯＳトランジスタのスナップバック特性を利用し、印加されたサージ電流を基板に流す特徴を有する。ｇｇＮＭＯＳトランジスタは、例えば電子回路の入力端子と接地端子との間及び出力端子と接地端子との間に接続される。これにより、入力端子電圧及び出力端子電圧に静電気放電に伴う高電圧が印加されても、入力端子及び出力端子の電圧をｇｇＮＭＯＳトランジスタのブレークダウン電圧より低く抑えることができる。
【０００４】
しかしながら、上述した静電気保護回路が設けられていても、電子回路の静電気破壊は起こり得る。例えば、ｇｇＮＭＯＳトランジスタの寄生バイポーラトランジスタによってチャネルパスが形成され、これにより想定外の素子（デバイス）に高電圧が印加されて破壊に至ることがある。このような破壊は、通常、電子回路の経験的なレイアウト作成ルールを準備し、電子回路のレイアウトパターンがレイアウト作成ルールに違反していないかどうかをチェックすることで回避される。また、回路内素子の選択ミス又は電流パスの想定ミスのように静電気保護設計に誤りがあるとき、電子回路は破壊する。このような破壊は、市販の回路シミュレータ装置を用いて、電子回路内の各素子に当該素子の破壊耐量を超える電圧が印加されていないかどうかを簡易的にチェックすることで回避される。
【０００５】
回路シミュレータ装置は、静電気試験の環境をシミュレーション環境において実現し、回路シミュレーションを実行する。回路シミュレータ装置を用いる場合、各素子の端子間に印加される電圧が素子の破壊耐量より大きいか否かに基づいて、各素子が破壊されるか否かをチェックできる。このとき、ｇｇＮＭＯＳトランジスタのスナップバック特性は、回路シミュレータ装置が扱う通常のデバイスモデルでは実現できない。このため、回路シミュレータ装置でもスナップバック特性を実現するために、ｇｇＮＭＯＳトランジスタの等価回路を作成するか、あるいは、ｇｇＮＭＯＳトランジスタの機能記述モデルを作成して回路シミュレータ装置における静電気保護回路の動作精度を向上させる必要がある。例えば、特許文献１には、静電気放電保護回路の等価回路が記載されている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一般に、Ｎ個のＭＯＳトランジスタをカスコード接続すると、カスコード接続された回路全体のドレイン−ソース間の破壊耐量は１つのＭＯＳトランジスタの破壊耐量の約Ｎ倍になることが知られている。このため、回路シミュレータ装置から出力される各ＭＯＳトランジスタのドレイン−ソース間電圧が破壊耐量より大きいときでも、カスコード接続された回路全体のドレイン−ソース間電圧がその破壊耐量より小さいときは、破壊は起きない。このため、被試験回路がカスコード接続されたＭＯＳトランジスタを含むときは、回路シミュレータ装置から出力される各素子の端子間電圧と破壊耐量との間の比較結果の妥当性を判断するための解析を行う必要があった。特に、カスコード接続されたＭＯＳトランジスタが多いほど、無駄な工数が増加した。
【０００７】
本発明の目的は以上の問題点を解決し、被試験回路がカスコード接続されたＭＯＳトランジスタを含んでいても、各素子が破壊されるか否かを従来技術に比較して高い精度で評価できる静電気保護回路評価装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る静電気保護回路評価装置は、静電気から被試験回路を保護する静電気保護回路について評価する静電気保護回路評価装置において、
所定の被試験回路の各デバイスのカスコード構成の組み合わせ情報に基づいて、上記静電気保護回路を含む被試験回路中の各デバイスのカスコード構成を認識して階層化して階層化被試験回路データを作成する階層化手段と、
静電気試験回路の静電気試験等価回路データと被試験回路のモデルデータとを用いて、上記階層化された階層化被試験回路データに対して回路シミュレーションを実行して波形データを生成し、当該波形データと、上記被試験回路の各デバイスの破壊耐量情報と、上記被試験回路のカスコード構成での各デバイスの破壊耐量情報とを用いて、各デバイスの最大値及びその破壊耐量を含む各デバイスの電圧チェック結果を生成する回路シミュレーション手段とを備えたことを特徴とする。
【発明の効果】
【０００９】
従って、本発明によれば、被試験回路がカスコード接続されたＭＯＳトランジスタを含んでいても、各素子が破壊されるか否かを従来技術に比較して高い精度で評価できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る静電気保護回路評価装置１００の構成を示すブロック図である。
【図２】図１の静電気保護回路評価装置１００によって実行される静電気保護回路評価処理を示すフローチャートである。
【図３】図１の被試験回路データ２に対応する被試験回路の一例を示す回路図である。
【図４】図３のＮＭＯＳトランジスタＮ１のスナップバック特性を示すグラフである。
【図５】図１のカスコード組合せリストデータ３の一例を示すテーブルである。
【図６】図３のカスコード接続回路ＣＣの構成を示す回路図である。
【図７】図３の被試験回路においてカスコード接続回路ＣＣをカスコードデバイスＣＤに階層化した後の回路図である。
【図８】図１のデバイス破壊耐量情報データ６の一例を示すテーブルである。
【図９】図１のカスコードデバイス破壊耐量情報データ８の一例を示すテーブルである。
【図１０】図１の回路シミュレータ装置１が図２のステップＳ２において回路シミュレーションを実行するときの階層化被試験回路データ５に対応する階層化被試験回路と、静電気試験等価回路データ７に対応する静電気試験等価回路との間の接続関係を示すブロック図である。
【図１１】図１の回路シミュレータ装置１が図３の被試験回路に対して図２の静電気保護回路評価処理を実行するときの階層化被試験回路の回路図である。
【図１２】（ａ）、（ｂ）及び（ｃ）は、図３の被試験回路に対して図２の静電気保護回路評価処理を実行したときに回路シミュレータ装置１から出力される波形データ１３に含まれる電圧Ｖａ，Ｖｂ及びＶｃの各波形データをそれぞれ示すグラフである。
【図１３】図３の被試験回路に対して図２の静電気保護回路評価処理を実行したときに回路シミュレータ装置１から出力される電圧チェック結果リストデータ１０の一例を示すテーブルである。
【図１４】（ａ）は、図３の被試験回路に対して図２の静電気保護回路評価処理を実行したときに回路シミュレータ装置１から出力される電圧チェック結果リストデータ１０の他の例を示すテーブルであり、（ｂ）は、図１のエラー補正部１１が図１４（ａ）の電圧チェック結果リストデータ１０から抽出したドレイン−ソース間のデータ２００を示すテーブルであり、（ｃ）は、図１のエラー補正部１１が図１４（ｂ）のデータ２００から抽出したカスコードデバイス内のデバイスのデータ２０１を示すテーブルであり、（ｄ）は、図１のエラー補正部１１が図１４（ａ）の電圧チェック結果リストデータ１０から図１４（ｃ）のデータ２０１を削除して生成した補正後電圧チェック結果リストデータ１２を示すテーブルである。
【図１５】比較例に係る静電気保護回路評価装置１００Ｐの構成を示すブロック図である。
【図１６】図１５の被試験回路データ２に対応する被試験回路の第１の例を示す回路図である。
【図１７】図１５の被試験回路データ２に対応する被試験回路の第２の例を示す回路図である。
【図１８】図１５の静電気保護回路評価装置１００Ｐから波形データ１３として出力される図１６の被試験回路のＰＭＯＳトランジスタＰ１のドレイン電圧Ｖ１と、図１７の被試験回路のＰＭＯＳトランジスタＰ１のドレイン電圧Ｖ２とを示すグラフである。
【図１９】ゲート接地トランジスタであるＮＭＯＳトランジスタＮ３及びＮ４の接続方法の一例を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の実施形態において、同様の構成要素については同一の符号を付している。
【００１２】
図１は、本発明の実施形態に係る静電気保護回路評価装置１００の構成を示すブロック図である。図１において、静電気保護回路評価装置１００は、回路シミュレーションのプログラムのソフトウェアを実行する回路シミュレータ装置１と、カスコード構成階層化部４と、エラー補正部１１と、記憶装置とを備えて構成される。ここで、カスコード構成階層化部４及びエラー補正部１１は、カスコード構成階層化部４及びエラー補正部１１の各機能に対応するソフトウェアのプログラムをそれぞれ実行するディジタル計算機などのＣＰＵで構成される。また、記憶装置は、被試験回路データ２と、カスコード組合せリストデータ３と、階層化被試験回路データ５と、デバイス破壊耐量情報データ６と、静電気試験等価回路データ７と、カスコードデバイス破壊耐量情報データ８とを含む。さらに、当該記憶装置は、デバイスモデルデータ９１及び保護回路機能モデルデータ９２を含むモデルデータ９と、電圧チェック結果リストデータ１０と、補正後電圧チェック結果リストデータ１２と、波形データ１３とを格納する。ここで、各データは同一の記憶装置に格納してもよいし、別々の記憶装置に格納してもよい。
【００１３】
図２は、図１の静電気保護回路評価装置１００によって実行される静電気保護回路評価処理を示すフローチャートである。図２のステップＳ１において、カスコード構成階層化部４はカスコード組合せリストデータ３に基づいて、被試験回路データ２に含まれるカスコード接続回路を検出し、被試験回路データ２を階層化被試験回路データ５に変換し回路シミュレータ装置１に出力する。
【００１４】
図３は、図１の被試験回路データ２に対応する被試験回路の一例を示す回路図である。図３の被試験回路は、接地端子Ｔ１と、入力端子Ｔ２と、ＮＭＯＳトランジスタＮ１と、３個のＮＭＯＳトランジスタＮ−Ａと、抵抗Ｒ１とを備えて構成される。ここで、ＮＭＯＳトランジスタＮ１はｇｇＮＭＯＳトランジスタであって、接地端子Ｔ１と入力端子Ｔ２との間に接続される。また、３個のＮＭＯＳトランジスタＮ−Ａは、接地端子Ｔ１と入力端子Ｔ２との間にカスコード接続され、カスコード接続回路ＣＣを構成する。さらに、抵抗Ｒ１は電源Ｖｄｄとカスコード接続回路ＣＣとの間に接続される。なお、以下、カスコード接続回路ＣＣをカスコードデバイスＣＤともいう。被試験回路データ２は、回路に含まれる素子の識別子及び端子の情報ならびに素子間の接続関係の情報を含む。
【００１５】
図４は、図３のＮＭＯＳトランジスタＮ１のスナップバック特性を示すグラフである。図４に示すように、ＮＭＯＳトランジスタＮ１のドレインに静電気放電に伴う正の電圧が印加されると、ドレイン電圧Ｖｄは上昇し、ブレークダウン電圧に達した後に急激に低下する。図３に示すように、ＮＭＯＳトランジスタＮ１を入力端子Ｔ２と接地端子Ｔ１との間に接続することにより、入力端子Ｔ２に静電気放電に伴う高電圧が印加されても、入力端子Ｔ２電圧をブレークダウン電圧より低く抑えることができる。
【００１６】
図５は、図１のカスコード組合せリストデータ３の一例を示すテーブルである。図５において、カスコード組合せリストデータ３は、カスコード接続されるＭＯＳトランジスタの組合せと、当該組合せに対して設定されるカスコードデバイス名との間の関係を示す。例えば、図５のカスコード組合せリストデータ３の１行目には、Ｎ−Ａという素子名を有する４個のＮＭＯＳトランジスタをカスコード接続してなるカスコード接続回路を、カスコードデバイスＮＡ４と定義することが示されている。また、図５のカスコード組合せリストデータ３の２行目には、Ｎ−Ａという素子名を有する３個のＮＭＯＳトランジスタをカスコード接続してなるカスコード接続回路を、カスコードデバイスＮＡ３と定義することが示されている。さらに、Ｎ−Ａという素子名を有するＮＭＯＳトランジスタと、Ｎ−Ｂという素子名を有するＰＭＯＳトランジスタとをカスコード接続してなるカスコード接続回路を、カスコードデバイスＮＡＮＢと定義することが示されている。なお、カスコード組合せリストデータ３において、カスコードデバイス名と、カスコード接続されるＭＯＳトランジスタの組合せとは、素子数（段数）の降順にリストアップされている。
【００１７】
具体的には、図２のステップＳ１において、カスコード構成階層化部４は、カスコード組合せリストデータ３から、カスコード接続されるＭＯＳトランジスタの組合せを読み出し、読み出した組合せが被試験回路データ２に含まれるか否かを判断する。読み出した組合せが被試験回路データ２に含まれるとき、当該組合せからなるカスコード接続回路を、当該回路に対応するカスコードデバイス名に対応するカスコードデバイスに階層化し階層化後のカスコードデバイスの回路データを被試験回路データ２に追加する。ここで、カスコードデバイスの回路データは、カスコードデバイスの識別子及び端子の情報を含む。さらに、カスコード構成階層化部４は、上述した処理をカスコード組合せリストデータ３の最後のデータまで繰り返す。なお、カスコード構成階層化部４は、すでに検出されたカスコードデバイス内の素子を、カスコードデバイスの検出対象から除く。カスコード構成階層化部４は、最後に、検出されたカスコードデバイスの回路データを追加した被試験回路データ２を、階層化被試験回路データ５として回路シミュレータ装置１に出力する。
【００１８】
例えば、カスコード構成階層化部４は、図３の被試験回路において、図６のカスコード接続回路ＣＣが含まれることを検出する。そして、カスコード接続回路ＣＣに対応するカスコードデバイスＮＡ３の回路データを、被試験回路データ２に追加する。さらに、カスコード構成階層化部４は、カスコードデバイスＮＡ３を示すシンボルを作成する。具体的には、カスコードデバイスに含まれる素子の個数（段数）毎に、カスコードデバイスのシンボルのテンプレートデータをあらかじめ作成して記憶手段に格納しておけばよい。これにより、カスコード構成階層化部４は、記憶手段に格納されたテンプレートデータを参照して、検出されたカスコードデバイスのシンボルを作成できる。図７は、図３の被試験回路においてカスコード接続回路ＣＣをカスコードデバイスＣＤに階層化した後の回路図である。
【００１９】
なお、図３の被試験回路は、図５のカスコード組合せリストデータ３の３行目の２つのＮＭＯＳトランジスタＮ−ＡからなるカスコードデバイスＮＡ２を含む。しかし、上述したように、カスコード組合せリストデータ３において、カスコードデバイス名は素子数（段数）の降順にリストアップされている。また、カスコード構成階層化部４はすでに検出されたカスコードデバイス内の素子をカスコードデバイスの検出対象の素子から除くので、カスコードデバイスＮＡ２が誤って検出されることはない。
【００２０】
図２のステップＳ２で、回路シミュレータ装置１は静電気試験等価回路データ７と、デバイスモデルデータ９１及び保護回路機能モデルデータ９２を含む被試験回路のモデルデータ９とを用いて階層化被試験回路データ５に対して回路シミュレーションを実行する。これにより波形データ１３を生成する。さらに、回路シミュレータ装置１は、波形データ１３と、デバイス破壊耐量情報データ６と、カスコードデバイス破壊耐量情報データ８とを用いて、電圧チェック結果リストデータ１０を生成する。ここで、静電気試験等価回路データ７は、所定の高電圧パルスを発生して後段の回路に印加するための静電気試験回路の回路データである。また、デバイスモデルデータ９１は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタなどの個々の素子の特性を示す。さらに、保護回路機能モデルデータ９２は、ｇｇＮＭＯＳトランジスタを含む保護回路の特性を示す。
【００２１】
図８は、図１のデバイス破壊耐量情報データ６の一例を示すテーブルである。図８において、デバイス破壊耐量情報データ６は、各素子毎の素子名及びそのタイプを含む。また、デバイス破壊耐量情報データ６は、ゲート−ソース間の破壊耐量と、ゲート−ドレイン間の破壊耐量と、ゲート−バルク間の破壊耐量と、ドレイン−ソース間の破壊耐量と、ソース−バルク間の破壊耐量と、ドレイン−バルク間の破壊耐量との間の関係を含む。
【００２２】
また、図９は、図１のカスコードデバイス破壊耐量情報データ８の一例を示すテーブルである。図９に示すように、カスコードデバイス破壊耐量情報データ８は、カスコードデバイス名と、ドレイン−ソース間の破壊耐量との間の関係を含む。例えば、カスコードデバイスＮＡ３のドレイン−ソース間の破壊耐量は２０．５Ｖである。ここで、図８及び図９の各破壊耐量は、予め実験又はシミュレーションにより得られる。また、図８及び図９に示すように、カスコードデバイスのドレイン−ソース間の破壊耐量は、カスコードデバイスを構成する個々の素子のドレイン−ソース間の破壊耐量より大きい。
【００２３】
図１０は図１の回路シミュレータ装置１が図２のステップＳ２で回路シミュレーションを実行するときの階層化被試験回路データ５に対応する階層化被試験回路と、静電気試験等価回路データ７に対応する静電気試験等価回路との間の接続関係を示す。図１０において回路シミュレータ装置１は、入力される階層化被試験回路データ５に対応する階層化被試験回路に対して、静電気試験等価回路データ７に対応する静電気試験等価回路を接続した動作環境をシミュレーションにより実現する。これにより、被試験回路の所定の接続点における電圧の波形データ１３を生成する。
【００２４】
図１１は、図１の回路シミュレータ装置１が図３の被試験回路に対して図２の静電気保護回路評価処理を実行するときの階層化被試験回路の回路図である。図１１に示すように、全てのＮＭＯＳトランジスタＮ−Ａがオフ状態にされているとき、図２のステップＳ２において、各ＮＭＯＳトランジスタＮ−Ａのドレイン電圧Ｖａ，Ｖｂ，Ｖｃの各波形データを含む波形データ１３が出力される。図１２において、（ａ）、（ｂ）及び（ｃ）は、図３の被試験回路に対して図２の静電気保護回路評価処理を実行したときに回路シミュレータ装置１から出力される波形データ１３に含まれる電圧Ｖａ，Ｖｂ及びＶｃの各波形データをそれぞれ示すグラフである。ｇｇＮＭＯＳトランジスタであるＮＭＯＳトランジスタＮ１が設けられているので、図１２（ａ）に示すように、最上段のＮＭＯＳトランジスタＮ−Ａのドレイン電圧Ｖａは、最大でも１２Ｖ未満に抑えられている。また、その他のＮＭＯＳトランジスタＮ−Ａの各ドレイン電圧Ｖｂ及びＶｃは実質的に０Ｖである。従って、カスコードデバイスＣＤ全体のドレイン−ソース間の電圧（すなわち、最上段のＮＭＯＳトランジスタＮ−Ａのドレインと、最下段のＮＭＯＳトランジスタＮ−Ａのソースとの間の電圧）は、１２Ｖ未満である。
【００２５】
回路シミュレータ装置１は、デバイス破壊耐量情報データ６を参照して、電圧Ｖａの波形データをＮＭＯＳトランジスタＮ−Ａのドレイン−ソース間の破壊耐量と比較する。そして、電圧Ｖａがドレイン−ソース間の破壊耐量（図８の場合は８Ｖである。）以上であるとき、電圧Ｖａがドレイン−ソース間の破壊耐量以上である期間と、デバイス名と、その識別子（ＩＤ）と、電圧Ｖａの最大値と、電圧Ｖａの破壊耐量ＶＬとを含む電圧チェック結果リストデータ１０を生成する。ここで、電圧チェック結果リストデータ１０は、デバイス毎に少なくとも電圧Ｖａの最大値及び電圧Ｖａの破壊耐量ＶＬを含み、さらに、上記期間を含んでもよい。また、回路シミュレータ装置１は、電圧Ｖａと同様に、電圧ＶｂをＮＭＯＳトランジスタＮ−Ａのドレイン−ソース間の破壊耐量と比較する。電圧Ｖｂがドレイン−ソース間の破壊耐量以上であるとき、電圧Ｖａがドレイン−ソース間の破壊耐量以上である期間と、デバイス名及びその識別子（ＩＤ）と、電圧Ｖｂの最大値と、電圧Ｖｂの破壊耐量ＶＬとを含むデータをリストデータ１０に追加する。さらに、回路シミュレータ装置１は、電圧Ｖｃに対して、電圧Ｖａ及びＶｂと同様の処理を行う。
【００２６】
また、回路シミュレータ装置１は、カスコードデバイスＣＤ全体のドレイン−ソース間の電圧を、図９のカスコードデバイス破壊耐量情報データ８に含まれる破壊耐量（図９の場合は２０．５Ｖである）と比較する。カスコードデバイスＣＤ全体のドレイン−ソース間の電圧がドレイン−ソース間の破壊耐量以上のとき以下の動作を行う。すなわち、当該電圧がドレイン−ソース間の破壊耐量以上である期間と、デバイス名及びその識別子（ＩＤ）と、当該電圧の最大値と、破壊耐量ＶＬとを含むデータをリストデータ１０に追加する。なお、カスコードデバイス内の各素子のドレイン−ソース間電圧以外の電圧は、デバイス破壊耐量情報データ６（例えば、図８参照。）内の破壊耐量と比較される。
【００２７】
図１３は、図３の被試験回路に対して図２の静電気保護回路評価処理を実行したときに回路シミュレータ装置１から出力される電圧チェック結果リストデータ１０の一例を示すテーブルである。
【００２８】
図１３から明らかなように、電圧チェック結果リストデータ１０は、電圧がドレイン−ソース間の破壊耐量以上である期間と、デバイス名である素子名と、デバイスの識別子（ＩＤ）と、当該電圧の最大値と、当該電圧の破壊耐量ＶＬとを含む。図１３の例では、Ｘ０．Ｘ３．Ｍ１という識別子のＮＭＯＳトランジスタＮ−Ａのドレイン−ソース間において、１０３．７５ｎｓｅｃから１０４．０１ｎｓｅｃの間の破壊耐量である８Ｖを超えた電圧が印加され、最大で１１．４Ｖまで上昇したことを示している。デバイスの識別子（ＩＤ）とは、階層化被試験回路データ５に含まれる。また、当該識別子は図７の回路例ではカスコードデバイスＮＡ３の識別子がＸ０．Ｘ３、ＮＡ３デバイスの下階層にある図６の回路の電圧Ｖａの点と電圧Ｖｂの点間のデバイスの識別子はＸ０．Ｘ３．Ｍ１としてデータ５に格納されている。この識別子により、図１３の例の電圧チェック結果リストデータ１０が出力された際、破壊耐量がオーバーしている対象デバイスＸ０．Ｘ３．Ｍ１は、図６の回路の電圧Ｖａの点と電圧Ｖｂの点間のＭＯＳデバイスであることが認識できる。また、図１２の電圧波形と照らし合わせても、１０３．７５ｎｓｅｃから１０４．０１ｎｓｅｃの間、Ｘ０．Ｘ３．Ｍ１のドレイン−ソース間に、破壊耐量である８Ｖを超えた電圧が印加されていることの裏づけは取れる。
【００２９】
図１２の電圧波形では、図９のカスコードデバイス破壊耐量情報から、デバイスＮＡ３としてはドレイン−ソース間でその破壊耐量である２０．５Ｖを超えていないため、ＮＭＯＳトランジスタＮＡ３については図１３の結果リストデータにはレポートされていない。
【００３０】
図２に戻り参照すると、ステップＳ２に続くステップＳ３において、エラー補正部１１は、電圧チェック結果リストデータ１０に対して補正処理を実行し、補正後の電圧チェック結果リストデータ１２を生成する。エラー補正時では、エラー補正部１１は電圧チェック結果リストデータ１０のほか、カスコード組合せリストデータ３と階層化被試験回路データ５を読み込む。そして、破壊耐量オーバーとしてレポートされている項目がカスコード構成中のデバイスのドレイン−ソース間を対象にしているかどうかを判断する。さらに、カスコード構成中のデバイスのドレイン−ソース間を対象にしている場合、そのレポート内容を削減するという動作を実行する。エラー補正部１１は、当該補正処理を終了すると、その結果として補正後電圧チェック結果リストデータ１２を出力する。
【００３１】
ここで、エラー補正部１１の具体的な動作を、図３、図５〜図７及び図１３を用いて以下説明する。エラー補正部１１はまず図１３に示す電圧チェック結果リストデータ１０と、図５に示すカスコード組合せリストデータ３と、図７に示す階層化被試験回路データ５を読み込む。次に、エラー補正部１１は、読み込んだ図１３の電圧チェック結果リストデータ１０を用いて、破壊耐量オーバーとしてレポートされている全ての項目につき、その対象がドレイン−ソース間を対象にしているもののみに絞り込む。図１３の例では、レポートされているのは１項目だけであるが、ドレイン−ソース間を対象にしているものであるため、絞り込んだ結果としても図１３のレポート内容が引き続き対象となっている。さらに、エラー補正部１１は、上記絞り込んだ項目から、さらにカスコード構成中のデバイスが対象となっているもののみに絞り込む。図１３の例では、対象デバイスＸ０．Ｘ３．Ｍ１は、識別子がＸ０．Ｘ３のデバイスの下階層のデバイスであることが分かり、読み込んだ図７の階層化被試験回路データ５から、識別子がＸ０．Ｘ３のデバイスは、ＮＡ３という名前のデバイスであることが分かる。さらに、読み込んだ図５に示すカスコード組合せリストデータ３から、ＮＡ３という名前のデバイスは、カスコード構成のデバイスであることが分かり、すなわち図１３での対象デバイスＸ０．Ｘ３．Ｍ１は、カスコード構成中のデバイスであることが分かる。図１３の例ではレポートされているのは１項目だけであるが、このように絞り込まれた結果、カスコード構成中のデバイスのドレイン−ソース間を対象にした項目であることが分かり、エラー補正部１１は、その項目を削除する動作を行う。
【００３２】
このように、図３、図５〜図７及び図１３のデータをもとにすれば、エラー補正部１１は補正後電圧チェック結果リストデータ１２として、レポート項目のない空の内容を出力し、図１３に示す補正前電圧チェック結果リストデータ１０については削除する。つまり、図３及び図５〜図７の例では、図９に示すようなカスコードデバイス破壊耐量情報データ８のもとでは、本来、静電気破壊が起こらないデータであり、図１３に示す電圧チェック結果リストデータ１０がなくなることで正しくなる。このことは、当該実施形態によれば、図３の比較例に示した問題点を解決することできるという特有の効果を有している。
【００３３】
さらに、その他の例について以下に説明する。
【００３４】
その他の例として、例えば電圧チェック結果リストデータ１０の例が図１４（ａ）である場合、エラー補正部１１は、まず、図１４（ａ）のレポート項目を、図１４（ｂ）に示すドレイン−ソース間を対象にしているもののみに絞り込む。この例では、階層化被試験回路データ５の読み込み、及びカスコード組合せリストデータ３の読み込みプロセスの説明を省略する。この時点では、エラー補正部１１はカスコード構成の識別子を既に認識しており、デバイスＮＡ３の識別子がＸ０．Ｘ４．Ｘ２とＸ０．Ｘ５．Ｘ１であったとする。ここで、さらに、エラー補正部１１は図１４（ｂ）のレポート項目から、図１４（ｃ）に示すカスコード構成中のデバイスを対象にしているもののみに絞り込む。
【００３５】
最終的に、エラー補正部１１は、図１４（ａ）の項目から図１４（ｃ）の項目を削除したものを、図１４（ｄ）に示す補正後電圧チェック結果リストデータ１２として出力する。これは、すなわち、図１４（ａ）の中に含まれる正しくないレポート項目のみを削除し、レポート内容を補正したことを意味する。すなわち、Ｘ０．Ｘ４．Ｘ２．Ｍ１のドレイン−ソース間の最大電圧１３．８Ｖについては、カスコード構成であったため、カスコード構成としての破壊耐量よりは下回っており、本来レポートされる項目でなかったことを示す。
【００３６】
Ｘ０．Ｘ５．Ｘ１．Ｍ１のドレイン−ソース間に関するレポート項目も、その上位階層であるＸ０．Ｘ５．Ｘ１の識別子のカスコード構成デバイスＮＡ３が別途正しいレポート項目として結果出力されているため、本来レポートされる項目でなかったことを示す。
【００３７】
本実施形態によれば、静電気保護回路を含む被試験回路中のカスコード構成を認識してカスコード構成階層化部４は、カスコード組合せリストデータ３に基づいて、被試験回路中のカスコード構成を階層化して階層化被試験回路データ５を作成する。従って、カスコード構成全体で一つのデバイスのように扱うことができる。また、カスコード構成での破壊耐量情報データ６と併せてシミュレーションすることで、回路シミュレーション時にカスコード構成全体としての電圧チェックが可能となる。これにより、本発明によれば、被試験回路がカスコード接続されたＭＯＳトランジスタを含んでいても、各素子が破壊されるか否かを従来技術に比較して高い精度で評価できる。
【００３８】
また、エラー補正部１１は、カスコード組合せリストデータ３に基づいて、回路シミュレータ装置１からの電圧チェック結果リストデータ１０からカスコード構成内のデバイスのドレイン−ソース間に関するエラーレポート情報を削除する。従って、被試験回路内にカスコード構成を含む場合、静電気保護回路による耐圧効果の検証結果を正しい内容に修正できる。
【符号の説明】
【００３９】
１…回路シミュレータ装置、
２…被試験回路データ、
３…カスコード組合せリストデータ、
４…カスコード構成階層化部、
５…階層化被試験回路データ、
６…デバイス破壊耐量情報データ、
７…静電気試験等価回路データ、
８…カスコードデバイス破壊耐量情報データ、
９…モデルデータ、
１０…電圧チェック結果リストデータ、
１１…エラー補正部、
１２…補正後電圧チェック結果リストデータ、
１３…波形データ、
９１…デバイスモデルデータ、
９２…保護回路機能モデルデータ、
１００…静電気保護回路評価装置、
ＣＣ，ＣＤ…カスコード接続回路、
Ｇ１，Ｇ２，Ｇ３…ゲート端子、
Ｎ１，Ｎ−Ａ，Ｎ−Ｂ…ＮＭＯＳトランジスタ、
Ｐ−Ａ…ＰＭＯＳトランジスタ、
Ｒ１…抵抗、
Ｔ１…接地端子、
Ｔ２…入力端子。
【先行技術文献】
【特許文献】
【００４０】
【特許文献１】特開２００６−４９８１８号公報
【特許文献２】特開２００９−１３００５２号公報
【図１】
2014206902.tif 000003
【図２】
2014206902.tif 000004
【図３】
2014206902.tif 000005
【図４】
2014206902.tif 000006
【図５】
2014206902.tif 000007
【図６】
2014206902.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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