(57)【要約】      （修正有）【課題】半導体装置におけるヒューズ素子に対するＥＳＤ保護回路を実現する。【解決手段】ヒューズ素子10に対するＥＳＤ保護回路100は、第１トランジスタ110、ダイオード120、及び第１トランジスタをＯＮ／ＯＦＦ制御する制御回路130を備えている。第１トランジスタ110のソース及びドレインは、グランド端子ＴＧ及びヒューズ切断端子ＴＦにそれぞれ接続されている。ダイオード120のカソード及びアノードは、ヒューズ切断端子ＴＦ及び第１ノードＮ１にそれぞれ接続されている。制御回路130は、ヒューズ切断端子ＴＦへのＥＳＤサージの印加に伴う第１ノードＮ１の電圧上昇に応答して第１トランジスタ110をＯＮし、それ以外の場合に第１トランジスタ110をＯＦＦするように構成されている。【選択図】図１
2014204602.tif 000002
【特許請求の範囲】
【請求項１】
ヒューズ素子と、
前記ヒューズ素子に接続され、電源電圧よりも高いヒューズ切断電圧が入力されるヒューズ切断端子と、
ソースがグランド端子に接続され、ドレインが前記ヒューズ切断端子に接続された第１トランジスタと、
前記第１トランジスタをＯＮ／ＯＦＦ制御する制御回路と、
前記ヒューズ切断端子にカソードが接続され、第１ノードにアノードが接続されたダイオードと
を備え、
前記制御回路は、前記ヒューズ切断端子へのＥＳＤサージの印加に伴う前記第１ノードの電圧上昇に応答して前記第１トランジスタをＯＮし、それ以外の場合に前記第１トランジスタをＯＦＦするように構成されている
半導体装置。
【請求項２】
ヒューズ素子と、
前記ヒューズ素子に接続され、電源電圧よりも高いヒューズ切断電圧が入力されるヒューズ切断端子と、
ソースがグランド端子に接続され、ドレインが前記ヒューズ切断端子に接続された第１トランジスタと、
前記第１トランジスタをＯＮ／ＯＦＦ制御する制御回路と、
前記ヒューズ切断端子にカソードが接続され、第１ノードにアノードが接続されたダイオードと
を備え、
前記制御回路は、
ゲートが入力ノードに接続され、ソースが前記第１ノードに接続され、ドレインが出力ノードに接続されたＰＭＯＳトランジスタと、
ゲートが前記入力ノードに接続され、ソースが前記グランド端子に接続され、ドレインが前記出力ノードに接続されたＮＭＯＳトランジスタと、
前記第１ノードと前記入力ノードとの間に介在する遅延回路と
を備え、
前記出力ノードが前記第１トランジスタのゲートに接続されている
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
更に、
前記電源電圧が入力される電源端子と、
前記電源端子に接続された電源保護回路と
を備え、
前記第１ノードは前記電源端子に接続されている
半導体装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の半導体装置であって、
更に、
前記ヒューズ素子と前記ヒューズ切断端子との間に介在する遅延回路を
備える
半導体装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の半導体装置であって、
更に、
前記第１トランジスタの前記ドレインとゲートとの間に接続されたキャパシタ
を備える
半導体装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の半導体装置であって、
前記ヒューズ素子は、ＣｏＳｉで形成されたヒューズ抵抗である
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を備える半導体装置に関する。
【背景技術】
【０００２】
内部回路の特性をトリミングするためのヒューズ素子を備える半導体装置が知られている。そのような半導体装置はヒューズ切断端子を備えており、ヒューズ素子を切断する際、ヒューズ切断端子には外部から高電圧が印加される。
【０００３】
ここで、静電気放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）によるサージがヒューズ切断端子に対して印加される場合を考える。この場合、ＥＳＤサージの印加によって、ヒューズ素子が意図せずに切断される可能性がある。従って、ヒューズ切断端子に対してもＥＳＤ保護回路を設けることが好ましい。
【０００４】
特許文献１（特開２００７−８１１２２号公報）は、ヒューズ切断端子に対するＥＳＤ保護回路を開示している。そのＥＳＤ保護回路は、ゲート及びドレインがヒューズ切断端子に接続され、ソース及びバックゲートがグランド端子に接続されたフィールドＭＯＳトランジスタを備えている。このフィールドＭＯＳトランジスタは、ＥＳＤサージ印加時には動作する一方でヒューズ切断時には動作しないように設計される。そのためには、フィールドＭＯＳトランジスタのゲート酸化膜を極めて厚くする必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−８１１２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の通り、特許文献１に記載の技術によれば、ＥＳＤ保護回路としてフィールドＭＯＳトランジスタが用いられる。そのフィールドＭＯＳトランジスタは、ＥＳＤサージ印加時には動作する一方でヒューズ切断時には動作しないように設計する必要がある。そのためには、フィールドＭＯＳトランジスタのゲート酸化膜を極めて厚くする必要がある。
【０００７】
しかしながら、ゲート酸化膜が厚くなると、フィールドＭＯＳトランジスタの電流能力は低下する。そのようなフィールドＭＯＳトランジスタは、ＥＳＤサージによる大電流を逃がしきる必要があるＥＳＤ保護回路としては適切ではない。ゲート酸化膜が極めて厚いフィールドＭＯＳトランジスタを用いて、ＥＳＤサージによる大電流を逃がしきるためには、そのフィールドＭＯＳトランジスタのサイズを増大させるしかない。つまり、ゲート酸化膜が極めて厚く、且つ、大サイズのフィールドＭＯＳトランジスタが必要となる。しかし、これは現実的ではない。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。
【課題を解決するための手段】
【０００９】
本開示の１つの観点において、半導体装置は、ヒューズ素子、ヒューズ切断端子、第１トランジスタ、ダイオード、及び制御回路を備えている。ヒューズ切断端子は、ヒューズ素子に接続されている。そのヒューズ切断端子には、電源電圧よりも高いヒューズ切断電圧が入力される。第１トランジスタのソースはグランド端子に接続され、そのドレインはヒューズ切断端子に接続されている。ダイオードのカソードはヒューズ切断端子に接続されており、そのアノードは第１ノードに接続されている。
【００１０】
制御回路は、第１トランジスタをＯＮ／ＯＦＦ制御するように構成されている。より詳細には、制御回路は、ヒューズ切断端子へのＥＳＤサージの印加に伴う第１ノードの電圧上昇に応答して第１トランジスタをＯＮし、それ以外の場合に第１トランジスタをＯＦＦするように構成されている。
【発明の効果】
【００１１】
ゲート酸化膜が厚く、且つ、大サイズのフィールドＭＯＳトランジスタを用いることなく、ヒューズ素子に対するＥＳＤ保護回路を実現することが可能である。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１の実施の形態に係る半導体装置の構成を示す回路ブロック図である。
【図２】図２は、ヒューズ切断時の動作を説明するための概念図である。
【図３】図３は、ＥＳＤサージ印加時の動作を説明するための概念図である。
【図４】図４は、第２の実施の形態に係る半導体装置の構成を示す回路ブロック図である。
【図５】図５は、第３の実施の形態に係る半導体装置の構成を示す回路ブロック図である。
【図６】図６は、第４の実施の形態に係る半導体装置の構成を示す回路ブロック図である。
【図７】図７は、第５の実施の形態に係る半導体装置の構成を示す回路ブロック図である。
【発明を実施するための形態】
【００１３】
添付図面を参照して、実施の形態に係る半導体装置を説明する。
【００１４】
１．第１の実施の形態
図１は、第１の実施の形態に係る半導体装置１の構成を示す回路ブロック図である。半導体装置１は、電源端子ＴＶ、グランド端子ＴＧ、ヒューズ切断端子ＴＦ、ヒューズ素子１０、トランジスタ２０、切断制御回路３０、及び内部回路４０を備えている。
【００１５】
電源端子ＴＶには、電源電圧ＶＤＤ（例：３Ｖ）が印加される。グランド端子ＴＧには、グランド電圧ＧＮＤ（０Ｖ）が印加される。
【００１６】
ヒューズ素子１０は、内部回路４０の特性をトリミングするために設けられている。このヒューズ素子１０は、ヒューズ切断端子ＴＦとノードＮＡとの間に接続されている。ヒューズ切断端子ＴＦには、ヒューズ素子１０を切断するために必要なヒューズ切断電圧ＶＨが入力される。そのヒューズ切断電圧ＶＨは、電源電圧ＶＤＤ（例：３Ｖ）よりも高く、例えば１２Ｖである。
【００１７】
例えば、ヒューズ素子１０はヒューズ抵抗である。近年の微細化に伴い、ゲート材料にＣｏＳｉが使用されるようになってきているが、その場合、ゲートと同じプロセスで形成されるヒューズ抵抗の材料もＣｏＳｉとなる。ＣｏＳｉの場合、ＷやＴｉＳｉの場合と比較して、ヒューズ抵抗を切断しにくい（切断後の抵抗が低い）ことが報告されている。このような現象を回避するために、ヒューズ切断電圧ＶＨとして、電源電圧（例：３Ｖ）を上回る高電圧（例：１２Ｖ）を印加する必要がある。
【００１８】
トランジスタ２０は、ノードＮＡとグランド端子ＴＧとの間に設けられており、ヒューズ素子１０の切断のスイッチングに用いられる。より詳細には、トランジスタ２０のドレインはノードＮＡに接続されており、そのソース及びバックゲートはグランド端子ＴＧに接続されている。このトランジスタ２０をＯＮし、上記のヒューズ切断端子ＴＦにヒューズ切断電圧ＶＨを印加することによって、ヒューズ素子１０に電流を流し、切断することができる。例えば、トランジスタ２０として、耐圧１２ＶのＬＤＮＭＯＳが用いられる。ＬＤＮＭＯＳは、電流能力が高く、好適である。
【００１９】
切断制御回路３０は、トランジスタ２０をＯＮ／ＯＦＦ制御する論理回路である。より詳細には、ヒューズ素子１０の切断時、切断制御回路３０は、外部からの制御信号（図示されない）に応答して、トランジスタ２０をＯＮする。それ以外の場合、切断制御回路３０は、トランジスタ２０をＯＦＦする。尚、切断制御回路３０は、電源電圧ＶＤＤに基づいて動作する。
【００２０】
内部回路４０は、ヒューズ素子１０を用いたトリミングの対象であり、上記のノードＮＡに接続されている。ヒューズ素子１０を切断することにより、内部回路４０の特性を調整することができる。尚、内部回路４０は、電源電圧ＶＤＤに基づいて動作する。
【００２１】
本実施の形態に係る半導体装置１は、更に、ヒューズ保護回路１００を備えている。このヒューズ保護回路１００は、ヒューズ素子１０をＥＳＤサージから保護するためのＥＳＤ保護回路である。より詳細には、ヒューズ保護回路１００は、トランジスタ１１０（第１トランジスタ）、ダイオード１２０、及び制御回路１３０を備えている。
【００２２】
トランジスタ１１０は、クランプ素子に相当し、ヒューズ切断端子ＴＦとグランド端子ＧＮＤとの間に設けられている。より詳細には、トランジスタ１１０のドレインはヒューズ切断端子ＴＦに接続されており、そのソース及びバックゲートはグランド端子ＴＧに接続されている。ヒューズ切断端子ＴＦにＥＳＤサージが印加された際、このトランジスタ１１０をＯＮすることによって、ＥＳＤサージによる大電流をグランド端子ＧＮＤに逃がし、ヒューズ素子１０を保護することができる。例えば、トランジスタ１１０として、耐圧１２ＶのＬＤＮＭＯＳが用いられる。ＬＤＮＭＯＳは、電流能力が高く、好適である。
【００２３】
ダイオード１２０は、ヒューズ切断端子ＴＦと、制御回路１３０につながる第１ノードＮ１との間に設けられている。より詳細には、ダイオード１２０のアノードは第１ノードＮ１に接続されており、そのカソードはヒューズ切断端子ＴＦに接続されている。尚、ダイオード１２０の耐圧は、ヒューズ切断電圧ＶＨ（例：１２Ｖ）と電源電圧ＶＤＤ（例：３Ｖ）との差分（例：９Ｖ）以上に設定される。
【００２４】
制御回路１３０は、トランジスタ１１０（クランプ素子）をＯＮ／ＯＦＦ制御するために、トランジスタ１１０とは別に設けられている。より詳細には、制御回路１３０は、ヒューズ切断端子ＴＦへのＥＳＤサージの印加に伴う第１ノードＮ１の電圧上昇に応答してトランジスタ１１０をＯＮし、それ以外の場合にトランジスタ１１０をＯＦＦするように構成されている。
【００２５】
次に、図２を参照して、ヒューズ切断時の動作を説明する。電源端子ＴＶには電源電圧ＶＤＤ（例：３Ｖ）が印加される。切断制御回路３０は、外部からの制御信号（図示されない）に応答して、トランジスタ２０をＯＮする。更に、ヒューズ切断端子ＴＦにヒューズ切断電圧ＶＨ（例：１２Ｖ）が印加される。このとき、制御回路１３０には、ダイオード１２０を通して電源電圧ＶＤＤ程度の電圧が入力される。この場合、制御回路１３０は、トランジスタ１１０をＯＦＦする。その結果、ヒューズ切断端子ＴＦからヒューズ素子１０及びトランジスタ２０を通してグランド端子ＴＧに電流が流れる。この電流により、ヒューズ素子１０が切断され、内部回路４０の特性のトリミングが行われる。
【００２６】
続いて、図３を参照して、ＥＳＤサージ印加時の動作を説明する。電源端子ＴＶに電源電圧ＶＤＤは印加されていない。ヒューズ切断端子ＴＦにＥＳＤサージが印加されると、第１ノードＮ１の電圧が急激に上昇する。この第１ノードＮ１の電圧急上昇に応答して、制御回路１３０は、トランジスタ１１０をＯＮする。その結果、ヒューズ切断端子ＴＦからトランジスタ１１０を通してグランド端子ＴＧに大電流が流れる。つまり、ＥＳＤサージをグランド端子ＧＮＤに放電し、ヒューズ素子１０を保護することができる。
【００２７】
以上に説明されたように、本実施の形態によれば、クランプ素子であるトランジスタ１１０をＯＮ／ＯＦＦ制御する制御回路１３０が別途設けられている。従って、引用文献１で記載されているようなフィールドＭＯＳトランジスタを使う必要がない。すなわち、ゲート酸化膜が厚く、且つ、大サイズのフィールドＭＯＳトランジスタを用いることなく、ヒューズ素子１０に対するＥＳＤ保護回路を実現することが可能である。
【００２８】
２．第２の実施の形態
図４は、第２の実施の形態に係る半導体装置１の構成を示す回路ブロック図である。尚、第１の実施の形態と重複する説明は適宜省略する。
【００２９】
本実施の形態によれば、ヒューズ保護回路１００の第１ノードＮ１が、電源端子ＴＶにも接続されている。ヒューズ切断端子ＴＦと第１ノードＮ１との間に接続されているダイオード１２０の耐圧は、ヒューズ切断電圧ＶＨ（例：１２Ｖ）と電源電圧ＶＤＤ（例：３Ｖ）との差分（例：９Ｖ）以上に設定される。
【００３０】
また、電源端子ＴＶに対して、一般的な電源保護回路５０が設けられている。つまり、電源保護回路５０が、電源端子ＴＶとグランド端子ＴＧとの間に接続されている。この電源保護回路５０は、電源端子ＴＶに印加されるＥＳＤサージから切断制御回路３０や内部回路４０を保護するためのＥＳＤ保護回路である。
【００３１】
ヒューズ切断時、電源端子ＴＶに接続されている第１ノードＮ１の電圧は電源電圧ＶＤＤであり、その電源電圧ＶＤＤが制御回路１３０に供給される。この場合、制御回路１３０は、トランジスタ１１０をＯＦＦする。
【００３２】
ヒューズ切断端子ＴＦにＥＳＤサージが印加された場合、第１ノードＮ１の電圧は急上昇し、制御回路１３０は、トランジスタ１１０をＯＮする。但し、ダイオード１２０と電源保護回路５０の働きにより、第１ノードＮ１の電圧は電源電圧ＶＤＤ程度にクランプされる。すなわち、制御回路１３０には、電源電圧ＶＤＤ程度の電圧しか供給されない。
【００３３】
このように、本実施の形態によれば、ヒューズ切断時であってもＥＳＤサージ印加時であっても、制御回路１３０には電源電圧ＶＤＤ程度しか印加されない。従って、制御回路１３０の内部を「低耐圧素子」で構成することが可能となる。専用素子の開発は不要であり、また、高耐圧素子を使用することによるレイアウト面積の増加も防止される。
【００３４】
３．第３の実施の形態
上述の通り、制御回路１３０は、ヒューズ切断端子ＴＦへのＥＳＤサージの印加に伴う第１ノードＮ１の電圧上昇に応答してトランジスタ１１０をＯＮし、それ以外の場合にトランジスタ１１０をＯＦＦするように構成されている。第３の実施の形態では、そのような制御回路１３０の具体的な構成例を、図５を参照して説明する。尚、既出の実施の形態と重複する説明は適宜省略する。
【００３５】
図５には、上記の図４中の制御回路１３０の構成例が示されている。この制御回路１３０は、ＰＭＯＳトランジスタ１３１、ＮＭＯＳトランジスタ１３２、抵抗１３３及びキャパシタ１３４を備えている。
【００３６】
ＰＭＯＳトランジスタ１３１のソース及びバックゲートは、第１ノードＮ１に接続されている。ＰＭＯＳトランジスタ１３１のゲートは第２ノードＮ２に接続されており、そのドレインは第３ノードＮ３に接続されている。
【００３７】
ＮＭＯＳトランジスタ１３２のソース及びバックゲートは、グランド端子ＴＧに接続されている。ＮＭＯＳトランジスタ１３２のゲートは第２ノードＮ２に接続されており、そのドレインは第３ノードＮ３に接続されている。
【００３８】
ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２は、インバータを構成している。第２ノードＮ２及び第３ノードＮ３は、それぞれ、このインバータの入力ノード及び出力ノードである。インバータの出力ノードである第３ノードＮ３は、上記のトランジスタ１１０のゲートに接続されている。
【００３９】
抵抗１３３は、第１ノードＮ１と第２ノードＮ２との間に接続されている。キャパシタ１３４は、第２ノードＮ２とグランド端子ＴＧとに間に接続されている。これら抵抗１３３とキャパシタ１３４は、遅延回路（ＲＣタイマ）を構成している。すなわち、遅延回路が、第１ノードＮ１と第２ノードＮ２（入力ノード）との間に介在している。
【００４０】
ヒューズ切断時、電源端子ＴＶに接続されている第１ノードＮ１の電圧は電源電圧ＶＤＤである。第２ノードＮ２の電圧も電源電圧ＶＤＤであるため、ＰＭＯＳトランジスタ１３１はＯＦＦし、ＮＭＯＳトランジスタ１３２はＯＮする。結果として、第３ノードＮ３の電圧はグランド電圧ＧＮＤとなり、トランジスタ１１０はＯＦＦする。
【００４１】
次に、ヒューズ切断端子ＴＦにＥＳＤサージが印加された場合を考える。このとき、電源端子ＴＶに電源電圧ＶＤＤは印加されていない。ヒューズ切断端子ＴＦにＥＳＤサージが印加されると、第１ノードＮ１の電圧が急上昇する。但し、ダイオード１２０と電源保護回路５０の働きにより、第１ノードＮ１の電圧は電源電圧ＶＤＤ程度にクランプされる。
【００４２】
第１ノードＮ１の電圧は電源電圧ＶＤＤのレベルまで急上昇するが、遅延回路（抵抗１３３及びキャパシタ１３４）の存在により、第２ノードＮ２の電圧上昇は遅れる。その結果、ＰＭＯＳトランジスタ１３１がＯＮし、第３ノードＮ３の電圧が電源電圧ＶＤＤ程度になる。これにより、トランジスタ１１０がＯＮし、ＥＳＤサージがグランド端子ＧＮＤに放電される。
【００４３】
その後、第２ノードＮ２の電圧も上昇すると、ＰＭＯＳトランジスタ１３１はＯＦＦし、ＮＭＯＳトランジスタ１３２がＯＮする。
【００４４】
このように、ヒューズ切断端子ＴＦへのＥＳＤサージの印加に伴う第１ノードＮ１の電圧上昇に応答してトランジスタ１１０をＯＮし、それ以外の場合にトランジスタ１１０をＯＦＦする制御回路１３０が実現される。
【００４５】
尚、図５に示された制御回路１３０は、第１の実施の形態にも第２の実施の形態にも適用することができる。特に第２の実施の形態に適用される場合、ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２として低耐圧素子を用いることができる。例えば、ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３２の耐圧は、電源電圧ＶＤＤ（例：３Ｖ）と同じに設定される。
【００４６】
４．第４の実施の形態
図６は、第４の実施の形態に係る半導体装置１の構成を示す回路ブロック図である。尚、既出の実施の形態と重複する説明は適宜省略する。
【００４７】
本実施の形態によれば、ヒューズ切断端子ＴＦとヒューズ素子１０との間に遅延回路１４０が追加されている。遅延回路１４０は、ヒューズ切断端子ＴＦとヒューズ素子１０との間に接続された抵抗１４１と、グランド端子ＧＮＤとヒューズ素子１０との間に接続されたキャパシタ１４２とを備えている。
【００４８】
この遅延回路１４０は、ヒューズ素子１０に電流が流れるのを遅らせる働きをする。これにより、ＥＳＤサージ印加時、ヒューズ保護回路１００の方をヒューズ素子１０よりも確実に早く動作させることが可能となる。つまり、ヒューズ素子１０をより確実に保護することが可能となる。
【００４９】
５．第５の実施の形態
図７は、第５の実施の形態に係る半導体装置１の構成を示す回路ブロック図である。尚、既出の実施の形態と重複する説明は適宜省略する。
【００５０】
本実施の形態によれば、トランジスタ１１０のドレインとゲートとの間にキャパシタ１５０が追加されている。このキャパシタ１５０は、トランジスタ１１０の動作を早める効果がある。これにより、ＥＳＤサージ印加時、ヒューズ保護回路１００の方をヒューズ素子１０よりも確実に早く動作させることが可能となる。つまり、ヒューズ素子１０をより確実に保護することが可能となる。
【００５１】
第４の実施の形態と第５の実施の形態の組み合わせも可能である。
【００５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００５３】
１    半導体装置
１０    ヒューズ素子
２０    トランジスタ
３０    切断制御回路
４０    内部回路
５０    電源保護回路
１００    ヒューズ保護回路
１１０    トランジスタ
１２０    ダイオード
１３０    制御回路
１３１    ＰＭＯＳトランジスタ
１３２    ＮＭＯＳトランジスタ
１３３    抵抗
１３４    キャパシタ
１４０    遅延回路
１４１    抵抗
１４２    キャパシタ
１５０    キャパシタ
ＧＮＤ  グランド電圧
ＮＡ    ノード
Ｎ１    第１ノード
Ｎ２    第２ノード
Ｎ３    第３ノード
ＴＦ    ヒューズ切断端子
ＴＧ    グランド端子
ＴＶ    電源端子
ＶＤＤ  電源電圧
ＶＨ    ヒューズ切断電圧
【図１】
2014204602.tif 000003
【図２】
2014204602.tif 000004
【図３】
2014204602.tif 000005
【図４】
2014204602.tif 000006
【図５】
2014204602.tif 000007
【図６】
2014204602.tif 000008
【図７】
2014204602.tif 000009