(57)【要約】【課題】活性化アニールの前後で共通のアライメントマークを使用することができる炭化珪素半導体装置の製造方法を提供する。【解決手段】炭化珪素基板１０を部分的にエッチングすることによって凹部Ａ１が形成される。凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによって炭化珪素基板１０上にマスク層７２が形成される。マスク層７２を用いて炭化珪素基板１０中に不純物が注入される。炭化珪素基板１０がアニールされる。アニール後に、炭化珪素基板１０上に第１の電極層４２が堆積される。炭化珪素基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによって、第１の電極層４２がパターニングされる。【選択図】図１
2014216473.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素基板を部分的にエッチングすることによって前記炭化珪素基板に凹部を形成する工程と、
前記炭化珪素基板の前記凹部をアライメントマークとして用いたフォトリソグラフィによって前記炭化珪素基板上に、パターンを有するマスク層を形成する工程と、
前記マスク層を用いて前記炭化珪素基板中に不純物を注入する工程と、
前記不純物を活性化するために前記炭化珪素基板をアニールする工程と、
前記炭化珪素基板をアニールする工程の後に、前記炭化珪素基板上に第１の電極層を堆積する工程と、
前記炭化珪素基板の前記凹部をアライメントマークとして用いたフォトリソグラフィによって、前記第１の電極層をパターニングする工程とを備える、炭化珪素半導体装置の製造方法。
【請求項２】
前記炭化珪素基板をアニールする工程は１５００℃以上２０００℃以下で行なわれる、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記マスク層を形成する工程の前に、前記凹部上に、前記マスク層の材料および炭化珪素の各々とは異なる材料から作られた保護膜を形成する工程をさらに備える、請求項１または２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記不純物を注入する工程の後に、前記保護膜を除去する工程をさらに備える、請求項３に記載の炭化珪素半導体装置の製造方法。
【請求項５】
前記保護膜を除去する工程は、前記炭化珪素基板をアニールする工程の前に行なわれる、請求項４に記載の炭化珪素半導体装置の製造方法。
【請求項６】
前記保護膜の前記材料は１５００℃以下の融点を有する、請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記保護膜の前記材料は、酸化珪素、窒化珪素および酸窒化珪素の少なくともいずれかを含有する、請求項５または６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記第１の電極層をパターニングする工程の後に、前記炭化珪素基板の前記凹部をアライメントマークとして用いたフォトリソグラフィによって、前記炭化珪素基板上に第２の電極層を形成する工程をさらに備える、請求項１〜７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記第１の電極層をパターニングする工程は、前記第１の電極層を部分的に除去することによってマーク部を形成する工程を含み、
前記第１の電極層の前記マーク部をアライメントマークとして用いたフォトリソグラフィによって、前記炭化珪素基板上に第２の電極層を形成する工程をさらに備える、請求項１〜７のいずれか１項に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関するものであり、より特定的には、アライメントマークを用いた炭化珪素半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）などの半導体装置の製造方法においては、通常、複数のフォトリソグラフィが行われる。各フォトリソグラフィによって形成されるパターンを重ね合わせるための位置基準として、アライメントマークが用いられる。特開２０００−２８６１７９号公報によれば、アライメントマークが半導体基板上のＳｉＯ2膜上に彫り込まれ得ることが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２８６１７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記公報に記載の技術において、仮に半導体基板が炭化珪素基板であるとすると、基板中に注入された不純物を活性化するためのアニールは、１５００℃程度以上の高い温度で行なわれる。このような高い温度には、ＳｉＯ2膜から構成されたアライメントマークは耐えられない。この場合、活性化アニールの前後で共通のアライメントマークを使用することができない。
【０００５】
本発明は、上記課題に鑑みてなされたものであり、その目的は、活性化アニールの前後で共通のアライメントマークを使用することができる炭化珪素半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の炭化珪素半導体装置の製造方法は次の工程を有する。炭化珪素基板を部分的にエッチングすることによって炭化珪素基板に凹部が形成される。炭化珪素基板の凹部をアライメントマークとして用いたフォトリソグラフィによって炭化珪素基板上に、パターンを有するマスク層が形成される。マスク層を用いて炭化珪素基板中に不純物が注入される。不純物を活性化するために炭化珪素基板がアニールされる。炭化珪素基板がアニールされた後に、炭化珪素基板上に第１の電極層が堆積される。炭化珪素基板の凹部をアライメントマークとして用いたフォトリソグラフィによって、第１の電極層がパターニングされる。
【発明の効果】
【０００７】
本発明によれば、アライメントマークとしての凹部は炭化珪素基板によって構成される。これにより凹部は活性化アニールの温度においても十分な耐熱性を有する。よって活性化アニールの前後で共通のアライメントマークを使用することができる炭化珪素半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１における炭化珪素半導体装置の構造を概略的に示す部分断面図である。
【図２】本発明の実施の形態１における炭化珪素半導体装置の製造方法における、炭化珪素基板のチップ領域とダイシング領域とを概略的に示す平面図である。
【図３】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１の工程を概略的に示す部分断面図である。
【図４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２の工程を概略的に示す部分断面図である。
【図５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３の工程を概略的に示す部分断面図である。
【図６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第４の工程を概略的に示す部分断面図である。
【図７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第５の工程を概略的に示す部分断面図である。
【図８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第６の工程を概略的に示す部分断面図である。
【図９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第７の工程を概略的に示す部分断面図である。
【図１０】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第８の工程を概略的に示す部分断面図である。
【図１１】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第９の工程を概略的に示す部分断面図である。
【図１２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１０の工程を概略的に示す部分断面図である。
【図１３】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１１の工程を概略的に示す部分断面図である。
【図１４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１２の工程を概略的に示す部分断面図である。
【図１５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１３の工程を概略的に示す部分断面図である。
【図１６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１４の工程を概略的に示す部分断面図である。
【図１７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１５の工程を概略的に示す部分断面図である。
【図１８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１６の工程を概略的に示す部分断面図である。
【図１９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１７の工程を概略的に示す部分断面図である。
【図２０】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１８の工程を概略的に示す部分断面図である。
【図２１】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第１９の工程を概略的に示す部分断面図である。
【図２２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２０の工程を概略的に示す部分断面図である。
【図２３】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２１の工程を概略的に示す部分断面図である。
【図２４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２２の工程を概略的に示す部分断面図である。
【図２５】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２３の工程を概略的に示す部分断面図である。
【図２６】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２４の工程を概略的に示す部分断面図である。
【図２７】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２５の工程を概略的に示す部分断面図である。
【図２８】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２６の工程を概略的に示す部分断面図である。
【図２９】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２７の工程を概略的に示す部分断面図である。
【図３０】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２８の工程を概略的に示す部分断面図である。
【図３１】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第２９の工程を概略的に示す部分断面図である。
【図３２】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３０の工程を概略的に示す部分断面図である。
【図３３】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３１の工程を概略的に示す部分断面図である。
【図３４】本発明の実施の形態１における炭化珪素半導体装置の製造方法の第３２の工程を概略的に示す部分断面図である。
【図３５】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２３の工程を概略的に示す部分断面図である。
【図３６】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２４の工程を概略的に示す部分断面図である。
【図３７】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２５の工程を概略的に示す部分断面図である。
【図３８】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２６の工程を概略的に示す部分断面図である。
【図３９】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２７の工程を概略的に示す部分断面図である。
【図４０】本発明の実施の形態２における炭化珪素半導体装置の製造方法の第２８の工程を概略的に示す部分断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。
【００１０】
はじめに、実施の形態の概要について、以下の(i)〜(ix)に記す。
(i)  本実施の形態の炭化珪素半導体装置９０の製造方法は次の工程を有する。エピタキシャル基板１０を部分的にエッチングすることによってエピタキシャル基板１０に凹部Ａ１が形成される。エピタキシャル基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによってエピタキシャル基板１０上に、パターンを有するマスク層７２が形成される。マスク層７２を用いてエピタキシャル基板１０中に不純物が注入される。不純物を活性化するためにエピタキシャル基板１０がアニールされる。エピタキシャル基板１０がアニールされた後に、エピタキシャル基板１０上に第１の電極層４２が堆積される。エピタキシャル基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによって、第１の電極層４２がパターニングされる。
【００１１】
この製造方法によれば、凹部Ａ１はエピタキシャル基板１０によって構成される。これにより凹部Ａ１は活性化アニールの温度においても十分な耐熱性を有する。よって凹部Ａ１を、活性化アニールの前後の両方で、アライメントマークとして使用することができる。
【００１２】
(ii)  上記(i)において、エピタキシャル基板１０は１５００℃以上２０００℃以下でアニールされてもよい。
【００１３】
アニール温度が１５００℃以上であることにより不純物が十分に活性化される。またアニール温度が２０００℃以下であることにより、より容易にアニールを行なうことができる。
【００１４】
(iii)  上記(i)または(ii)において、マスク層７２が形成される前に、凹部Ａ１上に、マスク層７２の材料および炭化珪素の各々とは異なる材料から作られた保護膜６１ｂが形成されてもよい。
【００１５】
保護膜６１ｂにより、エピタキシャル基板１０が直接汚染されることを防止することができる。
【００１６】
(iv)  上記(iii)において、不純物が注入された後に、保護膜６１ｂが除去されてもよい。
【００１７】
この場合、不純物が注入される際にはエピタキシャル基板１０が保護膜６１ｂによって保護されている。よって不純物が注入される際にエピタキシャル基板１０が汚染されることを防止することができる。
【００１８】
(v)  上記(iv)において、保護膜６１ｂは、エピタキシャル基板１０がアニールされる前に除去されてもよい。
【００１９】
これにより、汚染物質が保護膜６１ｂとともにアニール前に除去される。よってアニール中に汚染物質がエピタキシャル基板１０中に拡散することを防止することができる。
【００２０】
(vi)  上記(v)において、保護膜６１ｂの材料は１５００℃以下の融点を有してもよい。
【００２１】
これにより、不純物の活性化アニールの温度に耐えることが困難な保護膜６１ｂがアニール前に除去される。よって保護膜６１ｂの耐熱性の低さが問題を生じない。
【００２２】
(vii)  上記(v)または(vi)において、保護膜６１ｂの材料は、酸化珪素、窒化珪素および酸窒化珪素の少なくともいずれかを含有してもよい。
【００２３】
これにより、不純物の活性化アニールの温度に耐えることが困難な保護膜６１ｂがアニール前に除去される。よって保護膜６１ｂの耐熱性の低さが問題を生じない。
【００２４】
(viii)  上記(i)〜(vii)において、第１の電極層４２がパターニングされた後に、エピタキシャル基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによって、エピタキシャル基板１０上に第２の電極層３１が形成されてもよい。
【００２５】
これにより、第２の電極層３１のパターンを、不純物注入のパターンに対して精度よく重ね合わせることができる。
【００２６】
(ix)  上記(i)〜(vii)において、第１の電極層４２がパターニングされる際に、第１の電極層４２を部分的に除去することによってマーク部Ａ２が形成されてもよい。第１の電極層４２のマーク部Ａ２をアライメントマークとして用いたフォトリソグラフィによって、エピタキシャル基板１０上に第２の電極層３１が形成されてもよい。
【００２７】
これにより、第２の電極層３１のパターンを、第１の電極層４２のパターンに対して精度よく重ね合わせることができる。
【００２８】
次に、本願発明の実施の形態のより詳細な説明として、以下に実施の形態１および２について説明する。
【００２９】
（実施の形態１）
図１を参照して、ＭＯＳＦＥＴ９０（炭化珪素半導体装置）は、エピタキシャル基板１０（炭化珪素基板）と、ゲート酸化膜４１（ゲート絶縁膜）と、ゲート電極４２（第１の電極層）と、層間絶縁膜４３と、ソース電極３１（第２の電極層）と、ソース配線層３２と、ドレイン電極２１と、ドレイン配線層２２とを有する。
【００３０】
エピタキシャル基板１０は炭化珪素から作られている。エピタキシャル基板１０は、単結晶基板１９と、ドリフト層１１と、ボディ領域１２と、ソース領域１３と、コンタクト領域１４と、ガードリング１５とを有する。
【００３１】
単結晶基板１９はｎ型（第１の導電型）を有する。ドリフト層１１は単結晶基板１９上に設けられている。ドリフト層１１は、ｎ型を有し、単結晶基板１９の不純物濃度よりも低い不純物濃度を有する。ボディ領域１２は、ドリフト層１１上に設けられており、ｐ型（第２の導電型）を有する。ソース領域１３は、ボディ領域１２上に設けられており、ボディ領域１２によってドリフト層１１から隔てられている。ソース領域１３はｎ型を有する。コンタクト領域１４は、エピタキシャル基板１０の表面からエピタキシャル基板１０中へ延びボディ領域１２につながっている。コンタクト領域１４は、ｐ型を有し、ボディ領域１２の不純物濃度よりも高い不純物濃度を有する。ガードリング１５はｐ型を有する。
【００３２】
ゲート酸化膜４１は、ゲート絶縁膜として、エピタキシャル基板１０上においてソース領域１３とドリフト層１１との間でボディ領域１２を覆っている。ゲート電極４２は、ゲート酸化膜４１上に設けられている。層間絶縁膜４３は、ゲート電極４２を覆っており、ゲート電極４２とソース配線層３２とを互いに絶縁している。
【００３３】
ソース電極３１は、オーミック電極としてソース領域１３およびコンタクト領域１４の各々と接しており、ボディ領域１２およびドリフト層１１の各々からは離れている。ソース電極３１のうち少なくともエピタキシャル基板１０と接する部分は、シリサイドから作られていることが好ましい。ソース配線層３２は、ソース電極３１および層間絶縁膜４３を覆っている。ソース配線層３２はアルミニウムまたはアルミニウム合金から作られていることが好ましい。ドレイン電極２１は、単結晶基板１９を介してドリフト層１１上に設けられたオーミック電極である。ドレイン配線層２２はドレイン電極２１を覆っている。
【００３４】
次にＭＯＳＦＥＴ９０の製造方法について説明する。
図２を参照して、エピタキシャル基板１０が準備される。エピタキシャル基板１０は、チップ領域ＥＲと、ダイシング領域ＤＲとに区分されて用いられる。各チップ領域ＥＲは、最終的に個別のＭＯＳＦＥＴ９０となる部分である。ダイシング領域ＤＲは、各チップ領域ＥＲを互いに分離するためのダイシングが行われる部分である。
【００３５】
図３を参照して、エピタキシャル基板１０は、単結晶基板１９上におけるエピタキシャル成長によってドリフト層１１を形成することによって得られる。エピタキシャル成長は、ＣＶＤ（Chemical  Vapor  Deposition）により行なわれてもよい。
【００３６】
図４を参照して、ドリフト層１１上にフォトレジスト層５１が形成される。フォトレジスト層５１は、コーターによってフォトレジスト液を塗布することで形成される。
【００３７】
図５を参照して、フォトレジスト層５１にパターンが形成される。パターンの形成は、露光装置を用いたフォトレジスト層５１の露光と、現像装置を用いた現像とにより行なわれる。
【００３８】
図６を参照して、フォトレジスト層５１をマスクとして用いて、エピタキシャル基板１０が部分的にエッチングされる。具体的には、エピタキシャル基板１０の表面上において、ドリフト層１１が部分的にエッチングされる。これにより、エピタキシャル基板１０に凹部Ａ１が形成される。凹部Ａ１の深さは、０．１μｍより大きいことが好ましく、たとえば０．５μｍ程度である。次にフォトレジスト層５１が除去される（図７）。
【００３９】
図８を参照して、エピタキシャル基板１０の、凹部Ａ１が形成された面上に、保護膜６１ｂが形成される。これにより凹部Ａ１上に保護膜６１ｂが形成される。さらにこの面と反対の面上に保護膜６１ａが形成されてもよい。保護膜６１ａおよび６１ｂは、マスク層７２の材料および炭化珪素の各々とは異なる材料から作られており、好ましくは非金属材料から作られている。保護膜６１ｂの材料は１５００℃以下の融点を有してもよい。保護膜６１ａおよび６１ｂの材料は、酸化珪素（ＳｉＯ2）、窒化珪素（ＳｉＮ）および酸窒化珪素（ＳｉＯＮ）の少なくともいずれかを含有してもよく、酸化珪素膜、窒化珪素膜または酸窒化珪素膜であってもよい。保護膜６１ａおよび６１ｂは、たとえば、エピタキシャル基板１０の熱酸化によって形成される。保護膜６１ｂの厚さは、凹部Ａ１の深さよりも小さいことが好ましく、５ｎｍ程度よりも大きく０．２μｍ程度よりも小さいことが好ましく、たとえば０．１μｍ程度である。
【００４０】
図９を参照して、保護膜６１ｂ上に、エッチングストップ膜６２が形成される。エッチングストップ膜６２の厚さは、凹部Ａ１の深さよりも小さいことが好ましい。エッチングストップ膜６２は、保護膜６１ｂの材料および後述するマスク層７２材料の各々とは異なる材料から作られており、たとえばポリシリコンから作られている。エッチングストップ膜６２の厚さは、凹部Ａ１の深さよりも小さいことが好ましく、０．１μｍ程度よりも大きく１μｍ程度よりも小さいことが好ましく、たとえば０．３μｍ程度である。
【００４１】
図１０〜図１４を参照して、エピタキシャル基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによって、エピタキシャル基板１０上に、パターンを有するマスク層７２が、以下のように形成される。
【００４２】
まずマスク層７２（図１０）が堆積される。マスク層７２の厚さは、凹部Ａ１の深さより大きくてもよい。マスク層７２は、イオン注入マスクに適した材料から作られており、たとえば酸化珪素（ＳｉＯ2）から作られている。マスク層７２上にフォトレジスト層５２（図１１）が形成される。フォトレジスト層５２は、コーターによってフォトレジスト液を塗布することで形成される。フォトレジスト層５２にパターンが形成される（図１２）。パターンの形成は、露光装置を用いたフォトレジスト層５２の露光と、現像装置を用いた現像とにより行なわれる。露光装置は、露光の位置合わせをするために、アライメントマークとしての凹部Ａ１の位置を光学的に認識する。この認識は、凹部Ａ１上のエッチングストップ膜６２の表面からの光の反射によるものであってもよい。次にフォトレジスト層５２をマスクとして用いて、マスク層７２が部分的にエッチングされる。これによりフォトレジスト層５２のパターンがマスク層７２に転写される（図１３）。次にフォトレジスト層５２が除去されてもよい（図１４）。
【００４３】
図１５を参照して、マスク層７２をマスクとして用いてエピタキシャル基板１０中に不純物が注入される。これによりボディ領域１２が形成される。
【００４４】
図１６を参照して、マスク層７２が設けられたエピタキシャル基板１０上に、側壁膜７３が形成される。側壁膜７３は、マスク層７２の側壁上に付着するように形成される。側壁膜７３の材料はマスク層７２の材料と同じであってもよい。
【００４５】
図１７を参照して、側壁膜７３のうちマスク層７２の側壁上の部分を残しつつ、それ以外の部分がエッチングされる。このようなエッチングはＲＩＥ（Reactive  Ion  Etching）またはイオンミリングにより行ない得る。
【００４６】
図１８を参照して、マスク層７２および側壁膜７３をマスクとして用いてエピタキシャル基板１０中に不純物が注入される。これによりソース領域１３が形成される。次にマスク層７２、側壁膜７３、およびエッチングストップ膜６２が除去される（図１９）。マスク層７２および側壁膜７３は、たとえば、フッ酸を用いたウエットエッチングによって除去し得る。エッチングストップ膜６２は、たとえばドライエッチングによって除去し得る。
【００４７】
図２０を参照して、不純物注入によりコンタクト領域１４およびガードリング１５が形成される。これらの形成はボディ領域１２の形成とほぼ同様の方法により行ない得る。次に保護膜６１ａおよび６１ｂが除去される（図２１）。これらの除去は、たとえばフッ酸を用いたウエットエッチングにより行ない得る。
【００４８】
次に、エピタキシャル基板１０中に注入された不純物を活性化するために、エピタキシャル基板１０がアニールされる。このアニールの温度は、１５００℃以上が好ましく、１７００℃以上がより好ましく、１８００℃以上がさらに好ましい。またこのアニールの温度は、２０００℃以下が好ましく、１９００℃以下がより好ましく、１８５０℃以下がさらに好ましい。
【００４９】
図２２を参照して、ゲート酸化膜４１が形成される。ゲート酸化膜４１の形成はエピタキシャル基板１０の熱酸化により行ない得る。
【００５０】
図２３を参照して、ゲート電極４２が堆積される。この堆積はＣＶＤにより行ない得る。
【００５１】
図２４〜図２７を参照して、エピタキシャル基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによってゲート電極４２が、以下のようにパターニングされる。
【００５２】
具体的には、まずゲート電極４２上にフォトレジスト層５３（図２４）が形成される。フォトレジスト層５３は、コーターによってフォトレジスト液を塗布することで形成される。フォトレジスト層５３にパターンが形成される（図２５）。パターンの形成は、露光装置を用いたフォトレジスト層５３の露光と、現像装置を用いた現像とにより行なわれる。露光装置は、露光の位置合わせをするために、アライメントマークとしての凹部Ａ１の位置を光学的に認識する。この認識は、凹部Ａ１上のゲート電極４２の表面からの光の反射によるものであってもよい。次にフォトレジスト層５３をマスクとして用いて、ゲート電極４２が部分的にエッチングされる。これによりフォトレジスト層５３のパターンがゲート電極４２に転写される（図２６）。次にフォトレジスト層５３が除去される（図２７）。
【００５３】
図２８〜図３３を参照して、エピタキシャル基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによって、エピタキシャル基板１０上にソース電極３１が形成される。本実施の形態においてはソース電極３１は、以下に説明するようにリフトオフ法によって形成される。
【００５４】
具体的には、まずゲート酸化膜４１およびゲート電極４２を覆う層間絶縁膜４３（図２８）が堆積される。この堆積はＣＶＤにより行ない得る。層間絶縁膜４３上にフォトレジスト層５４（図２９）が形成される。フォトレジスト層５４は、コーターによってフォトレジスト液を塗布することで形成される。フォトレジスト層５４にパターンが形成される（図３０）。パターンの形成は、露光装置を用いたフォトレジスト層５４の露光と、現像装置を用いた現像とにより行なわれる。露光装置は、露光の位置合わせをするために、アライメントマークとしての凹部Ａ１の位置を光学的に認識する。この認識は、凹部Ａ１上のエピタキシャル基板１０の表面からの光の反射によるものであってもよい。次にフォトレジスト層５４をマスクとして用いて、層間絶縁膜４３が部分的にエッチングされる。これによりフォトレジスト層５４のパターンが層間絶縁膜４３およびゲート酸化膜４１の各々に転写される（図３１）。次に、フォトレジスト層５４と、エピタキシャル基板１０のうちフォトレジスト層５４の開口部において露出された部分との上に、ソース電極３１が堆積される（図３２）。この堆積はスパッタ法により行ない得る。たとえば、Ｔｉ、ＡｌおよびＳｉを含む金属膜が堆積される。次にフォトレジスト層５４が除去される（図３３）。以上により、エピタキシャル基板１０上のソース電極３１が形成される。
【００５５】
またエピタキシャル基板１０の、ソース電極３１が形成された面と反対の面の上に、ドレイン電極２１が堆積される。ドレイン電極２１の堆積は、ソース電極３１の堆積と同様に行なわれ得る。次にソース電極３１およびドレイン電極２１の各々がエピタキシャル基板１０とオーミックに接続されるように、ソース電極３１およびドレイン電極２１の各々が熱処理される。この熱処理の温度は、たとえば１０００℃程度である。
【００５６】
図３４を参照して、ソース電極３１および層間絶縁膜４３の上にソース配線層３２が形成される。またドレイン電極２１の上にドレイン配線層２２が形成される。これによりウエハレベルでの工程が完了する。次にダイシング領域ＤＲ（図３４および図２）でのダイシングが行われることで、各チップ領域ＥＲが互いに分離される。ダイシングによってダイシング領域ＤＲが消失することにより、凹部Ａ１も消失し得る。
【００５７】
以上によりＭＯＳＦＥＴ９０（図１）が得られる。
本実施の形態によれば、凹部Ａ１はエピタキシャル基板１０によって構成される。これにより凹部Ａ１は活性化アニールの温度においても十分な耐熱性を有する。よって凹部Ａ１を、活性化アニールの前後の両方で、アライメントマークとして使用することができる。具体的には、フォトレジスト層５２（図１２）の露光と、フォトレジスト層５３（図２５）の露光との各々で、凹部Ａ１をアライメントマークとして使用することができる。
【００５８】
またゲート電極４２がパターニングされた後に、エピタキシャル基板１０の凹部Ａ１をアライメントマークとして用いたフォトリソグラフィによって、エピタキシャル基板１０上にソース電極３１が形成される。これによりソース電極３１のパターンを、不純物注入のパターンに対して精度よく重ね合わせることができる。
【００５９】
エピタキシャル基板１０は１５００℃以上２０００℃以下でアニールされてもよい。アニール温度が１５００℃以上であることにより不純物が十分に活性化される。またアニール温度が２０００℃以下であることにより、より容易にアニールを行なうことができる。
【００６０】
マスク層７２が形成される前に、凹部Ａ１上に、マスク層７２の材料および炭化珪素の各々とは異なる材料から作られた保護膜６１ｂが形成されてもよい。保護膜６１ｂにより、エピタキシャル基板１０が直接汚染されることを防止することができる。不純物が注入された後に、保護膜６１ｂが除去されてもよい。この場合、不純物が注入される際にはエピタキシャル基板１０が保護膜６１ｂによって保護されている。よって不純物が注入される際にエピタキシャル基板１０が汚染されることを防止することができる。保護膜６１ｂは、エピタキシャル基板１０がアニールされる前に除去されてもよい。これにより、汚染物質が保護膜６１ｂとともにアニール前に除去される。よってアニール中に汚染物質がエピタキシャル基板１０中に拡散することを防止することができる。
【００６１】
保護膜６１ｂの材料は１５００℃以下の融点を有してもよい。これにより、不純物の活性化アニールの温度に耐えることが困難な保護膜６１ｂがアニール前に除去される。よって保護膜６１ｂの耐熱性の低さが問題を生じない。保護膜６１ｂの材料は、酸化珪素、窒化珪素および酸窒化珪素の少なくともいずれかを含有してもよい。これにより、不純物の活性化アニールの温度に耐えることが困難な保護膜６１ｂがアニール前に除去される。よって保護膜６１ｂの耐熱性の低さが問題を生じない。
【００６２】
（実施の形態２）
本実施の形態においては、ＭＯＳＦＥＴ９０（図１）を得るための他の製造方法について説明する。まず実施の形態１とほぼ同様に、図３〜図２４の工程が行われる。これによりフォトレジスト層５３が形成される。なお図２４の断面図は、凹部Ａ１が表れる断面位置に沿った図である。断面図の断面位置がずらされれば、凹部Ａ１は表れなくなる。図３５以降は、そのような断面位置に沿った断面図である。
【００６３】
図３５を参照して、上記フォトレジスト層５３がパターニングされることにより、パターンを有するフォトレジスト層５３Ｖが形成される。パターンの形成は、露光装置を用いたフォトレジスト層５３の露光と、現像装置を用いた現像とにより行なわれる。露光装置は、露光の位置合わせをするために、アライメントマークとしての凹部Ａ１（図２４）の位置を光学的に認識する。この認識は、凹部Ａ１上のゲート電極４２の表面からの光の反射によるものであってもよい。
【００６４】
図３６を参照して、フォトレジスト層５３Ｖをマスクとして用いてゲート電極４２が部分的にエッチングされる。これによりフォトレジスト層５３Ｖのパターンがゲート電極４２に転写される。すなわちゲート電極４２がパターニングされる。この際に、ゲート電極４２が部分的に除去されることによって、マーク部Ａ２が形成される。本実施の形態においては、マーク部Ａ２は、ダイシング領域ＤＲにおいてゲート電極４２に設けられるパターンであり、このパターンは開口パターンであってもよい。次にフォトレジスト層５３Ｖが除去される（図３７）。
【００６５】
次に、ゲート電極４２のマーク部Ａ２をアライメントマークとして用いたフォトリソグラフィによって、エピタキシャル基板１０上にソース電極３１が形成される。本実施の形態においてはソース電極３１は、以下に説明するようにリフトオフ法によって形成される。
【００６６】
具体的には、まずゲート酸化膜４１およびゲート電極４２を覆う層間絶縁膜４３（図３８）が堆積される。この堆積はＣＶＤにより行ない得る。層間絶縁膜４３上にフォトレジスト層５４（図３９）が形成される。フォトレジスト層５４は、コーターによってフォトレジスト液を塗布することで形成される。フォトレジスト層５４にパターンが形成される（図４０）。パターンの形成は、露光装置を用いたフォトレジスト層５４の露光と、現像装置を用いた現像とにより行なわれる。露光装置は、露光の位置合わせをするために、アライメントマークとしてのマーク部Ａ２の位置を光学的に認識する。
【００６７】
この後、実施の形態１の図３１〜図３４の工程とほぼ同様の工程を経て、ＭＯＳＦＥＴ９０（図１）が得られる。
【００６８】
本実施の形態によれば、ソース電極３１のパターンを、ゲート電極４２のパターンに対して、精度よく重ね合わせることができる。
【００６９】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。たとえば、ＭＯＳＦＥＴのゲート構造は、プレーナ型に限定されず、トレンチ型であってもよい。また炭化珪素半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴに限定されず、たとえばショットキーバリアダイオードまたはＩＧＢＴ（Insulated  Gate  Bipolar  Transistor)であってもよい。また第１の導電型がｐ型で第２の導電型がｎ型であってもよい。また不純物を注入する順番は任意である。
【符号の説明】
【００７０】
１０  エピタキシャル基板（炭化珪素基板）
１１  ドリフト層
１２  ボディ領域
１３  ソース領域
１４  コンタクト領域
１５  ガードリング
１９  単結晶基板
２１  ドレイン電極
２２  ドレイン配線層
３１  ソース電極（第２の電極層）
３２  ソース配線層
４１  ゲート酸化膜（ゲート絶縁膜）
４２  ゲート電極（第１の電極層）
４３  層間絶縁膜
５１，５２，５３，５３Ｖ，５４  フォトレジスト層
６１ａ，６１ｂ  保護膜
６２  エッチングストップ膜
７２  マスク層
７３  側壁膜
９０  ＭＯＳＦＥＴ（炭化珪素半導体装置）
Ａ１  凹部
Ａ２  マーク部
ＤＲ  ダイシング領域
ＥＲ  チップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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