(57)【要約】【課題】非対称シリサイド構造を含む電界効果トランジスタ及び関連した装置を提供する。【解決手段】フィン電界効果トランジスタ（ｆｉｎＦＥＴ）は、ｆｉｎＦＥＴのソース領域及びドレイン領域を含みうる。ｆｉｎＦＥＴのゲートは、ソース及びドレイン領域の間のフィンを横切ることができる。第１及び第２シリサイド層は、それぞれソース及びドレイン領域のそれぞれの上端に位置しうる。第１及び第２シリサイド層は、それぞれフィンを横切るゲートに面する第１及び第２表面を含み、第１及び第２表面は、互いに異なるサイズを有する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）において、
前記ＦＥＴのゲートから離隔し、前記ＦＥＴのソースの上端に位置する第１シリサイドと、
前記ゲートから離隔し、前記ＦＥＴのドレインの上端に位置する第２シリサイドと、
前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクト層と、を含み、
前記第１シリサイドまたは前記第２シリサイドのそれぞれの縦横比を調節して、前記第１シリサイドと前記第２シリサイドとが互いに非対称である電界効果トランジスタ。
【請求項２】
前記電界効果トランジスタは、
前記第１シリサイドが前記ゲートに対向する表面の面積が、前記第２シリサイドが前記ゲートに対向する表面の面積よりも小さくなるように、前記第１シリサイドまたは前記第２シリサイドのそれぞれの前記縦横比を調節する請求項１に記載の電界効果トランジスタ。
【請求項３】
前記電界効果トランジスタは、
前記第１シリサイドが前記ゲートに対向する表面の面積が、前記第２シリサイドが前記ゲートに対向する表面の面積よりも大きくなるように、前記第１シリサイドまたは前記第２シリサイドのそれぞれの前記縦横比を調節する請求項１に記載の電界効果トランジスタ。
【請求項４】
前記第１シリサイドの縦横比は、
前記第１シリサイドの横長は、前記第２シリサイドの横長よりも短く、前記第１シリサイドの縦長は、前記第２シリサイドの縦長と同じである請求項２に記載の電界効果トランジスタ。
【請求項５】
前記第１シリサイドの縦横比は、
前記第１シリサイドの横長は、前記第２シリサイドの横長よりも長く、前記第１シリサイドの縦長は、前記第２シリサイドの縦長と同じである請求項３に記載の電界効果トランジスタ。
【請求項６】
複数のメモリセルを含んだメモリセルアレイと、
前記メモリセルにアクセスするための周辺回路と、を含み、
前記各メモリセルは、
複数の電界効果トランジスタ（ＦＥＴ）を含み、
各ＦＥＴは、
前記ＦＥＴのゲートから離隔し、前記ＦＥＴのソースの上端に位置する第１シリサイドと、
前記ゲートから離隔し、前記ＦＥＴのドレインの上端に位置し、前記ゲートに対する面積が、前記第１シリサイドと互いに非対称である第２シリサイドと、
前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクトと、
を含むメモリ装置。
【請求項７】
前記電界効果トランジスタは、
前記第１シリサイドが前記ゲートに対向する表面の面積が、前記第２シリサイドが前記ゲートに対向する表面の面積よりも大きくなるように、前記第１シリサイドまたは前記第２シリサイドのそれぞれの前記縦横比を調節する請求項６に記載のメモリ装置。
【請求項８】
前記第１シリサイドの縦横比は、
前記第１シリサイドの横長は、前記第２シリサイドの横長よりも長く、前記第１シリサイドの縦長は、前記第２シリサイドの縦長と同じである請求項７に記載のメモリ装置。
【請求項９】
前記各メモリセルは、
少なくとも２つ以上の前記電界効果トランジスタを含む第１インバータと、
少なくとも２つ以上の前記電界効果トランジスタを含み、前記第１インバータとクロスカップリングされた（ｃｒｏｓｓ−ｃｏｕｐｌｅｄ）第２インバータと、
前記第１インバータ及び前記第２インバータにそれぞれ連結されて、前記第１インバータ及び前記第２インバータ間のデータビットをリード／ライトする一対のワードラインパストランジスタと、
を含む請求項６に記載のメモリ装置。
【請求項１０】
前記メモリセルは、
リードワードラインが活性化されれば、プリチャージされたリードビットラインからリード電流（ｒｅａｄ  ｃｕｒｒｅｎｔ）をシンクするリードトランジスタと、
前記リード電流を前記第１インバータ及び前記第２インバータの間のリードドライブトランジスタと、をさらに含み、
前記第１インバータ、前記第２インバータ及び前記一対のワードラインパストランジスタを一対のライトビットラインの間に連結し、前記一対のワードラインパストランジスタをライトワードラインに連結する請求項９に記載のメモリ装置。
【請求項１１】
前記第１インバータ及び前記第２インバータは、
Ｐ型の前記電界効果トランジスタと、
前記Ｐ型の電界効果トランジスタと直列に連結され、前記Ｐ型の電界効果トランジスタのゲートと入力信号を共有するＮ型の前記電界効果トランジスタと、
を含む請求項９に記載のメモリ装置。
【請求項１２】
前記メモリ装置は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を含む請求項６に記載のメモリ装置。
【請求項１３】
メモリ装置と、
前記メモリ装置の動作を制御するマイクロプロセッサと、を含み、
前記メモリ装置は、
それぞれが複数の電界効果トランジスタ（ＦＥＴ）を含む複数のメモリセルを含むメモリセルアレイと、
リード動作またはライト動作を行うために、前記メモリセルアレイをアクセスするためのアクセス制御回路と、
前記アクセス制御回路の動作を制御するための制御信号を生成する制御信号生成回路と、を含み、
前記電界効果トランジスタは、
前記ＦＥＴのゲートから離隔し、前記ＦＥＴのソースの上端に位置する第１シリサイドと、
前記ゲートから離隔し、前記ＦＥＴのドレインの上端に位置し、前記ゲートに対向する面積が、前記第１シリサイドと互いに非対称である第２シリサイドと、
前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクトと、
を含むメモリコントローラ。
【請求項１４】
前記メモリ装置と前記マイクロプロセッサは、１つのチップに含まれる請求項１３に記載のメモリコントローラ。
【請求項１５】
不揮発性メモリ装置と、
前記不揮発性メモリ装置の動作を制御するための請求項１３に記載のメモリコントローラと、を含み、
前記メモリコントローラは、前記アクセス制御回路を用いて前記不揮発性メモリ装置から出力されたデータを前記メモリ装置にライトし、前記アクセス制御回路から出力されたデータを前記不揮発性メモリ装置に伝送するメモリシステム。
【請求項１６】
前記メモリシステムは、マルチチップパッケージを含む請求項１５に記載のメモリシステム。
【請求項１７】
カードインターフェースと、
不揮発性メモリ装置と、
前記カードインターフェースと前記不揮発性メモリ装置との間でデータの伝送をインターフェーシングするための請求項１３に記載のメモリコントローラと、
を含むメモリカード。
【請求項１８】
不揮発性メモリ装置と、
前記不揮発性メモリ装置を含む多数の不揮発性メモリ装置のそれぞれのデータ処理動作を制御することができる請求項１３に記載のメモリコントローラと、
前記メモリコントローラとホストとの間で送受信するデータを揮発性メモリ装置に保存することを制御するバッファマネージャと、
を含むソリッドステートドライブ。
【請求項１９】
ＣＰＵと、
前記ＣＰＵの制御によってデータをリードまたはライトするために、外部メモリにアクセスするメモリコントローラと、
前記ＣＰＵの制御によってリードまたはライトされる前記データを保存するメモリ装置と、を含み、
前記メモリ装置は、
複数のメモリセルを含んだメモリセルアレイ及び前記メモリセルにアクセスするための周辺回路を含み、
前記各メモリセルは、
ゲートから離隔し、ソースの上端に位置する第１シリサイドと、
前記ゲートから離隔し、ドレインの上端に位置し、前記ゲートに対向する面積が、前記第１シリサイドと互いに非対称である第２シリサイドと、
前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクトを含む複数の電界効果トランジスタと、
を含むＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）。
【請求項２０】
フィン電界効果トランジスタ（ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ｆｉｎＦＥＴ）において、
前記ｆｉｎＦＥＴのソース領域及びドレイン領域と、
前記ソース及びドレイン領域の間のフィンを横切る前記ｆｉｎＦＥＴのゲートと、
前記ソース及びドレイン領域のそれぞれの上端に位置し、それぞれ前記フィンを横切る前記ゲートに面する（ｆａｃｅ）第１及び第２表面を含む第１及び第２シリサイド層と、を含み、
前記第１及び第２表面は、互いに異なるサイズを有するｆｉｎＦＥＴ。
【請求項２１】
前記表面は、
互いに異なる縦横比を有する請求項２０に記載のｆｉｎＦＥＴ。
【請求項２２】
前記表面のそれぞれは、
前記ゲートが、前記フィンを横切る第１方向の第１長及び前記第１方向に垂直な第２方向の第２長によってそれぞれ定義される第１領域及び第２領域を定義する請求項２０に記載のｆｉｎＦＥＴ。
【請求項２３】
前記第１及び第２表面の前記第２長は、
互いに同一である請求項２２に記載のｆｉｎＦＥＴ。
【請求項２４】
前記第１及び第２表面の前記第１長は、
互いに異なる請求項２２に記載のｆｉｎＦＥＴ。
【請求項２５】
前記ｆｉｎＦＥＴは、
前記第１及び第２シリサイド層の上端にそれぞれ位置する第１及び第２コンタクト層をさらに含む請求項２０に記載のｆｉｎＦＥＴ。
【請求項２６】
前記第１または第２シリサイド層は、
前記第１または第２コンタクト層と接触する空間を定義し、
前記空間は、前記第１または第２コンタクト層の空間よりも小さな請求項２５に記載のｆｉｎＦＥＴ。
【請求項２７】
前記第１または第２シリサイド層は、
前記第１または第２コンタクト層と接触する空間を定義し、
前記空間は、前記第１または第２コンタクト層の空間と同一である請求項２５に記載のｆｉｎＦＥＴ。
【請求項２８】
前記ｆｉｎＦＥＴは、
ＳＲＡＭセル内の第１ｆｉｎＦＥＴを含み、
前記ＳＲＡＭセルは、第２ｆｉｎＦＥＴを含み、
前記第２ｆｉｎＦＥＴは、
前記第２ｆｉｎＦＥＴのソース領域及びドレイン領域と、
前記ソース及びドレイン領域の間の前記第２ｆｉｎＦＥＴのフィンを横切る前記第２ｆｉｎＦＥＴのゲートと、
前記ソース及びドレイン領域のそれぞれの上端に位置し、それぞれ前記フィンを横切る前記ゲートに面する第１及び第２表面を含む第１及び第２シリサイド層と、を含み、
前記第１及び第２表面のサイズは、同一であり、
前記第１及び第２ｆｉｎＦＥＴは、
それぞれ前記ＳＲＡＭセルのドライブｆｉｎＦＥＴ及び前記ＳＲＡＭセルのパスｆｉｎＦＥＴを含む請求項２０に記載のｆｉｎＦＥＴ。
【請求項２９】
前記ｆｉｎＦＥＴは、
ＳＲＡＭセル内の第１ｆｉｎＦＥＴを含み、
前記ＳＲＡＭセルは、第２ｆｉｎＦＥＴを含み、
前記第２ｆｉｎＦＥＴは、
前記第２ｆｉｎＦＥＴのソース領域及びドレイン領域と、
前記ソース及びドレイン領域の間の前記第２ｆｉｎＦＥＴのフィンを横切る前記第２ｆｉｎＦＥＴのゲートと、
前記ソース及びドレイン領域のそれぞれの上端に位置し、それぞれ前記フィンを横切る前記ゲートに面する第１及び第２表面を含む第１及び第２シリサイド層と、を含み、
前記第１及び第２表面のサイズは、同一であり、
前記第１及び第２ｆｉｎＦＥＴは、
それぞれ前記ＳＲＡＭセルのパスｆｉｎＦＥＴ及び前記ＳＲＡＭセルのドライブｆｉｎＦＥＴを含む請求項２０に記載のｆｉｎＦＥＴ。
【請求項３０】
少なくとも１つの請求項２０に記載のｆｉｎＦＥＴを含むメモリセルアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置、特に、非対称シリサイド構造を含む電界効果トランジスタを含むメモリ装置、及び関連した装置に関する。
【背景技術】
【０００２】
静的ランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ；ＳＲＡＭｓ）は、次第に小型化され、フィン（ｆｉｎ）を活用して複数のチャネル領域を形成するフィン電界効果トランジスタ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ；ＦｉｎＦＥＴ）が次第に大衆化されている。
最近、フィン電界効果トランジスタの小型化及び工程細分化によって、トランジスタコンタクト（Ｔｒａｎｓｉｓｔｏｒ  Ｃｏｎｔａｃｔ）の複雑性が台頭した。トランジスタでコンタクトが複雑になるにつれて、コンタクトによる寄生キャパシタンス（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）が問題になっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第７６４６０４６号公報
【特許文献２】特開２００６−２９４９９５号公報
【特許文献３】特開２０００−１３８３６９号公報
【特許文献４】米国特許第８１３８０３０号公報
【特許文献５】米国特許第８０５３３１４号公報
【特許文献６】米国特許第７９８２２６９号公報
【特許文献７】米国特許第７９０６８０２号公報
【特許文献８】米国特許第７４０２８６２号公報
【特許文献９】米国特許第７３４８６４２号公報
【特許文献１０】米国特許第６７５６６３８号公報
【特許文献１１】特開２００８−０２８２６３号公報
【特許文献１２】特開２００７−１５８１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しようとする技術的な課題は、データビットを保存するトランジスタのキャパシタンス調節によって、メモリセルのリード安定性及びライト安定性を向上させうるメモリ装置及びそれを含む装置を提供することにある。
【課題を解決するための手段】
【０００５】
前述した技術的課題を解決するために、本発明の一実施形態による電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）は、前記ＦＥＴのゲートから離隔し、前記ＦＥＴのソースの上端に位置する第１シリサイドと、前記ゲートから離隔し、前記ＦＥＴのドレインの上端に位置する第２シリサイドと、前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクト層と、を含む。
前記第１シリサイドまたは前記第２シリサイドのそれぞれの縦横比（ａｓｐｅｃｔ  ｒａｔｉｏ）を調節して、前記第１シリサイドと前記第２シリサイドとが互いに非対称であり得る。
【０００６】
前述した技術的課題を解決するために、本発明の他の実施形態によるメモリ装置は、複数のメモリセルを含んだメモリセルアレイと、前記メモリセルにアクセスするための周辺回路と、を含み、前記各メモリセルは、複数の電界効果トランジスタ（ＦＥＴ）を含み、各ＦＥＴは、前記ＦＥＴのゲートから離隔し、前記ＦＥＴのソースの上端に位置する第１シリサイドと、前記ゲートから離隔し、前記ＦＥＴのドレインの上端に位置し、前記ゲートに対向する面積が、前記第１シリサイドと互いに非対称である第２シリサイドと、前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクトを含む複数の電界効果トランジスタと、を含みうる。
【０００７】
前述した技術的課題を解決するために、本発明のさらに他の実施形態によるメモリコントローラは、メモリ装置と、前記メモリ装置の動作を制御するマイクロプロセッサと、を含み、前記メモリ装置は、それぞれが複数の電界効果トランジスタ（ＦＥＴ）を含む複数のメモリセルを含むメモリセルアレイと、リード動作またはライト動作を行うために、前記メモリセルアレイをアクセスするためのアクセス制御回路と、前記アクセス制御回路の動作を制御するための制御信号を生成する制御信号生成回路と、を含む。前記電界効果トランジスタは、前記ＦＥＴのゲートから離隔し、前記ＦＥＴのソースの上端に位置する第１シリサイドと、前記ゲートから離隔し、前記ＦＥＴのドレインの上端に位置し、前記ゲートに対向する面積が、前記第１シリサイドと互いに非対称である第２シリサイドと、前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクトと、を含む。
【０００８】
前述した技術的課題を解決するために、本発明のさらに他の実施形態によるシステム・オン・チップは、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）と、前記ＣＰＵの制御によってデータをリード（ｒｅａｄ）またはライト（ｗｒｉｔｅ）するために、外部メモリにアクセスするメモリコントローラと、前記ＣＰＵの制御によってリードまたはライトされる前記データを保存するメモリ装置と、を含み、前記メモリ装置は、複数のメモリセルを含んだメモリセルアレイ及び前記メモリセルにアクセスするための周辺回路を含む。
【０００９】
前記各メモリセルは、ゲートから離隔し、ソースの上端に位置する第１シリサイドと、前記ゲートから離隔し、ドレインの上端に位置し、前記ゲートに対向する面積が、前記第１シリサイドと互いに非対称である第２シリサイドと、前記第１シリサイドと前記第２シリサイドのそれぞれの上端に位置する少なくとも１つのコンタクトを含む複数の電界効果トランジスタと、を含みうる。
【００１０】
本発明の一実施形態によって、フィン電界効果トランジスタ（ｆｉｎＦＥＴ）は、前記ｆｉｎＦＥＴのソース領域及びドレイン領域を含みうる。前記ｆｉｎＦＥＴのゲートは、前記ソース及びドレイン領域の間のフィンを横切る（ｃｒｏｓｓｉｎｇ  ｏｖｅｒ）ことができる。第１及び第２シリサイド層は、それぞれ前記ソース及びドレイン領域のそれぞれの上端に位置しうる。前記第１及び第２シリサイド層は、それぞれ前記フィンを横切る前記ゲートに面する（ｆａｃｅ）第１及び第２表面を含み、前記第１及び第２表面は、互いに異なるサイズを有する。
【発明の効果】
【００１１】
本発明の電界効果トランジスタ、それを含むメモリ装置及びその半導体装置は、ソース／ドレイン上のシリサイドの縦横比を調節することによって、全体キャパシタンスが減少して、メモリ装置のリード安定性及びライト安定性を向上させうる。
【図面の簡単な説明】
【００１２】
本発明の詳細な説明で引用される図面をより十分に理解するために、各図面の簡単な説明が提供される。
【図１】電界効果トランジスタを示す斜視図。
【図２】本発明の実施形態による電界効果トランジスタを具体的に示す斜視図。
【図３】図２の電界効果トランジスタでゲートと一端のシリサイドのみを示す斜視図。
【図４】図２の電界効果トランジスタでゲートと他の一端のシリサイドのみを示す斜視図。
【図５】図２の電界効果トランジスタでゲートの一端から見たシリサイド及びコンタクトレイヤを示す断面図。
【図６】図２の電界効果トランジスタでゲートの他の一端から見たシリサイド及びコンタクトレイヤを示す断面図。
【図７】本発明の単位トランジスタのシリサイド長によるゲートシリサイドキャパシタンス及びソース／ドレイン表面レジスタンスを示すグラフ。
【図８】本発明の実施形態による単位トランジスタを含んだビットセルアレイの寄生キャパシタンスとレジスタンスとを示す回路図。
【図９】図８のビットセルアレイで単位トランジスタのシリサイド長によるゲートシリサイドキャパシタンス、ソース／ドレイン表面レジスタンス及びＲＣディレイ（ＲＣｄｅｌａｙ）を示すグラフ。
【図１０】本発明の実施形態による単位トランジスタを示す回路図。
【図１１】図１０に示されたパストランジスタの電圧−電流グラフ。
【図１２】プラナー（ｐｌａｎａｒ）工程によるＳＲＡＭビットセルのパストランジスタ及びドライブトランジスタによる電流−電流グラフの比較例。
【図１３】電界効果トランジスタを含むＳＲＡＭビットセルのパストランジスタ及びドライブトランジスタによる電流−電流グラフの比較例。
【図１４】本発明の実施形態による電界効果トランジスタを含むＳＲＡＭビットセルのパストランジスタ及びドライブトランジスタによる電流−電流グラフ。
【図１５】６トランジスタ（６Ｔ）メモリセルを示す回路図。
【図１６】８トランジスタ（８Ｔ）メモリセルを示す回路図。
【図１７】本発明の実施形態によるトランジスタを含んだメモリ装置を示すブロック図。
【図１８】図１７に示されたメモリ装置を含むメモリシステムの一実施形態を示す図。
【図１９】図１７に示されたメモリ装置を含むメモリシステムの他の実施形態を示す図。
【図２０】図１７に示されたモバイル装置を含むメモリシステムのさらに他の実施形態を示す図。
【図２１】図１７に示されたメモリ装置を含む電子システムのさらに他の実施形態を示す図。
【図２２】図１７に示されたメモリ装置を含むメモリカードのさらに他の実施形態を示す図。
【図２３】図１７に示されたメモリ装置を含むイメージシステムのさらに他の実施形態を示す図。
【図２４】図１７に示されたメモリ装置を含むメモリシステムのさらに他の実施形態を示す図。
【図２５】図１７に示されたメモリ装置を含むＳｏＣの一実施形態を示す図。
【発明を実施するための形態】
【００１３】
以下、本明細書に添付した図面を参照して、本発明の実施形態を詳しく説明する。
図１は、電界効果トランジスタを示す斜視図である。
図１を参照すると、電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｅｒ；以下、ＦＥＴと称する）１０は、基板５、絶縁層４、ソース２、ドレイン３及びゲート１を含む。絶縁層４は、基板５（例えば、Ｓｉ基板）上に形成され、ＦＥＴ１０は、絶縁層４（例えば、ＳｉＯ２）上に形成されている。ＦＥＴ１０は、一般的にシリコンまたは他の適当な半導体物質で形成されたフィン（２と３との中間部分）とポリシリコンまたは他の適当な半導体物質で形成され、フィンを覆うゲート１とを含む。チャネル（ｃｈａｎｎｅｌ）は、ソース及びドレイン領域の間のゲート１下に拡張したフィンの一部に形成される。ＦＥＴ１０は、チャネルを取り囲むダブルゲート（ｄｏｕｂｌｅ  ｇａｔｅ）構造によって、小さなサイズ、消費電力減少、より早いスイッチングタイムのような利得を提供する。
【００１４】
図２は、本発明の実施形態による電界効果トランジスタを具体的に示す斜視図である。
図２を参照すると、ＦＥＴ１０は、基板に形成されるゲート１、ソース２及びドレイン３、シリサイド層６ａ、６ｂ、少なくとも１つ以上のコンタクト層７ａ、７ｂ、８ａ、８ｂ、少なくとも１つ以上のメタル層９ａ、９ｂを含む。
ＦＥＴ１０は、半導体基板をエッチングしてシリコンフィンを形成し、隣接したシリコンフィンを電気的に隔離させるために、シリコンフィンの間の空間（トレンチ）に素子分離絶縁物質を埋め立てた後、シリコンフィンの側壁を露出させるフィン構造（ｆｉｎ  ｓｔｒｕｃｔｕｒｅ）として具現可能である。すなわち、図示したように、ソース２とドレイン３との間にゲート１が形成され、ゲート１と隔離されてシリサイド層６ａ、６ｂ、少なくとも１つ以上のコンタクト層７ａ、７ｂ、８ａ、８ｂ、少なくとも１つ以上のメタル層９ａ、９ｂが形成される。
【００１５】
ＦＥＴ１０は、ソース２とドレイン３とをメタルライン９ａ、９ｂに連結するために、コンタクトを多様な層でスタック（ｓｔａｃｋ）して形成される（７ａ、７ｂ、８ａ、８ｂ）。コンタクト層７ａ、７ｂ、８ａ、８ｂは、ソース２／ドレイン３とメタルライン９ａ、９ｂとを電気的に連結する。
シリサイド層６ａ、６ｂは、コンタクト層７ａ、７ｂ、８ａ、８ｂ及びソース２／ドレイン３の上面の間でソース２／ドレイン３の界面抵抗を低下させると同時に、ソース２／ドレイン３とゲート１との高さを合わせる。
【００１６】
フィン構造を有したＦＥＴ１０は、各層（例えば、シリサイド及びコンタクト）とゲート１との間に寄生キャパシタンスが発生し、寄生キャパシタンスによってソース２／ドレイン３から生成された信号がメタルライン９ａ、９ｂに伝送される時、ＦＥＴ１０の交流性能（ＡＣ  Ｐｅｒｆｏｒｍａｎｃｅ）が減衰（ｄｅｇｒａｄａｔｉｏｎ）されうる。したがって、ＦＥＴ１０は、層に関連する寄生キャパシタンスが小さいほど性能が向上する。この際、各層とゲート１との間に発生する寄生キャパシタンスＣは、数式１で表わされる。
【００１７】
【数１】
2014068017.tif 000003
【００１８】
数式１で、Ｃは、各寄生キャパシタンス、Ａ１は、ゲートと当該層が対向する面積、Ｄ１は、ゲートと当該層との距離、εは、誘電率である。すなわち、寄生キャパシタンスＣを減らすためには、当該層（例えば、コンタクトまたはシリサイド）とゲート１とが対向する面積Ａ１を減らすか、当該層とゲート１との距離を遠くしなければならない。または、面積及び距離のいずれをも調節する。実施形態によって、前記距離は、層の表面からゲートまでの平均距離であり得る。
【００１９】
本発明の実施形態によって、ＦＥＴ１０は、ゲートを中心に両側に位置したシリサイド６ａ、６ｂのそれぞれの縦横比を調節することによって、寄生キャパシタンスによる減衰現象を減らしうる。一例として、ＦＥＴ１０は、ソース２側の第１シリサイド６ａの縦横比を調節して、ドレイン３側の第２シリサイド６ｂと非対称的になるように配列することができる。他の一例として、ＦＥＴ１０は、ソース２側の第１シリサイド６ａに非対称的になるようにドレイン３側の第２シリサイド６ｂの縦横比を調節することができる。さらに他の一例として、ＦＥＴ１０は、ソース２側の第１シリサイド６ａの縦横比及びドレイン３側の第２シリサイド６ｂをそれぞれ調節して、第１シリサイド６ａと第２シリサイド６ｂとが互いに非対称になるように配列することができる。
【００２０】
図３は、図２の電界効果トランジスタでゲートと一端のシリサイドのみを示す斜視図であり、図４は、図２の電界効果トランジスタでゲートと他の一端のシリサイドのみを示す斜視図である。図５は、図２の電界効果トランジスタでゲートの一端から見たシリサイド及びコンタクトレイヤを示す断面図であり、図６は、図２の電界効果トランジスタでゲートの他の一端から見たシリサイド及びコンタクトレイヤを示す断面図である。一例として、ＦＥＴ１０は、ソース２側の第１シリサイド６ａに非対称的になるようにドレイン３側の第２シリサイド６ｂの縦横比を調節するものと仮定する。
【００２１】
図３及び図５に示された第１シリサイド６ａは、縦横比を調節していない状態、すなわち、第１シリサイド６ａのゲートに向かう表面は、ゲート１に対してＡ１の面積を有し、ゲート１とＤ１の間隔だけ離隔する。しかし、図４及び図６に示された第２シリサイド６ｂは、表面の縦横比を調節してゲート１に対してＢ１の面積を有し、ゲート１とＤ１の間隔だけ離隔する。この際、Ａ１は、Ｂ１よりも大きい。この際、第１シリサイド６ａの表面５００を成す横長と縦長とをそれぞれＬ１，Ｌ２とすれば、第２シリサイド６ｂの表面６００の面積Ｂ１は、横長Ｌ１をＬ３に減らして、Ａ１とＢ１とが同じではないように、すなわち、互いに非対称にする。第１シリサイド６ａと第２シリサイド６ｂとの縦長Ｌ２は、ソース２／ドレイン３とコンタクト７、８との間の高さに影響を与えうるので、調節しないこともある。
【００２２】
本発明は、前記実施形態に限定されず、ＦＥＴ１０は、ゲートを中心に両側に位置したシリサイド６ａ、６ｂの表面のそれぞれの縦横比を調節することによって、寄生キャパシタンスによる減衰現象を減らしうる。一例として、ＦＥＴ１０は、ソース２側の第１シリサイド６ａの表面５００の縦横比を調節して、ドレイン３側の第２シリサイド６ｂと非対称的になるように配列することができる。他の一例として、ＦＥＴ１０は、ソース２側の第１シリサイド６ａの表面５００の縦横比及びドレイン３側の第２シリサイド６ｂの表面６００の縦横比をそれぞれ調節して、第１シリサイド６ａと第２シリサイド６ｂとが互いに非対称になるように配列することができる。
【００２３】
図７は、本発明の単位トランジスタのシリサイド長によるゲートシリサイドキャパシタンス及びソース／ドレイン表面レジスタンスを示すグラフである。図７を参照すると、図３ないし図６のように、ゲートシリサイドの面積Ａ１を減らすために、シリサイドの横長を減らせば（Ｌ１＞Ｌ３）、ゲートシリサイドキャパシタンスは、線形的に減る。
一方、シリサイドの界面抵抗は、数式２のように求めうる。
【００２４】
【数２】
2014068017.tif 000004
【００２５】
この際、Ｒは、界面抵抗、ρは、抵抗係数、ｌは、長さ、Ｓは、面積である。すなわち、界面抵抗は、ゲート１に対向する面積Ａ１に反比例し、ゲート１とシリサイドとの距離Ｄ１に比例する。したがって、シリサイド６ｂの横長によってシリサイドの面積がＡ１からＢ１に減れば、ドレイン３の界面抵抗（ｓｕｒｆａｃｅ  ｒｅｓｉｓｔａｎｃｅ）は増える。
【００２６】
すなわち、１つのＦＥＴ１０において、ゲート１を中心に両側のシリサイド６ａ、６ｂを非対称的に調節した時、ゲートシリサイドキャパシタンスＣは、減少するが、シリサイド界面抵抗Ｒが増えれば、ＦＥＴ１０の交流性能が向上するとはいえないが、複数のＦＥＴ１０が連結されるビットセルアレイ（ｂｉｔ  ｃｅｌｌ  ａｒｒａｙ）の場合は、交流性能が向上する。より具体的な説明は、図８ないし図１４で行う。
【００２７】
図８は、本発明の実施形態による単位トランジスタを含んだビットセルアレイの寄生キャパシタンスとレジスタンスとを示す回路図であり、図９は、図８のビットセルアレイで単位トランジスタのシリサイド長によるゲートシリサイドキャパシタンス、ソース／ドレイン表面レジスタンス及びＲＣディレイ（ＲＣ  ｄｅｌａｙ）を示すグラフである。
図８で、Ｒｓｄは、ＦＥＴ１０のソース−ドレイン間の寄生レジスタンス、Ｒｃｈは、ＦＥＴ１０のチャネルに生じる寄生レジスタンス、ＲＴＳは、ＦＥＴ１０のゲートシリサイドレジスタンス、ＣＴＳは、ＦＥＴ１０のゲートシリサイドキャパシタンス、ＲＣＡ及びＲＳ０は、それぞれＦＥＴ１０のゲートコンタクトレジスタンス、ＣＣＡ及びＣＳ０は、それぞれＦＥＴ１０のゲートコンタクトキャパシタンス、ＣＳ１及びＲＳ１は、ゲートメタルキャパシタンスとゲートメタルレジスタンスである。
【００２８】
ビットセルアレイに対して寄生キャパシタンスと寄生レジスタンスとをモデリングすれば、図８に示されたように、１本のビットラインには、ｎ個のＦＥＴ１０（Ｄ１ないしＤｎ）が並列連結される。ゲートシリサイドレジスタンスＲＴＳは、複数個があっても、ワードラインが１つのＦＥＴ１０を活性化してデータビットをリードするので（Ｄ１）、並列連結によって実質的に１つのゲートシリサイドレジスタンスＲＴＳが影響を及ぼす（Ｅ１）。すなわち、全体レジスタンスＲＴｏｔａｌは、１本のビットラインがイネーブルされる時、影響を及ぼすレジスタンスの和で数式３で表わされる。この際、ゲートコンタクトレジスタンスＲＣＡ、ＲＳ０及びゲートメタルラインレジスタンスＲＳ１は、一定なので、全体レジスタンスＲＴｏｔａｌは、実質的にＲＴＳによって影響を受ける。
【００２９】
【数３】
2014068017.tif 000005
【００３０】
ゲートシリサイドキャパシタンスＣＴＳは、並列に複数個が連結されるが、１つのビットセル当たりキャパシタンスＣＤ１は、直列連結によって数式４で表わされ、１本のビットライン当たりキャパシタンスＣＴｏｔａｌは、並列連結によって数式５で表わされる。
【００３１】
【数４】
2014068017.tif 000006
【００３２】
【数５】
2014068017.tif 000007
【００３３】
１本のビットライン当たりキャパシタンスＣＴｏｔａｌは、並列連結によってＥ１ないしＥｎに至る１本のビットラインに並列連結されたあらゆるゲートシリサイドキャパシタンスが実質的に影響を及ぼす。この際、ゲートコンタクトキャパシタンスＣＣＡ、ＣＳ０及びゲートメタルラインキャパシタンスＣＳ１は、一定なので、全体キャパシタンスＣＴｏｔａｌは、実質的にＣＴＳによって影響を受ける。
【００３４】
１つのＦＥＴ１０では、図９に示したように、何れか一方側のシリサイド長（Ｌ）が増加するほど、シリサイド界面抵抗ＲＴＳは増加し（(2)）、ゲートシリサイドキャパシタンスＣＴＳは減る。しかし、ＦＥＴ１０が複数個連結されたビットセルアレイでは、シリサイド界面抵抗が増加（(2)）によって全体レジスタンスも共に増加しても（(3)）、全体ビットセルアレイに実質的なシリサイド界面抵抗の増加効果よりもゲートシリサイドキャパシタンスＣＴＳが減ることによって（(1)）、１本のビットライン当たりキャパシタンスＣＴｏｔａｌが減るという効果がある。その結果、時間定数、すなわち、ＲＣディレイがビットセルアレイで減って（(4)⇒(5)）、ＦＥＴ１０が複数個連結されたビットセルアレイを含んだメモリ装置の性能が全体的に向上する。
【００３５】
図１０は、本発明の実施形態による単位トランジスタを示す回路図であり、図１１は、図１０に示されたパストランジスタの電圧−電流グラフである。
図１０を参照すると、ＦＥＴ１０を含んだビットセルをモデリングすれば、各ビットセルは、全体レジスタンスＲＴｏｔａｌ、パストランジスタＴＲｐａｓｓ、ドライブトランジスタＴＲＤｒｉｖｅを含む。この際、ビットセルに対する動作によってワードラインがイネーブルされれば、パストランジスタＴＲｐａｓｓ及びドライブトランジスタＴＲＤｒｉｖｅがターンオンになるが、動作によってソース−ドレインの方向は、表１のように決定される。
【００３６】
【表１】
2014068017.tif 000008
【００３７】
リード動作（Ｒｅａｄ  Ｏｐｅｒａｔｉｏｎ）では、パストランジスタＴＲｐａｓｓは、Ｑ１ノードがソース（Ｓｏｕｒｃｅ）、Ｑ２ノードがドレイン（Ｄｒａｉｎ）になる。リード動作時に、全体レジスタンスＲＴｏｔａｌによってドレイン電圧が低下し、ドレイン−ソース電圧ＶＤＳが減少する。リード電流Ｉｒｅａｄは、Ｑ２ノードからＱ１ノード方向に流れる。この際、パストランジスタＴＲｐａｓｓが、図１１に示したように、ドレイン−ソース電圧ＶＤＳが減少しても（(8)⇒(9)）、ゲート−ソース電圧ＶＧＳは、ほとんど変化がないので（(6)）、飽和領域（Ｓａｔｕｒａｔｉｏｎ領域）にあるためにリード電流ＩＤＳの減少量は微弱である。
【００３８】
ライト動作（Ｗｒｉｔｅ  Ｏｐｅｒａｔｉｏｎ）では、ＦＥＴ１０′にデータをプログラムしなければならないので、電流の方向が逆になって、Ｑ１ノードがドレインに、Ｑ２ノードがソースになる。この場合、全体レジスタンスＲＴｏｔａｌによってソース電圧が低下し、ゲート−ソース電圧ＶＧＳが減少する（(6)⇒(7)）。その結果、パストランジスタＴＲｐａｓｓが、図１１に示したように、全体レジスタンスによるライト電流ＩＤＳの減少が発生することがある。
しかし、ＦＥＴ１０を利用したメモリ装置で、ライト動作は、ドライブトランジスタＴＲＤｒｉｖｅに外部から強いドライブ電圧を与えて駆動するために、ライト電流が減少しても、メモリ装置の全体ライト動作速度には極めて制限的な影響しか及ぼさない。
【００３９】
図１２は、プラナー（ｐｌａｎａｒ）工程によるＳＲＡＭビットセルのパストランジスタ及びドライブトランジスタによる電流−電流グラフの比較例であり、図１３は、電界効果トランジスタを含むＳＲＡＭビットセルのパストランジスタ及びドライブトランジスタによる電流−電流グラフの比較例である。そして、図１４は、本発明の実施形態による電界効果トランジスタを含むＳＲＡＭビットセルのパストランジスタ及びドライブトランジスタによる電流−電流グラフである。
【００４０】
図１２を参照すると、パストランジスタＴＲｐａｓｓとドライブトランジスタＴＲＤｒｉｖｅ（または、プルアップトランジスタ）の強度（Ｓｔｒｅｎｇｔｈ）によってＳＮＭ（Ｓｔａｔｉｃ  Ｎｏｉｓｅ  Ｍａｒｇｉｎ、すなわち、Ｒｅａｄ  Ｍａｒｇｉｎの意味）とＷＲＭ（Ｗｒｉｔａｂｉｌｉｔｙ  Ｍａｒｇｉｎ）は、互いに相反した方向の傾向を有する。すなわち、各トランジスタのスレショルド電圧（Ｖｔｈ）、ｆｉｎの有効幅（ｅｆｆｅｃｔｉｖｅ  ｗｉｄｔｈ、Ｗｅｆｆ）、ｆｉｎの長さ（Ｌ）などによって、ビットセルの算出量（ｙｉｅｌｄ）がパストランジスタとドライブトランジスタとの強度が類似している時に最も高い（Ｈｉｇｈ）。そして、パストランジスタがドライブトランジスタよりも強いか、ドライブトランジスタがパストランジスタよりも強ければ、ビットセルの算出量が次第に低くなり（Ｍｉｄｄｌｅ、Ｌｏｗ）、リード安定性（ＳＮＭ）が弱くなるか、またはライト安定性（ＷＲＭ）が弱くなる。しかし、プラナー工程によるＳＲＭＡビットセルの場合、ビットセルの算出量は線形的に分布する。
【００４１】
しかし、図１３を参照すると、ｆｉｎ構造の電界効果トランジスタがトランジスタの幅（Ｗｉｄｔｈ）を調節することができる領域が離散的（ｄｉｓｃｒｅｔｅ）なので、図１２とは異なって、トランジスタのそれぞれの強度によるビットセルの算出量が離散的な傾向に分布する。ビットセルの算出量が離散的であれば、工程上、非常に制限された範囲でビットセル安定性（ＷＲＭ、ＳＮＭ）をチューニングをするしかない。
【００４２】
本発明の実施形態によるＦＥＴ１０を利用したビットセルの場合、前述したように、レジスタンスとキャパシタンスとが調節されるので、ビットセルアレイは、図１４に示したように、半線形的に（ｓｅｍｉ−ｌｉｎｅａｒ）ビットセル算出量が分布可能である。その結果、工程上、さらに拡張された範囲でビットセル安定性（ＷＲＭ、ＳＮＭ）をチューニング可能である。
【００４３】
図１５は、６トランジスタ（６Ｔ）メモリセルを示す回路図であり、図１６は、８トランジスタ（８Ｔ）メモリセルを示す回路図である。
図１５を参照すると、メモリセル１００は、２つのクロスカップルインバータ（ｃｒｏｓｓ−ｃｏｕｐｌｅ  ｉｎｖｅｒｔｅｒ）を含み、これは、第１プルアップトランジスタ（ｆｉｒｓｔ  ｐｕｌｌ−ｕｐ  ｔｒａｎｓｉｓｔｏｒ）１０５、第１プルダウントランジスタ（ｆｉｒｓｔ  ｐｕｌｌ−ｄｏｗｎ  ｔｒａｎｓｉｓｔｏｒ）１０９、第２プルアップトランジスタ（ｓｅｎｃｏｎｄ  ｐｕｌｌ−ｕｐ  ｔｒａｎｓｉｓｔｏｒ）１０７、第２プルダウントランジスタ（ｓｅｃｏｎｄ  ｐｕｌｌ−ｄｏｗｎ  ｔｒａｎｓｉｓｔｏｒ）１１１が電気的に連結される。
【００４４】
第１プルダウントランジスタ１０９及び第１プルアップトランジスタ１０５のドレインは、第２プルアップトランジスタ１０７及び第２プルダウントランジスタ１１１のゲートに電気的に連結され、第２プルアップトランジスタ１０７及び第２プルダウントランジスタ１１１のドレインは、第２プルアップトランジスタ１０５及び第１プルダウントランジスタ１０９のゲートに電気的に連結される。
【００４５】
ＳＲＡＭセル１００は、第１パスゲートトランジスタ（ｆｉｒｓｔ  ｐａｓｓ−ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）１０１及び第２パスゲートトランジスタ（ｓｅｃｏｎｄ  ｐａｓｓ−ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）１１５をさらに含む。一実施形態で、第１パスゲートトランジスタ１０１または第２パスゲートトランジスタ１１５のようなパスゲートトランジスタは、第１プルダウントランジスタ１０９または第２プルダウントランジスタ１１１のようなプルダウン装置に比べて、より長いゲート長（ｇａｔｅ  ｌｅｎｇｔｈ）を有しうる。前記パスゲートトランジスタのゲートは、メモリセル１００を読出し／書込むためにアクセスを制御するワードライン（ｗｏｒｄ  ｌｉｎｅ：ＷＬ）に連結される。第１パスゲートトランジスタ１０１は、ビットライン（ｂｉｔ  ｌｉｎｅ：ＢＬ）に連結され、第２パスゲートトランジスタ１１５は、相補的ビットライン（ｃｏｕｍｐｌｅｍｅｎｔａｒｙ  ｂｉｔ  ｌｉｎｅ：ＲＢＬ）に連結される。第１パスゲートトランジスタ１０１は、第１プルダウントランジスタ１０９と第１プルアップトランジスタ１０５との間の共通ノード（ｃｏｍｍｏｎ  ｎｏｄｅ）に連結される。第２パスゲートトランジスタ１１５は、第２プルダウントランジスタ１１１と第２プルアップトランジスタ１０７との間の共通ノードに連結される。
【００４６】
図１５に示された実施形態で、ワードライン（ＷＬ）に高電圧を加えて第１パスゲートトランジスタ１０１及び第２パスゲートトランジスタ１１５をターンオン（ｔｕｒｎ−ｏｎ）させることによって、メモリ装置１００が記録される。パスゲートトランジスタがターンオンになる時、ビットライン（ＢＬ）及び相補的ビットライン（ＲＢＬ）は、いずれもメモリ装置１００に記録するために使われる。
【００４７】
図１６を参照すると、メモリセル１００′は、図１５のメモリセル１００にリードバッファ２００をさらに含む。
８つのトランジスタを含むメモリセル１００′は、保存されたデータのビットに対する個別判読及び記録経路を提供する。リードバッファ２００は、リードパスゲートトランジスタ２０３及びリードドライブトランジスタ２０１をさらに含む。リードパスゲートトランジスタ２０３とリードドライブトランジスタ２０１とは、リードビットラインと接地電圧との間に直列に連結される。リードパスゲートトランジスタ２０１は、リードワードライン（ＲＷＬ）によってゲートされ、リードビットライン（ＲＢＬ）によってデータセルを個別判読する。リードドライブトランジスタ２０１のゲートは、第２プルアップトランジスタ１０７のゲートに連結されて、各データセルからリード電流を生成する。
【００４８】
図１７は、本発明の実施形態によるトランジスタを含んだメモリ装置を示すブロック図である。図１７を参照すると、メモリ装置３００は、カラム選択スイッチ３１０、カラムデコーダ３２０、ローデコーダ３３０、ビットセルアレイ３５０を含む。
ビットセルアレイ３５０は、複数のビットセル１００を含む。ビットセルのそれぞれは、図１５または図１６に示したように、ＦＥＴ１０を含んだＳＲＡＭとして具現可能である。
ローデコーダ３３０は、ローアドレスＸＡＤＤＲをデコーディングして、当該ワードライン（ＷＬ）をイネーブルする。カラムデコーダ３２０は、カラムアドレスＹＡＤＤＲをデコーディングして、当該ビットライン（ＢＬ、ＢＬＢ）をイネーブルする。カラム選択スイッチ３１０は、イネーブルされたビットラインをスイッチングする。
説明の便宜上、ワードライン、ビットラインは、それぞれ４本のラインとして示したが、本発明の範囲が、これに限定されるものではない。
【００４９】
図１８は、図２に示されたメモリ装置を含むメモリシステムの一実施形態を示す。図１８を参照すると、メモリシステム４００は、不揮発性メモリ装置４５０、揮発性メモリ装置３００、及び揮発性メモリ装置３００と不揮発性メモリ装置４５０との動作を制御することができるＣＰＵ４１０を含む。ＣＰＵ４１０は、マイクロプロセッサであり得る。
揮発性メモリ装置３００は、ＣＰＵ４１０の動作メモリ（ｏｐｅｒａｔｉｏｎ  ｍｅｍｏｒｙ）として使われる。揮発性メモリ装置３００は、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として具現可能である。メモリシステム４００に接続されたホスト（ＨＯＳＴ）は、メモリインターフェース４２０とホストインターフェース４４０とを通じて不揮発性メモリ装置４５０とデータ通信を行うことができる。
【００５０】
ＣＰＵ４１０の制御によって、エラー訂正コード（Ｅｒｒｏｒ  ＣｏｒｒｅｃｔｉｏｎＣｏｄｅ；ＥＣＣ）ブロック４３０は、メモリインターフェース４２０を通じて不揮発性メモリ装置４５０から出力されたデータに含まれたエラービットを検出し、エラービットを訂正し、エラー訂正されたデータをホストインターフェース４４０を通じてホスト（ＨＯＳＴ）に伝送しうる。ＣＰＵ４１０は、バス４０１を通じてメモリインターフェース４２０、ＥＣＣブロック４３０、ホストインターフェース４４０、及び揮発性メモリ装置３００の間でデータ通信を制御することができる。
メモリシステム２００は、フラッシュ（ｆｌａｓｈ）メモリドライブ、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）フラッシュメモリドライブ、ＩＣ−ＵＳＢ（ＩｎｔｅｒＣｈｉｐ  ＵＳＢ）メモリドライブ、またはメモリスティック（ｍｅｍｏｒｙ  ｓｔｉｃｋ）として具現可能である。他の具現も本発明の範囲に含まれる。
【００５１】
図１９は、図１７に示されたメモリ装置を含むメモリシステムの他の実施形態を示す。図１９を参照すると、メモリシステム５００は、入力部５１０、制御部５２０、不揮発性メモリ装置５３０、ＳＲＡＭ３００を含むメモリコントローラ５４０、ＤＲＡＭコントローラ５５０、ＤＲＡＭ５６０、及び出力部５７０を含む。
入力部５１０は、外部から入力された命令を受信する。制御部５２０は、入力部５１０を通じて伝送された前記命令を行うための制御信号を生成する。
この制御信号によって、不揮発性メモリ装置５３０に保存されたデータがメモリコントローラ５４０に伝送され、該伝送されたデータは、メモリコントローラ５４０に含まれたＳＲＡＭ３００に保存される。
【００５２】
メモリコントローラ５４０は、不揮発性メモリ装置５３０から出力されたデータをＤＲＡＭ５６０に伝送する前にバッファメモリの機能を行うＳＲＡＭ３００に保存する。メモリシステム５００は、バッファメモリの機能を行うＳＲＡＭ３００を含むことによって、不揮発性メモリ装置５３０から出力されたデータをＤＲＡＭ５６０に直接保存する時、発生する遅延を防止することができる。
ＤＲＡＭコントローラ５５０は、ＳＲＡＭ３００から出力されたデータをＤＲＡＭ５６０に保存する。ＤＲＡＭ５６０に保存されたデータは、制御部５２０の制御によって出力部５７０を通じて出力される。
【００５３】
図２０は、図１７に図示されたメモリ装置を含むモバイル装置のさらに他の実施形態を示す。図１７及び図２０を参照すると、モバイル装置６００は、携帯電話（ｃｅｌｌｕｌａｒ  ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔｐｈｏｎｅ）、タブレットＰＣ（Ｔａｂｌｅｔ  Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）、ＰＭＰ（Ｐｏｒｔａｂｌｅ  Ｍｕｌｔｉｍｅｄｉａ  Ｐｌａｙｅｒ）、または無線通信装置として具現可能である。
【００５４】
モバイル装置６００は、不揮発性メモリ装置６６０と不揮発性メモリ装置６６０の動作を制御することができるメモリコントローラ６５０とを含む。
メモリコントローラ６５０は、プロセッサ６１０の制御によって不揮発性メモリ装置６６０のデータアクセス動作、例えば、プログラム（ｐｒｏｇｒａｍ）動作、イレーズ（ｅｒａｓｅ）動作、またはリード動作を制御することができる。メモリコントローラ６５０は、不揮発性メモリ装置６６０から出力されたデータを保存するためのＳＲＡＭ３００を含む。
ＳＲＡＭ３００は、不揮発性メモリ装置６６０から出力されたデータを一時的に保存する。ＳＲＡＭ３００に保存されたデータは、プロセッサ６１０に伝送される。
【００５５】
無線送受信器６３０は、アンテナ（ＡＮＴ）を通じて無線信号を送受信することができる。例えば、無線送受信器６３０は、アンテナ（ＡＮＴ）を通じて受信された無線信号をプロセッサ６１０で処理される信号に変更することができる。
したがって、プロセッサ６１０は、無線送受信器６３０から出力された信号を処理し、該処理された信号をメモリコントローラ６５０またはディスプレイ６２０に伝送しうる。メモリコントローラ６５０は、プロセッサ６１０によって処理された信号を不揮発性メモリ装置６６０にプログラムまたはライトすることができる。また、無線送受信器６３０は、プロセッサ６１０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナ（ＡＮＴ）を通じて外部装置に出力することができる。
【００５６】
入力装置６４０は、プロセッサ６１０の動作を制御するための制御信号またはプロセッサ６１０によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ  ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ  ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ  ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
プロセッサ６１０は、メモリコントローラ６５０から出力されたデータ、無線送受信器６３０から出力されたデータ、または入力装置６４０から出力されたデータがディスプレイ６２０を通じてディスプレイされるように、ディスプレイ６２０の動作を制御することができる。
【００５７】
実施形態によって、不揮発性メモリ装置６６０の動作を制御することができるメモリコントローラ６５０は、プロセッサ６１０の一部として具現され、また、プロセッサ６１０と別途のチップとして具現可能である。
実施形態によって、メモリコントローラ６５０と不揮発性メモリ装置６６０は、１つのパッケージ、例えば、マルチチップパッケージ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ）として具現可能である。
【００５８】
図２１は、図１７に示されたメモリ装置を含む電子システムのさらに他の実施形態を示す。図２１に示された電子システム７００は、ＰＣ、タブレットＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダ（ｅ−ｒｅａｄｅｒ）、ＰＤＡ、ＰＭＰ、ＭＰ３プレーヤ、またはＭＰ４プレーヤとして具現可能である。
電子システム７００は、不揮発性メモリ装置７５０のデータ処理動作を制御することができるメモリコントローラ７４０を含む。メモリコントローラ７４０は、ＳＲＡＭ３００を含む。メモリコントローラ７４０は、不揮発性メモリ装置７５０に出力されたデータをＳＲＡＭ３００に一時的に保存する。ＳＲＡＭ３００に保存されたデータは、プロセッサ７１０に伝送することができる。
【００５９】
プロセッサ７１０は、入力装置７２０を通じて入力されたデータによって不揮発性メモリ装置７５０に保存されたデータをディスプレイ７３０を通じてディスプレイすることができる。例えば、入力装置７２０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。プロセッサ７１０は、メモリシステム７００の全般的な動作を制御し、メモリコントローラ７４０の動作を制御することができる。
【００６０】
実施形態によって、不揮発性メモリ装置７５０の動作を制御することができるメモリコントローラ７４０は、プロセッサ７１０の一部として具現され、また、プロセッサ７１０と別途のチップとして具現可能である。
実施形態によって、メモリコントローラ７４０と不揮発性メモリ装置７５０は、１つのパッケージ、例えば、マルチチップパッケージとして具現可能である。
【００６１】
図２２は、図１７に示されたメモリ装置を含むメモリカードのさらに他の実施形態を示す。図２２に示されたメモリカード８００は、如何なるタイプのメモリカード（ｍｅｍｏｒｙ  ｃａｒｄ）、例えば、スマートカード（ｓｍａｒｔ  ｃａｒｄ）として具現可能である。メモリカード８００は、不揮発性メモリ装置８０５、メモリコントローラ８１０、及びカードインターフェース８２０を含む。
メモリコントローラ８１０は、不揮発性メモリ装置８０５とカードインターフェース８２０との間でデータの交換を制御することができる。
【００６２】
実施形態によって、カードインターフェース８２０は、ＳＤ（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ  Ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。カードインターフェース８２０は、ホスト８３０のプロトコルによってホスト８３０とメモリコントローラ８１０との間でデータ交換をインターフェースすることができる。
メモリコントローラ８１０は、不揮発性メモリ装置８５０から出力されたデータをメモリコントローラ８１０に含まれたＳＲＡＭ３００に一時的に保存する。
ＳＲＡＭ３００に保存されたデータは、カードインターフェース８２０に伝送することができる。
【００６３】
実施形態によって、カードインターフェース８２０は、ＵＳＢプロトコル、ＩＣ−ＵＳＢプロトコルまたは他のプロトコルを支援することができる。ここで、カードインターフェースとは、ホスト８３０が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
メモリカード８００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホスト８３０のホストインターフェース８５０と接続される時、ホストインターフェース８５０は、マイクロプロセッサ８４０（または、他のプロセッサが利用される）の制御によってカードインターフェース８２０とメモリコントローラ８１０とを通じて不揮発性メモリ装置８０５とデータ通信を行うことができる。
【００６４】
図２３は、図１７に示されたメモリ装置を含むイメージシステムのさらに他の実施形態を示す。図２３に示されたイメージシステム９００は、例えば、デジタルカメラ、デジタルカメラ付き携帯電話、デジタルカメラ付きスマートフォン、またはデジタルカメラ付きタブレットＰＣまたは他の電子装置に含まれるイメージプロセッサとして具現可能である。
イメージシステム９００は、不揮発性メモリ装置９８０のデータ処理動作、例えば、プログラム動作、イレーズ動作、またはリード動作を制御することができるメモリコントローラ９７０を含む。
【００６５】
メモリコントローラ９７０は、不揮発性メモリ装置９８０から出力されたデータを一時的に保存するか、または不揮発性メモリ装置９８０に出力されるデータを一時的に保存するためのＳＲＡＭ３００を含む。
イメージシステム９００のイメージセンサ９２０は、光学イメージをデジタルイメージに変換し、該変換されたデジタルイメージは、プロセッサ９１０またはメモリコントローラ９７０に伝送される。プロセッサ９１０の制御によって、変換されたデジタルイメージは、ディスプレイ９３０を通じてディスプレイされるか、またはメモリコントローラ９７０を通じて不揮発性メモリ装置９８０に保存することができる。
【００６６】
また、不揮発性メモリ装置９８０に保存されたデータは、プロセッサ９１０またはメモリコントローラ９７０の制御によってディスプレイ９３０を通じてディスプレイされる。
実施形態によって、不揮発性メモリ装置９８０の動作を制御することができるメモリコントローラ９７０は、プロセッサ９１０の一部として具現され、また、プロセッサ９１０と別個のチップとして具現可能である。
【００６７】
図２４は、図１７に示されたメモリ装置を含むメモリシステムのさらに他の実施形態を示す。
図２４を参照すると、メモリシステム１０００は、ＳＳＤ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ）のようなデータ処理装置として具現可能である。メモリシステム１０００は、多数の不揮発性メモリ装置１０５０（例えば、ＮＡＮＤ装置）、多数の不揮発性メモリ装置１０５０のそれぞれのデータ処理動作を制御することができるメモリコントローラ１０１０、ＤＲＡＭ１０３０、メモリコントローラ１０１０とホスト１０４０との間で送受信するデータをＤＲＡＭ１０３０に保存することを制御するバッファマネージャ１０２０を含みうる。
【００６８】
メモリコントローラ１０１０は、ＳＲＡＭ３００を含み、ＳＲＡＭ３００は、不揮発性メモリ装置１０５０から出力されたデータを一時的に保存してから、バッファマネージャ１０２０の制御によって、前記データをＤＲＡＭ１０３０に伝送しうる。
本明細書で説明されたメモリコントローラ５４０、６５０、７４０、８１０、９７０、及び１０１０は、ＳＲＡＭ３００とＳＲＡＭ３００の動作、例えば、ライト動作とリード動作とを制御することができるマイクロプロセッサ（図示せず）を含む。
【００６９】
図２５は、図１７に示されたメモリ装置を含むＳｏＣの一実施形態を示す。図２５を参照すると、ＳｏＣ１１００は、ＣＰＵ１１０１、メモリ装置３００、インターフェース部１１０２、ＧＰＵ１１０３、ディスプレイコントローラ１１０４、外部メモリコントローラ１１０５を含みうる。
ＳｏＣ１１００の動作を全般的に制御することができるＣＰＵ１１０１は、各構成要素３００、１１０２、１１０３、１１０４、１１０５の動作を制御することができる。
【００７０】
外部メモリコントローラ１１０５は、ＳｏＣ１１００に連結された外部メモリ１１３０からデータを送受信する時、メモリ動作を制御することができる。
ＧＰＵ１１０３は、メモリコントローラ１１０５が外部メモリ１１３０からリードしたデータをディスプレイに適した信号で処理する。
ディスプレイコントローラ１１０４は、前記処理された信号をディスプレイ装置１１２０に伝送するか否かを制御する。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
【産業上の利用可能性】
【００７１】
本発明は、非対称シリサイド構造を含む電界効果トランジスタ及び関連した装置関連の技術分野に適用可能である。
【符号の説明】
【００７２】
１：ゲート
２：ソース
３：ドレイン
４：絶縁層
５：基板
６ａ、６ｂ：シリサイド
７ａ、７ｂ：第１コンタクト層
８ａ、８ｂ：第２コンタクト層
９ａ、９ｂ：メタル層
１００、１００′：ビットセル
３００：メモリ装置
４００、５００、６００、７００、８００、９００、１０００：メモリシステム
１１００：ＳｏＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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