(57)【要約】【課題】本発明は、複雑なゲート制御回路を必要とせず、ドリフト層に発生する積層欠陥の拡大を抑制することで、低いオン抵抗を実現する炭化珪素半導体装置を提供することを目的とする。【解決手段】本発明は、ｎ型の炭化珪素半導体基板１と、炭化珪素半導体基板１上に形成されたｎ型のドリフト層２と、ドリフト層２表面に形成されたｐ型の複数のウェル領域３と、少なくとも一部のウェル領域３表面から少なくともドリフト層２中に達して形成された溝部とを備える。溝部は、ドリフト層２の熱膨張率よりも大きい熱膨張率の絶縁物２９で充填されている。【選択図】図２
2014090057.tif 000002
【特許請求の範囲】
【請求項１】
第１または第２導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層表面に形成された第２導電型の複数のウェル領域と、
少なくとも一部の前記ウェル領域表面から少なくとも前記ドリフト層中に達して形成された溝部とを備え、
前記溝部が、前記ドリフト層の熱膨張率よりも大きい熱膨張率の絶縁物で充填されていることを特徴とする、
炭化珪素半導体装置。
【請求項２】
前記ウェル領域表面に部分的に形成された第１導電型のソース領域と、
前記ウェル領域表面において前記ソース領域に挟まれて形成された第２導電型のウェルコンタクト領域と、
ゲート絶縁膜を介し、前記ソース領域上から前記ドリフト層上に亘って形成されたゲート電極と、
前記ゲート電極を覆い、前記ウェルコンタクト領域表面および一部の前記ソース領域表面が露出するように形成された層間絶縁膜と、
露出した前記ウェルコンタクト領域および露出した前記ソース領域と電気的に接続して形成されたソース電極と、
前記炭化珪素半導体基板裏面側に形成されたドレイン電極とをさらに備え、
前記溝部が、前記ウェルコンタクト領域表面から少なくとも前記ドリフト層中に達して形成されることを特徴とする、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記溝部が、前記ウェル領域表面から前記炭化珪素半導体基板中に達して形成されていることを特徴とする、
請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記炭化珪素半導体基板が、（０００１）Ｓｉ面から＜１１−２０＞方向にオフ角がついた主面を有する基板であり、
前記溝部の長手方向が＜１１−２０＞方向と平行で、＜１−１００＞方向と垂直であることを特徴とする、
請求項１〜３のいずれかに記載の炭化珪素半導体装置。
【請求項５】
第１または第２導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層表面に形成された第２導電型のウェル領域と、
前記ウェル領域表面から少なくとも前記ドリフト層中に達して形成されたトレンチと、
前記ドリフト層の熱膨張率よりも大きい熱膨張率の絶縁膜を介して、前記トレンチ内に形成されたゲート電極とを備えることを特徴とする、
炭化珪素半導体装置。
【請求項６】
前記ウェル領域表面に前記トレンチに隣接して部分的に形成された第１導電型のソース領域と、
前記ウェル領域表面において前記ソース領域に挟まれて形成された第２導電型のウェルコンタクト領域と、
前記ゲート電極を覆い、一部の前記ソース領域表面が露出するように形成された層間絶縁膜と、
露出した前記ソース領域と電気的に接続して形成されたソース電極と、
前記炭化珪素半導体基板裏面側に形成されたドレイン電極とをさらに備え、
前記トレンチが、前記ソース領域表面から少なくとも前記ドリフト層中に達して形成され、
前記ゲート電極が、前記トレンチ内において前記ウェル領域および前記ソース領域に対向する位置に配置されることを特徴とする、
請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記ゲート電極が多結晶珪素を含み、前記ドリフト層の熱膨張率をαｃ、前記ゲート電極の熱膨張率をαｐ、前記ゲート電極の形成時の温度と室温との差をΔＴ、前記多結晶珪素の密度をρ、６００℃で形成された多結晶珪素の密度をρ０とするとき、
【数１】
2014090057.tif 000010
であることを特徴とする、
請求項５または６に記載の炭化珪素半導体装置。
【請求項８】
前記トレンチが、前記ウェル領域表面から前記炭化珪素半導体基板中に達して形成されていることを特徴とする、
請求項５〜７のいずれかに記載の炭化珪素半導体装置。
【請求項９】
前記炭化珪素半導体基板が、（０００１）Ｓｉ面から＜１１−２０＞方向にオフ角がついた主面を有する基板であり、
前記トレンチの長手方向が＜１１−２０＞方向と平行で、＜１−１００＞方向と垂直であることを特徴とする、
請求項５〜８のいずれかに記載の炭化珪素半導体装置。
【請求項１０】
前記ウェルコンタクト領域表面から少なくとも前記ドリフト層中に達して形成された溝部をさらに備えることを特徴とする、
請求項６〜９のいずれかに記載の炭化珪素半導体装置。
【請求項１１】
第１または第２導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板上に形成された第１導電型のドリフト層と、
前記ドリフト層表面に形成された第２導電型のウェル領域と、
前記ウェル領域表面から前記ドリフト層中に達して形成されたトレンチと、
前記トレンチ内に形成されたゲート電極とを備え、
前記トレンチが、前記ウェル領域と前記ドリフト層との界面近傍の深さまで達して形成されており、
前記ゲート電極が多結晶珪素を含み、前記ドリフト層の熱膨張率をαｃ、前記ゲート電極の熱膨張率をαｐ、前記ゲート電極の形成時の温度と室温との差をΔＴ、前記多結晶珪素の密度をρ、６００℃で形成された多結晶珪素の密度をρ０とするとき、
【数２】
2014090057.tif 000011
であることを特徴とする、
炭化珪素半導体装置。
【請求項１２】
前記炭化珪素半導体基板が、（０００１）Ｓｉ面から＜１１−２０＞方向にオフ角がついた主面を有する基板であり、
前記トレンチの長手方向が＜１１−２０＞方向と平行で、＜１−１００＞方向と垂直であることを特徴とする、
請求項１１に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を使用した半導体装置に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス機器では、電気モータ等の負荷を駆動する電力供給の実行と停止とを切り替える手段として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）およびＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子が使用されている。
【０００３】
半導体素子は、通電時に電子あるいは正孔のみが伝導に作用するユニポーラ素子と、電子と正孔の両者が伝導に作用するバイポーラ素子とに大別される。ユニポーラ素子にはショットキーバリヤダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）、ＭＯＳＦＥＴ等が属する。バイポーラ素子にはｐｎダイオード、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、ＧＴＯ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｆｆ）サイリスタ、ＩＧＢＴ等が属する。
【０００４】
炭化珪素（ＳｉＣ）半導体を用いた半導体装置は、シリコン（Ｓｉ）半導体で形成したものと比較して、高電圧、大電流、高温動作に優れている。したがって、炭化珪素半導体を用いた半導体装置は、次世代の電力用半導体装置として開発が進められている。
【０００５】
電力用半導体として使用される炭化珪素ＭＯＳＦＥＴの中で、特に重要な応用として、縦型ＭＯＳＦＥＴがある。縦型ＭＯＳＦＥＴには、ゲート構造の違いによって、プレーナ型およびトレンチ型等の種類が存在する。
【０００６】
ゲート構造がプレーナ型の電力用縦型ＭＯＳＦＥＴは、ＳｉＣ表面にゲート絶縁膜およびゲート電極が形成されている。ゲート電極に電圧を印加することによりＳｉＣ表面に形成されたｐ型のＳｉＣ（Ｐウェル）を反転させ、ＳｉＣ表面に形成された高濃度のｎ型のソース電極とＰウェルの下側に存在するｎ型のＳｉＣからなるＮドリフト層とを接続する。ｎ型のソース電極はソース配線と接続されている。またＰウェルもＰウェル中に設けられた高濃度のｐ型のＰコンタクトを介してソース配線と接続されている。基板裏面側には高濃度のｎ型のＳｉＣ（ドレイン電極）が形成されている。
【０００７】
ゲート構造がトレンチ型の電力用縦型ＭＯＳＦＥＴでは、ＳｉＣ基板内にトレンチと呼ばれる溝が形成されており、このトレンチ内にゲート絶縁膜とゲート電極が埋め込まれている。このＭＯＳＦＥＴでは、ゲート電極に電圧を印加することによりトレンチ内のゲート絶縁膜の側壁に接したＰウェルを反転させ、ＳｉＣ表面に形成されたソース電極とＰウェルの下側に存在するｎ型のＳｉＣからなるドリフト層を接続する。
【０００８】
大電流での動作を実現するために、電力用縦型ＭＯＳＦＥＴは、多数のＭＯＳＦＥＴの単位セル（ユニットセル）を並列に接続した素子構造から構成されている。大電力の半導体装置を実現するためには、オン抵抗を十分に低減することが必要である。
【０００９】
しかしながら、この電力用縦型ＭＯＳＦＥＴをモータ等の負荷を駆動制御する電力変換器に使用する場合には問題が生じる。
【００１０】
縦型ＭＯＳＦＥＴがオン状態からオフ状態へ移行する際、負荷のモータに内蔵されているコイルにおいて電磁誘導により逆起電力が発生する。この逆起電力による縦型ＭＯＳＦＥＴの破損を回避するために、オフ状態において還流電流を流す必要がある。この還流電流の方向は、縦型ＭＯＳＦＥＴのオン電流と逆方向になる。
【００１１】
この還流電流の経路として、縦型ＭＯＳＦＥＴに内在するｐｎ接合を用いることがある。ｐｎ接合はＰウェルとＮドリフト層との界面に形成され、ソース配線、Ｐコンタクト、Ｐウェル、Ｎドリフト層、ドレイン電極を通る経路でダイオードが構成されている。このようなｐｎ接合は縦型ＭＯＳＦＥＴの内部に存在して、ダイオードとして動作するためボディダイオードと呼ばれている。還流電流を流すためにボディダイオードを使用すれば、縦型ＭＯＳＦＥＴの外部に別途還流のためのダイオードを設ける必要がなく、電力変換器の部品点数が増加しない利点がある。
【００１２】
しかし、ＳｉＣのｐｎダイオードに順電流を流すとＳｉＣの結晶中に積層欠陥が発生し、拡大するという問題点があった（例えば特許文献１、非特許文献１）。この通電中に発生し、拡大する積層欠陥はキャリアのバリアとなるために、縦型ＭＯＳＦＥＴのオン抵抗が増大してしまう。
【００１３】
この現象は、ＳｉＣ基板に存在する基板面転位（ＢＰＤ：Ｂａｓａｌ  Ｐｌａｎｅ  Ｄｉｓｌｏｃａｔｉｏｎｓ）がＳｉＣ基板とｎ型ドリフト層との界面で貫通刃状転位（ＴＥＤ：Ｔｈｒｅａｄｉｎｇ  Ｅｄｇｅ  Ｄｉｓｌｏｃａｔｉｏｎ）に変換されることにより発生する。ｐｎダイオードの通電時にこのＴＥＤで電子と正孔が再結合し、この再結合エネルギーによりＴＥＤから積層欠陥が発生し、拡大する。
【００１４】
したがってこの現象は、デバイス内で電子と正孔とが存在するバイポーラ素子では発生が避けられない。また縦型ＭＯＳＦＥＴはユニポーラ素子であり、通常の動作では積層欠陥は発生しないが、前述したようにボディダイオードに電流を流せば発生する。
【００１５】
特許文献１に開示される技術では、ゲート電極に印加するゲート電圧を調整してＰウェルを反転させ、ソース配線、ソース電極、反転したＰウェル、Ｎドリフト層、ドレイン電極の経路で還流電流を流している。ソース配線、Ｐコンタクト、Ｐウェル、Ｎドリフト層、ドレイン電極の経路すなわちｐｎ接合に電流が流れないためユニポーラ素子の動作となり、電子と正孔との再結合エネルギーが発生しないので積層欠陥は発生しない。特許文献２〜４に開示される技術では、その方法は異なっているものの、積層欠陥の種となる欠陥（ＢＰＤやＴＥＤ）の発生を抑制したり、欠陥を除去したりしている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０１２−１０４８５６号公報
【特許文献２】特開２００７−２７６３０号公報
【特許文献３】特開２０１１−２３５０２号公報
【特許文献４】特許第４８２７８２９号公報
【非特許文献】
【００１７】
【非特許文献１】Ｍ．Ｎａｇａｎｏ，「Ｊｏｕｒｎａｌ  Ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｖｏｌ．１０８  １３５１１」，２０１０
【発明の概要】
【発明が解決しようとする課題】
【００１８】
特許文献１に開示される縦型ＭＯＳＦＥＴは、所望の経路で還流電流を流すためにゲート電極に印加するゲート電圧を０Ｖ以上、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）以下に制御する必要がある。このゲート電圧は不純物濃度やＮドリフト層の膜厚、さらにはドレイン電圧（負電圧）によって変わる。したがってこの縦型ＭＯＳＦＥＴを電力変換器等に使用する場合はゲート制御回路が複雑になりコストが増大する。
【００１９】
また大電流を制御する場合は縦型ＭＯＳＦＥＴを複数個並列に配置する必要があるが、素子間にバラツキが存在すれば、還流電流が最も流れやすい素子に集中するので素子の寿命が短くなるという問題点が生じる。
【００２０】
特許文献２〜４に開示される縦型ＭＯＳＦＥＴは、欠陥または欠陥層（ＢＰＤ、ＴＥＤもしくはこれらが集中して存在する層）の除去を製造工程中に行っている。この方法では積層欠陥の発生を完全に無くすことができない。それは以下の理由による。
【００２１】
欠陥を除去した工程の後の製造工程においても新たに欠陥が発生する。縦型ＭＯＳＦＥＴのボディダイオードに電流を流すと、新たな欠陥を種として積層欠陥が発生し拡大する。積層欠陥は縦型ＭＯＳＦＥＴのチップの端まで拡大するため、縦型ＭＯＳＦＥＴのオン抵抗の増大が避けられない。
【００２２】
本発明は、上記のような問題を解決するためになされたものであり、複雑なゲート制御回路を必要とせず、ドリフト層に発生する積層欠陥の拡大を抑制することで、低いオン抵抗を実現する炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の一態様に関する炭化珪素半導体装置は、第１または第２導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に形成された第２導電型の複数のウェル領域と、少なくとも一部の前記ウェル領域表面から少なくとも前記ドリフト層中に達して形成された溝部とを備え、前記溝部が、前記ドリフト層の熱膨張率よりも大きい熱膨張率の絶縁物で充填されていることを特徴とする。
【００２４】
本発明の別の態様に関する炭化珪素半導体装置は、第１または第２導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に形成された第２導電型のウェル領域と、前記ウェル領域表面から少なくとも前記ドリフト層中に達して形成されたトレンチと、前記ドリフト層の熱膨張率よりも大きい熱膨張率の絶縁膜を介して、前記トレンチ内に形成されたゲート電極とを備えることを特徴とする。
【００２５】
本発明の別の態様に関する炭化珪素半導体装置は、第１または第２導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型のドリフト層と、前記ドリフト層表面に形成された第２導電型のウェル領域と、前記ウェル領域表面から前記ドリフト層中に達して形成されたトレンチと、前記ドリフト層の熱膨張率よりも大きい熱膨張率の絶縁膜を介して、前記トレンチ内に形成されたゲート電極とを備え、前記トレンチが、前記ウェル領域と前記ドリフト層との界面近傍の深さまで達して形成されており、前記ゲート電極が多結晶珪素を含み、前記ドリフト層の熱膨張率をαｃ、前記ゲート電極の熱膨張率をαｐ、前記ゲート電極の形成時の温度と室温との差をΔＴ、前記多結晶珪素の密度をρ、６００℃で形成された多結晶珪素の密度をρ０とするとき、
【００２６】
【数１】
2014090057.tif 000003
【００２７】
であることを特徴とする。
【発明の効果】
【００２８】
本発明の上記態様によれば、少なくともドリフト層中に達して形成された溝部が、ドリフト層の熱膨張率よりも大きい熱膨張率の絶縁物で充填されていることにより、ドリフト層に発生する積層欠陥の拡大を抑制することができる。
【図面の簡単な説明】
【００２９】
【図１】第１実施形態における炭化珪素半導体装置の平面模式図である。
【図２】第１実施形態における図１のＸ−Ｘ断面図である。
【図３】第１実施形態における炭化珪素半導体装置の積層欠陥を示す鳥瞰図である。
【図４】第１実施形態における図３のＹ−Ｙ断面図である。
【図５】第１実施形態における炭化珪素半導体装置の変形例を示す断面図である。
【図６】第２実施形態における炭化珪素半導体装置の断面図である。
【図７】第２実施形態における炭化珪素半導体装置の変形例を示す断面図である。
【図８】第３実施形態における炭化珪素半導体装置の断面図である。
【図９】第４実施形態における炭化珪素半導体装置の断面図である。
【図１０】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１１】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１２】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１３】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１４】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１５】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１６】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１７】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１８】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１９】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２０】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２１】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２２】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２３】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２４】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２５】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２６】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２７】溝部（トレンチ）の深さと積層欠陥拡大阻止率との関係を示す図である。
【発明を実施するための形態】
【００３０】
＜第１実施形態＞
＜プレーナゲート構造縦型ＭＯＳＦＥＴ＞
図１は、本発明の第１実施形態における半導体装置であるプレーナゲート構造の縦型ＭＯＳＦＥＴの構成を示す平面図である。本実施形態の縦型ＭＯＳＦＥＴ（以下、単に「ＭＯＳＦＥＴ」という場合がある）は、炭化珪素を用いた炭化珪素半導体装置である。
【００３１】
図１においてＭＯＳＦＥＴ１００は、トランジスタ部２００と、トランジスタ部２００の外側に設けられた周辺部３００と、トランジスタ部２００内に周期的に設けられた溝部２１と、トランジスタ部２００端部に配置されたゲート電極引き出し部７００とを備える。
【００３２】
トランジスタ部２００の一辺の長さは８ｍｍであり、溝部２１の幅は２μｍ、間隔は２００μｍである。図１中に矢印で示したＡの方向は＜１１−２０＞方向（正確には１、１、２バー、０方向。マイナスを表すバーを数字の前に付ける。以下同じ）であり、Ｂの方向は＜１−１００＞方向となっている。すなわち溝部２１は＜１−１００＞方向に垂直な方向に延在するように設けられている。周辺部３００はｐ型のＳｉＣ領域がトランジスタ部２００を取り囲むように設けられてオフ時の耐圧を確保するためのガードリングを構成している（図示せず）。また図１では明確化のため溝部２１以外の構成要素は図示していない。
【００３３】
図２は図１のＸ−Ｘ線上での断面図である。ＭＯＳＦＥＴ１００は、ｎ型の炭化珪素半導体基板（以下「炭化珪素基板」という場合がある）１と、炭化珪素半導体基板１上に形成されたｎ型のドリフト層２と、ドリフト層２上に形成された複数のｐ型のウェル領域３と、ウェル領域３表面に部分的に形成されたｎ型のソース領域４と、ウェル領域３表面においてソース領域４に挟まれて形成されたｐ型のウェルコンタクト領域５と、ソース領域４、ウェル領域３、およびドリフト層２上に亘って形成されたゲート絶縁膜６と、ゲート絶縁膜６を介して、ソース領域４、ウェル領域３、およびドリフト層２上に亘って形成されたゲート電極７と、ゲート電極７を覆って形成された層間絶縁膜８と、層間絶縁膜８、ソース領域４、およびウェルコンタクト領域５を覆い、ソース領域４およびウェルコンタクト領域５と電気的に接続して形成されたソース電極９と、炭化珪素半導体基板１裏面に形成されたドレイン電極１０と、一部のウェル領域３において、ウェルコンタクト領域５表面から炭化珪素半導体基板１中に達するように形成された溝部２１とを備える。
【００３４】
炭化珪素半導体基板１は、ｎ型の低抵抗の半導体基板であり、例えば４Ｈのポリタイプを有する炭化珪素基板で実現される。本実施形態における炭化珪素半導体基板１は、主面が（０００１）Ｓｉ面から＜１１−２０＞方向に４°のオフ角がついた基板である。＜１１−２０＞方向は図１、後述する図３および図４においてＡ方向で示した方向である。
【００３５】
ドリフト層２は、炭化珪素半導体基板１の厚み方向一方側の表面部に積層されて形成されている。ウェル領域３は、ドリフト層２の厚み方向一方側の表面部に形成されている。ウェル領域３は、第２導電型の不純物であるｐ型不純物、例えばアルミニウム（Ａｌ）を含有する。
【００３６】
ソース領域４は、ウェル領域３の厚み方向一方側の表面部の一部分に、ウェル領域３よりも浅く形成されている。ソース領域４は、第１導電型の不純物であるｎ型不純物、例えば窒素（Ｎ）を含有する。
【００３７】
ウェルコンタクト領域５は、ウェル領域３の厚み方向一方側の表面部のソース領域４が設けられていないところに設けられ、ウェル領域３に接している。
【００３８】
ウェル領域３、ソース領域４およびドリフト層２の一部には、ゲート絶縁膜６が設けられている。ゲート絶縁膜６を介してウェル領域３の一部、ソース領域４の一部、およびドリフト層２を覆うようにゲート電極７が設けられている。ゲート電極７は、本実施形態では、ｎ型の不純物がドープされた多結晶珪素で構成される。
【００３９】
溝部２１はウェル領域３からドリフト層２を貫通し、炭化珪素半導体基板１に達するように設けられる。溝部２１の内部には熱膨張率がドリフト層２よりも大きい絶縁物２９が充填されている。溝部２１内に設けられた絶縁物２９の材質については後述する。なお、溝部２１は、必ずしも炭化珪素半導体基板１まで達している必要はない。
【００４０】
層間絶縁膜８は、ゲート電極７を覆うように形成されている。より詳細には、層間絶縁膜８は、ゲート電極７と、ソース領域４のゲート電極７寄りの部分とを覆うように設けられている。また層間絶縁膜８は、ソース領域４のゲート電極７寄りの部分を除く残余の部分とウェルコンタクト領域５とが露出するように開口されており、この部分には層間絶縁膜８は形成されていない。
【００４１】
ソース電極９は、層間絶縁膜８が形成されていない部分のソース領域４およびウェルコンタクト領域５の厚み方向一方側の表面部に形成されている。ソース電極９は、層間絶縁膜８の開口を通して露出するソース領域４とウェルコンタクト領域５とを電気的に接続する。
【００４２】
ソース領域４およびウェルコンタクト領域５は、ソース電極９との接触抵抗を低減するためにそれぞれｎ型およびｐ型の不純物が高濃度に導入されている。ドレイン電極１０は、炭化珪素半導体基板１の厚み方向一方側の表面部と反対側の表面部、すなわち炭化珪素半導体基板１の厚み方向他方側（裏面側）の表面部に形成されている。
【００４３】
ＭＯＳＦＥＴにおいて、ウェル領域３のうち、ゲート絶縁膜６を介してゲート電極７と対向し、オン動作時に反転層が形成される領域をチャネル部という。チャネル部はドリフト層２とソース領域４とで挟まれるウェル領域３によって構成される。
【００４４】
＜動作＞
次に、本実施形態の縦型ＭＯＳＦＥＴの動作を簡単に説明する。縦型ＭＯＳＦＥＴのゲート電極７に、しきい値電圧（Ｖｔｈ）以上のプラス電圧が印加されると、チャネル部に反転チャネルが形成され、ｎ型のソース領域４とｎ型のドリフト層２との間に、キャリアである電子が流れる経路が形成される。ゲート絶縁膜６を介してゲート電極７に接しているドリフト層２を特にＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ）と称する。
【００４５】
ソース領域４からドリフト層２へ流れ込む電子は、ドレイン電極１０に印加されるプラス電圧によって形成される電界に従って、ドリフト層２および炭化珪素半導体基板１を経由してドレイン電極１０に到達する。
【００４６】
したがって、ゲート電極７にプラス電圧を印加することによって、ドレイン電極１０からソース電極９に電流が流れる。この状態をオン状態と呼ぶ。
【００４７】
オン状態とは異なり、ゲート電極７にしきい値電圧未満の電圧が印加されると、チャネル部に反転チャネルが形成されないので、ドレイン電極１０からソース電極９に電流が流れない。この状態をオフ状態と呼ぶ。
【００４８】
オフ状態では、ドレイン電極１０に印加されるプラスの電圧によって、ドリフト層２とウェル領域３との間のｐｎ接合から空乏層が延びる。このｐｎ接合からウェル領域３側に向けて延びた空乏層がソース領域４に達すると、パンチスルー破壊が発生する。このパンチスルー破壊が発生した電圧がオフ耐圧である。
【００４９】
ボディダイオードは、ソース電極９、ウェルコンタクト領域５、ウェル領域３、ドリフト層２、炭化珪素半導体基板１、およびドレイン電極１０により構成され、ソース電極９の電圧がドレイン電極１０の電圧より高くなると、正確には、ソース電極９の電圧がウェル領域３とドリフト層２との間のｐｎ接合の拡散電位より高くなると、ボディダイオードに電流が流れる。
【００５０】
本実施形態の特徴である溝部２１の作用について図３および図４を用いて説明する。
【００５１】
図３は、図１のＸ−Ｘ線の部分の斜視図である。図４は、図３のＹ−Ｙ線の断面図である。図３および図４においては、炭化珪素半導体基板１、ドリフト層２、および溝２０のみを示している。図３において溝２０内には何も表示していないが、実際には前述したように絶縁物２９で充填されており、図１および図２の溝部２１に相当する。
【００５２】
図３および図４中のＡの方向は図１のＡ方向と同じく＜１１−２０＞方向であり、図３中のＢの方向は図１のＢ方向と同じく＜１−１００＞方向である。図４に示されるように、炭化珪素半導体基板１に存在するＢＰＤ４０１が炭化珪素半導体基板１とドリフト層２との界面でＴＥＤ４０２に変換される。ＴＥＤ４０２の先端はドリフト層２中に存在し、図３および図４においてＥで示されている。
【００５３】
縦型ＭＯＳＦＥＴ作成後すなわち図２の構造において、ボディダイオードに電流を流すとＴＥＤ４０２を種として積層欠陥４００が発生し、拡大する。積層欠陥４００は、ＴＥＤ４０２の先端であるＥから（０００１）面に沿って拡大する。よって図３および図４で積層欠陥４００の存在する面は（０００１）面である。
【００５４】
積層欠陥４００は、ＴＥＤ４０２の先端であるＥから図３中のＡ方向およびＡの逆方向に向かってドリフト層２中の（０００１）面内で拡大し、その後図３のＢ方向すなわち＜１−１００＞方向に向かって（０００１）面内で拡大する。ここで、積層欠陥４００を縦型ＭＯＳＦＥＴの表面側から見た幅であるＣは、（０００１）面が炭化珪素半導体基板１と４°傾いているため、ドリフト層２の厚さをＤとすると、Ｄ／ｔａｎ（４）で表され非常に大きいものとなる。例えば、ドリフト層２の厚さＤが１０μｍのときＣは１４３μｍ、Ｄが３０μｍのときＣは４２９μｍに達する。
【００５５】
本実施形態では溝２０（図１および図２では溝部２１）が、その長手方向が＜１１−２０＞方向と平行で、かつ＜１−１００＞方向と垂直に設けられているため、積層欠陥４００はＢ方向には最大で溝２０（図１、２の溝部２１）の間隔である２００μｍまでしか拡大しない。溝２０が設けられていないと、積層欠陥４００は電流の流れるドリフト層２の端（図１のトランジスタ部２００の一辺である８ｍｍ（＝８０００μｍ））まで拡大する。すなわち、ドリフト層２の厚さＤが３０μｍのとき、従来の技術では、１個のＴＥＤ４０２から幅４２９μｍ、長さ最大８０００μｍの積層欠陥が発生し拡大するが、本実施形態では積層欠陥４００の大きさは幅４２９μｍ、長さ最大２００μｍに抑制できることになる。
【００５６】
また溝部２１は、熱膨張率がドリフト層２よりも大きい絶縁物２９で充填されている。通常絶縁物等の物質は室温より高い温度で堆積される。室温より高い温度においてはＳｉＣからなるドリフト層２はＳｉＣの熱膨張率により膨張している。これに伴って、ドリフト層２に設けられた溝部２１（図１０の溝２０に相当）の底部のＳｉＣ原子間隔が広がるため、溝部２１の幅（２μｍ）も膨張している。この状態の溝部２１に絶縁物２９が充填される。
【００５７】
絶縁物形成後、温度が室温まで戻ると、ドリフト層２に設けられた溝部２１（図１０の溝２０に相当）は元の幅（２μｍ）まで収縮しようとするが、溝部２１に充填された絶縁物の熱膨張率がドリフト層２の熱膨張率より小さい場合、溝部２１に充填された絶縁物はドリフト層２よりは収縮しない（第３実施形態参照）。
【００５８】
すなわち溝部２１に充填された絶縁物は、熱膨張率がドリフト層２より小さいと溝部２１（図１０の溝２０に相当）を押し広げるように作用する。発明者らが測定したところ、ドリフト層２には圧縮応力がかかっていることが判明した。したがって溝部２１に充填された絶縁物の熱膨張率がドリフト層２より小さいと、ドリフト層２の圧縮応力を増大させることになる。
【００５９】
後述するように溝部２１は製造工程の途中で形成されるため、溝部２１が圧縮応力を増大させた場合、後の製造工程で増大した圧縮応力によりドリフト層２の中に新たな欠陥が発生することが見出された。この新たな欠陥も積層欠陥の種となる。本実施形態では、溝部２１は熱膨張率がドリフト層２よりも大きい絶縁物２９で充填されている。したがってこの絶縁物２９はドリフト層２の圧縮応力を減少する方向に作用するので、ドリフト層２の中に新たな欠陥が発生することはない。よって製造工程中に発生する欠陥により積層欠陥が発生し拡大することがないので、縦型ＭＯＳＦＥＴのオン抵抗の増大を抑制することができる。
【００６０】
このように第１実施形態では、ドリフト層２内に炭化珪素半導体基板１まで達している溝部２１を周期的に設けているために積層欠陥が発生してもその拡大を抑制することができる。トランジスタ部２００内のＴＥＤ４０２の密度が同じ場合、本実施形態では従来の技術よりも積層欠陥４００の面積を４０分の１（２００／８０００μｍ）に削減できる。
【００６１】
したがって、本実施形態ではボディダイオードを使用しても、縦型ＭＯＳＦＥＴのキャリアのバリアとなりオン抵抗を増大させる積層欠陥の面積を抑制できるので、通電時のオン抵抗の増大を抑制することができる。
【００６２】
さらに第１実施形態では、溝部２１は熱膨張率がドリフト層２よりも大きい絶縁物２９で充填されているので、製造工程中に新たな欠陥が発生することがなく、新たな欠陥による通電時のオン抵抗の増大を抑制することができる。
【００６３】
＜変形例＞
＜溝部の深さ＞
第１実施形態では溝部２１がドリフト層２を貫通し、炭化珪素半導体基板１まで達していたが、溝部の深さはこれに限られない。
【００６４】
図５に示されるように、溝部２２の深さＦがドリフト層２の厚さより短くても良い。図５では、溝部２２の深さＦがドリフト層２の膜厚（図３のＤ）の半分程度になっている。
【００６５】
一般的に、ＴＥＤ４０２の先端であるＥはドリフト層２内に一様に分布している（図４参照）。第１実施形態の変形例では、ＴＥＤ４０２の先端であるＥ（図３および図４）が溝部２２同士の間隔２００μｍ内のドリフト層２に一様に分布すると仮定し、積層欠陥４００の拡大を溝部２２により阻止した割合（溝部２２で阻止された積層欠陥の数／溝部２２同士の間隔２００μｍ内に存在するＴＥＤ４０２の数＝積層欠陥の拡大阻止率）を計算した。
【００６６】
ドリフト層２の膜厚を３０μｍとして溝部２２の深さＦを変えて求めた積層欠陥拡大阻止率を図２７に示す。図２７において、縦軸は積層欠陥の拡大阻止率（％）、横軸は溝部の深さ（μｍ）を示している。
【００６７】
図２７に示されるように、溝部２２の深さＦがドリフト層２の膜厚Ｄ（＝３０μｍ、図３および図４参照）の半分の１５μｍでは積層欠陥の拡大阻止率は７２％程度である。また溝部２２の深さＦが１μｍでは拡大阻止率は２８％程度である。溝部２２の深さＦが比較的浅い場合でも一定の欠陥拡大阻止効果があるのは、積層欠陥が一方向（図３で右方向）にのみ伸びるためである。積層欠陥が両方向（図３で右方向および左方向）に伸びれば拡大阻止率は単純にＦ／Ｄになる。
【００６８】
したがって充分にＢＰＤやＴＥＤの密度を減少させた炭化珪素基板を用いれば、溝部２２の深さＦが小さくても積層欠陥の拡大が抑制でき、オン抵抗の増大を許容範囲である５〜１０％以下に抑えることができる。逆に言えば、工業製品としてオン抵抗の増大が１０％または５％未満になるよう溝部２２の深さＦを決定すればよい。このように溝部２２の深さＦが第１実施形態よりも浅く設定することができるため、溝部２２の形成工程が短時間で終了し製造コストを減少させる効果がある。
【００６９】
＜製造方法＞
ここでは、第１実施形態のプレーナゲート構造の縦型ＭＯＳＦＥＴの製造方法について説明する。
【００７０】
図１０〜１７は、プレーナゲート構造の縦型ＭＯＳＦＥＴの各製造工程における構成を示す断面図である。
【００７１】
まず、図１０の構成が形成されるまでの工程について説明する。例えば炭化珪素半導体基板１の厚み方向一方側の表面部に、化学気相堆積（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法によって、ｎ型のドリフト層２をエピタキシャル成長する。炭化珪素半導体基板１としては、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素基板を用いる。前述したように炭化珪素半導体基板１は、主面が（０００１）Ｓｉ面から＜１１−２０＞方向に４°のオフ角がついた基板である。
【００７２】
ドリフト層２におけるｎ型不純物の濃度は、１×１０１５〜１×１０１７ｃｍ−３の範囲に選ばれる。ドリフト層２の厚み寸法は、５〜５０μｍの範囲に選ばれる。
【００７３】
ドリフト層２を設けた炭化珪素半導体基板１のドリフト層２の側からドリフト層２を貫通し、炭化珪素半導体基板１に達する溝２０を開口する。開口は写真製版および反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術により行う。開口に当たってはレジストマスクを使用してもよいし、ＣＶＤ法により堆積した酸化シリコン膜（ＳｉＯ２）をマスクとしてもよい。溝２０の幅は２μｍ、間隔は２００μｍである。溝２０の長手方向は＜１１−２０＞方向に選ばれる。
【００７４】
なお、第１実施形態の変形例のプレーナゲート構造の縦型ＭＯＳＦＥＴを製造する場合は、開口時のＲＩＥの時間を調整して、溝２０の深さを所望の深さにすればよい。
【００７５】
次に図１１に示されるように、ＣＶＤ法によりＢ２Ｏ３を１０％含む酸化膜（ＳｉＯ２）２５（以下酸化膜２５と称する）を堆積し、溝２０を埋める。ここで酸化膜２５の熱膨張率は５．２×１０−６／Ｋ、ドリフト層２の熱膨張率は４．６×１０−６／Ｋである。酸化膜２５はシラン（ＳｉＨ４）、ジボラン（Ｂ２Ｈ６）および亜酸化窒素（Ｎ２Ｏ）ガスをＣＶＤ炉中に導入して形成する。温度は６００〜９００℃の範囲に選ばれる。
【００７６】
溝２０を埋める絶縁物はＢ２Ｏ３を１０％含むＳｉＯ２膜に限られない。熱膨張率がドリフト層２より大きければどのような材料を使用してもよいことは言うまでもない。例えば熱膨張率が７．０×１０−６／Ｋのアルミナ（Ａｌ２Ｏ３）や熱膨張率が８．０×１０−６／Ｋのフリントガラス等も使用できる。また、溝２０の内壁にシリコン酸化膜（ＳｉＯ２）を５０ｎｍの厚さで形成した後、Ｂ２Ｏ３を１０％含むＳｉＯ２膜を堆積する等複合材による絶縁物を使用してもよい。複合材による絶縁物を使用する場合は、溝２０内の絶縁物全体の熱膨張率がドリフト層２の熱膨張率より大きければよい。なお、Ｂ２Ｏ３を含むＳｉＯ２膜の熱膨張率はＢ２Ｏ３の濃度によって変化するため濃度の設定に注意する必要がある。
【００７７】
図１２に示されるように、ドリフト層２の表面に存在する酸化膜２５をＲＩＥ法により除去し、溝内のみに残して溝部２１を形成する。
【００７８】
次に図１３に示すようにドリフト層２表面内に、ｐ型のウェル領域３を選択的に形成する。さらに、図１４に示すように、ウェル領域３の表面内において、ｎ＋型のソース領域４およびｐ型のコンタクト領域であるウェルコンタクト領域５を選択的に形成する。
【００７９】
ここで、ｎ型の領域は、例えば窒素（Ｎ）イオンを注入し、ｐ型の領域は、例えばアルミニウム（Ａｌ）イオンを注入して形成する。窒素イオンの加速電圧は、５０〜２００ｋＶの範囲内で選択される。ｎ型不純物のイオン注入の深さは、ウェル領域３の厚さの寸法よりも浅いものとする。また、イオン注入したｎ型不純物の濃度、すなわちソース領域４のｎ型不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲内で選択される。Ａｌイオンの加速電圧は１００〜５００ｋＶの範囲から選択される。また、イオン注入されたｐ型不純物の濃度、すなわちウェル領域３のｐ型不純物濃度は、１×１０１７〜５×１０１７ｃｍ−３の範囲で、ドリフト層２のｎ型不純物濃度よりも高いものとする。ウェル領域３は一回のイオン注入で形成してもよいし、加速電圧を変えて数回イオン注入を行って形成してもよい。ウェルコンタクト領域５のＡｌイオンの加速電圧は、１００〜２００ｋＶの範囲内で選択される。また、ｐ型不純物のイオン注入の深さは、ウェル領域３の厚さの寸法よりも浅いものとする。また、イオン注入したｐ型不純物の濃度、すなわちウェルコンタクト領域５のｐ型不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲内で選択される。
【００８０】
次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールによって、イオン注入された当該ｎ型不純物およびｐ型不純物を活性化させる。
【００８１】
その後、図１５に示すように酸素や水蒸気を含む雰囲気の１３００℃程度の温度で酸化する。これにより、ＪＦＥＴ領域（表面のドリフト層２）、ウェル領域３、ソース領域４およびウェルコンタクト領域５上に、熱酸化膜（ＳｉＯ２）のゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は例えば５０ｎｍである。
【００８２】
なお、本実施形態では、ゲート絶縁膜６は熱酸化膜であるものとして説明するが、これに限ったものでない。ゲート絶縁膜６は、ＣＶＤ法で形成した酸化膜でもよいし、熱酸化膜とＣＶＤ法で形成した酸化膜との積層膜であってもよい。
【００８３】
その後図１６に示すようにＣＶＤ法で全面にｎ型の多結晶珪素膜を堆積し、写真製版、ＲＩＥエッチングによりソース領域４の一部とウェルコンタクト領域５の上の多結晶珪素膜を除去し、ゲート電極７とする。ゲート電極７は燐（Ｐ）を大量にドープした厚さ２００〜７００ｎｍの多結晶珪素により形成される。ＣＶＤ法の温度は６００℃である。
【００８４】
次に、例えば、ＣＶＤ法により、ゲート絶縁膜６およびゲート電極７上に１μｍ程度の膜厚の酸化膜（ＳｉＯ２）を形成する。形成温度は７５０℃である。その後、写真製版とエッチングにより、ソース領域４の一部とウェルコンタクト領域５の上部の当該酸化膜を除去する。これにより、ゲート電極を覆うように層間絶縁膜８が形成され、ソース領域４の一部とウェルコンタクト領域５にソースコンタクトホール９０が形成される（図１７）。
【００８５】
コンタクト抵抗を下げるために、ソースコンタクトホール９０内のソース領域４の一部とウェルコンタクト領域５の上部にニッケルシリサイド（ＮｉＳｉ２）を形成する（図示せず）。さらに炭化珪素半導体基板１の裏面にもニッケルシリサイドを形成する（図示せず）。
【００８６】
次にゲート電極７とのコンタクトを取るためにゲート電極引き出し部７００（図１）の層間絶縁膜８を開口する（図示せず）。なお、図１のゲート電極引き出し部７００にはウェル領域３、ソース領域４、ウェルコンタクト領域５は存在しない。
【００８７】
次に、基板の表面に電極膜を形成し、写真製版とエッチング処理によりソース電極９が形成される。図示していないが、ゲート電極引き出し部７００（図１）にはゲート引き出し電極が同一工程で形成される。当該電極膜は、例えば、膜厚が３μｍのアルミニウム（Ａｌ）膜を採用することができ、例えばスパッタ法により形成される。
【００８８】
最後にスパッタ法等により、基板の裏面にドレイン電極１０を形成する。ドレイン電極１０は例えば、膜厚が１５０ｎｍの金（Ａｕ）膜を使用することができる。これらの工程により図２もしくは図５の構成のプレーナゲート構造の縦型ＭＯＳＦＥＴが完成する。
【００８９】
＜効果＞
本発明に関する実施形態によれば、炭化珪素半導体装置が、第１または第２導電型、本実施形態では第１導電型であるｎ型の炭化珪素半導体基板１と、炭化珪素半導体基板１上に形成されたｎ型のドリフト層２と、ドリフト層２表面に形成された第２導電型であるｐ型の複数のウェル領域３と、少なくとも一部のウェル領域３表面から少なくともドリフト層２中に達して形成された溝部とを備える。溝部は、ドリフト層２の熱膨張率よりも大きい熱膨張率の絶縁物２９で充填されている。
【００９０】
このような構成によれば、溝部によって積層欠陥の拡大が抑制され、半導体素子のオン抵抗の増大を抑制することができる。さらに溝部が、ドリフト層２より熱膨張率が大きい絶縁物２９で充填されているのでドリフト層２に発生している圧縮応力を緩和することができる。よって、製造工程中の新たな欠陥の発生を抑制でき、新たな欠陥による半導体素子のオン抵抗の増大が抑制できる。
【００９１】
また、本発明に関する実施形態によれば、炭化珪素半導体装置が、ウェル領域３表面に部分的に形成されたｎ型のソース領域４と、ウェル領域３表面においてソース領域４に挟まれて形成されたｐ型のウェルコンタクト領域５と、ゲート絶縁膜６を介し、ソース領域４上からドリフト層２上に亘って形成されたゲート電極７と、ゲート電極７を覆い、ウェルコンタクト領域５表面および一部のソース領域４表面が露出するように形成された層間絶縁膜８と、露出したウェルコンタクト領域５および露出したソース領域４と電気的に接続して形成されたソース電極９と、炭化珪素半導体基板１裏面側に形成されたドレイン電極１０とを備える。溝部は、ウェルコンタクト領域５表面から少なくともドリフト層２中に達して形成される。
【００９２】
このような構成によれば、溝部によって積層欠陥の拡大が抑制され、半導体素子のオン抵抗の増大を抑制することができる。
【００９３】
また、本発明に関する実施形態によれば、溝部２１が、ウェル領域３表面から炭化珪素半導体基板１中に達して形成されている。
【００９４】
このような構成によれば、溝部によってより確実に積層欠陥の拡大が抑制され、半導体素子のオン抵抗の増大を抑制することができる。
【００９５】
また、本発明に関する実施形態によれば、炭化珪素半導体基板１が、（０００１）Ｓｉ面から＜１１−２０＞方向にオフ角がついた主面を有する基板であり、溝部の長手方向が＜１１−２０＞方向と平行で、＜１−１００＞方向と垂直である。
【００９６】
このような構成によれば、積層欠陥の拡大する方向に垂直に溝部を設けたので、積層欠陥の拡大を効率よく抑制でき、半導体素子のオン抵抗の増大を効率よく抑制できる。
【００９７】
＜第２実施形態＞
＜トレンチゲート構造縦型ＭＯＳＦＥＴ＞
第１実施形態ではゲート構造がプレーナゲート構造の縦型ＭＯＳＦＥＴであった。ゲート構造はプレーナ構造に限らない。
【００９８】
図６はゲート電極７１がトレンチ構造である縦型ＭＯＳＦＥＴの断面図である。図６において、ドリフト層２表面にはソース領域４が部分的に形成され、ソース領域４に挟まれてウェルコンタクト領域５が形成されている。そしてトレンチ２３は、ソース領域４表面からドリフト層２を貫通し、炭化珪素半導体基板１まで達するよう設けられた溝である。トレンチ２３の幅は２μｍ、間隔は１０μｍである。トレンチ２３は、長手方向が＜１１−２０＞方向と平行で、＜１−１００＞方向と垂直である。
【００９９】
トレンチ２３の下部、すなわちドリフト層２に挟まれた部分は熱膨張率がドリフト層２より大きい絶縁膜（酸化膜２７、酸化膜２８）が充填されている。
【０１００】
トレンチ２３の上部、すなわちウェル領域３に挟まれた部分は厚さ５０ｎｍのゲート絶縁膜６１がウェル領域３に接し、その内側にゲート電極７１が形成されている。
【０１０１】
ゲート電極７１はｎ型の不純物がドープされた多結晶珪素で構成される。またゲート電極７１はウェル領域３より深くなるよう形成されている。
【０１０２】
ウェル領域３の上部にはｎ型のソース領域４と、ｐ型のウェルコンタクト領域５とが設けられている。ゲート電極７１の上部には層間絶縁膜８１が設けられ、ソース電極９とゲート電極７１とを電気的に分離している。
【０１０３】
ソース電極９は層間絶縁膜８１が形成されていない部分のソース領域４およびウェルコンタクト領域５の厚み方向一方側の表面部に形成されている。ソース電極９はソース領域４の一部とウェルコンタクト領域５とを電気的に接続する。ソース領域４とウェルコンタクト領域５はソース電極９との接触抵抗を低減するために、それぞれｎ型およびｐ型の不純物が高濃度に導入されている。ドレイン電極１０は、炭化珪素半導体基板１の厚み方向一方側の表面部と反対側の表面部、すなわち炭化珪素半導体基板１の厚み方向他方側の表面部に形成されている。
【０１０４】
トレンチ構造のＭＯＳＦＥＴにおいて、ウェル領域３のうち、ゲート絶縁膜６１を介してゲート電極７１と対向し、オン動作時に反転層が形成される領域をチャネル部という。プレーナ構造と異なりチャネル部は炭化珪素半導体基板１の表面に対し垂直な方向に形成される。トレンチ構造のＭＯＳＦＥＴはプレーナ構造のＭＯＳＦＥＴに存在するＪＦＥＴ部が存在しない。ＪＦＥＴ部は濃度の低いｎ型のＳｉＣで構成されており抵抗が高い。トレンチ構造のＭＯＳＦＥＴは抵抗の高いＪＦＥＴ部が存在しないので、プレーナ構造のＭＯＳＦＥＴよりオン抵抗を低くすることができる。
【０１０５】
また、トレンチ型のゲート電極７１の下部のトレンチ２３はドリフト層２を貫通して設けられている。トレンチ２３は１０μｍ間隔で設けられているため、積層欠陥は１０μｍ以上成長することがない。したがって第１実施形態よりも積層欠陥の面積を小さくすることができる。
【０１０６】
以上のように、第２実施形態では、トレンチ２３の上部にゲート絶縁膜６１とゲート電極７１を設けたので、第１実施形態よりもオン抵抗の増大を抑制することができる。さらにＪＦＥＴ部が存在しないためにオン抵抗をさらに低減することができる。
【０１０７】
＜変形例＞
＜トレンチの長さ＞
第２実施形態ではトレンチ２３がドリフト層２を貫通し、炭化珪素半導体基板１まで達していた。第１実施形態の変形例と同じく、トレンチの深さはこれに限られない。図７に示されるようにトレンチ２４の深さＧがドリフト層２の厚さより浅くても良い。図７ではトレンチ２４の深さＧがドリフト層２の膜厚（図２、３のＤ）の半分程度になっている。
【０１０８】
第１実施形態の変形例と同じ理由により、トレンチ２４の深さＧと積層欠陥の拡大阻止率との関係は図２７と同様になる。
【０１０９】
したがって充分にＢＰＤやＴＥＤの密度を減少させた炭化珪素半導体基板を用いれば、トレンチ２４の深さＧが小さくても積層欠陥の拡大が抑えられ、オン抵抗の増大を許容範囲である５〜１０％以下に抑えることができる。逆に言えば、工業製品としてオン抵抗の増大が１０％または５％未満になるようトレンチ２４の深さＧを決定すればよい。
【０１１０】
以上のように、第２実施形態の変形例では、第２実施形態の効果に加え、トレンチ２４の深さＧが第２実施形態よりも浅く設定することができるため、トレンチ２４の形成工程が短時間で終了し、製造コストを減少させる効果がある。
【０１１１】
＜製造方法＞
第２実施形態のトレンチゲート構造の縦型ＭＯＳＦＥＴの製造方法について、図１８〜２６を用いて順に説明する。図１８〜２６は、トレンチゲート構造の縦型ＭＯＳＦＥＴの各製造工程における構成を示す断面図である。
【０１１２】
図１８は、ウェル領域３、ソース領域４およびウェルコンタクト領域５の形成が終了した段階における構成を示す断面図である。まず、炭化珪素半導体基板１の厚み方向一方側の表面部に、ＣＶＤ法によって、ｎ型のドリフト層２をエピタキシャル成長する。炭化珪素半導体基板１としては、第１実施形態と同じｎ型で低抵抗の炭化珪素基板を用いる。
【０１１３】
次に、ドリフト層２の厚み方向一方側の表面部に、ｐ型不純物、例えばＡｌをイオン注入法によりｐ型のウェル領域３を形成する。このとき、ｐ型不純物のイオン注入の深さは、ドリフト層２の厚み寸法を超えない深さ、具体的には０．５〜３μｍ程度とする。イオンの加速電圧は１００〜５００ｋＶの範囲から選択される。また、イオン注入されたｐ型不純物の濃度、すなわちウェル領域３のｐ型不純物濃度は、１×１０１７〜５×１０１７ｃｍ−３の範囲で、ドリフト層２のｎ型不純物濃度よりも高いものとする。ウェル領域３は一回のイオン注入で形成してもよいし、加速電圧を変えて数回イオン注入を行って形成してもよい。ウェル領域３は、エピタキシャル成長によって形成してもよい。その場合も、ウェル領域３のｐ型不純物濃度および厚み寸法は、イオン注入によって形成する場合と同等とする。ここまでの製造工程は第１実施形態と同一の工程で製造する。
【０１１４】
次にドリフト層２の厚み方向一方側の表面部に、図示しない注入マスクを介して、ｎ型不純物、例えばＮをイオン注入して、ｎ型のソース領域４を形成する。具体的にはウェル領域３の厚み方向一方側の表面部の一部分に、ｎ型不純物をイオン注入して、ｎ型のソース領域４を形成する。ｎ型不純物のイオン注入の深さは、ウェル領域３の厚み寸法よりも浅いものとする。また、イオン注入したｎ型不純物の濃度、すなわちソース領域４のｎ型不純物濃度はウェル領域３のｐ型不純物濃度を超えるものとする。ドリフト層２のウェル領域３内のｎ型不純物が注入された領域のうちのｎ型を示す領域が、ソース領域４となる。
【０１１５】
次に、ドリフト層２の厚み方向一方側の表面部に、図示しない注入マスクを介して、ｐ型不純物、例えばＡｌをイオン注入して、ｐ型のウェルコンタクト領域５を形成する。具体的にはウェル領域３の厚み方向一方側の表面部の一部分に、ｐ型不純物をイオン注入して、ｐ型のウェルコンタクト領域５を形成する。ｐ型不純物のイオン注入の深さは、ウェル領域３の厚み寸法よりも浅いものとする。ウェル領域３、ソース領域４、ウェルコンタクト領域５のイオン注入の加速電圧、濃度は第１実施形態と同じである。
【０１１６】
図１９は、溝２６の形成が終了した段階における構成を示す断面図である。図１８に示す構造すなわちソース領域４とウェルコンタクト領域５が存在する表面上に、写真製版とＲＩＥ法によりドリフト層２をエッチングして溝２６を開口する。溝２６は、ウェル領域３、ドリフト層２を貫通して、炭化珪素半導体基板１に達するように形成される。溝２６を開口する際には、ＣＶＤ法により堆積された酸化膜（ＳｉＯ２）をエッチングマスクとして使用してもよい。酸化膜は１〜３μｍ程度堆積し、溝２６の開口後はフッ酸（ＨＦ）溶液により除去する（図示せず）。
【０１１７】
なお、第２実施形態の変形例のトレンチゲート構造の縦型ＭＯＳＦＥＴを製造する場合は、開口時のＲＩＥの時間を調整して、溝２６の深さを所望の深さにすればよい。
【０１１８】
次に、熱処理装置によって、アルゴンガス等の不活性ガス雰囲気中で、１３００〜１９００℃、３０秒〜１時間のアニールを行う。このアニールによって、イオン注入されたｎ型不純物およびｐ型不純物を活性化させる。
【０１１９】
続いて、図２０に示すように、溝２６の内壁に接するドリフト層２とウェル領域３とソース領域４を熱酸化することで、酸化膜（ＳｉＯ２）２７を形成する。酸化膜２７はソース領域４とウェルコンタクト領域５の表面側および溝２６の底面の炭化珪素半導体基板１にも形成される。本実施形態では熱酸化の温度は１０００〜１３００℃、酸化膜２７の膜厚は３０〜１００ｎｍの範囲から選択される。酸化膜２７は、熱酸化に限定されず、例えば酸化膜をＣＶＤ法により堆積することで形成されてもよい。さらに酸化膜２７は形成しなくてもよい。
【０１２０】
次に、酸化膜２７を形成した溝２６の内側にＣＶＤ法によりＢ２Ｏ３を１０％含む酸化膜（ＳｉＯ２）２８（以下酸化膜２８と称する）を堆積し、溝２６を埋める。ここで酸化膜２８の熱膨張率はドリフト層２より大きい。酸化膜２８は表面側にも形成される。図２１に酸化膜２８を形成した直後の断面図を示す。
【０１２１】
次に、酸化膜２７と酸化膜２８をエッチバックし、表面側および溝２６内のウェル領域３に接する酸化膜２７と酸化膜２８を除去する。エッチバックはＲＩＥ法で行ってもよいし、フッ酸溶液により除去してもよい。酸化膜２７と酸化膜２８のエッチバックが完了した直後の断面図を図２２に示す。エッチバック工程により残存した酸化膜２７と酸化膜２８が図６のトレンチ２３または図７のトレンチ２４を構成する。
【０１２２】
酸化膜２７は熱酸化膜である。熱酸化膜の熱膨張率は０．５×１０−６／Ｋとドリフト層２より小さいが、溝２６内はそのほとんどが熱膨張率が５．２×１０−６／Ｋである酸化膜２８によって充填されているため、トレンチ２３の全体の熱膨張率はドリフト層２より大きくなる。
【０１２３】
次にゲート絶縁膜を形成する。図２２の構造を酸素や水蒸気を含む雰囲気の１３００℃程度の温度で酸化する。これにより、図２３に示すように溝２６の内壁のドリフト層２の一部、ウェル領域３、ソース領域４に熱酸化膜（ＳｉＯ２）のゲート絶縁膜６１を形成する。ゲート絶縁膜６１は表面のソース領域４およびウェルコンタクト領域５上にも形成される。ゲート絶縁膜６１の膜厚は例えば５０ｎｍである。
【０１２４】
なお、本実施形態でも、ゲート絶縁膜６１は熱酸化膜であるものとして説明するが、これに限ったものでない。ゲート絶縁膜６１は、ＣＶＤ法で形成した酸化膜でもよいし、熱酸化膜とのＣＶＤ法で形成した酸化膜との積層膜であってもよい。
【０１２５】
その後図２４に示すようにＣＶＤ法で全面にｎ型の多結晶珪素膜７２を堆積する。多結晶珪素膜７２は燐が多量にドープされており、６００℃で形成される。多結晶珪素膜７２の膜厚は溝２６を完全に埋め込むように選ばれる。本実施形態では溝２６の幅が２μｍであるため、多結晶珪素膜７２の膜厚は１μｍに設定した。
【０１２６】
続いて、ＲＩＥエッチングにより表面のソース領域４とウェルコンタクト領域５の上の多結晶珪素膜７２を除去し、ゲート電極７１とする。この工程によりゲート電極７１が溝２６内に充填されたトレンチゲート構造が形成される（図２５参照）。
【０１２７】
次に、例えば、ＣＶＤ法により、ゲート絶縁膜６１およびゲート電極７１上に１μｍ程度の膜厚の酸化膜（ＳｉＯ２）を形成する。その後、写真製版とエッチングにより、ソース領域４の一部とウェルコンタクト領域５の上部の当該酸化膜を除去する。これにより、ゲート電極を覆うように層間絶縁膜８１が形成され、ソース領域４の一部とウェルコンタクト領域５にソースコンタクトホール９０が形成される（図２６参照）。
【０１２８】
その後は、第１実施形態の製造方法と同一の工程で、ソース電極９、ドレイン電極１０および図示しないゲート引き出し電極を形成して、図６または図７のトレンチゲート構造の縦型ＭＯＳＦＥＴが完成する。
【０１２９】
＜効果＞
本発明に関する実施形態によれば、炭化珪素半導体装置が、炭化珪素半導体基板１と、炭化珪素半導体基板１上に形成された第１導電型のドリフト層２と、ドリフト層２表面に形成されたウェル領域３と、ウェル領域３表面から少なくともドリフト層２中に達して形成されたトレンチと、ドリフト層２の熱膨張率よりも大きい熱膨張率のゲート絶縁膜６１を介して、トレンチ内に形成されたゲート電極７１とを備える。
【０１３０】
このような構成によれば、トレンチによって積層欠陥の拡大が抑制され、半導体素子のオン抵抗の増大を抑制することができる。さらにトレンチが、ドリフト層２より熱膨張率が大きい絶縁物２９で充填されているのでドリフト層２に発生している圧縮応力を緩和することができる。よって、製造工程中の新たな欠陥の発生を抑制でき、新たな欠陥による半導体素子のオン抵抗の増大が抑制できる。
【０１３１】
また、本発明に関する実施形態によれば、炭化珪素半導体装置が、ウェル領域３表面に部分的に形成されたソース領域４と、ウェル領域３表面においてソース領域４に挟まれて形成されたウェルコンタクト領域５と、ゲート電極７１を覆い、一部のソース領域４表面が露出するように形成された層間絶縁膜８１と、露出したソース領域４と電気的に接続して形成されたソース電極９と、炭化珪素半導体基板１裏面側に形成されたドレイン電極１０とを備える。
【０１３２】
トレンチが、ソース領域４表面から少なくともドリフト層２中に達して形成され、ゲート電極７が、ウェル領域３およびソース領域４に対向する位置に配置される。
【０１３３】
このような構成によれば、トレンチによって積層欠陥の拡大が抑制され、半導体素子のオン抵抗の増大を抑制することができる。
【０１３４】
また、本発明に関する実施形態によれば、トレンチ２３が、ウェル領域３表面から炭化珪素半導体基板１中に達して形成されている。
【０１３５】
このような構成によれば、トレンチによってより確実に積層欠陥の拡大が抑制され、半導体素子のオン抵抗の増大を抑制することができる。
【０１３６】
＜第３実施形態＞
＜トレンチゲート材料＞
第２実施形態では、積層欠陥の拡大を抑制するための溝の上部をトレンチゲートとしていた。これはすなわち、トレンチゲートの下部に絶縁体を備えた構造である。トレンチゲートの構造はこれに限らない。
【０１３７】
図８はゲート電極がトレンチゲート構造であり、トレンチゲートの下部に絶縁体を設けない、正確にはゲート電極７３の下部に酸化膜２７および酸化膜２８が充填された領域を設けない構造の断面図である。図８においてドリフト層２の上部すなわちウェル領域３に挟まれた部分は厚さ５０ｎｍの酸化膜（ＳｉＯ２）からなるゲート絶縁膜６１がウェル領域３に接し、その内側にゲート電極７３が形成されたトレンチゲート構造である。
【０１３８】
またゲート電極７３はウェル領域３より深くなるよう形成されているが、その底面はウェル領域３とドリフト層２との界面近傍の深さとなっている。ゲート電極７３の幅は２μｍ、間隔は１０μｍである。ウェル領域３の上部にはｎ型のソース領域４と、ｐ型のウェルコンタクト領域５とが設けられている。ゲート電極７３の上部には層間絶縁膜８１が設けられ、ソース電極９とゲート電極７３とを電気的に分離している。
【０１３９】
ソース電極９は層間絶縁膜８１が形成されていない部分のソース領域４およびウェルコンタクト領域５の厚み方向一方側の表面部に形成されている。ソース電極９はソース領域４の一部とウェルコンタクト領域５とを電気的に接続する。
【０１４０】
ソース領域４およびウェルコンタクト領域５は、ソース電極９との接触抵抗を低減するためにそれぞれｎ型およびｐ型の不純物が高濃度に導入されている。
【０１４１】
ドレイン電極１０は、炭化珪素半導体基板１の厚み方向一方側の表面部と反対側の表面部、すなわち炭化珪素半導体基板１の厚み方向他方側の表面部に形成されている。
【０１４２】
ここでゲート電極７３はｎ型の不純物がドープされた多結晶珪素で構成される。さらにゲート電極７３の密度は、第２実施形態のゲート電極７１（図６および図７）の密度より小さくなっている。
【０１４３】
以下、ゲート電極７３の密度を第２実施形態のゲート電極７１の密度より小さくする理由について説明する。
【０１４４】
第３実施形態では、ドリフト層２を貫通する溝は存在せず、よってそのような溝に充填される熱膨張率がドリフト層２より大きい絶縁物は存在しない。第２実施形態と同じゲート電極７１を使用すれば、トレンチには熱膨張率がドリフト層２より小さいゲート絶縁膜６１とゲート電極７３しか存在しないことになり、ドリフト層２の圧縮応力を増大させてしまう。
【０１４５】
ドリフト層２の圧縮応力を増大させないためにはゲート電極７３の熱膨張率をドリフト層２より大きくすればよいことは第１および第２実施形態でも述べたとおりである。しかし多結晶珪素の熱膨張率は３．５×１０−６／Ｋであり、これは物性値であるため変えられない。そこで第３実施形態ではゲート電極７３の密度を変える。ゲート電極７３の密度を小さくすればドリフト層２の圧縮応力を増大させないことができる。
【０１４６】
ここで、室温のときのウェル領域３に形成されたトレンチの幅をＬｃ０、室温のときのゲート電極７３の幅をＬｐ０とする。Ｌｃ０は第３実施形態では２μｍである。ここで、トレンチ内にはゲート電極７３しかないものとする。ゲート絶縁膜６１は５０ｎｍと薄いため、トレンチ内の１／２０（５０ｎｍ×２／２μｍ）の幅を占めるに留まる。よって後述する理由によりゲート絶縁膜６１による寄与は無視できる。
【０１４７】
ＳｉＣと多結晶珪素の熱膨張率をそれぞれαｃ、αｐ、ゲート電極７３の形成温度（＝Ｔ）と室温との差をΔＴ（＝Ｔ−室温）とすると、形成温度でのトレンチの幅Ｌ（Ｔ）は、
【０１４８】
【数２】
2014090057.tif 000004
【０１４９】
で表される。トレンチに埋め込まれるゲート電極７３の形成温度での幅Ｌ‘（Ｔ）は同様に、
【０１５０】
【数３】
2014090057.tif 000005
【０１５１】
で表される。ゲート電極７３は形成温度Ｔで形成されるから、
【０１５２】
【数４】
2014090057.tif 000006
【０１５３】
である。（１）〜（３）式より、
【０１５４】
【数５】
2014090057.tif 000007
【０１５５】
となる。
【０１５６】
さらに室温でのゲート電極７３の密度をρ、室温での多結晶珪素（第１、第２実施形態のゲート電極７、ゲート電極７１）の通常の密度をρ０とする。室温でゲート電極７３が最終的に通常の多結晶珪素に変化したときの幅をＬ０とすると、珪素の結晶は等方性であるため、
【０１５７】
【数６】
2014090057.tif 000008
【０１５８】
が成り立つ。ゲート電極７３の幅が最終的にＬ０になる理由については後述する。密度が低いときの珪素の原子間距離は長くなっていると仮定できるため、（５）式は密度ρのときのゲート電極の幅Ｌｐ０は最終的にＬ０になることを示している。
【０１５９】
（４）式と（５）式から
【０１６０】
【数７】
2014090057.tif 000009
【０１６１】
となる。
【０１６２】
（６）式よりＬ０がＬｃ０より小さければ、すなわち（６）式の左辺が１より小さければ、ゲート電極７３はドリフト層２に形成されたトレンチを押し広げることはない。すなわちドリフト層２の圧縮応力を増大させることはない。（６）式においてρ＝ρ０の場合は、αｃはαｐより大きいのでＬ０はＬｃ０より大きくなり、ドリフト層２の圧縮応力を増大させる。これが第１および第２実施形態でトレンチ内を熱膨張率の大きい物質で充填する理由である。したがって圧縮応力を低減するためには、ρはρ０より小さくなければならないのである。
【０１６３】
αｃおよびαｐは非常に小さい値なので、圧縮応力を低減するためにはρ／ρ０は１より少しだけ小さければよい。形成温度Ｔが５００℃、室温が２７℃のとき、ρ／ρ０は０．９９８以下であれば（６）式は１より小さくなりドリフト層２の圧縮応力を増大させることがなくなる。
【０１６４】
ここで、トレンチ内のゲート電極７３の熱膨張率がゲート絶縁膜６１（酸化膜）と同じ（αｐ＝０．５×１０−６／Ｋ）と仮定した場合、ρ／ρ０は０．９９４以下であればよい。したがって薄いゲート絶縁膜６１の影響はρ／ρ０を０．４％小さくすれば無視できる。また（６）式よりρは小さければ小さいほどＬ０が小さくなり、ドリフト層２の圧縮応力が低減することがわかる。
【０１６５】
言い換えれば、本実施形態ではドリフト層２に形成されたトレンチ内にトレンチの幅を押し広げる数未満の珪素を形成していることに等しい。
【０１６６】
次にゲート電極７３の形成方法について説明する。ゲート電極７３はシラン（ＳｉＨ４）、ホスフィン（ＰＨ３）ガスをＣＶＤ炉中に導入して形成する。温度は４００〜５５０℃の範囲に選ばれる。本実施形態では温度を５００℃で形成した。形成されたゲート電極７３の密度ρは２．２ｇ／ｃｍ３であった。このときのρ／ρ０は０．９６となる。トレンチ内にはゲート電極７３だけでなく、熱膨張率の小さいゲート絶縁膜６１が存在するため、上述の０．９９４より小さく設定した。
【０１６７】
ちなみに第１、第２実施形態では、ゲート電極は通常の多結晶珪素によって形成されている。第１、第２実施形態で述べたように、通常の多結晶珪素は温度６００℃のＣＶＤ法により形成される。形成温度が６００℃未満の場合は多結晶珪素ではなく非晶質珪素が形成され、その密度が小さくなる。形成温度が低いほど密度は小さくなる。例えば４００℃では密度は２．１ｇ／ｃｍ３になる。
【０１６８】
ゲート電極７３は形成された直後は非晶質珪素であるが、その後の６００℃以上の熱処理、例えば７５０℃の層間絶縁膜８の形成後多結晶珪素に変わる。多結晶珪素になった後の室温での多結晶珪素の幅が（６）式のＬ０になるわけである。
【０１６９】
第３実施形態では、ＣＶＤ法によりゲート電極７３の多結晶珪素（形成直後は非晶質珪素）を形成したが、形成方法はＣＶＤ法に限らない。室温での蒸着法で形成すると、その密度は１．７ｇ／ｃｍ３になる。また温度３００℃のプラズマＣＶＤ法では密度は１．９ｇ／ｃｍ３になる。
【０１７０】
以上のように、第３実施形態では第２実施形態の効果に加え、トレンチ内のゲート電極７３を密度が２．２ｇ／ｃｍ３の多結晶珪素で形成したので、ドリフト層２の圧縮応力を低減でき、ゲート電極７３の下部に絶縁膜を設けていないにもかかわらず新たな欠陥の発生を抑制することができる。またゲート電極７３の下部に絶縁膜を設けていないので形成工程が第２実施形態の変形例よりも短時間で終了し、製造コストを減少させる効果がある。
【０１７１】
＜効果＞
本発明に関する実施形態によれば、ゲート電極７３が多結晶珪素を含み、ドリフト層２の熱膨張率をαｃ、ゲート電極７３の熱膨張率をαｐ、ゲート電極７３の形成時の温度と室温との差をΔＴ、多結晶珪素の密度をρ、６００℃で形成された多結晶珪素の密度をρ０とするとき、上記（６）式の左辺が１より小さくなる。
【０１７２】
このような構成によれば、ゲート電極７３が低密度なのでドリフト層２の圧縮応力を低減できる。よって、製造工程中の新たな欠陥の発生を抑制でき、新たな欠陥によるオン抵抗の増大が抑制できる。また、溝の深さを他の実施形態よりも浅く設定できるので、溝の加工時間が短縮され、製造コストを低減できる。
【０１７３】
＜第４実施形態＞
＜溝部のあるトレンチゲート＞
第２および第３実施形態では、トレンチゲートの溝を利用して積層欠陥の拡大を抑制していた。一方で本実施形態は、積層欠陥の拡大を抑制することに寄与するものはトレンチゲートの溝のみに限定されない。
【０１７４】
図９はトレンチゲート構造であり、さらに溝部３０を設けた構造の縦型ＭＯＳＦＥＴの断面図である。図９において溝部３０はドリフト層２を貫通し、炭化珪素半導体基板１まで達するよう設けられた溝である。溝部３０は、熱膨張率がドリフト層２より大きい絶縁物２９が充填されている。溝部３０の周囲にはウェル領域３と、ウェル領域３を貫通するように設けられたトレンチゲートが設けられ、このトレンチゲートは、ゲート絶縁膜６１とゲート電極７４により構成される。ゲート電極７４はウェル領域３より深くなるよう形成されている。
【０１７５】
溝部３０の幅は１．５μｍ、間隔は２００μｍである。トレンチゲートの幅は２μｍ、間隔は１０μｍである。
【０１７６】
ウェル領域３の上部にはｎ型のソース領域４と、ｐ型のウェルコンタクト領域５が設けられている。ゲート電極７１の上部には層間絶縁膜８１が設けられ、ソース電極９とゲート電極７１とを電気的に分離している。
【０１７７】
ソース電極９は層間絶縁膜８が形成されていない部分のソース領域４およびウェルコンタクト領域５の厚み方向一方側の表面部に形成されている。ソース電極９はソース領域４の一部とウェルコンタクト領域５とを電気的に接続する。ソース領域４とウェルコンタクト領域５はソース電極９との接触抵抗を低減するために、それぞれｎ型およびｐ型の不純物が高濃度に導入されている。ドレイン電極１０は、炭化珪素半導体基板１の厚み方向一方側の表面部と反対側の表面部、すなわち炭化珪素半導体基板１の厚み方向他方側の表面部に形成されている。
【０１７８】
以上のように、第４実施形態では、溝部３０を設けたので、第１実施形態の効果に加え、トレンチゲートによる積層欠陥の拡大を抑制する効果もある。
【０１７９】
なお第２および第４実施形態ではトレンチゲートのゲート電極として通常の多結晶珪素を使用したが、第３実施形態で使用した密度の小さい多結晶珪素を使用しても良いことは言うまでもない。ゲート電極に密度の小さい多結晶珪素を使用すれば新たな欠陥の発生がより抑制できる。
【０１８０】
＜変形例＞
また、第１〜４実施形態においては、半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、電子と正孔の両方が伝導に寄与するバイポーラ素子、例えば図２、図５、図６、図７、図８または図９に示す炭化珪素半導体基板１の導電型を第２導電型（ｐ型）にした、ＩＧＢＴのセル領域を有する半導体素子を構成しても既述した本発明の効果が同様に奏されることは言うまでもない。したがって、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴあるいはＩＧＢＴ等のバイポーラ素子としての半導体素子である。
【０１８１】
以上の各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型としているが、本発明の実施形態では、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。
【０１８２】
＜効果＞
本発明に関する実施形態によれば、炭化珪素半導体装置が、トレンチに加えて、ウェルコンタクト領域５表面から少なくともドリフト層２中に達して形成された溝部を備える。
【０１８３】
このような構成によれば、第１実施形態の効果に加え、トレンチゲートによる積層欠陥の拡大を抑制する効果も生じさせることができる。
【０１８４】
本発明の実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０１８５】
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【０１８６】
この発明は、例えばインバータのような電力変換器に適用して好適である。
【符号の説明】
【０１８７】
１  炭化珪素半導体基板、２  ドリフト層、３  ウェル領域、４  ソース領域、５  ウェルコンタクト領域、６，６１  ゲート絶縁膜、７，７１，７３，７４  ゲート電極、８，８１  層間絶縁膜、９  ソース電極、１０  ドレイン電極、２０，２６  溝、２１，２２，３０  溝部、２３，２４  トレンチ、２５，２７，２８  酸化膜、２９  絶縁物、７２  多結晶珪素膜、９０  ソースコンタクトホール、１００  ＭＯＳＦＥＴ、２００  トランジスタ部、３００  周辺部、４００  積層欠陥、４０１  ＢＰＤ、４０２  ＴＥＤ、７００  ゲート電極引き出し部。
【図１】
2014090057.tif 000012
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2014090057.tif 000021
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2014090057.tif 000027
【図１７】
2014090057.tif 000028
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2014090057.tif 000036
【図２６】
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【図２７】
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