(57)【要約】【課題】複数の転送速度を小規模な回路で判定可能な半導体装置およびそれを備えた情報処理システムを提供する。【解決手段】複数の転送速度が設定され得るデータ信号ＤＡＴを受信し、当該ＤＡＴの転送速度を判定する周波数判定回路ＦＪＤＧＵ１を備える。ＦＪＤＧＵ１は、ＤＡＴを、所定の間隔で連続する複数のタイミングでそれぞれラッチし、当該ラッチされた複数のデータに基づいてデータの切り替わりが何回連続して生じているかを検出し、当該検出結果からＤＡＴの転送速度を判定する。【選択図】図３
2014216806.tif 000002
【特許請求の範囲】
【請求項１】
複数の転送速度が設定され得るデータ信号を受信し、前記データ信号の転送速度を判定する第１周波数判定回路を備え、
前記第１周波数判定回路は、前記データ信号を、所定の間隔で連続する複数のタイミングでそれぞれラッチし、前記ラッチされた複数のデータに基づいてデータの切り替わりが何回連続して生じているかを検出し、前記検出結果から前記データ信号の転送速度を判定する、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１周波数判定回路は、
前記ラッチされた複数のデータに基づいてデータの切り替わりを検出する切り替わり検出回路と、
前記切り替わり検出回路で検出された切り替わりが何回連続するかをカウントする第１カウンタ回路と、
予め対応付けられた切り替わりの連続回数と周波数との関係に基づいて、前記カウンタ回路でカウントされたカウント数から周波数を判定する第１判別回路と、を有する、半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１周波数判定回路は、前記複数のタイミングを、クロックの立ち上がりエッジと立ち下がりエッジで生成する、半導体装置。
【請求項４】
請求項１記載の半導体装置において、さらに、
前記データ信号を受信するレシーバ回路と、
前記レシーバ回路から出力されるデータ信号からデータ信号とクロック信号とを再生するクロック・データ再生回路と、
前記クロック・データ再生回路によって再生されたデータ信号を送信するドライバ回路と、を有する、半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記ドライバ回路は、前記再生されたデータ信号を、タップ係数に基づく波形等化量で波形整形したのち送信し、
前記タップ係数は、前記第１周波数判定回路の判定結果に基づいて変更される、半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記レシーバ回路は、前記データ信号を、イコライズ係数に基づくイコライズ量で波形整形したのち前記クロック・データ再生回路に向けて出力し、
前記イコライズ係数は、前記第１周波数判定回路の判定結果に基づいて変更される、半導体装置。
【請求項７】
請求項４記載の半導体装置において、
さらに、前記ドライバ回路に対して、前記再生されたデータ信号か、前記レシーバ回路から出力されるデータ信号かのいずれか一方を選択して出力する選択回路を備え、
前記クロック・データ再生回路は、前記第１周波数判定回路の判定結果を受け、前記判定結果に基づく周波数で動作し、
前記選択回路は、前記第１周波数判定回路の判定結果が確定するまでは、前記レシーバ回路から出力されるデータ信号を選択し、前記第１周波数判定回路の判定結果が確定し、前記クロック・データ再生回路の動作が安定した際に前記再生されたデータ信号を選択する、半導体装置。
【請求項８】
請求項１記載の半導体装置において、
さらに、前記ラッチされた複数のデータに基づいてデータの切り替わりの最小間隔が前記連続する複数のタイミングの何個分かを検出し、前記検出結果から前記データ信号の転送速度を判定する第２周波数判定回路を有する、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１周波数判定回路は、前記ラッチされた複数のデータに基づいてデータの切り替わりを検出する切り替わり検出回路を備え、
前記第２周波数判定回路は、
前記第１周波数判定回路の前記切り替わり検出回路で検出された切り替わりの間隔をカウントする第２カウンタ回路と、
予め対応付けられた切り替わり間隔と周波数との関係に基づいて、前記第２カウンタ回路でカウントされた最小のカウント数から周波数を判定する第２判別回路と、を有する、半導体装置。
【請求項１０】
伝送線路と、
複数の転送速度が設定され得るデータ信号を前記伝送線路に送出する第１半導体装置と、
前記伝送線路を介して伝送されたデータ信号を受信する第２半導体装置と、
前記伝送線路に挿入され、前記データ信号の転送速度を判定する第１周波数判定回路を備えた第３半導体装置と、を有し、
前記第１周波数判定回路は、前記第１半導体装置からのデータ信号を、所定の間隔で連続する複数のタイミングでそれぞれラッチし、前記ラッチされた複数のデータに基づいてデータの切り替わりが何回連続して生じているかを検出し、前記検出結果から前記データ信号の転送速度を判定する、情報処理システム。
【請求項１１】
請求項１０記載の情報処理システムにおいて、
前記第３半導体装置は、さらに、
前記第１半導体装置からのデータ信号を受信するレシーバ回路と、
前記レシーバ回路から出力されるデータ信号からデータ信号とクロック信号とを再生するクロック・データ再生回路と、
前記クロック・データ再生回路によって再生されたデータ信号を前記第２半導体装置に向けて送信するドライバ回路と、を有する、情報処理システム。
【請求項１２】
請求項１１記載の情報処理システムにおいて、
前記ドライバ回路は、前記再生されたデータ信号を、タップ係数に基づく波形等化量で波形整形したのち送信し、
前記タップ係数は、前記第１周波数判定回路の判定結果に基づいて変更される、情報処理システム。
【請求項１３】
請求項１１記載の情報処理システムにおいて、
前記レシーバ回路は、前記第１半導体装置からのデータ信号を、イコライズ係数に基づくイコライズ量で波形整形したのち前記クロック・データ再生回路に向けて出力し、
前記イコライズ係数は、前記第１周波数判定回路の判定結果に基づいて変更される、情報処理システム。
【請求項１４】
請求項１１記載の情報処理システムにおいて、
前記第３半導体装置は、さらに、前記ドライバ回路に対して、前記再生されたデータ信号か、前記レシーバ回路から出力されるデータ信号かのいずれか一方を選択して出力する選択回路を備え、
前記クロック・データ再生回路は、前記第１周波数判定回路の判定結果を受け、前記判定結果に基づく周波数で動作し、
前記選択回路は、前記第１周波数判定回路の判定結果が確定するまでは、前記レシーバ回路から出力されるデータ信号を選択し、前記第１周波数判定回路の判定結果が確定し、前記クロック・データ再生回路の動作が安定した際に前記再生されたデータ信号を選択する、情報処理システム。
【請求項１５】
請求項１０記載の情報処理システムにおいて、
前記第１および第２半導体装置は、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に基づく通信を行う、情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および情報処理システムに関し、例えば、異なる転送速度が設定され得るデータ信号からその転送速度を判定する半導体装置、および当該半導体装置を介して通信を行う情報処理システムに関する。
【背景技術】
【０００２】
例えば、特許文献１には、長短のパルス幅が混在するデータ信号を受信し、所定のパルス幅よりも短いパルス幅の信号を検出してカウントすることで周波数を判定する方式が示されている。特許文献２には、受信した同期クロックに含まれる一定個数のクロック幅を、それより周波数が高いクロックでカウントすることで検出すると共にその平均値を算出し、当該平均値に基づいてサンプリングクロックを生成する方式が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１５６６７６号公報
【特許文献２】特開２００５−２０３０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
情報通信装置の高速化に伴い、例えば、装置内のＬＳＩ（Large Scale Integration）間でのデータ伝送に伴う伝送レートが上昇しており、特に長距離伝送が困難になっている。この問題に対し、装置内の高速シリアルインタフェースの伝送線路に挿入され、伝送距離の延長を可能にするバッファ／リピータＬＳＩ（例えばシグナルコンディショナ等と呼ばれる）が開発されている。このＬＳＩが備える長距離高速伝送に対応する機能として、小振幅の信号を受信するレシーバ、受信した信号をリタイミングしてジッタを除去するＣＤＲ（Clock Data Recovery）、大振幅かつ等化処理を行った波形を送出するドライバなどが挙げられる。これらはＡＳＩＣ（Application Specific Integrated Circuit）などのＬＳＩでも使われる共通技術である。
【０００５】
一方、シグナルコンディショナ特有に必要となる機能として、受信したデータ信号から転送速度を判別する機能がある。シリアルインタフェースにおいて適切にデータ信号を送受信するためには、伝送線路を通過するデータ信号の転送速度を判別して、転送速度に応じた波形等化処理等を行うことが望ましい。転送速度を判別する方式として、例えば、シリアルインタフェース規格に準拠した論理を搭載し、単純に、規格で定められる通信フォーマット内に含まれる転送速度の情報等を読み取る方式等が考えられる。しかしながら、このような方式では、論理規模や消費電力の増大を招く恐れがあり、また、特定のシリアルインタフェース規格にしか対応できないような事態が生じ得る。
【０００６】
そこで、上位論理によるプロトコル解析が無い状況で受信したデータ信号から転送速度を判定する方式が求められる。このような方式として、例えば、特許文献１や特許文献２に示されるような方式が挙げられる。しかしながら、特許文献１は、所定のパルス幅を基準として、それよりも狭いパルス幅の有無を検出する方式であるため、２種類の転送速度を判別するのに適している。３種類以上の転送速度を判別するためには、例えば、所定のパルス幅を複数種類設ける等の工夫が必要とされ、これに伴う論理規模や消費電力の増大等が懸念される。また、特許文献２の方式では、同期クロックのクロック幅を検出するために更に高速なクロックが必要とされ、例えば当該同期クロック自体が高速である場合等で実装が困難となる恐れがある。
【０００７】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、複数の転送速度を小規模な回路で判定可能な半導体装置およびそれを備えた情報処理システムを提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【０００９】
本実施の形態による半導体装置は、複数の転送速度が設定され得るデータ信号を受信し、当該データ信号の転送速度を判定する第１周波数判定回路を備える。第１周波数判定回路は、データ信号を、所定の間隔で連続する複数のタイミングでそれぞれラッチし、当該ラッチされた複数のデータに基づいてデータの切り替わりが何回連続して生じているかを検出し、当該検出結果からデータ信号の転送速度を判定する。
【発明の効果】
【００１０】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、複数の転送速度を小規模な回路で判定可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１による情報処理システムにおいて、その概略的な構成例を示す断面図である。
【図２】図１の情報処理システムにおいて、そのシグナルコンディショナ装置の主要部の概略構成例を示すブロック図である。
【図３】図２のシグナルコンディショナ装置において、その周波数判定回路の構成例を示すブロック図である。
【図４】図３の周波数判定回路の動作原理の一例を示す波形図である。
【図５Ａ】図４の補足図であり、８ＧＨｚのタイミングでデータ信号をサンプリングした場合の、０１の切り替わりの連続回数と転送速度の境界との関係例を示す図である。
【図５Ｂ】図４の補足図であり、８ＧＨｚのタイミングでデータ信号をサンプリングした場合の、０１の切り替わりの連続回数と転送速度の境界との関係例を示す図である。
【図６Ａ】図３の周波数判定回路において、その切り替わり検出回路とカウンタ回路の詳細な構成例を示す回路図である。
【図６Ｂ】図６Ａの動作例を示す波形図である。
【図７Ａ】本発明の実施の形態２による半導体装置において、図３の切り替わり検出回路の基本構成の一例を示す回路図である。
【図７Ｂ】図７Ａの動作例を示す波形図である。
【図８Ａ】本発明の実施の形態２による半導体装置において、図３の切り替わり検出回路とカウンタ回路の詳細な構成例を示す回路図である。
【図８Ｂ】図８Ａの動作例を示す波形図である。
【図９Ａ】本発明の実施の形態３による半導体装置において、図２のシグナルコンディショナ装置の詳細な構成例を示すブロック図である。
【図９Ｂ】図９Ａにおけるドライバ回路の詳細な構成例を示すブロック図である。
【図１０Ａ】本発明の実施の形態３による半導体装置において、図２のシグナルコンディショナ装置の別の詳細な構成例を示すブロック図である。
【図１０Ｂ】図１０Ａにおけるレシーバ回路の詳細な構成例を示すブロック図である。
【図１０Ｃ】図１０Ｂにおけるピーキングアンプ回路の周波数−ゲイン特性の一例を示す図である。
【図１１】本発明の実施の形態３による半導体装置において、図１のシグナルコンディショナ装置の主要部の概略構成例を示すブロック図である。
【図１２】本発明の実施の形態５による半導体装置において、その周波数判定回路の構成例を示すブロック図である。
【図１３Ａ】図１２の周波数判定回路（第２周波数判定回路）の動作例を示す説明図である。
【図１３Ｂ】図１２の周波数判定回路（第２周波数判定回路）の動作例を示す説明図である。
【図１４】本発明の実施の形態６による半導体装置において、その周波数判定回路の構成例を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下の実施の形態においては、便宜上その必要があるときは、複数の実施の形態またはセクションに分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
《実施の形態の概要》
本実施の形態による半導体装置は、複数の転送速度が設定され得るデータ信号を受信し、当該データ信号の転送速度を判定する第１周波数判定回路（例えば図３のＦＪＤＧＵ１等）を備える。第１周波数判定回路は、データ信号を、所定の間隔で連続する複数のタイミングでそれぞれラッチし、ラッチされた複数のデータに基づいてデータの切り替わりが何回連続して生じているかを検出し、当該検出結果からデータ信号の転送速度を判定する（例えば図４等）。
【００１６】
具体的には、例えば、予め、判定したい転送速度の水準数に応じて、データ信号における‘０’と‘１’の間の切り替わりが２連続する場合のパターン“０１０”（又は“１０１”）と３連続する場合のパターン“０１０１”（又は“１０１０”）が定められる。第１周波数判定回路は、ラッチされた複数のデータの中に、３連続のパターンが存在する場合には高速、３連続のパターンが無く、かつ２連続のパターンが存在する場合には中速、それ以外の場合には低速といったようにして、転送速度（言い換えれば周波数）を判定する。これにより、代表的には、複数の転送速度で動作しうる伝送系において、複数の転送速度を小規模な回路で判定可能になる。
【００１７】
（実施の形態１）
《情報処理システムの概要》
図１は、本発明の実施の形態１による情報処理システムにおいて、その概略的な構成例を示す断面図である。図１の情報処理システムは、例えば、ネットワークサーバシステム等であり、バックプレーンＢＰと、バックプレーンＢＰ上のコネクタに適宜接続されたドータカード（配線基板）ＤＣＤ１，ＤＣＤ２とを備える。ＤＣＤ１，ＤＣＤ２上には、それぞれ、送受信装置（第１および第２半導体装置）ＴＲＸ１，ＴＲＸ２が実装される。バックプレーンＢＰ上には、シグナルコンディショナ装置（第３半導体装置）ＳＣが実装される。ＴＲＸ１，ＴＲＸ２およびＳＣのそれぞれは、例えば、一つのパッケージ部品で構成される。
【００１８】
バックプレーンＢＰは、ドータカードＤＣＤ１，ＤＣＤ２間の通信や、ＤＣＤ１，ＤＣＤ２に向けた電源供給等を行う。これにより、送受信装置ＴＲＸ１と送受信装置ＴＲＸ２との間で、ＤＣＤ１，ＤＣＤ２内およびＢＰ内の伝送線路ＬＮを介した通信経路が構築される。この例では、ＴＲＸ１がデータ信号をＬＮに送出し、ＴＲＸ２がＬＮを介して伝送されたデータ信号を受信する。ＢＰは、例えば、一辺がメートルオーダのサイズを持つ場合がある。このため、シグナルコンディショナ装置ＳＣは、伝送線路ＬＮに挿入され、例えば、長距離で伝送されるデータ信号をバッファする目的や、波形整形を行う目的等で使用される。なお、ＳＣは、ＢＰ上に限定されず、ＤＣＤ１，ＤＣＤ２上に実装されてもよい。
【００１９】
送受信装置ＴＲＸ１，ＴＲＸ２は、特に限定はされないが、ＰＣＩ  Ｅｘｐｒｅｓｓ規格に基づく通信を行う。例えば、ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｇｅｎ３等の様に、最新のシリアルインタフェース規格では、下位互換を保ちながら高速化を行っており、低速から高速まで複数の転送速度で動作することが要求される。具体的には、当該規格では、例えば、ＴＲＸ１，ＴＲＸ２間で始めに下位互換の規格に基づく低速な転送速度で通信を行い、その中で共に上位規格に対応していることが判明すると、上位規格に基づく高速な転送速度に遷移するといったネゴシエーションの処理が行われる。
【００２０】
転送速度を判定する機能を持たないシグナルコンディショナ装置を用いた場合、動作中に転送速度に応じた適切な波形整形などを行うことができないため、特に、長距離伝送時にデータ信号の波形が崩れ、ビットエラーの増大等を招く恐れがある。そこで、例えば、通信プロトコルで定められる通信フォーマットを認識し、速度情報を読み取るような論理回路を設ける方式が考えられるが、この場合、論理回路の規模や電力が増大し、また、特定の通信プロトコルにしか対応できないような事態が生じ得る。そこで、後述する本実施の形態の方式を用いることが有益となる。
【００２１】
《シグナルコンディショナ装置（半導体装置）の概要》
図２は、図１の情報処理システムにおいて、そのシグナルコンディショナ装置の主要部の概略構成例を示すブロック図である。図２に示すシグナルコンディショナ装置（半導体装置）ＳＣ１は、レシーバ回路ＲＣＶと、クロック・データ再生回路ＣＤＲと、ドライバ回路ＤＲＶと、周波数判定回路ＦＪＤＧＵと、クロック生成回路ＰＬＬとを備える。ＲＣＶは、例えば、図１の送受信装置（第１半導体装置）ＴＲＸ１からのデータ信号を受信する。ＣＤＲは、ＲＣＶから出力されるデータ信号からデータ信号とクロック信号とを再生する。ＤＲＶは、ＣＤＲによって再生されたデータ信号を例えば図１の送受信装置（第１半導体装置）ＴＲＸ２に向けて送信する。ＲＣＶで受信するデータ信号や、ＤＲＶから送信されるデータ信号は、高速化のため、例えば差動信号が用いられる。
【００２２】
クロック・データ再生回路ＣＤＲは、データ信号に対して、リタイミングやジッタの除去などの処理を行うことでデータ信号を再生する。例えば、ＰＣＩ  Ｅｘｐｒｅｓｓ規格等では、データ信号内にクロック信号が埋め込まれた所謂クロック・エンベデッド方式が用いられるため、再生されたクロック信号は、データ信号の再生に使用される。周波数判定回路ＦＪＤＧＵは、レシーバ回路ＲＣＶから出力されるデータ信号を受けて、クロック生成回路ＰＬＬで生成されるクロック信号を用いて当該データ信号の転送速度（周波数）を判定する。この判定結果は、ＲＣＶおよび／またはドライバ回路ＤＲＶでの波形整形等に使用され、また、ＣＤＲでのクロック信号の再生等に使用される。
【００２３】
《周波数判定回路の概要》
図３は、図２のシグナルコンディショナ装置において、その周波数判定回路の構成例を示すブロック図である。図３に示す周波数判定回路（第１周波数判定回路）ＦＪＤＧＵ１は、切り替わり検出回路ＤＴＲＤＥＴと、カウンタ回路（第１カウンタ回路）ＤＴＲＣＵＮＴと、判別回路（第１判別回路）ＲＪＤＧとを備える。ＤＴＲＤＥＴは、データ信号ＤＡＴを、所定の間隔で連続する複数のタイミングでそれぞれラッチし、当該ラッチされた複数のデータに基づいてデータの切り替わりを検出する。ＤＴＲＣＵＮＴは、ＤＴＲＤＥＴで検出された切り替わりが何回連続するかをカウントする。ＲＪＤＧは、予め対応付けられた切り替わりの連続回数と周波数との関係に基づいて、ＤＴＲＣＵＮＴでカウントされたカウント数から周波数を判定する。
【００２４】
図４は、図３の周波数判定回路の動作原理の一例を示す波形図である。ここでは、具体例として、ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｇｅｎ３に基づくデータ信号の周波数判定を行う場合を例として説明を行う。ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｇｅｎ３では、データ信号の転送速度として、１レーン当たり２．５Ｇｂｐｓ，５．０Ｇｂｐｓ，８．０Ｇｂｐｓの３種類の転送速度に対応する必要がある。これらの１データビットのユニットインターバルは、それぞれ、４００ｐｓ，２００ｐｓ，１２５ｐｓとなる。伝送されるデータパターンは、規格で定められるスクランブラ等の機能に伴いほぼランダムであるため、それぞれ４００ｐｓ×Ｎ、２００ｐｓ×Ｍ、１２５ｐｓ×Ｋ（Ｎ，Ｍ，Ｋは１以上の整数）のパルス幅を持つデータパターンが含まれる。
【００２５】
図３の切り替わり検出回路ＤＴＲＤＥＴは、このようなデータを所定の間隔Ｔｓ（ここではＴｓ＝１２５ｐｓ）で連続する複数のタイミングでそれぞれラッチすることで、データの切り替わりを検出する。具体的には、ＤＴＲＤＥＴは、順に２連続するタイミングでのラッチ結果を参照し、一方が‘０’、他方が‘１’の場合には、データの切り替わりが生じていると判断する。カウンタ回路（第１カウンタ回路）ＤＴＲＣＵＮＴは、ＤＴＲＤＥＴによって検出されたデータの切り替わりが何回連続するかをカウントする。例えば、ラッチ結果が“０１００”の場合は、ＤＴＲＤＥＴは、‘０’→‘１’の切り替わりと、‘１’→‘０’の切り替わりを連続して検出し、ＤＴＲＣＵＮＴは、この連続して検出された回数（ここでは２回）をカウントする。
【００２６】
図４では、データ信号は、便宜上、０／１の繰り返しデータパターンとなっているが、実際には、ランダムなデータパターンである。ただし、通信プロトコルから予測できる所定の期間を観測すると、少なくともその一部の期間で図４に示される０／１の繰り返しデータパターンが出現する。そこで、図３の周波数判定回路（第１周波数判定回路）ＦＪＤＧＵ１は、実際には、この所定の期間以上で観測を行ったのち、当該観測結果に基づいて周波数を判定する。
【００２７】
図４において、２．５Ｇｂｐｓのデータ信号が入力され、当該データ信号を８ＧＨｚのタイミングでラッチ（言い換えればサンプリング）する場合、どのようなデータパターンが入力されても０１（すなわち‘０’→‘１’又は‘１’→‘０’）の切り替わりが２回以上続くことはない。このため、カウンタ回路ＤＴＲＣＵＮＴでの最大のカウント数は「１」となり、判別回路（第１判別回路）ＲＪＤＧは、０１の切り替わりが２回以上連続で検出されないことを認識し、転送速度を２．５Ｇｂｐｓと判断することができる。
【００２８】
５．０Ｇｂｐｓで動作する場合には、２００ｐｓ単位のランダムデータを１２５ｐｓ刻みでサンプリングすることになるため、データ信号の取り込みタイミングによっては、０１の切り替わりが２回連続で検出される場合がある。すなわち、“００１００”や“１１０１１”のデータパターンが検出される場合がある。しかしながら、０１の切り替わりが３回以上連続して検出されることは無い。このため、カウンタ回路ＤＴＲＣＵＮＴでの最大のカウント数は「２」となり、判別回路ＲＪＤＧは、０１の切り替わりが２回連続で検出されるが、３回以上連続では検出されないことを認識し、転送速度を５．０Ｇｂｐｓと判断することができる。
【００２９】
最後に、０１の切り替わりが３回以上連続で検出された場合は、カウンタ回路ＤＴＲＣＵＮＴでの最大のカウント数は「３」以上となる。これにより、判別回路ＲＪＤＧは、２．５Ｇｂｐｓおよび５．０Ｇｂｐｓではないことが分かるため、８Ｇｂｐｓでデータが転送されていると判断することができる。この場合のデータパターンは、“０１０１”又は“１０１０”となる。
【００３０】
図５Ａおよび図５Ｂは、図４の補足図であり、８ＧＨｚのタイミングでデータ信号をサンプリングした場合の、０１の切り替わりの連続回数と転送速度の境界との関係例を示す図である。図５Ａおよび図５Ｂの「Ｎｏ．０」に示すように、２回連続でデータの切り替わりが発生するのは、データ信号の１ビット分のパルス幅がサンプリング周期１２５ｐｓの「２回分」（＝２５０ｐｓ）以下になった場合であり、転送速度の境界は、４．０Ｇｂｐｓ以上となる。
【００３１】
図５Ａおよび図５Ｂの「Ｎｏ．１」に示すように、３回連続でデータの切り替わりが発生するのは、データ信号の２ビット分のパルス幅がサンプリング周期１２５ｐｓの「３回分」（＝３７５ｐｓ）を下回った場合であり、データ信号の１ビットのパルス幅が１８７．５ｐｓ（＝３７５ｐｓ／２）を下回った場合である。したがって、転送速度の境界は、５．３３Ｇｂｐｓ以上となる。
【００３２】
以降同様にして、４回連続でデータの切り替わりが発生するのは、データ信号の３ビット分のパルス幅がサンプリング周期の「４回分」を下回った場合であり、５回連続でデータの切り替わりが発生するのは、データ信号の４ビット分のパルス幅がサンプリング周期の「５回分」を下回った場合である。４回連続では、データ信号の１ビットのパルス幅は１６６．７ｐｓ（＝４×１２５ｐｓ／３）以下、転送速度の境界は６Ｇｂｐｓ以上となり、５回連続では、データ信号の１ビットのパルス幅は１５６．３ｐｓ（＝５×１２５ｐｓ／４）以下、転送速度の境界は６．４Ｇｂｐｓ以上となる。
【００３３】
例えば、ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｇｅｎ３を前提とした場合、２．５Ｇｂｐｓ／５．０Ｇｂｐｓ／８．０Ｇｂｐｓの３水準を区別するため、図５Ｂから判るように、２連続と３連続（場合によっては４連続や５連続等を用いてもよい）の２個のしきい値を設ければよい。ただし、この連続回数のしきい値を更に多く設けることで、ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｇｅｎ３に限らず、様々な通信規格に基づくデータ信号の転送速度を４Ｇｂｐｓ〜８Ｇｂｐｓの間である程度細かく判別することが可能になる。さらに、サンプリング周波数を８ＧＨｚに限らず別の周波数に設定すると共に、同様にして連続回数と転送速度の境界との関係を定め、それに基づいて連続回数のしきい値を適宜設定することで、４Ｇｂｐｓ〜８Ｇｂｐｓではない別の周波数レンジに対応することも可能である。
【００３４】
《周波数判定回路の詳細》
図６Ａは、図３の周波数判定回路において、その切り替わり検出回路とカウンタ回路の詳細な構成例を示す回路図である。図６Ａに示す切り替わり検出回路ＤＴＲＤＥＴ１は、２段構成のフリップフロップ回路ＦＦ１ａ，ＦＦ２ａと、排他的論理和回路ＥＯＲ１とを備える。１段目のＦＦ１ａは、データ信号ＤＡＴをクロック信号（サンプリングクロック信号）ＣＬＫの立ち上がりエッジでラッチし、２段目のＦＦ２ａは、ＦＦ１ａの出力信号をＣＬＫの立ち上がりエッジでラッチする。ＣＬＫは、図３のクロック生成回路ＰＬＬで生成される。ＥＯＲ１は、ＦＦ１ａの出力信号Ｓ１ａとＦＦ２ａの出力信号Ｓ２ａとが異なる場合に、イネーブル信号ＥＮとして‘１’を出力する。
【００３５】
図６Ｂは、図６Ａの動作例を示す波形図である。このような回路構成を用いると、図６Ｂに示すように、例えば、クロック信号ＣＬＫの周波数を８ＧＨｚとして、８ＧＨｚのサンプリング周波数で例えば８ＧＨｚのデータ信号Ｄ０，Ｄ１，Ｄ２，…がフリップフロップ回路ＦＦ１ａ，ＦＦ２ａで順次ラッチされる。このラッチ結果を用いて、排他的論理和回路ＥＯＲ１は、２連続するデータ信号（例えばＤ０とＤ１、Ｄ１とＤ２、…）の一致・不一致を順次判定し、不一致の場合（すなわちデータの切り替わりが有る場合）には、イネーブル信号ＥＮとして‘１’を出力する。
【００３６】
図６Ａのカウンタ回路ＤＴＲＣＵＮＴ１は、イネーブル信号ＥＮ＝‘１’の期間でクロック信号ＣＬＫのカウントアップを行い、ＥＮ＝‘０’となった際にカウント値の確定とリセットを行う。これにより、ＤＴＲＣＵＮＴ１は、例えばデータの切り替わりが２連続で生じた場合には、カウント値「２」を図３の判別回路ＲＪＤＧに出力する。このような動作が所定の期間行われ、その期間の間、ＤＴＲＣＵＮＴ１は、確定したカウント値をＲＪＤＧに向けて順次出力する。ＲＪＤＧは、この所定の期間を経たのち、ＤＴＲＣＵＮＴ１から出力されたカウント値の最大値を認識することで、周波数を判定する。
【００３７】
以上、本実施の形態１の半導体装置および情報処理システムを用いることで、例えば、図３および図６Ａ等から判るように、複数の転送速度を小規模な回路で判定することができ、また、回路規模が小さいため消費電力の低減も可能になる。さらに、図４および図５Ａおよび図５Ｂで述べたように、通信規格に依らず、例えば３種類以上の転送速度が存在する場合であってもその判別を行うことが可能になる。
【００３８】
比較例として、例えば、通信プロトコルで定められる通信フォーマットを識別するような論理回路を設ける方式では、回路規模、消費電力の増大や、判別可能な周波数が大きく限定される場合がある。また、特許文献１のような方式では、３種類以上の転送速度が存在する場合の判別が困難となる場合がある。また、特許文献２のような方式では、８ＧＨｚを大きく超えるサンプリングクロック信号が必要とされ、実装が困難となる場合がある。
【００３９】
（実施の形態２）
本実施の形態２では、実施の形態１の図６Ａおよび図６Ｂで述べた周波数判定回路の変形例について説明する。
【００４０】
《周波数判定回路の詳細（変形例）》
図７Ａは、本発明の実施の形態２による半導体装置において、図３の切り替わり検出回路の基本構成の一例を示す回路図である。図７Ａに示す切り替わり検出回路ＤＴＲＤＥＴ’は、２段構成のフリップフロップ回路ＦＦ１ａ，ＦＦ２ａと、２段構成のフリップフロップ回路ＦＦ１ｂ，ＦＦ２ｂと、排他的論理和回路ＥＯＲ２と、フリップフロップ回路ＦＦ３とを備える。
【００４１】
１段目のフリップフロップ回路ＦＦ１ａは、データ信号ＤＡＴをクロック信号（サンプリングクロック信号）ＣＬＫの立ち上がりエッジでラッチし、２段目のフリップフロップ回路ＦＦ２ａは、ＦＦ１ａの出力信号Ｓ１ａをＣＬＫの立ち上がりエッジでラッチする。ＣＬＫは、図３のクロック生成回路ＰＬＬで生成される。一方、１段目のフリップフロップ回路ＦＦ１ｂは、ＤＡＴをクロック信号ＣＬＫの立ち下がりエッジでラッチし、２段目のフリップフロップ回路ＦＦ２ｂは、ＦＦ１ｂの出力信号Ｓ１ｂをＣＬＫの立ち上がりエッジでラッチする。排他的論理和回路ＥＯＲ２は、ＦＦ２ａの出力信号Ｓ２ａとＦＦ２ｂの出力信号Ｓ２ｂとが異なる場合に‘１’を出力する。ＦＦ３は、ＥＯＲ２の出力信号をＣＬＫの立ち上がりエッジでラッチする。
【００４２】
図７Ｂは、図７Ａの動作例を示す波形図である。このような回路構成を用いると、図７Ｂに示すように、例えば、クロック信号ＣＬＫの周波数を４ＧＨｚとして、その両エッジを用いて８ＧＨｚのデータ信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，…が順次ラッチされる。ここでは、その内のＤ０，Ｄ２，…側は、ＣＬＫの立ち上がりエッジでフリップフロップ回路ＦＦ２ａによってラッチされ、Ｄ１，Ｄ３，…側は、ＣＬＫの立ち上がりエッジでフリップフロップ回路ＦＦ２ｂによってラッチされる。排他的論理和回路ＥＯＲ２は、２連続するデータ信号（例えばＤ０とＤ１、Ｄ２とＤ３、…）の一致・不一致を順次判定し、不一致の場合（すなわちデータの切り替わりが有る場合）には、フリップフロップ回路ＦＦ３の出力信号Ｓ３として‘１’が出力される。
【００４３】
このようにクロック信号ＣＬＫの両エッジを用いてラッチ（サンプリング）を行うことで、前述した図６Ａおよび図６Ｂの場合と比較してＣＬＫの周波数を半分にすることができるため、消費電力の更なる低減が実現可能になる。ただし、図７Ａの回路構成は、連続するデータ信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，…の内、Ｄ０とＤ１、Ｄ２とＤ３、…といった単位で切り替わりの有無を判別するため、実際には、その間のＤ１とＤ２、…といった単位で切り替わりの有無を判別する回路と組み合わせて使用する必要がある。
【００４４】
当該回路は、例えば、図７Ａにおけるフリップフロップ回路ＦＦ２ａ，ＦＦ２ｂをクロック信号ＣＬＫの立ち下がりエッジで動作するように変更すること等で実現できる。この場合、例えば、この立ち下がりエッジで動作するフリップフロップ回路を図７ＡのＦＦ２ａ，ＦＦ２ｂと並列に設け、更に、それに対応して、図７ＡのＥＯＲ２，ＦＦ３と同様に排他的論理和回路およびフリップフロップ回路を設ければよい。また、このような構成のほか、例えば図８Ａのような回路等を用いても実現できる。
【００４５】
図８Ａは、本発明の実施の形態２による半導体装置において、図３の切り替わり検出回路とカウンタ回路の詳細な構成例を示す回路図である。図８Ａに示す切り替わり検出回路ＤＴＲＤＥＴ２は、３段構成のフリップフロップ回路ＦＦ１ａ，ＦＦ２ａ，ＦＦ３ａと、３段構成のフリップフロップ回路ＦＦ１ｂ，ＦＦ２ｂ，ＦＦ３ｂと、排他的論理和回路ＥＯＲ１０，ＥＯＲ１１，ＥＯＲ１２とを備える。
【００４６】
３段構成のフリップフロップ回路ＦＦ１ａ，ＦＦ２ａ，ＦＦ３ａは、共にクロック信号ＣＬＫの立ち上がりエッジでラッチ動作を行い、ＦＦ１ａは、データ信号ＤＡＴをラッチし、ＦＦ２ａは、ＦＦ１ａの出力信号Ｓ１ａをラッチし、ＦＦ３ａは、ＦＦ２ａの出力信号Ｓ２ａをラッチする。一方、３段構成のフリップフロップ回路ＦＦ１ｂ，ＦＦ２ｂ，ＦＦ３ｂの内、ＦＦ１ｂは、ＣＬＫの立ち下がりエッジでラッチ動作を行い、ＦＦ２ｂ，ＦＦ３ｂは、ＣＬＫの立ち上がりエッジでラッチ動作を行う。ＦＦ１ｂは、ＤＡＴをラッチし、ＦＦ２ｂは、ＦＦ１ｂの出力信号Ｓ１ｂをラッチし、ＦＦ３ｂは、ＦＦ２ｂの出力信号Ｓ２ｂをラッチする。
【００４７】
排他的論理和回路ＥＯＲ１０は、フリップフロップ回路ＦＦ３ａ，ＦＦ３ｂの出力信号Ｓ３ａ，Ｓ３ｂが異なる場合に、出力信号Ｓ１０として‘１’を出力する。排他的論理和回路ＥＯＲ１１は、フリップフロップ回路ＦＦ２ａ，ＦＦ３ｂの出力信号Ｓ２ａ，Ｓ３ｂが異なる場合に、出力信号Ｓ１１として‘１’を出力する。排他的論理和回路ＥＯＲ１２は、フリップフロップ回路ＦＦ２ａ，ＦＦ２ｂの出力信号Ｓ２ａ，Ｓ２ｂが異なる場合に、出力信号Ｓ１２として、‘１’を出力する。
【００４８】
図８Ａに示すカウンタ回路ＤＴＲＣＵＮＴ２は、アンド演算回路ＡＤ２０，ＡＤ２１と、フリップフロップ回路ＦＦ４ａ，ＦＦ４ｂを備える。ＡＤ２０は、排他的論理和回路ＥＯＲ１０，ＥＯＲ１１の出力信号Ｓ１０，Ｓ１１のアンド演算を行い、ＡＤ２１は、排他的論理和回路ＥＯＲ１０，ＥＯＲ１１，ＥＯＲ１２の出力信号Ｓ１０，Ｓ１１，Ｓ１２のアンド演算を行う。ＦＦ４ａは、ＡＤ２０の出力信号Ｓ２０をクロック信号ＣＬＫの立ち上がりエッジでラッチし、ＦＦ４ｂは、ＡＤ２１の出力信号Ｓ２１をクロック信号ＣＬＫの立ち上がりエッジでラッチする。
【００４９】
図８Ｂは、図８Ａの動作例を示す波形図である。このような回路構成を用いると、図８Ｂに示すように、例えば、クロック信号ＣＬＫの周波数を４ＧＨｚとして、その両エッジを用いて８ＧＨｚのデータ信号Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，…が順次ラッチされる。例えば、出力信号Ｓ３ａとして、ＣＬＫの立ち上がりエッジに対応するＤ０が出力されるクロックサイクルでは、出力信号Ｓ３ｂでは、その次ぎの立ち下がりエッジに対応するＤ１が出力され、出力信号Ｓ２ａでは、Ｄ０から１サイクル後のＤ２が出力され、出力信号Ｓ２ｂでは、Ｄ１から１サイクル後のＤ３が出力される。
【００５０】
したがって、当該クロックサイクルにおいて、排他的論理和回路ＥＯＲ１０は、データ信号Ｄ０とＤ１の一致・不一致を判定し（Ｓ１０）、排他的論理和回路ＥＯＲ１１は、データ信号Ｄ１とＤ２の一致・不一致を判定し（Ｓ１１）、排他的論理和回路ＥＯＲ１２は、データ信号Ｄ２とＤ３の一致・不一致を判定する（Ｓ１２）。これにより、連続する４個のデータ信号（例えばＤ０〜Ｄ３）の中の連続する２個のデータ信号で構成される３組（Ｄ０とＤ１、Ｄ１とＤ２、Ｄ２とＤ３）に対して、各組毎にデータの切り替わりの有無を検出することができ、最大でデータの切り替わりが３連続で生じた場合を検出することができる。
【００５１】
例えば、データ信号Ｄ０とＤ１の間でデータの切り替わりが生じ、更に、データ信号Ｄ１とＤ２の間でデータの切り替わりが生じた場合には、排他的論理和回路ＥＯＲ１０，ＥＯＲ１１によって共に‘１’が出力される。その結果、カウンタ回路ＤＴＲＣＵＮＴ２において、アンド演算回路ＡＤ２０の出力信号Ｓ２０は‘１’となり、フリップフリップＦＦ４ａによってラッチされる。すなわち、ＦＦ４ａの出力信号Ｓ４ａが‘１’の場合は、データの切り替わりが２連続以上生じたことを意味する。
【００５２】
データ信号Ｄ０とＤ１、Ｄ１とＤ２に加えて、更にデータ信号Ｄ２とＤ３の間でもデータの切り替わりが生じた場合には、排他的論理和回路ＥＯＲ１０，ＥＯＲ１１，ＥＯＲ１２によって共に‘１’が出力される。その結果、カウンタ回路ＤＴＲＣＵＮＴ２において、アンド演算回路ＡＤ２１の出力信号Ｓ２１は‘１’となり、フリップフリップＦＦ４ｂによってラッチされる。すなわち、ＦＦ４ｂの出力信号Ｓ４ｂが‘１’の場合は、データの切り替わりが３連続以上生じたことを意味する。
【００５３】
このように、カウンタ回路ＤＴＲＣＵＮＴ２は、実質的に、切り替わり検出回路ＤＴＲＤＥＴ２で検出された切り替わりが何回連続するかをカウントする機能を持つ。ＰＣＩ  Ｅｘｐｒｅｓｓ規格を例として、図３の判別回路ＲＪＤＧは、ＤＴＲＣＵＮＴ２の出力信号Ｓ４ａ，Ｓ４ｂを受けて、Ｓ４ｂが‘１’の場合には８．０Ｇｂｐｓの転送速度、Ｓ４ａ＝‘１’かつＳ４ｂ＝‘０’の場合には５．０Ｇｂｐｓの転送速度、Ｓ４ａ＝Ｓ４ｂ＝‘０’の場合には２．５Ｇｂｐｓの転送速度と判定する。
【００５４】
以上、本実施の形態２の半導体装置および情報処理システムを用いることで、実施の形態１で述べた各種効果に加えて、更に、クロック信号（サンプリングクロック信号）ＣＬＫの周波数を低く設定できるため、消費電力の低減等が可能になる。なお、本実施の形態２の半導体装置および情報処理システムは、必ずしも図７Ａや図８Ａで述べたような回路に限定されるものではなく、ＣＬＫの両エッジ（立ち上がりエッジおよび立ち下がりエッジ）を用いた構成であれば適宜変形することが可能である。
【００５５】
（実施の形態３）
本実施の形態３では、実施の形態１の図２で示したシグナルコンディショナ装置ＳＣ１の詳細について説明する。
【００５６】
《シグナルコンディショナ装置（半導体装置）の詳細［１ａ］》
図９Ａは、本発明の実施の形態３による半導体装置において、図２のシグナルコンディショナ装置の詳細な構成例を示すブロック図である。図９Ａのシグナルコンディショナ装置（半導体装置）ＳＣ１ａは、主に、図２のシグナルコンディショナ装置ＳＣ１に対して、波形整形制御回路ＷＶＯＣＴＬが加わった構成となっている。ＷＶＯＣＴＬは、予め定められた複数のタップ係数ＴＡＰ１〜ＴＡＰ４を選択する選択回路ＳＥＬｏを備える。ＳＥＬｏは、ＴＡＰ１〜ＴＡＰ４のいずれかを周波数判定回路ＦＪＤＧＵの判定結果に基づいて選択し、当該選択したタップ係数をドライバ回路ＤＲＶに設定する。
【００５７】
図９Ｂは、図９Ａにおけるドライバ回路の詳細な構成例を示すブロック図である。図９Ｂに示すドライバ回路は、複数（ここでは３個）のサブドライバ回路ＤＶ０〜ＤＶ２と、１シンボル遅延回路ＤＬＹ１，ＤＬＹ２と、加算回路ＡＤＤとを備える。ＤＬＹ１は、クロック・データ再生回路ＣＤＲからの再生されたデータ信号Ｄ［０］を１シンボル分遅延させ、データ信号Ｄ［−１］を出力する。ＤＬＹ２は、ＤＬＹ１から出力されたデータ信号Ｄ［−１］を１シンボル分遅延させ、データ信号Ｄ［−２］を出力する。
【００５８】
サブドライバ回路ＤＶ０，ＤＶ１，ＤＶ２は、それぞれ、データ信号Ｄ［０］，Ｄ［−１］，Ｄ［−２］を所定のゲインで増幅する。加算回路ＡＤＤは、ＤＶ０，ＤＶ１，ＤＶ２の出力信号を加算し、最終的な出力信号を生成する。ここで、ＤＶ０，ＤＶ１，ＤＶ２のそれぞれのゲインや、１シンボル遅延回路ＤＬＹ１，ＤＬＹ２の遅延量は、図９Ａの波形整形制御回路ＷＶＯＣＴＬからのタップ係数で設定される。
【００５９】
図９Ｂに示したようなドライバ回路ＤＲＶは、ＦＦＥ（Feed Forward Equalizer）等と呼ばれる波形等化機能を備えた構成となっている。データ通信では、特に、高速になるほどＩＳＩ（InterSymbol Interference）と呼ばれる符号間干渉が生じ、前シンボルや前々シンボル等のデータ値に応じて現シンボルの波形形状が変化する。その結果、受信端（例えば図１の送受信装置ＴＲＸ２）での波形形状が乱れ、データを正しく判別できないような事態が生じ得る。
【００６０】
そこで、図９Ｂのように、ドライバ回路ＤＲＶは、前シンボルのデータ値（Ｄ［−１］）や前々シンボルのデータ値（Ｄ［−２］）に対して、サブドライバ回路ＤＶ１，ＤＶ２のゲインにより所定の重み付けを行ったのち現シンボルのデータ値（Ｄ［０］）に加算することで波形等化を行う。すなわち、符号間干渉が生じた場合でも受信端（例えば図１の送受信装置ＴＲＸ２）で正しい波形形状が得られるように、予め、符号間干渉に伴う波形形状の変化量を見越した波形形状に整形しておく。
【００６１】
ただし、この符号間干渉の程度は、データ信号の転送速度に応じて変化する。また、１シンボル遅延回路ＤＬＹ１，ＤＬＹ２の遅延量も転送速度に応じて変化する。そこで、図９Ａの波形整形制御回路ＷＶＯＣＴＬでは、この転送速度毎に、最適なＤＬＹ１，ＤＬＹ２の遅延量と、サブドライバ回路ＤＶ０，ＤＶ１，ＤＶ２の各ゲインとの組合せがタップ係数ＴＡＰ１〜ＴＡＰ４として予め設定されている。ＷＶＯＣＴＬは、その中から適切なタップ係数を周波数判定回路ＦＪＤＧＵの判定結果に基づいて選択し、ドライバ回路ＤＲＶは、クロック・データ再生回路ＣＤＲからの再生されたデータ信号Ｄ［０］を、当該タップ係数に基づく波形等化量で波形整形したのち受信端に向けて送信する。
【００６２】
《シグナルコンディショナ装置（半導体装置）の詳細［１ｂ］》
図１０Ａは、本発明の実施の形態３による半導体装置において、図２のシグナルコンディショナ装置の別の詳細な構成例を示すブロック図である。図１０Ａのシグナルコンディショナ装置（半導体装置）ＳＣ１ｂは、主に、図２のシグナルコンディショナ装置ＳＣ１に対して、波形整形制御回路ＷＶＩＣＴＬが加わった構成となっている。ＷＶＩＣＴＬは、予め定められた複数のイコライズ係数ＩＱ１〜ＩＱ４を選択する選択回路ＳＥＬｉを備える。ＳＥＬｉは、ＩＱ１〜ＩＱ４のいずれかを周波数判定回路ＦＪＤＧＵの判定結果に基づいて選択し、当該選択したイコライズ係数をレシーバ回路ＲＣＶに設定する。
【００６３】
図１０Ｂは、図１０Ａにおけるレシーバ回路の詳細な構成例を示すブロック図である。図１０Ｂに示すレシーバ回路は、可変利得アンプ回路ＶＧＡと、その後段に配置されるピーキングアンプ回路ＰＫＡと、その後段に配置されるアンプ回路ＡＭＰとを備える。ＶＧＡは、送信端（例えば図１の送受信装置ＴＲＸ１）からのデータ信号を受信し、所定のゲインで増幅する。ＰＫＡは、ＶＧＡの出力信号に対して、所定の周波数帯を主な対象として増幅を行う。ＡＭＰは、ＰＫＡの出力信号を増幅し、クロック・データ再生回路ＣＤＲおよび周波数判定回路ＦＪＤＧＵに向けて出力する。ここで、ＶＧＡのゲインや、ＰＫＡのピーキング量は、図１０Ａの波形整形制御回路ＷＶＩＣＴＬからのイコライズ係数で設定される。
【００６４】
図１０Ｃは、図１０Ｂにおけるピーキングアンプ回路の周波数−ゲイン特性の一例を示す図である。図１０Ｂに示す可変利得アンプ回路ＶＧＡは、受信したデータ信号を所定のゲインで増幅するが、このようなアンプ回路は、通常、特に高周波数帯でゲインが低下する特性を持つ。また、図１に示されるような、送受信装置ＴＲＸ１からシグナルコンディショナ装置ＳＣに到るまでの伝送線路ＬＮも、通常、ロウパスフィルタの特性を持ち、特にＬＮが長くなるほど高周波数帯での減衰量が大きくなる。
【００６５】
このように周波数帯によってゲイン（減衰量）が変化すると、波形形状が乱れ、例えばクロック・データ再生回路ＣＤＲによってデータ信号やクロック信号を正しく再生することが困難となる場合がある。そこで、図１０Ｃに示されるように、中〜高周波数帯を主な対象として増幅を行うピーキングアンプ回路ＰＫＡを用いることで、中〜高周波数帯でのゲインの低下（減衰量の増大）を補償し、広帯域に渡ってフラットな周波数特性が実現可能になる。
【００６６】
この際には、データ信号の転送速度に応じて、当該データ信号に含まれる周波数成分の大きさが異なるため、これに応じて、前述した中〜高周波数帯での補償量（イコライズ量）を変更する必要がある。また、実際には、データ信号の転送速度に応じて、広帯域に渡ってフラットな周波数特性を実現するためには、低〜中周波数帯を主な対象とする可変利得アンプ回路ＶＧＡのゲインと、中〜高周波数帯を主な対象とするピーキングアンプ回路ＰＫＡのイコライズ量とのバランスを調整する必要がある。
【００６７】
そこで、図１０Ａの波形整形制御回路ＷＶＩＣＴＬでは、転送速度毎に、最適な可変利得アンプ回路ＶＧＡのゲインと、ピーキングアンプ回路ＰＫＡのイコライズ量との組合せがイコライズ係数ＩＱ１〜ＩＱ４として予め設定されている。ＷＶＩＣＴＬは、その中から適切なイコライズ係数を周波数判定回路ＦＪＤＧＵの判定結果に基づいて選択し、レシーバ回路ＲＣＶは、送信端から受信したデータ信号を、当該イコライズ係数に基づくイコライズ量で波形整形したのちクロック・データ再生回路ＣＤＲ等に向けて出力する。
【００６８】
以上、本実施の形態３の半導体装置および情報処理システムを用いることで、実施の形態１，２で述べた各種効果に加えて、図１の送受信装置ＴＲＸ１と送受信装置ＴＲＸ２との間のデータ通信の過程で転送速度の変更が生じても、転送速度に応じた適切な波形整形を行うことが可能になる。その結果、図１の情報処理システムにおいて、ＴＲＸ１とＴＲＸ２との間で信頼性が高いデータ通信が実現可能になる。なお、シグナルコンディショナ装置は、図９Ａおよび図９Ｂで説明したドライバ回路と、図１０Ａおよび図１０Ｂで説明したレシーバ回路の両方を備えることが望ましいが、場合によっては一方のみを備える構成であってもよい。
【００６９】
（実施の形態４）
本実施の形態４では、実施の形態１の図２で示したシグナルコンディショナ装置ＳＣ１の応用例について説明する。
【００７０】
《シグナルコンディショナ装置（半導体装置）の概要（応用例）》
図１１は、本発明の実施の形態３による半導体装置において、図１のシグナルコンディショナ装置の主要部の概略構成例を示すブロック図である。図１１のシグナルコンディショナ装置ＳＣ２は、図２のシグナルコンディショナ装置ＳＣ１と比較して、更に、選択回路ＢＳＥＬと、ＣＤＲ用クロック制御回路ＣＫＣＴＬとが追加された構成となっている。ＢＳＥＬは、ドライバ回路ＤＲＶに対して、クロック・データ再生回路ＣＤＲで再生されたデータ信号か、レシーバ回路ＲＣＶから出力されるデータ信号かのいずれか一方を選択して出力する。
【００７１】
ＣＤＲ用クロック制御回路ＣＫＣＴＬは、例えば、内部にＣＤＲ用のクロック生成回路（ＣＤＲ−ＰＬＬ）を備え、当該クロック生成回路で生成されるＣＤＲ用のクロック信号の周波数を周波数判定回路ＦＪＤＧＵの判定結果に基づいて制御する。クロック・データ再生回路ＣＤＲは、ＣＫＣＴＬで生成されたＣＤＲ用のクロック信号に基づいて自身の内部回路を動作させ、データ信号とクロック信号を再生する。すなわち、ＣＤＲは、ＦＪＤＧＵの判定結果に基づく周波数で動作する。
【００７２】
ここで、選択回路ＢＳＥＬは、周波数判定回路ＦＪＤＧＵの判定結果が確定するまでは、レシーバ回路ＲＣＶから出力されるデータ信号（すなわちバイパス経路）を選択し、ＦＪＤＧＵの判定結果が確定し、クロック・データ再生回路ＣＤＲの動作が安定した際にＣＤＲによって再生されたデータ信号（すなわちＣＤＲ経路）を選択する。例えば、データ通信の過程でデータ信号の転送速度が変更された場合、ＦＪＤＧＵは、この転送速度の変更を、前述したデータの切り替わりの連続回数の変化によって検出し、ＢＳＥＬにバイパス経路を選択させると共に、ＣＤＲ用クロック制御回路ＣＫＣＴＬに対して周波数の指示を行う。
【００７３】
その後、周波数判定回路ＦＪＤＧＵは、クロック・データ再生回路ＣＤＲの動作が安定するまでの所定の待ち時間を経て、選択回路ＢＳＥＬにＣＤＲ経路を選択させる。この待ち時間の中で、ＣＤＲ用クロック制御回路ＣＫＣＴＬは、指示された周波数を持つＣＤＲ用のクロック信号を生成し、クロック・データ再生回路ＣＤＲに供給する。ＣＤＲは、当該クロック信号で自身の内部回路を動作させ、例えば、クロック信号の位相等を調整しながら、正しい再生動作が可能な定常状態に向かう。この定常状態に達した際に、待ち時間は終了となる。当該待ち時間は、予め設計段階で見積もることが可能であり、ＦＪＤＧＵは、当該待ち時間をタイマ等によって確保する。
【００７４】
このようなシグナルコンディショナ装置を用いることで、例えば図１の送受信装置ＴＲＸ１と送受信装置ＴＲＸ２との間でより信頼性が高いデータ通信が実現可能になる。具体的には、転送速度が変更されてから暫くの間は、クロック・データ再生回路ＣＤＲの動作は不安定となるため、場合によっては、図１のシグナルコンディショナ装置ＳＣからＴＲＸ２に向けて所定の通信プロトコルに違反するような信号が転送される恐れがある。そうすると、ＴＲＸ１とＴＲＸ２との間のリンクに障害が生じたと判定される場合がある。本実施の形態４のシグナルコンディショナ装置を用いることで、このような事態を回避することが可能になる。
【００７５】
（実施の形態５）
本実施の形態５では、実施の形態１の図３で示した周波数判定回路ＦＪＤＧＵ１の応用例について説明する。
【００７６】
《周波数判定回路の概要（応用例）》
図１２は、本発明の実施の形態５による半導体装置において、その周波数判定回路の構成例を示すブロック図である。図１２に示す周波数判定回路は、図３に示した周波数判定回路（第１周波数判定回路）ＦＪＤＧＵ１に対して、更に、別の周波数判定回路（第２周波数判定回路）ＦＪＤＧＵ２が加わった構成となっている。ＦＪＤＧＵ２は、データの切り替わりの連続回数を検出するＦＪＤＧＵ１と異なり、データの切り替わりの最小間隔を検出することが特徴となっている。
【００７７】
周波数判定回路ＦＪＤＧＵ２は、ＦＪＤＧＵ１の切り替わり検出回路ＤＴＲＤＥＴが持つ、連続する複数のタイミングでラッチされた複数のデータに基づいて、データの切り替わりの最小間隔が当該連続する複数のタイミングの何個分かを検出し、当該検出結果からデータ信号の転送速度（周波数）を判定する。ＦＪＤＧＵ２は、具体的には、共にクロック生成回路ＰＬＬからのクロック信号で動作する、カウンタ回路（第２カウンタ回路）ＤＷＣＵＮＴおよび判別回路（第２判別回路）ＲＪＤＧ２を備える。ＤＷＣＵＮＴは、ＦＪＤＧＵ１のＤＴＲＤＥＴで検出された切り替わりの間隔をカウントする。ＲＪＤＧ２は、予め対応付けられた切り替わり間隔と周波数との関係に基づいて、ＤＷＣＵＮＴでカウントされた最小のカウント数から周波数を判定する。
【００７８】
図１３Ａおよび図１３Ｂは、図１２の周波数判定回路（第２周波数判定回路）の動作例を示す説明図である。周波数判定回路（第２周波数判定回路）ＦＪＤＧＵ２は、サンプリング周期の２倍以上の最小パルス幅を持つ低速のデータ信号の転送速度（周波数）を判定することが可能である。ここでは、８ＧＨｚのサンプリングクロック（１２５ｐｓのサンプリング周期）を例とする。例えば、図１３Ａおよび図１３Ｂの「Ｎｏ．０」に示すように、データの切り替わりの最小間隔が１ビット間隔の場合（すなわち最小で ‘１’又は‘０’が２連続でカウントされた場合）、データ信号の最小パルス幅Ｔｗは１２５ｐｓ〜３７５ｐｓの範囲となる。この場合、データ信号の転送速度は、８．０Ｇｂｐｓ〜２．６７Ｇｂｐｓの範囲となる。
【００７９】
また、図１３Ａおよび図１３Ｂの「Ｎｏ．１」に示すように、データの切り替わりの最小間隔が２ビット間隔の場合（すなわち最小で‘１’又は‘０’が３連続でカウントされた場合）、データ信号の最小パルス幅Ｔｗは２５０ｐｓ〜５００ｐｓの範囲となる。ただし、２連続でのカウントが無いため、Ｔｗは３７５ｐｓ〜５００ｐｓの範囲とすることができ、データ信号の転送速度は、２．６７Ｇｂｐｓ〜２．０Ｇｂｐｓの範囲となる。また、図１３Ａおよび図１３Ｂの「Ｎｏ．２」に示すように、データの切り替わりの最小間隔が３ビット間隔の場合（すなわち最小で‘１’又は‘０’が４連続でカウントされた場合）、データ信号の最小パルス幅Ｔｗは３７５ｐｓ〜６２５ｐｓの範囲となる。ただし、３連続でのカウントが無いため、Ｔｗは５００ｐｓ〜６２５ｐｓの範囲とすることができ、データ信号の転送速度は、２．０Ｇｂｐｓ〜１．６Ｇｂｐｓの範囲となる。
【００８０】
図１２の判別回路ＲＪＤＧ２は、カウンタ回路ＤＷＣＵＮＴから出力されたカウント数を受けて、その中から最小のカウント数を認識し、図１３Ａおよび図１３Ｂで説明したような基準でデータ信号の転送速度（周波数）を判定する。カウンタ回路ＤＷＣＵＮＴは、切り替わり検出回路ＤＴＲＤＥＴによってデータの切り替わりが検出されてから、次ぎの切り替わりが検出されるまでの期間でカウント動作を行う。特に限定はされないが、ＤＷＣＵＮＴは、例えば、前述した図６Ａの構成例において、排他的論理和回路ＥＯＲ１が‘０’を出力している期間をイネーブル信号としてカウント動作を行うような構成等で実現できる。
【００８１】
以上、本実施の形態５の半導体装置および情報処理システムを用いることで、実施の形態１〜４で述べた各種効果に加えて、低速なデータ信号の転送速度（周波数）を判別することが可能になる。具体的には、第１周波数判定回路ＦＪＤＧＵ１によるサンプリング周波数〜（サンプリング周波数／２）の間の判別に加えて、第２周波数判定回路ＦＪＤＧＵ２により、（サンプリング周波数／２）よりも低い範囲での判別も可能になる。その結果、広い周波数レンジで周波数を判定でき、様々な通信規格に対して柔軟に対応することが可能になる。また、この際に、周波数判定に伴う回路規模や消費電力の増大も十分に抑制することができる。
【００８２】
（実施の形態６）
本実施の形態６では、実施の形態１の図３で示した周波数判定回路ＦＪＤＧＵ１の変形例について説明する。
【００８３】
《周波数判定回路の概要（変形例）》
図１４は、本発明の実施の形態６による半導体装置において、その周波数判定回路の構成例を示すブロック図である。図１４に示す周波数判定回路ＦＪＤＧＵ１ａは、図３の場合と同様に、データ信号を、所定の間隔で連続する複数のタイミングでそれぞれラッチし、当該ラッチされた複数のデータに基づいてデータの切り替わりが何回連続して生じているかを検出し、当該検出結果からデータ信号の転送速度を判定する機能を持つ。ただし、ＦＪＤＧＵ１ａは、当該機能を実現する詳細な方式が図３の場合と異なっている。
【００８４】
図１４の周波数判定回路ＦＪＤＧＵ１ａは、図３に示した切り替わり検出回路ＤＴＲＤＥＴおよびカウンタ回路ＤＴＲＣＵＮＴの機能を、シフトレジスタ回路ＳＦＴＲＥＧおよびパターンマッチング回路ＰＭＡＣＨによって実現している。ＰＭＡＣＨでは、例えば、図５Ｂに示したような２連続時のデータパターン“０１０”、３連続時のデータパターン“０１０１”等が設定パターンＰＡＴ１〜ＰＡＴｎとして予め保持されている。
【００８５】
パターンマッチング回路ＰＭＡＣＨは、各サンプリング周期毎に、所定のビット幅を持つシフトレジスタ回路ＳＦＴＲＥＧでラッチしたデータ信号を各設定パターンＰＡＴ１〜ＰＡＴｎと比較し、各設定パターン毎の一致・不一致の情報を判別回路ＲＪＤＧに出力する。ＲＪＤＧは、この一致・不一致の情報から、データの切り替わりの連続回数を認識し、実施の形態１の場合と同様にして、データ信号の転送速度（周波数）を判定する。
【００８６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【００８７】
例えば、ここでは、ＰＣＩ  Ｅｘｐｒｅｓｓ規格を例として説明を行ったが、勿論、これに限定されるものではなく、様々なシリアルインタフェース規格に対して同様に適用可能である。また、ここでは、周波数判定を行う半導体装置の一例として、シグナルコンディショナ装置を示したが、特にこれに限定されるものではない。例えば、シリアルインタフェースを持つＡＳＩＣ（application specific integrated circuit）等の半導体装置に対して、そのシリアルインタフェースの周波数判定機能として本実施の形態の方式を適用すること等も可能である。
【符号の説明】
【００８８】
ＴＲＸ  送受信装置
ＤＣＤ  ドータカード
ＬＮ  伝送線路
ＳＣ  シグナルコンディショナ装置
ＢＰ  バックプレーン
ＲＣＶ  レシーバ回路
ＤＲＶ  ドライバ回路
ＣＤＲ  クロック・データ再生回路
ＰＬＬ  クロック生成回路
ＦＪＤＧＵ  周波数判定回路
Ｄ，ＤＡＴ  データ信号
ＣＬＫ  クロック信号
ＤＴＲＤＥＴ，ＤＴＲＤＥＴ’  切り替わり検出回路
ＤＴＲＣＵＮＴ  カウンタ回路
ＲＪＤＧ  判別回路
ＦＦ  フリップフロップ回路
ＥＯＲ  排他的論理和回路
ＥＮ  イネーブル信号
Ｓ  信号
ＡＤ  アンド演算回路
ＷＶＩＣＴＬ，ＷＶＯＣＴＬ  波形整形制御回路
ＳＥＬ  選択回路
ＴＡＰ  タップ係数
ＡＤＤ  加算回路
ＤＶ  サブドライバ回路
ＤＬＹ  １シンボル遅延回路
ＩＱ  イコライズ係数
ＶＧＡ  可変利得アンプ回路
ＰＫＡ  ピーキングアンプ回路
ＡＭＰ  アンプ回路
ＢＳＥＬ  選択回路
ＣＫＣＴＬ  ＣＤＲ用クロック制御回路
ＤＷＣＵＮＴ  カウンタ回路
ＳＦＴＲＥＧ  シフトレジスタ回路
ＰＭＡＣＨ  パターンマッチング回路
ＰＡＴ  設定パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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