(57)【要約】【課題】高圧側制御用回路と低圧側制御用回路との連携を可能とするように構成されたパワーモジュールを提供する。【解決手段】パワーモジュール１Ａは、絶縁体で構成されたパッケージ３０と、パッケージ３０に固定された高圧側電源端子、被駆動端子および低圧側電源端子と、高圧側電源端子と被駆動端子との間に接続される高圧側駆動素子Ｔ１〜Ｔ３と、低圧側電源端子と被駆動端子との間に接続される低圧側駆動素子Ｔ４〜Ｔ６と、第１の半導体チップ上に集積化され、高圧側駆動素子のスイッチング制御を行なうＨＶＩＣ２と、第２の半導体チップ上に集積化され、低圧側駆動素子のスイッチング制御を行なうＬＶＩＣ４と、ＨＶＩＣ２とＬＶＩＣ４とをパッケージの内部で直接的に接続する導電部材とを備える。【選択図】図２
2014090006.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体で構成されたパッケージと、
前記パッケージに固定された高圧側電源端子、被駆動端子および低圧側電源端子と、
前記高圧側電源端子と前記被駆動端子との間に接続される高圧側駆動素子と、
前記低圧側電源端子と前記被駆動端子との間に接続される低圧側駆動素子と、
第１の半導体チップ上に集積化され、前記高圧側駆動素子のスイッチング制御を行なう第１回路と、
第２の半導体チップ上に集積化され、前記低圧側駆動素子のスイッチング制御を行なう第２回路とを備え、
前記高圧側駆動素子、前記低圧側駆動素子、前記第１回路および前記第２回路は、前記パッケージに収容され、
前記第１回路と前記第２回路とを前記パッケージの内部で直接的に接続する導電部材をさらに備える、パワーモジュール。
【請求項２】
前記導電部材は、
前記パッケージの内部で前記第１回路と前記第２回路とを直接的に接続するワイヤを含む、請求項１に記載のパワーモジュール。
【請求項３】
前記導電部材は、
リードと、
前記第１回路と前記リードとを接続する第１ワイヤと、
前記第２回路と前記リードとを接続する第２ワイヤとを含む、請求項１に記載のパワーモジュール。
【請求項４】
絶縁体で構成されたパッケージと、
前記パッケージに固定された高圧側電源端子、被駆動端子および低圧側電源端子と、
前記パッケージに収容され、前記高圧側電源端子と前記被駆動端子との間に接続される高圧側駆動素子と、
前記パッケージに収容され、前記低圧側電源端子と前記被駆動端子との間に接続される低圧側駆動素子と、
前記パッケージに収容され、前記高圧側駆動素子のスイッチング制御を行なう第１回路と、前記低圧側駆動素子のスイッチング制御を行なう第２回路とが１つの半導体チップに集積化された集積回路とを備える、パワーモジュール。
【請求項５】
前記第１回路は、前記高圧側駆動素子の導通を指令する第１制御信号を受け、
前記第２回路は、前記低圧側駆動素子の導通を指令する第２制御信号を受け、
前記第１回路および前記第２回路は、前記第１制御信号と前記第２制御信号とが同時に前記高圧側駆動素子の導通と前記低圧側駆動素子の導通を指示する場合には、前記第１回路と前記第２回路との間で通信を行なうことにより、前記高圧側駆動素子と前記低圧側駆動素子の少なくともいずれか一方を非導通とするように制御する、請求項１〜４のいずれか１項に記載のパワーモジュール。
【請求項６】
前記第１回路と前記第２回路のうちの一方は、前記高圧側駆動素子および前記低圧側駆動素子の導通状態を制御するための第１制御信号に応じて前記高圧側駆動素子および前記低圧側駆動素子のうちの一方を駆動する信号を出力するとともにデッドタイムが生じるように調整した第２の制御信号を出力し、
前記第１回路と前記第２回路のうちの他方は、前記第２の制御信号を受けて前記高圧側駆動素子および前記低圧側駆動素子のうちの他方を駆動する信号を出力する、請求項１〜４のいずれか１項に記載のパワーモジュール。
【請求項７】
前記第１回路と前記第２回路のうちの一方は、パワーモジュール外部からの制御信号に応じて前記デッドタイムの長さを調整可能に構成される、請求項６に記載のパワーモジュール。
【請求項８】
前記第１回路と前記第２回路のうちの一方は、三相の正弦波信号を受けて前記第１制御信号として三相のＰＷＭ信号を発生する、請求項６または７に記載のパワーモジュール。
【請求項９】
前記第１回路と前記第２回路のうちの一方は、一相の正弦波信号を受けて遅延させ三相の正弦波信号を生成し、前記第１制御信号として前記三相の正弦波信号にそれぞれ対応する三相のＰＷＭ信号を発生する、請求項６または７に記載のパワーモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーモジュールに関し、特に、パッケージに固定された高圧側電源端子、被駆動端子および低圧側電源端子を備えた、パワーモジュールに関する。
【背景技術】
【０００２】
インテリジェントパワーモジュール（ＩＰＭ）には、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などのパワースイッチング素子が搭載されている。特開２００５−１８３４６３号公報には、このようなＩＰＭの一例として、３相ブリッジ回路を有するインバータモジュールが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１８３４６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
インバータモジュールなどのＩＰＭでは、高圧側パワースイッチング素子を駆動する制御用集積回路（ＨＶＩＣ）と、低圧側パワースイッチング素子を駆動する制御用集積回路（ＬＶＩＣ）が別々に搭載されていた。ＨＶＩＣ，ＬＶＩＣは、各々外部コントローラから受けた制御駆動信号に従って、それぞれ高圧側パワースイッチング素子、低圧側パワースイッチング素子をオン、オフさせる。
【０００５】
しかしながら、このような構成では、ＨＶＩＣとＬＶＩＣの情報共有や連携動作が困難である。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、その目的は、高圧側半導体スイッチング素子を駆動する高圧側制御用回路と低圧側半導体スイッチング素子を駆動する低圧側制御用回路との連携を可能とするように構成されたパワーモジュールを提供することである。
【課題を解決するための手段】
【０００７】
この発明は、要約すると、パワーモジュールであって、絶縁体で構成されたパッケージと、パッケージに固定された高圧側電源端子、被駆動端子および低圧側電源端子と、高圧側電源端子と被駆動端子との間に接続される高圧側駆動素子と、低圧側電源端子と被駆動端子との間に接続される低圧側駆動素子と、第１の半導体チップ上に集積化され、高圧側駆動素子のスイッチング制御を行なう第１回路と、第２の半導体チップ上に集積化され、低圧側駆動素子のスイッチング制御を行なう第２回路とを備える。高圧側駆動素子、低圧側駆動素子、第１回路および第２回路は、パッケージに収容される。パワーモジュールは、第１回路と第２回路とをパッケージの内部で直接的に接続する導電部材をさらに備える。
【０００８】
この発明は、他の局面では、パワーモジュールであって、絶縁体で構成されたパッケージと、パッケージに固定された高圧側電源端子、被駆動端子および低圧側電源端子と、パッケージに収容され、高圧側電源端子と被駆動端子との間に接続される高圧側駆動素子と、パッケージに収容され、低圧側電源端子と被駆動端子との間に接続される低圧側駆動素子と、パッケージに収容され、高圧側駆動素子のスイッチング制御を行なう第１回路と、低圧側駆動素子のスイッチング制御を行なう第２回路とが１つの半導体チップに集積化された集積回路とを備える。
【発明の効果】
【０００９】
本発明によれば、高圧側半導体スイッチング素子を駆動する高圧側制御用回路と低圧側半導体スイッチング素子を駆動する低圧側制御用回路との連携が可能となり、端子数を増加させずに種々の機能が実現できる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態のパワーモジュールに共通する構成を示した回路図である。
【図２】本発明の実施の形態１に係るトランスファーモールド型パワーモジュールの内部構造を示す平面図である。
【図３】本発明の実施の形態１に係るトランスファーモールド型パワーモジュールの内部構造を示す側面図である。
【図４】本発明の実施の形態２に係るトランスファーモールド型パワーモジュールの内部構造を示す平面図である。
【図５】本発明の実施の形態２に係るトランスファーモールド型パワーモジュールの内部構造を示す側面図である。
【図６】本発明の実施の形態３に係るトランスファーモールド型パワーモジュールの内部構造を示す平面図である。
【図７】本発明の実施の形態３に係るトランスファーモールド型パワーモジュールの内部構造を示す側面図である。
【図８】実施の形態４のパワーモジュールの主要部の構成を示す回路図である。
【図９】インターロック回路の動作を説明するための動作波形図である。
【図１０】インターロック回路をＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【図１１】インターロック回路をＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【図１２】実施の形態５のパワーモジュールの主要部の構成を示す回路図である。
【図１３】逆信号生成回路の動作を説明するための動作波形図である。
【図１４】逆信号生成回路をＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【図１５】逆信号生成回路をＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【図１６】実施の形態６のパワーモジュールの主要部の構成を示す回路図である。
【図１７】デッドタイム変更機能付きの逆信号生成回路をＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【図１８】デッドタイム変更機能付きの逆信号生成回路をＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【図１９】実施の形態７のパワーモジュールの主要部の構成を示す回路図である。
【図２０】実施の形態８のパワーモジュールの主要部の構成を示す回路図である。
【図２１】三相ＰＷＭ生成回路とデッドタイム変更機能付きの逆信号生成回路とをＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【図２２】三相ＰＷＭ生成回路とデッドタイム変更機能付きの逆信号生成回路とをＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一または相当する部品には同一の符号を付し、それらについての詳細な説明は繰返さない。
【００１２】
［基本回路構成］
図１は、以下の実施の形態のパワーモジュールに共通する構成を示した回路図である。図１を参照して、パワーモジュール１は、制御用電源端子ＶＰ１，ＶＮ１と、制御用接地端子ＶＮＣと、制御用主信号入力端子ＵＰ，ＶＰ，ＷＰ，ＵＮ，ＶＮ，ＷＮと、制御用検知信号入力端子ＶＵＦＢ，ＶＶＦＢ，ＶＷＦＢと、出力用電源端子Ｐと、出力端子Ｕ，Ｖ，Ｗと、出力用接地端子ＮＵ，ＮＶ，ＮＷと、エラー信号出力端子ＦＯと、保護回路用入力端子ＣＩＮとを含む。
【００１３】
パワーモジュール１は、さらに、高圧側パワースイッチング素子であるトランジスタＴ１〜Ｔ３と、トランジスタＴ１〜Ｔ３にそれぞれ逆並列に接続された還流ダイオードＤ１〜Ｄ３と、トランジスタＴ１〜Ｔ３を駆動する制御用集積回路（ＨＶＩＣ）２とを含む。
【００１４】
パワーモジュール１は、さらに、低圧側パワースイッチング素子であるトランジスタＴ４〜Ｔ６と、トランジスタＴ４〜Ｔ６にそれぞれ逆並列に接続された還流ダイオードＤ４〜Ｄ６と、トランジスタＴ４〜Ｔ６を駆動する制御用集積回路（ＬＶＩＣ）４とを含む。
【００１５】
トランジスタＴ１〜Ｔ６は、たとえば、ＩＧＢＴ素子を用いることができるが、他のパワー半導体素子であっても良い。
【００１６】
トランジスタＴ１は、ＨＶＩＣ２からの制御信号ＵＯＨをゲートに受け、コレクタが電源端子Ｐに接続され、エミッタが出力端子Ｕに接続される。トランジスタＴ２は、ＨＶＩＣ２からの制御信号ＶＯＨをゲートに受け、コレクタが電源端子Ｐに接続され、エミッタが出力端子Ｖに接続される。トランジスタＴ３は、ＨＶＩＣ２からの制御信号ＷＯＨをゲートに受け、コレクタが電源端子Ｐに接続され、エミッタが出力端子Ｗに接続される。
【００１７】
トランジスタＴ４は、ＬＶＩＣ４からの制御信号ＵＯＬをゲートに受け、コレクタが出力端子Ｕに接続され、エミッタが端子ＮＵに接続される。トランジスタＴ５は、ＬＶＩＣ４からの制御信号ＶＯＬをゲートに受け、コレクタが出力端子Ｖに接続され、エミッタが端子ＮＶに接続される。トランジスタＴ６は、ＬＶＩＣ４からの制御信号ＷＯＬをゲートに受け、コレクタが出力端子Ｗに接続され、エミッタが端子ＮＷに接続される。
【００１８】
パワーモジュール１は、さらに、抵抗素子１２，１４，１６と、ブートストラップダイオード（ＢｏｏｔＳｔｒａｐ  Ｄｉｏｄｅ：ＢＳＤ）６，８，１０とを含む。抵抗素子１２とＢＳＤ６とは端子ＶＰ１と端子ＶＷＦＢとの間に直列接続される。抵抗素子１４とＢＳＤ８とは端子ＶＰ１と端子ＶＶＦＢとの間に直列接続される。抵抗素子１６とＢＳＤ１０とは端子ＶＰ１と端子ＶＵＦＢとの間に直列接続される。
【００１９】
ＨＶＩＣ２は、図示しない外部コントローラから与えられる制御用信号ＵＰ，ＶＰ，ＷＰに基づいて、それぞれトランジスタＴ１〜Ｔ３をオン・オフ制御する。ＬＶＩＣ４は、図示しない外部コントローラから与えられる制御用信号ＵＮ，ＶＮ，ＷＮに基づいて、それぞれトランジスタＴ４〜Ｔ６をオン・オフ制御する。
【００２０】
［実施の形態１］
図２は、本発明の実施の形態１に係るトランスファーモールド型パワーモジュールの内部構造を示す平面図である。図３は、本発明の実施の形態１に係るトランスファーモールド型パワーモジュールの内部構造を示す側面図である。
【００２１】
図２、図３を参照して、パワーモジュール１Ａは、トランスファーモールドによって樹脂封止されたパッケージ３０を含む。パッケージ３０によって、端子Ｐ１Ａ，Ｐ１Ｂ，Ｐ２〜Ｐ２５、ＨＶＩＣ２，ＬＶＩＣ４，トランジスタＴ１〜Ｔ６、ダイオードＤ１〜Ｄ６、ＢＳＤ６，８，１０が固定され支持されている。放熱面３２には、ヒートシンクを取り付けることが好ましい。なお、各端子に添えたカッコ内の文字は、図１の対応する端子を示す。
【００２２】
パッケージ内部において、ＨＶＩＣ２，ＬＶＩＣ４，トランジスタＴ１〜Ｔ６、ダイオードＤ１〜Ｄ６、ＢＳＤ６，８，１０は、ワイヤボンディングによって相互に接続されている。
【００２３】
特に、パワーモジュール１Ａは、ＨＶＩＣ２とＬＶＩＣ４とをパッケージの内部で直接的に接続するダイレクトワイヤ４０を含む。これにより、ＨＶＩＣ２とＬＶＩＣ４とがパッケージ３０の内部で一体化される。ダイレクトワイヤ４０によって、ＨＶＩＣ２とＬＶＩＣ４とが、互いに情報を通信することが可能となる。
【００２４】
ＨＶＩＣ２とＬＶＩＣ４の少なくとも一方、または両方に、カスタム設計した回路を追加して内蔵すれば、高性能、高信頼性、高集積なパワーモジュールを実現することができる。
【００２５】
実施の形態１について総括する。図２を参照して、実施の形態１に係るパワーモジュール１Ａは、エポキシ樹脂等の絶縁体で構成されたパッケージ３０と、パッケージ３０に固定された高圧側電源端子Ｐ２４（Ｐ）、被駆動端子Ｐ２１（Ｗ）、Ｐ２２（Ｖ）、Ｐ２３（Ｗ）および低圧側電源端子Ｐ１８（ＮＷ）、Ｐ１８（ＮＶ）、Ｐ２０（ＮＵ）と、高圧側電源端子と被駆動端子との間に接続される高圧側駆動素子Ｔ１〜Ｔ３と、低圧側電源端子と被駆動端子との間に接続される低圧側駆動素子Ｔ４〜Ｔ６と、第１の半導体チップ上に集積化され、高圧側駆動素子のスイッチング制御を行なうＨＶＩＣ２と、第２の半導体チップ上に集積化され、低圧側駆動素子のスイッチング制御を行なうＬＶＩＣ４とを備える。高圧側駆動素子、低圧側駆動素子、ＨＶＩＣ２およびＬＶＩＣ４は、パッケージ３０に収容される。パワーモジュール１Ａは、ＨＶＩＣ２とＬＶＩＣ４とをパッケージの内部で直接的に接続する導電部材をさらに備える。
【００２６】
好ましくは、導電部材は、パッケージ３０の内部でＨＶＩＣ２とＬＶＩＣ４とを直接的に接続するダイレクトワイヤ４０を含む。
【００２７】
［実施の形態２］
図４は、本発明の実施の形態２に係るトランスファーモールド型パワーモジュールの内部構造を示す平面図である。図５は、本発明の実施の形態２に係るトランスファーモールド型パワーモジュールの内部構造を示す側面図である。
【００２８】
図４、図５を参照して、パワーモジュール１Ｂは、図２のダイレクトワイヤ４０に代えて、リード５２と、ＬＶＩＣ４とリード５２とを接続するワイヤ５４と、ＨＶＩＣ２とリード５２とを接続するワイヤ５０とを含む。他の構成は、図２，図３で説明したパワーモジュール１Ａと同様であるので説明は繰返さない。
【００２９】
実施の形態２に係るパワーモジュール１Ｂは、従来はパッケージ内では独立配置されていたＨＶＩＣ２とＬＶＩＣ４との間が、中継リードおよびワイヤによってパッケージ内で接続され、ＨＶＩＣ２とＬＶＩＣ４とが一体化されている。
【００３０】
これにより、実施の形態１と同様にＨＶＩＣ２とＬＶＩＣ４との間で情報の通信が可能となり、実施の形態１と同様な効果が得られる。また、実施の形態１と比べて中継フレームがあるためワイヤ長が短くできるので、アセンブリ工程での封止樹脂によるワイヤの流れなどの懸念が低減できる。
【００３１】
実施の形態２について総括する。図４を参照して、実施の形態１に係るパワーモジュール１Ｂは、エポキシ樹脂等の絶縁体で構成されたパッケージ３０と、パッケージ３０に固定された高圧側電源端子Ｐ２４（Ｐ）、被駆動端子Ｐ２１（Ｗ）、Ｐ２２（Ｖ）、Ｐ２３（Ｗ）および低圧側電源端子Ｐ１８（ＮＷ）、Ｐ１８（ＮＶ）、Ｐ２０（ＮＵ）と、高圧側電源端子と被駆動端子との間に接続される高圧側駆動素子Ｔ１〜Ｔ３と、低圧側電源端子と被駆動端子との間に接続される低圧側駆動素子Ｔ４〜Ｔ６と、第１の半導体チップ上に集積化され、高圧側駆動素子のスイッチング制御を行なうＨＶＩＣ２と、第２の半導体チップ上に集積化され、低圧側駆動素子のスイッチング制御を行なうＬＶＩＣ４とを備える。高圧側駆動素子、低圧側駆動素子、ＨＶＩＣ２およびＬＶＩＣ４は、パッケージ３０に収容される。パワーモジュール１Ｂは、ＨＶＩＣ２とＬＶＩＣ４とをパッケージの内部で直接的に接続する導電部材をさらに備える。
【００３２】
好ましくは、導電部材は、リード５２と、ＨＶＩＣ２とリード５２とを接続する第１ワイヤ５０と、ＬＶＩＣ４とリード５２とを接続する第２ワイヤ５４とを含む。
【００３３】
［実施の形態３］
図６は、本発明の実施の形態３に係るトランスファーモールド型パワーモジュールの内部構造を示す平面図である。図７は、本発明の実施の形態３に係るトランスファーモールド型パワーモジュールの内部構造を示す側面図である。
【００３４】
図６、図７を参照して、パワーモジュール１Ｃは、図２で２チップ構成であったＨＶＩＣ２とＬＶＩＣ４とが、１チップ構成であるドライバＩＣ６０に置き換えられている。他の構成は、図２，図３で説明したパワーモジュール１Ａと同様であるので説明は繰返さない。
【００３５】
実施の形態３に係るパワーモジュール１Ｃは、従来はパッケージ内では独立配置されていたＨＶＩＣ２とＬＶＩＣ４が、ワンチップのドライバＩＣ６０となって一体化されている。
【００３６】
これにより、実施の形態１と同様にＨＶＩＣ２とＬＶＩＣ４との間で情報の通信が可能となり、実施の形態１と同様な効果が得られる。また、ワンチップ化により部品点数が削減されアセンブリ時の工程数も削減され生産効率の向上が期待できる。
【００３７】
実施の形態３について総括する。図６を参照して、実施の形態３に係るパワーモジュール１Ｃは、絶縁体で構成されたパッケージ３０と、パッケージ３０に固定された高圧側電源端子Ｐ２４（Ｐ）、被駆動端子Ｐ２１（Ｗ）、Ｐ２２（Ｖ）、Ｐ２３（Ｗ）および低圧側電源端子Ｐ１８（ＮＷ）、Ｐ１８（ＮＶ）、Ｐ２０（ＮＵ）と、パッケージ３０に収容され、高圧側電源端子と被駆動端子との間に接続される高圧側駆動素子Ｔ１〜Ｔ３と、パッケージ３０に収容され、低圧側電源端子と被駆動端子との間に接続される低圧側駆動素子Ｔ４〜Ｔ６と、パッケージ３０に収容され、高圧側駆動素子のスイッチング制御を行なうＨＶＩＣ２と、低圧側駆動素子のスイッチング制御を行なうＬＶＩＣ４とが１つの半導体チップに集積化されたドライバＩＣ６０とを備える。
【００３８】
［実施の形態４］
図８は、実施の形態４のパワーモジュールの主要部の構成を示す回路図である。図８を参照して、実施の形態４のパワーモジュールは、ＨＶＩＣ２の中にインターロック回路１０２と駆動回路１０４とを含み、ＬＶＩＣ４の中にインターロック回路１０６と駆動回路１０８とを含む。理解の容易のため、図８では、代表的にＵ相に関する１系統について代表的に示すが、Ｖ相、Ｗ相についても同様な構成となっている。
【００３９】
インターロック回路１０２は、制御用信号ＵＰおよびＵＮを受け、駆動回路１０４を駆動してトランジスタＴ１をオン・オフ制御する。インターロック回路１０６は、制御用信号ＵＰおよびＵＮを受け、駆動回路１０８を駆動してトランジスタＴ４をオン・オフ制御する。
【００４０】
なお、後に図１０、図１１に示すように、インターロック回路１０２，１０６は必ず両方必要というわけではなく、いずれか一方のみとしても良い。
【００４１】
図９は、インターロック回路の動作を説明するための動作波形図である。図９では、上から順に制御用信号ＵＰ、制御用信号ＵＮ、ＨＶＩＣ２の出力信号ＵＯＨ、ＬＶＩＣ４の出力信号ＵＯＬが示される。なお、Ｖ相の各信号ＶＰ，ＶＮ，ＶＯＨ，ＶＯＬおよびＷ相の各信号ＷＰ，ＷＮ，ＷＯＨ，ＷＯＬについても同様な挙動を示すので、対応する信号名の横にカッコ内に信号名を示している。
【００４２】
信号ＵＰ、ＵＮは、図示しない外部のマイクロコンピュータからパワーモジュールの主制御信号入力端子に与えられる。図９の破線部に示すように、信号ＵＰ、ＵＮが誤って同時にオン（ハイレベル）に活性化された場合に、インターロック回路１０２は、出力信号ＵＯＨをローレベルに非活性化する。また、信号ＵＰ、ＵＮが誤って同時にオン（ハイレベル）に活性化された場合に、インターロック回路１０６も、出力信号ＵＯＬをローレベルに非活性化する。
【００４３】
これによって、Ｕ相の上アームであるトランジスタＴ１とＵ相の下アームであるトランジスタＴ４が同時にオンすることが避けられ、アーム短絡を防ぐことができる。
【００４４】
実施の形態１〜３で説明したいずれかの通信機能を使用して、ＨＶＩＣ２に内蔵しているインターロック回路１０２がＵＰ相、ＵＮ相の信号が同時オンであることを検知しＵＰ相のパワースイッチング素子の駆動信号を強制的にオフ（非活性化）させる。同様に、ＬＶＩＣ４に内蔵しているインターロック回路１０６がＵＰ相、ＵＮ相の信号が同時オンであることを検知しＵＮ相のパワースイッチング素子の駆動信号を強制的にオフ（非活性化）させる。
【００４５】
図１０は、インターロック回路をＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。図１０に示すパワーモジュール１００Ａでは、信号ＵＮ，ＶＮ，ＷＮがＬＶＩＣ４だけでなく、ＨＶＩＣ２のインターロック回路１０２にも入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００４６】
なお、図１０では、インターロック回路はＬＶＩＣ４には含まれていないが、ＨＶＩＣ２において、信号ＵＰ，ＵＮが競合した時にトランジスタＴ１を強制的にオフとすれば、ＬＶＩＣ４がトランジスタＴ４をオンさせたとしてもＵ相アームの短絡は避けることができる。
【００４７】
図１１は、インターロック回路をＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。図１１に示すパワーモジュール１００Ｂでは、信号ＵＰ，ＶＰ，ＷＰがＨＶＩＣ２だけでなく、ＬＶＩＣ４のインターロック回路１０６にも入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００４８】
なお、図１１では、インターロック回路はＨＶＩＣ２には含まれていないが、ＬＶＩＣ２において、信号ＵＰ，ＵＮが競合した時にトランジスタＴ４を強制的にオフとすれば、ＬＶＩＣ２がトランジスタＴ１をオンさせたとしてもＵ相アームの短絡は避けることができる。
【００４９】
図１０、図１１では、インターロック回路をＨＶＩＣまたはＬＶＩＣの一方に内蔵した例を示したが、図９に示した通り、インターロック回路をＨＶＩＣとＬＶＩＣの両方に内蔵してもよい。その場合でも、ＨＶＩＣとＬＶＩＣの両方に入力される信号ＵＰ，ＵＮ，ＶＰ，ＶＮ，ＷＰ，ＷＮについて、実施の形態１〜３で示したパッケージ内部でＨＶＩＣとＬＶＩＣを接続する方法を適用することができる。
【００５０】
実施の形態４について総括する、実施の形態４に係るパワーモジュールは、実施の形態１〜３のいずれか１つのパワーモジュールにおいて以下の動作を行なう。ＨＶＩＣ２は、高圧側駆動素子Ｔ１〜Ｔ３の導通を指令する第１制御信号ＵＰ，ＶＰ，ＷＰを受け、ＬＶＩＣ４は、低圧側駆動素子Ｔ４〜Ｔ６の導通を指令する第２制御信号ＵＮ，ＶＮ，ＷＮを受ける。ＨＶＩＣ２およびＬＶＩＣ４は、第１制御信号ＵＰ，ＶＰ，ＷＰと第２制御信号ＵＮ，ＶＮ，ＷＮとが同時に高圧側駆動素子Ｔ１〜Ｔ３の導通とそれに対応する低圧側駆動素子Ｔ４〜Ｔ６の導通を指示する場合には、ＨＶＩＣ２とＬＶＩＣ４との間で通信を行なうことにより、高圧側駆動素子Ｔ１〜Ｔ３とそれに対応する低圧側駆動素子Ｔ４〜Ｔ６の少なくともいずれか一方を非導通とするように制御する。
【００５１】
［実施の形態５］
図１２は、実施の形態５のパワーモジュールの主要部の構成を示す回路図である。図１２を参照して、実施の形態５のパワーモジュールは、ＬＶＩＣ４の中に逆信号生成回路１５２と遅延回路１５６と駆動回路１５８とを含み、ＨＶＩＣ２の中に駆動回路１５４を含む。理解の容易のため、図１２では、代表的にＵ相に関する１系統について代表的に示すが、Ｖ相、Ｗ相についても同様な構成となっている。また、図１２では、ＬＶＩＣ４に逆信号生成回路を内蔵した場合の例を示したが、後に図１５に示すように、ＨＶＩＣ２に逆信号生成回路を内蔵してもよい。
【００５２】
図１３は、逆信号生成回路の動作を説明するための動作波形図である。図１３では、上から順に制御用信号ＵＮ、ＬＶＩＣ４の出力信号ＵＯＬ、ＨＶＩＣ２の出力信号ＵＯＨが示される。なお、Ｖ相の各信号ＶＮ，ＶＯＬ，ＶＯＨおよびＷ相の各信号ＷＮ，ＷＯＬ，ＷＯＨについても同様な挙動を示すので、対応する信号名の横にカッコ内に信号名を示している。
【００５３】
図１２、図１３を参照して、逆信号生成回路１５２は、図示しない外部のマイクロコンピュータから与えられるＰＷＭ変調後の信号ＵＮを受けて反転して駆動回路１５４を駆動する信号ＵＰを発生する。信号ＵＰは駆動回路１５４を経由して出力信号ＵＯＨを変化させる。また信号ＵＮは、遅延回路１５６、駆動回路１５８を経由して出力信号ＵＯＬを変化させる。
【００５４】
信号ＵＮの立ち下がりエッジの伝搬遅延は信号ＵＯＬよりも信号ＵＯＨに大きく生じる。信号ＵＮの立ち上がりエッジの伝搬遅延は信号ＵＯＨよりも信号ＵＯＬに大きく生じる。このように、逆信号生成回路１５２、駆動回路１５４の遅延時間と、遅延回路１５６、駆動回路１５８の遅延時間が調整されている。このために、信号ＵＯＬのハイレベルパルスと信号ＵＯＨのハイレベルパルスとの間には、適切なデッドタイムＤＴＡ，ＤＴＢが生じる。なお、立ち上がりエッジの遅延と立下りエッジの遅延を別々に調整する回路については、公知の種々の回路を用いることができる。
【００５５】
また、実施の形態１〜３で説明したいずれかの通信機能を使用して、逆信号生成回路１５２の出力をＨＶＩＣ２に送信することができる。
【００５６】
図１２の回路構成とすれば、信号ＵＰ，ＶＰ，ＷＰはパワーモジュールの内部で生成されるので、パワーモジュールに与えるのは信号ＵＮ，ＶＮ，ＷＮの３相ＰＭＷ信号のみで良くなる。従来必要であった６相ＰＷＭ信号を３相に削減できるので、パワーモジュール外部の制御回路を簡易化し、全体としてコストダウンも実現できる。
【００５７】
図１４は、逆信号生成回路をＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。図１４に示すパワーモジュール１００Ｃでは、信号ＵＰ，ＶＰ，ＷＰがＬＶＩＣ４の逆信号生成回路１５２から、ＨＶＩＣ２に入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００５８】
図１５は、逆信号生成回路をＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。図１５に示すパワーモジュール１００Ｄでは、信号ＵＮ，ＶＮ，ＷＮがＨＶＩＣ２の逆信号生成回路１５２Ａから、ＬＶＩＣ４に入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００５９】
実施の形態５について総括する、実施の形態５に係るパワーモジュールは、実施の形態１〜４のいずれか１つのパワーモジュールにおいて以下の動作を行なう。図１２〜図１４に示すように、ＬＶＩＣ４は、低圧側駆動素子Ｔ４〜Ｔ６の導通状態を制御するための第１制御信号ＵＮ，ＶＮ，ＷＮに応じて低圧側駆動素子Ｔ４〜Ｔ６を駆動する信号ＵＯＬ（ＶＯＬ，ＷＯＬ）を出力するとともにデッドタイムＤＴＡ，ＤＴＢが生じるように調整した第２の制御信号ＵＰ（ＶＰ，ＷＰ）を出力し、ＨＶＩＣ２は、第２の制御信号ＵＰ（ＶＰ，ＷＰ）を受けて高圧側駆動素子Ｔ１〜Ｔ３を駆動する信号ＵＯＨ（ＶＯＨ，ＷＯＨ）を出力する。
【００６０】
図１５に示すように、ＨＶＩＣ２が、高圧側駆動素子Ｔ１〜Ｔ３の導通状態を制御するための第１制御信号ＵＰ，ＶＰ，ＷＰに応じて高圧側駆動素子Ｔ１〜Ｔ３を駆動する信号ＵＯＨ（ＶＯＨ，ＷＯＨ）を出力するとともにデッドタイムＤＴＡ，ＤＴＢが生じるように調整した第２の制御信号ＵＮ（ＶＮ，ＷＮ）を出力し、ＬＶＩＣ４が、第２の制御信号ＵＮ（ＶＮ，ＷＮ）を受けて低圧側駆動素子Ｔ４〜Ｔ６を駆動する信号ＵＯＬ（ＶＯＬ，ＷＯＬ）を出力するように構成を変形しても良い。
【００６１】
［実施の形態６］
図１６は、実施の形態６のパワーモジュールの主要部の構成を示す回路図である。図１６を参照して、実施の形態６のパワーモジュールは、ＬＶＩＣ４の中に逆信号生成回路２０２と遅延回路２０６と駆動回路２０８とを含み、ＨＶＩＣ２の中に駆動回路２０４を含む。理解の容易のため、図１６では、代表的にＵ相に関する１系統について代表的に示すが、Ｖ相、Ｗ相についても同様な構成となっている。また、図１６では、ＬＶＩＣ４に逆信号生成回路を内蔵した場合の例を示したが、後に図１８に示すように、ＨＶＩＣ２に逆信号生成回路を内蔵してもよい。
【００６２】
逆信号生成回路２０２は、パワーモジュール外部のマイクロコンピュータからの制御信号ＤＴ０，ＤＴ１に基づいて、デッドタイムがリアルタイムで調整できるように構成される。このような機能を実現するには種々の方法があるが、一例が図１６に示される。
【００６３】
逆信号生成回路２０２は、記憶機能を有するＲＡＭを含み、外部のマイクロコンピュータからの数バイト（たとえば、２バイトの場合、００，０１，１０，１１の４値をとる）のデッドタイムの大小を示す信号を記憶する。逆信号生成回路２０２は、記憶された値に基づいて、遅延回路の段数を変更するなどしてリアルタイムでデッドタイムを変更できるように構成される。
【００６４】
なお、必ずしもＲＡＭに記憶しなくても、外部マイコンから与えられる信号に直接的に基づいてデッドタイムを変更しても良い。また、遅延回路２０６にも制御信号ＤＴ０，ＤＴ１を与え、遅延回路２０６の内部でも遅延時間の変更を行なうようにしても良い。
【００６５】
図１７は、デッドタイム変更機能付きの逆信号生成回路をＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。制御信号ＤＴ０，ＤＴ１パワーモジュールの端子から逆信号生成回路２０２に入力される。図１７に示すパワーモジュール１００Ｅでは、信号ＵＰ，ＶＰ，ＷＰがＬＶＩＣ４の逆信号生成回路２０２から、ＨＶＩＣ２に入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００６６】
図１８は、デッドタイム変更機能付きの逆信号生成回路をＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。制御信号ＤＴ０，ＤＴ１パワーモジュールの端子から逆信号生成回路２０２Ａに入力される。図１８に示すパワーモジュール１００Ｆでは、信号ＵＮ，ＶＮ，ＷＮがＨＶＩＣ２の逆信号生成回路２０２Ａから、ＬＶＩＣ４に入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００６７】
実施の形態６について総括する、実施の形態６に係るパワーモジュールは、実施の形態５のパワーモジュールにおいて、ＨＶＩＣ２とＬＶＩＣ４のうちの一方は、パワーモジュール外部からの制御信号ＤＴ０，ＤＴ１に応じてデッドタイムの長さを調整可能に構成される。
【００６８】
［実施の形態７］
図１９は、実施の形態７のパワーモジュールの主要部の構成を示す回路図である。図１９を参照して、実施の形態７のパワーモジュールは、ＬＶＩＣ４の中にＰＷＭ信号生成回路３００と逆信号生成回路２０２と遅延回路２０６と駆動回路２０８とを含み、ＨＶＩＣ２の中に駆動回路２０４を含む。理解の容易のため、図１９では、代表的にＵ相に関する１系統について代表的に示すが、Ｖ相、Ｗ相についても同様な構成となっている。また、図１９では、ＬＶＩＣ４にＰＷＭ信号生成回路と逆信号生成回路とを内蔵した場合の例を示したが、ＨＶＩＣ２にＰＷＭ信号生成回路と逆信号生成回路とを内蔵してもよい。
【００６９】
図１９に示した実施の形態７のパワーモジュールは、実施の形態６に示した図１６の構成をベースにして、さらにＰＷＭ信号生成回路３００をＬＶＩＣ４に内蔵したものである。逆信号生成回路２０２の動作については、実施の形態６で説明しているので、ここでは説明は繰返さない。
【００７０】
従来は、パワーモジュールの外部のマイクロコンピュータからＰＷＭ信号が与えられ、これに基づいてパワーモジュールはＩＧＢＴなどのパワースイッチング素子をオン・オフさせる。本実施の形態では、外部のマイクロコンピュータからＵ，Ｖ，Ｗ相の三相の正弦波信号ＵＩＮ（ＶＩＮ，ＷＩＮ）が与えられれば、内部でＰＷＭ信号ＵＮ（ＶＮ，ＷＮ）を発生させることができる。
【００７１】
これにより、外部のマイクロコンピュータにおいてＰＷＭ信号の生成機能が不要となり、外部のマイクロコンピュータを含む制御回路を簡易化でき、全体として大幅なコストダウンが実現できる。
【００７２】
実施の形態７について総括する、実施の形態７に係るパワーモジュールでは、実施の形態４〜６のいずれかのパワーモジュールにおいて、ＨＶＩＣ２とＬＶＩＣ４のうちの一方は、三相の正弦波信号ＵＩＮ（ＶＩＮ、ＷＩＮ）を受けて第１制御信号ＵＮ，ＶＮ，ＷＮまたはＵＰ，ＶＰ，ＷＰとして三相のＰＷＭ信号を発生する。
【００７３】
［実施の形態８］
図２０は、実施の形態８のパワーモジュールの主要部の構成を示す回路図である。図２０を参照して、実施の形態８のパワーモジュールは、ＬＶＩＣ４の中に三相ＰＷＭ信号生成回路４００と逆信号生成回路２０２と遅延回路２０６と駆動回路２０８とを含み、ＨＶＩＣ２の中に駆動回路２０４を含む。理解の容易のため、図２０では、代表的にＵ相に関する１系統について代表的に示すが、Ｖ相、Ｗ相についても同様な構成となっている。また、図２０では、ＬＶＩＣ４に三相ＰＷＭ信号生成回路と逆信号生成回路とを内蔵した場合の例を示したが、ＨＶＩＣ２に三相ＰＷＭ信号生成回路と逆信号生成回路とを内蔵してもよい。
【００７４】
図２０に示した実施の形態８のパワーモジュールは、実施の形態７に示した図１９の相ごとに配置するＰＷＭ信号生成回路３００に代えて、一相の正弦波信号から三相分のＰＷＭ信号を生成する三相ＰＷＭ信号生成回路４００をＬＶＩＣ４に内蔵したものである。逆信号生成回路２０２の動作については、実施の形態６で説明しているので、ここでは説明は繰返さない。
【００７５】
三相ＰＷＭ信号生成回路４００は、パワーモジュール外部のマイクロコンピュータから一相の正弦波信号ＵＩＮが与えられれば、内部で三相分のＰＷＭ信号ＵＮ（ＶＮ，ＷＮ）を発生させることができる。三相ＰＷＭ信号生成回路４００は、正弦波信号ＵＩＮから、−１２０°、−２４０°に相当する時間を遅延させた正弦波信号を生成する。３つの正弦波信号をそれぞれＰＷＭ処理して、内部でＰＷＭ信号ＵＮ（ＶＮ，ＷＮ）を発生させる。以降の処理については、実施の形態７と同様であるので、ここでは説明は繰返さない。
【００７６】
図２１は、三相ＰＷＭ生成回路とデッドタイム変更機能付きの逆信号生成回路とをＬＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。正弦波信号ＵＩＮは、端子から三相ＰＷＭ信号生成回路４００に入力される。制御信号ＤＴ０，ＤＴ１パワーモジュールの端子から逆信号生成回路２０２に入力される。図２１に示すパワーモジュール１００Ｇでは、信号ＵＰ，ＶＰ，ＷＰがＬＶＩＣ４の逆信号生成回路２０２から、ＨＶＩＣ２に入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００７７】
図２２は、三相ＰＷＭ生成回路とデッドタイム変更機能付きの逆信号生成回路とをＨＶＩＣに内蔵した場合のＨＶＩＣとＬＶＩＣの接続について説明するための図である。正弦波信号ＵＩＮは、端子から三相ＰＷＭ信号生成回路４００Ａに入力される。制御信号ＤＴ０，ＤＴ１パワーモジュールの端子から逆信号生成回路２０２Ａに入力される。図２２に示すパワーモジュール１００Ｈでは、信号ＵＮ，ＶＮ，ＷＮがＨＶＩＣ２の逆信号生成回路２０２Ａから、ＬＶＩＣ４に入力される。この部分の接続を実施の形態１〜３のいずれかの方法を用いて行なえば良い。
【００７８】
実施の形態８では、外部のマイクロコンピュータから一相の正弦波信号を受けるだけでインバータの６相スイッチング素子を制御できるので、さらにパワーモジュール外部の制御回路を簡易化することができ、全体としてさらにコストを低減することができる。
【００７９】
実施の形態８について総括する、実施の形態８に係るパワーモジュールでは、実施の形態４〜６のいずれかのパワーモジュールにおいて、図２０、図２１に示すように、ＬＶＩＣ４は、一相の正弦波信号ＵＩＮを受けて遅延させ三相の正弦波信号を内部で生成し、第１制御信号として三相の正弦波信号にそれぞれ対応する三相のＰＷＭ信号ＵＮ，ＶＮ，ＷＮを発生し、逆信号を生成してＵＰ，ＶＰ，ＷＰをＨＶＩＣ２に出力するように構成される。なお、図２２に示すように、ＨＶＩＣ２が、一相の正弦波信号ＵＩＮを受けて遅延させ三相の正弦波信号を内部で生成し、第１制御信号として三相の正弦波信号にそれぞれ対応する三相のＰＷＭ信号ＵＰ，ＶＰ，ＷＰを発生し、逆信号を生成してＵＮ，ＶＮ，ＷＮをＬＶＩＣ４に出力するように構成しても良い。
【００８０】
なお、実施の形態４のインターロック回路と、実施の形態５〜８の逆信号生成回路やＰＷＭ信号生成回路とを組み合わせて、これに実施の形態１〜３で示したパッケージ内部でＨＶＩＣとＬＶＩＣを接続する方法を適用しても良い。
【００８１】
また、端子やチップを固定するパッケージは、エポキシ樹脂などのトランスファモールドパッケージ以外のセラミックパッケージなどであっても良い。
【００８２】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８３】
１，１Ａ〜１Ｃ，１００Ａ〜１００Ｈ  パワーモジュール、１２，１４，１６  抵抗素子、３０  パッケージ、３２  放熱面、４０  ダイレクトワイヤ、５０，５４  ワイヤ、５２  リード、６０  ドライバＩＣ、１０２，１０６  インターロック回路、１０４，１０８，１５４，１５８，２０４，２０８  駆動回路、１５２，１５２Ａ，２０２，２０２Ａ  逆信号生成回路、１５６，２０６  遅延回路、３００，４００，４００Ａ  信号生成回路、ＣＩＮ  保護回路用入力端子、Ｄ１〜Ｄ６  還流ダイオード、ＦＯ  エラー信号出力端子、ＮＵ，ＮＶ，ＮＷ，Ｐ１Ａ，Ｐ１Ｂ，Ｐ２〜Ｐ２５，ＶＰ１，ＶＵＦＢ，ＶＶＦＢ，ＶＷＦＢ  端子、Ｐ  電源端子、Ｔ１〜Ｔ６  トランジスタ、Ｕ，Ｖ，Ｗ  出力端子、ＵＰ，ＶＰ，ＷＰ，ＵＮ，ＶＮ，ＷＮ  主信号入力端子、ＶＮＣ  制御用接地端子、ＶＰ１，ＶＮ１  制御用電源端子、ＶＵＦＢ，ＶＶＦＢ，ＶＷＦＢ  制御用検知信号入力端子。
【図１】
2014090006.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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