(57)【要約】【課題】デッドゾーンを付加するために新たにデッドゾーン電圧を生成する必要のないリングアンプを提供すること。【解決手段】インバータＩＮＶ２Ａ及びＩＮＶ２ＢにそれぞれＮＭＯＳトランジスタＭＮ４及びＰＭＯＳトランジスタＭＰ４を付加し、それぞれゲートにＶＤＤ及びＶＳＳを印加する。これによりインバータＩＮＶ２Ａの出力電圧を閾値電圧より数百ｍＶ高く、ＩＮＶ２Ｂの出力電圧を閾値電圧より数百ｍＶ低くすることができ、デッドゾーンを付加することができる。【選択図】図４
2014204225.tif 000002
【特許請求の範囲】
【請求項１】
複数のインバータを縦列接続したリングアンプにおいて、
出力段のインバータのＭＯＳトランジスタを駆動する第１のインバータを備え、
該第１のインバータが、
一端が第１の電源端に接続され、他端が出力に接続され、ゲートが入力に接続される第１のＭＯＳトランジスタと、
一端が前記出力に接続され、ゲートが前記入力に接続される第２のＭＯＳトランジスタと、
一端が第２の電源端に接続され、他端が前記第２のＭＯＳトランジスタの他端に接続される抵抗体と
を備えていることを特徴とするリングアンプ。
【請求項２】
前記第１のインバータの入力に接続され、直流カットされる第１のコンデンサと、前記第１のインバータの入出力間を短絡する第１のスイッチと、前記抵抗体と並列に接続され、サンプルフェーズでＯＮ状態となるように制御される第３のＭＯＳトランジスタとを備えていることを特徴とする請求項１に記載のリングアンプ。
【請求項３】
前記抵抗体を、ホールドフェーズでのみＯＮ状態となるように制御される第２のスイッチに置き換えることを特徴とする請求項２に記載のリングアンプ。
【請求項４】
前記第１のスイッチ及び前記第３のＭＯＳトランジスタが間欠的にＨｉｇｈレベルになるサンプリングパルスでＯＮ状態となり、前記第２のスイッチが前記サンプリングパルス及びホールドフェーズでＯＮ状態となることを特徴とする請求項２に記載のリングアンプ。
【請求項５】
前記第１のスイッチ及び前記第３のＭＯＳトランジスタが間欠的にＨｉｇｈレベルになるサンプリングパルスでのみＯＮ状態となることを特徴とする請求項３に記載のリングアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デッドゾーン付加方法を用いたリングアンプに関し、より詳細には、デッドゾーン電圧の生成を不要とするリングアンプ（Ｒｉｎｇ  Ａｍｐｌｉｆｉｅｒ）に関する。
【背景技術】
【０００２】
近年の節電意識の高まりから、電化製品を構成するＩＣにおいても消費電力の削減に対する要求が厳しくなってきている。特に、ＩＣの中でも消費電力の多いものの１つとして、高速動作を行う演算増幅器が挙げられる。例えば、映像系のＩＣでは、数十ＭＨｚの動作レートで映像信号を増幅、デジタル化する必要があるため、それらを駆動する演算増幅器の消費電力は、ＩＣ全体の消費電力のかなりの割合を占めている。そのため、これらの演算増幅器の消費電力を削減する試みが、世界中で数多く研究されている。
そのような状況下において、２０１２年の２月に行われたＩＳＳＣＣでは、インバータを３段直列に接続したオシレータタイプの演算増幅器（以下、リングアンプ）が報告されている（非特許文献１参照）。このリングアンプは、小さなインバータのみで構成されているため、非常に低消費電力で動作させることが可能である。
【０００３】
図１は、従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。リングアンプ１と、このリングアンプ１が駆動する負荷容量ＣＬと、リングアンプ１の入力Ｖｉｎと出力Ｖｏｕｔ間に接続された積分容量Ｃｆと、一端がリングアンプ１の入力Ｖｉｎに接続され、他端がスイッチＳＷ１とＳＷ２とに接続されたサンプリング容量Ｃｓと、リングアンプ１の入力Ｖｉｎとアナログコモン電圧Ｖｃとの間に接続されたスイッチＳＷ３とからなり、ＳＷ１の他端には、入力信号Ｖｓｉｇｎａｌが接続され、ＳＷ２の他端には、アナログコモン電圧が接続されている。
【０００４】
図２は、従来のリングアンプの回路構成図である。この従来のリングアンプは、入力ＶｉｎとインバータＩＮＶ１との間に接続された直流カット用容量Ｃ１と、インバータＩＮＶ１の入出力間に接続されたスイッチＳＷ５と、インバータＩＮＶ１の出力と、インバータＩＮＶ２Ａ、ＩＮＶ２Ｂそれぞれとの間に接続された直流カット用容量Ｃ２，Ｃ３と、インバータＩＮＶ２Ａの入力にオフセット電圧Ｖｏｆ１を与えるためのスイッチＳＷ６と、インバータＩＮＶ２Ｂの入力にオフセット電圧Ｖｏｆ２を与えるためのスイッチＳＷ７と、出力がリングアンプの出力ＶｏｕｔとなるインバータＩＮＶ３とから構成されている。ＩＮＶ３を構成するＰＭＯＳＭＰのゲートには、インバータＩＮＶ２Ａの出力が接続され、ＮＭＯＳＭＮのゲートには、インバータＩＮＶ２Ｂの出力が接続されている。
【０００５】
次に、図１及び図２を用いて、リングアンプの動作について説明する。  
スイッチトキャパシタ回路は、大きくサンプルフェーズφ１とホールドフェーズφ２の２つの位相を繰り返すことで動作を行う。φ１の位相の時、図１のスイッチＳＷ１，ＳＷ３，ＳＷ４が短絡し、ＳＷ２は開放される。これにより、サンプル容量Ｃｓには、入力信号Ｖｓｉｇｎａｌがサンプルされ、積分容量Ｃｆは、両端がアナログコモン電圧となって初期化される。
【０００６】
一方、リングアンプ１内では、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が短絡する。これにより、容量Ｃ１には、インバータＩＮＶ１の閾値電圧がサンプルされ、容量Ｃ２には、オフセット電圧Ｖｏｆ１がサンプルされ、容量Ｃ３には、オフセット電圧Ｖｏｆ２がサンプルされる。ここで、オフセット電圧Ｖｏｆ１は、インバータＩＮＶ２Ａの閾値電圧よりも数十ｍＶ小さい電圧であり、オフセット電圧Ｖｏｆ２は、インバータＩＮＶ２Ｖの閾値電圧よりも数十ｍＶ大きい電圧となっている。
【０００７】
これに対して、φ２の位相になると、図１のスイッチＳＷ２が短絡され、スイッチＳＷ１，ＳＷ３，ＳＷ４が開放され、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が開放される。リングアンプ１は、インバータＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３が直列に３段接続された構成であるため、容量Ｃｆにより負帰還が形成される。通常、インバータを３段直列に並べただけでは、それぞれのインバータの帯域が近いため位相余裕が取れず、負帰還を掛けたときに発振動作を引き起こす。
【０００８】
しかしながら、リングアンプ１では、２段目のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力にデッドゾーンと呼ばれるオフセットを付加することで、出力段のインバータＩＮＶ３に不感帯を持たせているため、まずはインバータ動作によって高速に最終到達値に近づき、最終到達値付近（不感帯内）になると、最終段のインバータＩＮＶ３はオフ状態、もしくは非常に帯域が小さい状態となり、発振することなく最終値に収束する。このため、リングアンプ１は、小さなインバータを数個用いるだけでアンプを形成することが可能なため、非常に低消費電力化が可能である。
【０００９】
なお、３段のインバータで構成されたリングオシレータを有する電圧制御発振回路については、例えば、特許文献１や特許文献２に開示されている。
特許文献１に記載のものは、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路に関するもので、この電圧制御発振回路は、制御電圧に応じて駆動電圧を出力する駆動電圧生成回路と、駆動電圧の供給を受けて動作するリングオシレータ回路とを備え、駆動電圧生成部は、電源電圧の供給を受けて動作する演算増幅器によって形成される帰還回路を用いて駆動電圧を生成する。したがって、電源電圧に重畳された高周波成分、すなわち、ノイズの影響を抑制して、位相変動の小さい出力クロックを安定的に生成することができるというものである。
【００１０】
また、特許文献２に記載のものは、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路に関するもので、電圧値の高い第２電源電圧で動作する電圧電流変換回路によって入力電圧が電流に変換され、この変換された電流を、第２電源電圧で動作する第１カレントミラー回路及び第２カレントミラー回路を介して、第２電源電圧よりも電圧が低い第１電源電圧で動作する第３カレントミラー回路とＰＭＯＳトランジスタの各ゲートにそれぞれ出力し、更に第３カレントミラー回路からＮＭＯＳトランジスタの各ゲートにそれぞれ出力するようにしたものである。
また、リングアンプにおいて、デッドゾーン電圧を付加する別の手法として、２段目のインバータＩＮＶ２Ａ、ＩＮＶ２Ｂに新たにＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを追加する手法が報告されている（非特許文献２参照）。
【００１１】
図３は、図２とは異なる手法でデッドゾーン電圧を付加する従来のリングアンプの回路構成図である。図２との違いは、インバータＩＮＶ１の出力と、インバータＩＮＶ２Ａ及びＩＮＶ２Ｂとの間に接続された直流カット用容量Ｃ２，Ｃ３を除去、及びインバータＩＮＶ２Ａの入力にオフセット電圧Ｖｏｆ１を与えるためのスイッチＳＷ６と、インバータＩＮＶ２Ｂの入力にオフセット電圧Ｖｏｆ２を与えるためのスイッチＳＷ７をそれぞれ除去している。そして、ＩＮＶ２Ａを構成するＮＭＯＳトランジスタＭＮ２とＧＮＤの間に新たにＮＭＯＳトランジスタＭＮ４を、ＩＮＶ２Ｂを構成するＰＭＯＳトランジスタＭＰ３と電源電圧の間に新たにＰＭＯＳトランジスタＭＰ４をそれぞれ追加している。ＭＮ４のゲートには参照電圧ＶＲＰが印加され、ＭＰ４のゲートには参照電圧ＶＲＮが印加される。
【００１２】
次に、図３を用いて、従来のリングアンプの動作について説明する。  
サンプルフェーズφ１では、スイッチＳＷ５が短絡し、容量Ｃ１にはインバータＩＮＶ１の閾値電圧がサンプルされる。インバータＩＮＶ２Ａ及びＩＮＶ２ＢのサイズがＩＮＶ１と同等、若しくは等倍であった場合、ＩＮＶ２Ａ及びＩＮＶ２Ｂのゲートには、それぞれのインバータの閾値電圧とほぼ等しい電圧が印加される。しかし、ＩＮＶ２Ａの出力電圧は、追加したＮＭＯＳトランジスタＭＮ４の出力抵抗の影響で、閾値電圧よりも数百ｍＶ高い電圧となる。逆にＩＮＶ２Ｂの出力電圧は、追加したＰＭＯＳトランジスタＭＰ４の出力抵抗の影響で、閾値電圧よりも数百ｍＶ低い電圧となる。従って、ホールドフェーズφ２では、図２のリングアンプと同様に、出力段のインバータＩＮＶ３に不感帯を持たせることが可能となる。
【００１３】
図２では、ＩＮＶ２Ａ及びＩＮＶ２Ｂの入力から出力にかけての利得はそれぞれ２０ｄＢ程度あるのに対し、図３では、ＩＮＶ２ＡのＶＲＰ及びＩＮＶ２ＢのＶＲＮから出力にかけての利得はそれぞれ−１２ｄＢ程度しかない。つまり、図３のリングアンプの構成は、デッドゾーンを与えるための印加電圧に求められるばらつきの大幅な緩和が可能となる。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００２−１１１４４９号公報
【特許文献２】特開２００３−６９３９０号公報
【非特許文献】
【００１５】
【非特許文献１】ＩＳＳＣＣ  ２０１２  Ｓｅｓｓｉｏｎ  ２７．２  Ｒｉｎｇ  Ａｍｐｌｉｆｉｅｒｓ  ｆｏｒ  Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ  Ｃｉｒｃｕｉｔｓ
【非特許文献２】Ｏｒｅｇｏｎ  Ｓｔａｔｅ  Ｕｎｉｖｅｒｓｉｔｙ  Ｌｉｂｒａｒｉｅｓ  Ｒｉｎｇ  Ａｍｆｌｉｆｉｃａｔｉｏｎ  ｆｏｒ  Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ  Ｃｉｒｃｕｉｔｓ
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述したリングアンプでは、デッドゾーンを与えるために参照電圧を別途用意する必要がある。上述した特許文献１には、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いてデッドゾーン電圧の生成を不要とするリングアンプについては何ら開示されていない。また、上述した特許文献２には、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いてデッドゾーン電圧の生成を不要とするリングアンプについては何ら開示されていない。さらに、非特許文献１及び２にも、本発明の要旨となる構成については何ら開示されていない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、デッドゾーン付加方法を用いてデッドゾーン電圧の生成を不要とするリングアンプを提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のインバータ（ＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３）を縦列接続したリングアンプにおいて、出力段のインバータ（ＩＮＶ３）のＭＯＳトランジスタ（ＭＰ１，ＭＮ１）を駆動する第１のインバータ（ＩＮＶ２Ａ，ＩＮＶ２Ｂ）を備え、該第１のインバータ（ＩＮＶ２Ａ，ＩＮＶ２Ｂ）が、一端が第１の電源端に接続され、他端が出力に接続され、ゲートが入力に接続される第１のＭＯＳトランジスタ（ＭＰ２，ＭＮ３）と、一端が前記出力に接続され、ゲートが前記入力に接続される第２のＭＯＳトランジスタ（ＭＮ２，ＭＰ３）と、一端が第２の電源端に接続され、他端が前記第２のＭＯＳトランジスタ（ＭＮ２，ＭＰ３）の他端に接続される抵抗体（ＭＮ４，ＭＰ４）とを備えていることを特徴とする。（図４；実施例１）
【００１８】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１のインバータ（ＩＮＶ２Ａ，ＩＮＶ２Ｂ）の入力に接続され、直流カットされる第１のコンデンサ（Ｃ２，Ｃ３）と、前記第１のインバータ（ＩＮＶ２Ａ，ＩＮＶ２Ｂ）の入出力間を短絡する第１のスイッチ（ＳＷ６，ＳＷ７）と、前記抵抗体（ＭＮ４，ＭＰ４）と並列に接続され、サンプルフェーズでＯＮ状態となるように制御される第３のＭＯＳトランジスタ（ＭＮ５，ＭＰ５）とを備えていることを特徴とする。（図５；実施例２）
また、請求項３に記載の発明は、請求項２に記載の発明において、前記抵抗体（ＭＮ４，ＭＰ４）を、ホールドフェーズでのみＯＮ状態となるように制御される第２のスイッチ（ＭＮ４，ＭＰ４）に置き換えることを特徴とする。
【００１９】
また、請求項４に記載の発明は、請求項２に記載の発明において、前記第１のスイッチ（ＳＷ６，ＳＷ７）及び前記第３のＭＯＳトランジスタ（ＭＮ５，ＭＰ５）が間欠的にＨｉｇｈレベルになるサンプリングパルスでＯＮ状態となり、前記第２のスイッチ（ＭＮ４，ＭＰ４）が前記サンプリングパルス及びホールドフェーズでＯＮ状態となることを特徴とする。（図７；実施例３）
また、請求項５に記載の発明は、請求項３に記載の発明において、前記第１のスイッチ（ＳＷ６，ＳＷ７）及び前記第３のＭＯＳトランジスタ（ＭＮ５，ＭＰ５）が間欠的にＨｉｇｈレベルになるサンプリングパルスでのみＯＮ状態となることを特徴とする。（図７；実施例３）
【発明の効果】
【００２０】
本発明によれば、デッドゾーン付加方法を用いてデッドゾーン電圧の生成を不要とするリングアンプを実現することができ、デッドゾーンを与えるために、新たにデッドゾーン電圧を生成する必要が無いという効果を奏する。
【図面の簡単な説明】
【００２１】
【図１】従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。
【図２】従来のリングアンプの回路構成図である。
【図３】図２とは異なる手法でデッドゾーン電圧を付加する従来のリングアンプの回路構成図である。
【図４】本発明に係るリングアンプの実施例１を説明するための回路構成図である。
【図５】本発明に係るリングアンプの実施例２を説明するための回路構成図である。
【図６】本発明に係るリングアンプの実施例２を説明するためのタイミングチャートを示す図である。
【図７】本発明に係るリングアンプの実施例３を説明するための回路構成図である。
【図８】本発明に係るリングアンプの実施例３を説明するためのタイミングチャートを示す図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照して本発明の各実施例について説明する。
【実施例１】
【００２３】
図４は、本発明に係るリングアンプの実施例１を説明するための回路構成図である。図２及び図３に示した従来例との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、リングアンプ内の構成だけ、本発明のリングアンプに置き換えて以下に説明する。
本実施例１のリングアンプは、複数のインバータＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３を縦列接続したリングアンプで、出力段のインバータＩＮＶ３のＭＯＳトランジスタＭＰ１，ＭＮ１を駆動する第１のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂを備えている。
【００２４】
この第１のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂは、一端が第１の電源端に接続され、他端が出力に接続され、ゲートが入力に接続される第１のＭＯＳトランジスタＭＰ２，ＭＮ３と、一端が出力に接続され、ゲートが入力に接続される第２のＭＯＳトランジスタＭＮ２，ＭＰ３と、一端が第２の電源端に接続され、他端が第２のＭＯＳトランジスタＭＮ２，ＭＰ３の他端に接続される抵抗体ＭＮ４，ＭＰ４とを備えている。
【００２５】
本実施例１のリングアンプと図３に示す従来のリングアンプの違いは、トランジスタＭＮ４のゲートに印加する電圧をＶＲＰからＶＤＤへ、トランジスタＭＰ４のゲートに印加する電圧をＶＲＮからＶＳＳへ、それぞれ変更している点である。図３に示すリングアンプと同等のデッドゾーンを付加する場合は、トランジスタＭＮ４及びＭＰ４のサイズを小さくし、出力抵抗を揃えればよい。
以上のように、本発明によるデッドゾーン負荷方法では、参照電圧ＶＲＰ及びＶＲＮを新たに生成することなく、リングアンプにデッドゾーンを付加することが可能となる。
【実施例２】
【００２６】
図５は、本発明に係るリングアンプの実施例２を説明するための回路構成図である。図４との違いは、インバータＩＮＶ１の出力とインバータＩＮＶ２Ａの入力部の間に接続され直流カットされる容量Ｃ２と、インバータＩＮＶ１の出力とインバータＩＮＶ２Ｂの入力部の間に接続され直流カットされる容量Ｃ３と、インバータＩＮＶ２Ａ及びＩＮＶ２Ｂの入出力間を短絡するＳＷ６及びＳＷ７と、トランジスタＭＮ４と並列に接続されゲートに制御信号φ１が印加されるトランジスタＭＮ５と、トランジスタＭＰ４と並列に接続されゲートに制御信号φ１Ｂが印加されるトランジスタＭＰ５とを備えている点である。また、トランジスタＭＮ５及びＭＰ５は、トランジスタＭＮ４及びＭＰ４に対して、十分大きいサイズである。
【００２７】
つまり、本実施例２のリングアンプは、第１のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力に接続され、直流カットされる第１のコンデンサＣ２，Ｃ３と、第１のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入出力間を短絡する第１のスイッチＳＷ６，ＳＷ７と、抵抗体ＭＮ４，ＭＰ４と並列に接続され、サンプルフェーズでＯＮ状態となるように制御される第３のＭＯＳトランジスタＭＮ５，ＭＰ５とを備えている。
また、抵抗体ＭＮ４，ＭＰ４を、ホールドフェーズでのみＯＮ状態となるように制御される第２のスイッチＭＮ４，ＭＰ４に置き換えることを可能にしている。
【００２８】
図６は、本発明に係るリングアンプの実施例２を説明するためのタイミングチャートを示す図で、図示しない制御部で生成される制御信号φ１、φ１Ｂ、φ２、φ２Ｂの出力タイミングをタイミングチャートに示す図である。φ１Ｂはφ１の反転信号を、φ２Ｂはφ２の反転信号を表す。
図６に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。
【００２９】
φ１がＨｉｇｈレベルのとき、すなわちサンプルフェーズのとき、スイッチＳＷ５、ＳＷ６、ＳＷ７が短絡し、トランジスタＭＮ５、ＭＰ５がＯＮする。インバータＩＮＶ１は入出力が短絡され、閾値電圧が容量Ｃ１にサンプルされる。同様に、インバータＩＮＶ２Ａ及びＩＮＶ２Ｂも入出力が短絡されるが、トランジスタＭＮ５及びＭＰ５のサイズが十分大きいため、その出力抵抗はほとんど無視できる。従って、ＩＮＶ２Ａ及びＩＮＶ２Ｂの閾値電圧がそれぞれ容量Ｃ２、Ｃ３にサンプルされる。
【００３０】
φ２がＨｉｇｈレベルのとき、すなわちホールドフェーズのとき、スイッチＳＷ５、ＳＷ６、ＳＷ７は開放し、トランジスタＭＮ５、ＭＰ５がＯＦＦする。このとき、トランジスタＭＮ５がＯＦＦしたことで、ＩＮＶ２Ａの電流パスはＭＰ２、ＭＮ２、ＭＮ４となる。ＩＮＶ２Ａの入力はサンプル時と同じ閾値電圧付近にもかかわらず、電流パスであるＭＮ４の出力抵抗の影響で、出力電圧は閾値電圧より数百ｍＶ高くなってしまう。同様に、インバータＩＮＶ２Ｂの出力電圧は、ＩＮＶ２Ｂの閾値電圧より数百ｍＶ低くなってしまう。従って、第１の実施例と同様にリングアンプにデッドゾーンを付加することができる。
【００３１】
実施例１では、インバータＩＮＶ２Ａ及びＩＮＶ２Ｂのゲートに、インバータＩＮＶ１の閾値電圧を印加していたのに対し、実施例２ではインバータＩＮＶ２Ａ及びＩＮＶ２Ｂのゲートに、ＩＮＶ２Ａの閾値電圧及びＩＮＶ２Ｂの閾値電圧を印加している。従って、製造上のばらつきによってインバータ間の閾値が変動しても、第２の実施例ではその影響を全く受けずに、設計通りの特性を有することができる。
図５では、トランジスタＭＮ４及びＭＰ４のゲートにそれぞれＶＤＤ、ＶＳＳを印加しているが、これはそれぞれφ２、φ２Ｂであっても良い。
【実施例３】
【００３２】
図７は、本発明に係るリングアンプの実施例３を説明するための回路構成図である。図５との違いは、スイッチＳＷ６、ＳＷ７の制御を制御信号φ３で行っている点と、トランジスタＭＮ４及びＭＰ４のゲートにそれぞれ制御信号φ４、φ４Ｂが印加されている点と、トランジスタＭＮ５、ＭＰ５のゲートにそれぞれ制御信号φ３、φ３Ｂが印加されている点である。
つまり、本実施例３のリングアンプは、第１のスイッチＳＷ６，ＳＷ７及び第３のＭＯＳトランジスタＭＮ５，ＭＰ５が間欠的にＨｉｇｈレベルになるサンプリングパルスでＯＮ状態となり、第２のスイッチＭＮ４，ＭＰ４がサンプリングパルス及びホールドフェーズでＯＮ状態となる。
【００３３】
図８は、本発明に係るリングアンプの実施例３を説明するためのタイミングチャートを示す図で、図示しない制御部で生成される制御信号φ１、φ２、φ３、φ３Ｂ、φ４、φ４Ｂの出力タイミングをタイミングチャートに示す図である。φ１Ｂはφ１の反転信号を、φ２Ｂはφ２の反転信号を表す。
【００３４】
図８に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。制御信号φ３は、制御信号φ１と同期して、立ち上がり及び立下り動作を行うが、その周期はφ１のＮ倍である(Ｎは自然数)。制御信号φ４は、制御信号φ２と同期して、立ち上がり及び立下り動作を行うが、制御信号φ３がＨｉｇｈのときは制御信号φ４もＨｉｇｈである。また、図示しないが、制御信号φ４は、制御信号φ３がＨｉｇｈのときの前後のφ２がＨｉｇｈの期間にまたがって、常にＨｉｇｈレベルであっても構わない。
【００３５】
φ３がＨｉｇｈレベルのとき、すなわち、サンプルフェーズのときは、実施例２におけるサンプルフェーズと同じ状態なので割愛する。
次に、φ２がＨｉｇｈレベルのとき、すなわちホールドフェーズのときも、実施例２におけるホールドフェーズと同じ状態なので割愛する。
【００３６】
次に、φ１がＨｉｇｈレベルのとき、スイッチＳＷ６、ＳＷ７は直前のホールドフェーズと同様に開放しており、トランジスタＭＮ４、ＭＰ４、ＭＮ５、ＭＰ５も全てＯＦＦ状態になる。容量Ｃ２及びＣ３には、前回のサンプルフェーズでサンプルしたＩＮＶ２Ａ及びＩＮＶ２Ｂの閾値電圧が保持されているため、次のホールドフェーズでの動作はサンプルをした直後の動作とほとんど相違ない。つまり、容量Ｃ２及びＣ３へのサンプル動作は、リーク電流によって大幅な電位変動が起きない程度に実施すれば問題なく、サンプルフェーズ毎に実施する必要はない。
【００３７】
このとき、第２のインバータＩＮＶ２Ａ及びＩＮＶ２Ｂには、電源電圧からＧＮＤまでの電流パスが形成されないため、貫通電流が流れない。さらに、インバータＩＮＶ２ＡはＧＮＤに通じるパスが切れるため、出力はＨｉｇｈレベルとなり、出力段のトランジスタＭＰ１はＯＦＦする。同様に、インバータＩＮＶ２Ｂは電源電圧に通じるパスが切れるため、出力はＬｏｗレベルとなり、出力段のＭＮ１はＯＦＦする。従って、サンプル時のリングアンプの消費電流を大幅に削減することが可能となる。
図７では、トランジスタＭＮ４及びＭＰ４のゲートにそれぞれφ４、φ４Ｂを印加しているが、これはそれぞれφ２、φ２Ｂであっても良い。
【符号の説明】
【００３８】
１  リングアンプ
ＩＮＶ１、ＩＮＶ２Ａ、ＩＮＶ２Ｂ、ＩＮＶ３  インバータ
Ｃｓ，Ｃｆ,Ｃ１乃至Ｃ３  容量
ＳＷ１乃至ＳＷ７  スイッチ
ＭＰ１乃至ＭＰ５  ＰＭＯＳトランジスタ
ＭＮ１乃至ＭＮ５  ＮＭＯＳトランジスタ
【図１】
2014204225.tif 000003
【図２】
2014204225.tif 000004
【図３】
2014204225.tif 000005
【図４】
2014204225.tif 000006
【図５】
2014204225.tif 000007
【図６】
2014204225.tif 000008
【図７】
2014204225.tif 000009
【図８】
2014204225.tif 000010