(57)【要約】【課題】本発明は積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。【解決手段】誘電体層を含み、長さをＬ、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、セラミック本体内で上記誘電体層を介し、第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、第１及び第２外部電極は第１及び第２内部電極の露出した部分とそれぞれ電気的に連結され、第１及び第２端面にそれぞれ形成された第１及び第２頭部及び第１及び第２主面に形成された第１及び第２バンド部を含み、第１及び第２側面上には形成されない、積層セラミック電子部品を提供することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
誘電体層を含み、長さをＬ、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、
前記セラミック本体内で前記誘電体層を介し、前記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、
前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、
前記第１及び第２外部電極は前記第１及び第２内部電極の露出した部分とそれぞれ電気的に連結され、前記第１及び第２端面にそれぞれ形成された第１及び第２頭部及び前記第１及び第２主面に形成された第１及び第２バンド部を含み、前記第１及び第２側面上には形成されない、積層セラミック電子部品。
【請求項２】
Ｌ／Ｗ＞１．０を満たす、請求項１に記載の積層セラミック電子部品。
【請求項３】
前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項１に記載の積層セラミック電子部品。
【請求項４】
前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項１に記載の積層セラミック電子部品。
【請求項５】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項１に記載の積層セラミック電子部品。
【請求項６】
前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項１に記載の積層セラミック電子部品。
【請求項７】
前記誘電体層の積層数は５００層以上であることを特徴とする、請求項１に記載の積層セラミック電子部品。
【請求項８】
誘電体層を含み、長さをＬ、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、
前記セラミック本体内で前記誘電体層を介し、前記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、
前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、
前記第１及び第２側面に形成された絶縁層と、を含み、
前記絶縁層は前記第１及び第２外部電極のうち第１及び第２側面上に形成された領域を覆うように形成される、積層セラミック電子部品。
【請求項９】
Ｌ／Ｗ＞１．０を満たす、請求項８に記載の積層セラミック電子部品。
【請求項１０】
前記第１及び第２内部電極は前記セラミック本体の厚さ方向に積層される、請求項８に記載の積層セラミック電子部品。
【請求項１１】
前記第１及び第２内部電極は前記セラミック本体の幅方向に積層される、請求項８に記載の積層セラミック電子部品。
【請求項１２】
前記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たす、請求項８に記載の積層セラミック電子部品。
【請求項１３】
前記第１及び第２内部電極の厚さは０．６μｍ以下である、請求項８に記載の積層セラミック電子部品。
【請求項１４】
前記誘電体層の積層数は５００層以上であることを特徴とする、請求項８に記載の積層セラミック電子部品。
【請求項１５】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、
前記積層セラミック電子部品は、誘電体層を含み、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体、前記セラミック本体内で前記誘電体層を介し、前記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極、及び前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極を含み、前記第１及び第２外部電極は前記第１及び第２内部電極の露出した部分とそれぞれ電気的に連結され、前記第１及び第２端面にそれぞれ形成された第１及び第２頭部及び前記第１及び第２主面に形成された第１及び第２バンド部を含み、前記第１及び第２側面上には形成されない、積層セラミック電子部品の実装基板。
【請求項１６】
上部に第１及び第２電極パッドを有する印刷回路基板と、
前記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、
前記積層セラミック電子部品は、誘電体層を含み、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体、前記セラミック本体内で前記誘電体層を介し、前記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極、前記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極、及び前記第１及び第２側面に形成された絶縁層を含み、前記絶縁層は前記第１及び第２外部電極のうち第１及び第２側面上に形成された領域を覆うように形成される、積層セラミック電子部品の実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層セラミック電子部品及び積層セラミック電子部品が実装された基板に関する。
【背景技術】
【０００２】
最近、電子製品の小型化の傾向により、積層セラミック電子部品も小型化及び大容量化が要求されている。
【０００３】
これにより、誘電体と内部電極の薄膜化、多層化が多様な方法で試されており、近来では、誘電体層の厚さは薄くなりながら積層数が増加する積層セラミック電子部品が製造されている。
【０００４】
上記積層セラミック電子部品の小型化、且つ誘電体と内部電極の薄膜化が可能でありながら、高容量化を具現するために積層数を増加させることができるようになった。
【０００５】
上記のように、積層セラミック電子部品の小型化が可能で、積層数が増加することにより、積層セラミック電子部品は幅より厚さがさらに増加した形態に製作することができ、高容量を具現することができるが、基板に実装する際、チップが倒れて不良が頻繁に発生するという問題がある。
【０００６】
従って、積層セラミック電子部品が高容量を具現しながらも、基板に実装する際、倒れ不良及びチッピング不良を防ぎ、信頼性を改善させる研究は依然として必要である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１２９８０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、積層セラミック電子部品及び積層セラミック電子部品が実装された基板を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態は、誘電体層を含み、長さをＬ、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、を含み、上記第１及び第２外部電極は上記第１及び第２内部電極の露出した部分とそれぞれ電気的に連結され、上記第１及び第２端面にそれぞれ形成された第１及び第２頭部及び上記第１及び第２主面に形成された第１及び第２バンド部を含み、上記第１及び第２側面上には形成されない、積層セラミック電子部品を提供することができる。
【００１０】
上記積層セラミック電子部品は、Ｌ／Ｗ＞１．０を満たすことができる。
【００１１】
上記第１及び第２内部電極は上記セラミック本体の厚さ方向に積層されてもよい。
【００１２】
上記第１及び第２内部電極は上記セラミック本体の幅方向に積層されてもよい。
【００１３】
上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。
【００１４】
上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。
【００１５】
上記誘電体層の積層数は５００層以上であってもよい。
【００１６】
本発明の他の実施形態は、誘電体層を含み、長さをＬ、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、上記第１及び第２側面に形成された絶縁層と、を含み、上記絶縁層は上記第１及び第２外部電極のうち第１及び第２側面上に形成された領域を覆うように形成される積層セラミック電子部品を提供することができる。
【００１７】
上記積層セラミック電子部品はＬ／Ｗ＞１．０を満たすことができる。
【００１８】
上記第１及び第２内部電極は上記セラミック本体の厚さ方向に積層されてもよい。
【００１９】
上記第１及び第２内部電極は上記セラミック本体の幅方向に積層されてもよい。
【００２０】
上記誘電体層の平均厚さをｔｄとすると、０．１μｍ≦ｔｄ≦０．６μｍを満たすことができる。
【００２１】
上記第１及び第２内部電極の厚さは０．６μｍ以下であってもよい。
【００２２】
上記誘電体層の積層数は５００層以上であることを特徴とすることができる。
【００２３】
本発明の他の実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含み、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極、及び上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極を含み、上記第１及び第２外部電極は上記第１及び第２内部電極の露出した部分とそれぞれ電気的に連結され、上記第１及び第２端面にそれぞれ形成された第１及び第２頭部及び上記第１及び第２主面に形成された第１及び第２バンド部を含み、上記第１及び第２側面上には形成されない積層セラミック電子部品の実装基板を提供することができる。
【００２４】
本発明のさらに他の一実施形態は、上部に第１及び第２電極パッドを有する印刷回路基板と、上記印刷回路基板上に設けられた積層セラミック電子部品と、を含み、上記積層セラミック電子部品は、誘電体層を含み、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極、及び上記第１及び第２側面に形成された絶縁層を含み、上記絶縁層は上記第１及び第２外部電極のうち第１及び第２側面上に形成された領域を覆うように形成される積層セラミック電子部品の実装基板を提供することができる。
【発明の効果】
【００２５】
本発明の実施形態によると、基板に実装する際、倒れ現象が発生してもショートを防止することができる積層セラミック電子部品及び積層セラミック電子部品が実装された基板を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。
【図２】図１の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【図３】本発明の第２実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。
【図４】図３の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【図５】本発明の第３実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。
【図６】図５の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【図７】本発明の第４実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図である。
【図８】図７の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【図９】本発明の一実施形態による積層セラミック電子部品が実装された基板を概略的に示す斜視図である。
【図１０】本発明の他の実施形態による積層セラミック電子部品が実装された基板を概略的に示す斜視図である。
【発明を実施するための形態】
【００２７】
以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。
【００２８】
本発明の実施形態による積層セラミック電子部品を、特に積層セラミックキャパシタで説明するが、これに制限されない。
【００２９】
積層セラミックキャパシタ
図１は本発明の第１実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図２は図１の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【００３０】
図１及び図２を参照すると、本発明の第１実施形態による積層セラミック電子部品は、誘電体層１１を含み、長さをＬ、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、厚さ方向に対向する第１及び第２主面、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体１０と、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極２１、２２と、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極３１、３２と、を含んでもよい。
【００３１】
上記セラミック本体１０は特に制限されず、例えば、六面体であってもよい。
【００３２】
一方、本実施形態（第１実施形態）の積層セラミックキャパシタでは、図１を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
【００３３】
本実施形態におけるセラミック本体１０は、幅方向に対向する第１及び第２側面、長さ方向に対向する第１及び第２端面、及び厚さ方向に対向する第１及び第２主面を有することができる。
【００３４】
本発明の一実施形態による積層セラミックキャパシタ１は、誘電体層１１を含み、長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たす六面体のセラミック本体１０と、上記セラミック本体１０内で上記誘電体層１１を介して対向するように積層される第１及び第２内部電極２１、２２と、を含んでもよい。
【００３５】
上記第１及び第２内部電極２１、２２は特に制限されず、例えば、パラジウム（Ｐｄ）、パラジウム−銀（Ｐｄ−Ａｇ）合金などの貴金属材料及びニッケル（Ｎｉ）、銅（Ｃｕ）のうち一つ以上の物質からなる導電性ペーストを使用して形成してもよい。
【００３６】
上記誘電体層１１は高い誘電率を有するセラミック粉末、例えば、チタン酸バリウム（ＢａＴｉＯ３）系またはチタン酸ストロンチウム（ＳｒＴｉＯ３）系粉末を含んでもよいが、本発明はこれに限定されない。
【００３７】
一方、上記第１及び第２内部電極２１、２２は異なる極性を有する一対の電極であって、誘電体層１１上に導電性金属を含む導電性ペーストを所定の厚さで印刷して形成してもよい。
【００３８】
上記第１及び第２内部電極２１、２２の焼成後の平均厚さは、静電容量を形成することができるのであれば、特に制限されず、例えば、０．６μｍ以下であってもよい。
【００３９】
上記第１及び第２内部電極２１、２２の平均厚さは、セラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
【００４０】
例えば、セラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の内部電極に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
【００４１】
上記等間隔である３０個の地点は第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。
【００４２】
また、このような平均値を１０個以上の内部電極に拡張して測定すると、内部電極の平均厚さをさらに一般化することができる。
【００４３】
また、上記第１及び第２内部電極２１、２２は誘電体層１１の積層方向に沿って両端面を通じて交互に露出するように形成され、中間に配置された誘電体層１１により互いに電気的に絶縁されることができる。
【００４４】
即ち、第１及び第２内部電極２１、２２はセラミック本体１０の両端面を通じて交互に露出する部分により第１及び第２外部電極３１、３２とそれぞれ電気的に連結されることができる。
【００４５】
従って、第１及び第２外部電極３１、３２に電圧を印加すると、対向する第１及び第２内部電極２１、２２の間に電荷が蓄積され、このとき、積層セラミックキャパシタ１の静電容量は第１及び第２内部電極２１、２２の互いに重なる領域の面積に比例する。
【００４６】
静電容量を形成するために第１及び第２外部電極３１、３２が上記セラミック本体１０の外側に形成され、上記第１及び第２内部電極２１、２２と電気的に連結されることができる。
【００４７】
上記第１及び第２外部電極３１、３２は内部電極と同じ材質の導電性物質で形成されてもよいが、これに制限されず、例えば、銅（Ｃｕ）、銀（Ａｇ）、ニッケル（Ｎｉ）などで形成されてもよい。
【００４８】
上記第１及び第２外部電極３１、３２は上記金属粉末にガラスフリットを添加して用意した導電性ペーストを塗布した後、焼成することで形成されることができる。
【００４９】
上記セラミック本体１０は、複数の誘電体層１１を積層した後焼成して形成したもので、このようなセラミック本体１０の形状、寸法及び誘電体層１１の積層数は、本実施形態に示されたものに限定されない。
【００５０】
また、上記セラミック本体１０を形成する複数の誘電体層１１は焼結された状態であり、隣接する誘電体層１１同士の境界は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）を用いずには確認できない程に一体化されていてもよい。
【００５１】
本発明の一実施形態によると、上記誘電体層１１の平均厚さｔｄは、積層セラミックキャパシタ１の容量設計に合わせて任意に変更することができるが、焼成後０．１〜０．６μｍであってもよい。
【００５２】
上記誘電体層１１の平均厚さ（ｔｄ）はセラミック本体１０の幅方向の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でイメージをスキャンして測定することができる。
【００５３】
例えば、セラミック本体１０の長さＬ方向の中央部で切断した幅及び厚さ方向（Ｗ−Ｔ）の断面を走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）でスキャンしたイメージから抽出した任意の誘電体層に対して、幅方向に等間隔である３０個の地点でその厚さを測定して平均値を測定することができる。
【００５４】
上記等間隔である３０個の地点は、第１及び第２内部電極２１、２２が重なる領域を意味する容量形成部で測定されることができる。
【００５５】
また、このような平均値を１０個以上の誘電体層に拡張して測定すると、誘電体層の平均厚さをさらに一般化することができる。
【００５６】
上記誘電体層１１の積層数は特に制限されないが、例えば、５００層以上であることを特徴とすることができる。
【００５７】
上記のように誘電体層１１の積層数を５００層以上にすることで、上記セラミック本体の厚さＴが幅Ｗより大きい高容量積層セラミックキャパシタを具現することができる。
【００５８】
一方、上記セラミック本体１０の長さをＬ、幅をＷ及び厚さをＴとするとき、Ｔ／Ｗ＞１．０を満たすことができる。
【００５９】
本発明の一実施形態による積層セラミックキャパシタ１は、高容量を具現するために積層数を増加させた形態であり、上記セラミック本体１０の幅Ｗより厚さＴが大きい形態であることを特徴とする。
【００６０】
一般的な積層セラミックキャパシタは、幅と厚さが略同じ大きさに製作されてきた。
【００６１】
しかし、本発明の一実施形態による積層セラミックキャパシタは小型化することができ、基板に実装する際、十分な空間を確保することができるため、高容量積層セラミックキャパシタを具現するために積層数を増加させることができる。
【００６２】
上記セラミック本体において、積層方向が厚さ方向であるため、上記のように積層数が増加することにより、上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすことができる。
【００６３】
上記セラミック本体の厚さＴと幅Ｗの関係がＴ／Ｗ＞１．０を満たすように製作することにより、上記積層セラミックキャパシタを基板に実装する際、倒れによるショート発生などの信頼性不良の問題が生じる恐れがある。
【００６４】
特に、上記セラミック本体の長さＬと幅Ｗの関係は、Ｌ／Ｗ＞１．０を満たすように製作されることができる。
【００６５】
本発明の実施形態のように、セラミック本体がＴ／Ｗ＞１．０及びＬ／Ｗ＞１．０を満たすように製作される場合、積層セラミックキャパシタを基板に実装する際、幅方向への倒れが長さ方向への倒れよりもさらに頻繁に発生する。
【００６６】
従って、本発明は幅方向に対向するセラミック本体の第１及び第２側面に外部電極が形成されないようにして、積層セラミックキャパシタを基板に実装する際、倒れ現象が発生しても外部電極間の接触によるショートを防止することができる。
【００６７】
即ち、本発明の実施形態によると、上記第１及び第２外部電極はそれぞれ対向する第１及び第２端面に形成された第１及び第２頭部と、上記第１及び第２頭部から第１及び第２主面に延長形成された第１及び第２バンド部と、を含むが、第１及び第２側面には外部電極が形成されないように用意されることができる。
【００６８】
上記のような外部電極の形状は、セラミック本体に外部電極ペーストをスクリーン印刷して得られ、外部電極ペーストにセラミック本体をディッピング（ｄｉｐｐｉｎｇ）して形成する場合、側面に形成された外部電極を除去することで得られる。
【００６９】
従って、セラミック本体の側面に外部電極が形成されないため、基板に実装する際、積層セラミックキャパシタが倒れてもショートが発生せず、信頼性に優れ、積層セラミックキャパシタ間の間隔を従来よりも狭く実装できるため、実装密度を向上させることができる。
【００７０】
図３は本発明の第２実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図４は図３の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【００７１】
図３及び図４を参照すると、本発明の第２実施形態による積層セラミックキャパシタ１００では、図３を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。ここで、「幅方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
【００７２】
即ち、図３及び図４のように、本発明の他の実施形態による積層セラミックキャパシタ１００は、上述した本発明の第１実施形態による積層セラミックキャパシタとは異なって、積層方向が上記セラミック本体１１０の幅方向であることを特徴とする。
【００７３】
上記本発明の他の実施形態による積層セラミックキャパシタ１００は、後述するように基板に実装する場合、内部電極が基板に垂直した形態に配置される垂直実装形態であってもよい。
【００７４】
その他、上記本発明の他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の第１実施形態による積層セラミックキャパシタの特徴と同様であるため、ここではその説明を省略する。
【００７５】
図５は本発明の第３実施形態による積層セラミック電子部品の一部を切開して概略的に示す斜視図であり、図６は図５の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【００７６】
図５及び図６を参照すると、本発明の第３実施形態による積層セラミックキャパシタ１’では、図５を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。ここで、「厚さ方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
【００７７】
図５及び図６に示したように、本発明の第３実施形態は、誘電体層を含み、長さをＬ、幅をＷ、厚さをＴとすると、Ｔ／Ｗ＞１．０を満たし、長さ方向に対向する第１及び第２端面及び幅方向に対向する第１及び第２側面を有する六面体のセラミック本体と、上記セラミック本体内で上記誘電体層を介し、上記第１及び第２端面を通じて交互に露出するように配置された複数の第１及び第２内部電極と、上記第１及び第２内部電極とそれぞれ電気的に連結された第１及び第２外部電極と、上記第１及び第２側面に形成された絶縁層と、を含み、上記絶縁層は上記第１及び第２外部電極のうち第１及び第２側面上に形成された領域を覆うように形成される積層セラミック電子部品を提供することができる。
【００７８】
図５及び図６に示したように第３実施形態による積層セラミックキャパシタのセラミック本体１０’は、第１実施形態の積層セラミックキャパシタのセラミック本体１０の特徴と同様であるため、ここではその説明を省略する。
【００７９】
但し、第３実施形態による積層セラミックキャパシタの第１及び第２外部電極３１’、３２’は第１及び第２側面上にも形成されることができる。
【００８０】
即ち、本実施形態の第１及び第２外部電極３１’、３２’は、第１及び第２内部電極２１’、２２’が露出した第１及び第２端面上に形成された頭部と、上記頭部から第１及び第２主面及び第１及び第２側面上に延長されたバンド部と、を含んでもよい。
【００８１】
但し、本実施形態の場合、セラミック本体の側面に外部電極が形成されているため、基板に実装する際、倒れ現象によるショートが発生する恐れがある。従って、ショートを防止するために、第１及び第２側面に形成された外部電極を覆うように第１及び第２側面に形成された絶縁層４１をさらに含んでもよい。
【００８２】
従って、従来と同様に、第１及び第２外部電極３１’、３２’がセラミック本体１０’の第１及び第２側面まで延長形成されても、第１及び第２外部電極３１’、３２’の第１及び第２側面上に形成された領域を覆う絶縁層４１によって実装時に積層セラミックキャパシタが幅方向に倒れても隣接する積層セラミックキャパシタとのショートを防止することができ、実装密度を向上させることができる。
【００８３】
図７は本発明の第４実施形態による積層セラミックキャパシタの一部を切開して概略的に示した斜視図であり、図８は図７の積層セラミック電子部品のＷ−Ｌ断面を示す断面図である。
【００８４】
図７及び図８を参照すると、本発明の第４実施形態による積層セラミックキャパシタ１００’では、図７を参照して、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義することができる。ここで、「幅方向」は誘電体層を積み上げる方向、即ち、「積層方向」と同じ概念で使用することができる。
【００８５】
即ち、図７及び図８と同じように、本発明の第４実施形態による積層セラミックキャパシタ１００’は、上述した本発明の第３実施形態による積層セラミックキャパシタとは異なって、積層方向が上記セラミック本体１１０’の幅方向であることを特徴とする。
【００８６】
上記本発明の他の実施形態による積層セラミックキャパシタ１００’は、後述するように基板に実装する場合、内部電極が基板に垂直した形態に配置される垂直実装形態であってもよい。
【００８７】
その他上記本発明の他の実施形態による積層セラミックキャパシタの特徴は、上述した本発明の第３実施形態による積層セラミックキャパシタの特徴と同様であるため、ここではその説明を省略する。
【００８８】
積層セラミックキャパシタの実装基板
図９は図１の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図であり、図１０は図５の積層セラミックキャパシタが印刷回路基板に実装された様子を示した斜視図である。
【００８９】
図９を参照すると、本発明の一実施形態による積層セラミックキャパシタ１０の実装基板２００は、積層セラミックキャパシタ１０が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２を含む。
【００９０】
このとき、積層セラミックキャパシタ１の第１及び第２外部電極３１、３２がそれぞれ第１及び第２電極パッド２２１、２２２上に接触されるように位置した状態で、半田付け２３０により印刷回路基板２１０と電気的に連結されることができる。
【００９１】
また、図１０を参照すると、本発明の他の実施形態による積層セラミックキャパシタ１０’の実装基板２００は、他の実施形態による積層セラミックキャパシタ１０’が実装される印刷回路基板２１０と、印刷回路基板２１０の上面に互いに離隔されて形成された第１及び第２電極パッド２２１、２２２を含む。
【００９２】
上記のように本発明の他の実施形態による積層セラミック電子部品の実装基板は、上記積層セラミックキャパシタを基板上に実装しても、セラミック本体の側面に外部電極が形成されないか、形成された外部電極を覆う絶縁層が存在するため、倒れ現象が発生してもショートが生じない。
【００９３】
これにより、信頼性に優れた高容量積層セラミックキャパシタを具現することができ、実装密度を向上させることができる。
【００９４】
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【００９５】
１、１’、１００、１００’  積層セラミックキャパシタ
１０、１０’、１００、１００’  セラミック本体
１１、１１’、１１１、１１１’  誘電体層
２１、２１’、２２、２２’、１２１、１２１’、１２２、１２２’  第１及び第２内部電極
３１、３１’、３２、３２’、１３１、１３１’、１３２  １３２’  外部電極
２００  実装基板
２１０  印刷回路基板
２２１、２２２  第１及び第２電極パッド
２３０  半田付け
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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