(57)【要約】【課題】  温度センスダイオード部と電力用半導体素子部とが同一の半導体基板に設けられる半導体装置において、温度センスダイオード部の温度検出精度の低下を抑制する技術を提供する。【解決手段】  半導体装置１０は、電力用半導体素子部１４と温度センスダイオード部１２が設けられた半導体基板１１を備える。温度センスダイオード部１２は第１半導体領域５０と、第２半導体領域５４と、第１ベース領域６０と、第１ドリフト領域３２ａを備える。半導体基板１１には、第１ベース領域６０を貫通して第１ドリフト領域３２ａにまで延びており、温度センスダイオード部１２の外周を取り囲む分離トレンチ６２が形成されている。分離トレンチ６２の一方の側壁６２ｂの少なくとも一部は電力用半導体素子部１４と接しており、分離トレンチ６２の他方の側壁６２ａは温度センスダイオード部１２と接している。【選択図】図１
2014216465.tif 000002
【特許請求の範囲】
【請求項１】
電力用半導体素子部と温度センスダイオード部が設けられた半導体基板を備えており、
温度センスダイオード部は、
第１導電型であり、半導体基板の上面に臨む範囲に配置されている第１半導体領域と、
第２導電型であり、半導体基板の上面に臨む範囲に配置されている第２半導体領域と、
第１導電型であり、半導体基板の上面に臨む範囲に配置されており、第１半導体領域及び第２半導体領域に接するとともにこれらを取り囲んでいる第１ベース領域と、
第２導電型であり、第１ベース領域の下面に接しており、第１ベース領域によって第１半導体領域及び第２半導体領域から分離されている第１ドリフト領域と、を備えており、
半導体基板には、第１ベース領域を貫通して第１ドリフト領域にまで延びており、温度センスダイオード部の外周を取り囲む分離トレンチが形成されており、
分離トレンチの一方の側壁の少なくとも一部は電力用半導体素子部と接しており、分離トレンチの他方の側壁は温度センスダイオード部と接していることを特徴とする半導体装置。
【請求項２】
分離トレンチの内部全体には絶縁体が充填されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
電力用半導体素子部は、
第１導電型であり、半導体基板の上面に臨む範囲に配置されている第３半導体領域と、
第２導電型であり、半導体基板の上面に臨む範囲に配置されている第４半導体領域と、
第１導電型であり、第３半導体領域と第４半導体領域の下面に接している第２ベース領域と、
第２導電型であり、第２ベース領域の下方に位置しており、第２ベース領域によって第３半導体領域及び第４半導体領域から分離されている第２ドリフト領域と、
第２ベース領域を貫通して第２ドリフト領域にまで延びるゲートトレンチ内に配置され、第４半導体領域と第２ドリフト領域とを分離している範囲の第２ベース領域と対向している第１ゲート電極と、
第１ゲート電極とゲートトレンチの内壁との間に配置されている第１絶縁体と、を備えており、
分離トレンチ内には、分離トレンチの一方の側壁側で、第４半導体領域と第２ドリフト領域を分離している範囲の第２ベース領域と対向するとともに、分離トレンチの他方の側壁側で第１ベース領域と対向している第２ゲート電極と、第２ゲート電極と分離トレンチの内壁との間に配置されている第２絶縁体と、が配置されており、
分離トレンチの他方の側壁における第２絶縁体の厚みは、分離トレンチの一方の側壁における第２絶縁体の厚みよりも厚いことを特徴とする、請求項１に記載の半導体装置。
【請求項４】
温度センスダイオード部は、
第１ドリフト領域の上面に接するとともに第１ベース領域の下面と接している第１導電型の埋込み層を備えており、
埋込み層は、分離トレンチの少なくとも他方の側壁と接することを特徴とする、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
温度センスダイオード部は、
第１ドリフト領域の上面に接するとともに第１ベース領域の下面と接している第１導電型の埋込み層を備えており、
埋込み層と分離トレンチとの間には第１ドリフト領域が配置されていることを特徴とする、請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
第１ベース領域にはライフタイムキラーが含まれていることを特徴とする、請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
半導体基板はＳｉＣを材料とすることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示する技術は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１は、温度センスダイオードとＩＧＢＴとが同一半導体基板内に設けられた半導体装置を開示する。この半導体装置では、半導体装置の定格温度の全温度範囲において高精度の温度検出を行うことができるとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−１９５３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体装置に温度センスダイオードを設ける場合、通常、基板の上面に絶縁層を介してポリシリコン層を形成し、そのポリシリコン層にアノードとカソードが形成される。かかる温度センスダイオードを高温下で動作する半導体装置（例えば、ＳｉＣ基板を用いた半導体装置）に適用すると、リーク電流によって高精度の温度検出ができない虞がある。すなわち、高温下で動作する半導体装置では、ポリシリコン層も高温となり、リーク電流が発生し易くなる。ポリシリコン層を利用した温度センスダイオードにリーク電流が発生すると、高精度の温度検出が難しくなる。そこで、温度センスダイオードを半導体基板に形成することが考えられる。これにより、リーク電流が抑えられ、高温下においても温度センスダイオードにより温度検出が可能となる。また、温度センスダイオードが半導体基板に形成されるため、温度センスダイオードを電力用半導体素子の近傍に配置でき、その温度をより正確に検知することが可能となる。
【０００５】
しかしながら、温度センスダイオード部と電力用半導体素子部とを同一半導体基板に設けると、寄生バイポーラトランジスタが動作する虞がある。例えば、温度センスダイオード部とｎ型ＭＯＳＦＥＴ部とを同一半導体基板に設ける場合を考える。この場合、ｎ型のドリフト領域の上面に接するようにｐ型のベース領域が配置される。ｐ型のベース領域は半導体基板の上面に臨む範囲に配置される。温度センスダイオード部のｐ型のベース領域内には、ｐ型のアノード領域及びｎ型のカソード領域が配置され、ｎ型ＭＯＳＦＥＴ部のｐ型のベース領域内には、ｎ型のソース領域及びｐ型のコンタクト領域が配置される。ここで、温度センスダイオード部のアノード領域に正の電位が印加されると、温度センスダイオード部のベース領域に正の電位が印加されることとなり、ｎ型のカソード領域ｐ型のベース領域、及びｎ型のドリフト領域により構成されるｎｐｎ寄生バイポーラトランジスタが動作する。その結果、大電流がカソード領域に流れ、温度センスダイオードの温度検出精度が低下する虞がある。
【０００６】
本明細書では、温度センスダイオード部と電力用半導体素子部とが同一の半導体基板に設けられる半導体装置において、温度センスダイオード部の温度検出精度の低下を抑制する技術を提供する。
【課題を解決するための手段】
【０００７】
本明細書が開示する半導体装置は、電力用半導体素子部と温度センスダイオード部が設けられた半導体基板を備える。温度センスダイオード部は第１半導体領域と、第２半導体領域と、第１ベース領域と、第１ドリフト領域を備える。第１半導体領域は、第１導電型であり、半導体基板の上面に臨む範囲に配置されている。第２半導体領域は、第２導電型であり、半導体基板の上面に臨む範囲に配置されている。第１ベース領域は、第１導電型であり、半導体基板の上面に臨む範囲に配置されており、第１半導体領域及び第２半導体領域に接するとともにこれらを取り囲んでいる。第１ドリフト領域は、第２導電型であり、第１ベース領域の下面に接しており、第１ベース領域によって第１半導体領域及び第２半導体領域から分離されている。半導体基板には、第１ベース領域を貫通して第１ドリフト領域にまで延びており、温度センスダイオード部の外周を取り囲む分離トレンチが形成されている。分離トレンチの一方の側壁の少なくとも一部は電力用半導体素子と接しており、分離トレンチの他方の側壁は温度センスダイオード部と接している。
【０００８】
上記の半導体装置では、半導体基板に分離トレンチが形成されている。これにより、半導体基板と分離トレンチとの境界（即ち、分離トレンチの側壁及び底壁）近傍には多数の欠陥が発生する。また、分離トレンチは温度センスダイオード部の外周を取り囲むとともに、第１ベース領域を貫通しており、分離トレンチの他方の側壁は温度センスダイオード部と接している。これにより、第１ベース領域と分離トレンチとの境界近傍に多数の欠陥が発生している。このため、第１ベース領域中に流れ込む少数キャリアが欠陥に捕獲され、分離トレンチが形成されていない場合と比較して少数キャリアのライフタイムが格段に短くなる。従って、温度センスダイオード部の第１半導体領域と第２半導体領域の間に順方向の電圧を印加しても、第２導電型の第２半導体領域と、第１導電型のベース領域と、第２導電型の第１ドリフト領域とによって構成される寄生バイポーラトランジスタの電流増幅率ｈＦＥが極めて小さな値となり、第２半導体領域に流れ込む電流が極めて小さくなる。この構成によると、温度センスダイオード部と電力用半導体素子部とが同一の半導体基板に設けられる半導体装置において、温度センスダイオード部の温度検出精度の低下を抑制することができる。
【０００９】
本明細書が開示する技術の詳細、及び、さらなる改良は、発明を実施するための形態、及び、実施例にて詳しく説明する。
【図面の簡単な説明】
【００１０】
【図１】実施例１の半導体装置の縦断面図を示す。
【図２】実施例１の半導体装置の平面図を示す。
【図３】実施例２の半導体装置の縦断面図を示す。
【図４】実施例３の半導体装置の縦断面図を示す。
【図５】実施例４の半導体装置の縦断面図を示す。
【図６】実施例５の半導体装置の縦断面図を示す。
【発明を実施するための形態】
【００１１】
以下に説明する実施例の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
【００１２】
（特徴１）  本明細書が開示する半導体装置は、分離トレンチの内部全体に絶縁体が充填されていてもよい。一般に、トレンチの内部に絶縁体を配置すると、トレンチの側壁及び底壁（以下、単に「側壁等」と称することもある）のうち絶縁体が配置された領域の近傍には、例えばトレンチ形成時に欠陥が生じる。絶縁体の厚みが比較的薄い場合は、窒化処理を施すことにより欠陥が低減する。上記の半導体装置では、分離トレンチの内部全体に絶縁体が充填されている。このため、絶縁体の厚さが厚くなり、例えば分離トレンチの側壁等に厚みが比較的薄い絶縁体を配置する構成と比較して、絶縁体の窒化処理を行っても窒素原子が界面に到達せず、欠陥が低減し難くなる。従って、窒化処理を施しても、第１ベース領域と分離トレンチとの境界近傍には多数の欠陥が残される。結果として、寄生バイポーラトランジスタの電流増幅率ｈＦＥを小さな値とすることができ、温度センスダイオード部の温度検出精度の低下を抑制することができる。
【００１３】
（特徴２）  本明細書が開示する半導体装置は、電力用半導体素子が第３半導体領域と、第４半導体領域と、第２ベース領域と、第２ドリフト領域と、第１ゲート電極と、第１絶縁体を備えていてもよい。第３半導体領域は、第１導電型であり、半導体基板の上面に臨む範囲に配置されていてもよい。第４半導体領域は、第２導電型であり、半導体基板の上面に臨む範囲に配置されていてもよい。第２ベース領域は、第１導電型であり、第３半導体領域と第４半導体領域の下面に接していてもよい。第２ドリフト領域は、第２導電型であり、第２ベース領域の下方に位置しており、第２ベース領域によって第３半導体領域及び第４半導体領域から分離されていてもよい。第１ゲート電極は、第２ベース領域を貫通して第２ドリフト領域にまで延びるゲートトレンチ内に配置され、第４半導体領域と第２ドリフト領域とを分離している範囲の第２ベース領域と対向していてもよい。第１絶縁体は、第１ゲート電極とゲートトレンチの内壁との間に配置されていてもよい。分離トレンチ内には、分離トレンチの一方の側壁側で、第４半導体領域と第２ドリフト領域を分離している範囲の第２ベース領域と対向するとともに、分離トレンチの他方の側壁側で第１ベース領域と対向している第２ゲート電極と、第２ゲート電極と分離トレンチの内壁との間に配置されている第２絶縁体と、が配置されていてもよい。分離トレンチの他方の側壁における第２絶縁体の厚みは、分離トレンチの一方の側壁における第２絶縁体の厚みよりも厚くてもよい。
【００１４】
上記の半導体装置では、分離トレンチ内に第２ゲート電極が配置されており、第２ゲート電極と分離トレンチの内壁との間には第２絶縁体が配置されている。分離トレンチの他方の側壁における第２絶縁体の厚みは、分離トレンチの一方の側壁における第２絶縁体の厚みよりも厚くされている。この構成によると、窒化処理を施した際に残される欠陥が、分離トレンチの他方の側壁近傍の方（温度センスダイオード部側）が、分離トレンチの一方の側壁近傍（電力用半導体素子部側）よりも多い。このため、温度センスダイオード部側の第１ベース領域と分離トレンチとの境界近傍には欠陥が残される。従って、寄生バイポーラトランジスタの電流増幅率ｈＦＥが低下し、温度センスダイオード部の温度検出精度の低下を抑制することができる。また、分離トレンチ内に第２ゲート電極を配置することにより、半導体装置オン時における電力用半導体素子のチャネル密度が上昇する。
【００１５】
（特徴３）  本明細書が開示する半導体装置は、温度センスダイオード部が、第１ドリフト領域の上面に接するとともに第１ベース領域の下面と接している第１導電型の埋込み層を備えていてもよい。埋込み層は、分離トレンチの少なくとも他方の側壁と接していてもよい。この構成によると、寄生バイポーラトランジスタのベース長が長くなり、電流増幅率ｈＦＥが低下する。このため、温度センスダイオード部の温度検出精度の低下をより抑制することができる。
【００１６】
（特徴４）  本明細書が開示する半導体装置は、温度センスダイオード部が、第１ドリフト領域の上面に接するとともに第１ベース領域の下面と接している第１導電型の埋込み層を備えていてもよい。埋込み層と分離トレンチとの間には第１ドリフト領域が配置されていてもよい。第２半導体領域から第１ベース領域に流れ込んだ少数キャリアは、第１ベース領域の下面に接している第１ドリフト領域に向かって流れる。特徴４によると、第１ベース領域の下面に埋込み層を配置することにより、第１ベース領域の下面に接する第１ドリフト領域は、分離トレンチと埋込み層との間の領域に狭められる。このため、第１ベース領域に流れ込んだ少数キャリアは、埋込み層と分離トレンチとの間の第１ドリフト領域に向かって流れる。即ち、少数キャリアは第１ベース領域における分離トレンチの側壁近傍に沿って移動する。この結果、少数キャリアを分離トレンチの側壁近傍に生じている欠陥により効率的に捕獲することができる。これにより、温度センスダイオード部の温度検出精度の低下を抑制することができる。
【００１７】
（特徴５）  本明細書が開示する半導体装置は、第１ベース領域にライフタイムキラーが含まれていてもよい。この構成によると、第１ベース領域に流れ込んだ少数キャリアのライフタイムはライフタイムキラーにより低下する。このため、温度センスダイオード部の温度検出精度の低下を抑制することができる。
【００１８】
（特徴６）  本明細書が開示する半導体装置は、半導体基板がＳｉＣを材料としてもよい。この構成によると、半導体装置を比較的高温下（例えば２５０℃）で使用することができる。
【実施例１】
【００１９】
本実施例の半導体装置１０について説明する。図１に示すように、半導体装置１０は半導体基板１１を備えている。半導体基板１１には、素子領域と、素子領域を取り囲む非素子領域が形成されている。以下では、素子領域について説明し、非素子領域については従来公知の構成であるためその説明を省略する。なお、本実施例では半導体基板１１にＳｉＣ基板が用いられるが、これに限られず、他の材料からなる基板（例えば、Ｓｉ基板）が用いられてもよい。
【００２０】
図１、２を参照して素子領域の構成について説明する。図２は半導体装置１０の平面図であり、図１は、図２のＩ−Ｉ線における断面図を示す。図２では、図を見易くするために半導体基板１１の上面に形成される電極及び絶縁膜の図示を省略している。半導体基板１１の素子領域には、温度センスダイオード部１２と、絶縁ゲート型半導体素子部１４と、分離トレンチ６２が形成されている。なお、絶縁ゲート型半導体素子部１４は「電力用半導体素子部」の一例に相当する。
【００２１】
まず、温度センスダイオード部１２について説明する。温度センスダイオード部１２において、半導体基板１１の上面に臨む領域には、ｐ＋型のアノード領域５０とｎ＋型のカソード領域５４が形成されている。アノード領域５０とカソード領域５４は離間するように形成されている。半導体基板１１の上面に臨む領域には、さらに、ｐ型のベース領域６０が形成されている。ベース領域６０は、アノード領域５０とカソード領域５４の間にも配置されている。図２に示すように、半導体装置１０を平面視すると、ベース領域６０は略矩形状に形成されている。ベース領域６０の不純物濃度は、アノード領域５０の不純物濃度より低くされている。ベース領域６０は、アノード領域５０の側面及び下面、並びに、カソード領域５４の側面及び下面に接しており、これらを取り囲んでいる。アノード領域５０と、カソード領域５４と、ベース領域６０とにより温度センス用のダイオードが構成されている。ベース領域６０の下側には、ｎ−型のドリフト領域３２ａが形成されている。ドリフト領域３２ａは、ベース領域６０の下面に接しており、ベース領域６０によってアノード領域５０及びカソード領域５４と分離されている。ドリフト領域３２ａの不純物濃度は、カソード領域５４の不純物濃度よりも低くされている。ドリフト領域３２ａの下側にはｎ＋型のドレイン領域３０ａが形成されている。ドレイン領域３０ａは、ドリフト領域３２ａの下面に接しており、半導体基板１１の下面に臨む範囲に形成されている。ドレイン領域３０ａの不純物濃度は、ドリフト領域３２ａの不純物濃度より高くされている。ドレイン領域３０ａは、ドリフト領域３２ａによってベース領域６０から分離されている。なお、アノード領域５０は「第１半導体領域」の一例に相当し、カソード領域５４は「第２半導体領域」の一例に相当し、ベース領域６０は「第１ベース領域」の一例に相当し、ドリフト領域３２ａは、「第１ドリフト領域」の一例に相当する。
【００２２】
半導体基板１１の上面であって、温度センスダイオード部１２が形成されている領域には、絶縁膜５８が形成されている。絶縁膜５８には、アノード領域５０の上面の一部と、カソード領域５４の上面の一部がそれぞれ露出するように開口が形成されている。絶縁膜５８は、ベース領域６０の上面を覆っている。半導体基板１１の上面には、アノード電極５２及びカソード電極５６が形成されている。アノード電極５２は、絶縁膜５８に形成された開口を介してアノード領域５０とオーミック接触しており、カソード電極５６は、絶縁膜５８に形成された開口を介してカソード領域５４とオーミック接触している。
【００２３】
次に、絶縁ゲート型半導体素子部１４について説明する。絶縁ゲート型半導体素子部１４において、半導体基板１１の上面に臨む領域には、ｎ＋型のソース領域４０とｐ＋型のコンタクト領域３８が形成されている。ソース領域４０とコンタクト領域３８は、後述する分離トレンチ６２が形成されている領域には形成されていない。コンタクト領域３８はソース領域４０の側面に接するように形成されている。図２に示すように、半導体装置１０を平面視すると、ソース領域４０及びコンタクト領域３８はｙ軸方向に延びており、ストライプ状に形成されている。なお、ｐ＋型のコンタクト領域３８は「第１導電型の第３半導体領域」の一例に相当し、ｎ＋型のソース領域４０は「第２導電型の第４半導体領域」の一例に相当する。
【００２４】
ソース領域４０とコンタクト領域３８の下側には、ｐ型のベース領域３６が形成されている。ベース領域３６の不純物濃度は、コンタクト領域３８の不純物濃度より低くされている。ベース領域３６は、ソース領域４０の下面及びコンタクト領域３８の下面に接している。このため、ソース領域４０は、ベース領域３６及びコンタクト領域３８によって囲まれている。ベース領域３６とベース領域６０は、同一工程で一体的に形成されてもよいし、別々に形成されてもよい。なお、ベース領域３６は、「第２ベース領域」の一例に相当する。
【００２５】
ベース領域３６の下側には、さらに、ｎ−型のドリフト領域３２ｂが形成されている。ドリフト領域３２ｂは、ベース領域３６によってソース領域４０及びコンタクト領域３８から分離されている。ドリフト領域３２ｂの不純物濃度は、ソース領域４０の不純物濃度よりも低くされている。ドリフト領域３２ｂは、「第２ドリフト領域」の一例に相当する。なお、ドリフト領域３２ｂは、温度センスダイオード部１２のドリフト領域３２ａと一体に形成されている。即ち、ドリフト領域３２ａとドリフト領域３２ｂは接しており、ドリフト領域３２ａの側面がドリフト領域３２ｂによって囲まれている。また、ドリフト領域３２ａ，３２ｂは、半導体基板１１の全面に形成されている。以下では、ドリフト領域３２ａとドリフト領域３２ｂを併せてドリフト領域３２と称することがある。
【００２６】
絶縁ゲート型半導体素子部１４では、半導体基板１１にはゲートトレンチ２４が形成されている。ゲートトレンチ２４は、半導体基板１１の上面からソース領域４０及びベース領域３６を貫通し、その下端はドリフト領域３２ｂまで延びている。ゲートトレンチ２４内には、ゲート電極１６が形成されている。ゲート電極１６は、その下端がベース領域３６の下面より僅かに深くなるように形成されている。ゲートトレンチ２４の壁面とゲート電極１６の間（即ち、ゲート電極１６の側方及び下方）には絶縁体２６が充填されている。このため、ゲート電極１６は、絶縁体２６を介してベース領域３６及びソース領域４０に対向している。ゲート電極１６の上面には、キャップ絶縁膜４５が形成されている。また、図２に示すように、半導体装置１０を平面視すると、ゲートトレンチ２４は、ソース領域４０の間をｙ軸方向に延びており、ゲート電極１６はゲートトレンチ２４の間をｙ軸方向に延びている。このため、絶縁体２６もｙ軸方向に延びている。絶縁体２６には、例えばＳｉＯ２、ＳｉＮ、またはＡｌ２Ｏ３が用いられるが、これに限られない。なお、ゲート電極１６は、「第１ゲート電極」の一例に相当し、絶縁体２６は、「第１絶縁体」の一例に相当する。
【００２７】
半導体基板１１の下面に臨む範囲には、ｎ＋型のドレイン領域３０ｂが形成されている。ドレイン領域３０ｂの不純物濃度は、ドリフト領域３２ｂの不純物濃度より高くされている。ドレイン領域３０ｂは、ドリフト領域３２ｂの下面に接している。ドレイン領域３０ｂは、ドリフト領域３２ｂによってベース領域３６から分離されている。なお、ドレイン領域３０ｂは、温度センスダイオード部１２のドレイン領域３０ａと一体に形成されている。即ち、ドレイン領域３０ａ，３０ｂは、半導体基板１１の全面に形成されている。以下では、ドレイン領域３０ａ，３０ｂを単にドレイン領域３０と称することがある。
【００２８】
半導体基板１１の下面にはドレイン電極２８が形成されている。ドレイン電極２８は、半導体基板１１の全面に形成されている。即ち、ドレイン電極２８は、温度センスダイオード部１２及び絶縁ゲート型半導体素子部１４の下方に形成されている。ドレイン電極２８は、ドレイン領域３０とオーミック接触している。半導体基板１１の上面のうち絶縁ゲート型半導体素子部１４が形成されている領域には、ソース電極４６が形成されている。ソース電極４６は、ソース領域４０及びコンタクト領域３８とオーミック接触している。ソース電極４６は、キャップ絶縁膜４５によってゲート電極１６から絶縁されている。
【００２９】
次に、分離トレンチ６２について説明する。半導体基板１１には、分離トレンチ６２が形成されている。分離トレンチ６２は、ベース領域６０及びベース領域３６を貫通して、ドリフト領域３２にまで延びている。また、分離トレンチ６２は、温度センスダイオード部１２の外周を取り囲むように形成されている。具体的には、図２に示すように、分離トレンチ６２は、ｙ軸方向に延びる分離トレンチと、ｘ軸方向に延びる分離トレンチを備えており、分離トレンチ６２の側壁６２ａはベース領域６０及びドリフト領域３２ａと接している。このため、ｘｙ平面方向において、ベース領域６０は分離トレンチ６２に囲まれている。一方、分離トレンチ６２の側壁６２ｂは絶縁ゲート型半導体素子部１４に接している。具体的には、ｙ軸方向に延びる分離トレンチ６２の側壁６２ｂは、ソース領域４０、ベース領域３６、及びドリフト領域３２ｂに接しており、ｘ軸方向に延びる分離トレンチ６２の側壁６２ｂは、ソース領域４０、コンタクト領域３８、ベース領域３６、及びドリフト領域３２ｂに接している。なお、分離トレンチ６２の側壁６２ａは「分離トレンチの他方の側壁」の一例に相当し、分離トレンチ６２の側壁６２ｂは「分離トレンチの一方の側壁」の一例に相当する。
【００３０】
ｙ軸方向に延びる分離トレンチ６２は、ゲートトレンチ２４と接続されている。別言すれば、ｙ軸方向に延びる分離トレンチ６２とゲートトレンチ２４は連続したトレンチであり、一体的に形成されている。一方、ｘ軸方向に延びる分離トレンチ６２は、隣接するゲートトレンチ２４の間に、ゲートトレンチ２４と略直交するように形成されている。分離トレンチ６２の内部には、その全体に絶縁体６４が充填されている。絶縁体６４には、例えばＳｉＯ２、ＳｉＮ、またはＡｌ２Ｏ３が用いられるが、これに限られない。
【００３１】
上述した半導体装置１０を使用するときは、ドレイン電極２８が電源電位に接続され、ソース電極４６がグランド電位に接続される。ゲートパッド（図示省略）に印加される電位が閾値電位未満である場合は、半導体装置１０はオフしている。一方、ゲートパッドに印加される電位が閾値電位以上となると、半導体装置１０はオンする。即ち、絶縁ゲート型半導体素子部１４が形成されている領域においては、ゲートパッドに印加された電位が、図示しないゲート配線を介してゲート電極１６に印加される。ゲート電極１６に印加される電位が閾値電位以上となると、絶縁体２６に接している範囲のベース領域３６にチャネルが形成される。これによって、電子が、ソース電極４６からソース領域４０、ベース領域３６のチャネル、ドリフト領域３２ｂ、及びドレイン領域３０を通ってドレイン電極２８に流れる。即ち、ドレイン電極２８からソース電極４６に電流が流れる。このように絶縁ゲート型半導体素子部１４に電流が流れると、半導体素子部１４が発熱し、その温度が上昇する。
【００３２】
このような絶縁ゲート型半導体素子部１４の温度変化は、温度センスダイオード部１２のダイオードによって検出される。即ち、温度センスダイオード部１２に電流源（図示省略）から電流を流すと、ｐ＋型のアノード領域５０からｐ型のベース領域６０を介してｎ＋型のカソード領域５４に電流が流れる。このときのアノード電極５２とカソード電極５６間の電圧（即ち、順電圧）を測定することにより、温度センスダイオード部１２のダイオードは絶縁ゲート型半導体素子部１４の温度を検出する。なお、アノード電極５２の電位はドレイン電極２８の電位よりも低く設定されている。
【００３３】
本実施例の半導体装置１０では、半導体基板１１に分離トレンチ６２が形成されている。一般に、半導体基板にトレンチを形成すると、トレンチと半導体基板との境界近傍に欠陥が発生する。このため、分離トレンチ６２の側壁近傍及び底壁近傍には欠陥（図１の×印）が発生している。なお、図１では分離トレンチ６２の側壁６２ａ近傍の欠陥のみ図示していることに留意されたい。図２〜図６についても同様である。温度センスダイオード部１２が備えるベース領域６０は、ｘｙ平面方向において分離トレンチ６２に取り囲まれている。別言すれば、分離トレンチ６２の側壁６２ａは、その一部がベース領域６０と接している。このため、ベース領域６０と分離トレンチ６２の側壁６２ａとの境界近傍には欠陥が存在する。ここで、温度センスダイオード部１２のダイオードがオンすると、ｐ型のベース領域６０とｎ＋型のカソード領域５４間の順バイアスにより、カソード領域５４からベース領域６０に電子が流れ込む。ベース領域６０に流れ込んだ電子（即ち、ベース領域６０における少数キャリア）の大部分は、アノード領域５０に流れるが、一部ドリフト領域３２ａの方向に流れる。ドリフト領域３２ａの方向に流れた電子は、ベース領域６０と分離トレンチ６２の側壁６２ａとの境界近傍に存在する欠陥に捕獲され、欠陥と再結合する。このため、分離トレンチ６２が形成されていない場合と比較して電子のライフタイムが短くなる。これにより、ベース領域６０からドリフト領域３２ａに流れ込む電子が減少し、カソード領域５４、ベース領域６０、及びドリフト領域３２ａにより構成されるｎｐｎ寄生バイポーラトランジスタの電流増幅率ｈＦＥが低下する。従って、ドリフト領域３２ａからベース領域６０を介してカソード領域５４に流れ込む電流が小さくなる。この結果、温度センスダイオード部１２を絶縁ゲート型半導体素子部１４と同一の半導体基板１１に形成しても、温度センスダイオード部１２は寄生バイポーラトランジスタを流れる電流に影響され難くなり、温度センスダイオード部１２の温度検出精度の低下を抑制することができる。
【００３４】
さらに、本実施例では、分離トレンチ６２の内部全体に絶縁体６４が充填されている。ドライエッチング法を用いてトレンチを形成すると、トレンチの側壁等の近傍にドライエッチングに起因した欠陥が発生する。トレンチゲート型の半導体素子では、このような欠陥は電流密度の低減につながるため、窒化処理により欠陥を低減する処理が行われる。本実施例においても、ゲートトレンチ２４に絶縁体２６を形成し、分離トレンチ６２に絶縁体６４を形成した後に、窒化処理が行われる。ここで、窒化処理により欠陥が低減する理由として、窒素原子が界面に到着し、ダングリングボンドを終端するためと考えられている。絶縁体６４は分離トレンチ６２の内部全体に充填されているため、絶縁体６４の厚みは、絶縁体２６の厚みよりも大幅に厚くされている。このため、分離トレンチ６２の側壁等の近傍では、ゲートトレンチ２４の側壁等の近傍よりも窒化処理により界面に到達する窒素原子は少ない。従って、分離トレンチ６２の側壁等の近傍における欠陥は、窒化処理を施してもその低減効果が低く、大多数の欠陥が残される。結果として、ベース領域６０と分離トレンチ６２の側壁６２ａとの境界近傍には多数の欠陥を残存させることができ、寄生バイポーラトランジスタの電流増幅率ｈＦＥが大幅に低下する。このため、温度センスダイオード部１２を絶縁ゲート型半導体素子部１４と同一の半導体基板１１に形成しても、温度センスダイオード部１２の温度検出精度の低下を抑制することができる。
【実施例２】
【００３５】
次に、図３を参照して実施例２について説明する。以下では、実施例１と相違する点についてのみ説明し、実施例１と同一の構成についてはその詳細な説明を省略する。
【００３６】
実施例２の半導体装置１０ａでは、分離トレンチ６２内にゲート電極６８が形成されている。ゲート電極６８は、その下端がベース領域３６の下面より僅かに深くなるように形成されている。分離トレンチ６２の壁面とゲート電極６８の間（即ち、ゲート電極６８の側方及び下方）には絶縁体７０が充填されている。このため、ゲート電極６８は、分離トレンチ６２の側壁６２ｂ側では、絶縁体７０を介してベース領域３６及びソース領域４０に対向しており、側壁６２ａ側では、絶縁体７０を介してベース領域６０と対向している。分離トレンチ６２の側壁６２ａにおける絶縁体７０の厚みｔ１は、側壁６２ｂにおける絶縁体７０の厚みｔ２よりも厚くされている。本実施例では絶縁体７０の厚みｔ１は、ゲートトレンチ２４に形成される絶縁体２６の厚みと略同一である。ゲート電極６８の上面には、キャップ絶縁膜４７が形成されている。絶縁体７０には、例えばＳｉＯ２、ＳｉＮ、またはＡｌ２Ｏ３が用いられるが、これに限られない。なお、ゲート電極６８は、「第２ゲート電極」の一例に相当し、絶縁体７０は、「第２絶縁体」の一例に相当する。
【００３７】
実施例２の半導体装置１０ａでは、分離トレンチ６２の側壁６２ａ側の絶縁体７０の厚みｔ１の方が、側壁６２ｂ側の絶縁体７０の厚みｔ２よりも厚くされている。この構成によると、窒化処理を施した際に残される欠陥が、分離トレンチの側壁６２ａ近傍の方が、側壁６２ｂ近傍よりも多い。このため、ベース領域６０と分離トレンチ６２の側壁６２ａとの境界近傍には欠陥が残される。従って、寄生バイポーラトランジスタの電流増幅率ｈＦＥが低下し、温度センスダイオード部１２の温度検出精度の低下を抑制することができる。また、分離トレンチ６２内にゲート電極６８を形成することにより、半導体装置１０ａがオンすると、絶縁体７０に接している範囲のベース領域３６にもチャネルが形成される。このため、絶縁ゲート型半導体素子部１４のチャネル密度を向上することができる。
【実施例３】
【００３８】
次に、図４を参照して実施例３について説明する。以下では、実施例２と相違する点についてのみ説明し、実施例２と同一の構成についてはその詳細な説明を省略する。
【００３９】
実施例３の半導体装置１０ｂでは、分離トレンチ６２の壁面とゲート電極６８の間に絶縁体７４が充填されている。分離トレンチ６２の側壁６２ａにおける絶縁体７４の厚みは、側壁６２ｂにおける絶縁体７４の厚みと略同一となっている。本実施例では、これらの厚みはゲートトレンチ２４の絶縁体２６の厚みと略同一となっている。また、半導体基板１１には、ドリフト領域３２ａの上面に臨む範囲に、ｐ＋型の埋込み層７２が形成されている。埋込み層７２はベース領域６０の下面、分離トレンチ６２の側壁６２ａの一部、及び分離トレンチ６２の底壁の一部と接している。埋込み層７２の不純物濃度は、ベース領域６０の不純物濃度より高くされている。この構成によると、ｎｐｎ寄生バイポーラトランジスタのベース長が、埋込み層７２の厚み（ｚ軸方向の長さ）分だけ長くなる。このため、寄生バイポーラトランジスタの電流増幅率ｈＦＥが低下する。本実施例では分離トレンチ６２の側壁６２ａにおける絶縁体７４の厚みが比較的に薄いため、窒化処理の後に側壁６２ａ近傍に残存する欠陥は実施例１、２と比較して低減するものの、上述したように埋込み層７２によって寄生バイポーラトランジスタの電流増幅率ｈＦＥの値を小さくすることができる。従って、実施例２の半導体装置１０ａと同様の効果を奏することができる。なお、本実施例では分離トレンチ６２内にゲート電極６８を形成したが、これに限られず、例えば分離トレンチ６２の内部全体に絶縁体７４が充填されていてもよい。
【実施例４】
【００４０】
次に、図５を参照して実施例３について説明する。以下では、実施例１と相違する点についてのみ説明し、実施例１と同一の構成についてはその詳細な説明を省略する。
【００４１】
実施例４の半導体装置１０ｃでは、半導体基板１１の、ドリフト領域３２ａの上面に臨む範囲に、ｐ＋型の埋込み層７６が形成されている。埋込み層７６は、ベース領域６０の下面の一部と接しており、分離トレンチ６２の側壁６２ａから離間している。このため、埋込み層７６は、ドリフト領域３２ａによって側壁６２ａから分離されている。別言すれば、埋込み層７６と分離トレンチ６２の側壁６２ａとの間にはドリフト領域３２ａが配置されている。埋込み層７６の不純物濃度は、ベース領域６０の不純物濃度より高くされている。この構成によると、ベース領域６０の下面に埋込み層７６を配置することにより、ベース領域６０の下面に接するドリフト領域３２ａは、分離トレンチ６２の側壁６２ａと埋込み層７６との間の領域に狭められる。このため、寄生バイポーラトランジスタは、カソード領域５４と、ベース領域６０と、埋込み層７６と分離トレンチ６２の側壁６２ａとの間のドリフト領域３２ａと、によって構成される。従って、カソード領域５４からベース領域６０に流れ込んだ電子は、埋込み層７６と分離トレンチ６２の側壁６２ａとの間のドリフト領域３２ａに向かって流れる。即ち、電子はベース領域６０における分離トレンチ６２の側壁６２ａ近傍に沿って移動する。この結果、電子は分離トレンチ６２の側壁６２ａ近傍に生じている欠陥により効率的に捕獲されることができる。別言すれば、埋込み層７６は、ベース領域６０からドリフト領域３２ａに流れ込もうとする電子の流れを制御するということもできる。即ち、ベース領域６０の下面の略中央部に埋込み層７６を配置することにより、カソード領域５４からベース領域６０に流れ込んだ電子は、埋込み層７６が形成されている領域を避けて流れようとする。このため、ベース領域６０に流れ込んだ電子は分離トレンチ６２の側壁６２ａ近傍に沿って移動し、側壁６２ａ近傍の欠陥によって捕獲される。これにより、寄生バイポーラトランジスタの電流増幅率ｈＦＥが大幅に低下する。従って、実施例１の半導体装置１０と同様の効果を奏することができる。なお、本実施例では分離トレンチ６２の内部全体に絶縁体６４が充填されているが、これに限られない。例えば実施例２のように分離トレンチ６２内にゲート電極６８が形成されており、側壁６２ａ側の絶縁体７０の厚みの方が側壁６２ｂ側の絶縁体７０の厚みより厚くされている構成であってもよい。即ち、ベース領域６０と側壁６２ａとの境界近傍に、比較的に多くの欠陥が存在する構成であればよい。
【実施例５】
【００４２】
次に、図６を参照して実施例５について説明する。以下では、実施例３と相違する点についてのみ説明し、実施例３と同一の構成についてはその詳細な説明を省略する。
【００４３】
実施例５の半導体装置１０ｄでは、埋込み層７２が形成される代わりに、ベース領域６０に重金属をイオン注入し、ベース領域６０の下面に欠陥（図６の×印）を形成している。重金属には例えば白金、金、もしくは鉄、又はこれらの混合物が用いられるが、これに限られない。これらの欠陥はライフタイムキラー７８として機能する。即ち、カソード領域５４からベース領域６０に流れ込んだ電子の大部分がこれらの欠陥と再結合し、電子のライフタイムが大幅に短くなる。このため、ドリフト領域３２ａには電子がほとんど流れ込まなくなり、寄生バイポーラトランジスタの電流増幅率ｈＦＥが低下する。従って、実施例３の半導体装置１０ｂと同様の効果を奏することができる。なお、本実施例ではイオン注入によりライフタイムキラー７８を形成したが、これに限られず、例えばイオン照射によってライフタイムキラーを形成してもよい。また、分離トレンチ６２の内部全体に絶縁体７４が充填されていてもよい。
【００４４】
以上、本明細書が開示する技術の実施例について詳細に説明したが、これらは例示にすぎず、本明細書が開示する半導体装置は、上記の実施例を様々に変形、変更したものが含まれる。
【００４５】
例えば、上記の実施例では分離トレンチ６２の側壁６２ｂは絶縁ゲート型半導体素子部１４と接しているが、これに限られず、側壁６２ｂの少なくとも一部が絶縁ゲート型半導体素子部１４と接していればよい。また、絶縁体は分離トレンチ６２の内部全体に充填される構成ではなく、分離トレンチ６２の一部に充填される構成であってもよい。また、上記の実施例における導電型はこれに限られない。即ち、「ｎ型」が「第１導電型」に相当し、「ｐ型」が「第２導電型」に相当するように構成してもよい。
【００４６】
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００４７】
１０：半導体装置
１１：半導体基板
１２：温度センスダイオード部
１４：絶縁ゲート型半導体素子部
３２ａ、３２ｂ：ドリフト領域
３６：ベース領域
３８：コンタクト領域
４０：ソース領域
５０：アノード領域
５４：カソード領域
６０：ベース領域
６２：分離トレンチ
６２ａ、６２ｂ：側壁
【図１】
2014216465.tif 000003
【図２】
2014216465.tif 000004
【図３】
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【図４】
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【図５】
2014216465.tif 000007
【図６】
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