(57)【要約】【課題】パラレルバスで構成されたシステムの制御方法を変更することなく、シリアルバスで通信するブリッジ回路へ置き換える。【解決手段】パラレルデータの転送を行うパラレルインターフェース回路１２と、シリアルデータの転送を行うシリアル化ＰＨＹ回路１５とを備える。シリアル化ＰＨＹ回路１５はパラレルデータをサンプリングしてシリアルデータに変換して転送する。データ転送装置は、変換されたシリアルデータをパラレルデータに変換するデシリアル化ＰＨＹ回路２２と、パケットを用いてパラレルデータからシリアルデータを含むパケットに変換するパケット生成回路１３と、パケットからパラレルデータを抽出するデータ抽出回路２３を備える。パラレルデータをサンプリングする際に、パラレルデータの信号が変化するタイミングを検出して記憶装置に保存した後、パケットを用いた転送に切り替え、タイミング値を用いてパラレルデータの送信制御を行う。【選択図】図１
2014206810.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータの転送を行う第１のインターフェース回路と、
シリアルデータの転送を行う第２のインターフェース回路とを備えたデータ転送装置において、
前記第２のインターフェース回路は前記パラレルデータをサンプリングしてシリアルデータに変換して転送し、
前記データ転送装置は、
前記変換されたシリアルデータをパラレルデータに変換する変換手段と、
パケットを用いて前記パラレルデータからシリアルデータを含むパケットに変換するパケット生成手段と、
前記パケットからパラレルデータを抽出するデータ抽出手段と、
前記パラレルデータをサンプリングする際に、前記パラレルデータの信号が変化するタイミングを検出して記憶装置に保存した後、パケットを用いた転送に切り替え、前記タイミング値を用いてパラレルデータの送信制御を行う転送制御手段とを備えたことを特徴とするデータ転送装置。
【請求項２】
前記転送制御手段は、前記パラレルデータの信号が変化するタイミングを検出し、保存が完了したことを通知する完了通知信号を出力することを特徴とする請求項１記載のデータ転送装置。
【請求項３】
前記転送制御手段は、前記完了通知信号を出力する際、シリアル転送の伝送路がアイドル状態である否かを判定し、アイドル状態と判定されるまで前記完了通知信号の出力を遅延させることを特徴とする請求項２記載のデータ転送装置。
【請求項４】
前記データ転送装置は、マスター装置と、スレーブ装置と、前記マスター装置と前記スレーブ装置との間に設けられたシリアルバスの伝送路とを備えたことを特徴とする請求項１から請求項３までのうちのいずれか１つ記載のデータ転送装置。
【請求項５】
請求項１から請求項４までのうちのいずれか１つ記載のデータ転送装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレルバスで構成されたシステムを用いて、シリアルバスで通信するブリッジ回路を備えたデータ転送装置、及びそれを備えた電子機器に関する。
【背景技術】
【０００２】
複合機など複数の電子機器ボードを有し、マスター装置からスレーブ装置を制御する通信システムにおいて、上記各装置間を接続するハーネスの本数を減らすことを目的とし、従来存在するパラレルバスのインターフェース回路をシリアルバスに変換するニーズが高い。この際、シリアルバスは従来のパラレルバスの転送レートを維持するために、１ＧＨｚを超える高速な周波数でパケットを使ってスレーブ装置と通信を行い、スレーブ装置はシリアルデータを再びパラレルデータに復元して周辺デバイスと通信するブリッジ回路が開発され既に知られている。
【０００３】
例えば、特許文献１には、シリアルバスによるデータ通信目的で、スレーブ装置に内部レジスタを設け、データ転送開始前に内部レジスタにパラレルデータの信号変化タイミングを設定しておくデータ転送制御装置が開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、今までのブリッジ回路は、従来パラレルバスで接続されていたマスター装置とスレーブ装置の間にパケット転送を用いたシリアルバスが挿入されるため、マスター装置のパラレルデータの信号変化タイミングがスレーブ装置に直接伝達されない。このため、スレーブ装置は内部レジスタを設け、パラレルデータの信号変化タイミングをデータ通信開始前に設定しておく必要がある、つまり、ブリッジ回路を挿入することで従来の制御方法を変更しなければならない問題があった。
【０００５】
また、パケットを使わない単純なパラレルシリアル変換を行うことで、パラレルデータの動作タイミングをスレーブ装置に伝達することは可能だが、この方式の場合は、高速なシリアル転送において発生する伝送路エラーに対する耐性が低くなる問題がある。以上の問題点については特許文献１により解決されていない。
【０００６】
本発明の目的は以上の問題点を解決し、従来のパラレルバスで構成されたシステムの制御方法を変更することなく、シリアルバスで通信するブリッジ回路へ置き換えることができるデータ転送装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明に係るデータ転送装置は、
パラレルデータの転送を行う第１のインターフェース回路と、
シリアルデータの転送を行う第２のインターフェース回路とを備えたデータ転送装置において、
前記第２のインターフェース回路は前記パラレルデータをサンプリングしてシリアルデータに変換して転送し、
前記データ転送装置は、
前記変換されたシリアルデータをパラレルデータに変換する変換手段と、
パケットを用いて前記パラレルデータからシリアルデータを含むパケットに変換するパケット生成手段と、
前記パケットからパラレルデータを抽出するデータ抽出手段と、
前記パラレルデータをサンプリングする際に、前記パラレルデータの信号が変化するタイミングを検出して記憶装置に保存した後、パケットを用いた転送に切り替え、前記タイミング値を用いてパラレルデータの送信制御を行う転送制御手段とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明に係るデータ転送装置によれば、通信開始時に、単純なパラレルシリアル変換方式を用い、パラレルデータの信号変更タイミングを検出して保存した後、パケット転送方式に切り替えてシリアル転送を行うので、従来のパラレルデータで構成されたシステムの制御方法を変更することなく、シリアルデータを用いて通信するブリッジ回路へ置き換えることができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係る、パラレルシリアル変換を行うブリッジ回路の全体構成を示すブロック図である。
【図２】図１のパラレルインターフェース回路１２の各信号の動作タイミングと、単純シリアルパラレル変換方式時のサンプリングを説明するためのタイミングチャートである。
【図３】図１のブリッジ回路で用いるパケット転送方式で用いる各パケットのパケットフォーマットを示す図である。
【図４】図１の変化点検出回路２６でパラレルバス上のバスデータの信号変化タイミングを検出し、タイミング保存回路２７に格納することを示すタイミングチャートである。
【図５】図１のブリッジ回路のリセット解除時処理を示すフローチャートである。
【発明を実施するための形態】
【００１０】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１１】
図１は本発明の一実施形態に係る、パラレルシリアル変換を行うブリッジ回路の全体構成を示すブロック図である。当該ブリッジ回路は、ブリッジ回路自身でマスター装置１０のパラレルデータの信号変化タイミングを検出して保存し、スレーブ装置２０は保存した信号変化タイミングを用いることで、従来の制御方法を変更することなく、データ通信することを特徴としている。特に、当該ブリッジ回路は、通信開始時に、単純なパラレルシリアル変換方式を用い、パラレルデータの信号変更タイミングを検出して保存した後、パケット転送方式に切り替えてシリアル転送を行う。そして、スレーブ装置２０でシリアルデータをパラレルデータに変換する際、保存した信号変更タイミングでパラレルデータを生成して送信する。
【００１２】
図１において、マスター装置１０はＣＰＵ１からパラレルバス３１を介して送られてくるパラレルバスデータをシリアルバスデータに変換し、シリアルバス３０を介してスレーブ装置に転送する。一方、スレーブ装置２０はシリアルバス３０を介して送られるシリアルデータをパラレルデータに変換し、パラレルバス３２を介してペリフェラルＩＣ２，３にデータ転送する。
【００１３】
マスター装置１０は、モード制御回路１１と、パラレルインターフェース回路１２と、パケット生成回路１３と、マルチプレクサ１４と、シリアル化ＰＨＹ回路１５とを備えて構成される。
【００１４】
パラレルインターフェース回路１２はＣＰＵ１からパラレルバス３１を介してパラレルデータを受信する。そして、通信したい相手を示すチップセレクト信号（ＣＳ０＿Ｎ，ＣＳ１＿Ｎ）と、アドレス（Ａｄｄｒ）、書き込みを示す信号（ＷＥ＿Ｎ）、読み出しを示す信号（ＲＤ＿Ｎ）、データ（ＤＡＴＡ）を用いてＣＰＵ１と通信を行う。なお、図１では、２個のチップセレクト信号を用いているが、接続可能なペリフェラルＩＣ２，３の数だけ用意してもよく、例えば１個又は３個以上のチップセレクト信号を設けてもよい。
【００１５】
パケット生成回路１３は、パケットモード時にＣＰＵ１から受信したデータにパケットの種別を示すヘッダ及び、エラー検出のための符号を追加することによりパケットデータを生成する。モード制御回路１１は、データ転送方式を単純シリアルパラレル変換方式かパケット方式かのいずれかを選択する回路であって、選択された方式を示すモード信号を各回路１２〜１５に出力してモード設定する。単純シリアルパラレル変換方式のときは、パラレルインターフェース回路１２からのデータはマルチプレクサ１４を介してシリアル化ＰＨＹ回路１５に出力される。一方、パケット方式のときは、パラレルインターフェース回路１２からのデータはパケット生成回路１３に入力され、上記パケットデータが生成された後、マルチプレクサ１４を介してシリアル化ＰＨＹ回路１５に出力される。シリアル化ＰＨＹ回路１５は、モード制御回路１１からのモード信号で選択された所定のデータをサンプリングすることによりシリアル化し、シリアル化されたシリアルデータをシリアルバス３０を介してスレーブ装置２０のデシリアル化ＰＨＹ回路２２に伝送する。
【００１６】
スレーブ装置２０はモード制御回路２１と、デシリアル化ＰＨＹ回路２２と、パケットデータ抽出回路２３と、マルチプレクサ２４と、パラレルインターフェース回路２５と、変化点検出回路２６と、記憶装置で構成されるタイミング保存回路２７とを備える。ここで、変化点検出回路２６とタイミング保存回路２７により、本実施形態に係る転送制御手段を構成する。
【００１７】
スレーブ装置２０のデシリアル化ＰＨＹ回路２２は、シリアルバス３０を介して伝送されたシリアルデータをパラレルデータに変換してパケットデータ抽出回路２３、マルチプレクサ２４及び変化点検出回路２６に出力する。パケットデータ抽出回路２３は、パケット方式の転送データからヘッダ及び符号を除去し、受信データを抽出し、エラー検出符号を復号化し、エラーの検出を行って、受信データをマルチプレクサ２４を介してパラレルインターフェース回路２５に出力する。単純シリアルパラレル変換方式のときは、デシリアル化ＰＨＹ回路２２からのデータはマルチプレクサ２４を介してパラレルインターフェース回路２５に出力されるとともに、変化点検出回路２６に入力される。変化点検出回路２６は、このときＣＰＵ１の各信号を高速なクロックでサンプリングし、変化タイミングを検出し、検出が終わると完了通知信号と、検出したタイミング情報をタイミング保存回路２７に出力します。当該完了通知信号はタイミング保存回路２７からマスター装置１０のモード制御回路１１及びモード制御回路２１に送られる。タイミング保存回路２７は、変化点検出回路２６で検出したパラレルデータの信号変化タイミングを保存する。パラレルインターフェース回路２５は、単純シリアルパラレル変換方式の場合は、変換されたパラレルデータをパラレルバス３２を介してペリフェラルＩＣ２，３に対して出力する。また、パケット方式の場合は、タイミング保存回路２７に保存された信号変化タイミング情報を使ってパラレルインターフェース回路２５を制御してパラレルデータの送信制御を行う。
【００１８】
図２は図１のパラレルインターフェース回路１２の各信号の動作タイミングと、単純シリアルパラレル変換方式時のサンプリングを説明するためのタイミングチャートである。図２においては、図１のＣＰＵ１がペリフェラルＩＣ２にデータ書込を行った後、データ読出を行う動作を示す。
【００１９】
図２において、チップセレクト信号ＣＳ０＿Ｎ＝”Ｌ”の区間が書込又は読出アクセスを実行している区間を示す。ライトイネーブル信号ＷＥ＿Ｎ＝”Ｌ”はＣＰＵ１が書き込みデータを出力していることを示し、リード信号ＲＤ＿Ｎ＝”Ｌ”は、ＣＰＵ１が読み出しデータを要求していることを示す。単純シリアルパラレル変換方式では、前記パラレルバス３１の各信号をマスター装置１０の内部クロック（図２のＣｌｏｃｋ）でサンプリングし、シリアル化して、スレーブ装置２０に転送する。図２では、内部クロックＣｌｏｃｋの立上り毎にサンプリングしているが、シリアルバス３０の周波数は、サンプリングするバスの本数に応じて高速化する必要があるため、サンプリング回数をクロックＣｌｏｃｋの２周期に１回という具合に減らしてもよい。なお、単純シリアルパラレル変換方式では、パラレルデータの変化タイミングをスレーブ装置２０に伝達できるが、エラー検出符号を付加しないため、エラーレートの高い伝送路において使用することはできない。
【００２０】
図３は図１のブリッジ回路で用いるパケット転送方式で用いる各パケットのパケットフォーマットを示す図である。図３から明らかなように、本実施形態では、以下の４種類のパケットを有する。
（ａ）書込用パケット（Ｗｒｉｔｅ  Ｐａｃｋｅｔ）；
（ｂ）読出用パケット（Ｒｅａｄ  Ｐａｃｋｅｔ）；
（ｃ）スレーブ装置２０から返信されるリードデータパケット（Ｒｅａｄ  Ｄａｔａ  Ｐａｃｋｅｔ）；及び
（ｄ）スレーブ装置２０からの割り込み通知用パケット（Ｉｎｔｅｒｒｕｐ  Ｐａｃｋｅｔ）。
【００２１】
書込用パケットは、マスターからスレーブへライトアドレスとデータを送信するためのパケットである。書込用パケットは、
（１）パケット開始を示す１バイトのフラグ（ＡＣＳ）と、
（２）合わせて１バイトであるコマンドの種類（Ｗｒｉｔｅ／Ｒｅａｄ）と、
（３）ＣＳ信号（ＣＭＤ＿ＣＳ）と、
（４）３バイトのアドレス（ＡＤＤＲＥＳＳ）と、
（５）２バイトのライトデータ（ＷＤＡＴＡ）と、
（６）１バイトのエラー検出用ＣＲＣ符号（ＣＲＣ）と、
（７）パケットの最後を示す１バイトのフラグ（ＥＮＤ）とを含む。
そして、書込用パケットは合計９バイトで構成される。
【００２２】
読出用パケットは、マスター装置１０からスレーブ装置２０にリードアドレスを送信するためのパケットで、書込用パケットとの差分は、ライトデータがない点である。リードデータパケットは、リードコマンドを受けたスレーブ装置２０がリードデータをマスター装置１０に返すためのパケットである。リードデータパケットは、
（１）フラグ（ＡＣＳ）と、
（２）２バイトのリードデータ（ＲＤＡＴＡ）と、
（３）ＣＲＣ符号（ＣＲＣ）と、
（４）フラグ（ＥＮＤ）とを含む。
そして、リードデータパケットは合計５バイトで構成される。
【００２３】
割込通知用パケットは、スレーブ装置２０からマスター装置１０にイベントを通知するために使われるパケットである。割込通知用パケットは、
（１）割り込み通知用パケットの開始を示す１バイトのフラグ（ＩＲＱ）と、
（２）１バイトの割り込み内容（ＩＮＴ）と、
（３）ＣＲＣ符号（ＣＲＣ）と、
（４）フラグ（ＥＮＤ）とを含む。
そして、割込通知用パケットは合計４バイトで構成される。
【００２４】
なお、パケット転送方式は、シリアル伝送路で発生したエラーをＣＲＣ符号を使って検出できるため、データ転送の信頼性が高いが、パラレルデータの信号変化タイミングは保持しないため、スレーブ装置２０に伝達できない。
【００２５】
図４は図１の変化点検出回路２６でパラレルバス上のバスデータの信号変化タイミングを検出し、タイミング保存回路２７に格納することを示すタイミングチャートである。図４に示すように、タイミング保存回路２７は書込タイミング保存レジスタ２７ａと、読出タイミング保存レジスタ２７ｂとを備えて構成される。
【００２６】
図１の変化点検出回路２６は単純シリアルパラレル変換方式のときに動作する。単純シリアルパラレル変換方式は前述したように、マスター装置１０のパラレルバス３１上のパラレルデータの信号変化タイミングが、スレーブ装置２０に伝達されるため、スレーブ装置２０で信号の変化タイミングを検出できる。本実施形態では、データ書込時にＣＳ０＿Ｎの立下りからＷＥ＿Ｎの立下り区間（ｔＷＣＳｐｒｅ）、ＷＥ＿Ｎ＝”Ｌ”の区間（ｔＷｒｉｔｅ）、ＷＥ＿Ｎの立上りからＣＳ０＿Ｎの立上り区間（ｔＷＣＳｐｏｓｔ）の３種のタイミング情報を生成する。そして、当該タイミング情報は書込タイミング保存レジスタ２７ａに保存される。また、データ読出時には、ＣＳ０＿Ｎの立下りからＲＤ＿Ｎの立下り区間（ｔＲＣＳｐｒｅ）、ＲＤ＿Ｎ＝”Ｌ”の区間（ｔＲｅａｄ）、ＲＤ＿Ｎの立上りからＣＳ０＿Ｎの立上り区間（ｔＲＣＳｐｏｓｔ）の３種のタイミングを保持する。ここで、シリアルバス３０上のシリアルデータの信号変換タイミングは、装置の電源オン後は、変化しないため、タイミングの取得は最初のデータ書込及びデータ読出の際に行うだけでよい。タイミング保存回路２７はすべてのパラメータが格納されるとマスター装置１０のコントローラ１６に通知します。例えばこれは、前述した割り込みパケット、もしくは図１の完了通知信号で行われる。
【００２７】
図５は図１のブリッジ回路のリセット解除時処理を示すフローチャートである。図５において、当該ブリッジ回路のリセット解除後、当該ブリッジ回路は、単純シリアルパラレルモードで動作し（Ｓ１）、パラレルバス３１上のパラレルデータの信号変化タイミングの検出を行う（Ｓ２）。データ書込及びデータ読出ともに信号変化タイミングの検出が完了したら（Ｓ３でＹＥＳ）、スレーブ装置２０からマスター装置１０のモード制御回路１１及びスレーブ装置２０のモード制御回路２１に対して完了通知信号を送る（Ｓ４）。次いで、完了通知信号に応答して、各モード制御回路１１，１２はマスター装置１０及びスレーブ装置２０の動作モードをパケットモードへ変更する（Ｓ５）。すなわち、マスター装置１０において、パケット生成回路１３が動作しマルチプレクサ１４はパケット生成回路１３からのパケットデータを選択してシリアル化ＰＨＹ回路１５に出力するように動作する。一方、スレーブ装置２０では、パケットデータ抽出回路２３が動作して、受信データからパケットデータを抽出してマルチプレクサ２４を介してパラレルインターフェース回路２５に出力する。そして、スレーブ装置２０では、タイミング保存回路２７に保存されたタイミング情報を用いてパラレルインターフェース回路２５を制御して、当該タイミングでパラレルバス３２上のパラレルデータの送信制御を行う（Ｓ６）。
【００２８】
以上の実施形態によれば、パラレルデータの転送を行うパラレルインターフェース回路１２と、シリアルデータの転送を行うシリアル化ＰＨＹ回路１５とを備えたデータ転送装置が提供される。当該データ転送装置において、前記シリアル化ＰＨＹ回路１５は前記パラレルデータをサンプリングしてシリアルデータに変換して転送する。データ転送装置は、シリアルデータをパラレルデータに変換するデシリアル化ＰＨＹ回路２２と、パケットを用いてパラレルデータからシリアルデータを含むパケットに変換するパケット生成回路１３とを備える。また、データ転送装置はさらに、パケットからパラレルデータを抽出するデータ抽出回路２３を備える。変化点検出回路２６及びタイミング保存回路２７により転送制御手段を構成する。転送制御手段はパラレルデータをサンプリングする際に、前記パラレルデータの信号が変化するタイミングを検出して記憶装置に保存した後、パケットを用いた転送に切り替え、前記タイミング値を用いてパラレルデータの送信制御を行う。従って、通信開始時に、単純なパラレルシリアル変換方式を用い、パラレルデータの信号変更タイミングを検出して保存する。次いで、パケット転送方式に切り替えてシリアル転送を行うので、従来のパラレルデータで構成されたシステムの制御方法を変更することなく、シリアルデータを用いて通信するブリッジ回路へ置き換えることができる。
【００２９】
また、パラレルデータの信号が変化するタイミングを検出し、保存が完了したことを外部へ通知する、変化点検出回路２６及びタイミング保存回路２７からなる転送制御手段を備えた。従って、モード切り替えのタイミングを周辺回路が知ることができる。
【００３０】
なお、タイミング保存回路２７は、タイミング保存の完了通知信号を通知する際、シリアル転送の伝送路であるシリアルバス３０がアイドル状態であるか否かを判定し、アイドル状態と判定されるまでタイミング保存の完了通知信号の出力を遅延させることが好ましい。当該遅延制御により、シリアル転送がアイドル状態、つまり安全なタイミングでモード切り替えをすることができる。
【００３１】
以上の実施形態においては、ブリッジ回路を備えたデータ転送装置について説明しているが、本発明はこれに限らず、データ転送装置を例えば複合機などの電子機器に備えて用いることができる。
【符号の説明】
【００３２】
１…ＣＰＵ、
２，３…ペリフェラルＩＣ、
１０…マスター装置、
１１…モード制御回路、
１２…パラレルインターフェース回路、
１３…パケット生成回路、
１４…マルチプレクサ、
１５…シリアル化ＰＨＹ回路、
２０…スレーブ装置、
２１…モード制御回路、
２２…デシリアル化ＰＨＹ回路、
２３…パケットデータ抽出回路、
２４…マルチプレクサ、
２５…パラレルインターフェース回路、
２６…変化点検出回路、
２７…タイミング保存回路、
２７ａ…書込タイミング保存レジスタ、
２７ｂ…読出タイミング保存レジスタ、
３０…シリアルバス、
３１，３２…パラレルバス。
【先行技術文献】
【特許文献】
【００３３】
【特許文献１】特開２００５−２５８５７４号公報
【図１】
2014206810.tif 000003
【図２】
2014206810.tif 000004
【図３】
2014206810.tif 000005
【図４】
2014206810.tif 000006
【図５】
2014206810.tif 000007