(57)【要約】【課題】ブレークダウン電圧のばらつきにかかわらずショットキー型トランジスタのドライブ能力を十分に引き出すことができ、且つスイッチング動作の遅延を回避できるショットキー型トランジスタの駆動回路を提供する。【解決手段】駆動回路３０は、ショットキー型トランジスタ２１のゲートに接続される出力端子２３と、ショットキー型トランジスタ２１と同様に形成されたリファレンストランジスタ３５と、高電位側電源ラインＶdd1とリファレンストランジスタ３５のゲートとの間に接続される抵抗ＲGと、抵抗ＲGとリファレンストランジスタ３５との間のノードＮ１と同じ又はそれよりも低い電圧を第２のノードＮ２に供給する電圧発生部３４と、入力端子２２に入力される信号に応じて第２のノードＮ２の電圧を出力端子２３に伝達するスイッチング素子３２，３３とを有する。【選択図】図４
2014068310.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が与えられる入力端子と、
ショットキー型トランジスタのゲートに接続される出力端子と、
第１の電源ラインと、
前記第１の電源ラインよりも電位が低い第２の電源ラインと、
前記ショットキー型トランジスタと同様に形成され、ソース及びドレインの少なくとも一方が前記第２の電源ラインに接続されたリファレンストランジスタと、
前記第１の電源ラインと前記リファレンストランジスタのゲートとの間に接続される抵抗と、
前記抵抗と前記リファレンストランジスタのゲートとの間の第１のノードに接続され、前記第１のノードと同じ又はそれよりも低い電圧を第２のノードに供給する電圧発生部と、
前記入力端子に入力される信号に応じて前記第２のノードの電圧を前記出力端子に伝達するスイッチング素子と
を有することを特徴とするショットキー型トランジスタの駆動回路。
【請求項２】
前記電圧発生部がＭＯＳトランジスタにより形成され、該ＭＯＳトランジスタのソースが前記第２の電源ラインに接続され、ドレインが前記第２のノードに接続され、ゲートが前記第１のノードに接続されていることを特徴とする請求項１に記載のショットキー型トランジスタの駆動回路。
【請求項３】
前記リファレンストランジスタが、前記ショットキー型トランジスタと同一半導体チップ上に形成されていることを特徴とする請求項１又は２に記載のショットキー型トランジスタの駆動回路。
【請求項４】
前記リファレンストランジスタを複数有し、それらのリファレンストランジスタが同一半導体チップ上に相互に離隔して配置されていることを特徴とする請求項１乃至３のいずれか１項に記載のショットキー型トランジスタの駆動回路。
【請求項５】
前記抵抗の抵抗値ＲGは、前記第１の電源ラインの電圧をＶG1、前記リファレンストランジスタのブレークダウン電圧をＶG2、ブレークダウンが発生したときに前記抵抗を介して前記リファレンストランジスタのゲートに流れる電流をＩGとしたときに、ＲG＝（ＶG1−ＶG2）／ＩGの式で与えられる値又はそれ以上の値に設定されていることを特徴とする請求項１乃至４のいずれか１項に記載のショットキー型トランジスタの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキー型トランジスタの駆動回路に関する。
【背景技術】
【０００２】
ＨＥＭＴ（High Electron Mobility Transistor）の一種であるショットキー型ＧａＮトランジスタは、高出力且つ高速な動作が可能であるため、高速でスイッチングするスイッチ回路や電源回路等に使用されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１０１２１７号公報
【特許文献２】特開２０１０−１０９３２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ブレークダウン電圧のばらつきにかかわらずショットキー型トランジスタのドライブ能力を十分に引き出すことができ、且つスイッチング動作の遅延を回避できるショットキー型トランジスタの駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
開示の技術の一観点によれば、入力信号が与えられる入力端子と、ショットキー型トランジスタのゲートに接続される出力端子と、第１の電源ラインと、前記第１の電源ラインよりも電位が低い第２の電源ラインと、前記ショットキー型トランジスタと同様に形成され、ソース及びドレインの少なくとも一方が前記第２の電源ラインに接続されたリファレンストランジスタと、前記第１の電源ラインと前記リファレンストランジスタのゲートとの間に接続される抵抗と、前記抵抗と前記リファレンストランジスタのゲートとの間の第１のノードに接続され、前記第１のノードと同じ又はそれよりも低い電圧を第２のノードに供給する電圧発生部と、前記入力端子に入力される信号に応じて前記第２のノードの電圧を前記出力端子に伝達するスイッチング素子とを有するショットキー型トランジスタの駆動回路が提供される。
【発明の効果】
【０００６】
上述したショットキー型トランジスタの駆動回路によれば、ブレークダウン電圧のばらつきにかかわらずショットキー型トランジスタのドライブ能力を十分に引き出すことができ、且つスイッチング動作の遅延を回避できる。
【図面の簡単な説明】
【０００７】
【図１】図１は、ショットキー型ＧａＮトランジスタの一例を示す断面図である。
【図２】図２は、ショットキー型ＧａＮトランジスタのリーク電流特性を示す図である。
【図３】図３は、ブレークダウンを抑制するためにショットキー型トランジスタのゲートに抵抗を接続した例を示す図である。
【図４】図４は、実施形態に係るショットキー型トランジスタの駆動回路を示す図である。
【図５】図５は、リファレンストランジスタのリーク電流特性と抵抗の電流−電圧特性とを示す図である。
【図６】図６は、駆動信号生成部及び電圧発生部の具体例を示す図である。
【図７】図７は、第２の実施形態に係るショットキー型トランジスタの駆動回路を示す図である。
【図８】図８は、ＧａＮトランジスタと駆動回路とが同一半導体チップ形成された例を示す図であり、４個のリファレンストランジスタが半導体チップの四隅に配置されていることを示す図である。
【発明を実施するための形態】
【０００８】
以下、実施形態について説明する前に、実施形態の理解を容易にするための予備的事項について説明する。
【０００９】
図１はショットキー型ＧａＮトランジスタの一例を示す断面図である。
【００１０】
図１に示すショットキー型ＧａＮトランジスタは、基板１１と、基板１１上に形成されたバッファ層１２と、バッファ層１２上に形成された電子走行層１３と、電子走行層１３の上に形成された電子供給層１４とを有する。
【００１１】
電子供給層１４の上には、ソース電極１５及びドレイン電極１６が相互に離隔して形成されており、ソース電極１５及びドレイン電極１６間の電子供給層１４上には、コンタクト層１７及びゲート電極１８が積層されている。
【００１２】
ショットキー型ＧａＮトランジスタでは、基板１１として例えばシリコン（Ｓｉ）基板を使用することができる。バッファ層１２は、例えばＡｌＮとＧａＮとを積層して形成されている。また、電子走行層１３はアンドープのＧａＮにより形成されており、電子供給層１４はＡｌＧａＮにより形成されている。更に、コンタクト層１７はｐ型ＧａＮにより形成されており、ソース電極１５、ドレイン電極１６及びゲート電極１８は例えばＮｉ（ニッケル）、Ｔｉ（チタン）、Ａｌ（アルミニウム）、Ｐｔ（白金）又はＡｕ（金）等の金属により形成されている。
【００１３】
図２は、横軸にゲート電圧ＶGをとり、縦軸にゲート電流ＩGをとって、ショットキー型ＧａＮトランジスタ（以下、単に「ＧａＮトランジスタ」と記載する）のリーク電流特性を示す図である。
【００１４】
ＧａＮトランジスタでは、オン抵抗を小さくするために、ゲート電圧ＶGはできるだけ高くすることが好ましい。しかし、図２に示すように、ゲート電圧ＶGがある電圧を超えると、ゲートからソースに流れるゲート電流ＩG（以下、「リーク電流」ともいう）が著しく増大する。ゲート電流ＩGが増大し始める電圧は、ブレークダウン電圧と呼ばれている。
【００１５】
ＧａＮトランジスタでは、ブレークダウン電圧のばらつきが比較的大きく、例えばブレークダウン電圧が８．０Ｖのトランジスタもあれば７．８Ｖのトランジスタもある。そのため、ＧａＮトランジスタのゲート電圧は、マージンをとって低めに設定される。
【００１６】
しかし、ゲート電圧を低めに設定すると、オン抵抗が高い状態での動作となるため、ショットキー型ＧａＮトランジスタのドライブ能力を十分に引き出すことができなくなる。また、オン抵抗が高い状態の動作であるため、多くの熱が発生し、電力を無駄に消費することにもなる。
【００１７】
ところで、図３のように、ＧａＮトランジスタ２１のゲートと入力端子（ノード）２２との間に抵抗ＲGを接続すると、ブレークダウンが発生したときに抵抗ＲGに大きなリーク電流が流れて、リーク電流に応じた電圧降下が生じる。このため、ブレークダウンが発生したときには、ゲートに印加される電圧が入力端子２２に供給された電圧よりも低くなる。なお、図３中の抵抗ＲLは、ＧａＮトランジスタ２１に接続された負荷を模式的に示している。
【００１８】
例えば、図３のＧａＮトランジスタ２１として、ブレークダウン電圧が７．８Ｖ及び８．０ＶのＧａＮトランジスタを使用したとする。
【００１９】
入力端子２２に７．８Ｖ以上、８Ｖ未満の電圧が印加された場合、ブレークダウン電圧が７．８ＶのＧａＮトランジスタではブレークダウンが発生して抵抗ＲGに多くのリーク電流が流れる。その結果、抵抗ＲGによる電圧降下の分だけゲート電圧が低くなり、ブレークダウンが抑制される。
【００２０】
一方、ブレークダウン電圧が８．０ＶのＧａＮトランジスタでは、入力端子２２に８．０Ｖ未満の電圧を印加してもブレークダウンは発生せず、ゲートの電圧は入力端子２２の電圧と同じになる。
【００２１】
つまり、入力端子２２とＧａＮトランジスタ２１のゲートとの間に抵抗ＲGを接続すると、ＧａＮトランジスタ２１のブレークダウン電圧のばらつきを小さくしたのと同等の効果が得られる。
【００２２】
抵抗ＲGの抵抗値は、例えば下記（１）式により算出される値、又はそれ以上の値とする。但し、ＶG1は抵抗ＲGに供給される電圧の最大値、ＶG2はＧａＮトランジスタ２１のブレークダウン電圧（ＶG1＞ＶG2）、ＩGはブレークダウンが発生したときにゲートに流れる電流である。
【００２３】
ＲG＝（ＶG1−ＶG2）／ＩG  …（１）
このように、入力端子２２とＧａＮトランジスタ２１のゲートとの間に抵抗ＲGを接続すると、ＧａＮトランジスタ２１のブレークダウン電圧のばらつきを吸収し、ＧａＮトランジスタ２１の駆動能力を十分に引き出すことが可能になる。しかし、その場合は、抵抗ＲGが負荷となって信号の立ち上がりが遅くなり、スイッチング動作に遅延が発生する。
【００２４】
以下の実施形態では、ブレークダウン電圧のばらつきにかかわらずショットキー型トランジスタのドライブ能力を十分に引き出すことができ、且つスイッチング動作の遅延を回避できるショットキー型トランジスタの駆動回路について説明する。
【００２５】
（第１の実施形態）
図４は、実施形態に係るショットキー型トランジスタの駆動回路を示す図である。
【００２６】
本実施形態に係るショットキー型トランジスタの駆動回路３０は、駆動信号生成部３１と、ＭＯＳトランジスタ３２，３３と、電圧発生部３４と、抵抗ＲGと、リファレンストランジスタ３５とを有している。
【００２７】
入力端子２２は駆動信号生成部３１の入力側に接続されており、駆動信号生成部３１からは第１の駆動信号Ｖout1及び第２の駆動信号Ｖout2が出力される。第１の駆動信号Ｖout1はＭＯＳトランジスタ３２のゲートに伝達され、第２の駆動信号Ｖout2はＭＯＳトランジスタ３３のゲートに伝達される。入力端子２２に入力される信号ＩＮは、例えばパルス幅変調（pulse width modulation：ＰＷＭ）された信号である。
【００２８】
ＭＯＳトランジスタ３２，３３はノードＮ２と低電位側電源ラインＶssとの間に直列に接続されている。また、ＭＯＳトランジスタ３２とＭＯＳトランジスタ３３との間のノードＮ３は、出力端子２３を介してＧａＮトランジスタ２１のゲートに接続されている。なお、ＭＯＳトランジスタ３２，３３はスイッチング素子の一例である。
【００２９】
高電位側電源ラインＶdd1の電圧は、ＧａＮトランジスタ２１のブレークダイン電圧よりも高い電圧に設定される。ここでは、ＧａＮトランジスタ２１のブレークダウン電圧を８Ｖとし、高電位側電源ラインＶdd1の電圧を１０Ｖとする。
【００３０】
高電位側電源ラインＶdd1とノードＮ２との間には電圧発生部３４が接続されている。また、高電位側電源ラインＶdd1とノードＮ１との間には抵抗ＲGが接続されている。
【００３１】
ノードＮ１は電圧発生部３４の入力端に接続されているとともに、リファレンストランジスタ３５のゲートと接続されている。電圧発生部３４は、ノードＮ２の電圧を、ノードＮ１の電圧と同じ又はそれよりも若干低い電圧に維持する。
【００３２】
リファレンストランジスタ３５は、ＧａＮトランジスタ２１と同様に形成されたものであり、リファレンストランジスタ３５とＧａＮトランジスタ２１とは同じ構造を有する。従って、リファレンストランジスタ３５のブレークダウン電圧は、ＧａＮトランジスタ２１のブレークダウン電圧と同じ又はほぼ同じである。リファレンストランジスタ３５は、ＧａＮトランジスタ２１と同一の半導体チップ上に形成することが好ましい。
【００３３】
リファレンストランジスタ３５のソースは低電位側電源ラインＶssに接続され、ドレインは開放されている。なお、リファレンストランジスタ３５のドレインを低電位側電源ラインＶssに接続してもよい。
【００３４】
一方、ＧａＮトランジスタ２１のソースは、低電位側電源ラインＶssに接続されている。また、ＧａＮトランジスタ２１のドレインと高電位側電源ラインＶddとの間には、負荷ＲLが接続される。高電位側電源ラインＶddの電圧は、例えば２０Ｖである。
【００３５】
本実施形態において、抵抗ＲGの抵抗値は、前述の（１）式により決定する。但し、ここでは、高電位側電源ラインＶdd1の電圧をＶG1、リファレンストランジスタ３５のブレークダウン電圧をＶG2、ブレークダウンが発生したときにリファレンストランジスタ３５のゲートに流れる電流をＩGとする。
【００３６】
図５は、横軸に電圧をとり、縦軸に電流をとって、リファレンストランジスタ３５のリーク電流特性（実線ａ）と、抵抗ＲGの電流−電圧特性（破線ｂ）とを示す図である。ここでは、リファレンストランジスタ３５のブレークダウン電圧を８Ｖとしている。
【００３７】
図５に実線ａで示すように、リファレンストランジスタ３５（ＧａＮトランジスタ）のゲート電流は、ブレークダウン電圧を超えると急激に増加する。
【００３８】
一方、抵抗ＲGに流れる電流は、ノードＮ１の電圧が０Ｖのときに最大となり、１０Ｖのときには０となる。そして、ノードＮ１の電圧が０Ｖから１０Ｖの間のときには、図５中に破線ｂで示すように、ノードＮ１の電圧に応じて直線的に変化する。図４に示す駆動回路３０において、ノードＮ１の電圧は、図５中に実線ａと破線ｂとが交差する点で平衡状態となる。
【００３９】
図６は、駆動信号生成部３１及び電圧発生部３４の具体例を示す図である。
【００４０】
駆動信号生成部３１は、例えば図６のように入力信号ＩＮの反転信号を生成するインバータ３１ａを有する。入力端子２２に供給された信号ＩＮは、直接又はバッファ（図示せず）等を介して第１の駆動信号Ｖout1として出力される。また、インバータ３１ａで生成された反転信号は、第２の駆動信号Ｖout2として出力される。
【００４１】
電圧発生部３４は、例えば図６のように、ソースが高電位側電源ラインＶdd1に接続され、ドレインがノードＮ２に接続され、ゲートがノードＮ１に接続されたＭＯＳトランジスタ３４ａを有する。このＭＯＳトランジスタ３４ａのしきい値電圧をＶthとしたときに、ノードＮ２の電圧はノードＮ１の電圧よりもしきい値電圧Ｖthだけ低い電圧となる。
【００４２】
以下、本実施形態に係るショットキー型トランジスタの駆動回路３０の動作について説明する。
【００４３】
前述したように、高電位側電源ラインＶdd1に供給される電圧は、リファレンストランジスタ３５のブレークダウン電圧よりも高い電圧である。このため、高電位側電源ラインＶdd1に所定の電圧（１０Ｖ）が供給されると、リファレンストランジスタ３５はブレークダウンする。
【００４４】
しかし、図４を参照して説明したように、リファレンストランジスタ３５がブレークダウンすると抵抗ＲGに大きな電流が流れ、抵抗ＲGによる電圧降下の分だけリファレンストランジスタ３５のゲート電圧が低下しブレークダウンが抑制されて、平衡状態となる。
【００４５】
ノードＮ２の電圧は、前述したように電圧発生部３４によりノードＮ１の電圧と同じ又はそれよりも若干低い電圧に維持される。以下、ノードＮ２の電圧をＶ’とする。
【００４６】
ここで、入力端子２２に入力される信号ＩＮが“Ｈ”のときは、駆動信号生成部３１から出力される第１の駆動信号Ｖout1が“Ｈ”、第２の駆動信号Ｖout2が“Ｌ”になり、ＭＯＳトランジスタ３２がオン、ＭＯＳトランジスタ３３がオフになる。これにより、ＧａＮトランジスタ２１のゲートにはＭＯＳトランジスタ３２を介して電圧Ｖ’が印加され、ＧａＮトランジスタ２１はオンになる。
【００４７】
電圧Ｖ’はリファレンストランジスタ３５のブレークダウンを抑制できる電圧であり、リファレンストランジスタ３５のブレークダウン電圧はＧａＮトランジスタ２１とほぼ同じである。このため、ＧａＮトランジスタ２１のゲートに電圧Ｖ’が印加されても、ＧａＮトランジスタ２１がブレークダウンすることはない。
【００４８】
また、入力端子２２とＧａＮトランジスタ２１のゲートとの間、及びノードＮ２とＧａＮトランジスタ２１との間には、信号の遅延の原因となる抵抗等の素子がない。このため、入力信号ＩＮの立ち上がりとほぼ同時にＧａＮトランジスタ２１がオンになり、スイッチング動作の遅延は殆どない。
【００４９】
一方、入力端子２２に供給される信号ＩＮが“Ｌ”になると、ＭＯＳトランジスタ３２はオフになり、ＭＯＳトランジスタ３３がオンになる。このため、ＧａＮトランジスタ２１のゲート電圧は低電位側電源ラインＶssの電圧（０Ｖ）と同じになり、ＧａＮトランジスタ２１はオフになる。
【００５０】
上述したように、本実施形態では、抵抗ＲG、リファレンストランジスタ３５及び電圧発生部３４を使用して、ＧａＮトランジスタ２１のブレークダウンを抑制できる電圧Ｖ’を発生する。このため、ＧａＮトランジスタ２１のブレークダウン電圧のばらつきにかかわらずブレークダウンの発生を回避でき、ＧａＮトランジスタ２１のドライブ能力を十分に引き出すことができる。
【００５１】
また、本実施形態では、入力端子２２からＧａＮトランジスタ２１のゲートまでの間には信号遅延の原因となる抵抗等の素子がないので、ＧａＮトランジスタ２１の高速スイッチングが可能である。
【００５２】
なお、前述したようにＧａＮトランジスタはシリコン基板を用いて作成することができるため、ＧａＮトランジスタ（リファレンストランジスタを含む）と、ＭＯＳトランジスタ及び抵抗等の素子とを同一シリコン基板上に形成し、１チップ化することができる。この場合、ＧａＮトランジスタを用いた電子機器の部品数及びコストの削減が可能になるとともに、素子間の距離を短くできるため、寄生インピーダンスの低減やスイッチング時のリンキングを低減する効果も期待できる。
【００５３】
（第２の実施形態）
図７は、第２の実施形態に係るショットキー型トランジスタの駆動回路を示す図である。図７において図４と同一物には同一符号を付して、その詳細な説明は省略する。なお、図７では図４のＧａＮトランジスタ２１及び負荷ＲLの図示を省略している。
【００５４】
本実施形態では、図７に示すように、４個のリファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄを有する。これらのリファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄのゲートはいずれもノードＮ１に接続されており、ソースは低電位側電源ラインＶssに接続されている。また、リファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄのドレインはいずれも開放されている。
【００５５】
これらのリファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄは、いずれもＧａＮトランジスタ２１と同じ構造を有する。また、リファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄはＧａＮトランジスタ２１と同じ基板上に形成され、ＧａＮトランジスタ２１と駆動回路とが１チップ化されている。そして、図８に示すように、リファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄは当該駆動回路３０が形成される半導体チップ４０の四隅に配置されている。
【００５６】
このため、ＧａＮトランジスタ２１のブレークダウン電圧は、これらのリファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄのブレークダウン電圧の最低値と最高値との間にあることが期待される。
【００５７】
高電位側電源ラインＶdd1に所定の電圧（１０Ｖ）が供給されると、リファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄのうちブレークダウン電圧が最も低いトランジスタが最初にブレークダウンする。そして、そのブレークダウンしたリファレンストランジスタに流れる電流と同じ電流が抵抗ＲGに流れ、ノードＮ１の電圧が決まる。
【００５８】
入力信号ＩＮが“Ｈ”のときにＧａＮトランジスタ２１のゲートに印加される電圧は、ノードＮ１と同じ又はそれよりも若干低い電圧である。そして、本実施形態では、上述したようにノードＮ１の電圧は、半導体チップ４０の四隅に形成されたリファレンストランジスタ３５ａ，３５ｂ，３５ｃ，３５ｄのうちのブレークダウン電圧が最も低いトランジスタにより決まる。このため、本実施形態では、第１の実施形態に比べて、ＧａＮトランジスタのブレークダウンをより確実に防止することができる。
【符号の説明】
【００５９】
１１…基板、１２…バッファ層、１３…電子走行層、１４…電子供給層、１５…ソース電極、１６…ドレイン電極、１７…コンタクト層、１８…ゲート電極、２１…ＧａＮトランジスタ、２２…入力端子、２３…出力端子、３０…ショットキー型トランジスタの駆動回路、３１…駆動信号生成部、３２，３３…ＭＯＳトランジスタ、３４…電圧発生部、３５，３５ａ〜３５ｄ…リファレンストランジスタ、４０…半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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