(57)【要約】【課題】ウェハ上の半導体素子の位置情報を容易に形成できる半導体素子及びその製造方法を提供する。【解決手段】ウェハ４０上で複数のエリア４１に区分してパターン形成される半導体素子１０において、エリア４１の位置を示すエリア位置情報３２と、エリア４１内のチップ位置を示すエリア内チップ位置情報３１とを異なる領域に形成した。【選択図】図３
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【特許請求の範囲】
【請求項１】
ウェハ上で複数のエリアに区分してパターン形成される半導体素子において、前記エリアの位置を示すエリア位置情報と、前記エリア内のチップ位置を示すエリア内チップ位置情報とを異なる領域に形成したことを特徴とする半導体素子。
【請求項２】
前記エリア位置情報が所定の単位パターンの配列に応じて二進数表記されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記エリア位置情報が所定の単位パターンを前記エリア毎に異なる位置に設けて形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記エリア位置情報及び前記エリア内チップ位置情報の少なくとも一方を電極の層により形成したことを特徴とする請求項１〜請求項３のいずれかに記載の半導体素子。
【請求項５】
ウェハ上で複数のエリアに区分してステッパによりパターン形成される半導体素子の製造方法において、前記エリアの位置を示すエリア位置情報と、前記エリア内の各半導体素子の位置を示すエリア内チップ位置情報とを半導体素子毎に形成し、前記エリア内チップ位置情報が前記エリア内の各半導体素子に対応するパターンを設けた第１レチクルにより形成され、前記エリア位置情報が各半導体素子に対して所定の単位パターンを設けた第２レチクルによる露光位置を前記エリア毎に可変して形成されることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハ上の位置情報を有した半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子は特許文献１に開示される。この半導体素子は半導体のウェハ上にマトリクス状に多数設けられる。ウェハ上には半導体層や電極等の積層膜が積層される。各積層膜は上面に塗布されたレジストをステッパにより露光した後にエッチングしてパターン形成される。そして、多数の半導体素子がウェハから切り出して形成される。
【０００３】
各半導体素子にはウェハ上のチップ位置を示す位置情報が設けられる。この時、半導体素子毎にウェハ上の位置にそれぞれ対応するパターンが設けられた専用のレチクルを用い、ウェハ上に位置情報のパターンが形成される。これにより、ウェハから切り出された各半導体素子に位置情報が設けられ、半導体素子の不良解析を容易に行うことができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２６９３８５号公報（第２頁〜第７頁、第２図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来の半導体素子によると、ウェハ上のすべての半導体素子に対して異なる位置情報がレチクルを用いて形成される。この時、ウェハの反りが大きい場合にウェハ全体に対してピントを合わせて位置情報のパターンを形成することが困難である。従って、ウェハ上の半導体素子の位置情報を容易に形成できない問題があった。
【０００６】
本発明は、ウェハ上の半導体素子の位置情報を容易に形成できる半導体素子及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明は、ウェハ上で複数のエリアに区分してパターン形成される半導体素子において、前記エリアの位置を示すエリア位置情報と、前記エリア内のチップ位置を示すエリア内チップ位置情報とを異なる領域に形成したことを特徴としている。
【０００８】
ここで、エリアとは一枚のウェハ上に区分される複数の領域を示す。一つのエリア内には複数の半導体素子が集積または搭載される。一つのエリアの大きさは任意であるが、たとえばステッパの１ショット分の大きさに相当する。一つのエリアに集積または搭載される半導体素子の数は任意であるが、エリアの大きさと搭載される半導体素子の大きさの関係から決定される。ここで、エリア位置情報とはウェハ内での各エリアの位置を示し、チップ位置情報とは一つのエリア内での各半導体素子の位置を示す。
【０００９】
また本発明は、上記構成の半導体素子において、前記エリア位置情報が所定の単位パターンの配列に応じて二進数表記されることを特徴としている。
【００１０】
また本発明は、上記構成の半導体素子において、前記エリア位置情報が所定の単位パターンを前記エリア毎に異なる位置に設けて形成されることを特徴としている。
【００１１】
また本発明は、上記構成の半導体素子において、前記エリア位置情報及び前記エリア内チップ位置情報の少なくとも一方を電極の層により形成したことを特徴としている。
【００１２】
また本発明は、上記構成の半導体素子において、前記エリア位置情報が前記ウェハ内の直交する二方向の座標情報を分離して形成されることを特徴としている。
【００１３】
また本発明は、ウェハ上で複数のエリアに区分してステッパによりパターン形成される半導体素子の製造方法において、前記エリアの位置を示すエリア位置情報と、前記エリア内の各半導体素子の位置を示すエリア内チップ位置情報とを半導体素子毎に形成し、前記エリア内チップ位置情報が前記エリア内の各半導体素子に対応するパターンを設けた第１レチクルにより形成され、前記エリア位置情報が各半導体素子に対して所定の単位パターンを設けた第２レチクルによる露光位置を前記エリア毎に可変して形成されることを特徴としている。
【００１４】
この構成によると、第１レチクルを用いて複数のエリア毎にステッパにより露光し、半導体素子毎にエリア内チップ位置情報のパターンが形成される。また、第２レチクルを用いて複数のエリア毎に露光位置を可変してステッパにより露光し、エリア毎に異なる配置の単位パターンによってエリア位置情報が各半導体素子に形成される。
【００１５】
また本発明は、上記構成の半導体素子の製造方法において、前記エリア位置情報が前記エリア内で第２レチクルによる露光位置を可変した多重露光により形成され、前記単位パターンの配列に応じて二進数表記されることを特徴としている。
【００１６】
また本発明は、上記構成の半導体素子の製造方法において、各半導体素子に対して複数の前記単位パターンを有する第３レチクルを設け、第２レチクル及び第３レチクルによって前記エリア位置情報を形成することを特徴としている。
【００１７】
また本発明は、上記構成の半導体素子の製造方法において、前記エリア位置情報が前記ウェハ内の直交する二方向の座標情報を分離して形成されることを特徴としている。
【００１８】
また本発明は、上記構成の半導体素子の製造方法において、前記エリア位置情報及び前記エリア内チップ位置情報を電極の層により形成したことを特徴としている。
【発明の効果】
【００１９】
本発明によると、半導体素子の異なる領域にエリア位置情報とエリア内チップ位置情報とを形成したので、エリア内チップ位置情報とエリア位置情報とによってウェハ上の半導体素子の位置を容易に把握することができる。また、ウェハ上を複数のエリアに区分してパターン形成されるため、反りの大きいウェハに対してエリア毎にピントを合わせてエリア内チップ位置情報及びエリア位置情報を容易に形成することができる。
【００２０】
また本発明によると、エリア内チップ位置情報がエリア内の各半導体素子に対応するパターンを設けた第１レチクルにより形成され、エリア位置情報が所定の単位パターンを設けた第２レチクルによる露光位置をエリア毎に可変して形成される。これにより、反りの大きいウェハに対して複数のエリアに区分してウェハ上の半導体素子の位置情報を容易に設けることができる。また、第２レチクルによる露光位置を可変してエリア毎に異なるエリア位置情報を形成することができる。従って、エリア毎に異なるレチクルを用いる必要がなく、半導体素子のコストを削減することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１実施形態の半導体装置を示す斜視図
【図２】本発明の第１実施形態の半導体装置の半導体素子を示す上面断面図
【図３】本発明の第１実施形態の半導体装置の半導体素子を示す正面図
【図４】本発明の第１実施形態の半導体装置の半導体素子形成時のウェハを示す平面図
【図５】本発明の第１実施形態の半導体装置の半導体素子のエリア内チップ位置情報のパターンを示す平面図
【図６】本発明の第１実施形態の半導体装置の半導体素子のエリア位置情報のパターンを示す平面図
【図７】本発明の第２実施形態の半導体装置の半導体素子のエリア位置情報のパターンを示す平面図
【図８】本発明の第３実施形態の半導体装置の半導体素子のエリア位置情報のパターンを示す平面図
【図９】本発明の第４実施形態の半導体装置の半導体素子のエリア位置情報のパターンを示す平面図
【図１０】本発明の第５実施形態の半導体装置の半導体素子を示す正面図
【図１１】本発明の第６実施形態の半導体装置の半導体素子を示す正面図
【図１２】本発明の第６実施形態の半導体装置の半導体素子形成時のウェハを示す平面図
【発明を実施するための形態】
【００２２】
＜第１実施形態＞
以下に図面を参照して本発明の実施形態を説明する。図１は第１実施形態の半導体素子を備えた半導体装置の斜視図を示している。半導体装置１は金メッキされた鉄等から成る円板状のステム２の上面が金属製のキャップ３により覆われる。ステム２にはリード７ａ、７ｂが貫通して固定される。キャップ３の上面にはガラス板５で封止される窓部３ａが開口する。
【００２３】
キャップ３の内部のステム２上にはステム２と一体に形成されるヒートシンク４が立設される。ヒートシンク４の一方の側面には金メッキされたＳｉＣ等から成るサブマウント９を介して半導体素子１０のＮ側電極１７（図２参照）がダイボンドされる。半導体素子１０は詳細を後述するように、上方及び下方にレーザー光を出射する。
【００２４】
半導体素子１０のＰ側電極１６（図２参照）は例えば、４５μｍのボール径でワイヤ８ａによりリード７ａにワイヤーボンドされる。半導体素子１０の下面に対向するステム２上には半導体素子１０の出射光をモニターする受光素子６が配される。受光素子６はワイヤ８ｂによりリード７ｂにワイヤーボンドされる。
【００２５】
図２、図３は半導体素子１０の上面断面図及び正面図を示している。半導体素子１０はＧａＮ系レーザーダイオードから成り、波長が４０５ｎｍのレーザー光を最大定格４０ｍＷで発光する。また、半導体素子１０の横方向（Ｘ方向）は約９０μｍ、縦方向（Ｙ方向）は約２００μｍ、厚み方向（Ｚ方向）は約７０μｍにそれぞれ形成される。
【００２６】
半導体素子１０はＮ型にドーピングされたＧａＮから成る基板１１上にＳｉをドーピングしたＮ型のＮ型層１２が形成される。Ｎ型層１２の上面にはＩｎＧａＮから成る活性層を含む多重量子井戸層１３（ＭＱＷ層）が形成される。多重量子井戸層１３の上面にはＭｇをドーピングしたＰ型のＰ型層１４が形成される。
【００２７】
Ｐ型層１４のＸ方向の中央部には一対の溝部２１で挟まれた凸状のリッジ部２０がＹ方向に延びて形成される。溝部２１のＸ方向の幅は例えば、９μｍに形成され、リッジ部２０のＸ方向の幅は例えば、１．７μｍに形成される。
【００２８】
リッジ部２０の端面を含む半導体素子１０の上面１０ａ及び下面１０ｂには誘電体による多層コート（不図示）が施される。多層コートによって半導体素子１０の上面１０ａの光出射面及び下面１０ｂの反射率が例えばそれぞれ２２％、９８％に制御されている。リッジ部２０内に光を閉じ込めることでレーザー発振させ、上面１０ａから効率よく光が取り出される。
【００２９】
半導体素子１０のリッジ部２０が形成されるエピ面側のＰ型層１４上にはＰ側電極１６が形成され、エピ面と反対側の基板１１上にはＮ側電極１７が形成される。Ｐ側電極１６は第１電極部１６ａと第２電極部１６ｂとを有している。第１電極部１６ａはリッジ部２０の直上に形成される。
【００３０】
溝部２１の内部及び溝部２１に対してリッジ部２０と反対側のＰ型層１４上には誘電体層１５が形成される。第２電極部１６ｂは誘電体層１５及び第１電極部１６ａ上に連続して形成される。これにより、リッジ部２０のみに電流が流れるようになっている。第２電極部１６ｂは溝部２１よりも外周側に２５μｍの幅を有し、リッジ部２０を中心にＸ方向に約７０μｍの幅に形成される。
【００３１】
詳細を後述するように、リッジ部２０に対して一方のＰ側電極１６内にはエリア内チップ位置情報３１のパターンが設けられ、他方のＰ側電極１６内にはエリア位置情報３２のパターンが設けられる。
【００３２】
図４は半導体素子１０の基板１１を形成するウェハ４０の平面図を示している。ウェハ４０の一面にはＮ型層１２、多重量子井戸層１３、Ｐ型層１４、誘電体層１５及びＰ側電極１６が順に成膜され、他面にはＮ側電極１７が成膜される。リッジ部２０及びＰ側電極１６は上面に塗布されるレジストを所定のパターンが設けられるレチクルを用いてステッパにより露光した後にエッチングしてパターン形成される。これにより、ウェハ４０上に多数の半導体素子１０がマトリクス状に配列され、ウェハ４０をＸ方向及びＹ方向に切り出して半導体素子１０が得られる。
【００３３】
ステッパによりパターン形成する際にウェハ４０上を複数のエリア４１に区分してエリア４１毎に順に露光が行われる。本実施形態では直径２インチのウェハ４０に対し、Ｘ方向及びＹ方向に１４列×１３行の長方形のエリア４１に区分される。この時、ウェハ４１内の有効な範囲のエリア４１は１４６ショットになっている。各エリア４１のＸ方向及びＹ方向の長さは３．６ｍｍ×４ｍｍであり、それぞれ４０×２０チップの半導体素子１０が集積または搭載される。
【００３４】
エリア４１はステッパの１ショットの大きさに相当するが、ステッパの複数のショットの大きさ等のパターン形成時に区分される任意の大きさにすることができる。また、一つのエリアに集積または搭載される半導体素子１０の数は任意であるが、エリアの大きさと搭載される半導体素子１０の大きさの関係から決定される。
【００３５】
図３において、エリア内チップ位置情報３１はＰ側電極１６の図中、左側の領域に、Ｘ方向及びＹ方向に１０μｍ×２５μｍの範囲に設けられる。エリア位置情報３２はＰ側電極１６の図中、右側の領域にＸ方向及びＹ方向に１０μｍ×２０μｍの範囲に設けられる。従って、エリア内チップ位置情報３１及びエリア位置情報３２は半導体素子１０の異なる領域に形成される。尚、エリア内チップ位置情報３１及びエリア位置情報３２の周囲には視認性向上ため約３μｍの幅の空白領域が形成される。
【００３６】
エリア内チップ位置情報３１及びエリア位置情報３２は第１電極部１６ａ（図２参照）と同時に成膜し、ステッパによる露光後に同時にエッチングして電極の層によって形成される。また、第１電極部１６ａ形成後にリッジ部２０（図２参照）がパターン形成された後、誘電体層１５及び第２電極部１６ｂ（図２参照）がパターン形成される。
【００３７】
エリア内チップ位置情報３１はエリア４１内の各半導体素子１０の位置を示し、一辺が５μｍの正方形の単位パターン３１ａを配列して二進数表記される。図５はエリア内チップ位置情報３１のパターンを示している。エリア内チップ位置情報３１はエリア４１内の８００個の半導体素子１０に対し、２列の単位パターン３１ａの配列に応じて０番から７９９番までの１０桁の二進数表記した番号が形成される。
【００３８】
エリア内チップ位置情報３１を形成する第１レチクルには半導体素子１０の位置に応じて図５に示す０番から７９９番までのパターンが設けられている。これにより、エリア４１内の半導体素子１０に対してステッパの１回の露光でエリア内チップ位置情報３１が同時に形成される。
【００３９】
エリア位置情報３２はエリア４１の位置を示し、一辺が５μｍの正方形の単位パターン３２ａを配列して二進数表記される。この時、エリア位置情報３２の上部にＸ方向の列番号（図４参照）が４桁で形成され、下部にＹ方向の行番号（図４参照）が４桁で形成される。これにより、エリア４１の列番号と行番号とがＹ方向に並設される。
【００４０】
図６はエリア位置情報３２の列番号または行番号のパターンを示している。ウェハ４０内のエリア４１に対し、２列の単位パターン３２ａの配列に応じて０番から１２番または１３番までの各４桁の二進数表記した列番号及び行番号が形成される。
【００４１】
エリア位置情報３２を形成する第２レチクルにはエリア４１内の各半導体素子１０に対してそれぞれ１個の単位パターン３２ａが設けられている。そして、ステッパにより各エリア４１の露光を行う際に、第２レチクルの露光位置を可変した多重露光によってエリア位置情報３２のパターンが形成される。
【００４２】
即ち、エリア４１の列番号または行番号が０番の場合には第２レチクルによる露光が行われない。エリア４１の列番号または行番号が１番、２番、４番、８番の場合には第２レチクルの露光位置を可変して１回露光される。エリア４１の列番号または行番号が３番、５番、６番、９番、１０番、１２番の場合には第２レチクルの露光位置を可変して２回露光される。エリア４１の列番号または行番号が７番、１１番、１３番の場合には第２レチクルの露光位置を可変して３回露光される。
【００４３】
このため、第１電極部１６ａ、エリア内チップ位置情報３１及びエリア位置情報３２は第１レチクルを用いた１回の露光及び第２レチクルを用いた０回〜３回の露光の後にエッチングして形成される。尚、エリア内チップ位置情報３１及びエリア位置情報３２を第２電極部１６ｂと同時に成膜及びエッチングを行って形成してもよい。
【００４４】
上記のように形成されたエリア内チップ位置情報３１及びエリア位置情報３２によってウェハ４１上の半導体素子１０の位置を容易に把握することができ、半導体素子１０の不良解析を行うことができる。
【００４５】
本実施形態によると、エリア４１内の半導体素子１０の位置を示すエリア内チップ位置情報３１とエリア４１の位置を示すエリア位置情報３２とを半導体素子１０の異なる領域に形成している。このため、エリア内チップ位置情報３１とエリア位置情報３２とによってウェハ４１上の半導体素子１０の位置を容易に把握することができる。また、ウェハ４１上を複数のエリア４１に区分するため、反りの大きいウェハ４０に対してエリア４１毎にピントを合わせてエリア内チップ位置情報３１及びエリア位置情報３２を容易に形成することができる。
【００４６】
また、エリア内チップ位置情報３１がエリア４１内の各半導体素子１０に対応するパターンを設けた第１レチクルにより形成され、エリア位置情報３２が所定の単位パターン３２ａを設けた第２レチクルによる露光位置をエリア４１毎に可変して形成される。これにより、反りの大きいウェハ４０に対して複数のエリア４１に区分してウェハ４０上の半導体素子１０の位置情報を容易に設けることができる。また、第２レチクルによる露光位置を可変し、エリア４１毎に異なるエリア位置情報３２を形成することができる。従って、エリア４１毎に異なるレチクルを用いる必要がなく、半導体素子１０のコストを削減することができる。
【００４７】
また、エリア位置情報３２がエリア４１内で第２レチクルによる露光位置を可変した多重露光により形成され、単位パターン３２ａの配置に応じて二進数表記される。これにより、エリア位置情報３２の配置スペースを小さくすることができ、半導体素子１０が微細化されてもエリア位置情報３２を容易に形成することができる。
【００４８】
また、エリア位置情報３２がウェハ４０内の直交するＸ方向及びＹ方向の座標情報（列番号及び行番号）を分離して形成されるので、ウェハ４０上のエリア４１の位置を容易に把握することができる。
【００４９】
また、エリア位置情報３２及びエリア内チップ位置情報３１をＰ側電極１６から成る電極の層により形成している。このため、Ｐ側電極１６の金属色と半導体から成るＰ型層１４または誘電体層１５との色調の差によってエリア位置情報３２及びエリア内チップ位置情報３１を光学的に容易に認識できる。従って、エリア位置情報３２及びエリア内チップ位置情報３１の読取りを容易に行うことができる。尚、エリア位置情報３２及びエリア内チップ位置情報３１の一方を電極の層により形成してもよい。
【００５０】
＜第２実施形態＞
次に、図７は第２実施形態の半導体素子１０のエリア位置情報３２のパターンを示す平面図である。説明の便宜上、前述の図１〜図６に示す第１実施形態と同様の部分には同一の符号を付している。本実施形態はエリア位置情報３２を形成する際に、半導体素子１０毎に１個の単位パターン３２ａを設けた第２レチクルと、複数の単位パターン３２ａを設けた第３レチクルとを切り替えて多重露光している。その他の部分は第１実施形態と同様である。
【００５１】
第３レチクルには単位パターン３２ａがＸ方向に隣接した形状の１０μｍ×５μｍの矩形パターン３２ｃが設けられる。これにより、エリア４１の列番号または行番号が３番、１２番の場合に１回露光され、７番、１１番、１３番の場合に２回露光される。従って、エリア位置情報３２形成時の露光回数を削減することができる。この時、矩形パターン３２ｃを単位パターン３２ａがＹ方向に隣接した形状に形成してもよい。
【００５２】
本実施形態によると、各半導体素子１０に対して複数の単位パターン３２ａを有する第３レチクルを設け、第２レチクル及び第３レチクルによってエリア位置情報３２を形成している。これにより、エリア位置情報３２形成時の露光回数を削減して半導体素子１０のコストをより削減することができる。
【００５３】
＜第３実施形態＞
次に、図８は第３実施形態の半導体素子１０のエリア位置情報３２のパターンを示す平面図である。説明の便宜上、前述の図１〜図６に示す第１実施形態と同様の部分には同一の符号を付している。本実施形態はエリア位置情報３２を形成する際に、エリア４１の列番号または行番号を１列の単位パターン３２ａの配列により４桁で２進数表記している。その他の部分は第１実施形態と同様である。
【００５４】
エリア位置情報３２を形成する第２レチクルは第１実施形態と同一であり、露光位置をＹ方向に可変して多重露光される。エリア４１の列番号と行番号とはＸ方向に並設してもよく、Ｙ方向に並設してもよい。これにより、第１実施形態と同様の効果を得ることができる。
【００５５】
＜第４実施形態＞
次に、図９は第４実施形態の半導体素子１０のエリア位置情報３２のパターンを示す平面図である。説明の便宜上、前述の図８に示す第３実施形態と同様の部分には同一の符号を付している。本実施形態はエリア位置情報３２を形成する際に、半導体素子１０毎に１個の単位パターン３２ａを設けた第２レチクルと、複数の単位パターン３２ａを設けた第３レチクルとを切り替えて多重露光している。その他の部分は第３実施形態と同様である。
【００５６】
第３レチクルには単位パターン３２ａがＹ方向に隣接した形状の５μｍ×１０μｍの矩形パターン３２ｃが設けられる。これにより、エリア４１の列番号または行番号が３番、６番、１２番の場合に１回露光され、７番、１１番、１３番の場合に２回露光される。従って、エリア位置情報３２形成時の露光回数を削減することができる。
【００５７】
本実施形態によると、第２実施形態と同様に、エリア位置情報３２形成時の露光回数を削減して半導体素子１０のコストをより削減することができる。尚、隣々接の２つの単位パターン３２ａを設けた第３レチクルを設け、第２レチクルと第３レチクルとを切り替えて露光してもよい。
【００５８】
＜第５実施形態＞
次に、図１０は第５実施形態の半導体素子１０の平面図を示している。説明の便宜上、前述の図１〜図６に示す第１実施形態と同様の部分には同一の符号を付している。本実施形態は半導体素子１０の上部にエリア内チップ位置情報３１が文字により形成され、下部にエリア位置情報３２が二進数表記される。その他の部分は第１実施形態と同様である。
【００５９】
エリア内チップ位置情報３１及びエリア位置情報３２は第１実施形態と同様に、第１電極部１６ａ（図２参照）と同時に成膜して形成される。エリア内チップ位置情報３１はリッジ部２０を挟んで両側の上部にそれぞれＸ方向及びＹ方向に例えば、３０μｍ×３６μｍの範囲に設けられる。
【００６０】
また、エリア内チップ位置情報３１はアルファベット（Ｏ、Ｉを除く）及び数字によってリッジ部２０を挟む両側の２文字により３４進数表記される。これにより、容易にエリア４１（図４参照）内の半導体素子１０の位置を認識することができる。
【００６１】
エリア位置情報３２はリッジ部２０を挟んで両側のＰ側電極１６の下部にそれぞれエリア４１の列番号と行番号とを分けて形成される。エリア４１の列番号及び行番号は第１実施形態と同様に形成される。
【００６２】
これにより、エリア内チップ位置情報３１及びエリア位置情報３２が半導体素子１０の異なる領域に形成され、第１実施形態と同様の効果を得ることができる。尚、エリア位置情報３２の列番号及び行番号を前述の図７〜図９に示す第２〜第４実施形態と同様に形成してもよい。
【００６３】
＜第６実施形態＞
次に、図１１は第６実施形態の半導体素子１０の平面図を示している。説明の便宜上、前述の図１〜図６に示す第１実施形態と同様の部分には同一の符号を付している。本実施形態はウェハ４０上のエリア４１が第１実施形態と異なり、エリア位置情報３２がＰ型層１４上に形成される。その他の部分は第１実施形態と同様である。
【００６４】
Ｐ側電極１６はリッジ部２０の中心から図中、左側に３５μｍの幅で形成され、右側に２５μｍの幅で形成される。エリア内チップ位置情報３１はリッジ部２０に対して図中、左側のＰ側電極１６の上部に設けられる。エリア位置情報３２はリッジ部２０に対して図中、右側のＰ側電極１６よりも外側（右側）に設けられる。
【００６５】
図１２は本実施形態のウェハ４０の平面図を示している。本実施形態では直径２インチのウェハ４０に対し、Ｘ方向及びＹ方向に７列×７行の長方形のエリア４１に区分される。この時、ウェハ４１内の有効な範囲のエリア４１は４５ショットになっている。各エリア４１のＸ方向及びＹ方向の長さは７．２ｍｍ×８ｍｍであり、それぞれ８０×４０チップの半導体素子１０が形成される。
【００６６】
このため、エリア内チップ位置情報３１は単位パターン３１ａの配列に応じて１２桁の二進数表記され、Ｘ方向及びＹ方向に１０μｍ×３０μｍの範囲に設けられる。また、エリア内チップ位置情報３１はＰ側電極１６の第１電極部１６ａと同時に成膜、露光及びエッチングを行って形成される。このため、第１電極部１６ａ及びエリア内チップ位置情報３１は第１レチクルを用いた１回の露光の後にエッチングして形成される。
【００６７】
エリア位置情報３２はリッジ部２０と同時にエッチングしてＸ方向及びＹ方向に２０μｍ×３μｍの線状に形成される。この時、エリア位置情報３２を形成する第２レチクルには２０μｍ×３μｍの単位パターン３２ｂが設けられ、エリア４１の位置に応じて露光位置がＹ方向に可変される。このため、エリア位置情報３２の単位パターン３２ｂが形成された位置によってエリア４１の位置を把握することができる。
【００６８】
この時、リッジ部２０及びエリア位置情報３２はリッジ部２０の露光と第２レチクルを用いたエリア位置情報３２の露光との２回の露光の後にエッチングして形成される。
【００６９】
本実施形態によると、第１実施形態と同様に、エリア内チップ位置情報３１とエリア位置情報３２とを半導体素子１０の異なる領域に形成している。このため、ウェハ４１上の半導体素子１０の位置を容易に把握できるとともに、エリア４１毎にピントを合わせてエリア内チップ位置情報３１及びエリア位置情報３２を容易に形成することができる。
【００７０】
また、エリア位置情報３２が所定の単位パターン３２ｂを設けた第２レチクルによる露光位置をエリア４１毎に可変して形成される。これにより、反りの大きいウェハ４０に対してウェハ４０上の半導体素子１０の位置情報を容易に設けることができる。また、エリア４１毎に異なるレチクルを用いる必要がなく、半導体素子１０のコストを削減することができる。
【００７１】
また、エリア位置情報３２が単位パターン３２ｂをエリア４１毎に異なる位置に設けて形成される。これにより、エリア位置情報３２の配置スペースを小さくすることができ、半導体素子１０が微細化されてもエリア位置情報３２を容易に形成することができる。
【００７２】
本実施形態において、エリア位置情報３２をＰ側電極１６と同じ電極の層により形成し、単位パターン３２ｂの位置によってエリア４１の位置を示してもよい。
【００７３】
また、第１〜第６実施形態において、半導体素子１０がＧａＮ系レーザーダイオードから成るが、ウェハ４０上に形成される半導体素子であれば他の半導体素子でもよい。
【産業上の利用可能性】
【００７４】
本発明によると、ウェハ上の位置情報を有した半導体素子に利用することができる。
【符号の説明】
【００７５】
１    半導体装置
２    ステム
３    キャップ
４    ヒートシンク
５    ガラス板
６    受光素子
７ａ、７ｂ  リード
８ａ、８ｂ  ワイヤ
９    サブマウント
１０    半導体素子
１１    基板
１２    Ｎ型層
１３    多重量子井戸層
１４    Ｐ型層
１５    誘電体層
１６    Ｐ側電極
１６ａ  第１電極部
１６ｂ  第２電極部
１７    Ｎ側電極
２０    リッジ部
２１    溝部
３１    エリア内チップ位置情報
３１ａ、３２ａ、３２ｂ  単位パターン
３２    エリア位置情報
３２ｃ  矩形パターン
４０    ウェハ
４１    エリア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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