(57)【要約】      （修正有）【課題】高速な基準クロック信号からでもこの基準クロック信号に応じて、夫々位相の異なる複数のクロック信号を生成することが可能な多相クロック生成回路及びこれを含むＤＬＬ回路を提供する。【解決手段】夫々が位相の異なるクロック信号を遅延信号ラインを介して出力するｎ個の遅延回路が互いに縦列に接続された遅延回路群の各遅延回路は、入力端子に供給されたクロック信号に応じて充電電流を遅延信号ラインに送出、又はこの遅延信号ラインから充電電流よりも大なる放電電流を引き抜くことにより、フロントエッジ部を所定時間だけ遅延させたクロック信号を生成する。更に、各遅延回路は、後段の遅延回路から出力されたクロック信号の論理レベルを反転させた反転クロック信号に応じて自身が出力するクロック信号のリアエッジ部を生成する。【選択図】図３
2014090375.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上の整数）の遅延回路が互いに縦列に接続されており、前記遅延回路の各々が、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を遅延信号ラインを介して次段の入力端子に供給し、基準クロック信号の供給に応じて前記遅延回路の各々から出力された信号を夫々位相の異なる複数のクロック信号として出力する多相クロック生成回路であって、
前記遅延回路の各々は、前記入力端子に供給された信号に応じて充電電流を前記遅延信号ラインに送出、又は前記遅延信号ラインから前記充電電流よりも大なる放電電流を引き抜くと共に、後段の前記遅延回路から出力された前記クロック信号の論理レベルを反転させた反転クロック信号に応じて自身が出力する前記クロック信号のリアエッジ部を生成することを特徴とする多相クロック生成回路。
【請求項２】
前記遅延回路の各々は、第１及び第２抵抗と、前記入力端子に供給された信号に応じて相補的にオン状態となる第１及び第２トランジスタと、を含み、
前記第１トランジスタは、オン状態時に前記第１抵抗を介して前記充電電流を前記遅延信号ラインに送出し、
前記第２トランジスタは、オン状態時に前記遅延信号ラインから前記第２抵抗を介して前記放電電流を引き抜くことを特徴とする請求項１記載の多相クロック生成回路。
【請求項３】
前記第１抵抗の抵抗値が前記第２抵抗の抵抗値よりも高いことを特徴とする請求項２記載の多相クロック生成回路。
【請求項４】
前記遅延回路の各々は、前記入力端子に供給された信号に応じて相補的にオン状態となる第１及び第２トランジスタと、前記反転クロック信号に応じて相補的にオン状態となる第３及び第４トランジスタと、からなるナンドゲートと、第１及び第２抵抗と、を含み、
前記ナンドゲートは、前記第１及び前記第３トランジスタの内の少なくとも一方がオン状態となっている時には前記第１抵抗を介して前記充電電流を前記遅延信号ラインに送出する一方、前記第２トランジスタ及び前記第４トランジスタが共にオン状態になっている時には前記遅延信号ラインから前記第２抵抗を介して前記放電電流を引き抜くことを特徴とする請求項１記載の多相クロック生成回路。
【請求項５】
前記遅延回路の各々は、
第１及び第２抵抗と、
前記入力端子に供給された信号に応じて相補的にオン状態となり、当該オン状態時に前記第１抵抗を介して前記充電電流を前記遅延信号ラインに送出る第１トランジスタ、及びオン状態時に前記遅延信号ラインから前記第２抵抗を介して前記放電電流を引き抜く第２トランジスタからなるインバータと、
前記遅延信号ライン上の信号の論理レベルを反転させた信号と前記反転クロック信号との論理積結果を前記クロック信号として出力するアンドゲートと、を有することを特徴とする請求項１記載の多相クロック生成回路。
【請求項６】
前記基準クロック信号のリアエッジ部に対して前記クロック信号各々の内の１のクロック信号のエッジ部に同期させるべき波形整形を施す波形整形回路を更に備えたことを特徴とする請求項１記載の多相クロック生成回路。
【請求項７】
基準クロック信号に応じて夫々位相の異なる複数のクロック信号を生成する多相クロック生成回路と、前記クロック信号各々の内の１と前記基準クロック信号との位相差に応じて前記クロック信号各々の位相を補正する位相補正制御手段と、を含むＤＬＬ回路であって、
前記多相クロック生成回路は、互いに縦列に接続されているｎ個（ｎは２以上の整数）の遅延回路を含み、
前記遅延回路の各々が、入力端子に供給された信号に応じて充電電流を遅延信号ラインに送出、又は前記遅延信号ラインから前記充電電流よりも大なる放電電流を引き抜くことにより前記入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を遅延信号ラインを介して次段の入力端子に供給しつつ、前記遅延回路の各々から出力された信号を前記クロック信号として出力すると共に、後段の前記遅延回路から出力された前記クロック信号の論理レベルを反転させた反転クロック信号に応じて自身が出力する前記クロック信号のリアエッジ部を生成することを特徴とするＤＬＬ回路。
【請求項８】
前記遅延回路の各々は、第１及び第２抵抗と、前記入力端子に供給された信号に応じて相補的にオン状態となる第１及び第２トランジスタと、を含み、
前記第１トランジスタは、オン状態時に前記第１抵抗を介して前記充電電流を前記遅延信号ラインに送出し、
前記第２トランジスタは、オン状態時に前記遅延信号ラインから前記第２抵抗を介して前記放電電流を引き抜くことを特徴とする請求項７記載のＤＬＬ回路。
【請求項９】
前記第１抵抗の抵抗値が前記第２抵抗の抵抗値よりも高いことを特徴とする請求項８記載のＤＬＬ回路。
【請求項１０】
前記遅延回路の各々は、前記入力端子に供給された信号に応じて相補的にオン状態となる第１及び第２トランジスタと、前記反転クロック信号に応じて相補的にオン状態となる第３及び第４トランジスタと、からなるナンドゲートと、第１及び第２抵抗と、を含み、
前記ナンドゲートは、前記第１及び前記第３トランジスタの内の少なくとも一方がオン状態となっている時には前記第１抵抗を介して前記充電電流を前記遅延信号ラインに送出する一方、前記第２トランジスタ及び前記第４トランジスタが共にオン状態になっている時には前記遅延信号ラインから前記第２抵抗を介して前記放電電流を引き抜くことを特徴とする請求項７記載のＤＬＬ回路。
【請求項１１】
前記遅延回路の各々は、
第１及び第２抵抗と、
前記入力端子に供給された信号に応じて相補的にオン状態となり、当該オン状態時に前記第１抵抗を介して前記充電電流を前記遅延信号ラインに送出る第１トランジスタ、及びオン状態時に前記遅延信号ラインから前記第２抵抗を介して前記放電電流を引き抜く第２トランジスタからなるインバータと、
前記遅延信号ライン上の信号の論理レベルを反転させた信号と前記反転クロック信号との論理積結果を前記クロック信号として出力するアンドゲートと、を有することを特徴とする請求項７記載のＤＬＬ回路。
【請求項１２】
前記基準クロック信号のリアエッジ部に対して、前記多相のクロック信号各々の内の１のクロック信号のエッジ部に同期させるべき波形整形を施す波形整形回路を更に備えたことを特徴とする請求項７記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準クロック信号に応じて夫々異なる位相を有する複数のクロック信号を生成する多相クロック生成回路、及びこの多相クロック生成回路を含むＤＬＬ（Delay-Locked Loop)回路に関する。
【背景技術】
【０００２】
現在、高速シリアルデータの通信方式として、データ信号中にクロック信号を重畳させて伝送するエンベデットクロック（embedded clock)方式が採用されている。
【０００３】
エンベデットクロック方式を採用した通信システムの受信装置には、受信データ信号におけるデータ遷移の周期性を利用してこの受信データ信号から、データの遷移点に同期した、夫々異なる位相からなる多相のクロック信号群を生成するクロック生成回路が搭載されている（例えば、特許文献１の図６参照）。このクロック生成回路には、上記した如きデータの遷移点の検出に同期した基準クロック信号に基づき夫々異なる位相を有する複数のクロック信号を生成するＤＬＬ６４０が含まれている。ＤＬＬ６４０には、直列に接続された複数のインバータによって基準クロック信号を遅延させることにより、夫々位相の異なる複数のクロック信号を生成する遅延線６４６が含まれている。尚、各インバータＩは、この生成したクロック信号と基準クロック信号との位相差に対応したコントロール電圧によってその遅延量が微調整される、いわゆる可変遅延手段である。
【０００４】
ここで、かかる可変遅延手段としてのインバータは、相補的に動作する一対の第１及び第２トランジスタを有する。この際、第１のトランジスタから出力ラインに送出される電流の量、つまり出力ラインを充電する電流量により、出力信号の立ち上がりエッジ部の遅延時間が決定する。一方、この出力ラインから第２のトランジスタへ引き抜かれる電流の量、つまり出力ラインを放電する為の電流量により、出力信号の立ち下がりエッジ部の遅延時間が決定する。よって、これらトランジスタ各々に流れる電流量を、上記した如き位相差に対応したコントロール電圧にて制御することにより、その遅延時間を調整することが可能となる。かかる遅延時間の調整によって基準クロック信号に対する同期が為される。
【０００５】
ところで、インバータを形成する第１及び第２のトランジスタは、一方がオン状態となっている間は、他方がオフ状態となるが、実際には、入力信号の切り換え時において一時的に両者が共にオン状態となり、この間、両トランジスタ間に貫通電流が流れてしまう。これにより、出力ライン側から第２のトランジスタへ引き抜かれる電流の量が低下し、出力ラインを放電させる能力が低下する。
【０００６】
よって、出力信号の立ち上がりエッジ部でのレベル推移が緩やかになってしまう、いわゆる波形鈍りが生じ、高速な基準クロック信号に対応するのが困難になるという問題が生じた。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２３２４６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、高速な基準クロック信号からでもこの基準クロック信号に応じて、夫々位相の異なる複数のクロック信号を生成することが可能な多相クロック生成回路及びこれを含むＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る多相クロック生成回路は、ｎ個（ｎは２以上の整数）の遅延回路が互いに縦列に接続されており、前記遅延回路の各々が、入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を遅延信号ラインを介して次段の入力端子に供給し、基準クロック信号の供給に応じて前記遅延回路の各々から出力された信号を夫々位相の異なる複数のクロック信号として出力する多相クロック生成回路であって、前記遅延回路の各々は、前記入力端子に供給された信号に応じて充電電流を前記遅延信号ラインに送出、又は前記遅延信号ラインから前記充電電流よりも大なる放電電流を引き抜くと共に、後段の前記遅延回路から出力された前記クロック信号の論理レベルを反転させた反転クロック信号に応じて自身が出力する前記クロック信号のリアエッジ部を生成する。
【００１０】
また、本発明に係るＤＬＬ回路は、基準クロック信号に応じて夫々位相の異なる複数のクロック信号を生成する多相クロック生成回路と、前記クロック信号各々の内の１と前記基準クロック信号との位相差に応じて前記クロック信号各々の位相を補正する位相補正制御手段を含むＤＬＬ回路であって、前記多相クロック生成回路は、互いに縦列に接続されているｎ個（ｎは２以上の整数）の遅延回路を含み、前記遅延回路の各々が、入力端子に供給された信号に応じて充電電流を遅延信号ラインに送出、又は前記遅延信号ラインから前記充電電流よりも大なる放電電流を引き抜くことにより前記入力端子に供給された信号のフロントエッジ部を所定時間だけ遅延させた信号を遅延信号ラインを介して次段の入力端子に供給しつつ、前記遅延回路の各々から出力された信号を前記クロック信号として出力すると共に、後段の前記遅延回路から出力された前記クロック信号の論理レベルを反転させた反転クロック信号に応じて自身が出力する前記クロック信号のリアエッジ部を生成する。
【発明の効果】
【００１１】
本発明においては、夫々位相の異なるクロック信号を出力させるべくｎ個の遅延回路が互いに縦列に接続されてなる遅延回路群の各遅延回路として、入力端子に供給されたクロック信号に応じて充電電流を遅延信号ラインに送出、又は遅延信号ラインから充電電流よりも大なる放電電流を引き抜くことにより、フロントエッジ部を所定時間だけ遅延させたクロック信号を生成するものを採用している。
【００１２】
すなわち、予め大なる放電電流を遅延信号ラインから引き抜くようにしておくことにより、入力端子に供給されたクロック信号のレベルが反転する際に一時的に流れる貫通電流に起因する放電電流の低下分を補うことが可能となる。これにより、放電時間の増大が抑えられるので波形鈍りが解消され、高速なクロック信号に対応させることが可能となる。
【００１３】
更に、本発明においては、各遅延回路は、後段の遅延回路から出力されたクロック信号の論理レベルを反転させた反転クロック信号に応じて自身が出力するクロック信号のリアエッジ部を生成するようにしている。これにより、充電電流よりも放電電流を大きくした場合にも、各遅延回路で生成されるクロック信号各々のパルス幅を略一定幅内に制限することができるようになる。よって、かかる構成によれば、高速処理化を図るべく充電電流よりも放電電流を大きくしたが故に、後段の遅延回路ほど生成するクロック信号のパルス幅が増大して動作不良を生じさせてしまうという不具合を防止することが可能となる。
【００１４】
従って、本発明によれば、高速な基準クロック信号からでも、波形鈍りを抑制させた、夫々位相の異なる複数のクロック信号を生成することが可能となる。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る多相クロック生成回路１０を含むＤＬＬ回路１の内部構成の一例を示すブロック図である。
【図２】多相クロック生成回路１０の内部動作を示すタイムチャートである。
【図３】多相クロック生成回路１０の内部構成の一例を示す回路図である。
【図４】可変遅延回路１０１１〜１０１ｎ各々の内部構成の一例を示す回路図である。
【図５】可変遅延回路１０１１〜１０１ｎ各々の内部構成の他の一例を示す回路図である。
【図６】ＤＬＬ回路１の内部構成の他の一例を示すブロック図である。
【図７】ＣＬＫ整形回路１４の内部構成を示す回路図である。
【図８】ＣＬＫ整形回路１４の内部動作の一例を示すタイムチャートである。
【図９】ＣＬＫ整形回路１４の内部動作の他の一例を示すタイムチャートである。
【発明を実施するための形態】
【００１６】
図１は、本発明に係る多相クロック生成回路１０を含むＤＬＬ回路１の内部構成を示すブロック図である。
【００１７】
ＤＬＬ回路１は、図２に示す如き周期Ｐ毎にパルス幅Ｗのクロックパルスが現れる基準クロック信号ＣＬＫに応じて、夫々位相の異なるｎ個（ｎは２以上の整数）のクロック信号ＣＫ１〜ＣＫｎを生成する。この際、クロック信号ＣＫ１〜ＣＫｎにおける時間的に隣接するもの同士は、図２に示すように、夫々のフロントエッジ部である立ち上がりエッジ部が互いに第１の遅延時間Ｕだけ離間している。
【００１８】
ＤＬＬ回路１は、位相比較器１１、チャージポンプ１２及び位相制御回路１３からなる位相補正制御手段と、多相クロック生成回路１０とを含む。
【００１９】
位相比較器１１は、図２に示す如き周期Ｐの基準クロック信号ＣＬＫと、多相クロック生成回路１０にて生成されたクロック信号ＣＫｎとの位相を比較し、両者の位相差に対応したチャージアップ信号ＵＰ又はチャージダウン信号ＤＮをチャージポンプ１２に供給する。すなわち、位相比較器１１は、基準クロック信号ＣＬＫに対してクロック信号ＣＫｎが遅れ位相である場合にはチャージアップ信号ＵＰをチャージポンプ１２に供給する。一方、基準クロック信号ＣＬＫに対してクロック信号ＣＫｎが進み位相である場合には、位相比較器１１は、チャージダウン信号ＤＮをチャージポンプ１２に供給する。
【００２０】
チャージポンプ１２は、チャージアップ信号ＵＰが供給されている間は徐々にその電圧が増加する一方、チャージダウン信号ＤＮが供給されている間は徐々にその電圧が下降する位相制御電圧ＣＴＲを生成し、これを位相制御回路１３に供給する。
【００２１】
位相制御回路１３は、位相制御電圧ＣＴＲが増加している間は遅延量を徐々に低下させるべき遅延調整信号ＣＴＰ及びＣＴＮを多相クロック生成回路１０に供給する。一方、位相制御電圧ＣＴＲが下降している間、位相制御回路１３は、その遅延量を徐々に増加させるべき遅延調整信号ＣＴＰ及びＣＴＮを多相クロック生成回路１０に供給する。
【００２２】
すなわち、位相比較器１１、チャージポンプ１２及び位相制御回路１３からなる位相補正制御手段は、クロック信号ＣＫ１〜ＣＫｎの内の１（ＣＫｎ）と基準クロック信号ＣＬＫとの位相差に応じてクロック信号ＣＫ１〜ＣＫｎ各々の位相を補正すべき遅延調整信号ＣＴＰ及びＣＴＮを生成して、多相クロック生成回路１０に供給するのである。
【００２３】
多相クロック生成回路１０は、図２に示す如く、基準クロック信号ＣＬＫに応じて、この基準クロック信号ＣＬＫの立ち上がりエッジ部を夫々（ｎ・Ｕ）だけ遅延したクロック信号ＣＫ１〜ＣＫｎ（ｎは２以上の整数）を生成する。尚、遅延時間Ｕは、図２に示すように、基準クロック信号ＣＬＫの立ち上がりエッジ部と、クロック信号ＣＫｎの立ち上がりエッジ部と、が同一位相となるように求められた時間、つまり、Ｕ＝Ｐ／ｎを満たす時間である。
【００２４】
また、多相クロック生成回路１０は、位相補正制御手段（１１〜１３）から供給された遅延調整信号ＣＴＰ及びＣＴＮに応じてクロック信号ＣＫ１〜ＣＫｎ各々の位相を補正する。
【００２５】
図３は、多相クロック生成回路１０の内部構成の一例を示す回路図である。
【００２６】
図３に示すように、多相クロック生成回路１０は、互いに縦列に接続されたｎ個の可変遅延回路１０１１〜１０１ｎを含む。可変遅延回路１０１１〜１０１ｎの各々は同一内部構成を有し、夫々入力端子Ｉ１及びＩ２、出力端子Ｙ、反転出力端子ＹＢ、遅延制御端子Ｃ１及びＣ２を備えている。この際、可変遅延回路１０１１〜１０１ｎ各々の出力端子Ｙから、夫々位相が異なるクロック信号ＣＫ１〜ＣＫｎが送出される。
【００２７】
図４は、可変遅延回路１０１１〜１０１ｎ各々の内部構成の一例を示す回路図である。
【００２８】
図４に示すように、可変遅延回路１０１は、ｎチャネルＭＯＳ（metal-oxide semiconductor）型のトランジスタ１００１及び１００２、ｐチャネルＭＯＳ型のトランジスタ１００３及び１００４、可変抵抗１００５及び１００６、インバータ１００７及び１００８を有する。
【００２９】
トランジスタ１００１のゲート端子は入力端子Ｉ１に接続されており、そのドレイン端子は遅延信号ラインＬ１に接続されている。トランジスタ１００１のソース端子はトランジスタ１００２のドレイン端子に接続されている。トランジスタ１００２のゲート端子は入力端子Ｉ２に接続されており、そのソース端子には可変抵抗１００５の一端が接続されている。可変抵抗１００５の他端には接地電圧ＧＮＤが印加されている。可変抵抗１００５は、遅延制御端子Ｃ２から供給された信号レベルに応じた抵抗値に設定される。
【００３０】
トランジスタ１００３のゲート端子は入力端子Ｉ２に接続されており、そのドレイン端子は遅延信号ラインＬ１に接続されている。トランジスタ１００３のソース端子は可変抵抗１００６の一端及びトランジスタ１００４のソース端子に接続されている。トランジスタ１００４のゲート端子は入力端子Ｉ１に接続されており、そのドレイン端子は遅延信号ラインＬ１に接続されている。可変抵抗１００６の他端には電源電圧ＶＤＤが印加されている。可変抵抗１００６は、遅延制御端子Ｃ１に供給された信号レベルに応じた抵抗値に設定される。
【００３１】
尚、可変抵抗１００５の抵抗値は可変抵抗１００６の抵抗値よりも低い。
【００３２】
ここで、上記したトランジスタ１００１〜１００４は２入力ナンドゲートＮＧを形成しており、入力端子Ｉ１及びＩ２を介して供給された信号同士による否定論理積結果を示す否定論理積信号を遅延信号ラインＬ１上に送出する。
【００３３】
この際、２入力ナンドゲートＮＧでは、トランジスタ１００１〜１００４に流れる電流を上記可変抵抗１００５及び１００６によって制限することにより、その否定論理積信号を遅延させて遅延信号ラインＬ１上に送出する。
【００３４】
よって、トランジスタ１００１、１００２及び可変抵抗１００５を介して遅延信号ラインＬ１から引き抜かれる電流ＩＮ、つまり遅延信号ラインＬ１を放電させる電流は、可変抵抗１００５及びトランジスタ１００３（又は１００４）を介して遅延信号ラインＬ１上に送出される電流ＩＰ、つまり遅延信号ラインＬ１を充電する電流よりも大となる。
【００３５】
すなわち、論理レベルの反転時において瞬間的にトランジスタ１００３（又は１００４）、トランジスタ１００１及び１００２に流れる貫通電流に起因する放電電流の低下分を、放電電流としての電流ＩＮを比較的大きくしておくことによって補うのである。ただし、これにより、遅延信号ラインＬ１上に送出された否定論理積信号における立ち上がりエッジ部での遅延量は、リアエッジ部である立ち下がりエッジ部での遅延量よりも大きくなる。
【００３６】
尚、否定論理積信号における立ち上がりエッジ部及び立ち下がりエッジ部の遅延量は、遅延制御端子Ｃ１及びＣ２各々に供給された遅延調整信号ＣＴＰ及びＣＴＮによって個別に微調整することが可能である。すなわち、遅延制御端子Ｃ１に供給された信号に応じて可変抵抗１００６の抵抗値を高くするほど、遅延信号ラインＬ１を充電する電流ＩＰが低下し、否定論理積信号における立ち上がりエッジ部の遅延量が大となる。また、遅延制御端子Ｃ２を介して供給された信号に応じて可変抵抗１００５の抵抗値を高くするほど、遅延信号ラインＬ１を放電すべく引き込まれる電流ＩＮが低下し、否定論理積信号における立ち下がりエッジ部の遅延量が大となる。
【００３７】
インバータ１００７は、遅延信号ラインＬ１上に送出された上記否定論理積信号の論理レベルを反転させた信号を遅延出力信号とし、これを出力端子Ｙを介して出力する。インバータ１００８は、インバータ１００７から送出された遅延出力信号の論理レベルを反転させた信号を反転遅延出力信号とし、これを反転出力端子ＹＢを介して出力する。
【００３８】
かかる構成により、可変遅延回路１０１１〜１０１ｎの各々は、入力端子Ｉ１及びＩ２を介して供給された信号が共に論理レベル１の状態になったときに、その時点から第１の遅延時間Ｕだけ経過した時点で論理レベル１の状態になる遅延出力信号を出力端子Ｙから出力する。更に、可変遅延回路１０１１〜１０１ｎの各々は、この遅延出力信号の論理レベルを反転させた反転遅延出力信号を反転出力端子ＹＢから出力する。一方、入力端子Ｉ１及びＩ２を介して供給された信号各々の内の少なくとも一方が論理レベル０の状態に遷移したときには、可変遅延回路１０１１〜１０１ｎの各々は、その時点から第２の遅延時間（Ｕ＋α）だけ経過した時点で論理レベル０の状態になる遅延出力信号を出力端子Ｙから出力する。更に、可変遅延回路１０１１〜１０１ｎの各々は、この遅延出力信号の論理レベルを反転させた論理レベル１を示す反転遅延出力信号を反転出力端子ＹＢから出力する。
【００３９】
この際、可変遅延回路１０１から出力される遅延出力信号における立ち上がりエッジ部での遅延時間Ｕは、立ち下がりエッジ部での遅延時間（Ｕ＋α）よりも小である。
【００４０】
ここで、図３に示すように、可変遅延回路１０１１〜１０１ｎ各々の遅延制御端子Ｃ１には、位相制御回路１３から送出された遅延調整信号ＣＴＰが供給されており、且つ夫々の遅延制御端子Ｃ２には、位相制御回路１３から送出された遅延調整信号ＣＴＮが供給されている。
【００４１】
また、図３に示すように、可変遅延回路１０１１の入力端子Ｉ１には基準クロック信号ＣＬＫが供給されており、その出力端子Ｙは次段の可変遅延回路１０１２の入力端子Ｉ１に接続されている。可変遅延回路１０１２の出力端子Ｙは次段の可変遅延回路１０１３の入力端子Ｉ１に接続されている。同様にして、可変遅延回路１０１３〜１０１（ｎ−１）各々の出力端子Ｙは次段の可変遅延回路１０１４〜１０１ｎ各々の入力端子Ｉ１に接続されている。この際、可変遅延回路１０１１〜１０１ｎ各々の出力端子Ｙから出力された遅延出力信号が、夫々クロック信号ＣＫ１〜ＣＫｎとして出力される。また、可変遅延回路１０１２〜１０１ｎ各々の反転出力端子ＹＢから出力された反転遅延出力信号が、夫々反転クロック信号ＸＣＫ２〜ＸＣＫｎとして、可変遅延回路１０１１〜１０１（ｎ−１）各々の入力端子Ｉ２に夫々供給されている。すなわち、多相クロック生成回路１０では、各可変遅延回路１０１Ｒ（Ｒ：１〜ｎ−１の整数）が送出するクロック信号ＣＫＲよりも１・Ｕだけ位相遅れの反転クロック信号ＸＣＫ（Ｒ＋１）をその可変遅延回路１０１Ｒの入力端子Ｉ２に帰還させるのである。
【００４２】
以下に、図３に示す構成からなる多相クロック生成回路１０の内部動作について図２を参照しつつ説明する。
【００４３】
先ず、可変遅延回路１０１１は、図２に示すように、入力端子Ｉ１に供給された基準クロック信号ＣＬＫの立ち上がりエッジ部を遅延時間Ｕだけ遅延させた立ち上がりエッジ部を有するクロック信号ＣＫ１を生成し、これを次段の可変遅延回路１０１２の入力端子Ｉ１に供給する。可変遅延回路１０１２は、図２に示す如きクロック信号ＣＫ１の立ち上がりエッジ部を遅延時間Ｕだけ遅延させた立ち上がりエッジ部を有するクロック信号ＣＫ２を生成し、これを次段の可変遅延回路１０１２の入力端子Ｉ１に供給する。可変遅延回路１０１３は、図２に示す如きクロック信号ＣＫ２の立ち上がりエッジ部を遅延時間Ｕだけ遅延させた立ち上がりエッジ部を有するクロック信号ＣＫ３を生成し、これを次段の可変遅延回路１０１４の入力端子Ｉ１に供給する。
【００４４】
以下、同様にして、可変遅延回路１０１Ｋ（Ｋは４〜ｎの整数）は、前段の可変遅延回路１０１Ｋ−１から供給されたクロック信号ＣＫＫ−１の立ち上がりエッジ部を遅延時間Ｕだけ遅延させた立ち上がりエッジ部を有するクロック信号ＣＫＫを出力する。
【００４５】
ここで、可変遅延回路１０１１〜１０１ｎの各々は、図４に示す如く、遅延信号ラインＬ１を充電させる為の電流ＩＰよりも、放電させる為の電流ＩＮを大きくしておくことにより、貫通電流に起因する放電電流の低下分を補うようにしている。
【００４６】
これにより、上記の如き貫通電流が流れ込んでいる場合においても、クロック信号ＣＫ１〜ＣＫｎ各々の立ち上がりエッジ部でのレベル推移を急峻な状態に維持させておくことが可能となる。
【００４７】
よって、図４に示す構成によれば、高速な基準クロック信号ＣＬＫからでもその精度を低下させることなく多相のクロック信号ＣＫ１〜ＣＫｎを生成することが可能となる。
【００４８】
ところで、上述したように、可変遅延回路１０１各々内において遅延信号ラインＬ１を充電させる為の電流ＩＰよりも、これを放電させる為の電流ＩＮを大きくすると、クロック信号ＣＫ１〜ＣＫｎ各々の立ち下がりエッジ部での遅延時間は、立ち上がりエッジ部での遅延時間Ｕよりも大きくなる。
【００４９】
例えば、可変遅延回路１０１１は、図２に示すように、その入力端子Ｉ１に供給された基準クロック信号ＣＬＫが論理レベル１の状態から論理レベル０の状態に遷移してから、遅延時間（Ｕ＋α）だけ遅延した時点で、クロック信号ＣＫ１を論理レベル１から論理レベル０の状態に遷移させる。つまり、基準クロック信号ＣＬＫに対してクロック信号ＣＫ１の立ち上がりエッジ部は遅延時間Ｕだけ遅延する一方、その立ち下がりエッジ部は遅延時間Ｕよりもαだけ大なる遅延時間（Ｕ＋α）だけ遅延することになる。よって、クロック信号ＣＫ１におけるクロックパルスのパルス幅は、基準クロック信号ＣＬＫのパルス幅Ｗよりもαだけ大なるパルス幅（Ｗ＋α）となる。
【００５０】
このように、可変遅延回路１０１１〜１０１ｎの各々は、入力端子Ｉ１に供給されたクロック信号に対して、その立ち上がりエッジ部を遅延時間Ｕだけ遅延させる一方、立ち下がりエッジ部を遅延時間Ｕよりもαだけ大なる遅延時間（Ｕ＋α）だけ遅延させる遅延処理を施すようにしている。かかる遅延処理によると、可変遅延回路１０１１の次段の可変遅延回路１０１２で生成されるクロック信号のパルス幅は（Ｗ＋２・α）となり、可変遅延回路１０１２の次段の可変遅延回路１０１３で生成されるクロック信号のパルス幅は（Ｗ＋３・α）となり、最終段の可変遅延回路１０１ｎで生成されるクロック信号のパルス幅は（Ｗ＋ｎ・α）となる。
【００５１】
すなわち、後段の可変遅延回路１０１で生成されるクロック信号ほど、そのパルス幅が大となる。この際、クロック信号のパルス幅が図２に示す如き基準クロック信号ＣＬＫの周期Ｐを超えてしまうと、クロック信号のレベル推移が生じない、いわゆる直流状態となるので、ＤＬＬ回路が誤動作するという不具合が生じる。
【００５２】
そこで、図３に示す多相クロック生成回路１０では、各可変遅延回路１０１Ｒにおいて、入力端子Ｉ１に供給されたクロック信号と、次段の可変遅延回路１０１Ｒ＋１から供給された反転クロック信号ＸＣＫＲ＋１との論理積結果をクロック信号ＣＫＲとして次段の可変遅延回路１０１Ｒ＋１に供給するようにしている。
【００５３】
例えば、可変遅延回路１０１２は、図２に示す如きクロック信号ＣＫ２の論理レベルを反転させた反転クロック信号ＸＣＫ２を前段の可変遅延回路１０１１の入力端子Ｉ１に供給する。これにより、可変遅延回路１０１１は、図２に示す如く反転クロック信号ＸＣＫ２が論理レベル１から論理レベル０の状態に遷移した時点から遅延時間（Ｕ＋α）だけ経過した時点で、この論理レベル０の反転クロック信号ＸＣＫ２に応じてクロック信号ＣＫ１を論理レベル１の状態から論理レベル０の状態に遷移させる。これにより、クロック信号ＣＫ１のパルス幅は（Ｗ＋α）となる。また、可変遅延回路１０１３は、図２に示す如きクロック信号ＣＫ３の論理レベルを反転させた反転クロック信号ＸＣＫ３を前段の可変遅延回路１０１２の入力端子Ｉ１に供給する。これにより、可変遅延回路１０１２は、図２に示す如く反転クロック信号ＸＣＫ３が論理レベル１から論理レベル０の状態に遷移した時点から遅延時間（Ｕ＋α）だけ経過した時点で、この論理レベル０の反転クロック信号ＸＣＫ３に応じてクロック信号ＣＫ２を論理レベル１の状態から論理レベル０の状態に遷移させる。よって、クロック信号ＣＫ２のパルス幅はパルス幅（Ｗ＋α）となる。また、最終段の可変遅延回路１０１ｎは、図２に示す如きクロック信号ＣＫｎの論理レベルを反転させた反転クロック信号ＸＣＫｎを前段の可変遅延回路１０１ｎ−１の入力端子Ｉ１に供給する。これにより、可変遅延回路１０１ｎ−１は、図２に示す如く反転クロック信号ＸＣＫｎが論理レベル１から論理レベル０の状態に遷移した時点から遅延時間（Ｕ＋α）だけ経過した時点で、この論理レベル０の反転クロック信号ＸＣＫｎに応じて、クロック信号ＣＫｎ−１を論理レベル１の状態から論理レベル０の状態に遷移させる。よって、クロック信号ＣＫｎ−１のパルス幅はパルス幅（Ｗ＋α）となる。
【００５４】
よって、図３に示す構成によれば、可変遅延回路１０１１〜１０１ｎの各々が、入力信号に対してその立ち上がりエッジ部よりも立ち下がりエッジ部での遅延量が大となる遅延処理を施すものであっても、クロック信号ＣＫ１〜ＣＫｎ各々のパルス幅を（Ｗ＋α）に制限することが可能となる。
【００５５】
これにより、全てのクロック信号ＣＫ１〜ＣＫｎのパルス幅を、基準クロック信号ＣＬＫの周期Ｐ未満にすることが可能となるので、クロック信号ＣＫのパルス幅が周期Ｐを超えてしまうことによって生じるＤＬＬ回路の誤動作が防止される。
【００５６】
従って、図３及び図４に示す構成によれば、高速な基準クロック信号からでも、波形鈍りを抑制させた、夫々位相の異なる複数のクロック信号を生成することが可能となる。
【００５７】
尚、図４に示す実施例では、可変遅延回路１０１１〜１０１２ｎの各々として、２入力ナンドゲートを駆動する為の電流量を調整することにより遅延量を変更できるようにしたものを採用しているが、かかる構成に限定されるものではない。
【００５８】
図５は、かかる点に鑑みて為された可変遅延回路１０１１〜１０１２各々の内部構成の他の一例を示す回路図である。
【００５９】
図５に示す構成では、２入力ナンドゲートＮＧに代えてインバータＩＶを採用すると共に、インバータ１００７に代えてアンドゲート２００３を採用した点を除く他の構成は、図４に示すものと同一である。
【００６０】
図５において、インバータＩＶは、夫々のゲート端子に入力端子Ｉ１が接続されているｎチャネルＭＯＳ型のトランジスタ２００１、及びｐチャネルＭＯＳ型のトランジスタ２００２からなる。トランジスタ２００１及び２００２各々のドレイン端子同士は互いに遅延信号ラインＬ１を介して接続されている。また、トランジスタ２００１のソース端子が可変抵抗１００５の一端に接続されており、トランジスタ２００２のソース端子が可変抵抗１００６の一端に接続されている。
【００６１】
かかる構成により、インバータＩＶは、入力端子Ｉ１を介して供給された信号の論理レベルを反転させた信号を、可変抵抗１００５及び１００６各々の抵抗値に基づく遅延時間分だけ遅延させたものを反転入力信号として遅延信号ラインＬ１上に送出する。すなわち、遅延制御端子Ｃ２を介して供給された信号に応じて可変抵抗１００５の抵抗値を高くするほど、反転入力信号における立ち下がりエッジ部の遅延量が大となる。一方、遅延制御端子Ｃ１を介して供給された信号に応じて可変抵抗１００６の抵抗値を高くするほど、反転入力信号における立ち上がりエッジ部の遅延量が大となるのである。尚、遅延信号ラインＬ１上の反転入力信号における立ち上がりエッジ部での遅延量は、立ち下がりエッジ部での遅延量よりも大である。
【００６２】
アンドゲート２００３は、かかる反転入力信号の論理レベルを反転させた入力信号と、入力端子Ｉ２を介して供給された入力信号との論理積結果を示す論理積信号を遅延信号とし、これを出力端子Ｙを介して出力する。インバータ１００８は、アンドゲート２００３から送出された遅延信号の論理レベルを反転させた信号を反転遅延信号とし、これを反転出力端子ＹＢを介して出力する。
【００６３】
かかる構成により、可変遅延回路１０１１〜１０１２ｎの各々は、入力端子Ｉ１及びＩ２を介して供給された信号が共に論理レベル１を表す場合には、これら信号の供給開始時点から所定の第１遅延時間だけ遅延させた時点で論理レベル１を示す遅延出力信号を出力端子Ｙから出力する。更に、可変遅延回路１０１１〜１０１２ｎの各々は、この遅延信号の論理レベルを反転させた反転遅延出力信号を反転出力端子ＹＢから出力する。一方、入力端子Ｉ１及びＩ２を介して供給された信号の内の少なくとも一方が論理レベル０を示す場合には、可変遅延回路１０１１〜１０１２ｎの各々は、これら信号の供給開始時点から所定の第２遅延時間だけ遅延させた時点で論理レベル０を示す遅延出力信号を出力端子Ｙから出力する。
【００６４】
要するに、図５に示す構成では、図４に示す２入力ナンドゲートＮＧをインバータＩＶとアンドゲート２００３とに分割し、このインバータＩＶを駆動する為の電流（ＩＰ、Ｉｎ）を可変抵抗１００５及び１００６にて制限することにより、立ち下がりエッジ部での遅延量が立ち上がりエッジ部での遅延量よりも大となる遅延出力信号を得ているのである。
【００６５】
図５に示す構成によれば、可変抵抗１００５及び１００６、トランジスタ２００１及び２００２からなる４つの素子で遅延量を制御する初段部を構成しているため、図４に示す如き６つの素子で初段部を構成しているものに比して電源電圧に対する動作マージンを確保することが可能となる。よって、可変遅延回路（１０１１〜１０１２ｎ）として図５に示す構成を採用すれば、図４に示す構成を採用した場合よりも低い電源電圧で動作することが可能となる。
【００６６】
また、図１に示すＤＬＬ回路１では、基準クロック信号ＣＬＫをそのまま多相クロック生成回路１０及び位相比較器１１に供給するようにしているが、基準クロック信号ＣＬＫに対して波形整形処理を施したものを多相クロック生成回路１０及び位相比較器１１に供給するようにしても良い。
【００６７】
図６は、かかる点に鑑みて為されたＤＬＬ回路１の内部構成の他の一例を示す図である。
【００６８】
尚、図６に示すＤＬＬ回路１では、多相クロック生成回路１０及び位相比較器１１の前段に新たにＣＬＫ整形回路１４を設けた点を除く他の構成は、図１に示すものと同一である。
【００６９】
図６において、ＣＬＫ整形回路１４は、基準クロック信号ＣＬＫに波形整形処理を施して得られた基準クロック信号ＣＬＫ０を多相クロック生成回路１０及び位相比較器に供給する。多相クロック生成回路１０は、前述した如く生成したクロック信号ＣＫ１〜ＣＫｎの内のＣＫ２をＣＬＫ整形回路１４に供給する。
【００７０】
図７は、かかるＣＬＫ整形回路１４の内部構成を示す回路図である。
【００７１】
図７に示すように、ＣＬＫ整形回路１４は、インバータ１４１〜１４５、アンドゲート１４６及びＳＲラッチ１４７を有する。
【００７２】
図７において、直列に接続されたインバータ１４１〜１４５からなる反転遅延回路は、図８又は図９に示す如き基準クロック信号ＣＬＫの論理レベルを反転し、これをインバータ素子５段分の処理時間Ｄだけ遅延させた信号を反転遅延クロック信号ＣＬＶとしてアンドゲート１４６に供給する。尚、図８は、ＤＬＬ回路１に供給される基準クロック信号ＣＬＫのパルス幅が本来のパルス幅Ｗよりも小なる場合の動作を示すタイムチャートであり、図９は、基準クロック信号ＣＬＫのパルス幅がパルス幅Ｗよりも大なる場合の動作を示すタイムチャートである。
【００７３】
アンドゲート１４６は、かかる基準クロック信号ＣＬＫと反転遅延クロック信号ＣＬＶとの論理積結果を示す信号、つまり、基準クロック信号ＣＬＫ及び反転遅延クロック信号ＣＬＶが共に論理レベル１となる区間だけ図８又は図９に示す如く論理レベル１となるワンショットパルス信号ＣＫＳを、ＳＲラッチ１４７のセット端子Ｓに供給する。
【００７４】
このように、インバータ１４１〜１４５からなる反転遅延回路及びアンドゲート１４６は、基準クロック信号ＣＬＫの立ち上がりエッジ部に応答して、図８又は図９に示す如きパルス幅Ｄの単一のパルスからなるワンショットパルス信号ＣＫＳを生成し、これをＳＲラッチ１４７のセット端子Ｓに供給するのである。
【００７５】
ＳＲラッチ１４７のリセット端子Ｒには、多相クロック生成回路１０から供給されたクロック信号、つまり図８又は図９に示す如きクロック信号ＣＫ２が供給されている。ＳＲラッチ１４７は、図８又は図９に示す如きワンショットパルス信号ＣＫＳにおける立ち上がりエッジのタイミングでセット状態となり、この際、論理レベル０の状態から論理レベル１の状態に遷移する基準クロック信号ＣＬＫ０を生成する。その後、ＳＲラッチ１４７は、図８又は図９に示す如きクロック信号ＣＫ２における立ち上がりエッジのタイミングでリセット状態となり、この際、かかる基準クロック信号ＣＬＫ０を論理レベル１の状態から論理レベル０の状態に遷移させる。
【００７６】
要するに、ＣＬＫ整形回路１４は、基準クロック信号ＣＬＫの立ち下がりエッジ部、つまりリアエッジ部に対して、クロック信号ＣＫ２が論理レベル０から論理レベル１に遷移するタイミングに同期させるべき波形整形を施すのである。
【００７７】
よって、外来ノイズ等の影響により基準クロック信号ＣＬＫのパルス幅が、図８に示す如く、本来のパルス幅Ｗよりも狭くなっていても、ＣＬＫ整形回路１４によってパルス幅Ｗを有する基準クロック信号ＣＬＫ０に整形され、これが多相クロック生成回路１０及び位相比較器に供給されるようになる。これにより、基準クロック信号ＣＬＫのパルス幅が本来のパルス幅Ｗよりも狭くなっている場合であっても、ＤＬＬ回路１を精度良く動作させることが可能となる。
【００７８】
また、図９に示す如きパルス幅Ｗより大なるパルス幅を有する基準クロック信号ＣＬＫ、特に図２に示す如き反転クロック信号ＸＣＫ２の立ち上がりエッジ部よりも後方に立ち下がりエッジ部が表れる基準クロック信号ＣＬＫが直接、多相クロック生成回路１０に供給されると、以下の如き不具合が生じる。つまり、反転クロック信号ＸＣＫ２の立ち上がりエッジタイミングで、可変遅延回路１０１１の入力端子Ｉ１及びＩ２には論理レベル１の信号が供給されることになるので、これに応じて不正な論理レベル１のパルスがクロック信号ＣＫ１中に表れてしまうのである。よって、かかる不正なパルスの影響でＤＬＬ回路１が正常に動作しなくなる虞が生じる。
【００７９】
しかしながら、図６に示されるＣＬＫ整形回路１４によれば、例え基準クロック信号ＣＬＫのパルス幅が本来のパルス幅Ｗよりも大となっていても、これが、一定のパルス幅Ｗを有する基準クロック信号ＣＬＫ０に整形される。よって、所定のパルス幅Ｗを有する基準クロック信号ＣＬＫ０が多相クロック生成回路１０及び位相比較器に供給されるようになるので、基準クロック信号ＣＬＫのパルス幅増大に起因するＤＬＬ回路１の誤動作を回避することが可能となる。
【００８０】
尚、図３に示す多相クロック生成回路１０では、各可変遅延回路１０１Ｒ（Ｒ：１〜ｎ−１の整数）が送出するクロック信号ＣＫＲよりも１・Ｕだけ位相遅れの反転クロック信号ＣＫ（Ｒ＋１）を可変遅延回路１０１Ｒの入力端子Ｉ２に帰還させるようにしているが、これに限定されるものではない。例えば、各可変遅延回路に対して、２・Ｕ或いは３・Ｕだけ位相遅れのクロック信号ＣＫをその可変遅延回路の入力端子Ｉ２に帰還させるようにしても良い。
【００８１】
また、上記実施例において、基準クロック信号ＣＬＫ及びクロック信号ＣＫ１〜ＣＫｎの各々は、論理レベル１でパルス幅Ｗ又はパルス幅（Ｗ＋α）を有するクロックパルスのパルス列から成るものであるが、論理レベル０でパルス幅Ｗ又はパルス幅（Ｗ＋α）を有するクロックパルスのパルス列から成るものであっても良い。
【００８２】
要するに、本発明に係る多相クロック生成回路（１０）は、夫々が位相の異なるクロック信号（ＣＫ１〜ＣＫｎ）を遅延信号ライン（Ｌ１）を介して出力するｎ個の遅延回路（１０１１〜１０１ｎ）が互いに縦列に接続されてなる遅延回路群の各遅延回路として、以下の如き構成を有するものを用いている。すなわち、各遅延回路は、入力端子（Ｉ１）に供給されたクロック信号（ＣＬＫ、ＣＫ）に応じて充電電流（ＩＰ）を遅延信号ライン（Ｌ１）に送出、又はこの遅延信号ラインから充電電流（ＩＰ）よりも大なる放電電流（ＩＮ）を引き抜くことにより、フロントエッジ部を所定時間（Ｕ）だけ遅延させたクロック信号（ＣＫ）を生成するのである。
【００８３】
すなわち、放電電流（ＩＮ）を予め大なる電流量にしておくことにより、入力端子（Ｉ１）に供給されたクロック信号のレベルが反転する際に一時的に流れる貫通電流に起因する放電電流の低下分を補うことが可能となる。これにより、放電時間の増大が抑えられるので、高速なクロック信号に対応させることが可能となる。
【００８４】
更に、本発明において、各遅延回路（１０１１〜１０１ｎ）は、後段の遅延回路から出力されたクロック信号（ＣＫ）の論理レベルを反転させた反転クロック信号（ＸＣＫ）に応じて自身が出力するクロック信号のリアエッジ部を生成するようにしている。これにより、充電電流（ＩＰ）よりも放電電流（ＩＮ）を大きくした場合にも、各遅延回路で生成されるクロック信号各々のパルス幅（Ｗ＋α）を略一定幅内に制限することが可能となる。よって、かかる構成によれば、高速処理化を図るべく充電電流よりも放電電流を大きくしたが故に、後段の遅延回路ほど生成するクロック信号のパルス幅が増大して、動作不良を生じさせてしまうという不具合を防止することが可能となる。
【００８５】
従って、本発明によれば、高速な基準クロック信号からでも、波形鈍りを抑制させた、夫々位相の異なる複数のクロック信号を生成することが可能となる。
【符号の説明】
【００８６】
１                   ＤＬＬ回路
１０                 多相クロック生成回路
１０１１〜１０１ｎ     可変遅延回路
１００５,１００６    可変抵抗
【図１】
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【図２】
2014090375.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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