(57)【要約】      （修正有）【課題】チップを半田マスクのような誘電体内に埋め込まれたビア柱を備える外側層を備えた基板に取り付ける方法。【解決手段】ビア柱３０６の端部が前記誘電体２０２と同一平面上にあり、この方法が以下のステップ、すなわち：（ｏ）任意選択で有機ニスを除去するステップ、（ｐ）ビア柱３０６の露出端と接触する半田バンプ１０５によって終端されるレッグ１０２を有するチップ１００を配置するステップおよび（ｑ）半田バンプ１０５を溶解して半田によってビアの端部を濡らすために熱を加えるステップを含む方法。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＸＹ平面内に延在する少なくとも一対のフィーチャ層を備える多層複合電子構造体であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、前記ビア層が前記ＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、前記ビア柱が内側層誘電体内に埋め込まれ、前記ビア柱の外側層の端部を露出させるために薄くされる外側誘電材料内に埋め込まれたビア柱の外側層からなる終端部を更に備える多層複合構造体。
【請求項２】
前記ビア柱の露出された外側層が、フリップチップバンプと相互接続可能であることを特徴とする請求項１に記載の多層複合電子構造体。
【請求項３】
外側誘電材料内に埋め込まれた露出端を備えた前記ビア柱の薄くされた外側層が、実質的に平面であることを特徴とする請求項１に記載の多層複合電子構造体。
【請求項４】
外側誘電材料内に埋め込まれた露出端を備えた前記ビア柱の薄くされた外側層が、３ミクロン未満の粗さを有することを特徴とする請求項３に記載の多層複合電子構造体。
【請求項５】
前記ビア柱が、リフローを通して半田付け可能金属によって前記フリップチップバンプに接続されることを特徴とする請求項２に記載の多層複合電子構造体。
【請求項６】
前記ビア柱が、Ｚ−導電異方性接着材料によって前記フリップチップバンプに接続されることを特徴とする請求項２に記載の多層複合電子構造体。
【請求項７】
前記ビア柱または前記下位終端パッドのどちらか少なくとも１つが、円形の形状でないことを特徴とする請求項２に記載の多層複合電子構造体。
【請求項８】
前記ビア柱または前記終端パッドの前記少なくとも１つが、楕円形、正方形、矩形および長方形から選択される形状を有することを特徴とする請求項７に記載の多層複合電子構造体。
【請求項９】
前記外側誘電層が、ポリマーを備えることを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１０】
前記外側誘電層が、半田マスクを備えることを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１１】
前記外側ビア柱が、銅を備えることを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１２】
前記ビア柱金属の酸化を防ぐために前記外側ビア柱の露出端の上に塗布される有機ニスを更に備える請求項１に記載の多層複合電子構造体。
【請求項１３】
前記外側ビア柱が、酸化を防ぐために金またはニッケルによって終端されることを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１４】
少なくとも１本の外側層ビア柱が、５０ミクロン未満の直径を有することを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１５】
少なくとも１本の外側層ビア柱が、４０ミクロン未満の直径を有することを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１６】
少なくとも１本の外側層ビア柱が、３０ミクロン以下の直径を有することを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１７】
前記Ｚ方向の前記構造体の厚さが、５０ミクロンを上回ることを特徴とする請求項１に記載の多層複合電子構造体。
【請求項１８】
請求項１に記載の多層複合電子構造体であって、終端パッド層および前記少なくとも１つの外側ビア柱層が、以下のステップ、すなわち：
（ａ）それの前記銅を露出するために処理される下位ビア柱層を含む基板を得るステップ；
（ｂ）シード層によって前記基板を覆うステップ；
（ｃ）前記シード層の上に第１のフォトレジスト層を塗布するステップ；
（ｄ）終端パッドのネガパターンを形成するために前記フォトレジストを露光してかつ現像するステップ；
（ｅ）前記フィーチャ層を製作するために金属を前記ネガパターンに堆積するステップ；
（ｆ）前記フォトレジストの第１層を剥離するステップ；
（ｇ）フォトレジストの第２層を塗布するステップ；
（ｈ）ネガパターン内に複数の外側ビア柱を含む前記ネガパターンを露光してかつ現像するステップ；
（ｉ）金属層を前記ネガパターンに堆積するステップ；
（ｊ）前記フォトレジストを剥離して直立した前記フィーチャ層および前記複数の外側ビア柱を残すステップ；
（ｋ）前記シード層を除去するステップ；
（ｌ）前記外側ビア層内の前記複数のビア柱の上に誘電材料を積層するステップ；
（ｍ）前記複数のビア柱の端部を露出するために前記誘電材料を平坦化するステップを含むプロセスによって製作されることができる構造体。
【請求項１９】
前記誘電層が、半田マスクであることを特徴とする請求項１８に記載の多層複合電子構造体。
【請求項２０】
請求項１８に記載の多層複合電子構造体であって、以下の限定、すなわち：
（ｉ）前記シード層が銅を備える、（ｉｉ）前記金属層が銅を備える、（ｉｉｉ）前記誘電材料が、ポリマーを備える、（ｉｖ）前記誘電材料がセラミックまたはガラス含有物を更に備える、のうち少なくとも１つがあてはまることを特徴とする構造体。
【請求項２１】
前記方法が、前記ビア柱の外側層内の前記銅柱の露出端の上に有機ニスを塗布する更なるステップ：（ｎ１）を含むことを特徴とする請求項１８に記載の多層複合電子構造体。
【請求項２２】
前記方法が、前記ビア柱の外側層内の前記銅ビア柱の露出端の上にニッケルまたは金を堆積する更なるステップ（ｎ２）を含むことを特徴とする請求項１８に記載の多層複合電子構造体。
【請求項２３】
請求項１に記載の多層複合電子構造体であって、前記少なくとも１つの外側ビア柱層が以下のステップ、すなわち：
（ｉ）それの前記銅が露出されるところで下位フィーチャ層を含む基板を得るステップ；
（ｉｉ）シード層によって前記基板を覆うステップ；
（ｉｉｉ）前記シード層の上に金属層を堆積するステップ；
（ｉｖ）前記金属層の上にフォトレジストの層を塗布するステップ；
（ｖ）外側ビア柱のポジパターンを露光してかつ現像するステップ；
（ｖｉ）露出された前記金属層をエッチング除去するステップ；
（ｖｉｉ）前記フォトレジストを剥離して、前記外側ビア層内に直立した複数のビア柱を残すステップ；
（ｖｉｉｉ）前記シード層を除去するステップ；
（ｘｉ）前記外側層内の前記複数のビア柱の上に外側誘電材料を積層するステップ、および
（ｘ）前記ビア柱の外側層の前記金属を露出するために平坦化してかつ薄くするステップによって製作されることを特徴とする構造体。
【請求項２４】
請求項２３に記載の多層複合電子構造体であって、以下の限定、すなわち：
（ａ）前記シード層が銅を備える；
（ｂ）前記ビア層が、銅を備える；
（ｃ）前記外側誘電材料が、ポリマーを備える、および
（ｄ）前記外側誘電材料が、半田マスクを備える、のうち少なくとも１つがあてはまることを特徴とする構造体。
【請求項２５】
前記方法が前記ビア柱の前記露出端の上にニスを堆積するステップ：（ｘ）ａを更に含むことを特徴とする請求項２３に記載の多層複合電子構造体。
【請求項２６】
前記方法が前記外側ビア柱の前記露出端の上に金またはニッケルを堆積するステップ（ｘ）ｂを更に含むことを特徴とする請求項２３に記載の多層複合電子構造体。
【請求項２７】
チップを誘電体内に埋め込まれたビア柱を備える外側層を備えた基板に取り付ける方法であって、前記ビア柱の端部が前記誘電体と同一平面上にあり、前記方法が以下のステップ、すなわち：
（ｐ）前記ビア柱の露出端と接触する半田バンプによって終端されるレッグを有するチップを配置するステップ、および
（ｑ）前記半田バンプを溶解してかつ半田によって前記外側ビアの前記端部を濡らすために熱を加えるステップを含む方法。
【請求項２８】
前記銅ビア柱の前記端部を露出するために有機ニスを除去する予備ステップ（ｏ）を更に含む請求項２７に記載の方法。
【請求項２９】
チップを誘電体内に埋め込まれたビア柱を備える外側層を備えた基板に取り付ける方法であって、前記ビア柱の端部が前記誘電体と同一平面上にあり、前記方法が以下のステップ、すなわち：
（ｐ）前記ビア柱の露出端と接触するＺ−方向異方性導電フィルムによって終端されるレッグを有するチップを配置するステップおよび
（ｑ）前記Ｚ方向に圧力を加えるステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、終端相互接続構造体およびチップと基板との間の連結部を目的とする。
【背景技術】
【０００２】
ますます複雑な電子構成部品の小型化に対するますますより大きな需要によって駆り立てられて、コンピュータおよび遠隔通信装置のような民生用電子機器が、より集積化されるようになっている。これは、誘電材料によって互いに電気的に絶縁される高密度の多数の導電層およびビアを有するＩＣ基板およびＩＣインターポーザのような支持構造体に対する要求を作り出した。
【０００３】
この種の支持構造体に対する一般的な要件は、信頼性および適切な電気性能、薄さ、堅さ、平面性、良い熱放散および競争的な単価である。
【０００４】
これらの要件を達成するための種々のアプローチのうち、層の間に相互接続ビアを作り出す１つの広く実現された製造技法が、メッキ技法によってその中に堆積される金属、通常銅によるその後の充填のために、その後置かれた誘電体基板中に最後の金属層まで通して穴開けするためにレーザーを使用する。ビアを作り出すこのアプローチは時には『ドリルアンドフィル』と称され、それによって作り出されるビアは、『ドリルアンドフィルビア』と称されることができる。
【０００５】
複数の欠点が、ドリルアンドフィルビアアプローチにはある。各ビアが別々に穴開けされる必要があるので、処理率が限定され、精巧な多ビアＩＣ基板およびインターポーザを製作するコストがひどく高くなる。大きな配列では、ドリルアンドフィル方法論によって互いに極めて近傍に異なるサイズおよび形状を有する高密度の高品質ビアを生成することは、困難である。さらに、レーザー穴開けされたビアは誘電材料の厚さを通して内部に粗い側壁およびテーパーを有する。このテーパリングは、ビアの有効径を減少させる。それはまた、特に超小型ビア径で前の導電性金属層に対する電気接触に悪影響を与え、それによって信頼性問題を引き起こすかもしれない。その上、側壁は穴をあけられる誘電体がポリマーマトリクス内にガラスまたはセラミックファイバを備える複合材料であるところでとりわけ粗く、および、この粗さは迷いインダクタンスに結びつくかもしれない。
【０００６】
穴開けされたビアホールの充填プロセスは、通常銅の電気メッキによって達成される。ドリル孔への電気メッキは陥凹形成に結びつく可能性があり、ここで、小さなクレータがビアの終端に生ずる。あるいは、ビアチャネルが、それが保持することができるより多くの銅で充填されるところでオーバフィルが起こる場合があり、および、周囲の材料の上に突き出る半球形の上面が作り出される。高密度基板およびインターポーザを製作する時必要に応じて、その後ビアを順に重ねてスタックする時、陥凹形成およびオーバフィルの両方が困難を作り出す傾向がある。さらに、理解されるであろうことは、特にそれらがインターポーザまたはＩＣ基板設計の同じ相互接続層内でより小型のビアに近接している時、大きなビアチャネルは均一に充填するのが困難であることである。
【０００７】
受け入れられるサイズおよび信頼性の範囲が時間とともに向上しているとはいえ、上記の欠点はドリルアンドフィル技術に固有であり、可能なビアサイズの範囲を限定すると予測される。レーザー穴開けが丸いビアチャネルを作り出すために最良であることが更に注意される。スロット形状のビアチャネルが理論的にレーザーミリングによって製作されることができるとはいえ、実際、製作されることができる幾何学形状の範囲はいくぶん限定され、および、与えられた支持構造体のビアは一般的に円柱形で実質的に同一である。
【０００８】
ドリルアンドフィルによるビアの製作は高価であり、およびそれによって作り出されるビアチャネルを相対的に費用効果がよい電気メッキプロセスを使用して銅によって均一に一貫して充填することは困難である。
【０００９】
複合誘電材料内にレーザー穴開けされたビアは、実用的に６０×１０−６ｍの最小直径に限定され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、同じく粗い側壁に苦しむ。
【００１０】
前述のレーザー穴開けの他の限定に加えて、穴開け異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィルの典型的課題は悪化する。
【００１１】
ドリルアンドフィルアプローチの欠点の多くを克服する一代替案は、別名『パターンメッキ』技術を使用して、フォトレジスト内に作り出されるパターンに銅または他の金属を堆積することによってビアを製作することである。
【００１２】
パターンメッキでは、シード層が最初に堆積される。次いで、フォトレジストの層がその上に堆積され、その後露光されてパターンを作り出し、かつシード層を露出させる溝を作るために選択的に除去される。ビア柱が、銅をフォトレジスト溝に堆積することによって作り出される。残りのフォトレジストが次いで除去され、シード層がエッチング除去され、一般的にポリマー含浸されたガラスファイバマットである誘電材料が、ビア柱をおおうためにその上におよびその周りに積層される。種々の技法およびプロセスが、次いで誘電材料を平坦化するために使用され、それの一部を除去してビア柱の端部を露出し、そこで次の金属層を構築するためにそれによって接地に対する導電接続を可能にすることができる。所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。
【００１３】
以下に『パネルメッキ』として知られる、代わりの、しかし密接に関連づけられた技術において、金属または合金の連続層が基板上へ堆積される。フォトレジストの層が基板の端部に堆積され、および、パターンがその中に現像される。現像されたフォトレジストのパターンが剥離され、その下に金属を選択的に露出し、それが次いでエッチング除去されることができる。未現像のフォトレジストが下層金属をエッチング除去されることから保護して、直立したフィーチャおよびビアのパターンを残す。
【００１４】
未現像のフォトレジストを剥離した後に、ポリマー含浸されたガラスファイバマットのような誘電材料が、直立した銅フィーチャおよび／またはビア柱周辺におよびその上に積層されることができる。平坦化の後、所望の多層構造体を構築するためにこのプロセスを繰り返すことによって、金属導体およびビア柱の以降の層がその上に堆積されることができる。
【００１５】
上記したパターンメッキまたはパネルメッキ方法論によって作り出されるビア層は、一般的に銅由来の『ビア柱』およびフィーチャ層として公知である。
【００１６】
理解されるであろうことは、マイクロエレクトロニクスの進化の全般的な推進力が高い信頼性を有するますますより小さい、より薄い、より軽いおよびより強力な製品を製作する方へ向けられるということである。厚い、コアを持つ相互接続部の使用は極薄の製品が到達可能であることを妨げる。相互接続ＩＣ基板または『インターポーザ』内にますますより高い密度の構造体を作り出すために、ますますより小さい接続部のますますより多くの層が必要とされる。実際に、時には、互いの端部上に構成要素をスタックすることが、望ましい。
【００１７】
メッキした積層構造体が銅または他の適切な犠牲基板上に堆積されるならば、基板がエッチング除去され、自立コアレス層状構造体を残すことができる。更なる層が、犠牲基板に以前に接着された側面上に堆積され、それによって両面ビルドアップを可能にすることができ、それが反りを最小化して平面性を達成するのを補助する。
【００１８】
高密度相互接続部を製作するための１つの柔軟な技術が、種々の幾何学的形状を有しかつ誘電マトリクス内に形成する金属ビアまたはビア柱フィーチャからなるパターンまたはパネルメッキした多層構造体を構築することである。金属は銅であることができ、誘電体はファイバ強化ポリマーであることができ、一般的に、例えばポリイミドのような、高ガラス転移温度（Ｔｇ）を備えたポリマーが使用される。これらの相互接続部は、コアを持つかまたはコアレスであることができ、かつ構成要素をスタックするためのキャビティを含むことができる。それらは、奇数または偶数の層を有することができ、およびビアは非円形形状を有することができる。可能にする技術は、Ａｍｉｔｅｃ−Ａｄｖａｎｃｅｄ  Ｍｕｌｔｉｌａｙｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓ社に付与された以前の特許内に記載されている。
【００１９】
例えば、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）が、上位の電子支持構造体の構成における前駆体としての用途のために、誘電体内にビア配列を含む自立膜を製作する一方法を記載し、犠牲キャリア上の誘電体周囲内に導電性ビアの膜を製作するステップと、自立積層配列を形成するために膜を犠牲キャリアから分離するステップとを含む。この種の自立膜に基づく電子基板は、積層配列を薄くして平坦化することによって形成され、ビアを終端することが続くことができる。この刊行物は、全体として本願明細書に引用したものとする。
【００２０】
Ｈｕｒｗｉｔｚ他に付与された（特許文献２）が、第２のＩＣダイと直列に接続される第１のＩＣダイを支持するためのＩＣ支持体を製作するための一方法であって、このＩＣ支持体が絶縁周囲内の銅フィーチャおよびビアの交互層のスタックを備え、第１のＩＣダイがＩＣ支持体上へボンディング可能であり、および第２のＩＣダイがＩＣ支持体内部でキャビティ内にボンディング可能であり、キャビティが、銅ベースをエッチング除去し、かつビルトアップ銅を選択的にエッチング除去することによって形成される方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。
【００２１】
Ｈｕｒｗｉｔｚ他に付与された（特許文献３）が、以下のステップ、すなわち、（Ａ）第１のベース層を選択するステップと、（Ｂ）第１のベース層上へ第１の耐エッチング液バリア層を堆積するステップと、（Ｃ）交互の導電層および絶縁層の第１のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続されるステップと、（Ｄ）第１のハーフスタック上へ第２のベース層を塗布するステップと、（Ｅ）第２のベース層にフォトレジストの保護コーティングを塗布するステップと、（Ｆ）第１のベース層をエッチング除去するステップと、（Ｇ）フォトレジストの保護コーティングを除去するステップと、（Ｈ）第１の耐エッチング液バリア層を除去するステップと、（Ｉ）交互の導電層および絶縁層の第２のハーフスタックを構築するステップであって、導電層が絶縁層を通してビアによって相互接続され、第２のハーフスタックが、第１のハーフスタックに実質的に対称のレイアップを有するステップと、（Ｊ）交互の導電層および絶縁層の第２のハーフスタック上へ絶縁層を塗布するステップと、（Ｋ）第２のベース層を除去するステップと、（Ｌ）スタックの外面上にビアの端部を露出することによって基板を終端し、かつそれに終端部を付加するステップと、を含む電子基板を製作する一方法を記載する。この刊行物は、全体として本願明細書に引用したものとする。
【００２２】
（特許文献１）、（特許文献２）および（特許文献３）内に記述されるビア柱技術は、非常に多数のビアが同時に電気メッキされる、大量生産に向く。上記したように、現在のドリルアンドフィルビアは、約６０ミクロンの実効最小直径を有する。対照的に、フォトレジストおよび電気メッキを用いるビア柱技術は、より高密度のビアが得られることを可能にする。わずか３０ミクロンの直径のビア直径が可能であり、種々のビア幾何学形状および形状が同じ層内に共に製作されることができる。
【００２３】
時間とともに、ドリルアンドフィル技術およびビア柱堆積の両方が更なる小型化ならびにより高密度のビアおよびフィーチャを伴う基板の製作を可能にすることが予測される。それにもかかわらず、おそらくビア柱技術の開発が競争力を維持するように見える。
【００２４】
基板は、チップが他の構成要素とインタフェースすることを可能にする。チップと基板との間の電子通信を可能にするために信頼性が高い電子接続をもたらす方法で、チップは基板にボンディングされなければならない。
【００２５】
確立した「フリップチップ技術」は、チップに基板を相互接続する高密度先端技術の一つであり、それらの先端上に半田または鉛フリー半田を有する半田バンプ、鉛フリー半田バンプまたは銅バンプがチップ終端パッド上に成長され、および、チップが次いで基板の上面パッド上にそのバンプを相互接続するために反転される。チップバンプおよびピッチがより密になっているので、先進基板は通常チップバンプへの相互接続を補助するためにそれら自体のバンプを備えている。基板パッド上のこの種のバンプはまた、「ＳｏＰ」（パッド上の半田）バンプとして知られており−および、通常、半田または鉛フリー半田から成る。それらは一般に、ステンシル印刷およびその後のリフローによって、または無電解もしくは電気メッキプロセスおよびその後のリフローによって基板終端パッドに付加される。
【００２６】
チップバンプがリフローを通してＳｏＰバンプと接触する時、ＳｏＰバンプの半田材料がチップバンプとの信頼性が高い機械および電子接触を生成するのを助ける。ＳｏＰなしでは、チップバンプの半田材料が十分でないかまたは基板の終端パッドの表面全体を完全に流れて濡らすことが可能でなく、それによって信頼性障害またはチップと基板との間の切断さえ作り出すかもしれない。基板の大部分が本来終端基板パッドより上に延在する半田マスク外部保護層を有し、それによってこれらのパッドがＳｏＰバンプなしでアクセスするのを困難にするので、これは特に妥当な懸念である。
【００２７】
チップバンプのサイズおよびピッチがＳｏＰバンプのそれらに出来る限り位置合わせされなければならないことは当業者にとって公知である。チップ技術の継続的な開発によって、チップはますますより高密度になり、接点のますますより高い集中が必要とされるにつれて、接続バンプはますますより高密度になる。従って、基板上のＳｏＰバンプの付加は、ますます難しくなる。ＳｏＰの付加は、本来、始めのほうの基板製造ステップより低い歩留りプロセスであり、および、それは基板製作の最終の処理ステップの１つであり、それによってスクラップ、再処理、試験およびコスト率を増加させる。
その上、ＳｏＰバンプの以降の世代のピッチがより微細になればなるほど、リフローの後のかつチップアセンブリ中の隣接するバンプ間のショートによる故障の可能性がより大きくなり、それによって歩留りを更に減少させて合計パッケージコストを増加させる。
【００２８】
柱サイズが縮小するにつれて、ショートを防ぐために個々のワイヤを互いに電子的に分離されるように保持することがますます困難になる。あまりに少しの半田がいくつかの接続部が絶たれることに結びつくかもしれないという点で、半田付けはまた、扱いにくい。しかしながら、過度の半田は近くの接続部間のショートのリスクがある。
【００２９】
本発明の実施態様は、これらの問題に対処する。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】米国特許第７，６８２，９７２号明細書、名称「先端多層コアレス支持構造体およびそれらの製作のための方法」
【特許文献２】米国特許第７，６６９，３２０号明細書、名称「チップパッケージング用のコアレスキャビティ基板およびそれらの製作」
【特許文献３】米国特許第７，６３５，６４１号明細書、名称「集積回路支持構造体およびそれらの製作」
【発明の概要】
【発明が解決しようとする課題】
【００３１】
基板の終端パッドとフリップチップバンプとの間を相互接続するための新規の構造体を見いだす必要性がある。新規の構造体は、現在利用可能なＳｏＰバンプ構造体より高い歩留り、より少なく限定されたピッチおよびより低い単価を有する必要がある。
【００３２】
新規の構造体は、少ないまたは限定された量の半田材料を備えたより微細なピッチのフリップチップバンプが、なお基板終端パッドに確実にかつ直接、接続されることができることを確実にする必要がある。
【００３３】
この種の技術が基板上部導体面の上のローコストの既存の、しかし銅終端パッドに実質的に類似したレベルの、それでこれらのパッドへの半田材料の簡単なアクセスおよび流れを可能にする半田マスク解決策構造体を用いることが望ましい。
【００３４】
これらのパッドとフリップチップバンプとの間のより大きな接触面積を作り出すことを補助する、かつその『面積』がこの種のパッドによって限定される基板の領域上の導体の経路を定めることを助ける非円形パッド終端部によって終端フリップチップ基板パッドを支えることができる技術を見いだすことが更に望ましい。
【課題を解決するための手段】
【００３５】
本発明の実施態様は、ＸＹ平面内に延在する少なくとも一対のフィーチャ層を備える多層複合電子構造体であって、フィーチャ層の各隣接する対が内側ビア層によって隔てられ、ビア層がＸＹ平面に対して垂直なＺ方向に隣接するフィーチャ層を連結するビア柱を備え、ビア柱が内側層誘電体内に埋め込まれ、この多層複合構造体が、ビア柱の外側層の端部を露出するために薄くされる外側誘電材料内に埋め込まれたビア柱の外側層からなる終端部を更に備える構造体を目的とする。
【００３６】
一般的に、ビア柱の露出された外側層がフリップチップバンプと相互接続可能である。
【００３７】
好ましくは、外側誘電材料内に埋め込まれた露出端を備えたビア柱の薄くされた外側層が、実質的に平面である。
【００３８】
一般的に、外側誘電材料内に埋め込まれた露出端を備えたビア柱の薄くされた外側層が、３ミクロン未満の粗さを有する。
【００３９】
任意選択で、ビア柱がリフローを通して半田付け可能金属によってフリップチップバンプに接続される。
【００４０】
代わりとして、ビア柱がＺ−導電異方性接着材料によってフリップチップバンプに接続される。
【００４１】
実施態様によっては、ビア柱または下位終端部パッドのどちらか少なくとも１つが、円形の形状でない。
【００４２】
実施態様によっては、ビア柱または終端部パッドの少なくとも１つが、楕円形、正方形、矩形および長方形から選択される形状を有する。
【００４３】
一般的に、外側誘電層がポリマーを備える。
【００４４】
任意選択で、外側誘電層が半田マスクを備える。
【００４５】
任意選択で、外側ビア柱が銅を備える。
【００４６】
実施態様によっては顧客に送られる多層複合電子構造体が、ビア柱金属の酸化を防ぐために外側ビア柱の露出端の上に塗布される有機ニスを更に備える。
【００４７】
実施態様によっては、顧客に送られる多層複合電子構造体が、酸化を防ぐために金またはニッケルによって終端される外側ビア柱を有する。
【００４８】
任意選択で、少なくとも１本の外側層ビア柱が５０ミクロン未満の直径を有する。
【００４９】
任意選択で、少なくとも１本の外側層ビア柱が４０ミクロン未満の直径を有する。
【００５０】
任意選択で、少なくとも１本の外側層ビア柱が３０ミクロン以下の直径を有する。
【００５１】
任意選択で、Ｚ方向の多層複合電子構造体の厚さが、５０ミクロンを上回る。
【００５２】
任意選択で、終端パッド層および少なくとも１つの外側ビア柱層が、以下のステップ、すなわち：
（ａ）それの銅を露出させるために処理される下位ビア柱層を含む基板を得るステップ；
（ｂ）シード層によって基板を覆うステップ；
（ｃ）シード層の上にフォトレジストの第１層を塗布するステップ；
（ｄ）終端パッドのネガパターンを形成するためにフォトレジストを露光して現像するステップ；
（ｅ）フィーチャ層を製作するために金属をネガパターンに堆積するステップ；
（ｆ）フォトレジストの第１層を剥離するステップ；
（ｇ）フォトレジストの第２層を塗布するステップ；
（ｈ）ネガパターン内の複数の外側ビア柱を含むネガパターンを露光して現像するステップ；
（ｉ）金属層をネガパターンに堆積するステップ；
（ｊ）フォトレジストを剥離して直立したフィーチャ層および複数の外側ビア柱を残すステップ；
（ｋ）シード層を除去するステップ；
（ｌ）外側ビア層内の複数のビア柱の上に誘電材料を積層するステップ；
（ｍ）複数のビア柱の端部を露出するために誘電材料を平坦化するステップを含むプロセスによって製作されることができる。
【００５３】
実施態様によっては、誘電層は半田マスクである。
【００５４】
実施態様によっては、以下の限定の少なくとも１つが、あてはまる：（ｉ）シード層が銅を備える、（ｉｉ）金属層が銅を備える、（ｉｉｉ）誘電材料が、ポリマーを備える、（ｉｖ）誘電材料が、セラミックまたはガラス含有物を更に備える。
【００５５】
実施態様によっては、この方法がビア柱の外側層内の銅柱の露出端の上に有機ニスを塗布する更なるステップ：（ｎ１）を含む。
【００５６】
他の実施態様では、この方法がビア柱の外側層内の銅ビア柱の露出端の上にニッケルまたは金を堆積する更なるステップ（ｎ２）を含む。
【００５７】
代替プロセスにおいて、少なくとも１つの外側ビア柱層が以下のステップ、すなわち：
（ｉ）それの銅が露出されるところで下位フィーチャ層を含む基板を得るステップ；
（ｉｉ）シード層によって基板を覆うステップ；
（ｉｉｉ）シード層の上に金属層を堆積するステップ；
（ｉｖ）金属層の上にフォトレジストの層を塗布するステップ；
（ｖ）外側ビア柱のポジパターンを露光して現像するステップ；
（ｖｉ）露出された金属層をエッチング除去するステップ；
（ｖｉｉ）フォトレジストを剥離して、外側ビア層内に直立した複数のビア柱を残すステップ；
（ｖｉｉｉ）シード層を除去するステップ；
（ｘｉ）外側層内の複数のビア柱の上に外側誘電材料を積層するステップ、および
（ｘ）ビア柱の外側層の金属を露出するために平坦化して薄くするステップによって製作される。
【００５８】
実施態様によっては、以下の限定の少なくとも１つが、あてはまる：
（ａ）シード層が銅を備える；（ｂ）ビア柱層が銅を備える；（ｃ）外側誘電材料がポリマーを備える、および（ｄ）外側誘電材料が半田マスクを備える。
【００５９】
実施態様によっては、この方法がビア柱の露出端の上にニスを堆積するステップ：（ｘ）ａを更に含む。
【００６０】
他の実施態様では、この方法が外側ビア柱の露出端の上に金またはニッケルを堆積するステップ（ｘ）ｂを更に含む。
【００６１】
第３の態様が、チップを誘電体内に埋め込まれたビア柱を備える外側層を有する基板に取り付ける方法であって、前記ビア柱の端部が前記誘電体と同一平面上にあり、この方法が以下のステップ、すなわち：
（ｐ）ビア柱の露出端と接触する半田バンプによって終端されるレッグを有するチップを配置するステップ、および
（ｑ）半田バンプを溶解して半田によって外側ビアの端部を濡らすために熱を加えるステップを含む方法を目的とする。
【００６２】
任意選択で、この方法が銅ビア柱の端部を露出するために有機ニスを除去する予備ステップ（ｏ）を更に含む。
【００６３】
チップを誘電体内に埋め込まれたビア柱を備える外側層を備えた基板に取り付ける１つの代替方法であって、前記ビア柱の端部が前記誘電体と同一平面上にあり、以下のステップ、すなわち：
（ｐ）基板のビア柱の露出端と接触するＺ−方向異方性導電フィルムによって終端されるレッグを有するチップを配置するステップおよび
（ｑ）Ｚ方向に圧力を加えるステップを含む方法。
【００６４】
用語ミクロンまたはμｍは、マイクロメートルまたは１０−６ｍを指す。
【図面の簡単な説明】
【００６５】
本発明のより良い理解のためにおよびそれがどのように実行に移されることができるかを示すために、単に例証として添付の図面に、参照がここでなされる。
【００６６】
ここで詳細に図面に対する特定の参照によって、示される詳細が例として、かつ、本発明の好適な実施態様に関する例証となる議論のためだけにあり、ならびに、本発明の原理および概念上の態様の最も役立って容易に理解される説明であると信じられることを提供するために提示される、と強調される。この点に関しては、本発明の基本理解のために必要であるより、より詳細に本発明の構造細部を示すために何の試みもなされず、図面と共になされる記述は、本発明のいくつかの形態が実際問題としてどのように具体化されることができるかを当業者にとって明らかにする。添付の図面において：
【００６７】
【図１】基板上の終端パッドに接続されるＳｏＰバンプを有する従来技術多層複合支持構造体を通しての簡単にされた断面図であり、また、フリップチップとしてそれに接続するために配置される対応する半田バンプを備えたチップを示す；
【図２】図１のチップを収容するための新規の基板終端構造体を有する図１の基板を通しての概略断面図である；
【図３】本発明の構造体がそれによって製作されることができる１つのプロセスを示す１つの流れ図である；
【図４】本発明の構造体がそれによって製作されることができる一変形プロセスを示す第２の流れ図である、および
【図５】チップがそれによって基板構造体に取り付けられることができる方法を示す流れ図である。
【００６８】
種々の図面内の同様な参照番号および指示は、同様な要素を示した。
【発明を実施するための形態】
【００６９】
以下の記述では、ガラスファイバによって強化された、誘電マトリクス内の金属ビア、特にポリイミド、エポキシまたはＢＴ（ビスマレイミド／トリアジン）またはそれらの混和物のような、ポリマーマトリクス内の銅ビア柱からなる支持構造体が考慮される。
【００７０】
ここにて組み込まれる、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、非常に多くのビア柱を備えた基板の非常に大きな配列を備える大きなパネルが製作されることができるということが、Ａｃｃｅｓｓのフォトレジストおよびパターンまたはパネルメッキおよび積層技術の特徴である。この種のパネルは、実質的に平坦でおよび実質的に円滑である。
【００７１】
ビアがフォトレジストを用いた電気メッキによって製作され、かつドリルアンドフィルによって作り出されるビアより狭くなることができることはＡｃｃｅｓｓの技術の更なる特徴である。現在、最も狭いドリルアンドフィルビアは、約６０ミクロンである。フォトレジストを用いた電気メッキによって、５０ミクロン未満の分解能またはさらに３０ミクロンさえ達成可能である。
【００７２】
図１はチップ１０１それ自体から成り、その終端パッド１０３の上に銅バンプ１０２を備え、かつ保護不活性化層１０４を備える終端されたチップ１００を示す。銅バンプ１０２は、基板２００のＳｏＰバンプ２１０とリフローを通して接触をする準備のできた半田または鉛フリー半田先端１０５を有する。従来技術の基板２００は、一般にビア層２０６によって連結されてかつ一般的にガラスファイバによって強化されたポリマーである誘電材料２０５内に封入されるフィーチャ層２０４の層から成り、かつ半田マスク２０２の層によって互いに隔てられて絶縁される多数の終端基板パッド２０８によって終端する。基板パッド２０８に接続されるＳｏＰバンプ２１０が、設けられる。チップバンプ１０５がＳｏＰバンプ２１０と接触し、および熱がリフロープロセス中に加えられる時、ＳｏＰバンプ２１０の半田材料がチップバンプ１０５と融着し、信頼性が高い接着および電子接触が生成される。
【００７３】
ビアがドリルアンドフィル技術によって製作される所で、それらが誘電体内にレーザー穴を最初に穴開けすることによって製作されるので、ビアは一般に実質的に円形断面を有する。誘電体が異質で異方性でかつ無機フィラーおよびガラスファイバ強化材を備えたポリマーマトリクスから成るので、それの円形断面は一般的に粗いエッジを持ち、それの断面が真円形状からわずかにゆがめられることになる。さらに、ビアはいくぶんテーパーがつく傾向があり、円柱状の代わりに逆円錐台形である。最後に、得られる最も狭いビアは、約６０ミクロンの直径を有する。しかしながら、時間とともに、この寸法が縮小し、より大きい小型化およびより高密度のパッキングを可能にすることが予想される。
【００７４】
例えば（特許文献１）、（特許文献２）および（特許文献３）に記載されるように、図１の基板２００の主構造体は、代わりとしてフォトレジスト内のパターンにメッキをすること（パターンメッキ）によって、またはパネルメッキし、次いで選択的にエッチングすることによって、どちらにせよ直立したビア柱を残し、そして次に、その上に誘電材料を積層することによって製作されることができる。処理の容易さおよび剛性のために、内側ビア層を製作するために用いられる誘電体は、ポリマーマトリクスによって含浸されるガラスファイバの編バンドルからなるプリプレグであることができる。
【００７５】
『ドリルアンドフィルビア』アプローチを使用して非円形ビアを製作することは、断面制御および形状における困難に起因して禁止的になる。レーザー穴あけの限界に起因する約５０−６０ミクロン直径の最小ビアサイズもまた、ある。これらの困難は、先に背景節で詳細に記載されたものであり、かつ、なかでも、銅ビアフィル電気メッキプロセスに起因する陥凹形成および／または半球形の成型、レーザー穴あけプロセスに起因するビアテーパリング形状および側壁粗さ、およびポリマー／ガラス誘電体内に溝を生成する『ルーティング』モードでスロットをミリングするための高価なレーザー穴あけ機を使用することに起因するより高いコスト、に関連する。
【００７６】
前述のレーザー穴開けの他の限定に加えて、穴開け異なるサイズのビアチャネルが穴開けされて、そして次に、異なるサイズのビアを製作するために金属で充填される時、ビアチャネルが異なる速度で埋まるという理由から、同じ層内に異なる直径のビアを作り出すことが困難であるという点で、ドリルアンドフィル技術の付加的限定事項がある。従って、異なるサイズのビアに対して堆積技法を同時に最適化することは不可能であるので、ドリルアンドフィル技術を特徴づける陥凹形成またはオーバフィル（半球形成）の典型的課題は悪化する。したがって、実用的用途では、時には、基板の異質の性質に起因して幾分ゆがめられるが、ドリルアンドフィルビアは実質的に円形断面を有し、全てのビアが実質的に類似した断面を有する。
【００７７】
さらに、ポリイミド／ガラスもしくはエポキシ／ガラスもしくはＢＴ（ビスマレイミド／トリアジン）／ガラスまたはセラミックおよび／または他のフィラー粒子とのそれらの混和物のような複合誘電材料内のレーザー穴開けされたビアが実用的に約６０×１０−６ｍの直径に限定されることが注意され、かつそれでも、必要とされる除去プロセスの結果、穴開けされる複合材料の性質に起因する有意なテーパリング形状、同じく粗い側壁に苦しむ。
【００７８】
メッキおよびフォトレジスト技法の柔軟性を用いて、広範囲にわたるビア形状およびサイズが費用対効果が高い状態で製作されることができることが分かっている。さらに、異なるビア形状およびサイズが同じ層内に製作されることができる。金属シード層を最初に堆積し、そして次に、フォトレジスト材料を堆積し、かつその中に円滑な、まっすぐな、テーパーがつかない溝を発現させ、それが、露出されたシード層上へのパターンメッキによってこれらの溝に銅を堆積することによってその後埋められることができることによって、銅パターンメッキアプローチが使用される時、これは特に容易になる。ドリルアンドフィルビアアプローチとは対照的に、ビアポスト技術は陥凹なしで半球なしの銅コネクタを得るようにフォトレジスト層内の溝が充填されることを可能にする。銅の堆積の後、フォトレジストがその後剥離されて、金属シード層が除去され、および、永続的な誘電体がその上におよびその周りに塗布される。このように作り出される『ビア導体』構造体は、Ｈｕｒｗｉｔｚ他に付与された（特許文献１）、（特許文献２）および（特許文献３）内に記載されるプロセスフローを使用することができる。
【００７９】
電気メッキを用いて、およそ３０ミクロンの直径を有するマイクロビアが、達成された。マイクロビア間の分離は、２０ミクロン未満であることができる。ドリルアンドフィル技術はこの種の小さいビアの製作を可能にせず、現在の最高水準の技術はドリルアンドフィルビアに対して約６０ミクロン直径の実効下限を有する。
【００８０】
任意選択で従来技術と同様に、種々のビアがＸＹ平面内に実質的に円形断面を有することができる。さらに、ビア柱がフォトレジストにメッキによって製作され、および次いで、誘電体がその周りに塗布されるので、誘電体の異質性および異方性が粗い表面をつけられた穴を作り出す可能性があるドリルアンドフィルによって達成可能であるのと比べて電気メッキ技術によって非常により円滑なビアを達成することが可能である。
【００８１】
しかしながら、ドリルアンドフィル技術によって作り出されるビアとは異なり、メッキアプローチによって製作されるビアは円形である必要はない。ビアは、ＸＹ平面内に非対称であることができる。それらは、例えば、第１の方向に対して垂直であるＸＹ平面内の第２の方向の少なくとも３倍延長してＸＹ平面内の第１の方向に延在し、かつ、より線形であることができる。
【００８２】
ドリルアンドフィルビアが陥凹形成または半球形成効果に起因して実際上直径約６０ミクロンに限られているのに対して、ビアが電気メッキによって作り出されるいくつかの実施態様では、少なくとも１個のビアが５０ミクロン未満、おそらく４０ミクロン未満の直径を有する。実際に、実施態様によっては少なくとも１個のビアが、３０ミクロン以下の直径を有することができる。
【００８３】
誘電体内にビア柱を埋め込みかつビア柱の端部を露出するために研磨することによって、３ミクロン未満の表面粗さで実質的に平坦な配列を得ることが可能である。
【００８４】
終端パッド２０８はより微細なピッチを有することができるが、これはそれに対するチップの精密な連結をより難しくする。
【００８５】
図２を参照して、図１のチップ１００が基板３００と共に示されておよびそれに対する接続のために位置合わせされる。
【００８６】
基板３００は、ビア２０６によって共に連結される銅フィーチャ層２０４から成ってかつ、必要な変更を加えて、実質的に基板２００に類似している。理解されるであろうことは、基板２００の内層の数、ビアおよびフィーチャ密度は、はなはだ変化することができてかつ実際変化することである。２つの内側フィーチャ層および３個のビアスタックと共に示される基板３００は、例証となる目的だけのための概略の簡単にされた断面図である。
【００８７】
高い信頼性、良い歩留りおよびより少ない浪費と共により大きな小型化を容易にする新規な終端構造体およびプロセスが、次に記述される。
【００８８】
銅終端柱３０６の配列が、一般的にフォトレジストへのパターン電気メッキによってまたは以下に記載するプロセスを用いてパネル電気メッキおよび余分な材料のエッチング除去によって製作される。半田マスク２０２が、次に銅終端柱３０６および半田マスク２０２の上におよびそのまわりに置かれ、銅終端柱３０６構造体が平坦に研磨され、柱３０６の上部を露出する。機械、化学または化学機械研摩（ＣＭＰ）が、用いられることができる。ＣＭＰによって実質的に円滑で平坦で、配列全体にわたって３ミクロン未満変化する表面仕上げが、達成可能である。
【００８９】
銅柱３０６の露出された頂部は、有機ニス２１８によって覆われることができ、それはニス２１８を溶解するが半田マスク２０２を溶解しない適切な有機溶媒によって除去されることができる。代わりとして、銅柱３０６の外側層の露出された銅がニッケルまたは金２２０によってコーティングされることができる。
【００９０】
銅柱３０６に終端されたチップ１００の半田バンプ１０５を連結することによって、最小限の半田が、用いられる。それにもかかわらず、ビア３０６の外側層の端部を露出するのに用いられる薄層化プロセスから得られた実質的な平面性および平滑性に主に起因して、得られた半田付接続部は極めて信頼性が高く、および、図１にて図示した従来技術と比較してショートおよび切断の低い発生率によって高い信頼性および良い歩留りを達成することが可能である。
【００９１】
図３を参照して、実施態様によっては、少なくとも１つの外側ビア層が、以下の諸ステップからなるプロセスによって製作される：それの銅を露出するために処理される下位ビア層２０６‘を含む基板を得る−ステップ（ａ）、およびシード層、一般的に銅によって基板を覆う−ステップ（ｂ）。第１の、薄いフォトレジスト層が、シード層の上に塗布され−ステップ（ｃ）、および、第１の、薄いフォトレジスト層がフィーチャのネガパターンを形成するために露光されてかつ現像される−ステップ（ｄ）。金属、一般的に銅がパッド２０８の層を作り出すためにフィーチャのネガパターンに堆積され−ステップ（ｅ）および、フォトレジストの第１の薄層が剥離され−ステップ（ｆ）、直立したパッド２０８の層を残す。第２の、より厚いフォトレジスト層が、次に塗布され−ステップ（ｇ）およびビア柱３０６の第２のネガパターンが露光されてその中に現像される−ステップ（ｈ）。金属、一般的に銅の層が、第２のパターン内に現像される溝内に堆積され−ステップ（ｉ）、ビア柱３０６を含む外側ビア柱層を製作する。種々のビア柱３０６が互いに異なる寸法を有することができることが注意される。さらに、それらの断面は丸い必要はなく、例えば、楕円形、正方形または、矩形であることができる。この柔軟性が、高い実装密度を可能にする。
【００９２】
第２のフォトレジスト層が、剥離され−ステップ（ｊ）、直立した外側ビア柱３０６の層およびパッド２０８の下位層を残す。露出されたシード層が、次に除去される−ステップ（ｋ）。これは、例えば、水酸化アンモニウムまたは塩化銅を使用してウエットエッチングプロセスに構造体をさらすことによって達成されることができる。半田マスク材料が、ビア柱３０６の外側層の上に、次いで堆積される−ステップ（ｌ）。
【００９３】
外側ビア柱３０６の層を堆積する方法は、ビア柱２０６の内側層に対して用いられるそれに実質的に類似しており、そこで、更なるビルドアップおよび剛性のために、誘電材料が、一般に、ポリイミド、エポキシ、ビスマレイミド、トリアジンおよびそれの混和物のような、ポリマーマトリクスを備える複合材料であってかつセラミックまたはガラスを更に備えることができる。一般的に、基板２００の内側層に対して用いられる誘電体は、セラミックフィラーを備えたポリマー樹脂プリプレグ内の編ガラスファイバのバンドルからなるプリプレグとしてもたらされる。外側層に対して、半田マスク２０２のようなより安価な材料が、用いられることができる。半田マスク２０２または他の誘電材料が、外側ビア柱３０６の金属端部を露出させるために薄くされることができる−ステップ（ｍ）。薄層化は、機械研削もしくは研磨、化学研摩、または化学機械研摩ＣＭＰを使用して達成されることができる。薄層化はさらに、基板２００の外面を平坦化する。
【００９４】
形状化されたビアを製作する設備は、正方形、矩形または楕円ビア端部および終端パッドを可能にすることによってより大きな実装密度を可能にする。これらは、導体が（基板を通して）Ｚ方向にこれらのビア３０６に沿って経路を定めることを可能にすると共に、ＸＹ平面内により高い実装密度を有することができる。
【００９５】
終端されたチップ１００は、外側ビア柱３０６の露出された銅端部に半田付けされることができる。搬送および保存のために、銅が容易に酸化されるので、外側ビア柱３０６の端部の露出された銅が有機ニス２１８によって覆われることができ−ステップ（ｎ１）、それは、半田マスク２０２でなく、ニス２１８を溶解する適切な有機溶媒によって、除去されることができる。代わりとして、ビア３０６の外側層の露出された銅が、ニッケルまたは金２２０によってコーティングされることができる−ステップ（ｎ２）。
【００９６】
図４を参照して、変形製作ルートにおいて、ビア終端柱３０６の外側層が次のステップによって製作されることができる：それの銅を露出させるために平坦化されるビア柱２０６の下位層を含む基板を得る−ステップ（ｉ）、およびシード層によって下位ビア層２０６を覆う−ステップ（ｉｉ）、それは、一般的に銅であってかつ一般的にスパッタリングによってまたは無電解メッキによって堆積される。金属層が、シード層の上に堆積される−ステップ（ｉｉｉ）。この金属層は、一般的に銅であってかつ電気メッキによって堆積されることができる。フォトレジスト層が、金属層の上に置かれ−ステップ（ｉｖ）、および、終端パッド２０８のポジパターンが、露光されてかつその中に現像される−ステップ（ｖ）。露出された金属層が、エッチング除去される−ステップ（ｖｉ）。銅のエッチング除去は、例えば、水酸化アンモニウムまたは塩化銅のような銅のエッチング液を使用して実行されることができる。フォトレジストが、次いで剥離され−ステップ（ｖｉｉ）、直立したビア層を残し、および、誘電材料２０２が終端パッド２０８の層の上に積層される−ステップ（ｖｉｉｉ）。誘電材料２０２はプリプレグであることができる、しかし、コストダウンを続けるために、例えば、それは単純なポリマーまたは半田マスクであることができる。
【００９７】
誘電層２０２が、薄くされることができ−ステップ（ｉｘ）、例えば化学もしくは機械研磨または研削または化学機械研摩を用いて終端パッド２０８の表面を露出させる。薄層化はさらに、終端パッド２０８の層を平坦化する。
【００９８】
ステップ（ｉ）から（ｉｘ）が、終端チップ１０５の終端部１０２への連結のために終端パッド２０８にビア柱３０６を堆積するように繰り返されることができる。
【００９９】
代わりとして、終端パッドは、より厚くされることができる。
【０１００】
搬送および保存のために、銅が容易に酸化されるので、露出された銅が有機ニス２１８によって覆われることができ−ステップ（ｘ）ａ、それは適切な溶媒によって除去されることができ、半田マスク２１６を残す。代わりとして、露出された銅が、ニッケルまたは金２２０によってコーティングされることができる−ステップ（ｘ）ｂ。図５を参照して以下に記述されるように、チップ１００がビア３０６の外側層の露出された銅端部に半田付けされることができる。
【０１０１】
次に図２および図５を参照して、チップ１００を誘電体２０２、一般的に半田マスク内に埋め込まれたビア柱２０８を備える外側層を有する基板３００に取り付ける方法であってビア柱２０８の端部が誘電体２０２と同一平面上にある方法が次に記述される。この方法が以下のステップを含む：（ｏ）一般的に、銅であるビア柱２０８を酸化しないようにするために供給された場合、有機ニス２１８を除去するステップ；（ｐ）ビア２０８の露出端と接触する半田バンプ１０５によって終端されるレッグ１０２を有する終端されたチップ１００を配置するステップ、および、（ｑ）半田バンプ１０５を溶解してかつ半田によってビア２０８の端部を濡らすために熱を加えるステップ。
【０１０２】
ビア２０８の外側層の端部を露出させるために用いられる化学、機械または化学機械研摩の結果として；基板３００の配列全体が、実質的に平坦で３ミクロン未満の粗さまで円滑であることができる。これは、基板３００の平坦度が非接触の少しのリスクしか残さないので、終端されたチップ１００のチップのレッグ１０２上の半田のマイクロバンプ１０５を用いる半田付けを容易にする。非常に少しの半田しか必要とされないので、隣接するビア柱２０８ａ、２０８ｂ間のショートのリスクは最小である。
【０１０３】
したがって、６０ミクロン未満の直径を有する終端部２０８を備えた基板３００を作り出すことが可能であり、および、現在、３０ミクロンの直径が可能である。チップ１００は、半田１０５の最小限の合計によってこれらの終端部２０８に半田付けされることができる。
【０１０４】
実際に、Ｚ−導電異方性接着材料を用いて、全く半田なしでビア柱２０８にチップ１００のフリップチップバンプ１０２を連結することが可能である。
【０１０５】
一般にＡＣＦとして知られている異方性導電フィルムは、ディスプレイの駆動電子回路からガラス製基板まで電気的および機械的接続をするためにフラットパネルディスプレイ産業で３０年を超える間用いられてきた鉛フリーで環境にやさしい接着システムである。
【０１０６】
チップオングラス（ＣＯＧ）貼付けは、現在２５ｕｍまでのピッチおよび１０ｕｍの間隔で一般にＡＣＦを用いる一方、異方性チップオンフレックス（ａＣＯＦ）が標準技術として４０ｕｍピッチ範囲内に安定させている。これらのドライバチップの単一の１個が、ＡＣＦアセンブリプロセス中に全て同時に相互接続する１３００を超えるパッドを有することができる。ＣＯＧおよびａＣＯＦと比較して、ａＣＯＢ（異方性チップオンボード）アセンブリはなおそれらの揺籃期にある。しかしながらそれらは、丈夫なおよびコスト敏感なパッケージにおいて高密度および低外形特性を必要とする用途において過去数年で大きな進歩をした。
【０１０７】
上記の記述は、説明だけとして提供される。理解されるであろうことは、本発明が多くの変形が可能であることである。
【０１０８】
本発明のいくつかの実施態様が、記述された。それにもかかわらず、種々の変更が本発明の主旨と範囲から逸脱することなく、なされることができることが理解される。したがって、他の実施態様は以下の請求項の範囲内である。
【０１０９】
したがって当業者は、本発明が上に特に図と共に記載されたものに限定されないということを認識する。むしろ本発明の有効範囲は、添付の請求の範囲によって規定され、かつ上記のさまざまな特徴の組合せおよび副組合せ、同じく、前述の記述を読み込むと即座に当業者に思いつくであろう、その変形例および変更の両方を含む。
【０１１０】
請求項において、語「備える（ｃｏｍｐｒｉｓｅ）」、および「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えた（ｃｏｍｐｒｉｓｉｎｇ）」、等のようなその変形は、記載される構成要素が含まれるが、しかし、一般に他の構成要素の除外ではないことを示す。
【符号の説明】
【０１１１】
１００  終端されたチップ
１０１  チップ
１０２  銅バンプ  レッグ
１０３  終端パッド
１０４  保護不活性化層
１０５  チップバンプ
２００  基板
２０２  半田マスク  誘電材料
２０４  フィーチャ層
２０５  誘電材料
２０６  ビア層
２０６‘  下位ビア層
２０８  終端基板パッド  ビア柱
２０８ａ、２０８ｂ  ビア柱
２１０  ＳｏＰバンプ
２１６  半田マスク
２１８  有機ニス
２２０  ニッケルまたは金
３００  基板
３０６  銅終端柱
【図１】
2014239200.tif 000003
【図２】
2014239200.tif 000004
【図３】
2014239200.tif 000005
【図４】
2014239200.tif 000006
【図５】
2014239200.tif 000007