(57)【要約】【課題】ジッタの許容範囲を拡大させて受信クロックを抽出する。【解決手段】シリアルデータ構成の受信データから受信クロックを抽出する受信クロック抽出回路１であって、受信データを基準クロックでサンプリングして順次にシフトさせデータの変化点を検出する排他的論理和回路ＥＸ＿ＯＲ１〜ＥＸ＿ＯＲ３と、前記変化点を検出した場合にカウント値をクリアする一方で前記変化点を検出しない場合は所定の数値の範囲でカウントを繰り返すカウンタＤＰＬＣＮＴと、前記受信データが正規のビット幅よりも長くなっているか否かを検出する検出回路ＢＩＴＯＶＲと、前記カウントの数値が所定の値となった場合に受信クロックを発信する一方で検出回路ＢＩＴＯＶＲにて前記受信データが正規のビット幅よりも長くなっていることが検出されている間は受信クロックを発信させないようにする判定回路ＡＮＤとを備える。【選択図】図２
2014239363.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ構成の受信データから受信クロックを抽出する受信クロック抽出回路であって、
受信データを基準クロックでサンプリングして順次にシフトさせデータの変化点を検出する排他的論理和回路と、
前記変化点を検出した場合にカウント値をクリアする一方で前記変化点を検出しない場合は所定の数値の範囲でカウントを繰り返すカウンタと、
前記受信データが正規のビット幅よりも長くなっているか否かを検出する検出回路と、
前記カウントの数値が所定の値となった場合に受信クロックを発信する一方で、前記検出回路にて前記受信データが正規のビット幅よりも長くなっていることが検出されている間は受信クロックを発信させないようにする判定回路と
を備えたこと
を特徴とする受信クロック抽出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリアルデータ通信システムに適用される受信クロック抽出回路に関する。
【背景技術】
【０００２】
シリアルデータ通信では受信データから受信クロックが抽出される。この受信クロックの抽出方法は同期方式により異なる。例えば、調歩同期式の場合は１バイト（８ビット）単位にスタートビットが挿入されるので、このスタートビットにより受信クロック抽出回路を初期化し、受信クロックの立ち上がりをビット中央に持っていくように制御している。
【０００３】
また、ＨＤＬＣ伝送等で使用されるビット同期式（ＢＯＰ）の場合はＤＰＬＬ回路方式を採用している（例えば特許文献１〜３等）。ＤＰＬＬ回路ではデータ伝送速度の１６倍または３２倍の周波数クロックを基準クロックとし、データの変化点毎に受信データと受信クロックのずれ（位相差）を測定し、このずれの大きさによって受信クロックの位相を基準クロックの±１〜±２ビット補正している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−８３３５４号公報
【特許文献２】特開平９−２２４０２１号公報
【特許文献３】特開２０１２−２４４２６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
調歩同期式の場合はデータ８ビット毎にスタートビット１ビット、ストップビット１ビット（または２ビット）、パリティビット１ビットが付加されるので、データ量が大きい場合は伝送効率が悪くなる。
【０００６】
ＤＰＬＬ回路方式の場合は、データ伝送速度の１６倍〜３２倍程度の基準クロックが必要となるので、伝送速度のアップに限界がある。また、受信クロックの位相を一度に補正する量が限られているので補正が完了するまでに時間を要すると共に受信データの許容ジッタも±２０％程度で比較的小さくなる。
【課題を解決するための手段】
【０００７】
そこで、本発明は、ビットの変化毎の受信クロックの補正する受信クロック抽出回路において、受信データが正規のビット幅より長くなっているか否かの検出を行い、受信クロックの抽出を制御することにより、ジッタの許容範囲を拡大させている。
【０００８】
すなわち、本発明の受信クロック抽出回路は、シリアルデータ構成の受信データから受信クロックを抽出する受信クロック抽出回路であって、受信データを基準クロックでサンプリングして順次にシフトさせたデータの変化点を検出する排他的論理和回路と、前記変化点を検出した場合にカウント値をクリアする一方で前記変化点を検出しない場合は所定の数値の範囲でカウントを繰り返すカウンタと、前記受信データが正規のビット幅よりも長くなっているか否かを検出する検出回路と、前記カウントの数値が所定の値となった場合に受信クロックを発信する一方で前記検出回路にて前記受信データが正規のビット幅よりも長くなっていることが検出されている間は受信クロックを発信させないようにする判定回路と、を備える。
【発明の効果】
【０００９】
以上の発明によればデータ伝送速度に対する基準クロック周波数の比率が小さくても簡素な回路構成でジッタの許容範囲を拡大させて受信クロックを抽出できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態の受信クロック抽出回路が適用されたデータ通信システムのブロック構成図。
【図２】受信クロック抽出回路の回路図。
【図３】受信データＲＸＤに±５０％近いジッタがある場合の動作タイムチャート。
【発明を実施するための形態】
【００１１】
以下に図面を参照しながら本発明の実施形態について説明する。
【００１２】
図１に例示された本実施形態のシリアルデータ通信システムにおける受信クロック抽出回路１は、シリアル通信相手装置２から受信データＲＸＤの入力を受けると、基準クロックＢＣＬＫでサンプリングした受信データＳＲＸＤと、前記受信データＲＸＤの変化点の検出に基づき抽出した受信クロックＳＲＸＣとを、通信コントローラ３に供給する。通信コントローラ３はＳＲＸＣ＝１の時に受信データＳＲＸＤを基準クロックＢＣＬＫで取り込んでいる。
【００１３】
［受信クロック抽出回路１の具体的な構成］
図２に例示された受信クロック抽出回路１は、シリアル通信相手装置２から受信データＲＸＤの入力を受けると、基準クロックＢＣＬＫでサンプリングし、データシフト回路ＤＳ０，ＤＳｉ，ＤＳｉ＋１によって順次にシフトしてシリアルデータＲＸＤ＿Ｓ０〜ＲＸＤ＿Ｓｉ＋１を生成する（但し、ｉ＝１，２，３，…）。抽出回路１からはシリアルデータＲＸＤ＿Ｓｉ＋１が受信データＳＲＸＤとして通信コントローラ３に供給される。
【００１４】
受信クロック抽出回路１は、排他的論理和回路ＥＸ＿ＯＲｉ（但し、ｉ＝１，２，３，…）と、カウンタＤＰＬＣＮＴと、検出回路ＢＩＴＯＶＲと、カウント検出回路ＣＮＴＯＶＲと、判定回路ＡＮＤとを備える。
【００１５】
排他的論理和回路ＥＸ＿ＯＲｉは、シリアルデータＲＸＤ＿Ｓｉ，ＲＸＤ＿Ｓｉ＋１からシリアルデータＲＸＤ＿Ｓｉの変化検出信号ＤＥＴＥＣＴｉを生成する。
【００１６】
排他的論理和回路ＥＸ＿ＯＲｉの具体例について説明すると、排他的論理回路ＥＸ＿ＯＲ１は、シリアルデータＲＸＤ＿Ｓ１，ＲＸＤ＿Ｓ２からシリアルデータＲＸＤ＿Ｓ１の変化検出信号ＤＥＴＥＣＴ１を生成する。排他的論理回路ＥＸ＿ＯＲ２は、シリアルデータＲＸＤ＿Ｓ２，ＲＸＤ＿Ｓ３からシリアルデータＲＸＤ＿Ｓ２の変化検出信号ＤＥＴＥＣＴ２を生成する。排他的論理回路ＥＸ＿ＯＲ３は、シリアルデータＲＸＤ＿Ｓ３，ＲＸＤ＿Ｓ４からシリアルデータＲＸＤ＿Ｓ３の変化検出信号ＤＥＴＥＣＴ３を生成する。
【００１７】
カウンタＤＰＬＣＮＴは、１から基準クロックＢＣＬＫをデータ伝送速度で割った数までカウントするカウンタである。同カウンタＤＰＬＣＮＴは、排他的論理和回路ＥＸ＿ＯＲｉにてシリアルデータＲＸＤ＿Ｓｉの変化点を検出した場合にカウント値をクリアする一方で前記変化点を検出しない場合は所定の数値の範囲でカウントを繰り返す。
【００１８】
カウンタＤＰＬＣＮＴは、例えば後述の動作例によると、データ伝送速度を１０Ｍｂｐｓ、基準クロックをデータ伝送速度の１０倍の周波数１００ＭＨｚとし、１〜１０までカウントする。同カウンタＤＰＬＣＮＴは、受信データＳＲＸＤに変化（例えば、変化検出信号ＤＥＴＥＣＴ３の検出）があった場合にカウント値ｎをクリア（「１」にリセット）する一方で、受信データＳＲＸＤに変化がない場合は１〜１０のカウントを繰り返す。
【００１９】
検出回路ＢＩＴＯＶＲは、受信データＲＸＤが正規のビット幅よりも長くなっているか否かを検出する。また、同回路ＢＩＴＯＶＲは、カウンタＤＰＬＣＮＴのカウント値ｎが最大値（例えば１０）になった場合に出力信号を「１」にセットし、受信データＳＲＸＤに変化がない場合に「１」のままに保持し、その後の受信データＳＲＸＤの変化（例えば、変化検出信号ＤＥＴＥＣＴ３の検出）がある場合に「０」にリセットする。
【００２０】
カウント検出回路ＣＮＴＯＶＲは、カウンタＤＰＬＣＮＴのカウント値ｎが所定の値を超えたか否かを検出する。同検出回路ＣＮＴＯＶＲは、前記カウント値ｎが所定の値を超えると、出力信号を「１」にセットする。
【００２１】
判定回路ＡＮＤは、カウント検出回路ＣＮＴＯＶＲにてカウンタＤＰＬＣＮＴのカウント値ｎが所定の値となったと検出されている場合に受信クロックＳＲＸＣを発信する一方で、検出回路ＢＩＴＯＶＲにて前記受信データＲＸＤが正規のビット幅よりも長くなっていることが検出されている間は受信クロックＳＲＸＣを発信させないようにしている。
【００２２】
例えば、カウント検出回路ＣＮＴＯＶＲにてカウンタＤＰＬＣＮＴのカウント値ｎが所定の値「３」を経過していると検出されている場合、判定回路ＡＮＤは、基準クロックで「１」にセットし、受信クロックＳＲＸＣを発信する。一方、検出回路ＢＩＴＯＶＲが「１」にセットされている間、カウンタＤＰＬＣＮＴの数値ｎが「３」を経過し且つ変化検出信号ＤＥＴＥＣＴ１が「０」の場合には、判定回路ＡＮＤは、基準クロックで「０」にセットし、受信クロックＳＲＸＣを発信しないようにする。
【００２３】
［受信クロック抽出回路１の動作例の説明］
図２，３を参照しながら受信クロック抽出回路１の動作例について説明する。ここでは、回路１内に排他的論理和回路ＥＸ＿ＯＲｉ（ｉ＝１，２，３）が具備され、データ伝送速度が１０Ｍｂｐｓ，基準クロックがデータ伝送速度の１０倍の１００ＭＨｚ、受信データＲＸＤに±５０％の歪みがある場合の動作例について説明する。
【００２４】
受信データＲＸＤをサンプリングしたシリアルデータＲＸＤ＿Ｓ０〜ＲＸＤ＿Ｓ４の０の幅は１５×基準クロック分、１の幅は５×基準クロック分となっている。
【００２５】
本実施形態では、カウント検出回路ＣＮＴＯＶＲにてカウンタＤＰＬＣＮＴのカウント値ｎが「ｎ＝３」になったと検出されると、判定回路ＡＮＤは、受信クロックＳＲＸＣを「１」にセットして外部（通信コントローラ３）にパルス出力する。
【００２６】
次いで、検出回路ＢＩＴＯＶＲにてカウンタＤＰＬＣＮＴのカウント値ｎが「ｎ＝１０」になったことが検出されると、カウンタＤＰＬＣＮＴのカウント値ｎが「ｎ＝１」にセットされて、カウントが継続される。
【００２７】
その後、前記カウント値ｎが「ｎ＝３」となったことがカウント検出回路ＣＮＴＯＶＲによって検出されると、判定回路ＡＮＤは、受信クロックＳＲＸＣを「１」にセットし、外部にパルス出力する。
【００２８】
本事例において、受信データＲＸＤが正規のビット幅より長くなった場合、検出回路ＢＩＴＯＶＲはカウンタＤＰＬＣＮＴのカウンタ値ｎが「ｎ＝１０」を超えたときに「１」にセットされる。
【００２９】
検出回路ＢＩＴＯＶＲの出力信号が「１」にセットされている間は、カウンタＤＰＬＣＮＴのカウント値ｎが「ｎ＝３」と検出されていても、ＤＥＴＥＣＴ１が「１」となっているので、判定回路ＡＮＤは受信クロックＳＲＸＣをパルス出力しない。
【００３０】
次いで、ＤＥＴＥＣＴ３が検出されると、カウンタＤＰＬＣＮＴのカウンタ値ｎがクリアされて当該カウンタ値ｎが「ｎ＝１」から起算されると共に検出回路ＢＩＴＯＶＲの出力信号がが「０」にリセットされる。
【００３１】
その後、前記カウント値ｎが「ｎ＝３」になったことがカウント検出回路ＣＮＴＯＶＲにて検出されると、判定回路ＡＮＤは、次ぎの基準クロックＢＣＬＫの立ち上がりにより「１」にセットされて、受信クロックＳＲＸＣを外部にパルス出力する。
【００３２】
本実施形態において、受信クロックＳＲＸＣのセット条件に上述の検出回路ＢＩＴＯＶＲを適用しない場合、ビット幅が長くなった時、２回目のカウンタＤＰＬＣＮＴのカウント数値ｎが「ｎ＝３」を経過した次の基準クロックの立ち上がりで受信クロックＳＲＸＣがセットされ、同じ受信データを２回取り込んでしまう。具体的には、検出回路ＢＩＴＯＶＲが適用されない場合、受信データＲＸＤ＿Ｓ０〜ＲＸＤ＿Ｓ４の「０」の幅が１４×基準クロック分が限界で許容ジッタが±４０％となる。
【００３３】
上記説明した動作例から明らかなように。本実施形態の受信クロック抽出回路１は、検出回路ＢＩＴＯＶＲを備えたことで、データ伝送速度に対する基準クロック周波数の比率が小さくても、比較的簡素の回路構成でジッタの許容範囲が従来よりも拡大した±５０％近い範囲で受信クロックを抽出できる。
【符号の説明】
【００３４】
１…シリアル通信相手装置
２…受信クロック抽出回路
３…通信コントローラ
ＥＸ＿ＯＲｉ（ｉ＝１，２，３，…）…排他的論理和回路
ＤＰＬＣＮＴ…カウンタ
ＢＩＴＯＶＲ…検出回路
ＡＮＤ…判定回路
【図１】
2014239363.tif 000003
【図２】
2014239363.tif 000004
【図３】
2014239363.tif 000005