(57)【要約】      （修正有）【課題】非平面半導体装置にプラズマドーピングする方法を提供する。【解決手段】非平面半導体装置をプラズマドーピングするとき、非平面半導体本体が形成された基板１０４が得られる。非平面半導体本体を有する基板は、チャンバー１０２に配置される。プラズマ１２０は、チャンバーに形成され、プラズマはドーパントイオンを含む。第１バイアス電圧は、非平面半導体本体の領域にドーパントイオンを注入するために生成される。第２バイアス電圧は、同じ領域にドーパントイオンを注入するために形成される。ある例において、第１バイアス電圧と第２バイアス電圧は異なる。【選択図】図１
2014090166.tif 000002
【特許請求の範囲】
【請求項１】
非平面半導体装置をプラズマドーピングするための方法であって、
第１非平面半導体本体が形成された基板を得るステップと、
チャンバーに基板を配置するステップと、
前記チャンバーにドーパントイオンを含むプラズマを形成するステップと、
前記第１非平面半導体本体の領域にドーパントイオンを注入するために第１バイアス電圧を生成するステップと、
前記領域にドーパントイオンを注入するために、第２バイアス電圧を生成するステップとを含み、
前記第１バイアス電圧と前記第２バイアス電圧は異なることを特徴とする、方法。
【請求項２】
前記領域は、チャネル領域、ソース領域、ドレイン領域、ソース拡張領域およびドレイン拡張領域のうち少なくとも１つであることを特徴とする、請求項１に記載の方法。
【請求項３】
前記第１バイアス電圧は、前記第２バイアス電圧より大きいことを特徴とする、請求項１に記載の方法。
【請求項４】
前記第１バイアス電圧を生成するステップは、前記第２バイアス電圧を生成するステップより前であることを特徴とする、請求項３に記載の方法。
【請求項５】
第１バイアス電圧を生成するステップは、第１ドーパントイオン種を注入し、第２バイアス電圧を生成するステップは、第２ドーパントイオン種を注入し、
前記第１ドーパントイオン種は、前記第２ドーパントイオン種より大きい分子量を有することを特徴とする、請求項３に記載の方法。
【請求項６】
第１バイアス電圧を生成するステップは、前記領域において第１注入角度でドーパントイオンを注入し、第２バイアス電圧を生成するステップは、前記領域において第２注入角度でドーパントイオンを注入し、
前記第１注入角度は、前記第２注入角度より小さいことを特徴とする、請求項３に記載の方法。
【請求項７】
第１バイアス電圧を生成するステップは、第１ドーパントイオン種を注入し、第２バイアス電圧を生成するステップは、第２ドーパントイオン種を注入し、
前記第１ドーパントイオン種は、前記第２ドーパントイオン種と異なる分子量を有することを特徴とする、請求項１に記載の方法。
【請求項８】
前記領域においてドーパントイオンを注入するために第３バイアス電圧を生成するステップを含み、
前記第３バイアス電圧は、前記第１バイアス電圧および前記第２バイアス電圧と異なることを特徴とする、請求項１に記載の方法。
【請求項９】
第１バイアス電圧を生成するステップは、前記領域において、第１注入角度でドーパントイオンを注入し、第２バイアス電圧を生成するステップは、前記領域において第２注入角度でドーパントイオンを注入し、
前記第１注入角度と前記第２注入角度は異なることを特徴とする、請求項１に記載の方法。
【請求項１０】
前記第１非平面半導体本体は、高さを有し、前記第１バイアス電圧、前記第１注入角度、前記第２バイアス電圧および前記第２注入角度は、前記高さにおいて５％以下の領域においてドーパント濃度均一性を満たすよう規定されることを特徴とする、請求項９に記載の方法。
【請求項１１】
前記チャンバーに前記基板を配置するステップより前に、前記第１非平面半導体本体上および周囲にパディング層を形成するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項１２】
前記第１非平面半導体本体は、上面を有し、前記パディング層は、前記第１非平面半導体本体の前記上面上に０−１０ｎｍの厚みに形成されていることを特徴とする、請求項１１に記載の方法。
【請求項１３】
パンチスルーストッパー層を形成するステップを含むことを特徴とする、請求項１に記載の方法。
【請求項１４】
前記パンチスルーストッパー層は、前記第１非平面半導体本体より下に直接、基板に形成されていることを特徴とする、請求項１３に記載の方法。
【請求項１５】
前記第１非平面半導体本体は、限界寸法および高さを有し、前記パンチスルーストッパー層は、前記非平面半導体本体において、前記第１非平面半導体本体の前記限界寸法より大きく、前記高さより小さい深さにおいて形成されていることを特徴とする、請求項１３に記載の方法。
【請求項１６】
前記第１非平面半導体装置は、チャネル幅を有し、前記チャネル幅は、およそ前記パンチスルーストッパー層の前記深さの２倍に前記限界寸法を加算したものであることを特徴とする、請求項１５に記載の方法。
【請求項１７】
前記第１バイアス電圧、前記第１注入角度および前記第２バイアス電圧および前記第２注入角度は、前記パンチスルーストッパー層の深さにおいて５％以下の領域にドーパント濃度均一性を満たすように規定されていることを特徴とする、請求項１５に記載の方法。
【請求項１８】
前記第１非平面半導体本体は、長さを有し、前記パンチスルーストッパー層の前記深さは、前記第１非平面半導体本体の長さにおいて、５％以下の均一性を有することを特徴とする、請求項１５に記載の方法。
【請求項１９】
前記得られた基板は、第２非平面半導体本体が形成され、前記第１非平面半導体本体および前記第２非平面半導体本体それぞれは、高さを有し、
前記第１非平面半導体本体の前記高さは、前記第２非平面半導体本体の前記高さにおよそ等しく、
前記第１非平面半導体本体において、第１の深さに、第１パンチスルーストッパー層を形成するステップと、
前記第２非平面半導体本体において、第２の深さに、第２パンチスルーストッパー層を形成するステップとを含み、
前記第１の深さは、前記第２の深さと異なり、前記第１の深さおよび前記第２の深さは、前記第１非平面半導体本体および前記第２非平面半導体本体の前記高さに対して小さいまたは等しく、
前記第２非平面半導体本体の領域にドーパントイオンを注入するために第３バイアス電圧を生成するステップと、
前記第２非平面半導体本体の領域にドーパントイオンを注入するために第４バイアス電圧を生成するステップとを含み、
前記第３バイアス電圧と前記第４バイアス電圧とは、異なることを特徴とする、請求項１に記載の方法。
【請求項２０】
前記第１非平面半導体本体および前記第２非平面半導体本体それぞれは、限界寸法を有し、前記第１非平面半導体本体は、第１チャネル幅を有する第１非平面半導体装置を形成し、前記第２非平面半導体本体は、第２チャネル幅を有する第２非平面半導体装置を形成し、前記第１チャネル幅は、前記第１の深さの２倍に前記第１非平面半導体本体の限界寸法を加算したものであり、前記第２チャネル幅は、前記第２の深さの２倍に前記第２非平面半導体本体の限界寸法を加算したものであることを特徴とする、請求項１９に記載の方法。
【請求項２１】
前記第１非平面半導体本体をアニーリングするステップを含むことを特徴とする、請求項１に記載の方法。
【請求項２２】
前記第１非平面半導体本体は、フィン、ナノワイヤーおよび垂直配列のナノワイヤーのうちの１つであることを特徴とする、請求項１に記載の方法。
【請求項２３】
前記非平面半導体装置は、ＦｉｎＦＥＴ装置、非平面マルチゲートトランジスタ装置または非平面ナノワイヤートランジスタ装置のうちの１つであることを特徴とする、請求項１に記載の方法。
【請求項２４】
基板に設けられた非平面半導体本体と、
パンチスルーストッパー層とを備え、
前記非平面半導体本体は、限界寸法および高さを有し、
前記パンチスルーストッパー層は、前記限界寸法より大きく、前記高さより小さい深さに設けられ、
前記非平面半導体本体は、前記パンチスルーストッパー層上に設けられたチャネル領域、ソース領域、ドレイン領域、ソース拡張領域およびドレイン拡張領域を有することを特徴とする、非平面半導体装置。
【請求項２５】
チャネル幅を有し、該チャネル幅は、前記パンチスルーストッパー層の深さの２倍に前記非平面半導体本体の限界寸法を加算したものにおよそ等しいことを特徴とする、請求項２４に記載の非平面半導体装置。
【請求項２６】
前記チャネル領域、前記ソース領域、前記ドレイン領域、前記ソース拡張領域および前記ドレイン拡張領域それぞれは、前記深さにおいて５％以下のドーパント濃度均一性を有することを特徴とする、請求項２４に記載の非平面半導体装置。
【請求項２７】
前記パンチスルーストッパー層と、前記チャネル領域、前記ソース領域、前記ドレイン領域、前記ソース拡張領域および前記ドレイン拡張領域との間の境界面を含み、
前記チャネル領域、前記ソース領域、前記ドレイン領域、前記ソース拡張領域、前記ドレイン拡張領域のうち少なくとも１つは、前記境界面において３ｎｍの厚みを超えると、少なくとも３桁の大きさ増加するシート抵抗を有することを特徴とする、請求項２４に記載の非平面半導体装置。
【請求項２８】
前記チャネル領域上に設けられたゲート誘電体層と、
前記ゲート誘電体層上に設けられたゲート電極とを備えることを特徴とする、請求項２４に記載の非平面半導体装置。
【請求項２９】
非平面半導体装置をプラズマドーピングするためのコンピュータ実行可能な指示を含む非一時的なコンピュータ読取可能な記録媒体であって、
前記コンピュータ実行可能な指示は、
チャンバーにおいて形成された非平面半導体本体を配置するステップと、
前記チャンバーに、ドーパントイオンを含むプラズマを形成するステップと、
前記非平面半導体本体の領域にドーパントイオンを注入するために、第１バイアス電圧を生成するステップと、
前記領域にドーパントイオンを注入するために第２バイアス電圧を生成するステップとを含み、
前記第１バイアス電圧と前記第２バイアス電圧とは異なることを特徴とする、非一時的なコンピュータ読取可能な記録媒体。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔技術分野〕
本発明は、一般的に半導体装置の製造に関し、より具体的には非平面半導体装置へのプラズマドーピングの方法に関する。
【０００２】
〔関連技術〕
半導体装置の製造者は、大きな回路密度、高いパフォーマンス、寄生キャパシタンスおよびオフ状態リークのような短チャネル効果を達成するために、トランジスタ装置の寸法を小さくし続けるので、ますますトランジスタ装置の特性を損なっている。ダブルゲートトランジスタ、トリゲートトランジスタおよびゲートオールアラウンドトランジスタのようなフィン電界効果トランジスタ（ＦｉｎＦＥＴ）は、短チャネル効果の制御について、半導体プロセスにおける最近の技術である。ＦｉｎＦＥＴは、基板表面上に突き出るフィンを有する。フィンは、長い実効チャネル幅を生成し、短チャネル効果を減少する。
【０００３】
フィンは、ＦｉｎＦＥＴのチャネル、ソース／ドレイン領域およびソース／ドレイン拡張領域を定める。従来の平面型金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のように、ＦｉｎＦＥＴ装置のチャネル、ソース、ドレイン、ソース拡張領域およびドレイン拡張領域は、好ましい電気的特性を生成するために、不純物（ドーパント）を用いてドープされる。理想的には、これら領域は、フィンの高さに沿って一様にドープされる。不良なドーパント均一性は、ソース／ドレインのパンチスルー問題と同様にゲートの高さを横切って、好ましくないしきい値電圧変化を生じるかもしれない。
【０００４】
プラズマドーピング（プラズマ浸漬イオン注入として知られる）は、ＦｉｎＦＥＴ装置のチャネル、ソース／ドレインおよびソース／ドレイン拡張領域をドープするための方法である。しかしながら、フィンの高さを横切って均一なドーパントプロファイルを達成することは、プラズマドーピングを用いる必要がある。プラズマドーピングの間に形成されるプラズマは、フィンの寸法に関して大きく、プラズマはフィンに順応しない。結果として、プラズマドーピングは、フィンの上部がフィンの下部より多くドープされる垂直方向に生じる。
【０００５】
〔要約〕
典型的な実施形態において、非平面半導体本体が形成された基板が得られる。非平面半導体本体を有する基板は、チャンバーに配置される。ドーパントイオンを含むプラズマは、チャンバーにおいて形成される。第１バイアス電圧は、非平面半導体本体の領域にドーパントイオンを注入するために生成される。第２バイアス電圧は、同じ領域にドーパントイオンを注入するために生成される。ある例において、第１バイアス電圧および第２バイアス電圧は、異なる。
【０００６】
〔図の説明〕
図１は、ＦｉｎＦＥＴ装置をプラズマドープするために使用される典型的なプラズマドーピングシステムの概略的なブロック図である。
【０００７】
図２は、ＦｉｎＦＥＴをプラズマドープするための典型的なプロセスを示す。
【０００８】
図３Ａ−３Ｄは、ＦｉｎＦＥＴ装置をプラズマドープするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図である。
【０００９】
図４は、ＦｉｎＦＥＴ装置をプラズマドープするための他の典型的なプロセスを示す。
【００１０】
図５Ａ−５Ｇは、ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【００１１】
図６Ａ−６Ｃは、ＦｉｎＦＥＴ装置をドーピングするための典型的なプロセスによって形成された典型的なＦｉｎＦＥＴ装置の断面図を示す。
【００１２】
〔詳細な説明〕
非平面半導体装置にプラズマドーピングするための方法が記載される。次の記載は、当業者が様々な実施形態を生成し、使用できるよう提示されている。特定の装置、方法およびアプリケーションの記載は、例として提示されている。ここに記載された例に対して様々な修正は、当業者にとって明白であり、ここに定義された一般的な原則が、様々な実施形態の精神および範囲から逸脱しない限りにおいて、他の例およびアプリケーションに対して適用されてもよい。したがって、様々な実施形態は、ここに記載および示された例に限定されるものではなく、クレームと一致する範囲と一致する。例えば、ＦｉｎＦＥＴ装置をプラズマドープするための典型的な工程は、以下に開示されている。これら典型的な工程は、非平面マルチゲートトランジスタ装置および非平面ナノワイヤートランジスタ装置のようなＦｉｎＦＥＴ装置以外の非平面半導体装置に適用してもよい。
【００１３】
１．プラズマドーピングシステム
図１は、ＦｉｎＦＥＴ装置のような非平面半導体装置にプラズマドープするために使用される典型的なプラズマドーピングシステム１００を示す。典型的なプラズマドーピングシステム１００は、円筒の側壁、土台、蓋によって囲まれたチャンバー１０２を有する。フィンを有する基板１０４は、チャンバー１０２内に設けられ、支持台１０６に支持される。支持台１０６の温度は、加熱冷却機構によって制限され、基板１０４の温度を制御する。
【００１４】
プロセスガスは、シャワーヘッド１１０を介してガスパネル１０８からチャンバー１０２に設けられる。プロセスガスは、ドーパントガス（例えば、三フッ化ホウ素、シボラン、ホスフィン、五フッ化リン、アルミンなど）および挿入希ガス（例えば、ヘリウム、アルゴン、ネオンなど）の少なくとも１つを含むガス混合物であってもよい。真空ポンプ１２４は、スロットルバルブ１２８を介してチャンバー１０２を排気し、好ましい範囲（例えば２−１５０ｍＴ）にチャンバーの圧力を制御する。
【００１５】
プラズマ１２０は、１以上の電力源をシャワーヘッド１１０に与えることによってプロセスガスからチャンバー１０２内において形成される。例えば、高周波（ＲＦ）電源１１２は、マッチングネットワーク１１４を介してシャワーヘッド１１０に提供される。ＲＦ電源は、２００Ｗ−１０ｋＷの電力、５−３０ＭＨｚの周波数を有する。プラズマ１２０は、ガス混合物における少なくとも１つのドーパントガスから形成されるドーパントイオンを含む。プラズマ１２０は、シャワーヘッド１１０と基板１０４との間に形成され、プラズマシース１２２は、プラズマ１２０と基板１０４との間に形成される。
【００１６】
ＲＦバイアス電源１１６は、マッチングネットワーク１１８を介して支持台１０６に設けられる。ＲＦバイアス電源１１６は、５０−５００Ｗの電力、０．５−５ＭＨｚの周波数を有してもよい。ＲＦバイアス電源１１６は、プラズマ１２０と基板１０４との間のプラズマシース１２２においてバイアス電圧を生成する。バイアス電圧は、プラズマ１２０からドーパントイオンを抽出し、プラズマシース１２２においてドーパントイオンを加速させ、基板１０４上においてフィンに注入する。より高いバイアス電圧が生成されるほど、ドーパントイオンは、より深くフィンに注入される。ＲＦバイアス電源１１６は、１００Ｖ−１５ｋＶのバイアス電圧を生成する。バイアス電圧は、基板１０４の表面に対して実質的に垂直な注入角度で、フィンに注入するようドーパントイオンに作用する。例えば、注入角度は、基板１０４の表面に対して直交する軸に関しておよそ０−１０度である。選択的電極スクリーン１２６は、プラズマ１２０と基板１０４との間に配置される。電力供給（図示せず）は、電気ポテンシャルを電極スクリーン１２６に適用し、フィンにおけるプラズマシース１２２においてドーパントイオンを加速させる。電極スクリーン１２６は、好ましい注入角度でフィンにドーパントイオンを作用するよう傾けられる。
【００１７】
コントローラ１３０は、プラズマドーピングシステム１００の様々な構成部材と接続され、プラズマドーピングシステムを制御して、ここに記載の非平面半導体装置をプラズマドーピングするためのプロセスを行う。コントローラ１３０の機能および特性は、後に詳細に記載される。
【００１８】
ここに記載の典型的なプラズマドーピングシステム１００は、容量結合によってプラズマ１２０を形成する。非平面半導体装置をプラズマドーピングするための方法は、任意の適切なプラズマドーピングシステムを用いて行われると理解される。例えば、プラズマ１２０は、誘電結合によって生成される。プラズマは、トロイダルプラズマ源、ヘリコンプラズマ源、ＤＣプラズマ源または遠隔プラズマ源のような多数の他のプラズマ源の構成から提供される。ＲＦ源およびＲＦ周波数のようなパラメータ値は、例によって与えられ、他の値が発明の範囲内において利用されると理解される。
【００１９】
２．非平面半導体装置のプラズマドーピング
図２に関して、ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセス２００が記載される。プロセス２００のブロック２０２において、フィンを有する基板が得られる。フィンは、チャネル領域、ソース領域、ドレイン領域、ソース拡張領域およびドレイン拡張領域を含む。ブロック２０４において、フィンを有する基板は、チャンバーに配置される。ブロック２０６において、プラズマは、チャンバー内に形成される。プラズマは、ドーパントイオンを含む。ブロック２０８において、第１バイアス電圧は、チャンバーに生成され、フィンの領域にドーパントイオンを注入する。領域は、チャネル領域、ソース領域、ドレイン領域、ソース拡張領域、ドレイン拡張領域のうち任意の１つを含む。ブロック２１０において、第２バイアス電圧は、少なくとも部分的に、ドーパントイオンがフィンに注入される深さを決定する。ある例において、第１バイアス電圧は、第２バイアス電圧と異なり、フィンにおける異なる深さにドーパントイオンを注入する。そのような例において、第１バイアス電圧は、第２バイアス電圧より大きい。
【００２０】
典型的なプロセス２００のより詳細な説明は、図２，図３Ａ−３Ｄに同時に提供される。図３Ａ−３Ｄは、プロセス２００の様々な段階におけるＦｉｎＦＥＴ装置３００の断面図を示す。プロセス２００のブロック２０２および図３Ａに示されるように、フィン３０４が形成された基板３０２が得られる。基板３０２は、ＦｉｎＦＥＴ装置３００に適切な一般的に知られた基板を含む。例えば、基板３０２は、単結晶半導体ウエハ（例えば、シリコン、ゲルマニウム、ガリウムヒ素など）を含む。他の例において、基板３０２は、異なる単結晶ウエハ（例えば、シリコン、ゲルマニウム、ガリウムヒ素など）上に成長された１以上のエピタキシャル単結晶半導体層（例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、インジウム、インジウムガリウムヒ素など）を含む。１以上のエピタキシャルに成長された半導体層は、バッファ層として機能し、異なる結晶ウエハから基板３０４の上面まで格子定数を類別する。他の例において、基板３０２は、単結晶半導体基板と例えばシリコン・オン・インシュレーター基板を形成するためのエピタキシャル層との間に絶縁層（例えば、二酸化ケイ素、酸窒化ケイ素、高ｋ誘電体層など）を含む。基板３０２は、シャロートレンチアイソレーション構造のような他の構造および層を含んでもよいと理解されるべきである。
【００２１】
基板３０２上のフィン３０４は、フォトリソグラフィ、エッチングおよび化学蒸着法のような従来の半導体製造方法によって形成されるが、それらに限定するものではない。フィン３０４は、ソース領域３１４とドレイン領域３１６との間に設けられたチャネル領域３１２を有する。ソース拡張領域３１３は、チャネル領域３１２とソース領域３１４との間に設けられ、ドレイン拡張領域３１５はチャネル領域３１２とドレイン領域３１６との間に設けられる。フィン３０４は、単結晶半導体材料（例えば、シリコン、ゲルマニウム、ガリウムヒ素など）を含む。また、フィン３０４は、エピタキシャルに成長された半導体材料から成る多数の層を含んでもよい。そのような例において、エピタキシャルに成長された半導体材料から成る多数の層は、チャネル領域において、多数のナノワイヤーの垂直の配列を形成する。図３Ａに示されるように、フィン３０４は、限界寸法３０６、高さ３０８および長さ３１０を有する。ある例において、限界寸法３０６は、５−５０ｎｍ、高さ１５−１５０ｎｍ、長さ２０−１２００ｎｍである。
【００２２】
プロセス２００のブロック２０４において、フィン３０４を有する基板３０２は、チャンバー内に配置される。チャンバーは、図１のチャンバー１０２のような非平面半導体装置にプラズマドーピングすることが可能な任意の好適なチャンバーであってもよい。ブロック２０６および図３Ｂに示されるように、プラズマ３１８は、チャンバー内に形成され、プラズマシース３２０は、プラズマ３１８と基板３０２との間に形成される。図１に前述されたように、プラズマ３１８は、プロセスガスをチャンバーに与え、少なくとも１つの電源（例えば、ＲＦ電源）を与えることによって形成される。プロセスガスは、プラズマ３１８にドーパントイオンを連続的に形成する少なくとも１つのドーパントガスを含む。チャンバーに設けられたドーパントガスのタイプは、プラズマ３１８に形成されたドーパントイオンのタイプを決定する。例えば、ジボランおよび三フッ化ホウ素のようなｐ型ドーパントガスは、プラズマ３１８において、Ｂ＋，ＢＦ＋，ＢＦ２＋，ＢＦ３＋のようなｐ型ドーパントイオンを形成する。一方、アルシンおよびホスフィンのようなｎ型ドーパントガスは、プラズマ３１８において、Ｐ＋およびＡｓ＋のようなｎ型ドーパントイオンを形成する。ｎ型ドーパントガスの適切なタイプは、ドーパントイオンの好ましいタイプを用いて、フィン３０４の領域にプラズマドープするために選択される。チャネル領域３１２は、ＮＭＯＳトランジスタ装置を形成するときｐ型ドーパントイオンが注入され、ＰＭＯＳトランジスタ装置を形成するときにｎ型ドーパントイオンが注入される。一方、ソース／ドレイン領域３１４，３１６およびソース／ドレイン拡張領域３１３，３１５は、ＰＭＯＳトランジスタ装置を形成するとき、ｐ型ドーパントイオンが注入され、ＮＭＯＳトランジスタ装置を形成するときｎ型ドーパントイオンが注入される。
【００２３】
プロセス２００のブロック２０８および図３Ｃに示されるように、第１バイアス電圧３２１は、チャンバーにおいて生成される。図１において前述したように、第１バイアス電圧３２１は、基板３０２を支持する支持台にＲＦバイアス電源を供給することによって生成される。第１バイアス電圧３２１は、プラズマシース３２０において生成され、プラズマからのドーパントイオンを、ソース／ドレイン領域３１４，３１６、ソース／ドレイン拡張領域３１３，３１５またはチャネル領域３１２のようなフィン３０４の１以上の領域に注入する。バイアス電圧の大きさは、ドーパントイオンがフィン３０４に注入される深さを少なくとも部分的に決定する。バイアス電圧が高いほど、ドーパントイオンがフィン３０４に注入される深さが大きくなる。図３Ｃに示されるように、第１バイアス電圧３２１は、フィン３０４の底部３２４における深さ３１９にドーパントイオンを注入するために生成される。例えば、深さ３１９は、２−５０ｎｍである。ある例において、第１バイアス電圧３２１は、０．５ｋＶ−１５ｋＶである。他の例において、第１バイアス電圧３２１は、２ｋＶ−１０ｋＶであってもよい。また、他の例において、第１バイアス電圧３２１は、２ｋＶ−６ｋＶであってもよい。
【００２４】
プラズマシース３２０の寸法は、フィン３０４の寸法に比べて比較的大きく、フィン３０４の上に形成し、フィン３０４に適合しない。結果、ドーパントイオンは、実質的に基板３０２に垂直な注入角度で、フィン３０４の上部に注入する。例えば、第１バイアス電圧３２１は、基板３０２に直交する軸に対して、およそ０度の注入角度で、フィン３０４にドーパントイオンを注入する。例えば、電極スクリーンは、第１バイアス電圧が基板３０２に直交する軸に対して第１注入角度でフィン３０４にドーパントイオンを注入するよう傾けられる。ある例において、第１注入角度は、０−１０度である。他の例において、第１注入角度は、０−５度である。
【００２５】
プロセス２００のブロック２１０および図３Ｄに示されるように、第２バイアス電圧は、チャンバーにおいて生成される。第２バイアス電圧３２３は、フィン３０４における同一の１以上の領域（すなわち、ソース／ドレイン領域、ソース／ドレイン拡張領域またはチャネル領域）にプラズマ３１８からのドーパントイオンを注入するようプラズマシース３２０において生成される。第２バイアス電圧３２３は、フィン３０４において、２−３３ｎｍの深さにドーパントイオンを注入するよう定められる。第２バイアス電圧３２３は、第１バイアス電圧３２１と異なり、ドーパントイオンはフィン３０４における異なる深さに注入される。例えば、図３Ｄに示されるように、第２バイアス電圧３２３は、第１バイアス電圧３２１より低く、第２バイアス電圧３２３は、部分３２４の深さ３１９より小さい部分３２６における深さ３２５にドーパントイオンを注入する。部分３２６は、部分３２４に接しているか、または、部分的に覆っている。ある例において、第２バイアス電圧３２３は、０．５ｋＶ−１０ｋＶである。他の例において、第２バイアス電圧３２３は、０．５ｋＶ−６ｋＶである。他の例において、第２バイアス電圧は、０．５ｋＶ−２ｋＶである。
【００２６】
第２バイアス電圧３２３は、基板３０２に対して実質的に垂直な注入角度で、ドーパントイオンをフィン３０４に注入する。また、電極スクリーンは、第２バイアス電圧３２３が基板３０２に直交した軸に対して第２注入角度で、フィン３０４にドーパントイオンを注入するよう傾けられていてもよい。ある例において、第２注入角度は、１−１０度である。他の例において、第２注入角度は、２−６度である。
【００２７】
バイアス電圧は、フィン３０４に注入されたドーパントイオンの散在に影響を与える。散在は、フィン３０４に注入されたドーパントイオンの広がりである。散在は、水平方向（例えばフィン３０４の長さ３１０に沿って）および垂直方向（例えばフィン３０４の高さ３０８に沿って）において生じ、バイアス電圧が増加する。異なるバイアス電圧でのドーパントイオンの注入は、全体の散在を大きくし、フィン３０４の長さ３１０および高さ３０８において不良なドーパント均一性を生じる。本実施形態において、第１注入角度および第２注入角度は、異なるバイアス電圧での注入から生じる全体の水平散在を減少させるよう規定される。例えば、第１バイアス電圧３２１が第２バイアス電圧３２３より高い場合、第１注入角度は、第２注入角度より小さく規定される。そのような例において、第１バイアス電圧３２１は、２−１０ｋＶであり、第１注入角度０−２度であり、一方第２バイアス電圧３２３は、０．５−２ｋＶであり、第２注入角度は２−１０度である。
【００２８】
全体の散在は、異なるバイアス電圧で異なるドーパントイオン種を注入することによって、減少される。異なるドーパントイオン種は、プラズマ３１８に異なるドーパントイオン種を形成するために、異なるドーパントイオンガスをチャンバーに与えることによって注入される。大きい分子量を有するドーパントイオン種は、小さい侵入深さおよび少ない散在を有す傾向がある。全体の散在を減少するために、大きい分子量を有するドーパントイオン種は、高いバイアス電圧が注入され、一方小さい分子量を有するドーパントイオン種は、低いバイアス電圧が注入される。例えば、７４．９の大きい分子量を有するヒ素のドーパントイオン種は、２−１０ｋＶの高い第１バイアス電圧で注入され、３１．０の小さい分子量を有するリンのドーパントイオン種は、０．５−２ｋＶの低い第２バイアス電圧で注入される。
【００２９】
深いイオン注入は、好ましくは浅いイオン注入より先に実行される。このように、浅く注入されたドーパントイオンは、後の深い注入によって置き換え（「打ち込み」）られない。例えば、プロセス２００において、第１バイアス電圧は、第２バイアス電圧より大きく、第１バイアス電圧は、第２バイアス電圧より先に生成される。
【００３０】
記載のように、ブロック２１０は、ブロック２０８と同じチャンバーにおいて実行される。また、ブロック２０８，２１０は、異なるチャンバーにおいて実行されてもよいと理解されるべきである。例えば、ブロック２１０において、フィン３０４を有する基板３０２は、ブロック２０８と異なるチャンバーにおいて配置される。ドーパントイオンを有するプラズマは、異なるチャンバーに形成されてもよく、プラズマシースは、プラズマと基板３０２との間に形成されてもよい。第２バイアス電圧は、フィン３０４にドーパントイオンを注入するように、プラズマシースにおいて生成される。
【００３１】
プロセス２００は、限定するものではないが、非平面マルチゲートトランジスタ装置、非平面ゲートオールアラウンドトランジスタ装置および非平面ナノワイヤートランジスタ装置のような他の非平面半導体装置に適用してもよい。例えば、フィン３０４は、ナノワイヤーまたは垂直配列のナノワイヤーのような他の非平面半導体装置本体に代えられてもよい。
【００３２】
図４に関して、ＦｉｎＦＥＴ装置にプラズマドーピングするための他の典型的なプロセス４００が示される。図５Ａ−５Ｆは、プロセス４００を示す様々な段階を示すＦｉｎＦＥＴ装置５００の断面図である。プロセス４００は、ブロック４０２〜４１６を含む。選択的ブロック４０４，４０６は点線の輪郭で示される。
【００３３】
プロセス４００のブロック４０２および図５Ａに示されるように、フィン５０４が形成された基板が得られる。基板５０２は、単結晶半導体基板、シリコンウエハ上の１以上のエピタキシャル成長層、シリコン・オン・インシュレーターまたはＦｉｎＦＥＴ装置が形成される他の既知の基板を含む。フィン５０４は、ソース／ドレイン領域、ソース／ドレイン拡張領域およびチャネル領域を含む。フィン５０４は、限界寸法５１０、高さ５０８および長さ（図示せず）を有する。マスク、ダミー特徴または隣接フィンのような隣接構造５０６は、フィン５０４の隣に形成される。
【００３４】
プロセス４００の選択的ブロック４０４および図５Ｂに示されるように、パディング層５１１は、フィン５０４の上および周囲に形成され、フィン５０４と隣接構造５０６との間の領域を満たす。パディング層５１１は、ドーパントイオンが基板５０２に到達することを防止し、プラズマドーピングの間、フィン５０４の側壁にドーパントイオンの再スパッタリングを防止する。また、パディング層５１１は、フィン５０４においてドーパント保持を増加させる。フィン５０４の上面上のパディング層の厚み５１２は、注入の間に、ドーパントイオンがフィン５０４に入ることを防ぐことがないように十分に薄い。例えば、パディング層５１１は、フィン５０４の上面上に０−１０ｎｍの厚みで形成される。また、パディング層５１１は、フィン５０４および隣接構造５０６上のおよそ平面の表面を有する。
【００３５】
パディング層５１１は、注入されたドーパントイオンを閉じ込める任意の物質を含む。例えば、パディング層５１１は、限定するものではないが、非ドープシリコン酸化物、ドープシリコン酸化物、窒化ケイ素および酸窒化ケイ素のような誘電体材料またはその場ドープ材料である。パディング層５１１は、プロセス４００におけるブロック４０８，４１０より先に形成され、フィン５０４をアニーリングするブロック４１２より前または後に除去されてもよい。
【００３６】
プロセス４００の選択的ブロック４０６および図５Ｃに示されるように、パンチスルーストッパー（ＰＴＳ）層５１４は、フィン５０４に形成される。ＰＴＳ層５１４は、フィン５０４のソース／ドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域の下に形成され、電気的なパンチスルーを防ぐ。ソース／ドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域は、部分的にＰＴＳ層５１４を覆ってもよい。また、ＰＴＳ層５１４は、プラズマドーピングおよびアニーリング工程の間、ドーパントの移動をふせぐまたは十分に遅らせることによって障壁として機能し、フィン５０４においてドーパントの垂直な散在を最小化する。ＰＴＳ層５１４は、ドーパント濃度が消滅するフィン５０４のＰＴＳ層５１４とソース／ドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域の間に急（切り立った）境界面５１５を生成する。例えば、ＰＴＳ層５１４は、ソース／ドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域におけるシート抵抗が、ＰＴＳ層５１４とソースドレイン領域、チャネル領域および／またはソース／ドレイン拡張領域との間で急な（切り立った）境界面５１５において３ｎｍの厚みを超えると３桁増加するように形成される。
【００３７】
ＰＴＳ層５１４は、限定するものではないが、炭素、酸素、フッ素、窒素または組み合わせのようなドーパントの動きを抑える任意の種をフィン５０４に注入することによって形成される。また、ＰＴＳ層５１４は、ＰＴＳ層５１４上に注入されるドーパントイオンのタイプと反対のドーパントイオンのタイプを注入することによって形成される。例えば、ＰＴＳ層５１４は、ｐ型ドーパントイオンがＰＴＳ層５１４上の領域において注入される場合、ｎ型ドーパントイオンを注入することによって形成される。注入は、イオンビーム注入またはプラズマドーピングのような任意の適切な注入プロセスによって行われる。ある例において、ＰＴＳ層５１４は、プロセス４００のブロック４１２，４１４と同じプラズマドーピングチャンバーにおいて形成される。
【００３８】
ＰＴＳ層５１４が形成される深さ５１６は、ＦｉｎＦＥＴ装置５００の有効高さ５１６におよそ等しい。既知のように、ＦｉｎＦＥＴ装置５００の有効チャネル幅は、ＦｉｎＦＥＴの有効高さの２倍とフィンの限界寸法との和におよそ等しい。深さ５１６は、注入プロセスによって制御されるので、ＦｉｎＦＥＴ装置５００の有効チャネル幅は、フィン５０４の物理的高さ５０８と独立して、注入プロセス（例えばイオンビーム注入およびプラズマドーピング）によって制御される。ある例において、ＰＴＳ層５１４は、フィン５０４の下の基板５０２に形成されてもよい。そのような例において、ＰＴＳ層５１４は、フィン５０４の底部と部分的に覆う。他の例において、ＰＴＳ層５１４は、フィン５０４内の任意の深さ５１６に形成されてもよい。ＰＴＳ層５１４は、好ましくはフィン５０４の限界寸法５１０より大きい深さ５１６に形成される。例えば、ＰＴＳ層５１４は、限界寸法５１０より大きく、フィン５０４の高さ５０８より小さい深さ５１６で、フィン５０４に形成される。ＰＴＳ層５１４の深さ５１６は、フィン５０４の長さにおいて５％以下の均一性を有する。
【００３９】
プロセス４００のブロック４０８において、フィン５０４を有する基板５０２は、チャンバーに配置される。チャンバーは、図１におけるチャンバー１０２のようなプラズマドーピングが可能な任意の適切なチャンバーである。ブロック４１０および図５Ｄに示されるように、プラズマ５２２は、チャンバーにおいて形成され、プラズマシース５１８は、プラズマ５２２と基板５０２との間に形成される。プラズマ５２２は、ドーピングイオンを含む。
【００４０】
プロセス４００のブロック４１２および図５Ｅに示されるように、第１バイアス電圧５２１は、チャンバーに生成される。第１バイアス電圧５２１は、ソース／ドレイン領域、ソース／ドレイン拡張領域またはチャネル領域のような、フィン５０４の１以上の領域にドーパントイオンを注入するために生成される。第１バイアス電圧５２１は、フィン５０４の深さ５２０にドーパントイオンを注入する。ある例において、深さ５２０は、フィン５０４において２−５０ｎｍである。ある例において、第１バイアス電圧５２１は、０．５ｋＶ−１５ｋＶである。他の例において、第１バイアス電圧５２１は、２ｋＶ−１０ｋＶである。また、他の例において、第１バイアス電圧５２１は、２ｋＶ−６ｋＶである。第１バイアス電圧５２１は、基板５０２に実質的に垂直である注入角度で、フィン５０４にドーパントイオンを注入する。例えば、注入角度は、およそ０度である。また、図１に示される電極スクリーン１２６のような、プラズマドーピングシステムにおける電極スクリーンは、第１バイアス電圧５２１が第１注入角度で、フィン５０４にドーパントイオンを注入するように傾けられている。ある例において、第１注入角度は、０−５度である。
【００４１】
プロセス４００のブロック４１４および図５Ｆに示されるように、第２バイアス電圧５２３は、チャンバーにおいて生成される。第２バイアス電圧５２３は、第１バイアス電圧５２１と同じ１以上の領域（すなわち、ソース／ドレイン領域、ソース／ドレイン拡張領域またはチャネル領域）に同じタイプのドーパントイオン（すなわち、ｐ型またはｎ型）を注入するために生成される。第２バイアス電圧５２３は、フィン５０４における２−３３ｎｍの深さにドーパントイオンを注入するように規定される。第２バイアス電圧５２３は、ドーパントイオンがフィン５０４の異なる深さに注入される第１バイアス電圧５２１と異なる。例えば、第２バイアス電圧５２３は、第１バイアス電圧５２１より低く、第２バイアス電圧５２３は、第１バイアス電圧５２１より浅い深さにドーパントイオンを注入する。そのような例において、第２バイアス電圧５２３によって注入されたドーパントイオンは、第１バイアス電圧５２１によって注入されたドーパントイオンを用いて、フィン５０４において、部分的に覆う。ある例において、第２バイアス電圧５２３は、０．５ｋＶ−１０ｋＶである。他の例において、第２バイアス電圧５２３は、０．５ｋＶ−２ｋＶである。第２バイアス電圧５２３は、基板５０２に実質的に垂直な注入角度で、フィン５０４にドーパントイオンを注入する。例えば、注入角度は、およそ０度である。また、電極スクリーンは、第２バイアス電圧５２３が第２注入角度でフィン５０４にドーパントイオンを注入するように傾けられる。第２注入角度は、第１注入角度におよそ等しくてもよい。また、第２注入角度は、第１注入角度と異なっていてもよい。ある例において、第２注入角度は、０−１０度であってもよい。他の例において、第２注入角度は、０−５度である。
【００４２】
追加のバイアス電圧がフィン５０４に追加のドーパントイオンを注入するために生成されることは理解されるだろう。例えば、第３バイアス電圧（図示せず）が生成される。ある例において、生成されるバイアス電圧（第１，２バイアス電圧を含む）の総数は、２−２０である。他の例において、生成されるバイアス電圧の総数は、２−６である。
【００４３】
それぞれ追加のバイアス電圧は、第１，２バイアス電圧と同じ１以上の領域（すなわち、ソース／ドレイン領域、ソース／ドレイン拡張領域およびチャネル領域）に同じドーパントイオンを注入する。それぞれ追加のバイアス電圧は、プラズマドーピングシステムにおける電極スクリーンを傾けることによって、任意の注入角度で、フィン５０４にドーパントイオンを注入する。ある例において、バイアス電圧は、注入の間、ドーパントイオンの変位（「打ち込み」）を妨げるために降順に生成される。
【００４４】
ドーパントイオンは、バイアス電圧に反比例する注入角度に注入される。例えば、最も高いバイアス電圧は、最も小さい注入角度でドーパントイオンを注入し、一方で最も低いバイアス電圧は、最も大きい注入角度でドーパントイオンを注入する。そのような例において、バイアス電圧および対応する注入角度は、フィン５０４のドーパントイオンの全体の水平の散在を最小限にするよう規定される。例えば、バイアス電圧および注入角度は、フィン５０４の注入領域の高さにおいて、５％以下のドーパント濃度均一性を満たすように規定される。ＰＴＳ層５１４が形成される典型的なプロセスにおいて、バイアス電圧および注入角度は、ＰＴＳ層５１４が形成される深さ５１６において５％以下のドーパント濃度均一性を満たすように規定される。
【００４５】
全体の散在を減少させるために、１以上のバイアス電圧は、他のバイアス電圧のものとは異なる、異なる分子量を有するドーパントイオン種を注入する。例えば、１以上の高いバイアス電圧は、他のバイアス電圧のものより高い分子量を有するドーパントイオン種を注入する。
【００４６】
プロセス４００のブロック４１６および図５Ｇに示されるように、フィン５０４は、アニーリングされる。アニーリングは、矢印５２４によって示される。アニーリングの間、フィン５０４に注入されたドーパントは、活性化される。また、注入ダメージ（例えば、アモルファスおよび損傷した結晶）は、結晶再成長によって修復される。アニーリングの間、ドーパント拡散は、フィン５０４において良好なドーパント均一性を維持するために好適に最小化される。アニーリングは、プロセス４００のブロック４０８，４１２，４１４と同じチャンバーにおいて実行される。また、アニーリングは、独立したアニーリングチャンバーにおいて実行されてもよい。フィン５０４は、ドーパント拡散を最小にするアニールプロセスによってアニールされる。例えば、フィン５０４は、レーザーアニーリングプロセスまたはパルスレーザーアニーリングプロセスによってアニールされる。他の例において、フィン５０４は、ドーパント拡散が５ｎｍを超えないようにアニールされる。
【００４７】
上述のように、ＦｉｎＦＥＴ装置５００の有効チャネル幅は、フィン５０４の物理的高さ５０８と独立して、注入プロセスによって制御される。したがって、ここに記載の非平面半導体装置にプラズマドーピングは、異なる物理的高さを有するフィンを形成することなく、異なる有効チャネル幅を有する製造されたＦｉｎＦＥＴ装置に使用される。このように、リソグラフィーおよびエッチングパターンのステップが避けられても良い。例えば、基板５０４は、第１フィンおよび第２フィン（図示せず）を有して得られてもよい。第１，２フィンは、およそ同じ高さであってもよい。第１フィンは、第１ＦｉｎＦＥＴ装置を形成し、第２フィンは第２ＦｉｎＦＥＴ装置を形成してもよい。第１ＰＴＳ層は、第１の深さにおいて第１フィンに形成され、第２ＰＴＳ層は、第２深さにおいて第２フィンに形成されてもよい。第１，２の深さは、第１，２フィンの高さ以下であってもよいし、等しくてもよい。また、第１の深さは、第２の深さと異なっていてもよく、第１ＦｉｎＦＥＴ装置は、第２ＦｉｎＦＥＴ装置と異なる有効チャネル幅を有していても良い。例えば、第１ＦｉｎＦＥＴ装置は、第１の深さの２倍と第１フィンの限界寸法の合計におよそ等しい第１チャネル幅を有しても良く、一方第２ＦｉｎＦＥＴ装置は、第２の深さの２倍と第２フィンの限界寸法の合計におよそ等しい第２チャネル幅を有しても良い。また、第１フィンは、第１フィンおよび第２フィンは、ここに記載の非平面半導体装置にプラズマドーピングする方法およびプロセスに従って、ドープされる。例えば、第１バイアス電圧は、第１フィンの領域にドーパントイオンを注入するよう生成され、第２バイアス電圧は、第１フィンの領域にドーパントイオンを注入するように生成される。第３バイアス電圧は、第２フィンの領域に注入するよう生成され、第４バイアス電圧は第２フィンの領域に注入するよう生成されてもよい。そのような例において、第１バイアス電圧と第２バイアス電圧は異なり、第３バイアス電圧と第４バイアス電圧は異なる。
【００４８】
プロセス４００において示されていない追加の半導体プロセスステップがＦｉｎＦＥＴ装置５００の製造時に実行されてもよい。例えば、共形のゲート誘電体層は、ＦｉｎＦＥＴ装置５００のチャネル領域上に形成され、ゲート電極は、共形のゲート誘電体層上に形成され、１組の側壁スペーサーはゲート電極のそれぞれの側方に形成される。完成したＦｉｎＦＥＴ装置５００は、デュアルゲートＦｉｎＦＥＴ、トリゲートＦｉｎＦＥＴまたはオールアラウンドＦｉｎＦＥＴであってもよい。
【００４９】
また、上述のように、典型的なプロセス４００は、限定するものではないが、非平面マルチゲートトランジスタ装置、非平面ゲートオールアラウンドトランジスタ装置および非平面ナノワイヤートランジスタ装置のような非平面半導体装置に適用されると理解するだろう。例えば、フィン５０４は、ナノワイヤーまたは垂直配列のナノワイヤーのような他の非平面半導体装置本体と代えられてもよく、非平面半導体装置本体は、典型的なプロセス４００によってプラズマドープされる。
【００５０】
図６Ａ−６Ｃについて、ここに記載の典型的なプロセスによって形成された典型的なＦｉｎＦＥＴ装置５００が示される。図６Ａは、典型的なＦｉｎＦＥＴ装置６００の三次元断面図である。図６Ｂは、フィン６０４の長さに沿った典型的なＦｉｎＦＥＴ装置６００の２次元断面図である。図６Ｃは、ゲート電極６１８の長さに沿った典型的なＦｉｎＦＥＴ装置６００の２次元断面図である。本実施形態において、ＦｉｎＦＥＴ装置６００は、基板６０２に設けられたフィン６０４を含む。フィン６０４は、ソース領域６０６、ドレイン領域６０８、ソース拡張領域６１０、ドレイン拡張領域６１２およびチャネル領域６１４を含む。ＰＴＳ層６１６は、フィン６０４において、限界寸法６２６より大きく、高さ６２４より低い深さに配置される。ＦｉｎＦＥＴ装置６００のチャネル幅は、深さ６２２の２倍と限界寸法６２６の合計におよそ等しい。ＰＴＳ層６１６の深さ６２２は、フィン６０４の長さにおいて５％以下の均一性を有する。図６Ｂに記載のように、ソース／ドレイン領域６０６，６０８、ソース／ドレイン拡張領域６１０，６１２およびチャネル領域６１４は、ＰＴＳ層６１６上に設けられる。領域の任意の１つは、部分的にＰＴＳ層６１６を覆ってもよい。任意の１つの領域において、ドーパント濃度は、ＰＴＳ層６１６、ソース／ドレイン領域６０６，６０８、ソース／ドレイン拡張領域６１０，６１２およびチャネル領域６１４の間の境界面６２８において消える。ある例において、任意の領域におけるシート抵抗（Ｒｓ）は、境界面６２８における３ｎｍの厚みを超えると３桁増加するように形成される。ゲート誘電体層６２０は、限定するものではないが、酸化ケイ素、高ｋ誘電体、酸化ハフニウムおよび酸化チタンのような任意の適切な電気絶縁材料を含んでも良い。ゲート電極６１８は、ゲート誘電体層６２０上に設けられる。ゲート電極６１８は、限定するものではないが、ドープポリシリコン、金属、金属窒化物、金属シリサイド、チタン、タンタルおよびタングステンのような任意の好適な導電性材料である。
【００５１】
３．コンピュータの実装
図１に関して、プラズマドーピングシステム１００は、コントローラ１３０を有する。上述のように、コントローラ１３０は、プラズマドーピングシステム１００の様々な構成要素に結合され、ドーピングシステム１００を制御して、ここに記載の非平面半導体装置をプラズマドーピングするための処理を実行する。例えば、コントローラ１３０は、ガスパネル１０８における質量流量コントローラ（図示せず）を制御することによって、チャンバー１０２に与えられるプロセスガスの流量および比率を調整する。コントローラ１３０は、チャンバーに与えられるＲＦ電源１１２およびＲＦバイアス１１６の大きさおよび周波数を設定する。また、コントローラ１３０は、電源（図示せず）を制御することによって電極スクリーン１２６に適用される電位を調整してもよい。コントローラ１３０は、電極スクリーン１２６の傾きを制御することによって、ドーパントイオンが基板１０４のフィンに注入する注入角度を制御する。さらに、コントローラ１３０は、真空ポンプ１２４およびスロットルバルブ１２８を制御することによって、チャンバー１０２におけるチャンバー圧力を制御する。
【００５２】
コントローラ１３０は、プラズマドーピングシステム１００の様々な構成要素を制御するために使用される任意の形式の汎用データ処理システムのうちの１つである。一般的に、コントローラ１３０は、バス１４０を介して主記憶装置１３４、記録媒体１３６および補助装置１３８と通信するプロセッサー１３２を含んでも良い。プロセッサー１３２は、マイクロプロセッサー、中央処理装置（ＣＰＵ）などのような１以上の汎用処理装置であってもよい。主記憶装置１３４は、情報の記憶および指示が処理装置７１６によって実行されるアクセスメモリ（ＲＡＭ）または他の任意の動的記憶装置であってもよい。記録媒体１３６は、限定するものではないが、ハードディスク、フロッピーディスク（登録商標）、磁気テープ、光ディスク、リードオンリーメモリ（ＲＯＭ）または他の取り外し可能な媒体または固定媒体のような、コンピュータソフトウエア、指示、またはデータを記録することができるコンピュータ読取可能な任意の非一時的な記録媒体を含む。補助装置１３８は、ＵＳＢポート、ネットワークインターフェース、イーサネット（登録商標）、ＰＣＭＣＩＡスロットなどのような入出力インターフェースまたは通信インターフェースを含む。補助装置１３８は、コントローラ１３０にコンピュータプログラム、ソフトウエア、データまたは他の指示がロードされるよう促し、実行のためにプロセッサー１３２に与えられる。
【００５３】
記録媒体１３６またはコントローラ１３０に対する任意の他の適切な内部または外部の記録媒体のような非一時的なコンピュータ読取可能な記録媒体は、ここに記載の非平面半導体装置をプラズマドーピングするための処理の任意の１以上の特徴または機能を行うためのコンピュータ実行指示（一般的にコンピュータプログラムまたは他の分類の形式でまとめられる「コンピュータプログラムコード」と呼ばれる）を含む。１以上のそのようなコンピュータ実行指示は、実行のためにプロセッサー１３２に与えられるとき、ここに記載の非平面半導体装置をプラズマドーピングするプロセスの任意の１以上の特徴または機能を行うようコントローラ１３０がプラズマドーピングシステムを制御する。
【００５４】
特定の要素、構成、特徴および機能が設けられる一方で、他のバリエーションが使用されることが当業者に理解されるだろう。また、特徴は、特定の実施形態と関連して記載されているが、当業者であれば記載の実施形態の様々な特徴が組あわされてもよいと理解するだろう。さらに、実施形態と関連して記載される局面は、スタンドアローンであってもよい。
【００５５】
実施形態は添付の図面について完全に記載されているが、当業者であれば様々な変更および修正が可能であることは明白である。そのような変更および修正は、クレームによって定義されるものと、様々な実施形態の範囲内に含まれるものとが同じであると理解されるべきである。
【図面の簡単な説明】
【００５６】
【図１】ＦｉｎＦＥＴ装置をプラズマドープするために使用される典型的なプラズマドーピングシステムの概略的なブロック図である。
【図２】ＦｉｎＦＥＴをプラズマドープするための典型的なプロセスを示す。
【図３Ａ】ＦｉｎＦＥＴ装置をプラズマドープするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図である。
【図３Ｂ】ＦｉｎＦＥＴ装置をプラズマドープするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図である。
【図３Ｃ】ＦｉｎＦＥＴ装置をプラズマドープするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図である。
【図３Ｄ】ＦｉｎＦＥＴ装置をプラズマドープするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図である。
【図４】ＦｉｎＦＥＴ装置をプラズマドープするための他の典型的なプロセスを示す。
【図５Ａ】ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｂ】ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｃ】ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｄ】ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｅ】ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｆ】ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【図５Ｇ】ＦｉｎＦＥＴ装置をプラズマドーピングするための典型的なプロセスの様々な段階における典型的なＦｉｎＦＥＴの断面図を示す。
【図６Ａ】ＦｉｎＦＥＴ装置をドーピングするための典型的なプロセスによって形成された典型的なＦｉｎＦＥＴ装置の断面図を示す。
【図６Ｂ】ＦｉｎＦＥＴ装置をドーピングするための典型的なプロセスによって形成された典型的なＦｉｎＦＥＴ装置の断面図を示す。
【図６Ｃ】ＦｉｎＦＥＴ装置をドーピングするための典型的なプロセスによって形成された典型的なＦｉｎＦＥＴ装置の断面図を示す。
【図１】
2014090166.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
2014090166.tif 000014
【図５Ｆ】
2014090166.tif 000015
【図５Ｇ】
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【図６Ａ】
2014090166.tif 000017
【図６Ｂ】
2014090166.tif 000018
【図６Ｃ】
2014090166.tif 000019
【外国語明細書】
2014090166000001.pdf