(57)【要約】【課題】読み出し期間以外の期間において基板上に電界の強い箇所が発生することを抑制することができるようにする。【解決手段】光電変換素子は、入射光の光量に応じた電荷を発生して内部に蓄積する。転送トランジスタ（TRG）は、光電変換素子によって蓄積された電荷を転送する。第１の電荷電圧変換部は、転送トランジスタ（TRG）により転送された電荷を電圧に変換する。ＭＯＳキャパシタの基板電極（ゲート電極に対向する第２の電荷電圧変換部の領域）は、第１の電荷電圧変換部と接続トランジスタ（FDG）を介して接続する。第１の電荷電圧変換部により変換された電圧の信号等の読み出し期間と、読み出し期間以外の期間で異なる電圧が、ＭＯＳキャパシタのゲート電極に印加される。本開示は、例えば、ＣＭＯＳイメージセンサ等に適用することができる。【選択図】図５
2014204364.tif 000002
【特許請求の範囲】
【請求項１】
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタのゲート電極に印加される
固体撮像素子。
【請求項２】
前記電荷電圧変換部により変換された前記電圧の信号の読み出しを制御する読み出しトランジスタ
をさらに備え、
前記読み出しトランジスタのゲート電極と前記ＭＯＳキャパシタのゲート電極とが接続される
請求項１に記載の固体撮像素子。
【請求項３】
前記ＭＯＳキャパシタのゲート電極は、前記ＭＯＳキャパシタの基板電極を完全に覆うように形成される
請求項２に記載の固体撮像素子。
【請求項４】
前記電荷電圧変換部の電荷をリセットするリセットトランジスタ
を備え、
前記電荷電圧変換部の電荷のリセット時、前記ＭＯＳキャパシタのゲート電極はオンする
請求項３に記載の固体撮像素子。
【請求項５】
前記ＭＯＳキャパシタのゲート電極は、前記ＭＯＳキャパシタの基板電極の一部を覆うように形成される
請求項２に記載の固体撮像素子。
【請求項６】
前記電荷電圧変換部の電荷をリセットするリセットトランジスタ
を備え、
前記電荷電圧変換部の電荷のリセット時、前記ＭＯＳキャパシタのゲート電極はオフする
請求項５に記載の固体撮像素子。
【請求項７】
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタとを備える固体撮像素子が、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧を、前記ＭＯＳキャパシタのゲート電極に印加する
駆動方法。
【請求項８】
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタのゲート電極に印加される
電子機器。
【請求項９】
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタの基板電極に印加される
固体撮像素子。
【請求項１０】
前記電荷電圧変換部の電荷をリセットするリセットトランジスタ
を備え、
前記リセットトランジスタのソース電極と前記ＭＯＳキャパシタの基板電極が接続される
請求項９に記載の固体撮像素子。
【請求項１１】
前記読み出し期間以外の期間の前記リセットトランジスタのゲート電極にパルスが印加されるときに、前記リセットトランジスタのドレイン電極に第１の電圧が印加され、前記読み出し期間に、前記リセットトランジスタのドレイン電極に第２の電圧が印加される
請求項１０に記載の固体撮像素子。
【請求項１２】
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備える固体撮像素子が、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧を、前記ＭＯＳキャパシタの基板電極に印加する
駆動方法。
【請求項１３】
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタの基板電極に印加される
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、固体撮像素子および駆動方法、並びに電子機器に関し、特に、読み出し期間以外の期間において基板上に電界の強い箇所が発生することを抑制することができるようにした固体撮像素子および駆動方法、並びに電子機器に関する。
【背景技術】
【０００２】
固体撮像素子は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置などの電子機器に用いられている。固体撮像素子としては、光電変換素子であるフォトダイオードに蓄積された電荷を、MOS（Metal Oxide Semiconductor）トランジスタを介して読み出すCMOS（complementary MOS）イメージセンサがある。
【０００３】
CMOSイメージセンサは、一般的に、各画素のフォトダイオードに蓄積された電荷を転送トランジスタを介して電荷電圧変換部に転送し、電圧の信号に変換して読み出す。
【０００４】
このようなCMOSイメージセンサにおいて、トランジスタを介して電荷電圧変換部に容量を付加し、電荷電圧変換部の容量を可変とすることが考案されている。具体的には、電荷電圧変換部を２分割し、一方にキャパシタを付加することが考案されている（例えば、特許文献１乃至３参照）。
【０００５】
これにより、特許文献１の技術では、電荷電圧変換のゲインの切り替え、および、フィルファクタの改善を実現することができる。また、特許文献２および３の技術では、露光期間中に光電変換素子で発生した電荷を、電荷電圧変換部に付加したキャパシタに蓄積することができ、これにより、ダイナミックレンジを高照度側へ拡大することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００９−５０５４９８号公報
【特許文献２】特開２００５−３２８４９３号公報
【特許文献３】特開２００６−２６２３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１の技術では、キャパシタにおける電荷電圧変換部の対向電極は、リセットトランジスタおよび増幅トランジスタのドレインと接続され、この対向電極には電源電圧が印可されている。
【０００８】
しかしながら、キャパシタの電極間に電源電圧が常に印加されていると、基板上に電界の強い箇所が発生し、信頼性の観点から懸念が生じる。
【０００９】
本開示は、このような状況に鑑みてなされたものであり、読み出し期間以外の期間において基板上に電界の強い箇所が発生することができるようにするものである。
【課題を解決するための手段】
【００１０】
本開示の第１の側面の固体撮像素子は、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタとを備え、前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタのゲート電極に印加される固体撮像素子である。
【００１１】
本開示の第１の側面の駆動方法および電子機器は、本開示の第１の側面の固体撮像素子に対応する。
【００１２】
本開示の第１の側面においては、光電変換素子が、入射光の光量に応じた電荷を発生して内部に蓄積し、電荷転送部が、前記光電変換素子によって蓄積された前記電荷を転送し、電荷電圧変換部が、前記電荷転送部により転送された前記電荷を電圧に変換し、ＭＯＳキャパシタの基板電極が、前記電荷電圧変換部とトランジスタを介して接続し、前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタのゲート電極に印加される。
【００１３】
本開示の第２の側面の固体撮像素子は、入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタとを備え、前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタの基板電極に印加される固体撮像素子である。
【００１４】
本開示の第２の側面の駆動方法および電子機器は、本開示の第２の側面の固体撮像素子に対応する。
【００１５】
本開示の第２の側面においては、光電変換素子が、入射光の光量に応じた電荷を発生して内部に蓄積し、電荷転送部が、前記光電変換素子によって蓄積された前記電荷を転送し、電荷電圧変換部が、前記電荷転送部により転送された前記電荷を電圧に変換し、ＭＯＳキャパシタの基板電極が、前記電荷電圧変換部とトランジスタを介して接続し、前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタの基板電極に印加される。
【発明の効果】
【００１６】
本開示によれば、読み出し期間以外の期間において基板上に電界の強い箇所が発生することを抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】画素の第１の構成の例を示す断面図である。
【図２】画素の第２の構成の例を示す断面図である。
【図３】本開示を適用した固体撮像素子としてのＣＭＯＳイメージセンサの第１実施の形態の構成例を示すブロック図である。
【図４】図３の画素アレイ部の画素の構成例を示す平面図である。
【図５】図３の画素アレイ部の画素の構成例を示す断面図である。
【図６】図４および図５の画素の動作の例を示すタイミングチャートである。
【図７】図６の動作時の所定の時刻の基板のポテンシャル状態を示す図である。
【図８】画素の他の構成例を示す画素アレイ部の平面図である。
【図９】図８の画素の動作を示すタイミングチャートである。
【図１０】本開示を適用した固体撮像素子としてのＣＭＯＳイメージセンサの第２実施の形態の画素の構成例を示す平面図である。
【図１１】本開示を適用した固体撮像素子としてのＣＭＯＳイメージセンサの第２実施の形態の画素の構成例を示す断面図である。
【図１２】画素の動作の例を示すタイミングチャートである
【図１３】画素の他の構成例を示す平面図である。
【図１４】本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【発明を実施するための形態】
【００１８】
＜本開示の前提＞
電荷電圧変換部を２分割し、一方にMOSキャパシタを付加するCMOSイメージセンサの画素の構成としては、主に２つの構成がある。
【００１９】
第１の構成は、MOSキャパシタにおける電荷電圧変換部の対向電極として基板が用いられる構成であり、第２の構成は、MOSキャパシタにおける電荷電圧変換部の対向電極としてゲート電極が用いられる構成である。
【００２０】
図１は、画素の第１の構成の例を示す断面図である。
【００２１】
図１に示すように、光電変換素子(HAD)１１とn型層(n+)からなる第１の電荷電圧変換部(FD1)１２が、p-well層が形成された基板１０内に設けられる。光電変換素子１１は、基板表面側からp型層(p+)とn型層(n-)が順に配置されることにより形成され、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する。第１の電荷電圧変換部１２は、光電変換素子１１から転送されてくる電荷を電圧に変換する。
【００２２】
また、基板１０内には、n型層(n+)からなる第２の電荷電圧変換部（FD2）１３と、電源電圧（Vdd）が印加されるMOSキャパシタにおける第２の電荷電圧変換部１３の対向電極としてのn型層(n+)１４が設けられる。第２の電荷電圧変換部１２は、光電変換素子１１から転送されてくる電荷を第１の電荷電圧変換部１２とともに電圧に変換する。
【００２３】
さらに、光電変換素子１１と第１の電荷電圧変換部１２の間の基板１０の上部には、図示せぬゲート絶縁膜を介して、ゲート電極１５が設けられる。光電変換素子１１、第１の電荷電圧変換部１２、およびゲート電極１５は、光電変換素子１１から第１の電荷電圧変換部１２に電荷を転送する転送トランジスタ（TRG）として機能する。
【００２４】
第１の電荷電圧変換部１２と第２の電荷電圧変換部１３の基板１０の上部には、図示せぬゲート絶縁膜を介してゲート電極１６が設けられる。第１の電荷電圧変換部１２、第２の電荷電圧変換部１３、およびゲート電極１６は、第１の電荷電圧変換部１２と第２の電荷電圧変換部１３を電気的に接続する接続トランジスタ（FDG）として機能する。
【００２５】
また、第２の電荷電圧変換部１３とｎ型層１４の間の基板１０の上部には、図示せぬゲート絶縁膜を介して、ゲート電極１７が設けられる。第２の電荷電圧変換部１３、ｎ型層１４、およびゲート電極１７は、ｎ型層１４の電荷により第２の電荷電圧変換部１３や第１の電荷電圧変換部１２の電荷をリセットするリセットトランジスタ（RST）として機能する。
【００２６】
また、ｎ型層１４の上部には、図示せぬゲート絶縁膜を介して、MOSキャパシタにおける第２の電荷電圧変換部１３の電極としてのゲート電極１８が設けられ、ゲート電極１８は、第２の電荷電圧変換部１３と接続する。ゲート電極１８とｎ型層１４は、MOSキャパシタとして機能する。
【００２７】
ゲートに第１の電荷電圧変換部１２が接続されることにより、第１の電荷電圧変換部１２により変換された電圧を増幅する増幅トランジスタ（AMP）１９のソースと、画素信号の読み出しを制御する読み出しトランジスタ（SEL）２０のドレインが接続される。増幅トランジスタ１９のドレインには電源電圧が印加される。読み出しトランジスタ２０のソースは読み出し線２１に接続され、増幅トランジスタ１９により増幅された電圧の信号が、画素信号として読み出しトランジスタ２０を介して読み出し線２１に出力される。読み出しトランジスタ２０は、画素信号の読み出しを制御する。
【００２８】
以上のような構成により、図１の画素１では、ゲート電極１８とｎ型層１４の間には、読み出し期間および大光量が照射されている場合以外電源電圧は印可されない。しかしながら、ゲート電極１８と第２の電荷電圧変換部１３を接続するために、第２の電荷電圧変換部１３にコンタクト領域を設ける必要がある。そのため第２の電荷電圧変換部１３の面積が大きくなり、面積効率が低い。
【００２９】
図２は、画素の第２の構成の例を示す断面図である。
【００３０】
図２に示す構成のうち、図１の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
【００３１】
図２の画素３０の構成は、ｎ型層１４とゲート電極１８の代わりに、ｎ型層３１とゲート電極３２が設けられる点が図１の画素１の構成と異なる。図２の画素３０では、MOSキャパシタにおける第２の電荷電圧変換部１３の対向電極としてゲート電極３２が用いられる。
【００３２】
具体的には、電源電圧が印加されるｎ型層３１が基板１０内に設けられる。また、第２の電荷電圧変換部１３とｎ型層３１の間の基板１０の上部に、第２の電荷電圧変換部１３と隣接するように、MOSキャパシタにおける第２の電荷電圧変換部１３の対向電極としてゲート電極３２が設けられる。従って、MOSキャパシタにおける第２の電荷電圧変換部１３の電極は、ゲート電極３２と対向する基板１０である。ゲート電極３２には、ｎ型層３１が接続され、電源電圧が印加される。
【００３３】
以上のような構成により、図２の画素３０では、ｎ型層３１をゲート電極１８と対向させる必要がないため、ｎ型層３１を図１のｎ型層１４に比べて小さくすることができる。従って、画素３０は、画素１に比べて面積効率が高い。よって、特許文献１の技術のようにフィルファクタの改善を目的としている場合、図２の画素３０の方が望ましい。
【００３４】
しかしながら、画素３０では、ゲート電極３２と基板１０の間に常に電源電圧が印可されている状態となる。そのため、読み出し期間および大光量が照射されている場合以外であっても常に電界の強い場所が基板１０内に発生し、信頼性の観点から懸念が生じる。具体的には、白点や暗電流といった暗時の撮像特性に悪影響が発生する。
【００３５】
そこで、本開示では、画素３０のようにMOSキャパシタにおける第２の電荷電圧変換部の対向電極としてゲート電極を用いる画素において、MOSキャパシタのゲート電極または基板電極に印加される電圧が、読み出し期間と読み出し期間以外の期間で変更される。これにより、読み出し期間以外の期間において基板上に電界の強い箇所が発生することを抑制することができる。その結果、面積効率を維持しつつ、信頼性を向上させることができる。
【００３６】
＜第１実施の形態＞
（固体撮像素子の第１実施の形態の構成例）
図３は、本開示を適用した固体撮像素子としてのＣＭＯＳイメージセンサの第１実施の形態の構成例を示すブロック図である。
【００３７】
ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、システム制御部１１５、画素駆動線１１６、垂直信号線１１７、信号処理部１１８、およびデータ格納部１１９により構成される。
【００３８】
画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、システム制御部１１５、画素駆動線１１６、垂直信号線１１７、信号処理部１１８、およびデータ格納部１１９は、図示せぬ基板（チップ）に形成されている。
【００３９】
なお、ＣＭＯＳイメージセンサ１００は、信号処理部１１８とデータ格納部１１９を含まず、信号処理部１１８とデータ格納部１１９は、例えば、ＣＭＯＳイメージセンサ１００とは別の基板にＤＳＰ(Digital Signal Processor)等の外部信号処理部として設けられるようにしてもよい。
【００４０】
ＣＭＯＳイメージセンサ１００は、被写体の画像を撮像し、その画像の各画素の画素信号を出力する。
【００４１】
具体的には、画素アレイ部１１１には、入射光の光量に応じた電荷量の電荷を発生して内部に蓄積する光電変換素子を有する画素が行列状に２次元配置される。
【００４２】
また、画素アレイ部１１１には、行列状の画素に対して行ごとに画素駆動線１１６が図の左右方向（行方向）に形成され、列ごとに垂直信号線１１７が図の上下方向（列方向）に形成される。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した図示せぬ出力端に接続されている。
【００４３】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を行単位等で駆動する画素駆動部である。この垂直駆動部１１２の具体的な構成について図示は省略するが、垂直駆動部１１２は、読み出し走査系および掃き出し走査系の２つの走査系を有する構成となっている。
【００４４】
読み出し走査系は、各画素からの画素信号を行単位で順に読み出すように、各行を順に選択し、選択行の画素駆動線１１６と接続する出力端から選択パルス等を出力する。
【００４５】
掃き出し走査系は、光電変換素子から不要な電荷を掃き出す(リセットする)ために、読み出し系の走査よりもシャッタスピードの時間分だけ先行して、各行の画素駆動線１１６と接続する出力端から制御パルスを出力する。この掃き出し走査系による走査により、いわゆる電子シャッタ動作が行ごとに順に行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作のことをいう。
【００４６】
垂直駆動部１１２の読み出し走査系によって選択された行の各画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。
【００４７】
カラム処理部１１３は、画素アレイ部１１１の列ごとに信号処理回路を有する。カラム処理部１１３の各信号処理回路は、選択行の各画素から垂直信号線１１７を通して出力される画素信号に対して、CDS(Correlated Double Sampling)（相関二重サンプリング）処理等のノイズ除去処理、A/D変換処理等の信号処理を行う。CDS処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３は、信号処理後の画素信号を一時的に保持する。
【００４８】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の信号処理回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３の各信号処理回路で信号処理された画素信号が順番に信号処理部１１８に出力される。
【００４９】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３、および水平駆動部１１４を制御する。
【００５０】
信号処理部１１８は、少なくとも加算処理機能を有する。信号処理部１１８は、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。このとき、信号処理部１１８は、必要に応じて、信号処理の途中結果などをデータ格納部１１９に格納し、必要なタイミングで参照する。信号処理部１１８は、信号処理後の画素信号を出力する。
【００５１】
（画素の構成例）
図４および図５は、それぞれ、図３の画素アレイ部１１１の画素の構成例を示す平面図、断面図である。
【００５２】
なお、図４では、説明の便宜上、画素アレイ部１１１に配置される２×２個の画素のみを図示している。このことは、後述する図８においても同様である。
【００５３】
図４と図５に示す構成のうち、図２の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
【００５４】
図４および図５の画素１２０の構成は、第２の電荷電圧変換部１３、ｎ型層３１、ゲート電極３２の代わりに、第２の電荷電圧変換部１２１、ｎ型層１２２、ゲート電極１２３が設けられる点が図２の画素３０の構成と異なる。画素１２０では、MOSキャパシタにおける第２の電荷電圧変換部１２１の対向電極として、読み出しトランジスタ２０のゲートと接続するゲート電極１２３が用いられる。
【００５５】
具体的には、図４と図５に示すように、画素１２０では、基板１０の内部に、第１の電荷電圧変換部１２と隣接するように、n型層（n-）からなる第２の電荷電圧変換部（FC）１２１が設けられる。また、基板１０の内部に、第１の電荷電圧変換部１２とともに第２の電荷電圧変換部１２１を挟むように、電源電圧が印加されるn型層（n+）１２２が設けられる。
【００５６】
また、第２の電荷電圧変換部１２１の基板１０の上部には、図示せぬゲート絶縁膜を介して、第１の電荷電圧変換部１２側から順に、ゲート電極１６、ゲート電極１２３、ゲート電極１７がそれぞれに対向する領域を完全に覆うように設けられる。
【００５７】
第１の電荷電圧変換部１２、ゲート電極１６、および第２の電荷電圧変換部１２１は、第１の電荷電圧変換部１２と第２の電荷電圧変換部１２１を電気的に接続する接続トランジスタ（FDG）として機能する。
【００５８】
また、ゲート電極１２３と、ゲート電極１２３に対向する第２の電荷電圧変換部１２１の領域は、MOSキャパシタとして機能する。即ち、ゲート電極１２３は、MOSキャパシタのゲート電極であり、ゲート電極１２３に対向する第２の電荷電圧変換部１２１の領域は、MOSキャパシタの基板電極である。ゲート電極１２３は、読み出しトランジスタ２０のゲートに接続され、MOSキャパシタの基板電極は、接続トランジスタ（FDG）を介して第１の電荷電圧変換部１２と接続する。
【００５９】
さらに、第２の電荷電圧変換部１２１、ｎ型層１２２、およびゲート電極１７は、ｎ型層１２２の電荷により第２の電荷電圧変換部１２１や第１の電荷電圧変換部１２の電荷をリセットするリセットトランジスタ（RST）として機能する。
【００６０】
なお、以下では、ゲート電極１５と対向する基板１０内の領域を領域１２４という。
【００６１】
以上のように構成されることにより、画素１２０では、第２の電荷電圧変換部１２１のゲート電極１２３と対向する領域はいずれのゲート電極とも接続せず、コンタクト領域を設ける必要がないため、画素１２０は、図１の画素１に比べて面積効率が高い。よって、フィルファクタを改善することができる。
【００６２】
（画素の動作の第１の例）
図６は、図４および図５の画素１２０の動作の例を示すタイミングチャートであり、図７は、その動作時の所定の時刻の基板１０のポテンシャル状態を示す図である。
【００６３】
なお、図６において、横軸は時刻を表し、縦軸は電圧を表す。また、図７において、横軸は、基板１０の水平方向の位置を表し、縦軸は、その位置のポテンシャルを表す。なお、本明細書においてポテンシャルとは電子の静電ポテンシャルを指す。
【００６４】
図６に示すように、まず、時刻ｔ１から時刻ｔ３までの期間、垂直駆動部１１２から読み出しトランジスタ（SEL）２０のゲートとゲート電極１２３に選択パルスが印加される。即ち、読み出しトランジスタ２０のゲートとゲート電極１２３がオンにされる。
【００６５】
また、垂直駆動部１１２から接続トランジスタ（FDG）のゲート電極１６に転送パルスが印加されて転送トランジスタ（FDC）がオンにされ、リセットトランジスタ（RST）のゲート電極１７にリセットパルスが印加されてリセットトランジスタがオンにされる。また、時刻ｔ１から時刻ｔ２（ｔ１＜ｔ２＜ｔ３）までの期間、垂直駆動部１１２から転送トランジスタ（TRG）のゲート電極１５に転送パルスが印加され、転送トランジスタ（TRG）がオンにされる。
【００６６】
これにより、時刻ｔ１から時刻ｔ２までの期間内の任意の時刻(a)では、図７に示すように、ゲート電極１５と対向する領域１２４のポテンシャルは低くなる。また、ゲート電極１６、ゲート電極１２３、およびゲート電極１７と対向する第２の電荷電圧変換部１２１のポテンシャルは低くなる。その結果、光電変換素子１１、第１の電荷電圧変換部１２、および第２の電荷電圧変換部１２１に蓄積されている電荷が排出(リセット)される。
【００６７】
次に、図６に示すように、時刻ｔ３から時刻ｔ４（ｔ３＜ｔ４）までの期間、垂直駆動部１１２から全てのパルスが印加されない。従って、時刻ｔ３から時刻ｔ４までの任意の時刻（ｂ）では、図７に示すように、第１の電荷電圧変換部１２とｎ型層１２２のポテンシャルは低いままであるが、領域１２４と第２の電荷電圧変換部１２１のポテンシャルは高くなる。その結果、光電変換素子１１には、光電変換によって発生した電荷が蓄積される。即ち、露光が行われる。
【００６８】
そして、図６に示すように、時刻ｔ４から時刻ｔ１１（ｔ４＜ｔ１１）までの期間、読み出しトランジスタ２０とゲート電極１２３に選択パルスが印加される。また、時刻ｔ４から時刻ｔ６（ｔ４＜ｔ６＜ｔ１１）までの期間、ゲート電極１６に転送パルスが印加される。また、時刻ｔ４から時刻ｔ５（ｔ４＜ｔ５＜ｔ６）までの期間、ゲート電極１２３にリセットパルスが印加される。
【００６９】
これにより、時刻ｔ４から時刻ｔ５までの期間の任意の時刻（ｃ）では、図７に示すように、領域１２４のポテンシャルは高いままであるが、第１の電荷電圧変換部１２と第２の電荷電圧変換部１２１のポテンシャルが低くなる。
【００７０】
このとき、読み出しトランジスタ２０のゲートには選択パルスが印加されている。そのため、接続トランジスタ（FDG）、MOSキャパシタ、およびリセットトランジスタ（RST）のリセット時の電荷に対応する電圧は、増幅トランジスタ１９により増幅され、画素信号として、読み出しトランジスタ２０を介して垂直信号線１１７に出力される。
【００７１】
以上のようにして、時刻（ｃ）では、接続トランジスタ（FDG）、MOSキャパシタ、およびリセットトランジスタ（RST）のリセット時の画素信号が垂直信号線１１７に出力される。この画素信号は、CDS処理等に用いられる。
【００７２】
また、時刻ｔ５から時刻ｔ６までの期間の任意の時刻（ｄ）では、図７に示すように、第２の電荷電圧変換部１２１において、ゲート電極１７に対向する領域のポテンシャルのみ高くなる。また、このとき、読み出しトランジスタ２０のゲートには選択パルスが印加されている。
【００７３】
このため、接続トランジスタ（FDG）とMOSキャパシタのリセット時の電荷に対応する電圧が増幅トランジスタ１９により増幅され、画素信号として、読み出しトランジスタ２０により垂直信号線１１７に出力される。以上のようにして、時刻（ｄ）では、接続トランジスタ（FDG）とMOSキャパシタのリセット時の画素信号が垂直信号線１１７に出力される。この画素信号は、CDS処理等に用いられる。
【００７４】
さらに、時刻ｔ６からゲート電極１５に転送パルスが印加される時刻ｔ７（ｔ６＜ｔ７＜ｔ１１）までの期間の任意の時刻（ｅ）では、図７に示すようにゲート電極１７だけでなくゲート電極１６に対向する第２の電荷電圧変換部１２１のポテンシャルも高くなる。また、このとき、読み出しトランジスタ２０のゲートには選択パルスが印加されている。
【００７５】
このため、第１の電荷電圧変換部１２のリセット時の電荷に対応する電圧が増幅トランジスタ１９により増幅され、画素信号として、読み出しトランジスタ２０により垂直信号線１１７に出力される。以上のようにして、時刻（ｅ）では、第１の電荷電圧変換部１２のリセット時の画素信号が垂直信号線１１７に出力される。この画素信号は、CDS処理等に用いられる。
【００７６】
次に、図６に示すように、時刻ｔ７から時刻ｔ８（ｔ７＜ｔ８＜ｔ１１）までの期間、転送トランジスタ（TRG）に転送パルスが印加される。これにより、時刻ｔ７から時刻ｔ８までの期間の任意の時刻（ｆ）では、図７に示すように、領域１２４のポテンシャルが低くなる。従って、光電変換素子１１に蓄積された電荷が第１の電荷電圧変換部１２に転送される。但し、第１の電荷電圧変換部１２の容量は十分に大きくないため、光電変換素子１１に蓄積された電荷量が多い場合、一部の電荷は光電変換素子１１内に留まる。
【００７７】
そして、図６に示すように、時刻ｔ８から、次に転送トランジスタ（TRG）に転送パルスが印加される時刻ｔ９（ｔ８＜ｔ９＜ｔ１１）までの期間、転送トランジスタ（TRG）には転送パルスが印加されない。そのため、時刻ｔ８から時刻ｔ９までの期間の任意の時刻（ｇ）では、図７に示すように、領域１２４のポテンシャルが高くなる。また、このとき、読み出しトランジスタ２０のゲートには選択パルスが印加されている。
【００７８】
従って、第１の電荷電圧変換部１２に転送された電荷に対応する電圧が増幅トランジスタ１９により増幅され、画素信号として、読み出しトランジスタ２０を介して垂直信号線１１７に出力される。これにより、高ゲインの画素信号が読み出される。
【００７９】
次に、図６に示すように、時刻ｔ９から時刻ｔ１１までの期間、ゲート電極１６に転送パルスが印加される。また、時刻ｔ９から時刻ｔ１０（ｔ９＜ｔ１０＜ｔ１１）までの期間、転送トランジスタ（TRG）には転送パルスが再度印加される。
【００８０】
これにより、時刻ｔ９から時刻ｔ１０までの期間の任意の時刻（ｈ）では、図７に示すように、領域１２４のポテンシャルが再度低くなるとともに、第２の電荷電圧変換部１２１のゲート電極１６に対向する領域のポテンシャルも低くなる。従って、光電変換素子１１に留まった電荷が、第１の電荷電圧変換部１２と第２の電荷電圧変換部１２１に転送される。
【００８１】
そして、図６に示すように、時刻ｔ１０からｔ１１までの期間、転送トランジスタ（TRG）には転送パルスは印加されない。そのため、時刻ｔ１０から時刻ｔ１１までの期間の任意の時刻（ｉ）では、図７に示すように、領域１２４のポテンシャルが高くなる。また、このとき、選択パルスと接続トランジスタ（FDG）には転送パルスが印加されたままである。
【００８２】
従って、第１の電荷電圧変換部１２と第２の電荷電圧変換部１２１に転送された電荷に対応する電圧が増幅トランジスタ１９により増幅され、画素信号として、読み出しトランジスタ２０を介して垂直信号線１１７に出力される。これにより、低ゲインの画素信号が読み出される。
【００８３】
以上のように、画素１２０では、読み出しトランジスタ２０のゲートに印加される選択パルスが、リセット時の画素信号と実際の画素信号を読み出す時刻ｔ４から時刻ｔ１１までの読み出し期間のみ印加される。そして、ゲート電極１２３は、読み出しトランジスタ２０のゲートに接続されている。
【００８４】
従って、ゲート電極１２３に印加される電圧は、読み出し期間では転送パルスの印加時の電圧(例えば電源電圧)になり、読み出し期間以外の時刻ｔ３から時刻ｔ４までの期間では転送パルスの非印加時の電圧（例えばグランドレベルの電圧）になる。即ち、ゲート電極１２３に印加される電圧は、読み出し期間と読み出し期間以外の時刻ｔ３から時刻ｔ４までの期間で異なる。よって、読み出し期間以外の期間において基板１０上に電界の強い箇所が発生することを抑制し、信頼性を向上させることができる。露光期間等の読み出し期間以外の期間は、読み出し期間に比べて長いため、抑制による効果は大きい。
【００８５】
（画素の他の構成例）
図８は、画素１２０の他の構成例を示す画素アレイ部１１１の平面図である。
【００８６】
図８の画素１２０は、ゲート電極１２３が、ゲート電極１２３と対向する第２の電荷電圧変換部１２１の領域の一部を覆う点が図４の画素１２０の構成と異なる。
【００８７】
具体的には、第２の電荷電圧変換部１２１とゲート電極１２３が、ゲート電極１６とゲート電極１７の並ぶ方向と垂直の方向に並んでいる。
【００８８】
（画素の動作の他の例）
図９は、図８の画素１２０の動作を示すタイミングチャートである。
【００８９】
なお、図９において、横軸は時刻を表し、縦軸は電圧を表す。
【００９０】
図９に示すように、図８の画素１２０の動作は、時刻ｔ１から時刻ｔ３において読み出しトランジスタ２０のゲートおよびゲート電極１２３に選択パルスが印加されない点を除いて、図６の動作と同様である。
【００９１】
従って、ゲート電極１２３に印加される電圧は、読み出し期間では転送パルスの印加時の電圧(例えば電源電圧)になり、読み出し期間以外の期間では転送パルスの非印加時の電圧（例えばグランドレベルの電圧）になる。即ち、ゲート電極１２３に印加される電圧は、読み出し期間と読み出し期間以外の期間で異なる。よって、読み出し期間以外の期間において基板１０上に電界の強い箇所が発生することを抑制し、信頼性を向上させることができる。
【００９２】
＜第２実施の形態＞
（固体撮像素子の第２実施の形態の構成例）
本開示を適用した固体撮像素子としてのＣＭＯＳイメージセンサの第２実施の形態の構成は、画素アレイ部１１１の画素を除いて、図３のＣＭＯＳイメージセンサ１００の構成と同様である。従って、画素についてのみ説明する。
【００９３】
図１０および図１１は、本開示を適用した固体撮像素子としてのＣＭＯＳイメージセンサの第２実施の形態の画素の構成例を示す平面図、断面図である。
【００９４】
図１０および図１１に示す構成のうち、図４および図５の構成と同じ構成には同じ符号を付してある。重複する説明については適宜省略する。
【００９５】
図１０および図１１の画素１４０の構成は、ｎ型層１２２、ゲート電極１２３の代わりに、ｎ型層１４１、ゲート電極１４２が設けられる点が図４および図５の画素１２０の構成と異なる。画素１４０では、MOSキャパシタにおける第２の電荷電圧変換部１３の電極の電圧が可変にされる。
【００９６】
具体的には、画素１４０のn型層(n+)１４１は、基板１０の内部に第２の電荷電圧変換部１２１と隣接するように設けられる。第２の電荷電圧変換部１２１、n型層１４１、およびゲート電極１７は、リセットトランジスタ(RST)として機能する。即ち、ｎ型層１４１は、リセットトランジスタのドレインとして機能し、ゲート電極はゲートとして機能し、第２の電荷電圧変換部１２１はソースとして機能する。ｎ型層１４１には、可変な電圧（DRN）が印加される。
【００９７】
また、ゲート電極１４２は、基板１０内の第２の電荷電圧変換部１２１の上部のゲート電極１６とゲート電極１７の間に、第２の電荷電圧変換部１２１を完全に覆うようにして設けられ、ゲート電極１４２には電源電圧(Vdd)が印加される。
【００９８】
ゲート電極１４２と、ゲート電極１４２に対向する第２の電荷電圧変換部１２１の領域は、MOSキャパシタとして機能する。即ち、ゲート電極１４２は、MOSキャパシタのゲート電極であり、ゲート電極１４２に対向する第２の電荷電圧変換部１２１の領域は、MOSキャパシタの基板電極である。従って、MOSキャパシタの基板電極は、リセットトランジスタのソースと接続している。
【００９９】
以上のように構成されることにより、画素１４０では、画素１２０と同様に、第２の電荷電圧変換部１２１のゲート電極１４２と対向する領域はいずれのゲート電極とも接続せず、コンタクト領域を設ける必要がないため、画素１４０は画素１に比べて面積効率が高い。よって、フィルファクタを改善することができる。
【０１００】
（画素の動作の例）
図１２は、画素１４０の動作の例を示すタイミングチャートである。
【０１０１】
なお、図１２において、横軸は時刻を表し、縦軸は電圧を表す。
【０１０２】
図１２に示すように、まず、時刻ｔ２１から時刻ｔ２３（ｔ２１＜ｔ２３）までの期間、接続トランジスタ（FDG）のゲート電極１６に転送パルスが印加される。また、時刻ｔ２１から時刻ｔ２５（ｔ２３＜ｔ２５）までの期間、リセットトランジスタ（RST）のゲート電極１７にリセットパルスが印加される。また、時刻ｔ２１から時刻ｔ２２（ｔ２１＜ｔ２２＜ｔ２３）までの期間、転送トランジスタ（TRG）のゲート電極１５に転送パルスが印加される。
【０１０３】
これにより、時刻ｔ２１から時刻ｔ２２までの期間では、図７の時刻(a)の場合と同様に、領域１２４と第２の電荷電圧変換部１２１のポテンシャルは低くなる。その結果、光電変換素子１１、第１の電荷電圧変換部１２、および第２の電荷電圧変換部１２１に蓄積されている電荷が排出(リセット)される。
【０１０４】
そして、時刻ｔ２２において、転送トランジスタ（TRG）に転送パルスが印加されなくなるため、領域１２４のポテンシャルは高くなり、光電変換素子１１による電荷の蓄積が開始する。即ち、露光が開始する。
【０１０５】
次に、図１２に示すように、時刻ｔ２４（ｔ２３＜ｔ２４＜ｔ２５）から時刻ｔ２６（ｔ２５＜ｔ２６）までの期間、ｎ型層１４１にその他のパルスとは逆相のパルス(以下、逆相パルスという)が印加される。即ち、時刻ｔ２４から時刻ｔ２６までの期間、ｎ型層１４１に印加される電圧は低電圧となる。また、このとき、リセットパルスは、時刻ｔ２５まで印加されている。
【０１０６】
これにより、時刻ｔ２４から時刻ｔ２５までの期間、ゲート電極１４２に対向する第２の電荷電圧変換部１２１の領域、即ちMOSキャパシタの基板電極の空乏層が埋め戻され、基板１０内に電界の強い箇所が発生することが抑制される。
【０１０７】
時刻ｔ２７から時刻ｔ３４までの期間の動作は、図６の時刻ｔ４から時刻ｔ１１までの動作と同様であるので、説明は省略する。
【０１０８】
時刻ｔ３４の後、時刻ｔ３５（ｔ３４＜ｔ３５）から時刻ｔ３７（ｔ３５＜ｔ３７）までの期間、リセットパルスが印加される。また、時刻ｔ３６（ｔ３５＜ｔ３６＜ｔ３７）から時刻ｔ３８（ｔ３７＜ｔ３８）までの期間、ｎ型層１４１に逆相パルスが印加される。これにより、時刻ｔ３６から時刻ｔ３７までの期間、MOSキャパシタの基板電極の空乏層が再度埋め戻され、基板１０内に電界の強い箇所が発生することが抑制される。
【０１０９】
以上のように、画素１４０では、読み出し期間以外の時刻ｔ２４から時刻ｔ２６までの期間および時刻ｔ３６から時刻ｔ３８までの期間、リセットトランジスタを介してMOSキャパシタの基板電極に逆相パルスが印加される。また、それらの期間以外の読み出し期間を含む期間、逆相パルスが印加されない。
【０１１０】
従って、MOSキャパシタの基板電極にリセットトランジスタを介して印加される電圧は、この読み出し期間以外の期間では低電圧になり、その期間以外の読み出し期間を含む期間では高電圧（例えば電源電圧）になる。即ち、MOSキャパシタの基板電極にリセットトランジスタを介して印加される電圧は、この読み出し期間以外の期間と、その期間以外の読み出し期間を含む期間で異なる。よって、読み出し期間以外の期間において基板１０上に電界の強い箇所が発生することを抑制し、信頼性を向上させることができる。
【０１１１】
（画素の他の構成例）
図１３は、画素１４０の他の構成例を示す平面図である。
【０１１２】
図１３の画素１４０は、ゲート電極１４２が第２の電荷電圧変換部１２１の一部を覆う点が図１０の画素１４０の構成と異なる。
【０１１３】
具体的には、第２の電荷電圧変換部１２１とゲート電極１４２が、ゲート電極１６とゲート電極１７の並ぶ方向と垂直の方向に並んでいる。
【０１１４】
図１３の画素１４０の動作は、図１０の画素１４０の動作と同様であるので、説明は省略する。
【０１１５】
＜第３実施の形態の構成例＞
（電子機器の一実施の形態の構成例）
図１４は、本開示を適用した電子機器としての撮像装置の構成例を示すブロック図である。
【０１１６】
図１４の撮像装置５００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置５００は、光学部５０１、固体撮像素子５０２、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、および電源部５０８からなる。ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、および電源部５０８は、バスライン５０９を介して相互に接続されている。
【０１１７】
光学部５０１は、レンズ群などからなり、被写体からの入射光（像光）を取り込んで固体撮像素子５０２の撮像面上に結像する。固体撮像素子５０２は、上述した第１および第２実施の形態のＣＭＯＳイメージセンサからなる。固体撮像素子５０２は、光学部５０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路５０３に供給する。
【０１１８】
ＤＳＰ回路５０３は、固体撮像素子５０２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ５０４に供給し、一時的に記憶させる。
【０１１９】
表示部５０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ５０４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
【０１２０】
記録部５０６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ５０４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
【０１２１】
操作部５０７は、ユーザによる操作の下に、撮像装置５００が持つ様々な機能について操作指令を発する。電源部５０８は、電源を、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、および操作部５０７に対して適宜供給する。
【０１２２】
本技術を適用する電子機器は、画像取込部（光電変換部）に固体撮像素子を用いる電子機器であればよく、撮像装置５００のほか、撮像機能を有する携帯端末装置、画像読取部に固体撮像素子を用いる複写機などがある。
【０１２３】
なお、ＣＭＯＳイメージセンサはワンチップとして形成された形態であってもよいし、光学部等を含めてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１２４】
また、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
【０１２５】
例えば、第１および第２実施の形態では、p-well層にn型トランジスタを形成したが、ｎ-well層にｐ型トランジスタを形成するようにしてもよい。この場合、電圧やポテンシャルの上下関係は、第１および第２実施の形態の場合と逆になる。
【０１２６】
なお、本開示は、以下のような構成もとることができる。
【０１２７】
（１）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタのゲート電極に印加される
固体撮像素子。
（２）
前記電荷電圧変換部により変換された前記電圧の信号の読み出しを制御する読み出しトランジスタ
をさらに備え、
前記読み出しトランジスタのゲート電極と前記ＭＯＳキャパシタのゲート電極とが接続される
前記（１）に記載の固体撮像素子。
（３）
前記ＭＯＳキャパシタのゲート電極は、前記ＭＯＳキャパシタの基板電極を完全に覆うように形成される
前記（２）に記載の固体撮像素子。
（４）
前記電荷電圧変換部の電荷をリセットするリセットトランジスタ
を備え、
前記電荷電圧変換部の電荷のリセット時、前記ＭＯＳキャパシタのゲート電極はオンする
前記（３）に記載の固体撮像素子。
（５）
前記ＭＯＳキャパシタのゲート電極は、前記ＭＯＳキャパシタの基板電極の一部を覆うように形成される
前記（２）に記載の固体撮像素子。
（６）
前記電荷電圧変換部の電荷をリセットするリセットトランジスタ
を備え、
前記電荷電圧変換部の電荷のリセット時、前記ＭＯＳキャパシタのゲート電極はオフする
前記（５）に記載の固体撮像素子。
（７）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタとを備える固体撮像素子が、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧を、前記ＭＯＳキャパシタのゲート電極に印加する
駆動方法。
（８）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタのゲート電極に印加される
電子機器。
（９）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタの基板電極に印加される
固体撮像素子。
（１０）
前記電荷電圧変換部の電荷をリセットするリセットトランジスタ
を備え、
前記リセットトランジスタのソース電極と前記ＭＯＳキャパシタの基板電極が接続される
前記（９）に記載の固体撮像素子。
（１１）
前記読み出し期間以外の期間の前記リセットトランジスタのゲート電極にパルスが印加されるときに、前記リセットトランジスタのドレイン電極に第１の電圧が印加され、前記読み出し期間に、前記リセットトランジスタのドレイン電極に第２の電圧が印加される
前記（１０）に記載の固体撮像素子。
（１２）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備える固体撮像素子が、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧を、前記ＭＯＳキャパシタの基板電極に印加する
駆動方法。
（１３）
入射光の光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
前記光電変換素子によって蓄積された前記電荷を転送する電荷転送部と、
前記電荷転送部により転送された前記電荷を電圧に変換する電荷電圧変換部と、
前記電荷電圧変換部とトランジスタを介して基板電極が接続するＭＯＳキャパシタと
を備え、
前記電荷電圧変換部により変換された前記電圧の信号の読み出し期間と、前記読み出し期間以外の期間で異なる電圧が、前記ＭＯＳキャパシタの基板電極に印加される
電子機器。
【符号の説明】
【０１２８】
１１  光電変換素子，  １２  第１の電荷電圧変換部，  １６  ゲート電極，  ２０  読み出しトランジスタ，  １００  ＣＭＯＳイメージセンサ，  １２１  第２の電荷電圧変換部，  １２２  ｎ型層，  １２３  ゲート電極，  １２４  領域，  １４１  ｎ型層，  １４２  ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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