(57)【要約】【課題】単極性のＴＦＴを用いて構成するデジタル型式の表示装置において、消費電流を低減することの出来る回路を提供する。【解決手段】  デジタル映像信号の保持を行うラッチ回路であって、ＴＦＴ１０１の入力電極にデジタル映像信号が入力されると、ＴＦＴ１０１の出力電極からは非反転出力信号が出力され、ＴＦＴ１０２およびＴＦＴ１０３の出力電極からは反転出力信号が出力されるラッチ回路を提供する。出力を非反転、反転の２系統得られるため、後段のバッファを駆動する際に、電源間の直流パスが生ずる期間を短くすることが出来、消費電流の低減に寄与する。【選択図】図１
2014206741.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号及び第２の信号に基づく値を有する第３の信号を出力することができる機能を有するバッファ回路であって、
第１乃至第４のトランジスタを有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第４のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記第３のトランジスタのゲートの電位は、前記第１の信号に基づく値を有し、
前記第４のトランジスタのゲートの電位は、前記第２の信号に基づく値を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第３の信号に基づく値を有することを特徴とするバッファ回路。
【請求項２】
第１の信号及び第２の信号に基づく値を有する第３の信号を出力することができる機能を有する半導体装置であって、
第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、を有し、
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートの電位は、前記第１の信号に基づく値を有し、
前記第１のトランジスタのソース又はドレインの他方の電位は、前記第２の信号に基づく値を有し、
前記第２のトランジスタのソース又はドレインの一方の電位は、前記第３の信号に基づく値を有することを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１乃至第３のトランジスタは、電界効果トランジスタであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル映像信号を入力して映像の表示を行う表示装置に関する。
なお本明細書中、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレ
クトロルミネッセンス(ＥＬ)素子を始めとした発光素子を用いてなる発光装置を含むもの
とする。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像
の表示を行うための処理を行う回路を指し、シフトレジスタ回路、ラッチ回路、バッファ
回路、レベルシフト回路等を始めとするパルス出力回路や、アンプ等を始めとする増幅回
路を含むものとする。
【背景技術】
【０００２】
近年、ガラス基板等の絶縁体上に半導体薄膜を形成した表示装置、特に薄膜トランジス
タ(以下、ＴＦＴと表記)を用いた、ＬＣＤ(液晶ディスプレイ)を始めとするアクティブマ
トリクス型表示装置は、多くの製品に利用され、普及している。ＴＦＴを使用したアクテ
ィブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し
、各画素に配置されたＴＦＴによって各画素の電荷を制御することによって映像の表示を
行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦ
Ｔを用いて駆動回路を基板上に同時形成するポリシリコンＴＦＴに関する技術が発展して
きており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分
野の拡大が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなって
きている。
【０００４】
一般的に、表示装置の駆動回路を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴを組み合わせたＣＭＯＳ回路が使用されているが、工程が複雑になることか
ら、製造コストの上昇、あるいは歩留まりの低下を招いている。
【０００５】
表示装置の駆動回路および画素部を構成するＴＦＴを全て単極性とすることが出来れば
、半導体層への不純物元素の添加工程の一部を省略することが出来るため、上記の問題点
を解決することが出来る。
【０００６】
ここで、一般的な表示装置の駆動回路の一例として、デジタル映像入力型式の表示装置
におけるソース信号線駆動回路の構成を図１０に示す。このソース信号線駆動回路は、ク
ロック信号(Ｓ−ＣＫ)、クロック反転信号(Ｓ−ＣＫｂ)、スタートパルス(ＳＰ)に従って
順次サンプリングパルスを出力するパルス出力回路１００１を複数段有してなるシフトレ
ジスタ１０００と、前記サンプリングパルスの入力に従って、３ビットのデジタル映像信
号(Ｄａｔａ１〜３)の保持を行う第１のラッチ回路１００２、ラッチパルス(Ｌａｔｃｈ
Ｐｕｌｓｅ)の入力に従ってデジタル映像信号の保持を行う第２のラッチ回路、デジタ
ル映像信号をアナログ映像信号に変換するためのＤ／Ａ変換回路１００４とを有している
。特に図示していないが、バッファ等を有していても良い。また、デジタル映像信号のビ
ット数は３ビットに限定しないことは言うまでもない。
【０００７】
動作について簡単に説明する。クロック信号およびスタートパルスの入力に従って、シ
フトレジスタ１０００は、順次サンプリングパルスを出力する。第１のラッチ回路１００
２においては、サンプリングパルスが入力されるタイミングに従って、デジタル映像信号
(Ｄａｔａ１〜３)を保持する。この動作が１水平期間分完了した後、水平帰線期間内にラ
ッチパルス(Ｌａｔｃｈ  Ｐｕｌｓｅ)が入力され、第１のラッチ回路１００２に保持され
ている１水平周期分のデジタル映像信号は、一斉に第２のラッチ回路１００３へと転送さ
れる。その後、Ｄ／Ａ変換回路１００４にデジタル映像信が入力され、各階調に対応した
電圧信号へと変換され、ソース信号線(Ｓ０００１〜Ｓ最終)へと書き込まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
このような駆動回路を単極性のＴＦＴを用いて構成する場合について述べる。
図５(Ａ)に示しているのは、単極性のＴＦＴによって構成したシフトレジスタである。ク
ロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス出力回路５
００を複数段用いて構成される。
【０００９】
パルス出力回路単体の回路図を、図５(Ｂ)に示す。単極性のＴＦＴによって論理回路を
構成する場合、例えばＮチャネル型ＴＦＴを用いる場合には、高電位側電源に接続したＮ
チャネル型ＴＦＴのしきい値により、出力信号の振幅が、入力信号の振幅に比べて減衰す
るという問題点がある。ここで示したパルス出力回路は、ブートストラップ法によってそ
のような問題を解決したものであり、同発明者らによって、特願２００１−１４１３４７
号にて出願されているものである。
【００１０】
図５(Ｂ)に示す回路の動作について簡単に説明する。ここで、回路を構成する単極性の
ＴＦＴとは、Ｎチャネル型ＴＦＴであるとし、そのしきい値電圧は一律、ＶｔｈＮとする
。ただし、これは回路の構成をＮチャネル型に限定するものではない。
【００１１】
動作について説明する。なお、回路動作の説明をする際に、ＴＦＴの動作について述べ
る場合があるが、ＴＦＴがＯＮするとは、ＴＦＴのゲート・ソース間電圧の絶対値が、Ｔ
ＦＴのしきい値電圧の絶対値を超え、ＴＦＴのソース領域とドレイン領域とが、チャネル
形成領域を通じて導通状態となることをいい、ＴＦＴがＯＦＦするとは、ＴＦＴのゲート
・ソース間電圧の絶対値が、ＴＦＴのしきい値電圧の絶対値を下回り、ＴＦＴのソース領
域とドレイン領域とが非導通状態となることをいうものとする。
【００１２】
また、本明細書においては、ＴＦＴの接続を説明するのに、「ゲート電極、入力電極、
出力電極」と、「ゲート電極、ソース領域、ドレイン領域」とを使い分けている。これは
、ＴＦＴの動作を説明する際に、ゲート・ソース間電圧を考える場合が多いが、ＴＦＴの
ソース領域とドレイン領域とは、ＴＦＴの構造上、明確に区別することが難しいため、信
号の入出力を説明する際には、入力電極、出力電極と呼び、ＴＦＴの電極の電位の関係に
ついて説明する際は、入力電極と出力電極のうちいずれか一方をソース領域、他方をドレ
イン領域と呼ぶこととする。
【００１３】
さらに、説明の際の信号の振幅は、ＶＤＤ−ＶＳＳ間とし、高電位側電源をＶＤＤ，低
電位側電源をＶＳＳとする。また、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ)を満たすものとする。
また、各電位の関係を簡単にするため、ＶＳＳ＝０[Ｖ]として考える。ただし、実際に回
路を駆動する場合はこの限りでない。
【００１４】
あるｍ段目(１＜ｍ≦ｎ)のパルス出力回路において、ＴＦＴ５０１、５０４のゲート電
極にはｍ−１段目の出力パルスが入力されて(ｍ＝１、すなわち第１段目の場合、ＳＰが
入力される)Ｈｉ電位となり、ＴＦＴ５０１、５０４がＯＮする。これにより、ＴＦＴ５
０５のゲート電極の電位はＶＤＤ側に引き上げられ、その電位が(ＶＤＤ−ＶｔｈＮ)とな
ったところでＴＦＴ５０１がＯＦＦし、浮遊状態となる(ただし、ＶｔｈＮ＜(ＶＤＤ−Ｖ
ｔｈＮ))。従ってＴＦＴ５０５がＯＮする。一方、ＴＦＴ５０２、５０３のゲート電極に
はこの時点ではパルスが入力されておらず、Ｌｏ電位のままであるので、ＯＦＦしている
。よってＴＦＴ５０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、ＴＦ
Ｔ５０５の入力電極から入力されるＣＫがＨｉ電位となるのに伴い、出力端子(ＳＲ  Ｏ
ｕｔ)の電位がＶＤＤ側に引き上げられる。
【００１５】
ここで、ＴＦＴ５０５のゲート電極と出力電極間には、容量手段５０７が設けてあり、
さらに今、ＴＦＴ５０５のゲート電極は浮遊状態にあるため、出力端子(ＳＲ  Ｏｕｔ)の
電位が上昇するのに伴い、ブートストラップによってＴＦＴ５０５のゲート電極の電位は
(ＶＤＤ−ＶｔｈＮ)からさらに引き上げられる。これにより、ＴＦＴ５０５のゲート電極
の電位は、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位を取る。よって出力端子(ＳＲ  Ｏｕｔ)の
電位は、ＴＦＴ５０５のしきい値によって電位が低下することなく、完全にＶＤＤまで上
昇する。
【００１６】
同様にして、ｍ＋１段目においてはＳ−ＣＫｂに従ってパルスが出力される。
ｍ＋１段目の出力パルスは、ｍ段目に帰還してＴＦＴ５０２、５０３のゲート電極に入力
される。ＴＦＴ５０２、５０３のゲート電極がＨｉ電位となってＯＮすることにより、Ｔ
ＦＴ５０５のゲート電極の電位はＶＳＳ側に引き下げられてＴＦＴ５０５がＯＦＦする。
同時にＴＦＴ５０６のゲート電極の電位がＨｉ電位となってＯＮし、ｍ段目の出力端子(
ＳＲ  Ｏｕｔ)の電位はＬｏ電位となる。
【００１７】
続いて、単極性のＴＦＴによってラッチ回路を構成した例を図６(Ａ)に示す。
点線枠６０１で示す回路が第１のラッチ回路、点線枠６０２で示す回路が第２のラッチ回
路にあたる。点線枠６０３で示す回路はバッファ回路である。なお、バッファ６０３の構
成に関しては、同発明者らにより、特願２００１−１３３４３１号にて出願されているも
のである。
【００１８】
第１のラッチ回路６０１は、ＴＦＴ６０４と容量手段６０５とを有し、ＴＦＴ６０４の
入力電極には、１ビットのデジタル映像信号(Ｄａｔａ)が入力され、ＴＦＴ６０４のゲー
ト電極には、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力される。サンプリングパ
ルスが入力されると、ＴＦＴ６０４がＯＮし、デジタル映像信号が容量手段６０５に保持
される。
【００１９】
第２のラッチ回路６０２は、ＴＦＴ６０６と容量手段６０７とを有し、ＴＦＴ６０６の
入力電極には、第１のラッチ回路にて保持されているデジタル映像信号が入力され、ＴＦ
Ｔ６０６のゲート電極には、ラッチパルス(Ｌａｔｃｈ  Ｐｕｌｓｅ)が入力される。ラッ
チパルスが入力されると、ＴＦＴ６０６がＯＮし、デジタル映像信号が容量手段６０７に
保持される。
【００２０】
バッファ６０３は、ＴＦＴ６０８〜６１１と容量手段６１２とを有し、ＴＦＴ６０９お
よび６１１のゲート電極には、第２のラッチ回路にて保持されているデジタル映像信号が
入力される。ＴＦＴ６０８のゲート電極は、電源ＶＤＤと接続されている。なお、ＴＦＴ
６０８の電流能力よりも、ＴＦＴ６０９の電流能力を十分に大きく構成している。
【００２１】
ＴＦＴ６０９および６１１のゲート電極にＨｉ電位が入力されると、ＴＦＴ６１０のゲ
ート電極の電位がＬｏ電位となり、ＴＦＴ６１０がＯＦＦする。一方、ＴＦＴ６１１がＯ
Ｎし、出力端子(Ｏｕｔ)にはＬｏ電位が現れる。
【００２２】
ＴＦＴ６０９および６１１のゲート電極にＬｏ電位が入力されると、ＴＦＴ６０９およ
び６１１は共にＯＦＦする。よってＴＦＴ６０８を通じて、ＴＦＴ６１０のゲート電極の
電位が上昇し、その電位が(ＶＤＤ−ＶｔｈＮ)となったところで浮遊状態となる。従って
ＴＦＴ６１０がＯＮし、出力端子(Ｏｕｔ)の電位が上昇する。それに伴い、容量手段６１
２によるＴＦＴ６１０のゲート電極と出力電極間の容量結合により、ＴＦＴ６１０のゲー
ト電極の電位はさらに上昇し、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位となる。よって、出力
端子(Ｏｕｔ)には、Ｈｉ電位が現れ、その電位はＶＤＤに等しくなる。
【００２３】
なお、第１のラッチ回路６０１と第２のラッチ回路６０２との間にはバッファを配置し
ても良い。
【００２４】
ここで、第２のラッチ回路の出力により駆動されるバッファ６０３に注目する。ＴＦＴ
６０９にＨｉ電位が入力されてＯｎしている期間は、ＶＤＤ−ＴＦＴ６０８−ＴＦＴ６０
９−ＶＳＳ間に電流パスが生ずる。この電流パスは、第２のラッチ回路からＨｉ電位が出
力されている間、電流が流れ続ける。すなわち、ラッチ回路に入力されるデジタル映像信
号がＨｉ電位のとき、最大１水平期間にわたって電流が流れ続けることになるため、消費
電流の多大な増加を招く。
【００２５】
本発明は、回路動作時の消費電流を低減するための回路を提供するものである。
【課題を解決するための手段】
【００２６】
前述の課題を解決するために、本発明では以下のような手段を講じた。
【００２７】
図６(Ａ)に示したスイッチ用ＴＦＴ＋容量手段の構成によるラッチ回路は、１入力１出力
型である。よって、バッファ６０３も１入力型としている。
【００２８】
バッファへの入力信号がＨｉ電位の時、電流パスが生じないようにする方法としては、
図６(Ｂ)に示すように、  入力信号(Ｉｎ)に対し、反転入力信号(Ｉｎｂ)を用い、ＴＦＴ
６０８、６０９が排他的にＯＮ、ＯＦＦするようにすれば良い。
【００２９】
そこで、本発明では、ラッチ回路の出力を、出力、反転出力の２出力型とするような構
成とした。
【００３０】
本発明の構成を以下に記す。
【００３１】
本発明の表示装置の駆動回路は、  第１乃至第３のトランジスタと、第１および第２の
容量手段とを有する表示装置の駆動回路であって、  前記第１乃至第３のトランジスタは
いずれも同一導電型であり、  前記第１および第２のトランジスタのゲート電極は、第１
の信号入力部と電気的に接続され、  前記第１のトランジスタの入力電極は、第２の信号
入力部と電気的に接続され、  前記第１のトランジスタの出力電極と、前記第３のトラン
ジスタのゲート電極とは、いずれも第１の信号出力部と電気的に接続され、  前記第２の
トランジスタの入力電極は、第１の電源と電気的に接続され、  前記第３のトランジスタ
の入力電極は、第２の電源と電気的に接続され、  前記第２および第３のトランジスタの
出力電極は、いずれも第２の信号出力部と電気的に接続され、  前記第１の容量手段は、
前記第１の信号出力部に配置され、前記第１の信号出力部より出力される信号の電位を保
持する容量手段であり、  前記第２の容量手段は、前記第２の信号出力部に配置され、前
記第２の信号出力部より出力される信号の電位を保持する容量手段であることを特徴とし
ている。
【００３２】
本発明の表示装置の駆動回路は、  第１乃至第３のトランジスタと、第１および第２の
容量手段とを有する表示装置の駆動回路であって、  前記第１乃至第３のトランジスタは
いずれも同一導電型であり、  前記第１および第２のトランジスタのゲート電極は、第１
の信号入力部と電気的に接続され、  前記第１のトランジスタの入力電極は、第２の信号
入力部と電気的に接続され、  前記第１のトランジスタの出力電極と、前記第３のトラン
ジスタのゲート電極とは、いずれも第１の信号出力部と電気的に接続され、  前記第２の
トランジスタの入力電極は、前記第１の信号入力部と電気的に接続され、  前記第３のト
ランジスタの入力電極は、第２の電源と電気的に接続され、  前記第２および第３のトラ
ンジスタの出力電極は、いずれも第２の信号出力部と電気的に接続され、  前記第１の容
量手段は、前記第１の信号出力部に配置され、前記第１の信号出力部より出力される信号
の電位を保持する容量手段であり、  前記第２の容量手段は、前記第２の信号出力部に配
置され、前記第２の信号出力部より出力される信号の電位を保持する容量手段であること
を特徴としている。
【００３３】
上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の２出力
を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パス
の発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。
【００３４】
本発明の表示装置の駆動回路は、  第１乃至第３のトランジスタと、第１および第２の
容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、  前記第１
乃至第３のトランジスタはいずれも同一導電型であり、  前記第１および第２のトランジ
スタのゲート電極は、第１の信号入力部と電気的に接続され、  前記第１のトランジスタ
の入力電極は、第２の信号入力部と電気的に接続され、  前記第１のトランジスタの出力
電極は、前記第３のトランジスタのゲート電極と電気的に接続され、  前記第２のトラン
ジスタの入力電極は、第１の電源と電気的に接続され、  前記第３のトランジスタの入力
電極は、第２の電源と電気的に接続され、  前記第１のトランジスタの出力電極と、第１
の信号出力部との間に、前記振幅補償バッファ回路を有し、  前記第２および第３のトラ
ンジスタの出力電極と、第２の信号出力部との間に、前記振幅補償バッファ回路を有し、
前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１のト
ランジスタの出力電極より出力される信号の電位を保持する容量手段であり、  前記第２
の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２およ
び第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記振幅補償バッファ回路は、前記第１のトランジスタの出力電極に現れる信号の振幅
減衰を補償して、第１の信号出力部に出力し、前記第２および第３のトランジスタの出力
電極に現れる信号の振幅減衰を補償して、第２の信号出力部に出力することを特徴として
いる。
【００３５】
本発明の表示装置の駆動回路は、  第１乃至第３のトランジスタと、第１および第２の
容量手段と、振幅補償バッファ回路とを有する表示装置の駆動回路であって、  前記第１
乃至第３のトランジスタはいずれも同一導電型であり、  前記第１および第２のトランジ
スタのゲート電極は、第１の信号入力部と電気的に接続され、  前記第１のトランジスタ
の入力電極は、第２の信号入力部と電気的に接続され、  前記第１のトランジスタの出力
電極は、前記第３のトランジスタのゲート電極と電気的に接続され、  前記第２のトラン
ジスタの入力電極は、前記第１の信号入力部と電気的に接続され、  前記第３のトランジ
スタの入力電極は、第２の電源と電気的に接続され、  前記第１のトランジスタの出力電
極と、第１の信号出力部との間に、前記振幅補償バッファ回路を有し、  前記第２および
第３のトランジスタの出力電極と、第２の信号出力部との間に、前記振幅補償バッファ回
路を有し、  前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前
記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり、
前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前
記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量手
段であり、  前記振幅補償バッファ回路は、前記第１のトランジスタの出力電極に現れる
信号の振幅減衰を補償して、第１の信号出力部に出力し、前記第２および第３のトランジ
スタの出力電極に現れる信号の振幅減衰を補償して、第２の信号出力部に出力することを
特徴としている。
【００３６】
本発明の表示装置の駆動回路は、  第１乃至第７のトランジスタと、第１乃至第４の容
量手段とを有する表示装置の駆動回路であって、  前記第１乃至第７のトランジスタはい
ずれも同一導電型であり、  前記第１および第２のトランジスタのゲート電極は、第１の
信号入力部と電気的に接続され、  前記第１のトランジスタの入力電極は、第２の信号入
力部と電気的に接続され、  前記第１のトランジスタの出力電極は、前記第３のトランジ
スタのゲート電極、前記第４のトランジスタのゲート電極、および前記第５のトランジス
タのゲート電極と電気的に接続され、  前記第２のトランジスタの入力電極は、第１の電
源と電気的に接続され、  前記第３のトランジスタの入力電極は、第２の電源と電気的に
接続され、  前記第２のトランジスタの出力電極は、前記第３のトランジスタの出力電極
、前記第６のトランジスタのゲート電極、および前記第７のトランジスタのゲート電極と
電気的に接続され、  前記第４のトランジスタの入力電極、および前記第７のトランジス
タの入力電極は、前記第１の電源と電気的に接続され、  前記第５のトランジスタの入力
電極、および前記第６のトランジスタの入力電極は、前記第２の電源と電気的に接続され
、  前記第４のトランジスタの出力電極と、前記第６のトランジスタの出力電極とは、い
ずれも第１の信号出力部と電気的に接続され、  前記第５のトランジスタの出力電極と、
前記第７のトランジスタの出力電極とは、いずれも第２の信号出力部と電気的に接続され
、  前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、前記第１の
トランジスタの出力電極より出力される信号の電位を保持する容量手段であり、  前記第
２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、前記第２お
よび第３のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり
、  前記第３の容量手段は、前記第４のトランジスタのゲート電極と出力電極との間に配
置されて容量結合を形成する容量手段であり、  前記第４の容量手段は、前記第７のトラ
ンジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量手段である
ことを特徴としている。
【００３７】
本発明の表示装置の駆動回路は、  第１乃至第７のトランジスタと、第１乃至第４の容
量手段とを有する表示装置の駆動回路であって、  前記第１乃至第７のトランジスタはい
ずれも同一導電型であり、  前記第１および第２のトランジスタのゲート電極は、第１の
信号入力部と電気的に接続され、  前記第１のトランジスタの入力電極は、第２の信号入
力部と電気的に接続され、  前記第１のトランジスタの出力電極は、前記第３のトランジ
スタのゲート電極、前記第４のトランジスタのゲート電極、および前記第５のトランジス
タのゲート電極と電気的に接続され、  前記第２のトランジスタの入力電極は、前記第１
の信号入力部と電気的に接続され、  前記第３のトランジスタの入力電極は、第２の電源
と電気的に接続され、  前記第２のトランジスタの出力電極は、前記第３のトランジスタ
の出力電極、前記第６のトランジスタのゲート電極、および前記第７のトランジスタのゲ
ート電極と電気的に接続され、  前記第４のトランジスタの入力電極、および前記第７の
トランジスタの入力電極は、前記第１の電源と電気的に接続され、  前記第５のトランジ
スタの入力電極、および前記第６のトランジスタの入力電極は、前記第２の電源と電気的
に接続され、  前記第４のトランジスタの出力電極と、前記第６のトランジスタの出力電
極とは、いずれも第１の信号出力部と電気的に接続され、  前記第５のトランジスタの出
力電極と、前記第７のトランジスタの出力電極とは、いずれも第２の信号出力部と電気的
に接続され、  前記第１の容量手段は、前記第１のトランジスタの出力電極に配置され、
前記第１のトランジスタの出力電極より出力される信号の電位を保持する容量手段であり
、  前記第２の容量手段は、前記第２および第３のトランジスタの出力電極に配置され、
前記第２および第３のトランジスタの出力電極より出力される信号の電位を保持する容量
手段であり、  前記第３の容量手段は、前記第４のトランジスタのゲート電極と出力電極
との間に配置されて容量結合を形成する容量手段であり、  前記第４の容量手段は、前記
第７のトランジスタのゲート電極と出力電極との間に配置されて容量結合を形成する容量
手段であることを特徴としている。
【００３８】
上記の構成によって、デジタル映像信号の入力に対し、非反転出力、反転出力の２出力
を得られるため、それらの信号によって駆動される後段のバッファにおいては、電流パス
の発生を最小限に抑えることが出来る。よって、表示装置の消費電力の低減に寄与する。
【００３９】
さらに、第１のトランジスタの出力電極から得られる非反転出力信号と、第２および第
３のトランジスタの出力電極から得られる反転出力信号とは、ブートストラップによる振
幅補償を受けるため、回路の動作をより確実にすることが出来る。
【００４０】
本発明によると、  請求項１乃至請求項６のいずれか１項において、  前記第２の信号
出力部より出力される信号は、前記第１の信号出力部より出力される信号の反転信号であ
っても良い。
【００４１】
本発明によると、  請求項１乃至請求項７のいずれか１項において、  前記導電型とは
、Ｎチャネル型であっても良い。
【００４２】
本発明によると、  請求項１乃至請求項７のいずれか１項において、  前記導電型とは
、Ｐチャネル型であっても良い。
【００４３】
本発明によると、  請求項１乃至請求項９のいずれか１項において、  前記第１乃至第
４の容量手段は、トランジスタのゲート電極と入力電極との間、もしくはトランジスタの
ゲート電極と出力電極との間の容量を用いた容量手段であっても良い。
【００４４】
本発明によると、  請求項１乃至請求項９のいずれか１項において、  前記第１乃至第
４の容量手段は、半導体層を形成する材料、ゲート電極を形成する材料、配線材料のうち
いずれか２材料と、前記２材料間の絶縁膜とでなる容量手段であっても良い。
【発明の効果】
【００４５】
本発明によって、単極性のＴＦＴを用いて構成され、かつ消費電流の少ないラッチ回路
が提供された。この回路を用いることにより、デジタル映像信号を入力して映像の表示を
行う表示装置の画素部および駆動回路を、単極性のＴＦＴのみによって構成することが出
来る。よって、作製工程中の、半導体層への不純物添加工程の一部を省略することが出来
、コスト低減や歩留まり向上に寄与する。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態を示す図。
【図２】表示装置の概略および断面図。
【図３】本発明のラッチ回路を用いて構成したソース信号線駆動回路の構成を示す図。
【図４】ゲート信号線駆動回路の構成を示す図。
【図５】単極性のＴＦＴを用いて構成したシフトレジスタを示す図。
【図６】単極性のＴＦＴを用いて構成したラッチ回路およびバッファを示す図。
【図７】表示装置の作製工程例を示す図。
【図８】表示装置の作製工程例を示す図。
【図９】表示装置の作製工程例を示す図。
【図１０】ソース信号線駆動回路の構成を示す図。
【図１１】本発明のラッチ回路の構成例を示す図。
【図１２】発光装置の作製工程例を示す図。
【図１３】発光装置の作製工程例を示す図。
【図１４】本発明の適用が可能な電子機器の例を示す図。
【図１５】第１のラッチ回路後段に配置するバッファ回路の構成例を示す図。
【図１６】本発明のラッチ回路の構成例を示す図。
【図１７】ボトムゲート型ＴＦＴおよびデュアルゲート型ＴＦＴの断面構造を示す図。
【発明を実施するための形態】
【００４７】
図１に示すのは、本発明のラッチ回路の構成であり、ＴＦＴ１０１〜１０３、および容
量手段１０４、１０５を有する。ＴＦＴ１０１、１０２のゲート電極には、シフトレジス
タより出力されるサンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)が入力され、ＴＦＴ１０１
の入力電極には，デジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)が入力される。ＴＦＴ１
０２の入力電極は、高電位側電源ＶＤＤに接続され、ＴＦＴ１０３の入力電極は、低電位
側電源ＶＳＳに接続されている。
【００４８】
この構成の特徴としては、デジタル映像信号の入力に対し、出力(Ｄａｔａ  Ｏｕｔ)、
反転出力(Ｄａｔａ  Ｏｕｔ＿ｂ)の２出力を得る点である。
【００４９】
回路の動作について説明する。なお、サンプリングパルスおよびデジタル映像信号の、
入力時の振幅はいずれもＶＤＤ−ＶＳＳ間とする。
【００５０】
シフトレジスタより出力されたサンプリングパルスが、ＴＦＴ１０１、１０２のゲート
電極に入力され、ＴＦＴ１０１、１０２がＯＮする。入力されているデジタル映像信号が
Ｈｉ電位のとき、ＴＦＴ１０３のゲート電極にＨｉ電位が入力されてＯＮする。このとき
、ＴＦＴ１０２、１０３がともにＯＮしているが、ＴＦＴ１０３の電流能力を、ＴＦＴ１
０２の電流能力よりも十分に高くしておくことにより、ＴＦＴ１０２、１０３の出力電極
、つまり反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)にはＬｏ電位が現れる。出力端子(Ｄａｔ
ａ  Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０１を通じてそのまま出力される。
【００５１】
一方、入力されているデジタル映像信号がＬｏ電位のとき、ＴＦＴ１０３のゲート電極
にはＬｏ電位が入力されてＯＦＦする。よって、反転出力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)に
はＨｉ電位が現れる。出力端子(Ｄａｔａ  Ｏｕｔ)には、デジタル映像信号がＴＦＴ１０
１を通じてそのまま出力される。
【００５２】
以上の動作が順次、１水平周期分行われる。出力端子(Ｄａｔａ  Ｏｕｔ)および反転出
力端子(Ｄａｔａ  Ｏｕｔ＿ｂ)に出力された信号は、それぞれ容量手段１０４、１０５に
よって、帰線期間までの間、保持される。
【００５３】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終
了すると、ＴＦＴ１０１、１０２がＯＦＦする。つまり、図１に示した本発明のラッチ回
路においては、ＶＤＤ−ＴＦＴ１０２−ＴＦＴ１０３−ＶＳＳ間に電流パスが生ずるのは
、サンプリングパルスが入力されており、かつデジタル映像信号がＨｉ電位の時に限られ
る。
【００５４】
ここで、出力端子(Ｄａｔａ  Ｏｕｔ)側に現れる出力信号の振幅は、ＴＦＴ１０１のし
きい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となり、反転出力端子(Ｄａ
ｔａ  Ｏｕｔ＿ｂ)側に現れる出力信号の振幅は、ＴＦＴ１０２のしきい値の影響を受け
るため、同様に(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となるが、以後、ラッチ回路の後段にバッ
ファを設けることにより、ブートストラップを用いて振幅の補償を行うため、問題とはな
らない。
【００５５】
以下に、本発明の実施例について記載する。
【実施例１】
【００５６】
図１１は、実施形態にて説明した構成でなる回路を第１のラッチ回路とし、第２のラッ
チ回路およびバッファまでを構成した例である。第１のラッチ回路１１１は、ＴＦＴ１１
４〜１１６および容量手段１１７、１１８とを有し、第２のラッチ回路１１２は、ＴＦＴ
１１９、１２０および容量手段１２１、１２２とを有し、バッファ回路１１３は、ＴＦＴ
１２３〜１２６および容量手段１２７でなるインバータと、ＴＦＴ１２８〜１３１および
容量手段１３２でなるインバータとを有する。
【００５７】
１水平周期分のサンプリングが終了した後の帰線期間中に、ラッチパルス(Ｌａｔｃｈ
Ｐｕｌｓｅ)が入力されると、第２のラッチ回路１１２におけるＴＦＴ１１９、１２０
がＯＮし、第１のラッチ回路１１１において、容量手段１１７、１１８にて保持されてい
る信号が、第２のラッチ回路１１２における容量手段１２１、１２２に書き込まれる。
【００５８】
サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)がＬｏ電位となり、サンプリング期間が終
了すると、ＴＦＴ１１４、１１５がＯＦＦし、ＴＦＴ１１６もまたＯＦＦする。よって、
ＴＦＴ１１９、１２０の入力電極は浮遊状態となる。続いて、ラッチパルス(Ｌａｔｃｈ
Ｐｕｌｓｅ)が入力されると、ＴＦＴ１１９、１２０がＯＮし、容量手段１２１、１２
２に信号が書き込まれるが、このとき、ＴＦＴ１１９、１２０の入力電極に電流の供給源
が接続されていないため、前述の動作は、容量手段１１７、１１８、１２１、１２２にお
ける電荷の移動のみによって行われることになる。よって容量手段１２１、１２２への書
き込みが十分に行われるようにするためには、容量手段１１７、１１８は大きく設計して
おくのが望ましい。
【００５９】
続いて、第２のラッチ回路１１２からの出力信号は、バッファ回路１１３へと入力され
る。バッファ回路１１３は、２つのインバータを対に配置したものであるので、ここでは
、ＴＦＴ１２３〜１２６および容量手段１２７で構成されたインバータ一方のみの動作に
ついて述べる。
【００６０】
第２のラッチ回路１１２の一方の出力(Ｄａｔａ  Ｏｕｔ２)がＨｉ電位のとき、ＴＦＴ
１２３のゲート電極にＨｉ電位が入力されてＯＮする。一方、ＴＦＴ１２４、１２６のゲ
ート電極には、第２のラッチ回路１１２の他方の出力(Ｄａｔａ  Ｏｕｔ２＿ｂ)であるＬ
ｏ電位が入力されてＯＦＦする。よって、ＴＦＴ１２５のゲート電極の電位が上昇する。
【００６１】
今、ＴＦＴ１２３のゲート電極の電位は、(ＶＤＤ−ＶｔｈＮ)であるので、ＴＦＴ１２
５のゲート電極の電位が(ＶＤＤ−ＶｔｈＮ)となったところで、ＴＦＴ１２３のゲート・
ソース間電圧がそのしきい値を下回り、ＯＦＦする。よってＴＦＴ１２５のゲート電極は
、その時点で一時浮遊状態となる。
【００６２】
ここで、ＶｔｈＮ＜(ＶＤＤ−ＶｔｈＮ)であるならば、ＴＦＴ１２５がＯＮし、バッフ
ァ１１３の出力端子(Ｄａｔａ  Ｏｕｔ３)にはＨｉ電位が現れるので、電位が上昇する。
さらに、ＴＦＴ１２５のゲート電極と出力電極との間には容量手段１２７を有し、今、Ｔ
ＦＴ１２５のゲート電極は浮遊状態であるので、出力端子(Ｄａｔａ  Ｏｕｔ３)の電位上
昇に伴い、容量結合によってＴＦＴ１２５のゲート電極の電位がさらに上昇する。
【００６３】
結果、ＴＦＴ１２５のゲート電極の電位が、(ＶＤＤ＋ＶｔｈＮ)よりも高くなると、出
力端子にＨｉ電位が現れ、その電位はＴＦＴ１２５のしきい値の影響を受けることなく、
ＶＤＤに等しくなる。
【００６４】
一方、第２のラッチ回路１１２の一方の出力(Ｄａｔａ  Ｏｕｔ２)がＬｏ電位のとき、
ＴＦＴ１２３のゲート電極にはＬｏ電位が入力されてＯＦＦする。一方、ＴＦＴ１２４、
１２６のゲート電極には、第２のラッチ回路１１２の他方の出力(Ｄａｔａ  Ｏｕｔ２＿
ｂ)であるＨｉ電位が入力されてＯＮする。よってＴＦＴ１２５のゲート電極の電位はＬ
ｏ電位となってＯＦＦし、出力端子(Ｄａｔａ  Ｏｕｔ３)にはＬｏ電位が現れる。
【００６５】
ＴＦＴ１２８〜１３１および容量手段１３２でなるインバータについても動作は同様で
あり、一方の出力端子(Ｄａｔａ  Ｏｕｔ３)にＨｉ電位が現れるときは、他方の出力端子
(Ｄａｔａ  Ｏｕｔ３＿ｂ)にはＬｏ電位が現れる。
【００６６】
本実施例で示したラッチ回路においては、第１のラッチ回路〜第２のラッチ回路におい
て、ＴＦＴのしきい値分の振幅減衰が生ずるため、電源電圧がある程度高い必要がある。
そこで、第１のラッチ回路の出力を、一旦バッファを介して振幅の補償を行う構成として
も良い。
【実施例２】
【００６７】
本実施例においては、同一基板上に、画素部および、画素部周辺に設ける駆動回路のＴ
ＦＴを同時に作製する方法について説明する。なお、例として液晶表示装置の作製工程を
挙げるが、本発明は前述のとおり、液晶表示装置に限定されない。
【００６８】
まず、図７(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラス等
に代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラス等からなる基
盤５００１上に酸化シリコン膜、窒化シリコン膜、または酸化窒化シリコン膜等の絶縁膜
からなる下地膜５００２を形成する。特に図示していないが、下地膜５００２の形成につ
いては、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シ
リコン膜を１０〜２００[nm](好ましくは５０〜１００[nm])の厚さに形成し、同様にＳｉ
Ｈ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００[nm](好ましくは１
００〜１５０[nm])の厚さに積層形成する。
【００６９】
続いて、島状の半導体層５００３〜５００５は、非晶質構造を有する半導体膜を。レー
ザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状
の半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])とし
て形成する。結晶質半導体層の材料には特に限定は無いが、好ましくはシリコンまたはシ
リコンゲルマニウム(ＳｉＧｅ)合金等で形成すると良い。
【００７０】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型の
エキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用
いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光して半導
体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宜選択するものであるが
、エキシマレーザーを用いる場合にはパルス発振周波数を３０[Hz]とし、レーザーエネル
ギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、
ＹＡＧレーザーを用いる場合にはその第２高調波を用い、パルス発振周波数１〜１０[kHz
]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[m
J/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集
光したレーザー光を基板全面に渡って照射し、このときの線状レーザーの重ねあわせ率(
オーバーラップ率)を８０〜９８[％]として行う。
【００７１】
続いて、島状の半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。
ゲート絶縁膜５００６は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５
０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化
窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定
されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコンを用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl 
Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし
、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱ア
ニールにより、ゲート絶縁膜として良好な特性を得ることが出来る。
【００７２】
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７
と第２の導電膜５００８とを積層形成する。本実施例では、第１の導電層５００７をタン
タル(Ｔａ)で５０〜１００[nm]の厚さに形成し、第２の導電層５００９をタングステン(
Ｗ)で１００〜３００[nm]の厚さに形成する(図７(Ａ))。
【００７３】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。
この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を
防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極として使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲ
ート電極には不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造
を有する窒化タンタル(ＴａＮ)を１０〜５０[nm]程度の厚さでＴａの下地に形成しておく
とα相のＴａ膜を容易に得ることが出来る。
【００７４】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他にも６
フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出来る。いずれにして
もゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[
μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図る
ことが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害されて高抵抗
化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲット
を用い、さらに製膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成
することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７５】
なお、本実施例においては、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷ
としたが、特に限定されず、いずれもＴａ、Ｗ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、ま
たは前記元素を主成分とする合金材料もしくは化合物材料で形成しても良い。また、リン
等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いても良い
。本実施例以外の他の組み合わせの一例としては、第１の導電膜をＴａＮ、第２の導電膜
をＷとする組み合わせ、第１の導電膜をＴａＮ、第２の導電膜をＡｌとする組み合わせ、
第１の導電膜をＴａＮ、第２の導電膜をＣｕとする組み合わせ等が望ましい。
【００７６】
次に、レジストによるマスク５００９を形成し、電極および配線を形成するための第１
のエッチング処理を行う。本実施例ではＩＣＰ(Inductively coupled plasma：誘導結合
型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とを混合し、１[Pa]
の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマ
を生成して行う。基板側(試料ステージ)にも１００[Ｗ]のＲＦ電力を投入し、実質的に負
の自己バイアス電圧を印加する。ＣＦ4とＣｌ2とを混合した場合にはＷ膜およびＴａ膜と
も同程度にエッチングされる。
【００７７】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることと、基
板側に印加するバイアス電圧の効果とにより第１の導電膜および第２の導電膜の端部がテ
ーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングを行うためには、１０〜２０[％]の割合
でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜
４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露
出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３
ｂからなる第１の形状の導電層５０１０〜５０１３を形成する。このとき、ゲート絶縁膜
５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜
５０[nm]程度エッチングされて薄くなった領域が形成される(図７(Ｂ))。
【００７８】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する(図７(Ｂ
))。ドーピング処理は、イオンドーピング法もしくはイオン注入法で行えば良い。イオン
ドープ法にあたっての条件は、ドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加
速電圧を６０〜１００[keV]とする。Ｎ型を付与する不純物元素としては、１５族に属す
る元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではＰを用いる。この場
合、導電層５０１０〜５０１３がＮ型を付与する不純物元素に対するマスクとなり、自己
整合的に第１の不純物領域５０１４〜５０１６が形成される。この第１の不純物領域５０
１４〜５０１６には、１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する
不純物元素を添加する。
【００７９】
次に、第２のエッチング処理を行う(図７(Ｃ))。同様にＩＣＰエッチング法を用い、エ
ッチング用ガスにＣＦ4とＣｌ2とＯ2とを混合して、１[Pa]の圧力でコイル型の電極に５
００[Ｗ]のＲＦ電力を供給し、プラズマを生成して行う。基板側(試料ステージ)にも５０
[Ｗ]のＲＦ電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する
。このような条件により第２の導電層であるＷを異方性エッチングし、かつ、それより遅
いエッチング速度で第１の導電層であるＴａを異方性エッチングして第２の形状の導電層
５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａおよび第２の導電層５０１７
ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状
の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングさ
れて薄くなった領域が形成される。
【００８０】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカル
またはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と
塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6の蒸気圧が極端に高く、その他
のＷＣｌ5、ＴａＦ5、ＴａＣｌ5については同程度である。従って、ＣＦ4とＣｌ2の混合
ガスでは、Ｗ膜およびＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2
を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に
発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、
ＴａはＦが増大しても、相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較
して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物
はフッ素や塩素と反応しないため、さらにＴａ膜のエッチング速度は低下することとなる
。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となる。
【００８１】
そして、第２のドーピング処理を行う(図７(Ｃ))。この場合、第１のドーピング処理よ
りもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素ドーピングす
る。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行
い、図７(Ｂ)で島状の半導体層に形成された第１の不純物領域の内側に新たな不純物領域
を形成する。ドーピングは、第２の導電層５０１７ｂ〜５０２０ｂを不純物元素に対する
マスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域にも不純物元素が
添加されるようにしてドーピングする。
こうして、第１の導電層と重なる第２の不純物領域５０２１〜５０２３が形成される。
【００８２】
続いて、第３のエッチング処理を行う(図８(Ａ))。ここでは、エッチング用ガスにＣｌ
2を用い、ＩＣＰエッチング装置を用いて行う。本実施例では、Ｃｌ2のガス流量比を６０
[sccm]とし、１ [Pa]の圧力でコイル型の電極に３５０[Ｗ]のＲＦ電力を投入してプラズ
マを生成してエッチングを７０秒行った。基板側(試料ステージ)にもＲＦ電力を投入し、
実質的に負の自己バイアス電圧を印加する。第３のエッチングにより、第１の導電層が後
退して第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａお
よび第２の導電層５０２４ｂ〜５０２７ｂ)が形成され、第２の不純物領域５０２１〜５
０２３の一部は、第１の導電層と重ならない第３の不純物領域５０２８〜５０３０となる
。
【００８３】
以上までの工程でそれぞれの島状の半導体層に不純物領域が形成される。島状の半導体
層と重なる第３の形状の導電層５０２４〜５０２７が、ＴＦＴのゲート電極として機能す
る。
【００８４】
続いて、導電型の制御を目的として、それぞれの島状の半導体層に添加された不純物元
素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行
う。その他に、レーザーアニール法、ラピッドサーマルアニール法(ＲＴＡ法)を適用する
ことが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の
窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、
本実施例では５００[℃]で４時間の熱処理を行う。ただし、５０２４〜５０２７に用いた
配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とす
る)を形成した後で熱活性化を行うことが望ましい。
【００８５】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間
の熱処理を行い、島状の半導体層を水素化する工程を行う。この工程は熱的に励起された
水素により半導体層のダングリングボンドを終端する工程である。水素化するための、熱
水素化の他の方法として、プラズマ水素化(プラズマにより励起された水素を用いる)によ
って行っても良い。
【００８６】
次いで、図８(Ｂ)に示すように、第１の層間絶縁膜５０３１を、酸化窒化シリコン膜で
１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料からなる第２の層間絶縁
膜５０３２を形成した後、第１の層間絶縁膜５０３１、第２の層間絶縁膜５０３２、およ
びゲート絶縁膜５００６に対してコンタクトホールを開口し、配線材料による膜を形成し
て各配線５０３３〜５０３６、および画素電極５０３７をパターニング形成する。
【００８７】
第２の層間絶縁膜５０３２としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベ
ンゾシクロブテン)等の有機樹脂を材料とする膜を用いる。特に、第２の層間絶縁膜５０
３２は平坦化の意味合いが強いので、平坦性に優れたアクリルが望ましい。本実施例では
ＴＦＴによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ま
しくは１〜５[μm](さらに好ましくは２〜４[μm])とすれば良い。
【００８８】
コンタクトホールの形成は、ドライエッチングまたはウェットエッチング法を用い、Ｎ
型の不純物領域５０１４〜５０１６、およびソース信号線(図示せず)、ゲート信号線(図
示せず)、電流供給線(図示せず)およびゲート電極５０２４〜５０２６に達する(図示せず
)コンタクトホールをそれぞれ形成する。
【００８９】
また、配線５０３３〜５０３６として、Ｔｉ膜を１００[nm]、Ｔｉを含むＡｌ膜を３０
０[nm]、Ｔｉ膜を１５０[nm]、スパッタ法で連続形成した３層積層の膜を所望の形状にパ
ターニングして形成する。勿論、他の導電性材料を用いても良い。画素電極５０３７につ
いては、表示装置を反射型とする場合には、反射性の高い材料にて形成する。この場合、
配線と同時に形成しても良い。一方、透過型である場合には、酸化インジウム錫(Indium 
Tin Oxide：ＩＴＯ)等の透明導電性材料を用いて形成する。図８(Ｂ)の状態まで完了した
ものを、本明細書ではアクティブマトリクス基板と呼ぶ。
【００９０】
続いて、対向基板５０３８を用意する。対向基板５０３８には、遮光膜５０３９が形成
される。この遮光膜は、クロム(Ｃｒ)等を用いて、１００[nm]〜２００[nm]の厚さで形成
する。
【００９１】
一方、画素部においては対向電極５０４０が形成される。対向電極は、ＩＴＯ等の透明
導電性材料を用いて形成する。また、可視光の透過率を高く保つために、対向電極の膜厚
は１００[nm]〜１２０[nm]で形成することが望ましい。
【００９２】
アクティブマトリクス基板と対向基板とに、配向膜５０４１、５０４２を形成する。配
向膜５０４１、５０４２の膜厚は、３０[nm]〜８０[nm]が望ましい。また、配向膜として
は、例えば日産化学社製ＳＥ７７９２等を用いることが出来る。プレチルト角の高い配向
膜を用いると、アクティブマトリクス方式により駆動される液晶表示装置の駆動時に、デ
ィスクリネーションの発生を抑制することが出来る。
【００９３】
続いて、配向膜５０４１、５０４２をラビングする。ラビング方向は、液晶表示装置が
完成したときに、左巻きのＴＮ(Twisted Nematic)配向となるようにするのが望ましい。
【００９４】
本実施例においては特に図示していないが、スペーサを画素内に散布もしくはパターニ
ングにより形成して、セルギャップの均一性を向上させることも可能である。本実施例に
おいては、感光性樹脂膜を製膜、パターニングして、４．０[μm]の高さのスペーサを形
成した。
【００９５】
続いて、シール剤５０４３により、アクティブマトリクス基板と対向基板とを貼り合わ
せる。シール剤としては、熱硬化型のシール剤である三井化学社製ＸＮ−２１Ｓを用いた
。シール剤中にはフィラーを混入する。なお、フィラーの高さは４．０[μm]とする。そ
の後、シール剤が硬化した後に、アクティブマトリクス基板と対向基板とを、所望のサイ
ズに同時に分断する。
【００９６】
続いて、液晶５０４４を注入する。液晶材料としては、高速応答性等を考慮すると、低
粘度のものが望ましい。本実施例においては、配向制御の容易なネマチック液晶を用いる
。勿論、高速応答が可能な強誘電性液晶、反強誘電性液晶を用いても良い。
【００９７】
液晶の注入が終了したのち、注入口をＵＶ硬化型樹脂等を用いて封止する。その後、公
知の方法により偏光板を貼り付ける。最後に、基板上に形成された素子又は回路から引き
回された端子と外部信号端子とを接続するためのコネクタ(フレキシブルプリントサーキ
ット：ＦＰＣ)を取り付けて製品として完成する(図８(Ｃ))。このような出荷出来る状態
にまでした状態を本明細書中では液晶表示装置と呼ぶ。
【００９８】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォト
マスクの数を４枚(島状半導体層パターン、第１配線パターン(ゲート配線、島状のソース
配線、容量配線)、コンタクトホールパターン、第２配線パターン(画素電極、接続電極含
む))とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向
上に寄与することができる。
【００９９】
なお、本実施例においては、ＴＦＴの型式としてはトップゲート型ＴＦＴを例に挙げて
説明しているが、その他に、図１７（Ａ）に示すような活性層の下側にゲート電極を形成
したボトムゲート型ＴＦＴ、あるいは図１７（Ｂ）に示すような、活性層を挟み込むよう
に、上下にゲート電極を有するデュアルゲート型ＴＦＴを用いても実施が可能である。
【実施例３】
【０１００】
本実施例においては、実施形態および実施例１に示した回路を用いて、実際に表示装置
を作製した例について述べる。
【０１０１】
図２(Ａ)に、表示装置の概略図を示す。基板２００の中央部に、画素部２０１が配置さ
れている。画素部２０１の周辺には、ソース信号線を制御するための、ソース信号線駆動
回路２０２および、ゲート信号線を制御するための、ゲート信号線駆動回路２０７が配置
されている。ゲート信号線駆動回路２０７は、図２(Ａ)では画素部２０１の両側に対称配
置されているが、画素部２０１の片側のみに配置しても良い。
【０１０２】
ソース信号線駆動回路２０２、ゲート信号線駆動回路２０７を駆動するために外部より
入力される信号は、ＦＰＣ２１０を介して入力される。本実施例においては、ＦＰＣ２１
０より入力される信号は、その電圧振幅が小さいため、本実施例では、レベルシフタ２０
６によって電圧振幅の変換を受けた上で、ソース信号線駆動回路２０２、およびゲート信
号線駆動回路２０７へと入力される。
【０１０３】
図２(Ａ)において、破線Ａ−Ａ'の断面図を図２(Ｂ)に示す。基板２００上には、画素
部２０１、ソース信号線駆動回路２０２、ゲート信号線駆動回路(図示せず)が形成されて
いる。基板２００と、対向基板２１１とは、シール剤２１２を用いて貼り合わされ，基板
間のギャップには液晶が注入される。液晶の注入後は、図２(Ａ)に示すように、封止剤２
１３によって、注入口を密閉する。
【０１０４】
引き回し配線２２１は、異方導電性フィルム２２３を介して、ＦＰＣ２１０が有するＦ
ＰＣ側配線２２２と電気的に接続される。異方導電性フィルム２２３には、図２(Ｃ)に示
すように導電性のフィラー２２４が含まれており、基板２００とＦＰＣ２１０とを熱圧着
することで、基板２００上の引き回し配線２２１と、ＦＰＣ２１０上のＦＰＣ側配線２２
２とが、導電性フィラー２２４によって電気的に接続される。
【０１０５】
ソース信号線駆動回路２０２の構成を図３に示す。点線枠３００で示されるシフトレジ
スタは、クロック信号とスタートパルスとに従ってサンプリングパルスを出力するパルス
出力回路３０１を複数段用いて構成される。第１のラッチ回路３０２〜第２のラッチ回路
３０３〜バッファ回路３０４は、実施例１にて図１１に示したものを用いている。図３の
ソース信号線駆動回路には、３ビットのデジタル映像信号(Ｄａｔａ１〜Ｄａｔａ３)が入
力される。よって、第１のラッチ回路３０２〜第２のラッチ回路３０３〜バッファ回路３
０４は、３組が並列に配置され、１つのパルス出力回路から出力されるサンプリングパル
スによって、同時に３ビットのデジタル映像信号の保持を行う。
【０１０６】
Ｄ／Ａ変換回路３０５に関しては、本明細書では特に図示していないが、従来用いられ
ている抵抗分割型、容量型等、いずれの型式のものを用いても良い。
【０１０７】
Ｄ／Ａ変換回路３０５にて、３ビットのデジタル映像信号は２3階調のアナログ映像信
号へと変換され、それぞれ、ソース信号線(Ｓ０００１〜Ｓ最終)へと書き込まれる。
【０１０８】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電
圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれの
レベルシフタ３０６〜３０９によって、高電圧振幅の信号へと変換された後、駆動回路へ
と入力される。
【０１０９】
ゲート信号線駆動回路２０３の構成を図４に示す。点線枠３００で示されるシフトレジ
スタは、クロック信号とスタートパルスとに従ってゲート信号線選択パルスを出力するパ
ルス出力回路３０１を複数段用いて構成される。ゲート信号線の負荷が大きい場合には、
すなわち、シフトレジスタより出力されるゲート信号線選択パルスが、直接ゲート信号線
の電位をＨｉ電位、Ｌｏ電位と切り替えるだけの駆動能力を有していない場合、バッファ
４０４を用いる必要がある。
【０１１０】
なお、外部より入力される信号は、ＩＣ等の集積回路より出力されるため、近年の低電
圧化に伴い、３[Ｖ]〜５[Ｖ]程度の低電圧振幅の信号である場合が多いため、それぞれの
レベルシフタ４０１、４０２によって、高電圧振幅の信号へと変換された後、駆動回路へ
と入力される。
【実施例４】
【０１１１】
実施例２に示した工程は、画素および周辺の駆動回路をＮチャネル型ＴＦＴを用いて構
成する場合の例として説明したが、本発明はＰチャネル型ＴＦＴを用いての実施も可能で
ある、
【０１１２】
Ｎチャネル型ＴＦＴの場合、ホットキャリア劣化等の抑制のため、ゲート電極と重なる
領域に、オーバーラップ領域と呼ばれる不純物領域を設けている。これに対してＰチャネ
ル型ＴＦＴの場合は、ホットキャリア劣化による影響が小さいので、特にオーバーラップ
領域を設ける必要はなく、この場合、より簡単な工程で作製することが可能である。
【０１１３】
図９(Ａ)に示すように、実施例４に従って、ガラス等の絶縁基板６００１上に下地膜６
００２を形成し、次いで島状の半導体層６００３〜６００５、ゲート絶縁膜６００６、導
電層６００７、６００８を形成する。ここで、導電層６００７、６００８は、ここでは積
層構造としているが、特に単層であっても構わない。
【０１１４】
次いで、図９(Ｂ)に示すように、レジストによるマスク６００９を形成し、第１のエッ
チング処理を行う。実施例４においては、積層構造とした導電層の材質による選択比を利
用して、異方性エッチングを行ったが、ここでは特にオーバーラップ領域となる領域を設
ける必要はないので、通常エッチングにて行えば良い。このとき、ゲート絶縁膜６００６
においては、エッチングによって２０[nm]〜５０[nm]程度薄くなった領域が形成される。
【０１１５】
続いて、島状の半導体層にＰ型を付与する不純物元素を添加するための第１のドーピン
グ処理を行う。導電層６０１０〜６０１３を不純物元素に対するマスクとして用い、自己
整合的に不純物領域を形成する。Ｐ型を付与する不純物元素としては、ボロン(Ｂ)等が代
表的である。ここでは、ジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成し、半導体層中
の不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【０１１６】
レジストによるマスクを除去して、図９(Ｃ)の状態を得る。以後、実施例２における図
８(Ｂ)以降の工程に従って作製する。
【実施例５】
【０１１７】
本実施例においては、画素部にＥＬ素子を始めとした発光素子を用いる発光装置の作製
工程について説明する。
【０１１８】
実施例２に示した作製工程に従い、図８(Ａ)〜図８(Ｂ)に示すように、第１および第２
の層間絶縁膜までを形成する。
【０１１９】
続いて、図１２(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの
形状は、ドライエッチングまたはウェットエッチング法を用い、不純物領域、ソース信号
線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成する。
【０１２０】
次に、ＥＬ素子の陽極７００１として、ＩＴＯ等を代表とする透明導電膜を成膜し、所
望の形状にパターニングする。Ｔｉ、Ｔｉを含むＡｌおよびＴｉでなる積層膜を成膜し、
所望の形状にパターニングして、配線電極７００２〜７００５および画素電極７００６を
形成する。各層の膜厚は、実施例２と同様で良い。画素電極７００６は、先に形成した陽
極７００１と重なるように形成してコンタクトを取っている。
【０１２１】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７００１
に対応する位置に開口部を形成して第３の層間絶縁膜７００７を形成する。ここで、開口
部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が
十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切
れ等が顕著な問題となるため、注意が必要である。
【０１２２】
次に、ＥＬ層７００８を形成した後、ＥＬ素子の陰極７００９を、セシウム(Ｃｓ)を２
[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７
００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過し
て出射される。
【０１２３】
次いで、ＥＬ素子の保護を目的として、保護膜７０１０を成膜する。その後、ＦＰＣの
貼付等の作業を行った後、発光装置が完成する。
【０１２４】
本実施例において、図１２(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１
２(Ｂ)に示す。ＥＬ素子の陽極７１０１は、ＩＴＯを代表とする透明導電膜でなる。７１
０２は発光層を含むＥＬ層である。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣ
ｓ膜７１０３およびＡｇ膜７１０４でなる。７１０５が保護膜である。
【０１２５】
ＥＬ素子の陰極側を、極めて薄い膜厚で形成することにより、ＥＬ層７１０２で発生し
た光は、陰極７１０３、７１０４を透過して上方に出射される。つまり、ＴＦＴが形成さ
れている領域が、発光面の面積を圧迫することがないため、開口率をほぼ１００[％]とす
ることが出来る。
【０１２６】
以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、Ｅ
Ｌ層の下側の画素電極をＴｉＮ等で形成し、ＥＬ層の上側の電極をＩＴＯ等で形成するこ
とによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０１２７】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ
層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異な
り、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成さ
れている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【実施例６】
【０１２８】
本実施例においては、実施例６とは異なる方法によって発光装置を作製する工程につい
て説明する。
【０１２９】
実施例２に示した作製工程に従い、図８(Ａ)〜図８(Ｂ)に示すように、第１および第２
の層間絶縁膜までを形成する。
【０１３０】
続いて、図１３(Ａ)に示すように、コンタクトホールを開口する。コンタクトホールの
形状は、ドライエッチングまたはウェットエッチング法を用い、Ｎ型の不純物領域、ソー
ス信号線、ゲート信号線、電流供給線、およびゲート電極に達するようにそれぞれ形成す
る。
【０１３１】
次に、配線７２０１〜７２０４、およびＥＬ素子の陽極となる画素電極７２０５を、Ｔ
ｉ膜、Ｔｉを含むＡｌ膜、Ｔｉ膜、および透明導電膜の積層膜として形成する。
【０１３２】
続いて、アクリル等の有機樹脂材料等でなる絶縁膜を形成し、ＥＬ素子の陽極７２０５
に対応する位置に開口部を形成して第３の層間絶縁膜７２０６を形成する。ここで、開口
部を形成する際、なだらかなテーパー形状の側壁とすることが望ましい。開口部の側壁が
十分になだらかなテーパー形状となっていない場合、段差に起因するＥＬ層の劣化、段切
れ等が顕著な問題となるため、注意が必要である。
【０１３３】
次に、ＥＬ層７２０７を形成した後、ＥＬ素子の陰極７２０８を、セシウム(Ｃｓ)を２
[nm]以下の厚さで、および銀(Ａｇ)を１０[nm]以下の厚さで形成する。ＥＬ素子の陰極７
００９の膜厚を極めて薄くすることにより、ＥＬ層で発生した光は陰極７００９を透過し
て出射される。
【０１３４】
次いで、ＥＬ素子の保護を目的として、保護膜７２０９を成膜する。その後、ＦＰＣの
貼付等の作業を行った後、発光装置が完成する。
【０１３５】
本実施例において、図１３(Ａ)に示した発光装置におけるＥＬ素子の構成の詳細を図１
３(Ｂ)に示す。ＥＬ素子の陽極は、Ｔｉ、Ａｌ、Ｔｉの積層膜でなる金属膜７３０１およ
び、ＩＴＯを代表とする透明導電膜７３０２でなる。７３０３は発光層を含むＥＬ層であ
る。ＥＬ素子の陰極は、いずれも極めて薄く形成されたＣｓ膜７３０４およびＡｇ膜７３
０５でなる。７３０６が保護膜である。
【０１３６】
本実施例で作製した発光装置は、実施例６に示した発光装置と同様、開口率をほぼ１０
０[％]と出来る利点を有する。さらに、配線電極および画素電極の形成において、Ｔｉ、
Ａｌ、Ｔｉの積層でなる金属膜と、透明導電膜とを共通のフォトマスクを用いてパターニ
ングを行うことが可能であり、フォトマスクの削減、および工程の簡略化が可能となる。
【０１３７】
以上の工程では、ＥＬ層の上側を陰極、下側を陽極とした構成について説明したが、Ｅ
Ｌ層の下側の画素電極をＴｉＮ等で形成し、ＥＬ層の上側の電極をＩＴＯ等で形成するこ
とによって、ＥＬ層の上側を陽極、ＥＬ層の下側を陰極とすることも可能である。
【０１３８】
また、開口率はやや低下するが、ＥＬ層の下側を陽極、ＥＬ層の上側を陰極とし、ＥＬ
層の下側の電極をＩＴＯ等で形成し、ＥＬ層の上側の電極については、本実施例とは異な
り、ＭｇＡｇ等を用いて形成することによって、ＥＬ層で発生した光を、ＴＦＴが形成さ
れている基板側、すなわち下方に出射させる型式とすることも勿論可能である。
【実施例７】
【０１３９】
図１６は、図１に示した本発明のラッチ回路の接続に小変更を加えたものである。図１
においては、トランジスタ１０２の入力電極は、電源ＶＤＤと接続されていたが、図１６
に示すラッチ回路では、ＴＦＴ１６０２の入力電極とゲート電極には、ともにサンプリン
グパルスが入力されるように接続されている。動作については実施形態と同様であるので
、ここでは省略するが、電源線の引き回し等が占めるスペースが取れない場合には、この
ような接続としても良い。
【実施例８】
【０１４０】
実施例１においては、第１のラッチ回路からの出力は、直ちに第２のラッチ回路に入力
され、振幅減衰の補償は、第２のラッチ回路の後段に配置されたバッファ回路が行ってい
る。
【０１４１】
ただしこの場合、動作電圧が低く、かつＴＦＴのしきい値が大きい場合、元の振幅に対
してしきい値分の減衰による影響が大きく、ラッチ回路において正常な保持動作が行われ
ないことが考えられる。
【０１４２】
そこで本実施例においては、第１のラッチ回路の後段に振幅補償用バッファ回路を追加
した例について説明する。
【０１４３】
図１５に構成を示す。点線枠１５００で囲まれた部分は、実施形態および実施例１にて
説明した第１のラッチ回路であり、ＴＦＴ１５０１〜１５０３、および容量手段１５０４
、１５０５を有している。
【０１４４】
点線枠１５１０で囲まれた部分が、第１のラッチ回路からの出力振幅を補償するための
、振幅補償用バッファ回路であり、ＴＦＴ１５１１〜１５１４、および容量手段１５１５
、１５１６を有している。
【０１４５】
回路の動作について説明する。ここで、ＴＦＴ１５１１、１５１２および容量手段１５
１５で構成される回路と、ＴＦＴ１５１３、１５１４および容量手段１５１６で構成され
る回路とは、入力される信号の極性が逆であることを除き、同様の動作をするので、ここ
では、ＴＦＴ１５１１、１５１２および容量１５１５で構成される回路のみの動作につい
て説明する。
【０１４６】
第１のラッチ回路１５００に、サンプリングパルス(Ｓａｍｐ．Ｐｕｌｓｅ)とデジタル
映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)とが入力され、第１の出力信号(Ｄａｔａ  Ｏｕｔ)
および第２の出力信号(Ｄａｔａ  Ｏｕｔ＿ｂ)が出力される。
【０１４７】
ＴＦＴ１５０１の出力電極から出力される信号を第１の出力信号、ＴＦＴ１５０２、１
５０３の出力電極から出力される信号を第２の出力信号とする。第２の出力信号は、第１
の出力信号に対して反転した極性を有する。
【０１４８】
第１のラッチ回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)がＨｉ電
位のとき、第１の出力信号はＨｉ電位、第２の出力信号はＬｏ電位であり、第１のラッチ
回路に入力されるデジタル映像信号(Ｄｉｇｉｔａｌ  Ｄａｔａ)がＬｏ電位のとき、第１
の出力信号はＬｏ電位、第２の出力信号はＨｉ電位である。
【０１４９】
ここで、第１および第２の出力信号の振幅は、第１のラッチ回路にてＴＦＴ１５０１、
１５０２のしきい値の影響を受けるため、(ＶＤＤ−ＶｔｈＮ)−ＶＳＳ間となっている。
つまりＶｔｈＮだけ、振幅の減衰を生じている。
【０１５０】
第１の出力信号がＨｉ電位、第２の出力信号がＬｏ電位である場合、ＴＦＴ１５１１の
ゲート電極にはＨｉ電位が入力され、ＴＦＴ１５１２のゲート電極にはＬｏ電位が入力さ
れる。
【０１５１】
一方、第１のラッチ回路でサンプリング期間が終了すると、サンプリングパルスはＬｏ
電位となり、ＴＦＴ１５０１、１５０２がＯＦＦする。よって、ＴＦＴ１５１１、１５１
２のゲート電極は、その瞬間の電位を容量手段１５０４、１５０５によって保持されつつ
、浮遊状態となる。
【０１５２】
このときのＴＦＴ１５１１のゲート電極の電位はＨｉ電位、すなわち(ＶＤＤ−Ｖｔｈ
Ｎ)であり、ＴＦＴ１５１２のゲート電極の電位はＶＳＳである。よって、ＴＦＴ１５１
１はＯＮし、ＴＦＴ１５１１の出力電極の電位が上昇する。このとき、ＴＦＴ１５１２は
ＯＦＦする。
【０１５３】
ここで、容量手段１５１５による、ＴＦＴ１５１１のゲート電極と出力電極間の容量結
合によってブートストラップが働き、ＴＦＴ１５１１のゲート電極の電位は(ＶＤＤ−Ｖ
ｔｈＮ)からさらに上昇して、(ＶＤＤ＋ＶｔｈＮ)よりも高い電位をとる。よって、ＴＦ
Ｔ１５１１の出力電極の電位、すなわちバッファ出力(Ｄａｔａ  Ｏｕｔ')の電位は、Ｖ
ＤＤに等しくなる。
【０１５４】
一方、ＴＦＴ１５１１のゲート電極にＬｏ電位が入力され、ＴＦＴ１５１２のゲート電
極にＨｉ電位が入力されると、バッファ出力はＬｏ電位となる。
【０１５５】
以上の動作が、ＴＦＴ１５１３、１５１４および容量手段１５１６によって構成される
回路においても同様になされ、バッファ出力がＨｉ電位のとき、反転バッファ出力(Ｄａ
ｔａ  Ｏｕｔ＿ｂ')はＬｏ電位となり、バッファ出力がＬｏ電位のとき、反転バッファ出
力はＨｉ電位となる。
【０１５６】
よって、第１のラッチ回路の出力の振幅が補償され、正常にＶＤＤ−ＶＳＳ間の振幅が
得られ、第２のラッチ回路へと入力することが出来る。
【０１５７】
ここで、ＴＦＴ１５１１のゲート電極と出力電極間にブートストラップが働くとき、同
時にＴＦＴ１５１２のゲート電極も浮遊状態となっているため、特に容量手段を設けない
場合にも、ＴＦＴ１５１２それ自身のゲート・ドレイン間容量によって、ＴＦＴ１５１２
のゲート電極の電位が上昇する可能性がある。これによって、ＴＦＴ１５１２がＯＮする
と、誤動作を招くため、ＴＦＴ１５１２のゲート・ドレイン間につく容量は小さくする、
すなわちＴＦＴ１５１２のサイズをＴＦＴ１５１１よりも小さくする等の対策があると望
ましい。
【実施例９】
【０１５８】
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。この
ような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられ
る。それらの一例を図１４に示す。
【０１５９】
図１４(Ａ)は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体３００１、
支持台３００２、表示部３００３等により構成されている。本発明は、表示部３００３を
有する表示装置の駆動回路に適用が可能である。
【０１６０】
図１４(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１
３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されてい
る。本発明は、表示部３０１２を有する表示装置の駆動回路に適用が可能である。
【０１６１】
図１４(Ｃ)はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２
、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０
２３を有する表示装置の駆動回路に適用が可能である。
【０１６２】
図１４(Ｄ)は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３
３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発
明は、表示部３０３３を有する表示装置の駆動回路に適用が可能である。
【０１６３】
図１４(Ｅ)は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１
、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は
表示部３０４２を有する表示装置の駆動回路に適用が可能である。また、本実施例では車
載用オーディオ装置を例に挙げたが、携帯型もしくは家庭用のオーディオ装置に用いても
良い。
【０１６４】
図１４(Ｆ)はデジタルカメラであり、本体３０５１、表示部(Ａ)３０５２、接眼部３０
５３、操作スイッチ３０５４、表示部(Ｂ)３０５５、バッテリー３０５６等により構成さ
れている。本発明は、表示部(Ａ)３０５２および表示部(Ｂ)３０５５を有する表示装置の
駆動回路に適用が可能である。
【０１６５】
図１４(Ｇ)は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６
３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている
。本発明は、表示部３０６４を有する表示装置の駆動回路に適用が可能である。
【０１６６】
なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないこ
とを付記する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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