(57)【要約】【課題】ゲート電極の側面および半導体基板の表面に沿って形成された電荷蓄積部の各部に、均等に電界を印加することができる半導体装置およびその製造方法を提供すること。【解決手段】メモリセル領域４を選択的に有するｐ型半導体基板２と、半導体基板２上に形成されたゲート酸化膜２０と、ゲート酸化膜２０上に形成されたゲート電極１１と、半導体基板２の表面部において、ゲート酸化膜２０を介してゲート電極１１に対向するチャネル領域を挟むように形成されたｐ＋型ソース領域（埋め込みビット線ＢＬ）およびｐ＋型ドレイン領域（埋め込みビット線ＢＬ）と、ゲート電極１１の側面およびｐ＋型ソース領域およびｐ＋型ドレイン領域の表面に沿って形成された電荷蓄積部１２と、電荷蓄積部１２を挟んでゲート電極１１およびｐ＋型ソース領域およびｐ＋型ドレイン領域に対向するように形成された側壁導電膜１３とを含む、半導体装置１を製造する。【選択図】図２
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【特許請求の範囲】
【請求項１】
不揮発性メモリ用の領域を選択的に有する第１導電型の半導体基板と、
前記不揮発性メモリ用の領域において前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面部において、前記ゲート絶縁膜を介して前記ゲート電極に対向するチャネル領域を挟むように形成された一対の第２導電型拡散領域と、
前記ゲート電極の側面および前記一対の第２導電型拡散領域の表面に沿って形成された電荷蓄積部と、
前記電荷蓄積部を挟んで前記ゲート電極および前記第２導電型拡散領域に対向するように形成された側壁導電部とを含む、半導体装置。
【請求項２】
前記側壁導電部は、前記ゲート電極と電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体装置は、前記ゲート電極および前記側壁導電部を覆うように形成され、前記ゲート電極および前記側壁導電部の両方に接続されたワード線をさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ワード線がストライプ状に複数本配列されており、
前記側壁導電部は、互いに隣り合う前記ワード線の間の領域には形成されておらず、前記ワード線の直下の領域に選択的に形成されている、請求項３に記載の半導体装置。
【請求項５】
前記第２導電型拡散領域は、前記半導体基板の表面を法線方向から見た平面視において、前記ワード線と交差する埋め込みビット線となるようにストライプ状に形成されている、請求項３または４に記載の半導体装置。
【請求項６】
前記半導体装置は、互いに隣り合う前記ワード線の間の領域において前記埋め込みビット線に接続されたビットコンタクトをさらに含む、請求項４に係る請求項５に記載の半導体装置。
【請求項７】
前記第２導電型拡散領域は、ｐ型拡散領域である、請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート電極および前記側壁導電部は、ポリシリコンからなる、請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
前記ゲート電極および前記側壁導電部は、前記ｐ型拡散領域よりも不純物濃度が高いｐ型ポリシリコンからなる、請求項７に記載の半導体装置。
【請求項１０】
前記電荷蓄積部は、窒化シリコン（ＳｉＮ）からなる電荷蓄積層を、それぞれ酸化シリコン（ＳｉＯ２）からなるトップ酸化膜およびボトム酸化膜で上下から挟んだＯＮＯ積層絶縁膜を含む、請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
不揮発性メモリ用の領域を選択的に有する第１導電型の半導体基板上に選択的にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側面および前記半導体基板の表面に沿うように電荷蓄積部を形成する工程と、
前記電荷蓄積部を挟んで前記ゲート電極および前記半導体基板に対向するように、前記電荷蓄積部上に側壁導電部を形成する工程と、
前記半導体基板の表面部に選択的に第２導電型不純物を注入することによって、前記電荷蓄積部を挟んで前記側壁導電部に対向するように、一対の第２導電型拡散領域を形成する工程とを含む、半導体装置の製造方法。
【請求項１２】
前記ゲート電極を形成する工程および前記側壁導電部は、ポリシリコンを用いて前記ゲート電極および前記側壁導電部を形成する工程を含み、
前記半導体装置の製造方法は、前記ゲート電極および前記側壁導電部を覆うようにポリシリコンを堆積させた後、当該ポリシリコンに不純物を注入および熱拡散させることによって、前記ゲート電極および前記側壁導電部の両方に接続されたワード線を形成する工程をさらに含む、請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記一対の第２導電型拡散領域を形成する工程は、ｐ型不純物の注入によってｐ型拡散領域を形成する工程を含み、
前記ワード線を形成する工程は、前記ｐ型拡散領域の形成時よりも高いドーズ量で、ポリシリコンにｐ型不純物を注入する工程を含む、請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを備える半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
たとえば、不揮発性メモリを備える半導体装置を開示する文献として、下記特許文献１および２がある。
特許文献１は、ｐ型ウェルが形成されたｐ型半導体基板と、ｐ型ウェルの表面領域に所定距離離間して設けられたｎ型ソース領域およびｎ型ドレイン領域と、ｎ型ソース領域およびｎ型ドレイン領域で挟まれるｐ型ウェルの表面領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側面、ならびにｎ型ドレイン領域およびｎ型ソース領域の表面に沿って形成された電荷蓄積部とを含む、メモリセルを開示している。このメモリセルでは、ｎ型ソース領域およびｎ型ドレイン領域で挟まれたｐ型ウェルの表面領域が、ｎ型ＭＯＳＦＥＴの動作時にソース・ドレイン領域間のチャネルが形成されるチャネル領域となる。
【０００３】
一方、特許文献２は、ｐ型ＭＯＳＦＥＴを備える不揮発性メモリとして、ｎ型ウェルが形成されたｐ型半導体基板と、ｎ型ウェルの表面領域に所定距離離間して設けられた一対のｐ型拡散領域と、一対のｐ型拡散領域で挟まれるｎ型ウェルの表面領域上にＯＮＯ膜（電荷蓄積部）を介して形成されたゲート電極とを含む、メモリセルを開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−６４２９５号公報
【非特許文献１】H.M.Lee, L.Lim, S.M.Jung, S.T.Woo, H.M.Chen, C.Y.Lin, R.Shen, C.D.Wang, C.C.-H.Hsu,and S.C. Sun, “NeoFlash-True Logic Based 0.18μm Single Poly Embedded SONOS Flash”, Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials, Kobe, 2005, pp.196-197
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２のメモリセルのようなｐ型ＭＯＳＦＥＴでは、ゲートおよびドレインに高電圧を印加して、電荷蓄積部に蓄えられた電子をＦＮトンネル現象によって引き抜くことで、情報（データ）が消去される。
しかしながら、電荷蓄積容量を高めたい観点から、ゲート電極の側面にも電荷蓄積部が形成された特許文献１の構成に特許文献２のｐ型ＭＯＳＦＥＴに適用すると、上記消去動作において電子を引き抜くことが難しくなるという課題がある。これは、ゲート電極から遠い部分に蓄積された電子に十分な電界を印加することができず、この部分において電子が残り易くなるためである。このような、電荷蓄積部にゲート電極から遠い部分が存在することに起因する課題は、ｐ型ＭＯＳＦＥＴに限るものではなく、ｎ型ＭＯＳＦＥＴにおいても生じるかもしれない。
【０００６】
本発明の目的は、ゲート電極の側面および半導体基板の表面に沿って形成された電荷蓄積部の各部に、均等に電界を印加することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１に記載の発明は、不揮発性メモリ用の領域を選択的に有する第１導電型の半導体基板と、前記不揮発性メモリ用の領域において前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板の表面部において、前記ゲート絶縁膜を介して前記ゲート電極に対向するチャネル領域を挟むように形成された一対の第２導電型拡散領域と、前記ゲート電極の側面および前記一対の第２導電型拡散領域の表面に沿って形成された電荷蓄積部と、前記電荷蓄積部を挟んで前記ゲート電極および前記第２導電型拡散領域に対向するように形成された側壁導電部とを含む、半導体装置である。
【０００８】
この構成によれば、ゲート電極への電圧の印加によって発生する電界が、電荷蓄積部の第２導電型拡散領域に対向する部分（対向部分）に十分印加されなくても、側壁導電部への電圧の印加によって、当該対向部分に印加される電界を補足することができる。その結果、当該対向部分に対して、電荷蓄積部のゲート側面上の部分と同等の電界を印加できるので、電荷蓄積部全体として均等に電界を印加することができる。
【０００９】
請求項２に記載の発明は、前記側壁導電部は、前記ゲート電極と電気的に接続されている、請求項１に記載の半導体装置である。
この構成によれば、ゲート電極への電圧の印加と同時に側壁導電部へも電圧を印加できるので、ゲート電圧を簡単に制御することができる。
請求項３に記載の発明は、前記半導体装置は、前記ゲート電極および前記側壁導電部を覆うように形成され、前記ゲート電極および前記側壁導電部の両方に接続されたワード線をさらに含む、請求項１または２に記載の半導体装置である。
【００１０】
この構成によれば、ワード線を介して、ゲート電極および側壁導電部に同時に電圧を印加することができる。
請求項４に記載の発明は、前記ワード線がストライプ状に複数本配列されており、前記側壁導電部は、互いに隣り合う前記ワード線の間の領域には形成されておらず、前記ワード線の直下の領域に選択的に形成されている、請求項３に記載の半導体装置である。
【００１１】
この構成によれば、側壁導電部を必要な箇所に選択的に形成し、余計な箇所には形成しないことによって、配線間ショートなどの不具合の発生を抑制することができる。
請求項５に記載の発明は、前記第２導電型拡散領域は、前記半導体基板の表面を法線方向から見た平面視において、前記ワード線と交差する埋め込みビット線となるようにストライプ状に形成されている、請求項３または４に記載の半導体装置である。
【００１２】
この構成によれば、ワード線を複数本配列することによって、複数の単位セル間で同じ埋め込みビット線を共有できるので、ビット線に対するコンタクトを減らすことができる。これにより、ビットコンタクトを形成するためのスペースを縮小できるので、半導体装置を小型化することができる。
請求項６に記載の発明は、前記半導体装置は、互いに隣り合う前記ワード線の間の領域において前記埋め込みビット線に接続されたビットコンタクトをさらに含む、請求項４に係る請求項５に記載の半導体装置である。
【００１３】
この構成によれば、ワード線の間の領域を有効活用できるので、半導体装置を一層小型化することができる。
請求項７に記載の発明は、前記第２導電型拡散領域は、ｐ型拡散領域である、請求項１〜６のいずれか一項に記載の半導体装置である。
この構成によれば、不揮発性メモリがｐ型ＭＩＳＦＥＴの構造を有するので、電荷蓄積部の各部に均等に電界を印加できるという本発明の効果を効果的に享受することができる。
【００１４】
請求項８に記載の発明は、前記ゲート電極および前記側壁導電部は、ポリシリコンからなる、請求項１〜７のいずれか一項に記載の半導体装置である。
この構成によれば、ポリシリコンの堆積、エッチング（パターニング）によって、ゲート電極および側壁導電部を簡単に形成することができる。
請求項９に記載の発明のように、前記ゲート電極および前記側壁導電部は、前記ｐ型拡散領域よりも不純物濃度が高いｐ型ポリシリコンからなっていてもよい。また、請求項１０に記載の発明のように、前記電荷蓄積部は、窒化シリコン（ＳｉＮ）からなる電荷蓄積層を、それぞれ酸化シリコン（ＳｉＯ２）からなるトップ酸化膜およびボトム酸化膜で上下から挟んだＯＮＯ積層絶縁膜を含んでいてもよい。
【００１５】
請求項１１に記載の発明は、不揮発性メモリ用の領域を選択的に有する第１導電型の半導体基板上に選択的にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側面および前記半導体基板の表面に沿うように電荷蓄積部を形成する工程と、前記電荷蓄積部を挟んで前記ゲート電極および前記半導体基板に対向するように、前記電荷蓄積部上に側壁導電部を形成する工程と、前記半導体基板の表面部に選択的に第２導電型不純物を注入することによって、前記電荷蓄積部を挟んで前記側壁導電部に対向するように、一対の第２導電型拡散領域を形成する工程とを含む、半導体装置の製造方法である。
【００１６】
この方法によって、請求項１に記載の半導体装置を製造することができる。したがって、電荷蓄積部全体として均等に電界を印加できる半導体装置を提供することができる。
請求項１２に記載の発明は、前記ゲート電極を形成する工程および前記側壁導電部は、ポリシリコンを用いて前記ゲート電極および前記側壁導電部を形成する工程を含み、前記半導体装置の製造方法は、前記ゲート電極および前記側壁導電部を覆うようにポリシリコンを堆積させた後、当該ポリシリコンに不純物を注入することによって、前記ゲート電極および前記側壁導電部の両方に接続されたワード線を形成する工程をさらに含む、請求項１１に記載の半導体装置の製造方法である。
【００１７】
この方法によれば、ゲート電極、側壁導電部およびワード線がいずれもポリシリコンからなるので、ワード線の形成時に、ワード線形成用のポリシリコンからゲート電極および側壁導電部形成用のポリシリコンへと、不純物を拡散させることができる。これにより、ゲート電極、側壁導電部およびワード線の不純物濃度を簡単に均一にすることができる。
請求項１３に記載の発明のように、前記一対の第２導電型拡散領域を形成する工程は、ｐ型不純物の注入によってｐ型拡散領域を形成する工程を含み、前記ワード線を形成する工程は、前記ｐ型拡散領域の形成時よりも高いドーズ量で、ポリシリコンにｐ型不純物を注入する工程を含んでいてもよい。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明の一実施形態に係る半導体装置のメモリセルのレイアウト図である。
【図２】図２は、メモリセル領域の内部構造を説明するための鳥瞰図である。
【図３】図３は、図２の各切断面Ａ−Ａ、Ｂ−Ｂ、Ｃ−ＣおよびＤ−Ｄにおけるメモリセル領域の断面構造、および周辺トランジスタ領域の断面構造を説明するための半導体装置の断面図である。
【図４Ａ】図４Ａは、本発明の一実施形態に係る半導体装置の製造方法の一部を説明するための図である。
【図４Ｂ】図４Ｂは、図４Ａの次の工程を示す図である。
【図４Ｃ】図４Ｃは、図４Ｂの次の工程を示す図である。
【図４Ｄ】図４Ｄは、図４Ｃの次の工程を示す図である。
【図４Ｅ】図４Ｅは、図４Ｄの次の工程を示す図である。
【図４Ｆ】図４Ｆは、図４Ｅの次の工程を示す図である。
【図４Ｇ】図４Ｇは、図４Ｆの次の工程を示す図である。
【図４Ｈ】図４Ｈは、図４Ｇの次の工程を示す図である。
【図４Ｉ】図４Ｉは、図４Ｈの次の工程を示す図である。
【図４Ｊ】図４Ｊは、図４Ｉの次の工程を示す図である。
【図４Ｋ】図４Ｋは、図４Ｊの次の工程を示す図である。
【図４Ｌ】図４Ｌは、図４Ｋの次の工程を示す図である。
【図４Ｍ】図４Ｍは、図４Ｌの次の工程を示す図である。
【図４Ｎ】図４Ｎは、図４Ｍの次の工程を示す図である。
【図４Ｏ】図４Ｏは、図４Ｎの次の工程を示す図である。
【図４Ｐ】図４Ｐは、図４Ｏの次の工程を示す図である。
【発明を実施するための形態】
【００１９】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１のメモリセル７のレイアウト図である。図２は、メモリセル領域４の内部構造を説明するための鳥瞰図である。図３は、図２の各切断面Ａ−Ａ、Ｂ−Ｂ、Ｃ−ＣおよびＤ−Ｄにおけるメモリセル領域４の断面構造、および周辺トランジスタ領域５の断面構造を説明するための半導体装置１の断面図である。なお、図３では、図面のスペースの制約上、各切断面Ａ−Ａ、Ｂ−Ｂ、Ｃ−ＣおよびＤ−Ｄの断面の一部のみを示している。
【００２０】
半導体装置１は、ＳＴＩ構造を有するフラッシュメモリである。半導体装置１は、図３に示すように、ＳＴＩ構造３によって、本発明の不揮発性メモリセル用の領域の一例としてのメモリセル領域４および周辺トランジスタ領域５に区画された半導体基板２を備えている。
半導体基板２は、たとえば、ｐ型シリコン基板である。ｐ型シリコン基板の不純物濃度は、たとえば、１×１０１５ｃｍ−３〜５×１０１５ｃｍ−３である。半導体基板２の表面には、ほぼ全域に亘ってゲート酸化膜２０が形成されている。ゲート酸化膜２０の厚さは、たとえば８ｎｍ程度である。
【００２１】
メモリセル領域４において半導体基板２の表面部には、ｎ型ウェル６が形成されている。ｎ型ウェル６の不純物濃度は、たとえば、１×１０１７ｃｍ−３〜５×１０１７ｃｍ−３である。
ｎ型ウェル６の表面部には、本発明の第２導電型拡散領域の一例としての埋め込みビット線ＢＬが形成されている。埋め込みビット線ＢＬは、ｎ型ウェル６にｐ型不純物を拡散させたｐ＋型拡散領域からなり、その不純物濃度は、たとえば、１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３である。この実施形態では、埋め込みビット線ＢＬは、図１に示すように、それぞれ一端および他端を有するライン状に形成されており、半導体基板２の表面に沿ってストライプ状に複数本配列されている。
【００２２】
埋め込みビット線ＢＬの上方領域には、半導体基板２の表面を法線方向から見た平面視（以下、単に平面視）において埋め込みビット線ＢＬに交差するワード線ＷＬが形成されている。ワード線ＷＬも埋め込みビット線ＢＬと同様に、図１に示すように、それぞれ一端および他端を有するライン状に形成されており、半導体基板２の表面に沿ってストライプ状に複数本配列されている。
【００２３】
これにより、図１に示すように、メモリセル領域４には、一対の埋め込みビット線ＢＬと一本のワード線ＷＬとが交差する領域にメモリセル７の単位セルが形成され、全体としてメモリセル７が半導体基板２上にマトリクス状に配列されている。
各メモリセル７において、一対の埋め込みビット線ＢＬは、図３のＡ−Ａ断面に示すように、ｐ＋型ソース領域８およびｐ＋型ドレイン領域９であり、これらで挟まれたｎ型ウェル６の表面部がｎ型チャネル領域１０である。すなわち、メモリセル７には、ｐ型ＭＯＳＦＥＴが備えられている。
【００２４】
そして、ゲート酸化膜２０を介してｎ型チャネル領域１０に対向するように、ゲート電極１１が形成されている。ゲート電極１１は、この実施形態では、ｐ型不純物（たとえばボロン）が高濃度にドープされたｐ型ポリシリコンからなる。ゲート電極１１の不純物濃度は、埋め込みビット線ＢＬの不純物濃度よりも高く、たとえば、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３である。また、ゲート電極１１は、図２に示すように、略直方体状に形成されており、その厚さ（高さ）は、たとえば１００ｎｍ程度である。
【００２５】
ゲート電極１１の側方には、電荷蓄積部１２および側壁導電膜１３が形成されている。電荷蓄積部１２は、ゲート電極１１の両側面および各側面の下端からｐ＋型ソース領域８およびｐ＋型ドレイン領域９の表面に沿って断面視Ｌ字状に形成されている。この電荷蓄積部１２は、より具体的には、窒化シリコン（ＳｉＮ）からなる電荷蓄積層１４を、それぞれ酸化シリコン（ＳｉＯ２）からなるトップ酸化膜１５およびボトム酸化膜１６で上下から挟んだＯＮＯ積層絶縁膜からなる。それぞれの膜の厚さは、たとえば、電荷蓄積層１４が７ｎｍ厚程度、トップ酸化膜１５が８ｎｍ厚程度、ボトム酸化膜１６が５ｎｍ厚程度である。また、ボトム酸化膜１６は、半導体基板２の表面においてはゲート酸化膜２０と一体的に形成されている。
【００２６】
側壁導電膜１３は、電荷蓄積部１２を挟んでゲート電極１１、ｐ＋型ソース領域８およびｐ＋型ドレイン領域９に対向するように、電荷蓄積部１２上に形成されている。この実施形態では、電荷蓄積部１２のゲート電極１１の側面に沿う垂直部１３１と、ｐ＋型ソース領域８およびｐ＋型ドレイン領域９の表面に沿う水平部１３２とによって挟まれたＬ字状の内方領域に埋め込まれている。これにより、側壁導電膜１３は、電荷蓄積部１２の水平部１３２の表面全体に形成されている。なお、電荷蓄積部１２の垂直部１３１および水平部１３２は、図２でのみ示している。
【００２７】
また、側壁導電膜１３は、この実施形態では、ｐ型不純物（たとえばボロン）が高濃度にドープされたｐ型ポリシリコンからなる。側壁導電膜１３の不純物濃度は、ゲート電極１１の不純物濃度と同じで、たとえば、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３である。また、側壁導電膜１３の厚さ（高さ）は、たとえば３０ｎｍ程度である。
互いに隣り合うゲート電極１１の間の領域には、ビット埋め込み酸化膜１７が形成されている。ビット埋め込み酸化膜１７は、各埋め込みビット線ＢＬの上に沿ってライン状に形成されており、ワード線ＷＬと交差する部分において、隣り合うゲート電極１１の側面上の側壁導電膜１３同士を絶縁している。すなわち、側壁導電膜１３は、ワード線ＷＬに沿う方向における両側からビット埋め込み酸化膜１７および電荷蓄積部１２によって挟み込まれている。ただし、この実施形態では、このような側壁導電膜１３のサンドイッチ構造は、図２および図３のＡ−Ａ断面に示すようにワード線ＷＬの直下の領域のみに選択的に形成されており、図２および図３のＢ−Ｂ断面に示すように、隣り合うワード線ＷＬの間の領域（ワード線スペース）には形成されていない。したがって、隣り合うワード線ＷＬの間の領域においては、ビット埋め込み酸化膜１７の上面および側面は露出することとなる。このように、側壁導電膜１３のサンドイッチ構造を必要な箇所（ワード線ＷＬの直下の領域）に選択的に形成し、余計な箇所には形成しないことによって、配線間ショートなどの不具合の発生を抑制することができる。
【００２８】
また、ビット埋め込み酸化膜１７、ゲート電極１１および側壁導電膜１３は上面同士がほぼ面一となっており、この上面がワード線ＷＬの直下にワード線ＷＬと同じ幅を有するライン状の平面領域を形成している。そして、このライン状の平面領域上にワード線ＷＬが形成されている。
ワード線ＷＬは、ライン状の平面領域に交互に現れるゲート電極１１、側壁導電膜１３およびビット埋め込み酸化膜１７の上面に接するように形成されており、ワードポリシリコン膜１８と、ワードポリシリコン膜１８上に積層されたタングステンシリサイド膜１９との２層構造からなる。タングステンシリサイド膜１９は、タングステンとシリコンとの化合物であり、ポリシリコンに比べて抵抗が小さい。したがって、ワードポリシリコン膜１９とタングステンシリサイド膜１９との２層構造を採用することによって、ワード線Ｗｌの抵抗を小さくすることができる。
【００２９】
また、この実施形態では、タングステンシリサイド膜１９の方がワードポリシリコン膜１８よりも厚く、たとえば、ワードポリシリコン膜１８が４０ｎｍ厚程度であり、タングステンシリサイド膜１９が７０ｎｍ厚程度である。また、上記したように、ワード線ＷＬはストライプ状に複数本形成されているが、この実施形態では、その間隔（ストライプピッチ）が一定ではなく、図３のＣ−Ｃ断面に示すように、後述するビットコンタクト４１が形成される第１スペース２４の幅Ｗ１が、ビットコンタクト４１が形成されない第２スペース２５の幅Ｗ２よりも広くなっている。
【００３０】
また、ワードポリシリコン膜１８は、この実施形態では、ｐ型不純物（たとえばボロン）が高濃度にドープされたｐ型ポリシリコンからなる。ワードポリシリコン膜１８の不純物濃度は、ゲート電極１１の不純物濃度と同じで、たとえば、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３である。
ワード線ＷＬ上には、図３に示すように、窒化シリコン（ＳｉＮ）からなる窒化膜２１が形成されている。窒化膜２１は、ワード線ＷＬの直上においてワード線ＷＬと同じ幅を有するライン状に形成されている。また、窒化膜２１の厚さは、たとえば８０ｎｍ程度である。
【００３１】
そして、この窒化膜２１を含むワード線ＷＬの表面およびビット埋め込み酸化膜１７の表面を覆うようにＴＥＯＳ酸化膜２２が形成されている。ＴＥＯＳ酸化膜２２の厚さは、たとえば１０ｎｍ程度である。
また、ＴＥＯＳ酸化膜２２で覆われたワード線ＷＬの側壁には、窒化シリコン（ＳｉＮ）からなるサイドウォール２３が形成されている。サイドウォール２３は、この実施形態では、ワード線ＷＬ間の相対的に広い第１スペース２４に選択的に形成されており、相対的に狭い第２スペース２５には形成されていない。ただし、第２スペース２５には、サイドウォール２３と同じ窒化シリコン材料が埋め込まれている。
【００３２】
さらに、メモリセル領域４の表面全体を覆うように、窒化シリコン（ＳｉＮ）からなる窒化膜２６が形成されている。窒化膜２６の厚さは、たとえば１０ｎｍ程度である。
周辺トランジスタ領域５において、図３に示すように、半導体基板２の表面部には、互いに間隔を空けてｎ＋型ソース領域２７およびｎ＋型ドレイン領域２８が形成されている。これらの領域２７，２８で挟まれたｐ型の半導体基板２の表面部は、ｐ型チャネル領域２９である。すなわち、周辺トランジスタ領域５には、ｎ型ＭＯＳＦＥＴが備えられている。
【００３３】
そして、ゲート酸化膜２０を介してｐ型チャネル領域２９に対向するように、ゲート電極３０が形成されている。ゲート電極３０は、この実施形態では、ｎ型不純物（たとえばリン）が高濃度にドープされたｎ型ポリシリコンからなる。ゲート電極３０の不純物濃度は、たとえば、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３である。また、ゲート電極３０の厚さ（高さ）は、たとえば１００ｎｍ程度である。
【００３４】
また、このゲート電極３０上には、ゲート電極１１と同様に、ワードポリシリコン膜１８、タングステンシリサイド膜１９および窒化膜２１が積層されている。さらに、この積層構造物の表面を覆うようにＴＥＯＳ膜２２が形成され、側面にはサイドウォール２３が形成されている。また、窒化膜２６は、周辺トランジスタ領域５の表面全体を覆うようにも形成されている。
【００３５】
半導体基板２上には、メモリセル領域４および周辺トランジスタ領域５を覆うように多層配線構造が形成されている。この実施形態では、一例として３層配線構造を示しているが、これに限らない。３層配線構造は、第１層間膜３１、第２層間膜３２および第３層間膜３３を備え、さらに最上層の第３層間膜３３の上に表面保護膜３４が積層されている。第１層間膜３１、第２層間膜３２および第３層間膜３３の上には、それぞれ第１メタル３５、第２メタル３６および第３メタル３７が形成されている。これらの間はビア３８によって互いに電気的に接続されている。
【００３６】
第１層間膜３１は、ＢＰＳＧ膜３９と、無添加の酸化シリコン（ＳｉＯ２）からなる酸化膜４０との２層構造からなる。ＢＰＳＧ膜３９は、メモリセル領域４および周辺トランジスタ領域５上の構造物の隙間を埋め戻すように形成されている。この実施形態では、図３のＢ−Ｂ断面およびＤ−Ｄ断面に示すように、ＢＰＳＧ膜３９によって、埋め込みビット線ＢＬの間の領域（ビット線スペース）が埋め戻されている。また、ＢＰＳＧ膜３９は、その上面が窒化膜２６の最上面と面一になるように形成されている。
【００３７】
第１層間膜３１には、埋め込みビット線ＢＬ上にビットコンタクト４１が貫通して形成されている。ビットコンタクト４１は、埋め込みビット線ＢＬに沿って間隔を空けて複数設けられている。各ビットコンタクト４１は、たとえばタングステン（Ｗ）プラグからなり、ビット埋め込み酸化膜１７を貫通して、ワード線ＷＬの第１スペース２４において第１メタル３５と埋め込みビット線ＢＬとの間を電気的に接続している。
【００３８】
このように、隣り合うワード線ＷＬの間のスペースをビットコンタクト４１用に有効活用できるので、半導体装置１の小型化を図ることができる。なお、図示していないが、ビットコンタクト４１と第１層間膜３１との間には、Ｔｉ／ＴｉＮからなるバリア膜が形成されていてもよい。
また、第１層間膜３１には、ｎ＋型ソース領域２７およびｎ＋型ドレイン領域２８上にそれぞれ、ソースコンタクト４２およびドレインコンタクト４３が貫通して形成されている。ソースコンタクト４２およびドレインコンタクト４３は、たとえばタングステン（Ｗ）プラグからなり、第１メタル３５とｎ＋型ソース領域２７およびｎ＋型ドレイン領域２８との間を電気的に接続している。なお、図示していないが、ソースコンタクト４２およびドレインコンタクト４３と第１層間膜３１との間には、Ｔｉ／ＴｉＮからなるバリア膜が形成されていてもよい。
【００３９】
メモリセル７に対するデータの書き込みは、ｐ＋型ドレイン領域９の近傍での衝突イオン化現象によって発生した電子（ホットエレクトロン）を電荷蓄積層１４に注入することによって達成される。すなわち、ｐ＋型ソース領域８を構成する埋め込みビット線ＢＬが接地電位（０Ｖ）にされる。そして、ｐ＋型ドレイン領域９を構成する埋め込みビット線ＢＬおよびワード線ＷＬに電圧（たとえば、Ｖｇ＝−２Ｖ、Ｖｄ＝−６Ｖ）が印加される。これにより、ホットキャリア（ホール）がｐ＋型ソース領域８からｐ＋型ドレイン領域９へ流れ、ｐ＋型ドレイン領域９の近傍でホットエレクトロンが発生し、このホットエレクトロンが電荷蓄積層１４に注入される。
【００４０】
一方、データの消去時には、ｐ＋型ドレイン領域９を構成する埋め込みビット線ＢＬ、ワード線ＷＬおよび半導体基板２に高電圧（たとえば、Ｖｇ＝−６Ｖ、Ｖｄ＝６Ｖ）が印加される。この高電圧の印加によって、ゲート電極１１とｐ＋型ドレイン領域９との間に電界が発生し、その電界を利用したＦＮトンネル現象によって、電荷蓄積層１４からｐ＋型ドレイン領域９に電子が引き抜かれる。
【００４１】
そして、この半導体装置１では、電荷蓄積部１２が、ゲート電極１１の両側面および各側面の下端からｐ＋型ソース領域８およびｐ＋型ドレイン領域９の表面に沿って断面視Ｌ字状に形成されている。そのため、ゲート電極１１の下端から引き出された電荷蓄積部１２の水平部１３２の端部付近においては、データの消去時にゲート電極１１とｐ＋型ドレイン領域９との間に発生する電界が、電荷蓄積層１４に十分印加されないおそれがある。
【００４２】
そこで、この実施形態では、電荷蓄積部１２の水平部１３２の表面には、半導体基板２の表面に沿って全体に側壁導電膜１３が形成されている。そのため、ゲート電極１１から遠い位置にある電荷蓄積層１４の端部に電界が十分印加されなくても、側壁導電膜１３への電圧の印加によって、当該端部に印加される電界を補足することができる。その結果、当該電荷蓄積層１４の端部に対して、電荷蓄積層１４のゲート電極１１の側面上の部分と同等の電界を印加できるので、電荷蓄積層１４全体として均等に電界を印加することができる。しかも、この実施形態では、ワード線ＷＬがゲート電極１１および側壁導電膜１３の両方に接しているため、ゲート電極１１への電圧の印加と同時に側壁導電膜１３へも電圧を印加できるので、ゲート電圧を簡単に制御することができる。
【００４３】
次に、図１〜図３に示した半導体装置１の製造方法を説明する。図４Ａ〜図４Ｐは、半導体装置１の製造方法の一部を工程順に説明するための図である。
まず、図４Ａに示すように、半導体基板２にＳＴＩ構造３およびｎ型ウェル６が順に形成された後、半導体基板２の表面を熱酸化することによって、表面全体を覆うゲート酸化膜２０（８ｎｍ厚程度）が形成される。次に、たとえばＣＶＤ法によって、ゲート酸化膜２０上にポリシリコン膜４４（１００ｎｍ程度）が形成される。次に、たとえばＣＶＤ法によって、ポリシリコン膜４４上に窒化膜４５（３０ｎｍ程度）が形成される。窒化膜４５は、後工程でポリシリコン膜４４をパターニングするときのマスクとなるものである。
【００４４】
次に、図４Ｂに示すように、窒化膜４５をパターニングすることによって、埋め込みビット線ＢＬに対応する開口が窒化膜４５に形成される。そして、この窒化膜４５をマスクとして使用するエッチングによって、当該開口に露出するポリシリコン膜４４およびその直下のゲート酸化膜２０が選択的に除去される。これにより、ポリシリコン膜４４が、図２および図３に示した埋め込みビット線ＢＬに沿うストライプ状に成形される。また、それと同時に、当該ストライプ状のポリシリコン膜４４の合間に半導体基板２の表面が露出すると共に、ポリシリコン膜４４の側面が露出する。
【００４５】
次に、図４Ｃに示すように、露出した半導体基板２の表面およびポリシリコン膜４４の側面を熱酸化することによって、ボトム酸化膜１６（５ｎｍ程度）が形成される。次に、たとえばＣＶＤ法によって、ボトム酸化膜１６上に電荷蓄積層１４（７ｎｍ程度）が形成される。次に、たとえばＣＶＤ法によって、電荷蓄積層１４上にトップ酸化膜１５（８ｎｍ程度）が形成される。
【００４６】
次に、たとえばＣＶＤ法によって、半導体基板２の表面全体に、側壁導電膜１３の材料であるポリシリコン膜（３０ｎｍ程度）が堆積される。次に、図４Ｄに示すように、たとえば異方性エッチングによって、ストライプ状のポリシリコン膜４４の側面の長手方向全体に所定の厚さだけ残るように、それ以外のポリシリコン膜が選択的に除去される。この際、除去されたポリシリコン膜の直下にあるトップ酸化膜１５、電荷蓄積層１４およびボトム酸化膜１６も同時に除去される。これにより、ストライプ状のポリシリコン膜４４の側面の長手方向全体にライン状の側壁導電膜１３が形成される。具体的には、図２において、ワード線ＷＬの直下の領域だけでなく、表面および側面が露出したビット埋め込み酸化膜１７の側面に沿う領域にも側壁導電膜１３が残っている状態となる。
【００４７】
次に、図４Ｅに示すように、埋め込みビット線ＢＬの形成のためのイオン注入および活性化アニールが行われる。具体的には、窒化膜４５の開口から露出する半導体基板２の表面に、ｐ型不純物としてのボロン（ＢＦ２＋）がイオン注入され、その後、アニール処理されることによって熱拡散する。ボロンのイオン注入は、たとえば、エネルギが１０ｋｅＶ、ドーズ量が２×１０１４ｃｍ−２の条件で行われる。また、アニール処理は、ＲＴＡ（Rapid Thermal Processing）によって、１０００℃で３０秒間行われる。これにより、半導体基板２の表面部に、ｐ＋型の埋め込みビット線ＢＬ、ｐ＋型ソース領域８およびｐ＋型ドレイン領域９が同時に形成される。
【００４８】
次に、たとえば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）によって、半導体基板２の表面全体に、ビット埋め込み酸化膜１７の材料である酸化シリコン膜が堆積される。その後、たとえばＣＭＰ法によって、当該酸化シリコン膜の不要部分および窒化膜４５が除去される。これにより、残った酸化シリコン膜がビット埋め込み酸化膜１７として形成される。次に、図４Ｆに示すように、たとえばＣＶＤ法によって、半導体基板２の表面全体に、ワードポリシリコン膜１８が堆積される。その後、たとえばＣＶＤ法によって、ワードポリシリコン膜１８上に、ＴＥＯＳ酸化膜４６（７ｎｍ程度）が形成される。ＴＥＯＳ酸化膜４６は、ワードポリシリコン膜１８の表面が、後工程においてレジスト除去後の洗浄／アッシング等に晒されて荒れることを防ぐ保護膜である。
【００４９】
次に、図４Ｇに示すように、メモリセル領域４を選択的にマスクした状態で、ｎ型不純物としてのリン（Ｐ＋）がイオン注入される。リンのイオン注入は、たとえば、エネルギが１０ｋｅＶ、ドーズ量が３×１０１５ｃｍ−２の条件で行われる。続いて、周辺トランジスタ領域５を選択的にマスクした状態で、ｐ型不純物としてのボロン（ＢＦ２＋）がイオン注入される。ボロンのイオン注入は、たとえば、エネルギが１０ｋｅＶ、ドーズ量が埋め込みビット線ＢＬの形成時よりも高いドーズ量である３×１０１５ｃｍ−２の条件で行われる。その後、アニール処理されることによって、注入されたイオンがそれぞれ熱拡散する。
【００５０】
この際、ワードポリシリコン膜１８に接しているポリシリコン膜４４および側壁導電膜１３にも、ワードポリシリコン膜１８から不純物イオンが拡散する。これにより、メモリセル領域４においては、互いに均一な不純物濃度でｐ型不純物がドープされたワードポリシリコン膜１８、ポリシリコン膜４４および側壁導電膜１３が同時に形成される。また、それと同時に、周辺トランジスタ領域５においては、互いに均一な不純物濃度でｎ型不純物がドープされたワードポリシリコン膜１８およびポリシリコン膜４４が同時に形成される。なお、アニール処理は、ＲＴＡ（Rapid Thermal Processing）によって、８５０℃で３０秒間行われる。
【００５１】
次に、ＴＥＯＳ酸化膜４６が除去された後、たとえばＣＶＤ法によって、不純物ドープ後のワードポリシリコン膜１８上に、タングステンシリサイド膜１９（７０ｎｍ程度）が形成される。次に、図４Ｈに示すように、たとえばＣＶＤ法によって、タングステンシリサイド膜１９上に、窒化膜２１（８０ｎｍ程度）が形成される。窒化膜２１は、後工程でポリシリコン膜４４等をパターニングしてワード線ＷＬを形成するときのマスクとなるものである。
【００５２】
次に、図４Ｉに示すように、窒化膜２１をパターニングすることによって、ワード線ＷＬおよびゲート電極３０に対応する開口が窒化膜２１に形成される。そして、この窒化膜２１をマスクとして使用するエッチングによって、当該開口に露出するタングステンシリサイド膜１９、ワードポリシリコン膜１８、ビット埋め込み酸化膜１７、ポリシリコン膜４４およびゲート酸化膜２０が選択的に除去される。これにより、ワード線ＷＬ、ゲート電極１１およびゲート電極３０が同時に形成される。この際、ストライプ状のポリシリコン膜４４の側面の長手方向全体にライン状に形成されていた側壁導電膜１３も、ワード線ＷＬの直下の領域だけ（つまり、ゲート電極１１の側方だけ）に残るようにし、それ以外の部分が除去される。次に、メモリセル領域４を選択的にマスクした状態で、ｎ＋型ソース領域２７およびｎ＋型ドレイン領域２８を形成すべき領域に、ｎ型不純物としてのリン（Ｐ＋）がイオン注入され、その後、アニール処理されることによって熱拡散する。これにより、ｎ＋型ソース領域２７およびｎ＋型ドレイン領域２８が同時に形成される。
【００５３】
次に、たとえばＣＶＤ法によって、半導体基板２の表面全体に、ＴＥＯＳ酸化膜２２（１０ｎｍ程度）が形成される。次に、図４Ｊに示すように、ＴＥＯＳ酸化膜２２の半導体基板２の表面上の部分が選択的に除去された後、隣り合う埋め込みビット線ＢＬの間の領域（ビット線スペース）に、パンチスルーを抑制するためのイオン注入が行われる。イオン注入は、周辺トランジスタ領域５をレジスト膜４７で選択的に覆った状態で、たとえば、ヒ素（Ａｓ＋）を、二段階の条件で注入することによって行われる。一段階目は、たとえば、エネルギが１００ｋｅＶ、ドーズ量が１．０×１０１３ｃｍ−２の条件で行われる。一方、二段階目は、エネルギが３０ｋｅＶ、ドーズ量が２．０×１０１３ｃｍ−２の条件で行われる。
【００５４】
次に、図４Ｋに示すように、たとえばＣＶＤ法によって、半導体基板２の表面全体に、窒化シリコン（ＳｉＮ）膜（６０ｎｍ程度）が堆積される。この際、ワード線ＷＬの第２スペース２５にも窒化シリコン材料が埋め込まれる。その後、当該窒化シリコン膜をエッチバックすることによって、サイドウォール２３が形成される。
次に、図４Ｌに示すように、たとえばＣＶＤ法によって、半導体基板２の表面全体に、窒化膜２６（１０ｎｍ程度）が形成される。窒化膜２６は、後工程で形成されるＢＰＳＧ膜３９中のボロン、リンが、熱処理によって半導体基板２（シリコン基板）に拡散することを防止するためのものである。
【００５５】
次に、図４Ｍに示すように、たとえばＣＶＤ法によって、半導体基板２の表面全体に、ＢＰＳＧが堆積される。次に、たとえば８００℃で３０分間熱処理した後、ＣＭＰ法によって、当該ＢＰＳＧが窒化膜２６の上面と面一になるまで研磨される。これにより、ＢＰＳＧ膜３９が形成される。
次に、たとえば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）によって、ＢＰＳＧ膜３９上に、酸化膜４０（３５０ｎｍ）が堆積され、その後、ＣＭＰ法によって、適切な厚さになるまで研磨される。これにより、第１層間膜３１が形成される。次に、たとえばＣＶＤ法によって、不純物を含まないポリシリコン膜（８０ｎｍ程度）４８が堆積される。次に、図４Ｎに示すように、ポリシリコン膜４８をマスクとするエッチングによって、埋め込みビット線ＢＬ，ｐ＋型ソース領域８、ｐ＋型ドレイン領域９、ｎ＋型ソース領域２７およびｎ＋型ドレイン領域２８を選択的に露出させるコンタクトホールが、第１層間膜３１に形成される。その後、コンタクトホールに露出する埋め込みビット線ＢＬに対して、コンタクトのためのイオン注入を行ってもよい。
【００５６】
次に、図４Ｏに示すように、たとえばスパッタ法によってバリア膜（Ｔｉ／ＴｉＮ）がコンタクトホールの内面に形成された後、タングステン材料によってコンタクトホールが埋め戻される。その後、たとえばＣＭＰ法によって、第１層間膜３１上のポリシリコン膜４８およびタングステン材料が研磨されて除去される。これにより、ビットコンタクト４１、ソースコンタクト４２およびドレインコンタクト４３が同時に形成される。
【００５７】
次に、図４Ｐに示すように、ビットコンタクト４１、ソースコンタクト４２およびドレインコンタクト４３に接続される第１メタル３５が形成される。その後は、通常の多層配線工程を行うことによって、第２層間膜３２、第２メタル３６、第３層間膜３３および第３メタル３７等が形成される。以上の工程を経て、半導体装置１が得られる。
以上、本発明の一実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
【００５８】
たとえば、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。したがって、メモリセル領域４に形成されるＭＯＳＦＥＴは、前述のようにｐ型ＭＯＳＦＥＴであってもよいし、ｎ型ＭＯＳＦＥＴであってもよい。
また、前述の実施形態では、ゲート電圧１１および側壁導電膜１３を、ワード線ＷＬによって同時に電圧制御したが、これらは別々に制御してもよい。すなわち、側壁導電膜１３には、ワード線ＷＬとは異なる配線を接続し、当該配線によって電圧制御してもよい。
【００５９】
また、前述の実施形態では、周辺トランジスタ領域５にＭＯＳＦＥＴが形成された構成について説明したが、これに限定されるものではない。したがって、当該ＭＯＳＦＥＴに替えて、ＢＪＴ（Bipolar Junction Transistor），ＩＧＢＴ（Insulated Gate Bipolar Transistor），ＪＦＥＴ（Junction Field Effect Transistor）等が形成された構成であってもよい。
【００６０】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【００６１】
１  半導体装置
２  半導体基板
４  メモリセル領域
７  メモリセル
８  ｐ＋型ソース領域
９  ｐ＋型ドレイン領域
１０  ｎ型チャネル領域
１１  ゲート電極
１２  電荷蓄積部
１３  側壁導電膜
１４  電荷蓄積層
１５  トップ酸化膜
１６  ボトム酸化膜
１８  ワードポリシリコン膜
２０  ゲート酸化膜
４１  ビットコンタクト
４４  ポリシリコン膜
ＢＬ  埋め込みビット線
ＷＬ  ワード線
【図１】
2014204036.tif 000003
【図２】
2014204036.tif 000004
【図３】
2014204036.tif 000005
【図４Ａ】
2014204036.tif 000006
【図４Ｂ】
2014204036.tif 000007
【図４Ｃ】
2014204036.tif 000008
【図４Ｄ】
2014204036.tif 000009
【図４Ｅ】
2014204036.tif 000010
【図４Ｆ】
2014204036.tif 000011
【図４Ｇ】
2014204036.tif 000012
【図４Ｈ】
2014204036.tif 000013
【図４Ｉ】
2014204036.tif 000014
【図４Ｊ】
2014204036.tif 000015
【図４Ｋ】
2014204036.tif 000016
【図４Ｌ】
2014204036.tif 000017
【図４Ｍ】
2014204036.tif 000018
【図４Ｎ】
2014204036.tif 000019
【図４Ｏ】
2014204036.tif 000020
【図４Ｐ】
2014204036.tif 000021