(57)【要約】【課題】積分・巡回型Ａ／Ｄ変換装置内のアナログ回路により生じる誤差をディジタル領域で補正する。【解決手段】演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路において、所定の積分回数（Ｍ）及び所定の折り返し回数（Ｍ１）を有する折り返し積分の利得誤差によって生じる非線形誤差のディジタル値をＡ／Ｄ変換値から減算することによりＡ／Ｄ変換値を補正するディジタル補正回路において、折り返し積分の利得誤差によって生じる非線形誤差であって、実質的に折り返し回数（Ｍ１）に比例する第１の誤差（ＥＦＲ）のディジタル値を計算し、Ａ／Ｄ変換値から第１の誤差（ＥＦＲ）を減算する。また、折り返し積分の積分誤差である第２の誤差（ＥＦＩ）のディジタル値をさらに計算し、Ａ／Ｄ変換値から第１の誤差（ＥＦＲ）及び第２の誤差（ＥＦＩ）を減算する。【選択図】図１８
2014239426.tif 000002
【特許請求の範囲】
【請求項１】
演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路において、所定の積分回数（Ｍ）及び所定の折り返し回数（Ｍ１）を有する折り返し積分の利得誤差によって生じる非線形誤差のディジタル値をＡ／Ｄ変換値から減算することによりＡ／Ｄ変換値を補正するディジタル補正回路であって、
上記折り返し積分の利得誤差によって生じる非線形誤差であって、実質的に上記折り返し回数（Ｍ１）に比例する第１の誤差（ＥＦＲ）のディジタル値を計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）を減算することによりＡ／Ｄ変換値を補正する補正手段を備えたことを特徴とするＡ／Ｄ変換回路用ディジタル補正回路。
【請求項２】
上記補正手段は、入力電圧（Ｖｉｎ）として第１の参照電圧（ＶＲＬ）を上記演算増幅回路に与えて１回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型Ａ／Ｄ変換を行った第１のＡ／Ｄ変換値と、入力電圧（Ｖｉｎ）として上記第１の参照電圧（ＶＲＬ）よりも高い第２の参照電圧（ＶＲＨ）を上記演算増幅回路に与えて１回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型Ａ／Ｄ変換を行った第２のＡ／Ｄ変換値とを計算した後、上記第２のＡ／Ｄ変換値から上記第１のＡ／Ｄ変換値を減算し、当該減算値を上記巡回型Ａ／Ｄ変換の入力側に換算することにより、上記第１の誤差（ＥＦＲ）のディジタル値を計算することを特徴とする請求項１記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項３】
上記補正手段は、複数回のＡ／Ｄ変換動作に対する上記第１の誤差（ＥＦＲ）に関する積分非直線誤差（ＩＮＬ）の計算値に基づいて、当該積分非直線誤差（ＩＮＬ）の二乗値を複数回のＡ／Ｄ変換動作に対して加算してなるコスト関数が最小となるときの上記第１の誤差（ＥＦＲ）のディジタル値を計算することを特徴とする請求項１記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項４】
上記補正手段は、上記折り返し積分の利得誤差によって生じる非線形誤差であって、上記折り返し積分の積分誤差である第２の誤差（ＥＦＩ）のディジタル値をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）及び上記第２の誤差（ＥＦＩ）を減算することを特徴とする請求項１〜３のうちのいずれか１つに記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項５】
上記補正手段は、上記折り返し積分のうち何回目の積分であるかを示す積分回数（ｉ）を示すコードデータと、上記折り返し積分の折り返しの有無を示すデータ（ＤＩ（ｉ））とに基づいて、上記第２の誤差（ＥＦＩ）のディジタル値を計算することを特徴とする請求項４記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項６】
上記補正手段は、上記第２の誤差（ＥＦＩ）のディジタル値を計算する回路をカラム回路内に設け、当該計算する回路は、
何回目の積分であるかを示す積分回数（ｉ）を計数するアップカウンタと、
上記折り返し積分の折り返しの有無を示すデータをクロックとして動作するレジスタと、
上記アップカウンタからの積分回数（ｉ）と，上記レジスタからのデータとを加算して当該加算値のデータを上記レジスタを介して上記第２の誤差（ＥＦＩ）のディジタル値を計算するための補正係数（ｍ１）として出力する加算器とを備えたことを特徴とする請求項５記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項７】
上記補正手段は、巡回型Ａ／Ｄ変換において上記演算増幅回路の入力端子に接続される容量（Ｃ１）と当該入力端子と出力端子との間に接続される積分容量（Ｃ２）との間のキャパシタのミスマッチによる誤差に対応する第３の誤差（Ｅｇ１）をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）、上記第２の誤差（ＥＦＩ）及び上記第３の誤差（Ｅｇ１）を減算することを特徴とする請求項４〜６のうちのいずれか１つに記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項８】
上記補正手段は、巡回型Ａ／Ｄ変換において上記演算増幅回路の入力端子に接続される２つの容量（Ｃ１ａ，Ｃ１ｂ）間のキャパシタのミスマッチによる誤差に対応する第４の誤差（Ｅｍ１）をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）及び上記第２の誤差（ＥＦＩ）に加えて、上記第３の誤差（Ｅｇ１）と上記第４の誤差（Ｅｍ１）とのうちの少なくとも１つを減算することを特徴とする請求項４〜７のうちのいずれか１つに記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項９】
上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とを同一の回路を用いて構成されることを特徴とする請求項１〜８のうちのいずれか１つに記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項１０】
上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする請求項１〜８のうちのいずれか１つに記載のＡ／Ｄ変換回路用ディジタル補正回路。
【請求項１１】
演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路において、
請求項１〜１０のうちのいずれか１つに記載のディジタル補正回路を備えたことを特徴とするＡ／Ｄ変換回路。
【請求項１２】
上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とを同一の回路を用いて構成されることを特徴とする請求項１１記載のＡ／Ｄ変換回路。
【請求項１３】
上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする請求項１１記載のＡ／Ｄ変換回路。
【請求項１４】
画像を読み取るイメージセンサデバイスにおいて、
上記画像を読み取った画素値信号をＡ／Ｄ変換するＡ／Ｄ変換回路を備え、
上記Ａ／Ｄ変換回路は、演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路であって、請求項１〜１０のうちのいずれか１つに記載のディジタル補正回路を備えたことを特徴とするイメージセンサデバイス。
【請求項１５】
上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とを同一の回路を用いて構成されることを特徴とする請求項１４記載のイメージセンサデバイス。
【請求項１６】
上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする請求項１４記載のイメージセンサデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換回路のためのディジタル補正回路、Ａ／Ｄ変換回路、及びイメージセンサデバイスに関する。
【背景技術】
【０００２】
特許文献１には、Ａ／Ｄ変換器が記載されている。このＡ／Ｄ変換器では、入力されたアナログ信号に対して積分型（又は折り返し積分型）Ａ／Ｄ変換が行われると共に、折り返し積分型Ａ／Ｄ変換の残差アナログ信号に対して巡回型Ａ／Ｄ変換が行われる。折り返し積分型Ａ／Ｄ変換では、入力信号の標本化及び標本値の積分を繰り返しながらＡ／Ｄ変換のための演算が行われ、アナログ信号からディジタル値が得られる。このＡ／Ｄ変換における方式では、積分によるノイズ低減を図りながら折り返し動作によってダイナミックレンジが拡大されるので、低ノイズとダイナミックレンジの両立を図ることができる。
【０００３】
特許文献１に記載された折り返し積分型Ａ／Ｄ変換器では、例えば、入力信号の電圧の範囲が０Ｖ〜１Ｖであった場合には、その出力の範囲は、−１Ｖ〜１Ｖというように２倍になる。この場合において、折り返し積分型Ａ／Ｄ変換の後に行う巡回型Ａ／Ｄ変換を全差動型の巡回型Ａ／Ｄ変換器で構成すれば、同じ参照電圧を用いながら、折り返し積分における入力電圧範囲の２倍の入力電圧範囲に対応することが可能である。
【０００４】
しかしながら、シングルエンド構成のＡ／Ｄ変換器により巡回型Ａ／Ｄ変換器を構成する場合には、全差動型の１／２の入力電圧範囲にしか対応できないといった問題があった。すなわち、特許文献１に記載されたＡ／Ｄ変換器において、シングルエンド構成のＡ／Ｄ変換器を適用すると、入力電圧の振幅範囲が半分に制限されることとなる。一方、かかるＡ／Ｄ変換器において、小面積化、低消費電力化のためシングルエンド構成を適用したいという要請があった。
【０００５】
そこで、本発明者らは、ＣＭＯＳイメージセンサに搭載するカラム並列型Ａ／Ｄ変換器として、折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換を順次行う方式を、これまで開発してきた（例えば、特許文献２参照）。これは、多数回のサンプリングと積分及び、折り返し動作により、センサのノイズを低減しながら、広いダイナミックレンジと高い分解能（濃淡階調）をもつことができるものであり、広く実用化が可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００８／０１６０４９号パンフレット
【特許文献２】国際公開第２０１２／１１１８２１号パンフレット
【特許文献３】特許第４４６９９８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換を順次行うＡ／Ｄ変換器（以下、積分・巡回型Ａ／Ｄ変換器という。）をより高速かつ低消費電力化する上で、Ａ／Ｄ変換器内のアナログ回路により生じる誤差をディジタル領域で補正することが有効である。しかしながら、巡回型Ａ／Ｄ変調回路のディジタル補正回路については特許文献３において開示されているが、積分・巡回型Ａ／Ｄ変換器のディジタル補正回路については開発されていなかった。
【０００８】
本発明の目的は以上の問題点を解決し、積分・巡回型Ａ／Ｄ変換回路内のアナログ回路により生じる誤差をディジタル領域で補正することができるＡ／Ｄ変換回路用ディジタル補正回路、Ａ／Ｄ変換回路、及びイメージセンサデバイスを提供することにある。
【課題を解決するための手段】
【０００９】
上述のように、積分・巡回型Ａ／Ｄ変換装置をより高速かつ低消費電力化する上で、当該Ａ／Ｄ変換装置内のアナログ回路により生じる誤差をディジタル領域で補正することが有効である。高速化、低消費電力化のためには、小さいサイズのキャパシタと、低利得のアンプを利用することが有効であるが、これにより、Ａ／Ｄ変換器の精度が劣化し、非線形誤差が大きくなる。その精度劣化をディジタル領域での処理で補正を行い、非線形誤差を十分小さくすることができれば、小さいサイズのキャパシタと、低利得のアンプで高精度のＡ／Ｄ変換器が実現でき、高速、低消費電力化が図られる。本発明は、これらを実現するために以下の手段を用いることを特徴としている。
【００１０】
本発明に係るＡ／Ｄ変換回路用ディジタル補正回路は、演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路において、所定の積分回数（Ｍ）及び所定の折り返し回数（Ｍ１）を有する折り返し積分の利得誤差によって生じる非線形誤差のディジタル値をＡ／Ｄ変換値から減算することによりＡ／Ｄ変換値を補正するディジタル補正回路であって、
上記折り返し積分の利得誤差によって生じる非線形誤差であって、実質的に上記折り返し回数（Ｍ１）に比例する第１の誤差（ＥＦＲ）のディジタル値を計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）を減算することによりＡ／Ｄ変換値を補正する補正手段を備えたことを特徴とする。
【００１１】
上記ディジタル補正回路において、上記補正手段は、入力電圧（Ｖｉｎ）として第１の参照電圧（ＶＲＬ）を上記演算増幅回路に与えて１回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型Ａ／Ｄ変換を行った第１のＡ／Ｄ変換値と、入力電圧（Ｖｉｎ）として上記第１の参照電圧（ＶＲＬ）よりも高い第２の参照電圧（ＶＲＨ）を上記演算増幅回路に与えて１回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型Ａ／Ｄ変換を行った第２のＡ／Ｄ変換値とを計算した後、上記第２のＡ／Ｄ変換値から上記第１のＡ／Ｄ変換値を減算し、当該減算値を上記巡回型Ａ／Ｄ変換の入力側に換算することにより、上記第１の誤差（ＥＦＲ）のディジタル値を計算することを特徴とする。
【００１２】
また、上記ディジタル補正回路において、上記補正手段は、複数回のＡ／Ｄ変換動作に対する上記第１の誤差（ＥＦＲ）に関する積分非直線誤差（ＩＮＬ）の計算値に基づいて、当該積分非直線誤差（ＩＮＬ）の二乗値を複数回のＡ／Ｄ変換動作に対して加算してなるコスト関数が最小となるときの上記第１の誤差（ＥＦＲ）のディジタル値を計算することを特徴とする。
【００１３】
さらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分の利得誤差によって生じる非線形誤差であって、上記折り返し積分の積分誤差である第２の誤差（ＥＦＩ）のディジタル値をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）及び上記第２の誤差（ＥＦＩ）を減算することを特徴とする。
【００１４】
またさらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分のうち何回目の積分であるかを示す積分回数（ｉ）を示すコードデータと、上記折り返し積分の折り返しの有無を示すデータ（ＤＩ（ｉ））とに基づいて、上記第２の誤差（ＥＦＩ）のディジタル値を計算することを特徴とする。
【００１５】
上記ディジタル補正回路において、上記補正手段は、上記第２の誤差（ＥＦＩ）のディジタル値を計算する回路をカラム回路内に設け、当該計算する回路は、
何回目の積分であるかを示す積分回数（ｉ）を計数するアップカウンタと、
上記折り返し積分の折り返しの有無を示すデータをクロックとして動作するレジスタと、
上記アップカウンタからの積分回数（ｉ）と，上記レジスタからのデータとを加算して当該加算値のデータを上記レジスタを介して上記第２の誤差（ＥＦＩ）のディジタル値を計算するための補正係数（ｍ１）として出力する加算器とを備えたことを特徴とする。
【００１６】
また、上記ディジタル補正回路において、上記補正手段は、巡回型Ａ／Ｄ変換において上記演算増幅回路の入力端子に接続される容量（Ｃ１）と当該入力端子と出力端子との間に接続される積分容量（Ｃ２）との間のキャパシタのミスマッチによる誤差に対応する第３の誤差（Ｅｇ１）をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）、上記第２の誤差（ＥＦＩ）及び上記第３の誤差（Ｅｇ１）を減算することを特徴とする。
【００１７】
さらに、上記ディジタル補正回路において、上記補正手段は、巡回型Ａ／Ｄ変換において上記演算増幅回路の入力端子に接続される２つの容量（Ｃ１ａ，Ｃ１ｂ）間のキャパシタのミスマッチによる誤差に対応する第４の誤差（Ｅｍ１）をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）及び上記第２の誤差（ＥＦＩ）に加えて、上記第３の誤差（Ｅｇ１）と上記第４の誤差（Ｅｍ１）とのうちの少なくとも１つを減算することを特徴とする。
【００１８】
また、上記ディジタル補正回路において、上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とを同一の回路を用いて構成されることを特徴とする。
【００１９】
さらに、上記ディジタル補正回路において、上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする。  
【００２０】
本発明に係るＡ／Ｄ変換回路は、演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路において、上記ディジタル補正回路を備えたことを特徴とする。
【００２１】
また、上記Ａ／Ｄ変換回路において、上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とを同一の回路を用いて構成されることを特徴とする。
【００２２】
さらに、上記Ａ／Ｄ変換回路において、上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする。  
【００２３】
本発明に係るイメージセンサデバイスは、画像を読み取るイメージセンサデバイスにおいて、
上記画像を読み取った画素値信号をＡ／Ｄ変換するＡ／Ｄ変換回路を備え、
上記Ａ／Ｄ変換回路は、演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路であって、上記ディジタル補正回路を備えたことを特徴とする。
【００２４】
また、上記イメージセンサデバイスにおいて、上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とを同一の回路を用いて構成されることを特徴とする。
【００２５】
さらに、上記イメージセンサデバイスにおいて、上記積分・巡回型Ａ／Ｄ変換回路は、上記折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とをそれぞれ異なる回路を用いて構成されることを特徴とする。
【発明の効果】
【００２６】
本発明にかかるディジタル補正回路によれば、当該ディジタル補正により、Ａ／Ｄ変換装置の高精度化、すなわち高分解能化を行うことができ、例えば１４ビットの高精度のＡ／Ｄ変換が実現でき、しかも低消費電力で、高速化することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係るＡ／Ｄ変換器の回路構成を示すブロック図である。
【図２】図１に示された巡回型Ａ／Ｄ変換器における参照電圧発生回路の回路図である。
【図３】図１に示された巡回型Ａ／Ｄ変換器における参照電圧発生回路の回路図である。
【図４】図１のＡ／Ｄ変換器で用いるイメージセンサセルを示す図面である。
【図５】図１に示されたＡ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。
【図６】図１のＡ／Ｄ変換器のシミュレーションによるゲインステージの入出力特性を示す図面である。
【図７】図１のＡ／Ｄ変換器のシミュレーションによるゲインステージの入出力特性の比較例を示す図面である。
【図８】図１のＡ／Ｄ変換器においてアナログＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図、及びディジタルＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図である。
【図９】図１に示されたＡ／Ｄ変換器における巡回型Ａ／Ｄ変換の動作を示す図面である。
【図１０】図１に示されたＡ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。
【図１１】図６のシミュレーションに対応する、入力信号であるアナログ信号ＶＩＮの入力レベルとディジタルカウント値との関係を示す図である。
【図１２】Ａ／Ｄ変換器における積分型Ａ／Ｄ変換の動作を示す図面である。
【図１３】図１２に示した積分型Ａ／Ｄ変換の動作における、シミュレーションによるゲインステージの入出力特性を示す図面である。
【図１４】図１のＡ／Ｄ変換器においてコンパレータの出力信号からディジタル値を生成するための構成を示すブロック図である。
【図１５】図１４に示した構成の一部の回路図である。
【図１６】図１４に示した構成の一部の回路図である。
【図１７】本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の構成を示すブロック図である。
【図１８】図１７のディジタル補正回路１１２の構成を示すブロック図である。
【図１９】図１２の折り返し積分型Ａ／Ｄ変換器の動作を示す入出力電圧特性を示す図である。
【図２０】図１８のディジタル補正回路１１２のために誤差パラメータｅｍ１，ｅｍ２を計測するための回路を示す回路図である。
【図２１】図１８のディジタル補正回路１１２のために誤差パラメータＥＦＲを計測するための一方法であるコスト関数を用いた方法を示すコスト関数のグラフである。
【図２２】図１８のディジタル補正回路１１２のために誤差ＥＦＩを計測するための積分・巡回型ＡＤＣアレイ４内のカラム回路１５０の回路を示す回路図である。
【図２３】図１７のディジタル補正回路１１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、無補正で誤差パラメータＰ１を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
【図２４】図１７のディジタル補正回路１１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ１で誤差パラメータＰ１を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
【図２５】図１７のディジタル補正回路１１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ２で誤差パラメータＰ１を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
【図２６】図１７のディジタル補正回路１１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、無補正で誤差パラメータＰ２を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
【図２７】図１７のディジタル補正回路１１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ１で誤差パラメータＰ２を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
【図２８】図１７のディジタル補正回路１１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ２で誤差パラメータＰ２を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
【図２９】本発明の第３の実施形態に係るＡ／Ｄ変換器の全体構成を示すブロック図である。
【図３０】図２９の折り返し積分型Ａ／Ｄ変換回路２０１及びその周辺回路の構成を示す回路図である。
【図３１】図３０の参照電圧発生回路３７Ｃの構成を示す回路図である。
【図３２】図３０の折り返し積分型Ａ／Ｄ変換回路２０１の動作を示す図面である。
【図３３】図３２に示した折り返し積分型Ａ／Ｄ変換回路２０１の動作における、シミュレーションによるゲインステージの入出力特性を示す図面である。
【図３４】図３２に示した折り返し積分型Ａ／Ｄ変換回路２０１のシミュレーションに対応する、入力信号であるアナログ信号ＶＩＮの入力レベルとディジタルカウント値との関係を示す図である。
【図３５】図２９の巡回型Ａ／Ｄ変換回路２０２及びその周辺回路の構成を示す回路図である。
【発明を実施するための形態】
【００２８】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のＡ／Ｄ変換器、イメージセンサデバイス、及びアナログ信号からディジタル信号を生成する方法の実施形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００２９】
第１の実施形態．
図１は、本実施形態に係るＡ／Ｄ変換器の回路図である。Ａ／Ｄ変換回路１１１は、いわゆる折り返し積分型のＡ／Ｄ変換である第１のＡ／Ｄ変換動作と、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作を、同一の回路構成を用いて実施する。Ａ／Ｄ変換回路１１１は、当該Ａ／Ｄ変換回路１１１が有するスイッチの時系列の制御パターンの変更により、第１及び第２のＡ／Ｄ変換動作を実現する。
【００３０】
このＡ／Ｄ変換回路１１１は、ゲインステージ１５と、Ａ／Ｄ変換回路１７と、論理回路１９と、Ｄ／Ａ変換回路２１とを備える。また、Ａ／Ｄ変換回路１１１は、参照電圧発生回路３７及びクロック発生器４１を含む。
【００３１】
ゲインステージ１５は、ディジタル値に変換されるアナログ信号ＶＩＮを受ける入力１５ａ、及び演算値ＶＯＰを提供する出力１５ｂを含む。また、ゲインステージ１５は、シングルエンド型の演算増幅回路２３、及び第１〜第３のキャパシタ２５、２７、２９を含む。
【００３２】
演算増幅回路２３は、第１の入力２３ａ、出力２３ｂ、及び第２の入力２３ｃを有しており、出力２３ｂの信号の位相は、第１の入力２３ａに与えられた信号の位相と反転している。例えば、第１及び第２の入力２３ａ、２３ｃは、それぞれ、反転入力端子及び非反転入力端子であり、出力２３ｂは、非反転出力端子である。例えば、演算増幅回路２３の第２の入力２３ｃは、基準電位線ＬＣＯＭに接続されており、また基準電位ＶＣＯＭを受ける。
【００３３】
また、ゲインステージ１５は、キャパシタ２５、２７、２９及び演算増幅回路２３の接続を行うための複数のスイッチを含む。図１に示されるスイッチ４３、４７、４９、５１、５３、５５の配置は一例である。これらのスイッチ４３、４７、４９、５１、５３の制御は、クロック発生器４１によって行われる。
【００３４】
また、ゲインステージ１５は、第１のＡ／Ｄ変換動作において、第１の演算動作及び第１の格納動作を行うことができ、第２のＡ／Ｄ変換動作において、第２の演算動作及び第２の格納動作を行うことができる。
【００３５】
第１の演算動作では、演算増幅回路２３及び第１〜第３のキャパシタ２５、２７、２９により演算値ＶＯＰを生成する。
【００３６】
第１の格納動作では、第１のキャパシタ２５は、Ｄ／Ａ変換回路２１の第１の出力２１ａから供給される第１若しくは第２の基準参照電圧ＶＲＨ，ＶＲＬ又はゲインステージの入力１５ａから供給されるアナログ信号ＶＩＮを格納する。また、第１の格納動作では、第２のキャパシタ２７は、Ｄ／Ａ変換回路２１の第２の出力２１ｂから供給される第１又は第２の基準参照電圧ＶＲＨ，ＶＲＬを格納する。また、第１の格納動作では、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値ＶＯＰを保持する。
【００３７】
また、第１の演算動作では、第１の格納動作において第１又は第２の基準参照電圧ＶＲＨ，ＶＲＬが第１のキャパシタ２５に格納された場合には、第１のキャパシタ２５がアナログ信号ＶＩＮを受ける入力１５ａと演算増幅回路２３の第１の入力２３ａとの間に接続され、第１の格納動作においてアナログ信号ＶＩＮが第１のキャパシタ２５に格納された場合には、第１のキャパシタ２５がＤ／Ａ変換回路２１の第１の出力２１ａと演算増幅回路２３の第１の入力２３ａとの間に接続される。また、第１の演算動作では、第２のキャパシタ２７がＤ／Ａ変換回路２１の第２の出力２１ｂと演算増幅回路２３の第１の入力２３ａとの間に接続される。さらに、第１の演算動作では、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値ＶＯＰがゲインステージ２３の出力１５ｂに生成される。
【００３８】
第２の格納動作では、演算値ＶＯＰを第１及び第２のキャパシタ２５、２７に格納する。第２の演算動作では、演算増幅回路２３及び第１〜第３のキャパシタ２５、２７、２９により演算値ＶＯＰを生成する。すなわち、第２の演算動作では、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されると共に第１及び第２のキャパシタ２５，２７がそれぞれＤ／Ａ変換回路２１の第１の出力２１ａ又は第２の出力２１ｂと第１の入力２３ａとの間に接続されて、演算値ＶＯＰが当該ゲインステージ１５の出力１５ｂに生成される。
【００３９】
第１〜第３のキャパシタ２５、２７、２９は、各種の信号値の格納及び演算のための容量である。ここで、第３のキャパシタ２９の容量Ｃ２は、第１及び第２のキャパシタ２５，２７の容量Ｃ１ａ，Ｃ１ｂより大きい。これにより、折り返し積分型Ａ／Ｄ変換である第１のＡ／Ｄ変換動作において入力されるアナログ信号ＶＩＮは、その容量比（Ｃ１ａ／Ｃ２，Ｃ１ｂ／Ｃ２）に従って減衰されて積分される。これ故に、折り返し積分型Ａ／Ｄ変換において出力されるアナログ信号ＶＩＮの電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換回路１１１を構成できる。
【００４０】
なお、第３のキャパシタ２９は、理想的には第１のキャパシタ２５又は第２のキャパシタ２７の容量の２倍の容量を有する。すなわち、Ｃ１ａ＝１／２×Ｃ２及びＣ１ｂ＝１／２×Ｃ２といった関係が成立する。このようなキャパシタを有するＡ／Ｄ変換回路１１１によれば、折り返し積分型Ａ／Ｄ変換において入力されるアナログ信号ＶＩＮは、１／２に減衰されてサンプリング及び積分される。これ故に、折り返し積分型Ａ／Ｄ変換において出力されるアナログ信号ＶＯＰの電圧範囲も、キャパシタの容量比に従って１／２となるので、巡回型Ａ／Ｄ変換である第２のＡ／Ｄ変換動作において、シングルエンド構成のＡ／Ｄ変換器に適した入力電圧が提供される。
【００４１】
Ａ／Ｄ変換回路１７は、ゲインステージ２３の出力２３ｂからの信号ＶＯＰに基づき、変換参照電圧ＶＲＣＨ，ＶＲＣＬに応じてディジタル信号Ｄを生成する。
【００４２】
Ａ／Ｄ変換回路１７は、例えば２つのコンパレータ１７ａ、１７ｂを含むことができる。コンパレータ１７ａ、１７ｂは、それぞれ、入力アナログ信号をそれぞれの所定の第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬと比較すると共に、図１に示されるように、比較結果信号Ｂ０、Ｂ１を提供する。Ａ／Ｄ変換回路１７における変換参照電圧ＶＲＣＨ、ＶＲＣＬは、参照電圧発生回路３７によって提供される。ディジタル信号Ｄは、Ａ／Ｄ変換値を示す。ディジタル信号Ｄは、例えば２ビット（Ｂ０、Ｂ１）を有しており、各ビット（Ｂ０、Ｂ１）は、「１」または「０」を取りうる。ディジタル信号Ｄは、（Ｄ＝Ｂ０＋Ｂ１）と表される。Ａ／Ｄ変換回路１１１では、ビット（Ｂ０、Ｂ１）の組み合わせにより１回の積分動作又は一巡回毎のディジタル値は第１〜第３の値（Ｄ＝０、Ｄ＝１、Ｄ＝２）を有する。すなわち、コンパレータ１７ａ，１７ｂは、以下のように動作する。
【００４３】
ＶＯＰ＞ＶＲＣＨのとき          Ｂ１＝１，Ｂ０＝１
ＶＲＣＬ＜ＶＯＰ≦ＶＲＣＨのとき  Ｂ１＝０，Ｂ０＝１
ＶＯＰ≦ＶＲＣＬのとき          Ｂ１＝０，Ｂ０＝０
【００４４】
また、Ａ／Ｄ変換回路１７は、第１のＡ／Ｄ変換動作において、例えば１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成することとしてもよい。この場合には、ディジタル信号Ｄは、１ビット（Ｂ１）のみであり、２値を表せる。また、コンパレータ１７ａにおいて基準として用いられる信号は、変換参照電圧ＶＲＣＨである。この場合には、コンパレータ１７ａは、以下のように動作する。
【００４５】
ＶＯＰ＞ＶＲＣＨのとき  Ｂ１＝１
ＶＯＰ≦ＶＲＣＨのとき  Ｂ１＝０
【００４６】
参照電圧発生回路３７は、第１及び第２の基準参照電圧ＶＲＨ，ＶＲＬに基づき、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬを生成する回路である。なお、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬは、基準電圧源３３，３５から供給される。図２は、参照電圧発生回路３７の回路図の一例である。図２に示すように、参照電圧発生回路３７は、第１及び第２の基準参照電圧ＶＲＨ，ＶＲＬに基づき、所定の抵抗値を有する抵抗Ｒ１〜Ｒ５に応じて、電圧ＶＲＣ１Ｈ，ＶＲＣ２Ｈ，ＶＲＣ２Ｌ，ＶＲＣ１Ｌを生成する。第１のＡ／Ｄ変換動作では、スイッチＳＩの動作により、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬとして電圧ＶＲＣ１Ｈ，ＶＲＣ１Ｌが供給される。一方、第２のＡ／Ｄ変換動作では、スイッチＳＡの動作により、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬとして電圧ＶＲＣ２Ｈ，ＶＲＣ２Ｌが供給される。
【００４７】
この参照電圧発生回路３７によれば、第１の変換参照電圧ＶＲＣＨは、第１の基準参照電圧ＶＲＨと第２の基準参照電圧値ＶＲＬとの間の中央値より高く且つ第１の基準参照電圧ＶＲＨより低い。また、第１のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣＨは、第２のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣＨより高い。また、第２の変換参照電圧ＶＲＣＬは、第１の基準参照電圧ＶＲＨと第２の基準参照電圧値ＶＲＬとの間の中央値より低く且つ第２の基準参照電圧ＶＲＬより高い。また、第１のＡ／Ｄ変換動作における第２の変換参照電圧ＶＲＣＬは、第２のＡ／Ｄ変換動作における第２の変換参照電圧ＶＲＣＬより低い。このように第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬが生成されるので、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作が適切に実施される。
【００４８】
また、例えば、抵抗Ｒ１〜Ｒ５の抵抗値を、抵抗Ｒ１＝２Ｒ、抵抗Ｒ２＝Ｒ、抵抗Ｒ３＝２Ｒ、抵抗Ｒ４＝Ｒ、抵抗Ｒ５＝２Ｒ（Ｒは所定の抵抗値）といった値に設定することにより、第１のＡ／Ｄ変換動作における第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬとして、以下の式により表される電圧ＶＲＣ１Ｈ，ＶＲＣ１Ｌが供給されることが好ましい。
【００４９】
ＶＲＣ１Ｈ＝（３ＶＲＨ＋ＶＲＬ）／４
ＶＲＣ１Ｌ＝（ＶＲＨ＋３ＶＲＬ）／４
【００５０】
また、第２のＡ／Ｄ変換動作における第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬとして、以下の式により表される電圧ＶＲＣ２Ｈ，ＶＲＣ２Ｌが供給されることが好ましい。
【００５１】
ＶＲＣ２Ｈ＝（５ＶＲＨ＋３ＶＲＬ）／８
ＶＲＣ２Ｌ＝（３ＶＲＨ＋５ＶＲＬ）／８
【００５２】
このように第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬが生成されるので、より適切に第２のＡ／Ｄ変換動作が実施される。
【００５３】
また、第１のＡ／Ｄ変換動作において、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する場合における参照電圧発生回路３７の回路図の一例は、図３に示される。この参照電圧発生回路３７によれば、第１のＡ／Ｄ変換動作では、スイッチＳＩの動作により、第１の変換参照電圧ＶＲＣＨとして電圧ＶＲＣ１Ｈが供給される。一方、第２のＡ／Ｄ変換動作では、スイッチＳＡの動作により、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬとして電圧ＶＲＣ２Ｈ，ＶＲＣ２Ｌが供給される。
【００５４】
この参照電圧発生回路３７によれば、第１のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣＨは、第１の基準参照電圧ＶＲＨと第２の基準参照電圧値ＶＲＬとの間の中央値である。また、第２のＡ／Ｄ変換動作における第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬとして、以下の式により表される電圧ＶＲＣ２Ｈ，ＶＲＣ２Ｌが供給される。
【００５５】
ＶＲＣ２Ｈ＝（５ＶＲＨ＋３ＶＲＬ）／８
ＶＲＣ２Ｌ＝（３ＶＲＨ＋５ＶＲＬ）／８
【００５６】
論理回路１９は、ディジタル信号Ｄに応じた制御信号ＶＣＯＮＴ（例えばφＤＨ、φＤＬ、φＤＳ）を生成する。
【００５７】
Ｄ／Ａ変換回路２１は、第１及び第２の出力２１ａ，２１ｂを有し、第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬの少なくともいずれか一方を、制御信号ＶＣＯＮＴに応じて第１及び第２の出力２１ａ，２１ｂを介してゲインステージ１５に提供する。第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬは、基準電圧源３３，３５から供給される。Ｄ／Ａ変換回路２１は、制御信号に応答して、第１の出力２１ａに第１及び第２の基準参照電圧ＶＲＨ，ＶＲＬのいずれかを提供すると共に第２の出力２１ｂに第１及び第２の基準参照電圧ＶＲＨ，ＶＲＬのいずれかを提供するためのスイッチ回路３１を含む。
【００５８】
スイッチ回路３１は、スイッチ３１ａ，３１ｂを動作させることにより第１及び第２の基準参照電圧ＶＲＨ，ＶＲＬをそれぞれ第１及び第２の出力２１ａ，２１ｂに供給し、スイッチ３１ａ，３１ｃを動作させることにより第１の基準参照電圧ＶＲＨを第１及び第２の出力２１ａ，２１ｂの両方に供給し、スイッチ３１ｂ，３１ｃを動作させることにより第２の基準参照電圧ＶＲＬを第１及び第２の出力２１ａ，２１ｂの両方に供給する。Ｄ／Ａ変換回路２１の第１及び第２の出力２１ａ、２１ｂは、それぞれ、第１及び第２のキャパシタ２５、２７の一端２５ａ、２７ａに接続されている。スイッチ３１ａ〜３１ｃの開閉は、それぞれ、論理回路１９からの制御信号φＤＨ、φＤＳ、φＤＬによって制御されるので、ディジタル信号Ｂ１、Ｂ０の値は、制御信号φＤＨ、φＤＳ、φＤＬのうちのいずれがアクティブになるかを決定する。
【００５９】
第１及び第２の出力２１ａ、２１ｂに提供される電圧をそれぞれＶＤＡ１，ＶＤＡ２とすると、Ｄ／Ａ変換回路２１は、論理回路１９からの制御信号ＶＣＯＮＴに応答して、例えば、以下の制御を行う。
【００６０】
条件Ｄ＝２が満たされるとき：ＶＤＡ１＝ＶＤＡ２＝ＶＲＨ
条件Ｄ＝１が満たされるとき：ＶＤＡ１＝ＶＲＨ、ＶＤＡ２＝ＶＲＬ
条件Ｄ＝０が満たされるとき：ＶＤＡ１＝ＶＤＡ２＝ＶＲＬ
【００６１】
また、第１のＡ／Ｄ変換動作において、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する構成である場合には、Ｄ／Ａ変換回路２１は、コンパレータ１７ａからのディジタル信号Ｂ１に基づく制御信号ＶＣＯＮＴに応じて、以下のような制御を行う。
【００６２】
条件Ｂ１＝１が満たされるとき：ＶＤＡ１＝ＶＲＨ、ＶＤＡ２＝ＶＲＬ
条件Ｂ１＝０が満たされるとき：ＶＤＡ１＝ＶＤＡ２＝ＶＲＬ
【００６３】
本発明の別の側面は、イメージセンサデバイスである。図４は、イメージセンサの画素を示す図面である。このイメージセンサデバイスは、イメージセンサセル２ａのアレイを含むセルアレイと、セルアレイに接続されており複数のＡ／Ｄ変換回路１１１を含む変換器アレイとを備える。Ａ／Ｄ変換回路１１１の各々は、セルアレイのカラム線８を介してイメージセンサセル２ａに接続されている。
【００６４】
イメージセンサセル２ａは、例えばＣＭＯＳイメージセンサセルの構造を有する。フォトダイオードＰＤが、イメージに関連する一画素分の光Ｌを受ける。選択トランジスタＭＳのゲートは、行方向に伸びるロウ選択線Ｓに接続される。リセットトランジスタＭＲのゲートはリセット線Ｒに接続される。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続される。フォトダイオードＰＤの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続される。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続される。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介してカラム線８に接続される。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭＳを介してカラム線に提供する。
【００６５】
この構造のイメージセンサセル２ａは、リセットレベルを示す第１の信号と該リセットレベルに重畳された信号レベルを示す第２の信号とを生成可能である。すなわち、イメージセンサセル２ａは、まず、リセット制御信号ＲをリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭＡを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＰＤから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。このように、画素２ａは、リセットレベルを示す第１の信号Ｓ１と該リセットレベルに重畳された信号レベルを示す第２の信号Ｓ２とを生成可能である。
【００６６】
引き続き、図５を参照して、図１に示されたＡ／Ｄ変換回路１１１における第１のＡ／Ｄ変換動作を説明する。
【００６７】
図５（ａ）では、Ａ／Ｄ変換回路１１１は、第１の初期格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５の入力１５ａを介して受けたアナログ信号ＶＩＮを第１のキャパシタ２５に格納し、ゲインステージ１５の出力２３ｂと第１の入力２３ａとを接続する。また、第２のキャパシタ２７は、第２の出力２１ｂから供給される第２の基準参照電圧ＶＲＬを格納し、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。
【００６８】
第１の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路３１及びスイッチ４３，４７，４９，５１，５３により実現される。第１の初期格納ステップでは、制御信号（φＤＨ＝０，φＤＳ＝０、φＤＬ＝１）及びクロック信号（φ１＝１，φ２＝０，φ３＝０，φＲ＝１，φＳ＝１）により、スイッチ３１ｃ，４７，５３，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１は非導通とされる。
【００６９】
このとき、容量Ｃ１ａ，Ｃ１ｂに蓄積される電荷（Ｑ１ａ，Ｑ１ｂ）は次式で表される。
【００７０】
Ｑ１ａ＝Ｃ１ａ（ＶＩＮ−ＶＣＯＭ）      …（１）
Ｑ１ｂ＝Ｃ１ｂ（ＶＲＬ−ＶＣＯＭ）      …（２）
【００７１】
第１の初期格納ステップに引き続き、Ａ／Ｄ変換回路１１１は、Ｄ（＝Ｂ１＋Ｂ０）の値に従って、図５（ｂ）又は図５（ｃ）に示される、第１の演算ステップとしての第１の演算動作を行う。
【００７２】
このステップでは、第１のキャパシタ２５を第１の出力２１ａと第１の入力２３ａとの間に接続して第１の演算動作が行われる。また、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続され、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値ＶＯＰがゲインステージ１５の出力１５ｂに生成される。第１の演算ステップでは、クロック信号（φ１＝０，φ２＝１，φ３＝０，φＲ＝０，φＳ＝０）により、スイッチ４９は導通され、スイッチ４７，５１，５３，４３は非導通とされる。
【００７３】
Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａ，１７ｂからの出力値Ｄ（＝Ｂ１＋Ｂ０）に従ったスイッチ回路３１の制御により、第１の基準参照電圧ＶＲＨまたは第２の基準参照電圧ＶＲＬが提供される。
【００７４】
コンパレータ１７ａ，１７ｂは、以下のように動作する。
【００７５】
ＶＯＰ＞ＶＲＣＨのとき          Ｂ１＝１，Ｂ０＝１
ＶＲＣＬ＜ＶＯＰ≦ＶＲＣＨのとき  Ｂ１＝０，Ｂ０＝１
ＶＯＰ≦ＶＲＣＬのとき          Ｂ１＝０，Ｂ０＝０      …（３）
【００７６】
Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧ＶＲＨが提供されるように制御されながら図５（ｂ）の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧ＶＲＬが提供されるように制御されながら図５（ｂ）の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬが提供されるように制御されながら図５（ｃ）の動作が行われる。この動作の結果の出力値をＤ（２）とする。
【００７７】
例えば、第１の初期格納ステップでは、ＶＯＰ＝ＶＣＯＭであるので、Ｂ１＝０，Ｂ０＝１となる。従って、Ｄ＝１であるので、図５（ｃ）に示される動作が行われる。このときの出力ＶＯＰは以下のようになる。
【００７８】
【数１】
2014239426.tif 000003
【００７９】
続いて、Ａ／Ｄ変換回路１１１は、図５（ｄ）に示される第１の格納動作を第１の格納ステップとして行う。第１の格納ステップでは、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで演算値ＶＯＰを容量Ｃ２に保持したままで、ゲインステージ１５の入力１５ａからのアナログ信号ＶＩＮを第１のキャパシタ２５に格納し、第２の出力２１ｂから供給される第２の基準参照電圧ＶＲＬを第２のキャパシタ２７に格納する。第１の格納ステップでは、制御信号（φＤＨ＝０，φＤＳ＝０、φＤＬ＝１）及びクロック信号（φ１＝１，φ２＝０，φ３＝０，φＲ＝０，φＳ＝１）により、スイッチ３１ｃ，４７，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１，５３は非導通とされる。
【００８０】
次いで、Ｄ（２）の値に応じて、Ａ／Ｄ変換回路１１１は、図５（ｂ）又は図５（ｃ）に示される、第１の演算ステップとしての第１の演算動作を行う。すなわち、出力値Ｄの値に応じて図５（ｂ）及び図５（ｃ）に示される第１の演算動作のいずれかを選択しながら、Ａ／Ｄ変換回路１１１は、第１の演算ステップ及び第１の格納ステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップを実施する。
【００８１】
このときの演算値は、以下の式（５）により表される。
【００８２】
【数２】
2014239426.tif 000004
【００８３】
ここで、式（５）におけるΔＶＲは以下の式（６）により表される。
【００８４】
【数３】
2014239426.tif 000005
【００８５】
積分型Ａ／Ｄ変換ステップにおいて、第１の演算ステップ及び第１の格納ステップをＭ回繰り返して、サンプリング及び積分を行ったときの演算値ＶＯＰは、以下の式（７）により表される。
【００８６】
【数４】
2014239426.tif 000006
【００８７】
式（７）の右辺第２項に示されるように、入力信号であるアナログ信号ＶＩＮに１／２のゲインをかけて、Ｍ回のサンプリングを行い、折り返し積分型のＡ／Ｄ変換を行うと、その出力（演算値ＶＯＰ）の振幅範囲は、入力信号と同じになる。
【００８８】
図６は、シミュレーションにより求めたゲインステージ１５の積分型Ａ／Ｄ変換器としての動作（折り返し積分型のＡ／Ｄ変換）時における入出力特性を示す図面である。図６（ａ）は、（ＶＲＨ＝２Ｖ、ＶＲＬ＝１Ｖ、演算動作における参照電圧ＶＲＩ＝ＶＲＬ、ＶＣＯＭ＝１．５Ｖ、サンプリング回数Ｍ＝１６）の条件における入出力特性を示す図である。図６（ａ）に示されるように、１．５〜２．５Ｖの振幅１Ｖの入力に対して、出力は、１〜２Ｖとなっており、その振幅は１Ｖの範囲に収められている。
【００８９】
なお、以上の説明は、演算動作における参照電圧ＶＲＩとして第２の基準参照電圧ＶＲＬを採用した場合の例である。すなわち、図５（ａ）及び（ｄ）において、第２のキャパシタ２７に第２の基準参照電圧ＶＲＬが供給されている。これに対して、演算動作における参照電圧ＶＲＩとして第１の基準参照電圧ＶＲＨを採用してもよい。第１の基準参照電圧ＶＲＨを採用した場合には、出力の絶対値は、第２の基準参照電圧ＶＲＬを採用した場合と相違する。この場合には、式（７）は、以下の式（８）に変形される。
【００９０】
【数５】
2014239426.tif 000007
【００９１】
また、図６（ｂ）は、（ＶＲＨ＝２．５Ｖ、ＶＲＬ＝１．５Ｖ、演算動作における参照電圧ＶＲＩ＝ＶＲＨ、ＶＣＯＭ＝２．０Ｖ、サンプリング回数Ｍ＝１６）の条件における入出力特性を示す図である。図６（ｂ）に示されるように、１．０〜２．０Ｖの振幅１Ｖの入力に対して、出力は、１．５〜２．５Ｖとなっており、その振幅は１Ｖの範囲に収められている。
【００９２】
ここで、図６（ａ）に示した入出力特性と対比して、コンパレータ１７ａ，１７ｂに供給される第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬを変更した場合に例を図７に示す。図６（ａ）に示した入出力特性の例では、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬは、以下に示す値であった。
【００９３】
ＶＲＣＨ＝（３ＶＲＨ＋ＶＲＬ）／４＝１．７５Ｖ
ＶＲＣＬ＝（ＶＲＨ＋３ＶＲＬ）／４＝１．２５Ｖ
【００９４】
これに対して、図７に示す入出力特性の例では、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬは、以下に示す値である。
【００９５】
ＶＲＣＨ＝（５ＶＲＨ＋３ＶＲＬ）／８＝１．６２５Ｖ
ＶＲＣＬ＝（３ＶＲＨ＋５ＶＲＬ）／８＝１．３７５Ｖ
【００９６】
図７に示されるように、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬが変更されると、ゲインステージ１５における積分型Ａ／Ｄ変換が好適に実施されない。従って、第１及び第２の変換参照電圧ＶＲＣＨ、ＶＲＣＬは、図６（ａ）の入出力特性が得られたときのような値に設定されることが好ましい。
【００９７】
イメージセンサセルからの信号に対する相関２重サンプリング（ＣＤＳ）をアナログ領域で行うか（アナログＣＤＳ）、ディジタル領域で行うか（ディジタルＣＤＳ）により、いわゆる折り返し積分型Ａ／Ｄ変換である積分型Ａ／Ｄ変換ステップにおける入力信号、及び積分型Ａ／Ｄ変換の後に行う巡回型Ａ／Ｄ変換の実施の仕方が異なる。図８（ａ）は、アナログＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図である。また、図８（ｂ）は、ディジタルＣＤＳを実施する場合の１水平読み出し期間における処理タイミングを示す図である。
【００９８】
図８（ａ）に示すように、アナログＣＤＳを実施する場合には、期間Ｓｆｒ１において、イメージセンサセルから出力されリセットレベルを示す第１の信号をゲインステージ１５に入力されるアナログ信号ＶＩＮとして、積分型Ａ／Ｄ変換を実施する（第１のリセットレベル用積分型Ａ／Ｄ変換ステップ）。続いて、期間Ｓｆｓ１において、リセットレベルに重畳された信号レベルを示す第２の信号をゲインステージ１５に入力されるアナログ信号ＶＩＮとして、積分型Ａ／Ｄ変換を実施する（第１の信号レベル用積分型Ａ／Ｄ変換ステップ）。この第１の信号レベル用積分型Ａ／Ｄ変換ステップでは、後に図９を参照して説明するように、積分器である第３のキャパシタ２９に転送される電荷の極性が、第１のリセットレベル用積分型Ａ／Ｄ変換ステップとは逆になるように演算が行われる。これにより、信号レベルがＡ／Ｄ変換されて得られるディジタル値における上位ビットの値が得られる。ここで得られるディジタル値では、ノイズがキャンセルされている。そして、期間Ｓｃｓ１において、第１の信号レベル用積分型Ａ／Ｄ変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型Ａ／Ｄ変換が実施される。これにより、信号レベルがＡ／Ｄ変換されて得られるディジタル値における下位ビットの値が得られる。
【００９９】
また、図８（ｂ）に示すように、ディジタルＣＤＳを実施する場合には、期間Ｓｆｒ２において、イメージセンサセルから出力されリセットレベルを示す第１の信号をゲインステージ１５に入力されるアナログ信号ＶＩＮとして、積分型Ａ／Ｄ変換が実施される（第１の信号に対する積分型Ａ／Ｄ変換ステップ）。これにより、リセットレベルがＡ／Ｄ変換されて得られるディジタル値における上位ビットの値が得られる。続いて、期間Ｓｃｒ２において、第１の信号に対する積分型Ａ／Ｄ変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型Ａ／Ｄ変換が実施される（第１の信号に対する巡回型Ａ／Ｄ変換ステップ）。これにより、リセットレベルがＡ／Ｄ変換されて得られるディジタル値における下位ビットの値が得られる。従って、期間Ｓｆｒ２及び期間Ｓｃｒ２において、リセットレベルがＡ／Ｄ変換されたディジタル値が得られる。
【０１００】
続いて、期間Ｓｆｓ２において、リセットレベルに重畳された信号レベルを示す第２の信号をゲインステージ１５に入力されるアナログ信号ＶＩＮとして、積分型Ａ／Ｄ変換を実施する（第２の信号に対する積分型Ａ／Ｄ変換ステップ）。これにより、第２の信号がＡ／Ｄ変換されて得られるディジタル値における上位ビットの値が得られる。そして、期間Ｓｃｓ２において、第２の信号に対する積分型Ａ／Ｄ変換ステップの結果として得られる残差アナログ信号を入力信号として巡回型Ａ／Ｄ変換が実施される。これにより、第２の信号がＡ／Ｄ変換されて得られるディジタル値における下位ビットの値が得られる。従って、期間Ｓｆｓ２及び期間Ｓｃｓ２において、リセット信号がＡ／Ｄ変換されたディジタル値が得られる。従って、期間Ｓｆｓ２及び期間Ｓｃｓ２において、第２の信号がＡ／Ｄ変換されたディジタル値が得られる。そして、期間Ｓｆｓ２及び期間Ｓｃｓ２において得られたディジタル値から、期間Ｓｆｒ２及び期間Ｓｃｒ２において得られたディジタル値を減ずることにより、セル間の出力のばらつき及びノイズがキャンセルされた、信号レベルのディジタル値が得られる。
【０１０１】
次に、図９を参照して、Ａ／Ｄ変換回路１１１における、巡回型Ａ／Ｄ変換ステップとしての巡回型Ａ／Ｄ変換の動作を説明する。この巡回型Ａ／Ｄ変換は、例えば、図８における期間Ｓｃｓ１，Ｓｃｒ２，Ｓｃｓ２において行われる。
【０１０２】
まず、ゲインステージ１５は、図９（ａ）に示すような、第２の初期格納ステップとしての第２の格納動作を実施する。このステップでは、第１の信号レベル用積分型Ａ／Ｄ変換ステップ（期間Ｓｆｓ１）、又は積分型Ａ／Ｄ変換ステップ（期間Ｓｆｒ２又は期間Ｓｆｓ２）における演算値ＶＯＰである残差アナログ信号を第１、第２及び第３のキャパシタ２５，２７，２９に格納する。このステップでは、制御信号（φＤＨ＝０，φＤＳ＝１、φＤＬ＝０）及びクロック信号（φ１＝１，φ２＝０，φ３＝１，φＲ＝０，φＳ＝０）により、スイッチ３１ｃ，４７，５１は導通され、スイッチ３１ａ，３１ｂ，４３，４９，５３は非導通とされる。また、このステップでは、第１の信号レベル用積分型Ａ／Ｄ変換ステップ、又は積分型Ａ／Ｄ変換ステップにおける演算値ＶＯＰがコンパレータ１７ａ，１７ｂに提供される。コンパレータ１７ａ，１７ｂは、提供された演算値ＶＯＰに基づき、ディジタル信号Ｂ１，Ｂ０を生成する。
【０１０３】
続いて、ゲインステージ１５は、第２の初期格納ステップに引き続き、Ｄ（＝Ｂ１＋Ｂ０）の値に従って、図９（ｂ）又は図９（ｃ）に示される、第２の演算ステップとしての第２の演算動作を行う。第２の演算動作では、ゲインステージ１５は、演算増幅回路２３及びキャパシタ２５、２７、２９により演算値ＶＯＰを生成する。第２の演算動作では、第３のキャパシタ２９が演算増幅回路１５の出力１５ｂと入力１５ａとの間に接続されると共に、第１のキャパシタ２５が第１の出力２１ａと第１の入力２３ａとの間に接続され、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続される。第２の演算ステップでは、クロック信号（φ１＝０，φ２＝１，φ３＝０，φＲ＝０，φＳ＝０）により、スイッチ４９は導通され、スイッチ４７，５１，５３，４３は非導通とされる。
【０１０４】
Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａ，１７ｂからの出力値Ｄ（＝Ｂ１＋Ｂ０）に従ってスイッチ回路３１が制御され、第１の基準参照電圧ＶＲＨまたは第２の基準参照電圧ＶＲＬが提供される。
【０１０５】
コンパレータ１７ａ，１７ｂは、以下のように動作する。
【０１０６】
ＶＯＰ＞ＶＲＣＨのとき          Ｄ＝２（Ｂ１＝１，Ｂ０＝１）
ＶＲＣＬ＜ＶＯＰ≦ＶＲＣＨのとき  Ｄ＝１（Ｂ１＝０，Ｂ０＝１）
ＶＯＰ≦ＶＲＣＬのとき          Ｄ＝０（Ｂ１＝０，Ｂ０＝０）
【０１０７】
Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧ＶＲＨが提供されるように制御されながら図９（ｂ）の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧ＶＲＬが提供されるように制御されながら図９（ｂ）の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬが提供されるように制御されながら図９（ｃ）の動作が行われる。
【０１０８】
続いて、ゲインステージ１５は、第２の演算ステップに引き続き、図９（ａ）に示される、第２の格納ステップとしての第２の格納動作を行う。
【０１０９】
第２の格納ステップでは、第２の演算ステップにおける演算値ＶＯＰを第１、第２及び第３のキャパシタ２５，２７，２９に格納する点において、第２の初期格納ステップと相違する。
【０１１０】
そして、ゲインステージ１５は、巡回型Ａ／Ｄ変換ステップとして、第２の演算ステップ及び第２の格納ステップを所定回数繰り返して行う。
【０１１１】
次に、図１０を参照して、例えば図８（ａ）における期間Ｓｆｓ１において実施されるような積分型Ａ／Ｄ変換動作を説明する。図１０は、前述したように、アナログＣＤＳを実施する場合における、リセットレベルに重畳された信号レベルを示す第２の信号に対する積分型Ａ／Ｄ変換動作の例を示している。すなわち、積分器を構成するキャパシタに転送される電荷の極性が、リセットレベルを示す第１の信号に対して実施された積分型Ａ／Ｄ変換（図５参照）とは逆になるように、Ａ／Ｄ変換動作が行われる。
【０１１２】
まず、ゲインステージ１５は、１ステップ前の演算動作における出力値Ｄの値に従って、Ａ／Ｄ変換回路１１１は、図１０（ａ）又は図１０（ｂ）に示される第１の信号レベル用格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５は、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで第１のリセットレベル用積分型Ａ／Ｄ変換ステップにおける演算値ＶＯＰを容量Ｃ２に保持したままで、第１の出力２１ａから供給される第１の基準参照電圧ＶＲＨ又は第２の基準参照電圧ＶＲＬを第１のキャパシタ２５に格納し、第２の出力２１ｂから供給される第１の基準参照電圧ＶＲＨ又は第２の基準参照電圧ＶＲＬを第２のキャパシタ２７に格納する。
【０１１３】
Ｄ＝２のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧ＶＲＬが提供されるように制御されながら図１０（ａ）の動作が行われる。一方、Ｄ＝０のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第１の基準参照電圧ＶＲＨが提供されるように制御されながら図１０（ａ）の動作が行われる。さらに、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬが提供されるように制御されながら図１０（ｂ）の動作が行われる。
【０１１４】
続いて、ゲインステージ１５は、図１０（ｃ）に示される第１の信号レベル用演算ステップとしての第１の演算動作を行う。このステップでは、ゲインステージ１５は、第２の信号が供給されたゲインステージ１５の入力ＶＩＮと第１の入力２３ａとの間に第１のキャパシタ２５を接続し、第２の出力２１ｂと第１の入力２３ａとの間に第２のキャパシタ２７を接続する。
【０１１５】
第１又は第２の基準参照電圧が第１及び第２のキャパシタ２５，２７に供給された後に、アナログ信号ＶＩＮ及び演算増幅回路２３における参照電圧ＶＲＩが第１及び第２のキャパシタ２５，２７に供給されるので、アナログ信号ＶＩＮに関する電荷は、図５に示した、積分型Ａ／Ｄ変換とは逆の極性により積分器に転送される。
【０１１６】
演算増幅回路２３における参照電圧ＶＲＩが、（ＶＲＩ＝ＶＲＬ）である場合には、このときの演算値ＶＯＰ（Ｍ＋１）は、以下の式（９）により表される。
【０１１７】
【数６】
2014239426.tif 000008
【０１１８】
さらに、第１の信号レベル用演算ステップ及び第１の信号レベル用格納ステップをＭ回繰り返したときの演算値ＶＯＰ（２Ｍ）は、以下の式（１０）により表される。
【０１１９】
【数７】
2014239426.tif 000009
【０１２０】
また、ＶＲＩ＝ＶＲＨである場合には、式（１０）は、以下の式（１１）のように変形される。
【０１２１】
【数８】
2014239426.tif 000010
【０１２２】
また、第１のリセットレベル用積分型Ａ／Ｄ変換ステップ（１〜Ｍ回目のサンプリング及び積分）において、ゲインステージ１５の入力１５ａに提供されるアナログ信号ＶＩＮは、リセットレベルの信号ＶＲＥＳであり、第１の信号レベル用積分型Ａ／Ｄ変換ステップ（Ｍ＋１〜２Ｍ回目のサンプリング及び積分）において、ゲインステージ１５の入力１５ａに提供されるアナログ信号ＶＩＮは、信号レベルの信号ＶＳＩＧであるので、式（１０）は、式（１２）にように表される。
【０１２３】
【数９】
2014239426.tif 000011
【０１２４】
さらに、式（１２）は、以下の式（１３）のように表される。
【０１２５】
【数１０】
2014239426.tif 000012
【０１２６】
さらに、式（１３）は、式（６）を用いて、以下の式（１４）のように表される。
【０１２７】
【数１１】
2014239426.tif 000013
【０１２８】
式（１４）の右辺におけるＶＯＰ（２Ｍ）に対してｍビットの巡回型Ａ／Ｄ変換を行うことにより、式（１４）の右辺第１項の（ＶＯＰ（２Ｍ）−ＶＣＯＭ）／（ＶＲＨ−ＶＲＬ）は、−０．５から０．５までの値をとるディジタル値に変換される。このディジタル値をＸとして、以下の式（１５）のように表す。
【０１２９】
【数１２】
2014239426.tif 000014
【０１３０】
ここで、かっこ［］は、かっこ内の値のディジタル値を意味する。
さらに、値Ｙを式（１６）のように表す。
【０１３１】
【数１３】
2014239426.tif 000015
【０１３２】
式（１４）は、値Ｘ，Ｙを用いて、以下の式（１７）のように表される。
【０１３３】
【数１４】
2014239426.tif 000016
【０１３４】
式（１７）は、求められるべきＭ（ＶＲＥＳ−ＶＳＩＧ）に対するディジタル値が、巡回型Ａ／Ｄ変換の結果と折り返し積分型Ａ／Ｄ変換の結果（ディジタルカウント値）とによって表されることを意味する。折り返し積分型Ａ／Ｄ変換の結果をｎビットとすると、本実施形態のＡ／Ｄ変換回路１１１は、（ｎ＋ｍ−１）ビットのディジタル値を得るＡ／Ｄ変換を実施できる。なお、折り返し積分型Ａ／Ｄ変換の結果であるディジタルカウント値は、Ａ／Ｄ変換回路１７の後段に設けられたカウンタ回路により出力値Ｄ（Ｂ１＋Ｂ０又はＢ１）に１が現れた回数が取得されることにより得られる。このカウント値の取得については後述する。
【０１３５】
図１１は、図６のシミュレーションに対応する入力信号であるアナログ信号ＶＩＮの入力レベルとディジタルカウント値との関係を示す図である。図１１（ａ）及び（ｂ）に示されるように、積分型Ａ／Ｄ変換における１６回のサンプリング及び積分及び１．０Ｖの入力範囲に対し、ディジタルカウント値は、１５階調の値を取り得る。従って、このディジタルカウント値の範囲は、約４ビットで表される。
【０１３６】
式（１３）における
【数１５】
2014239426.tif 000017
の項は、入力レベルの範囲が１．０Ｖである場合に、０〜１４の範囲の値を取りうるので、４ビットで表される。従って、例えば、巡回型Ａ／Ｄ変換を１２ビットの出力結果が得られるように実施した場合には、カウンタ値の上位ビットを１ビットシフトして線形の信号を生成することから、本実施形態のＡ／Ｄ変換回路１１１は、１５ビット（＝（１２＋４−１）ビット）にほぼ相当するダイナミックレンジを有することができる。以上説明したように、本実施形態のＡ／Ｄ変換回路１１１は、折り返し積分型のＡ／Ｄ変換である積分型Ａ／Ｄ変換によるノイズ低減の効果を十分に得ながら、広いダイナミックレンジを有するディジタル信号の出力をすることができる。
【０１３７】
引き続き、図１２を参照して、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する場合における第１のＡ／Ｄ変換動作を説明する。
【０１３８】
図１２（ａ）では、ゲインステージ１５は、第１の初期格納ステップとしての第１の格納動作を行う。このステップでは、ゲインステージ１５の入力１５ａを介して受けたアナログ信号ＶＩＮを第１のキャパシタ２５に格納し、ゲインステージ１５の出力２３ｂと第１の入力２３ａとを接続する。また、第２のキャパシタ２７は、第２の出力２１ｂから供給される第２の基準参照電圧ＶＲＬを格納し、第３のキャパシタ２９は、演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続される。
【０１３９】
第１の初期格納ステップ及び以下に説明する各ステップにおける格納及び接続は、スイッチ回路３１及びスイッチ４３，４７，４９，５１，５３により実現される。第１の初期格納ステップでは、制御信号（φＤＨ＝０，φＤＳ＝０、φＤＬ＝１）及びクロック信号（φ１＝１，φ２＝０，φ３＝０，φＲ＝１，φＳ＝１）により、スイッチ３１ｃ，４７，５３，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１は非導通とされる。
【０１４０】
第１の初期格納ステップに引き続き、Ａ／Ｄ変換回路１１１は、Ｄ（＝Ｂ１）の値に従って、図１２（ｂ）又は図１２（ｃ）に示される、第１の演算ステップとしての第１の演算動作を行う。
【０１４１】
このステップでは、第１のキャパシタ２５を第１の出力２１ａと第１の入力２３ａとの間に接続して第１の演算動作が行われる。また、第２のキャパシタ２７が第２の出力２１ｂと第１の入力２３ａとの間に接続され、第３のキャパシタ２９が演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続されることにより、演算値ＶＯＰがゲインステージ１５の出力１５ｂに生成される。第１の演算ステップでは、クロック信号（φ１＝０，φ２＝１，φ３＝０，φＲ＝０，φＳ＝０）により、スイッチ４９は導通され、スイッチ４７，５１，５３，４３は非導通とされる。
【０１４２】
Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂには、コンパレータ１７ａからの出力値Ｄ（＝Ｂ１）に従ったスイッチ回路３１の制御により、第１の基準参照電圧ＶＲＨまたは第２の基準参照電圧ＶＲＬが提供される。
【０１４３】
コンパレータ１７ａは、以下のように動作する。
【０１４４】
ＶＯＰ＞ＶＲＣＨのとき  Ｂ１＝１
ＶＯＰ≦ＶＲＣＨのとき  Ｂ１＝０
【０１４５】
Ｄ＝０（Ｂ１＝０）のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂからそれぞれ第１の基準参照電圧ＶＲＨ及び第２の基準参照電圧ＶＲＬが提供されるように制御されながら図１２（ｂ）の動作が行われる。一方、Ｄ＝１のときには、Ｄ／Ａ変換回路２１の第１の出力２１ａ及び第２の出力２１ｂから第２の基準参照電圧ＶＲＬが提供されるように制御されながら図１２（ｂ）の動作が行われる。
【０１４６】
続いて、ゲインステージ１５は、図１２（ｄ）に示される第１の格納動作を第１の格納ステップとして行う。第１の格納ステップでは、第３のキャパシタ２９を演算増幅回路２３の出力２３ｂと第１の入力２３ａとの間に接続することで演算値ＶＯＰを容量Ｃ２に保持したままで、ゲインステージ１５の入力１５ａからのアナログ信号ＶＩＮを第１のキャパシタ２５に格納し、第２の出力２１ｂから供給される第２の基準参照電圧ＶＲＬを第２のキャパシタ２７に格納する。第１の格納ステップでは、制御信号（φＤＨ＝０，φＤＳ＝０、φＤＬ＝１）及びクロック信号（φ１＝１，φ２＝０，φ３＝０，φＲ＝０，φＳ＝１）により、スイッチ３１ｃ，４７，４３は導通され、スイッチ３１ａ，３１ｂ，４９，５１，５３は非導通とされる。
【０１４７】
次いで、ゲインステージ１５は、出力値Ｄの値に応じて図１２（ｂ）及び図１２（ｃ）に示される第１の演算動作のいずれかを選択しながら、第１の演算ステップ及び第１の格納ステップを所定回数繰り返して行う積分型Ａ／Ｄ変換ステップを実施する。
【０１４８】
図１３は、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａを用いてディジタル信号Ｄを生成する場合における、ゲインステージ１５の積分型Ａ／Ｄ変換器としての動作（折り返し積分型のＡ／Ｄ変換）時のシミュレーションにより求めた入出力特性を示す図面である。このシミュレーションにおける条件は、（ＶＲＨ＝２．５Ｖ、ＶＲＬ＝１．５Ｖ、演算動作における参照電圧ＶＲＩ＝ＶＲＬ、ＶＣＯＭ＝２．０Ｖ、サンプリング及び積分回数Ｍ＝１６）である。図１３に示されるように、１．５〜２．５Ｖの振幅１Ｖの入力に対して、出力は、１．５〜２．５Ｖとなっており、その振幅は１Ｖの範囲に収められている。
【０１４９】
次に、図１４〜図１６を参照して、第１のＡ／Ｄ変換動作である折り返し積分型Ａ／Ｄ変換の出力値Ｄに基づき、Ａ／Ｄ変換の結果としてのディジタル値を生成するためのディジタル部ＤＣの構成を説明する。図１４（ａ）は、Ａ／Ｄ変換回路１７が２つのコンパレータ１７ａ，１７ｂ及び２つの変換参照電圧ＶＲＣＨ，ＶＲＣＬを用いてディジタル信号Ｄを生成する場合におけるディジタル部ＤＣＡを示す図である。ディジタル部ＤＣＡは、コンプリメント部ＣＰＡ、加算器ＡＤＡ、レジスタＲＧ１Ａ及びレジスタＲＧ２Ａを含む。また、図１５は、図１４（ａ）に示したコンプリメント部ＣＰＡ、加算器ＡＤＡ、レジスタＲＧ１Ａの詳細な構成を示す図である。図１５に示す例では、５ビットのディジタル値が得られる。以下、図１４（ａ）及び図１５を参照して、これらの構成の動作を説明する。
【０１５０】
まず５ビットのレジスタＲＧ１Ａ（５個のフリップフロップＦＦからなる）にリセット信号ｒｅｓｅｔを与えて、それらの出力を０にする。積分型Ａ／Ｄ変換における積分の１サイクル毎に、レジスタＲＧ１Ａの出力と、積分型Ａ／Ｄ変換の２つのコンパレータ１７ａ，１７ｂからの２ビットの出力（Ｂ１，Ｂ０）とが加算器ＡＤＡ（５個の全加算器ＦＡからなる）により加算され、更にクロックを加えて、その出力結果をレジスタＲＧ１Ａに格納する。これらの加算及び格納を繰り返すことにより、２ビットの出力がディジタル積分されることとなる。リセットレベルを示す第１の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰＡに提供される信号Ｃｏｍｐを０に設定する。これにより、コンプリメント部ＣＰＡの出力は、（Ｘ２＝０，Ｘ３＝０，Ｘ４＝０）となる。そして、入力が（Ｂ０＝０，Ｂ１＝０）の時は、出力が（Ｘ０＝０，Ｘ１＝０）となるので、値の加算は行われない。また、入力が（Ｂ０＝１，Ｂ１＝０）の時は、出力が（Ｘ０＝１，Ｘ１＝０）となるので、値が１ずつ加算される。さらに、入力が（Ｂ０＝１，Ｂ１＝１）の時は、出力が（Ｘ０＝０，Ｘ１＝１）となるので、値が２ずつ加算される。
【０１５１】
一方、信号レベルを示す第２の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰＡに提供される信号Ｃｏｍｐを１に設定する。これにより、コンプリメント部ＣＰＡの出力は、（Ｘ２＝１，Ｘ３＝１，Ｘ４＝１）となる。そして、入力が（Ｂ０＝０，Ｂ１＝０）の時は、出力が（Ｘ０＝０，Ｘ１＝０，Ｘ２＝０，Ｘ３＝０，Ｘ４＝０）となり、値の加算は行われない。また、入力が（Ｂ０＝１，Ｂ１＝０）の時は、出力が（Ｘ０＝１，Ｘ１＝１，Ｘ２＝１，Ｘ３＝１，Ｘ４＝１）となり、これを２の補数として考えると、値が−１ずつ加算される。さらに、入力が（Ｂ０＝１，Ｂ１＝１）の時は、出力が（Ｘ０＝０，Ｘ１＝１，Ｘ２＝１，Ｘ３＝１，Ｘ４＝１）となり、これを２の補数として考えると、値が−２ずつ加算される。
【０１５２】
以上のような構成により、リセットレベル及び信号レベルのそれぞれに対して積分を繰り返す毎に、参照電圧を引き戻す回数を数え上げ、両者の差に相当する回数が最終的にレジスタＲＧ１Ａに格納される。すなわち、このような構成は、図８（ｂ）を参照して説明したような、ディジタルＣＤＳによるディジタル値の取得において採用されることができる。なお、レジスタＲＧ２Ａは、巡回型Ａ／Ｄ変換の結果として得られるディジタル値を格納する。
【０１５３】
図１４（ｂ）は、Ａ／Ｄ変換回路１７が１つのコンパレータ１７ａ及び１つの変換参照電圧ＶＲＣＨを用いてディジタル信号Ｄを生成する場合におけるディジタル部ＤＣＢを示す図である。ディジタル部ＤＣＢは、コンプリメント部ＣＰＢ、加算器ＡＤＢ、レジスタＲＧ１Ｂ及びレジスタＲＧ２Ｂを含む。また、図１６は、図１４（ｂ）に示したコンプリメント部ＣＰＢの詳細な構成を示す図である。なお、加算器ＡＤＢ及びレジスタＲＧ１Ｂの構成は、図１５に示したものと同様である。図１６に示す例では、５ビットのディジタル値が得られる。以下、図１４（ｂ）及び図１６を参照して、これらの構成の動作を説明する。
【０１５４】
まず、５ビットのレジスタＲＧ１Ｂ（５個のフリップフロップＦＦからなる）にリセット信号ｒｅｓｅｔを与えて、それらの出力を０にする。積分型Ａ／Ｄ変換における積分の１サイクル毎に、レジスタＲＧ１Ｂの出力と、積分型Ａ／Ｄ変換の１つのコンパレータ１７ａからの１ビットの出力（Ｂ１）とが加算器ＡＤＢ（５個の全加算器ＦＡからなる）により加算され、更にクロックを加えて、その出力結果をレジスタＲＧ１Ｂに格納する。これらの加算及び格納を繰り返すことにより、１ビットの出力がディジタル積分されることとなる。リセットレベルを示す第１の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰＢに提供される信号Ｃｏｍｐを０に設定する。これにより、コンプリメント部ＣＰＢの出力は、（Ｘ１＝０，Ｘ２＝０，Ｘ３＝０，Ｘ４＝０）となる。そして、入力が（Ｂ１＝０）の時は、出力が（Ｘ０＝０）となるので、値の加算は行われない。また、入力が（Ｂ１＝１）の時は、出力が（Ｘ０＝１）となるので、値が１ずつ加算される。
【０１５５】
一方、信号レベルを示す第２の信号のＡ／Ｄ変換を実施する場合には、コンプリメント部ＣＰＢに提供される信号Ｃｏｍｐを１に設定する。これにより、コンプリメント部ＣＰＢの出力は、（Ｘ１＝０，Ｘ２＝１，Ｘ３＝１，Ｘ４＝１）となる。そして、入力が（Ｂ１＝０）の時は、出力が（Ｘ０＝０，Ｘ１＝０，Ｘ２＝０，Ｘ３＝０，Ｘ４＝０）となり、値の加算は行われない。また、入力が（Ｂ１＝１）の時は、出力が（Ｘ０＝１，Ｘ１＝１，Ｘ２＝１，Ｘ３＝１，Ｘ４＝１）となり、これを２の補数として考えると、値が−１ずつ加算される。
【０１５６】
以上のような構成により、リセットレベル及び信号レベルのそれぞれに対して積分を繰り返す毎に、参照電圧を引き戻す回数を数え上げ、両者の差に相当する回数が最終的にレジスタＲＧ１Ｂに格納される。すなわち、このような構成は、図８（ｂ）を参照して説明したような、ディジタルＣＤＳによるディジタル値の取得において採用されることができる。なお、レジスタＲＧ２Ｂは、巡回型Ａ／Ｄ変換の結果として得られるディジタル値を格納する。
【０１５７】
以上説明した第１の実施形態に係るＡ／Ｄ変換回路１１１によれば、同一の回路構成において動作手順の制御を行うことにより、折り返し積分型のＡ／Ｄ変換を行うための第１のＡ／Ｄ変換動作と、巡回型のＡ／Ｄ変換を行うための第２のＡ／Ｄ変換動作とが実現される。また、第１のＡ／Ｄ変換動作において、出力信号の積分に用いられる第３のキャパシタ２９の容量は、Ａ／Ｄ変換対象のアナログ信号及び基準参照電圧の格納に用いられる第１及び第２のキャパシタ２５，２７の容量より大きいので、折り返し積分型のＡ／Ｄ変換において入力されるアナログ信号ＶＩＮは、その容量比に従って減衰されてサンプリング及び積分される。これ故に、折り返し積分型のＡ／Ｄ変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換器を構成できる。
【０１５８】
以上の第１の実施形態をまとめると以下の要旨を有する。
【０１５９】
本発明の第１の実施形態は、シングルエンド構成のＡ／Ｄ変換器である。このＡ／Ｄ変換器は、ディジタル値に変換されるアナログ信号を受ける入力、出力、並びに第１の入力、第２の入力及び出力を有する演算増幅回路を含むゲインステージと、ゲインステージの出力からの信号に基づき、変換参照電圧を参照して、１又は複数のビットを含むディジタル信号を生成するＡ／Ｄ変換回路と、ディジタル信号に応じて、制御信号を生成する論理回路と、第１及び第２の出力を有し、第１の基準参照電圧及び第２の基準参照電圧の少なくともいずれか一方を、制御信号に応じて第１及び第２の出力を介してゲインステージに提供するＤ／Ａ変換回路とを備える。
ゲインステージは、第１〜第３のキャパシタを含み、第３のキャパシタの容量は、第１及び第２のキャパシタの容量より大きく、演算増幅回路の第２の入力は、基準電位を受け、第１の基準参照電圧は、第２の基準参照電圧値より高く、Ｄ／Ａ変換回路は、制御信号に応答して、第１の出力に第１及び第２の基準参照電圧のいずれかを提供すると共に第２の出力に第１及び第２の基準参照電圧のいずれかを提供するためのスイッチ回路を含む。
当該Ａ／Ｄ変換器は、第１のＡ／Ｄ変換動作と、第２のＡ／Ｄ変換動作を行い、第１のＡ／Ｄ変換動作では、ゲインステージは、演算増幅回路及び第１〜第３のキャパシタにより演算値を生成する第１の演算動作と、第１の格納動作と、を行い、第１の格納動作では、第１のキャパシタは、第１の出力から供給される第１若しくは第２の基準参照電圧又はアナログ信号を格納し、第２のキャパシタは、第２の出力から供給される第１又は第２の基準参照電圧を格納し、第３のキャパシタは、演算増幅回路の出力と第１の入力との間に接続される。
第１の演算動作では、第１の格納動作において第１又は第２の基準参照電圧が第１のキャパシタに格納された場合には、第１のキャパシタがアナログ信号を受ける入力と第１の入力との間に接続され、格納動作においてアナログ信号が第１のキャパシタに格納された場合には、第１のキャパシタが第１の出力と第１の入力との間に接続され、第２のキャパシタが第２の出力と第１の入力との間に接続され、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されることにより、演算値がゲインステージの出力に生成される。
第２のＡ／Ｄ変換動作では、ゲインステージは、演算増幅回路及び第１〜第３のキャパシタにより演算値を生成する第２の演算動作と、演算値を第１及び第２のキャパシタに格納する第２の格納動作を行い、第２の演算動作では、第３のキャパシタが演算増幅回路の出力と第１の入力との間に接続されると共に第１及び第２のキャパシタがそれぞれＤ／Ａ変換回路の第１又は第２の出力と第１の入力との間に接続されて、演算値が当該ゲインステージの出力に生成される、ことを特徴とする。
【０１６０】
このＡ／Ｄ変換器によれば、同一の回路構成において動作手順の制御を行うことにより、フォールディング積分型のＡ／Ｄ変換を行うための第１のＡ／Ｄ変換動作と、巡回型のＡ／Ｄ変換を行うための第２のＡ／Ｄ変換動作とが実現される。また、第１のＡ／Ｄ変換動作において、出力信号の積分に用いられる第３のキャパシタの容量は、Ａ／Ｄ変換対象のアナログ信号及び基準参照電圧の格納に用いられる第１及び第２のキャパシタの容量より大きいので、フォールディング積分型のＡ／Ｄ変換において入力されるアナログ信号は、その容量比に従って減衰されてサンプリング及び積分される。これ故に、フォールディング積分型のＡ／Ｄ変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って小さくなるので、シングルエンド構成により当該Ａ／Ｄ変換器を構成できる。
【０１６１】
また、このＡ／Ｄ変換器では、第３のキャパシタは、第１又は第２のキャパシタの容量の２倍の容量を有する、ことを特徴とする。
【０１６２】
さらに、このＡ／Ｄ変換器によれば、フォールディング積分型のＡ／Ｄ変換において入力されるアナログ信号は、１／２に減衰されてサンプリング及び積分される。これ故に、フォールディング積分型のＡ／Ｄ変換において出力されるアナログ信号の電圧範囲も、キャパシタの容量比に従って１／２となるので、巡回型のＡ／Ｄ変換において、シングルエンド構成のＡ／Ｄ変換器に適した入力電圧が提供される。
【０１６３】
またさらに、このＡ／Ｄ変換器では、変換参照電圧は、第１の基準参照電圧と第２の基準参照電圧値との間の中央値であり、Ａ／Ｄ変換回路は、１ビットのディジタル信号を生成し、論理回路は、第１及び第２の値を有する制御信号を生成する、ことを特徴とする。
【０１６４】
また、このＡ／Ｄ変換器によれば、適切に設定された一つの変換参照電圧に基づきディジタル信号が生成されるので、Ａ／Ｄ変換回路が簡易に構成されると共に、生成されたディジタル信号を受ける回路も簡易な構成なものを採用できる。
【０１６５】
さらに、このＡ／Ｄ変換器では、第２のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣ２Ｈは及び第２の変換参照電圧ＶＲＣ２Ｌはそれぞれ下記式により表される、
ＶＲＣ２Ｈ＝（５ＶＲＨ＋３ＶＲＬ）／８
ＶＲＣ２Ｌ＝（３ＶＲＨ＋５ＶＲＬ）／８
ことを特徴とする。このＡ／Ｄ変換器によれば、適切に第２のＡ／Ｄ変換動作が実施される。
【０１６６】
またさらに、このＡ／Ｄ変換器では、Ａ／Ｄ変換回路は、第１及び第２の変換参照電圧を有し、第１の変換参照電圧は、第１の基準参照電圧と第２の基準参照電圧値との間の中央値より高く且つ第１の基準参照電圧より低く、第１のＡ／Ｄ変換動作における第１の変換参照電圧は、第２のＡ／Ｄ変換動作における第１の変換参照電圧より高く、第２の変換参照電圧は、中央値より低く且つ第２の基準参照電圧より高く、第１のＡ／Ｄ変換動作における第２の変換参照電圧は、第２のＡ／Ｄ変換動作における第２の変換参照電圧より低く、Ａ／Ｄ変換回路は、３値のディジタル信号を生成し、論理回路は、第１〜第３の値を有する制御信号を生成する、ことを特徴とする。
【０１６７】
また、このＡ／Ｄ変換器によれば、変換参照電圧が適切な電圧に設定されるので、第１のＡ／Ｄ変換動作及び第２のＡ／Ｄ変換動作が適切に実施される。
【０１６８】
さらに、このＡ／Ｄ変換器では、第１の基準参照電圧をＶＲＨ、第２の基準参照電圧をＶＲＬ、としたときに、第１のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣ１Ｈ及び第２の変換参照電圧ＶＲＣ１Ｌはそれぞれ下記式により表され、
ＶＲＣ１Ｈ＝（３ＶＲＨ＋ＶＲＬ）／４
ＶＲＣ１Ｌ＝（ＶＲＨ＋３ＶＲＬ）／４
第２のＡ／Ｄ変換動作における第１の変換参照電圧ＶＲＣ２Ｈは及び第２の変換参照電圧ＶＲＣ２Ｌはそれぞれ下記式により表される、
ＶＲＣ２Ｈ＝（５ＶＲＨ＋３ＶＲＬ）／８
ＶＲＣ２Ｌ＝（３ＶＲＨ＋５ＶＲＬ）／８
ことを特徴とする。このＡ／Ｄ変換器によれば、適切に第２のＡ／Ｄ変換動作が実施される。
【０１６９】
またさらに、このＡ／Ｄ変換器では、第１の格納動作では、第１のキャパシタは、第１の出力又はゲインステージの入力と基準電位との間に接続され、第２のキャパシタは、第２の出力又はゲインステージの入力と基準電位との間に接続される、ことを特徴とする。
【０１７０】
またさらに、このＡ／Ｄ変換器によれば、第１の出力により供給される基準参照電圧又はゲインステージの入力から供給されるアナログ信号が第１のキャパシタに格納され、第２の出力により供給される基準参照電圧又はゲインステージの入力から供給されるアナログ信号が第２のキャパシタに格納される。
【０１７１】
また、本発明の第２の実施形態の別の態様は、イメージセンサデバイスである。このイメージセンサデバイスは、イメージセンサセルのアレイを含むセルアレイと、セルアレイに接続されており複数のＡ／Ｄ変換器を含む変換器アレイとを備え、Ａ／Ｄ変換器の各々は、セルアレイのカラム線を介してイメージセンサセルに接続されており、Ａ／Ｄ変換器の各々は、上記したＡ／Ｄ変換器である、ことを特徴とする。このイメージセンサデバイスによれば、Ａ／Ｄ変換器がシングルエンド型で構成されるので、イメージセンサデバイスの面積を小さくできる。
【０１７２】
第２の実施形態．
図１７は本発明の第２の実施形態に係るＣＭＯＳイメージセンサ１０１の構成を示すブロック図である。また、図１８は図１７のディジタル補正回路１１２の構成を示すブロック図である。第２の実施形態に係るＣＭＯＳイメージセンサ１０１は、第１の実施形態に係る、折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換器を用いた積分・巡回型ＡＤＣアレイ１０４を備え、さらに、例えば１４ビット相当の線形性を得るため、折り返し積分型Ａ／Ｄ変換回路と巡回型Ａ／Ｄ変換回路の以下の誤差に関して、ディジタル補正を行うディジタル補正回路１１２を備えたことを特徴としている。
（１）キャパシタのランダム及びシステマティックなミスマッチ誤差。
（２）演算増幅回路の有限ゲインに伴う誤差。
（３）演算増幅回路のセットリング誤差（線形として扱える小さい誤差の場合）。
【０１７３】
図１７のＣＭＯＳイメージセンサ１０１において、セルアレイ１０２はＣＭＯＳイメージセンサ画素１０２ａが行方向および列方向に配列されている。図１７には、ＣＭＯＳイメージセンサ画素１０２ａの一例が示されている。画素１０２ａは、リセット状態における第１の信号Ｓ１と光誘起信号出力における第２の信号Ｓ２とを生成する。積分・巡回型ＡＤＣアレイ１０４内のＡ／Ｄ変換回路１１１の入力端子が画素１０２ａに接続されている。
【０１７４】
ＣＭＯＳイメージセンサ１０１では、セルアレイ１０２の行に垂直シフトレジスタ１０３が接続されており、セルアレイ１０２の列にはＡ／Ｄ変換器アレイ１０４が接続されており、画像を読み取る。Ａ／Ｄ変換器アレイ１０４は、アレイ状に配列された複数のＡ／Ｄ変換回路１１１を含む。Ａ／Ｄ変換器アレイ１０４には、データレジスタ１０５が接続されており、画素１０２ａからの信号に対応するＡ／Ｄ変換値がデータレジスタ１０５に格納される。データレジスタ１０５は、水平シフトレジスタ１０６からの信号に応答して、ディジタル信号を、上記ディジタル補正を行うディジタル補正回路１１２を介して冗長表現−非冗長表現変換回路１０７へ提供する。ここで、Ａ／Ｄ変換回路１１１とディジタル補正回路１１２とによりＮビットＡ／Ｄ変換装置を構成しており、冗長表現−非冗長表現変換回路１０７は、画素１０２ａからの信号に対応したＮビットのディジタルコードを生成する。
【０１７５】
画素１０２ａは、フォトダイオードＰＤが、イメージに関連する一画素分の光を受ける。選択トランジスタＭＳのゲートは、行方向に伸びる行選択線Ｓに接続されている。リセットトランジスタＭＲのゲートはリセット線Ｒに接続されている。転送トランジスタＭＴのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードＰＤの一端は転送トランジスタＭＴを介して浮遊拡散層ＦＤに接続されている。浮遊拡散層ＦＤは、リセットトランジスタＭＲを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭＡのゲートに接続されている。トランジスタＭＡの一電流端子（例えばドレイン）は、選択トランジスタＭＳを介して列線１０８に接続されている。トランジスタＭＡは、浮遊拡散層ＦＤの電荷量に応じて電位を、選択トランジスタＭＳを介して列線１０８に提供する。
【０１７６】
この構造の画素１０２ａにおいて、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭＲに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭＡを介して、このリセットレベルを読み出す。次いで、電荷転送制御信号ＴＸを転送トランジスタＭＴに供給し、フォトダイオードＰＤから光誘起信号電荷を浮遊拡散層に転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。このリセットレベルと信号レベルの差は、例えば図１に示されるような積分・巡回型カスケードＡ／Ｄ変換器を用いて求められる。これによって、画素１０２ａのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。
【０１７７】
図１８において、ディジタル補正回路１１２は、Ａ／Ｄ変換回路１１１から出力される各種のパラメータｍ１，Ｍ１，Ｄ（ｉ），Ｄ１（ｉ）（詳細後述する）を一時的に記憶するレジスタ７０と、レジスタ７０からの各種のパラメータｍ１，Ｍ１，Ｄ（ｉ），Ｄ１（ｉ）に基づいて後述する式（１８）における誤差ＥＦＩ，ＥＦＲ，Ｅｇ１，Ｅｍ１を計算する計算部７１〜７４と、計算部７１〜７４により計算された誤差ＥＦＩ，ＥＦＲ，Ｅｇ１，Ｅｍ１及びＡ／Ｄ変換回路１１１からの出力電圧ディジタル信号Ｖｏ（Ｍ）とに基づいて補正後の出力値を計算する補正後出力値計算部７５とを備えて構成される。ここで、各計算部７１〜７５は例えばディジタル・シグナル・プロセッサ（ＤＳＰ）を用いて構成され、詳細後述する計算を行う。
【０１７８】
次いで、ディジタル補正回路１１２のディジタル補正方法について以下に詳細説明する。
【０１７９】
ここで、図１７の積分・巡回型ＡＤＣアレイ４内のＡ／Ｄ変換回路１１における折り返し積分型Ａ／Ｄ変換器の各フェーズの動作において、図１２の回路を用いる。以下、図１２を参照して折り返し積分型Ａ／Ｄ変換の動作について以下に説明する。積分・巡回型ＡＤＣアレイ１０４のＡ／Ｄ変換回路１１１の演算増幅回路２３の非反転入力端子には基準電位ＶＣＯＭが印加され、反転入力端子には、入力電圧ＶＩＮが印加される容量Ｃ１ａ，Ｃ１ｂからなる容量Ｃ１と、参照電圧ＶＲＬが印加される容量Ｃ２とが接続される。
【０１８０】
まず、演算増幅回路２３の出力端子と反転入力端子とが接続されて演算増幅回路２３がリセットされる（図１２（ａ））。次いで、演算増幅回路２３の出力端子と反転入力端子との間に容量Ｃ２を接続した後、参照電圧ＶＲＬが演算増幅回路２３の反転入力端子に容量Ｃ１を介して印加され、演算増幅回路２３を用いて利得１／２で多重サンプリング積分を行う（図１２（ｂ））。ここで、最初の２回の積分は折り返しなしで行う。３回目以降は、しきい値ＶＴ＝（ＶＲＨ＋ＶＲＬ）／２で１ビットＡ／Ｄ変換器２３Ａを介して次段の演算増幅回路２３に出力することにより折り返し積分を行う（図１２（ｃ）及び（ｄ））。基準電位ＶＣＯＭ（Ｖｃ）＝ＶＲＬとすれば、折り返し積分のＡ／Ｄ変換範囲の下限をＶＲＬに設定することができる。以下では、ＶＣＯＭ（Ｖｃ）＝ＶＲＬに選らんだ場合について説明する。なお、当該折り返し積分型Ａ／Ｄ変換の動作については、図５を参照して詳細上述している。
【０１８１】
図１９は図１２の折り返し積分型Ａ／Ｄ変換器の動作を示す入出力電圧特性を示す図である。誤差を含まない理想的演算（２回目までは、折り返し積分なし）は以下のように行われる。図１９において、（ａ）は１回目（＃１）の積分動作を示し、（ｂ）は２回目（＃２）の積分動作を示し、（ｃ）は３回目（＃３）の折り返し積分動作を示し、（ｄ）は４回目（＃４）の折り返し動作を示す。
【０１８２】
１回目（＃１）の積分動作の出力電圧Ｖｏ（１）は次式で表される。
Ｖｏ（１）＝０．５（Ｖｉｎ（１）−ＶＲＬ）＋ＶＲＬ
そして、Ｍ回目（＃Ｍ）の積分動作の出力電圧Ｖｏ（Ｍ）は次式で表される。なお、式の詳細導出方法は、当該明細書の最後部に記載する。
Ｖｏ（Ｍ）
＝０．５（Ｖｉｎ（Ｍ）−ＶＲＩ（Ｍ））＋Ｖｏ（Ｍ−１）
＝０．５｛ＭＶｉｎ−（Ｍ−Ｍ１）ＶＲＬ−Ｍ１ＶＲＨ｝＋ＶＲＬ
ここで、
ＤＩ（ｉ）
＝０    （Ｖｏ（ｉ）≦ＶＴのとき）
＝１    （Ｖｏ（ｉ）＞ＶＴのとき）
ＶＲＩ（ｉ）
＝ＶＲＬ    （ＤＩ（ｉ−１）＝０のとき）
＝ＶＲＨ    （ＤＩ（ｉ−１）＝１のとき）
である。ここで、
ΔＶＲ＝（ＶＲＨ−ＶＲＬ）／２
Ｘ＝０．５（Ｖｉｎ−ＶＲＬ）／ΔＶＲ
Ｙ＝（ＶｏＦ（Ｍ）−ＶＲＬ）／ΔＶＲ
とおくと、次式を得る。
ＭＸ＝Ｙ＋Ｍ１
【０１８３】
従って、入力電圧Ｖｉｎ＝ＶＲＬ〜ＶＲＨ、出力電圧ＶｏＦ（Ｍ）＝ＶＲＬ〜ＶＲＨに対し，Ｘ＝０〜１、Ｙ＝０〜２、Ｍ１＝０〜Ｍ−２に対して、Ｙ＋Ｍ１＝０〜Ｍ，ＭＸ＝０〜Ｍで互いに一致する。
【０１８４】
次いで、折り返し積分型Ａ／Ｄ変換における誤差について以下に説明する。折り返し積分型Ａ／Ｄ変換における誤差は、演算増幅回路２３とその周辺回路に係る有限利得誤差と、演算増幅回路２３に接続されるキャパシタに係るキャパシタのミスマッチ誤差とを含む。
【０１８５】
（１）有限ゲイン誤差は次式で表される。
ｅｆｇ，ＦＩ＝（ＣＦＩ１＋ＣＦＩ２＋ＣＦＩｉ）／（ＣＦＩ２ＡＦＩ）
ｅｆｇ２，ＦＩ＝（ＣＦＩ２＋ＣＦＩｉ）／（ＣＦＩ２ＡＦＩ）
ｅｆｇ１，ＦＩ＝ＣＦＩ１／（ＣＦＩ２ＡＦＩ）＝ｅｆｇ，ＦＩ−ｅｆｇ２，ＦＩ
ここで、ＡＦＩは演算増幅回路２３の開ループＤＣ利得であり、ＣＦＩ２は帰還側容量であり、ＣＦＩ１は入力側容量である。なお、ＣＦＩ１は、実施形態によって異なり、第２の実施形態では、ＣＦＩ１＝Ｃ１ａ＋Ｃ１ｂ、第３の実施形態では、ＣＦＩ１＝ＣＦ１ａである。また、ＣＦＩｉは演算増幅回路２３の入力容量である。
【０１８６】
（２）キャパシタのミスマッチ誤差は、第２の実施形態では、次式で表される。
ＣＦＩ１＝ＣＦＩ２＋ΔＣＦＩ２（第２の実施形態）
ここで、
ｅｍ，ＦＩ＝ΔＣＦＩ２／ＣＦＩ２
ＣＦＩ１／ＣＦＩ２＝（１＋ｅｍ，ＦＩ）
とおく。
第３の実施形態では、次式で表される。
ＣＦＩ１＝０．５（ＣＦＩ２＋ΔＣＦＩ２）（第３の実施形態）
ここで、
ｅｍ，ＦＩ＝ΔＣＦＩ２／ＣＦＩ２
ＣＦＩ１／ＣＦＩ２＝０．５（１＋ｅｍ，ＦＩ）
とおく。
【０１８７】
次いで、巡回型Ａ／Ｄ変換における誤差について以下に説明する。巡回型Ａ／Ｄ変換における誤差は、演算増幅回路２３とその周辺回路に係る有限利得誤差と、演算増幅回路２３に接続されるキャパシタに係るキャパシタのミスマッチ誤差とを含む。
【０１８８】
（１）有限ゲイン誤差は次式で表される。
ｅｆｇ＝（Ｃ１ａ＋Ｃ１ｂ＋Ｃ２＋Ｃｉ）／（Ｃ２Ａ）
ｅｆｇ２＝（Ｃ２＋Ｃｉ）／（Ｃ２Ａ）
ｅｆｇ１＝（Ｃ１ａ＋Ｃ１ｂ）／（Ｃ２Ａ）＝ｅｆｇ−ｅｆｇ２
ここで、Ａは演算増幅回路２３の開ループＤＣ利得であり、Ｃ２は帰還側容量である。また、Ｃ１は入力側容量であり、Ｃ１ａとＣ１ｂに分割され、ここで、Ｃ１＝Ｃ１ａ＋Ｃ１ｂである。さらに、Ｃｉは演算増幅回路２３の入力容量である。
【０１８９】
（２）キャパシタのミスマッチ誤差は次式で表される。
Ｃ１＝Ｃ２＋ΔＣ２
Ｃ１ａ＝０．５（Ｃ１＋ΔＣ１）
Ｃ１ｂ＝０．５（Ｃ１−ΔＣ１）
ここで、
ｅｍ２＝ΔＣ２／Ｃ２
ｅｍ１＝ΔＣ１／Ｃ１
とおく。ｅｍ１は容量Ｃ１ａと容量Ｃ１ｂのミスマッチに起因する誤差であり、ｅｍ２は容量Ｃ１と容量Ｃ２のミスマッチに起因する誤差である。このとき、次式を得る。
Ｃ１ａ／Ｃ２＝（１／２）（１＋ｅｍ２）（１＋ｅｍ１）≒（１／２）（１＋ｅｍ２＋ｅｍ１）
Ｃ１ｂ／Ｃ２＝（１／２）（１＋ｅｍ２）（１−ｅｍ１）≒（１／２）（１＋ｅｍ２−ｅｍ１）
Ｃ１／Ｃ２＝１＋ｅｍ２
【０１９０】
次いで、巡回型Ａ／Ｄ変換の基本動作について以下に説明する。なお、詳細な式の導出方法は当該明細書の最後部に記載する。
【０１９１】
ｉ回目の巡回型Ａ／Ｄ変換の出力電圧Ｖｏ（ｉ）は次式で表される。
Ｖｏ（ｉ）
≒（２＋ｅｍ２+ｅｆｇ2−ｅｆｇ）Ｖｏ（ｉ−１）−（１＋ｅｍ２−ｅｆｇ）ＶＲＨ
（Ｄ（ｉ）＝２のとき）
Ｖｏ（ｉ）
≒（２＋ｅｍ２+ｅｆｇ2−ｅｆｇ）Ｖｏ（ｉ−１）
−（１＋ｅｍ２−ｅｆｇ）（ＶＲＨ＋ＶＲＬ）／２＋（ｅｍ１／２）（ＶＲＨ−ＶＲＬ）
（Ｄ（ｉ）＝１のとき）
Ｖｏ（ｉ）
≒（２＋ｅｍ２＋ｅｆｇ２−ｅｆｇ）Ｖｏ（ｉ−１）−（１＋ｅｍ２−ｅｆｇ）ＶＲＬ
（Ｄ（ｉ）＝０のとき）
【０１９２】
ここで、
ｇ１＝ｅｍ２＋ｅｆｇ２−ｅｆｇ
ｇ２＝ｅｍ２−ｅｆｇ
ΔＶＲ＝（ＶＲＨ−ＶＲＬ）／２
Ｄ１（ｉ）
＝１        （Ｄ（ｉ）＝１のとき）
＝０        （Ｄ（ｉ）＝０，２のとき）
とおくと次式を得る。
【０１９３】
Ｖｏ（ｉ）
≒（２＋ｇ１）Ｖｏ（ｉ−１）−（１＋ｇ２）ΔＶＲＤ（ｉ）
＋ｅｍ１ΔＶＲＤ１（ｉ）−（１＋ｇ２）ＶＲＬ
【０１９４】
次いで、上記誤差を含む折り返し積分型Ａ／Ｄ変換の動作について以下に説明する。
【０１９５】
上記誤差を含む折り返し積分型Ａ／Ｄ変換は以下のように動作する。
Ｘ＝（Ｖｉｎ−ＶＲＬ）／（２ΔＶＲ）
Ｙ＝（Ｖｏ（Ｍ）−ＶＲＬ）／ΔＶＲ
ＥＦ＝（（Ｍ−１）／２）ｅｆｇ１，ＦＩ
とおき、次式で表される。
Ｍ（１−ＥＦ）Ｘ≒Ｍ１−ｍ１ｅｆｇ１，ＦＩ＋（１＋ｅｆｇ，ＦＩ−ｅｍ，ＦＩ）Ｙ
【０１９６】
【数１６】
2014239426.tif 000018
【０１９７】
ここで、
ＤＩ（ｉ）
＝０        （Ｖｏ（ｉ）≦ＶＴのとき）
＝１        （Ｖｏ（ｉ）＞ＶＴのとき）
である。
【０１９８】
次いで、上記誤差を含む巡回型Ａ／Ｄ変換の動作について以下に説明する。
【０１９９】
上記誤差を含む巡回型Ａ／Ｄ変換は以下のように動作する。
Ｙ≒｛（１＋ｇ２）／（１＋０．５ｇ１）｝Ｙ０＋Ｅｇ１＋Ｅｍ１
【０２００】
【数１７】
2014239426.tif 000019
【０２０１】
【数１８】
2014239426.tif 000020
【０２０２】
【数１９】
2014239426.tif 000021
【０２０３】
従って、折り返し積分型Ａ／Ｄ変換及び巡回型Ａ／Ｄ変換を順次行う積分・巡回型Ａ／Ｄ変換回路の誤差補正はディジタル補正回路１１２により次式を用いて行う。
Ｍ（１−ＥＦ）Ｘ≒Ｍ１＋Ｙ０＋ＥＦＩ＋ＥＦＲ＋Ｅｇ１＋Ｅｍ１      （１８）
ここで、
ＥＦＩ≒−ｍ１ｅｆｇ１，ＦＩ
ＥＦＲ≒−（ｅｆｇ，ＦＩ−ｅｍ，ＦＩ＋ｇ２−０．５ｇ１）Ｍ１
【０２０４】
【数２０】
2014239426.tif 000022
【０２０５】
【数２１】
2014239426.tif 000023
【０２０６】
ここで、上記式（１８）において、Ｍは積分回数であり、Ｍ１は折り返し回数である。ここで、積分回数Ｍは、例えば図１の比較器１７ｂの出力信号における例えば１の出現回数を計数し、図２２の加算器とレジスタの縦続接続回路と同様の回路により、累積加算することにより計測できる。また、Ｘは入力電圧Ｖｉｎに対応するパラメータであり、Ｙ０は出力電圧に対応するパラメータである。また、誤差パラメータｅｆｇ１，ＦＩ、ｅｆｇ，ＦＩ、ｇ１、ｇ２、ｅｍ１は後述するように予め計測されて図１８のディジタル補正回路１１２の各計算部７１〜７４において格納される固定値である。なお、ＥＦは、折り返し積分型Ａ／Ｄ変換回路の利得補正項であり、線形性には影響しないので省略可能である。また、オフセットの項は、後段のディジタルＣＤＳ回路によってキャンセルできるので省略できる。
【０２０７】
図１８のディジタル補正回路１１２の各計算部７１〜７４は、レジスタ７０からの各種のパラメータｍ１，Ｍ１，Ｄ（ｉ），Ｄ１（ｉ）に基づいて上記式（１８）における誤差ＥＦＩ，ＥＦＲ，Ｅｇ１，Ｅｍ１（いずれもディジタル値）を上記式を用いて計算して、補正後出力値計算部７５に出力する。補正後出力値計算部７５は、計算部７１〜７４により計算された誤差ＥＦＩ，ＥＦＲ，Ｅｇ１，Ｅｍ１及びＡ／Ｄ変換回路１１１からの出力電圧ディジタル信号Ｖｏ（Ｍ）とに基づいて補正後の出力値を計算して出力する。
【０２０８】
次いで、ディジタル補正回路１１２における具体的なディジタル補正方法について以下に説明する。
【０２０９】
（１）方法Ｍ１：式（１８）の右辺のうち誤差ＥＦＲのみで補正を行う方法であり、以下の特徴を有する。
（ａ）各カラム回路において回路の追加がないのでディジタル補正回路１１２の回路構成が簡単になる。
（ｂ）Ａ／Ｄ変換回路１１１から、補正用信号を読み出す水平信号線と回路の増加がない。
（ｃ）カラム毎のＡ／Ｄ変換回路１１１の積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を最小化する係数を求める方法において比較的大きな時間を要し、補正に時間がかかる。すなわち、誤差ＥＦＲを簡単に求める方法が課題としてあげられる（図２１参照）。
【０２１０】
（２）方法Ｍ２：式（１８）の右辺のうち誤差ＥＦＲ，ＥＦＩ，ＥＧ１，ＥＭ１全てを補正する方法であり、以下の特徴を有する。
（ａ）積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を１４ビットのＡ／Ｄ変換器で０．２５ＬＳＢ以下にする理想的補正が可能である。
（ｂ）後述する図２２のカラム回路１５０での追加回路が必要であり、ディジタル補正回路１１２が複雑となる。
（ｃ）Ａ／Ｄ変換回路１１１から、補正用信号を読み出す水平信号線と回路が増加する。例えば、１４ｂビットから３２ビットに増加する。
（ｄ）補正係数ｍ１などの計測方法が複雑であって、計測に時間がかかる。
【０２１１】
なお、方法Ｍ２では、式（１８）の右辺のうち誤差ＥＦＲ，ＥＦＩ，ＥＧ１，ＥＭ１全てを補正しているが、本発明はこれに限らず、各誤差ＥＦＩ，ＥＧ１，ＥＭ１のみを補正するように構成してもよい。
【０２１２】
次いで、Ａ／Ｄ変換回路１１１において実際用いる演算増幅回路２３を用いた折り返し積分回路を用いて誤差ｅｆｇを計測する方法について以下に説明する。
（１）まず、入力電圧Ｖｉｎ＝ＶＲＬを与えて、Ｍ回の折り返し積分を行う。
（２）次いで、入力電圧Ｖｉｎ＝ＶＲＨを与えて、Ｍ回の折り返し積分動作を行う。
（３）上記（１）の折り返し積分動作の出力電圧と、上記（２）の折り返し積分動作の出力電圧との間の差を演算することにより、次式により誤差ＥＦＩを演算できる。
ＥＦＩ＝−２｛（Ｍ−２）（Ｍ−１）／２｝ｅｆｇ１＝−（Ｍ−２）（Ｍ−１）ｅｆｇ１
【０２１３】
そして、次式を用いて誤差ｅｆｇ１を測定できる。
ｅｆｇ＝（Ｃ１ａ＋Ｃ１ｂ＋Ｃ２＋Ｃｉ）／（Ｃ２Ａ）≒（２＋（Ｃｉ／Ｃ２））／Ａ
ｅｆｇ１＝（Ｃ１ａ＋Ｃ１ｂ）／（Ｃ２Ａ）≒１／Ａ
ｅｆｇ２＝（Ｃ２＋Ｃｉ）／（Ｃ２Ａ）≒（１＋（Ｃｉ／Ｃ２））／Ａ
【０２１４】
ここで、Ｃｉ／Ｃ２は、Ａ／Ｄ変換回路１１１の回路設計で得た値を使うか、Ｃｉ／Ｃ２≪１として無視してもよい。
【０２１５】
図２０は図１８のディジタル補正回路１２のために誤差パラメータｅｍ１，ｅｍ２を計測するための回路を示す回路図である。
【０２１６】
まず、巡回型Ａ／Ｄ変換回路のみを動作させ、演算増幅回路２３の反転入力端子と出力端子とを接続することによりリセットする（図２０（ａ））。
（１）次いで、容量Ｃ１ｂに印加する参照電圧をＶＲＨからＶＲＬに変化させ、容量Ｃ１ａに印加する参照電圧をＶＲＨからＶＲＨとする（図２０（ｂ１））。このときの出力電圧をＶｏ（１）とする。
（２）さらに、容量Ｃ１ｂに印加する参照電圧をＶＲＨからＶＲＨとし、容量Ｃ１ａに印加する参照電圧をＶＲＨからＶＲＬとする（図２０（ｂ２））。このときの出力電圧をＶｏ（２）とする。
（３）そして、容量Ｃ１ｂに印加する参照電圧をＶＲＨからＶＲＨとし、容量Ｃ１ａに印加する参照電圧をＶＲＨからＶＲＨとする（図２０（ｂ３））。このときの出力電圧をＶｏ（３）とする。
【０２１７】
上記各出力電圧Ｖｏ（１），Ｖｏ（２），Ｖｏ（３）は次式で表される。
Ｖｏ（１）＝（１／（１＋ｅｆｇ））｛ＶＲＬ＋（１＋ｅｍ２−ｅｍ１）ΔＶＲ＋ｅｆｇＶｃ｝
Ｖｏ（２）＝（１／（１＋ｅｆｇ））｛ＶＲＬ＋（１＋ｅｍ２＋ｅｍ１）ΔＶＲ＋ｅｆｇＶｃ｝
Ｖｏ（３）＝（１／（１＋ｅｆｇ））（ＶＲＬ＋ｅｆｇＶｃ）
従って、上記の式を用いて次式を得る。
Ｖｏ（２）−Ｖｏ（１）＝｛（２ｅｍ１）／（１＋ｅｆｇ）｝ΔＶＲ≒２ｅｍ１ΔＶＲ
Ｖｏ（２）−Ｖｏ（１）−２Ｖｏ（３）
＝２｛（１＋ｅｍ１）／（１＋ｅｆｇ）｝ΔＶＲ
≒２（１＋ｅｍ１−ｅｆｇ）ΔＶＲ
【０２１８】
次いで、誤差ＥＦＲの補正値の計測方法については以下に説明する。ここでは、演算増幅回路２３を用いた巡回型Ａ／Ｄ変換回路を用いる。
（１）まず、演算増幅回路２３の反転入力端子と出力端子とを接続してリセットする（図２０（ａ））。
（２）次いで、入力電圧Ｖｉｎ＝ＶＲＬを与えて、１回の積分を行い、その出力電圧に基づいて例えば１０回の巡回数で巡回型Ａ／Ｄ変換を行う（なお、Ｄ（１）＝０である。）（図２０（ｂ））。このときのＡ／Ｄ変換値を第１のＡ／Ｄ変換値という。
（３）さらに、入力電圧Ｖｉｎ＝ＶＲＨを与えて、１回の積分を行い、その出力電圧に基づいて例えば１０回の巡回数で巡回型Ａ／Ｄ変換を行う（図２０（ｃ））。ただし、１回目のサイクルではＡ／Ｄ変換回路の出力電圧をＶＲＨとする（Ｄ（１）＝２にセットする）。このときのＡ／Ｄ変換値を第２のＡ／Ｄ変換値という。
（４）上記第２のＡ／Ｄ変換値から上記第１のＡ／Ｄ変換値を減算し、減算結果値を巡回型Ａ／Ｄ変換回路の入力端子での換算により、
（ｅｆｇ，ＦＩ−ｅｍ，ＦＩ＋ｇ２−０．５ｇ１）ΔＶＲ
の値が直接求められる。
【０２１９】
ここで、誤差ＥＦＲのみを補正する場合、以下の式の各成分を計測して、補正値を決定するのは、計測時間等を考えると得策ではない。
ＥＦＲ≒−（ｅｆｇ，ＦＩ−ｅｍ，ＦＩ＋ｇ２−０．５ｇ１）Ｍ１      （１９）
また、最適な補正値と、計測された補正値のずれも懸念される。
【０２２０】
そこで、計測に時間はかかるが、簡便で確実に最適な補正値を計測する方法として、複数回のＡ／Ｄ変換動作に対する誤差ＥＦＲに関する積分非直線誤差（ＩＮＬ）の計算値に基づいて、次式のコスト関数を用いて最適な誤差ＥＦＲ＊を計算してもよい。
【０２２１】
図２１は図１８のディジタル補正回路１２のためにパラメータＥＦＲを計測するための一方法であるコスト関数を用いた方法を示すコスト関数のグラフである。これにより、上記式（１９）の各成分を計測して計算するよりも少なくとも計算コストを大幅に減少させることができる。
【０２２２】
【数２２】
2014239426.tif 000024
【０２２３】
さらに、折り返し積分における積分誤差である誤差ＥＦＩを計測するための方法について以下に説明する。
【０２２４】
図２２は図１８のディジタル補正回路１２のために誤差ＥＦＩを計測するための積分・巡回型ＡＤＣアレイ４のＡ／Ｄ変換回路１１１内のカラム回路１５０の回路を示す回路図である。上記誤差ＥＦＩを、次式を用いて上記カラム回路１５０において計算する。
【０２２５】
【数２３】
2014239426.tif 000025
【０２２６】
上記式（２０）において、誤差パラメータｅｆｇ１は、上述の方法で計測するが、補正係数ｍ１に関して、図２２のカラム回路１５０により画素信号毎に計算する必要がある。当該計測回路は、すべてのカラムに共通に設けられ、かつ何回目の積分であるかを示す積分回数ｉを計数するｍビットのアップカウンタ６０に加えて、アンドゲート１５１と、加算器１５２と、レジスタ１５３とを備えて構成される。図２２において、各比較器１７ａ，１７ｂからの出力信号（折り返しの有無を示す）はアンドゲート１５１の一方の入力端子に入力され、他方の入力端子にはクロックが入力される。そして、アンドゲート１５１からの出力信号はレジスタ１５３のクロックとして入力される。アップカウンタ６０からの積分回数ｉを示すコードデータは加算器１５２に入力され、加算器１５２からのデータ信号は一旦レジスタ１５３に一時記憶された後、加算器１５２に帰還されて、巡回数ｉと加算される。以上のように構成されたカラム回路１５０においては、画素値のＡ／Ｄ変換値ＤＩ（ｉ）（０又は１をとる）に対して巡回数ｉを乗算して巡回Ａ／Ｄ変換毎に加算することにより、式（２０）の最右辺の補正係数
【数２４】
2014239426.tif 000026
を計算することができる。
【０２２７】
さらに、ＭＡＴＬＡＢを用いたシミュレーションによる補正効果について以下に説明する。
【０２２８】
図２３〜図２８は図１７のディジタル補正回路１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果を示すグラフである。当該シミュレーションにおける仕様値を表１に示す。
【表１】
2014239426.tif 000027
【０２２９】
誤差ＥＦＲのみによる補正を行った方法Ｍ１における各種誤差パラメータＰ１を表２に示す。
【０２３０】
【表２】
2014239426.tif 000028
【０２３１】
次いで、誤差ＥＦＲ，ＥＦＩ，ＥＧ１，ＥＭ１全てを補正する方法Ｍ２における各種誤差パラメータＰ２を表３に示す。
【０２３２】
【表３】
2014239426.tif 000029
【０２３３】
ここで、図２３〜図２８は以下の通りである。
図２３は図１７のディジタル補正回路１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、無補正で誤差パラメータＰ１を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
図２４は図１７のディジタル補正回路１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ１で誤差パラメータＰ１を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
図２５は図１７のディジタル補正回路１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ２で誤差パラメータＰ１を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
図２６は図１７のディジタル補正回路１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、無補正で誤差パラメータＰ２を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
図２７は図１７のディジタル補正回路１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ１で誤差パラメータＰ２を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
図２８は図１７のディジタル補正回路１２を用いたＡ／Ｄ変換回路のＭＡＴＬＡＢシミュレーション結果であって、方法Ｍ２で誤差パラメータＰ２を用いたときのディジタルコードに対する積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を示すグラフである。
【０２３４】
以上の図２３〜図２８のシミュレーション結果から明らかなように、方法Ｍ２のごとくすべての誤差を補正した場合に、積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）は最小となるが、方法Ｍ１でも積分非直線性誤差（ＩＮＬ）及び微分非直線性誤差（ＤＮＬ）を無補正に比較して低減できることがわかる。
【０２３５】
以上説明したように、本実施形態によれば、以下の特有の効果を有する。
（１）演算増幅回路の入力部などの複数の容量のミスマッチを補正することにより、小さい容量でも高精度のＡ／Ｄ変換回路が構成できるため、カラム回路の小面積化及び低消費電力化が図れる。
（２）演算増幅回路の有限ゲイン誤差、セットリング誤差が補正できるため、Ａ／Ｄ変換回路の高速化・低消費電力化が図れる。
（３）２段巡回型Ａ／Ｄ変換回路における１段目と２段目の回路パラメータのミスマッチによる非線形性をディジタル補正により改善できる。
【０２３６】
第２の実施形態の各式の導出．
第２の実施形態で用いた各式の導出について以下に説明する。
【０２３７】
図２の折り返し積分型Ａ／Ｄ変換回路の各フェーズの動作は、誤差を含まない理想的演算において以下のように動作する。
１回目（＃１）：Ｖｏ（１）＝０．５（Ｖｉｎ（１）−ＶＲＬ）＋ＶＲＬ
２回目（＃２）：Ｖｏ（２）＝０．５（Ｖｉｎ（２）−ＶＲＬ）＋Ｖｏ（１）
３回目（＃３）：Ｖｏ（３）＝０．５（Ｖｉｎ（３）−ＶＲＩ（３））＋Ｖｏ（２）
Ｍ回目（＃Ｍ）：Ｖｏ（Ｍ）＝０．５（Ｖｉｎ（Ｍ）−ＶＲＩ（Ｍ））＋Ｖｏ（Ｍ−１）
【０２３８】
積分回数Ｍにおける折り返し積分型Ａ／Ｄ変換回路の出力電圧Ｖｏ（Ｍ）は次式で表される。
【０２３９】
【数２５】
2014239426.tif 000030
【０２４０】
Ｖｏ（Ｍ）＝０．５｛ＭＶｉｎ−（Ｍ−Ｍ１）ＶＲＬ−Ｍ１ＶＲＨ｝＋ＶＲＬ
【０２４１】
ここで、入力直流電圧Ｖｉｎ（ｉ），（ｉ＝１，…，Ｍ）＝Ｖｉｎ（固定値）であり、折り返し積分型Ａ／Ｄ変換回路における折り返し回数Ｍ１回だけ次式の関数値ＤＩが１をとる。
【０２４２】
ＤＩ（ｉ）
＝０    （Ｖｏ（ｉ）≦ＶＴのとき）
＝１    （Ｖｏ（ｉ）＞ＶＴのとき）
ＶＲＩ（ｉ）
＝ＶＲＬ    （ＤＩ（ｉ−１）＝０のとき）
＝ＶＲＨ    （ＤＩ（ｉ−１）＝１のとき）
【０２４３】
従って、出力電圧Ｖｏ（Ｍ）は次式で表される。
Ｖｏ（Ｍ）＝０．５｛ＭＶｉｎ−（Ｍ−Ｍ１）ＶＲＬ−Ｍ１ＶＲＨ｝＋ＶＲＬ
Ｖｏ（Ｍ）−ＶＲＬ＝０．５Ｍ（Ｖｉｎ−ＶＲＬ）−０．５Ｍ１（ＶＲＨ−ＶＲＬ）
【０２４４】
ここで、
ΔＶＲ＝（ＶＲＨ−ＶＲＬ）／２
Ｘ＝０．５（Ｖｉｎ−ＶＲＬ）／ΔＶＲ
Ｙ＝（ＶｏＦ（Ｍ）−ＶＲＬ）／ΔＶＲ
とおくと、次式を得る。
【０２４５】
Ｙ＝ＭＸ−Ｍ１
ＭＸ＝Ｙ＋Ｍ１
【０２４６】
ここで、Ｖｉｎ＝ＶＲＬ〜ＶＲＨ，ＶｏＦ（Ｍ）＝ＶＲＬ〜ＶＲＨに対し、Ｘ＝０〜１、Ｙ＝０〜２の値域をとる。また、Ｍ１＝０〜Ｍ−２に対し、Ｙ＋Ｍ１＝０〜Ｍ，ＭＸ＝０〜Ｍで各パラメータＹ＋Ｍ１及びＭＸが互いに一致する。
【０２４７】
次いで、折り返し積分の各フェーズの動作における誤差補正について以下に説明する。
【０２４８】
１回目の積分動作において以下のように動作する。
（１）フェーズ１ａ（図１２（ａ）のリセット時において、容量Ｃ１ａ，Ｃ１ｂからなる容量Ｃ１に対して電圧ＶＲＬを印加する前において）
演算増幅回路２３の反転入力端子における電荷Ｑｎｅｔは次式で表される。
Ｑｎｅｔ＝Ｃ１（Ｖｃ−Ｖｉｎ（１））＋Ｃ２（Ｖｓ０−ＶＲＬ）＋ＣｉＶｓ０
このときの演算増幅回路２３の出力電圧ＶｏＦは次式で表される。
ＶｏＦ＝Ａ（Ｖｃ−Ｖｓ０）＋Ｖｃ
ここで、
Ｖｓ０＝Ｖｃ
となる。
【０２４９】
（２）フェーズ１ｂ（図１２（ｂ）の積分動作時において、容量Ｃ１ａ，Ｃ１ｂからなる容量Ｃ１に対して電圧ＶＲＬを印加したとき）
演算増幅回路２３の反転入力端子における電荷Ｑｎｅｔは次式で表される。
Ｑｎｅｔ＝Ｃ１（Ｖｓ−ＶＲＬ）＋Ｃ２（Ｖｓ−ＶｏＦ（１））＋ＣｉＶｓ
このときの演算増幅回路２３の出力電圧ＶｏＦは次式で表される。
ＶｏＦ（１）＝Ａ（Ｖｃ−Ｖｓ）＋Ｖｃ
従って、次式を得る。
Ｃ２（１＋ｅｆｇ）ＶｏＦ（１）
＝Ｃ１（Ｖｉｎ（１）−ＶＲＬ）＋Ｃ２ＶＲＬ＋Ｃ２ｅｆｇＶｃ
（１＋ｅｆｇ）ＶｏＦ（１）
＝０．５（１＋ｅｍ）（Ｖｉｎ（１）−ＶＲＬ）＋ＶＲＬ＋ｅｆｇＶｃ
ここで、
ｅｆｇ＝（Ｃ１＋Ｃ２＋Ｃｉ）／（Ｃ２Ａ）
ｅｍ＝ΔＣ２／Ｃ２
Ｃ１＝０．５（Ｃ２＋ΔＣ２）
である。
【０２５０】
次いで、２回目の積分動作において以下のように動作する。
（３）フェーズ２ａ（図１２（ａ）のリセット時において、容量Ｃ１ａ，Ｃ１ｂからなる容量Ｃ１に対して電圧ＶＲＬを印加する前において）
演算増幅回路２３の反転入力端子における電荷Ｑｎｅｔは次式で表される。
Ｑｎｅｔ＝Ｃ１（Ｖｃ−Ｖｉｎ（２））＋Ｃ２（Ｖｓ０−ＶｏＦ（１））＋ＣｉＶｓ０
このときの演算増幅回路２３の出力電圧ＶｏＦは次式で表される。
ＶｏＦ（１）＝Ａ（Ｖｃ−Ｖｓ０）＋Ｖｃ
【０２５１】
（４）フェーズ２ｂ（図１２（ｂ）の積分動作時において、容量Ｃ１ａ，Ｃ１ｂからなる容量Ｃ１に対して電圧ＶＲＬを印加したとき）
演算増幅回路２３の反転入力端子における電荷Ｑｎｅｔは次式で表される。
Ｑｎｅｔ＝Ｃ１（Ｖｓ−ＶＲＬ）＋Ｃ２（Ｖｓ−ＶｏＦ（２））＋ＣｉＶｓ
このときの演算増幅回路２３の出力電圧ＶｏＦは次式で表される。
ＶｏＦ（２）＝Ａ（Ｖｃ−Ｖｓ）＋Ｖｃ
従って、次式を得る。
Ｃ２（１＋ｅｆｇ）ＶｏＦ（２）
＝Ｃ１（Ｖｉｎ（１）−ＶＲＬ）＋（１＋ｅｆｇ２）Ｃ２ＶｏＦ（１）＋Ｃ２ｅｆｇ１Ｖｃ
（１＋ｅｆｇ）ＶｏＦ（２）
＝０．５（１＋ｅｍ）（Ｖｉｎ（２）−ＶＲＬ）＋（１＋ｅｆｇ２）ＶｏＦ（１）＋ｅｆｇ１Ｖｃ
ここで、
ｅｆｇ２＝（Ｃ２＋Ｃｉ）／（Ｃ２Ａ）
ｅｆｇ１＝Ｃ１／（Ｃ２Ａ）＝ｅｆｇ−ｅｆｇ２
である。
【０２５２】
次いで、３回目の積分動作において以下のように動作する。
（５）フェーズ３ａ及び３ｂにおいて（図１２（ａ）のリセットの後、図１２（ｂ）の積分動作時において、容量Ｃ１ａ，Ｃ１ｂからなる容量Ｃ１に対して電圧ＶＲＬを印加したとき）
３回目の積分動作は次式で表される。
ＤＩ（３）
＝０    （ＶｏＦ（２）≦（ＶＲＨ＋ＶＲＬ）／２のとき）
＝１    （ＶｏＦ（２）＞（ＶＲＨ＋ＶＲＬ）／２のとき）
（１＋ｅｆｇ）ＶｏＦ（３）
＝０．５（１＋ｅｍ）（Ｖｉｎ（３）−ＶＲ（３））
＋（１＋ｅｆｇ２）ＶｏＦ（２）＋ｅｆｇ１Ｖｃ
ＶＲ（３）
＝ＶＲＨ    （ＤＩ（３）＝１のとき）
＝ＶＲＬ    （ＤＩ（３）＝０のとき）
【０２５３】
さらに、Ｍ回目の積分動作は以下のように動作する。
（６）フェーズＭａ及びＭｂにおいて（図１２（ａ）のリセットの後、図１２（ｂ）の積分動作時において、容量Ｃ１ａ，Ｃ１ｂからなる容量Ｃ１に対して電圧ＶＲＬを印加したとき）
Ｍ回目の積分動作は次式で表される。
（１＋ｅｆｇ）ＶｏＦ（Ｍ）
＝０．５（１＋ｅｍ）（Ｖｉｎ（Ｍ−１）−ＶＲ（Ｍ−１））
＋（１＋ｅｆｇ２）ＶｏＦ（Ｍ−１）＋ｅｆｇ１Ｖｃ
【０２５４】
このときの演算増幅回路２３の出力電圧ＶｏＦは次式で表される。
ＶｏＦ（Ｍ）
＝０．５｛（１＋ｅｍ）／（１＋ｅｆｇ）｝（Ｖｉｎ（Ｍ）−ＶＲ（Ｍ））
＋｛（１＋ｅｆｇ２）／（１＋ｅｆｇ）｝ＶｏＦ（Ｍ−１）
＋｛ｅｆｇ１／（１＋ｅｆｇ）｝Ｖｃ
≒０．５（１＋ｅｍ−ｅｆｇ）（Ｖｉｎ（Ｍ）−ＶＲ（Ｍ））
＋（１−ｅｆｇ１）Ｖｏ（Ｍ−１）＋ｅｆｇ１Ｖｃ
従って、次式を得る。
ＶｏＦ（Ｍ）
≒０．５（１＋ｅｍ−ｅｆｇ）×｛（１−ｅｆｇ１）０（Ｖｉｎ（Ｍ）−ＶＲ（Ｍ））
＋（１−ｅｆｇ１）１（Ｖｉｎ（Ｍ−１）−ＶＲ（Ｍ−１））
…
＋（１−ｅｆｇ１）Ｍ−２（Ｖｉｎ（２）−ＶＲＬ）
＋（１−ｅｆｇ１）Ｍ−１（Ｖｉｎ（１）−ＶＲＬ）｝
＋Ｍｅｆｇ１Ｖｃ＋（１−ｅｆｇ）（１−ｅｆｇ１）Ｍ−１ＶＲＬ
【０２５５】
ＶｏＦ（Ｍ）
＝０．５（１＋ｅｍ−ｅｆｇ）｛Ｍ（１−（（Ｍ−１）／２）ｅｆｇ１）Ｖｉｎ
−Ｍ１ＶＲＨ−（Ｍ−Ｍ１）ＶＲＬ＋ｅｆｇ１（ｍ１ＶＲＨ＋（ｍＭ−ｍ１）ＶＲＬ）｝
＋Ｍｅｆｇ１Ｖｃ＋（１−Ｍｅｆｇ１−ｅｆｇ２）ＶＲＬ
ここで、以下の通りである。
ｍＭ＝Ｍ（Ｍ−１）／２
Ｖｃ＝ＶＲＬ
【０２５６】
【数２６】
2014239426.tif 000031
【０２５７】
ＤＩ（ｉ）
＝０    （ＶｏＦ（ｉ）≦ＶＴのとき）
＝１    （ＶｏＦ（ｉ）＞ＶＴのとき）
【０２５８】
従って、次式を得る。
ＶｏＦ（Ｍ）−ＶＲＬ
＝０．５（１＋ｅｍ−ｅｆｇ）｛Ｍ（１−（（Ｍ−１）／２）ｅｆｇ１）Ｖｉｎ
−ＭＶＲＬ−Ｍ１（ＶＲＨ−ＶＲＬ）＋ｅｆｇ１ｍＭＶＲＬ−ｍ１（ＶＲＨ−ＶＲＬ）｝
−ｅｆｇ２ＶＲＬ
ＶｏＦ（Ｍ）−ＶＲＬ
＝０．５（１＋ｅｍ−ｅｆｇ）｛Ｍ（１−（（Ｍ−１）／２）ｅｆｇ１）（Ｖｉｎ−ＶＲＬ）
−２（Ｍ１−ｍ１ｅｆｇ１）ΔＶＲ｝−ｅｆｇ２ＶＲＬ
【０２５９】
以上の式をまとめると次式で表される。
Ｘ＝（Ｖｉｎ−ＶＲＬ）／（２ΔＶＲ）
Ｙ＝（Ｖｏ（Ｍ）−ＶＲＬ）／ΔＶＲ
ＥＦ＝（（Ｍ−１）／２）ｅｆｇ１
Ｍ（１−ＥＦ）Ｘ＝Ｍ１−ｍ１ｅｆｇ１＋（１＋ｅｆｇ−ｅｍ）（Ｙ−ｅｆｇ２ＶＲＬ）
【０２６０】
次いで、折り返し積分型Ａ／Ｄ変換回路の非線形補正項ｍ１ｅｆｇ１について以下に説明する。Ｍ回目の積分動作の式から次式を得る。
２（１−ｅｍ＋ｅｆｇ）Ｖｏ（Ｍ）＝
（１−ｅｆｇ１）０（Ｖｉｎ（Ｍ）−ＶＲ（Ｍ））
＋（１−ｅｆｇ１）１（Ｖｉｎ（Ｍ−１）−ＶＲ（Ｍ−１））
…
＋（１−ｅｆｇ１）Ｍ−３（Ｖｉｎ（３）−ＶＲ（３））
＋（１−ｅｆｇ１）Ｍ−２（Ｖｉｎ（２）−ＶＲＬ）
＋（１−ｅｆｇ１）Ｍ−１（Ｖｉｎ（１）−ＶＲＬ）＋ＶＲＬ）
【０２６１】
ここで、電圧ＶＲ（ｉ）が電圧ＶＲＨを取るときにｉ×ｅｆｇ１の誤差が加わることに着目し、その誤差の総和を次式のように、ｍ１×ｅｆｇ１とする。
【０２６２】
【数２７】
2014239426.tif 000032
【０２６３】
ここで、
ＤＩ（ｉ）
＝０    （Ｖｏ（ｉ）≦ＶＴのとき）
＝１    （Ｖｏ（ｉ）＞ＶＴのとき）
【０２６４】
このとき、パラメータｍ１は、最大で（Ｍ−２）（Ｍ−１）／２を取る。従って、Ｍ＝８のとき、ｍ１は２１となり、パラメータｍ１を記憶するために、５ビットの記憶容量が必要となる。
【０２６５】
次いで、巡回型Ａ／Ｄ変換回路の動作と誤差補正について以下に説明する。
【０２６６】
１回目の巡回型Ａ／Ｄ変換回路において、出力電圧Ｖｏ（１）は次式で表される。
【０２６７】
Ｖｏ（１）
≒（２＋ｅｍ２＋ｅｆｇ２−ｅｆｇ）ＶｏＦ（Ｍ）−（１＋ｅｍ２−ｅｆｇ）ＶＲＨ
（Ｄ（１）＝２）
Ｖｏ（１）
≒（２＋ｅｍ２＋ｅｆｇ２−ｅｆｇ）ＶｏＦ（Ｍ）
−（１＋ｅｍ２−ｅｆｇ）（ＶＲＨ＋ＶＲＬ）／２＋（ｅｍ１／２）（ＶＲＨ−ＶＲＬ）
（Ｄ（１）＝１）
Ｖｏ（１）
≒（２＋ｅｍ２＋ｅｆｇ２−ｅｆｇ）ＶｏＦ（Ｍ）−（１＋ｅｍ２−ｅｆｇ）ＶＲＬ
（Ｄ（１）＝０）
【０２６８】
ここで、
ｇ１＝ｅｍ２＋ｅｆｇ２−ｅｆｇ
ｇ２＝ｅｍ２−ｅｆｇ
とおく。
【０２６９】
ｉ回目の巡回型Ａ／Ｄ変換回路において、出力電圧Ｖｏ（１）は次式で表される。
【０２７０】
Ｖｏ（ｉ）
≒（２＋ｇ１）Ｖｏ（ｉ−１）−（１＋ｇ２）ΔＶＲＤ（ｉ）
＋ｅｍ１ΔＶＲＤ１（ｉ）−（１＋ｇ２）ＶＲＬ
【０２７１】
ここで、
Ｄ１（ｉ）
＝１    （Ｄ（ｉ）＝１のとき）
＝０    （Ｄ（ｉ）＝０，２のとき）
である。
【０２７２】
従って、次式を得る。
Ｙ≒Ｙ０＋Ｅｇ２＋Ｅｇ１＋Ｅｍ１
Ｙ０＝２−１Ｄ（１）＋２−２Ｄ（２）＋…＋２−（Ｎ−１）Ｄ（Ｎ−１）＋２−ＮＤ（Ｎ）
ここで、
Ｅｇ２
＝ｇ２｛２−１Ｄ（１）＋２−２Ｄ（２）＋…＋２−（Ｎ−１）Ｄ（Ｎ−１）＋２−ＮＤ（Ｎ）｝
＝ｇ２Ｙ０
Ｅｇ１
＝−ｇ１｛１・２−１Ｄ（１）＋２・２−２Ｄ（２）＋…
＋（ｉ−１）・２−（ｉ−１）Ｄ（ｉ−１）＋ｉ・２−ｉＤ（ｉ）｝
Ｅｍ１
＝−ｅｍ１｛２−１Ｄ１（１）＋２−２Ｄ１（２）＋…
＋２−（ｉ−１）Ｄ１（ｉ−１）＋２−ｉＤ１（ｉ）｝
である。
【０２７３】
上述の折り返し積分型Ａ／Ｄ変換回路についてまとめると以下のようになる。Ｍ回目のサンプリング動作時は以下のように動作する。
Ｍ｛１−（（Ｍ−１）／２）ｅｆｇ１｝（Ｖｉｎ−ＶＲＬ）
＝２Ｍ１ΔＶＲ＋２（１＋ｅｆｇ−ｅｍ）（ＶｏＦ（Ｍ）−ＶＲＬ）
−（ｍ１ＶＲＨ＋（ｍＭ−ｍ１）ＶＲＬ）ｅｆｇ１
【０２７４】
ここで、
ｅｆｇ＝（Ｃ１ａ＋Ｃ１ｂ＋Ｃ２＋Ｃｉ）／（Ｃ２Ａ）
ｅｍ２＝ΔＣ２／Ｃ２
ｅｍ１＝ΔＣ１／Ｃ１
である。従って、次式を得る。
Ｘ＝（Ｖｉｎ−ＶＲＬ）／ΔＶＲ
Ｙ＝（ＶｏＦ（Ｍ）−ＶＲＬ）／ΔＶＲ
ＥＦ＝（（Ｍ−１）／２）ｅｆｇ１
ＲＬ＝ＶＲＬ／ΔＶＲ
すなわち、次式で表される。
Ｍ（１−ＥＦ）Ｘ
＝２Ｍ１＋２（１＋ｅｆｇ−ｅｍ）Ｙ−ｍＭｅｆｇ１ＲＬ−２ｍ１ｅｆｇ１
【０２７５】
さらに、上述の巡回型Ａ／Ｄ変換回路についてまとめると以下のようになる。
【０２７６】
上記フェーズ１ａのサンプリング時において、演算増幅回路２３の反転入力端子における電荷Ｑｎｅｔ及び出力電圧ＶｏＦは次式で表される。
Ｑｎｅｔ
＝（Ｃ１ｂ＋Ｃ１ａ）（Ｖｃ−ＶｏＦ（Ｍ））＋Ｃ２（Ｖｓ０−ＶｏＦ（Ｍ））＋ＣｉＶｓ０
ＶｏＦ（Ｍ）＝Ａ（Ｖｃ−Ｖｓ０）＋Ｖｃ
ここで、Ｖｓ０＝Ｖｃとなる。
【０２７７】
また、上記フェーズ１ｂの転送時において、演算増幅回路２３の反転入力端子における電荷Ｑｎｅｔ及び１回目の出力電圧Ｖｏ（１）は次式で表される。
Ｑｎｅｔ
＝Ｃ１ａ（Ｖｓ−ＶＲａ（１））＋Ｃ１ｂ（Ｖｓ−ＶＲｂ（１））
＋Ｃ２（Ｖｓ−Ｖｏ（１））＋ＣｉＶｓ
Ｖｏ（１）＝Ａ（Ｖｃ−Ｖｓ）＋Ｖｃ
【０２７８】
従って、次式を得る。
（１＋ｅｆｇ）Ｖｏ（１）
＝（２＋ｅｍ２＋ｅｆｇ２）ＶｏＦ（Ｍ）
−｛（１＋ｅｍ２＋ｅｍ１）／２｝ＶＲａ（１）
−｛（１＋ｅｍ２−ｅｍ１）／２｝ＶＲｂ（１）＋ｅｆｇ１Ｖｃ
【０２７９】
それ故、次式で表される。
Ｖｏ（１）
≒（２＋ｅｍ２＋ｅｆｇ２−ｅｆｇ）ＶｏＦ（Ｍ）−（１＋ｅｍ２−ｅｆｇ）ＶＲＨ
（Ｄ（１）＝２のとき）
Ｖｏ（１）
≒（２＋ｅｍ２＋ｅｆｇ２−ｅｆｇ）ＶｏＦ（Ｍ）
−（１＋ｅｍ２−ｅｆｇ）（ＶＲＨ＋ＶＲＬ）／２＋（ｅｍ１／２）（ＶＲＨ−ＶＲＬ）
（Ｄ（１）＝１のとき）
Ｖｏ（１）
≒（２＋ｅｍ２＋ｅｆｇ２−ｅｆｇ）ＶｏＦ（Ｍ）−（１＋ｅｍ２−ｅｆｇ）ＶＲＬ
（Ｄ（１）＝０のとき）
【０２８０】
ここで、
ｇ１＝ｅｍ２＋ｅｆｇ２−ｅｆｇ
ｇ２＝ｅｍ２−ｅｆｇ
Ｄ１（ｉ）
＝１    （Ｄ（ｉ）＝１のとき）
＝０    （Ｄ（ｉ）＝０，２のとき）
とおく。巡回型Ａ／Ｄ変換回路の出力電圧Ｖｏ（１）〜Ｖｏ（ｉ）は次式で表される。
【０２８１】
Ｖｏ（１）
≒（２＋ｇ１）ＶｏＦ（Ｍ）−（１＋ｇ２）ΔＶＲＤ（１）
＋ｅｍ１ΔＶＲＤ１（１）−（１＋ｇ２）ＶＲＬ
Ｖｏ（２）
≒（２＋ｇ１）Ｖｏ（１）−（１＋ｇ２）ΔＶＲＤ（２）
＋ｅｍ１ΔＶＲＤ１（２）−（１＋ｇ２）ＶＲＬ
…
Ｖｏ（ｉ）
≒（２＋ｇ１）Ｖｏ（ｉ−１）−（１＋ｇ２）ΔＶＲＤ（ｉ）
＋ｅｍ１ΔＶＲＤ１（ｉ）−（１＋ｇ２）ＶＲＬ
【０２８２】
【数２８】
2014239426.tif 000033
【０２８３】
従って、次式を得る。ここで、Ｎｃは、巡回型Ａ／Ｄ変換の巡回回数である。
【０２８４】
【数２９】
2014239426.tif 000034
【０２８５】
以上の第２の実施形態をまとめると、以下の要旨を有する。
【０２８６】
本発明の第２の実施形態に係るＡ／Ｄ変換回路用ディジタル補正回路は、演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路において、所定の積分回数（Ｍ）及び所定の折り返し回数（Ｍ１）を有する折り返し積分の利得誤差によって生じる非線形誤差のディジタル値をＡ／Ｄ変換値から減算することによりＡ／Ｄ変換値を補正するディジタル補正回路であって、
上記折り返し積分の利得誤差によって生じる非線形誤差であって、実質的に上記折り返し回数（Ｍ１）に比例する第１の誤差（ＥＦＲ）のディジタル値を計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）を減算することによりＡ／Ｄ変換値を補正する補正手段を備えたことを特徴とするＡ。
【０２８７】
上記ディジタル補正回路において、上記補正手段は、入力電圧（Ｖｉｎ）として第１の参照電圧（ＶＲＬ）を上記演算増幅回路に与えて１回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型Ａ／Ｄ変換を行った第１のＡ／Ｄ変換値と、入力電圧（Ｖｉｎ）として上記第１の参照電圧（ＶＲＬ）よりも高い第２の参照電圧（ＶＲＨ）を上記演算増幅回路に与えて１回の積分を行った後そのときの上記演算増幅回路の出力電圧を所定の巡回数だけ巡回型Ａ／Ｄ変換を行った第２のＡ／Ｄ変換値とを計算した後、上記第２のＡ／Ｄ変換値から上記第１のＡ／Ｄ変換値を減算し、当該減算値を上記巡回型Ａ／Ｄ変換の入力側に換算することにより、上記第１の誤差（ＥＦＲ）のディジタル値を計算することを特徴とする。
【０２８８】
また、上記ディジタル補正回路において、上記補正手段は、複数回のＡ／Ｄ変換動作に対する上記第１の誤差（ＥＦＲ）に関する積分非直線誤差（ＩＮＬ）の計算値に基づいて、当該積分非直線誤差（ＩＮＬ）の二乗値を複数回のＡ／Ｄ変換動作に対して加算してなるコスト関数が最小となるときの上記第１の誤差（ＥＦＲ）のディジタル値を計算することを特徴とする。
【０２８９】
さらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分の利得誤差によって生じる非線形誤差であって、上記折り返し積分の積分誤差である第２の誤差（ＥＦＩ）のディジタル値をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）及び上記第２の誤差（ＥＦＩ）を減算することを特徴とする。
【０２９０】
またさらに、上記ディジタル補正回路において、上記補正手段は、上記折り返し積分のうち何回目の積分であるかを示す積分回数（ｉ）を示すコードデータと、上記折り返し積分の折り返しの有無を示すデータ（ＤＩ（ｉ））とに基づいて、上記第２の誤差（ＥＦＩ）のディジタル値を計算することを特徴とする。
【０２９１】
上記ディジタル補正回路において、上記補正手段は、上記第２の誤差（ＥＦＩ）のディジタル値を計算する回路をカラム回路内に設け、当該計算する回路は、
何回目の積分であるかを示す積分回数（ｉ）を計数するアップカウンタと、
上記折り返し積分の折り返しの有無を示すデータをクロックとして動作するレジスタと、
上記アップカウンタからの積分回数（ｉ）と，上記レジスタからのデータとを加算して当該加算値のデータを上記レジスタを介して上記第２の誤差（ＥＦＩ）のディジタル値を計算するための補正係数（ｍ１）として出力する加算器とを備えたことを特徴とする。
【０２９２】
また、上記ディジタル補正回路において、上記補正手段は、巡回型Ａ／Ｄ変換において上記演算増幅回路の入力端子に接続される容量（Ｃ１）と当該入力端子と出力端子との間に接続される積分容量（Ｃ２）との間のキャパシタのミスマッチによる誤差に対応する第３の誤差（Ｅｇ１）をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）、上記第２の誤差（ＥＦＩ）及び上記第３の誤差（Ｅｇ１）を減算することを特徴とする。
【０２９３】
さらに、上記ディジタル補正回路において、上記補正手段は、巡回型Ａ／Ｄ変換において上記演算増幅回路の入力端子に接続される２つの容量（Ｃ１ａ，Ｃ１ｂ）間のキャパシタのミスマッチによる誤差に対応する第４の誤差（Ｅｍ１）をさらに計算し、上記Ａ／Ｄ変換値から上記第１の誤差（ＥＦＲ）及び上記第２の誤差（ＥＦＩ）に加えて、上記第３の誤差（Ｅｇ１）と上記第４の誤差（Ｅｍ１）とのうちの少なくとも１つを減算することを特徴とする。
【０２９４】
また、本発明に係るＡ／Ｄ変換回路は、演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路において、上記ディジタル補正回路を備えたことを特徴とする。
【０２９５】
さらに、本発明に係るイメージセンサデバイスは、画像を読み取るイメージセンサデバイスにおいて、
上記画像を読み取った画素値信号をＡ／Ｄ変換するＡ／Ｄ変換回路を備え、
上記Ａ／Ｄ変換回路は、演算増幅回路を用いて折り返し積分型Ａ／Ｄ変換と巡回型Ａ／Ｄ変換とを順次行う積分・巡回型Ａ／Ｄ変換回路であって、上記ディジタル補正回路を備えたことを特徴とする。
【０２９６】
第３の実施形態
図２９は本発明の第３の実施形態に係るＡ／Ｄ変換器の全体構成を示すブロック図である。図１の第１の実施形態では、折り返し積分型Ａ／Ｄ変換の回路と、上記巡回型Ａ／Ｄ変換の回路とを同一の回路を用いて構成したが、図２９の第３の実施形態では、図２９に示すように、折り返し積分型Ａ／Ｄ変換回路２０１と、上記巡回型Ａ／Ｄ変換回路２０２とをそれぞれ異なる回路を用いて構成したことを特徴とする。これにより、異なる回路を別々に同時に動作させることにより、動作時間を第１の実施形態に比較して短縮させることができるという特有の効果を有する。
【０２９７】
ここで、折り返し積分型Ａ／Ｄ変換回路２０１にはピクセル出力であるアナログ信号ＶＩＮが入力され、折り返し積分型Ａ／Ｄ変換回路２０１は上位のＡ／Ｄ変換値を出力し、巡回型Ａ／Ｄ変換回路２０２は下位のＡ／Ｄ変換値を出力する。
【０２９８】
図３０は図２９の折り返し積分型Ａ／Ｄ変換回路２０１及びその周辺回路の構成を示す回路図である。図３０において、折り返し積分型Ａ／Ｄ変換回路２０１は、演算増幅回路２３Ｃと、キャパシタ２５Ｃ，２９Ｃと、スイッチ４９Ｃ，４７Ｃ，５３，５４，５５と、入力されるアナログ信号用スイッチ４３Ｃと、Ｄ／Ａ変換用スイッチ３１ａ，３１ｂと、図３１の参照電圧発生回路３７Ｃと、コンパレータ１７ｃと、論理回路１９Ｃと、クロック発生器４１Ｃとを備えて構成される。ここで、図１の構成要素と同様のものについては、参照番号の最後に「Ｃ」を付加している。図３０の折り返し積分型Ａ／Ｄ変換回路２０１は、主として図１のＡ／Ｄ変換器に比較して以下の点が異なる。
（１）キャパシタ２５，２７に代えて、キャパシタ２５Ｃのみを備えて折り返し積分型Ａ／Ｄ変換の動作を行い、ここで、キャパシタ２７及びスイッチ３１ｃが不要になる。
（２）コンパレータ１７ａ，１７ｂに代えて、上位のＡ／Ｄ変換値を出力するためのコンパレータ１７ｃを備える。
（３）論理回路１９に代えて、折り返し積分型Ａ／Ｄ変換の動作のみのための制御信号φＤＨ，φＤＬを発生する論理回路１９Ｃを備える。
（４）クロック発生器４１に代えて、折り返し積分型Ａ／Ｄ変換の動作のみのためのクロック信号φ２，φ３，φｓｄ，φｓを発生するクロック発生器４１Ｃを備える。
【０２９９】
図３０の下側に図示されたディジタル部ＤＣＣはコンパレータ１７ｃ及び２つの変換参照電圧ＶＲＣＨ，ＶＲＣＬを用いて上位のＡ／Ｄ変換値のディジタル信号Ｄを生成する。ディジタル部ＤＣＣは、コンプリメント部ＣＰＣ、加算器ＡＤＣ、レジスタＲＧ１Ｃを含む。当該ディジタル部ＤＣＣの動作は、１ビットの出力Ｂ０に基づいて上位のＡ／Ｄ変換値のディジタル信号Ｄを生成することを除いて、上述の図１４（ａ）の動作を同様である。
【０３００】
図３１は図３０の参照電圧発生回路３７Ｃの構成を示す回路図である。図３１において、参照電圧発生回路３７Ｃは、第１及び第２の基準参照電圧ＶＲＨ，ＶＲＬに基づき、所定の抵抗値を有する抵抗Ｒ１〜Ｒ５に応じて、折り返し積分型Ａ／Ｄ変換動作のための変換参照電圧ＶＴを生成する。この参照電圧発生回路３７によれば、例えば、抵抗Ｒ１〜Ｒ５の抵抗値を、抵抗Ｒ１＝２Ｒ、抵抗Ｒ２＝Ｒ、抵抗Ｒ４＝Ｒ、抵抗Ｒ５＝２Ｒ（Ｒは所定の抵抗値）といった値に設定することにより、変換参照電圧ＶＴを第１の基準参照電圧ＶＲＨと第２の基準参照電圧値ＶＲＬとの間の中央値に設定することができる。
【０３０１】
図３２は図３０の折り返し積分型Ａ／Ｄ変換回路２０１の動作を示す図面である。図３２の折り返し積分型Ａ／Ｄ変換回路２０１の動作は、図１の第１の実施形態に係るＡ／Ｄ変換器に比較して、以下の点が異なる。
（１）容量Ｃ１ａ，Ｃ１ｂをそれぞれ有するキャパシタ２５，２７に代えて、容量ＣＦ１ａを有するキャパシタ２５Ｃのみを用いて折り返し積分型Ａ／Ｄ変換の動作を行うために、次式の関係で動作する。
ＣＦＩ＝ＣＦ１ａ
【０３０２】
従って、ディジタル補正時の有限ゲイン誤差は次式で表される。
ｅｆｇ，ＦＩ＝（ＣＦ１ａ＋ＣＦＩ２＋ＣＦＩｉ）／（ＣＦＩ２ＡＦＩ）
ｅｆｇ２，ＦＩ＝（ＣＦＩ２＋ＣＦＩｉ）／（ＣＦＩ２ＡＦＩ）
ｅｆｇ１，ＦＩ＝ＣＦ１ａ／（ＣＦＩ２ＡＦＩ）＝ｅｆｇ，ＦＩ−ｅｆｇ２，ＦＩ
ここで、ＡＦＩは演算増幅回路２３の開ループＤＣ利得であり、ＣＦＩ２は帰還側容量であり、ＣＦＩ１は入力側容量（理想値ＣＦＩ１＝ＣＦＩ２／２）である。また、ＣＦＩｉは演算増幅回路２３の入力容量である。
【０３０３】
巡回型Ａ／Ｄ変換回路２０２のディジタル補正時の有限ゲイン誤差は第２の実施形態と僅かに異なる。すなわち、巡回型Ａ／Ｄ変換回路２０２の動作の最初のサイクルでは、誤差項ｇ２が次式となる。
ｇ１＝ｅｍ２−ｅｆｇ
２回目以降のサイクルでは、誤差項ｇ２は、第２の実施形態と同様、次式となる。
ｇ１＝ｅｍ２＋ｅｆｇ２−ｅｆｇ
【０３０４】
図３３は図３２に示した折り返し積分型Ａ／Ｄ変換回路２０１の動作における、シミュレーションによるゲインステージの入出力特性を示す図面である。図３３は、（ＶＲＨ＝２．５Ｖ、ＶＲＬ＝１．５Ｖ、演算動作における参照電圧ＶＲＩ＝ＶＲＨ、ＶＣＯＭ＝２．０Ｖ、サンプリング回数Ｍ＝１６）の条件における入出力特性を示す。図３３に示されるように、１．０〜２．０Ｖの振幅１Ｖの入力に対して、出力は、１．５〜２．５Ｖとなっており、その振幅は１Ｖの範囲に収められている。
【０３０５】
図３４は図３２に示した折り返し積分型Ａ／Ｄ変換回路２０１のシミュレーションに対応する、入力信号であるアナログ信号ＶＩＮの入力レベルとディジタルカウント値との関係を示す図である。図３４に示されるように、折り返し積分型Ａ／Ｄ変換回路２０１における１６回のサンプリング及び積分及び１．０Ｖの入力範囲に対し、ディジタルカウント値は、１５階調の値を取り得る。従って、このディジタルカウント値の範囲は、約４ビットで表される。
【０３０６】
図３５は図２９の巡回型Ａ／Ｄ変換回路２０２及びその周辺回路の構成を示す回路図である。図３５において、巡回型Ａ／Ｄ変換回路２０２は、図１のＡ／Ｄ変換器を用いて、折り返し積分型Ａ／Ｄ変換動作を除いて同様に構成されて、同様に動作する。
【０３０７】
以上のように構成された第３の実施形態に係るＡ／Ｄ変換器によれば、折り返し積分型Ａ／Ｄ変換回路２０１と、上記巡回型Ａ／Ｄ変換回路２０２とをそれぞれ異なる回路を用いて構成したことを特徴とする。これにより、異なる回路を別々に同時に動作させることにより、動作時間を第１の実施形態に比較して短縮させることができるという特有の効果を有する。また、第３の実施形態に係るＡ／Ｄ変換器では、折り返し積分型Ａ／Ｄ変換回路２０１における上述の式の置き換えを行うことにより、第２の実施形態に係るディジタル補正回路を用いて同様にディジタル補正することができる。
【０３０８】
その他の実施形態．
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。
【産業上の利用可能性】
【０３０９】
以上詳述したように、本発明にかかるディジタル補正回路によれば、当該ディジタル補正により、Ａ／Ｄ変換装置の高精度化、すなわち高分解能化を行うことができ、例えば１４ビットの高精度のＡ／Ｄ変換が実現でき、しかも低消費電力で、高速化することができる。また、当該ディジタル補正回路を用いてＡ／Ｄ変換装置を構成し、さらに、当該Ａ／Ｄ変換装置を用いてＣＭＯＳイメージセンサなどのイメージセンサデバイスを提供できる。
【符号の説明】
【０３１０】
Ｂ１，Ｂ０…ディジタル信号、
Ｃ１ａ，Ｃ１ｂ，Ｃ２…容量、
Ｄ…ディジタル信号、
ＳＡ…スイッチ、
ＳＩ…スイッチ、
ＶＣＯＭ…基準電位、
ＶＣＯＮＴ…制御信号、
ＶＩＮ…アナログ信号、
ＶＯＰ…演算値、
ＶＲＣＨ…第１の変換参照電圧、
ＶＲＣＬ…第２の変換参照電圧、
ＶＲＨ…第１の基準参照電圧、
ＶＲＬ…第２の基準参照電圧、
３１ａ−３１ｃ…スイッチ、
２ａ…イメージセンサセル、
１１…Ｄ／Ａ変換器、
１５…ゲインステージ、
１５ａ…入力、
１５ｂ…出力、
１７，１７Ｃ…Ａ／Ｄ変換回路、
１７ａ，１７ｂ，１７ｃ…コンパレータ、
１９，１９Ｃ…論理回路、
２１…Ｄ／Ａ変換回路、
２１ａ…第１の出力、
２１ｂ…第２の出力、
２３，２３Ｃ…演算増幅回路、
２３Ａ…１ビットＡ／Ｄ変換器、
２３ａ…第１の入力、
２３ｂ…出力、
２３ｃ…第２の入力、
２５，２５Ｃ…第１のキャパシタ、
２７…第２のキャパシタ、
２９，２９Ｃ…第３のキャパシタ、
３１…スイッチ回路、
３１ａ，３１ｂ，３１ｃ，４３，４９，５１，５３，５４，５５…スイッチ、
３３，３５…基準電圧源、
３７，３７Ｃ…参照電圧発生回路、
４１，４１Ｃ…クロック発生器、
６０…アップカウンタ、
７０…レジスタ、
７１…ＥＦＩ計算部、
７２…ＥＦＲ計算部、
７３…Ｅｇ１計算部、
７４…Ｅｍ１計算部、
７５…補正後出力値計算部、
１０１…ＣＭＯＳイメージセンサ、
１０２…セルアレイ、
１０２ａ…画素、
１０３…垂直シフトレジスタ、
１０４…積分・巡回型ＡＤＣアレイ、
１０４ａ…Ａ／Ｄ変換器、
１０５…データレジスタ、
１０６…水平シフトレジスタ、
１０７…冗長−非冗長変換処理回路、
１０８…列線、
１１１…Ａ／Ｄ変換回路、
１１２…ディジタル補正回路、
１５０…カラム回路、
１５１…アンドゲート、
１５２…加算器、
１５３…レジスタ、
２０１…折り返し積分型Ａ／Ｄ変換回路、
２０２…巡回型Ａ／Ｄ変換回路。
【図１】
2014239426.tif 000035
【図２】
2014239426.tif 000036
【図３】
2014239426.tif 000037
【図４】
2014239426.tif 000038
【図５】
2014239426.tif 000039
【図６】
2014239426.tif 000040
【図７】
2014239426.tif 000041
【図８】
2014239426.tif 000042
【図９】
2014239426.tif 000043
【図１０】
2014239426.tif 000044
【図１１】
2014239426.tif 000045
【図１２】
2014239426.tif 000046
【図１３】
2014239426.tif 000047
【図１４】
2014239426.tif 000048
【図１５】
2014239426.tif 000049
【図１６】
2014239426.tif 000050
【図１７】
2014239426.tif 000051
【図１８】
2014239426.tif 000052
【図１９】
2014239426.tif 000053
【図２０】
2014239426.tif 000054
【図２１】
2014239426.tif 000055
【図２２】
2014239426.tif 000056
【図２３】
2014239426.tif 000057
【図２４】
2014239426.tif 000058
【図２５】
2014239426.tif 000059
【図２６】
2014239426.tif 000060
【図２７】
2014239426.tif 000061
【図２８】
2014239426.tif 000062
【図２９】
2014239426.tif 000063
【図３０】
2014239426.tif 000064
【図３１】
2014239426.tif 000065
【図３２】
2014239426.tif 000066
【図３３】
2014239426.tif 000067
【図３４】
2014239426.tif 000068
【図３５】
2014239426.tif 000069