(57)【要約】【課題】量子化器の増加を抑制するために量子化器を逐次比較型Ａ／Ｄ変換器で実現することを可能としたマルチビットデルタシグマ変調器を提供すること。【解決手段】キャパシタ８０６＿１〜８０６＿ｎは、出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ基準容量に設定された第１のキャパシタと、この基準容量を２の累乗値の逆数で段階的に重み付けした容量に設定された第２乃至第（ｎ−１）のキャパシタと、合成容量が所定の容量値に設定された第ｎのキャパシタとで構成され、スイッチ群５０５＿１〜５０５＿（ｎ−１）は、キャパシタの他端にそれぞれ接続され、このキャパシタとアナログ信号の入力部及び所定電位のノードとの接続を切り替えるように構成され、比較器５０４は、キャパシタの保持電位に基づく入力電位と第１及び第２の基準電位とを比較する。【選択図】図１
2014090308.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の基準電位及び参照電位が所定値に設定されたとき、所定の条件を満たす電位で表されるアナログ入力信号をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換する電荷比較方式の逐次比較型Ａ／Ｄ変換器であって、
出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ基準容量に設定された第１のキャパシタと、該基準容量を２の累乗値の逆数で段階的に重み付けした容量に設定された第２乃至第（ｎ−１）のキャパシタと、合成容量が所定の容量値に設定された第ｎのキャパシタとのｎ個のキャパシタと、
該第１乃至第（ｎ−１）のキャパシタの他端にそれぞれ接続され、前記第１乃至第（ｎ−１）のキャパシタと前記アナログ信号の入力部及び所定電位のノードとの接続を切り替える第１乃至第（ｎ−１）のスイッチ群と、
前記ｎ個のキャパシタの保持電位に基づく入力電位と前記第１及び第２の基準電位とを比較して、その比較結果に応じた判定信号を出力する比較器と、
所定ビットから順に前記比較判定動作が逐次実行されるように、前記第１乃至第（ｎ−１）のスイッチ群のスイッチング動作及び前記比較器の比較判定動作を制御する制御部と
を備えていることを特徴とする逐次比較型Ａ／Ｄ変換器。
【請求項２】
前記第１及び第２の基準電位がＶＲＰ，ＶＲＮに設定され、前記参照電位がＶＣに設定されたときに、ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲを満たす電位ＶＲで表されるアナログ入力信号（１／ｋ）×ＶＲ×Ａｉｎ（ｋは２以上の自然数）をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換することを特徴とする請求項１に記載の逐次比較型Ａ／Ｄ変換器。
【請求項３】
前記キャパシタが、前記出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量（１／ｋ）×Ｃに設定された第１のキャパシタと、該基準容量（１／ｋ）×Ｃを２の累乗値の逆数で段階的に重み付けした容量（１／ｋ）×Ｃ／２，・・・，（１／ｋ）×Ｃ／２（ｎ−２）に設定された第２乃至第（ｎ−１）のキャパシタと、合成容量が２Ｃとなるように（１／ｋ）×Ｃ／２（ｎ−２）＋（（ｋ−１）／ｋ）×２Ｃである容量に設定された第ｎのキャパシタとからなることを特徴とする請求項１又は２に記載の逐次比較型Ａ／Ｄ変換器。
【請求項４】
アナログ信号からデジタル信号を得るマルチビットデルタシグマ変調器であって、前記アナログ信号が入力されるアナログ積分器と、該アナログ積分器に接続され、前記デジタル信号を出力するマルチビット量子化器としての請求項１に記載の逐次比較型Ａ／Ｄ変換器と、該逐次比較型Ａ／Ｄ変換器に接続されたＤＡコンバータと、該ＤＡコンバータに接続されているとともに、前記アナログ積分器に接続された加算器とを備えていることを特徴とするマルチビットデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型Ａ／Ｄ変換器及びそれを用いたマルチビットデルタシグマ変調器に関し、より詳細には、消費電力を下げるために量子化器に入力される信号振幅を下げ、量子化器の増加を抑制するために量子化器を逐次比較型Ａ／Ｄ変換器で実現することを可能としたマルチビットデルタシグマ変調器に関する。
【背景技術】
【０００２】
従来から、狭帯域のアナログ・デジタル変換を実現する代表的な手法として、デルタシグマ（ΔΣ）変調器がある。このデルタシグマ変調器内の量子化器について、変換後のデジタル信号のダイナミックレンジを向上させるため、複数ビットにより量子化するデルタシグマ変調器を、特に、マルチビットデルタシグマ変調器という。
図３は、従来のマルチビットデルタシグマ変調器の回路構成図で、特許文献２の図１５に記載されている回路構成図である。図３に示すように、従来のマルチビットデルタシグマ変調器２００は、アナログ信号Ｘ’からデジタル信号Ｙ’を得るために、アナログ積分器１０１とマルチビット量子化器１０２とＤＡコンバータ１０３と加算器１０４とを備えている。マルチビット量子化器１０２の分解能は、２値ではなくマルチレベルとなっており、図４に示すように（特許文献２の図１６参照）、各々の閾値（すなわち、比較電圧）Ｖｔｈ’１〜Ｖｔｈ’７は、互いの間隔が等電位（すなわち、等間隔の電位差）となるように設定されていた。
【０００３】
このようなデルタシグマ変調器２００において、その構成を変えることなく、ＡＤコンバータとしての変換精度を向上させる（すなわち、高いダイナミックレンジを得る）ためには、変換速度（すなわち、オーバーサンプリング比）を増加させるか、或いは、量子化器やコンパレータの数を増やしてマルチビット量子化器１０２の変換ビット数を増加させる必要があった。
【０００４】
一方、例えば、非特許文献１においては、量子化器として一般的なｆｌａｓｈ  ＡＤＣを用いる代わりに逐次比較型Ａ／Ｄ変換器（ｓｕｃｃｅｓｓｉｖｅ  ａｐｐｒｏｘｉｍａｔｉｏｎ  ｒｅｇｉｓｔｅｒ  ａｎａｌｏｇ／ｄｉｇｉｔａｌ  ｃｏｎｖｅｒｔｅｒ；ＳＡＲ−ＡＤＣ）を用いることが提案され、量子化器の増加を抑制している。
図５は、一般的な逐次比較型Ａ／Ｄ変換器の回路構成図である。この逐次比較型Ａ／Ｄ変換器は、アナログ入力信号Ａｉｎを、ｎビット（ｎは３以上の自然数）のデジタル出力信号ＶｏｕｔへとＡ／Ｄ変換する。
【０００５】
図５に示すように、逐次比較型Ａ／Ｄ変換器には、静電容量の値が所定の基準容量Ｃに設定された１個のキャパシタ５０６＿１が設けられている。また、上述した基準容量Ｃを２の累乗の逆数で段階的に重み付けした各静電容量Ｃ／２，・・・，Ｃ／２（ｎ−２）を持つようにそれぞれ設定された（ｎ−２）個のキャパシタ５０６＿２，・・・，５０６＿（ｎ−１）が設けられている。更に、静電容量が上述のキャパシタ５０６＿（ｎ−１）と同じく基準容量Ｃを１／２（ｎ−２）で重み付けしたＣ／２（ｎ−２）であるように設定された１個のキャパシタ５０６＿ｎが設けられている。
【０００６】
以上の複数のキャパシタ５０６＿１〜５０６＿ｎによってキャパシタアレイ５０６が構成され、このキャパシタアレイ５０６におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、以下に説明するように、アナログ入力信号Ａｉｎと参照電圧との逐次比較が行われる。
また、キャパシタ５０６＿１〜５０６＿（ｎ−１）と、キャパシタ５０６＿ｎとの右端が、電荷を保存できるストレージノード（図５中のＳＮ）に接続されている。
【０００７】
キャパシタ５０６＿１〜５０６＿（ｎ−１）の左端は、それぞれスイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）の端子Ｏに接続されている。
スイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）は、各スイッチ群毎に共通の端子Ｏとこれに対応する各別の端子Ｃ、Ｐ、Ｎとを有し、制御部５０１からの切替信号ＣＴＲＬによってスイッチ５０３ｄ＿ｋ（ｋは１〜（ｎ−１）の自然数）がオンした場合は端子Ｃと端子Ｏとが短絡される。
【０００８】
また、スイッチ５０３ｅ＿ｋがオンした場合は、端子Ｐと端子Ｏとが短絡され、スイッチ５０３ｆ＿ｋがオンした場合は、端子Ｎと端子Ｏとが短絡される。また、スイッチ５０３ｄ＿ｋと、スイッチ５０３ｅ＿ｋと、スイッチ５０３ｆ＿ｋは、２つ以上が同時にオンすることはない。
スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、スイッチ５０３ｂとスイッチ５０３ｃに接続されている。そして、スイッチ５０３ｃがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、入力ノード（図５中のＡｉｎ）に接続されている。
【０００９】
また、スイッチ５０３ｂがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、後述する参照電位であるアナログコモン電圧ＶＣの電位点に接続されている。
スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｐは、アナログコモン電圧ＶＣを基準にした正極側のフルスケール基準電位ＶＲＰの電位点に接続され、スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｎは、ＶＣを基準にした負極側のフルスケール基準電位ＶＲＮの電位点に接続されている。
【００１０】
キャパシタ５０６＿１〜５０６＿（ｎ−１）の右端と、キャパシタ５０６＿ｎの右端とは、ストレージノードＳＮを介してスイッチ５０３ａ及びコンパレータ５０４の反転入力端子に接続されている。スイッチ５０３ａがオンした場合、ストレージノードＳＮは、ＶＣの電位点に接続される。また、コンパレータ５０４の出力ＤＯは、制御部５０１及び出力レジスタ５０２に入力される。
【００１１】
制御部５０１は、組み合わせ回路（論理回路）などで構成され、スイッチ群５０５＿１〜５０５＿（ｎ−１）及びスイッチ５０３ａ〜５０３ｃの切替を制御する制御信号ＣＴＲＬを出力する。
すなわち、制御部５０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成してスイッチ群５０５＿１〜５０５＿（ｎ−１）を順次切り替え、アナログ入力電圧Ａｉｎに対応する内部電圧（ストレージノードＳＮの電位）を得る制御信号ＣＴＲＬを生成し出力する。
【００１２】
また、制御部５０１が生成するトリガクロックＣＬＫがコンパレータ５０４に供給される。コンパレータ５０４ではこのトリガクロックＣＬＫに同期してストレージノードＳＮの電位と入力ノード電圧ＶＣ（参照電位）との大小を判定し、ＳＮ＜ＶＣの場合はＤＯ＝Ｈ（１）を出力し、ＳＮ＞ＶＣの場合はＤＯ＝Ｌ（０）を出力する。
更に、制御部５０１からのトリガクロックＣＬＫが出力レジスタ５０２に供給され、かつ、コンパレータ５０４からは判定信号ＤＯがこの出力レジスタ５０２に供給される。
【００１３】
出力レジスタ５０２では、トリガクロックＣＬＫに同期して、コンパレータ５０４からの判定信号ＤＯ＝１のときＤＮ＝１（Ｎ：Ｎは「１〜ｎ」の自然数）を保持し、また、判定信号ＤＯ＝０のときＤＮ＝０を保持する。
そして、出力レジスタ５０２からは、コンパレータ５０４からｎ個の出力値である判定信号Ｄ１〜Ｄｎが受信された後に、上述したように、保持されたＤ１〜Ｄｎがデジタル出力信号Ｖｏｕｔとして出力されるように構成されている。
【００１４】
次に、ビット数６（ｎ＝６）の場合の回路動作について説明する。  
図６（ａ）乃至（ｄ）は、一般的な逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示する図である。
図６（ａ）は、被判定電圧であるストレージノードＳＮの電位の反転極性の電圧をプロットした一例を示す図で、縦軸が電圧、横軸が時間を表している。また、図６（ｂ）は、制御部５０１から出力されるトリガクロックＣＬＫの変化の一例を示す図で、コンパレータ５０４の一定間隔の判定タイミングを表している。更に、図６（ｃ）は、コンパレータ５０４の判定出力信号ＤＯの値の一例を示す図である。
【００１５】
また、図６（ａ）乃至（ｄ）では、一例としてＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲとし、この条件の下に、Ａｉｎ＝（１０．８／１６）×ＶＲの入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態として、キャパシタ５０６＿１〜５０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、スイッチ５０３ａ及びスイッチ５０３ｃがオンになり、スイッチ５０３ｂがオフになる。また、スイッチ群スイッチ５０３ｄ＿１〜５０３ｄ＿（ｎ−１）がオンになり、スイッチ５０３ｅ＿１〜５０３ｅ＿（ｎ−１）及びスイッチ５０３ｆ＿１〜５０３ｆ＿（ｎ−１）がオフになる。
【００１６】
アナログ入力電圧Ａｉｎをキャパシタ５０６＿１〜５０６＿ｎによってサンプリング（離散化）する時刻において、制御部５０１からの制御信号ＣＴＲＬによってスイッチ５０３ａがオフし、ただちにスイッチ５０３ｃがオフする。その後にスイッチ５０３ｂがオンになることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ［Ｖ］としてストレージノードＳＮに現れる。ここで、スイッチ５０３ｂとスイッチ５０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。
【００１７】
上述したようなスイッチスイッチ５０３ａ、５０３ｂ、及び、５０３ｃの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電位が−Ａｉｎに十分に収束した時刻に、図６（ｂ）における第１判定立ち上がりクロック（図６（ａ）中、「１ｓｔ  Ｊｕｄｇｅ」のタイミング）が、コンパレータ５０４に入力される。この第１判定立ち上がりクロックの入力に応答して、コンパレータ５０４において、ストレージノードＳＮの電位と参照電圧ＶＣとが比較される。
【００１８】
コンパレータ５０４におけるこの比較は、直接的にはストレージノードＳＮの電位と参照電圧ＶＣとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードＳＮの電位を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
従って、コンパレータ５０４からは、−Ａｉｎ＜ＶＣ、すなわち、Ａｉｎ＞ＶＣである場合には、ＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわち、Ａｉｎ＜ＶＣの場合にＤＯ＝０が第１判定結果として出力される。
【００１９】
上述における第１判定結果がＤＯ＝１である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｅ＿１がオンする。その結果、既述の正極側のフルスケール基準電位ＶＲＰが端子Ｏに、すなわち、キャパシタ５０６＿１の左端に印加される。このため、ストレージノードＳＮの電位は電荷再分配により−（Ａｉｎ−ＶＲ／２）［Ｖ］になる。
【００２０】
一方、第１判定結果がＤＯ＝０である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｆ＿１がオンする。その結果、負極側のフルスケール基準電位ＶＲＮが端子Ｏに、すなわち、キャパシタ５０６＿１の左端に印加される。このため、ストレージノードＳＮの電位は、電荷再分配により−（Ａｉｎ＋ＶＲ／２）［Ｖ］になる。
【００２１】
同様に、第ｙ番目（ｙは２〜（ｎ−１）の自然数）の判定立ち上がりクロックである第ｙ判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電位と参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群５０５＿ｙを制御する。
そして、第（ｎ−１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位と参照電圧ＶＣとを比較し、その結果に応じてスイッチ群５０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位と参照電圧ＶＣとが比較される。
以上のようなコンパレータ５０４における漸次の比較動作により、１〜ｎビットの逐次比較動作が完了し、出力レジスタ５０２からはｎビットの出力データＶｏｕｔが出力される。
【００２２】
図６（ａ）に、一例として、ストレージノードＳＮの電位ＶＳＮ＝−（１０．８／１６）×ＶＲがサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロックにおいて−（１０．８／１６）×ＶＲ＜ＶＣであるため、図６（ｃ）に示すように、Ｄ１＝１が出力される。その結果、スイッチ群５０５＿１が制御され、ストレージノードＳＮの電位が、ＶＳＮ＝−（１０．８／１６）×ＶＲ＋ＶＲ／２＝−（２．８／１６）×ＶＲとなる。
【００２３】
次いで、図６（ｂ）における第２判定立ち上がりクロック（図６（ａ）中、「２ｎｄ  Ｊｕｄｇｅ」のタイミング）において、−（２．８／１６）×ＶＲ＜ＶＣであるため、図６（ｃ）に示すように、Ｄ２＝１が出力される。その結果、スイッチ群５０５＿２が制御され、ストレージノードＳＮの電位が、ＶＳＮ＝−（２．８／１６）×ＶＲ＋ＶＲ／４＝（１．２／１６）×ＶＲとなる。
【００２４】
以降、同様の処理が（ｎ−１）回まで繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されｎビットの逐次比較動作が完了すると、出力レジスタ５０２は、格納されたＤ１〜Ｄｎに基づき、ｎビットの出力データＶｏｕｔを出力する。
図６（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。図６（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」となる。出力レジスタ５０２は、図６（ｄ）に示すように、これらを上位ビットから順番に並べ、Ｖｏｕｔの上位６ビット「１１０１０１」を出力する。ここで、出力レジスタ５０２は、例えば、シフトレジスタなどで構成されている。
【００２５】
また、オペアンプの消費電力は出力振幅に比例することはよく知られており、ΔΣＡＤコンバータにおいては量子化器に入力される信号振幅（図３において量子化器１０２の入力ノードの信号振幅）を故意に小さくする方法がしばしば取られる。
図７は、一般的な他の逐次比較Ａ／Ｄ変換器において、入力信号振幅を１／ｋ（ｋ＞１）に圧縮した場合の逐次比較Ａ／Ｄ変換器の回路構成図である。図７において、ＶＲＰ’＝ＶＣ＋（１／ｋ）・（ＶＲＰ−ＶＣ）、ＶＲＰ’＝ＶＣ−（１／ｋ）・（ＶＣ−ＶＲＮ）である。
【００２６】
図７は、図５と同一の回路構成を具備し、基準電位ＶＲＰが基準電位ＶＲＰ’となり、基準電位ＶＲＮが基準電位ＶＲＮ’となっている。基準電位が図５に対し、１／ｋ倍に圧縮されているため、同一回路構成にて入力信号振幅が１／ｋ倍されているＡ／Ｄ変換が実現できる。
次に、図８（ａ）乃至（ｄ）を参照してビット数６（ｎ＝６）、ｋ＝２の場合の回路動作について説明する。  
【００２７】
図８（ａ）乃至（ｄ）は、図７の逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示する図である。
ここで、図８（ａ）は、被判定電圧であるストレージノードＳＮの電位の反転極性の電圧をプロットした一例を示す図で、縦軸が電圧、横軸が時間を表している。図８（ａ）乃至（ｃ）の縦軸は、図６（ａ）乃至（ｃ）の縦軸に対して１／２倍に圧縮されて表現されている。
【００２８】
また、図８（ｂ）は、制御部５０１から出力されるトリガクロックＣＬＫの変化の一例を示す図で、コンパレータ５０４の一定間隔の判定タイミングを表している。更に、図８（ｃ）は、コンパレータ５０４の判定出力信号ＤＯの値の一例を示す図である。
また、図８（ａ）乃至（ｄ）では、一例としてＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲとし、この条件の下に、Ａｉｎ＝（１０．８／１６）×（１／２）ＶＲの入力電圧Ａｉｎがサンプリングされた場合について表している。図８（ａ）乃至（ｄ）のＡｉｎは、図６（ａ）乃至（ｄ）のＡｉｎに対し１／２に圧縮されている。基準電位が図６（ａ）乃至（ｄ）に対し、１／ｋ倍に圧縮されているため、図６（ａ）乃至（ｄ）と比較し入力信号振幅が１／ｋ倍されているＡ／Ｄ変換が実現できる。
【００２９】
このように、上述したデルタシグマ変調器２００において、消費電力を下げるために量子化器１０２に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器１０２をＳＡＲ−ＡＤＣで実現した場合、ＳＡＲ−ＡＤＣのリファレンス電圧も、量子化器１０２に入力される信号振幅を下げ率と同様に下げていた。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平１１−０２７１４５号公報
【特許文献２】特開２０１２−０２３５４０号公報
【非特許文献】
【００３１】
【非特許文献１】『Ａ  Ｌｏｗ−Ｐｏｗｅｒ  １．９２ＭＨｚ  ＣＴ  ΔΣ  Ｍｏｄｕｌａｔｏｒ  Ｗｉｔｈ  ５−ｂｉｔ  Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｑｕａｎｔｉｚｅｒ』（ＩＥＥＥ  ２００９  Ｃｕｓｔｏｍ  Ｉｎｔｅｒｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  （ＣＩＣＣ））
【発明の概要】
【発明が解決しようとする課題】
【００３２】
しかしながら、上述したデルタシグマ変調器２００において、消費電力を下げるために量子化器１０２に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器１０２をＳＡＲ−ＡＤＣで実現した場合、ＳＡＲ−ＡＤＣのリファレンス電圧も、量子化器１０２に入力される信号振幅を下げ率と同様に下げる必要があったので、下げ率を伴った新たな電圧値を生成する回路が余分に必要となり、回路面積・消費電力の増大を避けて通れないという問題がある。
【００３３】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、回路面積・消費電力の増大と伴うことなく、デルタシグマ変調器において、消費電力を下げるために量子化器に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器を逐次比較型Ａ／Ｄ変換器で実現することを可能としたマルチビットデルタシグマ変調器を提供することにある。
【課題を解決するための手段】
【００３４】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、第１及び第２の基準電位及び参照電位が所定値に設定されたとき、所定の条件を満たす電位で表されるアナログ入力信号をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換する電荷比較方式の逐次比較型Ａ／Ｄ変換器（１０２）であって、出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ基準容量に設定された第１のキャパシタ（８０６＿１）と、該基準容量を２の累乗値の逆数で段階的に重み付けした容量に設定された第２乃至第（ｎ−１）のキャパシタ（８０６＿２，・・・，８０６＿ｎ−１）と、合成容量が所定の容量値に設定された第ｎのキャパシタ（８０６＿ｎ）とのｎ個のキャパシタ（８０６＿１，・・・，８０６＿ｎ）と、該第１乃至第（ｎ−１）のキャパシタ（８０６＿１，・・・，８０６＿ｎ−１）の他端にそれぞれ接続され、前記第１乃至第（ｎ−１）のキャパシタと前記アナログ信号の入力部及び所定電位のノードとの接続を切り替える第１乃至第（ｎ−１）のスイッチ群（５０５＿１，・・・，５０５＿（ｎ−１））と、前記ｎ個のキャパシタの保持電位に基づく入力電位と前記第１及び第２の基準電位とを比較して、その比較結果に応じた判定信号を出力する比較器（５０４）と、所定ビットから順に前記比較判定動作が逐次実行されるように、前記第１乃至第（ｎ−１）のスイッチ群のスイッチング動作及び前記比較器の比較判定動作を制御する制御部（５０１）とを備えていることを特徴とする。
【００３５】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記第１及び第２の基準電位がＶＲＰ，ＶＲＮに設定され、前記参照電位がＶＣに設定されたときに、ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲを満たす電位ＶＲで表されるアナログ入力信号（１／ｋ）×ＶＲ×Ａｉｎ（ｋは２以上の自然数）をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換することを特徴とする。
【００３６】
また、請求項３に記載の発明は、請求項１又は２に記載の発明において、前記キャパシタ（８０６＿１，・・・，８０６＿ｎ）が、前記出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量（１／ｋ）×Ｃに設定された第１のキャパシタと、該基準容量（１／ｋ）×Ｃを２の累乗値の逆数で段階的に重み付けした容量（１／ｋ）×Ｃ／２，・・・，（１／ｋ）×Ｃ／２（ｎ−２）に設定された第２乃至第（ｎ−１）のキャパシタと、合成容量が２Ｃとなるように（１／ｋ）×Ｃ／２（ｎ−２）＋（（ｋ−１）／ｋ）×２Ｃである容量に設定された第ｎのキャパシタとからなることを特徴とする。
【００３７】
また、請求項４に記載の発明は、アナログ信号からデジタル信号を得るマルチビットデルタシグマ変調器（２００）であって、前記アナログ信号が入力されるアナログ積分器（１０１）と、該アナログ積分器（１０１）に接続され、前記デジタル信号を出力するマルチビット量子化器としての請求項１に記載の逐次比較型Ａ／Ｄ変換器（１０２）と、該逐次比較型Ａ／Ｄ変換器（１０２）に接続されたＤＡコンバータ（１０３）と、該ＤＡコンバータ（１０３）に接続されているとともに、前記アナログ積分器（１０１）に接続された加算器（１０４）とを備えていることを特徴とする。
【発明の効果】
【００３８】
本発明によれば、回路面積・消費電力の増大と伴うことなく、デルタシグマ変調器において、消費電力を下げるために量子化器に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器をＳＡＲ−ＡＤＣで実現することを可能としたマルチビットデルタシグマ変調器を実現することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る逐次比較Ａ／Ｄ変換器の実施例１を説明するための回路構成図である。
【図２】（ａ）乃至（ｄ）は、本発明に係る逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示する図である。
【図３】従来のマルチビットデルタシグマ変調器の回路構成図である。
【図４】従来のマルチビット量子化器の複数の閾値の設定例を示す図である。
【図５】一般的な逐次比較型Ａ／Ｄ変換器の回路構成図である。
【図６】（ａ）乃至（ｄ）は、一般的な逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示する図である。
【図７】一般的な他の逐次比較Ａ／Ｄ変換器において、入力信号振幅を１／ｋ（ｋ＞１）に圧縮した場合の逐次比較Ａ／Ｄ変換器の回路構成図である。
【図８】（ａ）乃至（ｄ）は、図７の逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示する図である。
【発明を実施するための形態】
【００４０】
以下、図面を参照して本発明の各実施例について説明する。  
【実施例１】
【００４１】
図１は、本発明に係る逐次比較Ａ／Ｄ変換器の実施例１を説明するための回路構成図である。なお、図５及び図７と同じ機能を有する構成要素には同一の符号を付してある。
本実施例１の逐次比較Ａ／Ｄ変換器１０２は、第１及び第２の基準電位及び参照電位が所定値に設定されたとき、所定の条件を満たす電位で表されるアナログ入力信号をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換する電荷比較方式の逐次比較型Ａ／Ｄ変換器である。
【００４２】
また、ｎ個のキャパシタ８０６＿１，・・・，８０６＿ｎは、出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ基準容量に設定された第１のキャパシタ８０６＿１と、この基準容量を２の累乗値の逆数で段階的に重み付けした容量に設定された第２乃至第（ｎ−１）のキャパシタ８０６＿２，・・・，８０６＿ｎ−１と、合成容量が所定の容量値に設定された第ｎのキャパシタ８０６＿ｎとで構成されている。
【００４３】
また、第１乃至第（ｎ−１）のスイッチ群５０５＿１，・・・，５０５＿（ｎ−１）は、第１乃至第（ｎ−１）のキャパシタ８０６＿１，・・・，８０６＿ｎ−１の他端にそれぞれ接続され、第１乃至第（ｎ−１）のキャパシタとアナログ信号の入力部及び所定電位のノードとの接続を切り替えるように構成されている。
また、比較器５０４は、ｎ個のキャパシタの保持電位に基づく入力電位と第１及び第２の基準電位とを比較して、その比較結果に応じた判定信号を出力するものである。
【００４４】
また、制御部５０１は、所定ビットから順に比較判定動作が逐次実行されるように、第１乃至第（ｎ−１）のスイッチ群５０５＿１，・・・，５０５＿（ｎ−１）のスイッチング動作及び比較器５０４の比較判定動作を制御するものである。
さらに、本実施例１の逐次比較型Ａ／Ｄ変換器は、第１及び第２の基準電位がＶＲＰ，ＶＲＮに設定され、参照電位がＶＣに設定されたときに、ＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲを満たす電位ＶＲで表されるアナログ入力信号（１／ｋ）×ＶＲ×Ａｉｎ（ｋは２以上の自然数）をｎビット（ｎは３以上の自然数）のデジタル出力信号に変換するものである。
【００４５】
また、キャパシタ（８０６＿１，・・・，８０６＿ｎ）は、出力側の一端がそれぞれ共通接続され、静電容量がそれぞれ、基準容量（１／ｋ）×Ｃに設定された第１のキャパシタと、この基準容量（１／ｋ）×Ｃを２の累乗値の逆数で段階的に重み付けした容量（１／ｋ）×Ｃ／２，・・・，（１／ｋ）×Ｃ／２（ｎ−２）に設定された第２乃至第（ｎ−１）のキャパシタと、合成容量が２Ｃとなるように（１／ｋ）×Ｃ／２（ｎ−２）＋（（ｋ−１）／ｋ）×２Ｃである容量に設定された第ｎのキャパシタとからなるものである。
【００４６】
つまり、図１に示すように、本実施例１の逐次比較型Ａ／Ｄ変換器１０２には、静電容量の値が所定の基準容量（１／ｋ）×Ｃに設定された１個のキャパシタ８０６＿１が設けられている。ここでｋは２以上の整数である。
また、上述した基準容量（１／ｋ）×Ｃを２の累乗の逆数で段階的に重み付けした各静電容量（１／ｋ）×Ｃ／２，・・・，（１／ｋ）×Ｃ／２（ｎ−２）を持つようにそれぞれ設定された（ｎ−２）個のキャパシタ８０６＿２，・・・，８０６＿（ｎ−１）が設けられている。
【００４７】
更に、キャパシタ８０６＿１，・・・，８０６＿ｎの合計容量が２Ｃとなるよう設定された（１／ｋ）×Ｃ／２（ｎ−２）で＋（（ｋ−１）／ｋ）×２Ｃであるように設定された１個のキャパシタ８０６＿ｎが設けられている。
以上の複数のキャパシタ８０６＿１〜８０６＿ｎによってキャパシタアレイ８０６が構成され、このキャパシタアレイ８０６におけるキャパシタのうちの該当するキャパシタにおける保持電圧が順次選択的に適用されて、以下に説明するように、アナログ入力信号Ａｉｎと参照電圧との逐次比較が行われる。
【００４８】
また、キャパシタ８０６＿１〜８０６＿（ｎ−１）と、キャパシタ８０６＿ｎとの右端が、電荷を保存できるストレージノード（図１中のＳＮ）に接続されている。
キャパシタ８０６＿１〜８０６＿（ｎ−１）の左端は、それぞれスイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）の端子Ｏに接続されている。
スイッチ群５０５＿１，５０５＿２，・・・，５０５＿（ｎ−１）は、各スイッチ群毎に共通の端子Ｏとこれに対応する各別の端子Ｃ、Ｐ、Ｎとを有し、制御部５０１からの切替信号ＣＴＲＬによってスイッチ５０３ｄ＿ｋ（ｋは１〜（ｎ−１）の自然数）がオンした場合は、端子Ｃと端子Ｏとが短絡される。
【００４９】
また、スイッチ５０３ｅ＿ｋがオンした場合は端子Ｐと端子Ｏとが短絡され、スイッチ５０３ｆ＿ｋがオンした場合は、端子Ｎと端子Ｏとが短絡される。また、スイッチ５０３ｄ＿ｋと、スイッチ５０３ｅ＿ｋと、スイッチ５０３ｆ＿ｋは、２つ以上が同時にオンすることはない。
スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ５０６＿ｎの左端とは、スイッチ５０３ｂとスイッチ５０３ｃに接続されている。そして、スイッチ５０３ｃがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ８０６＿ｎの左端とは、入力ノード（図１中のＡｉｎ）に接続されている。
【００５０】
また、スイッチ５０３ｂがオンした場合は、スイッチ５０５＿１〜５０５＿（ｎ−１）の端子Ｃと、キャパシタ８０６＿ｎの左端とは、後述する参照電位であるアナログコモン電圧ＶＣの電位点に接続されている。
スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｐは、アナログコモン電圧ＶＣを基準にした正極側のフルスケール基準電位ＶＲＰの電位点に接続され、スイッチ群５０５＿１〜５０５＿（ｎ−１）の端子Ｎは、ＶＣを基準にした負極側のフルスケール基準電位ＶＲＮの電位点に接続されている。
【００５１】
キャパシタ８０６＿１〜８０６＿（ｎ−１）の右端と、キャパシタ８０６＿ｎの右端とは、ストレージノードＳＮを介してスイッチ５０３ａ及びコンパレータ５０４の反転入力端子に接続されている。スイッチ５０３ａがオンした場合、ストレージノードＳＮは、ＶＣの電位点に接続される。また、コンパレータ５０４の出力ＤＯは、制御部５０１、及び出力レジスタ５０２に入力される。
【００５２】
制御部５０１は、組み合わせ回路（論理回路）などで構成され、スイッチ群５０５＿１〜５０５＿（ｎ−１）及びスイッチ５０３ａ〜５０３ｃの切替を制御する制御信号ＣＴＲＬを出力する。
すなわち、制御部５０１は、判定信号ＤＯに基づいて制御信号ＣＴＲＬを生成してスイッチ群５０５＿１〜５０５＿（ｎ−１）を順次切り替え、アナログ入力電圧Ａｉｎに対応する内部電圧（本実施例では、ストレージノードＳＮの電位）を得る制御信号ＣＴＲＬを生成し出力する。
【００５３】
また、制御部５０１が生成するトリガクロックＣＬＫがコンパレータ５０４に供給される。コンパレータ５０４では、このトリガクロックＣＬＫに同期してストレージノードＳＮの電位と入力ノード電圧ＶＣ（参照電位）との大小を判定し、ＳＮ＜ＶＣの場合はＤＯ＝Ｈ（１）を出力し、ＳＮ＞ＶＣの場合はＤＯ＝Ｌ（０）を出力する。
更に、制御部５０１からのトリガクロックＣＬＫが出力レジスタ５０２に供給され、かつ、コンパレータ５０４からは判定信号ＤＯがこの出力レジスタ５０２に供給される。
【００５４】
出力レジスタ５０２では、トリガクロックＣＬＫに同期して、コンパレータ５０４からの判定信号ＤＯ＝１のときＤＮ＝１（Ｎ：Ｎは「１〜ｎ」の自然数）を保持し、また、判定信号ＤＯ＝０のときＤＮ＝０を保持する。
そして、出力レジスタ５０２からは、コンパレータ５０４からｎ個の出力値である判定信号Ｄ１〜Ｄｎが受信された後に、上述したように、保持されたＤ１〜Ｄｎがデジタル出力信号Ｖｏｕｔとして出力されるように構成されている。
【００５５】
次に、図２（ａ）乃至（ｄ）を参照してビット数６（ｎ＝６）の場合の回路動作について説明する。  
図２（ａ）乃至（ｄ）は、本発明に係る逐次比較型Ａ／Ｄ変換器における或る入力に関する被判定電圧の遷移とトリガクロックとコンパレータの判定出力信号の値及び上位６ビットの判定結果に基づく出力を例示する図である。
【００５６】
ここで、図２（ａ）は、被判定電圧であるストレージノードＳＮの電位の反転極性の電圧をプロットした一例を示す図で、縦軸が電圧、横軸が時間を表している。また、図２（ｂ）は、制御部５０１から出力されるトリガクロックＣＬＫの変化の一例を示す図で、コンパレータ５０４の一定間隔の判定タイミングを表している。更に、図２（ｃ）は、コンパレータ５０４の判定出力信号ＤＯの値の一例を示す図である。
【００５７】
また、図２（ａ）乃至（ｄ）では、一例としてＶＲＰ−ＶＣ＝ＶＣ−ＶＲＮ＝ＶＲ、ｋ＝２とし、この条件の下に、Ａｉｎ＝（１０．８／１６）×１／２×ＶＲの入力電圧Ａｉｎがサンプリングされた場合について表している。
初期状態として、キャパシタ８０６＿１〜８０６＿ｎの電圧がアナログ入力電圧Ａｉｎに追従している場合、スイッチ５０３ａ及びスイッチ５０３ｃがオンになり、スイッチ５０３ｂがオフになる。また、スイッチ群スイッチ５０３ｄ＿１〜５０３ｄ＿（ｎ−１）がオンになり、スイッチ５０３ｅ＿１〜５０３ｅ＿（ｎ−１）及びスイッチ５０３ｆ＿１〜５０３ｆ＿（ｎ−１）がオフになる。
【００５８】
アナログ入力電圧Ａｉｎをキャパシタ８０６＿１〜８０６＿ｎによってサンプリング（離散化）する時刻において、制御部５０１からの制御信号ＣＴＲＬによってスイッチ５０３ａがオフし、ただちにスイッチ５０３ｃがオフする。その後にスイッチ５０３ｂがオンになることにより、サンプリングされたＡｉｎの極性が反転して−Ａｉｎ［Ｖ］としてストレージノードＳＮに現れる。ここで、スイッチ５０３ｂとスイッチ５０３ｃとは同時にオンしないノンオーバーラップの関係が成り立っている。
【００５９】
上述したようなスイッチスイッチ５０３ａ、５０３ｂ及び５０３ｃの切替後に電荷再分配が十分に行われ、便宜上、寄生容量を無視した場合、ストレージノードＳＮの電位が−Ａｉｎに十分に収束した時刻に、図２（ｂ）における第１判定立ち上がりクロック（図２（ａ）中、「１ｓｔ  Ｊｕｄｇｅ」のタイミング）が、コンパレータ５０４に入力される。この第１判定立ち上がりクロックの入力に応答して、コンパレータ５０４において、ストレージノードＳＮの電位と参照電圧ＶＣとが比較される。
【００６０】
コンパレータ５０４におけるこの比較は、直接的にはストレージノードＳＮの電位と参照電圧ＶＣとの比較であるが、上述した現象から容易に理解されるとおり、ストレージノードＳＮの電位を実質的に一義に決する−Ａｉｎ（従って、Ａｉｎ）と参照電圧ＶＣとの比較であると見做すことができる。
従って、コンパレータ５０４からは、−Ａｉｎ＜ＶＣ、すなわち、Ａｉｎ＞ＶＣである場合には、ＤＯ＝１が出力され、−Ａｉｎ＞ＶＣ、すなわち、Ａｉｎ＜ＶＣの場合にＤＯ＝０が第１判定結果として出力される。
【００６１】
上述における第１判定結果がＤＯ＝１である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｅ＿１がオンする。その結果、既述の正極側のフルスケール基準電位ＶＲＰが端子Ｏに、すなわち、キャパシタ８０６＿１の左端に印加される。このため、ストレージノードＳＮの電位は電荷再分配により−（Ａｉｎ−（ＶＲ／２）×（１／２））［Ｖ］になる。
【００６２】
一方、第１判定結果がＤＯ＝０である場合、制御部５０１によってスイッチ群５０５＿１が制御され、スイッチ５０３ｄ＿１がオフし、スイッチ５０３ｆ＿１がオンする。その結果、負極側のフルスケール基準電位ＶＲＮが端子Ｏに、すなわち、キャパシタ５０６＿１の左端に印加される。このため、ストレージノードＳＮの電位は電荷再分配により−（Ａｉｎ＋（ＶＲ／２）×（１／２））［Ｖ］になる。
【００６３】
同様に、第ｙ番目（ｙは２〜（ｎ−１）の自然数）の判定立ち上がりクロックである第ｙ判定立ち上がりクロックが入力された時刻において、ストレージノードＳＮの電位と参照電圧ＶＣとを比較し、この判定結果に応じてスイッチ群５０５＿ｙを制御する。
そして、第（ｎ−１）判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位と参照電圧ＶＣとを比較し、その結果に応じてスイッチ群５０５＿（ｎ−１）を制御した後に、第ｎ判定立ち上がりクロックが入力された時刻においてストレージノードＳＮの電位と参照電圧ＶＣとが比較される。
【００６４】
以上のようなコンパレータ５０４における漸次の比較動作により、１〜ｎビットの逐次比較動作が完了し、出力レジスタ５０２からはｎビットの出力データＶｏｕｔが出力される。
図２（ａ）に、一例として、ストレージノードＳＮの電位ＶＳＮ＝−（１０．８／１６）×（１／２）×ＶＲがサンプリングされた場合の被判定信号の変遷が表わされている。第１判定立ち上がりクロックにおいて−（１０．８／１６）×（１／２）×ＶＲ＜ＶＣであるため、図２（ｃ）に示すように、Ｄ１＝１が出力される。その結果、スイッチ群５０５＿１が制御され、ストレージノードＳＮの電位が、ＶＳＮ＝−（１０．８／１６）×（１／２）×ＶＲ＋（１／２）×（ＶＲ／２）＝−（２．８／１６）×（１／２）×ＶＲとなる。
【００６５】
次いで、図２（ｂ）における第２判定立ち上がりクロック（図２（ａ）中、「２ｎｄ  Ｊｕｄｇｅ」のタイミング）において、−（２．８／１６）×（１／２）×ＶＲ＜ＶＣであるため、図２（ｃ）に示すように、Ｄ２＝１が出力される。その結果、スイッチ群５０５＿２が制御され、ストレージノードＳＮの電位が、ＶＳＮ＝−（２．８／１６）×（１／２）×ＶＲ＋（１／２）×ＶＲ／４＝（１．２／１６）×（１／２）×ＶＲとなる。
【００６６】
以降、同様の処理が（ｎ−１）回まで繰り返され、第ｎ判定立ち上がりクロックによってＤｎが決定されｎビットの逐次比較動作が完了すると、出力レジスタ５０２は、格納されたＤ１〜Ｄｎに基づき、ｎビットの出力データＶｏｕｔを出力する。
図２（ｄ）は、上位６ビットの判定結果Ｄ１〜Ｄ６に基づき出力されるＶｏｕｔの一例を示す図である。図２（ｃ）に示すように、上位６ビットの判定結果は、Ｄ１＝「１」、Ｄ２＝「１」、Ｄ３＝「０」、Ｄ４＝「１」、Ｄ５＝「０」、Ｄ６＝「１」となる。出力レジスタ５０２は、図２（ｄ）に示すように、これらを上位ビットから順番に並べ、Ｖｏｕｔの上位６ビット「１１０１０１」を出力する。ここで、出力レジスタ５０２は、例えば、シフトレジスタなどで構成される。
【００６７】
以上より、入力信号振幅が１／ｋ倍されたＳＡＲ−ＡＤＣにおいて、キャパシタアレイの重み付けを変更することにより、新たな基準電圧ＶＲＰ’、ＶＲＮ’を必要としないＳＡＲ−ＡＤＣを提供することができる。これにより新たな基準電圧ＶＲＰ’、ＶＲＮ’を生成する追加回路を不要とし、高効率な逐次比較型Ａ／Ｄ変換器を実現することができる。
【実施例２】
【００６８】
本実施例１のように、量子化器の増加を抑制するために量子化器を逐次比較型Ａ／Ｄ変換器を用いてマルチビットデルタシグマ変調器を実現することができる。つまり、アナログ信号からデジタル信号を得るマルチビットデルタシグマ変調器２００は、アナログ信号が入力されるアナログ積分器１０１と、このアナログ積分器１０１に接続され、デジタル信号を出力するマルチビット量子化器としての上述した実施例１の逐次比較型Ａ／Ｄ変換器１０２と、この逐次比較型Ａ／Ｄ変換器１０２に接続されたＤＡコンバータ１０３と、このＤＡコンバータ１０３に接続されているとともに、アナログ積分器１０１に接続された加算器１０４とを備えている。
【００６９】
以上のように、本発明によれば、回路面積・消費電力の増大と伴うことなく、デルタシグマ変調器において、消費電力を下げるために量子化器に入力される信号振幅を下げ、また、量子化器の増加を抑制するために量子化器をＳＡＲ−ＡＤＣで実現することを可能としたマルチビットデルタシグマ変調器を実現することができる。
【符号の説明】
【００７０】
５０１  制御部
５０２  出力レジスタ
５０３ａ，５０３ｂ，５０３ｃ  スイッチ
５０３ｄ＿１，５０３ｅ＿１，５０３ｆ＿1，・・・，５０３ｄ＿ｎ−１，５０３ｅ＿ｎ−１，５０３ｆ＿ｎ−１  スイッチ
５０４  コンパレータ（比較器）
５０５＿１，・・・，５０５＿（ｎ−１）  スイッチ群
８０６  キャパシタアレイ
８０６＿１，・・・，８０６＿ｎ  キャパシタ
【図１】
2014090308.tif 000003
【図２】
2014090308.tif 000004
【図３】
2014090308.tif 000005
【図４】
2014090308.tif 000006
【図５】
2014090308.tif 000007
【図６】
2014090308.tif 000008
【図７】
2014090308.tif 000009
【図８】
2014090308.tif 000010