(57)【要約】【課題】犠牲層へのエッチング剤の供給を促進し、製造の効率を高める。【解決手段】（ａ）第１半導体結晶層形成基板の上に、第１犠牲層および第１半導体結晶層を順次形成し、第１転写先基板の表面に溝を形成し、第１半導体結晶層形成基板の第１表面と、第１転写先基板の溝でない領域または第１転写先基板の溝でない領域に形成された層の表面で第１表面に接することとなる第２表面と、を向かい合わせて貼り合わせ、第１表面と溝の内壁とで形成される空洞に第１エッチング剤を供給し、第１半導体結晶層を第１犠牲層の一部が露出するまでエッチングし、空洞に第２エッチング剤を供給し、第１犠牲層をエッチングすることにより、第１半導体結晶層の一部分を第１転写先基板に残した状態で、第１転写先基板と第１半導体結晶層形成基板とを分離する。【選択図】図９
2014090121.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１半導体結晶層形成基板の上に、第１犠牲層および第１半導体結晶層を順次形成するステップと、
（ｂ）第１転写先基板の表面に溝を形成するステップと、
（ｃ）前記第１半導体結晶層形成基板に形成された層の表面であって第１転写先基板または前記第１転写先基板に形成された層に接することとなる第１表面と、前記第１転写先基板の前記溝でない領域または前記第１転写先基板の前記溝でない領域に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第１半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、
（ｄ）前記貼り合わせにより前記第１表面と前記溝の内壁とで形成される空洞に第１エッチング剤を供給し、前記第１エッチング剤により、前記第１半導体結晶層のうち前記空洞の内壁を構成する部分を前記第１犠牲層の一部が露出するようにエッチングするステップと、
（ｅ）前記空洞に第２エッチング剤を供給し、前記第２エッチング剤により前記第１犠牲層をエッチングすることにより、前記第１半導体結晶層のうちエッチングされずに残った部分を前記第１転写先基板の前記溝でない領域に残した状態で、前記第１転写先基板と前記第１半導体結晶層形成基板とを分離するステップと、
を有する複合基板の製造方法。
【請求項２】
前記（ｂ）ステップの後、前記（ｃ）ステップの前に、前記第１転写先基板の表面を平滑化するステップをさらに有する
請求項１に記載の複合基板の製造方法。
【請求項３】
前記（ａ）ステップの後、前記（ｃ）ステップの前に、前記第１表面および前記第２表面から選択された１以上の表面を活性化するステップをさらに有する
請求項１または請求項２に記載の複合基板の製造方法。
【請求項４】
前記（ａ）ステップの後、前記（ｃ）ステップの前に、前記第１半導体結晶層の上に第１絶縁層を形成するステップをさらに有する
請求項１から請求項３の何れか一項に記載の複合基板の製造方法。
【請求項５】
前記（ｃ）ステップの前に、前記第１転写先基板の上に第２絶縁層を形成するステップをさらに有する
請求項１から請求項４の何れか一項に記載の複合基板の製造方法。
【請求項６】
（ｆ）第２半導体結晶層形成基板の上に、第２犠牲層および第２半導体結晶層を順次形成するステップと、
（ｇ）前記（ｅ）ステップの後、前記第２半導体結晶層形成基板に形成された層の表面であって前記第１転写先基板に形成された層に接することとなる第３表面と、前記第１転写先基板の前記第１半導体結晶層または前記第１半導体結晶層上に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記第２半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、
（ｈ）前記貼り合わせにより前記第３表面と前記溝の内壁とで形成される第２空洞に第３エッチング剤を供給し、前記第３エッチング剤により、前記第２半導体結晶層のうち前記第２空洞の内壁を構成する部分を前記第２犠牲層の一部が露出するようにエッチングするステップと、
（ｉ）前記第２空洞に第４エッチング剤を供給し、前記第４エッチング剤により前記第２犠牲層をエッチングすることにより、前記第２半導体結晶層のうちエッチングされずに残った部分を前記第１転写先基板の前記第１半導体結晶層の上に残した状態で、前記第１転写先基板と前記第２半導体結晶層形成基板とを分離するステップと、
をさらに有する請求項１から請求項５の何れか一項に記載の複合基板の製造方法。
【請求項７】
前記（ｆ）ステップの後、前記（ｇ）ステップの前に、前記第３表面および前記第４表面から選択された１以上の表面を活性化するステップをさらに有する
請求項６に記載の複合基板の製造方法。
【請求項８】
前記（ｆ）ステップの後、前記（ｇ）ステップの前に、前記第２半導体結晶層の上に第３絶縁層を形成するステップをさらに有する
請求項６または請求項７に記載の複合基板の製造方法。
【請求項９】
前記（ｇ）ステップの前に、前記第１転写先基板の前記第１半導体結晶層の上に第４絶縁層を形成するステップをさらに有する
請求項６から請求項８の何れか一項に記載の複合基板の製造方法。
【請求項１０】
（ｊ）前記第１転写先基板に形成された層の表面であって第２転写先基板または前記第２転写先基板に形成された層に接することとなる第５表面と、前記第２転写先基板または前記第２転写先基板に形成された層の表面であって前記第５表面に接することとなる第６表面と、が向かい合うように、前記第１転写先基板と前記第２転写先基板とを貼り合わせるステップと、
（ｋ）前記第１半導体結晶層を前記第２転写先基板に残した状態で、前記第２転写先基板と前記第１転写先基板とを分離するステップと、
をさらに有する請求項１から請求項９の何れか一項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複合基板の製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（以下単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）を実現することができる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
【０００３】
単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、半導体結晶層形成基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。また、シリコン基板に深い溝を形成することができる装置として、非特許文献３、非特許文献４の装置が知られている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
【非特許文献２】Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
【非特許文献３】サムコ株式会社製品サイト、エッチング装置「RIE-400iPB」（http://www.samco.co.jp/products/list/03_etching/03_highspeed/rie-400ipb.php）
【非特許文献４】サムコ株式会社製品サイト、エッチング装置「RIE-800iPB」（http://www.samco.co.jp/products/list/03_etching/03_highspeed/rie-800ipb.php）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層とを単一基板上に形成する技術が必要になる。また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴをＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上に、ｎＭＩＳＦＥＴあるいはｐＭＩＳＦＥＴ用の半導体結晶層を形成することが好ましい。非特許文献２の技術を用いることで、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層を単一基板上に形成することができ、これら半導体結晶層を、製造に有利なシリコン基板上に形成することができる。
【０００６】
しかし、非特許文献２の技術では、犠牲層のエッチングに時間を要し、半導体結晶層を有するシリコン基板等の複合基板の製造時間が長くなってしまう。また、半導体結晶層は、最終的に電子デバイス等を製造するターゲット基板上において任意の位置に形成できることが好ましいが、このためには半導体結晶層を中間基板に保持し、中間基板を取り扱うことによってターゲット基板上の適切な位置に半導体結晶層を形成できるようにすることが好ましい。
【０００７】
本発明の目的は、半導体結晶層をシリコン基板等のターゲット基板に転写して複合基板を形成する複合基板の製造方法において、犠牲層へのエッチング剤の供給を促進し、製造の効率を高めることにある。また、中間基板を用いて半導体結晶層をターゲット基板に転写する場合に、中間基板の製造を容易にする技術を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の態様においては、（ａ）第１半導体結晶層形成基板の上に、第１犠牲層および第１半導体結晶層を順次形成するステップと、（ｂ）第１転写先基板の表面に溝を形成するステップと、（ｃ）前記第１半導体結晶層形成基板に形成された層の表面であって第１転写先基板または前記第１転写先基板に形成された層に接することとなる第１表面と、前記第１転写先基板の前記溝でない領域または前記第１転写先基板の前記溝でない領域に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第１半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、（ｄ）前記貼り合わせにより前記第１表面と前記溝の内壁とで形成される空洞に第１エッチング剤を供給し、前記第１エッチング剤により、前記第１半導体結晶層のうち前記空洞の内壁を構成する部分を前記第１犠牲層の一部が露出するようにエッチングするステップと、（ｅ）前記空洞に第２エッチング剤を供給し、前記第２エッチング剤により前記第１犠牲層をエッチングすることにより、前記第１半導体結晶層のうちエッチングされずに残った部分を前記第１転写先基板の前記溝でない領域に残した状態で、前記第１転写先基板と前記第１半導体結晶層形成基板とを分離するステップと、を有する複合基板の製造方法を提供する。
【０００９】
前記（ｂ）ステップの後、前記（ｃ）ステップの前に、前記第１転写先基板の表面を平滑化するステップをさらに有してもよい。前記（ａ）ステップの後、前記（ｃ）ステップの前に、前記第１表面および前記第２表面から選択された１以上の表面を活性化するステップをさらに有してもよい。前記（ａ）ステップの後、前記（ｃ）ステップの前に、前記第１半導体結晶層の上に第１絶縁層を形成するステップをさらに有してもよい。前記（ｃ）ステップの前に、前記第１転写先基板の上に第２絶縁層を形成するステップをさらに有してもよい。
【００１０】
（ｆ）第２半導体結晶層形成基板の上に、第２犠牲層および第２半導体結晶層を順次形成するステップと、（ｇ）前記（ｅ）ステップの後、前記第２半導体結晶層形成基板に形成された層の表面であって前記第１転写先基板または前記第１転写先基板に形成された層に接することとなる第３表面と、前記第１転写先基板の前記第１半導体結晶層または前記第１半導体結晶層上に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記第２半導体結晶層形成基板と前記第１転写先基板とを貼り合わせるステップと、（ｈ）前記貼り合わせにより前記第３表面と前記溝の内壁とで形成される第２空洞に第３エッチング剤を供給し、前記第３エッチング剤により、前記第２半導体結晶層のうち前記第２空洞の内壁を構成する部分を前記第２犠牲層の一部が露出するようにエッチングするステップと、（ｉ）前記第２空洞に第４エッチング剤を供給し、前記第４エッチング剤により前記第２犠牲層をエッチングすることにより、前記第２半導体結晶層のうちエッチングされずに残った部分を前記第１転写先基板の前記第１半導体結晶層の上に残した状態で、前記第１転写先基板と前記第２半導体結晶層形成基板とを分離するステップと、をさらに有してもよい。
【００１１】
前記（ｆ）ステップの後、前記（ｇ）ステップの前に、前記第３表面および前記第４表面から選択された１以上の表面を活性化するステップをさらに有してもよい。前記（ｆ）ステップの後、前記（ｇ）ステップの前に、前記第２半導体結晶層の上に第３絶縁層を形成するステップをさらに有してもよい。前記（ｇ）ステップの前に、前記第１転写先基板の前記第１半導体結晶層の上に第４絶縁層を形成するステップをさらに有してもよい。また、（ｊ）前記第１転写先基板に形成された層の表面であって第２転写先基板または前記第２転写先基板に形成された層に接することとなる第５表面と、前記第２転写先基板または前記第２転写先基板に形成された層の表面であって前記第５表面に接することとなる第６表面と、が向かい合うように、前記第１転写先基板と前記第２転写先基板とを貼り合わせるステップと、（ｋ）前記第１半導体結晶層を前記第２転写先基板に残した状態で、前記第２転写先基板と前記第１転写先基板とを分離するステップと、をさらに有してもよい。
【図面の簡単な説明】
【００１２】
【図１】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図２】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図３】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図４】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図５】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図６】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図７】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図８】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図９】実施形態１の複合基板の製造方法を工程順に示した断面図である。
【図１０】実施形態２の複合基板の製造方法を工程順に示した断面図である。
【図１１】実施形態２の複合基板の製造方法を工程順に示した断面図である。
【図１２】実施形態２の複合基板の製造方法を工程順に示した断面図である。
【図１３】実施形態２の複合基板の製造方法を工程順に示した断面図である。
【図１４】実施形態３の半導体装置の製造方法を工程順に示した断面図である。
【図１５】実施形態３の半導体装置の製造方法を工程順に示した断面図である。
【図１６】実施形態３の半導体装置の製造方法を工程順に示した断面図である。
【図１７】他の実施形態の複合基板の製造方法を工程順に示した断面図である。
【発明を実施するための形態】
【００１３】
（実施形態１）
図１から図９は、実施形態１の複合基板の製造方法を工程順に示した断面図である。まず、図１に示すように、第１半導体結晶層形成基板１０２の上に、第１犠牲層１０４および第１半導体結晶層１０６を順次形成する。また、第１半導体結晶層１０６の上に第１絶縁層１０８を形成する。
【００１４】
第１半導体結晶層形成基板１０２は、高品位な第１半導体結晶層１０６を形成するための基板である。好ましい第１半導体結晶層形成基板１０２の材料は、第１半導体結晶層１０６の材料、形成方法等に依存する。一般に、第１半導体結晶層形成基板１０２は、形成しようとする第１半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、第１半導体結晶層１０６としてＩｎＰ層をエピタキシャル成長法により形成する場合、第１半導体結晶層形成基板１０２は、ＩｎＰ単結晶基板が好ましく、ＧａＡｓ、Ｓｉ等を選択することができる。たとえば、第１半導体結晶層１０６としてＧａＡｓ層またはＧｅ層をエピタキシャル成長法により形成する場合、第１半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、ＳｉＣの単結晶基板が選択可能である。第１半導体結晶層形成基板１０２がＧａＡｓ単結晶基板またはＩｎＰ単結晶基板である場合、第１半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。
【００１５】
第１犠牲層１０４は、第１半導体結晶層形成基板１０２と第１半導体結晶層１０６とを分離するための層である。第１犠牲層１０４がエッチングにより除去されることで、第１半導体結晶層形成基板１０２と第１半導体結晶層１０６とが分離する。第１犠牲層１０４のエッチングに際し、第１半導体結晶層形成基板１０２および第１半導体結晶層１０６が残る必要があるため、第１犠牲層１０４のエッチング速度は、第１半導体結晶層形成基板１０２および第１半導体結晶層１０６のエッチング速度より大きい必要があり、好ましくは数倍以上大きい必要がある。第１半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、第１半導体結晶層１０６としてＧａＡｓ層が選択される場合、第１犠牲層１０４はＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層を選択できる。第１犠牲層１０４の厚さが大きくなると、第１半導体結晶層１０６の結晶性が低下する傾向にあるから、第１犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。第１犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。
【００１６】
第１半導体結晶層１０６は、第１半導体結晶層形成基板１０２から分離され、転写先基板等に転写される転写対象層である。第１半導体結晶層１０６は、半導体デバイスの活性層等に利用される。第１半導体結晶層１０６が第１半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、第１半導体結晶層１０６の結晶性が高品位に実現される一方、第１半導体結晶層１０６が転写先基板に転写されることで、基板との格子整合等を考慮すること無く、第１半導体結晶層１０６を任意の基板上に形成することが可能になる。
【００１７】
第１半導体結晶層１０６として、ＩＩＩ−Ｖ族化合物半導体からなる結晶層、ＩＶ族半導体からなる結晶層もしくはＩＩ−ＶＩ族化合物半導体からなる結晶層が挙げられる。ＩＩＩ−Ｖ族化合物半導体として、ＡｌｕＧａｖＩｎ１−ｕ―ｖＮｍＰｎＡｓｑＳｂ１−ｍ−ｎ−ｑ（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）、例えば、ＧａＡｓ、ＩｎｙＧａ１−ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。ＩＶ族半導体として、ＧｅまたはＧｅｘＳｉ１−ｘ（０＜ｘ＜１）が挙げられる。ＩＩ−ＶＩ族化合物半導体として、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅまたはＣｄＴｅ等が挙げられる。ＩＶ族半導体がＧｅｘＳｉ１−ｘである場合、ＧｅｘＳｉ１−ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。第１半導体結晶層１０６として、上記の結晶層または積層体を用いることにより、第１半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。
【００１８】
第１半導体結晶層１０６は、以上に例示したものに限られず、例示した以外の半導体層にも適用可能である。また、第１半導体結晶層１０６は複数種類の半導体層を積層した半導体積層体であってもよい。本発明で得られる半導体積層体の構造として、例えば、ＧａＡｓ基板、ＡｌＧａＡｓバッファ層、ｎ型ＡｌＧａＡｓ電子供給層、ＩｎｘＧａ１−ｘＡｓ（０＜ｘ≦０．４）チャネル層、ｎ型ＡｌＧａＡｓ電子供給層およびｎ型ＡｌＧａＡｓコンタクト層を有するＨＥＭＴ（High Electron Mobility Transistor）構造が挙げられる。また、本発明で得られる半導体積層体の構造として、ｐ型ＧａＡｓベース層、ｎ型ＧａＡｓコンタクト層およびｎ型ＩｎＧａＰエミッタ層を有するＨＢＴ（Hetero junction Bipolar Transistor）構造が挙げられる。また、本発明で得られる半導体積層体の構造として、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）構造、ＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）構造、赤色ＬＥＤ（Light Emitting Diode）構造、半導体レーザー構造、フォトダイオード構造、太陽電池構造が挙げられる。ただし、ここで挙げたものは一例であり、本発明はＩＩＩ−Ｖ族半導体ヘテロ接合を用いたデバイス構造全般に適用が可能である。
【００１９】
第１半導体結晶層１０６の厚さは、０．１ｎｍ〜１０μｍの範囲で適宜選択することができる。第１半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。第１半導体結晶層１０６を１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。極薄ボディＭＩＳＦＥＴとすることにより、ＭＩＳＦＥＴの短チャネル効果を抑制することができ、ＶＬＳＩ（Very Large Scale Integration）の製造に適した複合基板を提供することができる。
【００２０】
第１犠牲層１０４および第１半導体結晶層１０６は、第１半導体結晶層形成基板１０２上に、順次、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成する。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。第１犠牲層１０４または第１半導体結晶層１０６としてＩＩＩ−Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。第１犠牲層１０４または第１半導体結晶層１０６としてＩＶ族半導体結晶層をＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで第１犠牲層１０４または第１半導体結晶層１０６の厚さを制御することができる。
【００２１】
第１絶縁層１０８は、接着層として機能させることができる。第１絶縁層１０８として、ＡＬＤ法により形成されたＡｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３層を例示することができる。第１絶縁層１０８として、他に、ＭＯＣＶＤ法により形成されたＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、ＳｉＯ２層を例示することができる。第１絶縁層１０８の厚さは、１ｎｍから１５ｎｍの範囲とすることができる。なお、第１絶縁層１０８は必ずしも形成する必要がなく、第１絶縁層１０８は無くてもよい。
【００２２】
第１転写先基板１２０を用意する。第１転写先基板１２０は、第１半導体結晶層１０６が転写される先の基板である。第１転写先基板１２０は、第１半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、第１半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における仮置き基板（中間基板）であってもよい。第１転写先基板１２０は、有機物、無機物の何れであってもよい。第１転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、セラミックス基板、プラスティック基板等の絶縁体基板、金属等の導電体基板であっても良い。ただし、第１転写先基板１２０は、次に説明する溝が形成できるものである必要がある。第１転写先基板１２０として、シリコン基板またはＳＯＩ基板は、前記した溝が形成でき、既存のシリコンプロセスで用いられる製造装置を利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができるので、好ましい。第１転写先基板１２０がシリコン基板等、容易には曲がらない硬い基板である場合、転写する第１半導体結晶層１０６が機械的振動等から保護され、第１半導体結晶層１０６の結晶品質を高く保つことができる。
【００２３】
次に、図２に示すように、第１転写先基板１２０の表面に溝１２６を形成する。溝１２６は、第１転写先基板１２０上に形成したレジストパターン１２４をマスクとして、ウェットエッチング法またはドライエッチング法により形成することができる。なお、第１転写先基板１２０の上に絶縁層（第２絶縁層）を形成してもよい。第２絶縁層は、接着層として機能させることができる。第２絶縁層として、ＣＶＤ法により形成されたＳｉＯ２層を例示することができる。第２絶縁層として、他に、熱酸化により形成されたＳｉＯ２層を例示することができる。第２絶縁層の厚さは、１ｎｍから５０ｎｍの範囲とすることができる。
【００２４】
次に、図３に示すように、第１転写先基板１２０の表面（第２絶縁層がある場合には当該第２絶縁層の表面）を平滑化する。平滑化は、たとえば化学機械研磨（ＣＭＰ）法による研磨を例示することができる。化学機械研磨法による研磨は、研磨剤および研磨液を混合したスラリを供給しつつ研磨パッド１３０により第１転写先基板１２０の表面を摺動することにより実施できる。平滑化により、第１転写先基板１２０の表面を平滑にするとともに、結晶の劈開等により発生したパーティクルを除去することができる。なお、本平滑化のステップは必須ではない。必要に応じて実施すればよい。平滑化に続いて、第１転写先基板１２０の表面を洗浄してもよい。
【００２５】
次に、図４に示すように、第１表面１１０および第２表面１２８から選択された１以上の表面を活性化する。第１表面１１０は、第１半導体結晶層形成基板１０２に形成された層の表面であって第１転写先基板１２０または第１転写先基板１２０に形成された層に接することとなる表面である。第２表面１２８は、第１転写先基板１２０の溝１２６でない領域または第１転写先基板１２０の溝１２６でない領域に形成された層の表面であって第１表面１１０に接することとなる表面である。
【００２６】
活性化は、第１表面１１０または第２表面１２８の何れか一方にだけ施してもよい。活性化として、イオンビーム生成器１４０によるイオンビーム照射を例示することができる。照射するイオンは、たとえばアルゴンイオンである。活性化として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。活性化により、第１転写先基板１２０と第１半導体結晶層形成基板１０２の第１絶縁層１０８との接着性を強化することができる。なお、活性化は、必須ではない。
【００２７】
次に、図５に示すように、第１表面１１０と第２表面１２８とが向かい合うように、第１半導体結晶層形成基板１０２と第１転写先基板１２０とを貼り合わせる。この貼り合せにより、図６に示すように、第１表面１１０と溝１２６の内壁とで空洞１２７が形成される。
【００２８】
次に、図７に示すように、空洞１２７にエッチング剤を供給し、第１絶縁層１０８をエッチングする。第１絶縁層１０８がＡｌ２Ｏ３である場合、エッチング剤としてバッファードフッ酸（ＢＨＦ）が挙げられる。次に、図８に示すように、空洞１２７に第１エッチング剤を供給し、第１エッチング剤により、第１半導体結晶層１０６のうち空洞１２７の内壁を構成する部分を第１犠牲層１０４の一部が露出するようにエッチングする。第１半導体結晶層１０６がＩｎＧａＡｓである場合、第１エッチング剤としてりん酸過酸化水素水溶液が挙げられる。「エッチング剤」には、「エッチング液」と「エッチングガス」の両方を含む。本明細書におけるエッチングは、ウェットエッチングとドライエッチングの両方を含む。
【００２９】
次に、図９に示すように、空洞１２７に第２エッチング剤を供給し、第２エッチング剤により第１犠牲層１０４をエッチングする。第１犠牲層１０４がＡｌＡｓである場合、第１エッチング剤としてＨＦまたはＨＣｌが挙げられる。これにより、第１半導体結晶層１０６のうちエッチングされずに残った部分を第１転写先基板１２０の溝１２６でない領域に残した状態で、第１転写先基板１２０と第１半導体結晶層形成基板１０２とを分離することができる。
【００３０】
以上のようにして、第１半導体結晶層１０６を第１半導体結晶層形成基板１０２から第１転写先基板１２０に転写し、第１半導体結晶層１０６を有する複合基板を製造できる。実施の形態１の製造方法によれば、第１転写先基板１２０に溝１２６を形成するので、第１半導体結晶層１０６または第１犠牲層１０４のエッチングの際に、エッチング剤が溝１２６により形成された空洞１２７を介して供給される。このため、エッチング速度が低下せず、高い製造効率を維持できる。なお、第１半導体結晶層形成基板１０２は、表面を研磨・洗浄等することで再利用することができる。
【００３１】
（実施形態２）
図１０から図１３は、実施形態２の複合基板の製造方法を工程順に示した断面図である。本実施形態２では、実施形態１で製造した複合基板の第１半導体結晶層１０６の上にさらに重ねて他の半導体結晶層を形成する例を示す。
【００３２】
第２半導体結晶層形成基板１５２の上に、第２犠牲層１５４および第２半導体結晶層１５６を順次形成する。第２半導体結晶層形成基板１５２、第２犠牲層１５４および第２半導体結晶層１５６は、実施形態１の第１半導体結晶層形成基板１０２、第１犠牲層１０４および第１半導体結晶層１０６と同様であるが、材料が異なる。例えば、第１半導体結晶層１０６がＩｎＧａＡｓ層である場合、第２半導体結晶層１５６はＧｅ層である。なお、第２半導体結晶層１５６の上に第３絶縁層１５８を形成してもよい。第３絶縁層１５８は、実施の形態１の第１絶縁層１０８と同様である。
【００３３】
図１０に示すように、第２半導体結晶層形成基板１５２に形成された層の表面であって第１転写先基板１２０または第１転写先基板１２０に形成された層に接することとなる第３表面２１０と、第１転写先基板１２０の第１半導体結晶層１０６または第１半導体結晶層１０６上に形成された層の表面であって第３表面２１０に接することとなる第４表面１２９と、を向かい合わせ、図１１に示すように、第２半導体結晶層形成基板１５２と第１転写先基板１２０とを貼り合わせる。この貼り合せにより、第３表面２１０と溝１２６の内壁とで形成される第２空洞２１２が形成される。
【００３４】
次に、図１２に示すように、第２空洞２１２に第３エッチング剤を供給し、第３エッチング剤により、第２半導体結晶層１５６のうち第２空洞２１２の内壁を構成する部分を第２犠牲層１５４の一部が露出するようにエッチングする。第２半導体結晶層１５６がＧｅである場合、第３エッチング剤としてＳＦ６ガスが挙げられる。なお、第２半導体結晶層１５６のエッチングに先立ち第３絶縁層１５８をエッチングしておく。
【００３５】
さらに図１３に示すように、第２空洞２１２に第４エッチング剤を供給し、第４エッチング剤により第２犠牲層１５４をエッチングする。第２犠牲層１５４がＡｌＡｓである場合、第４エッチング剤としてＨＦまたはＨＣｌが挙げられる。これにより、第２半導体結晶層１５６のうちエッチングされずに残った部分を第１転写先基板１２０の第１半導体結晶層１０６の上に残した状態で、第１転写先基板１２０と第２半導体結晶層形成基板１５２とを分離することができる。
【００３６】
以上説明した実施形態により、第１転写先基板１２０の第１半導体結晶層１０６の上に異種材料である第２半導体結晶層１５６を形成することができる。また、転写される第１半導体結晶層１０６および第２半導体結晶層１５６の平面形状は、溝１２６のネガティブ形状にセルフアラインで形成されるので、溝形状を適切に設計することにより、第１半導体結晶層１０６および第２半導体結晶層１５６の形状を任意に設計することができる。
【００３７】
なお、実施の形態２において、第３表面２１０および第４表面１２９から選択された１以上の表面を平滑化または活性化することが可能である。また、第１転写先基板１２０の第１半導体結晶層１０６の上に絶縁層（第４絶縁層）を形成してもよい。
【００３８】
（実施形態３）
図１４〜図１６は、半導体装置の製造方法を工程順に示した断面図である。本実施形態３の半導体装置は、実施形態２の製造方法により製造された複合基板を用いる。図１４〜図１６に示す断面図は、図１３における複合基板の一部を示したものであり、図１３の複合基板を上下反転して示している。
【００３９】
図１４に示すように、第１半導体結晶層１０６の素子が形成される領域を露出するように、第２半導体結晶層１５６および第３絶縁層１５８をエッチングにより除去する。
【００４０】
次に、図１５に示すように、第１半導体結晶層１０６および第２半導体結晶層１５６のそれぞれの上に、ゲート絶縁層１７２およびゲート電極１７４を形成する。ゲート絶縁層１７２およびゲート電極１７４は、第１半導体結晶層１０６および第２半導体結晶層１５６のそれぞれの表面で、別々に形成してもよいし、同一プロセスで同時に形成してもよい。ゲート絶縁層１７２として、たとえばＡｌ２Ｏ３とＨｆＯ２の積層体を挙げることができる。ゲート電極１７４として、たとえばＴａＮを挙げることができる。
【００４１】
次に、図１６に示すように、ゲート電極１７４の両側にソース・ドレイン電極１７６を形成する。ソース・ドレイン電極１７６は、たとえば活性層を構成する第１半導体結晶層１０６または第２半導体結晶層１５６とＮｉとの合金とすることができる。Ｎｉ合金によるソース・ドレイン電極１７６は、ゲート電極１７４の形成後、第１半導体結晶層１０６および第２半導体結晶層１５６を覆うＮｉ金属膜を蒸着法またはスパッタ法により形成し、第１半導体結晶層１０６および第２半導体結晶層１５６の加熱によるＮｉ合金化および未反応Ｎｉ金属膜の除去により製造できる。以上のようにして、第１半導体結晶層１０６および第２半導体結晶層１５６に、ＭＩＳＦＥＴを形成できる。
【００４２】
上記した実施形態１〜３では、第１転写先基板１２０が最終製品を形成するターゲット基板である場合を説明したが、図１７に示すように、第１半導体結晶層１０６および第２半導体結晶層１５６を、第１転写先基板１２０から第２転写先基板１６２に転写することができる。なお、第２転写先基板１６２は、接着層１６４を有してもよい。第２転写先基板１６２をターゲット基板として、実施形態３のＭＳＩＦＥＴを、第２転写先基板１６２上の第１半導体結晶層１０６および第２半導体結晶層１５６に形成することができる。また、第２転写先基板１６２には、図９の段階まで製造した第１半導体結晶層１０６を転写してもよい。
【００４３】
（実施例）
第１半導体結晶層形成基板１０２としてＧａＡｓ基板を用意し、第１犠牲層１０４としてＡｌＡｓ層を、第１半導体結晶層１０６としてＩｎＧａＡｓ層を、ＭＯＣＶＤ法により形成する。さらに当該ＩｎＧａＡｓ層上に、第１絶縁層１０８としてＡｌ２Ｏ３層をＡＬＤ法により形成する。
【００４４】
別途、第１転写先基板１２０としてシリコン基板を用意し、当該シリコン基板の表面に、ＲＩＥ（反応性イオンエッチング）法により溝１２６を形成する。溝１２６の深さは、１００μｍとする。
【００４５】
ＡｌＡｓ層、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層を形成したＧａＡｓ基板のＡｌ２Ｏ３層と、シリコン基板の溝を形成した面とを対向させ、ＧａＡｓ基板とシリコン基板を、常温で貼り合わせる。貼り合わせた基板を加熱してもよい。そして貼り合わせた基板をＢＨＦ液に浸漬し、シリコン基板と接合されていない領域（すなわち溝領域）のＡｌ２Ｏ３層を除去する。
【００４６】
次に、貼り合わせた基板を、リン酸および過酸化水素の混合溶液に浸漬し、シリコン基板と接合されていない領域（すなわち溝領域）のＩｎＧａＡｓ層を除去する。さらに、貼り合わせた基板を、塩酸溶液に浸漬し、ＡｌＡｓ層を除去する。ここで、ＡｌＡｓ層のエッチング剤である塩酸溶液は、溝を経由して供給されるため、速やかにＡｌＡｓ層が除去される。これによりＩｎＧａＡｓ層およびＡｌ２Ｏ３層がＧａＡｓ基板が分離され、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層は、溝によりパターニングされた形状でシリコン基板に転写される。
【００４７】
次に、第２半導体結晶層形成基板１５２としてＧａＡｓ基板を用意し、第２犠牲層１５４としてＡｌＡｓ層を、第２半導体結晶層１５６としてＧｅ層を形成する。さらにＧｅ層上に、第３絶縁層１５８としてＡｌ２Ｏ３層をＡＬＤ法により形成する。そして、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層が転写されたシリコン基板を、ＡｌＡｓ層、Ｇｅ層およびＡｌ２Ｏ３層が形成されたＧａＡｓ基板に常温で貼り合わせ、前記と同様に、Ａｌ２Ｏ３層およびＧｅ層をエッチングし、ＡｌＡｓ層を除去して、Ｇｅ層およびＡｌ２Ｏ３層を、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層と同じ形状でシリコン基板に転写する。これにより、表面からシリコン基板に向かって、Ｇｅ層、Ａｌ２Ｏ３層、ＩｎＧａＡｓ層およびＡｌ２Ｏ３層の層構成をシリコン基板上に有する複合基板が製造される。
【００４８】
上記した複合基板を用い、ＣＭＯＳＦＥＴを製造できる。すなわち、ＮＭＯＳＦＥＴが形成される領域のＧｅ層およびＡｌ２Ｏ３層をエッチングにより除去し、ＩｎＧａＡｓ層を露出する。Ｇｅ層およびＩｎＧａＡｓ層の表面をクリーニングした後、ゲート絶縁層１７２となるＡｌ２Ｏ３層およびＨｆＯ２層の積層を形成する。さらにゲート電極１７４となるＴａＮ層を形成する。ＴａＮ層、Ａｌ２Ｏ３層およびＨｆＯ２層の積層をゲート電極１７４の形状にパターニングし、さらにＮｉ層を形成し、Ｎｉ層を加熱して、ＮＭＯＳＦＥＴ領域ではＮｉ−ＩｎＧａＡｓ合金を形成し、ＰＭＯＳＦＥＴ領域ではＮｉ−Ｇｅ合金を形成する。未反応のＮｉ金属を除去して、Ｎｉ−ＩｎＧａＡｓ合金またはＮｉ−Ｇｅ合金からなるソース・ドレイン電極を形成する。これにより、同時プロセスでＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴが形成される。
【００４９】
以上のようにして形成したＣＭＯＳＦＥＴ（ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴ）は、活性層であるＩｎＧａＡｓ層およびＧｅ層を薄く形成できるので、短チャネル効果を効果的に抑制でき、ＶＬＳＩ用途に適する。また、ｎチャネルおよびｐチャネルの各々に適したＩｎＧａＡｓ層およびＧｅ層がシリコン基板上に形成されているので、多くの知見が蓄積され安定したプロセスが実現できるシリコンプロセスが適用でき、量産性に優れ、かつ、高性能なＣＭＯＳＦＥＴとすることができる。
【符号の説明】
【００５０】
１０２…第１半導体結晶層形成基板、１０４…第１犠牲層、１０６…第１半導体結晶層、１０８…第１絶縁層、１１０…第１表面、１２０…第１転写先基板、１２４…レジストパターン、１２６…溝、１２７…空洞、１２８…第２表面、１２９…第４表面、１３０…研磨パッド、１４０…イオンビーム生成器、１５２…第２半導体結晶層形成基板、１５４…第２犠牲層、１５６…第２半導体結晶層、１５８…第３絶縁層、１６２…第２転写先基板、１６４…接着層、１７２…ゲート絶縁層、１７４…ゲート電極、１７６…ソース・ドレイン電極、２１０…第３表面、２１２…第２空洞。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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