(57)【要約】【課題】半導体装置の実装不良の発生を抑制することを目的とする。【解決手段】リードフレーム２をダイパッド５と複数のリード３とから構成し、ダイパッド５の面積を半導体チップ１の面積より小さくして搭載時にダイパッド５が半導体チップ１からはみ出さない構成とすると共に、リード３間に一定以上の間隔を設けることにより、フラックスガスや有機バインダー，はんだボール等が半導体装置表面および裏面に残留することを抑制でき、半導体装置の実装不良の発生を抑制することができる。【選択図】図２
2014216508.tif 000002
【特許請求の範囲】
【請求項１】
縦型の半導体チップと、
前記半導体チップの第１の主面に形成される第１の電極と、
前記第１の主面に対する裏面である第２の主面に形成される第２の電極と、
前記半導体チップが搭載されるリードフレームと、
前記第１の電極と電気的に接続されて前記半導体チップの搭載領域である前記リードフレームのダイパッドと、
前記ダイパッドから導出されて前記第１の電極の外部端子となる前記リードフレームの複数のリードと
を有し、前記半導体チップの外周全体が前記ダイパッドの外周からはみ出し、前記リードが互いに離間して配置され、前記リードが屈曲して前記リードの先端の実装面が前記第２の電極の実装面と同一平面上に位置することを特徴とする半導体装置。
【請求項２】
前記リードが前記ダイパッドを中心に対称に配置されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記リードが、前記ダイパッドの外周の各辺における両端部に形成されることを特徴とする請求項１または請求項２のいずれかに記載の半導体装置。
【請求項４】
前記第１の電極がドレイン電極であり、前記第２の電極がソース電極およびゲート電極であることを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２の電極が第３の電極と前記第３の電極より実装面積の小さい第４の電極とからなり、
全ての前記リードが、前記第４の電極を挟んで前記第３の電極と向かい合う前記ダイパッドの辺に配置されることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１の電極がドレイン電極であり、前記第３の電極がソース電極であり、前記第４の電極がゲート電極であることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型デバイスをリードフレームに実装した半導体装置に関するものである。
【背景技術】
【０００２】
縦型半導体チップをリードフレームに搭載した半導体装置を基板に実装する場合には、半導体チップの裏面に形成されるソース電極およびゲート電極を基板に直接裏面接合し、ドレイン電極はリードフレームを介して基板に接合される。
【０００３】
以下、図６を用いて従来の半導体装置の構造について説明する。
図６は従来の半導体装置の構成を説明する図である。
図６に示すように、縦型半導体素子が形成される半導体チップ２１は、第１の主面にドレイン電極（図示せず）が形成され、第１の主面に対する裏面にソース電極２４およびゲート電極２６が形成される。金属板２２は、ダイパッド２５に半導体チップ２１を搭載することにより、ドレイン電極（図示せず）と電気的に接続される。また、金属板２２は、板状であり、２つの端部が折り曲げられる形状でドレイン端子２３が形成される。金属板２２に搭載された半導体チップ２１を基板２７に実装する際には、ドレイン端子２３の実装面２９が、基板２７のドレインパッド３９にクリームはんだにより接続される。同時に、ソース電極２４およびゲート電極２６は、基板２７に形成されるソースパッド３４およびゲートパッド３６にクリームはんだによりリフロー実装される。このようにして、金属板２２に半導体チップ２１が搭載された半導体装置が基板２７に実装されていた（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−３５４１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の半導体装置では、金属板２２が半導体チップ２１を覆う形状であるため、半導体装置を基板２７に実装するリフローの際に、フラックスガスや有機バインダーが半導体装置の外部に放出されず、金属板２２に囲まれた領域に滞留していた。また、はんだボールが発生した場合、その除去が困難であった。そのため、フラックスガスや有機バインダーにより電極やはんだ等が腐食し、または、はんだボールにより電極間がショートし、半導体装置の実装不良が発生するという問題点があった。
【０００６】
本発明は、上記問題点を解消するために、半導体装置の実装不良の発生を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の半導体装置は、縦型の半導体チップと、前記半導体チップの第１の主面に形成される第１の電極と、前記第１の主面に対する裏面である第２の主面に形成される第２の電極と、前記半導体チップが搭載されるリードフレームと、前記第１の電極と電気的に接続されて前記半導体チップの搭載領域である前記リードフレームのダイパッドと、前記ダイパッドから導出されて前記第１の電極の外部端子となる前記リードフレームの複数のリードとを有し、前記半導体チップの外周全体が前記ダイパッドの外周からはみ出し、前記リードが互いに離間して配置され、前記リードが屈曲して前記リードの先端の実装面が前記第２の電極の実装面と同一平面上に位置することを特徴とする。
【０００８】
また、前記リードが前記ダイパッドを中心に対称に配置されることが好ましい。
また、前記リードが、前記ダイパッドの外周の各辺における両端部に形成されることが好ましい。
【０００９】
また、前記第２の電極が第３の電極と前記第３の電極より実装面積の小さい第４の電極とからなり、全ての前記リードが、前記第４の電極を挟んで前記第３の電極と向かい合う前記ダイパッドの辺に配置されても良い。
【発明の効果】
【００１０】
以上のように、リードフレームをダイパッドと複数のリードとから構成し、ダイパッドの面積を半導体チップの面積より小さくして搭載時にダイパッドが半導体チップからはみ出さない構成とすると共に、リード間に一定以上の間隔を設けることにより、フラックスガスや有機バインダー，はんだボール等が半導体装置表面および裏面に残留することを抑制でき、半導体装置の実装不良の発生を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１の半導体装置の構成を示す背面斜視図
【図２】実施の形態１の半導体装置の構成を示す上面図
【図３】実施の形態１の半導体装置の構成を示す側面図
【図４】実施の形態１の半導体装置を実装する基板の電極構成を示す図
【図５】実施の形態２の半導体装置の構成を示す背面図
【図６】従来の半導体装置の構成を説明する図
【発明を実施するための形態】
【００１２】
本発明は、電源装置や光半導体装置に用いる、縦型トランジスタより形成される半導体装置であって、縦型トランジスタである半導体チップの表裏両面に電極が形成され、表面の電極がリードフレームに接続される半導体装置である。そして、本発明の特徴は、リードフレームが表面の電極と導通する互いに離間した複数のリードを備え、リードフレームに半導体チップを実装した状態で、半導体チップがリードフレームのダイパッドからはみ出す構成とすることである。この構成により、半導体チップの表裏両面から、フラックスガスや有機バインダー，はんだボール等を放出でき、半導体装置表面および裏面に残留することを抑制し、半導体装置の実装不良の発生を抑制することができる。
【００１３】
以下本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
まず、本発明の実施の形態１における半導体装置について、図１〜図４を用いて説明する。
【００１４】
図１は実施の形態１の半導体装置の構成を示す背面斜視図、図２は実施の形態１の半導体装置の構成を示す上面図、図３は実施の形態１の半導体装置の構成を示す側面図、図４は実施の形態１の半導体装置を実装する基板の電極構成を示す図である。
【００１５】
本発明の半導体装置に搭載される半導体チップ１は、縦型ＭＯＳ−ＦＥＴ等の縦型トランジスタであり、半導体チップ１の表裏両面に電極が形成される。例えば、半導体チップ１の表面にはドレイン電極８が形成され、半導体チップ１のドレイン電極８が形成された面の裏面にはソース電極４Ｂおよびゲート電極４Ａが形成される。一般的に、ドレイン電極８は、接続抵抗を低減するために接続面積が大きく形成され、ソース電極４Ｂおよびゲート電極４Ａの接続面積より大きい。また、ソース電極４Ｂに流れるソース電流は、ゲート電極４Ａに流れるゲート電流より大きいため、ソース電極４Ｂの接続面積はゲート電極４Ａの接続面積より大きく形成される。
【００１６】
リードフレーム２は、半導体チップ１の搭載領域であるダイパッド５と複数のドレインリード３とから構成され、ダイパッド５と複数のドレインリード３とは電気的に導通する。半導体チップ１はリードフレーム２のダイパッド５上に搭載され、搭載されることにより、半導体チップ１のドレイン電極８がリードフレームと電気的に接続され、ドレインリード３に引き出される。
【００１７】
従来の半導体装置におけるドレインリードは、ドレインの接続抵抗を低減するため、板状の金属板を用い、リードの断面積を広くし、半導体チップの１辺あるいは２辺から導出していた。これに対し、本発明の半導体装置では、ドレインリード３を複数構成し、また半導体チップ１の周辺から互いの間隔をあけて構成し、その断面積の合計で従来と同様の接続抵抗の低減を実現するものである。このように、ドレインリード３を複数のリードに分割し、各ドレインリード３間に間隔Ｃを設けることにより、半導体装置を基板に実装する際のはんだ付けによって生じるフラックスガスや有機バインダー，はんだボール等が間隔Ｃから抜け易くなり、半導体装置裏面に残留することを抑制し、半導体装置の実装不良の発生を抑制することができる。また、例えフラックスガスや有機バインダー，はんだボール等が残留したとしても、フラックス除去洗浄液やプラズマクリーナで容易に取り出す事が可能である。そのため、各ドレインリード３は間隔Ｃができるだけ大きくなるように配置することが好ましい。
【００１８】
また、本発明の半導体装置におけるリードフレーム２では、ダイパッド５の面積を半導体チップ１の面積より小さくし、ダイパッド５の幅ｗを搭載時に隣接する半導体チップ１の辺の幅Ｗより小さくする。つまり、ダイパッド５の各片において、搭載時に半導体チップ１がダイパッド５からはみ出す構成とする。例えば、リードフレーム２は１．５ｍｍの正方形、半導体チップ１は２．５ｍｍの正方形とすることができる。このように、半導体チップ１がダイパッド５からはみ出す構成とすることにより、リードフレーム２に半導体チップ１を搭載する際のはんだ付けによって生じるフラックスガスや有機バインダー，はんだボール等がダイパッド５の周囲から抜け易くなり、半導体装置表面に残留することを抑制し、半導体チップ１とダイパッド５との接続不良を低減し、半導体装置の実装不良の発生を抑制することができる。また、例えフラックスガスや有機バインダー，はんだボール等が残留したとしても、フラックス除去洗浄液やプラズマクリーナで容易に取り出す事が可能である。
【００１９】
また、ドレインリード３は半導体チップ１の表面から側面に沿う形で屈曲し、ソース電極４Ｂおよびゲート電極４Ａの実装面と面一となるように、ドレインリード３の実装面９が構成される。
【００２０】
リードフレーム２に半導体チップ１が搭載されてなる半導体装置を基板に実装する際には、基板に設けられたドレインパッド７とドレインリード３の実装面９とを位置合わせし、基板に設けられたソースパッド６Ｂと半導体装置のソース電極４Ｂとを位置合わせし、基板に設けられたゲートパッド６Ａと半導体装置のゲート電極４Ａとを位置合わせして、ドレインパッド７と実装面９，ソースパッド６Ｂとソース電極４Ｂ，ゲートパッド６Ａとゲート電極４Ａをそれぞれはんだリフローにより接合して実装する。この際、ソース電極４Ｂおよびゲート電極４Ａの周囲にフラックスガスや有機バインダー，はんだボール等が発生したとしても、周囲が金属板で囲われていないので、ドレインリード３の間隔Ｃから抜け易くなり、半導体装置裏面に残留することを抑制し、半導体装置の実装不良の発生を抑制することができる。
【００２１】
なお、ドレインリード３は、ダイパッド５の４辺すべてから導出させてもよいが、ドレインの接続抵抗を十分低くできれば３辺以下の辺から導出しても良い。
また、ドレインリード３の配置は、線対称あるいは点対称の位置に行うことが好ましい。ダイパッド５の中心に対して点対称にドレインリード３の実装面９を設け、あるいはダイパッド５の中心線に対して線対称にドレインリード３の実装面９を設ける構成とすることにより、はんだリフローの際に、はんだの収縮による応力が低減され、半導体装置の実装不良を低減することができる。
【００２２】
特に、ドレインリード３をダイパッド５の各辺の両端部、つまり、ダイパッド５の角部の近傍に配置し、各辺の両端部２箇所の合計８箇所にドレインリード３を配置することが好ましい。このような配置により、ドレインリード３を点対称に配置してはんだ応力の差を緩和することができると共に、各辺の両端部にドレインリード３を配置することにより、各辺におけるドレインリード３の間隔Ｃを大きくすることができ、フラックスガスや有機バインダー，はんだボール等の排出を容易にすることができ、半導体装置の実装不良を低減することができる。
【００２３】
また、各辺におけるドレインリード３の幅は、全て同じにしても良いが、それぞれ異なる幅にしても良く、ドレインの接続抵抗を十分低減でき、かつ、互いに任意の間隔を設けてフラックスガス等が排出できる構成であれば良い。
（実施の形態２）
次に、実施の形態２における半導体装置について、図５を用いて説明する。
【００２４】
図５は実施の形態２の半導体装置の構成を示す背面図である。
図５に示すように、実施の形態２の半導体装置におけるリードフレーム１２では、半導体チップ１の搭載時にゲート電極４Ａを挟んでソース電極４Ｂと向かい合うダイパッド５の辺に、複数のドレインリード３を全て配置することを特徴とする。このように、ソース電極４Ｂと反対側の位置にドレインリード３を配置することにより、ゲート電流よりソース電流の方が大きいためにゲート電極４Ａより面積が大きくなるソース電極４Ｂの実装面に生じる応力と、ドレインリード３の実装面９に生じる応力とをつり合わせて、実装時に生じる応力を低減して半導体装置の実装不良を低減することができる。同時に、ドレインリード３が配置されていない辺から、フラックスガスや有機バインダー，はんだボール等が抜け易くなり、半導体装置裏面に残留することを抑制し、半導体装置の実装不良の発生を抑制することができる。
【００２５】
なお、１つの辺に全てのドレインリード３を配置することに限らず、ソース電極４Ｂと反対側の位置に配置されるドレインリード３の数または合計の断面積を、他の辺のドレインリード３の数または合計の断面積に比べて最も多くすることにより、実装時の応力差の低減を図ることも可能である。
【産業上の利用可能性】
【００２６】
本発明は、半導体装置の実装不良の発生を抑制することができ、縦型デバイスをリードフレームに実装した半導体装置等に有用である。
【符号の説明】
【００２７】
１    半導体チップ
２    リードフレーム
３    ドレインリード
４Ａ    ゲート電極
４Ｂ    ソース電極
５    ダイパッド
６Ａ    ゲートパッド
６Ｂ    ソースパッド
７    ドレインパッド
８    ドレイン電極
９    実装面
１２    リードフレーム
２１    半導体チップ
２２    金属板
２３    ドレイン端子
２４    ソース電極
２５    ダイパッド
２６    ゲート電極
２７    基板
２９    実装面
３４    ソースパッド
３６    ゲートパッド
３９    ドレインパッド
Ｃ    間隔
Ｗ    幅
ｗ    幅
【図１】
2014216508.tif 000003
【図２】
2014216508.tif 000004
【図３】
2014216508.tif 000005
【図４】
2014216508.tif 000006
【図５】
2014216508.tif 000007
【図６】
2014216508.tif 000008