(57)【要約】【課題】安定した耐圧を保持しつつ終端構造の占有面積を縮小することができる半導体装置及びその製造方法を得る。【解決手段】活性領域においてｎ−型層３上にｐ型ウェル４が設けられている。ｐ型ウェル４の外周においてｎ−型層３上に終端構造として平坦なｐ型リサーフ層１３が設けられている。ｐ型リサーフ層１３は、ｐ型ウェル４側の内端部と外周側の外端部に配置された低濃度層１３ａと、内端部と外端部の間に配置され低濃度層１３ａよりも高い不純物濃度を持つ高濃度層１３ｂとを有する。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型層と、
活性領域において前記第１導電型層上に設けられた第２導電型ウェルと、
前記第２導電型ウェルの外周において前記第１導電型層上に終端構造として設けられた平坦な第２導電型リサーフ層とを備え、
前記第２導電型リサーフ層は、前記第２導電型ウェル側の内端部と外周側の外端部に配置された低濃度層と、前記内端部と前記外端部の間に配置され前記低濃度層よりも高い不純物濃度を持つ高濃度層とを有することを特徴とする半導体装置。
【請求項２】
前記第２導電型リサーフ層上に絶縁膜を介して設けられた複数のフィールドプレートを更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２導電型リサーフ層は複数の拡散層からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記高濃度層を構成する前記拡散層の幅は、前記低濃度層を構成する前記拡散層の幅よりも広いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記高濃度層を構成する前記拡散層の間隔は、前記低濃度層を構成する前記拡散層の間隔よりも狭いことを特徴とする請求項３に記載の半導体装置。
【請求項６】
第１の開口と前記第１の開口の外周に配置された複数の第２の開口を有するフォトレジストを第１導電型層上に形成する工程と、
前記フォトレジストをマスクとして前記第１導電型層に不純物を注入して、活性領域において第２導電型ウェルを形成し、前記第２導電型ウェルの外周において終端構造として平坦な第２導電型リサーフ層を形成する工程とを備え、
前記第１の開口側の内端部と外周側の外端部に配置された前記第２の開口の面積に比べて、前記内端部と前記外端部の間の領域に配置された前記第２の開口の面積の方が大きいことを特徴とする半導体装置の製造方法。
【請求項７】
第１の開口と前記第１の開口の外周に配置された複数の第２の開口を有するフォトレジストを第１導電型層上に形成する工程と、
前記フォトレジストをマスクとして前記第１導電型層に不純物を注入して、活性領域において第２導電型ウェルを形成し、前記第２導電型ウェルの外周において終端構造として平坦な第２導電型リサーフ層を形成する工程とを備え、
前記第１の開口側の内端部と外周側の外端部に配置された前記第２の開口の間隔に比べて、前記内端部と前記外端部の間の領域に配置された前記第２の開口の間隔の方が狭いことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デバイス終端領域に設けられた電界緩和構造である終端構造を有する半導体装置及びその製造方法に関し、特に安定した耐圧を保持しつつ終端構造の占有面積を縮小することができる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
パワーデバイスは、電力変換や電力制御などに用いられる主に電力機器向けの半導体素子であり、通常の半導体素子に比べて高耐圧化、大電流化されている。パワーデバイスは、逆方向電圧印加時に電流を遮断して高い電圧を保持する必要がある。パワーデバイスの高耐圧化の方法として、ＦＬＲ（Field Limiting Ring）構造やフィールドプレート構造などの終端構造が開示されている（例えば、非特許文献１参照）。
【０００３】
このうちＦＬＲ構造は、低濃度のｎ型不純物領域と、このｎ型不純物領域の内部表面に形成されたｐ型不純物領域とによって形成された主接合の周囲を、複数のリング状のｐ型不純物領域で取り囲んだ構造である。この構造は基板表面の電界を緩和して、耐圧を保持する。
【０００４】
しかし、ＦＬＲ構造では、複数のリング状のｐ型不純物領域の間に存在する低濃度のｎ型不純物領域の部分で電界を緩和しているため、ＦＬＲ構造を用いて半導体装置を高耐圧化した場合、主接合の外周部分の面積が増大し、その結果、半導体装置の占有面積が大きくなるという問題があった。
【０００５】
これに対し、保持すべき高い逆方向電圧が印加された際に完全に空乏化するリサーフ条件を満足する不純物濃度と深さに設定された不純物層であるｐ型リサーフ層により耐圧を保持する終端構造を備えた半導体装置が提案されている（例えば、特許文献１参照）。これにより、耐圧を保持するために複数のリング状のｐ型不純物領域を形成する必要がないので、耐圧を保持しつつ終端構造の占有面積を縮小することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１０−２４５２８１号公報
【非特許文献】
【０００７】
【非特許文献１】電気学会高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編、「パワーデバイス・パワーＩＣハンドブック」、コロナ社、５４頁〜６４頁および１７０頁〜１７４頁
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、従来技術ではｐ型リサーフ層の端部に電界が集中しやすいという問題があった。このため、耐圧が安定しないという問題があった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は安定した耐圧を保持しつつ終端構造の占有面積を縮小することができる半導体装置及びその製造方法を得るものである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、第１導電型層と、活性領域において前記第１導電型層上に設けられた第２導電型ウェルと、前記第２導電型ウェルの外周において前記第１導電型層上に終端構造として設けられた平坦な第２導電型リサーフ層とを備え、前記第２導電型リサーフ層は、前記第２導電型ウェル側の内端部と外周側の外端部に配置された低濃度層と、前記内端部と前記外端部の間に配置され前記低濃度層よりも高い不純物濃度を持つ高濃度層とを有することを特徴とする。
【発明の効果】
【００１１】
本発明により、安定した耐圧を保持しつつ終端構造の占有面積を縮小することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体装置を示す平面図である。
【図２】図１のＩ−ＩＩに沿った断面図である。
【図３】実施の形態１と比較例の基板表面における電界分布を示す図である。
【図４】本発明の実施の形態１に係るｐ型リサーフ層を示す平面図である。
【図５】本発明の実施の形態１に係るｐ型リサーフ層の変形例を示す平面図である。
【図６】本発明の実施の形態２に係る半導体装置を示す断面図である。
【図７】本発明の実施の形態３に係る半導体装置を示す断面図である。
【図８】本発明の実施の形態４に係る半導体装置を示す断面図である。
【図９】本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【図１０】本発明の実施の形態５に係る半導体装置を示す断面図である。
【図１１】本発明の実施の形態６に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１４】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す平面図である。図２は図１のＩ−ＩＩに沿った断面図である。基板１の中央部の活性領域にＩＧＢＴ（Integrated Gate Bipolar Transistor）２が設けられ、その周囲に終端構造が設けられている。
【００１５】
まず、ＩＧＢＴ２の構造を説明する。珪素からなる基板１のｎ−型層３上にｐ型ウェル４が設けられている。ｐ型ウェル４上の一部にｎ＋型ソース層５が設けられている。ｐ型ウェル４とｎ＋型ソース層５を貫通するようにトレンチ６が設けられている。トレンチ６内にゲート酸化膜７を介してポリシリコンからなるゲート電極８が埋め込まれている。Ａｌ（アルミニウム）などの金属からなるエミッタ電極９が基板１上に設けられｐ型ウェル４とｎ＋型ソース層５に接続されている。基板１のｎ−型層３の下側にｎ＋型バッファ層１０とｐ＋型コレクタ層１１が順に設けられている。ｐ＋型コレクタ層１１にＡｌなどの金属からなるコレクタ電極１２が接続されている。
【００１６】
次に、終端構造を説明する。ｐ型ウェル４の外周においてｎ−型層３上に平坦なｐ型リサーフ（RESURF: Reduced Surface Field）層１３が設けられている。ｐ型リサーフ層１３の不純物濃度はｐ型リサーフ層１３が完全に空乏化するリサーフ条件を満足する不純物濃度と深さに設定されている。ｐ型ウェル４はｐ型リサーフ層１３の基板中央側の端部と接触している。ｐ型ウェル４はｐ型リサーフ層１３よりも高いｐ型不純物濃度を有している。なお、基板１の主表面が平坦であるため、ｐ型リサーフ層１３の上面も平坦になっている。
【００１７】
ｐ型リサーフ層１３よりも外周側においてｎ−型層３上にｎ型チャネルストッパ１４が設けられている。ｎ型チャネルストッパ１４はｎ−型層３よりも高いｎ型不純物濃度を有している。チャネルストッパ電極１５がｎ型チャネルストッパ１４に接続されている。ｐ型リサーフ層１３上にフィールド絶縁膜１６が設けられている。なお、チャネルストッパ電極１５はエミッタ電極９と同様にＡｌなどの金属からなり、フィールド絶縁膜１６は酸化珪素からなる。
【００１８】
フィールド絶縁膜１６内に、複数の下部フィールドプレート１７が設けられている。下部フィールドプレート１７は、基板１の上面に対してほぼ平行な平板であり、互いに絶縁され、浮遊電位を有している。フィールド絶縁膜１６上に、上部フィールドプレート１８が設けられている。上部フィールドプレート１８は、基板１の上面に対してほぼ平行な平板であり、互いに絶縁され、浮遊電位を有している。下部フィールドプレート１７、上部フィールドプレート１８、エミッタ電極９、及びチャネルストッパ電極１５はそれぞれの一部が重なって容量を構成する。チャネルストッパ電極１５及び上部フィールドプレート１８はパッシベーション膜１９により覆われている。ここで、例えば複数の下部フィールドプレート１７はポリシリコンからなり、上部フィールドプレート１８はエミッタ電極９と同様にＡｌなどの金属からなる。
【００１９】
本実施の形態の特徴として、ｐ型リサーフ層１３は、ｐ型ウェル４側の内端部と外周側の外端部に配置された低濃度層１３ａと、内端部と外端部の間に配置され低濃度層１３ａよりも高い不純物濃度を持つ高濃度層１３ｂとを有する。高濃度層１３ｂの不純物濃度も高濃度層１３ｂが完全に空乏化するリサーフ条件を満足する不純物濃度と深さに設定されている。なお、高濃度層１３ｂは、低濃度層１３ａを形成する工程の前又は後に、基板１に選択的に不純物イオンを注入することで形成される。
【００２０】
逆方向電圧が印加されてエミッタ電極９の電位に対してコレクタ電極１２の電位が高くなると、ｎ型チャネルストッパ１４側（高圧側）からｐ型ウェル４側（低圧側）へ向かって空乏層が伸びる。この際、ｎ型チャネルストッパ１４から伸びてきた空乏層は一旦高濃度層１３ｂで伸びが低下する。しかし、高濃度層１３ｂはリサーフ条件を満たしているため、ある一定の電圧を保持すると空乏化し、再びｐ型ウェル４側へ空乏化が進み始める。その結果、ｐ型リサーフ層１３は完全に空乏化され、この空乏層によって耐圧が保持される。
【００２１】
続いて、本実施の形態の効果を比較例と比較して説明する。比較例ではｐ型リサーフ層１３が高濃度層１３ｂを有していない。図３は、実施の形態１と比較例の基板表面における電界分布を示す図である。
【００２２】
ｐ型リサーフ層１３内全体に空乏層が形成された場合、比較例では、ｐ型ウェル４とｐ型リサーフ層１３の内端部との接合部と、ｐ型リサーフ層１３の外端部とｎ−型層３との接合部とに電界が集中する。従って、ｐ型リサーフ層１３の内端部と外端部の２箇所に電界が集中して、言わばつり橋状の電界分布となる。この電界集中部分は他の部分よりアバランシェ降伏が起こりやすいため、耐圧が安定しない。
【００２３】
一方、本実施の形態ではｐ型リサーフ層１３の中央部に高濃度層１３ｂを設けているため、この部分で電界の上昇が起こり、相対的に内端部と外端部の電界を下げることができる。これにより、空乏層内の電界集中が緩和されて電界分布が平坦化する。この結果、最大電界ピークが下がるため、耐圧が安定化する。よって、安定した耐圧を保持しつつ、ｐ型リサーフ層１３の幅を狭めることで終端構造の占有面積を縮小することができる。
【００２４】
また、ｐ型リサーフ層１３上にフィールド絶縁膜１６を介して下部フィールドプレート１７と上部フィールドプレート１８が設けられている。これにより、基板表面の電界分布が更に平坦になるため、更に耐圧が安定化する。
【００２５】
図４は、本発明の実施の形態１に係るｐ型リサーフ層を示す平面図である。ｐ型リサーフ層１３以外の構成は省略している。トラック状に連続的に高濃度層１３ｂが設けられている。図５は、本発明の実施の形態１に係るｐ型リサーフ層の変形例を示す平面図である。高濃度層１３ｂが点線状に配置されている。どちらの例もｐ型リサーフ層１３の中央部の平均濃度が内端部及び外端部より高くなるため、電界分布が平坦化する。
【００２６】
実施の形態２．
図６は、本発明の実施の形態２に係る半導体装置を示す断面図である。本実施の形態ではｐ型リサーフ層１３が２つの高濃度層１３ｂを有する。これにより、基板表面の電界分布が更に平坦になるため、更に耐圧が安定化する。この結果、動作電圧を向上させることができ、終端構造の占有面積を更に縮小することもできる。
【００２７】
実施の形態３．
図７は、本発明の実施の形態３に係る半導体装置を示す断面図である。本実施の形態では下部フィールドプレート１７と上部フィールドプレート１８が存在しない。このようにフィールドプレートを省略してもｐ型リサーフ層１３の高濃度層１３ｂにより耐圧を安定化できる。従って、フィールドプレート部材の削減による低コスト化を図ることができる。
【００２８】
実施の形態４．
図８は、本発明の実施の形態４に係る半導体装置を示す断面図である。本実施の形態ではｐ型リサーフ層１３は、隣同士で一部が重なり合った複数の拡散層からなる。本実施の形態はその構造の製造方法に特徴を有するため、この装置の製造方法を説明する。図９は、本発明の実施の形態４に係る半導体装置の製造工程を示す断面図である。
【００２９】
まず、写真製版技術により基板１のｎ−型層３上に第１の開口２０ａと第１の開口２０ａの外周に配置された複数の第２の開口２０ｂを有するフォトレジスト２０を形成する。この際に、ｐ型ウェル４を形成する部分には全面的に大きな第１の開口２０ａを形成し、ｐ型リサーフ層１３を形成する部分には小さな複数の第２の開口２０ｂを形成する。ｐ型リサーフ層１３に注入される単位面積当たりの不純物量がリサーフ条件を満たすように、第１の開口２０ａと複数の第２の開口２０ｂの開口面積及び開口の間隔を制御する。さらに、低濃度層１３ａを形成する部分に比べて高濃度層１３ｂを形成する部分の第２の開口２０ｂの面積を大きくする。即ち、第１の開口２０ａ側の内端部と外周側の外端部に配置された第２の開口２０ｂの面積に比べて、内端部と外端部の間の領域に配置された第２の開口２０ｂの面積の方が大きい。
【００３０】
次に、フォトレジスト２０をマスクとして用いて基板１のｎ−型層３にボロンなどのｐ型不純物を注入し、熱処理を行なうことで活性領域においてｐ型ウェル４を形成し、それと同時にｐ型ウェル４の外周において終端構造として平坦なｐ型リサーフ層１３を形成する。この際に、上記のように開口を設定することで、高濃度層１３ｂを構成する拡散層の幅は、低濃度層１３ａを構成する拡散層の幅よりも広くなる。その後、一般的な半導体の製造工程を行う。
【００３１】
上記のように本実施の形態では、ｐ型ウェル４とｐ型リサーフ層１３の低濃度層１３ａ及び高濃度層１３ｂを同一工程で形成することができる。このため、製造フローを簡略化して製造コストを低減することができる。
【００３２】
実施の形態５．
図１０は、本発明の実施の形態５に係る半導体装置を示す断面図である。本実施の形態は、ｐ型ウェル４とｐ型リサーフ層１３の低濃度層１３ａ及び高濃度層１３ｂを同一工程で形成する点では実施の形態４と同じである。ただし、低濃度層１３ａを形成する部分に比べて高濃度層１３ｂを形成する部分の複数の第２の開口２０ｂの間隔を狭くする。即ち、第１の開口２０ａ側の内端部と外周側の外端部に配置された第２の開口２０ｂの間隔に比べて、内端部と外端部の間の領域に配置された第２の開口２０ｂの間隔の方が狭い。これにより、高濃度層１３ｂを構成する拡散層の間隔は、低濃度層１３ａを構成する拡散層の間隔よりも狭くなる。この方法では低濃度層１３ａと高濃度層１３ｂを形成する複数の第２の開口２０ｂの幅を同じにできる。その他の構成及び製造工程は実施の形態４と同じであり、実施の形態４と同様に製造フローを簡略化して製造コストを低減することができる。
【００３３】
実施の形態６．
図１１は、本発明の実施の形態６に係る半導体装置を示す断面図である。ｐ型ウェル４とｐ型リサーフ層１３との間にｐ−型緩衝層２１が設けられている。ｐ−型緩衝層２１の平均濃度は外周側に向かって徐々に下がる。実施の形態４の製造方法において、ｐ−型緩衝層２１を形成する部分のフォトレジスト２０の開口の幅と間隔を平均濃度が外周側に向かって徐々に下がるように調整する。
【００３４】
ｐ−型緩衝層２１によりエミッタ側の電界を緩和することができるので、更に耐圧が安定化する。また、ｐ−型緩衝層２１はｐ型ウェル４及びｐ型リサーフ層１３と同一工程で形成できる。このため、製造フローを簡略化して製造コストを低減することができる。
【００３５】
本実施の形態では一定濃度の低濃度層１３ａに高濃度層１３ｂを形成する場合について説明したが、低濃度層１３ａがｐ型ウェル４（内端部）側からｎ型チャネルストッパ１４（外端部）側に向かって徐々に濃度が下がるような濃度勾配を持つようにしてもよい。この場合、周辺より濃度が高くなるようにして高濃度層１３ｂを形成することでも同様の効果が得られる。電界が比較的小さい領域に低濃度層１３ａより不純物濃度が高い高濃度層１３ｂを形成することが、終端構造としてリサーフ構造を使用した半導体装置において耐圧向上と安定化の効果を得る上で重要である。
【００３６】
なお、本発明は上記の実施の形態に限らず、それらを組み合わせたものにも適用できる。また、ｐ型ウェル４に設けられる半導体素子はＩＧＢＴに限らず、ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードなどでもよい。
【００３７】
また、上記の実施の形態ではｎ−型層３上にｐ型ウェル４とｐ型リサーフ層１３が形成されているが、これに限らず各層の導電型が逆でもよい。即ち、ｐ型層上にｎ型ウェルとｎ型リサーフ層が形成された構造にも本発明を適用することができる。
【００３８】
また、基板１は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成されたパワー半導体素子は、耐圧や許容電流密度が高いため、小型化できる。この小型化された素子を用いることで、この素子を組み込んだ半導体モジュールも小型化できる。また、素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体モジュールを更に小型化できる。また、素子の電力損失が低く高効率であるため、半導体モジュールを高効率化できる。
【符号の説明】
【００３９】
３  ｎ−型層（第１導電型層）、４  ｐ型ウェル（第２導電型ウェル）、１３  ｐ型リサーフ層（第２導電型リサーフ層）、１３ａ  低濃度層、１３ｂ  高濃度層、１６  フィールド絶縁膜（絶縁膜）、１７  下部フィールドプレート（フィールドプレート）、１８  上部フィールドプレート（フィールドプレート）、２０  フォトレジスト、２０ａ  第１の開口、２０ｂ  第２の開口
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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