(57)【要約】【課題】ウェハ状態で積層を行った後にダイシングする積層チップ形成方法において歩留まりを向上させる。【解決手段】複数の金属バンプＢを介してウェハＷ１，Ｗ２を積層した後、ウェハＷ１，Ｗ２を切断することによって個片化された複数の積層チップを形成する。ウェハＷ１に不良を有する半導体チップＤＥＦが含まれている場合、積層を行う前に、半導体チップＤＥＦに対応する複数の金属バンプＢの一部を非形成とすることによって、半導体チップＤＥＦとこれに対応するウェハＷ２の半導体チップＣとの間の電気的接続パスの一部を遮断する。本発明によれば、積層された複数の半導体チップのうち特定の半導体チップを電気的に切り離すことができるため、ウェハ状態で積層を行った後にダイシングする場合であっても、歩留まりの低下を防止することが可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１絶縁材料からなる第１領域と、金属バンプからなる第２領域と、前記第１及び第２領域と異なる第３領域と、からなる第１平面層を、第１ウェハの第１表面上に形成し、
前記第１ウェハの前記第１表面上に形成した前記第１平面層に、第２ウェハの第２表面を貼り合わせることを特徴とする積層チップ形成方法。
【請求項２】
前記第１領域は、第１マスクによる露光によって形成され、
前記第３領域は、前記第１マスクと異なる第２マスクによる露光によって形成される第２絶縁材料からなることを特徴とする請求項１の積層チップ形成方法。
【請求項３】
前記第３領域の前記第２絶縁材料は、前記第１絶縁材料とは異なることを特徴とする請求項１の積層チップ形成方法。
【請求項４】
前記第３領域は、前記第１絶縁材料及び前記金属バンプのいずれをも形成しない開口からなることを特徴とする請求項１の積層チップ形成方法。
【請求項５】
前記第１平面層を前記第１ウェハの前記第１表面上に形成する工程は、
前記第２及び第３領域上に前記第１絶縁材料が形成されないように、前記第１領域上に前記第１絶縁材料を形成し、
前記第３領域に前記第１絶縁材料とは異なる絶縁材料を形成し、
前記第１乃至第３領域上にめっき層を形成し、
前記第１及び第３領域上の前記めっき層を除去することにより、前記第２領域に前記金属バンプを残存させることにより行うことを特徴とする請求項１の積層チップ形成方法。
【請求項６】
前記第１平面層を前記第１ウェハの前記第１表面上に形成する工程は、
前記第２及び第３領域上に前記第１絶縁材料が形成されないように、前記第１領域上に前記１絶縁材料を形成し、
前記第１ウェハの第１表面上に給電膜を形成し、
前記第３領域に形成された前記給電膜を選択的に除去し、
前記給電膜上にめっき層を形成し、
前記第１領域上の前記めっき層を除去することにより、前記第２領域に前記金属バンプを残存させることにより行うことを特徴とする請求項１の積層チップ形成方法。
【請求項７】
それぞれ複数の半導体チップを含む第１及び第２のウェハを用意し、
前記第１のウェハに含まれる前記複数の半導体チップと前記第２のウェハに含まれる前記複数の半導体チップとが互いに電気的に接続されるよう、複数の金属バンプを介して前記第１及び第２のウェハを積層し、
積層された前記第１及び第２のウェハを切断することによって、個片化された複数の積層チップを形成する積層チップ形成方法であって、
前記第１のウェハに不良を有する第１の半導体チップが含まれていることに応答して、前記積層を行う前に、前記第１の半導体チップに対応する複数の金属バンプの一部を非形成とすることによって、前記第１の半導体チップと、前記第２のウェハに含まれる複数の半導体チップのうち前記第１の半導体チップに対応する第２の半導体チップとの間の電気的接続パスの一部を遮断することを特徴とする積層チップ形成方法。
【請求項８】
前記複数の半導体チップは、前記複数の金属バンプにそれぞれ対応する複数の貫通電極を備えており、
前記遮断する工程は、複数の貫通電極のうち前記第１の半導体チップに設けられた第１の貫通電極と、複数の貫通電極のうち前記第２の半導体チップに設けられ、前記第１の貫通電極に対応する第２の貫通電極とを電気的に接続する金属バンプを非形成とすることにより行うことを特徴とする請求項７に記載の積層チップ形成方法。
【請求項９】
第１の半導体チップを含む第１のウェハと、第２の半導体チップを含む第２のウェハと、を前記第１及び第２の半導体チップが重なるようにウェハ積層した後に個片化する事によって形成された前記第１及び前記第２の半導体チップからなる積層チップであって、
前記第１の半導体チップは、前記第１の半導体チップを貫通する第１の貫通電極と、前記第１の貫通電極と平面視で重なる位置に設けられ前記第１の貫通電極の一端に接続された第１の裏面バンプと、前記第１の貫通電極と平面視で異なる位置に設けられ前記第１の貫通電極の他端に接続された第１のパッド電極と、を含み、
前記第２の半導体チップは、前記第１のパッド電極と平面視で重なる位置に設けられ、前記第２の半導体チップを貫通する第２の貫通電極を含み、
前記第１のパッド電極と前記第２の貫通電極が互いに絶縁されていることを特徴とする積層チップ。
【請求項１０】
前記第１の半導体チップは、前記第１のパッド電極と平面視で重なる位置に設けられ、前記第１の半導体チップを貫通する第３の貫通電極と、前記第３の貫通電極と平面視で重なる位置に設けられ前記第３の貫通電極の一端に接続された第２の裏面バンプと、前記第１及び第２の貫通電極と平面視で異なる位置に設けられ前記第３の貫通電極の他端に接続された第２のパッド電極と、前記第２のパッド電極上に設けられた第１の表面バンプと、をさらに含み、
前記第２の半導体チップは、前記第２のパッド電極及び前記第１の表面バンプと平面視で重なる位置に設けられ、前記第２の半導体チップを貫通する第４の貫通電極と、前記第４の貫通電極と平面視で重なる位置に設けられ前記第４の貫通電極の一端に接続された第３の裏面バンプとをさらに含み、
前記第１の表面バンプと前記第３の裏面バンプが接合されていることを特徴とする請求項９に記載の積層チップ。
【請求項１１】
前記第２の半導体チップは、前記第４の貫通電極と平面視で重なる位置に設けられ前記第２の貫通電極の他端に接続された第３のパッド電極と、前記第３のパッド電極上に設けられた第２の表面バンプとをさらに含むことを特徴とする請求項１０に記載の積層チップ。
【請求項１２】
前記第２の半導体チップは、前記第１の貫通電極と平面視で重なる位置に設けられ、前記第２の半導体チップを貫通する第５の貫通電極と、前記第５の貫通電極と平面視で重なる位置に設けられ前記第５の貫通電極の一端に接続された第４の裏面バンプと、前記第２の貫通電極と平面視で重なる位置に設けられ前記第５の貫通電極の他端に接続された第４のパッド電極と、前記第４のパッド電極上に設けられた第３の表面バンプと、をさらに含むことを特徴とする請求項１１に記載の積層チップ。
【請求項１３】
前記第１のパッド電極と前記第２の貫通電極の一端との間には絶縁材料が介在しており、前記絶縁材料によって前記第１のパッド電極と前記第２の貫通電極が互いに絶縁されていることを特徴とする請求項９乃至１２のいずれか一項に記載の積層チップ。
【請求項１４】
前記第１のパッド電極と前記第２の貫通電極の一端との間には空間が介在しており、前記空間によって前記第１のパッド電極と前記第２の貫通電極が互いに絶縁されていることを特徴とする請求項９乃至１２のいずれか一項に記載の積層チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層チップ及びその形成方法に関し、特に、金属バンプによって上下の半導体チップが接合された積層チップ及びその形成方法に関する。
【背景技術】
【０００２】
近年、複数の半導体チップを高密度にパッケージングする技術として、マルチチップパッケージと呼ばれるパッケージング方法が知られている。マルチチップパッケージにおいては、パッケージ基板上に複数の半導体チップを積層し、ボンディングワイヤを用いて各半導体チップとパッケージ基板とを接続する。
【０００３】
しかしながら、マルチチップパッケージには多数のボンディングワイヤが用いられるため、ボンディングに必要なエリア分だけパッケージの平面サイズが増大するだけでなく、ボンディングワイヤの寄生インダクタンス成分によって信号品質が悪化するという問題があった。このような問題を解決すべく、近年においては上下の半導体チップを金属バンプによって接合するタイプの積層型半導体装置が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２１０１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
金属バンプを用いた積層型半導体装置を製造する方法として、２つの方法が知られている。第１の方法は、ウェハを切断することによって多数の半導体チップを個片化した後、いくつかの半導体チップを積層することによって作製する。第２の方法は、ウェハ状態で積層を行い、積層されたウェハを切断する。
【０００６】
上述の第１の方法は、良品の半導体チップの上に、選び出した良品の半導体チップを積層できるが、この方法では、個々の半導体チップに対して積層工程が必要となるため工程数が多く、製造コストが高いという問題があった。
【０００７】
他方、上述の第２の方法は、上述の第１の方法の問題を解決する方法であるが、この方法は、工程上、良品チップの上に、良品チップを選んで積層できるわけではなく、良品チップの上に不良のある半導体チップが積層されてしまう事もあるため、歩留まり（すなわち、積層チップとしての歩留まり）が低下するという問題があった。
【課題を解決するための手段】
【０００８】
本発明の一側面による積層チップ形成方法は、第１絶縁材料からなる第１領域と、金属バンプからなる第２領域と、前記第１及び第２領域と異なる第３領域と、からなる第１平面層を、第１ウェハの第１表面上に形成し、前記第１ウェハの前記第１表面上に形成した前記第１平面層に、第２ウェハの第２表面を貼り合わせることを特徴とする。
【０００９】
本発明の他の側面による積層チップ形成方法は、それぞれ複数の半導体チップを含む第１及び第２のウェハを用意し、前記第１のウェハに含まれる前記複数の半導体チップと前記第２のウェハに含まれる前記複数の半導体チップとが互いに電気的に接続されるよう、複数の金属バンプを介して前記第１及び第２のウェハを積層し、積層された前記第１及び第２のウェハを切断することによって、個片化された複数の積層チップを形成する積層チップ形成方法であって、前記第１のウェハに不良を有する第１の半導体チップが含まれていることに応答して、前記積層を行う前に、前記第１の半導体チップに対応する複数の金属バンプの一部を非形成とすることによって、前記第１の半導体チップと、前記第２のウェハに含まれる複数の半導体チップのうち前記第１の半導体チップに対応する第２の半導体チップとの間の電気的接続パスの一部を遮断することを特徴とする。
【００１０】
本発明による積層チップは、第１の半導体チップを含む第１のウェハと、第２の半導体チップを含む第２のウェハと、を前記第１及び第２の半導体チップが重なるようにウェハ積層した後に個片化する事によって形成された前記第１及び前記第２の半導体チップからなる積層チップであって、前記第１の半導体チップは、前記第１の半導体チップを貫通する第１の貫通電極と、前記第１の貫通電極と平面視で重なる位置に設けられ前記第１の貫通電極の一端に接続された第１の裏面バンプと、前記第１の貫通電極と平面視で異なる位置に設けられ前記第１の貫通電極の他端に接続された第１のパッド電極と、を含み、前記第２の半導体チップは、前記第１のパッド電極と平面視で重なる位置に設けられ、前記第２の半導体チップを貫通する第２の貫通電極を含み、前記第１のパッド電極と前記第２の貫通電極が互いに絶縁されていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、積層された複数の半導体チップのうち特定の半導体チップを電気的に切り離すことができるため、ウェハ状態で積層を行った後にダイシングする場合であっても（上記第２の方法において）、歩留まりの低下を防止することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による積層チップの製造工程を説明するためのフローチャートである。
【図２】積層されるウェハＷ１，Ｗ２の部分断面図である。
【図３】複数のウェハＷ１〜Ｗ４に含まれる不良チップの位置を示す模式図である。
【図４】ウェハＷ１〜Ｗ４を積層した状態を示す略斜視図であり、（ａ）は不良品である積層チップＳＴ０の位置を示し、（ｂ）は部分的な良品である積層チップＳＴ１，ＳＴ２の位置を示している。
【図５】各半導体チップＣに設けられた貫通電極と表面バンプＦＢ及び裏面バンプＢＢとの接続関係を説明するための図であり、（ａ）は第１の接続関係を示し、（ｂ）は第２の接続関係を示している。
【図６】スパイラル接続された４つの貫通電極１４と４つの表面バンプＦＢを示す略平面図である。
【図７】半導体チップ間におけるスパイラル接続の様子を説明するための模式図である。
【図８】スパイラル接続による配線パスを遮断する方法を説明するための模式図である。
【図９】金属バンプの形成及びウェハの積層の具体的方法の一例を説明するための工程図である。
【図１０】積層されたウェハがダイシングされた状態を示す模式図である。
【図１１】積層チップＳＴの模式的な断面図である。
【図１２】金属バンプを選択的に非形成とする第１の方法を説明するための模式図である。
【図１３】金属バンプを選択的に非形成とする第２の方法を説明するための模式図である。
【図１４】金属バンプを選択的に非形成とする第３の方法を説明するための模式図である。
【図１５】金属バンプを選択的に非形成とする第４の方法を説明するための模式図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１４】
図１は、本発明の好ましい実施形態による積層チップの製造工程を説明するためのフローチャートである。
【００１５】
図１に示すように、本実施形態による積層チップの製造工程においては、複数の半導体チップを有するウェハを作製する（ステップＳ１）。
【００１６】
次に、ウェハを作製した後、各半導体チップの動作テストを行い、これによって不良チップの検出を行う（ステップＳ２）。ウェハ上における不良チップの位置は、図示しないテスタによって記憶される。
【００１７】
次に、各半導体チップの主面及び裏面に金属バンプを形成する（ステップＳ３）。
【００１８】
このステップＳ３では、図２に示すように、金属バンプＢはウェハＷの両面に形成される。ウェハＷは回路素子が形成された主面Ｗｆと裏面Ｗｂを有しており、主面Ｗｆに形成された金属バンプＢは表面バンプＦＢと呼ばれ、裏面Ｗｂに形成された金属バンプＢは裏面バンプＢＢと呼ばれる。図２には示されていないが、表面バンプＦＢと裏面バンプＢＢは、当該半導体チップを貫通して設けられた貫通電極を介して電気的に接続されている。また、詳細については後述するが、ステップＳ３においては、不良チップに対する一部の金属バンプが非形成とされ、これにより不良チップと他のチップとの電気的接続パスの一部が遮断される。ここで、貫通電極は、ビア、貫通ビア、貫通基板ビア、貫通基板電極、TSV、Through-Silicon Via、Through-Substrate Via等の名称で呼ばれる素子を用いることができる。
【００１９】
次に、複数のウェハを積層する（ステップＳ４）。
【００２０】
このステップＳ４では、図２に示すように、ウェハの積層は、一方のウェハＷ１の裏面バンプＢＢと他方のウェハＷ２の表面バンプＦＢとが接合されるように行う。但し、表面バンプＦＢ同士、或いは、裏面バンプＢＢが接合されるように積層しても構わない。また、３以上のウェハを積層する場合には、積層するウェハごとにステップＳ３，Ｓ４を実行しても構わない。
【００２１】
最後に、複数のウェハを積層した後、図２に示すダイシングラインＤに沿って複数のウェハを切断することにより、個片化された複数の積層チップを取り出すことができる（ステップＳ５）。
【００２２】
図３は、複数のウェハＷ１〜Ｗ４に含まれる不良チップの位置を示す模式図である。
【００２３】
ハッチングが付された半導体チップは、不良チップＤＥＦであり、ハッチングが付されていない半導体チップは、不良のない通常の半導体チップＣである。
【００２４】
図４は、図３に示すウェハＷ１〜Ｗ４を積層した状態を示す図である。図４（ａ）は、比較例を示し、図４（ｂ）は、本発明の実施形態を示す。図４（ａ）では、ハッチングが図示され、図4（ｂ）では、網掛けが図示される。
【００２５】
各ウェハＷ１〜Ｗ４には、上述したステップＳ２において、いくつかの不良チップＤＥＦが発見されることがある。図３に示すように、不良チップＤＥＦの位置はウェハ毎に異なるため、ウェハ状態でそのまま積層を行うと、図４（ａ）のハッチング箇所に示すように、不良チップＤＥＦが１つでも含まれる積層チップは不良品となってしまう。
【００２６】
つまり、図４（ａ）において、ハッチングが付された積層チップＳＴ０は不良品であり、ハッチングが付されていない積層チップＳＴは良品である。
【００２７】
これに対し、本実施形態においては、不良チップに対する一部の金属バンプが非形成とされることから、図４（ｂ）の網掛けが付されている箇所に示すように、不良チップを含む積層チップＳＴ１，ＳＴ２は全体が不良品となるのではなく、不良チップＤＥＦが電気的に切り離された状態で他の半導体チップＣが動作する良品として取り扱うことが可能となる。もちろん、不良チップＤＥＦが切り離されている分、例えば各半導体チップがメモリデバイスであれば、記憶容量が設計値よりも減少した状態で良品として取り扱われることになる。例えば、図４（ｂ）に示す積層チップＳＴ１は１つの不良チップＤＥＦを含み、積層チップＳＴ２は２つの不良チップＤＥＦを含んでいる。尚、図４（ｂ）の網掛けが付されていない箇所に示す他の積層チップＳＴは、不良チップＤＥＦを含まず、４つの正常な半導体チップＣによって構成されている。
【００２８】
つまり、図４（ｂ）において、網掛けが付されていない積層チップＳＴが良品であることに加えて、網掛けが付されている積層チップ（ＳＴ１，ＳＴ２）が、良品である。
【００２９】
以下、遮断することが可能な電気的接続パスの構造、並びに、金属バンプを選択的に非形成とする方法について説明する。
【００３０】
図５は、各半導体チップＣに設けられた貫通電極と表面バンプＦＢ及び裏面バンプＢＢとの接続関係を説明するための図であり、（ａ）は第１の接続関係を示し、（ｂ）は第２の接続関係を示している。
【００３１】
図５（ａ），（ｂ）に示すように、各半導体チップＣは、半導体基板１０、半導体基板１０の主面１０ｆに設けられた配線層１２と、半導体基板１０を貫通して設けられた貫通電極１４とを備えている。ここで、貫通電極１４の裏面側における端部１４ｂは、いずれも平面視で重なる位置に設けられた裏面バンプＢＢに接続されている。
【００３２】
これに対し、貫通電極１４の主面側における端部１４ｆと表面バンプＦＢとの接続関係は、図５（ａ）に示すタイプと、図５（ｂ）（図６及び図７）に示すタイプと、が存在する。図５（ａ）に示すタイプにおいては、貫通電極１４の主面側における端部１４ｆは、平面視で重なる位置に設けられた表面バンプＦＢに配線層１２を介して接続される。一方、図５（ｂ）に示すタイプにおいては、貫通電極１４の主面側における端部１４ｆは、平面視で異なる位置に設けられた表面バンプＦＢに配線層１２を介して接続される。より正確には、貫通電極１４の主面側における端部１４ｆは、他の貫通電極１４と平面視で重なる位置に設けられた表面バンプＦＢに配線層１２を介して接続される。
【００３３】
図５（ａ）に示す接続関係は、積層された各半導体チップＣに対して共通の信号を入力する場合などに用いられる。これに対し、図５（ｂ）に示す接続関係は、積層された各半導体チップＣに対して個別の信号を入力する場合などに用いられる。例えば、４つの半導体チップを積層する場合、略平面図である図６に示すように、４つの貫通電極１４と４つの表面バンプＦＢとを循環的に接続し、所定の位置に設けられた貫通電極１４Ａを内部回路１６に接続すれば、各半導体チップＣの内部回路１６に対して個別の信号を選択的に入力することが可能となる。つまり、循環的な接続の様子を説明する図７から明らかなとおり、所定の位置に設けられた貫通電極１４Ａが内部回路１６に接続されている場合、信号ＳＧ１〜ＳＧ４を半導体チップＣ１〜Ｃ４の内部回路１６に選択的に入力することができる。貫通電極１４を用いたこのような循環的な接続は、「スパイラル接続」と呼ばれることがある。
【００３４】
図８は、スパイラル接続による配線パスを遮断する方法を説明するための模式図である。
【００３５】
図８には、図５（ｂ）に示すタイプの貫通電極１４が設けられた領域が拡大されており、各半導体チップＣが積層されると、下層の半導体チップに設けられた表面バンプＦＢと、上層の半導体チップに設けられた裏面バンプＢＢのうち、平面視で互いに重なる位置に設けられた両者が接合される。ここで、図８に示す矢印Ｐは、電気的に遮断すべき配線パスである。そして、電気的に遮断すべき配線パスについては、これを構成する表面バンプＦＢ及び裏面バンプＢＢの少なくとも一部が非形成とされる。
【００３６】
図８に示す例では、破線で示す表面バンプＦＢｘ及び裏面バンプＢＢｘが非形成とされており、これにより当該配線パスに対応する半導体チップＣ（不良チップＤＥＦ）が他のチップから電気的に切り離される。
【００３７】
これにより、不良チップＤＥＦにおいて、例えば所定の信号配線と電源配線とのショートが生じている場合であっても、ショートの影響が他の半導体チップＣに及ばないことから、不良チップＤＥＦを含む積層チップを良品として出荷することが可能となる。
【００３８】
従来の場合（バンプを選択的に非形成としない場合）、例えば、電源端子がショートしたことを原因として不良品となったチップは、他の良品チップに対して、電源ノイズ等の悪影響を与えることが懸念されるが、本実施形態の場合（バンプを選択的に非形成とする場合）、不良品となったチップを原因とする悪影響は、遮断され、他の良品チップは、悪影響を受けない状態で、良品状態を維持できる。ここで説明したスパイラル接続の貫通電極構造に限らず、積層した各チップに対して共通接続された貫通電極を設ける構造においても、本実施形態は、有効である。
【００３９】
尚、表面バンプＦＢの底面部分は、配線層１２に形成されたパッド電極ＰＤに接続されている。パッド電極ＰＤは配線層１２の一部を構成するため、表面バンプＦＢが非形成とされる場合であっても、対応するパッド電極ＰＤが除去されることはない。
【００４０】
図９は、図１に示す金属バンプの形成（ステップＳ３）及びウェハの積層（ステップＳ４）の具体的な方法を示す。
【００４１】
まず、図９（ａ）に示すように、ウェハＷ１の配線層１２側の表面に感光性樹脂２１を塗布し、露光によってパターニングすることにより、配線層１２に設けられたパッド電極（図示せず）上の感光性樹脂２１を除去する。これにより、パッド電極が感光性樹脂２１から露出した状態となる。ここで、感光性樹脂２１は、絶縁材料、絶縁膜、又はパターン形成された絶縁膜で良く、感光性樹脂２１は、例えば、ポリイミド樹脂等を含む。
【００４２】
次に、図９（ｂ）に示すように、スパッタリングにより全面に給電膜２２を形成する。
【００４３】
給電膜２２を形成した後、図９（ｃ）に示すように、給電膜２２を用いた電解めっきによってめっき層２３を形成する。めっき層２３を構成する金属の種類としては、特に限定されるものではないが、銅（Ｃｕ）や金（Ａｕ）などを選択することができる。
【００４４】
次に、図９（ｄ）に示すように、ＣＭＰ法などによって感光性樹脂２１の上面に形成されためっき層２３を除去する。この除去により、残存するめっき層２３が表面バンプＦＢとなる。
【００４５】
このような工程を他のウェハＷ２，Ｗ３・・・に対しても行い、これによって表面バンプＦＢが形成された複数のウェハを作製する。
【００４６】
次に、図９（ｅ）に示すように、表面バンプＦＢ同士が接合されるように２つのウェハＷ１，Ｗ２を貼り合わせる。ウェハの貼り合わせは、真空ボンディングにより行うことが好ましい。ここで、ウェハＷ１の表面には、一定の高さ幅を有する、感光性樹脂２１、表面バンプＦＢ、及び、表面バンプＦＢの非形成（後で詳述）が生成された状態にある。ウェハＷ１の表面の一定の高さ幅を有する平面層は、感光性樹脂２１からなる領域、表面バンプＦＢからなる領域、及び、表面バンプの非形成となる領域を含む。図９（ｅ）では、ウェハＷ１の表面上に上述の感光性樹脂２１等が残った状態で、ウェハＷ２を、ウェハＷ１の上に貼り合わせる。
【００４７】
次に、図９（ｆ）に示すように、ウェハＷ２を裏面Ｗｂ側から研削することにより、ウェハＷ２を構成する半導体基板を薄型化する。研削後における半導体基板の厚さについては特に限定されないが、例えば１００μｍ程度とすることができる。尚、半導体基板を薄型化する方法としては、研削に限定されず、他の方法、例えば研磨、エッチングなどを用いても構わない。
【００４８】
次に、図９（ｇ）に示すように、薄型化されたウェハＷ２の裏面Ｗｂに感光性樹脂３１を塗布し、露光によってパターニングすることにより、貫通電極１４を形成すべき領域の感光性樹脂３１を除去する。
【００４９】
次に、図９（ｈ）に示すように、パターニングされた感光性樹脂３１をマスクとしてウェハＷ２をエッチングすることにより、貫通電極１４用の貫通孔１４Ｘを形成する。
【００５０】
次に、図９（ｉ）に示すように、ＣＶＤ法などを用いて全面に絶縁膜３２を形成した後、エッチバックを行うことによって、貫通孔１４Ｘの内壁に絶縁膜３２を残存させる。かかるエッチバックを行うと、貫通孔１４Ｘの底部には、貫通電極１４の端部１４ｆに接続されるべき内部導体（図示せずが）露出する。
【００５１】
次に、全面に給電膜を形成した後、図９（ｊ）に示すように、電解めっきによって貫通孔１４Ｘの内部に金属からなる貫通電極１４を形成する。貫通電極１４を構成する金属の種類としては、特に限定されるものではないが、銅（Ｃｕ）などを選択することができる。その後、ＣＭＰ法などによって感光性樹脂３１の上面に形成された不要なめっき層を除去する。
【００５２】
次に、図９（ｋ）に示すように、貫通電極１４が形成されたウェハＷ２の裏面Ｗｂに感光性樹脂４１を塗布し、露光によってパターニングすることにより、金属バンプ（裏面バンプＢＢ）を形成すべき領域の感光性樹脂４１を除去する。これにより、裏面バンプＢＢを形成すべき領域においては、貫通電極１４の端部１４ｂが露出した状態となる。
【００５３】
この状態で全面に給電膜を形成した後、図９（ｌ）に示すように、電解めっきを行うことによって、裏面バンプＢＢを形成する。裏面バンプＢＢを構成する金属の種類としては、特に限定されるものではないが、表面バンプＦＢと同様、銅（Ｃｕ）や金（Ａｕ）などを選択することができる。そして、ＣＭＰ法などによって感光性樹脂４１の上面に形成された不要なめっき層を除去する。これにより、ウェハＷ１とウェハＷ２の貼り合わせが完了する。
【００５４】
次に、図９（ｍ）に示すように、ウェハＷ２の裏面バンプＢＢとウェハＷ３の表面バンプＦＢが接合されるよう、ウェハＷ２，Ｗ３を貼り合わせ、図９（ｆ）〜（ｌ）に示す工程を実行すれば、ウェハＷ２とウェハＷ３の貼り合わせが完了する。その後は、図９（ｆ）〜（ｌ）に示す工程を繰り返す実行すれば、所望の枚数のウェハＷ１，Ｗ２・・・を貼り合わせることが可能となる。
【００５５】
最後に、ウェハの貼り合わせが完了した後、図１０に示すように、積層された状態の複数のウェハをダイシングラインＤに沿って切断すれば、個片化された複数の積層チップＳＴを取り出すことができる。
【００５６】
上述した製造工程において、図１１に示すように、平面視で重なる位置に設けられた金属バンプ（表面バンプＦＢ又は裏面バンプＢＢ）の一部を非形成とすれば、図８を用いて説明したように、スパイラル接続されるべき一部のパスを切断することができる。以下、金属バンプを選択的に非形成とするいくつかの方法について説明する。
【００５７】
［金属パンプを非形成とする第１の方法］
図１２は、金属バンプを選択的に非形成とする第１の方法を説明するための模式図である。
【００５８】
図１２に示す第１の方法は、感光性樹脂２１又は４１にネガレジストを用い、２回に分けて露光することにより金属バンプを選択的に非形成とする方法である。具体的に説明すると、まず図１２（ａ）に示すように、ウェハＷにネガレジストからなる感光性樹脂２１又は４１を塗布した後、図１２（ｂ）に示すように、通常マスク６１を用いた露光と補助マスク６２を用いた露光と行う。
【００５９】
通常マスク６１は金属バンプを本来形成すべき領域が遮光されたマスクであり、したがって、通常マスク６１を用いた露光を行うと、金属バンプを本来形成すべき領域以外の領域が硬化する。一方、補助マスク６２は、非形成とすべき金属バンプに対応する領域が開口されたマスクであり、したがって、補助マスク６２を用いた露光を行うと、非形成とすべき金属バンプに対応する領域が硬化する。図１２（ｂ）において、符号５１，５３で示す領域は感光性樹脂２１又は４１が硬化した領域であり、符号５２で示す領域（第２領域）は感光性樹脂２１又は４１が硬化していない領域である。ここで、領域５１（第１領域）は通常マスク６１によって露光された領域であり、領域５３（第３領域）は補助マスク６２によって露光された領域である。
【００６０】
このため、通常マスク６１及び補助マスク６２をそれぞれ用いて２回露光すれば、図１２（ｂ）に示すように、通常マスク６１によって遮光された領域であっても、補助マスク６２によって露光された領域においては、感光性樹脂２１又は４１を硬化させることができる。そして、図１２（ｃ）に示すように、未硬化の感光性樹脂２１又は４１を除去すれば、実際に金属バンプを形成すべき領域のみを露出させることが可能となる。その後は、図１２（ｄ）に示すように、スパッタリングによって全面に給電膜２２を形成すれば、金属バンプを非形成とする領域は感光性樹脂２１又は４１で覆われているため、パッド電極や貫通電極に接続されるめっき層は形成されない。このような方法により、金属バンプを選択的に非形成とすることが可能となる。
【００６１】
［金属パンプを非形成とする第２の方法］
図１３は、金属バンプを選択的に非形成とする第２の方法を説明するための模式図である。
【００６２】
図１３に示す第２の方法は、パターニングされた感光性樹脂２１又は４１の開口部に絶縁材料を埋め込むことにより、金属バンプを選択的に非形成とする方法である。具体的に説明すると、まず図１３（ａ）に示すように、感光性樹脂２１又は４１をパターニングした後、図１３（ｂ）に示すように、金属バンプを非形成とすべき領域に対応する開口部に絶縁材料６３を埋め込む。特に限定されるものではないが、絶縁材料６３の埋め込みはインクジェット法により行うことができる。また、具体的な絶縁材料６３としては、ポリイミド樹脂、ＰＢＯ樹脂、エポキシ樹脂、アクリル樹脂などの有機物や、ガラス、窒化シリコン、アルミナ、セラミックなどの無機物を選択することができる。
【００６３】
その後は、図１３（ｃ）に示すように、スパッタリングによって全面に給電膜２２を形成すれば、金属バンプを非形成とする領域は絶縁材料６３で覆われているため、パッド電極や貫通電極に接続されるめっき層は形成されない。このような方法により、金属バンプを選択的に非形成とすることが可能となる。
【００６４】
［金属パンプを非形成とする第３の方法］
図１４は、金属バンプを選択的に非形成とする第３の方法を説明するための模式図である。
【００６５】
図１４に示す第３の方法は、レーザビームの照射によって給電膜２２を除去することにより、金属バンプを選択的に非形成とする方法である。具体的に説明すると、まず図１４（ａ）に示すように、感光性樹脂２１又は４１をパターニングした後、図１４（ｂ）に示すように、スパッタリング法によって全面に給電膜２２を形成する。次に、図１４（ｃ）に示すように、金属バンプを非形成とすべき領域に対応する部分にレーザビームＬＢを照射し、これによって給電膜２２を選択的に除去する。
【００６６】
その後は、図１４（ｄ）に示すように、給電膜２２を用いた電解めっきを行えば、給電膜２２が除去された部分にはめっき層が形成されないため、当該領域の金属バンプを非形成とすることができる。金属バンプが非形成とされた領域は開口６４となる。このような方法により、金属バンプを選択的に非形成とすることが可能となる。
【００６７】
［金属パンプを非形成とする第４の方法］
図１５は、金属バンプを選択的に非形成とする第４の方法を説明するための模式図である。
【００６８】
図１５に示す第４の方法は、補助マスク６２を用いたパターニングによって給電膜２２を除去することにより、金属バンプを選択的に非形成とする方法である。具体的に説明すると、まず図１５（ａ）に示すように、感光性樹脂２１又は４１をパターニングした後、図１５（ｂ）に示すように、スパッタリング法によって全面に給電膜２２を形成する。次に、図１５（ｃ）に示すように、全面に感光性樹脂６５を塗布した後、補助マスク６２を用いて露光を行うことにより、金属バンプを非形成とすべき領域に対応する感光性樹脂６５を除去する。
【００６９】
そして、図１５（ｄ）に示すように、パターニングされた感光性樹脂６５をマスクとして給電膜２２をエッチングすれば、図１５（ｅ）に示すように、給電膜２２が選択的に除去される。
【００７０】
その後は、図１５（ｆ）に示すように、給電膜２２を用いた電解めっきを行えば、給電膜２２が除去された部分にはめっき層が形成されないため、当該領域の金属バンプを非形成とすることができる。金属バンプが非形成とされた領域は開口６４となる。このような方法によっても、金属バンプを選択的に非形成とすることが可能となる。
【００７１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【符号の説明】
【００７２】
１０      半導体基板
１０ｆ    半導体基板の主面
１２      配線層
１４，１４Ａ    貫通電極
１４Ｘ    貫通孔
１４ｂ，１４ｆ    貫通電極の端部
１６      内部回路
２１      感光性樹脂
２２      給電膜
２３      めっき層
３１      感光性樹脂
３２      絶縁膜
４１      感光性樹脂
５１，５３    硬化領域
５２      未硬化領域
６１      通常マスク
６２      補助マスク
６３      絶縁材料
６４      開口
６５      感光性樹脂
Ｂ        金属バンプ
ＢＢ      裏面バンプ
ＢＢｘ    非形成とされた裏面バンプ
Ｃ，Ｃ１〜Ｃ４    半導体チップ
Ｄ        ダイシングライン
ＤＥＦ    不良チップ
ＦＢ      表面バンプ
ＦＢｘ    非形成とされた表面バンプ
ＬＢ      レーザビーム
ＰＤ      パッド電極
ＳＴ，ＳＴ０〜ＳＴ２    積層チップ
Ｗ，Ｗ１〜Ｗ４    ウェハ
Ｗｂ      ウェハの裏面
Ｗｆ      ウェハの主面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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