(57)【要約】【課題】出力電流が広範囲にわたって変動しても安定性を保つ演算増幅器を提供する。【解決手段】一対の差動入力端子１，２を有する差動増幅回路２６と、該差動増幅回路２６の出力を増幅する増幅素子と定電流源２０とを含み、出力端子８を有する出力増幅回路２８と、差動増幅回路２６と出力増幅回路２８との間に接続された位相補償回路２７とを有する演算増幅器において、位相補償回路２７は、出力増幅回路２８の増幅素子に流れる電流に比例した電流が流れる反転増幅回路１９と第一容量２４および第二容量２２からなり、第一容量２４は差動増幅回路２６の出力端子３と出力増幅回路２８の出力端子８の間に接続されており、第二容量２２は反転増幅回路１９の出力端子６と出力増幅回路２８の出力端子８の間に接続されており、反転増幅回路１９の入力端子が差動増幅回路２６の出力端子と接続されている。【選択図】      図１
2014090306.tif 000002
【特許請求の範囲】
【請求項１】
一対の差動入力端子を有する差動増幅回路と、該差動増幅回路の出力を増幅する増幅素子と定電流源とを含み、出力端子を有する出力増幅回路と、前記差動増幅回路と前記出力増幅回路との間に接続された位相補償回路と、を有する演算増幅器において、
前記位相補償回路は、前記出力増幅回路の増幅素子に流れる電流に比例した電流が流れる反転増幅回路と第一容量および第二容量とからなり、前記第一容量は前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続されており、前記第二容量は前記反転増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続されており、前記反転増幅回路の入力端子が前記差動増幅回路の出力端子と接続されていることを特徴とする演算増幅器。
【請求項２】
前記反転増幅回路は、前記出力増幅回路の増幅素子と同じ極性である第一の極性のＭＯＳトランジスタと前記出力増幅回路の増幅素子と逆極性である第二の極性のＭＯＳトランジスタとからなり、前記第一の極性のＭＯＳトランジスタのゲートを前記反転増幅回路の入力端子とし、前記第一の極性のＭＯＳトランジスタのドレインおよび前記第二の極性のＭＯＳトランジスタのゲートおよびドレインを前記反転増幅回路の出力端子とすることを特徴とする請求項１に記載の演算増幅器。
【請求項３】
前記反転増幅回路は、前記出力増幅回路の増幅素子と同じ極性である第一のＭＯＳトランジスタと第二のＭＯＳトランジスタとからなり、前記第一のＭＯＳトランジスタのゲートを前記反転増幅回路の入力端子とし、前記第一のＭＯＳトランジスタのドレインおよび前記第二のＭＯＳトランジスタのソースを前記反転増幅回路の出力端子とし、前記第二のＭＯＳトランジスタのゲートとドレインを電源に接続することを特徴とする請求項１に記載の演算増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器に関し、特に、帯域が広く、出力電流に関係なく位相余裕が十分に確保できる演算増幅器に関する。
【背景技術】
【０００２】
演算増幅器は、多種多様な構成が提案されており、それぞれ目的及び仕様によって使い分けられている。演算増幅器は、通常、負帰還回路構成を形成して使用されるため、設計の際には、帰還回路を形成しても発振することなく安定に動作することが要求される。
図５に、従来の演算増幅器の第１例を示す。図５は、Ａ級演算増幅器としてよく知られた回路である。演算増幅器は、入力信号を受けるための一対の差動入力端子１，２と出力信号を出力する出力端子３とを有する差動増幅回路２６と、端子４と端子５とを有する位相補償回路２７と、入力信号を受けるための入力端子５７と出力信号を出力する出力端子８とを有する出力増幅回路２８と、を備えている。
【０００３】
差動増幅回路２６は、入力ＭＯＳトランジスタ１０，１１、ロードＭＯＳトランジスタ１３，１４、及び電流源として動作するＭＯＳトランジスタ１２から構成される。ＭＯＳトランジスタ１２のゲート端子には、電流量を調整するための端子７が接続されている。図５においては、ＭＯＳトランジスタを示すシンボル中の矢印の向きによって、「Ｐ型」、「Ｎ型」の違いを表現している。本明細書において参照する他の図においても同様である。差動増幅回路２６の出力信号は、出力端子３から位相補償回路２７の端子４と、出力増幅回路２８の入力端子５７へ供給されている。出力増幅回路２８は、ＭＯＳトランジスタ１６とＭＯＳトランジスタ１５とから構成され、その出力信号は出力端子８から外部へ供給される。出力端子８には、負荷容量としての容量１９が接続されている。ＭＯＳトランジスタ１５のゲート端子には、電流量を調整するための端子７が接続されている。
【０００４】
位相補償回路２７は、抵抗１７と容量１８を直列接続した構成である。図５においては、容量１８が端子５に接続されているが、抵抗１７と容量１８を互いに入れ替えても効果は同じである。このような演算増幅器において、小信号解析によってポール（極）、ゼロ点を計算すると以下のようになる。ここで、Ｐ１は第１ポール、Ｐ２は第２ポール、Ｚ１はゼロ点、ＧＢＷはＧＢ積、ｇｍ１は入力ＭＯＳトランジスタ１１のトランスコンダクタンス値、ｇｍ２はＭＯＳトランジスタ１６のトランスコンダクタンス値、ｒ０１はＭＯＳトランジスタ１１，１４の合成出力抵抗値、ｒ０２はＭＯＳトランジスタ１５，１６の合成出力抵抗値、Ｃｃは容量１８の容量値、Ｃ２は負荷容量１９の容量値、Ｒは抵抗１７の抵抗値である。
【０００５】
Ｐ１＝−１／（ｇｍ２・ｒ０１・ｒ０２・Ｃｃ）      （１）
Ｐ２＝−ｇｍ２／Ｃ２      （２）
Ｚ１＝（Ｃｃ／ｇｍ２−Ｃｃ・Ｒ）−１      （３）
ＧＢＷ＝ｇｍ１／Ｃｃ      （４）
通常、位相余裕を十分に保つためには、
Ｐ２＞ＧＢＷ      （５）
を満足させ、さらに、ゼロ点Ｚ１が無限大あるいは負になるような抵抗値Ｒを選ぶ必要がある。
【０００６】
さらに好ましくは、式（６）のようにゼロ点Ｚ１は、第二ポールＰ２に等しくすることによりポール・ゼロキャンセルができるので、位相余裕をより十分に保つことができる。
ｇｍ２／Ｃ２＝−（Ｃｃ／ｇｍ２−Ｃｃ・Ｒ）−１      （６）
式（６）より、好ましい抵抗値Ｒは、式（７）で与えられる。
Ｒ＝（１／ｇｍ２）（１＋Ｃ２／Ｃｃ）      （７）
【０００７】
このように、ゼロ点Ｚ１によって第２ポールＰ２をキャンセルすることができるので、低い周波数側から見て第１ポールの次に表れてくるポールは、第３ポールＰ３になる。
この場合、第４ポールを含め、より高域にあるポールの影響がないとすれば、位相余裕を十分に保つには、式（７−２）を満足すればよいことになる。
Ｐ３≧ＧＢＷ      （７−２）
【０００８】
このようにすることで、演算増幅器の帯域を表すパラメータＧＢＷは、最大で第３ポールＰ３に等しくすることができる。位相補償回路２７の容量１８は、ポールスプリットの作用で演算増幅器の位相余裕をもたらし、抵抗１７は、ゼロ点を形成してポール・ゼロキャンセルの機能を果たすことにより、第２ポールの影響を打ち消す作用をもたらす。
図６に、従来の演算増幅器の第２例を示す。第１例との相違点は、第１例の位相補償回路２７の抵抗１７の代わりに、ＭＯＳトランジスタ２０，２１から構成されるソースフォロワ回路を用いていることである。
このような回路において、小信号解析によってポール、ゼロ点を求めると以下のようになる。
【０００９】
Ｐ１＝−１／（ｇｍ２・ｒ０１・ｒ０２）      （８）
Ｐ２＝−ｇｍ２／Ｃ２      （９）
Ｐ３＝−ｇｍ４／Ｃｃ      （１０）
Ｚ１＝−ｇｍ４／（Ｃｃ＋Ｃ３）      （１１）
ＧＢＷ＝ｇｍ１／Ｃｃ      （１２）
ここで、ｇｍ４はＭＯＳトランジスタ２０のトランスコンダクタンス値、Ｃ３はソースフォロワ回路の出力端子の容量値である。式（１０）からわかるように、第２例のソースフォロワ回路も、第１例の抵抗１７と同様にゼロ点を形成してポール・ゼロキャンセルの機能を果たすことにより、第２ポールの影響を打ち消す作用をもたらす。
【００１０】
式（１３）を満足するようにトランスコンダクタンス値および容量値を設定することにより、ゼロ点Ｚ１は第２ポールＰ２に等しくすることができる。
ｇｍ２／Ｃ２＝ｇｍ４／（Ｃｃ＋Ｃ３）      （１３）
【００１１】
このように、ゼロ点Ｚ１によって第２ポールＰ２をキャンセルすることができるので、第１ポールの次に低い周波数のポールは、第３ポールＰ３になる。この場合、第４ポールを含め、より高域にあるポールの影響がないとすれば、位相余裕を十分に保つには、式（１４）を満足すればよいことになる。
Ｐ３≧ＧＢＷ      （１４）
このようにすることで、演算増幅器の帯域を表すパラメータＧＢＷは、最大で第３ポールＰ３に等しくすることができる。
【００１２】
図７に、従来の演算増幅器の第３例を示す。図７は、特許文献１に記載された演算増幅器であり、差動増幅回路、位相補償回路及び出力増幅回路から構成されている。位相補償回路の容量として、ＭＯＳゲート容量ＣＭＯＳを蓄積領域で使用して、信号ひずみを低減することが開示されている。
【００１３】
図８に、従来の演算増幅器の第４例を示す。図８は、非特許文献１に記載された演算増幅器の等価回路図である。図８は、出力信号から接続される＋１倍のゲインを有するバッファと、それに縦続接続される容量Ｃｃとを組み合わせた位相補償方法を提示している。バッファは、ソースフォロワ、ボルテージフォロワなどを含む素子であり、容量Ｃｃから出力端子に信号が伝わるのを防いでいる。この構成は、図６に示した第２例の上位概念図の構成に相当する。非特許文献１には、バッファの出力インピーダンスの作用によって複素平面上の左平面にゼロを形成するので、ポール・ゼロキャンセルができると記載されている。
【００１４】
図９に、従来の演算増幅器の第５例を示す。図９は、非特許文献２に記載された演算増幅器である。図９は、図６に示した第２例と同様に、位相補償回路として、容量ＣとＭＯＳトランジスタＭ１３，Ｍ１４から構成されるソースフォロワを有している。出力増幅回路の入力段ＭＯＳトランジスタＭ２１のゲート端子と同じ信号電圧Ｖｃを、ＭＯＳトランジスタＭ１３のゲート端子に供給し、ソースフォロワの出力を容量Ｃに供給している。
【００１５】
図１０に、従来の演算増幅器の第６例を示す。図１０は、非特許文献３に記載された演算増幅器である。図１０は、図６に示した第２例と同様に、位相補償回路として、容量ＣｃとＭＯＳトランジスタＭ２と電流源Ｉ２とから構成されるソースフォロワを有する。この位相補償回路によって、複素平面上の左平面に新たにゼロ点が形成できることが記載されている。
【００１６】
第２例〜第６例までの従来例は、いずれもソースフォロワまたはバッファの挿入によって、右半面のゼロ点の代わりに左平面のゼロ点を形成して、演算増幅器の位相余裕が十分保てることを示している。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１０−２７０９５６号公報
【非特許文献】
【００１８】
【非特許文献１】P. E. Allen and D. R. Holgberg, “CMOS Analog Circuit Design,” Holt, Rinehart and Winston, Inc., 1987
【非特許文献２】Y. Tsividis and P. Gray, “An Integrated NMOS Operational Amplifier with Internal Compensation,” IEEE Journal of Solid-State Circuits, Vol. SC-11, No. 6, Dec. 1976
【非特許文献３】Behzad Razavi著、黒田忠広監訳、「アナログＣＭＯＳ集積回路の設計」、丸善株式会社、２０００年
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、図６に示した第２例の回路において、出力電流が大きく変動する場合、ＭＯＳトランジスタ１６の電流も大きく変動し、結果としてＭＯＳトランジスタ１６のトランスコンダクタンス値ｇｍ２も大きく変動する。この結果、ポール・ゼロキャンセル条件である式（１３）を、全ての電流条件で満足することができない。
【００２０】
この場合に、例えば、電流が小さいとき、ポール・ゼロキャンセルができないため、位相余裕に不足が生じて回路が不安定になるという問題が生ずる。これは第２例の場合だけでなく、第１例においても同様である。すなわち出力電流が大きく変動すると、式（７）を満足することができないので、ある出力電流の時に回路が不安定になる。また第４例〜第６例においても、出力電流が大きく変動する場合に、安定性を保つ方法については何ら開示されていない。
本発明の目的は、出力電流が広範囲にわたって変動しても安定性を保つこと、すなわち十分な位相余裕を有するような、演算増幅器を提供することにある。
【課題を解決するための手段】
【００２１】
本発明のある態様による演算増幅器は、一対の差動入力端子を有する差動増幅回路と、該差動増幅回路の出力を増幅する増幅素子と定電流源とを含み、出力端子を有する出力増幅回路と、前記差動増幅回路と前記出力増幅回路との間に接続された位相補償回路と、を有する演算増幅器において、
前記位相補償回路は、前記出力増幅回路の増幅素子に流れる電流に比例した電流が流れる反転増幅回路と第一容量および第二容量とからなり、前記第一容量は前記差動増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続されており、前記第二容量は前記反転増幅回路の出力端子と前記出力増幅回路の出力端子との間に接続されており、前記反転増幅回路の入力端子が前記差動増幅回路の出力端子と接続されていることを特徴とする。
【００２２】
上記演算増幅器において、前記反転増幅回路は、前記出力増幅回路の増幅素子と同じ極性である第一の極性のＭＯＳトランジスタと前記出力増幅回路の増幅素子と逆極性である第二の極性のＭＯＳトランジスタとからなり、前記第一の極性のＭＯＳトランジスタのゲートを前記反転増幅回路の入力端子とし、前記第一の極性のＭＯＳトランジスタのドレインおよび前記第二の極性のＭＯＳトランジスタのゲートおよびドレインを前記反転増幅回路の出力端子とするようにしてもよい。
【００２３】
上記演算増幅器において、前記反転増幅回路は、前記出力増幅回路の増幅素子と同じ極性である第一のＭＯＳトランジスタと第二のＭＯＳトランジスタとからなり、前記第一のＭＯＳトランジスタのゲートを前記反転増幅回路の入力端子とし、前記第一のＭＯＳトランジスタのドレインおよび前記第二のＭＯＳトランジスタのソースを前記反転増幅回路の出力端子とし、前記第二のＭＯＳトランジスタのゲートとドレインを電源に接続するようにしてもよい。
【発明の効果】
【００２４】
このような構成によれば、位相補償回路中の反転増幅回路に流れる電流と出力増幅回路の増幅素子として動作するＭＯＳトランジスタに流れる電流とが比例するので、演算増幅器から出力される出力電流が大きく変動しても、ゼロ点と第２ポールをいつもキャンセルすることができる。従って、出力電流の大小に関係なく、演算増幅器の安定性を保つことが可能になる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１実施形態にかかる演算増幅器を示す回路図である。
【図２】本発明の第２実施形態にかかる演算増幅器を示す回路図である。
【図３】本発明の第２実施形態にかかる演算増幅器の小信号等価回路を示す回路図である。
【図４】本発明の第３実施形態の演算増幅器を示す回路図である。
【図５】従来の演算増幅器の第１例を示す回路図である。
【図６】従来の演算増幅器の第２例を示す回路図である。
【図７】従来の演算増幅器の第３例を示す回路図である。
【図８】従来の演算増幅器の第４例を示す等価回路図である。
【図９】従来の演算増幅器の第５例を示す回路図である。
【図１０】従来の演算増幅器の第６例を示す回路図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施の形態を、図面を参照して説明する。なお、以下の説明において参照する各図では、他の図と同等部分は同一符号によって示されている。
【００２７】
（第１実施形態）
図１に、本発明の第１実施形態にかかる演算増幅器を示す。演算増幅器は、差動入力信号Ｖｉｎ−，Ｖｉｎ＋を受けるための一対の差動入力端子１，２と出力信号を出力する出力端子３とを有する差動増幅回路２６と、位相補償回路２７と、出力信号Ｖｏｕｔを出力する出力端子８を有する出力増幅回路２８と、を備えている。
【００２８】
差動増幅回路２６は、入力ＭＯＳトランジスタ１０，１１と、ロードＭＯＳトランジスタ１３，１４と、電流源として動作するＭＯＳトランジスタ１２と、から構成される。差動増幅回路２６の出力信号は、出力端子３から位相補償回路２７の反転増幅回路１９と、出力増幅回路２８のＭＯＳトランジスタ２１のゲート端子へ供給されている。ロードＭＯＳトランジスタ１３は、ソース端子が電源電圧と接続され、ゲート端子とドレイン端子とが接続されている。ロードＭＯＳトランジスタ１４は、ソース端子が電源電圧と接続され、ゲート端子がロードＭＯＳトランジスタ１３のドレイン端子と接続され、ドレイン端子が出力端子３に接続されている。入力ＭＯＳトランジスタ１０は、ドレイン端子がロードＭＯＳトランジスタ１３のドレイン端子と接続され、ゲート端子が差動入力端子１に接続されている。入力ＭＯＳトランジスタ１１は、ドレイン端子が出力端子３と接続され、ゲート端子が差動入力端子２に接続されている。ＭＯＳトランジスタ１２は、ドレイン端子が入力ＭＯＳトランジスタ１０，１１のソース端子と接続され、ゲート端子が電流量を制御する入力端子７に接続され、ソース端子が接地されている。
【００２９】
出力増幅回路２８は、差動増幅回路２６の出力信号を増幅する増幅素子となるＭＯＳトランジスタ２１と定電流源となるＭＯＳトランジスタ２０とから構成され、その出力信号Ｖｏｕｔは出力端子８から外部へ供給される。出力端子８は、位相補償回路２７の容量２２，２４と接続されている。ＭＯＳトランジスタ２１は、ソース端子が電源電圧と接続され、ゲート端子が差動増幅回路２６の出力端子３と接続され、ドレイン端子が出力端子８に接続されている。ＭＯＳトランジスタ２０は、ドレイン端子が出力端子８に接続され、ゲート端子が入力端子７に接続され、ソース端子が接地されている。また、出力端子８と接地との間に容量２３（容量値Ｃ２）が接続されている。容量２３は意図的に使用しているものではなく、ＭＯＳトランジスタ２０，２１のドレイン容量と出力端子の先に接続される素子の寄生容量、出力端子の配線容量等を全て含んでいる。なお、図１では、ロードＭＯＳトランジスタ１３，１４とＭＯＳトランジスタ２１とがＰ型の場合で、入力ＭＯＳトランジスタ１０，１１とＭＯＳトランジスタ１２，２０とがＮ型の場合を例示している。
【００３０】
位相補償回路２７は、反転増幅回路１９と第二容量である容量２２と第一容量である容量２４とから構成されている。容量２２は、一方の端子が反転増幅回路１９の出力端子６に接続され、他方の端子が出力増幅回路２８の出力端子８に接続されている。また、容量２４は、一方の端子が差動増幅回路２６の出力端子３に接続され、他方の端子が出力増幅回路２８の出力端子８に接続されている。反転増幅回路１９は、入力端子が差動増幅回路２６の出力端子３に接続されている。
【００３１】
次に、図１に示す演算増幅器の動作について説明する。差動増幅回路２６の出力信号は、出力増幅回路２８のＭＯＳトランジスタ２１のゲート端子に入力され、ＭＯＳトランジスタ２１によって増幅された電流信号が出力端子８から出力される。この場合、差動増幅回路２６の出力端子３の電圧をＶ３、ＭＯＳトランジスタ２１のトランス（相互）コンダクタンス値をｇｍ２とすると、出力端子８に出力される出力電流Ｉｏｕｔは、Ｉｏｕｔ＝（−ｇｍ２・Ｖ３）になる。一方、増幅率が（−Ａ）の反転増幅回路１９の入力端子に出力端子３から入力された信号は、出力端子６から出力電圧（−Ａ・Ｖ３）の電圧信号として出力される。出力端子６からの電圧信号は、インピーダンスが（１／ｓＣ１）である容量２２（容量値Ｃ１）を介して、出力端子８に出力電流Ｉｏｕｔ＝（−Ａ・ｓＣ１・Ｖ３）の電流信号が出力される。また同様に、インピーダンスが（１／ｓＣ５）である容量２４（容量値Ｃ５）を介して、出力端子８に出力電流Ｉｏｕｔ＝（ｓＣ５・Ｖ３）の電流信号が出力される。ここで、出力端子３から出力端子８までの３つの信号経路を流れる出力電流Ｉｏｕｔの合計は、Ｂ（ｓ）＝（−ｇｍ２・Ｖ３）＋（−Ａ・ｓＣ１・Ｖ３）＋ｓＣ５・Ｖ３となる。出力電流Ｉｏｕｔの合計を求めるには、伝達関数を厳密に計算しなくてはいけないが、伝達関数としてゼロ点Ｚ１は、Ｂ（ｓ）がゼロになる点の値として求めることができる。容量２２の経路の信号が他の信号に比べて小さく無視できる場合、Ｚ１＝−ｇｍ２／（Ａ・ｓＣ１）となる。このゼロ点Ｚ１は、符号がマイナスであり、位相余裕を大きくさせる作用がある。また、ゼロ点Ｚ１はｇｍ２に比例し、第二ポール（−ｇｍ２／Ｃ２）とも比例関係にあるため、反転増幅回路１９の増幅率Ａと容量２２の容量値Ｃ１を適当に選ぶことで、演算増幅器から出力される出力電流Ｉｏｕｔの大小に関係なく、第二ポールをキャンセルして無効にすることができる。従って、出力電流Ｉｏｕｔの大小に関係なく、演算増幅器の安定性を保つことができる。
【００３２】
（第２実施形態）
第２実施形態では、より具体的な反転増幅回路を例示し、小信号解析を用いてゼロ点によって第二ポールがキャンセルできることを説明する。
図２に、本発明の第２実施形態にかかる演算増幅器を示す。図１に示した演算増幅器と図２に示す演算増幅器との相違点は、位相補償回路２７の反転増幅回路にある。すなわち、第１実施形態では、位相補償回路２７に反転増幅回路１９を用いていた。一方、第２実施形態では、図２に示すように、反転増幅回路は、第一の極性のＭＯＳトランジスタ（図２ではＰ型）であるＭＯＳトランジスタ１８と第二の極性のＭＯＳトランジスタ（図２ではＮ型）であるＭＯＳトランジスタ１７とから構成されている。
【００３３】
ＭＯＳトランジスタ１８は、ソース端子が電源電圧に接続され、ゲート端子が差動増幅回路２６の出力端子３に接続され、ドレイン端子が出力端子６に接続されている。ＭＯＳトランジスタ１７は、ドレイン端子及びゲート端子が出力端子６に接続され、ソース端子が接地されている。出力端子６は、容量２２の一方の端子に接続している。ＭＯＳトランジスタ１８とＭＯＳトランジスタ１７とから構成される回路は、反転増幅回路としてよく知られており、そのゲイン（増幅率）Ａは、ＭＯＳトランジスタ１８のトランスコンダクタンス値をｇｍ４、ＭＯＳトランジスタ１７のトランスコンダクタンス値をｇｍ３とすれば、Ａ＝−（ｇｍ４／ｇｍ３）となる。図２に示す演算増幅器のポールとゼロ点Ｚ１は、小信号解析という手法で求めることができる。
【００３４】
図３に、本発明の第２実施形態にかかる演算増幅器の小信号等価回路を示す。図２の入力端子２に相当する端子４１の端子電圧は、Ｖｉｎとする。図２の出力端子６に相当する端子４２の端子電圧は、Ｖ２とする。図２の出力端子８に相当する端子４４の端子電圧は、Ｖｏｕｔとする。差動増幅回路４６は、図２の差動増幅回路２６の右半分の回路に相当する小信号等価回路である。ＭＯＳトランジスタ１１のトランスコンダクタンス値がｇｍ１のとき、電流源３０の電流値は、ｇｍ１・Ｖｉｎの値となる。抵抗３１は、ＭＯＳトランジスタ１１，１４の合成出力抵抗値（＝並列抵抗値）であり、抵抗値はｒ０１となる。容量３２は、出力端子３の容量でその容量値はＣ３である。
【００３５】
位相補償回路４７は、図２の位相補償回路２７の小信号等価回路である。ＭＯＳトランジスタ１８のトランスコンダクタンス値がｇｍ４のとき、電流源３３の電流値は、ｇｍ４・Ｖ１となる。抵抗３４は、ＭＯＳトランジスタ１７のトランスコンダクタンス値がｇｍ３のとき、抵抗値が１／ｇｍ３となる。容量３５は、出力端子６の容量で、その容量値はＣ４である。容量３９は、位相補償回路２７の容量２２に相当し、容量値はＣ１である。容量４０は、容量２４に相当し、容量値はＣ５である。
【００３６】
出力増幅回路４８は、図２の出力増幅回路２８の小信号等価回路である。ＭＯＳトランジスタ２１のトランスコンダクタンス値がｇｍ２のとき、電流源３６の電流値は、ｇｍ２・Ｖ１となる。抵抗３７は、ＭＯＳトランジスタ２０，２１の合成出力抵抗値（＝並列抵抗値）であり、抵抗値はｒ０２となる。容量３８は、出力端子８に接続している負荷容量２３で、その容量値はＣ２である。
【００３７】
図３の小信号等価回路から、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの伝達関数Ｈ（ｓ）を式（１５）に示す。
Ｈ（ｓ）＝Ｖｏｕｔ（ｓ）／Ｖｉｎ（ｓ）＝Ｎ（ｓ）／Ｄ（ｓ）      （１５）
但し、
Ｎ（ｓ）＝ｇｍ２・ｇｍ３＋{ｇｍ２（Ｃ１＋Ｃ４）＋ｇｍ４Ｃ１−ｇｍ３Ｃ５}ｓ      （１６）
Ｄ（ｓ）＝ｇｍ３・ｒ０１−１・ｒ０２−１＋ｇｍ２・ｇｍ３・Ｃ５・ｓ
＋｛ｇｍ３（Ｃ１＋Ｃ２）Ｃ３＋ｇｍ４・Ｃ１・Ｃ５｝ｓ２
＋｛Ｃ３（Ｃ１Ｃ４＋Ｃ２Ｃ４＋Ｃ１Ｃ２）＋Ｃ５２（Ｃ１＋Ｃ４）｝ｓ３
（１７）
である。式（１５）の分子のｓの根がゼロ点になり、式（１５）の分母のｓの根がポール（極）になる。式（１５）、式（１６）の根を計算して、ゼロ点Ｚ１とポールを求めることができる。
【００３８】
それによるとゼロ点Ｚ１は、式（１８）のようになる。
Ｚ１＝−ｇｍ２・ｇｍ３／｛ｇｍ２（Ｃ１＋Ｃ４）＋ｇｍ４Ｃ１−ｇｍ３Ｃ５｝      （１８）
第一ポールＰ１，第二ポールＰ２は、式（１９）、（２０）のようになる。
Ｐ１＝−１／（ｇｍ２・ｒ０１・ｒ０２・Ｃ１）      （１９）
Ｐ２＝−ｇｍ２／Ｃ２                              （２０）
【００３９】
ゼロ点Ｚ１を表す式（１８）をみると、分母の中括弧の最後の項（−ｇｍ３Ｃ５）は元々の位相補償回路２７のときに存在していた項で、これはゼロ点Ｚ１を右平面にもたらすものである。それが新しい位相補償回路２７によって、式（１８）で表されるような式になった。すなわち、分母の中括弧の最後の項（−ｇｍ３Ｃ５）が無視できるようにパラメータを設定した場合、ゼロ点Ｚ１は式（２１）のようになる。
【００４０】
Ｚ１＝−ｇｍ２・ｇｍ３／｛ｇｍ２（Ｃ１＋Ｃ４）＋ｇｍ４Ｃ１｝    （２１）
ＭＯＳトランジスタ２１とＭＯＳトランジスタ１８とは、カレントミラーの関係にあるので、それらのトランスコンダクタンスｇｍ２，ｇｍ４は比例し、さらにＭＯＳトランジスタ１８とＭＯＳトランジスタ１７とには同じ電流が流れ、ｇｍ２，ｇｍ３，ｇｍ４は比例の関係になるので
【００４１】
ｇｍ４＝αｇｍ２                              （２２）
ｇｍ３＝βｇｍ２                              （２３）
と書くことができる。ここでα、βは比例定数である。式（２２）（２３）を用いて、式（２１）を式（２４）のように書き直すことができる。
【００４２】
Ｚ１＝−βｇｍ２／｛（Ｃ１＋Ｃ４）＋αＣ１｝    （２４）
式（２４）は、ゼロ点Ｚ１がｇｍ２に比例していることを示している。このゼロ点Ｚ１は符号がマイナスであり、位相余裕を大きくさせる作用がある。また、ゼロ点Ｚ１はｇｍ２に比例し、第二ポール（−ｇｍ２／Ｃ２）とも比例関係にあるため、パラメータα，βを適当に選ぶことで、演算増幅器から出力される出力電流の大小に関係なく、第二ポールをキャンセルして無効にすることができる。従って、出力電流の大小に関係なく、演算増幅器の安定性を保つことができる。
【００４３】
（第３実施形態）
図４に、本発明の第３実施形態にかかる演算増幅器を示す。演算増幅器は、差動増幅回路２６と、位相補償回路２７と、出力増幅回路２８と、から構成される。第２実施形態の演算増幅器と第３実施形態の演算増幅器との相違点は、位相補償回路２７の反転増幅回路にある。すなわち、図２のＭＯＳトランジスタ１７とトランジスタ１８との代わりに、第一のＭＯＳトランジスタ（図４ではＰ型）であるＭＯＳトランジスタ１８と第二のＭＯＳトランジスタ（図４ではＰ型）であるＭＯＳトランジスタ２５とで構成される。
【００４４】
ＭＯＳトランジスタ１８は、ソース端子が電源電圧に接続され、ゲートが差動増幅回路２６の出力端子３に接続され、ドレイン端子が出力端子６に接続されている。ＭＯＳトランジスタ２５は、ソース端子が出力端子６に接続され、ゲート端子及びドレイン端子が接地されている。ＭＯＳトランジスタ１８とＭＯＳトランジスタ２５とから構成される回路は、反転増幅回路としてよく知られており、そのゲインＡは、ＭＯＳトランジスタ１８のトランスコンダクタンス値をｇｍ４、ＭＯＳトランジスタ２５のトランスコンダクタンス値ｇｍ５とすれば、Ａ＝−（ｇｍ４／ｇｍ５）となる。
【００４５】
図４に示す演算増幅器のポールとゼロ点Ｚ１は、図３と同様に小信号解析という手法で求めることができる。図２と図４とは、反転増幅回路以外は同じであるので、小信号解析によって計算されるポールゼロの値も、図３で計算した式（１８）〜（２４）においてｇｍ３の代わりにｇｍ５に置き換えた式を得ることができる。すなわち、図４の演算増幅器においても、ゼロ点Ｚ１はｇｍ２に比例するため、第二ポール（−ｇｍ２／Ｃ２）とも比例関係にある。従って、パラメータα，βを適当に選ぶことで、演算増幅器から出力される出力電流の大小に関係なく、第二ポールをキャンセルして無効にすることができる。従って、出力電流の大小に関係なく、演算増幅器の安定性を保つことができる。
【００４６】
尚、第１実施形態から第３実施形態の位相補償用の容量２４の代わりに、位相補償用容量と位相補償用抵抗を直列接続したものを用いても構わない。また、図１，図２，図４に示したＭＯＳトランジスタのＰ型とＮ型とは、逆であっても構わない。
なお、本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【産業上の利用可能性】
【００４７】
本発明にかかる演算増幅器は、従来の演算増幅器より高速化が可能であり、消費電流を下げることができるので、従来の演算増幅器より広範囲な回路に適用できる。また、出力電流が大きく変動するＬＤＯ（Low Drop-Out）レギュレータ回路等に好適に適用できる。
【符号の説明】
【００４８】
１，２  差動入力端子
１０，１１  入力ＭＯＳトランジスタ
１３，１４  ロードＭＯＳトランジスタ
１２，１７，１８，２０，２１，２５  ＭＯＳトランジスタ
２２，２３，２４  容量
２６  差動増幅回路
２７  位相補償回路
２８  出力増幅回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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