(57)【要約】【課題】電荷保持特性の向上を図る。【解決手段】本実施形態による不揮発性半導体記憶装置は、ｎ（ｎは２より大きい整数）値の閾値レベルに応じて情報を記憶する複数のメモリセルトランジスタＭＴｒを有するメモリセルアレイ５と、前記メモリセルアレイを制御する制御回路１０と、を具備する。前記制御回路は、書き込み動作において、前記複数のメモリセルトランジスタの閾値レベルを、前記ｎ値の閾値レベルのうち最も電圧の大きい閾値レベルおよび最も電圧の小さい閾値レベル以外のベース閾値レベルにシフトした後、前記ｎ値の閾値レベルのうちのいずれかにシフトする。【選択図】図９
2014026695.tif 000002
【特許請求の範囲】
【請求項１】
４値の閾値レベルに応じて情報を記憶するＮ型トランジスタである複数のメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、
を具備し、
前記制御回路は、書き込み動作において、前記複数のメモリセルトランジスタの閾値レベルを、前記４値の閾値レベルのうち電圧の小さいほうから２番目の閾値レベルであるベース閾値レベルにシフトした後、前記４値の閾値レベルのうちのいずれかにシフトし、
前記ベース閾値レベルは、前記４値の閾値レベルのうちのいずれかにシフトする際にその平均閾値シフト量が最小になる閾値レベルである
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
ｎ（ｎは２より大きい整数）値の閾値レベルに応じて情報を記憶する複数のメモリセルトランジスタを有するメモリセルアレイと、
前記メモリセルアレイを制御する制御回路と、
を具備し、
前記制御回路は、書き込み動作において、前記複数のメモリセルトランジスタの閾値レベルを、前記ｎ値の閾値レベルのうち最も電圧の大きい閾値レベルおよび最も電圧の小さい閾値レベル以外のベース閾値レベルにシフトした後、前記ｎ値の閾値レベルのうちのいずれかにシフトすることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記ベース閾値レベルは、前記ｎ値の閾値レベルのうちのいずれかにシフトする際にその平均閾値シフト量が最小になる閾値レベルであることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のメモリセルトランジスタは、Ｎ型トランジスタであり、４値の閾値レベルに応じて情報を記憶し、
前記ベース閾値レベルは、前記４値の閾値レベルのうち電圧の小さいほうから２番目の閾値レベルであることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルトランジスタは、Ｎ型トランジスタであり、８値の閾値レベルに応じて情報を記憶し、
前記ベース閾値レベルは、前記４値の閾値レベルのうち電圧の小さいほうから４番目の閾値レベルであることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記複数のメモリセルトランジスタのチャネル材料は、Ｓｉを含むことを特徴とする請求項４または請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記複数のメモリセルトランジスタは、Ｐ型トランジスタであり、４値の閾値レベルに応じて情報を記憶し、
前記ベース閾値レベルは、前記４値の閾値レベルのうち電圧の大きいほうから３番目の閾値レベルであることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項８】
前記複数のメモリセルトランジスタは、Ｐ型トランジスタであり、８値の閾値レベルに応じて情報を記憶し、
前記ベース閾値レベルは、前記８値の閾値レベルのうち電圧の大きいほうから５番目の閾値レベルであることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項９】
前記複数のメモリセルトランジスタのチャネル材料は、Ｇｅを含むことを特徴とする請求項７または請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記複数のメモリセルトランジスタは、
半導体基板上に交互に積層された複数の電極間絶縁層および複数のワード線と、
前記複数の電極間絶縁層および前記複数のワード線を貫通するメモリホールの内面上に形成されたブロック絶縁層と、
前記ブロック絶縁層上に形成された電荷蓄積層と、
前記電荷蓄積層上に形成されたトンネル絶縁層と、
前記トンネル絶縁層上に形成された半導体層と、
を備えることを特徴とする請求項２乃至請求項９のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリとして、垂直方向に積層され、一括加工により形成される３次元積層型メモリが提案されている。
【０００３】
３次元積層型メモリでは、半導体基板上に積層された複数の電極に一括で円筒型の孔（メモリホール）を開口し、メモリホールの内壁にメモリ層を形成し、その後、孔の内部に半導体層を形成する。これにより、積層方向に直列接続された複数のＭＯＮＯＳメモリセルからなるメモリストリング（ＮＡＮＤストリング）を一括で形成することができる。
【０００４】
３次元積層型メモリにおけるＭＯＮＯＳ構造は、メモリホールの外側から順に絶縁層を堆積することにより形成される。この場合、トンネル絶縁層は、熱酸化ではなく、堆積法により形成される酸化膜となる。堆積法による酸化膜は、熱酸化による酸化膜と比べて欠陥が多い。このため、書き込み／消去動作の繰り返しによりトンネル絶縁層に電荷が捕獲され、電荷保持特性が劣化してしまう。この劣化は、トンネル絶縁層に大きな電界がかかるほど顕著になる。
【０００５】
従来、多値書き込みにおいて、書き込みを開始するベース閾値レベルを、多値閾値レベルのうち最も下端（負側）のレベルとしている。このとき、下端のベース閾値レベルから上端の閾値レベルまで書き込む場合、トンネル絶縁層に大きな電界がかかる。その結果、トンネル絶縁層への電荷捕獲が促進され、メモリセルの電荷保持特性が劣化してしまう。
【０００６】
このように、堆積法でトンネル絶縁層を形成せざるを得ない３次元積層型メモリでは、特に書き込み／消去動作におけるトンネル絶縁層にかかる電界を低減する必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−１５９３６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
電荷保持特性の向上を図る不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００９】
本実施形態による不揮発性半導体記憶装置によれば、ｎ（ｎは２より大きい整数）値の閾値レベルに応じて情報を記憶する複数のメモリセルトランジスタＭＴｒを有するメモリセルアレイと、前記メモリセルアレイを制御する制御回路と、を具備する。前記制御回路は、書き込み動作において、前記複数のメモリセルトランジスタの閾値レベルを、前記ｎ値の閾値レベルのうち最も電圧の大きい閾値レベルおよび最も電圧の小さい閾値レベル以外のベース閾値レベルにシフトした後、前記ｎ値の閾値レベルのうちのいずれかにシフトする。
【図面の簡単な説明】
【００１０】
【図１】本実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図。
【図２】本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図。
【図３】本実施形態に係るメモリセルアレイを示すブロック図。
【図４】本実施形態に係るブロックを示す回路図。
【図５】本実施形態に係るメモリストリングを示す斜視図。
【図６】図５におけるメモリストリングを拡大した断面図。
【図７】図５におけるメモリストリングを示す回路図。
【図８】本実施形態に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【図９】本実施形態に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【図１０】本実施形態に係る不揮発性半導体記憶装置を示す模式的な平面回路図。
【図１１】図１０のメモリグループＧＰを示す模式的な断面回路図。
【図１２】繰り返し書き込み／消去動作における閾値電圧ウィンドウと電荷保持時における閾値電圧シフト量との関係を示す実験結果のグラフ。
【図１３】繰り返し書き込み／消去動作回数とトンネル絶縁層の電子トラップ密度との関係を示すシミュレーショングラフ。
【図１４】変形例１に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【図１５】変形例１に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【図１６】変形例２に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【図１７】変形例２に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【図１８】変形例３に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【図１９】変形例３に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図。
【発明を実施するための形態】
【００１１】
本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。また、重複する説明は、必要に応じて行う。
【００１２】
＜本実施形態＞
図１乃至図１６を用いて、本実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、多値の情報を記憶するメモリセルにおいて、書き込みを開始するベース閾値レベルを、複数の閾値レベルのうち中間付近の閾値レベルに設定する。これにより、書き込み／消去動作における閾値電圧のシフト量（変化量）を小さくすることができ、電荷保持特性の向上を図ることができる。以下に、本実施形態に係る不揮発性半導体記憶装置について詳説する。
【００１３】
［全体構成例］
以下に、図１を用いて、本実施形態に係る不揮発性半導体記憶装置の全体構成例について説明する。ここでは、３次元積層型メモリとして、Ｕ字状半導体層３１に沿ってメモリストリングが形成され、上部側にビット線ＢＬおよびソース線ＳＬが設けられる構造を例に説明するが、これに限らない。３次元積層型メモリとして、Ｉ字状半導体層に沿ってメモリストリングが形成され、上部側にビット線ＢＬ、下部側にソース線ＳＬが設けられる構造にも本実施形態は適用可能である。
【００１４】
図１は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図である。
【００１５】
図１に示すように、不揮発性半導体記憶装置は、制御回路１０、センスアンプ４、メモリセルアレイ５、カラムデコーダ６、ロウデコーダ７、ワード線駆動回路１３、選択ゲート線駆動回路（ソース側選択ゲート線駆動回路１４およびドレイン側選択ゲート線駆動回路１５）、ソース線駆動回路１７、およびバックゲート線駆動回路１８を備える。
【００１６】
メモリセルアレイ５は、複数のブロックＢＬＫを備える。複数のブロックＢＬＫはそれぞれ、複数のワード線ＷＬおよびビット線ＢＬと、マトリクス状に配置された複数のメモリストリング４０とを備える。
【００１７】
制御回路１０は、書き込み動作時、読み出し動作時および消去動作時において、メモリセルアレイ５内のメモリセルに供給される電圧を生成かつ制御するとともに、外部からのコマンドに応じて、カラムデコーダ６、ロウデコーダ７、選択ゲート線駆動回路、ソース線駆動回路１７、およびバックゲート線駆動回路１８を制御する。
【００１８】
カラムデコーダ６は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ビット線ＢＬを選択する。
【００１９】
センスアンプ４は、カラムデコーダ６に接続され、書き込み動作時、読み出し動作時および消去動作時において、カラムデコーダ６によって選択および非選択されたビット線ＢＬに対して電圧を供給する。なお、センスアンプ４は、カラムデコーダ６と一体であってもよい。
【００２０】
ロウデコーダ７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ワード線ＷＬを選択する。
【００２１】
ワード線駆動回路１３は、ロウデコーダ７に接続され、書き込み動作時、読み出し動作時および消去動作時において、ロウデコーダ７によって選択および非選択されたワード線ＷＬに対して電圧を供給する。なお、ワード線駆動回路１３は、ロウデコーダ７と一体であってもよい。
【００２２】
選択ゲート線駆動回路は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、選択ゲートＳＧに対して電圧を供給する。
【００２３】
ソース線駆動回路１７は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、ソース線ＳＬに対して電圧を供給する。
【００２４】
バックゲート線駆動回路１８は、制御回路１０の制御に従い、書き込み動作時、読み出し動作時および消去動作時において、バックゲートＢＧに対して電圧を供給する。
【００２５】
図２は、本実施形態に係る不揮発性半導体記憶装置の全体構成例を示す斜視図である。
【００２６】
図２に示すように、メモリセルアレイ５には、複数のワード線ＷＬ（コントロールゲートＣＧ）、複数のビット線ＢＬ、複数のソース線ＳＬ、複数のバックゲートＢＧ、複数のソース側選択ゲートＳＧＳ、および複数のドレイン側選択ゲートＳＧＤが設けられる。
【００２７】
このメモリセルアレイ５において、積層された複数のワード線ＷＬと後述するＵ字状半導体層３１との各交差部に、データを記憶するメモリセルトランジスタＭＴｒ（以下、単にメモリセルと称す場合がある）が配置される。
【００２８】
積層された複数のワード線ＷＬのロウ方向における端部は階段状になっており、各段の上面にコンタクトが接続される。これらのコンタクトは、その上部においてそれぞれ配線に接続される。また、カラム方向において、偶数番目のコントロールゲートＣＧはロウ方向の一端で互いに接続され、奇数番目のコントロールゲートＣＧはロウ方向の他端で互いに接続される。なお、図２において、ワード線ＷＬが４層積層された例を示しているが、これに限らない。
【００２９】
また、ソース線ＳＬ、バックゲートＢＧ、ソース側選択ゲートＳＧＳ、およびドレイン側選択ゲートＳＧＤのロウ方向における端部の上面にそれぞれコンタクトが接続され、その上部において配線が接続される。
【００３０】
ワード線駆動回路１３は、上部に形成された配線およびコンタクトを介してワード線ＷＬに接続される。
【００３１】
ソース側選択ゲート線駆動回路１４は、上部に形成された配線およびコンタクトを介してソース側選択ゲートＳＧＳに接続される。
【００３２】
ドレイン側選択ゲート線駆動回路１５は、上部に形成された配線およびコンタクトを介してドレイン側選択ゲートＳＧＤに接続される。
【００３３】
バックゲート駆動回路１８は、上部に形成された配線およびコンタクトを介してバックゲートＢＧに接続される。
【００３４】
ソース線駆動回路１７は、上部に形成された配線およびコンタクトを介してソース線ＳＬに接続される。このソース線駆動回路１７は、複数配置される。各ソース線駆動回路１７は、所定個のソース線ＳＬに対して共通に接続され、制御回路１０によってそれぞれ独立して制御される。
【００３５】
センスアンプ４は、ビット線ＢＬのカラム方向における端部の下面に接続されるコンタクトを介して接続される。
【００３６】
また、図２において、各種駆動回路に接続される配線は全て、同レベルの配線層に形成されているが、これに限らず、異なるレベルの配線層に形成されてもよい。また、各種駆動回路の数は、各ゲートの数に応じて決定されるが、１つのゲートに対して１つの駆動回路が接続されてもよいし、所定個のゲートに対して１つ接続されてもよい。
【００３７】
［メモリセルアレイの構成例］
以下に、図３および図４を用いて、本実施形態に係るメモリセルアレイ５の構成例について説明する。
【００３８】
図３は、本実施形態に係るメモリセルアレイ５を示すブロック図である。
【００３９】
図３に示すように、メモリセルアレイ５は、複数のブロック（ここでは、ブロックＢＬＫ０〜３）を有する。各ブロックＢＬＫは、複数のメモリグループ（ここでは、メモリグループＧＰ０〜３）を有する。各メモリグループＧＰは、複数のメモリストリング４０を有する。なお、説明において、特に区別しない場合は、ブロックＢＬＫ０〜３を単にブロックＢＬＫと称し、メモリグループＧＰ０〜３を単にメモリグループＧＰと称する場合がある。
【００４０】
図４は、本実施形態に係るブロックＢＬＫを示す回路図である。
【００４１】
図４に示すように、ブロックＢＬＫは、例えばカラム方向に並ぶ４個のメモリグループＧＰ０〜３を有する。また、各メモリグループＧＰは、ロウ方向に並ぶｎ個（ｎは自然数）のメモリストリング４０を有する。
【００４２】
メモリストリング４０は、例えば８個のメモリセルトランジスタＭＴｒ０〜７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒで構成される。これらメモリセルトランジスタＭＴｒ０〜７、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、およびバックゲートトランジスタＢＧＴｒは、電流経路が直列に接続される。ソース側選択トランジスタＳＳＴｒの一端はこの電流経路の一端側（ここでは、メモリセルトランジスタＭＴｒ０の一端）に接続され、ドレイン側選択トランジスタＳＤＴｒの一端はこの電流経路の他端側（ここでは、メモリセルトランジスタＭＴｒ７の一端）に設けられる。また、バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とメモリセルトランジスタＭＴｒ４との間に設けられる。
【００４３】
なお、メモリセルトランジスタＭＴｒの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。また、図４において、メモリストリング４０の電流経路がカラム方向に並行するように示しているが、本実施形態では後述するように積層方向に並行する。
【００４４】
同一のメモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに共通接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに共通接続される。また、同一のブロックＢＬＫ内におけるメモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲートＢＧに共通接続される。
【００４５】
また、ワード線ＷＬ０〜ＷＬ７およびバックゲートＢＧは同一ブロックＢＬＫ内の複数のメモリグループＧＰ０〜ＧＰ３間で共通に接続されているのに対し、ソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤは同一ブロックＢＬＫ内であってもメモリグループＧＰ０〜ＧＰ３毎に独立している。
【００４６】
メモリセルアレイ５内においてマトリクス状に配置されたメモリストリング４０のうち、カラム方向に並ぶメモリストリング４０のドレイン側選択トランジスタＳＤＴｒの電流経路の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬｎ、ｎは自然数）に共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間において、メモリストリング４０を共通に接続する。ビット線ＢＬ０〜ＢＬｎはそれぞれ、メモリセルアレイ５外においてセンスアンプ４−０〜４−ｎに接続される。このため、ビット線ＢＬ０〜ＢＬｎの電圧レベルは、独立して制御される。
【００４７】
メモリグループＧＰ内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端は、ソース線ＳＬに共通に接続される。ブロックＢＬＫ内において、複数のソース線ＳＬ（ここでは、ソース線ＳＬ０，ＳＬ１）が配置される。ソース線ＳＬ０はメモリグループＧＰ０，ＧＰ１内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続され、ソース線ＳＬ１はメモリグループＧＰ２，ＧＰ３内におけるソース側選択トランジスタＳＳＴｒの電流経路の他端に共通接続される。すなわち、ソース線ＳＬは、隣接する２つのメモリグループＧＰ間において、メモリストリング４０を共通に接続する。ソース線ＳＬ０，ＳＬ１はそれぞれ、メモリセルアレイ外においてソース線駆動回路１７−０，１７−１に接続される。このため、ソース線ＳＬ０，ＳＬ１の電圧レベルは、独立して制御される。
【００４８】
なお、ソース線ＳＬの数は、これに限らず、ブロックＢＬＫ内におけるメモリグループＧＰの数に応じて決定される。
【００４９】
上述したように、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴｒのデータは、一括して消去される。これに対し、データの読み出しおよび書き込みは、いずれかのブロックＢＬＫのいずれかのメモリグループＧＰにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴｒにつき、一括して行われる。この単位を「ページ」と呼ぶ。
【００５０】
［メモリストリングの構成例］
以下に、図５乃至図７を用いて、本実施形態に係るメモリストリング４０の構成例について説明する。
【００５１】
図５は、本実施形態に係るメモリストリング４０を示す斜視図である。図６は、図５におけるメモリストリング４０を拡大した断面図である。
【００５２】
図５および図６に示すように、メモリセルアレイ５において、メモリストリング４０は、半導体基板３０の上方に形成され、バックゲートＢＧ、複数のワード線ＷＬ、選択ゲートＳＧ、Ｕ字状半導体層３１、およびメモリ層５４を有する。
【００５３】
バックゲートＢＧは、半導体基板３０上に図示せぬ絶縁層を介して形成される。バックゲートＢＧは、平面状に広がるように形成される。バックゲートＢＧは、例えば、不純物（例えばリン）が導入されたポリシリコン（ｐｏｌｙ−Ｓｉ）等の導電層で構成される。
【００５４】
複数のワード線ＷＬは、バックゲートＢＧ上に、それぞれ間に電極間絶縁層を介して形成される。言い換えると、バックゲートＢＧ上に、複数の電極間絶縁層および複数のワード線ＷＬが交互に積層される。ワード線ＷＬは、例えば、不純物（例えばボロン）が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。
【００５５】
選択ゲートＳＧは、最上層のワード線ＷＬ上に、図示せぬ絶縁層を介して形成される。選択ゲートＳＧは、例えば、ワード線ＷＬと同様に、不純物が導入されたｐｏｌｙ−Ｓｉ、または金属等の導電層で構成される。
【００５６】
選択ゲートＳＧの上方に図示せぬ絶縁層を介してソース線ＳＬが形成され、さらに上方に図示せぬ絶縁層を介してビット線ＢＬが形成される。
【００５７】
選択ゲートＳＧ、ワード線ＷＬ、バックゲートＢＧ、および電極間絶縁層内には、Ｕ字状メモリホール５８が設けられる。このＵ字状メモリホール５８は、カラム方向に並ぶ一対の貫通ホール５６と、一対の貫通ホール５６の下端を連結する連結ホール５７とで構成される。貫通ホール５６は、選択ゲートＳＧ、ワード線ＷＬ、および電極間絶縁層内において積層方向に延びるように形成される。連結ホール５７は、バックゲートＢＧ内においてカラム方向に延びるように形成される。
【００５８】
また、ワード線ＷＬおよび電極間絶縁層には、一対の貫通ホール５６の間で、かつロウ方向および積層方向に拡がる図示せぬスリットが設けられる。これにより、ワード線ＷＬおよび電極間絶縁層は、ロウ方向に沿って分断される。さらに、選択ゲートＳＧには、スリットが開口するように、スリットの上部にロウ方向および積層方向に拡がる図示せぬ開口部が設けられる。これにより、選択ゲートＳＧは、ロウ方向に沿って分断され、一方がドレイン側選択ゲートＳＧＤ、他方がソース側選択ゲートＳＧＳとなる。スリットおよび開口部には、例えば絶縁材が埋め込まれる。
【００５９】
メモリ層５４は、Ｕ字状メモリホール５８の内面上に形成される。すなわち、メモリ層５４は、Ｕ字状メモリホール５８内における選択ゲートＳＧ、ワード線ＷＬ、バックゲートＢＧ、および電極間絶縁層上に形成される。メモリ層５４は、Ｕ字状メモリホール５８の内面上から順に形成されたブロック絶縁層５１、電荷蓄積層５２、およびトンネル絶縁層５３で構成される。
【００６０】
Ｕ字状半導体層３１は、Ｕ字状メモリホール５８内におけるメモリ層５４上に形成される。すなわち、Ｕ字状半導体層３１は、一対の貫通ホール５６内におけるメモリ層５４上に形成された一対の柱状部と、連結ホール５７内におけるメモリ層５４上に形成された連結部とで構成される。Ｕ字状半導体層３１は、不純物（例えばリン）を含有するｐｏｌｙ−Ｓｉまたはアモルファスシリコン（ａ−Ｓｉ）等の導電層で構成され、チャネルとして機能する。
【００６１】
Ｕ字状メモリホール５８内におけるＵ字状半導体層３１上には、コア層５５が形成される。コア層５５は例えば酸化シリコン（例えば、ＳｉＯ２）からなる絶縁層で構成され、これにより、Ｕ字状メモリホール５８内が埋め込まれる。なお、コア層５５を空洞として、Ｕ字状メモリホール５８内を埋め込まなくてもよい。
【００６２】
また、図示はしないが、選択ゲートＳＧおよびワード線ＷＬの絶縁材（スリットおよび開口部）に接する部分をシリサイド化してもよい。
【００６３】
Ｕ字状半導体層３１と、その周囲に形成されたメモリ層５４および各種ゲートによって、各種トランジスタが構成される。そして、Ｕ字状半導体層３１をチャネルとして、これに沿ってメモリストリング４０が構成される。
【００６４】
より具体的には、ワード線ＷＬ、Ｕ字状半導体層３１、およびこれらの間に形成されたメモリ層５４でメモリセルトランジスタＭＴｒが構成される。また、選択ゲートＳＧ（ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳ）、Ｕ字状半導体層３１、およびこれらの間に形成されたメモリ層５４で選択トランジスタ（ドレイン側選択トランジスタＳＤＴｒおよびソース側選択トランジスタＳＳＴｒ）が構成される。
【００６５】
また、バックゲートＢＧ、Ｕ字状半導体層３１、およびこれらの間に形成されたメモリ層５４でバックゲートトランジスタＢＧＴｒが構成される。バックゲートＢＧには、バックゲートトランジスタＢＧＴｒが常にオン状態になるように電圧が印加される。
【００６６】
なお、メモリ層５４と称したが、選択トランジスタおよびバックゲートトランジスタＢＧＴｒにおいて、メモリ層５４はデータを記憶するものではなく、単にゲート絶縁膜として機能する。
【００６７】
図５においてロウ方向に沿って配列された複数のメモリストリング４０の集合が、図５で説明したメモリグループＧＰに相当する。
【００６８】
図７は、図５におけるメモリストリング４０を示す回路図である。
【００６９】
図７に示すように、メモリストリング４０は、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒを備える。
【００７０】
上述したように、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７は、ソース側選択トランジスタＳＳＴｒとドレイン側選択トランジスタＳＤＴｒとの間に電流経路が直列に接続される。バックゲートトランジスタＢＧＴｒは、メモリセルトランジスタＭＴｒ３とＭＴｒ４との間に電流経路が直列に接続される。
【００７１】
より具体的には、メモリセルトランジスタＭＴｒ０〜ＭＴｒ３の電流経路、およびメモリセルトランジスタＭＴｒ４〜ＭＴｒ７の電流経路はそれぞれ積層方向に直列接続される。そして、積層方向の下部側においてバックゲートトランジスタＢＧＴｒがメモリセルトランジスタＭＴｒ３とＭＴｒ４との間に配置されることで、これらの電流経路を直列に接続している。すなわち、図６に示すＵ字状シリコンピラーに沿って、メモリストリング４０として、ソース側選択トランジスタＳＳＴｒ、ドレイン側選択トランジスタＳＤＴｒ、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７、およびバックゲートトランジスタＢＧＴｒの電流経路が直列に接続される。データの書き込み動作および読み出し動作時において、バックゲートトランジスタＢＧＴｒは常にオン状態とされる。
【００７２】
また、メモリセルトランジスタＭＴｒ０〜ＭＴｒ７の制御ゲートはワード線ＷＬ０〜ＷＬ７に接続され、バックゲートトランジスタＢＧＴｒの制御ゲートはバックゲートＢＧに接続される。また、ソース側選択トランジスタＳＳＴｒのゲートはソース側選択ゲートＳＧＳに接続され、ドレイン側選択トランジスタＳＤＴｒのゲートはドレイン側選択ゲートＳＧＤに接続される。
【００７３】
［動作方法］
以下に、図８および図９を用いて、本実施形態に係る不揮発性半導体記憶装置の動作方法について説明する。ここでは、メモリセル（メモリセルトランジスタＭＴｒ）がＮ型トランジスタであり、１つのメモリセルを２ビットとして用いて４値の情報を記憶する（４個の閾値レベルを用いる）多値動作について説明する。
【００７４】
図８は、本実施形態に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【００７５】
比較例において、まず、図８（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【００７６】
次に、図８（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥａにシフトさせる。閾値レベルＥａは、正の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃの分布と同程度である。閾値レベルＥａは、書き込みを開始するベース閾値レベルであり、４個の閾値レベルのうち最も下端（負側）のレベルである。
【００７７】
なお、以下の説明において、下端の閾値レベルとは複数の閾値レベルのうち、最も電圧の小さい閾値レベルを示す。また、上端の閾値レベルとは複数の閾値レベルのうち、最も電圧の大きい閾値レベルを示す。また、下端／上端からｍ（ｍは正の整数）番目の閾値レベルとは、下端／上端の閾値レベルを１番目として起算されたｍ番目の閾値レベルを示す。
【００７８】
次に、図８（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥａから閾値レベルＡ、Ｂ、Ｃのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥａを基準として、低いほうから順に閾値レベルＥａ、Ａ、Ｂ、Ｃの４値に書き込まれる。このとき、閾値レベルＥａへの書き込みは、実質的に書き込み動作が行われない。
【００７９】
ここで、閾値レベルＥａ、Ａ、Ｂ、Ｃの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥａからの書き込み動作における平均閾値電圧シフト量（閾値レベルＥａから閾値レベルＡ、Ｂ、Ｃまでの閾値電圧シフト量の平均）は、（１＋２＋３）／３＝２［ユニット］となる。詳細は後述するが、この書き込み動作における平均閾値電圧シフト量が大きくなると、電荷保持特性が劣化してしまう。これに対し、本実施形態は、この書き込み動作における平均閾値電圧シフト量を小さくするものである。
【００８０】
図９は、本実施形態に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【００８１】
本実施形態において、まず、図９（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【００８２】
次に、図９（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥｂにシフトさせる。閾値レベルＥｂは、正の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃの分布と同程度である。閾値レベルＥｂは、書き込みを開始するベース閾値レベルであり、４個の閾値レベルのうち下端（負側）から２番目の閾値レベルである。閾値レベルＥｂは、比較例における閾値レベルＡと同程度のレベルである。
【００８３】
次に、図９（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥｂから閾値レベルＡ、Ｂ、Ｃのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥｂを基準として、低いほうから順に閾値レベルＡ、Ｅｂ、Ｂ、Ｃの４値に書き込まれる。このとき、閾値レベルＥｂへの書き込みは、実質的に書き込み動作が行われない。また、閾値レベルＡへの書き込みは、実質的に消去動作と同様である。すなわち、閾値レベルＥｂから閾値レベルＡへの書き込みは、書き込み対象のメモリセルに選択的に消去動作を行うことと同様である。この選択消去動作についての詳細は、後述する。
【００８４】
ここで、閾値レベルＡ、Ｅｂ、Ｂ、Ｃの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥｂからの書き込み動作における平均閾値電圧シフト量は、（１＋１＋２）／３＝１．３３［ユニット］となる。
【００８５】
このように、本実施形態における平均閾値電圧シフト量は、比較例における平均閾値電圧シフト量よりも小さくなり、４値の書き込み動作において最小となる。これにより、書き込み／消去動作の繰り返しによるトンネル絶縁層５３の劣化を抑制し、それに伴う電荷保持特性の劣化を抑制することができる。トンネル絶縁層５３への電荷捕獲量は、閾値電圧のシフト量にほぼ比例する。このため、本実施形態における書き込み／消去動作の繰り返しによるメモリセルのデバイス寿命は、比較例と比べて２／１．３３＝１．５倍になると考えられる。
【００８６】
なお、ベース閾値レベルＥｂを４個の閾値レベルのうち下端（負側）から２番目の閾値レベルにしたが、これに限らない。例えば、ベース閾値レベルＥｂを４個の閾値レベルのうち下端（負側）から３番目の閾値レベル、すなわち、図９における閾値レベルＢと同程度のレベルにしてもよい。言い換えると、ベース閾値レベルＥｂを４個の閾値レベルのうち両端（最も下端および上端）以外の閾値レベルにしてもよい。これにより、書き込み動作における平均閾値電圧シフト量を最小にすることができる。
【００８７】
しかし、トンネル絶縁層５３が酸化シリコンで構成されたＮ型トランジスタにおいて、トンネル絶縁層５３への正孔の注入速度は電子の注入速度よりも小さい。このため、Ｎ型トランジスタにおいて、正孔注入によって行う選択消去動作（正側から負側への書き込み動作）の動作速度は、電子注入によって行う書き込み動作（負側から正側への書き込み動作）の動作速度よりも遅い。一例として、ベース閾値レベルを下端（負側）から３番目の閾値レベルにした場合のベース閾値レベルから最も下端の閾値レベル（１番目の閾値レベル）への書き込み動作の動作速度は、ベース閾値レベルを下端（負側）から２番目の閾値レベルにした場合のベース閾値レベルから最も上端の閾値レベル（４番目の閾値レベル）への書き込み動作の動作速度よりも遅い。このため、本実施形態において、正孔注入による選択消去動作を少なくするのが好ましく、ベース閾値レベルＥｂを４個の閾値レベルのうち下端（負側）から２番目の閾値レベルに設定することがより望ましい。
【００８８】
［選択消去動作方法］
以下に、図１０および図１１を用いて、本実施形態に係る不揮発性半導体記憶装置の選択消去動作方法について説明する。ここでは、Ｉ字状半導体層に沿ってメモリストリングが形成される構造を例に説明するが、Ｕ字状半導体層に沿ってメモリストリングが形成される構造でも同様の動作が可能である。
【００８９】
上述したように、本実施形態に係る不揮発性半導体記憶装置の書き込み動作方法では、基準となる閾値レベルから負方向へ閾値電圧を動かす必要がある。この動作は、１つのメモリセルトランジスタＭＴｒのみを選択して消去するいわゆる「選択消去動作」によって実現される。以下に、選択消去動作について詳説する。
【００９０】
図１０は、本実施形態に係る不揮発性半導体記憶装置を示す模式的な平面回路図であり、メモリストリング４０の選択消去方法を示す図である。図１１は、図１０の選択メモリストリング４０ａを含むメモリグループＧＰを示す模式的な断面回路図であり、メモリセルトランジスタＭＴｒの選択消去方法を示す図である。
【００９１】
まず、図１０および図１１を用いて、選択メモリセルトランジスタＭＴｒ、および選択メモリセルトランジスタＭＴｒを含む選択メモリストリング４０ａに印加される電圧について説明する。
【００９２】
図１０および図１１に示すように、選択メモリストリング４０ａにおけるドレイン側選択ゲートＳＧＤに、電圧Ｖｅｒａ，ｇが印加される。また、選択メモリストリング４０ａに接続されるビット線ＢＬに、電圧Ｖｅｒａが印加される。すなわち、ドレイン側選択トランジスタＳＤＴｒのゲートに電圧Ｖｅｒａ，ｇが印加され、ドレインに電圧Ｖｅｒａが印加される。ここで、Ｖｅｒａ＞Ｖｅｒａ，ｇである。ドレイン側選択トランジスタＳＤＴｒに上記電圧を印加することにより、ドレイン側選択トランジスタＳＤＴｒのドレイン領域においてＧＩＤＬ（Gate-induced drain leakage）が発生する。選択消去は、ＧＩＤＬによる正孔電流を選択メモリストリング４０ａのチャネル領域に流し、選択メモリセルトランジスタＭＴｒに導入することによって行われる。
【００９３】
図１１に示すように、ＧＩＤＬによる正孔電流を選択メモリストリング４０ａのチャネル領域に流し、選択メモリセルトランジスタＭＴｒに導入するために、選択メモリストリング４０ａ内の非選択メモリセルトランジスタＭＴｒのゲート（ワード線ＷＬ）に電圧Ｖｐａｓｓが印加され、選択メモリセルトランジスタＭＴｒのゲート（ワード線ＷＬ）に電圧Ｖｐｇｍが印加される。ここで、電圧Ｖｐａｓｓはチャネル領域に正孔電流が流れる程度に十分大きな値であり、電圧Ｖｐｇｍは例えば０Ｖである。また、０≦Ｖｐｇｍ≦Ｖｐａｓｓ≦Ｖｅｒａ，ｇ≦Ｖｅｒａの関係が成り立つ。このように、電圧Ｖｐａｓｓおよび電圧Ｖｐｇｍを調整することにより、選択メモリセルトランジスタＭＴｒに正孔電流を導入し、選択メモリセルトランジスタＭＴｒのみを選択消去することができる。
【００９４】
選択メモリストリング４０ａのチャネル領域に流れるＧＩＤＬによる正孔電流は、選択メモリセルトランジスタＭＴｒを越えて、ソース側選択トランジスタＳＳＴｒまで達する。しかし、選択メモリストリング４０ａにおけるソース側選択ゲートＳＧＳに電圧Ｖｅｒａが印加され、選択メモリストリング４０に接続されるソース線ＳＬにも電圧Ｖｅｒａが印加される。すなわち、ソース側選択トランジスタＳＳＴｒのゲートおよびソースに、電圧Ｖｅｒａが印加される。このため、ソース側選択トランジスタＳＳＴｒにおいてＧＩＤＬの発生はなく、カットオフ状態である。したがって、ソース側選択トランジスタＳＳＴｒにおいて、正孔電流は止まる。
【００９５】
次に、再度図１０および図１１を用いて、選択メモリストリング４０ａと同じメモリグループＧＰに属する非選択メモリストリング４０ｂに印加される電圧について説明する。
【００９６】
図１０および図１１に示すように、選択メモリストリング４０ａと同じメモリグループＧＰに属する非選択メモリストリング４０ｂにおけるドレイン側選択ゲートＳＧＤには、選択メモリストリング４０ａにおけるドレイン側選択ゲートＳＧＤと共通に電圧Ｖｅｒａ，ｇが印加される。一方、非選択メモリストリング４０ｂに接続されるビット線ＢＬは浮遊（フローティング）状態に設定される。この場合、ドレイン側選択ゲートＳＧＤのドレイン領域において、ＧＩＤＬは発生しない。
【００９７】
また、選択メモリストリング４０ａと同じメモリグループＧＰに属する非選択メモリストリング４０ｂにおけるソース側選択ゲートＳＧＳには、選択メモリストリング４０ａにおけるソース側選択ゲートＳＧＳと共通に電圧Ｖｅｒａが印加される。ソース線ＳＬにも、共通に電圧Ｖｅｒａが印加される。このため、ソース側選択トランジスタＳＳＴｒにおいてＧＩＤＬの発生はなく、カットオフ状態である。したがって、選択メモリストリング４０ａと同じメモリグループＧＰに属する非選択メモリストリング４０ｂでは、メモリセルトランジスタＭＴｒのゲート（ワード線ＷＬ）に電圧Ｖｐｇｍが印加されても、消去動作は進行しない。
【００９８】
次に、再度図１０を用いて、選択メモリストリング４０ａと異なるメモリグループＧＰに属する非選択メモリストリング４０ｃに印加される電圧について説明する。
【００９９】
図１０に示すように、選択メモリストリング４０ａと異なるメモリグループＧＰに属する非選択メモリストリング４０ｃにおけるドレイン側選択ゲートＳＧＤに、電圧Ｖｅｒａが印加される。また、選択メモリストリング４０ａと異なるメモリグループＧＰに属する非選択メモリストリング４０ｃに接続されるビット線ＢＬには、選択メモリストリング４０ａと共通にＶｅｒａが印加される、または浮遊状態に設定される。すなわち、ドレイン側選択トランジスタＳＤＴｒは、ゲートおよびドレインにＶｅｒａが印加されることでカットオフ状態である、または、ゲートにＶｅｒａが印加され、ドレインが浮遊状態に設定される。このため、ドレイン側選択トランジスタＳＤＴｒのドレイン領域において、ＧＩＤＬは発生しない。したがって、選択メモリストリング４０ａと異なるメモリグループＧＰに属する非選択メモリストリング４０ｃでは、メモリセルトランジスタＭＴｒの消去動作は進行しない。
【０１００】
このようにして、１つのメモリセルトランジスタＭＴｒのみに対する選択消去を実行することができる。
【０１０１】
［効果］
上記本実施形態によれば、４値の情報を記憶するメモリセルにおいて、書き込みを開始するベース閾値レベルを、複数の閾値レベルのうち中間付近の閾値レベルに設定する。より具体的には、書き込みを開始するベース閾値レベルを、４個の閾値レベルのうち下端側から２番目の閾値レベルに設定する。これにより、書き込み／消去動作の繰り返しにおける平均閾値電圧シフト量を小さくすることができる。すなわち、書き込み動作におけるトンネル絶縁層５３にかかる電界を小さくし、トンネル絶縁層５３の劣化を抑制することができる。その結果、電荷保持特性の劣化を抑制することができる。
【０１０２】
以下に図１２および図１３を用いて、上記効果の根拠について説明する。
【０１０３】
図１２は、繰り返し書き込み／消去動作における閾値電圧ウィンドウと電荷保持時における閾値電圧シフト量との関係を示す実験結果のグラフである。
【０１０４】
ここで、閾値電圧ウィンドウとは、書き込み動作による閾値電圧シフト量（Ｖｔｈ，ｗｉｎ）を示す。言い換えると、書き込み後の閾値レベル（書き込み閾値レベルＶｔｈ，ｗ）と書き込み前の閾値レベル（消去閾値レベルＶｔｈ，ｅ（例えば、ベース閾値レベル））との差の絶対値である。また、電荷保持時における閾値電圧シフト量とは、書き込み動作後、一定温度において一定時間経過した後の電荷蓄積層からの電荷（電子）の放出量を示す。電荷蓄積層からの電荷（電子）の放出量が多いことは、電荷保持特性が劣化することを示す。すなわち、図１２は、書き込み動作による閾値電圧シフト量に対する電荷保持特性を示す実験結果である。
【０１０５】
図１２に示すように、繰り返し書き込み／消去動作における閾値ウィンドウと、電荷保持時における閾値電圧シフト量とは、比例関係であり、繰り返し書き込み／消去動作における閾値電圧ウィンドウが大きくなると電荷保持時における閾値電圧シフト量が大きくなる。すなわち、上記本実施形態のように、繰り返し書き込み／消去動作における閾値電圧ウィンドウを小さくすることで、電荷保持特性の劣化を抑制することができる。
【０１０６】
図１３は、各閾値電圧ウィンドウＶｔｈ，ｗｉｎにおける、繰り返し書き込み／消去動作回数とトンネル絶縁層の電子トラップ密度との関係を示すシミュレーショングラフである。
【０１０７】
ここで、閾値電圧ウィンドウＶｔｈ，ｗｉｎ（＝Ｖｔｈ，ｗ−Ｖｔｈ，ｅ）は、以下の（１）〜（３）の場合を計算した。（１）消去閾値レベルＶｔｈ，ｅを１Ｖに固定し、書き込み閾値レベルＶｔｈ，ｗを２〜７Ｖの範囲で変化させた場合、（２）消去閾値レベルＶｔｈ，ｅを２〜６Ｖの範囲で変化させ、閾値電圧ウィンドウＶｔｈ，ｗｉｎを１Ｖに固定した場合、（３）閾値電圧ウィンドウＶｔｈ，ｗｉｎを３Ｖとした場合（Ｖｔｈ，ｗ＝７Ｖ、Ｖｔｈ，ｅ＝４Ｖ）。なお、この計算では、電荷蓄積層への電荷蓄積効率は１００％としているため、浮遊ゲート型のメモリセルの書き込み／消去の場合と同様の計算になっている。
【０１０８】
図１３に示すように、各閾値電圧ウィンドウＶｔｈ，ｗｉｎにおいて、繰り返し書き込み／消去動作回数を増やすと、トンネル絶縁層における電子トラップ密度が増加する。そして、トンネル絶縁層の電子トラップ密度は、閾値電圧ウィンドウＶｔｈ，ｗｉｎに依存している。より具体的には、閾値電圧ウィンドウＶｔｈ，ｗｉｎが大きくなればトンネル絶縁層の電子トラップ密度は増加し、小さくなれば減少する。そして、トンネル絶縁層の電子トラップ密度は、閾値電圧ウィンドウＶｔｈ，ｗｉｎが大きくなるにつれて線形的に増加している。このとき、トンネル絶縁層の電子トラップ密度は、消去閾値レベルＶｔｈ，ｅおよび書き込み閾値レベルＶｔｈ，ｗには依存せず、これらの差、すなわち、閾値電圧ウィンドウＶｔｈ，ｗｉｎのみに依存している。
【０１０９】
一旦トンネル絶縁層に捕獲された電子は、その後の電荷保持の際に放出されて閾値電圧シフトを引き起こすため、電荷保持特性の劣化に影響を与える。すなわち、トンネル絶縁層の電子トラップ密度の増加は、電荷保持特性の劣化につながる。したがって、図１３に示すシミュレーション結果は、図１２に示す実験結果の傾向、すなわち、閾値電圧ウィンドウＶｔｈ，ｗｉｎの増加が電荷保持特性を劣化させるという傾向と一致している。
【０１１０】
これらの実験結果およびシミュレーション結果は、繰り返し書き込み／消去動作における閾値電圧シフト量（閾値電圧ウィンドウ）を減少することによって、トンネル絶縁層にかかる電界を緩和してトンネル絶縁層の電子トラップ密度の減少を図り、さらには電荷保持特性の劣化を抑制することができる、ということを示している。すなわち、本実施形態に示すように、書き込み動作における平均閾値電圧シフト量を減少させることにより、上記効果を得ることができる。
【０１１１】
なお、上記効果は、特に、３次元積層型メモリ等の堆積法により形成され、欠陥（トラップ）が生じやすいトンネル絶縁層を有するメモリに対して有効であるが、これに限らない。本例は、上述した選択消去動作が可能なメモリ全般に対して適用可能である。
【０１１２】
また、チャネル材料としてＳｉを用いる場合、ＧＩＤＬの電流量が小さく、消去動作が正孔供給律速となる懸念がある。これに対し、ドレイン側選択トランジスタＳＧＤのドレイン領域にＳｉＧｅを用いてもよい。これにより、ドレイン側選択トランジスタＳＧＤのドレイン領域におけるバンドギャップを小さくすることができ、ＧＩＤＬの発生を促進することができる。
【０１１３】
また、本実施形態においてＭＯＮＯＳ構造のメモリセルを有する３次元積層型メモリを例に説明したが、これに限らず、浮遊ゲート型のメモリセルを有する３次元積層型メモリであってもよい。
【０１１４】
また、チャネル材料としてＳｉに限らず、ＧｅまたはＳｉＧｅを用いてもよい。このとき、メモリセルはＮ型またはＰ型トランジスタのいずれも適用可能である。
【０１１５】
［変形例１］
以下に、図１４および図１５を用いて、本実施形態に係る不揮発性半導体記憶装置の変形例１について説明する。変形例１は、メモリセルがＮ型トランジスタであり、１つのメモリセルを３ビットとして用いて８値の情報を記憶する（８個の閾値レベルを用いる）例である。
【０１１６】
図１４は、変形例１に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【０１１７】
比較例において、まず、図１４（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【０１１８】
次に、図１４（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥｃにシフトさせる。閾値レベルＥｃは、正の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの分布と同程度である。閾値レベルＥｃは、書き込みを開始するベース閾値レベルであり、８個の閾値レベルのうち最も下端（負側）のレベルである。
【０１１９】
次に、図１４（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥｃから閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥｃを基準として、低いほうから順に閾値レベルＥｃ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの８値に書き込まれる。このとき、閾値レベルＥｃへの書き込みは、実質的に書き込み動作が行われない。
【０１２０】
ここで、閾値レベルＥｃ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥｃからの書き込み動作における平均閾値電圧シフト量（閾値レベルＥｃから閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇまでの閾値電圧シフト量の平均）は、（１＋２＋３＋４＋５＋６＋７）／７＝４［ユニット］となる。
【０１２１】
図１５は、変形例１に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【０１２２】
変形例１において、まず、図１５（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【０１２３】
次に、図１５（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥｄにシフトさせる。閾値レベルＥｄは、正の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの分布と同程度である。閾値レベルＥｄは、書き込みを開始するベース閾値レベルであり、８個の多値閾値レベルのうち下端（負側）から４番目の閾値レベルである。閾値レベルＥｄは、比較例における閾値レベルＣと同程度のレベルである。
【０１２４】
次に、図１５（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥｄから閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥｄを基準として、低いほうから順に閾値レベルＡ、Ｂ、Ｃ、Ｅｄ、Ｄ、Ｅ、Ｆ、Ｇの８値に書き込まれる。このとき、閾値レベルＥｄへの書き込みは、実質的に書き込み動作が行われない。また、閾値レベルＡ、Ｂ、Ｃへの書き込みは、実質的に消去動作と同様である。すなわち、閾値レベルＥｄから閾値レベルＡ、Ｂ、Ｃへの書き込みは、書き込み対象のメモリセルに選択的に消去動作を行うことと同様である。
【０１２５】
ここで、閾値レベルＡ、Ｂ、Ｃ、Ｅｄ、Ｄ、Ｅ、Ｆ、Ｇの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥｄからの書き込み動作における平均閾値電圧シフト量は、（３＋２＋１＋１＋２＋３＋４）／７＝２．２９［ユニット］となる。
【０１２６】
このように、変形例１における平均閾値電圧シフト量は、比較例における平均閾値電圧シフト量よりも小さくなり、８値の書き込み動作において最小となる。これにより、書き込み／消去動作の繰り返しによるトンネル絶縁層５３の劣化を抑制し、それに伴う電荷保持特性の劣化を抑制することができる。また、変形例１における書き込み／消去動作の繰り返しによるメモリセルのデバイス寿命は、比較例と比べて４／２．２９＝１．７５倍になると考えられる。
【０１２７】
上記本実施形態および変形例１に示したように、トンネル絶縁層５３の劣化の抑制効果は、メモリセルのビット数が大きいほど顕著に現れる。すなわち、メモリセルのビット数が大きいほど、比較例に対するメモリセルのデバイス寿命が長くなる。
【０１２８】
なお、ベース閾値レベルＥｄを８個の閾値レベルのうち下端（負側）から４番目の閾値レベルにしたが、これに限らない。例えば、ベース閾値レベルＥｄを８個の閾値レベルのうち下端（負側）から５番目の閾値レベル、すなわち、図１５における閾値レベルＤと同程度のレベルにしてもよい。これにより、書き込み動作における平均閾値電圧シフト量を最小にすることができる。また、これに限らず、ベース閾値レベルＥｄを８個の閾値レベルのうち両端（最も下端および上端）以外の閾値レベルにしてもよい。しかし、変形例１において、ベース閾値レベルＥｄを８個の多値閾値レベルのうち下端（負側）から４番目の閾値レベルに設定することがより望ましい。
【０１２９】
また、上記本実施形態および変形例１に示したメモリセル動作は、１つのメモリセルを４ビット以上として使う多値動作の場合でも同様に実現できる。例えば、４ビット（１６値）の比較例の場合（ベース閾値レベルを１６個の閾値レベルのうち最も下端の閾値レベルにした場合）では、書き込み／消去を繰り返す際の平均閾値電圧シフト量は（１＋２＋３＋４＋５＋６＋７＋８＋９＋１０＋１１＋１２＋１３＋１４＋１５）／１５＝８［ユニット］である。これに対して、４ビットに本実施形態を適用した場合（ベース閾値レベルを１６個の多値閾値レベルのうち下端から８番目の閾値レベルにした場合）では、平均閾値電圧シフト量は（７＋６＋５＋４＋３＋２＋１＋１＋２＋３＋４＋５＋６＋７＋８)／１５＝４．２６［ユニット］となる。４ビットの場合、書き込み／消去動作の繰り返しによるメモリセルのデバイス寿命は、比較例と比べて８／４．２６＝１．８７５倍になると考えられる。
【０１３０】
［変形例２］
以下に、図１６および図１７を用いて、本実施形態に係る不揮発性半導体記憶装置の変形例２について説明する。
【０１３１】
上記本実施形態および変形例１において、ｐｏｌｙ−Ｓｉやａ−Ｓｉをチャネル材料とし、メモリセルがＮ型トランジスタである例について説明した。しかし、ＭＯＮＯＳ構造を堆積法により形成する３次元積層型メモリにおいて、チャネル領域のキャリア移動度を向上させるため、Ｇｅをチャネル材料として用いることも考えられる。Ｇｅをチャネル材料として用いる場合、メモリセルをＮ型トランジスタにすると、コンタクト抵抗が大きくなる。また、Ｇｅに欠陥が発生することで導電型がＰ型に変化しやすくなる。
【０１３２】
これに対し、変形例２は、チャネル材料としてＧｅを用いて、かつ、メモリセルをＰ型トランジスタとする例である。また、変形例２は、１つのメモリセルを２ビットとして用いて４値の情報を記憶する（４個の閾値レベルを用いる）例である。
【０１３３】
図１６は、変形例２に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【０１３４】
比較例において、まず、図１６（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【０１３５】
次に、図１６（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥｅにシフトさせる。閾値レベルＥｅは、負の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃの分布と同程度である。閾値レベルＥｅは、書き込みを開始するベース閾値レベルであり、４個の閾値レベルのうち上端（最も正側）のレベルである。
【０１３６】
次に、図１６（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥｅから閾値レベルＡ、Ｂ、Ｃのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥｅを基準として、高いほうから順に閾値レベルＥｅ、Ａ、Ｂ、Ｃの４値に書き込まれる。このとき、閾値レベルＥｅへの書き込みは、実質的に書き込み動作が行われない。
【０１３７】
ここで、閾値レベルＥｅ、Ａ、Ｂ、Ｃの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥｅからの書き込み動作における平均閾値電圧シフト量（閾値レベルＥｅから閾値レベルＡ、Ｂ、Ｃまでの閾値電圧シフト量の平均）は、（１＋２＋３）／３＝２［ユニット］となる。
【０１３８】
図１７は、変形例２に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【０１３９】
変形例２において、まず、図１７（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【０１４０】
次に、図１７（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥｆにシフトさせる。閾値レベルＥｆは、負の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃの分布と同程度である。閾値レベルＥｆは、書き込みを開始するベース閾値レベルであり、４個の閾値レベルのうち上端（最も正側）から３番目のレベルである。閾値レベルＥｆは、比較例における閾値レベルＢと同程度のレベルである。
【０１４１】
次に、図１７（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥｆから閾値レベルＡ、Ｂ、Ｃのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥｆを基準として、高いほうから順に閾値レベルＡ、Ｂ、Ｅｆ、Ｃの４値に書き込まれる。このとき、閾値レベルＥｆへの書き込みは、実質的に書き込み動作が行われない。また、閾値レベルＡ、Ｂへの書き込みは、実質的に消去動作と同様である。すなわち、閾値レベルＥｆから閾値レベルＡ、Ｂへの書き込みは、書き込み対象のメモリセルに選択的に消去動作を行うことと同様である。
【０１４２】
ここで、閾値レベルＡ、Ｂ、Ｅｆ、Ｃの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥｆからの書き込み動作における平均閾値電圧シフト量は、（１＋１＋２）／３＝１．３３［ユニット］となる。
【０１４３】
このように、変形例２における平均閾値電圧シフト量は、比較例における平均閾値電圧シフト量よりも小さくなり、４値の書き込み動作において最小となる。これにより、書き込み／消去動作の繰り返しによるトンネル絶縁層５３の劣化を抑制し、それに伴う電荷保持特性の劣化を抑制することができる。また、変形例２における書き込み／消去動作の繰り返しによるメモリセルのデバイス寿命は、比較例と比べて２／１．３３＝１．５倍になると考えられる。
【０１４４】
なお、ベース閾値レベルＥｆを４個の閾値レベルのうち上端（正側）から３番目の閾値レベルにしたが、これに限らない。例えば、ベース閾値レベルＥｆを４個の閾値レベルのうち上端（正側）から２番目の閾値レベル、すなわち、図１７における閾値レベルＢと同程度のレベルにしてもよい。言い換えると、ベース閾値レベルＥｆを４個の閾値レベルのうち両端（最も下端および上端）以外の閾値レベルにしてもよい。これにより、書き込み動作における平均閾値電圧シフト量を最小にすることができる。
【０１４５】
しかし、Ｐ型トランジスタにおいても、トンネル絶縁層５３への電子の注入速度は正孔の注入速度よりも大きい。このため、Ｐ型トランジスタにおいて、電子注入によって行う選択消去動作（負側から正側への書き込み動作）の動作速度は、正孔注入によって行う書き込み動作（正側から負側への書き込み動作）の動作速度よりも速い。一例として、ベース閾値レベルを上端（正側）から３番目の閾値レベルにした場合のベース閾値レベルから最も上端の閾値レベル（１番目の閾値レベル）への選択消去動作（負側から正側への書き込み動作）の動作速度は、ベース閾値レベルを上端（正側）から２番目の閾値レベルにした場合のベース閾値レベルから最も下端の閾値レベル（４番目の閾値レベル）への書き込み動作（正側から負側への書き込み動作）の動作速度よりも速い。このため、変形例２において、正孔注入による書き込み動作（正側から負側への書き込み動作）を少なくすることが好ましく、ベース閾値レベルＥｆを４個の閾値レベルのうち上端（正側）から３番目の閾値レベルに設定することがより望ましい。
【０１４６】
一般的に、チャネルとしてＧｅを用いたＰ型トランジスタでは、書き込み動作において正孔がキャリアとして機能する。しかし、ＳｉＯ２で構成されるトンネル絶縁層５３は価電子帯のバンドオフセットが大きいため、正孔による書き込み動作の速度は比較的遅い。これに対し、変形例２では、電子をキャリアとした選択消去動作（負側から正側への書き込み動作）が一部行われる。このため、正孔のみをキャリアとした比較例の書き込み動作に比べて、電子もキャリアとして用いる書き込み動作（電子による選択消去動作も用いる書き込み動作）を行う変形例２の書き込み動作のほうが、平均動作速度を速くすることができる。
【０１４７】
なお、変形例２における選択消去動作（負側から正側への書き込み動作）は、上記本実施形態における図１０および図１１に示す選択消去動作（正側から負側への書き込み動作）の各電圧の正負を逆転することで実現することができる。
【０１４８】
［変形例３］
以下に、図１８および図１９を用いて、本実施形態に係る不揮発性半導体記憶装置の変形例３について説明する。変形例３は、メモリセルがＰ型トランジスタであり、１つのメモリセルを３ビットとして用いて８値の情報を記憶する（８個の閾値レベルを用いる）例である。
【０１４９】
図１８は、変形例３に対する比較例に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【０１５０】
比較例において、まず、図１８（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【０１５１】
次に、図１８（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥｇにシフトさせる。閾値レベルＥｇは、負の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの分布と同程度である。閾値レベルＥｇは、書き込みを開始するベース閾値レベルであり、８個の閾値レベルのうち上端（最も正側）の閾値レベルである。
【０１５２】
次に、図１８（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥｇから閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥｇを基準として、高いほうから順に閾値レベルＥｇ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの８値に書き込まれる。このとき、閾値レベルＥｇへの書き込みは、実質的に書き込み動作が行われない。
【０１５３】
ここで、閾値レベルＥｇ、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥｇからの書き込み動作における平均閾値電圧シフト量（閾値レベルＥｇから閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇまでの閾値電圧シフト量の平均）は、（１＋２＋３＋４＋５＋６＋７）／７＝４［ユニット］となる。
【０１５４】
図１９は、変形例３に係る書き込み／消去動作におけるメモリセルの閾値分布を示す図である。
【０１５５】
変形例３において、まず、図１９（ａ）に示すように、複数のメモリセルの情報が一括消去される。この消去動作により、メモリセルの閾値レベルが閾値レベルＥｒとなるように設定される。閾値レベルＥｒは、正または負の閾値レベルであり、その分布は比較的広い状態である。
【０１５６】
次に、図１９（ｂ）に示すように、メモリセルの閾値レベルを閾値レベルＥｒから閾値レベルＥｈにシフトさせる。閾値レベルＥｈは、負の閾値レベルであり、その分布は閾値レベルＥｒの分布よりも狭く、後述する閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇの分布と同程度である。閾値レベルＥｈは、書き込みを開始するベース閾値レベルであり、８個の多値閾値レベルのうち上端（最も正側）から５番目のレベルである。閾値レベルＥｈは、比較例における閾値レベルＤと同程度のレベルである。
【０１５７】
次に、図１９（ｃ）に示すように、書き込み対象のメモリセルに情報が書き込まれる。これにより、書き込み対象のメモリセルの閾値レベルを閾値レベルＥｈから閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇのいずれかにシフトする、またはシフトしない。すなわち、メモリセルは、閾値レベルＥｈを基準として、高いほうから順に閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅｈ、Ｅ、Ｆ、Ｇの８値に書き込まれる。このとき、閾値レベルＥｈへの書き込みは、実質的に書き込み動作が行われない。また、閾値レベルＡ、Ｂ、Ｃ、Ｄへの書き込みは、実質的に消去動作と同様である。すなわち、閾値レベルＥｈから閾値レベルＡ、Ｂ、Ｃ、Ｄへの書き込みは、書き込み対象のメモリセルに選択的に消去動作を行うことと同様である。
【０１５８】
ここで、閾値レベルＡ、Ｂ、Ｃ、Ｄ、Ｅｈ、Ｅ、Ｆ、Ｇの隣接する各閾値電圧差を同等として１［ユニット］とする。この場合、ベース閾値レベルＥｈからの書き込み動作における平均閾値電圧シフト量は、（３＋２＋１＋１＋２＋３＋４）／７＝２．２９［ユニット］となる。
【０１５９】
このように、変形例３における平均閾値電圧シフト量は、比較例における平均閾値電圧シフト量よりも小さくなり、８値の書き込み動作において最小となる。これにより、書き込み／消去動作の繰り返しによるトンネル絶縁層５３の劣化を抑制し、それに伴う電荷保持特性の劣化を抑制することができる。また、変形例３における書き込み／消去動作の繰り返しによるメモリセルのデバイス寿命は、比較例と比べて４／２．２９＝１．７５倍になると考えられる。
【０１６０】
なお、ベース閾値レベルＥｈを８個の多値閾値レベルのうち上端（最も正側）から５番目の閾値レベルにしたが、これに限らない。例えば、ベース閾値レベルＥｈを８個の閾値レベルのうち上端（最も正側）から４番目の閾値レベル、すなわち、図１９における閾値レベルＤと同程度の閾値レベルにしてもよい。これにより、書き込み動作における平均閾値電圧シフト量を最小にすることができる。また、これに限らず、ベース閾値レベルＥｈを８個の閾値レベルのうち両端（最も下端および上端）以外の閾値レベルにしてもよい。しかし、変形例３において、ベース閾値レベルＥｈを８個の閾値レベルのうち上端（正側）から５番目の閾値レベルに設定することがより望ましい。
【０１６１】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１６２】
５…メモリセルアレイ、１０…制御回路、３０…半導体基板、３１…半導体層、５１…ブロック絶縁層、５２…電荷蓄積層、５３…トンネル絶縁層、５６…貫通ホール、５７…連結ホール、５８…Ｕ字状メモリホール、ＭＴｒ…メモリセルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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