(57)【要約】【課題】配線基板を個片化するときに、ソルダーレジスト層のうち、個片化後の配線基板の縁に位置する部分が剥がれることを抑制する。【解決手段】配線基板ＩＰは矩形であり、複数の第１端子ＦＮＧ１、第１配線ＩＮＣ１１、及びソルダーレジスト層ＳＲを有している。また配線基板ＩＰは、ビアＶＡを複数有している。複数の第１端子ＦＮＧ１は、チップ搭載面の第１辺ＳＩＤ１に沿って設けられている。ソルダーレジスト層ＳＲは、第１配線ＩＮＣ１１及びビアＶＡを覆っており、かつ、開口ＳＲＯを有している。開口ＳＲＯは、複数の第１端子ＦＮＧ１を内側に含んでおり、かつ、第１辺ＳＩＤ１に繋がっている。【選択図】図１
2014239108.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、
前記配線基板の第１面に搭載された半導体チップと、
を備え、
前記配線基板は、
前記第１面の第１辺に沿って設けられた複数の第１端子と、
前記第１面に一端が位置している複数のビアと、
前記第１面に設けられ、前記複数の第１端子と前記複数のビアとを接続する複数の第１配線と、
前記第１面に設けられ、いずれかの前記第１端子に電気的に接続しており、前記配線基板の縁まで延伸している第２配線と、
前記第１面に設けられ、第１開口を有していて前記複数の第１配線、前記第２配線、及び前記複数のビアを覆う第１絶縁層と、
を備え、
平面視において、前記第１開口は、前記複数の第１端子を内側に含んでおり、且つ前記第１辺につながっている半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記第１開口の縁に最も近い前記第１端子と、当該第１端子に接続している前記第１配線と、当該第１配線に接続している前記第２配線とで囲まれる第１領域の中には、他の前記第１配線が位置していない半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１領域を構成する前記第１端子の隣に位置する前記第１端子と、当該第１端子に接続している前記第１配線と、当該第１配線に接続している前記第２配線と、前記第１領域の外周とで囲まれる第２領域の中には、他の前記第１配線は位置していない半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記開口の縁と、前記第１辺とが成す角度は、９０°以上である半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記配線基板は矩形であり、かつ少なくとも一つの角部は前記第１絶縁層で覆われており、
前記第２配線は、前記角部のうち前記第１絶縁層で覆われている部分に延伸している半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記第１端子と前記第１辺の間隔は、前記第１端子と前記第１開口の縁の間隔よりも広い半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記配線基板は矩形を有しており、
前記第１辺に対向する辺である第２辺に沿って設けられた複数の第２端子を備え、
前記第１絶縁層は、前記複数の第２端子を内側に含んでおり、かつ前記第２辺につながっている第２開口を有しており、
前記第２開口は、前記第１辺に直角な方向から見た場合に、前記第１開口とは重なっていない半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１辺に対向する辺である第２辺に沿って設けられた複数の第２端子を備え、
前記第１絶縁層は、前記複数の第２端子を内側に含んでおり、かつ前記第２辺につながっている第２開口を有しており、
前記第１辺に直角な方向から見た場合に、前記第２開口の両端は、前記第１開口の両端と同じ位置に位置しており、
前記第１辺に平行な方向を基準にしたときに、隣り合う前記第１端子の間に前記第２端子が位置している半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば配線基板上に半導体チップを搭載した半導体装置に適用可能な技術である。
【背景技術】
【０００２】
半導体装置には、配線基板上に半導体チップを搭載したものがある。配線基板は、半導体チップに接続するための端子を複数有している。この端子は、例えば配線基板と半導体チップとをボンディングワイヤで接続する場合、配線基板の縁に沿って配置される（特許文献１参照）。
【０００３】
また特許文献２，３には、配線基板の縁に沿って複数の端子が配置され、かつ、これらの端子のそれぞれから、引き出し線が配線基板の縁まで延伸していることが記載されている。これら引き出し線は、配線基板の縁のソルダーレジスト層によって被覆されている。一方、ソルダーレジスト層には、複数の端子を露出させるための開口が形成されている。
【０００４】
なお、特許文献４には、配線基板のうち半導体チップが搭載される面（表面）には引き出し線を形成せず、裏面に引き出し線を設けることが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−３２８７１号公報
【特許文献２】特開２０１２−３３８０８号公報
【特許文献３】特許第４８２５５２９号公報
【特許文献４】特開２００７−３６１０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年は、半導体装置の小型化が進んでおり、これに伴って配線基板の小型化も進んでいる。本発明者が検討した結果、配線基板を小型化すると、以下の問題が発生することが予見された。配線基板を小型化すると、ソルダーレジスト層に形成された開口と配線基板の縁の間隔が狭くなる。すると、配線基板を個片化するときに、ソルダーレジスト層のうち、個片化後の配線基板の縁に位置する部分が剥がれる可能性が出てくる。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
一実施の形態によれば、配線基板上には半導体チップが搭載されている。配線基板は、複数の第１端子、複数のビア、複数の第１配線、第２配線、及び第１絶縁層を有している。複数の第１端子は、第１面の第１辺に沿って設けられている。複数のビアは、第１面に一端が位置している。複数の第１配線は、複数の第１端子と複数のビアとを接続する。第２配線は、いずれかの第１端子に電気的に接続しており、配線基板の縁まで延伸している。第１絶縁層は第１面に設けられており、複数の第１配線、第２配線、及び複数のビアを覆う。また第１絶縁層は、第１開口を有している。平面視において、第１開口は、複数の第１端子を内側に含んでおり、且つ第１辺につながっている。
【発明の効果】
【０００８】
前記一実施の形態によれば、配線基板を個片化するときに、ソルダーレジスト層のうち、個片化後の配線基板の縁に位置する部分が剥がれることを抑制できる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】半導体装置の平面図である。
【図３】図１の要部を拡大した図である。
【図４】図２の要部を拡大した図である。
【図５】半導体装置の説明を説明するための断面図である。
【図６】個片化前の配線基板を示す平面図である。
【図７】第２の実施形態に係る半導体装置の平面図である。
【図８】図７に示した配線基板の要部の構成を示す平面図である。
【図９】（ａ）は、変形例１の半導体装置に用いられる配線基板の要部の構成の要部を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ´断面を示す図である。
【図１０】変形例２に係る半導体装置に用いられる配線基板の要部の構成を示す平面図である。
【図１１】図１０の変形例を示す平面図である。
【図１２】変形例３に係る半導体装置に用いられる配線基板の要部を示す平面図である。
【図１３】変形例４に係る半導体装置の構成を示す断面図である。
【図１４】変形例５に係る半導体装置に用いられる配線基板の構成を示す平面図である。
【図１５】個片化前の配線基板の構成を示す平面図である。
【図１６】変形例６の効果を説明する図である。
【図１７】変形例６に係る半導体装置の構成を示す平面図である。
【図１８】変形例７に係る半導体装置が有する配線基板の要部の構成を示す図である。
【図１９】変形例８に係る半導体装置が有する配線基板の要部の構成を示す図である。
【図２０】変形例９に係る半導体装置が有する配線基板の構成を示す図である。
【図２１】変形例１０に係る半導体装置の構成を示す断面図である。
【図２２】変形例１１に係る半導体装置の構成を示す断面図である。
【図２３】変形例１２に係る半導体装置の構成を示す断面図である。
【図２４】変形例１３に係る半導体装置の構成を示す断面図である。
【図２５】変形例１３に係る半導体装置の構成を示す断面図である。
【図２６】変形例１２に係る半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１０】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１１】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す断面図である。半導体装置ＳＤは、配線基板ＩＰ及び半導体チップＳＣを有している。半導体チップＳＣは、マウント材ＣＭＭを用いて配線基板ＩＰのチップ搭載面（第１面）に搭載されている。マウント材ＣＭＭは、例えば銀ペーストであるがＤＡＦ（Die Attachment Film）であってもよい。半導体チップＳＣの電極は、ボンディングワイヤＷＩＲを用いて配線基板ＩＰの端子に接続されている。配線基板ＩＰのチップ搭載面、半導体チップＳＣ、及びボンディングワイヤＷＩＲは、封止樹脂ＭＤＲによって封止されている。また配線基板ＩＰのチップ搭載面とは逆側の面（第２面）には、複数の外部端子ＳＢ、例えばハンダボールが設けられている。本図に示す例において、封止樹脂ＭＤＲの端面は配線基板ＩＰの端面と同一面となっている。ただし、封止樹脂ＭＤＲの端面は、配線基板ＩＰの端面よりも平面視で配線基板ＩＰの内側に位置していても良い。
【００１２】
図２は、半導体装置ＳＤの平面図である。なお、本図では、説明のため封止樹脂ＭＤＲ及びボンディングワイヤＷＩＲを省略している。半導体チップＳＣは矩形である。また、配線基板ＩＰは矩形であり、複数の第１端子ＦＮＧ１、第１配線ＩＮＣ１１、及びソルダーレジスト層ＳＲ（第１絶縁層）を有している。また配線基板ＩＰは、ビアＶＡを複数有している。複数の第１端子ＦＮＧ１は、チップ搭載面の第１辺ＳＩＤ１に沿って設けられている。本図に示す例では、複数の第１端子ＦＮＧ１は、直線に沿って配置されている。ビアＶＡは、配線基板ＩＰの厚さ方向で見た場合に、配線基板ＩＰのチップ搭載面に一端が位置している。複数の第１配線ＩＮＣ１１は、それぞれビアＶＡと第１端子ＦＮＧ１とを接続している。なお、第１配線ＩＮＣ１１に接続するビアＶＡは、半導体チップＳＣの下に位置しているため、図示されていない。ただし、後述する第１配線ＩＮＣ１４に接続するビアＶＡ、及び第１配線ＩＮＣ１３に接続するビアＶＡは、図示されている。
【００１３】
ソルダーレジスト層ＳＲは、第１配線ＩＮＣ１１及びビアＶＡを覆っており、かつ、開口ＳＲＯを有している。開口ＳＲＯは、複数の第１端子ＦＮＧ１を内側に含んでおり、かつ、第１辺ＳＩＤ１に繋がっている。また本図に示す例では、いずれのビアＶＡも、開口ＳＲＯ内に位置していない。
【００１４】
本実施形態によれば、配線基板ＩＰの第１辺ＳＩＤ１と開口ＳＲＯの間には、ソルダーレジスト層ＳＲが位置していない。このため、配線基板ＩＰを小型化しても、第１辺ＳＩＤ１の近くには、細いソルダーレジスト層ＳＲは位置しない。従って、配線基板ＩＰを個片化するときに、ソルダーレジスト層ＳＲのうち個片化後の配線基板ＩＰの縁に位置する部分が剥がれることを抑制できる。
【００１５】
配線基板ＩＰは、さらに、複数の第２端子ＦＮＧ２、複数の第３端子ＦＮＧ３、及び複数の第４端子ＦＮＧ４を有している。複数の第２端子ＦＮＧ２は、第２辺ＳＩＤ２、すなわち第１端子ＦＮＧ１に対向する辺に沿って配置されている。複数の第３端子ＦＮＧ３は、第３辺ＳＩＤ３、すなわち第１辺ＳＩＤ１及び第２辺ＳＩＤ２に繋がる辺に沿って配置されている。複数の第４端子ＦＮＧ４は、第４辺ＳＩＤ４、すなわち第３辺ＳＩＤ３に対向する辺に沿って配置されている。第２端子ＦＮＧ２には第１配線ＩＮＣ１２が接続しており、第３端子ＦＮＧ３には第１配線ＩＮＣ１３が接続しており、第４端子ＦＮＧ４には第１配線ＩＮＣ１４が接続している。なお、第１配線ＩＮＣ１２は第２端子ＦＮＧ２をビアＶＡに接続しており、第１配線ＩＮＣ１３は第３端子ＦＮＧ３を別のビアＶＡに接続しており、第１配線ＩＮＣ１４は第４端子ＦＮＧ４をさらに別のビアＶＡに接続している。
【００１６】
そして、開口ＳＲＯは、４辺の全てに沿って形成されている。言い換えると、ソルダーレジスト層ＳＲの平面形状は、配線基板ＩＰよりも一回り小さく、このため、ソルダーレジスト層ＳＲは、配線基板ＩＰの４辺のいずれにも達していない。そして第１端子ＦＮＧ１、第２端子ＦＮＧ２、第３端子ＦＮＧ３、及び第４端子ＦＮＧ４の全ては、開口ＳＲＯの内側に位置しており、ソルダーレジスト層ＳＲから露出している。
【００１７】
なお、本実施形態では、配線基板ＩＰのチップ搭載面には、めっき時の給電線が形成されておらず、いずれの配線も配線基板ＩＰの縁には達していない。給電線は、配線基板ＩＰの外部端子ＳＢが設けられる面に形成されている。
【００１８】
図３は図１の要部を拡大した図である。本図に示すように、第１端子ＦＮＧ１の表面には、Ｎｉ層ＮＩＬ及びＡｕ層ＡＵＬが、この順に形成されている。これらの層は、第１端子ＦＮＧ１をボンディングワイヤＷＩＲに接続するために設けられている。Ｎｉ層ＮＩＬ及びＡｕ層ＡＵＬは、めっき法、例えば電界めっき法を用いて形成されている。このめっき工程において、ソルダーレジスト層ＳＲはマスクとして機能する。ここで第１端子ＦＮＧ１の端面はソルダーレジスト層ＳＲによって覆われていないため、この端面上にも、Ｎｉ層ＮＩＬ及びＡｕ層ＡＵＬが形成されている。なお、Ａｕ層ＡＵＬは、他の層と合金化してなくなっている場合もある。
【００１９】
第２端子ＦＮＧ２、第３端子ＦＮＧ３、及び第４端子ＦＮＧ４も、第１端子ＦＮＧ１と同様の構成を有している。
【００２０】
本図に示す例では、配線基板ＩＰは２層基板となっている。すなわち配線基板ＩＰは、コア層ＣＲの両面に導体パターンを有している。チップ搭載面側の導体パターンには、上記した各配線及び端子が含まれる。また、逆側の面の導体パターンには、配線（給電線を含む）やランドＬＮＤが含まれる。そしてビアＶＡは、コア層ＣＲを貫通している。詳細には、ビアＶＡは、コア層ＣＲに設けられた貫通孔の中に導体（例えばＣｕ）を充填した構造を有している。なお、ビアＶＡを構成する導体は、貫通孔の側面に沿う部分のみ形成されていても良い。この場合、貫通孔の残りの部分には、例えばソルダーレジスト層ＳＲが充填されている。
【００２１】
図４は、図２の要部を拡大した図である。本図に示すように、第１端子ＦＮＧ１のうち第１辺ＳＩＤ１側の端部から第１辺ＳＩＤ１までの距離ｄ１は、第１端子ＦＮＧ１のうちソルダーレジスト層ＳＲ側の端部からソルダーレジスト層ＳＲまでの距離ｄ２よりも大きいのが好ましい。この理由は、以下の通りである。
【００２２】
距離ｄ１のばらつきの要因には、第１端子ＦＮＧ１を形成するときの露光工程における位置ずれと、配線基板ＩＰをダイシングによって個片化するときの位置ずれがある。一方、距離ｄ２のばらつきの因子には、第１端子ＦＮＧ１を形成するときの露光工程における位置ずれと、開口ＳＲＯを形成するときの露光工程における位置ずれがある。一般に、ダイシング時の位置ずれは、露光工程の位置ずれよりも大きい。特に配線基板ＩＰの裏面にダイシング用のアライメントマークを設け、このアライメントマークを用いてダイシング時の位置決めを行う場合、配線基板ＩＰの第１面（チップ搭載面）のパターンと第２面（ランドＬＮＤが形成される面）のパターンとの間の位置ずれも問題になる。また、ダイシングブレードは磨耗するため、ダイシングブレードの幅は、使用回数が増えるにつれて狭くなっていく。このことも、距離ｄ１のばらつきの要因となる。このため、距離ｄ１のばらつきは、距離ｄ２のバラツキよりも大きくなる。ここで、距離ｄ１を距離ｄ２よりも大きくすると、配線基板ＩＰが大型になることを抑制しつつ、第１端子ＦＮＧ１が第１辺ＳＩＤ１で露出することを抑制できる。
【００２３】
第２端子ＦＮＧ２、第３端子ＦＮＧ３、及び第４端子ＦＮＧ４についても、第１端子ＦＮＧ１と同様である。
【００２４】
図５は、半導体装置ＳＤの説明を説明するための断面図である。まず、半導体チップＳＣを製造する。半導体チップＳＣは、例えば以下のようにして製造される。
【００２５】
まず、半導体基板（例えばシリコンウェハ）に素子分離膜を形成する。これにより、素子形成領域が分離される。素子分離膜は、例えばＳＴＩ法を用いて形成されるが、ＬＯＣＯＳ法を用いて形成されても良い。次いで、素子形成領域に位置する半導体基板に、ゲート絶縁膜及びゲート電極を形成する。ゲート絶縁膜は酸化シリコン膜であってもよいし、酸化シリコン膜よりも誘電率が高い高誘電率膜（例えばハフニウムシリケート膜）であってもよい。ゲート絶縁膜が酸化シリコン膜である場合、ゲート電極はポリシリコン膜により形成される。またゲート絶縁膜が高誘電率膜である場合、ゲート電極は、金属膜（例えばＴｉＮ）とポリシリコン膜の積層膜により形成される。また、ゲート電極がポリシリコンにより形成される場合、ゲート電極を形成する工程において、素子分離膜上にポリシリコン抵抗を形成しても良い。
【００２６】
次いで、素子形成領域に位置する半導体基板に、ソース及びドレインのエクステンション領域を形成する。次いでゲート電極の側壁にサイドウォールを形成する。次いで、素子形成領域に位置する半導体基板に、ソース及びドレインとなる不純物領域を形成する。このようにして、半導体基板上にＭＯＳトランジスタが形成される。
【００２７】
次いで、素子分離膜上及びＭＯＳトランジスタ上に、多層配線層を形成する。最上層の配線層には、電極が形成される。次いで、多層配線層上に、保護絶縁膜（パッシベーション膜）を形成する。保護絶縁膜には、電極上に位置する開口が形成される。その後、半導体基板をダイシングして半導体チップＳＣに個片化する。
【００２８】
また、配線基板ＩＰを準備する。図６に示すように、配線基板ＩＰは、複数が互いに繋がった状態になっている。
【００２９】
次いで、図５（ａ）に示すように、複数の配線基板ＩＰのそれぞれの上に、半導体チップＳＣを、マウント材ＣＭＭを用いて搭載する。このとき、半導体チップＳＣの電極が形成されている面が、配線基板ＩＰとは逆側を向くようにする。
【００３０】
次いで、図５（ｂ）に示すように、半導体チップＳＣと配線基板ＩＰとを、ボンディングワイヤＷＩＲを用いて接続する。このとき、ボンディングワイヤＷＩＲは、例えば半導体チップＳＣに接続された後、配線基板ＩＰに接続される。ただし、ボンディングワイヤＷＩＲは、配線基板ＩＰの接続された後、半導体チップＳＣに接続されても良い。
【００３１】
次いで、図５（ｃ）に示すように、複数の配線基板ＩＰ、複数の半導体チップＳＣ、及びボンディングワイヤＷＩＲを、封止樹脂ＭＤＲで一括して封止する。このとき、ビアＶＡの内部は導体又はソルダーレジスト層ＳＲで充填されているため、封止樹脂ＭＤＲがビアＶＡを介して配線基板ＩＰの裏側に回りこむことを防止できる。
【００３２】
次いで、図５（ｄ）に示すように、配線基板ＩＰ及び封止樹脂ＭＤＲをダイシングして個片化する。本実施形態では、配線基板ＩＰの縁の近くには、細いソルダーレジスト層ＳＲは位置しない。従って、配線基板ＩＰ及び封止樹脂ＭＤＲをダイシングするときに、ソルダーレジスト層ＳＲのうち個片化後の配線基板ＩＰの縁に位置する部分が剥がれることを抑制できる。
【００３３】
その後、配線基板ＩＰの第２面に外部端子ＳＢを形成する。この工程は、例えば以下のようにして行われる。まず、ランドＬＮＤ上にフラックスを塗布する。次いで、外部端子ＳＢをランドＬＮＤ上に配置し、外部端子ＳＢをリフローする。ただし、外部端子ＳＢは、図５（ｃ）に示す工程と図５（ｄ）に示す工程の間に配線基板ＩＰに形成されても良い。
【００３４】
以上、本実施形態によれば、配線基板ＩＰ及び封止樹脂ＭＤＲをダイシングするときに、ソルダーレジスト層ＳＲのうち個片化後の配線基板ＩＰの縁に位置する部分が剥がれることを抑制できる。従って、半導体装置ＳＤの歩留まりを上げることができる。
【００３５】
また、配線は、ソルダーレジスト層ＳＲで覆われていない場合にはＮｉ層ＮＩＬ及びＡｕ層ＡＵＬが形成される。本実施形態のように開口ＳＲＯが配線基板ＩＰの縁に達している場合、もし、いずれかの配線が配線基板ＩＰの縁に達していると、この配線の上にもＮｉ層ＮＩＬ及びＡｕ層ＡＵＬが形成される。この場合、配線基板ＩＰを個片化するときに、ダイシングブレートによって配線上からＮｉ層ＮＩＬ及びＡｕ層ＡＵＬの少なくとも一方が伸びる又は剥離する可能性が出てくる。この場合、伸びた又は剥離した金属層に起因して、配線間が短絡する恐れがある。本実施形態では、開口ＳＲＯ内においては、いずれも配線も配線基板ＩＰの縁に達していない。このため、上記した問題が発生することを抑制できる。
【００３６】
（第２の実施形態）
図７は、第２の実施形態に係る半導体装置ＳＤの平面図である。図８は、図７に示した配線基板ＩＰの要部の構成を示す平面図である。本実施形態に係る半導体装置ＳＤは、以下に示す配線基板ＩＰの構成を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。
【００３７】
まず、配線基板ＩＰの４つの角の少なくとも一つは、ソルダーレジスト層ＳＲによって覆われている。図８は、配線基板ＩＰの４つの角のうち、第１辺ＳＩＤ１と第４辺ＳＩＤ４が交わった角を示している。そして、ソルダーレジスト層ＳＲのうち配線基板ＩＰの角に位置する部分である角部ＳＲＥの下には、第２配線ＩＮＣ２１，ＩＮＣ２４が設けられている。第２配線ＩＮＣ２１は第１配線ＩＮＣ１１に接続しており、第２配線ＩＮＣ２４は第１配線ＩＮＣ１４に接続している。第２配線ＩＮＣ２１は第１辺ＳＩＤ１のうち角部ＳＲＥで覆われている領域に達しており、第２配線ＩＮＣ２４は第４辺ＳＩＤ４のうち角部ＳＲＥで覆われている領域に達している。第２配線ＩＮＣ２１，ＩＮＣ２４は、いずれもめっき時の給電線として用いられる。
【００３８】
なお、本実施形態では、配線基板ＩＰの４つの角が、全て上記した構成を有している。そして、第１辺ＳＩＤ１と第３辺ＳＩＤ３が交わった角部には、第２配線ＩＮＣ２１、及び第１配線ＩＮＣ１２に接続する給電線が設けられている。また、第３辺ＳＩＤ３と第２辺ＳＩＤ２が交わった角部には、第１配線ＩＮＣ１３に接続する給電線、及び第１配線ＩＮＣ１２に接続する給電線が設けられている。また、第４辺ＳＩＤ４と第２辺ＳＩＤ２が交わった角部には、第２配線ＩＮＣ２４、及び第１配線ＩＮＣ１３に接続する給電線が設けられている。いずれの給電線（第２配線）も、配線基板ＩＰの縁に達しており、めっき時の給電線として用いられる。
【００３９】
また、開口ＳＲＯは、４つの角部ＳＲＥによって、第１開口ＳＲＯ１、第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４に分断されている。第１開口ＳＲＯ１は第１辺ＳＩＤ１に沿っており、複数の第１端子ＦＮＧ１を内側に含んでいる。第２開口ＳＲＯ２は第２辺ＳＩＤ２に沿っており、複数の第２端子ＦＮＧ２を内側に含んでいる。第３開口ＳＲＯ３は第３辺ＳＩＤ３に沿っており、複数の第３端子ＦＮＧ３を内側に含んでいる。第４開口ＳＲＯ４は第４辺ＳＩＤ４に沿っており、複数の第４端子ＦＮＧ４を内側に含んでいる。
【００４０】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、配線基板ＩＰのチップ搭載面に第２配線を設けることができるため、めっき時の給電線を配置しやすくなる。また、角部ＳＲＥの下にビアＶＡを配置することもできるため、ビアＶＡを配置しやすくなる。
【００４１】
（変形例１）
図９（ａ）は、変形例１の半導体装置ＳＤに用いられる配線基板ＩＰの要部の構成の要部を示す平面図であり、第２の実施形態における図８に対応している。図９（ｂ）は、図９（ａ）のＡ−Ａ´断面を示す図である。なお、図９（ｂ）は、理解を容易にするため、配線の引き回しの一部を図９（ａ）のＡ−Ａ断面から変更している。
【００４２】
本変形例に係る半導体装置ＳＤは、配線基板ＩＰのソルダーレジスト層ＳＲに溝ＳＲＴが形成されている点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。溝ＳＲＴは、平面視において半導体チップＳＣを囲んでおり、マウント材ＣＭＭが第１開口ＳＲＯ１、第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４に達することを抑制する。本図に示す例において、溝ＳＲＴは、ソルダーレジスト層ＳＲを貫通している。ただし、溝ＳＲＴはソルダーレジスト層ＳＲを貫通していなくても良い。
【００４３】
本変形例によっても第２の実施形態と同様の効果を得ることができる。また、マウント材ＣＭＭが第１開口ＳＲＯ１、第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４に達することを抑制できる。
【００４４】
なお、第１の実施形態において、本図に示した溝ＳＲＴを設けても良い。
【００４５】
（変形例２）
図１０は、変形例２に係る半導体装置ＳＤに用いられる配線基板ＩＰの要部の構成を示す平面図である。本変形例に係る半導体チップＳＣは、以下の点を除いて、第２の実施形態に係る半導体チップＳＣと同様の構成である。
【００４６】
まず、ソルダーレジスト層ＳＲは縁被覆部ＳＲＣを有している。縁被覆部ＳＲＣは、配線基板ＩＰの縁の一部に達しており、開口ＳＲＯを分断している。本図に示す例では、縁被覆部ＳＲＣは配線基板ＩＰの第１辺ＳＩＤ１に設けられており、第１開口ＳＲＯ１を分断している。そして、配線基板ＩＰのうち縁被覆部ＳＲＣの下に位置する領域には、少なくとも一つの第２配線（本図に示す例では複数の第２配線ＩＮＣ２１）が配置されている。また本図に示す例では、さらにビアＶＡも配置されている。
【００４７】
また、配線基板ＩＰの角部には、アライメントマークＡＭが設けられている。そしてソルダーレジスト層ＳＲの角部ＳＲＥには、アライメントマークＡＭを露出させるために、第５開口ＳＲＯ５が設けられている。なお、アライメントマークＡＭには、配線ＩＮＣＡが接続されている。配線ＩＮＣＡは配線基板ＩＰの縁に達しており、アライメントマークＡＭの給電線として機能する。配線ＩＮＣＡは、ソルダーレジスト層ＳＲの角部ＳＲＥで覆われている。
【００４８】
また、平面視において、第１開口ＳＲＯ１の縁に最も近い第１端子ＦＮＧ１（例えば、図中最も左側に位置する第１端子ＦＮＧ１）と、当該第１端子ＦＮＧ１に接続している第１配線ＩＮＣ１１と、当該第１配線ＩＮＣ１１に接続している第２配線ＩＮＣ２１とで囲まれる領域（第１領域）の中には、他の第１配線ＩＮＣ１１及び第２配線ＩＮＣ２１が位置していない。このようにすると、第１開口ＳＲＯ１の縁に最も近い第１端子ＦＮＧ１に接続する第１配線ＩＮＣ１１の引き回し距離を短くすることができる。
【００４９】
また、第１領域を構成する第１端子ＦＮＧ１の隣に位置する第１端子ＦＮＧ１（例えば左から２番目の第１端子ＦＮＧ１）と、当該第１端子ＦＮＧ１に接続している第１配線ＩＮＣ１１と、当該第１配線ＩＮＣ１１に接続している第２配線ＩＮＣ２１と、上記した第１領域の外周と、で囲まれる第２領域の中には、他の第１配線ＩＮＣ１１及び第２配線ＩＮＣ２１は位置していない。このようにすると、第１開口ＳＲＯ１の縁に２番目に近い第１端子ＦＮＧ１に接続する第１配線ＩＮＣ１１の引き回し距離を短くすることができる。
【００５０】
図１１は、図１０の変形例を示す平面図である。この変形例において、第１開口ＳＲＯ１の縁と第１辺ＳＩＤ１が成す角度θは、いずれも９０°以上になっている。例えば符号αで示す部分のように、そのままでは角度θが９０°未満になるような場合、第１開口ＳＲＯ１の縁を、第１辺ＳＩＤ１の近傍で曲げ、角度θが９０°以上になるようにする。この折り曲げ点から第１辺ＳＩＤ１までの距離ｄ３は、例えば１００μｍ以上である。このようにすると、ソルダーレジスト層ＳＲに角部ＳＲＥや縁被覆部ＳＲＣを設けた場合であっても、配線基板ＩＰを個片化するときにこれらが剥離することを抑制できる。
【００５１】
なお、上記した内容は、第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４にも適用することができる。
【００５２】
本変形例によっても、変形例１と同様の効果を得ることができる。また、配線基板ＩＰのチップ搭載面に、さらに多くの第２配線を設けることができるため、めっき時の給電線を配置しやすくなる。また、ソルダーレジスト層ＳＲの縁被覆部ＳＲＣの下にビアＶＡを配置することもできるため、ビアＶＡを配置しやすくなる。また、一つの縁被覆部ＳＲＣの下に複数のビアＶＡを配置すると、ビアＶＡ別に縁被覆部ＳＲＣを設ける場合と比較して、縁被覆部ＳＲＣの数を少なくすることができる。このため、ソルダーレジスト層ＳＲの位置ずれが生じた場合に、ソルダーレジスト層ＳＲの開口内に治すべき端子が縁被覆部ＳＲＣによって被覆される数を減らすことができる。
【００５３】
（変形例３）
図１２は、変形例３に係る半導体装置ＳＤに用いられる配線基板ＩＰの要部を示す平面図である。本変形例に係る配線基板ＩＰは、第２配線ＩＮＣ３を有している点を除いて、第２の実施形態に係る配線基板ＩＰと同様の構成である。
【００５４】
第２配線ＩＮＣ３は、第１開口ＳＲＯ１、第２開口ＳＲＯ２、第３開口ＳＲＯ３、および第４開口ＳＲＯ４の少なくとも一つに設けられている。第２配線ＩＮＣ３は、開口内の端子のめっき時の給電線として機能し、配線基板ＩＰの縁まで延伸している。例えば第１開口ＳＲＯ１内において、第２配線ＩＮＣ３は、複数の第１端子ＦＮＧ１の一部にのみ設けられている。そして、隣り合う第２配線ＩＮＣ３の間には、少なくとも一つの第１端子ＦＮＧ１が位置している。第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４においても、同様である。
【００５５】
本変形例によっても、第２の実施形態と同様の効果を得ることができる。また、第１開口ＳＲＯ１内に第２配線ＩＮＣ３を設けているが、第２配線ＩＮＣ３の配置間隔は広がっている。このため、第２配線ＩＮＣ３を設けても、配線基板ＩＰを個片化するときに第２配線ＩＮＣ３が短絡する可能性は低い。また、第１開口ＳＲＯ１、第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４内に第２配線ＩＮＣ３を設けているため、第２配線の配置の自由度が向上する。
【００５６】
（変形例４）
図１３は、変形例４に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、ボンディングワイヤＷＩＲとしてＣｕワイヤが用いられている。図１２に示した変形例３の場合、封止樹脂ＭＤＲとＡｕ層ＡＵＬの界面は、半導体チップＳＣの端面に達している。一般に、Ａｕと樹脂の密着性は低いため、Ａｕ層ＡＵＬと封止樹脂ＭＤＲの界面から水分が浸入する可能性がある。そしてボンディングワイヤＷＩＲとしてＡｕワイヤを用いると、Ａｕ層ＡＵＬと封止樹脂ＭＤＲからなるＡｕと樹脂の界面が、ボンディングワイヤＷＩＲと封止樹脂ＭＤＲからなるＡｕと樹脂の界面につながる。この界面は、半導体チップＳＣの電極に達する。従って、半導体チップＳＣの電極まで水分が到達する可能性が出てくる。
【００５７】
これに対して、本変形例のようにボンディングワイヤＷＩＲとしてＣｕワイヤを用いると、ボンディングワイヤＷＩＲと封止樹脂ＭＤＲの界面は、Ｃｕと樹脂の界面になる。この界面は、Ａｕと樹脂の界面と比較して密着性が高い。このため、半導体チップＳＣの電極まで水分が到達する可能性を低くすることができる。
【００５８】
（変形例５）
図１４は、変形例５に係る半導体装置ＳＤに用いられる配線基板ＩＰの構成を示す平面図である。図１５は、個片化前の配線基板ＩＰの構成を示す平面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００５９】
まず、ソルダーレジスト層ＳＲのうち第１辺ＳＩＤ１に沿う領域には、第１端子ＦＮＧ１を露出するために、開口ＳＲＯ１１及び開口ＳＲＯ１２が設けられている。第１辺ＳＩＤ１に沿う方向を座標軸とした場合、開口ＳＲＯ１１及び開口ＳＲＯ１２は、互いにずれている。また、開口ＳＲＯ１１は第１辺ＳＩＤ１に達しているが、開口ＳＲＯ１２は第１辺ＳＩＤ１に達していない。
【００６０】
また、ソルダーレジスト層ＳＲのうち第２辺ＳＩＤ２に沿う領域には、第２端子ＦＮＧ２を露出するために、開口ＳＲＯ２１及び開口ＳＲＯ２２が設けられている。第２辺ＳＩＤ２に沿う方向を座標軸とした場合、開口ＳＲＯ２１及び開口ＳＲＯ２２は、互いにずれている。また、開口ＳＲＯ２１は第２辺ＳＩＤ２に達しているが、開口ＳＲＯ２２は第１辺ＳＩＤ１に達していない。
【００６１】
そして第１辺ＳＩＤ１に沿う方向を座標軸にした場合、開口ＳＲＯ２１は、開口ＳＲＯ１１とは重なっていない。第１辺ＳＩＤ１のうち開口ＳＲＯ２１と重なる部分には、開口ＳＲＯ１２が設けられている。また、第２辺ＳＩＤ２のうち開口ＳＲＯ１１と重なる部分には、開口ＳＲＯ２２が設けられている。
【００６２】
また、第３辺ＳＩＤ３の第３開口ＳＲＯ３は第３辺ＳＩＤ３に達しているが、第４辺ＳＩＤ４の第４開口ＳＲＯ４は第４辺ＳＩＤ４に達していない。
【００６３】
上記したソルダーレジスト層ＳＲの開口のレイアウトに伴い、第１端子ＦＮＧ１、第２端子ＦＮＧ２、及び第４端子ＦＮＧ４の配置も変更されている。
【００６４】
このようにすると、図１５に示すように、配線基板ＩＰを個片化する前の状態において、ある配線基板ＩＰのソルダーレジスト層ＳＲに設けられた開口及びその中に位置する端子と、その隣の配線基板ＩＰのソルダーレジスト層ＳＲに設けられた開口及びその中に位置する端子とを、ソルダーレジスト層ＳＲ及びダイシング領域ＤＡで分離することができる。このようにすると、ある配線基板ＩＰにボンディングワイヤＷＩＲを取り付ける工程において、キャピラリＣＰが、その隣の配線基板ＩＰに取り付け済みのボンディングワイヤＷＩＲに接触することを抑制できる。なお、図示していないが、ダイシング領域ＤＡには、ソルダーレジスト層ＳＲの端部が食み出しているのが好ましい。このようにすると、ダイシング時に位置ずれが生じても、配線基板ＩＰの端までソルダーレジスト層ＳＲを設けることができる。
【００６５】
この効果について、図１６を用いて詳細に説明する。図１６に示すように、例えば配線基板ＩＰ上に、複数の半導体チップＳＣ（例えば第１半導体チップＳＣ１、第２半導体チップＳＣ２、及び第３半導体チップＳＣ３）を積層した場合、一番上の半導体チップＳＣ（例えば第３半導体チップＳＣ３）と配線基板ＩＰを接続するボンディングワイヤＷＩＲは、配線基板ＩＰに一端が接続された後、他端を第３半導体チップＳＣ３に接続される。このような場合、ボンディングワイヤＷＩＲが第３半導体チップＳＣ３に干渉することを抑制するために、ボンディングワイヤＷＩＲの一端を配線基板ＩＰに接続した後、キャピラリＣＰを、第３半導体チップＳＣ３から離す方向（すなわち隣の配線基板ＩＰ内に向かう方向）に、斜め上に移動させる。このタイミングで、キャピラリＣＰが、その隣の配線基板ＩＰに取り付け済みのボンディングワイヤＷＩＲに接触する可能性が出てくる。
【００６６】
これに対して本変形例では、ある配線基板ＩＰのソルダーレジスト層ＳＲに設けられた開口及びその中に位置する端子と、その隣の配線基板ＩＰのソルダーレジスト層ＳＲに設けられた開口及びその中に位置する端子とを離すことができる。従って、キャピラリＣＰを隣の配線基板ＩＰ内に向かう方向に移動させても、キャピラリＣＰが隣の配線基板ＩＰのボンディングワイヤＷＩＲに接触することを抑制できる。
【００６７】
（変形例６）
図１７は、変形例６に係る半導体装置ＳＤの構成を示す平面図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、変形例５に係る半導体装置ＳＤと同様の構成である。
【００６８】
本変形例において、配線基板ＩＰ上には第１半導体チップＳＣ１及び第２半導体チップＳＣ２が配置されている。第２半導体チップＳＣ２は、配線基板ＩＰのうち第１半導体チップＳＣ１が配置されている領域とは別の領域に配置されている。第２半導体チップＳＣ２は、例えば汎用のマイコンであり、第１半導体チップＳＣ１は、例えばアナログ回路を含んでいる。第１半導体チップＳＣ１は、第２半導体チップＳＣ２よりも電極数が多い。
【００６９】
配線基板ＩＰは長方形であり、第１辺ＳＩＤ１及び第２辺ＳＩＤ２が長辺になっている。第１半導体チップＳＣ１及び第２半導体チップＳＣ２は、第１辺ＳＩＤ１が延伸する方向に沿って配置されている。第１半導体チップＳＣ１は、第１辺ＳＩＤ１、第２辺ＳＩＤ２、及び第４辺ＳＩＤ４に対向しており、第２半導体チップＳＣ２は、第１辺ＳＩＤ１、第２辺ＳＩＤ２、及び第３辺ＳＩＤ３に対向している。
【００７０】
そして、ソルダーレジスト層ＳＲの第１開口ＳＲＯ１は、第１辺ＳＩＤ１に繋がっているが、第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４は、いずれも配線基板ＩＰの縁に達していない。すなわち、第２開口ＳＲＯ２と第２辺ＳＩＤ２の間、第３開口ＳＲＯ３と第３辺ＳＩＤ３の間、及び第４開口ＳＲＯ４と第４辺ＳＩＤ４の間には、いずれもソルダーレジスト層ＳＲ及びダイシング領域ＤＡが位置している。
【００７１】
なお、第１端子ＦＮＧ１は、第２端子ＦＮＧ２、第３端子ＦＮＧ３、及び第４端子ＦＮＧ４のいずれよりも多い。
【００７２】
また、ソルダーレジスト層ＳＲのうち第２半導体チップＳＣ２よりも第３辺ＳＩＤ３側に位置する領域には、複数の開口ＳＲＯ６が形成されている。複数の開口ＳＲＯ６は、第２半導体チップＳＣ２に沿って配置されており、内側に複数の第５端子ＦＮＧ５を有している。第５端子ＦＮＧ５は、ボンディングワイヤＷＩＲ２を介して第２半導体チップＳＣ２の電極に接続されている。なお、複数の開口ＳＲＯ６は、いずれも配線基板ＩＰのふちには達していない。すなわち、開口ＳＲＯ６と配線基板ＩＰの縁の間には、ソルダーレジスト層ＳＲが位置している。
【００７３】
本変形例によれば、一つの配線基板ＩＰ上に第１半導体チップＳＣ１及び第２半導体チップＳＣ２を搭載した場合においても、第５の変形例と同様の効果を得ることができる。
【００７４】
（変形例７）
図１８は、変形例７に係る半導体装置ＳＤが有する配線基板ＩＰの要部の構成を示す図である。本変形例に係る半導体装置ＳＤは、以下の点を除いて、第２の実施形態に係る半導体装置ＳＤと同様である。
【００７５】
本変形例において、配線基板ＩＰの第１辺ＳＩＤ１に沿う方向を座標軸とした場合に、第２開口ＳＲＯ２の両端は、第１開口ＳＲＯ１の両端と同じ位置に位置している。このため、配線基板ＩＰを個片化する前の状態において、第１開口ＳＲＯ１と第２開口ＳＲＯ２は、一つの開口となっている。
【００７６】
また、第１辺ＳＩＤ１に平行な方向を座標軸とした場合、第１端子ＦＮＧ１と第２端子ＦＮＧ２は互い違いになっており、隣り合う第１端子ＦＮＧ１の間に第２端子ＦＮＧ２が位置している。
【００７７】
本変形例によっても、第２の実施形態と同様の効果を得ることができる。また、士ｄ1に沿う方向を座標軸とした場合、隣り合う第１端子ＦＮＧ１の間に第２端子ＦＮＧ２が位置しているため、ある配線基板ＩＰにボンディングワイヤＷＩＲを取り付ける工程において、キャピラリＣＰが、その隣の配線基板ＩＰに取り付け済みのボンディングワイヤＷＩＲに接触することを抑制できる。
【００７８】
（変形例８）
図１９は、変形例８に係る半導体装置ＳＤが有する配線基板ＩＰの要部の構成を示す図である。本変形例に係る半導体装置ＳＤは、第１端子ＦＮＧ１の向き及び第２端子ＦＮＧ２の向きを除いて変形例７に係る半導体装置ＳＤと同様の構成である。
【００７９】
本変形例において、第１端子ＦＮＧ１の一部（点線で囲んだ部分）は、第１辺ＳＩＤ１に対して、配線基板ＩＰの中心を向く方向に傾いている。また、第２端子ＦＮＧ２の一部（点線で囲んだ部分）は、第２辺ＳＩＤ２に対して、配線基板ＩＰの中心を向く方向に傾いている。
【００８０】
このようにすると第１端子ＦＮＧ１にボンディングワイヤＷＩＲを接続するときのキャピラリの移動方向は、第１辺ＳＩＤ１に対して斜めになる。このため、キャピラリは隣の配線基板ＩＰの上方に入り込みにくくなるため、隣の配線基板ＩＰに取り付け済みのボンディングワイヤＷＩＲに接触することを抑制できる。この効果は、特にボンディングワイヤＷＩＲを第１端子ＦＮＧ１に先に接続し、その後半導体チップＳＣの電極に接続する場合に大きくなる。
【００８１】
（変形例９）
図２０は、変形例９に係る半導体装置ＳＤが有する配線基板ＩＰの構成を示す図である。本変形例に係る半導体装置ＳＤは、配線基板ＩＰの第３開口ＳＲＯ３及び第４開口ＳＲＯ４の形状を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００８２】
まず、第３開口ＳＲＯ３及び第４開口ＳＲＯ４は、両端が第１辺ＳＩＤ１及び第２辺ＳＩＤ２に繋がっている。すなわち、配線基板ＩＰの４の角部は、いずれもソルダーレジスト層ＳＲに覆われていない。そして第３開口ＳＲＯ３の両端部の内側及び第４開口ＳＲＯ４の両端部の内側には、いずれもアライメントマークＡＭ及びこれに接続する給電線が位置している。
【００８３】
そして、ソルダーレジスト層ＳＲのうち第１開口ＳＲＯ１と第３開口ＳＲＯ３の間に位置する部分の下、第１開口ＳＲＯ１と第４開口ＳＲＯ４の間に位置する部分の下、第２開口ＳＲＯ２と第３開口ＳＲＯ３の間に位置する部分の下、及び第２開口ＳＲＯ２と第４開口ＳＲＯ４の間に位置する部分の下には、第２配線、すなわちめっきを行うための給電線が位置している。
【００８４】
本変形例によっても、第２の実施形態と同様の効果を得ることができる。
【００８５】
（変形例１０）
図２１は、変形例１０に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、マウント材ＣＭＭとしてＤＡＦ（Die Attachment Film）を用いている点を除いて、いずれかの実施形態又は変形例と同様の構成を有している
【００８６】
（変形例１１）
図２２は、変形例１１に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、配線基板ＩＰが有する複数の端子（複数の第１端子ＦＮＧ１、複数の第２端子ＦＮＧ２、複数の第３端子ＦＮＧ３、及び複数の第４端子ＦＮＧ４）少なくとも一つの端子（本図に示す例では第１端子ＦＮＧ１）の側面にＮｉ層ＮＩＬ及びＡｕ層ＡＵＬが形成されていない点を除いて、第１又は第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００８７】
本変形例に係る半導体装置ＳＤは、例えば以下のようにして形成される。第１の方法は、ソルダーレジスト層ＳＲの各開口内において、Ｎｉ層ＮＩＬ及びＡｕ層ＡＵＬを形成するときには、各端子はパターン化されておらず、一つの導体パターンとなっている。そして、Ｎｉ層ＮＩＬ及びＡｕ層ＡＵＬを形成した後、この導体パターンを選択的にエッチングすることにより、各端子を形成する。
【００８８】
また、第２の方法は、Ｎｉ層ＮＩＬ及びＡｕ層ＡＵＬを形成するときには、各端子から第２の配線が配線基板ＩＰの縁まで延伸しているが、その後、第２の配線をエッチングにより除去するものである。
【００８９】
また、第３の方法は、各配線及び端子を形成し、かつ給電線が残っている状態で、給電線となる領域の上にマスク層（例えばドライフィルムレジスト）を設ける。給電線は、ダイシング領域ＤＡの上を延伸しており、かつ、各配線及び端子に接続するために分岐している。次いで、この状態でめっきを行う。その後、マスク層を除去し、さらに、給電線をエッチングにより除去する。
【００９０】
この変形例によっても、第１又は第２の実施形態と同様の効果を得ることができる。
【００９１】
（変形例１２）
図２３は、変形例１２に係る半導体装置ＳＤの構成を示す断面図である。図２６は、この半導体装置ＳＤの平面図である。本変形例に係る半導体装置ＳＤは、少なくとも一つのビアＶＡが、第１開口ＳＲＯ１、第２開口ＳＲＯ２、第３開口ＳＲＯ３、及び第４開口ＳＲＯ４のいずれかの中に位置している点を除いて、第２の実施形態に係る半導体装置ＳＤと同様の構成である。
【００９２】
このようにしても、ビアＶＡは、コア層ＣＲに設けられた貫通孔の中に導体（例えばＣｕ）を充填した構造を有しているため、封止樹脂ＭＤＲを形成する工程において、封止樹脂ＭＤＲがビアＶＡを介して配線基板ＩＰの第２面側に回りこむことを抑制できる。なお、第１の実施形態においても、本変形例と同様の構成を有していても良い。
【００９３】
（変形例１３）
図２４及び図２５は、変形例１３に係る半導体装置ＳＤの構成を示す断面図である。本変形例に係る半導体装置ＳＤは、配線基板ＩＰが４層以上の配線層（本図に示す例では４層）を有している点を除いて、第１又は第２の実施形態と同様の構成を有している。
【００９４】
図２４に示す例では、配線基板ＩＰのうちチップ搭載面に形成された配線（例えば第１配線ＩＮＣ１１）と、第２面側の設けられた配線は、各配線層を接続するビアを介して接続している。すなわちビアＶＡは、チップ搭載面に形成された配線と、その下の配線層に形成された配線とを接続している。
【００９５】
一方、図２５に示す例では、ビアＶＡの少なくとも一つは、配線基板ＩＰをチップ搭載面から第２面まで、貫通している。すなわちビアＶＡの少なくとも一つは、配線基板ＩＰのうちチップ搭載面に形成された配線（例えば第１配線ＩＮＣ１１）を、第２面側の設けられた配線に接続している。
【００９６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【００９７】
ＡＭ アライメントマーク
ＡＵＬ Ａｕ層
ＣＭＭ マウント材
ＣＰ キャピラリ
ＣＲ コア層
ＦＮＧ１ 第１端子
ＦＮＧ２ 第２端子
ＦＮＧ３ 第３端子
ＦＮＧ４ 第４端子
ＦＮＧ５ 第５端子
ＩＮＣ１１ 第１配線
ＩＮＣ１２ 第１配線
ＩＮＣ１３ 第１配線
ＩＮＣ１４ 第１配線
ＩＮＣ２１ 第２配線
ＩＮＣ２４ 第２配線
ＩＮＣ３ 第２配線
ＩＰ 配線基板
ＬＮＤ ランド
ＭＤＲ 封止樹脂
ＳＢ 外部端子
ＳＣ 半導体チップ
ＳＣ１ 第１半導体チップ
ＳＣ２ 第２半導体チップ
ＳＣ３ 第３半導体チップ
ＳＤ 半導体装置
ＳＩＤ１ 第１辺
ＳＩＤ２ 第２辺
ＳＩＤ３ 第３辺
ＳＩＤ４ 第４辺
ＳＲ ソルダーレジスト層
ＳＲＣ 縁被覆部
ＳＲＥ 角部
ＳＲＯ 開口
ＳＲＯ１ 第１開口
ＳＲＯ１１ 開口
ＳＲＯ１２ 開口
ＳＲＯ２ 第２開口
ＳＲＯ２１ 開口
ＳＲＯ２２ 開口
ＳＲＯ３ 第３開口
ＳＲＯ４ 第４開口
ＳＲＯ５ 第５開口
ＳＲＯ６ 開口
ＳＲＴ 溝
ＷＩＲ ボンディングワイヤ
ＷＩＲ２ ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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