(57)【要約】【課題】ＩｎＡｌＮ層の品質の劣化を抑制すること。【解決手段】基板１０上にＩｎＡｌＮ層１６を形成する工程と、前記ＩｎＡｌＮ層を形成する工程における成長温度から成長温度を上昇させつつＩｎＡｌＧａＮ層１８を形成する工程と、前記ＩｎＡｌＧａＮ層上に、前記ＩｎＡｌＮ層を形成する工程における成長温度より高い成長温度において、前記ＩｎＡｌＧａＮ層を構成する元素の少なくとも一つを、その組成に含まないエピタキシャル層２０を形成する工程と、を含む半導体装置の製造方法。【選択図】図１
2014239159.tif 000002
【特許請求の範囲】
【請求項１】
基板上にＩｎＡｌＮ層を形成する工程と、
前記ＩｎＡｌＮ層を形成する工程における成長温度から成長温度を上昇させつつＩｎＡｌＧａＮ層を形成する工程と、
前記ＩｎＡｌＧａＮ層上に、前記ＩｎＡｌＮ層を形成する工程における成長温度より高い成長温度において、前記ＩｎＡｌＧａＮ層を構成する元素の少なくとも一つを、その組成に含まないエピタキシャル層を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記ＩｎＡｌＧａＮ層を形成する工程において、成長温度の上昇にしたがいＧａ含有ガスの供給量を増やし、Ａｌ含有ガスの供給量を減らす請求項１記載の半導体装置の製造方法。
【請求項３】
成長温度の上昇にしたがいＩｎ含有ガスの供給量を増やす請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ＩｎＡｌＮ層のＩｎ組成比は、１２％以上かつ３６％以下である請求項１から３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記ＩｎＡｌＧａＮ層は、前記ＩｎＡｌＮ層と格子整合する組成である請求項４記載の半導体装置の製造方法。
【請求項６】
前記ＩｎＡｌＧａＮ層を形成する工程は、成長温度が７００℃から１０５０℃の範囲で実行される請求項１から５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記ＩｎＡｌＧａＮ層を形成する工程の成長温度の一部は、前記エピタキシャル層を形成する工程の成長温度と同じである請求項１から６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記ＩｎＡｌＮ層の下にＧａＮ層を形成する工程を備え、前記ＧａＮ層と前記ＩｎＡｌＮ層との間にスペーサ層が形成されている請求項１から７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記スペーサ層は、ＡｌＮからなる請求項８記載の半導体装置の製造方法。
【請求項１０】
前記エピタキシャル層は、ＧａＮからなる請求項１から９のいずれか一項記載の半導体装置の製造方法。
【請求項１１】
基板上に形成されたＩｎＡｌＮ層と、
前記ＩｎＡｌＮ層上に形成されたＩｎＡｌＧａＮ層と、
前記ＩｎＡｌＧａＮ層上に形成されたエピタキシャル層と、
を具備し、
前記ＩｎＡｌＧａＮ層は、前記ＩｎＡｌＮ層側と比較して、前記エピタキシャル層側で、ＩｎおよびＡｌの組成が小さくＧａの組成が大きい半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のおよびその製造方法に関し、例えばＩｎＡｌＮ層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化物半導体を用いた半導体装置は、高周波かつ高出力で動作するパワー素子などに用いられている。窒化物半導体を用いた半導体装置として、電子走行層と電子供給層とを有するＨＥＭＴ（High Electron Mobility Transistor）が知られている。ＨＥＭＴにおいては、電子走行層と電子供給層との間の自発分極とピエゾ分極により、電子走行層内に二次元電子ガスが形成される。例えば、特許文献１には、二次元電子ガスの濃度を高くするため、電子供給層としてＩｎＡｌＮ（窒化インジウムアルミニウム）を用いることが開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１２−２５６７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡｌＧａＮを電子供給層として用いた場合、ＡｌＧａＮ（窒化アルミニウムガリウム）電子供給層のＡｌ組成を大きくすることにより、ＡｌＧａＮ電子供給層とＧａＮ電子走行層との自己分極差および伝導帯エネルギー不連続が大きくなる。これにより、二次元電子ガス濃度を高くできる。しかしながら、Ａｌ組成が大きいとＡｌＧａＮ電子供給層とＧａＮ（窒化ガリウム）電子走行層との格子歪みが大きくなりクラックが生じてしまう。
【０００５】
特許文献１においては、ＩｎＡｌＮを電子供給層とするため、ＩｎＡｌＮ電子供給層とＧａＮ電子走行層との格子歪みが小さく、かつ自己分極差および伝導帯エネルギー不連続を大きくできる。よって、クラック等が発生せず、かつ二次元電子ガス濃度を高くできる。理論上は２×１０１３ｃｍ−２程度の二次元ガス濃度を実現できる。
【０００６】
ＩｎＡｌＮ電子供給層を高温において成長するとＩｎが昇華してしまう。このため、ＩｎＡｌＮ電子供給層はＧａＮ層に比べ低温において形成する。またＩｎＡｌＮ電子供給層が半導体層の最表面となると、ＩｎＡｌＮはＡｌを含むため表面が酸化する。これを抑制するために、ＩｎＡｌＮ電子供給層上にＧａＮキャップ層を形成する。ＧａＮ層は例えば１０００℃前後の基板温度において成長される。このため、ＧａＮ層の成長のための基板の昇温中にＩｎＡｌＮ電子供給層からＩｎが昇華してしまう。よって、ＩｎＡｌＮ電子供給層とＧａＮキャップ層との間の層の品質が劣化してしまう。このように、ＩｎＡｌＮ層上にエピタキシャル層を形成するときにＩｎＡｌＮ層の品質が劣化してしまう。
【０００７】
本発明は、上記課題に鑑みなされたものであり、ＩｎＡｌＮ層の品質の劣化を抑制することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、基板上にＩｎＡｌＮ層を形成する工程と、前記ＩｎＡｌＮ層を形成する工程における成長温度から成長温度を上昇させつつＩｎＡｌＧａＮ層を形成する工程と、前記ＩｎＡｌＧａＮ層上に、前記ＩｎＡｌＮ層を形成する工程における成長温度より高い成長温度において、前記ＩｎＡｌＧａＮ層を構成する元素の少なくとも一つを、その組成に含まないエピタキシャル層を形成する工程と、を含む半導体装置の製造方法である。
【０００９】
上記構成において、前記ＩｎＡｌＧａＮ層を形成する工程において、成長温度の上昇にしたがいＧａ含有ガスの供給量を増やし、Ａｌ含有ガスの供給量を減らす構成とすることができる。
【００１０】
上記構成において、成長温度の上昇にしたがいＩｎ含有ガスの供給量を増やす構成とすることができる。
【００１１】
上記構成において、前記ＩｎＡｌＮ層のＩｎ組成比は、１２％以上かつ３６％以下である構成とすることができる。
【００１２】
上記構成において、前記ＩｎＡｌＧａＮ層は、前記ＩｎＡｌＮ層と格子整合する組成である構成とすることができる。
【００１３】
上記構成において、前記ＩｎＡｌＧａＮ層を形成する工程は、成長温度が７００℃から１０５０℃の範囲で実行される構成とすることができる。
【００１４】
上記構成において、前記ＩｎＡｌＧａＮ層を形成する工程の成長温度の少なくとも一部は、前記エピタキシャル層を形成する工程の成長温度と同じである構成とすることができる。
【００１５】
上記構成において、前記ＩｎＡｌＮ層の下にＧａＮ層を形成する工程を備え、前記ＧａＮ層と前記ＩｎＡｌＮ層との間にスペーサ層が形成されている構成とすることができる。
【００１６】
上記構成において、前記スペーサ層は、ＡｌＮからなる構成とすることができる。
【００１７】
上記構成において、前記エピタキシャル層は、ＧａＮからなる構成とすることができる。
【００１８】
本発明は、基板上に形成されたＩｎＡｌＮ層と、前記ＩｎＡｌＮ層上に形成されたＩｎＡｌＧａＮ層と、前記ＩｎＡｌＧａＮ層上に形成されたエピタキシャル層と、を具備し、前記ＩｎＡｌＧａＮ層は、前記ＩｎＡｌＮ層側と比較して、前記エピタキシャル層側で、ＩｎおよびＡｌの組成が小さくＧａの組成が大きい半導体装置である。
【発明の効果】
【００１９】
本発明によれば、ＩｎＡｌＮ層の品質の劣化を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】図１は、実施例１に係る半導体装置の断面図である。
【図２】図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造法を示す断面図である。
【図３】図３は、実施例１における時間に対する基板温度と原料ガスの導入を示す図である。
【図４】図４は、実施例１における時間に対する原料ガスの流量を示す図である。
【図５】図５は、比較例における時間に対する基板温度と原料ガスの導入を示す図である。
【図６】図６は、比較例に係る半導体層の断面図である。
【図７】図７は、比較例における半導体層表面からの深さに対する各元素の組成を示す模式図である。
【図８】図８は、比較例におけるａ軸格子定数に対するバンドギャップを示す図である。
【図９】図９は、実施例１における半導体層表面からの深さに対する各元素の組成を示す模式図である。
【図１０】図１０は、実施例１におけるａ軸格子定数に対するバンドギャップを示す図である。
【発明を実施するための形態】
【００２１】
以下、図面を参照して、本発明の実施例について説明する。
【実施例１】
【００２２】
図１は、実施例１に係る半導体装置の断面図である。ＩｎＡｌＮ層として電子供給層１６、エピタキシャル層としてキャップ層２０を例に説明する。基板１０上に電子走行層１２、スペーサ層１４、電子供給層１６、緩衝層１８およびキャップ層２０（エピタキシャル層）が順に形成されている。図１では、例えば、電子供給層１６の表面に接して緩衝層１８が形成され、緩衝層１８の表面に接してキャップ層２０が形成されている。基板１０は、例えばＳｉＣ（炭化シリコン）基板、Ｓｉ（シリコン）基板、サファイア基板、ＧａＮ基板またはＧａ２Ｏ３（酸化ガリウム）基板である。電子走行層１２は窒化物半導体層であり、例えばＧａＮ層である。基板１０と電子走行層１２との間にＡｌＮ層等のバッファ層または核形成層が形成されていてもよい。ＳｉＣ基板の場合、核形成層は例えばＡｌＮ（窒化アルミニウム）層であり、Ｓｉ基板の場合、バッファ層は例えばＡｌＮ層とＧａＮ層との超格子層である。
【００２３】
スペーサ層１４は、例えばＡｌＮ層である。スペーサ層１４は形成されなくてもよい。電子供給層１６は、ＩｎＡｌＮ層であり、ＧａＮ層とほぼ格子整合している。緩衝層１８はＩｎＡｌＧａＮ（窒化インジウムアルミニウムガリウム）層であり、ＧａＮ層とほぼ格子整合している。キャップ層２０はＧａＮ層である。キャップ層２０上にゲート電極２４が形成されている。ゲート電極２４は、例えば基板１０側からＮｉ（ニッケル）膜およびＡｕ（金）膜である。ゲート電極２４を挟むように電子供給層１６上にソース電極２２およびドレイン電極２６が形成されている。ソース電極２２およびドレイン電極２６は、例えば基板１０側からＴｉ（チタン）膜およびＡｌ（アルミニウム）膜である。Ｔｉ膜はＴａ（タンタル）膜でもよい。ソース電極２２およびドレイン電極２６は、電子供給層１６に達するように埋め込まれてもよいし、キャップ層２０上に形成されていてもよい。
【００２４】
図２（ａ）から図２（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面図である。図３は、実施例１における時間に対する基板温度と原料ガスの導入を示す図である。図３において、実線は原料ガスが供給されていることを、破線は原料ガスが供給されていないことを示す。各層の成膜はＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いる。基板１０は、例えば（０００１）主面を有し、窒化物半導体層の積層方向は例えば［０００１］方向である。
【００２５】
図２（ａ）および図３参照し、ＳｉＣ基板である基板１０をＭＯＣＶＤ装置の水素雰囲気中のチャンバー内に導入する。チャンバー内にＮ含有ガスとしてＮＨ３（アンモニア）を供給し、Ｉｎ、ＡｌおよびＧａ含有ガスを供給しない状態で、基板を昇温する。温度が安定した時間ｔ１において、チャンバー内にＧａ含有ガスとＮ含有ガスを供給し、基板１０上にＧａＮからなる電子走行層１２を成膜する。成膜条件の例は以下である。
Ｇａ含有ガス：ＴＭＧ（トリメチルガリウム）またはＴＥＧ（トリエチルガリウム）
Ｎ含有ガス  ：ＮＨ３
キャリアガス：水素
基板温度    ：９００℃から１１００℃のいずれか（図３では１０５０℃）
膜厚        ：１μｍ程度
【００２６】
時間ｔ２において、Ｇａ含有ガスの供給を停止し、Ａｌ含有ガスを供給する。これにより、電子走行層１２の成膜が停止し、電子走行層１２上にＡｌＮからなるスペーサ層１４が成膜される。成膜条件の例は以下である。
Ａｌ含有ガス：ＴＭＡ（トリメチルアルミニウム）またはＴＥＡ（トリエチルアルミニウム）
Ｎ含有ガス  ：ＮＨ３
キャリアガス：水素
基板温度    ：９００℃から１１００℃のいずれか（図３では１０５０℃）
膜厚        ：０．５ｎｍ以上かつ１ｎｍ以下
【００２７】
時間ｔ３において、Ａｌ含有ガスの供給を停止する。これにより、スペーサ層１４の成膜が停止する。基板を降温する。このときはＮ含有ガスを供給し、Ｉｎ含有ガス、Ａｌ含有ガスおよびＧａ含有ガスは供給しない。よって、半導体層は成膜されない。
【００２８】
温度が安定した時間ｔ４において、Ｉｎ含有ガスとＡｌ含有ガスを供給する。Ｇａ含有ガスは供給しない。これにより、スペーサ層１４上にＩｎＡｌＮからなる電子供給層１６が成膜される。ＩｎＡｌＮ成膜時の基板温度を低くするのはＩｎＡｌＮ表面からのＩｎの昇華を抑制するためである。成膜条件の例は以下である。
Ｉｎ含有ガス：ＴＭＩ（トリメチルインジウム）
Ａｌ含有ガス：ＴＭＡまたはＴＥＡ
Ｎ含有ガス  ：ＮＨ３
キャリアガス：窒素
基板温度    ：６００℃から８００℃のいずれか（図３では７００℃）
膜厚        ：５ｎｍ以上かつ２０ｎｍ以下
【００２９】
図２（ｂ）および図３を参照し、時間ｔ５において、Ｉｎ含有ガスとＡｌ含有ガスとを供給するとともにＧａ含有ガスを供給し、基板を昇温する。これにより、電子供給層１６上にＩｎＡｌＧａＮからなる緩衝層１８が成膜される。成膜条件の例は以下である。
Ｉｎ含有ガス：ＴＭＩ
Ａｌ含有ガス：ＴＭＡまたはＴＥＡ
Ｇａ含有ガス：ＴＭＧまたはＴＥＧ
Ｎ含有ガス  ：ＮＨ３
キャリアガス：窒素
基板温度    ：図３では７００℃から１０５０℃に上昇
なお、電子供給層１６の成長温度からキャップ層２０の成長温度に、成長温度を上昇させる過程において緩衝層１８を成長することができる。この場合、成長温度の意図的な温度設定は行なわなくてもよい。
膜厚        ：０．５ｎｍ以上かつ５ｎｍ以下
【００３０】
図２（ｃ）および図３を参照し、時間ｔ６において、基板の昇温が終了した後、Ｉｎ含有ガスとＡｌ含有ガスとの供給を停止し、Ｇａ含有ガスの供給を維持する。これにより、緩衝層１８上にＧａＮからなるキャップ層２０が成膜される。成膜条件の例は以下である。
Ｇａ含有ガス：ＴＭＧまたはＴＥＧ
Ｎ含有ガス  ：ＮＨ３
基板温度    ：９００℃から１１００℃のいずれか（図３では１０５０℃）
膜厚        ：０．５ｎｍ以上かつ５ｎｍ以下
【００３１】
図４は、実施例１における時間に対する原料ガスの流量を示す図である。電子供給層１６を成膜している間は、Ｉｎ含有ガスおよびＡｌ含有ガスの流量は一定である。時間ｔ５において、基板温度を昇温する際には、Ｉｎ含有ガスの流量は時間とともに上昇する。Ａｌ含有ガスの流量は時間とともに下降する。Ｇａ含有ガスの流量は０から上昇する。時間ｔ６において、Ｉｎ含有ガスおよびＡｌ含有ガスの供給が停止し、Ｇａ含有ガスの流量は一定となる。
【００３２】
例えば、ＩｎＡｌＮ電子供給層１６を成膜中の原料ガスおよびその流量は以下である。
ＴＭＩ：３５μモル／分
ＴＭＡ：２５μモル／分
ＴＭＧ：０μモル／分
【００３３】
昇温開始時（時間ｔ５）の原料ガスおよびその流量は以下である。
ＴＭＩ：３５μモル／分
ＴＭＡ：２５μモル／分
ＴＭＧ：０μモル／分
【００３４】
昇温終了時（時間ｔ６）の原料ガスおよびその流量は以下である。
ＴＭＩ：５０μモル／分
ＴＭＡ：２μモル／分
ＴＭＧ：３０μモル／分
【００３５】
ＧａＮキャップ層２０を成膜中の原料ガスおよびその流量は以下である。
ＴＭＩ：０μモル／分
ＴＭＡ：０μモル／分
ＴＭＧ：３０μモル／分
また、ｎ型ドーパンドの原料ガスはＳｉＨ４である。
【００３６】
実施例１の効果を説明するため比較例とその問題点について説明する。図５は、比較例における時間に対する基板温度と原料ガスの導入を示す図である。図５を参照し、電子供給層１６の成膜が終了した時間ｔ５からキャップ層２０の成膜を開始する時間ｔ６の間において、Ｉｎ含有ガス、Ａｌ含有ガスおよびＧａ含有ガスのいずれも供給しない。その他は、実施例１の図３と同じであり説明を省略する。
【００３７】
図６は、比較例に係る半導体層の断面図である。図６を参照し、電子供給層１６とキャップ層２０との間にピエゾ電荷発生層３０が形成されている。
【００３８】
図７は、比較例における半導体層表面からの深さに対する各元素の組成を示す模式図である。図７を参照し、比較例においては、ＩｎＡｌＮ電子供給層１６を成膜した後に原料ガスを導入せず昇温する。このため、ＩｎＡｌＮ電子供給層１６の表面が高温に曝されることによりＩｎが昇華してしまう。これによりＩｎＡｌＮ電子供給層１６の表面側にＩｎの組成が小さいピエゾ電荷生成層３０が形成される。基板温度が高くなると、ＩｎＡｌＮ中のＩｎはますます昇華する。これにより、ピエゾ電荷生成層３０内のＧａＮキャップ層２０の界面付近では、Ａｌの組成比が１００％に近い層が形成される。
【００３９】
図８は、比較例におけるａ軸格子定数に対するバンドギャップを示す図である。図８を参照し、ＧａＮに比べＩｎＮのａ軸格子定数は大きく、ＡｌＮのａ軸格子定数は小さい。ＩｎＮとＡｌＮとの混晶であるＩｎＡｌＮは、Ｉｎ組成比が約１８％のとき、ＧａＮとほぼ同じａ軸格子定数となる。このため、電子供給層１６としてはＩｎｘＡｌ１−ｘＮにおいて０．１２≦ｘ≦０．３６とする。これにより、ＩｎＡｌＮとＧａＮとのａ軸方向の格子歪みに起因したクラックが発生しにくくなる。
【００４０】
図８の破線矢印は、ピエゾ電荷発生層３０内の元素組成の変化を示している。図５の時間ｔ４からｔ５の間において、ＩｎＡｌＮ電子供給層１６の成膜は６００℃から８００℃の低温で行なわれる。このため、電子供給層１６の組成はほぼ設定どおりである。これは、図８中の位置Ａで示される。図５の時間ｔ５からｔ６の期間において、基板が昇温される。これにより、ＩｎＡｌＮ電子供給層１６の表面からＩｎが昇華する。これにより、時間ｔ６においては、ＩｎＡｌＮ電子供給層１６の表面はＡｌＮに近い組成となってしまう。これは、図８中の位置Ｂで示される。時間ｔ６以降においてＧａＮキャップ層２０が形成される。これは、図８中の位置Ｃで示される。
【００４１】
このように、ピエゾ電荷発生層３０とＧａＮキャップ層２０とのａ軸格子定数差により、ピエゾ電荷が発生する。また、ピエゾ電荷発生層３０に格子欠陥が導入される。ピエゾ電荷と格子欠陥により、例えばゲートの高周波信号が二次元電子ガスに加わり難くなる。このように、半導体装置の性能が劣化してしまう。
【００４２】
実施例１において、上記比較例の問題点を解決することを説明する。図９は、実施例１における半導体層表面からの深さに対する各元素の組成を示す模式図である。図９を参照し、ＩｎＡｌＮ電子供給層１６とＧａＮキャップ層２０との間の深さｄ１からｄ２においてＩｎＡｌＧａＮ緩衝層１８が形成されている。ＩｎＡｌＧａＮ緩衝層１８内において、ＩｎＡｌＮ電子供給層１６側からＧａＮキャップ層２０側にかけて、ＡｌおよびＩｎ組成は一様に減少し、Ｇａ組成は一様に増加する。図９においては、Ａｌ、ＩｎおよびＧａの組成は直線的に変化しているが、曲線的に変化してもよい。
【００４３】
図１０は、実施例１におけるａ軸格子定数に対するバンドギャップを示す図である。図１０を参照し、ＩｎＡｌＮ電子供給層１６は位置Ａである。ＧａＮキャップ層２０は位置Ｃである。ＩｎＡｌＧａＮ緩衝層１８においては、位置ＡからＣにかけ、ＩｎとＡｌ組成が一様に減少しＧａ組成が一様に増加する。これにより、位置ＡからＣまで、ほとんどａ軸格子定数が変わらないように組成が変化する。よって、ＩｎＡｌＮ電子供給層１６とＧａＮキャップ層２０との間に格子歪がほとんどなく、ピエゾ電荷および格子欠陥はほとんど生成されない。例えばゲートの高周波信号は二次元電子ガスに加わり易くなり、半導体装置の性能劣化を抑制できる。
【００４４】
実施例１では、図１のように、ＩｎＡｌＮからなる電子供給層１６上に緩衝層１８であるＩｎＡｌＧａＮ層が形成され、ＩｎＡｌＧａＮ層上にキャップ層２０であるＧａＮ層が形成されている。例えば、基板１０を、電子供給層１６を形成する工程における基板１０を昇温させつつＩｎＡｌＧａＮ層緩衝層１８を形成する。すなわち、ＩｎＡｌＮ層を形成する工程における成長温度から成長温度を上昇させつつＩｎＡｌＧａＮ層を形成する。ＩｎＡｌＧａＮ層上に、ＩｎＡｌＮ層を形成する工程における成長温度より高い成長温度においてエピタキシャル層を形成する。ここで、エピタキシャル層は、ＩｎＡｌＧａＮ層を構成する元素の少なくとも一つを、その組成に含まない層である。これにより、ＩｎＡｌＮ層とＩｎＡｌＧａＮ層との間の格子歪みを抑制できる。よって、ＩｎＡｌＮ層の品質の悪化を抑制することができる。
【００４５】
ＩｎＡｌＧａＮ層は、電子供給層１６に行くにしたがいＩｎおよびＡｌの組成が大きくなり、ＧａＮ層に行くにしたがいＧａの組成が大きい。なお、例えば、図４のように、ＩｎＡｌＧａＮ層を形成する工程において、成長温度の上昇にしたがいＧａ含有ガスの供給量を増やし、Ａｌ含有ガスの供給量を減らすことで、ＩｎＡｌＧａＮ層の格子定数をＧａＮ層とほぼ同じにできる。
【００４６】
さらに、温度が上昇するにしたがいＩｎが昇華しやすくなるため、図４のように、成長温度の上昇にしたがいＩｎ含有ガスの供給量を増やすことが好ましい。ただし、その場合におけるＩｎ含有ガスの供給量の増加は、ＩｎＡｌＧａＮ層の格子定数がＧａＮ層とがほぼ同じ範囲内であることが好ましい。
【００４７】
ＩｎＡｌＮ電子供給層１８のＩｎ組成比は、１２％以上かつ３６％以下であることが好ましい。これにより、ＩｎＡｌＮ電子供給層１６とＧａＮ層との格子歪みによるクラックを抑制できる。ＩｎＡｌＮ電子供給層１８のＩｎ組成比は、１５％以上かつ２０％以下であることがより好ましい。さらに、ＩｎＡｌＧａＮ層は、電子供給層１６と格子整合する組成であることが好ましい。
【００４８】
ＩｎＡｌＧａＮ緩衝層１８を形成する工程は、成長温度が７００℃から１０５０℃の範囲で実行されることが好ましい。
【００４９】
図３の時間ｔ５とｔ６との間のように、ＩｎＡｌＧａＮ緩衝層１８を形成する工程の成長温度の一部は、キャップ層２０を形成する工程の成長温度と同じであることが好ましい。例えば、緩衝層１８の成長が終わった時点の成長温度はキャップ層２０を形成する工程の成長温度と同じであることが好ましい。これにより、成長温度一定のまま連続して緩衝層１８上にキャップ層２０を形成することができる。
【００５０】
電子走行層１２としては、ＩｎＡｌＮ電子供給層１６と格子整合していることが好ましい。例えば、電子供給層１６がＩｎｘＡｌ１−ｘＮであるとき、電子走行層１２をＢαＡｌβＧａγＩｎ１−α−β−γＮとすると、以下の式を満足することにより、電子走行層１２と電子供給層１６とが格子整合する。
２．５５α＋３．１１β＋３．１９γ＋３．５５（１−α−β−γ）＝３．５５ｘ＋３．１１（１−ｘ）
【００５１】
ＧａＮキャップ層２０は、アンドープＧａＮでもｎ型ＧａＮでもよい。ｎ型ＧａＮキャップ層２０が表面電荷が安定するためより好ましい。さらに、９００℃から１１００℃程度の高温でＧａＮキャップ層２０を成膜することにより、ドーパントの活性化率を向上させることができる。これにより、より表面電荷が安定し、半導体層内のバンドギャップが安定し不良が低減する。
【００５２】
エピタキシャル層は、ＩｎＡｌＧａＮ層を構成する元素の少なくとも一つを、その組成に含まない。例えば、Ｉｎ、ＡｌおよびＧａのうち、Ｇａを含み、ＩｎおよびＡｌの少なくとも１つを含まない。例えば、ＩｎＡｌＮ層とエピタキシャル層とは、図１０における位置Ａと位置Ｂと同様に格子定数がほぼ同じである。この場合、緩衝層１８を形成しなければ、図８のように、ピエゾ電荷発生層が形成されてしまう。よって、ＩｎＡｌＧａＮ緩衝層１８を形成することが好ましい。
【００５３】
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５４】
１０  基板
１２  電子走行層
１４  スペーサ層
１６  電子供給層
１８  緩衝層
２０  キャップ層
２２  ソース電極
２４  ゲート電極
２６  ドレイン電極
３０  ピエゾ電荷発生層
【図１】
2014239159.tif 000003
【図２】
2014239159.tif 000004
【図３】
2014239159.tif 000005
【図４】
2014239159.tif 000006
【図５】
2014239159.tif 000007
【図６】
2014239159.tif 000008
【図７】
2014239159.tif 000009
【図８】
2014239159.tif 000010
【図９】
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【図１０】
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