(57)【要約】【課題】回路基板表面の実装と回路基板内部の配線について改善を施すことで、全体として小型化が図られた半導体装置を提供する。【解決手段】半導体装置１０は、回路基板１と、第１半導体チップ３ａ、第２半導体チップ３ｂと、ワイヤ４と、方向性結合器６とを備える。回路基板１は、それぞれに配線が設けられた複数の層と、表面に設けられたダイパッドとを備える。第１、２半導体チップ３ａ、３ｂは、前記表面において隣接させて、前記ダイパッド上にダイボンド剤を介してそれぞれダイボンドされている。ワイヤ４は、前記第１、２半導体チップの間の隙間を跨いで、前記第１半導体チップ３ａの表面電極と前記第２半導体チップ３ｂの表面電極とを接続する。方向性結合器６は、前記複数の層のうち前記回路基板１内部の層に設けられ前記隙間の下方に位置する。【選択図】図１
2014090332.tif 000002
【特許請求の範囲】
【請求項１】
それぞれに配線が設けられた複数の層と、表面に設けられたダイパッドとを備えた回路基板と、
前記表面において隣接させて、前記ダイパッド上にダイボンド剤を介してそれぞれダイボンドされた第１半導体チップおよび第２半導体チップと、
前記第１、２半導体チップの間の隙間を跨いで、前記第１半導体チップの表面電極と前記第２半導体チップの表面電極とを接続するワイヤと、
前記複数の層のうち前記回路基板内部の層に設けられ前記隙間の下方に位置する内部配線と、
を備えることを特徴とする半導体装置。
【請求項２】
前記ダイパッドは、単一のダイパッドであり、
前記第１、２半導体チップは、前記単一のダイパッド上に、隣接してダイボンドされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ダイパッドは、前記回路基板の表面において離間させつつ隣接して設けられた第１ダイパッドおよび第２ダイパッドと、を含み、
前記第１半導体チップは、前記第１ダイパッドにダイボンドされ、
前記第２半導体チップは、前記第２ダイパッドにダイボンドされ、
前記第１、２ダイパッドの間の隙間を跨いで、前記第１半導体チップの表面電極と前記第２半導体チップの表面電極が前記ワイヤで接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記内部配線は、
前記複数の層のうち前記回路基板内部の第１内部層に設けられ前記隙間が伸びる方向に伸びる主線路および前記複数の層のうち前記回路基板内部の第２内部層に設けられ前記主線路と同じ方向に伸びる結合線路を備えた方向性結合器であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記回路基板は、
前記表面に対向する裏面と、
前記裏面に設けられたグランドパターンと、
前記第１半導体チップの下方に設けられ、前記複数の層を貫通して前記ダイパッドと前記グランドパターンとを接続する１つ以上の第１ビアと、
前記第２半導体チップの下方に設けられ、前記複数の層を貫通して前記ダイパッドと前記グランドパターンとを接続する１つ以上の第２ビアと、
を備え、
前記内部配線は、前記第１ビアと前記第２ビアとの間に位置することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記隙間は、前記第１、２半導体チップを前記ダイパッド上でスクライブするのに必要とする程度の寸法からなることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記隙間における前記ダイパッド表面が前記ダイボンド剤で覆われていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１、２半導体チップ間の前記隙間の幅は、５０μｍ以上かつ１００μｍ以下であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１、２半導体チップは、高周波電力増幅器が設けられた半導体チップであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
それぞれに配線が設けられた複数の層と、表面に設けられたダイパッドとを備えた回路基板と、
前記表面において隣接させて、前記ダイパッド上にダイボンド剤を介してそれぞれダイボンドされた第１半導体チップおよび第２半導体チップと、
前記複数の層のうち前記回路基板内部の層に設けられ前記隙間の下方に位置する内部配線と、
を備え、
前記回路基板上における前記第１、２半導体チップの間には、前記ダイパッド以外の構成が設けられていないことを特徴とする半導体装置。
【請求項１１】
それぞれに配線が設けられた複数の層と、表面に設けられたダイパッドと、一端が前記ダイパッドと接続し前記複数の層を貫通して伸びる１つ以上のビアと、を備えた回路基板と、
前記ダイパッドにダイボンドされた第１半導体チップと、
前記ダイパッドにおける前記第１半導体チップの隣にダイボンドされ、発熱量が前記第１半導体チップよりも小さい第２半導体チップと、
を備え、
前記回路基板は、
前記第１半導体チップの下方に前記ビアを備え、
前記複数の層のうち前記回路基板内部の層に設けられ前記第２半導体チップの下方に位置する内部配線を備えることを特徴とする半導体装置。
【請求項１２】
前記第１半導体チップは、１段の増幅回路における増幅素子または複数段の増幅回路における２段目以降の増幅素子であり、
前記第２半導体チップは、
スイッチ素子、増幅器のドライバ素子、バイアスコントロール素子、および、複数段の増幅回路における初段増幅素子からなる群から選択された１つの素子であることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部に絶縁層を有する回路基板を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の小型化は一般的な要求事項であり、必要とする構成、機能を搭載しつつ全体として可能な限り小型化が達成されることが求められている。従来の半導体装置においては、例えば方向性結合器をディスクリート部品として基板上に実装するなどの措置が取られていたが、ディスクリート部品の実装では回路基板の面積が不可避的に増大してしまう。このため、無線回路部の小型化が進む等の技術的進歩により、多層回路基板の内部配線を利用した高周波電力増幅器が作製されてきている。また、高周波電力増幅器の多機能化が進み、バイアス制御用ＩＣやスイッチなど、複数の半導体チップを搭載した高周波電力増幅器を１つの半導体装置として作製、提供することも行われている。例えば、下記の特許文献１に開示されているように、回路基板の表面に半導体チップが実装され、回路基板の内部にカプラ（結合器）が設けられた半導体装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−２７７５７９号公報
【特許文献２】特開２０１２−７４９３０号公報
【特許文献３】特開２００６−１８０１５１号公報
【特許文献４】特開２００６−２０３６５２号公報
【特許文献５】特開２００６−７３６７３号公報
【特許文献６】特開２００２−０４３８１３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の半導体装置では、依然として小型化の余地がある。すなわち、特許文献１にかかる技術では、回路基板上の半導体素子とフィルタ素子との間に出力整合回路が設けられているのであり、半導体素子とフィルタ素子とを可能な限り近づけているわけではなく、小型化という観点からいまだ改善の余地がある。ただし、無闇な小型化により半導体装置への要求機能を達成できなくなることは避ける必要がある。そこで、本願発明者は、鋭意研究を重ねたところ、複数の半導体チップの実装において、半導体チップの実装ルールの制約により半導体チップを並べて実装する場合でも両者の間に不可避的に隙間が発生することに着目した。その着目により、本願発明者は、回路基板表面の実装と回路基板内部の配線について改善を施すことで、全体として小型化を達成することのできる半導体装置を見出すに至った。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、回路基板表面の実装と回路基板内部の配線について改善を施すことで、全体として小型化が図られた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
第１の発明は、上記の目的を達成するため、半導体装置であって、
それぞれに配線が設けられた複数の層と、表面に設けられたダイパッドとを備えた回路基板と、
前記表面において隣接させて、前記ダイパッド上にダイボンド剤を介してそれぞれダイボンドされた第１半導体チップおよび第２半導体チップと、
前記第１、２半導体チップの間の隙間を跨いで、前記第１半導体チップの表面電極と前記第２半導体チップの表面電極とを接続するワイヤと、
前記複数の層のうち前記回路基板内部の層に設けられ前記隙間の下方に位置する内部配線と、
を備えることを特徴とする。
【０００７】
第２の発明は、上記の目的を達成するため、半導体装置であって、
それぞれに配線が設けられた複数の層と、表面に設けられたダイパッドとを備えた回路基板と、
前記表面において隣接させて、前記ダイパッド上にダイボンド剤を介してそれぞれダイボンドされた第１半導体チップおよび第２半導体チップと、
前記複数の層のうち前記回路基板内部の層に設けられ前記隙間の下方に位置する内部配線と、
を備え、
前記回路基板上における前記第１、２半導体チップの間には、前記ダイパッド以外の構成が設けられていないことを特徴とする。
【０００８】
第３の発明は、上記の目的を達成するため、半導体装置であって、
それぞれに配線が設けられた複数の層と、表面に設けられたダイパッドと、一端が前記ダイパッドと接続し前記複数の層を貫通して伸びる１つ以上のビアと、備えた回路基板と、
前記ダイパッドにダイボンドされた第１半導体チップと、
前記ダイパッドにおける前記第１半導体チップの隣にダイボンドされ、発熱量が前記第１半導体チップよりも小さい第２半導体チップと、
を備え、
前記回路基板は、
前記第１半導体チップの下方に前記ビアを備え、
前記複数の層のうち前記回路基板内部の層に設けられ前記第２半導体チップの下方に位置する内部配線を備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、回路基板表面の実装と回路基板内部の配線について改善を施すことで、全体として小型化が図られた半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態１にかかる半導体装置の構成を示す平面図である。
【図３】本発明の実施の形態１にかかる半導体装置の製造方法を説明するためのフローチャートである。
【図４】本発明の実施の形態２にかかる半導体装置の構成を示す断面図である。
【図５】本発明の実施の形態２にかかる半導体装置の構成を示す平面図である。
【図６】本発明の実施の形態３にかかる半導体装置の構成を示す断面図である。
【図７】本発明の実施の形態３にかかる半導体装置の構成を示す平面図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
［実回路基板１の装置の構成］
図１は、本発明の実施の形態１にかかる半導体装置１０の構成を示す断面図である。図２は、本発明の実施の形態１にかかる半導体装置１０の構成を示す平面図である。図１は、図２のＡ−Ａ線に沿った切断面を示している。半導体装置１０は、高周波電力増幅器である。
【００１２】
半導体装置１０は、回路基板１を備えている。回路基板１は、表面にダイパッド２を備え、裏面にグランドパターン７を備えている。回路基板１は、それぞれに配線が設けられた複数の層である絶縁層１ａ、１ｂ、１ｃを備えている。回路基板１は、絶縁層が３層で導体層が４層の多層基板である。回路基板１の絶縁層の材質は、実施の形態１ではセラミックであるものとする。
【００１３】
ダイパッド２には、第１半導体チップ３ａおよび第２半導体チップ３ｂが、隣接して、ダイボンド剤１１を介してそれぞれダイボンドされている。ダイパッド２は、導体の層であり、第１、２半導体チップ３ａ，３ｂを実装するため回路基板１の表層に形成されたものである。ダイパッド２の面積は、一般に、実装する半導体チップの面積より広い。第１半導体チップ３ａおよび第２半導体チップ３ｂは、それぞれ、表面に露出した表面電極（電極パッド）を備えている。
【００１４】
ダイパッド２は、単一のダイパッドである。第１、２半導体チップ３ａ、３ｂは、この単一のダイパッド上２に、隣接してダイボンドされたものである。半導体チップ３ａと半導体チップ３ｂの間には数１００μｍ程度の隙間が発生する。以下、第１半導体チップ３ａと第２半導体チップ３ｂの間の隙間を、「チップ間隙間２ｃ」とも称す。チップ間隙間２ｃにおけるダイパッド表面は、ダイボンド剤１１で覆われている。すなわち、実施の形態１にかかる半導体装置１０は、回路基板１の表面における第１、２半導体チップ３ａ、３ｂの間に、ダイパッド２以外の構成が設けられていないものである。
【００１５】
チップ間隙間２ｃは、第１、２半導体チップをダイパッド上でスクライブするのに必要とする程度の寸法からなる。具体的には、チップ間隙間２ｃの幅は、数百μｍ程度であり、より小さな５０μｍ以上かつ１００μｍ以下であってもよい。半導体チップ３ａ，３ｂ間の隙間にはダイボンド剤１１が塗布されており、他の部品の実装やワイヤボンドを行うことはできない。これは、実施の形態１では半導体装置１０をその平面方向に可能な限り小型化することを意図しているのであり、そのためにチップ間隙間２ｃを可能な限り小さくしているからである。
【００１６】
半導体装置１０は、ワイヤボンディングされた複数のワイヤ４を備えている。複数のワイヤ４は、チップ間隙間２ｃを跨いで、第１半導体チップ３ａの表面電極と第２半導体チップ３ｂの表面電極とを接続する。ワイヤ４は、金属線、具体的には金線を用いることができる。
【００１７】
半導体装置１０は、方向性結合器６を備えている。方向性結合器６は、回路基板１の複数の層のうち回路基板内部の層（絶縁層１ａと絶縁層１ｂとの間、および絶縁層１ｂと絶縁層１ｃとの間）に設けられた内部配線である。方向性結合器６は、チップ間隙間２ｃの下方に位置している。方向性結合器６は、出力電力を検知するために設けられている。
【００１８】
内部配線である方向性結合器６は、主線路６ａおよび副線路６ｂを備えている。主線路６ａおよび副線路６ｂは、図１の紙面を貫通する方向に伸びている。主線路６ａは、複数の層のうち回路基板内部の第１内部層（絶縁層１ａと絶縁層１ｂとの間）に設けられており、具体的には絶縁層１ａの裏面に形成されている。主線路６ａは、チップ間隙間２ｃが伸びる方向に伸びる線路である。主線路６ａは高周波電力増幅器の整合回路の一部である。副線路６ｂは、複数の層のうち回路基板１の内部の第２内部層（絶縁層１ｂと絶縁層１ｃとの間）に設けられており、具体的には、絶縁層１ｃの表面に形成されている。副線路６ｂは、主線路６ａと同じ方向に伸びる結合線路である。
【００１９】
回路基板１は、裏面にグランドパターン７を備えている。回路基板１は、複数のビア５をその内部に備えている。複数のビア５は、複数の絶縁層１ａ、１ｂ、１ｃを貫通して、ダイパッド２とグランドパターン７とを電気的および熱的に接続している。ここで、複数のビア５は、第１半導体チップ３ａの下方に設けられた１つ以上のビア（「第１ビア」とも称す）と、第２半導体チップ３ｂの下方に設けられた１つ以上のビア（「第２ビア」とも称す）と、を備えている。方向性結合器６は、この第１ビアと第２ビアとの間に位置し、その両脇をビア５によって囲まれている。
【００２０】
回路基板１において、ダイパッド２の下の部分は導体のビア５を複数個設けている。このビア５は、第１、２半導体チップ３ａ，３ｂのグランド接続形成および放熱性の向上のために設けられている。そのような目的から第１、２半導体チップ３ａ，３ｂを実装している直下はビア５を設ける要請が高いのに対し、その一方で、第１、２半導体チップ３ａ，３ｂの間にあるチップ間隙間２ｃの下はビア５を省くことが可能である。
【００２１】
そこで、本実施の形態では、第１、２半導体チップ３ａ，３ｂ間の隙間の下で、ビアを省いた部分に、方向性結合器を構成する主線路６ａおよび副線路６ｂを配置する。ダイパッド２はビア５でグランドに接続されているため、主線路６ａおよび副線路６ｂは、高周波電力増幅器の信号の干渉を受けず、方向性結合器として良好な性能を得ることが可能となる。また、方向性結合器を配置するために、多層基板の面積を増やしたり内部の絶縁層にグランドパターン層を設ける必要がなく、高周波電力増幅器の小型化に貢献できる。
【００２２】
複数の半導体チップの実装において、半導体チップの実装ルールの制約により、半導体チップを並べて実装する場合でも、両者の間に不可避的に隙間が発生する。実装ルールの制約とは、具体的には、例えば、半導体チップ周囲に、ダイパッドへの実装プロセス上で半導体チップのスクライブを行う際に必要となる余裕を設けることなどである。すなわち、複数の半導体チップの実装において、半導体チップの実装ルールの制約により、半導体チップを並べて実装する場合でも、両者の間に数１００μｍ程度の隙間が発生するという現実的な制約がある。これは配線幅である５０μｍ以上の隙間である。
【００２３】
そこで、実施の形態１によれば、可能な限り第１、２半導体チップ３ａ、３ｂを近接させてダイボンドすることを前提としつつ、その第１、２半導体チップ３ａ、３ｂの間に不可避的に生じかつ配線幅以上となるチップ間隙間２ｃを利用して、そのチップ間隙間２ｃの下方のスペースを無駄なく利用するものとした。
【００２４】
その結果、全体として小型化が図られた半導体装置を提供することができる。すなわち、可能な限り第１、２半導体チップ３ａ、３ｂを近接させてダイボンドしても、実際の製造プロセスの制約から、配線の幅程度のチップ間隙間２ｃが不可避的に生じてしまう。一方、方向性結合器６あるいはそれ以外の内部配線は配線長としてある程度の長さが必要となる。そこで、このチップ間隙間２ｃに沿って伸びるように、方向性結合器６の主線路６ａと副線路６ｂを設けることで、チップ間隙間２ｃの下方スペースを使ってある程度の長さの配線を形成することができ、その下方スペースを有効利用することができる。チップ間隙間２ｃは、配線幅以上の幅を有しかつ半導体チップの一辺の長さ程度の長さを有するので、方向性結合器６などの内部配線への活用に好適なのである。
【００２５】
さらに、実施の形態１にかかる半導体装置１０によれば、多層基板内に形成される方向性結合器６について、表層に部品を実装しつつ、表層と方向性結合器の間に新たにグランド層を設けることなく、高周波電力増幅器の回路との干渉を避けることができる。そのため、多層基板の面積が増加したり、多層基板の層数が増加してしまうという問題を抑制することができる。
【００２６】
なお、多層基板の面積や層数の増加という問題に関し、特許文献６には、高周波電力増幅器と方向性結合器が１つの多層基板で構成された例が開示されている。この例では、多層基板の中央層から上層部分で高周波電力増幅器を構成、中央層から下層部分で方向性結合器を構成しているため、多数の層が必要となり低背化が困難という課題がある。また、特許文献２には、高周波電力増幅器と方向性結合器が１つの多層基板で構成された例が開示されている。この例では、表層の高周波電力増幅器と方向性結合器の間にグランド層を設けているため、多数の層が必要となり低背化が困難という課題がある。
【００２７】
この点、実施の形態１によれば、方向性結合器６を構成する内部配線（主線路６ａ、副線路６ｂ）が、隣り合う２つの半導体チップ３ａ、３ｂの隙間の下部にレイアウトされている。これにより、多層基板の面積や層数を増加させることなく方向性結合器を実現させることができる。
【００２８】
また、本実施の形態によれば、チップ間隙間２ｃを可能な限り小さくして第１、２半導体チップ３ａ、３ｂを近接させているので、ワイヤ４の短縮化が図られる。ワイヤ４の短縮化により、インダクタ成分の低減が可能であり、ワイヤの高さの低減による低背化達成という効果もある。
【００２９】
ところで、高周波信号を伝送する内部配線、具体的には方向性結合器は、高周波電力増幅器の回路との干渉を避けたいという要求がある。この点、実施の形態１によれば、ビア５を介してダイパッド２とグランドパターン７とが接続されており、そのビア５の間に内部配線である方向性結合器６を設けることができる。これにより、方向性結合器６が高周波電力増幅回路の信号から干渉を受けることを避けて、良好な性能を得ることができる。
【００３０】
［実施の形態１の装置の製造方法］
図３は、本発明の実施の形態１にかかる半導体装置１０の製造方法を説明するためのフローチャートである。なお、１つのダイパッド２に半導体チップ３ａ，３ｂを並べて実装する場合でも、半導体チップのスクライブを半導体チップの１つずつに実施するのが普通である。
【００３１】
図３の製造方法では、先ず、半導体装置１０の製造に必要な電子部品等を準備する準備工程が実施される（ステップＳ１００）。ここでは、回路基板１、第１半導体チップ３ａおよび第２半導体チップ３ｂが準備される。ワイヤ４、ダイボンド剤１１の準備も行われる。
【００３２】
次に、回路基板１を加熱する加熱工程が実施される（ステップＳ１０２）。この加熱工程は、次の塗布工程においてダイボンド剤１１が軟化してスクライブ実施可能となる程度の雰囲気温度に、回路基板１を置くものである。
【００３３】
次に、ダイボンド剤１１を、加熱した回路基板１に塗布する塗布工程が実施される（ステップＳ１０４）。ダイボンド剤１１は、ダイパッド２上に、第１半導体チップ３ａと第２半導体チップ３ｂとを搭載する範囲をカバーするように、塗布される。本実施の形態では、回路基板１の絶縁層がセラミック製であるから高温に耐えられるので、ダイボンド剤１１としてはんだを用いる。ダイボンド剤１１ははんだに限られず、金すずや銀ペースト、導電性材料を含有した樹脂ペーストなどのダイボンド剤を用いても良い。
【００３４】
次に、第１半導体チップ３ａのスクライブ工程、および第２半導体チップ３ｂのスクライブ工程が、１つずつ実施される（ステップＳ１０６）。スクライブとは、ダイボンド剤上に半導体チップを載せてから擦り付ける工程であり、ダイパッド２上のある程度の範囲で半導体チップを平面方向に動かさざるを得ない。このため、第１半導体チップ３ａと第２半導体チップ３ｂの間に、数百μｍのチップ間隙間２ｃを確保せざるを得ないのである。
【００３５】
スクライブに必要なチップ間隙間２ｃは、第１、２半導体チップ３ａ、３ｂをダイパッド上でスクライブするのに必要とする程度の寸法からなるのであり、設計上および実際の半導体実装工程上の制約から決まる値である。チップ間隙間２ｃの幅は、数百μｍ程度と説明しているが１００μｍ以下であることもある。ただし、配線プロセス上の制約である５０μｍ以上であることが普通である。本実施の形態では、先ず、第１半導体チップ３ａのスクライブ工程を実施し、その後に、第２半導体チップ３ｂのスクライブ工程を実施するものとする。
【００３６】
次に、スクライブ完了後に、ダイボンド剤１１を凝固させる凝固工程を実施する（ステップＳ１０８）。このステップでは、具体的には、ステップＳ１０２の加熱工程によりダイボンド剤１１が軟化していたので、ダイボンド剤１１を冷却して凝固させるために、第１、２半導体チップ３ａ、３ｂ実装後の回路基板１を常温あるいは低温雰囲気に置くものである。
【００３７】
次に、ワイヤボンド工程が実施される（ステップＳ１１０）。このステップでは、ワイヤ４で第１、２半導体チップ３ａ、３ｂを接続させるとともに、第１半導体チップ３ａと電極パッド８とをワイヤ４で接続し、第２半導体チップ３ｂと電極パッド９とをワイヤ４で接続するように、それぞれワイヤボンディングを行う。
【００３８】
その後、今回の製造工程が終了する。
【００３９】
なお、回路基板１の絶縁層の材質はセラミックに限られず、樹脂であってもよい。樹脂は、多層プリント回路基板に用いられる典型的な樹脂、例えばガラスエポキシなどでもよい。導体配線のパターンを形成することができればよいのであり、複数の層を備えればよく、４層以上であってもよい。なお、回路基板１が樹脂製である場合には、ダイボンド剤１１として、導電性材料を含有した樹脂ペーストなどの接着剤を用いても良い。この場合、加熱工程を省略できる。
【００４０】
なお、第１半導体チップ３ａは、１段の増幅回路における増幅素子または複数段の増幅回路における２段目以降の増幅素子である。第２半導体チップ３ｂは、スイッチ素子、増幅器のドライバ素子、バイアスコントロール素子、および、複数段の増幅回路における初段増幅素子からなる群から選択された１つの素子である。
【００４１】
なお、第１、２半導体チップ３ａ，３ｂの材質は、シリコンであってもよく、ＧａＡｓのような化合物半導体であってもよい。機能についても、第１、２半導体チップ３ａ，３ｂの少なくとも一方に増幅器が設けられていればよい。第１、２半導体チップ３ａ，３ｂの他方が、スイッチやバイアス制御などの回路素子を有するものであってもよい。本実施の形態では半導体チップを２個実装したが、３個以上実装されていてもよい。この場合にも、互いの半導体チップの間には不可避的にチップ間隙間２ｃに相当する隙間が生じるからである。
【００４２】
なお、本実施の形態では、回路基板１上に実装した第１、２半導体チップ３ａ，３ｂや、それぞれを接続するワイヤ４のみ記載している。しかしながら本発明はこれに限られるものではなく、回路基板１上にチップコンデンサやチップインダクタなどの部品を実装していてもよい。
【００４３】
なお、本実施の形態において、主線路６ａを上層側、副線路６ｂを下層側に設けているが、この位置関係は逆でも構わない。
【００４４】
なお、実施の形態１では、方向性結合器６の配置について記載しているが、整合回路の一部を構成する導体配線など、高周波電力増幅器の信号の干渉を避けたい要求のある導体配線を方向性結合器６の位置に配置してもよい。この場合には、方向性結合器６のように別の絶縁層にそれぞれ立体的に並行して伸びる２つの導体配線（伝送線路）に限られるものではない。内部配線として一本の導体配線が伸びるものであってもよい。
【００４５】
実施の形態２．
図４は、本発明の実施の形態２にかかる半導体装置２０の構成を示す断面図である。図５は、本発明の実施の形態２にかかる半導体装置２０の構成を示す平面図である。図４は、図５のＢ−Ｂ線に沿った切断面を示している。半導体装置２０は、実施の形態１と同様に高周波電力増幅器であって、半導体チップを実装するダイパッドが複数に分かれて隣り合って配置されている点が実施の形態１と相違している。
【００４６】
実施の形態２にかかる半導体装置２０は、回路基板の表面において離間させつつ隣接して設けられた第１ダイパッド２ａおよび第２ダイパッド２ｂとを備えている。第１半導体チップ３ａは、第１ダイパッド２ａにダイボンドされている。第２半導体チップ３ｂは、第２ダイパッド２ｂにダイボンドされている。
【００４７】
第１、２ダイパッド２ａ、３ｂにそれぞれダイボンドされた第１、２半導体チップ３ａ、３ｂの間にも、実施の形態１と同様に、チップ間隙間２ｃが存在している。チップ間隙間２ｃを跨いで、第１半導体チップ３ａの表面電極と第２半導体チップ３ｂの表面電極がワイヤで接続されている点は実施の形態１と同様である。
【００４８】
第１、２ダイパッド２ａ、２ｂが隣り合って配置され、両者の間隔が小さい場合、その間に他の部品を実装したり表層の導体配線で整合回路などを形成したりすることができない。ダイパッド２ａ，２ｂはビア５で接地され、両者の隙間には何も形成されていないため、主線路６ａおよび副線路６ｂは、高周波電力増幅器の信号の干渉を受けず、方向性結合器として良好な性能を得ることが可能となる。また、方向性結合器６を配置するために、多層基板の面積を増やしたりグランドパターン層を設ける必要がなく、高周波電力増幅器の小型化に貢献できる。
【００４９】
実施の形態３．
図６は、本発明の実施の形態３にかかる半導体装置３０の構成を示す断面図である。図７は、本発明の実施の形態３にかかる半導体装置３０の構成を示す平面図である。図６は、図７のＣ−Ｃ線に沿った切断面を示している。半導体装置３０は、実施の形態１と同様に高周波電力増幅器であるが、一部の半導体チップの直下にビア５が配置されない点で実施の形態１とは異なる。実施の形態３にかかる半導体装置３０では、第２半導体チップ３ｂ側の直下にビア５が配置されないものとする。
【００５０】
実施の形態３においても、実施の形態１と同様に、第１半導体チップ３ａは、１段の増幅回路における増幅素子または複数段の増幅回路における２段目以降の増幅素子である。そして、実施の形態３においても、実施の形態１と同様に、第２半導体チップ３ｂは、スイッチ素子、増幅器のドライバ素子、バイアスコントロール素子、および、複数段の増幅回路における初段増幅素子からなる群から選択された１つの素子である。ここで、第１半導体チップ３ａと第２半導体チップ３ｂとを比較すると、第２半導体チップ３ｂのほうが取り扱う電流値が小さく、その結果第２半導体チップ３ｂのほうが発熱量が小さい。実施の形態３では、このような発熱量の差に着目したものである。
【００５１】
すなわち、発熱量が小さい第２半導体チップ３ｂについては、直下のビアに頼ることなく、ダイパッド２から第２半導体チップ３ｂ側のビア５を介した放熱経路によって、放熱性を確保することができる。そこで、第２半導体チップ３ｂの直下にはビア５を省き、そのかわりに、方向性結合器６を設けたものである。
【００５２】
なお、半導体装置３０では、ワイヤ４による第１、２半導体チップ３ａ、３ｂ間の接続のほか、第２半導体チップ３ｂの接地を、ワイヤ４ａによって確保するものとしている。この点は、実施の形態１、２とは異なっている。
【００５３】
実施の形態３によれば、第１半導体チップは下方にビアを設けることで放熱性を確保し、かつ、取り扱う電流が相対的に小さい第２半導体チップについてはダイボンドを介した放熱に頼ることで下方のスペースを明けることとしている。その下方のスペースに内部配線（方向性結合器６）を設けて、省スペース化を図ることができる。その結果、全体として小型化が図られた半導体装置を提供することができる。
【００５４】
また、実施の形態１と同様に次のような効果もある。ダイパッド２はビア５でグランドパターン７に接地されているため、主線路６ａおよび副線路６ｂは、高周波電力増幅器の信号の干渉を受けず、方向性結合器として良好な性能を得ることが可能となる。また、方向性結合器を配置するために、多層基板の面積を増やしたりグランドパターン層を設ける必要がなく、高周波電力増幅器の小型化に貢献できる。
【００５５】
なお、実施の形態３にかかる半導体装置３０は、第１、２半導体チップ３ａ、３ｂ間のチップ間隙間２ｃを可能な限り小さくした実施の形態１にかかる半導体装置１０の構成をベースにして、ビア５および方向性結合器６の構成を変化させたものとなっている。しかしながら、実施の形態３にかかる構成のうち、「複数の半導体チップのうち相対的に発熱量が大きな半導体チップの直下にビアを設けて相対的に発熱量が小さな半導体チップの直下にはビアを設けずに、そのビアを省いたスペースに内部配線（具体的には方向性結合器）を設ける構成」を、単独で実施することができる。そのような構成を単独で実施する場合には、チップ間隙間２ｃの幅に限定はなく、またチップ間隙間２ｃにダイパッド２以外の他の構成が存在していても良い。
【符号の説明】
【００５６】
１  回路基板、１ａ、１ｂ、１ｃ  絶縁層、２、２ａ、２ｂ  ダイパッド、２ｃ  チップ間隙間、３ａ，３ｂ  半導体チップ、４、４ａ  ワイヤ、５  ビア、６  方向性結合器、６ａ  主線路、６ｂ  副線路、７  グランドパターン、８、９  電極パッド、１０、２０、３０  半導体装置、１１  ダイボンド剤
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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