(57)【要約】【課題】キャパシタのシリンダー形成用の孔を形成するエッチング工程後に孔の幅寸法が充分に確保され、且つ孔の閉塞及びキャパシタの不良を確実に防止可能な半導体装置を提供する。【解決手段】半導体基板上に形成された絶縁膜に周期的に配列された同一形状の孔を有する半導体装置であって、孔５０の最外周部に孔５０の周期的配列の外側方向に延在して、孔５０と比較して幅寸法が大きい開口であるダミー孔５１，５２を備えている。孔５０の下部にはパッドが配置され、ダミー孔５１，５２の下部にはダミーパッドが配置され、前記ダミーパッドは前記パッドよりも幅寸法が大きいことが好ましい。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された絶縁膜に周期的に配列された同一形状の孔を有する半導体装置であって、
前記孔の最外周部に前記孔の周期的配列の外側方向に延在して、前記孔と比較して幅寸法が大きい開口であるダミー孔を備えていることを特徴とする半導体装置。
【請求項２】
前記孔の下部にはパッドが配置され、前記ダミー孔の下部にはダミーパッドが配置され、前記ダミーパッドは前記パッドよりも幅寸法が大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上のメモリセル領域に孔を含むキャパシタを有する半導体装置であって、
前記孔の外周に前記孔の開口よりも平面視での面積が広いダミー孔を備えていることを特徴とする半導体装置。
【請求項４】
前記ダミー孔は前記メモリセル領域の外側方向に延在して平面視での面積が広いことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記孔は一定周期で配置された第一の列と前記一定周期で配列された第二の列とを含み、前記ダミー孔は前記第一の列の最外周部に前記一定周期で位置する領域と前記第二の列の最外周部に前記一定周期で位置する領域とを含んで形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記孔の下部にはパッドが配置され、前記ダミー孔の下部にはダミーパッドが配置され、前記ダミーパッドは前記パッドよりも幅寸法が大きいことを特徴とする請求項３に記載の半導体装置。
【請求項７】
半導体基板上のメモリセル領域に孔と前記孔の周りにダミー孔とを有する半導体装置であって、
前記メモリセル領域の外側四方向に前記孔よりも平面視において広い面積で開口された前記ダミー孔を備えることを特徴とする半導体装置。
【請求項８】
前記孔の下部にはパッドが配置され、前記ダミー孔の下部にはダミーパッドが配置され、前記ダミーパッドは前記パッドよりも大きいことを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）には、電荷を蓄えることにより情報を記憶するコンデンサであるキャパシタが形成されている。ＤＲＡＭの内部回路は、各キャパシタに対して一つのトランジスタが設けられて構成されたメモリセルと、多数のメモリセルが配列されたメモリセル領域の周囲に設けられた周辺回路と、を備えている。
【０００３】
代表的なキャパシタの種類であるシリンダー型キャパシタを製造する際は、層間絶縁膜をエッチングしてシリンダーとなる孔を形成し、その側壁に下部電極を形成して層間絶縁膜をエッチングして下部電極を露出させた後、容量絶縁膜と上部電極を形成する。
【０００４】
上記のシリンダー型キャパシタを製造する工程について、図１４〜図１８を参照して説明する。図１４に示すように、シリンダーとなる孔１５０は、一般に半導体基板上に周期的に配列され、同一の形状を有する。孔を形成するためのエッチング工程では、図１５に示すように、先ずトランジスタのソースドレイン領域に接続して形成された容量コンタクト１２８に当接する容量コンタクトパッド１４２を形成する。その後、図１６に示すように、容量コンタクトパッド１４２を覆うようにして、所定の厚み寸法でストッパ膜１４４と、絶縁膜１４７と絶縁膜１４８とが積層された絶縁膜１４６と、絶縁膜１４９ａ，１４９ｂと、を順次成膜する。
【０００５】
次に、絶縁膜１４９ｂの上にアモルファスカーボン膜１６０を成膜した後、孔１５０の形成予定箇所のアモルファスカーボン膜１６０が除去されるように、アモルファスカーボン膜１６０をパターニングする。この際、図１７に示すように、半導体基板１１２の外周部のアモルファスカーボン膜１６０の厚み寸法は、エッチングの鈍りによって半導体基板１１２の内方のアモルファスカーボン膜１６０の厚み寸法より大きくなる。続いて、パターニングされたアモルファスカーボン膜１６０をマスクとしてドライエッチングを行い、容量コンタクトパッド１４２上に孔１５０を形成する。
【０００６】
ところが、上記のドライエッチング工程において、イオンの衝撃は図１７に示す矢印のようになり、孔１５０の半導体基板１１２上の最外周部の孔１５０ｒが閉塞しやすい。孔１５０ｒのエッチングが不十分で閉塞したまま、図１８に示すように、キャパシタの下部電極１５４を形成すると、下部電極１５４の絶縁膜１４６への接着強度が低くなり、下部電極１５４が絶縁膜１４６からはがれ易くなる。
【０００７】
このようにＤＲＡＭのメモリセル領域の外周部の孔がエッチング不十分で不良になるのを避けるため、メモリセル領域の最外周部には実孔と同じサイズのダミー孔を設けることがある。ところが、図１８に示す孔１５０ｒのようにダミー孔が閉塞していると、層間絶縁膜等の絶縁膜のエッチング工程で下部電極がはがれてゴミとなり、メモリセル領域の外周部の孔が不良になる。
【０００８】
上記説明したようにメモリセル領域の最外周部にダミー孔を設ける方法に関連する技術として、例えば特許文献１には、半導体装置のメモリセル領域の外周にダミーウェルを設けること、マスク上のパターン寸法を中心領域と周辺領域とで異ならせて完成時のゲート電極寸法を均一にすること、及び、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等の半導体装置の製造で各マスクの開口率をそろえるため、各マスクの形状が正方形に限定されず、スリット状であってもよいダミーコンタクトを設けることが開示されている。
【０００９】
また、メモリセル領域の最外周部にダミー孔を設ける方法に関連する技術として、例えば特許文献２には、ロジック部のパーン崩れ防止のため，メモリ部とロジック部との境界に同一形状のダミーコンタクトプラグが設けられた半導体装置が開示されている。
更に、例えば特許文献３には、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｌａｎａｒｉｚａｔｉｏｎ）におけるエロージョン防止のため、メモリセルの密集パターン領域の外周部に、パターン被覆率が徐々に低下するようなダミーパターンを設ける半導体装置及びその製造方法が開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１１８２３５号公報
【特許文献２】特開２００５−３４７３３４号公報
【特許文献３】特開２００５−０７２４０３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１の半導体装置及びその製造方法では、メモリセル領域に形成されたパターンとダミーウェル形成用のダミーパターンの形状の違いについては開示されておらず、完成時にこれらのパターンの寸法を異ならせることも開示されていない。然も、ダミーコンタクトの配列についても何ら開示されていない。
また、特許文献２の半導体装置及び特許文献３の半導体装置及びその製造方法でも、ダミーコンタクトやダミーパターンの形状に関して何ら開示されていない。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、半導体基板上に形成された絶縁膜に周期的に配列された同一形状の孔を有する半導体装置であって、前記孔の最外周部に前記孔の周期的配列の外側方向に延在して、前記孔と比較して幅寸法が大きい開口であるダミー孔を備えていることを特徴とする。
【００１３】
また、本発明の半導体装置は、半導体基板上のメモリセル領域に孔を含むキャパシタを有する半導体装置であって、前記孔の外周に前記孔の開口よりも平面視での面積が広いダミー孔を備えていることを特徴とする。
【００１４】
更に、本発明の半導体装置は、半導体基板上のメモリセル領域に孔と前記孔の周りにダミー孔とを有する半導体装置であって、前記メモリセル領域の外側四方向に前記孔よりも平面視において広い面積で開口された前記ダミー孔を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置によれば、孔の最外周部に前記孔の周期的配列の外側方向に延在して、前記孔と比較して幅寸法が大きい開口であるダミー孔が形成されているため、孔を形成するエッチング工程後にダミー孔の幅寸法が充分に確保され、ダミー孔の閉塞及びキャパシタの不良が確実に防止される。従って、半導体基板上の孔全体が良好に形成され、半導体装置の不良が回避される。
【図面の簡単な説明】
【００１６】
【図１】本発明を適用した第一実施形態の半導体装置を示す平面図である。
【図２】本発明を適用した第一実施形態の半導体装置を示す別の平面図である。
【図３】本発明を適用した第一実施形態の半導体装置を示す図であって、図２に示すＡ−Ａ´線で矢視した場合の断面図である。
【図４】本発明を適用した第一実施形態の半導体装置の製造工程を示す図であって、図２に示すＡ−Ａ´線で矢視した場合に対応する断面図である。
【図５】本発明を適用した第一実施形態の半導体装置の製造工程を示す図であって、図２に示すＡ−Ａ´線で矢視した場合に対応する断面図である。
【図６】本発明を適用した第一実施形態の半導体装置の製造工程を示す図であって、図２に示すＡ−Ａ´線で矢視した場合に対応する断面図である。
【図７】本発明を適用した第一実施形態の半導体装置の製造工程を示す図であって、図２に示すＡ−Ａ´線で矢視した場合に対応する断面図である。
【図８】本発明を適用した第一実施形態の半導体装置の製造工程を示す図であって、図２に示すＡ−Ａ´線で矢視した場合に対応する断面図である。
【図９】本発明を適用した第二実施形態の半導体装置を示す平面図である。
【図１０】本発明を適用した第二実施形態の半導体装置の製造工程を示す図であって、図９に示すＢ−Ｂ´線で矢視した場合に対応する断面図である。
【図１１】本発明を適用した第二実施形態の半導体装置の製造工程を示す図であって、図９に示すＢ−Ｂ´線で矢視した場合に対応する断面図である。
【図１２】本発明を適用した第二実施形態の半導体装置の製造工程を示す図であって、図９に示すＢ−Ｂ´線で矢視した場合に対応する断面図である。
【図１３】本発明を適用した第二実施形態の半導体装置の製造工程を示す図であって、図９に示すＢ−Ｂ´線で矢視した場合に対応する断面図である。
【図１４】従来の半導体装置を示す平面図である。
【図１５】従来の半導体装置の製造工程を示す図であって、図１４に示すＣ−Ｃ´線で矢視した場合に対応する断面図である。
【図１６】従来の半導体装置の製造工程を示す図であって、図１４に示すＣ−Ｃ´線で矢視した場合に対応する断面図である。
【図１７】従来の半導体装置の製造工程を示す図であって、図１４に示すＣ−Ｃ´線で矢視した場合に対応する断面図である。
【図１８】従来の半導体装置の製造工程を示す図であって、図１４に示すＣ−Ｃ´線で矢視した場合に対応する断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明を適用した半導体装置について、図１〜図１３を参照し、説明する。また、図１〜図１３においては、同一の構成要素には同一の符号を付し、その説明を省略する。なお、以下の説明で用いる図面は模式的なものであり、長さ、幅、および厚みの寸法及び比率等は実際のものと同一とは限らない。
【００１８】
（第一実施形態）
本発明を適用した第一実施形態の半導体装置の一例であるＤＲＡＭ１０（半導体装置）について、図１〜図３を参照しながら説明する。
【００１９】
本実施形態のＤＲＡＭ１０には複数のメモリセルが設けられている。なお、これらのメモリセルの周囲にメモリセルを駆動するための不図示の周辺回路が設けられていてもよい。図１に示すように、ＤＲＡＭ１０には、半導体基板１２の上面に帯状かつ複数の活性領域１４が、一定の間隔をおいて形成されている。活性領域１４は、埋込ワード線１６（ゲート電極）とビット線１８の延在方向に対し、一定の角度で傾斜するように延在している。なお、活性領域１４の平面形状や整列方向は、図１に示すものに限定されない。
【００２０】
埋込ワード線１６は、活性領域１４を縦断するように一方向に延在して半導体基板１２内に埋設されている。また、複数の埋込ワード線１６は、活性領域１４の延在方向及びビット線１８の延在方向に交差する方向に所定の間隔をおいて形成されている。活性領域１４と埋込ワード線１６が交差する領域に、それぞれメモリセルが形成されている。これらのメモリセルは、活性領域１４、埋込ワード線１６及びビット線１８を含むトランジスタと、このトランジスタに接続して設けられたキャパシタと、を備えている。なお、図１にはキャパシタの構成要素のうち容量コンタクトパッド４２のみを示し、その他の構成要素の図示は省略する。
【００２１】
本実施形態のＤＲＡＭ１０における複数のメモリセルのキャパシタを形成するための孔５０は、半導体基板１２上に形成されたトランジスタの上の絶縁膜に、Ｘ方向及びＹ方向に周期的に配列されており、平面視で同一形状を有する。但し、図２に示すように、孔５０の最外周部には、ダミー孔５１，５２が設けられている。
【００２２】
ダミー孔５１は、孔５０のＸ方向の最外周部に設けられており、孔５０の周期的配列の外側方向に延在して、孔５０よりＹ方向の幅寸法が大きく形成されている。また、ダミー孔５２は、孔５０のＹ方向の最外周部に設けられており、孔５０の周期的配列の外側方向に延在している。具体的には、ダミー孔５２は、孔５０と平面視での寸法が同じであって、孔５０の最外周部のＸ方向に隣接する孔５０Ｐ，５０Ｑを孔５０Ｒによって連結したものであり、孔５０よりＸ方向の幅寸法が大きく形成されている。このように、孔５０が形成されている本実施形態のＤＲＡＭ１０のメモリセル領域の外側四方向には、孔５０よりも平面視において広い面積で開口されたダミー孔５１，５２が設けられている。図２において、外側四方向とはＸ方向両側（紙面では上下側）及びＹ方向両側（紙面では左右側）を示す。ダミー孔５１及びダミー孔５２の形成時のエッチング工程でこれらのダミー孔の閉塞を確実に防ぐ点から、孔５０の幅寸法が例えば６０ｎｍである場合は、ダミー孔５１のＹ方向の幅寸法及びダミー孔５２のＸ方向の幅寸法が１８０ｎｍ程度に設定されていることが好ましい。
【００２３】
メモリセルを構成するトランジスタが形成される半導体基板１２には、ｐ型シリコン基板が用いられる。図３に示すように、半導体基板１２には、メモリセルの形成領域を適宜区分するための絶縁膜１３が形成されていてもよい。
【００２４】
埋込ワード線１６は、窒化チタンあるいはタングステン等の導電膜から構成されている。
埋込ワード線１６の底面及び側面を覆うように、ゲート絶縁膜２０が設けられている。ゲート絶縁膜２０は、絶縁膜２０ａと絶縁膜２０ｂから構成されている。絶縁膜２０ａと絶縁膜２０ｂの材質としては、例えばシリコン酸化膜が挙げられる。
埋込ワード線１６の上面を覆うように、保護絶縁膜２２が設けられている。保護絶縁膜２２は、絶縁膜２２ａと絶縁膜２２ｂから構成されている。絶縁膜２２ａと絶縁膜２２ｂの材質としては、例えばシリコン酸化膜が挙げられる。
【００２５】
埋込ワード線１６の間の半導体基板１２は、活性領域１４であり、トランジスタのソースドレイン領域として機能する。埋込ワード線１６に電圧が印加された際には、ゲート絶縁膜２０に接する半導体基板１２がトランジスタのチャネル領域となる。
【００２６】
ビット線１８は、導電膜１８ａと導電膜１８ｂから構成されている。導電膜１８ａの底面は、埋込ワード線１６間の半導体基板１２に当接している。このような構成により、ビット線１８とトランジスタのチャネル領域が電気的に接続されている。導電膜１８ａの材質としては、例えば多結晶シリコンが挙げられる。また、導電膜１８ｂの材質としては、例えばタングステン及びタングステン化合物が挙げられる。ビット線１８の上には、キャップ絶縁膜２４が設けられている。ビット線１８の側面には、サイドウォール絶縁膜２６が設けられている。キャップ絶縁膜２４とサイドウォール絶縁膜２６の材質としては、例えばシリコン窒化膜が挙げられる。
【００２７】
容量コンタクト２８は、導電膜２８ａと、導電膜２８ｂと、導電膜２８ｃから構成されている。導電膜２８ａの底面は、埋込ワード線１６を挟んでビット線１８が接続されている半導体基板１２とは反対側の半導体基板１２に当接している。このような構成により、容量コンタクト２８とトランジスタのチャネル領域が電気的に接続されている。即ち、本実施形態のＤＲＡＭ１０は、隣接する２つの埋込ワード線１６が同一のビット線１８を共有するダブルゲート型トランジスタを備えている。
導電膜２８ａの材質としては、例えば多結晶シリコンが挙げられる。また、導電膜２８ｂの材質としては、例えばコバルトシリサイドが挙げられる。更に、導電膜２８ｃの材質としては、例えばタングステンが挙げられる。容量コンタクト２８の側面には、ライナー膜３０が設けられている。ライナー膜３０の材質としては、例えばシリコン酸化膜が挙げられる。
【００２８】
ビット線１８を介さない容量コンタクト２８の幅方向の間には、層間絶縁膜３２が形成されている。層間絶縁膜３２は、単一の材質からなる絶縁膜３６であってもよく、絶縁膜３７，３８，３９，４０の積層膜であってもよく、半導体基板１２上の箇所により絶縁膜３６と前記積層膜が適宜選択されていてもよい。絶縁膜３６，３７，４０の材質としては、例えばスピンオン誘電材料（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ：ＳＯＤ）が挙げられる。絶縁膜３６と半導体基板１２との間には、シリコン酸化膜等からなるハードマスク膜３４が形成されている。
【００２９】
容量コンタクトパッド４２（パッド）は、容量コンタクト２８に接続して設けられている。図１０を参照するとわかるように、ダミー孔５１，５２の下部にはダミー孔５１，５２の幅寸法に応じて容量コンタクトパッド４２より幅寸法が大きい容量コンタクトパッド４２ｄ（ダミーパッド）が形成されている。容量コンタクトパッド４２，４２ｄの材質としては、例えばタングステンが挙げられる。容量コンタクトパッド４２，４２ｄの上と幅方向両側には、後述するキャパシタ５３の下部電極５４を形成するエッチング工程においてストッパとなるストッパ膜４４が形成されている。ストッパ膜４４の材質としては、例えばシリコン窒化膜が挙げられる。以降では、特に記載がない場合は、容量コンタクトパッド４２，４２ｄをまとめて容量コンタクトパッド４２とする。
【００３０】
半導体基板１２上には、ビット線１８、容量コンタクト２８及び層間絶縁膜３２を介して、絶縁膜４６（絶縁膜）が形成されている。絶縁膜４６は、図３に示すように絶縁膜４７，４８の積層膜であってもよく、単一の材質からなる絶縁膜であってもよい。絶縁膜４６には、図２を参照して説明したように、平面視で周期的に配列された同一形状の孔５０が設けられている。また、図２及び図３に示すように、孔５０の最外周部にはＹ方向において孔５０と同一の幅寸法を有し、Ｘ方向において隣接する孔５０Ｐ，５０Ｑが孔５０Ｒで連結されることによって孔５０よりも大きな幅寸法を有するダミー孔５２が形成されている。
【００３１】
キャパシタ５３は、シリンダー型の容量部であり、下部電極５４と、容量膜５６と、上部プレート電極５８と、を備えている。下部電極５４は、底面が容量コンタクトパッド４２に当接しており、絶縁膜４６に形成された孔５０及びダミー孔５１，５２の内壁にシリンダー状に設けられている。下部電極５４の材質としては、例えば窒化チタンが挙げられる。また、容量膜５６の材質としては、酸化ジルコニウム、酸化アルミニウム、酸化ハフニウムやそれらの積層膜が挙げられる。更に、上部プレート電極５８の材質としては、タングステンと多結晶シリコンと窒化シリコンの積層膜が挙げられる。
【００３２】
キャパシタ５３の容量は、基本的に下部電極５４の表面積に比例するが、ＤＲＡＭ等の半導体装置の高密度化により容量コンタクトパッド４２の面積は縮小される傾向にある。そのため、下部電極５４の高さ寸法は、下部電極５４の幅寸法に比べて大きくなり、例えば１μｍ程度になる。
【００３３】
次いで、ＤＲＡＭ１０の製造方法について、図４〜図１１を参照しながら説明する。
始めに、上記説明したように活性領域１４、埋込ワード線１６及びビット線１８等を含むトランジスタを半導体基板１２上に形成する。ＤＲＡＭ１０のトランジスタは、一般にＤＲＡＭ等の半導体装置に適用されているトランジスタの製造方法によって形成できるため、その詳細の説明を省略する。なお、ＣＭＰ等を用いて、キャップ絶縁膜２４と容量コンタクト２８と層間絶縁膜３２の上面は同一の高さになるように平坦化する。
【００３４】
次に、キャップ絶縁膜２４と容量コンタクト２８と層間絶縁膜３２の上にタングステン等の導電膜を成膜し、フォトリソグラフィ・エッチング技術を用いて導電膜をパターニングした後、ドライエッチングする。これにより、図４に示す容量コンタクトパッド４２を形成する。但し、半導体基板１２上の外周部には、ダミー孔５２のＸ方向に幅寸法を勘案して、容量コンタクトパッド４２よりＸ方向に幅寸法の大きい容量コンタクトパッド４２ｄを形成する。容量コンタクトパッド４２の厚みは、例えば１００ｎｍとすることができる。
【００３５】
次に、図５に示すように、ＣＶＤ等により、容量コンタクトパッド４２を覆うように、例えば５０ｎｍの厚み寸法でストッパ膜４４を形成する。続いて、ストッパ膜４４の上に絶縁膜４７と絶縁膜４８とが積層された絶縁膜４６と、シリコン窒化膜等からなる絶縁膜４９ａ，４９ｂと、を所定の厚み寸法で成膜する。絶縁膜４７，４８の厚みはそれぞれ、例えば１０００ｎｍ、８００ｎｍとすることができる。また、絶縁膜４９ａ，４９ｂの厚みは、例えば１００ｎｍとすることができる。
【００３６】
次に、絶縁膜４９ｂの上に、例えば厚み寸法６００ｎｍでアモルファスカーボン膜６０を成膜した後、孔５０及びその最外周部の孔５０Ｐ，５０Ｑ，５０Ｒの形成予定箇所のアモルファスカーボン膜６０が除去されるように、フォトリソグラフィ・エッチング技術を用いてアモルファスカーボン膜６０をパターニングする。この際、図６に示すように、半導体基板１２の外周部のアモルファスカーボン膜６０の厚み寸法は、エッチングの鈍りによって半導体基板１２の外周部より内方のアモルファスカーボン膜６０の厚み寸法より大きくなる。
【００３７】
次に、図６に示すように、パターニングされたアモルファスカーボン膜６０をマスクとして、ドライエッチングにより、容量コンタクトパッド４２上のシリンダー形成部分のストッパ膜４４と、絶縁膜４６と、絶縁膜４９ａ，４９ｂを開口し、孔５０と、孔５０の最外周部の孔５０Ｐ，５０Ｑ，５０Ｒが連結されたダミー孔５２を形成する。
【００３８】
上記工程において、ドライエッチング時のイオンの衝撃は図６に示す矢印のようになり、前述のように孔５０の最外周部の孔５０Ｐ，５０Ｑ，５０Ｒを連結して平面視における開口面積を広くしているため、ダミー孔５２は閉塞し難くなる。また、リソグラフィ・エッチング技術において用いるマスクレイアウトの解像度を超える非解像ダミー孔のレイアウトが緩和されて、マスクレイアウトの自由度が増すため、本工程においてメモリセルとその端部が容易に同時開口される。なお、ダミー孔５２の閉塞を確実に防ぐ点から、孔５０の幅寸法を例えば６０ｎｍとすれば、ダミー孔５２のＸ方向の幅寸法を１８０ｎｍ程度に設定することが好ましい。
【００３９】
次に、図７に示すように、残存したアモルファスカーボン膜６０と絶縁膜４９ｂとを除去する。続いて、孔５０及びダミー孔５２の内壁と絶縁膜４９ａの上面に、孔５０を埋め込まない程度に小さい厚み寸法の窒化チタン膜を形成する。この窒化チタン膜の厚みは、例えば１５ｎｍとすることができる。その後、ＣＭＰ等を用いて、絶縁膜４６の上面、即ち絶縁膜４８の上面が露出するまで窒化チタン膜及び絶縁膜４９ａを研磨除去する。これにより、図８に示すように、容量コンタクトパッド４２に当接したシリンダー状の窒化チタンからなる下部電極５４が形成される。続いて、半導体基板１２のＸ方向及びＹ方向に隣接する下部電極５４の間の絶縁膜４６を除去する。
【００４０】
次に、下部電極５４と残存した絶縁膜４６の上面を覆うように、所定の厚み寸法の容量膜５６を形成する。続いて、容量膜５６に囲まれた孔５０及びダミー孔５１，５２の内部を埋め込み、絶縁膜４６の上方に一定の厚み寸法を有するように、タングステンと多結晶シリコンと窒化シリコンの積層膜を成膜する。その後、積層膜の上面を研磨除去し、絶縁膜４６の上面から所定の厚み寸法を有する上部プレート電極５８を形成する。これにより、下部電極５４と容量膜５６と上部プレート電極５８からなるキャパシタ５３が形成される。
【００４１】
以上の工程により、図１〜図３に示すＤＲＡＭ１００が完成する。
なお、上記のＤＲＡＭ１０の製造方法においては、図４〜図８を参照して図２に示すＤＲＡＭ１０のＹ方向における断面図によって孔５０及びダミー孔５２へのキャパシタ５３の形成工程を説明したが、図２に示すＸ方向においては、Ｙ方向におけるダミー孔５２をダミー孔５１に置き換えて同様の工程を行えばよい。ダミー孔５１のように、孔５０のＸ方向の最外周部に設けられており、且つ孔５０よりＹ方向に幅寸法が大きく形成されているダミー孔へのキャパシタ５３の形成工程については、後述する。
【００４２】
本実施形態のＤＲＡＭ１０及びその製造方法によれば、シリンダー型のキャパシタ５３を形成するための孔５０の最外周部に、孔５０の周期的配列の外側方向に延在して、平面視において孔５０よりも幅寸法が大きいダミー孔５１，５２が設けられている。ダミー孔５２は、孔５０と平面視での寸法が同じであって、孔５０の最外周部のＸ方向に隣接する孔５０Ｐ，５０Ｑが孔５０Ｒによって連結された孔である。そのため、孔５０を形成するエッチング工程において、エッチング深さが減少しやすい最外周部のダミー孔５１，５２の開口面積が孔５０に比べて拡張されており、ダミー孔５１，５２の幅寸法を充分に確保して閉塞されるのを防ぎ、不良になるのを防止できる。従って、半導体基板１２上の孔５０全体を確実に開口し、良好に形成できる。これにより、孔５０及びダミー孔５１，５２にキャパシタ５３の下部電極５４が安定して形成され、はがれてゴミとなることがなく、ＤＲＡＭ１０の不良を防止できる。
【００４３】
また、本実施形態のＤＲＡＭ１０及びその製造方法によれば、上記のように孔５０の最外周部のダミー孔５１，５２の開口面積が拡張されているため、リソグラフィ・エッチング技術において用いるマスクレイアウトの解像度を超える非解像ダミー孔のレイアウトが緩和されて、マスクレイアウトの自由度が増すため、メモリセルとその端部を容易に、且つ同時に開口できる。
【００４４】
（第二実施形態）
次いで、本発明を適用した第二実施形態の半導体装置の一例であるＤＲＡＭ１１（半導体装置）について、図９を参照し、説明する。また、図９に示すＤＲＡＭ１１の構成要素のうち、第一実施形態のＤＲＡＭ１０と同一の構成要素には同一の符号を付し、その説明を省略する。
【００４５】
本実施形態のＤＲＡＭ１１では、第一実施形態のＤＲＡＭ１０と同様に、複数のメモリセルが設けられている。図９に示すように、複数のメモリセルのキャパシタを形成するための孔５０が半導体基板１２上に形成されたトランジスタの上の絶縁膜に、Ｘ方向及びＹ方向に周期的に配列されており、平面視で同一形状を有する。孔５０の最外周部には、ダミー孔５１，５２が設けられている。また、孔５０が形成されている本実施形態のＤＲＡＭ１１のメモリセル領域の外側四方向には、孔５０よりも平面視において広い面積で開口されたダミー孔５１，５２が設けられている。図９において、外側四方向とはＸ方向両側（紙面では上下側）及びＹ方向両側（紙面では左右側）を示す。
【００４６】
但し、本実施形態のＤＲＡＭ１１のダミー孔５１は、孔５０のＸ方向の最外周部に設けられているが、Ｘ方向において孔５０より大きい幅寸法を有し、Ｙ方向において孔５０と略同一の幅寸法を有して形成されている。また、ダミー孔５２は、孔５０のＹ方向の最外周部に設けられており、孔５０の周期的配列の外側方向に延在しているが、複数の孔５０が連結された孔ではなく、Ｘ方向において孔５０と略同一の幅寸法を有し、Ｙ方向において孔５０より大きい幅寸法を有して形成されている。ダミー孔５１及びダミー孔５２の形成時のエッチング工程でこれらのダミー孔の閉塞を確実に防ぐ点から、孔５０の幅寸法が例えば６０ｎｍである場合は、ダミー孔５１のＸ方向の幅寸法及びダミー孔５２のＹ方向の幅寸法が１２０ｎｍ程度に設定されていることが好ましい。ダミー孔５１，５２以外のＤＲＡＭ１１の構成は、第一実施形態のＤＲＡＭ１０の構成と同一であるため、説明を省略する。
【００４７】
次いで、ＤＲＡＭ１１の製造方法について、図１０〜図１３を参照しながら説明する。
先ず、第一実施形態のＤＲＡＭ１０の製造方法と同様に、一般にＤＲＡＭ等の半導体装置に適用されているトランジスタの製造方法によって、活性領域１４、埋込ワード線１６及びビット線１８等を含むトランジスタを半導体基板１２上に形成する。ＣＭＰ等を用いて、キャップ絶縁膜２４と容量コンタクト２８と層間絶縁膜３２の上面は同一の高さになるように平坦化する。
【００４８】
次に、キャップ絶縁膜２４と容量コンタクト２８と層間絶縁膜３２の上にタングステン等の導電膜を成膜し、フォトリソグラフィ・エッチング技術を用いて導電膜をパターニングした後、ドライエッチングする。この際、半導体基板１２上のＸ方向の最外周部の導電膜は、Ｘ方向の幅寸法が大きくなるようにパターニングし、且つＹ方向の最外周部の導電膜は、図１０に示すようにＹ方向の幅寸法が大きくなるようにパターニングする。本工程により、図１０に示す容量コンタクトパッド４２と、容量コンタクトパッド４２よりＹ方向に幅寸法の大きい容量コンタクトパッド４２ｄを形成する。を形成する。なお、以下では半導体基板１２上をＹ方向に断面視した状態について説明を行う。
【００４９】
次に、図１１に示すように、ＣＶＤ等により、容量コンタクトパッド４２を覆うように、所定の厚み寸法でストッパ膜４４を形成する。続いて、ストッパ膜４４の上に絶縁膜４７と絶縁膜４８とが積層された絶縁膜４６と、シリコン窒化膜等からなる絶縁膜４９ａ，４９ｂと、を所定の厚み寸法で成膜する。
【００５０】
次に、絶縁膜４９ｂの上に、例えば厚み寸法６００ｎｍでアモルファスカーボン膜６０を成膜した後、孔５０及びその最外周部のダミー孔５２の形成予定箇所のアモルファスカーボン膜６０が除去されるように、フォトリソグラフィ・エッチング技術を用いてアモルファスカーボン膜６０をパターニングする。この際、図１２に示すように、半導体基板１２の外周部のアモルファスカーボン膜６０の厚み寸法は、エッチングの鈍りによって半導体基板１２の外周部より内方のアモルファスカーボン膜６０の厚み寸法より大きくなる。
【００５１】
次に、図６に示すように、パターニングされたアモルファスカーボン膜６０をマスクとして、ドライエッチングにより、容量コンタクトパッド４２上のシリンダー形成部分のストッパ膜４４と、絶縁膜４６と、絶縁膜４９ａ，４９ｂを開口し、孔５０と、孔５０の最外周部のダミー孔５２を形成する。本工程により、半導体基板１２上の容量コンタクトパッド４２のうちＹ方向に幅寸法が大きい最外周部の容量コンタクトパッド４２に当接して、孔５０よりＹ方向に幅寸法が大きいダミー孔５２が形成される。
【００５２】
上記工程において、ドライエッチング時のイオンの衝撃は図１２に示す矢印のようになり、前述のようにＹ方向の幅寸法を大きくすることによって平面視における開口面積を広くしているため、ダミー孔５２は閉塞し難くなる。また、第一実施形態のＤＲＡＭ１０の製造時と同様に、リソグラフィ・エッチング技術において用いるマスクレイアウトの解像度を超える非解像ダミー孔のレイアウトが緩和されて、マスクレイアウトの自由度が増すため、本工程においてメモリセルとその端部が容易に同時開口される。なお、ダミー孔５２の閉塞を確実に防ぐ点から、孔５０の幅寸法を例えば６０ｎｍとすれば、ダミー孔５２のＹ方向の幅寸法を１２０ｎｍ程度に設定することが好ましい。
【００５３】
次に、図１３に示すように、残存したアモルファスカーボン膜６０と絶縁膜４９ｂとを除去する。この後、第一実施形態のＤＲＡＭ１０の製造方法において図８を参照して説明した工程以降と同様の工程を行う。
【００５４】
以上の工程により、図９に示すＤＲＡＭ１１が完成する。
なお、上記のＤＲＡＭ１１の製造方法においては、図１０〜図１３を参照して図９に示すＹ方向における断面視によって孔５０及びダミー孔５２へのキャパシタ５３の形成工程を説明したが、図９に示すＸ方向においては、Ｙ方向におけるダミー孔５２をダミー孔５１に置き換えて同様の工程を行えばよい。
【００５５】
本実施形態のＤＲＡＭ１１及びその製造方法によれば、シリンダー型のキャパシタ５３を形成するための孔５０の最外周部に、孔５０の周期的配列の外側方向に延在して、平面視において孔５０よりも幅寸法が大きいダミー孔５１，５２が設けられている。ダミー孔５１は、半導体基板１２上のＸ方向において孔５０より大きい幅寸法を有し、Ｙ方向において孔５０と略同一の幅寸法を有して形成された孔である。また、ダミー孔５２は、Ｘ方向において孔５０と略同一の幅寸法を有し、Ｙ方向において孔５０より大きい幅寸法を有して形成された孔である。そのため、孔５０を形成するエッチング工程において、エッチング深さが減少しやすい最外周部のダミー孔５１，５２の開口面積が孔５０に比べて拡張されており、ダミー孔５１，５２の幅寸法を充分に確保して閉塞されるのを防ぎ、不良になるのを防止できる。従って、半導体基板１２上の孔５０全体を確実に開口し、良好に形成できる。これにより、孔５０及びダミー孔５１，５２にキャパシタ５３の下部電極５４が安定して形成され、はがれてゴミとなることがなく、ＤＲＡＭ１１の不良を防止できる。
【００５６】
また、本実施形態のＤＲＡＭ１１及びその製造方法によれば、上記のように孔５０の最外周部のダミー孔５１，５２の開口面積が拡張されているため、リソグラフィ・エッチング技術において用いるマスクレイアウトの解像度を超える非解像ダミー孔のレイアウトが緩和されて、マスクレイアウトの自由度が増すため、メモリセルとその端部を容易に、且つ同時に開口できる。
【００５７】
以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５８】
即ち、本発明の半導体装置における複数のメモリセルのキャパシタを形成するための孔５０の最外周部のダミー孔５１，５２は、半導体基板１２上に形成されたトランジスタの上の絶縁膜に、Ｘ方向及びＹ方向に周期的に配列されており、孔５０より平面視での面積が拡張されていればよく、面積の拡張方向は限定されない。例えば、ダミー孔５１，５２は、Ｘ方向及びＹ方向の両方において孔５０よりも幅寸法が大きい孔であってもよい。また、ダミー孔５１，５２は、孔５０の最外周部が周方向に複数連結された孔であってもよい。
【符号の説明】
【００５９】
１０，１１，１００…ＤＲＡＭ（半導体装置）、１２，１１２…半導体基板、４２…容量コンタクトパッド（パッド）、４６，１４６…絶縁膜、５０，５０Ｐ，５０Ｑ，５０Ｒ，１５０，１５０ｒ…孔、５１，５２…ダミー孔、５３…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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