(57)【要約】【課題】  消費電流を低減することができる比較回路を提供する。【解決手段】  ＡＺコンパレータ３は、出力電圧Ｖout1，Ｖout2が互いに同じサンプリングモードと、入力電圧Ｖinと基準電圧Ｖrefの比較結果に応じて出力電圧Ｖout1，Ｖout2が互いに反転した比較モードとを有する。インバータ１１，１２は、出力電圧Ｖout1，Ｖout2をそれぞれ反転させてＥＸ−ＯＲゲート１３に入力する。入力電圧Ｖinと基準電圧Ｖrefの比較が完了すると、インバータ１１，１２の出力電圧Ｖinv1，Ｖinv2が互いに反転し、ＥＸ−ＯＲゲート１３の出力電圧ＶexはＨｉｇｈになる。ＥＸ−ＯＲゲート１３が比較の完了を判定したときには、制御回路１４は、信号源２およびＡＺコンパレータ３の電源を停止する。【選択図】        図１
2014090363.tif 000002
【特許請求の範囲】
【請求項１】
２つの信号を出力する信号源と、
２つの出力信号が互いに同じ第１モードと、前記信号源からの２つの信号を比較して２つの出力信号が互いに反転した第２モードとを有する差動出力コンパレータと、
前記差動出力コンパレータの出力端子に接続され前記２つの出力信号をそれぞれ反転させる２つのインバータと、
前記２つのインバータの出力端子に入力端子が接続され前記差動出力コンパレータの比較が完了したか否かを判定するＥＸ−ＯＲゲートと、
前記ＥＸ−ＯＲゲートによる判定結果に基づいて前記差動出力コンパレータの電源を制御する制御回路とを備えた比較回路。
【請求項２】
前記２つのインバータの論理閾値電圧は、前記第１モードにおける前記差動出力コンパレータの出力信号の電圧と予め決められた所定値以上異なる構成としてなる請求項１に記載の比較回路。
【請求項３】
前記２つのインバータは、駆動電流の最大値が制限された電流制限インバータである請求項１または２に記載の比較回路。
【請求項４】
前記２つのインバータと前記ＥＸ−ＯＲゲートとの間には、バッファが接続された請求項１ないし３のいずれかに記載の比較回路。
【請求項５】
前記差動出力コンパレータは、オートゼロコンパレータまたはクロックトコンパレータである請求項１ないし４のいずれかに記載の比較回路。
【請求項６】
前記制御回路は、前記ＥＸ−ＯＲゲートによる判定結果に基づいて、前記差動出力コンパレータに加えて、前記信号源の電源を制御する構成としてなる請求項１ないし５のいずれかに記載の比較回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの信号を比較する比較回路に関する。
【背景技術】
【０００２】
比較回路として、オフセットをキャンセルするオートゼロ機能を備えたチョッパ型コンパレータが知られている（例えば、特許文献１参照）。特許文献１に記載されたチョッパ型コンパレータは、クロックトインバータとコンデンサとを有し、コンデンサにオフセット電圧を充電するサンプリングモードと、コンデンサに充電されたオフセット電圧に基づいて入力電圧を比較する比較モードとを繰り返している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−１９６９０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に記載されたチョッパ型コンパレータでは、入力電圧の比較が完了した後でも、コンパレータ内のインバータに貫通電流が流れ続けるため、消費電流が大きいという問題がある。
【０００５】
本発明は前述の問題に鑑みなされたものであり、本発明の目的は、消費電流を低減することができる比較回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、請求項１の発明による比較回路は、２つの信号を出力する信号源と、２つの出力信号が互いに同じ第１モードと、前記信号源からの２つの信号を比較して２つの出力信号が互いに反転した第２モードとを有する差動出力コンパレータと、前記差動出力コンパレータの出力端子に接続され前記２つの出力信号をそれぞれ反転させる２つのインバータと、前記２つのインバータの出力端子に入力端子が接続され前記差動出力コンパレータの比較が完了したか否かを判定するＥＸ−ＯＲゲートと、前記ＥＸ−ＯＲゲートによる判定結果に基づいて前記差動出力コンパレータの電源を制御する制御回路とを備える構成としている。
【０００７】
請求項２の発明では、前記２つのインバータの論理閾値電圧は、前記第１モードにおける前記差動出力コンパレータの出力信号の電圧と予め決められた所定値以上異なる構成としている。
【０００８】
請求項３の発明では、前記２つのインバータは、駆動電流の最大値が制限された電流制限インバータによって構成している。
【０００９】
請求項４の発明では、前記２つのインバータと前記ＥＸ−ＯＲゲートとの間には、バッファが接続されている。
【００１０】
請求項５の発明では、前記差動出力コンパレータは、オートゼロコンパレータまたはクロックトコンパレータによって構成している。
【００１１】
請求項６の発明では、前記制御回路は、前記ＥＸ−ＯＲゲートによる判定結果に基づいて、前記差動出力コンパレータに加えて、前記信号源の電源を制御する構成としている。
【発明の効果】
【００１２】
請求項１の発明によれば、差動出力コンパレータの出力端子に２つのインバータを接続したから、２つのインバータは差動出力コンパレータからの２つの出力信号を反転させる。このとき、差動出力コンパレータによる２つの出力信号が互いに同じ第１モードでは、２つのインバータの出力状態（ＨｉｇｈとＬｏｗ）は同じになる。一方、差動出力コンパレータによる２つの出力信号が互いに反転した第２モードでは、２つのインバータの出力状態は互いに異なる。このため、２つのインバータの出力端子をＥＸ−ＯＲゲートの入力端子に接続することによって、ＥＸ−ＯＲゲートは比較が完了したか否かを判定することができる。この結果、ＥＸ−ＯＲゲートが比較の完了を判定したときには、制御回路は差動出力コンパレータの電源を停止することができるから、信号の比較に伴う消費電流を低減することができる。
【００１３】
請求項２の発明によれば、２つのインバータの論理閾値電圧は、第１モードにおける差動出力コンパレータの出力信号の電圧と予め決められた所定値以上異なる構成とした。ここで、差動出力コンパレータの出力信号の電圧がインバータの論理閾値電圧付近になるときには、インバータの貫通電流が大きくなる。これに対し、第１モードにおける差動出力コンパレータの出力信号の電圧と２つのインバータの論理閾値電圧とを十分に離すことができるから、第１モードにおいて２つのインバータの貫通電流を抑制することができ、消費電流を低減することができる。
【００１４】
請求項３の発明によれば、２つのインバータは、駆動電流の最大値が制限された電流制限インバータによって構成したから、インバータの貫通電流を制限することができ、消費電流を低減することができる。
【００１５】
請求項４の発明によれば、２つのインバータとＥＸ−ＯＲゲートとの間にはバッファを接続したから、差動出力コンパレータの負荷低減のためにインバータを最小化しても、バッファによってＥＸ−ＯＲ入力の駆動に十分なドライブ能力を得ることができる。これにより、差動出力コンパレータの出力負荷を小さく保ったまま、ＥＸ−ＯＲゲートの貫通電流を抑制して、消費電流を低減することができる。
【００１６】
請求項５の発明によれば、差動出力コンパレータはオートゼロコンパレータまたはクロックトコンパレータによって構成したから、オートゼロコンパレータやクロックトコンパレータが２つの信号を比較するときに、ＥＸ−ＯＲゲートによってこれらの比較完了を判定し、制御回路によってコンパレータの電源を停止することができる。
【００１７】
請求項６の発明によれば、制御回路は、ＥＸ−ＯＲゲートによる判定結果に基づいて、差動出力コンパレータに加えて、信号源の電源を制御する。このため、差動出力コンパレータの比較が完了したときには、差動出力コンパレータと信号源の両方の電源を停止することができ、消費電流を低減することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態による比較回路を示す回路図である。
【図２】図１中のＡＺコンパレータを示す回路図である。
【図３】インバータの入力電圧と貫通電流との関係を示す特性線図である。
【図４】ＡＺコンパレータの出力電圧、インバータの出力電圧、ＥＸ−ＯＲゲートの出力電圧および制御回路の許可信号のタイミングチャートである。
【図５】本発明の第２の実施の形態による比較回路を示す回路図である。
【図６】図５中の電流制限インバータを示す回路図である。
【図７】本発明の第３の実施の形態による比較回路を示す回路図である。
【図８】変形例によるクロックトコンパレータを示す回路図である。
【図９】クロックトコンパレータの出力電圧、インバータの出力電圧、ＥＸ−ＯＲゲートの出力電圧および制御回路の許可信号のタイミングチャートである。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態による比較回路について、図面を参照しつつ詳細に説明する。
【００２０】
図１に、第１の実施の形態による比較回路１を示す。比較回路１は、信号源２、オートゼロコンパレータ３（以下、ＡＺコンパレータ３という）、比較完了検出回路１０、制御回路１４等を備える。
【００２１】
信号源２は、２つの信号として例えば入力電圧Ｖinと基準電圧Ｖrefを出力する。入力電圧Ｖinおよび基準電圧Ｖrefは、ＡＺコンパレータ３に入力される。
【００２２】
ＡＺコンパレータ３は、差動出力コンパレータを構成する。図２に示すように、ＡＺコンパレータ３は、インバータ４，５、コンデンサ６、スイッチ７〜９を備える。インバータ４の出力端子はインバータ５の入力端子に接続され、インバータ４の入力端子はインバータ５の出力端子に接続される。また、スイッチ７は、インバータ４の入力端子と出力端子とに接続される。このため、スイッチ７をＯＦＦしたときには、インバータ４，５はＨｉｇｈとＬｏｗが互いに反転した出力電圧Ｖout1，Ｖout2（出力信号）を出力する。
【００２３】
コンデンサ６は、一端がインバータ４の入力端子に接続され、他端がスイッチ８，９を介して信号源２に接続される。スイッチ８をＯＮしたときには、コンデンサ６には、信号源２からの入力電圧Ｖinが供給される。スイッチ９をＯＮしたときには、コンデンサ６には、信号源２からの基準電圧Ｖrefが供給される。
【００２４】
ＡＺコンパレータ３は、２つの出力電圧Ｖout1，Ｖout2が互いに同じサンプリングモード（第１モード）と、２つの出力電圧Ｖout1，Ｖout2が互いに反転した比較モード（第２モード）とを有し、これらのモードを繰り返す。具体的に説明すると、サンプリングモードでは、スイッチ７，８をＯＮし、スイッチ９をＯＦＦする。これにより、インバータ４，５はセルフバイアスされるので、インバータ４，５の出力電圧Ｖout1，Ｖout2は、互いに同じＨｉｇｈとＬｏｗの中間レベルとして中間電圧Ｖ0になる。このとき、コンデンサ６には、入力電圧Ｖinが供給され、オフセット電圧が充電される。即ち、サンプリングモードでは、ＡＺコンパレータ３自身のもつオフセットをキャンセルするオートゼロモードとして機能する。
【００２５】
一方、比較モードでは、スイッチ７，８をＯＦＦし、スイッチ９をＯＮする。これにより、コンデンサ６の入力側では、入力電圧Ｖinから基準電圧Ｖrefとなり、インバータ４には基準電圧Ｖrefにコンデンサ６のオフセット電圧を加えた電圧が入力される。
【００２６】
基準電圧Ｖrefが入力電圧Ｖinよりも低い場合には、インバータ４にはオフセット電圧よりもその差分低い電圧が入力される。このため、インバータ４の出力電圧Ｖout1はＨｉｇｈになり、インバータ５の出力電圧Ｖout2はＬｏｗになる。
【００２７】
基準電圧Ｖrefが入力電圧Ｖinよりも高い場合には、インバータ４にはオフセット電圧よりもその差分高い電圧が入力される。このため、インバータ４の出力電圧Ｖout1はＬｏｗになり、インバータ５の出力電圧Ｖout2はＨｉｇｈになる。このようにして、入力電圧Ｖinと基準電圧Ｖrefの比較が行われ、この比較結果に応じてインバータ４，５は互いに反転した出力電圧Ｖout1，Ｖout2を出力する。
【００２８】
なお、比較結果を連続して取得する必要がない場合には、ＡＺコンパレータ３は、比較モードからサンプリングモードに切り換わる前に、一時的に休止モードに切り換わるようにしてもよい。この休止モードでは、インバータ４，５の出力端子はグランドに接続され、出力電圧Ｖout1，Ｖout2はＬｏｗになる。
【００２９】
図１に示すように、比較完了検出回路１０は、２つのインバータ１１，１２と、ＥＸ−ＯＲゲート１３とを備える。インバータ１１，１２の入力端子には、ＡＺコンパレータ３の２つの出力端子であり、インバータ４，５の出力端子であるところの出力電圧Ｖout1，Ｖout2がそれぞれ入力される。インバータ１１の出力電圧Ｖinv1（出力信号）は、出力電圧Ｖout1がＨｉｇｈとなったときにＬｏｗになり、出力電圧Ｖout1がＬｏｗとなったときにＨｉｇｈになる。同様に、インバータ１２の出力電圧Ｖinv2（出力信号）は、出力電圧Ｖout2がＨｉｇｈとなったときにＬｏｗになり、出力電圧Ｖout2がＬｏｗとなったときにＨｉｇｈになる。
【００３０】
図３に示すように、インバータ１１，１２の貫通電流は、入力電圧（出力電圧Ｖout1，Ｖout2）が論理閾値電圧Ｖth付近となるときに大きくなり、入力電圧が論理閾値電圧Ｖthから離れるに従って小さくなる。この点を考慮して、インバータ１１，１２の論理閾値電圧Ｖthは、サンプリングモードにおけるＡＺコンパレータ３の出力電圧Ｖout1，Ｖout2、即ち中間電圧Ｖ0と予め決められた所定値Ｖa以上異なるように設計する。所定値Ｖaは、インバータ１１，１２の貫通電流が論理閾値電圧Ｖthにおける値よりも十分に小さくなるように設定されている。具体的には、論理閾値電圧Ｖthは、サンプリングモードにおける出力電圧Ｖout1，Ｖout2よりも例えば５０ｍＶ以上大きな値に設定されている。
【００３１】
インバータ１１，１２の出力端子は、ＥＸ−ＯＲゲート１３の入力端子に接続される。ＥＸ−ＯＲゲート１３は、インバータ１１，１２の出力電圧Ｖinv1，Ｖinv2の排他的論理和を演算する。このため、インバータ１１，１２の出力電圧Ｖinv1，Ｖinv2のＨｉｇｈとＬｏｗが互いに同じときには、ＥＸ−ＯＲゲート１３の出力電圧ＶexはＬｏｗになり、インバータ１１，１２の出力電圧Ｖinv1，Ｖinv2のＨｉｇｈとＬｏｗが互いに異なるときには、ＥＸ−ＯＲゲート１３の出力電圧ＶexはＨｉｇｈになる。従って、ＡＺコンパレータ３の比較が完了すると、インバータ１１，１２の出力電圧Ｖinv1，Ｖinv2が互いに異なる状態となるから、ＥＸ−ＯＲゲート１３の出力電圧ＶexはＬｏｗからＨｉｇｈに切り換わる。これにより、ＥＸ−ＯＲゲート１３は、ＡＺコンパレータ３の比較が完了したか否かを判定する。
【００３２】
制御回路１４は、信号源２およびＡＺコンパレータ３の動作を制御するもので、入力側が比較完了検出回路１０に接続され、出力側が信号源２およびＡＺコンパレータ３に接続されている。図１および図２に示すように、制御回路１４は、サンプリング信号Ｓ、比較信号Ｃ、許可信号Ｅを出力する。サンプリング信号Ｓと比較信号Ｃは、ＡＺコンパレータ３のサンプリングモードと比較モードを切換えるもので、例えば一定周期で交互に出力される。サンプリング信号Ｓが出力されたときには、ＡＺコンパレータ３は、サンプリングモードで駆動し、スイッチ７，８をＯＮし、スイッチ９をＯＦＦする。一方、比較信号Ｃが出力されたときには、ＡＺコンパレータ３は、比較モードで駆動し、スイッチ７，８をＯＦＦし、スイッチ９をＯＮする。
【００３３】
また、許可信号Ｅは、信号源２およびＡＺコンパレータ３の駆動と停止を切換えるもので、ＥＸ−ＯＲゲート１３の判定結果に応じて出力される。具体的には、許可信号Ｅは、ＥＸ−ＯＲゲート１３の出力電圧ＶexがＬｏｗである間は、信号源２およびＡＺコンパレータ３の駆動を許可するためにＨｉｇｈになる。一方、許可信号Ｅは、ＥＸ−ＯＲゲート１３の出力電圧ＶexがＨｉｇｈとなるときには、信号源２およびＡＺコンパレータ３の駆動を停止させるためにＬｏｗになる。これにより、制御回路１４は、ＥＸ−ＯＲゲート１３による判定結果に基づいて、信号源２およびＡＺコンパレータ３の電源を制御する。
【００３４】
なお、サンプリング信号Ｓおよび比較信号Ｃは、必ずしも一定周期で出力される必要はなく、例えば入力電圧Ｖinと基準電圧Ｖrefの比較が必要なときに不定期に出力される構成としてもよい。
【００３５】
本実施の形態による比較回路１は上述のように構成されるものであり、ＡＺコンパレータ３は、信号源２からの入力電圧Ｖinと基準電圧Ｖrefを比較して、この比較結果に応じて互いに反転した出力電圧Ｖout1，Ｖout2を出力する。
【００３６】
ここで、ＡＺコンパレータ３は、オフセットをキャンセルするサンプルモードと、入力電圧Ｖinと基準電圧Ｖrefを比較する比較モードとを繰り返す。また、比較モードの継続時間は、集積回路（ＩＣ）の素子、電源電圧、温度（ＰＶＴ）のばらつきを考慮して、入力電圧Ｖinと基準電圧Ｖrefとの電位差が小さいときでも両者の比較が可能となるように、十分な長さが確保されている。このため、入力電圧Ｖinと基準電圧Ｖrefの電位差が大きいときには、比較モードの途中で比較が完了することが多い。
【００３７】
このとき、従来技術では、比較が完了したか否かに拘らず、サンプルモードと比較モードの全体に亘ってインバータ４，５が駆動状態になる。このため、インバータ４，５に貫通電流が流れる電流消費時間が長くなり、消費電流が大きい傾向がある。
【００３８】
これに対し、本実施の形態では、ＡＺコンパレータ３の出力端子にインバータ１１，１２およびＥＸ−ＯＲゲート１３からなる比較完了検出回路１０を接続すると共に、比較完了検出回路１０が比較の完了を判定したときに、制御回路１４はＡＺコンパレータ３の電源を制御する構成とした。このとき、比較モードにおいてＡＺコンパレータ３の出力電圧Ｖout1，Ｖout2が互いに反転して、インバータ１１，１２の論理閾値電圧Ｖthを超えると、インバータ１１，１２の出力電圧Ｖinv1，Ｖinv2の状態も互いに反転し、ＥＸ−ＯＲゲート１３の出力電圧ＶexはＬｏｗからＨｉｇｈに切り換わる。このため、ＥＸ−ＯＲゲート１３の出力電圧Ｖexに応じて比較の完了を判定することができるから、ＥＸ−ＯＲゲート１３が比較の完了を判定したときには、制御回路１４はＡＺコンパレータ３の電源を停止することができる。この結果、入力電圧Ｖinおよび基準電圧Ｖrefの大小やＩＣのＰＶＴばらつきに依らず、比較時間を最小化することが可能となり、電流消費時間を短縮して低消費電流化が図れる。
【００３９】
また、比較完了検出回路１０の２つのインバータ１１，１２の論理閾値電圧Ｖthは、サンプリングモードにおけるＡＺコンパレータ３の中間電圧Ｖ0と予め決められた所定値Ｖa以上異なる構成としたから、ＡＺコンパレータ３の中間電圧Ｖ0とインバータ１１，１２の論理閾値電圧Ｖthとを十分に離すことができる。このため、サンプリングモードにおいてインバータ１１，１２の貫通電流を抑制することができ、消費電流を低減することができる。
【００４０】
さらに、制御回路１４は、ＥＸ−ＯＲゲート１３による判定結果に基づいて、ＡＺコンパレータ３に加えて、信号源２の電源を制御する。このため、ＡＺコンパレータ３の比較が完了したときには、ＡＺコンパレータ３と信号源２の両方の電源を停止することができ、消費電流を低減することができる。
【００４１】
次に、本発明の第２の実施の形態を、図５および図６に示す。第２の実施の形態の特徴は、比較完了検出回路を構成する２つのインバータを電流制限インバータによって構成したことにある。なお、第２の実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【００４２】
比較回路２１は、第１の実施の形態による比較回路１とほぼ同様に、信号源２、ＡＺコンパレータ３、比較完了検出回路２２、制御回路１４等を備える。比較完了検出回路２２は、第１の実施の形態による比較完了検出回路１０とほぼ同様に構成されるものの、インバータ１１，１２に代えて、駆動電流の最大値が制限された電流制限インバータ２３，２４を備える点で、第１の実施の形態とは異なる。
【００４３】
図６に示すように、電流制限インバータ２３，２４は、例えばＰ型ＭＯＳＦＥＴ２５とＮ型ＭＯＳＦＥＴ２６からなるインバータ部２７と、定電流回路となるＰ型ＭＯＳＦＥＴ２８およびＮ型ＭＯＳＦＥＴ２９とによって構成されている。
【００４４】
インバータ部２７は、例えばＰ型ＭＯＳＦＥＴ２５とＮ型ＭＯＳＦＥＴ２６のソースとドレインを互いに直列接続すると共に、この接続点を出力端子とする。また、Ｐ型ＭＯＳＦＥＴ２５とＮ型ＭＯＳＦＥＴ２６のゲートを互いに接続して入力端子とする。これにより、インバータ部２７は、入力電圧と反転した出力電圧を出力する。
【００４５】
また、Ｐ型ＭＯＳＦＥＴ２５と駆動電源Ｖddとの間には第１の定電流回路としてＰ型ＭＯＳＦＥＴ２８を接続すると共に、Ｎ型ＭＯＳＦＥＴ２６とグランドとの間には第２の定電流回路としてＮ型ＭＯＳＦＥＴ２９を接続する。このとき、Ｐ型ＭＯＳＦＥＴ２８にはゲート電圧Ｖbpが印加され、Ｎ型ＭＯＳＦＥＴ２９にはゲート電圧Ｖbnが印加される。これらのＰ型ＭＯＳＦＥＴ２８およびＮ型ＭＯＳＦＥＴ２９によって、電流制限インバータ２３，２４に流れる貫通電流を制限することができる。なお、定電流回路となるＰ型ＭＯＳＦＥＴ２８およびＮ型ＭＯＳＦＥＴ２９は、いずれか一方を省いてもよい。
【００４６】
かくして、第２の実施の形態でも第１の実施の形態と同様の作用効果を得ることができる。
【００４７】
次に、本発明の第３の実施の形態を、図７に示す。第３の実施の形態の特徴は、比較完了検出回路を構成する２つのインバータとＥＸ−ＯＲゲートとの間にバッファを接続したことにある。なお、第３の実施の形態では、前記第１の実施の形態と同一の構成要素に同一の符号を付し、その説明を省略するものとする。
【００４８】
比較回路３１は、第１の実施の形態による比較回路１とほぼ同様に、信号源２、ＡＺコンパレータ３、比較完了検出回路３２、制御回路１４等を備える。比較完了検出回路３２は、第１の実施の形態による比較完了検出回路１０と同様に、インバータ１１，１２とＥＸ−ＯＲゲート１３を備える。但し、インバータ１１，１２とＥＸ−ＯＲゲート１３との間に、バッファ３３，３４を接続した点で、第１の実施の形態とは異なる。
【００４９】
バッファ３３，３４は、インバータ１１，１２よりもＬｏｗとＨｉｇｈの切換えが急峻であることが望ましい。即ち、出力電圧Ｖout1，Ｖout2がインバータ１１，１２の論理閾値電圧Ｖthを超えて、インバータ１１，１２の状態が切り換わり始めると、バッファ３３，３４の出力電圧（出力信号）はインバータ１１，１２よりも早くＨｉｇｈまたはＬｏｗになる。これにより、ＥＸ−ＯＲゲート１３にＨｉｇｈとＬｏｗの中間の電圧が入力されることがなくなり、ＥＸ−ＯＲゲート１３の貫通電流が減少する。
【００５０】
なお、バッファ３３，３４としてインバータを用いてもよい。この場合、ＥＸ−ＯＲゲート１３の入力信号は反転するが、排他的論理和の真理値表からＥＸ−ＯＲゲートの出力電圧Ｖexは同じものが得られる。
【００５１】
かくして、第３の実施の形態でも第１の実施の形態と同様の作用効果を得ることができる。
【００５２】
なお、第３の実施の形態は、第１の実施の形態に適用した場合を例に挙げて説明したが、第２の実施の形態に適用してもよい。
【００５３】
また、前記各実施の形態では、制御回路１４は、信号源２とＡＺコンパレータ３の両方の電源を制御する構成とした。しかし、本発明はこれに限らず、制御回路はＡＺコンパレータの電源だけを制御する構成としてもよい。この場合、制御回路はＡＺコンパレータの内部に設けてもよい。
【００５４】
また、前記各実施の形態では、サンプリングモードで出力電圧Ｖout1，Ｖout2の両方がＨｉｇｈとＬｏｗとの間の中間電圧Ｖ0となるＡＺコンパレータ３を差動出力コンパレータに適用した場合を例に挙げて説明した。しかし、本発明はこれに限らず、例えば図８に示す変形例のように、クロックトコンパレータ４１を差動出力コンパレータに適用する構成としてもよい。
【００５５】
この場合、クロックトコンパレータ４１は、例えば４つのＰ型ＭＯＳＦＥＴ４２〜４５と３つのＮ型ＭＯＳＦＥＴ４６〜４８とによって構成される。Ｐ型ＭＯＳＦＥＴ４２，４３は並列接続されると共に、Ｎ型ＭＯＳＦＥＴ４６が直列接続される。Ｐ型ＭＯＳＦＥＴ４２，４３とＮ型ＭＯＳＦＥＴ４６の接続点は第１の出力端子になり、出力電圧Ｖout1が出力される。同様に、Ｐ型ＭＯＳＦＥＴ４４，４５は並列接続されると共に、Ｎ型ＭＯＳＦＥＴ４７が直列接続される。Ｐ型ＭＯＳＦＥＴ４４，４５とＮ型ＭＯＳＦＥＴ４７の接続点は第２の出力端子になり、出力電圧Ｖout2が出力される。第１の出力端子はＰ型ＭＯＳＦＥＴ４５のゲートに接続され、第２の出力端子はＰ型ＭＯＳＦＥＴ４３のゲートに接続される。
【００５６】
また、Ｐ型ＭＯＳＦＥＴ４２，４４のゲートにはクロック信号ＣＫが入力される。Ｎ型ＭＯＳＦＥＴ４６，４７のゲートはそれぞれ入力端子になり、入力電圧Ｖinと基準電圧Ｖrefが供給される。Ｎ型ＭＯＳＦＥＴ４８のゲートにはバイアス電圧Ｖbiasが供給される。
【００５７】
クロックトコンパレータ４１は、クロック信号ＣＫに応じて出力電圧Ｖout1，Ｖout2が互いに同じリセットモードと、出力電圧Ｖout1，Ｖout2が互いに反転した比較モードとに切り換わり、これら２つのモードを繰り返す。図９に示すように、リセットモードでは、出力電圧Ｖout1，Ｖout2はいずれもＨｉｇｈになる。比較モードでは、入力電圧Ｖinと基準電圧Ｖrefの比較結果に応じて、出力電圧Ｖout1，Ｖout2は互いに反転する。
【００５８】
例えばクロックトコンパレータ４１を第１の実施の形態に適用した場合には、比較完了検出回路１０のインバータ１１，１２の論理閾値電圧Ｖthを出力電圧Ｖout1，Ｖout2のＨｉｇｈとＬｏｗの間の値に設定することによって、比較モードでの出力電圧Ｖout1，Ｖout2の反転、即ち比較の完了を判別することができる。このため、比較完了検出回路１０が比較の完了を判定したときに、制御回路１４は信号源２およびクロックトコンパレータ４１の電源を停止させることができる。クロックトコンパレータ４１は、第１の実施の形態に限らず、第２，第３の実施の形態にも適用することができる。
【符号の説明】
【００５９】
１，２１，３１  比較回路
２  信号源
３  ＡＺコンパレータ（差動出力コンパレータ）
１０，２２，３２  比較終了検出回路
１１，１２  インバータ
１３  ＥＸ−ＯＲゲート
１４  制御回路
２３，２４  電流制限インバータ
３３，３４  バッファ
４１  クロックトコンパレータ（差動出力コンパレータ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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