(57)【要約】【課題】ビット線へのプリチャージを速くして、読み出し開始までの時間を短くする。【解決手段】実施形態の不揮発性半導体記憶装置は、メモリセル領域にマトリクス状に配置された複数のセルユニットと、複数のセルユニットの延伸方向に配置され各セルユニットの一方の選択ゲートトランジスタのドレインに接続されるビット線と、複数のセルユニットと直交する方向に配置され各セルユニットの他方の前記選択ゲートトランジスタのソースに接続されるソース線と、複数のセルユニットの少なくとも１つの一方の選択ゲートトランジスタのドレイン側の領域でビット線に接続するコンタクトに隣接して設けられ、ビット線に対して充放電を行うビット線充放電トランジスタとを備えたことを特徴とする。【選択図】図２
2014026705.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域にマトリクス状に配置され、直列に接続した複数個のメモリセルトランジスタとそれら複数のメモリセルトランジスタの両端部に接続された選択ゲートトランジスタとを有する複数のセルユニットと、
前記複数のセルユニットの延伸方向に配置され各セルユニットの一方の前記選択ゲートトランジスタのドレインに接続されるビット線と、
前記複数のセルユニットと直交する方向に配置され各セルユニットの他方の前記選択ゲートトランジスタのソースに接続されるソース線と、
前記複数のセルユニットの少なくとも１つの前記一方の前記選択ゲートトランジスタのドレイン側の領域で前記ビット線に接続するコンタクトに隣接して設けられ、前記ビット線に対して充放電を行うビット線充放電トランジスタとを備え、
前記ビット線は、一端がセンスアンプ側に接続される第１ビット線とこの第１ビット線の他端に隣接して設けられる少なくとも１本の第２ビット線とを有し、
前記複数のセルユニットの一方の前記選択ゲートトランジスタのドレイン側の領域に設けられ、ソース／ドレインがそれぞれ前記第１ビット線の他端と前記第２ビット線に接続されるビット線分割トランジスタを備え、
前記分割されたビット線の少なくとも一端部に前記ビット線充放電トランジスタを備え、
前記第２ビット線は、２本以上設けられ、
前記２本以上の第２ビット線が隣接する部分にこれらを接続および切断をするビット線分割トランジスタを備え、
前記第１および２本以上の前記第２ビット線のそれぞれについて、少なくとも一端部にビット線充放電トランジスタを設けたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
メモリセル領域にマトリクス状に配置され、直列に接続した複数個のメモリセルトランジスタとそれら複数のメモリセルトランジスタの両端部に接続された選択ゲートトランジスタとを有する複数のセルユニットと、
前記複数のセルユニットの延伸方向に配置され各セルユニットの一方の前記選択ゲートトランジスタのドレインに接続されるビット線と、
前記複数のセルユニットと直交する方向に配置され各セルユニットの他方の前記選択ゲートトランジスタのソースに接続されるソース線と、
前記複数のセルユニットの少なくとも１つの前記一方の前記選択ゲートトランジスタのドレイン側の領域で前記ビット線に接続するコンタクトに隣接して設けられ、前記ビット線に対して充放電を行うビット線充放電トランジスタと
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置において、
前記ビット線は、一端がセンスアンプ側に接続される第１ビット線とこの第１ビット線の他端に隣接して設けられる少なくとも１本の第２ビット線とを有し、
前記複数のセルユニットの一方の前記選択ゲートトランジスタのドレイン側の領域に設けられ、ソース／ドレインがそれぞれ前記第１ビット線の他端と前記第２ビット線に接続されるビット線分割トランジスタを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置において、
前記分割されたビット線の少なくとも一端部に前記ビット線充放電トランジスタを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１、３、４のいずれかの不揮発性半導体記憶装置の使用方法であって、
前記ビット線分割トランジスタをオフさせて前記第１ビット線を前記第２ビット線と分離した状態で前記第１ビット線に接続される前記セルユニットを高速に動作させる領域として使用することを特徴とする不揮発性半導体記憶装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置およびその使用方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置として例えばＮＡＮＤ型フラッシュメモリ装置では、大容量化のために微細化が進むにつれ、メモリセル間が縮小され、ワード線やビット線幅及びビット線間距離が小さくなり配線抵抗及び配線容量が増加する傾向にある。この場合、ビット線の配線抵抗及び配線容量が増加すると、ビット線に充電する際と放電する際の時間は増加する。充放電時間が増加すると動作速度が遅くなるため、従来動作速度もしくはそれ以上の高速で動作させる用途に対応出来なくなる問題が生じる。
【０００３】
上記の課題を解決すべく次のようなものが提案されている。センスアンプに接続されるビット線を分割して配置し、スイッチ手段を設けて長い状態のままの使用と短い状態での使用とを切り替えることができるようにしている。これにより、センスアンプに近い側のビット線に設けられたメモリセルからの読み出し時間を短くすることができる。
しかし、ビット線をスイッチ手段により接続した状態とする場合には、読み出し時間を短縮することができないという課題が残っている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許出願公開第２００３／００７２１７５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、ビット線へのプリチャージを速くすることができ、読み出し開始までの時間を短くすることができる不揮発性半導体記憶装置およびその使用方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本実施形態の不揮発性半導体記憶装置は、メモリセル領域にマトリクス状に配置され、直列に接続した複数個のメモリセルトランジスタとそれら複数のメモリセルトランジスタの両端部に接続された選択ゲートトランジスタとを有する複数のセルユニットと、前記複数のセルユニットの延伸方向に配置され各セルユニットの一方の前記選択ゲートトランジスタのドレインに接続されるビット線と、前記複数のセルユニットと直交する方向に配置され各セルユニットの他方の前記選択ゲートトランジスタのソースに接続されるソース線と、前記複数のセルユニットの少なくとも１つの前記一方の前記選択ゲートトランジスタのドレイン側の領域で前記ビット線に接続するコンタクトに隣接して設けられ、前記ビット線に対して充放電を行うビット線充放電トランジスタとを備えたことを特徴とする。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域および周辺回路領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の電気的構成の概略図
【図３】（ａ）メモリセル領域における分割構造の模式的な平面図、（ｂ）メモリセル領域における分割構造の電気的構成図
【図４】メモリセル領域における分割構造の模式的な縦断面図
【図５】図３（ａ）、（ｂ）に対応した分割トランジスタをオフしたときの電気的構成の動作説明図
【図６】ビット線分割トランジスタおよびビット線充放電トランジスタの動作と充放電の状態を示す作用説明図
【図７】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図７（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図（その１）
【図８】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図８（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図（その２）
【図９】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図９（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図（その３）
【図１０】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１０（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図（その４）
【図１１】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１１（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図（その５）
【図１２】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１２（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図（その６）
【図１３】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１３（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図１３（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その７）
【図１４】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１４（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図１４（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その８）
【図１５】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１５（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図１５（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その９）
【図１６】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１６（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図１６（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１０）
【図１７】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１７（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図１７（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１１）
【図１８】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１８（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図１８（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１２）
【図１９】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図１９（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図１９（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１３）
【図２０】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図２０（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２０（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１４）
【図２１】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図２１（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２１（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１５）
【図２２】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図２２（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２２（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１６）
【図２３】製造工程の一段階における（ａ）模式的な上面図、（ｂ）図２３（ａ）中Ｂ−Ｂ線に沿った部分の模式的な縦断面図、（ｃ）図２３（ａ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図（その１７）
【図２４】第２実施形態を示すメモリセル領域における分割構造の模式的な縦断面図
【図２５】第２実施形態を示す（ａ）メモリセル領域における分割構造の模式的な平面図、（ｂ）メモリセル領域における分割構造の電気的構成図
【図２６】第３実施形態を示す（ａ）メモリセル領域における分割構造の模式的な平面図、（ｂ）メモリセル領域における分割構造の電気的構成図
【図２７】第４実施形態を示す（ａ）メモリセル領域における分割構造の模式的な平面図、（ｂ）メモリセル領域における分割構造の電気的構成図
【発明を実施するための形態】
【０００８】
（第１実施形態）
以下、第１実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを図１ないし図２３を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
【０００９】
図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成を概略的に示すブロック図である。図１において、フラッシュメモリ装置は、メモリセル領域Ｍと周辺回路領域Ｐとを有する。メモリセル領域Ｍには、多数のメモリセルがマトリクス状に配設されたメモリセルアレイＡｒが設けられている。メモリセルアレイＡｒは、３つの領域として、第１セルアレイ領域Ａｒ１、境界領域Ｓ、第２セルアレイ領域Ａｒ２がＹ方向に区分されている。
【００１０】
第１セルアレイ領域Ａｒ１は、第２セルアレイ領域Ａｒ２と比較して高速に動作させることが可能な領域である。例えば、第１セルアレイ領域Ａｒ１は高速なデータの読み出しや書き込みが要求される一時記憶領域として利用可能に設定されている。第２セルアレイ領域Ａｒ２は、通常のメモリ領域として利用可能に設定されている。また、境界領域Ｓには、第１セルアレイ領域Ａｒ１を一時記憶領域として利用するか否かに応じて切り替え設定をするための素子が配置されている。
【００１１】
周辺回路領域Ｐには、メモリセルアレイＡｒ（Ａｒ１、Ａｒ２）の各メモリセルに対してデータの読出し／書込み／消去を行うための制御回路ＣＣ、ロウ駆動回路ＲＤ、カラム駆動回路ＣＤ、センスアンプＳＡなどの周辺回路が設けられている。尚、メモリセルアレイＡｒ（Ａｒ１、Ａｒ２）はメモリセル領域Ｍ内に構成され、周辺回路は周辺回路領域Ｐ内に構成される。
【００１２】
図２は、メモリセルアレイの概略構成を示すもので、メモリセル領域Ｍ内のメモリセルアレイＡｒは、多数のセルユニットＵＣがマトリクス状に配設されている。第１、第２セルアレイ領域Ａｒ１、Ａｒ２は、境界領域Ｓを挟んで配置され、後述するように第１セルアレイ領域Ａｒ１を独立して使用することができるように、境界領域Ｓの動作により切り替え可能に構成される。第１セルアレイ領域Ａｒ１は、周辺回路領域ＰのセンスアンプＳＡ側に配置され、第２セルアレイ領域Ａｒ２は、第１セルアレイ領域Ａｒ１に対して境界領域Ｓを挟んでセンスアンプＳＡと反対側に配置される。
【００１３】
各セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＣＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＳ−ＳＴＤ間に複数個（例えばｍ＝２のｋ乗、例えば３２個）直列接続されたメモリセルトランジスタＭＴ（メモリセルに相当）とを有する。
【００１４】
セルユニットＵＣは、その選択ゲートトランジスタＳＴＤ、ＳＴＳ、メモリセルトランジスタＭＴがＹ方向（列方向、チャネル長方向、ビット線方向）に並んで構成されている。セルユニットＵＣがＸ方向（行方向、チャネル幅方向、ワード線方向）に所定数の列が並列に配列されることによりＸ方向に沿って１つのブロックＢが構成されている。メモリセルアレイＡｒには、ブロックＢがＹ方向に所定個数配列されている。そして、第１セルアレイ領域Ａｒ１には、図２で示すように、ブロックＢが２列配列され、第２セルアレイ領域Ａｒ２には、残りのブロックＢが配列されている。なお、第１セルアレイ領域Ａｒ１として配置するブロックＢの数は２個に限らず、適宜のブロック数を配置することができる。
【００１５】
Ｘ方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＤは、１本の選択ゲート線ＳＧＬＤにより電気的に接続されている。この選択ゲート線ＳＧＬＤは、各ブロックＢに対応して設けられている。また、Ｘ方向に配列された複数のセルユニットＵＣの選択ゲートトランジスタＳＴＳは、１本の選択ゲート線ＳＧＬＳにより電気的に接続されている。この選択ゲート線ＳＧＬＳも、各ブロックＢに対応して設けられている。メモリセルトランジスタＭＴはＸ方向に配列されたもの同士が１本のワード線ＷＬによって電気的に接続されている。
【００１６】
図１に示すセンスアンプＳＡは、図２に示す第１セルアレイ領域Ａｒ１の端部に配置されビット線ＢＬに接続されている。センスアンプＳＡは、データの読出時に当該データを一時的に保存するラッチ回路を接続している。第１セルアレイ領域Ａｒ１は、例えば２ブロック分のメモリセルを有するもので、後述するように高速に動作させる領域として機能させるものである。第２セルアレイ領域Ａｒ２は、残りのブロック分が設けられている。
【００１７】
境界領域Ｓには、各ビット線ＢＬに対応してビット線分割トランジスタＢＬＤＴが設けられ、そのビット線分割トランジスタＢＬＤＴの両側に直列にビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２が設けられている。これら各３個のトランジスタＢＬＤＴ、ＢＬＣＴ１、ＢＬＣＴ２は、選択ゲートトランジスタＳＴＤ、ＳＴＳと同様の通常のトランジスタ構成を有するもので、浮遊ゲート電極を持たない構成である。したがって、これら境界領域Ｓに形成されるトランジスタＢＬＤＴ、ＢＬＣＴ１、ＢＬＣＴ２は、第１、第２セルアレイ領域Ａｒ１、Ａｒ２中に含まれる選択トランジスタ程度のゲート長で形成できるので、境界領域Ｓを設けるための面積増は極わずかである。
【００１８】
ビット線ＢＬは、センスアンプＳＡから第１セルアレイＡｒ１の上部に至る部分を第１ビット線ＢＬ１とし、残りの部分を第２ビット線ＢＬ２として２分割されている。ビット線ＢＬが分割された位置にビット線分割トランジスタＢＬＤＴが配置されている。このビット線分割トランジスタＢＬＤＴのソース、ドレインにはそれぞれ第１ビット線ＢＬ１、第２ビット線ＢＬ２が接続されている。また、Ｘ方向に配列された複数のビット線分割トランジスタＢＬＤＴは、１本のビット線分割ゲート線ＢＬＤでゲート電極ＢＬＤＧが共通に接続されている。
【００１９】
ビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２は、第１、第２セルアレイ領域Ａｒ１、Ａｒ２の端部に位置する選択ゲートトランジスタＳＴＤのそれぞれとビット線分割トランジスタＢＬＤＴとの間に直列に接続されている。ビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２は、隣接する選択ゲートトランジスタＳＴＤと共通のソース／ドレイン領域が充放電用の電源ラインＭ１、Ｍ２にそれぞれ接続されている。また、Ｘ方向に配列された複数のビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２は、それぞれ１本のビット線充放電ゲート線ＢＬＣ１、ＢＬＣ２に共通に接続されている。
【００２０】
これにより、ビット線分割トランジスタＢＬＤＴがオフ状態のときには、ビット線ＢＬ１とＢＬ２とが電気的に分断された状態となる。ビット線分割トランジスタＢＬＤＴがオンされると、ビット線ＢＬ１とＢＬ２とが電気的に接続された状態となる。また、ビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２がオン状態に制御されると、電源ラインＭ１あるいはＭ２がビット線ＢＬ１あるいはＢＬ２に接続された状態となり、電源ラインＭ１、Ｍ２からも充放電をすることができる。
【００２１】
図３（ａ）は、メモリセルアレイＡｒの構成のうち、センスアンプＣＡから第１セルアレイ領域Ａｒ１、境界領域Ｓおよび第２セルアレイ領域Ａｒ２に至る部分の平面図を模式的に示したものである。図３（ｂ）はセンスアンプＣＡに接続されるビット線ＢＬ１、ＢＬ２と境界領域Ｓの部分の等価回路を示している。
【００２２】
半導体基板としてのシリコン基板１に素子分離領域ＳＲがＸ方向に離間して複数設けられており、それぞれＹ方向に沿って形成されている。この構成は製造工程を示す図８（ａ）の平面図に示している。素子分離領域ＳＲは例えばＳＴＩ（shallow trench isolation）構造とされる。複数の素子分離領域ＳＲ間にはシリコン基板１を露出させることでＹ方向にそって素子形成領域ＡＡを設けている。セルユニットＵＣは１つの素子形成領域ＡＡに沿って設けられる。
【００２３】
図３（ａ）において、第１メモリセル領域Ａｒ１はセンスアンプＣＡに隣接する位置に設けられ、境界領域Ｓを存して第２メモリセル領域Ａｒ２が設けられている。第１、第２メモリセル領域Ａｒ１、Ａｒ２は、図３（ａ）では内部の構成を省略しているが、メモリセルトランジスタＭＴおよび選択ゲートトランジスタＳＴＳ、ＳＴＤを備えたセルユニットＳＵが設けられている。境界領域Ｓには、ビット線分割トランジスタＢＬＤＴのゲート電極ＢＬＤＧ、その両側にビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２の各ゲート電極ＢＬＣＧ１、ＢＬＣＧ２がＸ方向に形成されている。
【００２４】
センスアンプＣＡは、複数のセルユニットＳＵに跨るようにＸ方向に沿って設けられている。センスアンプＣＡには各素子形成領域ＡＡに対応して第１ビット線ＢＬ１が接続されている。第１ビット線ＢＬ１は、境界領域Ｓのビット線分割トランジスタＢＬＤＴのゲート電極ＢＬＤＧの部分まで形成され、その先の部分には第２ビット線ＢＬ２が形成されている。第１および第２ビット線ＢＬ１、ＢＬ２は、ゲート電極ＢＬＤＧの部分で分断されている。第１ビット線ＢＬ１と第２ビット線ＢＬ２とは、コンタクトプラグＣＰ１、ＣＰ２によりそれぞれビット線分割トランジスタＢＬＤＴのソース／ドレイン領域に接続されている。ビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２のソース／ドレイン領域は、一方が配線導体ＬＩ１、ＬＩ２に接続され、他方がコンタクトプラグＣＰ１、ＣＰ２に夫々接続されている。
【００２５】
上記構成のうち第１ビット線ＢＬ１から第２ビット線ＢＬ２に接続される構成は、図３（ｂ）に示す等価回路で表すことができる。すなわち、第１ビット線ＢＬ１および第２ビット線ＢＬ２は、それぞれ等価抵抗成分Ｒ１、Ｒ２を有すると共に、等価容量成分Ｃ１、Ｃ２を有している。これら等価抵抗成分Ｒ１、Ｒ２および等価容量成分Ｃ１、Ｃ２は、ビット線ＢＬ１、ＢＬ２に沿って分布している。したがって、センスアンプＣＡには第１ビット線ＢＬ１の等価抵抗成分Ｒ１、ビット線分割トランジスタＢＬＤＴ、第２ビット線ＢＬ２の等価抵抗成分Ｒ２が直列に接続され、第１および第２ビット線ＢＬ１、ＢＬ２のそれぞれにグランドとの間に等価容量成分Ｃ１、Ｃ２が接続されたものとして等価回路を記述できる。
【００２６】
ここで、等価抵抗成分Ｒ１、Ｒ２の和がビット線分割トランジスタＢＬＤＴでビット線ＢＬを分割していない場合と同じ等価抵抗成分となる。同様に等価容量成分Ｃ１、Ｃ２についても、これらの和がビット線分割トランジスタＢＬＤＴでビット線ＢＬを分割していない場合と同じ等価容量成分となる。また、それらの等価抵抗成分や等価容量成分の大きさは、物理的な構成の違いとしてビット線ＢＬ１、ＢＬ２の長さ寸法に比例した大きさとなる。
【００２７】
図４はＹ方向に沿ってビット線ＢＬ１、ＢＬ２の部分で切断した断面のうち、境界領域Ｓの部分の構造を模式的に示すものである。ビット線ＢＬ１、ＢＬ２の下方には、シリコン基板１の素子形成領域ＡＡが位置している。前述したビット線分割トランジスタＢＬＤＴのゲート電極ＢＬＤＧおよびその両側にビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２の各ゲート電極ＢＬＣＧ１、ＢＬＣＧ２が設けられている。
【００２８】
各ゲート電極ＢＬＤＧ、ＢＬＣＧ１、ＢＬＣＧ２は、シリコン基板１の上面に形成されたゲート絶縁膜２、多結晶シリコン膜３、電極間絶縁膜４、多結晶シリコン膜５を積層したものである。実際には、さらに絶縁膜などを積層した構成とする場合があるが、この図では省略している。電極間絶縁膜４には開口４ａが形成され、多結晶シリコン膜３と５とを電気的に短絡している。各ゲート電極ＢＬＤＧ、ＢＬＣＧ１、ＢＬＣＧ２の間のシリコン基板１には、不純物拡散領域１ａが形成され、ソース／ドレイン領域として機能する。また、各ゲート電極ＢＬＤＧ、ＢＬＣＧ１、ＢＬＣＧ２は、これらを覆うように層間絶縁膜６が形成されている。
【００２９】
ゲート電極ＢＬＤＧの両側の不純物拡散領域１ａには、その上部に位置している第１ビット線ＢＬ１および第２ビット線ＢＬ２の端部と電気的に接続されたコンタクトプラグＣＰ１、ＣＰ２が設けられる。ゲート電極ＢＬＣＧ１およびＢＬＣＧ２の残りの不純物拡散領域１ａには、その上部に位置している電源ラインＭ１、Ｍ２と電気的に接続された接続導体ＬＩ１、ＬＩ２が設けられる。
【００３０】
次に、上記構成の作用について説明する。
上記構成において、まず、ビット線分割トランジスタＢＬＤＴをオンした場合には、第１ビット線ＢＬ１と第２ビット線ＢＬ２とがビット線分割トランジスタＢＬＤＴを介して電気的に接続された状態となるから、この場合には従来と同等の動作が可能である。この状態は図３（ａ）、（ｂ）に示している状態である。第１および第２ビット線ＢＬ１、ＢＬ２を接続した状態での時定数τ（１＋２）は、次式のように表せる。
【００３１】
τ（１＋２）＝（Ｒ１＋Ｒ２）×（Ｃ１＋Ｃ２）
従来相当のこの状態での読み出し動作における所要時間は、図６（ｃ）に示すようになる。図中ビット線ＢＬ１、ＢＬ２による充放電をする場合のビット線の電圧ＶＢＬを示している。ビット線電圧ＶＢＬは、充電開始時点ｔ０からプリチャージに要する時間Ｔｃ３が経過した時刻ｔｐ３で所定電圧に達し、その後一定時間Ｔ０の後のｔｒ３に読み出しを開始する。データの読み出しに要する時間Ｔｓｅ３が経過した時点ｔｓ３で読み出しを行う。
【００３２】
次に、ビット線分割トランジスタＢＬＤＴをオンした状態すなわち従来相当構成において、ビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２をオンさせることで、センスアンプＣＡに加えて電源ラインＭ１、Ｍ２から第１および第２ビット線ＢＬ１、ＢＬ２へ充電する場合について説明する。
【００３３】
この場合には、ビット線の長さは上記の場合と同じであるので、時定数τも同じのままである。しかし、ビット線ＢＬ１、ＢＬ２への充電を行う場合の電源としてビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２を介して電源ラインＭ１およびＭ２からも給電することができるので、充電時間を短縮することができる。
【００３４】
図６（ｂ）に示すように、ビット線電圧ＶＢＬは、充電開始時点ｔ０からプリチャージに要する時間Ｔｃ２（＜Ｔｃ３）が経過した時刻ｔｐ２で所定電圧に達し、その後一定時間Ｔ０の後のｔｒ２に読み出しを開始する。データの読み出し時にはセンスアンプＣＡ動作までのＶＢＬ安定に要する時間Ｔｓｅ２（＝Ｔｓｅ３）が経過した時点ｔｓ２で読み出しを行う。この場合には、放電時には、物理的構成が同じであるから読み出しまでの時間Ｔｒ２はＴｒ３と同等である。したがって、充電に要する時間Ｔｃ２が短縮されたことにより動作速度を高めることができる。
【００３５】
次に、ビット線分割トランジスタＢＬＤＴをオフにして第２ビット線ＢＬ２を切り離して第１ビット線ＢＬ１を単独で使用する場合について説明する。これは、図５（ａ）、（ｂ）に示すような状態である。すなわち、実質的に第２メモリセル領域Ａｒ２のメモリセルトランジスタＭＴは使用しない場合である。この場合には、第１ビット線ＢＬ１についての時定数τ（１）は次式のようになる。
τ（１）＝Ｒ１×Ｃ１
【００３６】
また、上記の時定数τ（１）を決める抵抗要素Ｒ１、Ｒ２の値、容量要素Ｃ１、Ｃ２の値は、ビット線ＢＬ１、ＢＬ２の長さにほぼ比例するから、例えば、ビット線全体の長さＬをビット線ＢＬ１とＢＬ２との和の値とし、第１ビット線ＢＬ１の長さを全体のｎ分の１に設定した場合を想定する。この場合には、第１ビット線ＢＬ１の抵抗要素Ｒ１＝（Ｒ１＋Ｒ２）／ｎとなり、容量要素Ｃ１＝（Ｃ１＋Ｃ２）／ｎとなる。これにより、第１ビット線ＢＬ１の時定数τ（１）は、
τ（１）＝τ（１＋２）／ｎ２
となる。したがって、第１ビット線ＢＬ１を全体の長さＬの半分（Ｌ／２）に設定すると、時定数τ（１）は４分の１となり、充電に要する時間と放電に要する時間とを分割の程度に対応したｎの値に応じて、計算上ではその２乗の比率で短縮させることができることとなる。
【００３７】
この結果、図６（ａ）に示すように、充電開始時点ｔ０からプリチャージに要する時間Ｔｃ１（＜Ｔｃ２）が経過した時刻ｔｐ１で所定電圧に達し、その後一定時間Ｔ０の後のｔｒ１に読み出しを開始する。データの読み出しに要する時間Ｔｓｅ１（＜Ｔｓｅ２）が経過した時点ｔｓ１で読み出しを行う。この場合には、放電時には、物理的にビット線の長さが短くなることで前述のように時定数τ（１）も小さくなるので、読み出しまでの時間Ｔｒ１はＴｒ２、Ｔｒ３よりも短くなる。したがって、全体として動作速度が短縮されるようになる。さらに、ビット線充放電トランジスタＢＬＣＴ１もオンさせて電源ラインＭ１から充電することで、さらに充電に要する時間（プリチャージ時間）を短縮させることができる。
【００３８】
このように、ビット線分割トランジスタＢＬＤＴをオフさせることで、第１メモリセル領域Ａｒ１のメモリセルトランジスタを選択的に高い動作速度のもとで利用することができるので、これを一時記憶領域として使用することができる。ＣＰＵ等とのデータの授受で一旦一時記憶領域にデータを保存した後、改めてこれを読みだして第２メモリセル領域Ａｒ２に記憶させることで、アクセスに要する時間を短縮して高速動作を行わせることができる。
【００３９】
この場合、一時記憶領域として使用する第１メモリセル領域Ａｒ１として、ブロック数を適宜に設定することで全体の記憶容量に適したサイズの一時記憶領域として使用することができる。この一時記憶領域のサイズは、境界領域Ｓとして配置するビット線分割トランジスタＢＬＤＴの位置を適宜に選ぶことで設定することができる。
【００４０】
次に、上記構成の製造工程について図７〜図２３を参照して説明する。
まず、図７に示す構成の簡単な説明と、この構成に至る製造工程を簡単に説明する。図７（ａ）、（ｂ）は、境界領域Ｓを中心として、第１メモリセル領域Ａｒ１および第２メモリセル領域Ａｒ２の一部を示している。図７（ａ）では、上面から見た状態を示し、図中Ｂ−Ｂ線で示す部分の断面を図７（ｂ）に示している。
【００４１】
図７（ａ）に示すように、シリコン基板１にゲート絶縁膜２を形成し、この上面に多結晶シリコン膜３を形成する。多結晶シリコン膜３は、メモリトランジスタＭＴの浮遊ゲート電極として形成される。多結晶シリコン膜３の上部に加工用絶縁膜を形成して素子分離領域ＳＲとなる溝を形成し、溝内に埋め込み絶縁膜を形成して素子分離膜とする。この後、電極間絶縁膜４を形成し、さらに多結晶シリコン膜５を形成する。電極間絶縁膜４は、例えばＯＮＯ（oxide-nitride-oxide）膜などを用いる。また、電極間絶縁膜４には、多結晶シリコン膜５を形成する前に、所定位置に短絡用の開口４ａを形成している。
【００４２】
次に、図８（ａ）、（ｂ）に示すように、多結晶シリコン膜５、電極間絶縁膜４、多結晶シリコン膜３、およびゲート絶縁膜２のエッチングを行なってゲート電極ＭＧ、ＳＧ、ＢＬＤＧ、ＢＬＣＧ１、ＢＬＣＧ２を独立したゲート電極となるように形成する。これにより、図８（ａ）に示すように、シリコン基板１の素子形成領域ＡＡおよび素子分離領域ＳＲが露出した状態となる。なお、この段階で、図８（ｂ）中には示していないが、各ゲート電極ＭＧ、ＳＧ、ＢＬＤＧ、ＢＬＣＧ１、ＢＬＣＧ２が隣接するものとの間のシリコン基板１の表面に、不純物のイオン注入などにより、図４に示したソース／ドレイン領域となる不純物拡散領域１ａが形成される。
【００４３】
続いて、図９（ａ）、（ｂ）に示すように、ゲート電極ＭＧ、ＳＧ、ＢＬＤＧ、ＢＬＣＧ１、ＢＬＣＧ２の間を埋め込むようにシリコン酸化膜などの層間絶縁膜６を形成し、平坦化処理を行う。この後、更に配線パターン形成用の層間絶縁膜７を形成する。
次に、図１０（ａ）、（ｂ）に示すように、層間絶縁膜７および６を貫通させてシリコン基板１の表面に達するコンタクトホール６ａおよびコンタクト溝６ｂを形成する。この場合、ゲート電極ＢＬＤＧの両側に位置するコンタクトプラグＣＰ１、ＣＰ２は、ビット線ＢＬ１、ＢＬ２のそれぞれに対応して不純物拡散領域１ａと電気的に接続するものである。また、コンタクトプラグＣＰ１、ＣＰ２は、隣接する他の素子形成領域ＡＡとの配置間隔を考慮して互いに離間するようにジグザグに配置（千鳥配置）されている。
【００４４】
また、ゲート電極ＢＬＣＧ１、ＢＬＣＧ２の残りの側に位置する接続導体ＬＩ１、ＬＩ２は、隣接する他の素子形成領域ＡＡの不純物拡散領域１ａ同士を接続するようにコンタクト溝６ｂが形成される。さらに、選択ゲートトランジスタＳＴＳのソースコンタクトとして同様のコンタクト溝６ｂが同時に形成される。
次に、図１１（ａ）、（ｂ）に示すように、上層の層間絶縁膜７に、コンタクト溝６ｂに対応する部分に配線層用のパターン７ａをエッチングにより形成する。これにより、接続導体ＬＩ１、ＬＩ２、ＬＩをデュアルダマシンにより形成するための凹部パターンとすることができる。
【００４５】
続いて、図１２（ａ）、（ｂ）に示すように、コンタクトホール６ａ、コンタクト溝６ｂおよびパターン７ａに配線用金属膜を埋め込み、コンタクトプラグＣＰ１、ＣＰ２および接続導体ＬＩ１、ＬＩ２、ＬＩを形成する。ここでは、上記構成の上面全面に配線用金属膜を成膜し、層間絶縁膜７上に残る部分をＣＭＰ（chemical mechanical polishing）法により除去することで形成するものである。
【００４６】
次に、図１３（ａ）、（ｂ）に示すように、コンタクトプラグＣＰ１、ＣＰ２および接続導体ＬＩ１、ＬＩ２、ＬＩを形成した層間絶縁膜７の上面に層間絶縁膜８を形成する。なお、図１３（ｃ）には、図１３（ａ）中Ｃ−Ｃ線で示す部分すなわちゲート電極ＢＬＣＧ２の断面を示している。また、以後の工程の説明のために、層間絶縁膜８から上の構成を具体的に示し、層間絶縁膜７以下の構成については省略している。
【００４７】
次に、図１４（ａ）〜（ｃ）に示すように、層間絶縁膜８にフォトリソグラフィ技術によりビアホール８ａを形成する。図１４（ａ）に示しているように、ビアホール８ａは、コンタクトプラグＣＰ１、ＣＰ２の位置に対応して形成される。
【００４８】
次に、図１５（ａ）〜（ｃ）に示すように、ビアホール８ａ内に配線用金属膜を埋め込み、ビアプラグＣＰ１ａ、ＣＰ２ａを形成する。このビアプラグＣＰ１ａ、ＣＰ２ａの形成においても、ダマシン技術が用いられ、ビアホール８ａ内を埋め込むように層間絶縁膜８上に配線用金属膜を形成し、ＣＭＰ法により層間絶縁膜８上の配線用金属膜を除去して形成する。
【００４９】
続いて、図１６（ａ）〜（ｃ）に示すように、層間絶縁膜８上に層間絶縁膜９を形成し、さらに層間絶縁膜９上に芯材として用いるアモルファスシリコン膜１０を形成する。アモルファスシリコン膜１０の上にレジストパターン１１を形成する。レジストパターン１１は、図１６（ｃ）に示すように、ビット線ＢＬ１、ＢＬ２の幅Ｌに対して２Ｌの幅で形成される。
【００５０】
次に、図１７（ａ）〜（ｃ）に示すように、レジストのパターン１１をマスクとしてアモルファスシリコン膜１０をパターニングし、芯材１０ａを形成する。したがって、この時形成される芯材１０ａの幅は２Ｌである。
続いて、図１８（ａ）〜（ｃ）に示すように、芯材１０ａを、Ｌ／２に相当する量だけ両方向からウェットエッチングによりスリミングする。この結果、図１８（ｃ）に示すような幅寸法Ｌの芯材１０ｂが形成される。
【００５１】
この後、図１９（ａ）〜（ｃ）に示すように、芯材１０ａの上面からこれを覆うように膜厚Ｌでシリコン系窒化膜を成膜し、芯材１０ａの上面が表れる程度までＲＩＥ（reactive ion etching）法により異方性ドライエッチングを行なって、芯材１０ａの両側壁にスペーサ状のパターン１１として残存させるように加工する。
次に、図２０（ａ）〜（ｃ）に示すように、パターン１１の間に残っている芯材１０ａをウェットエッチングにより選択的に除去する。これにより、幅寸法がＬのスペーサ状に形成されたパターン１１を得る。この結果、図２０（ａ）に示すように、幅Ｌのパターン１１が間隔Ｌを存して並んだ状態となる。
【００５２】
次に、図２１（ａ）〜（ｃ）に示すように、フォトレジストによるパターン１２を形成する。パターン１２は、ビット線分割トランジスタＢＬＤＴのゲート電極ＢＬＤＧ直上部分を覆うように形成され、ビット線を分割するためのレジストパターンとなる。
続いて、図２２（ａ）〜（ｃ）に示すように、上記したパターン１２およびパターン１１をマスクとして層間絶縁膜９をエッチング加工する。これにより、図２２（ａ）に示しているように、ビット線ＢＬを分断する部分に層間絶縁膜９ａが残存され、さらに各ビット線ＢＬ１、ＢＬ２に対応した凹部が形成された状態となる。また、これにより層間絶縁膜９ａの凹部に、ビアプラグＣＰ１ａ、ＣＰ２ａの上面が露出した状態となる。
【００５３】
次に、図２３（ａ）〜（ｃ）に示すように、上記構成の全面に配線用金属膜を成膜し、これをダマシン法により加工して素管絶縁膜９ａの凹部内に配線用金属膜が埋め込まれた状態とする。これにより、第１ビット線ＢＬ１、第２ビット線ＢＬ２が埋め込み形成される。また、第１ビット線ＢＬ１および第２ビット線ＢＬ２のそれぞれは、ビアプラグＣＰ１ａ、ＣＰ２ａに電気的に接続された状態とされる。
【００５４】
上記のように側壁転写の技術を用いて製造することで、露光可能な幅寸法２Ｌに対して、幅寸法がＬのピッチでビット線ＢＬ１、ＢＬ２を層間絶縁膜９内に埋め込むように形成することができる。また、層間絶縁膜９ａとしてビット線分割トランジスタＢＬＤＴのゲート電極ＢＬＤＧの直上部分を残すようにしたので、ダマシン法により形成する際に、第１ビット線ＢＬ１と第２ビット線ＢＬ２に分断した構成を得ることができる。
【００５５】
また、このように側壁転写技術を用いることで、露光限界を超えた細いパターンにビット線ＢＬ１、ＢＬ２を形成するので、これに伴うビット線ＢＬ１、ＢＬ２の抵抗成分および容量成分の増大が伴う。このような構成において本実施形態のように分割したビット線ＢＬ１を用いて動作させることができる構成を採用することが有効な手段となる。
【００５６】
（第２実施形態）
図２４および図２５は第２実施形態を示すもので、第１実施形態と異なるところは、分割したビット線ＢＬ２の範囲内におけるビット線充放電トランジスタＢＬＣＴ２の個数を複数にしたところである。
【００５７】
図２４に示すように、第２ビット線ＢＬ２に対応する第２メモリセル領域Ａｒ２内で、第１実施形態で示したビット線充放電トランジスタＢＬＣＴ２に加えて、所定間隔だけ離れた位置にビット線充放電トランジスタＢＬＣＴ３を配置している。このビット線充放電トランジスタＢＬＣＴ３の一方のドレイン／ソース領域である不純物拡散領域１ａにはコンタクトプラグＣＰ３が設けられていて第２ビット線ＢＬ２と接続されている。また、ビット線充放電トランジスタＢＬＣＴ３の他方の不純物拡散領域１ａには接続導体ＬＩ３が設けられていて電源ラインＭ３と接続されている。図２５（ａ）、（ｂ）は図２４の構成について、図３（ａ）、（ｂ）と対応する図として示したものである。
【００５８】
上記構成を採用することにより、第２ビット線ＢＬ２への充電能力をさらに高めることができるので、ビット線分割トランジスタＢＬＤＴをオンさせている状態すなわち第１および第２ビット線ＢＬ１、ＢＬ２を電気的に接続した状態としている場合には、ビット線ＢＬ１、ＢＬ２への充電をより速く行うことができるようになり、結果的に動作時間を短縮することができる。
【００５９】
なお、ビット線充放電トランジスタＢＬＣＴの設置個数は適宜設定することができ、これにより安定且つ高速で充放電動作を行わせることができる。また、ビット線充放電トランジスタＢＬＣＴの配置位置についても、第２メモリセル領域Ａｒ２中の選択ゲートトランジスタＳＴＤに隣接する領域であれば適宜の位置とすることができる。
【００６０】
（第３実施形態）
図２６（ａ）、（ｂ）は第３実施形態を示すものである。第１実施形態と異なるところは、ビット線を３分割以上に分割したところである。図示の構成では、第１ビット線ＢＬ１、第２ビット線ＢＬ２、第３ビット線ＢＬ３の３つに分割した場合を示している。図２６（ａ）に示すように、各ビット線ＢＬ１〜ＢＬ３に対応して第１〜第３メモリセル領域Ａｒ１〜Ａｒ３が設けられている。また、図２６（ｂ）に示すように、第１〜第３メモリセル領域Ａｒ１〜Ａｒ３の領域間に境界領域Ｓ１、Ｓ２が設けられる。
【００６１】
図２６（ａ）に示すように、境界領域Ｓ１には第１実施形態と同様にビット線分割トランジスタＢＬＤＴ１とビット線充放電トランジスタＢＬＣＴ１、ＢＬＣＴ２の各ゲート電極ＢＬＤＧ１、ＢＬＣＧ１、ＢＬＣＧ２が設けられている。また、境界領域Ｓ２には、ビット線分割トランジスタＢＬＤＴ２とビット線充放電トランジスタＢＬＣＴ３のゲート電極ＢＬＤＧ２、ＢＬＣＧ３が設けられている。ビット線充放電トランジスタＢＬＣＴ３は、第３メモリセル領域Ａｒ３の第３ビット線ＢＬ３に対応して設けられている。
【００６２】
第１メモリセル領域Ａｒ１を使用する場合には、ビット線分割トランジスタＢＬＤＴ１をオフ状態として第１ビット線ＢＬ１を有効化し、第２ビット線ＢＬ２、第３ビット線ＢＬ３を切り離してデータの処理を行う。これにより、第１ビット線ＢＬ１の時定数τ（１）に対応した動作速度で実施できると共に、読み出し時の第１ビット線ＢＬ１への充電も迅速に行える。
【００６３】
また、第２メモリセル領域Ａｒ２を使用する場合には、ビット線分割トランジスタＢＬＤＴ１をオンとし、ビット線分割トランジスタＢＬＤＴ２をオフさせる。これにより、第１ビット線ＢＬ１と第２ビット線ＢＬ２を接続し、第３ビット線ＢＬ３を切り離した状態として使用することができる。
【００６４】
そして、第３メモリセル領域Ａｒ３を使用する場合には、ビット線分割トランジスタＢＬＤＴ１およびＢＬＤＴ２をオンさせ、すべてのビット線ＢＬ１〜ＢＬ３を接続した状態として使用する。
【００６５】
したがって、上記構成を採用することにより、使用する第１〜第３メモリセル領域Ａｒ１〜Ａｒ３のうちいずれを用いるかに応じて動作速度をできるだけ短縮させることができ、全体として動作速度の向上を図ることができる。
【００６６】
（第４実施形態）
図２７（ａ）、（ｂ）は第４実施形態を示すもので、第１実施形態と異なるところは、分割しない通常のビット線ＢＬとして、ビット線分割トランジスタＢＬＤＴを設けない構成としているところである。すなわち、ここでは第１、第２メモリセル領域Ａｒ１、Ａｒ２を有する構成であるが、これらを分断する境界領域Ｓにはビット線充放電トランジスタＢＬＣＴを設ける構成としている。
【００６７】
図２７（ａ）に示すように、第１、第２メモリセル領域Ａｒ１、Ａｒ２の各選択ゲートトランジスタＳＴＤの間に境界領域Ｓが位置しており、ビット線充放電トランジスタＢＬＣＴのゲート電極ＢＬＣＧが設けられている。ビット線充放電トランジスタＢＬＣＴのソース／ドレイン領域のうちの一方は電源ラインＭ１に接続され、他方は選択ゲートトランジスタＳＴＤのビット線コンタクトを介してビット線ＢＬに接続される。
【００６８】
これにより、読み出し時などでビット線ＢＬに充電をする際に、センスアンプＣＡ側とビット線充放電トランジスタＢＬＣＴを介した電源ラインＭ１側からも充電を行うことができ、動作速度を高めることができる。
また、境界領域Ｓは、上記の位置以外にも、第２メモリセル領域Ａｒ２内の適宜の位置に設けられた選択ゲートトランジスタＳＴＤの間に配置することができる。また、境界領域Ｓを複数設けることで、ビット線ＢＬへの充放電の時間をさらに短縮させることができる。
【００６９】
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
ビット線充放電トランジスタＢＬＣＴは、ビット線ＢＬの充電時間を短縮するので、求める動作速度に応じた個数を設けることができる。また、ビット線分割トランジスタＢＬＤＴは、メモリセルアレイＡｒのメモリセルを高速に動作させる領域として使用する容量や最終的な記憶エリアとして使用する容量など、どのように使用するかという目的に応じて、適宜の位置に適宜の個数を配置することができる。
【００７０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７１】
図面中、１はシリコン基板（半導体基板）、２はゲート絶縁膜、３は多結晶シリコン膜、４は電極間絶縁膜、５は多結晶シリコン膜、６は層間絶縁膜、ＢＬ１は第１ビット線、ＢＬ２は第２ビット線、ＢＴＤＴはビット線分割トランジスタ、ＢＬＣＴ１、ＢＬＣＴ２はビット線充放電トランジスタ、Ｍ１、Ｍ２は電源ライン、Ｓは境界領域、Ａｒ１、Ａｒ２は第１、第２メモリセル領域、ＣＡはセンスアンプである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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