(57)【要約】【課題】パワーデバイスの誤動作を防ぐこと。又は、製造コストの増加を抑制すること。【解決手段】電力供給用のパワーデバイスを駆動するための半導体装置において、バッファ回路及びレベルシフト回路を同じ極性のトランジスタで構成する。更にレベルシフト回路内に容量素子を設け、昇圧するための信号を該容量素子に与え、該容量素子における容量結合を用いた信号の昇圧を行う構成とする。そのため半導体装置を構成するトランジスタを、単極性のトランジスタで構成することができる。更に、レベルシフト回路でパワートランジスタの駆動するための信号を昇圧するための電位を与える配線と低電源電位を与える配線との間に容量素子を設け、信号の昇圧を行う構成とすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の信号を第２の信号に変換する第１のバッファ回路と、
前記第２の信号を第３の信号に変換するレベルシフト回路と、
前記第３の信号を第４の信号に変換する第２のバッファ回路と、
前記第４の信号に従って、第１の電位又は第２の電位を出力する第３のバッファ回路と、
を有し、
前記レベルシフト回路、及び前記第１のバッファ回路乃至第３のバッファ回路が有するトランジスタは、同じ極性のトランジスタであり、
前記第２の信号は、前記レベルシフト回路が有する容量素子に与えられ、容量結合を用いて前記第３の信号に変換される、ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のバッファ回路は、前記第１の信号を、前記第１の信号が有する電位よりも高い電位を有する前記第２の信号に変換し、
前記第２のバッファ回路は、前記第３の信号を、前記第３の信号が有する電位よりも高い電位を有する前記第４の信号に変換することを特徴とする半導体装置。
【請求項３】
請求項１又は２において、
前記レベルシフト回路は、前記第２の信号を、前記第２の信号が有する電位よりも高い電位を有する前記第３の信号に変換することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一において、
前記トランジスタが有する半導体層は、酸化物半導体を有することを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記第１のバッファ回路に低電源電位を与える配線は、前記第２のバッファ回路及び前記第３のバッファ回路に低電源電位を与える配線とは、異なる配線であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一において、
前記レベルシフト回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子を有し、
前記第１のトランジスタの第１端子及び前記第２のトランジスタの第１端子が、前記第２の電位を与える配線に電気的に接続され、
前記第１の容量素子の一方の電極が、前記第１のトランジスタの第２端子、前記第２のトランジスタのゲート及び前記第２のバッファ回路に電気的に接続され、
前記第２の容量素子の一方の電極が、前記第２のトランジスタの第２端子、前記第１のトランジスタのゲート及び前記第２のバッファ回路に電気的に接続され、
前記第１の容量素子の他方の電極に前記第２の信号が与えられ、前記第２の容量素子の他方の電極に前記第２の信号を反転した信号が与えられることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、電力供給用のパワーデバイスを駆動するための駆動回路として機能する半導体装置に関する。
【背景技術】
【０００２】
パワーデバイスは、モーター等の負荷を駆動するのに用いられる素子である。パワーデバイスは、スイッチング動作によって、負荷への大電流の供給を間欠的に行うよう制御することができる。
【０００３】
パワーデバイスの一例としては、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のパワートランジスタを挙げることができる。パワートランジスタは、他のトランジスタと比べて、ゲート容量が大きい。
【０００４】
パワートランジスタの駆動は、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）制御で行われる。ＰＷＭ制御は、マイコン等から出力されるＰＷＭ信号によって行われる。ＰＷＭ信号は、ゲート容量が大きいパワートランジスタを直接駆動するには、電圧が小さい。そのためＰＷＭ信号は、高電圧の信号に変換してパワートランジスタに与える必要がある。
【０００５】
ＰＷＭ信号を高電圧の信号に変換するための駆動回路は、シリコンを用いたトランジスタで構成される。例えば、特許文献１では、シリコン基板上にｎチャネル型のトランジスタ及びｐチャネル型のトランジスタを設け、ＩＧＢＴのオン又はオフを制御する半導体装置の構成について開示している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−３２８３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述したように特許文献１に記載の半導体装置は、ＰＷＭ信号を高電圧の信号に変換するための駆動回路として、シリコンを用いたトランジスタで形成された、ｎチャネル型のトランジスタ及びｐチャネル型のトランジスタを用いる構成である。
【０００８】
相補型のトランジスタで駆動回路を構成する場合、ｎチャネル型のトランジスタ及びｐチャネル型のトランジスタの作り分けを行うためのフォトマスク数が増加する。そのため、製造コストが増加してしまう。この製造コストの増加を抑制するために、駆動回路を構成する相補型のトランジスタを、単極性のトランジスタで構成する構成がありえる。
【０００９】
単極性のトランジスタでＰＷＭ信号を高電圧の信号に変換する駆動回路を構成する場合、信号の変換に高電圧を用いるため、トランジスタの絶縁破壊が生じるおそれがある。トランジスタが破壊されると、このトランジスタを有する駆動回路が誤動作してしまう。
【００１０】
そこで本発明の一態様は、パワーデバイスの誤動作を防ぐことを課題の一とする。又は、本発明の一態様は、製造コストの増加を抑制することを課題の一とする。
【００１１】
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。また、本発明の一形態は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項等の記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。
【課題を解決するための手段】
【００１２】
本発明の一態様は、電力供給用のパワーデバイスを駆動するための駆動回路である半導体装置において、バッファ回路及びレベルシフト回路を同じ極性のトランジスタで構成する。更に本発明の一態様はレベルシフト回路内に容量素子を設け、昇圧するための信号を該容量素子に与え、該容量素子における容量結合を用いた信号の昇圧を行う構成とする。
【００１３】
本発明の一態様による構成では、電力供給用のパワーデバイスを駆動するための駆動回路内に設けるトランジスタを、単極性のトランジスタで構成することができる。更に本発明の一態様による構成では、レベルシフト回路でパワートランジスタの駆動するための信号を昇圧するための電位を与える配線と低電源電位を与える配線との間に容量素子を設け、信号の昇圧を行う構成とすることができる。
【００１４】
本発明の一態様は、第１の信号を第２の信号に変換する第１のバッファ回路と、第２の信号を第３の信号に変換するレベルシフト回路と、第３の信号を第４の信号に変換する第２のバッファ回路と、第４の信号に従って、第１の電位又は第２の電位を出力する第３のバッファ回路と、を有し、レベルシフト回路、及び第１のバッファ回路乃至第３のバッファ回路が有するトランジスタは、同じ極性のトランジスタであり、第２の信号は、レベルシフト回路が有する容量素子に与えられ、容量結合を用いて第３の信号に変換される、半導体装置である。
【００１５】
本発明の一態様において、第１のバッファ回路は、第１の信号を、第１の信号が有する電位よりも高い電位を有する第２の信号に変換し、第２のバッファ回路は、第３の信号を、第３の信号が有する電位よりも高い電位を有する第４の信号に変換する半導体装置が好ましい。
【００１６】
本発明の一態様において、レベルシフト回路は、第２の信号を、第２の信号が有する電位よりも高い電位を有する第３の信号に変換する半導体装置が好ましい。
【００１７】
本発明の一態様において、トランジスタが有する半導体層は、酸化物半導体を有する半導体装置が好ましい。
【００１８】
本発明の一態様において、第１のバッファ回路に低電源電位を与える配線は、第２のバッファ回路及び第３のバッファ回路に低電源電位を与える配線とは、異なる配線である半導体装置が好ましい。
【００１９】
本発明の一態様において、レベルシフト回路は、第１のトランジスタと、第２のトランジスタと、第１の容量素子と、第２の容量素子を有し、第１のトランジスタの第１端子及び第２のトランジスタの第１端子が、第２の電位を与える配線に電気的に接続され、第１の容量素子の一方の電極が、第１のトランジスタの第２端子、第２のトランジスタのゲート及び第２のバッファ回路に電気的に接続され、第２の容量素子の一方の電極が、第２のトランジスタの第２端子、第１のトランジスタのゲート及び第２のバッファ回路に電気的に接続され、第１の容量素子の他方の電極に第２の信号が与えられ、第２の容量素子の他方の電極に第２の信号を反転した信号が与えられる半導体装置が好ましい。
【発明の効果】
【００２０】
本発明の一態様は、レベルシフト回路内の容量素子に対して容量結合を用いて信号を与える構成を有する。該構成により、レベルシフト回路内のトランジスタにおけるソース、ドレイン間に直接、高電圧が印加されることがなくなり、トランジスタの絶縁破壊をなくすことができる。そのため、パワーデバイスを駆動するための駆動回路を正常な状態で動作させることができ、誤動作を防ぐことができる。また、レベルシフト回路内を流れる貫通電流をなくすことができ、低消費電力化を図ることができる。
【００２１】
更に本発明の一態様により、バッファ回路及びレベルシフト回路が有するトランジスタを、単極性のトランジスタとする構成を有する。該構成により、酸化物半導体といった、高温での電気的特性の安定性に優れた半導体材料で、電力供給用のパワーデバイスを駆動するための駆動回路内に設けるトランジスタを構成することができる。そのため、パワーデバイスの誤動作を防ぐことができる。また、製造コストの増加を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の構成を示すブロック図。
【図２】半導体装置の構成を示す回路図。
【図３】半導体装置の構成を示す回路図。
【図４】半導体装置の動作を説明するためのタイミングチャート図。
【図５】半導体装置の構成を示す回路図及びブロック図。
【図６】半導体装置の構成を示す回路図。
【図７】トランジスタの断面図。
【図８】トランジスタの断面図。
【図９】トランジスタの断面図。
【図１０】半導体装置の作製工程を示すフローチャート図及び斜視模式図。
【図１１】半導体装置を用いた電子機器。
【発明を実施するための形態】
【００２３】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
【００２４】
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
【００２５】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。
【００２６】
ここで、ソースとドレインとは、トランジスタの構造または動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難である。そこで、ソースとして機能する部分、及びドレインとして機能する部分を、ソースまたはドレインと呼ばず、ソースとドレインとの一方を第１電極と表記し、ソースとドレインとの他方を第２電極と表記する場合がある。
【００２７】
なお本明細書にて用いる「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００２８】
なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で、何らかの電気的作用を有する対象物が存在するとき、ＡとＢとの電気信号の授受を可能とするものをいう。
【００２９】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
【００３０】
なお図面における各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう図面で示していても、実際の回路や領域では、同じ回路や同じ領域内で別々の機能を実現しうるように設けられている場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路や領域では、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。
【００３１】
なお、本明細書において、電圧とは、ある電位と、基準電位（例えばグラウンド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。なお電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。
【００３２】
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【００３３】
また本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
【００３４】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成及びその動作について、図１を参照して説明する。
【００３５】
なお、半導体装置とは半導体素子（トランジスタ、ダイオード等）を含む回路、及び同回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、表示装置、発光装置、照明装置及び電子機器等は全て半導体装置である。
【００３６】
図１は、半導体装置のブロック図である。図１に示す半導体装置１００は、バッファ回路１０１（第１のバッファ回路ともいう。図中、１ｓｔ  Ｂｕｆｆｅｒと表記）、レベルシフト回路１０２（図中、ＨＶ  Ｌｅｖｅｌ  Ｓｈｉｆｔと表記）、バッファ回路１０３（第２のバッファ回路ともいう。図中、２ｎｄ  Ｂｕｆｆｅｒと表記）、及びバッファ回路１０４（第３のバッファ回路ともいう。図中、３ｒｄ  Ｂｕｆｆｅｒと表記）を有する。
【００３７】
本実施の形態で説明する半導体装置１００は、バッファ回路１０１、バッファ回路１０３、バッファ回路１０４及びレベルシフト回路１０２を同じ極性のトランジスタで構成する。そのため半導体装置１００は、半導体装置１００内に設けるトランジスタを、単極性のトランジスタで構成することができる。
【００３８】
更に半導体装置１００では、レベルシフト回路１０２内に容量素子を設け、昇圧するための信号を該容量素子に与え、該容量素子における容量結合を用いた信号の昇圧を行う構成とする。該構成では、レベルシフト回路１０２内のトランジスタのソース、ドレイン間に印加される電圧を、レベルシフト回路１０２内の容量素子に印加される電圧よりも小さくでき、トランジスタの絶縁破壊を抑制できる。
【００３９】
次いで、半導体装置１００が有する各回路について説明する。
【００４０】
バッファ回路１０１は、マイコン等から出力されるＰＷＭ信号を、レベルシフト回路１０２を動作可能な信号に昇圧及び／又は電荷供給能力を高めた信号に変換して出力する機能を有する回路である。バッファ回路１０１に入力される信号は、端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌを介して、マイコン等から出力されるＰＷＭ信号である。またバッファ回路１０１から出力される信号は、レベルシフト回路１０２に入力される信号である。
【００４１】
図１では、マイコン等から出力されるＰＷＭ信号を、第１の信号（図中、１ｓｔ  Ｓｉｇｎａｌと表記）としている。また、図１では、バッファ回路１０１から出力され、レベルシフト回路１０２に入力される信号を、第２の信号（図中、２ｎｄ  Ｓｉｇｎａｌと表記）としている。なおＰＷＭ信号は、バッファ回路１０１、レベルシフト回路１０２、及びバッファ回路１０３で昇圧され、バッファ回路１０４が有するトランジスタ１２１及びトランジスタ１２２を交互に導通状態とするための信号である。
【００４２】
なお図１では、ＰＷＭ信号の一例として、端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌから入力される２つの信号を示したが、これに限定されない。例えば、３つ以上のＰＷＭ信号をバッファ回路１０１に入力する構成としてもよい。なお端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌから入力される２つの信号は、互いに反転した信号であることが好適である。
【００４３】
レベルシフト回路１０２は、トランジスタ１１１、トランジスタ１１２、容量素子１１３及び容量素子１１４を有する。また、トランジスタ１１１及びトランジスタ１１２には、パワートランジスタを駆動するための電圧Ｖ２が与えられた配線に接続されている。
【００４４】
レベルシフト回路１０２は、バッファ回路１０１から出力された第２の信号をもとに、マイコン等から出力されるＰＷＭ信号の電圧を、パワートランジスタを駆動するための電圧に昇圧した信号として出力する機能を有する回路である。レベルシフト回路１０２に入力される信号は、容量素子１１３及び容量素子１１４に与えられる、バッファ回路１０１から出力される信号である。またバッファ回路１０１から出力される信号は、レベルシフト回路１０２に入力される信号である。
【００４５】
第２の信号は、容量素子１１３及び容量素子１１４における容量結合により、レベルシフト回路１０２に与えられる。容量結合によりレベルシフト回路１０２に与えられた第２の信号は、パワートランジスタを駆動するための電圧Ｖ２によって更に昇圧され、バッファ回路１０３に出力される。図１では、レベルシフト回路１０２から出力されバッファ回路１０３に入力される信号を、第３の信号（図中、３ｒｄ  Ｓｉｇｎａｌと表記）としている。なお第２の信号及び第３の信号は、元は、端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌに与えられた信号であり、図１では２つの配線にそれぞれ２つの信号が与えられる。
【００４６】
トランジスタ１１１及びトランジスタ１１２は、スイッチとして機能するトランジスタである。さらにトランジスタ１１１及びトランジスタ１１２は、同じ極性を有するトランジスタである。一例として図１では、トランジスタ１１１及びトランジスタ１１２をｎチャネル型のトランジスタとして図示している。
【００４７】
トランジスタ１１１及びトランジスタ１１２の動作としては、容量素子１１３及び容量素子１１４に入力される第２の信号の一方がＨレベルとなるタイミングで、Ｈレベルとした容量素子にゲートが接続されたトランジスタを導通状態とする。逆に、容量素子１１３及び容量素子１１４に入力される第２の信号の他方がＬレベルとなるタイミングで、Ｌレベルとした容量素子にゲートが接続されたトランジスタを非導通状態とする。例えば、容量素子１１３に入力される第２の信号をＨレベルとするとトランジスタ１１２が導通状態となり、容量素子１１４に入力される第２の信号をＬレベルとするとトランジスタ１１１が非導通状態となる。また容量素子１１３に入力される第２の信号をＬレベルとするとトランジスタ１１２が非導通状態となり、容量素子１１４に入力される第２の信号をＨレベルとするとトランジスタ１１１が導通状態となる。
【００４８】
トランジスタ１１１が導通状態となる期間では、トランジスタ１１１のソース及びドレインの一方に接続される容量素子１１３、並びに非導通状態となるトランジスタ１１２のゲート、が互いに接続されるノードに対し、電圧Ｖ２が与えられた配線から電流が流れ、該ノードが充電される（第１の動作）。
【００４９】
一方トランジスタ１１２は、トランジスタ１１１と逆の動作をする。すなわち、トランジスタ１１２が導通状態となる期間では、トランジスタ１１２のソース及びドレインの一方に接続される容量素子１１４、並びに非導通状態となるトランジスタ１１１のゲート、が互いに接続されるノードに対し、電圧Ｖ２が与えられた配線から電流が流れ、該ノードが充電される（第１の動作）。
【００５０】
次いでトランジスタ１１１が非導通状態となる期間では、トランジスタ１１１のソース及びドレインの一方に接続される容量素子１１３、並びにトランジスタ１１２のゲート、が互いに接続されるノードが電気的に浮遊状態（フローティング）となる。このとき容量素子１１３に対してＨレベルを与える。すると、電気的に浮遊状態としたノードの電位が容量結合によって更に上昇する。この容量結合によって昇圧された信号が、第３の信号として、バッファ回路１０３に出力される（第２の動作）。
【００５１】
一方トランジスタ１１２が非導通状態となる期間では、トランジスタ１１２のソース及びドレインの一方に接続される容量素子１１４、並びにトランジスタ１１１のゲート、が互いに接続されるノードが電気的に浮遊状態（フローティング）となる。このとき容量素子１１４に対してＨレベルを与える。すると、電気的に浮遊状態としたノードの電位が容量結合によって更に上昇する。この容量結合によって昇圧された信号が、第３の信号として、バッファ回路１０３に出力される（第２の動作）。
【００５２】
以上説明した第１の動作と第２の動作を繰り返すことで、レベルシフト回路１０２は、第２の信号を昇圧した第３の信号を出力することができる。
【００５３】
なお、容量素子１１３及び容量素子１１４は、高電圧によって絶縁破壊しない素子であることが望ましい。容量素子１１３及び容量素子１１４の静電容量は、バッファ回路１０３のゲート容量の１０倍以上の大きさとすることが好ましい。なお、容量素子１１３及び容量素子１１４の静電容量を大きくする場合、第２の信号は、バッファ回路１０１によって、電荷供給能力が高められた信号としておくことが好ましい。
【００５４】
なお、容量素子１１３及び容量素子１１４は、静電容量を大きくするため、半導体装置が有するトランジスタが形成された基板とは別の基板に設ける構成としてもよい。
【００５５】
容量素子１１３及び容量素子１１４の静電容量は、同じ大きさでもよいし、異ならせてもよい。
【００５６】
図１に示すレベルシフト回路１０２の構成では、容量素子１１３及び容量素子１１４に対して容量結合を用いて第２の信号を与える構成を有する。該構成により、トランジスタ１１１及びトランジスタ１１２におけるソース、ドレイン間に直接、高電圧が印加されることがなくなり、トランジスタの絶縁破壊をなくすことができる。そのため、パワートランジスタを駆動するための駆動回路を正常な状態で動作させることができ、誤動作を防ぐことができる。また、レベルシフト回路１０２内を流れる貫通電流をなくすことができ、低消費電力化を図ることができる。
【００５７】
バッファ回路１０３は、レベルシフト回路１０２から出力される第３の信号を、第４のバッファ回路１０４を動作可能な信号に昇圧及び／又は電荷供給能力を高めた信号に変換して出力する機能を有する回路である。バッファ回路１０３に入力される信号は、バッファ回路１０３が有するトランジスタのゲートに与えられる信号である。またバッファ回路１０３から出力される信号は、バッファ回路１０４に入力される信号である。
【００５８】
図１では、バッファ回路１０３が有するトランジスタのゲートに与えられる信号を、第３の信号としている。また、図１では、バッファ回路１０３から出力され、バッファ回路１０４に入力される信号を、第４の信号（図中、４ｔｈ  Ｓｉｇｎａｌと表記）としている。なお第４の信号は、元は、端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌに与えられた信号であり、図１では２つの配線にそれぞれ２つの信号が与えられる。
【００５９】
なお図１では、レベルシフト回路１０２とバッファ回路１０４との間にバッファ回路１０３を設ける構成としてが、更にバッファ回路を追加する構成としてもよい。あるいは、フリップフロップ等の遅延回路を追加する構成としてもよい。
【００６０】
バッファ回路１０４は、トランジスタ１２１及びトランジスタ１２２を有する。また、トランジスタ１２１は、パワートランジスタを駆動するための電圧Ｖ１が与えられた配線に接続されている。また、トランジスタ１２２は、パワートランジスタを駆動するための電圧Ｖ２が与えられた配線に接続されている。バッファ回路１０４が出力する信号は、端子ＯＵＴを介して、外部に設けられるパワートランジスタ（図示せず）に与えられる。
【００６１】
なお電圧Ｖ１は、端子ＯＵＴに接続されるパワートランジスタを導通状態に切り換えるための電圧である。また電圧Ｖ２は、端子ＯＵＴに接続されるパワートランジスタを非導通状態に切り換えるための電圧である。バッファ回路１０４は、端子ＯＵＴに接続されるパワートランジスタのスイッチングを制御するために端子ＯＵＴから出力される電圧を電圧Ｖ１又は電圧Ｖ２に切り換えて出力する。なお、電圧Ｖ１は、第１の電圧ということもある。また、電圧Ｖ２は、第２の電圧ということもある。なお電圧Ｖ１及び電圧Ｖ２は、高電源電位ＶＤＤをもとに、ブートストラップ回路を用いて昇圧して生成される電圧であることが好ましい。また、電圧Ｖ１及び電圧Ｖ２は、高電源電位ＶＤＤがより高い電圧である場合、高電源電位ＶＤＤを降圧して生成される電圧であってもよい。なお電圧Ｖ１及び電圧Ｖ２は、外部から直接与えられる電圧であってもよい。なお電圧Ｖ１は、電圧Ｖ２より大きい電圧である。
【００６２】
バッファ回路１０４は、バッファ回路１０３から出力される第４の信号を元に、パワートランジスタを駆動するための電圧Ｖ１又は電圧Ｖ２の電圧を出力する機能を有する回路である。バッファ回路１０４に入力される信号は、バッファ回路１０４が有するトランジスタ１２１又はトランジスタ１２２のゲートに与えられる信号である。またバッファ回路１０４から出力される信号は、端子ＯＵＴを介して出力される、外部に設けられるパワートランジスタを駆動する信号である。なおトランジスタ１２１及びトランジスタ１２２のゲートに与えられる第４の信号は、上述したように、元は、端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌに与えられた信号である。第４の信号は、トランジスタ１２１及びトランジスタ１２２を交互に導通状態とする。そのため、端子ＯＵＴより出力される信号は、電圧Ｖ１と電圧Ｖ２とが切り替わって出力される信号となる。
【００６３】
以上説明した半導体装置１００では、レベルシフト回路１０２内の容量素子１１３及び容量素子１１４に対して容量結合を用いて信号を与える構成を有する。該構成により、トランジスタ１１１及びトランジスタ１１２におけるソース、ドレイン間に直接、高電圧が印加されることがなくなり、トランジスタの絶縁破壊をなくすことができる。そのため、パワーデバイスを駆動するための駆動回路を正常な状態で動作させることができ、誤動作を防ぐことができる。また、レベルシフト回路１０２内を流れる貫通電流をなくすことができ、低消費電力化を図ることができる。
【００６４】
次いで、図１に示す半導体装置１００の具体的な回路構成、及び動作について図２乃至図６を用いて説明する。
【００６５】
図２は、図１で示した半導体装置のブロック図について、回路構成の具体的な一例を示した図である。
【００６６】
図２に示すバッファ回路１０１は、端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌに与えられるＰＷＭ信号のバッファとなるインバータ回路１３１及びインバータ回路１３２を有する。インバータ回路１３１及びインバータ回路１３２は、電圧Ｖ３が与えられた配線と接地電位ＧＮＤが与えられた配線によって、電源電圧が与えられる。また、インバータ回路１３１及びインバータ回路１３２は、レベルシフト回路１０２が有するトランジスタ１１１、トランジスタ１１２と同じ極性のトランジスタを有する。
【００６７】
ここで図３（Ａ）に、同じ極性のトランジスタとしてｎチャネル型のトランジスタを有するインバータ回路１３１及びインバータ回路１３２の回路構成の一例を示す。
【００６８】
図３（Ａ）に示すインバータ回路１３１（又はインバータ回路１３２）は、トランジスタ１５１、トランジスタ１５２、トランジスタ１５３、トランジスタ１５４、及び容量素子１５５を有する。トランジスタ１５１、トランジスタ１５２、トランジスタ１５３及びトランジスタ１５４は、図１及び図２のトランジスタ１１１及びトランジスタ１１２と同様に、ｎチャネル型のトランジスタとして図示している。
【００６９】
なお電圧Ｖ３は、容量素子１１３及び容量素子１１４での電荷の充放電により、レベルシフト回路１０２の昇圧を行うための電圧である。なお電圧Ｖ３を与える配線は、容量素子１１３及び容量素子１１４での電荷の充放電を高速に行えるよう、電荷供給能力が高いことが好ましい。なお、電圧Ｖ３は、第３の電圧ということもある。なお電圧Ｖ３は、高電源電位ＶＤＤをもとに、ブートストラップ回路を用いて昇圧して生成される電圧であることが好ましい。また、電圧Ｖ３は、高電源電位ＶＤＤがより高い電圧である場合、高電源電位ＶＤＤを降圧して生成される電圧であってもよい。なお電圧Ｖ３は、外部から直接与えられる電圧であってもよい。なお電圧Ｖ３は、電圧Ｖ１及び電圧Ｖ２より小さい電圧である。
【００７０】
トランジスタ１５１及びトランジスタ１５２は、ソース及びドレインの一方の端子が、電圧Ｖ３が与えられた配線に接続される。またトランジスタ１５３及びトランジスタ１５４は、ソース及びドレインの一方の端子が、接地電位ＧＮＤが与えられた配線に接続される。容量素子１５５は、トランジスタ１５２のゲートとソース及びドレインの他方の端子の間に設けられる。図３（Ａ）に示すインバータ回路１３１（又はインバータ回路１３２）は、第１の信号の論理を反転した信号を第２の信号として出力できる回路である。
【００７１】
なお、図３（Ａ）に示すインバータ回路１３１（又はインバータ回路１３２）は、図３（Ｂ）に示すように電気的に直列に配置し、第１の信号の論理を元の論理に再度反転させた第２の信号を出力できる回路であってもよい。
【００７２】
また、図２に示すレベルシフト回路１０２は、図１で説明したレベルシフト回路１０２と同様の構成である。図２では、図１と同様に、レベルシフト回路１０２が有するトランジスタ１１１及びトランジスタ１１２をｎチャネル型のトランジスタとして図示している。
【００７３】
また図２に示すバッファ回路１０３は、トランジスタ１４１、トランジスタ１４２、トランジスタ１４３及びトランジスタ１４４を有する。バッファ回路１０３は、電圧Ｖ４が与えられた配線と電圧Ｖ２が与えられた配線に接続される。バッファ回路１０３は、バッファ回路１０４のトランジスタ１２１及びトランジスタ１２２のゲートに印加する信号を、第３の信号をもとにして電圧Ｖ４と電圧Ｖ２とで切り換えた第４の信号として出力する。なおトランジスタ１４１、トランジスタ１４２、トランジスタ１４３及びトランジスタ１４４は、図１及び図２のトランジスタ１１１及びトランジスタ１１２と同様に、ｎチャネル型のトランジスタとして図示している。
【００７４】
なお電圧Ｖ４は、トランジスタ１２１及びトランジスタ１２２のオンを確実に行うために、第３の信号を更に昇圧を行うための電圧である。この昇圧は、例えばトランジスタ１１１及びトランジスタ１１２を介して出力される第３の信号がトランジスタの閾値電圧分だけ低下した電圧の信号となる場合、トランジスタ１２１及びトランジスタ１２２のオンが確実に行えないことを防ぐためのものである。なお、電圧Ｖ４は、第４の電圧ということもある。なお電圧Ｖ４は、高電源電位ＶＤＤをもとに、ブートストラップ回路を用いて昇圧して生成される電圧であることが好ましい。また、電圧Ｖ４は、高電源電位ＶＤＤがより高い電圧である場合、高電源電位ＶＤＤを降圧して生成される電圧であってもよい。なお電圧Ｖ４は、外部から直接与えられる電圧であってもよい。なお電圧Ｖ４は、電圧Ｖ１と同じ、または、電圧Ｖ１より大きい電圧である。
【００７５】
図２に示す、端子ＩＮ＿Ｈに与えられるＰＷＭ信号をＰＷＭ信号Ｓ＿Ｈ、端子ＩＮ＿Ｌに与えられるＰＷＭ信号をＰＷＭ信号Ｓ＿Ｌとすると、端子ＯＵＴに与えられる出力信号を出力信号Ｓ＿ＯＵＴとする。ＰＷＭ信号Ｓ＿Ｈ、ＰＷＭ信号Ｓ＿Ｌ及び出力信号Ｓ＿ＯＵＴは、図４に示すタイミングチャート図にように表すことができる。なおＰＷＭ信号Ｓ＿Ｈ、ＰＷＭ信号Ｓ＿Ｌ及び出力信号Ｓ＿ＯＵＴは、同じ振幅電圧を示しているが、実際には出力信号Ｓ＿ＯＵＴの振幅電圧がＰＷＭ信号Ｓ＿Ｈ及びＰＷＭ信号Ｓ＿Ｌの振幅電圧よりも小さい。なおＰＷＭ信号Ｓ＿Ｈ及びＰＷＭ信号Ｓ＿Ｌが振幅する電位は、上述したバッファ回路１０１、レベルシフト回路１０２、バッファ回路１０３で昇圧され、バッファ回路１０４が有するトランジスタ１２１及びトランジスタ１２２の導通状態又は非導通状態を制御する電圧となる。そして半導体装置１００では、昇圧されたＰＷＭ信号Ｓ＿Ｈ及びＰＷＭ信号Ｓ＿Ｌに従って、電圧Ｖ１又は電圧Ｖ２のいずれかの電圧を出力する出力信号Ｓ＿ＯＵＴを出力することができる。
【００７６】
また、図２に示す半導体装置１００の構成では、バッファ回路１０１の低電源電位を与える配線の電圧と、バッファ回路１０３及びバッファ回路１０４の低電源電位を与える配線の電圧と、を別の電圧とすることができる。具体的には、バッファ回路１０１の低電源電位を与える配線の電圧を接地電位ＧＮＤとし、バッファ回路１０３及びバッファ回路１０４の低電源電位を与える配線の電圧を電圧Ｖ２とすることができる。そのため、配線に蓄積されるリアクタンス成分による電流が半導体装置１００内を流れた際、ＰＷＭ信号を与える端子ＩＮ＿Ｈ及び端子ＩＮ＿Ｌに流れることで起きる誤動作を低減することができる。
【００７７】
図２、図３で説明した、トランジスタ１１１及びトランジスタ１１２、トランジスタ１２１及びトランジスタ１２２、トランジスタ１４１乃至トランジスタ１４４、並びにトランジスタ１５１乃至トランジスタ１５４は、いずれもｎチャネル型のトランジスタである。すなわち、半導体装置が有するバッファ回路１０１、バッファ回路１０３、バッファ回路１０４及びレベルシフト回路１０２を単極性のトランジスタで構成することができる。
【００７８】
単極性のトランジスタで半導体装置を構成することで、相補型のトランジスタで駆動回路を構成する場合に比べ、ｎチャネル型のトランジスタ及びｐチャネル型のトランジスタの作り分けを行うためのフォトマスク数を削減することができる。そのため本発明の構成とすることで、製造コストを削減することができる。
【００７９】
半導体装置を構成するトランジスタを、単極性のトランジスタに単純に置き換えただけでは、ＰＷＭ信号を高電圧の信号に変換する駆動回路を構成する場合、信号の変換に高電圧を用いるため、トランジスタの絶縁破壊が生じるおそれがある。一方で本実施の形態の構成の半導体装置では、レベルシフト回路１０２内の容量素子１１３及び容量素子１１４に対して容量結合を用いて信号を与える構成を有する。該構成により、トランジスタ１１１及びトランジスタ１１２におけるソース、ドレイン間に直接、高電圧が印加されることがなくなり、トランジスタの絶縁破壊をなくすことができる。そのため、パワーデバイスを駆動するための駆動回路を正常な状態で動作させることができ、誤動作を防ぐことができる。
【００８０】
更に本実施の形態の構成の半導体装置では、単極性のトランジスタで半導体装置を構成することで、シリコン以外の半導体材料を半導体層に用いてトランジスタを構成することができる。一例としては、酸化物半導体を半導体層に用いてトランジスタを構成することができる。
【００８１】
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上３．５ｅＶ以下である。このエネルギーギャップはシリコンと比べて大きい。このことから酸化物半導体は、熱励起によるキャリアの生成を極めて少なくすることができる。そのため、酸化物半導体を半導体層に用いたトランジスタは、高温環境下でも特性の劣化を起こさず、電気特性の変動を小さく保つことが可能である。
【００８２】
また酸化物半導体は、特に、電子供与体（ドナー）となる水分または水素等の不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ  ＯＳ）とすることが好ましい。高純度化された酸化物半導体は、ｉ型（真性半導体）またはｉ型に限りなく近い。そのため、高純度化された酸化物半導体層にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、高温環境下での信頼性が高い。このような特性を有する酸化物半導体を用いたトランジスタは、本実施の形態の半導体装置に用いるトランジスタとして好適である。
【００８３】
以上説明した半導体装置１００は、単極性のトランジスタで回路を構成する。該構成により、半導体装置１００を構成するトランジスタを、酸化物半導体を用いたトランジスタで構成することができる。該構成により、半導体装置１００を構成するトランジスタは、オフ電流が著しく小さく、高温環境下での信頼性が高められたトランジスタとすることができる。そのため、半導体装置１００を構成するトランジスタが温度変化に伴う誤動作してしまうのを防ぐことができる。更に、半導体装置１００は、高温状態とならないように、予めパワートランジスタと半導体装置とを離間して設ける、冷却手段を設ける等の配置上の制約がなくすことができる。
【００８４】
なお図２に示す半導体装置１００の構成では、図５（Ａ）に示すように出力端子ＯＵＴを、出力端子ＯＵＴ＿Ｈ及び出力端子ＯＵＴ＿Ｌの２つに分離することができる。図５（Ａ）に示すように出力端子を出力端子ＯＵＴ＿Ｈ及び出力端子ＯＵＴ＿Ｌの２つに分離することで、電源線間に流れる貫通電流を低減することができる。
【００８５】
また、図５（Ａ）に示す半導体装置１００をブロック図で簡略化して示すと、図５（Ｂ）のように表すことができる。なお図５（Ｂ）に示す端子は、図５（Ａ）で示す回路の端子であり、端子ＶＨ及び端子ＶＬは、電圧Ｖ３および接地電位ＧＮＤが与えられる端子である。
【００８６】
また、図５（Ｂ）に示す端子ＶｐＨ及び端子ＶｐＬは、電圧Ｖ１および電圧Ｖ２を与えるための端子である。なお電圧Ｖ４は、電圧Ｖ１をもとに、ブートストラップ回路を用いて昇圧すればよい。
【００８７】
次いで、図５（Ｂ）のブロック図を用いて、パワートランジスタを駆動するための半導体装置の応用例について図６に示す。
【００８８】
図６に示す図５（Ａ）の半導体装置１００を用いたローサイドドライバの構成では、半導体装置２０１Ａ及び半導体装置２０１Ｂを有する。また図６では、その他の構成として、制御回路２１１（図中、Ｃｏｎｔｒｏｌｌｅｒと表記）、フォトカプラ２１２およびフォトカプラ２１３、基準電圧生成回路２１４乃至２１６、ダイオードＤｉ１乃至Ｄｉ３、容量素子Ｃａｐ１乃至Ｃａｐ４、パワートランジスタ２２１及びパワートランジスタ２２２を示している。なお図６に示す回路図において、配線上に設けられる抵抗素子は、流れる電流を電圧に変換するために設けられる素子である。なお図６に示す回路図において、電圧ＰＨＶおよび電圧ＰＧＮＤは、パワートランジスタ２２１及びパワートランジスタ２２２に接続される負荷（図示せず）に加えるための電圧である。
【００８９】
半導体装置２０１Ａ及び半導体装置２０１Ｂには、制御回路２１１から出力されるＰＷＭ信号が、フォトカプラ２１２およびフォトカプラ２１３、もしくは配線を介して与えられる。また、半導体装置２０１Ａ及び半導体装置２０１Ｂには、電圧Ｖ１乃至電圧Ｖ３として、基準電圧生成回路２１４乃至２１６から基準電圧ＶＤＤ１乃至ＶＤＤ３が与えられる。なお、基準電圧ＶＤＤ１乃至ＶＤＤ３は、半導体装置２０１Ａ及び半導体装置２０１Ｂには、基準電圧生成回路２１４乃至２１６から出力される基準電圧ＶＤＤ１乃至ＶＤＤ３を、ダイオードＤｉ１およびＤｉ２、並びに容量素子Ｃａｐ１およびＣａｐ２を用いて昇圧した電圧が与えられる。
【００９０】
なお、図６に示すローサイドドライバの構成では、半導体装置２０１Ａの端子ＶＬと端子ＶｐＬの間に、電流の向きが双方向となるよう、ダイオードＤｉ３を設けている。このダイオードＤｉ３は、端子ＶＬと端子ＶｐＬに与えられる電圧の差が大きく変化した場合に誤動作が生じないよう、該端子間に大きな電位差が生じないよう短絡させるために設ける素子であり、必要に応じて設ければよい。
【００９１】
以上の本実施の形態で示した半導体装置は、バッファ回路及びレベルシフト回路を同じ極性のトランジスタで構成する。そのため半導体装置内に設けるトランジスタを、単極性のトランジスタで構成することができる。
【００９２】
更に半導体装置では、レベルシフト回路内に容量素子を設け、昇圧するための信号を該容量素子に与え、該容量素子における容量結合を用いた信号の昇圧を行う構成とする。該構成では、レベルシフト回路内のトランジスタのソース、ドレイン間に印加される電圧を、レベルシフト回路内の容量素子に印加される電圧よりも小さくでき、トランジスタの絶縁破壊を抑制できる。
【００９３】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
【００９４】
（実施の形態２）
本実施の形態では、上記実施の形態で説明した単極性のトランジスタの半導体層に用いる酸化物半導体層について説明する。
【００９５】
トランジスタの半導体層中のチャネル形成領域に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎ及びＺｎを含むことが好ましい。また、それらに加えて、酸素を強く結びつけるスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【００９６】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【００９７】
トランジスタの半導体層として用いられる酸化物半導体としては、例えば、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等がある。
【００９８】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００９９】
半導体層を構成する酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタの閾値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化のための熱処理を行い酸化物半導体膜から、水素、または水分を除去して不純物が極力含まれないように高純度化することが好ましい。
【０１００】
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素が減少してしまうことがある。よって、脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体膜に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
【０１０１】
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
【０１０２】
また、このように、ｉ型または実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、更に好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、更に好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧が閾値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧が閾値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
【０１０３】
次いで酸化物半導体の構造について説明する。
【０１０４】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ  Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。
【０１０５】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
【０１０６】
微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
【０１０７】
ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う。
【０１０８】
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
【０１０９】
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
【０１１０】
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
【０１１１】
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
【０１１２】
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
【０１１３】
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【０１１４】
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
【０１１５】
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
【０１１６】
また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
【０１１７】
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
【０１１８】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
【０１１９】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
【０１２０】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１２１】
（実施の形態３）
本実施の形態では、開示する発明の一態様に係る半導体装置が有するトランジスタの断面の構造について、図面を参照して説明する。
【０１２２】
図７乃至図９に、発明の一態様に係る半導体装置が有するトランジスタの断面構造の一部を、一例として示す。なお本実施の形態では、トランジスタとして、酸化物半導体を半導体層に用いたトランジスタを基板上に形成する場合を例示している。
【０１２３】
なお、酸化物半導体を用いるトランジスタの場合、シリコンを用いるトランジスタと比べて、温度による電気特性の変化を小さくすることができる。そのため半導体装置を、スイッチング動作によって高温となるＩＧＢＴに近接して設けても、電気特性の変化が抑えられるため、半導体装置の誤動作を低減することができる。
【０１２４】
図７（Ａ）では、基板８２０にｎチャネル型のトランジスタ８００が形成されている。図７（Ａ）では、一例として、コプレナー（ｃｏｐｌａｎａｒ）型のトランジスタ構造について示している。
【０１２５】
トランジスタ８００は、基板８２０上に、酸化物半導体を含む半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。
【０１２６】
基板８２０は、ガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを用いることができる。
【０１２７】
導電膜８３２及び導電膜８３３、並びに導電膜８３４は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料又はこれらを主成分とする合金材料を用いて形成することができる。導電膜８３２及び導電膜８３３、並びに導電膜８３４は、単層構造としてもよいし、積層構造としてもよい。
【０１２８】
ゲート絶縁膜８３１には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム及び酸化タンタルを一種以上含む絶縁膜を用いることができる。また、ゲート絶縁膜８３１は上記材料の積層であってもよい。
【０１２９】
なお図７（Ａ）では、コプレナー型のトランジスタ構造について示したが、図７（Ｂ）に示すトランジスタ８０１のように、スタガ（ｓｔａｇｇｅｒｅｄ）型のトランジスタ構造とすることもできる。
【０１３０】
トランジスタ８０１は、基板８２０上に、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、導電膜８３２及び導電膜８３３上の、酸化物半導体を含む半導体膜８３０と、半導体膜８３０、導電膜８３２及び導電膜８３３上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上に位置し、導電膜８３２と導電膜８３３の間において半導体膜８３０と重なっているゲート電極として機能する導電膜８３４と、を有する。
【０１３１】
また、半導体膜８３０は、単膜の酸化物半導体で構成されているとは限らず、積層された複数の酸化物半導体で構成されていても良い。例えば半導体膜８３０が、３層に積層されて構成されている場合のトランジスタ８００の構成例を、図８（Ａ）、（Ｂ）に示す。
【０１３２】
図８（Ａ）に示すトランジスタ８０２は、基板８２０などの上に設けられた半導体膜８３０と、半導体膜８３０と電気的に接続されている導電膜８３２、及び導電膜８３３と、ゲート絶縁膜８３１と、ゲート絶縁膜８３１上に半導体膜８３０と重畳するように設けられたゲート電極として機能する導電膜８３４と、を有する。
【０１３３】
そして、トランジスタ８０２では、半導体膜８３０として、酸化物半導体層８３０ａ乃至酸化物半導体層８３０ｃが、基板８２０側から順に積層されている。
【０１３４】
そして、酸化物半導体層８３０ａ及び酸化物半導体層８３０ｃは、酸化物半導体層８３０ｂを構成する金属元素の少なくとも１つを、その構成要素に含み、伝導帯下端のエネルギーが酸化物半導体層８３０ｂよりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下、真空準位に近い酸化物膜である。さらに、酸化物半導体層８３０ｂは、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【０１３５】
なお酸化物半導体層８３０ｃは、図８（Ｂ）に示すトランジスタ８０３のように、導電膜８３２及び導電膜８３３の上層でゲート絶縁膜８３１と重畳させて設ける構成としてもよい。
【０１３６】
また、基板８２０上に設けるトランジスタの構造としては、図７（Ａ）、（Ｂ）に示すトップゲート構造に限らず、ボトムゲート構造のトランジスタとすることもできる。図９（Ａ）では、一例として、逆コプレナー（ｉｎｖｅｒｔｅｄ  ｃｏｐｌａｎａｒ）型のトランジスタ構造について示している。
【０１３７】
トランジスタ８０４は、基板８２０上に、ゲート電極として機能する導電膜８３４と、導電膜８３４上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、導電膜８３２及び導電膜８３３上の半導体膜８３０と、を有する。
【０１３８】
なお図９（Ａ）では、逆コプレナー型のトランジスタ構造について示したが、図９（Ｂ）に示すトランジスタ８０５のように、逆スタガ（ｉｎｖｅｒｔｅｄ  ｓｔａｇｇｅｒｅｄ）型のトランジスタ構造とすることもできる。
【０１３９】
トランジスタ８０５は、基板８２０上に、ゲート電極として機能する導電膜８３４と、導電膜８３４上のゲート絶縁膜８３１と、ゲート絶縁膜８３１上の、半導体膜８３０と、半導体膜８３０上の、ソース電極またはドレイン電極として機能する導電膜８３２及び導電膜８３３と、を有する。
【０１４０】
なお、図７乃至図９において、トランジスタ８００乃至８０５は、ゲート電極として機能する導電膜８３４を半導体膜８３０の片側において少なくとも有していれば良いが、半導体膜８３０を間に挟んで存在する一対のゲート電極を有していても良い。
【０１４１】
トランジスタ８００乃至８０５が、半導体膜８３０を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極にはオンまたはオフを制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であればよい。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ８００乃至８０５の閾値電圧を制御することができる。
【０１４２】
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
【０１４３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、及び該電子部品を具備する電子機器に適用する例について、図１０、図１１を用いて説明する。
【０１４４】
図１０（Ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。
【０１４５】
上記実施の形態３の図７乃至図９に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
【０１４６】
後工程については、図１０（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。
【０１４７】
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。
【０１４８】
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
【０１４９】
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力により、内蔵される回路部やワイヤーを保護することができ、また水分や埃による特性の劣化を低減することができる。
【０１５０】
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。
【０１５１】
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
【０１５２】
以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、高温環境下における誤動作が低減され、且つ製造コストの抑制が図られた半導体装置を有する電子部品を実現することができる。該電子部品は、高温環境下における誤動作が低減され、且つ製造コストの抑制が図られた半導体装置を含むため、使用環境の制限が緩和され、小型化が図られた電子部品である。
【０１５３】
また、完成した電子部品の斜視模式図を図１０（Ｂ）に示す。図１０（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）の斜視模式図を示している。図１０（Ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図１０（Ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。
【０１５４】
次いで図１１を参照して、固定電源の電力で駆動する乗物類（自転車等）等に設けられる、インバータやモーター等を駆動する駆動回路に、上述の電子部品を適用する応用例について説明する。
【０１５５】
図１１（Ａ）は、応用例として、電動自転車１０１０を示している。電動自転車１０１０は、モーター部１０１１に電流を流すことによって動力を得るものである。また電動自転車１０１０は、モーター部１０１１に流す電流を供給するためのバッテリー１０１２、及びモーター部１０１１を駆動するための駆動回路１０１３、を有する。なお、図１１（Ａ）ではペダルを図示したが、なくてもよい。
【０１５６】
駆動回路１０１３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため使用環境の制限が緩和され、小型化が図られた電子部品を備えた電動自転車が実現される。
【０１５７】
図１１（Ｂ）は、別の応用例として、電気自動車１０２０を示している。電気自動車１０２０は、モーター部１０２１に電流を流すことによって動力を得るものである。また電気自動車１０２０は、モーター部１０２１に流す電流を供給するためのバッテリー１０２２、及びモーター部１０２１を駆動するための駆動回路１０２３、を有する。
【０１５８】
駆動回路１０２３には、先の実施の形態に示す半導体装置を有する電子部品が設けられた実装基板が搭載されている。そのため使用環境の制限が緩和され、小型化が図られた電子部品を備えた電気自動車が実現される。
【０１５９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置を有する電子部品が設けられた実装基板が搭載されている。このため、使用環境の制限が緩和され、小型化が図られた電子部品を備えた電子機器が実現される。
【符号の説明】
【０１６０】
１００    半導体装置
１０１    バッファ回路
１０２    レベルシフト回路
１０３    バッファ回路
１０４    バッファ回路
１１１    トランジスタ
１１２    トランジスタ
１１３    容量素子
１１４    容量素子
１２１    トランジスタ
１２２    トランジスタ
１３１    インバータ回路
１３２    インバータ回路
１４１    トランジスタ
１４２    トランジスタ
１４３    トランジスタ
１４４    トランジスタ
１５１    トランジスタ
１５２    トランジスタ
１５３    トランジスタ
１５４    トランジスタ
１５５    容量素子
２０１Ａ    半導体装置
２０１Ｂ    半導体装置
２１１    制御回路
２１２    フォトカプラ
２１３    フォトカプラ
２１４    基準電圧生成回路
２１５    基準電圧生成回路
２１６    基準電圧生成回路
Ｃａｐ１    容量素子
Ｃａｐ２    容量素子
Ｃａｐ３    容量素子
Ｃａｐ４    容量素子
Ｄｉ１    ダイオード
Ｄｉ２    ダイオード
Ｄｉ３    ダイオード
２２１    パワートランジスタ
２２２    パワートランジスタ
７００    電子部品
７０１    リード
７０２    プリント基板
７０３    半導体装置
７０４    実装基板
８００    トランジスタ
８０１    トランジスタ
８０２    トランジスタ
８０３    トランジスタ
８０４    トランジスタ
８０５    トランジスタ
８２０    基板
８３０    半導体膜
８３０ａ    酸化物半導体層
８３０ｂ    酸化物半導体層
８３０ｃ    酸化物半導体層
８３１    ゲート絶縁膜
８３２    導電膜
８３３    導電膜
８３４    導電膜
１０１０    電動自転車
１０１１    モーター部
１０１２    バッテリー
１０１３    駆動回路
１０２０    電気自動車
１０２１    モーター部
１０２２    バッテリー
１０２３    駆動回路
１３１１    インバータ回路
【図１】
2014239424.tif 000003
【図２】
2014239424.tif 000004
【図３】
2014239424.tif 000005
【図４】
2014239424.tif 000006
【図５】
2014239424.tif 000007
【図６】
2014239424.tif 000008
【図７】
2014239424.tif 000009
【図８】
2014239424.tif 000010
【図９】
2014239424.tif 000011
【図１０】
2014239424.tif 000012
【図１１】
2014239424.tif 000013