(57)【要約】【課題】Ｃｕワイヤが接続される複数の電極パッドを備えた半導体装置の信頼性を向上させる。【解決手段】２層配線構造の半導体装置において、ソース用電極パッドＳＰ１Ａの一部を露出するようにパッシベーション膜に形成された開口部の直下に位置する第１層目の配線ＭＬ１を、ｙ方向に所定の間隔を有してｘ方向に延伸する複数のパターンと、ｘ方向に所定の間隔を有してｙ方向に延伸する複数のパターンとが一体となった導体によって構成する。そして、第１層目の配線ＭＬ１を、複数の第１接続孔ＣＮ１にそれぞれ埋め込まれたプラグを介してｎ型拡散領域およびｐ型バックゲート領域と電気的に接続する。これにより、第１層目の配線ＭＬ１と第２層目の配線との間の第２層間絶縁膜のうち、第１層間絶縁膜と直接接触する部分が、Ｃｕワイヤをボンディングする際の超音波印加時の伸長・圧縮応力を受け止めて、第１層目の配線ＭＬ１のたわみを減少させる。【選択図】図２
2014216437.tif 000002
【特許請求の範囲】
【請求項１】
主面を有する基板と、
前記基板の前記主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１層目の配線と、
前記第１層目の配線上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２層目の配線と、
前記第２層目の配線上に形成された第３絶縁膜と、
前記第２絶縁膜を貫通し、一方の端部を前記第１層目の配線に接続し、他方の端部を前記第２層目の配線に接続する複数の第１プラグと、
前記第３絶縁膜に形成され、前記第２層目の配線に達する開口部と、
を備え、
平面視において、前記開口部の面積に対する前記開口部の直下に位置する前記第１層目の配線の面積の割合が１０％から９０％である、半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記開口部の直下に位置する前記第１層目の配線は、第１方向に延伸し、前記基板の主面において前記第１方向と直交する第２方向に互いに離間して配置された複数の第１パターンと、前記第２方向に延伸し、前記第１方向に互いに離間して配置された複数の第２パターンとが一体となったパターンによって構成される、半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記開口部の直下に位置する前記第１層目の配線は、第１方向に延伸し、前記基板の主面において前記第１方向と直交する第２方向に互いに離間して配置された複数のパターンによって構成される、半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記開口部の直下に位置する前記第１層目の配線は、前記複数の第１プラグにそれぞれ接続し、互いに離間して配置された複数のパターンによって構成される、半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記開口部に露出した前記第２層目の配線にＣｕワイヤが接続される、半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１層目の配線および前記第２層目の配線はアルミニウム合金膜からなり、
前記第１プラグはタングステン膜からなる、半導体装置。
【請求項７】
請求項１記載の半導体装置において、さらに、
前記第１絶縁膜を貫通し、一方の端部を前記第１層目の配線に接続し、他方の端部を前記基板の前記主面に形成された拡散領域に接続する複数の第２プラグ、
を備える、半導体装置。
【請求項８】
請求項１記載の半導体装置において、さらに、
前記基板の前記主面と前記第１絶縁膜との間に形成された第４絶縁膜、
を備える、半導体装置。
【請求項９】
請求項８記載の半導体装置において、さらに、
前記第４絶縁膜と前記第１絶縁膜との間に形成された導体膜と、
前記第１絶縁膜を貫通し、一方の端部を前記第１層目の配線に接続し、他方の端部を前記導体膜に接続する複数の第２プラグと、
を備える、半導体装置。
【請求項１０】
主面を有する基板と、
前記基板の前記主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１層目の配線と、
前記第１層目の配線上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２層目の配線と、
前記第２層目の配線上に形成された第３絶縁膜と、
前記第２絶縁膜を貫通し、一方の端部を前記第１層目の配線に接続し、他方の端部を前記第２層目の配線に接続する第１プラグと、
前記第３絶縁膜に形成され、前記第２層目の配線に達する開口部と、
を備え、
平面視において、前記開口部の面積に対する前記開口部の直下に位置する前記第１プラグの面積の割合が１０％から７０％である、半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記開口部の直下に位置する前記第１プラグは、第１方向に延伸し、前記基板の主面において前記第１方向と直交する第２方向に互いに離間して配置された複数の第１パターンと、前記第２方向に延伸し、前記第１方向に互いに離間して配置された複数の第２パターンとが一体となったパターンによって構成される、半導体装置。
【請求項１２】
請求項１０記載の半導体装置において、
前記開口部に露出した前記第２層目の配線にＣｕワイヤが接続される、半導体装置。
【請求項１３】
請求項１０記載の半導体装置において、
前記第１層目の配線および前記第２層目の配線はアルミニウム合金膜からなり、
前記第１プラグはタングステン膜からなる、半導体装置。
【請求項１４】
請求項１０記載の半導体装置において、さらに、
前記第１絶縁膜を貫通し、一方の端部を前記第１層目の配線に接続し、他方の端部を前記基板の前記主面に形成された拡散領域に接続する複数の第２プラグ、
を備える、半導体装置。
【請求項１５】
請求項１０記載の半導体装置において、さらに、
前記基板の前記主面と前記第１絶縁膜との間に形成された第４絶縁膜、
を備える、半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、さらに、
前記第４絶縁膜と前記第１絶縁膜との間に形成された導体膜と、
前記第１絶縁膜を貫通し、一方の端部を前記第１層目の配線に接続し、他方の端部を前記導体膜に接続する複数の第２プラグと、
を備える、半導体装置。
【請求項１７】
主面を有する基板と、
前記基板の前記主面上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１層目の配線と、
前記第１層目の配線上に形成された第２絶縁膜と、
前記第１絶縁膜を貫通し、一方の端部を前記第１層目の配線に接続する複数のプラグと、
前記第２絶縁膜に形成され、前記第１層目の配線に達する開口部と、
を備え、
平面視において、前記開口部の面積に対する前記開口部の直下に位置する前記複数のプラグの面積の割合が１０％から７０％である、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記開口部の直下に位置する前記複数のプラグは、平面視において、第１方向、および前記基板の主面において前記第１方向と直交する第２方向にそれぞれ互いに離間して配置されている、半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記開口部の直下に位置する前記複数のプラグは、平面視において、第１方向に延伸し、前記基板の主面において前記第１方向と直交する第２方向に互いに離間して配置されている、半導体装置。
【請求項２０】
請求項１７記載の半導体装置において、
前記開口部の直下に位置する前記複数のプラグは、平面視において、第１方向、および前記基板の主面において前記第１方向と直交する第２方向にそれぞれ互いに離間して配置されており、
前記複数のプラグの各々は、平面視において、前記第１方向に延伸する第１パターン、前記第２方向に前記第１パターンと離間し、前記第１方向に延伸する第２パターン、前記第１パターンの一端と前記第２パターンの一端とを繋ぐ第３パターン、および前記第１パターンの他端と前記第２パターンの他端とを繋ぐ第４パターンとが一体となったパターンによって構成される、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、例えば銅（Ｃｕ）ワイヤが接続される複数の電極パッドを備えた半導体装置に好適に利用できるものである。
【背景技術】
【０００２】
半導体装置には、銅（Ｃｕ）または金（Ａｕ）からなる導電性ワイヤ（ボンディングワイヤとも言う）が用いられており、この導電性ワイヤが接続される電極パッドについては、様々な構造および形成方法が提案されている。
【０００３】
例えば特開２００４−１４００９３号公報（特許文献１）には、上部に凹部を有する金属をビアに埋め込むことにより、最上層の金属層の表面を金属の凹部を反映した凹凸とすることにより、導電性ワイヤの密着性を向上させる技術が開示されている。
【０００４】
また、特開２００５−００５５６４号公報（特許文献２）には、電極パッドを構成する第１のメタル層、第２のメタル層、第３のメタル層、最上層メタル層、および外部端子の各周囲を絶縁層によって囲み、第１のメタル層、第２のメタル層、および第３のメタル層の外形寸法を互いに異なるものとすることにより、パッド剥離を防止する技術が開示されている。
【０００５】
また、特開２０１１−１４６５６３号公報（特許文献３）には、半導体基板と電極パッドとの間に、複数の第１配線層およびビアよりなる積層構造体と、積層構造体の周囲に形成され、複数の第２配線層等およびラインビアよりなるリング構造体とを有する半導体装置が提案されている。そして、積層構造体とリング構造体とを複数の第１配線層の少なくとも一つによって互いに接続し、電極パッドと内部回路とを電気的に接続する引き出し配線をリング構造体と接続することにより、電極パッドからの水分の拡散を防止すると共に、絶縁膜の薄膜化および低誘電率化に対応できることが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１４００９３号公報
【特許文献２】特開２００５−００５５６４号公報
【特許文献３】特開２０１１−１４６５６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
銅（Ｃｕ）ワイヤ（以下、Ｃｕワイヤと記す）は金（Ａｕ）ワイヤ（以下、Ａｕワイヤと記す）よりも安価であることから、近年、Ｃｕワイヤの使用が主流となりつつある。しかし、ＣｕワイヤはＡｕワイヤに比べて硬いことから、Ｃｕワイヤを電極パッドに接合する際の衝撃荷重が、電極パッドを通じて、電極パッドの直下に位置する層間絶縁膜に伝わり、層間絶縁膜が破壊されることがある。そのため、Ｃｕワイヤを用いたことに起因する半導体装置の信頼性の低下または製造歩留まりの低下等の問題が生じている。
【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、２層配線構造の半導体装置において、電極パッドの一部を露出するようにパッシベーション膜に形成された開口部の直下に位置する第１層目の配線の平面視における形状を井桁形状、ストライプ形状、または島状形状として、平面視において、パッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線の面積の割合を１０％から９０％とする。
【発明の効果】
【００１０】
一実施の形態によれば、Ｃｕワイヤが接続される複数の電極パッドを備えた半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１による半導体装置（半導体チップ）の要部平面図である。
【図２】実施の形態１による第１層目の配線のデータ率が６６％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図３】実施の形態１による第１層目の配線のデータ率が６６％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図２のＡ（６６％）−Ａ（６６％）線に沿った要部断面図）である。
【図４】実施の形態１による第１層目の配線のデータ率が６６％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図２のＢ（６６％）−Ｂ（６６％）線に沿った要部断面図）である。
【図５】実施の形態１による第１層目の配線のデータ率が６６％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図２のＣ（６６％）−Ｃ（６６％）線に沿った要部断面図）である。
【図６】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図７】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図６のＡ（６６％）−Ａ（６６％）線に沿った要部断面図）である。
【図８】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図６のＢ（６６％）−Ｂ（６６％）線に沿った要部断面図）である。
【図９】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図６のＣ（６６％）−Ｃ（６６％）線に沿った要部断面図）である。
【図１０】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。
【図１１】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図１０のＡ（６６％）−Ａ（６６％）線に沿った要部断面図）である。
【図１２】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図１０のＢ（６６％）−Ｂ（６６％）線に沿った要部断面図）である。
【図１３】実施の形態１による第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図１０のＣ（６６％）−Ｃ（６６％）線に沿った要部断面図）である。
【図１４】実施の形態１による第１層目の配線のデータ率が４７％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図１５】実施の形態１による第１層目の配線のデータ率が４７％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図１４のＡ（４７％）−Ａ（４７％）線に沿った要部断面図）である。
【図１６】実施の形態１による第１層目の配線のデータ率が４７％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図１４のＢ（４７％）−Ｂ（４７％）線に沿った要部断面図）である。
【図１７】実施の形態１による第１層目の配線のデータ率が４７％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図１４のＣ（４７％）−Ｃ（４７％）線に沿った要部断面図）である。
【図１８】実施の形態１による第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図１９】実施の形態１による第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図１８のＡ（４７％）−Ａ（４７％）線に沿った要部断面図）である。
【図２０】実施の形態１による第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図１８のＢ（４７％）−Ｂ（４７％）線に沿った要部断面図）である。
【図２１】実施の形態１による第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。
【図２２】実施の形態１による第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図２１のＡ（４７％）−Ａ（４７％）線に沿った要部断面図）である。
【図２３】実施の形態１による第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図２１のＢ（４７％）−Ｂ（４７％）線に沿った要部断面図）である。
【図２４】実施の形態１による第１層目の配線のデータ率が３１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図２５】実施の形態１による第１層目の配線のデータ率が３１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図２４のＡ（３１％）−Ａ（３１％）線に沿った要部断面図）である。
【図２６】実施の形態１による第１層目の配線のデータ率が３１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図２４のＢ（３１％）−Ｂ（３１％）線に沿った要部断面図）である。
【図２７】実施の形態１による第１層目の配線のデータ率が３１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図２４のＣ（３１％）−Ｃ（３１％）線に沿った要部断面図）である。
【図２８】実施の形態１による第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図２９】実施の形態１による第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図２８のＡ（３１％）−Ａ（３１％）線に沿った要部断面図）である。
【図３０】実施の形態１による第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図２８のＢ（３１％）−Ｂ（３１％）線に沿った要部断面図）である。
【図３１】実施の形態１による第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図２８のＣ（３１％）−Ｃ（３１％）線に沿った要部断面図）である。
【図３２】実施の形態１による第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。
【図３３】実施の形態１による第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図３２のＡ（３１％）−Ａ（３１％）線に沿った要部断面図）である。
【図３４】実施の形態１による第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図３２のＢ（３１％）−Ｂ（３１％）線に沿った要部断面図）である。
【図３５】実施の形態１による電極パッドの直下に位置する絶縁膜のクラック発生率と、第１層目の配線のデータ率との関係を示すグラフ図である。
【図３６】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図３７】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図３６のＡ（４４％）−Ａ（４４％）線に沿った要部断面図）である。
【図３８】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図３６のＢ（４４％）−Ｂ（４４％）線に沿った要部断面図）である。
【図３９】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図３６のＣ（４４％）−Ｃ（４４％）線に沿った要部断面図）である。
【図４０】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図４１】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図４０のＡ（４４％）−Ａ（４４％）線に沿った要部断面図）である。
【図４２】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図４０のＢ（４４％）−Ｂ（４４％）線に沿った要部断面図）である。
【図４３】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。
【図４４】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図４３のＡ（４４％）−Ａ（４４％）線に沿った要部断面図）である。
【図４５】実施の形態２による第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図（図４３のＢ（４４％）−Ｂ（４４％）線に沿った要部断面図）である。
【図４６】実施の形態３によるエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が１０％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図４７】実施の形態３によるエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が１０％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図４６のＡ（１０％）−Ａ（１０％）線に沿った要部断面図）である。
【図４８】実施の形態３による素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が１０％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図４９】実施の形態３による素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が１０％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図４８のＡ（１０％）−Ａ（１０％）線に沿った要部断面図）である。
【図５０】実施の形態３によるエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図５１】実施の形態３によるエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図５０のＡ（２１％）−Ａ（２１％）線に沿った要部断面図）である。
【図５２】実施の形態３による素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図５３】実施の形態３による素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図５２のＡ（２１％）−Ａ（２１％）線に沿った要部断面図）である。
【図５４】実施の形態３によるエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図５５】実施の形態３によるエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図５４のＡ（２４％）−Ａ（２４％）線に沿った要部断面図）である。
【図５６】実施の形態３による素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図５７】実施の形態３による素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図５６のＡ（２４％）−Ａ（２４％）線に沿った要部断面図）である。
【図５８】本願発明者らによって検討された第１層目の配線のデータ率が１００％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図５９】本願発明者らによって検討された第１層目の配線のデータ率が１００％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図５８のＡ（１００％）−Ａ（１００％）線に沿った要部断面図）である。
【図６０】本願発明者らによって検討された第１層目の配線のデータ率が１００％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図５８のＢ（１００％）−Ｂ（１００％）線に沿った要部断面図）である。
【図６１】本願発明者らによって検討された第１層目の配線のデータ率が１００％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図５８のＣ（１００％）−Ｃ（１００％）線に沿った要部断面図）である。
【図６２】本願発明者らによって検討された第１層目の配線のデータ率が１００％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図６３】本願発明者らによって検討された第１層目の配線のデータ率が１００％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図６２のＡ（１００％）−Ａ（１００％）線に沿った要部断面図）である。
【図６４】本願発明者らによって検討された第１層目の配線のデータ率が１００％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図６２のＢ（１００％）−Ｂ（１００％）線に沿った要部断面図）である。
【図６５】本願発明者らによって検討された第１層目の配線をエピタキシャル層に接続する出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。
【図６６】本願発明者らによって検討された第１層目の配線をエピタキシャル層に接続する出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図（図６５のＡ−Ａ線に沿った要部断面図）である。
【図６７】本願発明者らによって検討された第１層目の配線を素子分離部上に形成された導体に接続する制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。
【図６８】本願発明者らによって検討された第１層目の配線を素子分離部上に形成された導体に接続する制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図（図６７のＡ−Ａ線に沿った要部断面図）である。
【発明を実施するための形態】
【００１２】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１４】
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１５】
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１６】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、実施の形態を図面に基づいて詳細に説明する。
【００１７】
また、実施の形態においてデータ率とは、基板の主面に平行な面内のある領域に占める導体の面積割合を言う。すなわち、ある領域内の導体の面積を当該領域全体の面積で除した値に１００を乗じたものが、データ率（％）である。ここで言うある領域とは、基板の主面に平行な面における、すなわち平面視における電極パッドを覆うパッシベーション膜（表面保護膜、カバー膜とも言う）に形成された開口部の全領域である。また、ここで言う導体とは、実施の形態１ではパッシベーション膜に形成された開口部の全領域の直下に位置する第１層目の配線である。実施の形態２ではパッシベーション膜に形成された開口部の全領域の直下に位置し、第１層目の配線と第２層目の配線との間に形成されるプラグである。実施の形態３ではパッシベーション膜に形成された開口部の全領域の直下に位置し、エピタキシャル層に形成される拡散領域と第１層目の配線との間または素子分離部上に形成される導体膜と第１層目の配線との間に形成されるプラグである。
【００１８】
（課題の詳細な説明）
本発明者らが検討した半導体装置は、例えばインテリジェント・パワー・デバイス（Intelligent Power Device：ＩＰＤ）であり、主として出力ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）部および制御回路部から構成される。また、この半導体装置には、２層配線構造と１層配線構造とがある。
【００１９】
まず、２層配線構造の半導体装置に備わる電極パッドの構造について図５８〜図６４を用いて説明する。図５８は出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図５９〜図６１は出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図６２は制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図６３および図６４は制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。
【００２０】
図５８〜図６１に示すように、出力ＭＯＳＦＥＴのソース用電極パッドＳＰＤは、ＵＭＯＳ素子ＰＤが形成された出力ＭＯＳＦＥＴ部に設けられている。
【００２１】
基板ＳＵＢ上に形成されたＵＭＯＳ素子ＰＤを覆うように第１層間絶縁膜ＬＩ１が形成されている。この第１層間絶縁膜ＬＩ１には、ＵＭＯＳ素子ＰＤのソースまたはチャネルと電気的に接続する複数のプラグＰＬ１が形成されている。複数のプラグＰＬ１は、例えばタングステン（Ｗ）膜からなる。
【００２２】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には第１層目の配線ＭＬ１が形成されている。第１層目の配線ＭＬ１は、例えばアルミニウム（Ａｌ）合金膜からなり、第１層間絶縁膜ＬＩ１と第１層目の配線ＭＬ１との間には、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを順次積層したバリアメタル膜ＢＭ１が形成されている。
【００２３】
第１層目の配線ＭＬ１は、平面視においてソース用電極パッドＳＰＤの全領域に形成されている。
【００２４】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１と電気的に接続する複数のプラグＰＬ２が形成されている。複数のプラグＰＬ２は、例えばタングステン（Ｗ）膜からなる。
【００２５】
複数のプラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上には第２層目の配線ＭＬ２が形成されている。第２層目の配線ＭＬ２は、例えばアルミニウム（Ａｌ）合金膜からなり、第２層間絶縁膜ＬＩ２と第２層目の配線ＭＬ２との間には、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを順次積層したバリアメタル膜ＢＭ２が形成されている。
【００２６】
第２層目の配線ＭＬ２は、平面視においてソース用電極パッドＳＰＤの全領域に形成されている。
【００２７】
第２層目の配線ＭＬ２上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）から第２層目の配線ＭＬ２からなるソース用電極パッドＳＰＤが露出しており、この開口部に露出したソース用電極パッドＳＰＤにＣｕワイヤが接続される。
【００２８】
前述したように、第１層目の配線ＭＬ１は、平面視においてソース用電極パッドＳＰＤの全領域に形成されている。すなわち、平面視においてソース用電極パッドＳＰＤを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は１００％である。
【００２９】
次に、図６２〜図６４に示すように、出力ＭＯＳＦＥＴのゲート用電極パッドＧＰＤおよび制御回路用電極パッドＣＰＤは、素子分離部（出力ＭＯＳＦＥＴ部および制御回路部以外の領域）に設けられている。
【００３０】
素子分離部に形成された絶縁膜ＬＯ上に、多結晶シリコン膜ＰＯを介して第１層間絶縁膜ＬＩ１が形成されている。この第１層間絶縁膜ＬＩ１には、多結晶シリコン膜ＰＯと電気的に接続する複数のプラグＰＬ１が形成されている。
【００３１】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には第１層目の配線ＭＬ１が形成されている。第１層間絶縁膜ＬＩ１と第１層目の配線ＭＬ１との間にはバリアメタル膜ＢＭ１が形成されている。
【００３２】
第１層目の配線ＭＬ１は、平面視においてゲート用電極パッドＧＰＤの全領域および制御回路用電極パッドＣＰＤの全領域に形成されている。
【００３３】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１と電気的に接続する複数のプラグＰＬ２が形成されている。
【００３４】
複数のプラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上には第２層目の配線ＭＬ２が形成されている。第２層間絶縁膜ＬＩ２と第２層目の配線ＭＬ２との間にはバリアメタル膜ＢＭ２が形成されている。
【００３５】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰＤの全領域および制御回路用電極パッドＣＰＤの全領域に形成されている。
【００３６】
第２層目の配線ＭＬ２上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）から第２層目の配線ＭＬ２からなるゲート用電極パッドＧＰＤまたは制御回路用電極パッドＣＰＤが露出しており、この開口部に露出したゲート用電極パッドＧＰＤまたは制御回路用電極パッドＣＰＤにＣｕワイヤが接続される。
【００３７】
前述したように、第１層目の配線ＭＬ１は、平面視においてゲート用電極パッドＧＰＤの全領域および制御回路用電極パッドＣＰＤの全領域に形成されている。すなわち、平面視においてゲート用電極パッドＧＰＤを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）および平面視において制御回路用電極パッドＣＰＤを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は１００％である。
【００３８】
しかしながら、第１層目の配線ＭＬ１のデータ率が１００％の場合のソース用電極パッドＳＰＤ、ゲート用電極パッドＧＰＤ、および制御回路用電極パッドＣＰＤを用いた場合、第１層目の配線ＭＬ１を構成するアルミニウム（Ａｌ）が軟らかいことから、Ｃｕワイヤをボンディンする際の荷重により、第１層目の配線ＭＬ１がたわむ。また、Ｃｕワイヤをボンディングする際の超音波印加により、伸長・圧縮応力がバリアメタル膜ＢＭ１，ＢＭ２に掛かる。このため、第１層目の配線ＭＬ１と第２層目の配線ＭＬ２との間に位置する第２層間絶縁膜ＬＩ２およびバリアメタル膜ＢＭ１，ＢＭ２にクラックが入るという問題が生じた。
【００３９】
次に、１層配線構造の半導体装置に備わる電極パッドの構造について図６５〜図６８を用いて説明する。図６５は出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図６６は出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図６７は制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図６８は制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。
【００４０】
図６５および図６６に示すように、出力ＭＯＳＦＥＴのソース用電極パッドＳＰＳは、ＵＭＯＳ素子ＰＤが形成された出力ＭＯＳＦＥＴ部に設けられている。
【００４１】
基板ＳＵＢ上に形成されたＵＭＯＳ素子ＰＤを覆うように第１層間絶縁膜ＬＩ１が形成されている。この第１層間絶縁膜ＬＩ１上に第１層目の配線ＭＬ１が形成されており、第１層間絶縁膜ＬＩ１に形成された開口部ＣＮＴを介して第１層目の配線ＭＬ１がＵＭＯＳ素子ＰＤのソースおよびチャネルと電気的に接続している。第１層目の配線ＭＬ１は、例えばアルミニウム（Ａｌ）合金膜からなり、第１層間絶縁膜ＬＩ１と第１層目の配線ＭＬ１との間には、チタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを順次積層したバリアメタル膜ＢＭ１が形成されている。
【００４２】
第１層目の配線ＭＬ１は、平面視においてソース用電極パッドＳＰＳの全領域に形成されている。
【００４３】
第１層目の配線ＭＬ１上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）から第１層目の配線ＭＬ１からなるソース用電極パッドＳＰＳが露出しており、この開口部に露出したソース用電極パッドＳＰＳにＣｕワイヤが接続される。
【００４４】
次に、図６７および図６８に示すように、出力ＭＯＳＦＥＴのゲート用電極パッドＧＰＳおよび制御回路用電極パッドＣＰＳは、素子分離部（出力ＭＯＳＦＥＴ部および制御回路部以外の領域）に設けられている。
【００４５】
素子分離部に形成された絶縁膜ＬＯ上に、多結晶シリコン膜ＰＯが形成されており、多結晶シリコン膜ＰＯを覆うように第１層間絶縁膜ＬＩ１が形成されている。この第１層間絶縁膜ＬＩ１上に第１層目の配線ＭＬ１が形成されており、第１層間絶縁膜ＬＩ１に形成された開口部ＣＮＴを介して第１層目の配線ＭＬ１が多結晶シリコン膜ＰＯと電気的に接続している。第１層間絶縁膜ＬＩ１と第１層目の配線ＭＬ１との間にはバリアメタル膜ＢＭ１が形成されている。
【００４６】
第１層目の配線ＭＬ１は、平面視においてゲート用電極パッドＧＰＳの全領域に形成されている。また、第１層目の配線ＭＬ１は、平面視において制御回路用電極パッドＣＰＳの全領域に形成されている。
【００４７】
第１層目の配線ＭＬ１上にはパッシベーション膜ＰＡが形成されている。このパッシベーション膜ＰＡに形成された開口部ＣＮから第１層目の配線ＭＬ１からなるゲート用電極パッドＧＰＳまたは制御回路用電極パッドＣＰＳが露出しており、この開口部ＣＮに露出したゲート用電極パッドＧＰＳまたは制御回路用電極パッドＣＰＳにＣｕワイヤが接続される。
【００４８】
しかしながら、特にゲート用電極パッドＧＰＳおよび制御回路用電極パッドＣＰＳにおいては、バリアメタル膜ＢＭ１を介して多結晶シリコン膜ＰＯと第１層目の配線ＭＬ１とが重なる面積が大きいことから、Ｃｕワイヤをボンディンする際の荷重および超音波印加により、伸長・圧縮応力が絶縁膜ＬＯおよびバリアメタル膜ＢＭ１に掛かる。このため、絶縁膜ＬＯおよびバリアメタル膜ＢＭ１にクラックが入るという問題が生じた。
【００４９】
（実施の形態１）
≪半導体装置の構成≫
半導体装置の構成について、図１に示す半導体装置（半導体チップ）の要部平面図を用いて説明する。
【００５０】
半導体装置ＳＭは、例えばインテリジェント・パワー・デバイスであり、出力ＭＯＳＦＥＴ部ＭＣおよび制御回路部ＣＣから構成される。
【００５１】
出力ＭＯＳＦＥＴ部ＭＣには、ＵＭＯＳ素子が形成されている。また、ＵＭＯＳ素子のソースに電気的に接続された複数のソース用電極パッドＳＰが、出力ＭＯＳＦＥＴ部ＭＣに形成されている。これら複数のソース用電極パッドＳＰはそれぞれ、半導体装置ＳＭと離間して配置されたパッケージ用のリード端子ＬＥとＣｕワイヤＣＷを介して電気的に接続されている。
【００５２】
また、ＵＭＯＳ素子のゲートに電気的に接続されたゲート引き回し電極ＧＰＡが出力ＭＯＳＦＥＴ部ＭＣの周囲に形成されており、このゲート引き回し電極ＧＰＡと連続するゲート用電極パッドＧＰが、出力ＭＯＳＦＥＴ部ＭＣおよび制御回路部ＣＣが設けられていない領域の素子分離部に形成されている。このゲート用電極パッドＧＰも、上記複数のソース用電極パッドＳＰと同様に、半導体装置ＳＭと離間して配置されたパッケージ用のリード端子ＬＥとＣｕワイヤＣＷを介して電気的に接続されている。
【００５３】
また、制御回路部ＣＣを構成する種々の回路に電圧を供給する複数の制御回路用電極パッドＣＰが、出力ＭＯＳＦＥＴ部ＭＣおよび制御回路部ＣＣが設けられていない領域の素子分離部に形成されている。この制御回路用電極パッドＣＰも、上記複数のソース用電極パッドＳＰと同様に、半導体装置ＳＭと離間して配置されたパッケージ用のリード端子ＬＥとＣｕワイヤＣＷを介して電気的に接続されている。
【００５４】
実施の形態１による半導体装置ＳＭを構成する出力ＭＯＳＦＥＴ部ＭＣおよび制御回路部ＣＣは、制御回路部ＣＣに形成される素子の微細化のために、第１層目の配線と第２層目の配線とからなる２層構造の配線を有している。そのため、ソース用電極パッドＳＰ、ゲート用電極パッドＧＰ、および制御回路用電極パッドＣＰは、２層構造の配線から構成される。
【００５５】
≪電極パッドの第１の構造≫
実施の形態１による２層配線構造の半導体装置に備わる電極パッドの第１の構造を図２〜図１３を用いて説明する。
【００５６】
図２は第１層目の配線のデータ率が６６％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図３〜図５は第１層目の配線のデータ率が６６％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図６は第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図７〜図９は第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。図１０は第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。図１１〜図１３は第１層目の配線のデータ率が６６％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図である。
【００５７】
＜ソース用電極パッド＞
ソース用電極パッドの構造について図２〜図５を用いて説明する。
【００５８】
ソース用電極パッドＳＰ１Ａは、前述の図１に示したように、ＵＭＯＳ素子が形成された出力ＭＯＳＦＥＴ部ＭＣに設けられている。そこでまず、出力ＭＯＳＦＥＴ部を構成するＵＭＯＳ素子の構造について説明する。
【００５９】
図２〜図５に示すように、ＵＭＯＳ素子は、例えばｎ型の単結晶シリコンからなる基板ＳＵＢの主面上に形成されたｎ型のエピタキシャル層ＥＰに形成されている。基板ＳＵＢは相対的に低抵抗（高濃度）、エピタキシャル層ＥＰは相対的に高抵抗（低濃度）である。エピタキシャル層ＥＰの厚さは、出力ＭＯＳＦＥＴ部ＭＣの耐圧に合せて決定されるものである。
【００６０】
エピタキシャル層ＥＰの主面側には、第１方向（図２中のｘ方向）に沿って延伸する複数のゲート電極ＧＥが形成されている。
【００６１】
ゲート電極ＧＥは、エピタキシャル層ＥＰに形成された、エピタキシャル層ＥＰの主面から第１深さを有するゲート用の溝ＧＴＲ内にゲート絶縁膜ＧＩを介して形成されている。複数のゲート電極ＧＥは、エピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図２中のｙ方向）に第１間隔を有するストライプパターンとなっている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなり、ゲート電極ＧＥは、例えば多結晶シリコン膜からなる。
【００６２】
さらに、エピタキシャル層ＥＰの主面側には、エピタキシャル層ＥＰの主面から第２深さを有するｎ型拡散領域ＮＳが形成され、このｎ型拡散領域ＮＳの下にエピタキシャル層ＥＰの主面から第３深さを有するｐ型拡散領域ＰＣＨが形成されている。ｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨは、ゲート電極ＧＥが形成されたゲート用の溝ＧＴＲの両側に位置しており、ｎ型拡散領域ＮＳはＵＭＯＳ素子のソースとして機能し、ｐ型拡散領域ＰＣＨはＵＭＯＳ素子のチャネルとして機能する。ｐ型拡散領域ＰＣＨの第３深さはｎ型拡散領域ＮＳの第２深さよりも深いが、ゲート用の溝ＧＴＲの第１深さよりは浅い。
【００６３】
さらに、エピタキシャル層ＥＰの主面側には、第２方向に沿って延伸する複数のｐ型バックゲート領域ＰＢＧが形成されている。複数のｐ型バックゲート領域ＰＢＧは、チャネルを構成するｐ型拡散領域ＰＣＨに接続されており、ｐ型拡散領域ＰＣＨをグランド（ＧＮＤ）電位に接続するために設けられている。複数のｐ型バックゲート領域ＰＢＧは、第１方向に第２間隔を有するストライプパターンとなっている。
【００６４】
続いて、ソース用電極パッドを構成する第１層目の配線および第２層目の配線について説明する。
【００６５】
図２〜図５に示すように、ＵＭＯＳ素子を覆うように第１層間絶縁膜ＬＩ１が形成されている。第１層間絶縁膜ＬＩ１は、例えばＢＰＳＧ（Boron Phosphorus Silicon Glass）膜である。この第１層間絶縁膜ＬＩ１には、ｎ型拡散領域ＮＳまたはｐ型バックゲート領域ＰＢＧに達する複数の第１接続孔（ビア、コンタクトホール）ＣＮ１が形成されており、複数の第１接続孔ＣＮ１の内部にはそれぞれ金属膜、例えばタングステン（Ｗ）膜からなるプラグＰＬ１が埋め込まれている。
【００６６】
複数のプラグＰＬ１は、平面視において、第２方向に第１間隔を有して形成された隣り合うゲート電極ＧＥの間に、第１方向に所定の間隔を有して第１方向に沿って一列に配置されている。
【００６７】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には複数のプラグＰＬ１と電気的に接続する第１層目の配線ＭＬ１が形成されている。第１層目の配線ＭＬ１は、例えばアルミニウム（Ａｌ）合金膜からなり、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間には、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜が順次形成された積層膜からなるバリアメタル膜ＢＭ１が形成されている。アルミニウム（Ａｌ）合金膜は、例えば銅（Ｃｕ）を含むＡｌＣｕ膜、または銅（Ｃｕ）およびシリコン（Ｓｉ）を含むＡｌＣｕＳｉ膜である。
【００６８】
第１層目の配線ＭＬ１は、平面視において、第２方向に第１間隔を有して形成された隣り合うゲート電極ＧＥの間に、第１方向に沿って一列に形成された複数のプラグＰＬ１上に形成され、第２方向に第３間隔を有するストライプパターンを含んでいる。また、第１層目の配線ＭＬ１は、平面視において、第１方向に第２間隔を有して形成されたｐ型バックゲート領域ＰＢＧ上に形成され、第１方向に第４間隔を有するストライプパターンを含んでいる。
【００６９】
従って、第１層目の配線ＭＬ１は、井桁形状となっている。すなわち、第１層目の配線ＭＬ１は、第２方向に第３間隔を有して第１方向に延伸する複数のパターンと、第１方向に第４間隔を有して第２方向に延伸する複数のパターンとが一体となった導体から構成されており、複数のプラグＰＬ１を介してｎ型拡散領域ＮＳおよびｐ型バックゲート領域ＰＢＧと電気的に接続している。
【００７０】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。第２層間絶縁膜ＬＩ２は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成された酸化膜である。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１に達する複数の第２接続孔（ビア、コンタクトホール）ＣＮ２が形成されており、複数の第２接続孔ＣＮ２の内部にはそれぞれ金属膜、例えばタングステン（Ｗ）膜からなるプラグＰＬ２が埋め込まれている。
【００７１】
複数のプラグＰＬ２は、平面視において、第２方向に第１間隔を有して形成された隣り合うゲート電極ＧＥの間に、第１方向に所定の間隔を有して第１方向に沿って一列に配置されている。
【００７２】
複数のプラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上には複数のプラグＰＬ２と電気的に接続する第２層目の配線ＭＬ２が形成されている。第２層目の配線ＭＬ２は、例えばアルミニウム（Ａｌ）合金膜からなり、第２層目の配線ＭＬ２と第２層間絶縁膜ＬＩ２との間には、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜が順次形成された積層膜からなるバリアメタル膜ＢＭ２が形成されている。アルミニウム（Ａｌ）合金膜は、例えば銅（Ｃｕ）を含むＡｌＣｕ膜、または銅（Ｃｕ）およびシリコン（Ｓｉ）を含むＡｌＣｕＳｉ膜である。
【００７３】
第２層目の配線ＭＬ２は、平面視においてソース用電極パッドＳＰ１Ａの全領域に形成されている。
【００７４】
第２層目の配線ＭＬ２上には、酸窒化シリコン膜およびポリイミド樹脂膜からなり、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からソース用電極パッドＳＰ１Ａを構成する第２層目の配線ＭＬ２が露出しており、この開口部に露出した第２層目の配線ＭＬ２にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【００７５】
前述したように、第１層目の配線ＭＬ１は井桁形状となっており、このソース用電極パッドＳＰ１Ａの場合、平面視においてソース用電極パッドＳＰ１Ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は６６％である。
【００７６】
＜ゲート用電極パッドおよび制御回路用電極パッド＞
ゲート用電極パッドおよび制御回路用電極パッドの構造について図６〜図９を用いて説明する。
【００７７】
ゲート用電極パッドＧＰ１Ａおよび制御回路用電極パッドＣＰ１Ａは、前述の図１に示したように、出力ＭＯＳＦＥＴ部ＭＣおよび制御回路部ＣＣが形成されていない領域の素子分離部に設けられている。
【００７８】
図６〜図９に示すように、ｎ型のエピタキシャル層ＥＰ上に素子分離部を構成する酸化膜ＬＯが形成されており、この酸化膜ＬＯ上に、多結晶シリコン膜ＰＯを介して第１層間絶縁膜ＬＩ１が形成されている。例えばゲート用電極パッドＧＰ１Ａの場合は、多結晶シリコン膜ＰＯはＵＭＯＳ素子のゲート電極と電気的に接続されている。
【００７９】
この第１層間絶縁膜ＬＩ１には、多結晶シリコン膜ＰＯに達する複数の第１接続孔ＣＮ１が形成されており、複数の第１接続孔ＣＮ１の内部にはそれぞれプラグＰＬ１が埋め込まれている。
【００８０】
平面視において、第１方向（図６中のｘ方向）に所定の間隔を有して第１方向に沿って複数のプラグＰＬ１が一列に配置されており、この第１方向に沿って一列に配置された一群のプラグＰＬ１が、エピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図６中のｙ方向）に第５間隔を有して複数列配置されている。
【００８１】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には複数のプラグＰＬ１と電気的に接続する第１層目の配線ＭＬ１が形成されており、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間にはバリアメタル膜ＢＭ１が形成されている。
【００８２】
第１層目の配線ＭＬ１は、平面視において、第１方向に沿って一列に形成された複数のプラグＰＬ１上に形成され、第２方向に第６間隔を有するストライプパターンを含んでいる。また、第１層目の配線ＭＬ１は、平面視において、第２方向に沿って形成され、第１方向に第７間隔を有するストライプパターンを含んでいる。
【００８３】
従って、第１層目の配線ＭＬ１は、井桁形状となっている。すなわち、第１層目の配線ＭＬ１は、第２方向に第６間隔を有して第１方向に延伸する複数のパターンと、第１方向に第７間隔を有して第２方向に延伸する複数のパターンとが一体となった導体から構成されており、複数のプラグＰＬ１を介して多結晶シリコン膜ＰＯと電気的に接続している。
【００８４】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１に達する複数の第２接続孔ＣＮ２が形成されており、複数の第２接続孔ＣＮ２の内部にはそれぞれプラグＰＬ２が埋め込まれている。
【００８５】
複数のプラグＰＬ２は、平面視において、第１方向に所定の間隔を有して第１方向に沿って一列に配置されている。
【００８６】
複数のプラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上には複数のプラグＰＬ２と電気的に接続する第２層目の配線ＭＬ２が形成されており、第２層目の配線ＭＬ２と第１層間絶縁膜ＬＩ２との間にはバリアメタル膜ＢＭ２が形成されている。
【００８７】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ１Ａの全領域または制御回路用電極パッドＣＰ１Ａの全領域に形成されている。
【００８８】
第２層目の配線ＭＬ２上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からゲート用電極パッドＧＰ１Ａまたは制御回路用電極パッドＣＰ１Ａを構成する第２層目の配線ＭＬ２が露出しており、この開口部に露出した第２層目の配線ＭＬ２にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【００８９】
前述したように、第１層目の配線ＭＬ１は井桁形状となっており、このゲート用電極パッドＧＰ１Ａの場合、平面視においてゲート用電極パッドＧＰ１Ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は６６％である。また、同様に、この制御回路用電極パッドＣＰ１Ａの場合、平面視において制御回路用電極パッドＣＰ１Ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は６６％である。
【００９０】
＜ゲート用電極パッドおよび制御回路用電極パッドの変形例＞
ゲート用電極パッドおよび制御回路用電極パッドの構造の変形例について図１０〜図１３を用いて説明する。
【００９１】
ゲート用電極パッドＧＰ１Ａａおよび制御回路用電極パッドＣＰ１Ａａが、前述の図６〜図９を用いて説明したゲート用電極パッドＧＰ１Ａおよび制御回路用電極パッドＣＰ１Ａと相違する点は、多結晶シリコン膜ＰＯ、および多結晶シリコン膜ＰＯと第１層目の配線ＭＬ１とを電気的に接続する複数のプラグＰＬ１が形成されていないことである。
【００９２】
図１０〜図１３に示すように、ｎ型のエピタキシャル層ＥＰ上に素子分離部を構成する酸化膜ＬＯが形成されており、この酸化膜ＬＯ上に第１層間絶縁膜ＬＩ１が形成されている。
【００９３】
第１層間絶縁膜ＬＩ１上には第１層目の配線ＭＬ１が形成されており、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間にはバリアメタル膜ＢＭ１が形成されている。
【００９４】
第１層目の配線ＭＬ１は、平面視において、第１方向（図１０中のｘ方向）に沿って形成され、エピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図１０中のｙ方向）に第８間隔を有するストライプパターンを含んでいる。また、第１層目の配線ＭＬ１は、平面視において、第２方向に沿って形成され、第１方向に第９間隔を有するストライプパターンを含んでいる。
【００９５】
従って、第１層目の配線ＭＬ１は、井桁形状となっている。すなわち、第１層目の配線ＭＬ１は、第２方向に第８間隔を有して第１方向に延伸する複数のパターンと、第１方向に第９間隔を有して第２方向に延伸する複数のパターンとが一体となった導体から構成されている。
【００９６】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１に達する複数の第２接続孔ＣＮ２が形成されており、複数の第２接続孔ＣＮ２の内部にはそれぞれプラグＰＬ２が埋め込まれている。
【００９７】
複数のプラグＰＬ２は、平面視において、第１方向に所定の間隔を有して第１方向に沿って一列に配置されている。
【００９８】
複数のプラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上には複数のプラグＰＬ２と電気的に接続する第２層目の配線ＭＬ２が形成されており、第２層目の配線ＭＬ２と第１層間絶縁膜ＬＩ２との間にはバリアメタル膜ＢＭ２が形成されている。
【００９９】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ１Ａａの全領域または制御回路用電極パッドＣＰ１Ａａの全領域に形成されている。
【０１００】
第２層目の配線ＭＬ２上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からゲート用電極パッドＧＰ１Ａａまたは制御回路用電極パッドＣＰ１Ａａを構成する第２層目の配線ＭＬ２が露出しており、この開口部に露出した第２層目の配線ＭＬ２にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【０１０１】
前述したように、第１層目の配線ＭＬ１は井桁形状となっており、このゲート用電極パッドＧＰ１Ａａの場合、平面視においてゲート用電極パッドＧＰ１Ａａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は６６％である。また、同様に、この制御回路用電極パッドＣＰ１Ａａの場合、平面視において制御回路用電極パッドＣＰ１Ａａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は６６％である。
【０１０２】
≪電極パッドの第２の構造≫
実施の形態１による２層配線構造の半導体装置に備わる電極パッドの第２の構造を図１４〜図２３を用いて説明する。
【０１０３】
図１４は第１層目の配線のデータ率が４７％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図１５〜図１７は第１層目の配線のデータ率が４７％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図１８は第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図１９〜図２０は第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。図２１は第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。図２２〜図２３は第１層目の配線のデータ率が４７％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図である。
【０１０４】
＜ソース用電極パッド＞
ソース用電極パッドの構造について図１４〜図１７を用いて説明する。
【０１０５】
ソース用電極パッドＳＰ１Ｂが、前述の図２〜図５を用いて説明したソース用電極パッドＳＰ１Ａと相違する点は、第１層目の配線ＭＬ１の構造である。ここでは、ソース用電極パッドＳＰ１Ｂを構成する第１層目の配線ＭＬ１の構造について説明し、その他の構造については、上記ソース用電極パッドＳＰ１Ａと同様であるため、その説明は省略する。
【０１０６】
図１４〜図１７に示すように、第１層目の配線ＭＬ１は、平面視において、第２方向（図１４中のｙ方向）に第１間隔を有して形成された隣り合うゲート電極ＧＥの間に、エピタキシャル層ＥＰの主面において第２方向と直交する第１方向（図１４中のｘ方向）に沿って一列に形成された複数のプラグＰＬ１上に形成され、第２方向に第１０間隔を有するストライプパターンからなる。
【０１０７】
すなわち、第１層目の配線ＭＬ１は、第２方向に第１０間隔を有して第１方向に延伸する複数のパターンから構成されたストライプ形状であって、複数のプラグＰＬ１を介してｎ型拡散領域ＮＳおよびｐ型バックゲート領域ＰＢＧと電気的に接続している。このソース用電極パッドＳＰ１Ｂの場合、平面視においてソース用電極パッドＳＰ１Ｂを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は４７％である。
【０１０８】
第２層目の配線ＭＬ２は、平面視においてソース用電極パッドＳＰ１Ｂの全領域に形成されている。
【０１０９】
＜ゲート用電極パッドおよび制御回路用電極パッド＞
ゲート用電極パッドおよび制御回路用電極パッドの構造について図１８〜図２０を用いて説明する。
【０１１０】
ゲート用電極パッドＧＰ１Ｂおよび制御回路用電極パッドＣＰ１Ｂが、前述の図６〜図９を用いて説明したゲート用電極パッドＧＰ１Ａおよび制御回路用電極パッドＣＰ１Ａと相違する点は、第１層目の配線ＭＬ１の構造である。ここでは、ゲート用電極パッドＧＰ１Ｂおよび制御回路用電極パッドＣＰ１Ｂを構成する第１層目の配線ＭＬ１の構造について説明し、その他の構造については、上記ゲート用電極パッドＧＰ１Ａおよび上記制御回路用電極パッドＣＰ１Ａと同様であるため、その説明は省略する。
【０１１１】
図１８〜図２０に示すように、第１層目の配線ＭＬ１は、平面視において、第１方向（図１８中のｘ方向）に沿って一列に形成された複数のプラグＰＬ１上に形成され、エピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図１８中のｙ方向）に第１１間隔を有するストライプパターンからなる。
【０１１２】
すなわち、第１層目の配線ＭＬ１は、第２方向に第１１間隔を有して第１方向に延伸する複数のパターンから構成されたストライプ形状であって、複数のプラグＰＬ１を介して多結晶シリコン膜ＰＯと電気的に接続している。このゲート用電極パッドＧＰ１Ｂの場合、平面視においてゲート用電極パッドＧＰ１Ｂを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は４７％である。また、同様に、この制御回路用電極パッドＣＰ１Ｂの場合、平面視において制御回路用電極パッドＣＰ１Ｂを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は４７％である。
【０１１３】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ１Ｂの全領域または制御回路用電極パッドＣＰ１Ｂの全領域に形成されている。
【０１１４】
＜ゲート用電極パッドおよび制御回路用電極パッドの変形例＞
ゲート用電極パッドおよび制御回路用電極パッドの構造の変形例について図２１〜図２３を用いて説明する。
【０１１５】
ゲート用電極パッドＧＰ１Ｂａおよび制御回路用電極パッドＣＰ１Ｂａが、前述の図１０〜図１３を用いて説明したゲート用電極パッドＧＰ１Ａａおよび制御回路用電極パッドＣＰ１Ａａと相違する点は、第１層目の配線ＭＬ１の構造である。ここでは、ゲート用電極パッドＧＰ１Ｂａおよび制御回路用電極パッドＣＰ１Ｂａを構成する第１層目の配線の構造について説明し、その他の構造については、上記ゲート用電極パッドＧＰ１Ａａおよび上記制御回路用電極パッドＣＰ１Ａａと同様であるため、その説明は省略する。
【０１１６】
図２１〜図２３に示すように、第１層目の配線ＭＬ１は、平面視において、第１方向（図２１中のｘ方向）に沿って形成され、エピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図２１中のｙ方向）に第１２間隔を有するストライプパターンからなる。
【０１１７】
すなわち、第１層目の配線ＭＬ１は、第２方向に第１２間隔を有して第１方向に延伸する複数のパターンから構成されたストライプ形状である。このゲート用電極パッドＧＰ１Ｂａの場合、平面視においてゲート用電極パッドＧＰ１Ｂａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は４７％である。また、同様に、この制御回路用電極パッドＣＰ１Ｂａの場合、平面視において制御回路用電極パッドＣＰ１Ｂａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は４７％である。
【０１１８】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ１Ｂａの全領域または制御回路用電極パッドＣＰ１Ｂａの全領域に形成されている。
【０１１９】
≪電極パッドの第３の構造≫
実施の形態１による２層配線構造の半導体装置に備わる電極パッドの第３の構造を図２４〜図３４を用いて説明する。
【０１２０】
図２４は第１層目の配線のデータ率が３１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図２５〜図２７は第１層目の配線のデータ率が３１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図２８は第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図２９〜図３１は第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。図３２は第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。図３３〜図３４は第１層目の配線のデータ率が３１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図である。
【０１２１】
＜ソース用電極パッド＞
ソース用電極パッドの構造について図２４〜図２７を用いて説明する。
【０１２２】
ソース用電極パッドＳＰ１Ｃが、前述の図２〜図５を用いて説明したソース用電極パッドＳＰ１Ａと相違する点は、第１層目の配線ＭＬ１の構造である。ここでは、ソース用電極パッドＳＰ１Ｃを構成する第１層目の配線ＭＬ１の構造について説明し、その他の構造については、上記ソース用電極パッドＳＰ１Ａと同様であるため、その説明は省略する。
【０１２３】
図２４〜図２７に示すように、平面視において、第２方向（図２４中のｙ方向）に第１間隔を有して形成された隣り合うゲート電極ＧＥの間に、複数のプラグＰＬ１が形成されている。そして、第１層目の配線ＭＬ１は、各プラグＰＬ１とそれぞれ接続するように形成され、互いに離間して配置された複数のパターンからなる。
【０１２４】
すなわち、第１層目の配線ＭＬ１は、互いに離間して配置され、それぞれが各プラグＰＬ１と接続する複数のパターンから構成されたアイランド形状であって、複数のプラグＰＬ１を介してｎ型拡散領域ＮＳおよびｐ型バックゲート領域ＰＢＧと電気的に接続している。このソース用電極パッドＳＰ１Ｃの場合、平面視においてソース用電極パッドＳＰ１Ｃを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は３１％である。
【０１２５】
第２層目の配線ＭＬ２は、平面視においてソース用電極パッドＳＰ１Ｃの全領域に形成されている。
【０１２６】
＜ゲート用電極パッドおよび制御回路用電極パッド＞
ゲート用電極パッドおよび制御回路用電極パッドの構造について図２８〜図３１を用いて説明する。
【０１２７】
ゲート用電極パッドＧＰ１Ｃおよび制御回路用電極パッドＣＰ１Ｃが、前述の図６〜図９を用いて説明したゲート用電極パッドＧＰ１Ａおよび制御回路用電極パッドＣＰ１Ａとの相違点は、第１層目の配線ＭＬ１の構造である。ここでは、ゲート用電極パッドＧＰ１Ｃおよび制御回路用電極パッドＣＰ１Ｃを構成する第１層目の配線の構造について説明し、その他の構造については、上記ゲート用電極パッドＧＰ１Ａおよび上記制御回路用電極パッドＣＰ１Ａと同様であるため、その説明は省略する。
【０１２８】
図２８〜図３１に示すように、多結晶シリコン膜ＰＯと電気的に接続する複数のプラグＰＬ１が形成されており、第１層目の配線ＭＬ１は、各プラグＰＬ１とそれぞれ接続するように形成され、互いに離間して配置された複数のパターンからなる。
【０１２９】
すなわち、第１層目の配線ＭＬ１は、互いに離間して配置され、それぞれが各プラグＰＬ１と接続する複数のパターンから構成されたアイランド形状であって、複数のプラグＰＬ１を介して多結晶シリコン膜ＰＯと電気的に接続している。このゲート用電極パッドＧＰ１Ｃの場合、平面視においてゲート用電極パッドＧＰ１Ｃを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は３１％である。また、同様に、この制御回路用電極パッドＣＰ１Ｃの場合、平面視において制御回路用電極パッドＣＰ１Ｃを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は３１％である。
【０１３０】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ１Ｃの全領域または制御回路用電極パッドＣＰ１Ｃの全領域に形成されている。
【０１３１】
＜ゲート用電極パッドおよび制御回路用電極パッドの変形例＞
ゲート用電極パッドおよび制御回路用電極パッドの構造の変形例について図３２〜図３４を用いて説明する。
【０１３２】
ゲート用電極パッドＧＰ１Ｃａおよび制御回路用電極パッドＣＰ１Ｃａが、前述の図１０〜図１３を用いて説明したゲート用電極パッドＧＰ１Ａａおよび制御回路用電極パッドＣＰ１Ａａと相違する点は、第１層目の配線ＭＬ１の構造である。ここでは、ゲート用電極パッドＧＰ１Ｃａおよび制御回路用電極パッドＣＰ１Ｃａを構成する第１層目の配線ＭＬ１の構造について説明し、その他の構造については、ゲート用電極パッドＧＰ１Ａａおよび制御回路用電極パッドＣＰ１Ａａと同様であるため、その説明は省略する。
【０１３３】
図３２〜図３４に示すように、第１層目の配線ＭＬ１は、平面視において、互いに離間して配置された複数のパターンからなる。
【０１３４】
すなわち、第１層目の配線ＭＬ１は、互いに離間して配置された複数のパターンから構成されたアイランド形状である。このゲート用電極パッドＧＰ１Ｃａの場合、平面視においてゲート用電極パッドＧＰ１Ｃａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は３１％である。また、同様に、この制御回路用電極パッドＣＰ１Ｃａの場合、平面視において制御回路用電極パッドＣＰ１Ｃａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置する第１層目の配線ＭＬ１の面積の割合（データ率）は３１％である。
【０１３５】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ１Ｃａの全領域または制御回路用電極パッドＣＰ１Ｃａの全領域に形成されている。
【０１３６】
≪実施の形態１による作用効果≫
このように、実施の形態１では、ソース用電極パッドＳＰ１Ａ，ＳＰ１Ｂ，ＳＰ１Ｃを構成する第１層目の配線ＭＬ１の形状を井桁形状（第１の構造）、ストライプ形状（第２の構造）、またはアイランド形状（第３の構造）としており、平面視において第１層目の配線ＭＬ１をソース用電極パッドＳＰ１Ａ，ＳＰ１Ｂ，ＳＰ１Ｃの全面に形成していない。また、ゲート用電極パッドＧＰ１Ａ，ＧＰ１Ａａ,ＧＰ１Ｂ，ＧＰ１Ｂａ，ＧＰ１Ｃ，ＧＰ１Ｃａにおいても同様に、平面視において第１層目の配線ＭＬ１をゲート用電極パッドＧＰ１Ａ，ＧＰ１Ａａ,ＧＰ１Ｂ，ＧＰ１Ｂａ，ＧＰ１Ｃ，ＧＰ１Ｃａの全面に形成していない。また、制御回路用電極パッドＣＰ１Ａ，ＣＰ１Ａａ,ＣＰ１Ｂ，ＣＰ１Ｂａ，ＣＰ１Ｃ，ＣＰ１Ｃａにおいても同様に、平面視において第１層目の配線ＭＬ１を制御回路用電極パッドＣＰ１Ａ，ＣＰ１Ａａ,ＣＰ１Ｂ，ＣＰ１Ｂａ，ＣＰ１Ｃ，ＣＰ１Ｃａの全面に形成していない。
【０１３７】
これにより、第２層間絶縁膜ＬＩ２の第１層間絶縁膜ＬＩ１と直接接触する部分が、面でＣｕワイヤＣＷをボンディングする際の超音波印加時の伸長・圧縮応力を受け止めることができるので、第１層目の配線ＭＬ１のたわみが少なくなり、第２層間絶縁膜ＬＩ２およびバリアメタル膜ＢＭ１，ＢＭ２にクラックが入りにくくなる。
【０１３８】
図３５は、電極パッドの直下に位置する絶縁膜のクラック発生率（％）と、第１層目の配線のデータ率（％）との関係を示すグラフ図である。ここで、第１層目の配線のデータ率（％）とは、平面視において電極パッドの全領域に形成された第１層目の配線の面積を平面視における電極パッドの面積で除した値に１００を乗じたものである。
【０１３９】
データ率が１００％ではクラック発生率は１００％となるが、９０％以下であればクラック発生率は著しく減少し、データ率が６６％ではほぼ０％となる。従って、第１層目の配線ＭＬ１のデータ率としては、１０％〜９０％が好適であると考えられる。
【０１４０】
（実施の形態２）
≪電極パッドの構造≫
実施の形態２による２層配線構造の半導体装置に備わる電極パッドの構造を図３６〜図４５を用いて説明する。
【０１４１】
図３６は第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図３７〜図３９は第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図４０は第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図４１〜図４２は第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。図４３は第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部平面図である。図４４〜図４５は第１層目の配線と第２層目の配線との間に位置するプラグのデータ率が４４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドの変形例を示す要部断面図である。
【０１４２】
＜ソース用電極パッド＞
ソース用電極パッドの構造について図３６〜図３９を用いて説明する。
【０１４３】
ソース用電極パッドＳＰ２は、前述の図１に示したように、ＵＭＯＳ素子が形成された出力ＭＯＳＦＥＴ部ＭＣに設けられている。
【０１４４】
図３６〜図３９に示すように、ＵＭＯＳ素子を覆うように第１層間絶縁膜ＬＩ１が形成されている。第１層間絶縁膜ＬＩ１は、例えばＢＰＳＧ膜である。この第１層間絶縁膜ＬＩ１には、ｎ型拡散領域ＮＳまたはｐ型バックゲート領域ＰＢＧに達する複数の第１接続孔ＣＮ１が形成されており、複数の第１接続孔ＣＮ１の内部にはそれぞれ金属膜、例えばタングステン（Ｗ）膜からなるプラグＰＬ１が埋め込まれている。
【０１４５】
複数のプラグＰＬ１は、平面視において、第２方向（図３６中のｙ方向）に第１間隔を有して形成された隣り合うゲート電極ＧＥの間に、エピタキシャル層ＥＰの主面において第２方向と直交する第１方向（図３６中のｘ方向）に所定の間隔を有して第１方向に沿って一列に配置されている。
【０１４６】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には複数のプラグＰＬ１と電気的に接続する第１層目の配線ＭＬ１が形成されている。第１層目の配線ＭＬ１は、例えばアルミニウム（Ａｌ）合金膜からなり、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間には、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜が順次形成された積層膜からなるバリアメタル膜ＢＭ１が形成されている。アルミニウム（Ａｌ）合金膜は、例えば銅（Ｃｕ）を含むＡｌＣｕ膜、または銅（Ｃｕ）およびシリコン（Ｓｉ）を含むＡｌＣｕＳｉ膜である。
【０１４７】
第１層目の配線ＭＬ１は、平面視においてソース用電極パッドＳＰ２の全領域に形成されている。
【０１４８】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。第２層間絶縁膜ＬＩ２は、例えばプラズマＣＶＤ法により形成された酸化膜である。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１に達する第２接続孔ＣＮ２が形成されており、第２接続孔ＣＮ２の内部には金属膜、例えばタングステン（Ｗ）膜からなるプラグＰＬ２が埋め込まれている。
【０１４９】
プラグＰＬ２が埋め込まれた第２接続孔ＣＮ２は、平面視において、第１方向に沿って延伸し、第２方向に第１３間隔を有して形成されたストライプパターンを含んでいる。また、プラグＰＬ２が埋め込まれた第２接続孔ＣＮ２は、平面視において、第２方向に沿って延伸し、第１方向に第１４間隔を有して形成されたストライプパターンを含んでいる。
【０１５０】
従って、第２接続孔ＣＮ２に埋め込まれたプラグＰＬ２は、井桁形状となっている。すなわち、プラグＰＬ２は、第２方向に第１３間隔を有して第１方向に延伸する複数のパターンと、第１方向に第１４間隔を有して第２方向に延伸する複数のパターンとが一体となった導体から構成されており、プラグＰＬ２は第１層目の配線ＭＬ１と電気的に接続している。
【０１５１】
プラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上にはプラグＰＬ２と電気的に接続する第２層目の配線ＭＬ２が形成されている。第２層目の配線ＭＬ２は、例えばアルミニウム（Ａｌ）合金膜からなり、第２層目の配線ＭＬ２と第１層間絶縁膜ＬＩ２との間には、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜が順次形成された積層膜からなるバリアメタル膜ＢＭ２が形成されている。アルミニウム（Ａｌ）合金膜は、例えば銅（Ｃｕ）を含むＡｌＣｕ膜、または銅（Ｃｕ）およびシリコン（Ｓｉ）を含むＡｌＣｕＳｉ膜である。
【０１５２】
第２層目の配線ＭＬ２は、平面視においてソース用電極パッドＳＰ２の全領域に形成されている。
【０１５３】
第２層目の配線ＭＬ２上には、酸窒化シリコン膜およびポリイミド樹脂膜からなり、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からソース用電極パッドＳＰ２を構成する第２層目の配線ＭＬ２が露出しており、この開口部に露出した第２層目の配線ＭＬ２にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【０１５４】
前述したように、第２接続孔ＣＮ２に埋め込まれたプラグＰＬ２は井桁形状となっており、このソース用電極パッドＳＰ２の場合、平面視においてソース用電極パッドＳＰ２を覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ２の面積の割合（データ率）は４４％である。
【０１５５】
＜ゲート用電極パッドおよび制御回路用電極パッド＞
ゲート用電極パッドおよび制御回路用電極パッドの構造について図４０〜図４２を用いて説明する。
【０１５６】
ゲート用電極パッドＧＰ２および制御回路用電極パッドＣＰ２は、前述の図１に示したように、出力ＭＯＳＦＥＴ部ＭＣおよび制御回路部ＣＣが形成されていない領域の素子分離部に設けられている。
【０１５７】
図４０〜図４２に示すように、ｎ型のエピタキシャル層ＥＰ上に素子分離部を構成する酸化膜ＬＯが形成されており、この酸化膜ＬＯ上に、多結晶シリコン膜ＰＯを介して第１層間絶縁膜ＬＩ１が形成されている。例えばゲート用電極パッドＧＰ２の場合は、多結晶シリコン膜ＰＯはＵＭＯＳ素子のゲート電極ＧＥと電気的に接続されている。
【０１５８】
この第１層間絶縁膜ＬＩ１には、多結晶シリコン膜ＰＯに達する複数の第１接続孔ＣＮ１が形成されており、複数の第１接続孔ＣＮ１の内部にはそれぞれプラグＰＬ１が埋め込まれている。
【０１５９】
平面視において、第１方向（図４０中のｘ方向）に所定の間隔を有して第１方向に沿って複数のプラグＰＬ１が一列に配置されており、この第１方向に沿って一列に配置された一群のプラグＰＬ１が、エピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図４０中のｙ方向）に第１５間隔を有して複数列配置されている。
【０１６０】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には複数のプラグＰＬ１と電気的に接続する第１層目の配線ＭＬ１が形成されており、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間にはバリアメタル膜ＢＭ１が形成されている。
【０１６１】
第１層目の配線ＭＬ１は、平面視においてゲート用電極パッドＧＰ２の全領域および制御回路用電極パッドＣＰ２の全領域に形成されている。
【０１６２】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１に達する第２接続孔ＣＮ２が形成されており、第２接続孔ＣＮ２の内部にはプラグＰＬ２が埋め込まれている。
【０１６３】
プラグＰＬ２が埋め込まれた第２接続孔ＣＮ２は、平面視において、第１方向に沿って延伸し、第２方向に第１６間隔を有して形成されたストライプパターンを含んでいる。また、プラグＰＬ２が埋め込まれた第２接続孔ＣＮ２は、平面視において、第２方向に沿って延伸し、第１方向に第１７間隔を有して形成されたストライプパターンを含んでいる。
【０１６４】
従って、第２接続孔ＣＮ２に埋め込まれたプラグＰＬ２は、井桁形状となっている。すなわち、プラグＰＬ２は、第２方向に第１６間隔を有して第１方向に延伸する複数のパターンと、第１方向に第１７間隔を有して第２方向に延伸する複数のパターンとが一体となった導体から構成されており、プラグＰＬ２は第１層目の配線ＭＬ１と電気的に接続している。
【０１６５】
プラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上にはプラグＰＬ２と電気的に接続する第２層目の配線ＭＬ２が形成されており、第２層目の配線ＭＬ２と第１層間絶縁膜ＬＩ２との間にはバリアメタル膜ＢＭ２が形成されている。
【０１６６】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ２の全領域または制御回路用電極パッドＣＰ２の全領域に形成されている。
【０１６７】
第２層目の配線ＭＬ２上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からゲート用電極パッドＧＰ２または制御回路用電極パッドＣＰ２を構成する第２層目の配線ＭＬ２が露出しており、この開口部に露出した第２層目の配線ＭＬ２にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【０１６８】
前述したように、第２接続孔ＣＮ２に埋め込まれたプラグＰＬ２は井桁形状となっており、このゲート用電極パッドＧＰ２の場合、平面視においてゲート用電極パッドＧＰ２を覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ２の面積の割合（データ率）は４４％である。また、同様に、この制御回路用電極パッドＣＰ２の場合、平面視において制御回路用電極パッドＣＰ２を覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ２の面積の割合（データ率）は４４％である。
【０１６９】
＜ゲート用電極パッドおよび制御回路用電極パッドの変形例＞
ゲート用電極パッドおよび制御回路用電極パッドの構造の変形例について図４３〜図４５を用いて説明する。
【０１７０】
ゲート用電極パッドＧＰ２ａおよび制御回路用電極パッドＣＰ２ａが、前述の図４０〜図４２を用いて説明したゲート用電極パッドＧＰ２および制御回路用電極パッドＣＰ２と相違する点は、多結晶シリコン膜ＰＯ、および多結晶シリコン膜ＰＯと第１層目の配線ＭＬ１とを電気的に接続する複数のプラグＰＬ１が形成されていないことである。
【０１７１】
図４３〜図４５に示すように、ｎ型のエピタキシャル層ＥＰ上に素子分離部を構成する酸化膜ＬＯが形成されており、この酸化膜ＬＯ上に第１層間絶縁膜ＬＩ１が形成されている。
【０１７２】
第１層間絶縁膜ＬＩ１上には第１層目の配線ＭＬ１が形成されており、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間にはバリアメタル膜ＢＭ１が形成されている。
【０１７３】
第１層目の配線ＭＬ１は、平面視においてゲート用電極パッドＧＰ２ａの全領域または制御回路用電極パッドＣＰ２ａの全領域に形成されている。
【０１７４】
さらに、第１層目の配線ＭＬ１を覆うように第２層間絶縁膜ＬＩ２が形成されている。この第２層間絶縁膜ＬＩ２には、第１層目の配線ＭＬ１に達する第２接続孔ＣＮ２が形成されており、第２接続孔ＣＮ２の内部にはプラグＰＬ２が埋め込まれている。
【０１７５】
プラグＰＬ２が埋め込まれた第２接続孔ＣＮ２は、平面視において、第１方向（図４３中のｘ方向）に沿って延伸し、エピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図４３中のｙ方向）に第１８間隔を有して形成されたストライプパターンを含んでいる。また、プラグＰＬ２が埋め込まれた第２接続孔ＣＮ２は、平面視において、第２方向に沿って延伸し、第１方向に第１９間隔を有して形成されたストライプパターンを含んでいる。
【０１７６】
従って、第２接続孔ＣＮ２に埋め込まれたプラグＰＬ２は、井桁形状となっている。すなわち、プラグＰＬ２は、第２方向に第１８間隔を有して第１方向に延伸する複数のパターンと、第１方向に第１９間隔を有して第２方向に延伸する複数のパターンとが一体となった導体から構成されており、第１層目の配線ＭＬ１と電気的に接続している。
【０１７７】
プラグＰＬ２が形成された状態で、第２層間絶縁膜ＬＩ２上にはプラグＰＬ２と電気的に接続する第２層目の配線ＭＬ２が形成されており、第２層目の配線ＭＬ２と第１層間絶縁膜ＬＩ２との間にはバリアメタル膜ＢＭ２が形成されている。
【０１７８】
第２層目の配線ＭＬ２は、平面視においてゲート用電極パッドＧＰ２ａの全領域または制御回路用電極パッドＣＰ２ａの全領域に形成されている。
【０１７９】
第２層目の配線ＭＬ２上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からゲート用電極パッドＧＰ２ａまたは制御回路用電極パッドＣＰ２ａを構成する第２層目の配線ＭＬ２が露出しており、この開口部に露出した第２層目の配線ＭＬ２にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【０１８０】
前述したように、第２接続孔ＣＮ２に埋め込まれたプラグＰＬ２は井桁形状となっており、このゲート用電極パッドＧＰ２ａの場合、平面視においてゲート用電極パッドＧＰ２ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ２の面積の割合（データ率）は４４％である。また、同様に、この制御回路用電極パッドＣＰ２ａの場合、平面視において制御回路用電極パッドＣＰ２ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ２の面積の割合（データ率）は４４％である。
【０１８１】
≪実施の形態２による作用効果≫
このように、実施の形態２では、ソース用電極パッドＳＰ２、ゲート用電極パッドＧＰ２，ＧＰ２ａ、および制御回路用電極パッドＣＰ２，ＣＰ２ａをそれぞれ構成するプラグＰＬ２（第１層目の配線ＭＬ１と第２層目の配線ＭＬ２とを接続するプラグ）の形状を井桁形状としている。プラグＰＬ２は、アルミニウム（Ａｌ）膜よりも硬い金属膜、例えばタングステン（Ｗ）により構成されているので、プラグＰＬ２が、面でＣｕワイヤをボンディングする際の超音波印加時の伸長・圧縮応力を受け止めることができる。これにより、第１層目の配線ＭＬ１のたわみが低減して、バリアメタル膜ＢＭ１，ＢＭ２にクラックが入りにくくなる。
【０１８２】
平面視において電極パッドの全領域に形成されたプラグＰＬ２の面積を平面視における電極パッドの面積で除したプラグＰＬ２のデータ率としては、クラック発生率とプラグＰＬ２のデータ率との関係から１０％〜７０％が好適であると考えられる。
【０１８３】
（実施の形態３）
≪電極パッドの第１の構造≫
実施の形態３による１層配線構造の半導体装置に備わる電極パッドの第１の構造を図４６〜図４９を用いて説明する。
【０１８４】
図４６はエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が１０％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図４７はエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が１０％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図４８は素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が１０％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図４９は素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が１０％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。
【０１８５】
＜ソース用電極パッド＞
ソース用電極パッドの構造について図４６および図４７を用いて説明する。
【０１８６】
ソース用電極パッドＳＰ３Ａは、前述の図１に示したように、ＵＭＯＳ素子が形成された出力ＭＯＳＦＥＴ部ＭＣに設けられている。
【０１８７】
図４６および図４７に示すように、ＵＭＯＳ素子を覆うように第１層間絶縁膜ＬＩ１が形成されている。第１層間絶縁膜ＬＩ１は、例えばＢＰＳＧ膜である。この第１層間絶縁膜ＬＩ１には、ｎ型拡散領域ＮＳおよびｐ型バックゲート領域ＰＢＧに達する複数の第１接続孔ＣＮ１が形成されており、複数の第１接続孔ＣＮ１の内部にはそれぞれ金属膜、例えばタングステン（Ｗ）膜からなるプラグＰＬ１が埋め込まれている。
【０１８８】
複数のプラグＰＬ１は、平面視において、第２方向（図４６中のｙ方向）に第２０間隔を有して、エピタキシャル層ＥＰの主面において第２方向と直交する第１方向（図４６中のｘ方向）に延伸する２つのゲート電極ＧＥと、第１方向に第２１間隔を有して、第２方向に延伸する２つのゲート電極ＧＥとに囲まれた領域の中央部に配置されている。
【０１８９】
従って、複数のプラグＰＬ１は、互いに離間して配置され、それぞれがｎ型拡散領域ＮＳおよびｐ型拡散領域ＰＣＨと接続している。
【０１９０】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には複数のプラグＰＬ１と電気的に接続する第１層目の配線ＭＬ１が形成されている。第１層目の配線ＭＬ１は、例えばアルミニウム（Ａｌ）合金膜からなり、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間には、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜が順次形成された積層膜からなるバリアメタル膜ＢＭ１が形成されている。アルミニウム（Ａｌ）合金膜は、例えば銅（Ｃｕ）を含むＡｌＣｕ膜、または銅（Ｃｕ）およびシリコン（Ｓｉ）を含むＡｌＣｕＳｉ膜である。
【０１９１】
第１層目の配線ＭＬ１は、平面視においてソース用電極パッドＳＰ３Ａの全領域に形成されている。
【０１９２】
第１層目の配線ＭＬ１上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からソース用電極パッドＳＰ３Ａを構成する第１層目の配線ＭＬ１が露出しており、この開口部に露出した第１層目の配線ＭＬ１にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【０１９３】
前述したように、第１接続孔ＣＮ１に埋め込まれたプラグＰＬ１は互いに離間して配置されており、このソース用電極パッドＳＰ３Ａの場合、平面視においてソース用電極パッドＳＰ３Ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は１０％である。
【０１９４】
＜ゲート用電極パッドおよび制御回路用電極パッド＞
ゲート用電極パッドおよび制御回路用電極パッドの構造について図４８および図４９を用いて説明する。
【０１９５】
ゲート用電極パッドＧＰ３Ａおよび制御回路用電極パッドＣＰ３Ａは、前述の図１に示したように、出力ＭＯＳＦＥＴ部ＭＣおよび制御回路部ＣＣが形成されていない領域の素子分離部に設けられている。
【０１９６】
図４８および図４９に示すように、ｎ型のエピタキシャル層ＥＰ上に素子分離部を構成する酸化膜ＬＯが形成されており、この酸化膜ＬＯ上に、多結晶シリコン膜ＰＯを介して第１層間絶縁膜ＬＩ１が形成されている。例えばゲート用電極パッドＧＰ３Ａの場合は、多結晶シリコン膜ＰＯはＵＭＯＳ素子のゲート電極と電気的に接続されている。
【０１９７】
この第１層間絶縁膜ＬＩ１には、多結晶シリコン膜ＰＯに達する複数の第１接続孔ＣＮ１が互いに離間して形成されており、複数の第１接続孔ＣＮ１の内部にはそれぞれプラグＰＬ１が埋め込まれている。
【０１９８】
従って、複数のプラグＰＬ１は、互いに離間して配置され、それぞれが多結晶シリコン膜ＰＯと接続している。
【０１９９】
複数のプラグＰＬ１が形成された状態で、第１層間絶縁膜ＬＩ１上には複数のプラグＰＬ１と電気的に接続する第１層目の配線ＭＬ１が形成されており、第１層目の配線ＭＬ１と第１層間絶縁膜ＬＩ１との間にはバリアメタル膜ＢＭ１が形成されている。
【０２００】
第１層目の配線ＭＬ１は、平面視において、ゲート用電極パッドＧＰ３Ａの全領域および制御回路用電極パッドＣＰ３Ａの全領域に形成されている。
【０２０１】
第１層目の配線ＭＬ１上にはパッシベーション膜（図示は省略）が形成されている。このパッシベーション膜に形成された開口部（図示は省略）からゲート用電極パッドＧＰ３Ａまたは制御回路用電極パッドＣＰ３Ａを構成する第１層目の配線ＭＬ１が露出しており、この開口部に露出した第１層目の配線ＭＬ１にＣｕワイヤＣＷ（前述の図１参照）が接続される。
【０２０２】
前述したように、第１接続孔ＣＮ１に埋め込まれたプラグＰＬ１は互いに離間して配置されており、このゲート用電極パッドＧＰ３Ａの場合、平面視においてゲート用電極パッドＧＰ３Ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は１０％である。また、同様に、この制御回路用電極パッドＣＰ３Ａの場合、平面視において制御回路用電極パッドＣＰ３Ａを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は１０％である。
【０２０３】
≪電極パッドの第２の構造≫
実施の形態３による１層配線構造の半導体装置に備わる電極パッドの第２の構造を図５０〜図５３を用いて説明する。
【０２０４】
図５０はエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図５１はエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２１％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図５２は素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図５３は素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２１％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。
【０２０５】
＜ソース用電極パッド＞
ソース用電極パッドの構造について図５０および図５１を用いて説明する。
【０２０６】
ソース用電極パッドＳＰ３Ｂが、前述の図４６および図４７を用いて説明したソース用電極パッドＳＰ３Ａと相違する点は、プラグＰＬ１の構造である。ここでは、ソース用電極パッドＳＰ３Ｂを構成するプラグＰＬ１の構造について説明し、その他の構造については、ソース用電極パッドＳＰ３Ａと同様であるため、その説明は省略する。
【０２０７】
図５０および図５１に示すように、複数のプラグＰＬ１は、平面視において、第２方向（図５０中のｙ方向）に第１間隔を有して形成された隣り合うゲート電極ＧＥの間に、第２方向に第２２間隔を有して、エピタキシャル層ＥＰの主面において第２方向と直交する第１方向（図５０のｘ方向）に沿って延在するストライプパターンからなる。
【０２０８】
すなわち、複数のプラグＰＬ１は、第２方向に第２２間隔を有して第１方向に延伸する複数のパターンから構成されたストライプ形状であって、それぞれがｎ型拡散領域ＮＳおよびｐ型バックゲート領域ＰＢＧと接続している。
【０２０９】
第１層目の配線ＭＬ１は、平面視においてソース用電極パッドＳＰ３Ｂの全領域に形成されている。
【０２１０】
このソース用電極パッドＳＰ３Ｂの場合、平面視においてソース用電極パッドＳＰ３Ｂを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は２１％である。
【０２１１】
＜ゲート用電極パッドおよび制御回路用電極パッド＞
ゲート用電極パッドおよび制御回路用電極パッドの構造について図５２および図５３を用いて説明する。
【０２１２】
ゲート用電極パッドＧＰ３Ｂおよび制御回路用電極パッドＣＰ３Ｂが、前述の図４８および図４９を用いて説明したゲート用電極パッドＧＰ３Ａおよび制御回路用電極パッドＣＰ３Ａと相違する点は、プラグＰＬ１の配置である。ここでは、ゲート用電極パッドＧＰ３Ｂおよび制御回路用電極パッドＣＰ３Ｂを構成するプラグＰＬ１の構造について説明し、その他の構造については、上記ゲート用電極パッドＧＰ３Ａおよび制御回路用電極パッドＣＰ３Ａと同様であるため、その説明は省略する。
【０２１３】
図５２および図５３に示すように、複数のプラグＰＬ１は、互いに離間して配置され、それぞれが多結晶シリコン膜ＰＯと接続している。しかし、ゲート用電極パッドＧＰ３Ｂおよび制御回路用電極パッドＣＰ３ＢにおけるプラグＰＬ１の配置密度が前述の第１の構造（ゲート用電極パッドＧＰ３Ａおよび制御回路用電極パッドＣＰ３Ａ）におけるプラグＰＬ１の配置密度よりも高い。
【０２１４】
第１層目の配線ＭＬ１は、平面視においてゲート用電極パッドＧＰ３Ｂの全領域または制御回路用電極パッドＣＰ３Ｂの全領域に形成されている。
【０２１５】
このゲート用電極パッドＧＰ３Ｂの場合、平面視においてゲート用電極パッドＧＰ３Ｂを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は２１％である。また、同様に、この制御回路用電極パッドＣＰ３Ｂの場合、平面視において制御回路用電極パッドＣＰ３Ｂを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は２１％である。
【０２１６】
≪電極パッドの第３の構造≫
実施の形態３による１層配線構造の半導体装置に備わる電極パッドの第３の構造を図５４〜図５７を用いて説明する。
【０２１７】
図５４はエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部平面図である。図５５はエピタキシャル層に形成された拡散領域と第１層目の配線との間に位置するプラグのデータ率が２４％の出力ＭＯＳＦＥＴのソース用電極パッドを示す要部断面図である。図５６は素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部平面図である。図５７は素子分離部上に形成された導体と第１層目の配線との間に位置するプラグのデータ率が２４％の制御回路用電極パッドおよび出力ＭＯＳＦＥＴのゲート用電極パッドを示す要部断面図である。
【０２１８】
＜ソース用電極パッド＞
ソース用電極パッドの構造について図５４および図５５を用いて説明する。
【０２１９】
ソース用電極パッドＳＰ３Ｃが、前述の図４６および図４７を用いて説明したソース用電極パッドＳＰ３Ａと相違する点は、プラグＰＬ１の構造である。ここでは、ソース用電極パッドＳＰ３Ｃを構成するプラグＰＬ１の構造について説明し、その他の構造については、上記ソース用電極パッドＳＰ３Ａと同様であるため、その説明は省略する。
【０２２０】
図５４および図５５に示すように、複数のプラグＰＬ１は、平面視において、第１方向（図５４中のｘ方向）に延伸する第１パターン、およびエピタキシャル層ＥＰの主面において第１方向と直交する第２方向（図５４中のｙ方向）に第１パターンと第２３間隔を有し、第１方向に延伸する第２パターンを含む。さらに、複数のプラグＰＬ１は、平面視において、第１パターンの一端と第２パターンの一端とを繋ぐ第３パターン、および第１パターンの他端と第２パターンの他端とを繋ぐ第４パターンを含み、第１パターン、第２パターン、第３パターン、および第４パターンが一体となった導体から構成されている。
【０２２１】
すなわち、複数のプラグＰＬ１は、四角の枠形状であって、ｎ型拡散領域ＮＳおよびｐ型バックゲート領域ＰＢＧと接続している。
【０２２２】
第１層目の配線ＭＬ１は、平面視においてソース用電極パッドＳＰ３Ｃの全領域に形成されている。
【０２２３】
このソース用電極パッドＳＰ３Ｃの場合、平面視においてソース用電極パッドＳＰ３Ｃを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は２４％である。
【０２２４】
＜ゲート用電極パッドおよび制御回路用電極パッド＞
ゲート用電極パッドおよび制御回路用電極パッドの構造について図５６および図５７を用いて説明する。
【０２２５】
ゲート用電極パッドＧＰ３Ｃおよび制御回路用電極パッドＣＰ３Ｃが、前述の図４８および図４９を用いて説明したゲート用電極パッドＧＰ３Ａおよび制御回路用電極パッドＣＰ３Ａと相違する点は、プラグＰＬ１の配置である。ここでは、ゲート用電極パッドＧＰ３Ｃおよび制御回路用電極パッドＣＰ３Ｃを構成するプラグＰＬ１の構造について説明し、その他の構造については、上記ゲート用電極パッドＧＰ３Ａおよび上記制御回路用電極パッドＣＰ３Ａと同様であるため、その説明は省略する。
【０２２６】
図５６および図５７に示すように、複数のプラグＰＬ１は、互いに離間して配置され、それぞれが多結晶シリコン膜ＰＯと接続している。しかし、ゲート用電極パッドＧＰ３Ｃおよび制御回路用電極パッドＣＰ３ＣにおけるプラグＰＬ１の配置密度が前述の第１の構造（ゲート用電極パッドＧＰ３Ａおよび制御回路用電極パッドＣＰ３Ａ）におけるプラグＰＬ１の配置密度よりも高い。
【０２２７】
第１層目の配線ＭＬ１は、平面視においてゲート用電極パッドＧＰ３Ｃの全領域または制御回路用電極パッドＣＰ３Ｃの全領域に形成されている。
【０２２８】
このゲート用電極パッドＧＰ３Ｃの場合、平面視においてゲート用電極パッドＧＰ３Ｃを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は２４％である。また、同様に、この制御回路用電極パッドＣＰ３Ｃの場合、平面視において制御回路用電極パッドＣＰ３Ｃを覆うパッシベーション膜に形成された開口部の面積に対する開口部の直下に位置するプラグＰＬ１の面積の割合（データ率）は２４％である。
【０２２９】
≪実施の形態３による作用効果≫
このように、実施の形態３では、ソース用電極パッドＳＰ３Ａ，ＳＰ３Ｂ，ＳＰ３Ｃ、ゲート用電極パッドＧＰ３Ａ，ＧＰ３Ｂ，ＧＰ３Ｃ、および制御回路用電極パッドＣＰ３Ａ，ＣＰ３Ｂ，ＣＰ３Ｃにおいて、第１層目の配線ＭＬ１とｎ型拡散領域ＮＳ等とをプラグＰＬ１によって接続し、プラグＰＬ１を互いに離間して配置している。プラグＰＬ１は、アルミニウム（Ａｌ）膜よりも硬い金属膜、例えばタングステン（Ｗ）により構成されているので、プラグＰＬ１が、面でＣｕワイヤをボンディングする際の超音波印加時の伸長・圧縮応力を受け止めることができる。これにより、第１層目の配線ＭＬ１のたわみが低減して、バリアメタル膜ＢＭ１にクラックが入りにくくなる。
【０２３０】
平面視において電極パッドの全領域に形成されたプラグＰＬ１の面積を平面視における電極パッドの面積で除したプラグＰＬ１のデータ率としては、クラック発生率とプラグＰＬ１のデータ率との関係から１０％〜７０％が好適であると考えられる。
【０２３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０２３２】
ＢＭ１，ＢＭ２  バリアメタル膜
ＣＣ  制御回路部
ＣＮ  開口部
ＣＮ１  第１接続孔（ビア、コンタクトホール）
ＣＮ２  第２接続孔（ビア、コンタクトホール）
ＣＮＴ  開口部
ＣＰ  制御回路用電極パッド
ＣＰ１Ａ，ＣＰ１Ａａ  制御回路用電極パッド
ＣＰ１Ｂ，ＣＰ１Ｂａ  制御回路用電極パッド
ＣＰ１Ｃ，ＣＰ１Ｃａ  制御回路用電極パッド
ＣＰ２，ＣＰ２ａ  制御回路用電極パッド
ＣＰ３Ａ，ＣＰ３Ｂ，ＣＰ３Ｃ  制御回路用電極パッド
ＣＰＤ，ＣＰＳ  制御回路用電極パッド
ＣＷ  Ｃｕワイヤ
ＥＰ  エピタキシャル層
ＧＥ  ゲート電極
ＧＩ  ゲート絶縁膜
ＧＰ  ゲート用電極パッド
ＧＰ１Ａ，ＧＰ１Ａａ  ゲート用電極パッド
ＧＰ１Ｂ，ＧＰ１Ｂａ  ゲート用電極パッド
ＧＰ１Ｃ，ＧＰ１Ｃａ  ゲート用電極パッド
ＧＰ２，ＧＰ２ａ  ゲート用電極パッド
ＧＰ３Ａ，ＧＰ３Ｂ，ＧＰ３Ｃ  ゲート用電極パッド
ＧＰＡ  ゲート引き回し電極
ＧＰＤ，ＧＰＳ  ゲート用電極パッド
ＧＴＲ  ゲート用の溝
ＬＥ  リード端子
ＬＩ１  第１層間絶縁膜
ＬＩ２  第２層間絶縁膜
ＬＯ  絶縁膜
ＭＣ  出力ＭＯＳＦＥＴ部
ＭＬ１  第１層目の配線
ＭＬ２  第２層目の配線
ＮＳ  ｎ型拡散領域（ソース）
ＰＡ  パッシベーション膜（表面保護膜）
ＰＢＧ  ｐ型バックゲート領域
ＰＣＨ  ｐ型拡散領域（チャネル）
ＰＤ  ＵＭＯＳ素子
ＰＬ１，ＰＬ２  プラグ
ＰＯ  多結晶シリコン膜
ＳＭ  半導体装置
ＳＰ  ソース用電極パッド
ＳＰ１Ａ，ＳＰ１Ｂ，ＳＰ１Ｃ  ソース用電極パッド
ＳＰ２  ソース用電極パッド
ＳＰ３Ａ，ＳＰ３Ｂ，ＳＰ３Ｃ  ソース用電極パッド
ＳＰＤ，ＳＰＳ  ソース用電極パッド
ＳＵＢ  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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