(57)【要約】【課題】  本発明は、ＰＮ接合の一部に電界及び電流が集中する問題を解消できる半導体素子を提供することを目的とする。【解決手段】第１導電型の半導体基板１０と、該半導体基板の上面側に形成された第２導電型の活性領域１２と、該半導体基板の上面側に平面視で該活性領域と接するように形成された第２導電型の内側ＶＬＤ領域１４と、該半導体基板の上面側に平面視で該内側ＶＬＤ領域の該活性領域と接する部分と反対側の部分と接するように形成された第２導電型のウェル領域１６とを備える。該ウェル領域は該活性領域よりも深く形成され、該内側ＶＬＤ領域は、該活性領域と接する部分では該活性領域と同じ深さであり、該活性領域から該ウェル領域に向かって深さが漸増し、該ウェル領域と接する部分では該ウェル領域と同じ深さとなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上面側に形成された第２導電型の活性領域と、
前記半導体基板の上面側に平面視で前記活性領域と接するように形成された第２導電型の内側ＶＬＤ領域と、
前記半導体基板の上面側に平面視で前記内側ＶＬＤ領域の前記活性領域と接する部分と反対側の部分と接するように形成された第２導電型のウェル領域と、を備え、
前記ウェル領域は前記活性領域よりも深く形成され、
前記内側ＶＬＤ領域は、前記活性領域と接する部分では前記活性領域と同じ深さであり、前記活性領域から前記ウェル領域に向かって深さが漸増し、前記ウェル領域と接する部分では前記ウェル領域と同じ深さとなることを特徴とする半導体素子。
【請求項２】
前記活性領域の一部に前記活性領域より浅く形成された第１導電型のエミッタ領域と、
平面視で前記活性領域から前記内側ＶＬＤ領域又は前記ウェル領域まで伸び、前記活性領域よりも深くかつ前記ウェル領域よりも浅く形成されたトレンチゲートと、
前記半導体基板の下面側に形成された第２導電型のコレクタ領域と、を備え、
前記活性領域はベース領域であり、
前記トレンチゲートの端部は、前記内側ＶＬＤ領域又は前記ウェル領域に覆われることで、前記半導体基板と接しないことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記半導体基板の下面側に形成された第１導電型のカソード領域を備え、
前記活性領域はアノード領域であり、
ダイオードを構成する請求項１に記載の半導体素子。
【請求項４】
前記内側ＶＬＤ領域は、平面視で複数の点状の領域が重なるもの、又は平面視で複数のストライプ状の領域が重なるものであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板の上面側に形成された第２導電型の活性領域と、
平面視で凸部を有し、前記半導体基板の上面側に前記凸部以外の部分で前記活性領域に接するように形成された第２導電型のウェル領域と、
前記半導体基板の上面側に、平面視で前記凸部と前記活性領域に接するように形成された第２導電型の内側ＶＬＤ領域と、を備え、
前記ウェル領域は前記活性領域よりも深く形成され、
前記内側ＶＬＤ領域は、前記活性領域と接する部分では前記活性領域と同じ深さであり、前記活性領域から前記凸部に向かって深さが漸増し、前記凸部と接する部分では前記凸部と同じ深さとなることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば大電流のスイッチングなどに用いられる高耐圧の半導体素子に関する。
【背景技術】
【０００２】
ＩＧＢＴなどの電力用途の半導体素子は、例えば、省エネルギー化が進むエアコン、冷蔵庫、又は洗濯機などの家電製品のインバータ回路、新幹線又は地下鉄車両のモータ制御、ハイブリッド・カーのインバータ・コンバータの制御、又は太陽光又は風力発電用のコンバータ回路などに幅広く用いられている。
【０００３】
このような半導体素子では動作（使用）時において安定した高耐圧特性を有することが重要である。そのため、半導体素子の外周部分において電界を緩和する様々な構造がこれまでに提案されている。半導体素子の外周部分に設けるガードリングはその代表的な構造である。他の構造として非特許文献１、２には、外周部分に形成されたＶＬＤ（Ｖａｒｉａｔｉｏｎ  ｏｆ  Ｌａｔｅｒａｌ  Ｄｏｐｉｎｇ）領域が開示されている。ＶＬＤ領域は、ガードリングなどと比較して面積を縮小しつつ優れた耐圧特性を実現できる点で有効である。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６１−８４８３０号公報
【特許文献２】特開平１−１２３４７８号公報
【特許文献３】特開平２−１１４６４６号公報
【非特許文献】
【０００５】
【非特許文献１】“Variation of Lateral Doping - A New Concept to Avoid High Voltage Breakdown of Planar Junctions”IEDM 1985
【非特許文献２】“Variation of Lateral Doping as a Field Terminator for High-Voltage Power Devices” IEEE Trans. Electron Devices, 1986
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電力用途の半導体素子は、半導体基板の上面側に、素子が形成される素子領域とその外周を取り囲む電界緩和領域とを備える。この素子領域の範囲内には主電流が流れる活性領域の他に、素子が例えばトランジスタである場合には制御電極パッドなどを形成する部分を含む。ここで、断面視における活性領域端部が活性領域とは導電型が反対の領域と接すると、曲率の大きいＰＮ接合が形成されることがある。これは活性領域の深さが、通常、素子の動作特性に応じて決められるためで、活性領域の深さが浅くなれば、ＰＮ接合の曲率は大きくなり電界及び電流が集中する問題が生じやすくなっていた。そこで、活性領域と同じ導電型で活性領域よりも深く形成されたウェル領域で活性領域端部を覆い、曲率の大きいＰＮ接合が形成されないようにすることが行われていた。
【０００７】
しかしながら、ウェル領域は活性領域よりも深く形成されるので、ウェル領域の内周側（活性領域側）の部分にも曲率部が形成されるものとなるので、パターン形状次第では部分的に曲率の大きいＰＮ接合が形成される問題があった。曲率の大きいＰＮ接合には電界及び電流が集中する問題があった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、ＰＮ接合の一部に電界及び電流が集中する問題を解消できる半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願の発明に係る半導体素子は、第１導電型の半導体基板と、該半導体基板の上面側に形成された第２導電型の活性領域と、該半導体基板の上面側に平面視で該活性領域と接するように形成された第２導電型の内側ＶＬＤ領域と、該半導体基板の上面側に平面視で該内側ＶＬＤ領域の該活性領域と接する部分と反対側の部分と接するように形成された第２導電型のウェル領域と、を備える。そして、該ウェル領域は該活性領域よりも深く形成され、該内側ＶＬＤ領域は、該活性領域と接する部分では該活性領域と同じ深さであり、該活性領域から該ウェル領域に向かって深さが漸増し、該ウェル領域と接する部分では該ウェル領域と同じ深さとなることを特徴とする。
【００１０】
本願の発明に係る他の半導体素子は、第１導電型の半導体基板と、該半導体基板の上面側に形成された第２導電型の活性領域と、平面視で凸部を有し、該半導体基板の上面側に該凸部以外の部分で該活性領域に接するように形成された第２導電型のウェル領域と、該半導体基板の上面側に、平面視で該凸部と該活性領域に接するように形成された第２導電型の内側ＶＬＤ領域と、を備える。そして、該ウェル領域は該活性領域よりも深く形成され、該内側ＶＬＤ領域は、該活性領域と接する部分では該活性領域と同じ深さであり、該活性領域から該凸部に向かって深さが漸増し、該凸部と接する部分では該凸部と同じ深さとなることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＰＮ接合の一部に電界及び電流が集中する問題を解消できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態１に係る半導体素子の平面図（Ａ）、及び拡大平面図（Ｂ）である。
【図２】図１ＢのＩＩ−ＩＩ´破線における断面図である。
【図３】図１ＢのＩＩＩ−ＩＩＩ´破線における断面図である。
【図４】図１ＢのＩＶ−ＩＶ´破線における断面図である。
【図５】本発明の実施の形態１に係る半導体素子を含む回路図である。
【図６】ターンオフ時の動作波形（ＶＣＥ（ｐｅａｋ））を示す図である。
【図７】比較例の半導体素子の断面図である。
【図８】ＶＣＥ（ｐｅａｋ）時における電流経路を示す図である。
【図９】内側ＶＬＤ領域、ウェル領域、及び外側ＶＬＤ領域を１回のイオン注入で形成することを示す断面図（Ａ）、及び平面図（Ｂ）である。
【図１０】複数の点状開口を有する酸化膜を示す断面図（Ａ）、及び平面図（Ｂ）である。
【図１１】本発明の実施の形態２に係る半導体素子の断面図である。
【図１２】本発明の実施の形態３に係る半導体素子の平面図（Ａ）、及び拡大平面図（Ｂ）である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態に係る半導体素子について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
【００１４】
実施の形態１．
図１Ａは、本発明の実施の形態１に係る半導体素子のうち主としてｐ型の領域を概念的に示す平面図である。この図では説明の便宜上、半導体基板主面（半導体基板上面）上の絶縁膜および電極パターンを省略している。本発明の実施の形態１に係る半導体素子はトレンチゲートを有するＩＧＢＴである。この半導体素子は、シリコンなどの半導体基板１０をベースとして構成され、ｎ型（以後、第１導電型という）の半導体基板を使用することで、半導体基板１０の一部はｎ型のドリフト領域として機能する。
【００１５】
半導体基板１０の上面側には、平面視における半導体素子の中央部を含む比較的大きな領域を占めるｐ型（以後、第２導電型という）の活性領域１２が形成されている。活性領域１２はＩＧＢＴのベース領域として機能する。活性領域１２の中には後述するトレンチゲート及びエミッタ領域が形成される。また、活性領域１２の上にエミッタ電極が形成される。半導体基板１０の上面側には、平面視で活性領域１２と接するように第２導電型の内側ＶＬＤ領域１４が形成されている。内側ＶＬＤ領域１４は、第２導電型のＶＬＤ（Ｖａｒｉａｔｉｏｎ  ｏｆ  Ｌａｔｅｒａｌ  Ｄｏｐｉｎｇ）構造が形成された領域である。
【００１６】
半導体基板１０の上面側に、平面視で内側ＶＬＤ領域１４の活性領域１２と接する部分と反対側の部分と接するように第２導電型のウェル領域１６が形成されている。ウェル領域１６は一体的に形成された第１ウェル領域１６ａ、第２ウェル領域１６ｂ、及び第３ウェル領域１６ｃを有している。第１ウェル領域１６ａと第２ウェル領域１６ｂの境界、及び第２ウェル領域１６ｂと第３ウェル領域１６ｃの境界は破線で示されている。第１ウェル領域１６ａはゲートフィンガーが設けられる部分に対応し、第２ウェル領域１６ｂはゲートパッドが設けられる部分に対応する。
【００１７】
第３ウェル領域１６ｃの外周部には外側ＶＬＤ領域１８が設けられている。外側ＶＬＤ領域１８は、活性領域１２、内側ＶＬＤ領域１４、及びウェル領域１６を囲みつつ、第３ウェル領域１６ｃと接している。外側ＶＬＤ領域１８は、半導体基板１０の外周側に形成される周知の耐圧保持構造として機能する領域である。
【００１８】
図１Ｂは、図１Ａの破線で囲まれた領域Ｐ１の拡大平面図である。活性領域１２と接して第１導電型のエミッタ領域２０が形成されている。エミッタ領域２０は平面視で直線的に複数形成されている。平面視で活性領域１２から内側ＶＬＤ領域１４又はウェル領域１６まで直線的に伸びる複数のトレンチゲート２２が形成されている。トレンチゲート２２はエミッタ領域２０と直交する。トレンチゲート２２はゲートフィンガーを介してゲートパッドに電気的に接続され駆動信号を受けるようになっている。
【００１９】
図２は、図１ＢのＩＩ−ＩＩ´破線における断面図である。エミッタ領域２０は、活性領域１２より浅く形成されている。トレンチゲート２２は活性領域１２よりも深く、すなわち活性領域１２を貫通するように形成されている。内側ＶＬＤ領域１４は、横方向に互いに重なりあう複数の第２導電型層１４ａで形成されている。複数の第２導電型層１４ａの包絡線は破線で示されている。内側ＶＬＤ領域１４によって形成される第２導電型の領域の輪郭はこの包絡線のとおりである。半導体基板１０のドリフト領域１０ａの下面側には、第１導電型のバッファ領域４０、第２導電型のコレクタ領域４２、及びコレクタ電極４４が形成されている。
【００２０】
図３は、図１ＢのＩＩＩ−ＩＩＩ´破線における断面図である。ウェル領域１６は活性領域１２よりも深く、かつ活性領域１２よりも不純物濃度が高くなるように形成されている。内側ＶＬＤ領域１４は、活性領域１２と接する部分では活性領域１２と同じ深さであり、活性領域１２からウェル領域１６に向かって深さが漸増し、ウェル領域１６と接する部分ではウェル領域１６と同じ深さとなる。また、内側ＶＬＤ領域１４の不純物濃度は活性領域１２側からウェル領域１６側へ向かって漸増する。
【００２１】
図４は、図１ＢのＩＶ−ＩＶ´破線における断面図である。トレンチゲート２２は、ウェル領域１６よりも浅く形成されている。トレンチゲート２２の端部２２ａは、内側ＶＬＤ領域１４又はウェル領域１６に覆われる（内包される）ことで半導体基板１０のドリフト領域１０ａと接しないようになっている。なお、参考までにトレンチゲート２２などとの位置関係を明確にするために、活性領域１２と内側ＶＬＤ領域１４は破線で示す。
【００２２】
本発明の実施の形態１に係る半導体素子を図５に示す回路要素として用いた場合について説明する。図５は、本発明の実施の形態１に係る半導体素子であるＩＧＢＴを含む回路図である。この回路はＬ負荷（インダクタンス)のスイッチング回路である。このような回路では半導体素子をオフするときにコレクタ-エミッタ間電圧（ＶＣＥ）が大きくなる。図６は、図５に示す回路において半導体素子であるＩＧＢＴをターンオフさせたときの動作波形であり、ＶＣＥ（ｐｅａｋ）が出現することを示す図である。ターンオフ時はゲートの電圧降下とともにＶＣＥが上昇して、半導体素子に流れる電流（ＩＣＥ）は低下していく。そして、ＶＣＥが上昇し最大値（ＶＣＥ（ｐｅａｋ））となったきに半導体素子内に発生する電界は最も強くなる。
【００２３】
ここで、本発明の実施の形態１に係る半導体素子の理解を容易にするために、比較例の半導体素子について説明する。図７は、比較例の半導体素子の断面図である。図７は、図２の断面図に似ているが、内側ＶＬＤ領域が形成されていない点において図２の断面図と異なる。比較例の半導体素子は、活性領域１２とウェル領域１００が直接接している。そのため、ウェル領域１００のうち活性領域１２側の曲率が大きい部分（破線で示す）が半導体基板１０に接するので、曲率の大きいＰＮ接合が形成される。
【００２４】
例えば、ＲＢＳＯＡ（逆バイアス安全動作領域：Ｒｅｖｅｒｓｅ  Ｂｉａｓｅｄ  Ｓａｆｅ  Ｏｐｅｒａｔｉｎｇ  Ａｒｅａ）試験などにおいて大電流通電状態から電流遮断を行うと、半導体基板（ドリフト領域）内に存在しているホールは電界が強く発生している領域に集中して流れ込む。このキャリアの流れ込みがホール電流となる。比較例の半導体素子についてこの試験を行うと、図７の破線部分の電界が高くなり、この部分にホール電流が集中する。そうすると、この部分の温度が上昇し例えば６００Ｋ（ケルビン）程度まで到達すると大きなダメージを受ける。
【００２５】
ところが、本発明の実施の形態１に係る半導体素子によれば、ウェル領域１６を構成要素とするＰＮ接合の一部に電界及び電流が集中することを防止できる。本発明の実施の形態１に係る内側ＶＬＤ領域１４は、活性領域１２と接する部分では活性領域１２と同じ深さであり、活性領域１２からウェル領域１６に向かって深さが漸増し、ウェル領域１６と接する部分ではウェル領域１６と同じ深さとなる。またその不純物濃度は活性領域１２側からウェル領域１６側へ向かって漸増する。これにより、ウェル領域１６によって曲率の大きいＰＮ接合が形成されることはなくなるので、ＰＮ接合の一部に電界及び電流が集中する問題を解消できる。
【００２６】
図８は、ＶＣＥ（ｐｅａｋ）時における電流経路を示す図である。ホール電流は矢印で示されている。ＶＣＥ（ｐｅａｋ）のときのホール電流は、ウェル領域へ集中することなく活性領域１２を経由してエミッタ領域２０へ流れる。活性領域１２は広く形成されているので、活性領域１２にホール電流を流すことでホール電流を分散させることができる。よって半導体素子の信頼性を高めることができる。
【００２７】
本発明の実施の形態１に係る半導体素子では、ウェル領域１６と活性領域１２の間に内側ＶＬＤ領域１４を形成することで、ウェル領域１６と活性領域１２が直接接する部分はないので、半導体素子の信頼性を高める効果が高い。なお、比較例と比べると非常に少ないホール電流がウェル領域１６に流れるが、ウェル領域１６は低抵抗な領域であるためホール電流による発熱は少ない。
【００２８】
内側ＶＬＤ領域１４又はウェル領域１６でトレンチゲート２２の端部を覆っているため、トレンチゲート２２の端部は半導体基板１０と接しない。よって、トレンチゲート２２端部の角になった部分の電界が高くなって耐圧が低下することを防止できる。
【００２９】
ところで、内側ＶＬＤ領域１４、ウェル領域１６、及び外側ＶＬＤ領域１８（耐圧保持領域）は１回のイオン注入で形成することが可能である。この場合、内側ＶＬＤ領域１４を設けることによる工程の増加を回避できる。図９は、内側ＶＬＤ領域、ウェル領域、及び外側ＶＬＤ領域を同時に形成するために、これらを１回のイオン注入で形成することを示す断面図と平面図である。図９Ａは断面図であり、図９Ｂは平面図である。
【００３０】
簡単ではあるが内側ＶＬＤ領域１４、ウェル領域１６、及び外側ＶＬＤ領域１８の製造方法について説明する。まず、半導体基板１０の上に酸化膜を設けた後、写真製版技術により平面視でストライプ状の開口を複数有する酸化膜７０を形成する。複数の開口は、ウェル領域１６を形成するための開口７０ａから離れるほど幅及び開口密度が小さくなる。そして、酸化膜７０をマスクとして例えばボロンなどの不純物注入を行う。その後不純物の活性化のための熱処理を施す。こうすると１回のイオン注入及び熱処理で、内側ＶＬＤ領域１４、ウェル領域１６、及び外側ＶＬＤ領域１８（耐圧保持領域）を形成できるので効率的である。この場合、内側ＶＬＤ領域１４は平面視で複数のストライプ状の領域が重なるものとなる。
【００３１】
マスクとして使用する酸化膜に点状開口を形成してもよい。図１０は、複数の点状開口を有する酸化膜を示す断面図と平面図である。図１０Ａは断面図であり、図１０Ｂは平面図である。酸化膜７２は、平面視で複数の点状開口を有している。酸化膜７２をマスクとして半導体基板１０にイオン注入し熱処理を施すことで、平面視で複数の点状の領域が重なる内側ＶＬＤ領域を形成できる。この場合、酸化膜７２の開口の大きさを調整することで内側ＶＬＤ領域及び外側ＶＬＤ領域の不純物濃度を細かく調整できる。なお、ストライプ状の部分と点状の部分を兼ね備えた酸化膜を形成してもよい。
【００３２】
本発明の実施の形態１に係る半導体素子は、エミッタ電極を基準にしてコレクタ電極に正電位が印加された時にウェル領域へホール電流が集中することを抑制するものである。従って、本発明の実施の形態１に係る半導体素子は、上述した大電流遮断時以外にも、高温逆バイアス試験(ＨＴＲＢ：Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｒｅｖｅｒｓｅ  Ｂｉａｓ  Ｔｅｓｔ)等の電圧を常時印加する場合においても効果がある。
【００３３】
上述の各領域の導電型は逆転させてもよい。つまり、ｎ型を第１導電型、ｐ型を第２導電型としたが、ｐ型を第１導電型、ｎ型を第２導電型としてもよい。
【００３４】
トレンチゲート２２は、平面視で活性領域１２から内側ＶＬＤ領域１４まで伸びてもよいし、活性領域１２からウェル領域１６まで伸びてもよい。どちらの場合でも、トレンチゲート２２の端部が第１導電型の半導体基板１０と接しないようにすることが好ましい。
【００３５】
外側ＶＬＤ領域１８は、ＶＬＤ構造以外の耐圧保持領域で置き換えることができる。外側ＶＬＤ領域１８にかえて例えばガードリング又はリサーフ構造などの電界緩和領域を形成してもよい。また、半導体素子の最外周には周知のチャネルストッパ領域を形成することが好ましい。
【００３６】
本発明の実施の形態１に係る半導体素子はＩＧＢＴに限定されず、パワーＭＯＳＦＥＴ、プレーナゲート構造を持つ半導体素子、ＬＳＩ、又はダイオードでもよい。なお、これらの変形は、適宜に以下の実施の形態に係る半導体素子にも応用できる。
【００３７】
実施の形態２．
図１１は、本発明の実施の形態２に係る半導体素子の断面図である。本発明の実施の形態２に係る半導体素子はダイオードである。第１導電型の半導体基板２００の下面側に第１導電型のカソード領域２０２が形成されている。半導体基板２００の上面側にアノード領域として機能する第２導電型の活性領域２０４が形成されている。
【００３８】
半導体基板２００の上面側には、平面視で活性領域２０４を囲むように、活性領域２０４よりも深いウェル領域２０６が形成されている。ウェル領域２０６は低抵抗で発熱を抑制するために効果的であるので、活性領域２０４よりも深く形成している。そして、ウェル領域２０６と活性領域２０４は内側ＶＬＤ領域２０８で接続されている。内側ＶＬＤ領域２０８の深さは実施の形態１と同様である。ウェル領域２０６の外側には外側ＶＬＤ領域２１０が形成されている。
【００３９】
このように、活性領域２０４とウェル領域２０６の間に内側ＶＬＤ領域２０８を形成することで、実施の形態１と同様の効果を有するダイオードを製造することができる。
【００４０】
実施の形態３．
本発明の実施の形態３に係る半導体素子は、実施の形態１との共通点が多いので実施の形態１との相違点を中心に説明する。図１２Ａは、本発明の実施の形態３に係る半導体素子の平面図である。本発明の実施の形態３に係る半導体素子は、内側ＶＬＤ領域１４Ａを部分的に形成した点において実施の形態１と異なっている。
【００４１】
半導体基板１０の上面側に形成されたウェル領域１６は平面視で複数の凸部１６Ａを有している。凸部１６Ａとは、ウェル領域１６のうち平面視で活性領域１２の方に突き出た部分である。ウェル領域１６は、凸部１６Ａ以外の部分で活性領域１２に接している。そして、凸部１６Ａと活性領域１２に接するように第２導電型の内側ＶＬＤ領域１４Ａが形成されている。つまり、凸部１６Ａと活性領域１２は内側ＶＬＤ領域１４Ａを介して接続されている。図１２Ｂは、図１２Ａの破線で囲まれた領域Ｐ２の拡大平面図である。
【００４２】
内側ＶＬＤ領域１４Ａは、活性領域１２と接する部分では活性領域１２と同じ深さであり、活性領域１２から凸部１６Ａに向かって深さが漸増し、凸部１６Ａと接する部分では凸部１６Ａと同じ深さとなる。
【００４３】
ウェル領域１６のなかで最も曲率が大きくなるのは凸部１６Ａである。そこで、凸部１６Ａに接するように内側ＶＬＤ領域１４Ａを設けることで凸部１６Ａに電界が集中し電流が局所的に流れ込むことを防止できる。
【符号の説明】
【００４４】
１０  半導体基板、  １２  活性領域、  １４,１４Ａ  内側ＶＬＤ領域、  １４ａ  第２導電型層、  １６  ウェル領域、  １６ａ  第１ウェル領域、  １６ｂ  第２ウェル領域、  １６ｃ  第３ウェル領域、  １６Ａ  凸部、  １８  外側ＶＬＤ領域、  ２０  エミッタ領域、  ２２  トレンチゲート、  ４０  バッファ領域、  ４２  コレクタ領域、  ４４  コレクタ電極、  ７０,７２  酸化膜、  ７０ａ  開口、  １００  ウェル領域、  ２００  半導体基板、  ２０２  カソード領域、  ２０４  活性領域、  ２０６  ウェル領域、  ２０８  内側ＶＬＤ領域、  ２１０  外側ＶＬＤ領域
【図１】
2014204007.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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