(57)【要約】【課題】コンタクトプラグが埋め込まれた層間絶縁膜において、各電極が金属により形成された容量素子を形成する【解決手段】基板ＳＵＢ上に層間絶縁膜ＩＤが形成されている。層間絶縁膜ＩＤは、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２とを含んでいる。第２絶縁膜ＩＦ２には、コンタクトプラグＣＰ１およびＣＰ２が形成されている。コンタクトプラグＣＰ１およびＣＰ２は、第２絶縁膜ＩＦ２を貫通してゲート電極ＧＥ１およびＧＥ２に達している。基板ＳＵＢの表面には、素子分離膜ＳＴＩが形成されている。平面視で素子分離膜ＳＴＩと重なる領域の内側には、容量素子ＣＰが形成されている。容量素子ＣＰは、下部電極ＬＥと、上部電極ＵＥと、を含んでいる。下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。そして容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、第１絶縁膜ＩＦ１上において第２絶縁膜ＩＦ２に埋め込まれて形成されている。【選択図】図１
2014216434.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタとチャネルの導電型の異なる第２トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタおよび前記第２トランジスタを覆う層間絶縁膜と、
を備え、
前記第１トランジスタは、
前記基板上に形成され、かつ、金属を含む第１ゲート電極と、
前記第１ゲート電極の側方において前記基板の表面に形成された第１ソース・ドレイン領域と、
を含み、
前記第２トランジスタは、
前記基板上に形成され、かつ、金属を含む第２ゲート電極と、
前記第２ゲート電極の側方において前記基板の表面に形成された第２ソース・ドレイン領域と、
を含み、
前記層間絶縁膜は、
前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
を含み、
前記第２絶縁膜を貫通して前記第１ゲート電極に達する第１コンタクトプラグと、
前記第２絶縁膜を貫通して前記第２ゲート電極に達する第２コンタクトプラグと、
前記基板の表面に形成された素子分離膜と、
平面視で前記素子分離膜と重なる領域の内側に形成された容量素子と、
をさらに備え、
前記容量素子は、
金属を含む下部電極と、
前記下部電極上に形成され、かつ、金属を含む上部電極と、
前記下部電極と前記上部電極との間に形成された容量絶縁膜と、
を含み、
前記下部電極および前記上部電極は、前記第１絶縁膜上において前記第２絶縁膜に埋め込まれて形成されている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記下部電極および前記上部電極は、平板状に形成されている半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
平面視における前記下部電極の縁部は、前記第２絶縁膜に直接接しており、
平面視における前記上部電極の縁部は、前記第２絶縁膜に直接接している半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記基板と前記第１ゲート電極との間に形成された第１ゲート絶縁膜と、
前記基板と前記第２ゲート電極との間に形成された第２ゲート絶縁膜と、
前記第１絶縁膜において、平面視で前記第１ゲート絶縁膜を囲うように形成された第１サイドウォールと、
前記第１絶縁膜において、平面視で前記第２ゲート絶縁膜を囲うように形成された第２サイドウォールと、
をさらに備え、
前記第１絶縁膜には、前記第１サイドウォールの内壁によって規定された第１開口が形成され、前記第１ゲート電極は、前記第１開口に埋め込まれて形成されているとともに、平面視における前記第１ゲート電極の縁部は、平面視で前記第１開口と重なる領域の外側において前記第１絶縁膜に乗り上げており、
前記第１絶縁膜には、前記第２サイドウォールの内壁によって規定された第２開口が形成され、前記第２ゲート電極は、前記第２開口に埋め込まれて形成されているとともに、平面視における前記第２ゲート電極の縁部は、平面視で前記第２開口と重なる領域の外側において前記第１絶縁膜に乗り上げている半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記下部電極の膜厚は、前記第１ゲート電極が平面視で前記第１開口と重なる領域の外側において前記第１絶縁膜に乗り上げている箇所における前記第１ゲート電極の膜厚と略等しく、
前記上部電極の膜厚は、前記第２ゲート電極が平面視で前記第２開口と重なる領域の外側において前記第１絶縁膜に乗り上げている箇所における前記第２ゲート電極の膜厚と略等しい半導体装置。
【請求項６】
請求項４に記載の半導体装置であって、
前記第１ゲート電極と前記第２絶縁膜との間に形成された第３絶縁膜をさらに備え、
前記容量絶縁膜と前記第３絶縁膜とは、同一の材料により形成されている半導体装置。
【請求項７】
基板上に形成された第１トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタとチャネルの導電型の異なる第２トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタおよび前記第２トランジスタを覆う層間絶縁膜と、
を備え、
前記第１トランジスタは、
前記基板上に形成され、かつ、金属を含む第１ゲート電極と、
前記第１ゲート電極の側方において前記基板の表面に形成された第１ソース・ドレイン領域と、
を含み、
前記第２トランジスタは、
前記基板上に形成され、かつ、金属を含む第２ゲート電極と、
前記第２ゲート電極の側方において前記基板の表面に形成された第２ソース・ドレイン領域と、
を含み、
前記層間絶縁膜を貫通して前記第１ゲート電極に達する第１コンタクトプラグと、
前記層間絶縁膜を貫通して前記第２ゲート電極に達する第２コンタクトプラグと、
前記基板の表面に形成された素子分離膜と、
平面視で前記素子分離膜と重なる領域の内側に形成された容量素子と、
をさらに備え、
前記容量素子は、
金属を含む下部電極と、
前記下部電極上に形成され、かつ、金属を含む上部電極と、
前記下部電極と前記上部電極との間に形成された容量絶縁膜と、
を含み、
前記下部電極および前記上部電極は前記層間絶縁膜に埋め込まれて形成されており、
前記下部電極と前記第１ゲート電極とは、同一の材料により形成されており、
前記上部電極と前記第２ゲート電極とは、同一の材料により形成されている半導体装置。
【請求項８】
請求項７に記載の半導体装置であって、
前記下部電極および前記第１ゲート電極と、前記上部電極および前記第２ゲート電極とは、
異なる元素により形成され、または、
同一の複数の元素により形成され、かつ、異なる組成比を有する半導体装置。
【請求項９】
請求項７に記載の半導体装置であって、
前記下部電極と前記第１ゲート電極とは、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含み、
前記上部電極と前記第２ゲート電極とは、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含む半導体装置。
【請求項１０】
基板上に形成された第１トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタとチャネルの導電型の異なる第２トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタおよび前記第２トランジスタを覆う層間絶縁膜と、
を備え、
前記第１トランジスタは、
前記基板上に形成され、かつ、金属を含む第１ゲート電極と、
前記第１ゲート電極の側方において前記基板の表面に形成された第１ソース・ドレイン領域と、
を含み、
前記第２トランジスタは、
前記基板上に形成され、かつ、金属を含む第２ゲート電極と、
前記第２ゲート電極の側方において前記基板の表面に形成された第２ソース・ドレイン領域と、
を含み、
前記層間絶縁膜は、
前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
を含み、
前記第２絶縁膜を貫通して前記第１ゲート電極に達する第１コンタクトプラグと、
前記第２絶縁膜を貫通して前記第２ゲート電極に達する第２コンタクトプラグと、
前記基板の表面に形成された素子分離膜と、
平面視で前記素子分離膜と重なる領域の内側に形成された容量素子と、
前記第１絶縁膜に埋め込まれ、かつ、前記素子分離膜上に形成されたサイドウォールと、
をさらに備え、
前記容量素子は、
金属を含む下部電極と、
前記下部電極上に形成され、かつ、金属を含む上部電極と、
前記下部電極と前記上部電極との間に形成された容量絶縁膜と、
を含み、
前記第１絶縁膜には、前記サイドウォールの内壁によって規定された開口が形成され、前記下部電極は、前記開口に埋め込まれて形成されている半導体装置。
【請求項１１】
請求項１０に記載の半導体装置であって、
平面視における前記下部電極の縁部は、平面視で前記開口と重なる領域の外側において前記第１絶縁膜に乗り上げている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置であって、
前記下部電極は、前記開口に沿って凹んで形成されている半導体装置。
【請求項１３】
請求項１２に記載の半導体装置であって、
前記下部電極の表面には、前記下部電極の凹みによって規定された小開口が形成され、前記上部電極は、平面視で前記小開口と重なる領域の内側に形成されるとともに、高さ方向において前記下部電極と重なる部分を有する半導体装置。
【請求項１４】
請求項１３に記載の半導体装置であって、
前記第２絶縁膜を貫通して前記下部電極に達する第３コンタクトプラグと、
前記第２絶縁膜を貫通して前記上部電極に達する第４コンタクトプラグと、
をさらに備え、
前記下部電極と前記第３コンタクトプラグとが接続されている箇所における前記下部電極の表面の高さは、前記上部電極と前記第４コンタクトプラグとが接続されている箇所における前記上部電極の表面の高さよりも高い半導体装置。
【請求項１５】
請求項１０に記載の半導体装置であって、
複数の前記サイドウォールにより複数の前記開口が規定され、前記各開口には前記下部電極が埋め込まれており、前記各開口における前記各下部電極は、前記サイドウォールおよび前記第１絶縁膜を介して電気的に互いに絶縁されており、
前記上部電極は、前記第１絶縁膜上において前記第２絶縁膜に埋め込まれて形成されている半導体装置。
【請求項１６】
請求項１０に記載の半導体装置であって、
前記容量絶縁膜は、平面視で前記開口と重なる領域の外側において前記第１絶縁膜の表面に接している半導体装置。
【請求項１７】
請求項１５に記載の半導体装置であって、
前記第１ゲート電極と前記第２絶縁膜との間に形成された第３絶縁膜をさらに備え、
前記容量絶縁膜と前記第３絶縁膜とは、同一の材料により形成された半導体装置。
【請求項１８】
請求項１５に記載の半導体装置であって、
前記容量絶縁膜は、１枚のシート状に形成され、前記各開口における前記各下部電極を覆っている半導体装置。
【請求項１９】
基板の表面に素子分離膜を形成する工程と、
前記基板において前記素子分離膜が形成されていない箇所における前記基板上に第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ダミーゲート電極を形成するとともに、前記第２ゲート絶縁膜上に第２ダミーゲート電極を形成する工程と、
平面視で前記第１ゲート絶縁膜を囲う第１サイドウォールを形成するとともに、平面視で前記第２ゲート絶縁膜を囲う第２サイドウォールを形成する工程と、
前記第１ゲート電極の側方に第１ソース・ドレイン領域を形成するとともに、前記第２ゲート電極の側方に第２ソース・ドレイン領域を形成する工程と、
前記基板上に、前記第１サイドウォールおよび前記第２サイドウォールならびに前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の形成後、前記第１ダミーゲート電極を除去することで前記第１サイドウォールの内壁によって規定される第１開口を形成する工程と、
前記基板上に第１金属膜を形成して前記第１開口を前記第１金属膜で埋め込む工程と、
前記第１金属膜上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の形成後、前記第１金属膜および前記容量絶縁膜をエッチングすることで、前記第１開口に第１ゲート電極を形成するとともに、前記素子分離膜上に第１容量電極および前記容量絶縁膜を形成する工程と、
前記第１ゲート電極および前記第１容量電極の形成後、前記第２ダミーゲート電極を除去することで前記第２サイドウォールの内壁によって規定される第２開口を形成する工程と、
前記基板上に第２金属膜を形成して前記第２開口を前記第２金属膜で埋め込む工程と、
前記第２金属膜をエッチングすることで、前記第２開口に第２ゲート電極を形成するとともに、前記第１容量電極上に前記容量絶縁膜を介して第２容量電極を形成する工程と、
前記基板上に、前記第１ゲート電極および前記第２ゲート電極ならびに前記第２容量電極を覆う第２層間絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項２０】
請求項１９に記載の半導体装置の製造方法であって、
前記第１容量電極は、前記第１層間絶縁膜上に形成される半導体装置の製造方法。
【請求項２１】
請求項１９に記載の半導体装置の製造方法であって、
前記第１ゲート電極を形成する前記工程では、平面視で前記第１開口と重なる第１領域および前記第１領域の周辺領域における前記第１金属膜および前記容量絶縁膜をエッチングしないことで前記第１ゲート電極が形成され、
前記第２ゲート電極を形成する前記工程では、平面視で前記第２開口と重なる第２領域および前記第２領域の周辺領域における前記第２金属膜をエッチングしないことで前記第２ゲート電極が形成される半導体装置の製造方法。
【請求項２２】
請求項１９に記載の半導体装置の製造方法であって、
前記第１ダミーゲート電極および前記第２ダミーゲート電極を形成する前記工程は、前記素子分離膜上に第３ダミー電極を形成する工程を含み、
前記第１サイドウォールおよび前記第２サイドウォール形成する前記工程は、平面視で前記第３ダミー電極を囲う第３サイドウォールを形成する工程を含み、
前記第１開口を形成する前記工程は、前記第３ダミー電極を、前記第１ダミーゲート電極とともに除去することで前記第３サイドウォールの内壁によって規定される第３開口を形成する工程を含み、
前記第１金属膜を形成する前記工程は、前記第３開口を、前記第１開口ととともに前記第１金属膜で埋め込む工程を含み、
前記第１容量電極を形成する前記工程では、平面視で前記第３開口と重なる第３領域および前記第３領域の周辺領域における前記第１金属膜および前記容量絶縁膜をエッチングしないことで、前記素子分離膜上に前記第１容量電極および前記容量絶縁膜が形成される半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法であって、
前記第３開口が前記第１金属膜で埋め込まれる前記工程では、前記第１金属膜は、前記第３開口による凹凸が前記第１金属膜の表面に残る厚さに形成される半導体装置の製造方法。
【請求項２４】
基板の表面に素子分離膜を形成する工程と、
前記基板において前記素子分離膜が形成されていない箇所における前記基板上に第１ゲート絶縁膜および第２ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜上に第１ダミーゲート電極を形成するとともに、前記第２ゲート絶縁膜上に第２ダミーゲート電極を形成し、かつ、前記素子分離膜上に第３ダミー電極を形成する工程と、
平面視で前記第１ゲート絶縁膜を囲う第１サイドウォールを形成するとともに、平面視で前記第２ゲート絶縁膜を囲う第２サイドウォールを形成し、かつ、平面視で前記第３ダミー電極を囲う第３サイドウォールを形成する工程と、
前記第１ゲート電極の側方に第１ソース・ドレイン領域を形成するとともに、前記第２ゲート電極の側方に第２ソース・ドレイン領域を形成する工程と、
前記基板上に、前記第１サイドウォール、前記第２サイドウォールおよび前記第３サイドウォールならびに前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域を覆う第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の形成後、前記第１ダミーゲート電極を除去することで前記第１サイドウォールの内壁によって規定される第１開口を形成するとともに、前記第３ダミー電極を除去することで前記第３サイドウォールの内壁によって規定される第３開口を形成する工程と、
前記基板上に第１金属膜を形成して前記第１開口を前記第１金属膜で埋め込むとともに前記第３開口を前記第１金属で埋め込む工程と、
前記第１金属膜をエッチングすることで、前記第１開口に第１ゲート電極を形成するとともに、前記第３開口に第１容量電極を形成する工程と、
前記第１ゲート電極および前記第１容量電極の形成後、前記基板上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の形成後、前記第２ダミーゲート電極を除去することで前記第２サイドウォールの内壁によって規定される第２開口を形成する工程と、
前記基板上に第２金属膜を形成して前記第２開口を前記第２金属膜で埋め込む工程と、
前記第２金属膜をエッチングすることで、前記第２開口に第２ゲート電極を形成するとともに、前記第１容量電極上に前記容量絶縁膜を介して第２容量電極を形成する工程と、
前記基板上に、前記第１ゲート電極および前記第２ゲート電極ならびに前記第２容量電極を覆う第２層間絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法であって、
前記第３ダミー電極を形成する前記工程では、複数の前記第３ダミー電極が形成されるとともに、前記第３サイドウォールを形成する前記工程では、平面視で前記各第３ダミー電極を囲う複数の前記第３サイドウォールが形成され、
前記第３開口を形成する工程では、前記各第３サイドウォールの前記各第３ダミー電極が除去されることで、前記各第３サイドウォールの内壁によって規定される複数の前記第３開口が形成され、
前記第１金属膜を形成する前記工程では、前記各第３開口は、前記第１金属膜で埋め込まれ、
前記第１容量電極を形成する前記工程では、前記第１金属膜をエッチングすることで、前記各第３開口において前記第１容量電極が形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、アナログ回路に適用可能な技術である。
【背景技術】
【０００２】
容量素子を含む半導体装置について種々の構造が現在提案されている。特許文献１から５には、容量素子を含む半導体装置が記載されている。特許文献１および２に記載の半導体装置では、容量素子は、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｅｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成された層間絶縁間に形成されている。特許文献１および２に記載の半導体装置では、ＭＩＳＦＥＴのゲート電極と容量素子の上部電極は、同一の材料により形成されている。そして特許文献１および２に記載の半導体装置では、ゲート電極および容量素子の上部電極に多結晶シリコンが用いられている。
【０００３】
特許文献３に記載の半導体装置では、容量素子は、トランジスタが形成された層間絶縁膜に形成されている。特許文献３に記載の半導体装置では、トランジスタは、第１ゲート電極と、第２ゲート電極を含んでいる。第２ゲート電極は、第１ゲート電極上に形成されている。一方容量素子は、下部電極および上部電極を含んでいる。そして特許文献３に記載の半導体装置では、第１ゲート電極と下部電極とは同一の材料により形成されているとともに、第２ゲート電極と上部電極とは同一の材料により形成されている。
【０００４】
特許文献４に記載の半導体装置では、容量素子は、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が形成された層間絶縁膜に形成されている。特許文献４に記載の半導体装置では、ＣＭＯＳは、第１ゲート電極と、第２ゲート電極と、を含んでいる。第２ゲート電極は、第１ゲート電極上に形成されている。一方容量素子は、下部電極および上部電極を含んでいる。そして特許文献４に記載の半導体装置では、第１ゲート電極と下部電極とは同一の材料により形成されているとともに、第２ゲート電極と上部電極とは同一の材料により形成されている。
【０００５】
特許文献５に記載の半導体装置では、容量素子は、フィールド酸化膜上に形成されている。そしてフィールド酸化膜は、容量素子の下部電極と重畳する範囲に格子状絶縁層を有している。格子状絶縁層では、平面格子状に形成されたトレンチが形成されている。トレンチには、絶縁物が充填されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２０３４５５号公報
【特許文献２】特開２０１２−９９５３０号公報
【特許文献３】特開２０１０−１０５０７号公報
【特許文献４】特開２００５−１５０７１２号公報
【特許文献５】特許第４１５９６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
トランジスタのゲート電極に接続するコンタクトプラグが形成された層間絶縁膜には、容量素子が形成されることがある。この場合、容量素子の各電極は、金属を含んでいることが好ましい。本発明者は、このような容量素子における各電極を金属により形成するための構成を検討した。
【０００８】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、基板上に層間絶縁膜が形成されている。層間絶縁膜は、第１絶縁膜と第２絶縁膜とを含んでいる。第２絶縁膜は、第１絶縁膜上に形成されている。また第２絶縁膜には、コンタクトプラグが形成されている。コンタクトプラグは、第２絶縁膜を貫通してトランジスタのゲート電極に達している。ゲート電極は、金属を含んでいる。基板の表面には、素子分離膜が形成されている。平面視で素子分離膜と重なる領域の内側には、容量素子が形成されている。容量素子は、下部電極と、上部電極と、を含んでいる。下部電極および上部電極は、金属を含んでいる。上部電極は、下部電極上に形成されている。そして容量素子の下部電極および上部電極は、第１絶縁膜上において第２絶縁膜に埋め込まれて形成されている。
【００１０】
他の例によれば、基板上に第１トランジスタと第２トランジスタとが形成されている。第１トランジスタのチャネルと第２トランジスタのチャネルとは、異なる導電型を有している。第１トランジスタおよび第２トランジスタは、第１ゲート電極および第２ゲート電極を、それぞれ含んでいる。第１ゲート電極および第２ゲート電極は、金属を含んでいる。そして容量素子の下部電極と第１トランジスタの第１ゲート電極とは、同一の材料により形成されている。また容量素子の上部電極と第２トランジスタの第２ゲート電極とは、同一の材料により形成されている。
【００１１】
他の例によれば、第１絶縁膜には、平面視で素子分離膜と重なる領域の内側にサイドウォールが形成されている。また第１絶縁膜には、サイドウォールの内壁によって規定された開口が形成されている。そして容量素子の下部電極はこの開口に埋め込まれて形成されている。
【発明の効果】
【００１２】
前記一実施の形態によれば、コンタクトプラグが埋め込まれた層間絶縁膜において、各電極が金属を含む容量素子を形成することができる。
【図面の簡単な説明】
【００１３】
【図１】（ａ）は、第１の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、第１の実施形態に係る半導体装置の平面透視図である。
【図２】図１に示される半導体装置の製造方法を示す断面図である。
【図３】図１に示される半導体装置の製造方法を示す断面図である。
【図４】図１に示される半導体装置の製造方法を示す断面図である。
【図５】図１に示される半導体装置の製造方法を示す断面図である。
【図６】図１に示される半導体装置の製造方法を示す断面図である。
【図７】図１に示される半導体装置の製造方法を示す断面図である。
【図８】図１に示される半導体装置の製造方法を示す断面図である。
【図９】図１に示される半導体装置の製造方法を示す断面図である。
【図１０】図１に示される半導体装置の製造方法を示す断面図である。
【図１１】図１に示される半導体装置の製造方法を示す断面図である。
【図１２】図１に示される半導体装置の製造方法を示す断面図である。
【図１３】（ａ）は、第１の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第１の実施形態の他の例に係る半導体装置の平面透視図である。
【図１４】図１３に示される半導体装置の製造方法を示す断面図である。
【図１５】（ａ）は、第１の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第１の実施形態の他の例に係る半導体装置の平面透視図である。
【図１６】図１５に示される半導体装置の製造方法を示す断面図である。
【図１７】（ａ）は、第２の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、第２の実施形態に係る半導体装置の平面透視図である。
【図１８】図１７に示される半導体装置の製造方法を示す断面図である。
【図１９】図１７に示される半導体装置の製造方法を示す断面図である。
【図２０】図１７に示される半導体装置の製造方法を示す断面図である。
【図２１】（ａ）は、第２の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第２の実施形態の他の例に係る半導体装置の平面透視図である。
【図２２】（ａ）は、第２の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第２の実施形態の他の例に係る半導体装置の平面透視図である。
【図２３】（ａ）は、第３の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、第３の実施形態に係る半導体装置の平面透視図である。
【図２４】図２３に示される半導体装置の製造方法を示す断面図である。
【図２５】図２３に示される半導体装置の製造方法を示す断面図である。
【図２６】図２３に示される半導体装置の製造方法を示す断面図である。
【図２７】図２３に示される半導体装置の製造方法を示す断面図である。
【図２８】図２３に示される半導体装置の製造方法を示す断面図である。
【図２９】図２３に示される半導体装置の製造方法を示す断面図である。
【図３０】図２３に示される半導体装置の製造方法を示す断面図である。
【図３１】図２３に示される半導体装置の製造方法を示す断面図である。
【図３２】図２３に示される半導体装置の製造方法を示す断面図である。
【図３３】（ａ）は、第３の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第３の実施形態の他の例に係る半導体装置の平面透視図である。
【図３４】図３３に示される半導体装置の製造方法を示す断面図である。
【図３５】（ａ）は、第３の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第３の実施形態の他の例に係る半導体装置の平面透視図である。
【図３６】図３５に示される半導体装置の製造方法を示す断面図である。
【図３７】（ａ）は、第４の実施形態に係る半導体装置を示す断面図であり、（ｂ）は、第４の実施形態に係る半導体装置の平面透視図である。
【図３８】図３７に示される半導体装置の製造方法を示す断面図である。
【図３９】図３７に示される半導体装置の製造方法を示す断面図である。
【図４０】図３７に示される半導体装置の製造方法を示す断面図である。
【図４１】図３７に示される半導体装置の製造方法を示す断面図である。
【図４２】図３７に示される半導体装置の製造方法を示す断面図である。
【図４３】図３７に示される半導体装置の製造方法を示す断面図である。
【図４４】図３７に示される半導体装置の製造方法を示す断面図である。
【図４５】（ａ）は、第４の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第４の実施形態の他の例に係る半導体装置の平面透視図である。
【図４６】（ａ）は、第４の実施形態の他の例に係る半導体装置を示す断面図であり、（ｂ）は、第４の実施形態の他の例に係る半導体装置の平面透視図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
（第１の実施形態）
図１（ａ）は、第１の実施形態における半導体装置ＳＤ１ａの断面図である。図１（ｂ）は、本実施形態における半導体装置ＳＤ１ａの平面透視図である。図１（ａ）は、図１（ｂ）のＡ−Ａ´における断面図である。
【００１６】
半導体装置ＳＤ１ａは、図１（ａ）および（ｂ）に示されるように、第１トランジスタＴＲ１と、第２トランジスタＴＲ２と、層間絶縁膜ＩＤと、第１コンタクトプラグＣＰ１と、第２コンタクトプラグＣＰ２と、素子分離膜ＳＴＩと、容量素子ＣＰと、を備えている。第１トランジスタＴＲ１は、基板ＳＵＢ上に形成されている。第２トランジスタＴＲ２も、基板ＳＵＢ上に形成されている。第２トランジスタＴＲ２のチャネルは、第１トランジスタＴＲ１のチャネルと異なる導電型を有する。層間絶縁膜ＩＤは、基板ＳＵＢ上に形成されている。層間絶縁膜ＩＤは、第１トランジスタＴＲ１および第２トランジスタＴＲ２を覆っている。第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１と、第１ソース・ドレイン領域ＳＤＲ１と、を含んでいる。第１ゲート電極ＧＥ１は、基板ＳＵＢ上に形成されている。第１ゲートＧＥ１は、金属を含んでいる。第１ソース・ドレイン領域ＳＤＲ１は、第１ゲート電極ＧＥ１の側方において基板ＳＵＢの表面に形成されている。第２トランジスタＴＲ２は、第２ゲート電極ＧＥ２と、第２ソース・ドレイン領域ＳＤＲ２と、を含んでいる。第２ゲート電極ＧＥ２は、基板ＳＵＢ上に形成されている。第２ゲート電極ＧＥ２は、金属を含んでいる。第２ソース・ドレイン領域ＳＤＲ２は、第２ゲート電極ＧＥ２の側方において基板ＳＵＢの表面に形成されている。層間絶縁膜ＩＤは、第１絶縁膜ＩＦ１と、第２絶縁膜ＩＦ２と、を含んでいる。第１絶縁膜ＩＦ１は、第１ソース・ドレイン領域ＳＤＲ１および第２ソース・ドレイン領域ＳＤＲ２上に形成されている。第２絶縁膜ＩＦ２は、第１絶縁膜ＩＦ１上に形成されている。第１コンタクトプラグＣＰ１は、第２絶縁膜ＩＦ２を貫通して第１ゲート電極ＧＥ１に達している。第２コンタクトプラグＣＰ２は、第２絶縁膜ＩＦ２を貫通して第２ゲート電極ＧＥ２に達している。素子分離膜ＳＴＩは、基板ＳＵＢの表面に形成されている。容量素子ＣＰは、平面視で素子分離膜ＳＴＩと重なる領域の内側に形成されている。容量素子ＣＰは、下部電極ＬＥと、上部電極ＵＥと、容量絶縁膜ＣＩと、を含んでいる。下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。上部電極ＵＥは、下部電極ＬＥ上に形成されている。容量絶縁膜ＣＩは、下部電極ＬＥと上部電極ＵＥとの間に形成されている。下部電極ＬＥおよび上部電極ＵＥは、第１絶縁膜ＩＦ１上において第２絶縁膜ＩＦ２に埋め込まれて形成されている。
【００１７】
半導体装置ＳＤ１ａにおいては、容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【００１８】
半導体装置ＳＤ１ａについて、図１（ａ）および（ｂ）を用いて詳細に説明する。基板ＳＵＢの表面には、素子分離膜ＳＴＩが形成されている。これにより、基板ＳＵＢの表面には、図１（ｂ）に示されるように、素子形成領域ＥＲ１と、素子形成領域ＥＲ２と、が規定される。素子形成領域ＥＲ１と素子形成領域ＥＲ２とは、素子分離膜ＳＴＩにより電気的に絶縁されている。素子形成領域ＥＲ１には、第１トランジスタＴＲ１が形成されている。一方、素子形成領域ＥＲ２には、第２トランジスタＴＲ２が形成されている。第１トランジスタＴＲ１と第２トランジスタＴＲ２は、異なる導電型のチャネルを有している。本実施形態において、第１トランジスタＴＲ１はｎ型チャネルトランジスタである。一方、第２トランジスタＴＲ２は、ｐ型チャネルトランジスタである。この場合、素子形成領域ＥＲ１はｐ型ウェルである。一方、素子形成領域ＥＲ２はｎ型ウェルである。基板ＳＵＢは、半導体基板（例えば、シリコン基板）であってもよい。素子分離膜ＳＴＩ上には、容量素子ＣＰが形成されている。
【００１９】
第１トランジスタＴＲ１は、第１ゲート電極ＧＥ１と、第１ソース・ドレイン領域ＳＤＲ１と、を含んでいる。さらに第１トランジスタＴＲ１は、第１ゲート絶縁膜ＧＩ１と、第１シリサイド膜ＳＣ１と、第１サイドウォールＳＷ１と、第１エクステンション領域ＥＸ１と、を含んでいる。第１ゲート絶縁膜ＧＩ１は、基板ＳＵＢ上に形成されている。第１ゲート絶縁膜ＧＩ１は、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。第１ゲート絶縁膜ＧＩ１の膜厚は、例えば、１ｎｍ〜５０ｎｍである。第１ゲート電極ＧＥ１は、基板ＳＵＢ上に第１ゲート絶縁膜ＧＩ１を介して形成されている。第１ゲート電極ＧＥ１は、金属を含んでいる。本実施形態において、第１ゲート電極ＧＥ１は、金属または金属化合物（例えば、金属窒化物、金属炭化物またはシリサイド）により形成されている。第１ゲート電極ＧＥ１の膜厚は、例えば、１００ｎｍである。第１ゲート絶縁膜ＧＩ１および第１ゲート電極ＧＥ１の側面には、第１サイドウォールＳＷ１が形成されている。第１サイドウォールＳＷ１は、絶縁膜により形成されている。第１サイドウォールＳＷ１は、酸化膜（例えば、シリコン酸化膜）によって形成されていてもよい。第１ゲート電極ＧＥ１の両側方において、基板ＳＵＢの表面には、第１ソース・ドレイン領域ＳＤＲ１が形成されている。本実施形態において第１ソース・ドレイン領域ＳＤＲ１の導電型はｎ型である。第１ソース・ドレイン領域ＳＤＲ１において、基板ＳＵＢの表面には、第１シリサイド膜ＳＣ１が形成されている。第１シリサイド膜ＳＣ１は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。平面視において第１ゲート電極ＧＥ１と第１ソース・ドレイン領域ＳＤＲ１との間には、第１エクステンション領域ＥＸ１が形成されている。本実施形態において、第１エクステンション領域ＥＸ１の導電型はｎ型である。
【００２０】
第２トランジスタＴＲ２は、第２ゲート電極ＧＥ２と、第１ソース・ドレイン領域ＳＤＲ２と、を含んでいる。さらに第２トランジスタＴＲ２は、第２ゲート絶縁膜ＧＩ２と、第２シリサイド膜ＳＣ２と、第２サイドウォールＳＷ２と、第２エクステンション領域ＥＸ２と、を含んでいる。第２ゲート絶縁膜ＧＩ２は、基板ＳＵＢ上に形成されている。第２ゲート絶縁膜ＧＩ２は、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。第２ゲート絶縁膜ＧＩ２の膜厚は、例えば、１ｎｍ〜５０ｎｍである。第２ゲート電極ＧＥ２は、基板ＳＵＢ上に第２ゲート絶縁膜ＧＩ２を介して形成されている。第２ゲート電極ＧＥ２は、金属を含んでいる。本実施形態において、第２ゲート電極ＧＥ２は、金属または金属化合物（例えば、金属窒化物、金属炭化物またはシリサイド）により形成されている。第２ゲート電極ＧＥ２の膜厚は、例えば、１００ｎｍである。第２ゲート絶縁膜ＧＩ２および第２ゲート電極ＧＥ２の側面には、第２サイドウォールＳＷ２が形成されている。第２サイドウォールＳＷ２は、絶縁膜により形成されている。第２サイドウォールＳＷ１は、酸化膜（例えば、シリコン酸化膜）によって形成されていてもよい。第２ゲート電極ＧＥ２の両側方において、基板ＳＵＢの表面には、第２ソース・ドレイン領域ＳＤＲ２が形成されている。本実施形態において第２ソース・ドレイン領域ＳＤＲ２の導電型はｐ型である。第２ソース・ドレイン領域ＳＤＲ２において、基板ＳＵＢの表面には、第２シリサイド膜ＳＣ２が形成されている。第２シリサイド膜ＳＣ２は、Ｎｉシリサイド、Ｐｔシリサイド、Ｃｏシリサイド、ＴｉシリサイドまたはＰｔを含有したＮｉシリサイド（Ｎｉ１−ｘＰｔｘＳｉ（０＜ｘ＜１））により形成されていてもよい。平面視において第２ゲート電極ＧＥ２と第２ソース・ドレイン領域ＳＤＲ２との間には、第２エクステンション領域ＥＸ２が形成されている。本実施形態において、第２エクステンション領域ＥＸ２の導電型はｐ型である。
【００２１】
第１トランジスタＴＲ１および第２トランジスタＴＲ２は、層間絶縁膜ＩＤに覆われている。層間絶縁膜ＩＤは、基板ＳＵＢ上に形成されている。層間絶縁膜ＩＤ１は、シリコン酸化膜または低誘電率膜により形成されていてもよい。層間絶縁膜ＩＤは、第１絶縁膜ＩＦ１と、第２絶縁膜ＩＦ２と、を含んでいる。第２絶縁膜ＩＦ２は、第１絶縁膜ＩＦ１上に形成されている。第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２との界面が形成される位置の高さは、図１（ａ）に示されるように、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２の頂上の高さと同じであってもよい。
【００２２】
第２絶縁膜ＩＦ２には、第１コンタクトプラグＣＰ１と、第２コンタクトプラグＣＰ２とが形成されている。第１コンタクトプラグＣＰ１は、第２絶縁膜ＩＦ２を貫通して第１ゲート電極ＧＥ１に達している。第１コンタクトプラグＣＰ１は、第１ゲート電極ＧＥ１の内部にまで達していてもよい。第２コンタクトプラグＣＰ２は、第２絶縁膜ＩＦ２を貫通して第２ゲート電極ＧＥ２に達している。第２コンタクトプラグＣＰ２は、第２ゲート電極ＧＥ２の内部にまで達していてもよい。第１コンタクトプラグＣＰ１および第２コンタクトプラグＣＰ２は、導電部材により形成されている。導電部材には、金属（例えば、銅またはタングステン）または多結晶シリコンが用いられてもよい。
【００２３】
容量素子ＣＰは、下部電極ＬＥと、容量絶縁膜ＣＩと、上部電極ＵＥと、を含んでいる。上部電極ＵＥは、下部電極ＬＥ上に形成されている。容量絶縁膜ＣＩは、下部電極ＬＥと上部電極ＵＥとの間に形成されている。下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。本実施形態において、下部電極ＬＥおよび上部電極ＵＥは、金属または金属化合物（例えば、金属窒化物、金属炭化物またはシリサイド）により形成されている。容量素子ＣＰは、平面視で素子分離膜ＳＴＩと重なる領域の内側に形成されている。下部電極ＬＥおよび上部電極ＵＥは、第１絶縁膜ＩＦ１上において第２絶縁膜ＩＦ２に埋め込まれて形成されている。
【００２４】
下部電極ＬＥには、第３コンタクトプラグＣＰ３が接続されている。上部電極ＵＥには、第４コンタクトプラグＣＰ４が接続されている。第３コンタクトプラグＣＰ３は、第２絶縁膜ＩＦ２を貫通して下部電極ＬＥに達している。第３コンタクトプラグＣＰ３は、下部電極ＬＥの内部にまで達していてもよい。第４コンタクトプラグＣＰ４は、第２絶縁膜ＩＦ２を貫通して上部電極ＵＥに達している。第４コンタクトプラグＣＰ４は、上部電極ＵＥの内部にまで達していてもよい。第３コンタクトプラグＣＰ３および第４コンタクトプラグＣＰ４は、導電部材により形成されている。導電部材には、金属（例えば、銅またはタングステン）または多結晶シリコンが用いられてもよい。第３コンタクトプラグＣＰ３は複数形成されていてもよい。この場合、第３コンタクトプラグＣＰ３は、図１（ｂ）に示されるように、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の延伸方向と平行な一直線上に形成されていてもよい。第４コンタクトプラグＣＰ４は複数形成されていてもよい。この場合、第４コンタクトプラグＣＰ４は、図１（ｂ）に示されるように、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２の延伸方向と平行な一直線上に形成されていてもよい。
【００２５】
本実施形態において、下部電極ＬＥおよび上部電極ＵＥは、平板状に形成されている。そして本実施形態では、下部電極ＬＥおよび上部電極ＵＥは、基板ＳＵＢの表面方向に関して、互いに平行に配置されている。下部電極ＬＥおよび上部電極ＵＥの平面視における形状は、特に限定されず、例えば、多角形（例えば、矩形）または円としてもよい。本実施形態では、下部電極ＬＥおよび上部電極ＵＥの平面視における形状は、図１（ｂ）に示されるように、矩形に形成されている。本実施形態では、平面視における下部電極ＬＥの面積は、図１（ｂ）に示されるように、平面視における上部電極ＵＥの面積よりも大きい。そして上部電極ＵＥは、図１（ｂ）に示されるように、下部電極ＬＥと平面視で重なる領域の内側に形成されている。これにより、第３コンタクトプラグＣＰ３は、図１（ｂ）に示されるように、上部電極ＵＥが平面視で重なっていない位置において、下部電極ＬＥの表面に接続することができる。
【００２６】
本実施形態では、平面視で下部電極ＬＥを囲うサイドウォールは形成されていない。このため、平面視における下部電極ＬＥの縁部は、第２絶縁膜ＩＦ２に直接接している。同様に、本実施形態では、平面視で上部電極ＵＥを囲うサイドウォールは形成されていない。このため、平面視における上部電極ＵＥの縁部は、第２絶縁膜ＩＦ２に直接接している。
【００２７】
容量絶縁膜ＣＩは、絶縁膜により形成されている。絶縁膜には、シリコン酸化膜、シリコン窒化膜または金属酸化物（例えば、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ランタンまたは酸化イットリウム）が用いられてもよい。容量絶縁膜ＣＩの膜厚は、容量素子ＣＰに要求される容量耐圧によって決定される。本実施形態において、容量絶縁膜ＣＩの膜厚は、おおよそ５ｎｍ〜１００ｎｍである。本実施形態では、平面視で上部電極ＵＥが重なっていない位置における容量絶縁膜ＣＩの膜厚は、図１（ａ）に示されるように、平面視で上部電極ＵＥが重なっている位置における容量絶縁膜ＣＩの膜厚よりも薄くなっていてもよい。なお、容量絶縁膜ＣＩが、平面視で上部電極ＵＥが重なっていない位置に形成されている場合は、第３コンタクトプラグＣＰ３は、図１（ａ）に示されるように、容量絶縁膜ＣＩを貫通して下部電極ＬＥに接続する。
【００２８】
本実施形態では、下部電極ＬＥと第１ゲート電極ＧＥ１とは、同一の材料により形成されている。同様に、上部電極ＵＥと第２ゲート電極ＧＥ２とは、同一の材料により形成されている。本実施形態では、下部電極ＬＥと第１ゲート電極ＧＥ１とは、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。一方、上部電極ＵＥと第２ゲート電極ＧＥ２とは、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。下部電極ＬＥおよび第１ゲート電極ＧＥ１の金属または金属化合物と、上部電極ＵＥおよび第２ゲート電極ＧＥ２の金属または金属化合物とは、異なる元素により形成されていてもよい。他の例として、下部電極ＬＥおよび第１ゲート電極ＧＥ１の金属または金属化合物と、上部電極ＵＥおよび第２ゲート電極ＧＥ２の金属または金属化合物とは、同一の複数の元素により形成され、かつ、異なる組成比を有していてもよい。この場合、例えば、下部電極ＬＥおよび第１ゲート電極ＧＥ１の金属と、上部電極ＵＥおよび第２ゲート電極ＧＥ２の金属とがＴｉｘＮ１−ｘで表される場合、下部電極ＬＥおよび第１ゲート電極ＧＥ１のｘの値と、上部電極ＵＥおよび第２ゲート電極ＧＥ２のｘの値とは、異なることになる。他の例として、下部電極ＬＥおよび第１ゲート電極ＧＥ１の金属または金属化合物と、上部電極ＵＥおよび第２ゲート電極ＧＥ２の金属または金属化合物とは、同一の複数の元素により形成され、かつ、同一の組成比を有していてもよい。本実施形態において、下部電極ＬＥの厚さは、おおよそ５ｎｍ〜２００ｎｍである。一方、上部電極ＵＥの厚さは、おおよそ５ｎｍ〜２００ｎｍである。
【００２９】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２は、平面視において、図１（ｂ）に示されるように、Ｔ字型に形成されている。第１サイドウォールＳＷ１および第２サイドウォールＳＷ２は、平面視で第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２をそれぞれ囲うようにＴ字型に形成されている。本実施形態では、第１コンタクトプラグＣＰ１は、図１（ｂ）に示されるように、平面視で素子形成領域ＥＲ１と重なっていない領域において、第１ゲート電極ＧＥ１に接続していてもよい。同様に、第２コンタクトプラグＣＰ２は、図１（ｂ）に示されるように、平面視で素子形成領域ＥＲ２と重なっていない領域において、第２ゲート電極ＧＥ２に接続していてもよい。
【００３０】
半導体装置ＳＤ１ａにおいては、容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【００３１】
次に、本実施形態における半導体装置ＳＤ１ａの製造方法について、図２から１２を用いて詳細に説明する。図２から１２は、本実施形態における半導体装置ＳＤ１ａの製造方法を示す断面図である。
【００３２】
まず、基板ＳＵＢに素子分離膜ＳＴＩが形成される。これにより、素子形成領域ＥＲ１と素子形成領域ＥＲ２とが規定される。基板ＳＵＢには、半導体基板（例えば、シリコン基板）が用いられてもよい。本実施形態では、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により素子分離膜ＳＴＩが形成される。次いでイオン注入により、素子形成領域ＥＲ１にｐ型の不純物がドープされるとともに、素子形成領域ＥＲ２にｎ型の不純物がドープされる。これにより、素子形成領域ＥＲ１にはｐ型のウェルが形成されるとともに、素子形成領域ＥＲ２にはｎ型のウェルが形成される。素子形成領域ＥＲ１にドープされる不純物には、ホウ素が用いられてもよい。一方素子形成領域ＥＲ２にドープされる不純物には、リンまたはヒ素が用いられてもよい。次いで、基板ＳＵＢ上に絶縁膜ＧＩが形成される。この絶縁膜ＧＩにより、第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２が形成される。絶縁膜ＧＩは、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。絶縁膜ＧＩの膜厚は、例えば、１ｎｍ〜５０ｎｍとしてもよい。次いで、絶縁膜ＧＩ上に多結晶シリコン膜ＰＳが形成される（図２（ａ））。多結晶シリコン膜ＰＳは、多結晶シリコンにより形成されている。この多結晶シリコン膜ＰＳにより、ダミーゲート電極が形成される。多結晶シリコン膜ＰＳの膜厚は、例えば、１００ｎｍとしてもよい。
【００３３】
次いで、多結晶シリコン膜ＰＳおよび絶縁膜ＧＩがパターニングされる。これにより、素子形成領域ＥＲ１側において、第１ゲート絶縁膜ＧＩ１と第１多結晶シリコン膜ＰＳ１とが形成される。一方素子形成領域ＥＲ２側において、第２ゲート絶縁膜ＧＩ２と第２多結晶シリコン膜ＰＳ２とが形成される（図２（ｂ））。
【００３４】
次いで、素子形成領域ＥＲ１に、図３（ａ）に示されるように、レジスト膜ＲＦ２が形成される。一方、素子形成領域ＥＲ２では、イオン注入により、ｐ型の不純物がドープされる。このイオン注入により、素子形成領域ＥＲ２では、基板ＳＵＢの表面に第２エクステンション領域ＥＸ２が形成される。素子形成領域ＥＲ２にドープされる不純物には、ホウ素が用いられてもよい。
【００３５】
次いで、レジスト膜ＲＦ２が除去される。そして、素子形成領域ＥＲ２に、図３（ｂ）に示されるように、レジスト膜ＲＦ４が形成される。一方、素子形成領域ＥＲ１では、イオン注入により、ｎ型の不純物がドープされる。このイオン注入により、素子形成領域ＥＲ１では、基板ＳＵＢの表面に第１エクステンション領域ＥＸ１が形成される。素子形成領域ＥＲ１にドープされる不純物には、リンまたはヒ素が用いられてもよい。
【００３６】
次いで、レジスト膜ＲＦ４が除去される。そして基板ＳＵＢの表面に、絶縁膜ＳＷが形成される（図４（ａ））。絶縁膜ＳＷは、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２ならびに第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２を覆う。絶縁膜ＳＷは、酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。
【００３７】
次いで、絶縁膜ＳＷのエッチバックにより、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２が形成される（図４（ｂ））。第１サイドウォールＳＷ１は、平面視で第１ゲート絶縁膜ＧＩ１および第１多結晶シリコン膜ＰＳ１を囲うように形成される。一方、第２サイドウォールＳＷ２は、平面視で第２ゲート絶縁膜ＧＩ２および第２多結晶シリコン膜ＰＳ２を囲うように形成される。
【００３８】
次いで、素子形成領域ＥＲ１に、図５（ａ）に示されるように、レジスト膜ＲＦ６が形成される。一方、素子形成領域ＥＲ２では、イオン注入により、ｐ型の不純物がドープされる。このイオン注入により、素子形成領域ＥＲ２では、基板ＳＵＢの表面に第２ソース・ドレイン領域ＳＤＲ２が形成される。素子形成領域ＥＲ２にドープされる不純物には、ホウ素が用いられてもよい。
【００３９】
次いで、レジスト膜ＲＦ６が除去される。そして、素子形成領域ＥＲ２に、図５（ｂ）に示されるように、レジスト膜ＲＦ８が形成される。一方、素子形成領域ＥＲ１では、イオン注入により、ｎ型の不純物がドープされる。このイオン注入により、素子形成領域ＥＲ１では、基板ＳＵＢの表面に第１ソース・ドレイン領域ＳＤＲ１が形成される。素子形成領域ＥＲ１にドープされる不純物には、リンまたはヒ素が用いられてもよい。
【００４０】
次いで、レジスト膜ＲＦ８が除去される（図６（ａ））。次いで、金属膜（不図示）が基板ＳＵＢ上に形成される。金属膜は、第１ソース・ドレイン領域ＳＤＲ１および第２ソース・ドレイン領域ＳＤＲ２、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２ならびに第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２を覆う。金属膜には、Ｎｉ、Ｐｔ、ＣｏまたはＴｉが用いられてもよい。その後、金属膜は加熱される。これにより、第１ソース・ドレイン領域ＳＤＲ１の表面に、第１シリサイド膜ＳＣ１が形成されるとともに、第２ソース・ドレイン領域ＳＤＲ２の表面に、第２シリサイド膜ＳＣ２が形成される（図６（ｂ））。なお、図６（ｂ）には、第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２の表面にシリサイドが形成されるように示されていないが、本実施形態では、第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２の表面にシリサイドが形成されてもよい。
【００４１】
次いで、絶縁膜ＩＦ１が基板ＳＵＢ上に形成される（図７（ａ））。絶縁膜ＩＦ１は、シリコン酸化膜または低誘電率膜により形成されていてもよい。これにより、第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２は、絶縁膜ＩＦ１に埋設される。
【００４２】
次いで、絶縁膜ＩＦ１の表面を研磨して、絶縁膜ＩＦ１の表面を平坦化させる。絶縁膜ＩＦ１の研磨には、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）が用いられてもよい。絶縁膜ＩＦ１は、図７（ｂ）に示されるように、第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２が露出するまで研磨される。この場合、絶縁膜ＩＦ１は、図７（ｂ）に示されるように、絶縁膜ＩＦ１の表面の高さが第１サイドウォールＳＷ１および第２サイドウォールＳＷ２の高さと一致するまで研磨されてもよい。
【００４３】
次いで、素子形成領域ＥＲ１以外の領域において、レジスト膜ＲＦ１０が、図８（ａ）に示されるように、基板ＳＵＢ上に形成される。そしてエッチングにより、第１多結晶シリコン膜ＰＳ１が除去される。これにより、第１サイドウォールＳＷ１の内側に、第１開口ＯＰ１が形成される（図８（ａ））。第１開口ＯＰ１は、第１サイドウォールＳＷ１の内壁によって規定される。本実施形態では、第１ゲート絶縁膜ＧＩ１が、図８（ａ）に示されるように、第１開口ＯＰ１を介して露出される。
【００４４】
次いで、レジスト膜ＲＦ１０が除去される。そして基板ＳＵＢ上に第１金属膜ＭＦ１が形成される。これにより、第１開口ＯＰ１は、第１金属膜ＭＦ１で埋め込まれる（図８（ｂ））。第１金属膜ＭＦ１は、図８（ｂ）に示されるように、素子形成領域ＥＲ１上のみならず、素子形成領域ＥＲ２および素子分離膜ＳＴＩ上にも形成される。この第１金属膜ＭＦ１により、第１ゲート電極ＧＥ１および下部電極ＬＥが形成される。第１金属膜ＭＦ１は、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。第１金属膜ＭＦ１の膜厚は、素子分離領域ＳＴＩ上において、例えば、５ｎｍ〜２００ｎｍとしてもよい。
【００４５】
次いで、第１金属膜ＭＦ１上に絶縁膜ＩＦ３が形成される（図９（ａ））。この絶縁膜ＩＦ３により、容量絶縁膜ＣＩが形成される。絶縁膜ＩＦ３の膜厚は、例えば、５ｎｍから１００ｎｍとしてもよい。絶縁膜ＩＦは、シリコン酸化膜、シリコン窒化膜または金属酸化物（例えば、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ランタンまたは酸化イットリウム）により形成されていてもよい。
【００４６】
次いで、素子分離膜ＳＴＩ上に、レジスト膜ＲＦ１２が、図９（ｂ）に示されるように形成される。その後、レジスト膜ＲＦ１２をマスクとして、絶縁膜ＩＦ３および第１金属膜ＭＦ１がエッチングされる。これにより、素子形成領域ＥＲ１では、第１ゲート電極ＧＥ１が形成されるとともに、素子分離膜ＳＴＩ上では、下部電極ＬＥと容量絶縁膜ＣＩとが形成される（図９（ｂ））。本実施形態において、下部電極ＬＥは、図９（ｂ）に示されるように、第１絶縁膜ＩＦ１上に形成されている。第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。このため、第１ゲート電極ＧＥ１および下部電極ＬＥは、同一の材料により形成されることになる。
【００４７】
次いで、エッチングにより、第２多結晶シリコン膜ＰＳ２が除去される。これにより、第２サイドウォールＳＷ２の内側に、第２開口ＯＰ２が形成される（図１０（ａ））。第２開口ＯＰ２は、第２サイドウォールＳＷ２の内壁によって規定される。本実施形態では、第２ゲート絶縁膜ＧＩ２が、図１０（ａ）に示されるように、第２開口ＯＰ２を介して露出される。
【００４８】
次いで、レジスト膜ＲＦ１２が除去される（図１０（ｂ））。その後、基板ＳＵＢ上に第２金属膜ＭＦ２が形成される。これにより、第２開口ＯＰ２は、第２金属膜ＭＦ２で埋め込まれる（図１１（ａ））。第２金属膜ＭＦ２は、図１１（ａ）に示されるように、素子形成領域ＥＲ２上のみならず、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上にも形成される。この第２金属膜ＭＦ２により、第２ゲート電極ＧＥ２および上部電極ＵＥが形成される。第２金属膜ＭＦ２は、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。第２金属膜ＭＦ２の膜厚は、下部電極ＬＥ上において、例えば、５ｎｍ〜２００ｎｍとしてもよい。
【００４９】
次いで、素子分離膜ＳＴＩ上において、レジスト膜ＲＦ１４が、図１１（ｂ）に示されるように、第２金属膜ＭＦ２上に形成される。本実施形態では、平面視におけるレジスト膜ＲＦ１４の面積は、平面視における下部電極ＬＥの面積よりも小さい。そしてレジスト膜ＲＦ１４は、下部電極ＬＥと平面視で重なる領域の内側に形成される。次いで、レジスト膜ＲＦ１４をマスクとして、第２金属膜ＭＦ２がエッチングされる。このエッチングでは、絶縁膜ＩＦ１および容量絶縁膜ＣＩでエッチングが止まるようにエッチングレートが選択されている。これにより、素子形成領域ＥＲ２では、第２ゲート電極ＧＥ２が形成されるとともに、素子分離膜ＳＴＩ上では、上部電極ＵＥが形成される（図１１（ｂ））。このようにして、素子分離膜ＳＴＩ上において、容量素子ＣＰが形成される。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。このため、第２ゲート電極ＧＥ２および上部電極ＵＥは、同一の材料により形成されることになる。本実施形態のレジスト膜ＲＦ１４によれば、平面視における上部電極ＵＥの面積は、平面視における下部電極ＬＥの面積よりも小さくなるとともに、上部電極ＵＥは、下部電極ＬＥと平面視で重なる領域の内側に形成される。本実施形態では、レジスト膜ＲＦ１４と重なっていない位置において、容量絶縁膜ＣＩの一部または全体が、第２金属膜ＭＦ２とともにエッチングによって除去される。これにより、平面視で上部電極ＵＥが重なっていない位置における容量絶縁膜ＣＩの膜厚は、図１１（ｂ）に示されるように、平面視で上部電極ＵＥが重なっている位置における容量絶縁膜ＣＩの膜厚よりも薄くなることがある。
【００５０】
次いで、レジスト膜ＲＦ１４が除去される（図１２（ａ））。その後、基板ＳＵＢ上に、第２絶縁膜ＩＦ２が形成される（図１２（ｂ））。第２絶縁膜ＩＦ２は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに上部電極ＵＥを覆う。これにより、層間絶縁膜ＩＤが形成される。第２絶縁膜ＩＦ２は、シリコン酸化膜または低誘電率膜により形成されていてもよい。本実施形態では、第１絶縁膜ＩＦ１は、図７（ｂ）に示される工程において、第１絶縁膜ＩＦ１の表面の高さが第１サイドウォールＳＷ１および第２サイドウォールＳＷ２の高さと一致するまで研磨されていてもよい。この場合、第１絶縁膜ＩＦ１と第２絶縁膜ＩＦ２との界面が形成される位置の高さは、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２の頂上の高さと同じとなる。
【００５１】
次いで、第２絶縁膜ＩＦ２にコンタクトホール（不図示）が形成される。このコンタクトホールに導電部材が埋め込まれて、第１コンタクトプラグＣＰ１、第２コンタクトプラグＣＰ２、第３コンタクトプラグＣＰ３および第４コンタクトプラグＣＰ４が形成される。このようにして、図１（ａ）に示される半導体装置ＳＤ１ａが形成される。
【００５２】
本実施形態においては、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【００５３】
次に、本実施形態の他の例について、図１３および１４を用いて説明する。図１３（ａ）は、第１の実施形態の他の例における半導体装置ＳＤ１ｂを示す断面図である。図１３（ｂ）は、本実施形態における半導体装置ＳＤ１ｂの平面透視図である。図１３（ａ）は、図１３（ｂ）のＡ−Ａ´における断面図である。図１３に示される半導体装置ＳＤ１ｂは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１およびサイドウォールＳＷＯ１を含んでいるとともに、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２およびサイドウォールＳＷＯ２を含んでいる点を除いて、図１に示される半導体装置ＳＤ１ａと同様の構成を有している。
【００５４】
サイドウォールＳＷＩ１は、基板ＳＵＢの表面に接するとともに、第１ゲート絶縁膜ＧＩ１および第１ゲート電極ＧＥ１の側面に接している。そしてサイドウォールＳＷＩ１は、基板ＳＵＢの表面、第１ゲート絶縁膜ＧＩ１および第１ゲート電極ＧＥ１の側面に沿って形成されている。このため、サイドウォールＳＷＩ１は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。同様に、サイドウォールＳＷＩ２は、基板ＳＵＢの表面に接するとともに、第２ゲート絶縁膜ＧＩ２および第２ゲート電極ＧＥ２に接している。そしてサイドウォールＳＷＩ２は、基板ＳＵＢの表面、第２ゲート絶縁膜ＧＩ２および第２ゲート電極ＧＥ２の側面に沿って形成されている。このため、サイドウォールＳＷＩ２は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。サイドウォールＳＷＩ１およびサイドウォールＳＷＩ２は、平面視で第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２をそれぞれ囲うように形成されている。本実施形態において、サイドウォールＳＷＩ１の厚さとサイドウォールＳＷＩ２の厚さとは、略同一であってもよい。
【００５５】
サイドウォールＳＷＯ１は、基板ＳＵＢの表面上にサイドウォールＳＷＩ１を介して形成されているとともに、第１ゲート電極ＧＥ１の側面にサイドウォールＳＷＩ１を介して形成されている。同様に、サイドウォールＳＷＯ２は、基板ＳＵＢの表面上にサイドウォールＳＷＩ２を介して形成されているとともに、第２ゲート電極ＧＥ２の側面にサイドウォールＳＷＩ２を介して形成されている。そしてサイドウォールＳＷＯ１およびサイドウォールＳＷＯ２は、平面視で第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２をそれぞれ囲うように形成されている。
【００５６】
サイドウォールＳＷＩ１、ＳＷＩ２、ＳＷＯ１およびＳＷＯ２は、絶縁膜により形成されている。本実施形態において、サイドウォールＳＷＩ１およびＳＷＩ２は酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。一方サイドウォールＳＷＯ１およびＳＷＯ２は、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。本実施形態において、サイドウォールＳＷＩ１およびＳＷＩ２は、同一の材料により形成されていてもよい。サイドウォールＳＷＯ１およびＳＷＯ２は、同一の材料により形成されていてもよい。
【００５７】
次に、半導体装置ＳＤ１ｂの形成方法について図１４を用いて説明する。図１４は、本実施形態における半導体装置ＳＤ１ｂの製造方法を示す断面図である。
【００５８】
まず、半導体装置ＳＤ１ａと同様に、図２および３に示される工程が実施される。次いで、基板ＳＵＢの表面に、絶縁膜ＳＷＩが形成される。絶縁膜ＳＷＩは、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２ならびに第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２を覆う。本実施形態において、絶縁膜ＳＷＩは、酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。次いで、絶縁膜ＳＷＩ上に絶縁膜ＳＷＯが形成される（図１４（ａ））。本実施形態において、絶縁膜ＳＷＯは、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。
【００５９】
次いで、絶縁膜ＳＷＩおよびＳＷＯのエッチバックにより、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２が形成される（図１４（ｂ））。この場合、絶縁膜ＳＷＩが基板ＳＵＢ上において均一な膜厚を有していれば、サイドウォールＳＷＩ１の膜厚およびサイドウォールＳＷＩ２の膜厚は、略同一となる。本実施形態では、サイドウォールＳＷＩ１およびＳＷＩ２は、絶縁膜ＳＷＩにより形成されている。このため、サイドウォールＳＷＩ１およびＳＷＩ２は、同一の材料により形成されることになる。同様に、サイドウォールＳＷＯ１およびＳＷＯ２は、絶縁膜ＳＷＯにより形成されている。このため、サイドウォールＳＷＯ１およびＳＷＯ２は、同一の材料により形成されることになる。
【００６０】
次いで、半導体装置ＳＤ１ａと同様に、図５から１２までに示される工程が実施される。これにより、半導体装置ＳＤ１ｂが形成される。
【００６１】
半導体装置ＳＤ１ｂにおいても、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【００６２】
次に、本実施形態の他の例について、図１５および１６を用いて説明する。図１５（ａ）は、第１の実施形態の他の例における半導体装置ＳＤ１ｃを示す断面図である。図１５（ｂ）は、本実施形態における半導体装置ＳＤ１ｂの平面透視図である。図１５（ａ）は、図１５（ｂ）のＡ−Ａ´における断面図である。図１５に示される半導体装置ＳＤ１ｃは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１、サイドウォールＳＷＭ１およびサイドウォールＳＷＯ１を含んでいるとともに、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２、サイドウォールＳＷＭ２およびサイドウォールＳＷＯ２を含んでいる点を除いて、図１に示される半導体装置ＳＤ１ａと同様の構成を有している。
【００６３】
半導体装置ＳＤ１ｃについて、図１５（ａ）を用いて詳細に説明する。半導体装置ＳＤ１ｃにおいて、第１トランジスタＴＲ１は、第１サイドウォールＳＷ１を含んでいるとともに、第２トランジスタＴＲ２は、第２サイドウォールＳＷ２を含んでいる。第１サイドウォールＳＷ１は、サイドウォールＳＷＩ１、サイドウォールＳＷＭ１およびサイドウォールＳＷＯ１を含んでいる。一方、第２サイドウォールＳＷ２は、サイドウォールＳＷＩ２、サイドウォールＳＷＭ２およびサイドウォールＳＷＯ２を含んでいる。
【００６４】
サイドウォールＳＷＩ１は、基板ＳＵＢの表面に接するとともに、第１ゲート絶縁膜ＧＩ１および第１ゲート電極ＧＥ１の側面に接している。そしてサイドウォールＳＷＩ１は、基板ＳＵＢの表面、第１ゲート絶縁膜ＧＩ１および第１ゲート電極ＧＥ１の側面に沿って形成されている。このため、サイドウォールＳＷＩ１は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。同様に、サイドウォールＳＷＩ２は、基板ＳＵＢの表面に接するとともに、第２ゲート絶縁膜ＧＩ２および第２ゲート電極ＧＥ２に接している。そしてサイドウォールＳＷＩ２は、基板ＳＵＢの表面、第２ゲート絶縁膜ＧＩ２および第２ゲート電極ＧＥ２の側面に沿って形成されている。このため、サイドウォールＳＷＩ２は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。サイドウォールＳＷＩ１およびサイドウォールＳＷＩ２は、平面視で第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２をそれぞれ囲うように形成されている。本実施形態において、サイドウォールＳＷＩ１の厚さとサイドウォールＳＷＩ２の厚さとは、略同一であってもよい。
【００６５】
サイドウォールＳＷＭ１は、基板ＳＵＢの表面上にサイドウォールＳＷＩ１を介して形成されているとともに、第１ゲート電極ＧＥ１の側面にサイドウォールＳＷＩ１を介して形成されている。そしてサイドウォールＳＷＭ１は、サイドウォールＳＭＩ１に沿って形成されている。このため、サイドウォールＳＷＭ１は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。同様に、サイドウォールＳＷＭ２は、基板ＳＵＢの表面上にサイドウォールＳＷＩ２を介して形成されているとともに、第２ゲート電極ＧＥ２の側面にサイドウォールＳＷＩ２を介して形成されている。そしてサイドウォールＳＷＭ２は、サイドウォールＳＭＩ２に沿って形成されている。このため、サイドウォールＳＷＭ２は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。サイドウォールＳＷＭ１およびサイドウォールＳＷＭ２は、平面視で第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２をそれぞれ囲うように形成されている。本実施形態において、サイドウォールＳＷＭ１の厚さとサイドウォールＳＷＭ２の厚さとは、略同一であってもよい。
【００６６】
サイドウォールＳＷＯ１は、基板ＳＵＢの表面上にサイドウォールＳＷＩ１およびサイドウォールＳＷＭ１を介して形成されているとともに、第１ゲート電極ＧＥ１の側面にサイドウォールＳＷＩ１およびサイドウォールＳＷＭ１を介して形成されている。同様に、サイドウォールＳＷＯ２は、基板ＳＵＢの表面上にサイドウォールＳＷＩ２およびサイドウォールＳＷＭ２を介して形成されているとともに、第２ゲート電極ＧＥ２の側面にサイドウォールＳＷＩ２およびサイドウォールＳＷＭ２を介して形成されている。そしてサイドウォールＳＷＯ１およびサイドウォールＳＷＯ２は、平面視で第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２をそれぞれ囲うように形成されている。
【００６７】
サイドウォールＳＷＩ１、ＳＷＩ２、ＳＷＭ１、ＳＷＭ２、ＳＷＯ１およびＳＷＯ２は、絶縁膜により形成されている。本実施形態において、サイドウォールＳＷＩ１およびＳＷＩ２ならびにＳＷＯ１およびＳＷＯ２は酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。一方サイドウォールＳＷＭ１およびＳＷＭ２は、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。本実施形態において、サイドウォールＳＷＩ１およびＳＷＩ２は、同一の材料により形成されていてもよい。サイドウォールＳＷＭ１およびＳＷＭ２は、同一の材料により形成されていてもよい。サイドウォールＳＷＯ１およびＳＷＯ２は、同一の材料により形成されていてもよい。
【００６８】
次に、半導体装置ＳＤ１ｃの形成方法について図１６を用いて説明する。図１６は、本実施形態における半導体装置ＳＤ１ｃの製造方法を示す断面図である。
【００６９】
まず、半導体装置ＳＤ１ａと同様に、図２および３に示される工程が実施される。次いで、基板ＳＵＢの表面に、絶縁膜ＳＷＩが形成される。絶縁膜ＳＷＩは、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２ならびに第１多結晶シリコン膜ＰＳ１および第２多結晶シリコン膜ＰＳ２を覆う。本実施形態において、絶縁膜ＳＷＩは、酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。次いで、絶縁膜ＳＷＩ上に絶縁膜ＳＷＭが形成される。本実施形態において、絶縁膜ＳＷＭは、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。次いで、絶縁膜ＳＷＭ上に絶縁膜ＳＷＯが形成される（図１６（ａ））。本実施形態において、絶縁膜ＳＷＯは、酸化膜（例えば、シリコン酸か膜）により形成されていてもよい。
【００７０】
次いで、絶縁膜ＳＷＩ、ＳＷＭおよびＳＷＯのエッチバックにより、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２が形成される（図１６（ｂ））。この場合、絶縁膜ＳＷＩが基板ＳＵＢ上において均一な膜厚を有していれば、サイドウォールＳＷＩ１の膜厚およびサイドウォールＳＷＩ２の膜厚は、略同一となる。同様に、絶縁膜ＳＷＭが基板ＳＵＢ上において均一な膜厚を有していれば、サイドウォールＳＷＭ１の膜厚およびサイドウォールＳＷＭ２の膜厚は、略同一となる。本実施形態では、サイドウォールＳＷＩ１およびＳＷＩ２は、絶縁膜ＳＷＩにより形成されている。このため、サイドウォールＳＷＩ１およびＳＷＩ２は、同一の材料により形成されることになる。同様に、サイドウォールＳＷＭ１およびＳＷＭ２は、絶縁膜ＳＷＭにより形成されている。このため、サイドウォールＳＷＭ１およびＳＷＭ２は、同一の材料により形成されることになる。同様に、サイドウォールＳＷＯ１およびＳＷＯ２は、絶縁膜ＳＷＯにより形成されている。このため、サイドウォールＳＷＯ１およびＳＷＯ２は、同一の材料により形成されることになる。
【００７１】
次いで、半導体装置ＳＤ１ａと同様に、図５から１２までに示される工程が実施される。これにより、半導体装置ＳＤ１ｃが形成される。
【００７２】
半導体装置ＳＤ１ｃにおいても、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【００７３】
本実施形態では、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されている。他の例においては、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されてもよい。いずれの場合においても、下部電極ＬＥを形成する第１金属膜ＭＦ１が、第２金属膜ＭＦ２よりも先に、第１トランジスタＴＲ１の第１開口ＯＰ１または第２トランジスタＴＲ２の第２開口ＯＰ２に埋め込まれる。
【００７４】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、単層に形成されている。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、複数層に形成されていてもよい。この場合、第１ゲート電極ＧＥ１および下部電極ＬＥにおける積層の順番は互いに同じになるとともに、第２ゲート電極ＧＥ２および上部電極ＵＥにおける積層の順番は互いに同じになる。
【００７５】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、金属以外の材料（例えば、多結晶シリコン）により形成されていてもよい。この場合においても、第１ゲート電極ＧＥ１と下部電極ＬＥとは同一の材料により形成されるとともに、第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料により形成されることになる。
【００７６】
（第２の実施形態）
図１７（ａ）は、第２の実施形態における半導体装置ＳＤ２ａの断面図である。図１７（ｂ）は、本実施形態における半導体装置ＳＤ２ａの平面透視図である。図１７（ａ）は、図１７（ｂ）のＡ−Ａ´における断面図である。
【００７７】
半導体装置ＳＤ２ａでは、第１ゲート電極ＧＥ１は、第１開口ＯＰ１に埋め込まれて形成されている。平面視における第１ゲート電極ＧＥ１の縁部は、平面視で第１開口ＯＰ１と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている。同様に、第２ゲート電極ＧＥ２は、第２開口ＯＰ２に埋め込まれて形成されている。平面視における第２ゲート電極ＧＥ２の縁部は、平面視で第２開口ＯＰ２と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている。半導体装置ＳＤ２ａは、以上の構成について、半導体装置ＳＤ１ａとは異なる構成を有している。半導体装置ＳＤ２ａは、以上の構成以外の構成について、第２の実施形態で特に言及するものを除き、第１の実施形態における半導体装置ＳＤ１ａと同様の構成を有している。
【００７８】
半導体装置ＳＤ２ａにおいては、容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【００７９】
半導体装置ＳＤ２ａについて、図１７（ａ）および（ｂ）を用いて詳細に説明する。半導体装置ＳＤ２ａでは、第１ゲート電極ＧＥ１は、第１開口ＯＰ１に埋め込まれて形成されている。平面視における第１ゲート電極ＧＥ１の縁部は、平面視で第１開口ＯＰ１と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている。同様に、第２ゲート電極ＧＥ２は、第２開口ＯＰ２に埋め込まれて形成されている。平面視における第２ゲート電極ＧＥ２の縁部は、平面視で第２開口ＯＰ２と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている。
【００８０】
本実施形態において、下部電極ＬＥの膜厚は、第１ゲート電極ＧＥ１が平面視で第１開口ＯＰ１と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている箇所における第１ゲート電極ＧＥ１の膜厚と略等しくてもよい。同様に、上部電極ＵＥの膜厚は、第２ゲート電極ＧＥ２が平面視で第２開口ＯＰ２と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている箇所における第２ゲート電極ＧＥ２の膜厚と略等しくてもよい。
【００８１】
本実施形態において、半導体装置ＳＤ２ａは、絶縁膜ＣＩ´をさらに備えていてもよい。絶縁膜ＣＩ´は、第１ゲート電極ＧＥ１と第２絶縁膜ＩＦ２との間に形成されている。そして絶縁膜ＣＩ´は、容量絶縁膜ＣＩと同一の材料により形成されている。絶縁膜ＣＩ´が第１ゲート電極ＧＥ１上に形成さている場合、第１コンタクトプラグＣＰ１は、絶縁膜ＣＩ´を貫通して第１ゲート電極ＧＥ１に接続する。
【００８２】
半導体装置ＳＤ２ａにおいては、容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【００８３】
次に、本実施形態における半導体装置ＳＤ２ａの製造方法について、図１８から２０を用いて詳細に説明する。図１８から２０は、本実施形態における半導体装置ＳＤ２ａの製造方法を示す断面図である。
【００８４】
まず、半導体装置ＳＤ１ａと同様に、図２から９（ａ）に示される工程が実施される。次いで、レジスト膜ＲＦ１６が、図１８（ａ）に示されるように、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上に形成される。本実施形態では、素子形成領域ＥＲ１のレジスト膜ＲＦ１６は、平面視で第１開口ＯＰ１と重なる第１領域だけでなく、第１領域の周辺領域にも、平面視で重なるように形成されている。そしてレジスト膜ＲＦ１６をマスクとして、絶縁膜ＩＦ３および第１金属膜ＭＦ１がエッチングされる。これにより、素子形成領域ＥＲ１では、第１ゲート電極ＧＥ１および絶縁膜ＣＩ´が形成されるとともに、素子分離膜ＳＴＩ上では、下部電極ＬＥおよび容量絶縁膜ＣＩが形成される。本実施形態において、下部電極ＬＥは、図１８（ａ）に示されるように、絶縁膜ＩＦ１上に形成されている。本実施形態では、素子形成領域ＥＲ１上のレジスト膜ＲＦ１６により、第１領域および第１領域の周辺領域における第１金属膜ＭＦ１および絶縁膜ＩＦ３は、エッチングされない。このため、平面視における第１ゲート電極ＧＥ１の縁部は、平面視で第１開口ＯＰ１と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げることになる。
【００８５】
本実施形態では、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。このため、第１ゲート電極ＧＥ１および下部電極ＬＥは、同一の材料により形成されることになる。第１金属膜ＭＦ１が基板ＳＵＢ上において均一な膜厚を有していれば、下部電極ＬＥの膜厚は、第１ゲート電極ＧＥ１が平面視で第１開口ＯＰ１と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている箇所における第１ゲート電極ＧＥ１の膜厚と略等しくなる。絶縁膜ＣＩ´および容量絶縁膜ＣＩは、絶縁膜ＩＦ３により形成されている。このため、絶縁膜ＣＩ´および容量絶縁膜ＣＩは、同一の材料により形成される。次いで、さらなるエッチングにより、第２多結晶シリコン膜ＰＳ２が除去される。これにより、第２サイドウォールＳＷ２の内側に、第２開口ＯＰ２が形成される（図１８（ａ））。第２開口ＯＰ２は、第２サイドウォールＳＷ２の内壁によって規定される。本実施形態では、第２ゲート絶縁膜ＧＩ２が、図１８（ａ）に示されるように、第２開口ＯＰ２を介して露出される。
【００８６】
次いで、レジスト膜ＲＦ１６が除去される（図１８（ｂ））。その後、基板ＳＵＢ上に第２金属膜ＭＦ２が形成される。これにより、第２開口ＯＰ２は、第２金属膜ＭＦ２で埋め込まれる（図１９（ａ））。第２金属膜ＭＦ２は、図１９（ａ）に示されるように、素子形成領域ＥＲ２上のみならず、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上にも形成される。
【００８７】
次いで、素子形成領域ＥＲ２および素子分離膜ＳＴＩ上において、レジスト膜ＲＦ１８が、図１９（ｂ）に示されるように、第２金属膜ＭＦ２上に形成される。本実施形態では、素子形成領域ＥＲ２上のレジスト膜ＲＦ１８は、平面視で第２開口ＯＰ２と重なる第２領域だけでなく、第２領域の周辺領域にも、平面視で重なるように形成されている。本実施形態では、平面視における素子分離膜ＳＴＩ上のレジスト膜ＲＦ１８の面積は、平面視における下部電極ＬＥの面積よりも小さい。そして素子分離膜ＳＴＩ上のレジスト膜ＲＦ１８は、下部電極ＬＥと平面視で重なる領域の内側に形成される。次いで、レジスト膜ＲＦ１８をマスクとして、第２金属膜ＭＦ２がエッチングされる。このエッチングでは、第１絶縁膜ＩＦ１、絶縁膜ＣＩ´および容量絶縁膜ＣＩでエッチングが止まるようにエッチングレートが選択されている。これにより、素子形成領域ＥＲ２では、第２ゲート電極ＧＥ２が形成されるとともに、素子分離膜ＳＴＩ上では、上部電極ＵＥが形成される（図１９（ｂ））。このようにして、素子分離膜ＳＴＩ上において、容量素子ＣＰが形成される。本実施形態では、第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。このため、第２ゲート電極ＧＥ２および上部電極ＵＥは、同一の材料により形成されることになる。
【００８８】
本実施形態では、素子形成領域ＥＲ２上のレジスト膜ＲＦ１８により、第２領域および第２領域の周辺領域における第２金属膜ＭＦ２は、エッチングされない。このため、平面視における第２ゲート電極ＧＥ２の縁部は、平面視で第２開口ＯＰ２と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げることになる。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。このため、第２ゲート電極ＧＥ２および上部電極ＵＥは、同一の材料により形成されることになる。本実施形態のレジスト膜ＲＦ１８によれば、平面視における上部電極ＵＥの面積は、平面視における下部電極ＬＥの面積よりも小さくなるとともに、上部電極ＵＥは、下部電極ＬＥと平面視で重なる領域の内側に形成される。本実施形態では、レジスト膜ＲＦ１８と重なっていない位置において、容量絶縁膜ＣＩの一部または全体が、第２金属膜ＭＦ２とともにエッチングによって除去される。これにより、平面視で上部電極ＵＥが重なっていない位置における容量絶縁膜ＣＩの膜厚は、図１９（ｂ）に示されるように、平面視で上部電極ＵＥが重なっている位置における容量絶縁膜ＣＩの膜厚よりも薄くなることがある。
【００８９】
次いで、レジスト膜ＲＦ１８が除去される（図２０（ａ））。その後、基板ＳＵＢ上に、第２絶縁膜ＩＦ２が形成される（図２０（ｂ））。第２絶縁膜ＩＦ２は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに上部電極ＵＥを覆う。これにより、層間絶縁膜ＩＤが形成される。第２絶縁膜ＩＦ２は、シリコン酸化膜または低誘電率膜により形成されていてもよい。
【００９０】
次いで、第２絶縁膜ＩＦ２にコンタクトホール（不図示）が形成される。このコンタクトホールに導電部材が埋め込まれて、第１コンタクトプラグＣＰ１、第２コンタクトプラグＣＰ２、第３コンタクトプラグＣＰ３および第４コンタクトプラグＣＰ４が形成される。このようにして、図１７（ａ）に示される半導体装置ＳＤ２ａが形成される。
【００９１】
本実施形態においては、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【００９２】
次に、本実施形態の他の例について、図２１を用いて説明する。図２１（ａ）は、第２の実施形態の他の例における半導体装置ＳＤ２ｂを示す断面図である。図２１（ｂ）は、本実施形態における半導体装置ＳＤ２ｂの平面透視図である。図２１（ａ）は、図２１（ｂ）のＡ−Ａ´における断面図である。図２１に示される半導体装置ＳＤ２ｂは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１およびサイドウォールＳＷＯ１を含んでいるとともに、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２およびサイドウォールＳＷＯ２を含んでいる点を除いて、図１７に示される半導体装置ＳＤ２ａと同様の構成を有している。図２１に示された半導体装置ＳＤ２ｂにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２は、図１３に示された半導体装置ＳＤ１ｂにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２と、それぞれ同様の構成を有している。図２１に示された半導体装置ＳＤ２ｂにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２の形成方法は、図１３に示された半導体装置ＳＤ１ｂと同様、図１４（ａ）および（ｂ）に示される工程を含んでいる。
【００９３】
次に、本実施形態の他の例について、図２２を用いて説明する。図２２（ａ）は、第２の実施形態の他の例における半導体装置ＳＤ２ｃを示す断面図である。図２２（ｂ）は、本実施形態における半導体装置ＳＤ２ｃの平面透視図である。図２２（ａ）は、図２２（ｂ）のＡ−Ａ´における断面図である。図２２に示される半導体装置ＳＤ２ｃは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１、サイドウォールＳＷＭ１およびサイドウォールＳＷＯ１を含んでいるとともに、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２、サイドウォールＳＷＭ２およびサイドウォールＳＷＯ２を含んでいる点を除いて、図１７に示される半導体装置ＳＤ２ａと同様の構成を有している。図２２に示された半導体装置ＳＤ２ｃにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２は、図１５に示された半導体装置ＳＤ１ｃにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２と、それぞれ同様の構成を有している。図２２に示された半導体装置ＳＤ２ｃにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２の形成方法は、図１５に示された半導体装置ＳＤ１ｂと同様、図１６（ａ）および（ｂ）に示される工程を含んでいる。
【００９４】
本実施形態では、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されている。他の例においては、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されてもよい。いずれの場合においても、下部電極ＬＥを形成する第１金属膜ＭＦ１が、第２金属膜ＭＦ２よりも先に、第１トランジスタＴＲ１の第１開口ＯＰ１または第２トランジスタＴＲ２の第２開口ＯＰ２に埋め込まれる。
【００９５】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、単層に形成されている。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、複数層に形成されていてもよい。この場合、第１ゲート電極ＧＥ１および下部電極ＬＥにおける積層の順番は互いに同じになるとともに、第２ゲート電極ＧＥ２および上部電極ＵＥにおける積層の順番は互いに同じになる。
【００９６】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、金属以外の材料（例えば、多結晶シリコン）により形成されていてもよい。この場合においても、第１ゲート電極ＧＥ１と下部電極ＬＥとは同一の材料により形成されるとともに、第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料により形成されることになる。
【００９７】
（第３の実施形態）
図２３（ａ）は、第３の実施形態における半導体装置ＳＤ３ａの断面図である。図２３（ｂ）は、本実施形態における半導体装置ＳＤ３ａの平面透視図である。図２３（ａ）は、図２３（ｂ）のＡ−Ａ´における断面図である。
【００９８】
半導体装置ＳＤ３ａは、第３サイドウォールＳＷ３を備えている。第３サイドウォールＳＷ３は、第１絶縁膜ＩＦ１に埋め込まれ、かつ、素子分離膜ＳＴＩ上に形成されている。第１絶縁膜ＩＦ１には、第３開口ＯＰ３が形成されている。第３開口ＯＰ３は、第３サイドウォールＳＷ３の内壁によって規定されている。そして下部電極ＬＥは、第３開口ＯＰ３に埋め込まれて形成されている。半導体装置ＳＤ３ａは、以上の構成について、半導体装置ＳＤ１ａとは異なる構成を有している。半導体装置ＳＤ３ａは、以上の構成以外の構成について、第３の実施形態で特に言及するものを除き、第１の実施形態における半導体装置ＳＤ１ａと同様の構成を有している。
【００９９】
半導体装置ＳＤ３ａにおいては、容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【０１００】
半導体装置ＳＤ３ａについて、図２３（ａ）および（ｂ）を用いて詳細に説明する。半導体装置ＳＤ３ａは、第３サイドウォールＳＷ３を備えている。第３サイドウォールＳＷ３は、素子分離膜ＳＴＩ上に形成されている。第３サイドウォールＳＷ３は、絶縁膜により形成されている。第３サイドウォールＳＷ３は、酸化膜（例えば、シリコン酸化膜）によって形成されていてもよい。第３サイドウォールＳＷ３は、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２と同じ材料により形成されていてもよい。第１絶縁膜ＩＦ１には、第３開口ＯＰ３が形成されている。第３開口ＯＰ３は、第３サイドウォールＳＷ３の内壁によって規定されている。本実施形態では、平面視における第３開口ＯＰ３の面積は、図２３（ａ）に示されるように、平面視における第１開口ＯＰ１の面積および平面視における第２開口ＯＰ２の面積のそれぞれよりも大きい。そして下部電極ＬＥは、第３開口ＯＰ３に埋め込まれて形成されている。本実施形態では、平面視における下部電極ＬＥの縁部は、平面視で第３開口ＯＰ３と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている。この場合、容量絶縁膜ＣＩは、図２３（ａ）に示されるように、下部電極ＬＥが平面視で第３開口ＯＰ３と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げている箇所における下部電極ＬＥ上にも形成されていてもよい。
【０１０１】
本実施形態では、下部電極ＬＥは、第３開口ＯＰ３に沿って凹んで形成されている。そして下部電極ＬＥの表面には、小開口ＳＯＰが形成されている。小開口ＳＯＰは、下部電極ＬＥの凹みによって規定されている。本実施形態では、上部電極ＵＥは、図２３（ａ）および（ｂ）に示されるように、平面視で小開口ＳＯＰと重なる領域の内側に形成されていてもよい。この場合、上部電極ＵＥは、高さ方向において下部電極ＬＥと重なる部分を有することになる。
【０１０２】
下部電極ＬＥには、第３コンタクトプラグＣＰ３が接続されている。上部電極ＵＥには、第４コンタクトプラグＣＰ４が接続されている。本実施形態では、第３コンタクトプラグＣＰ３は、図２３（ａ）に示されるように、容量絶縁膜ＣＩを貫通して下部電極ＬＥに達していてもよい。本実施形態では、下部電極ＬＥと第３コンタクトプラグＣＰ３とが接続されている箇所における下部電極ＬＥの表面の高さは、上部電極ＵＥと第４コンタクトプラグＣＰ４とが接続されている箇所における上部電極ＵＥの表面の高さよりも高くてもよい。
【０１０３】
半導体装置ＳＤ３ａにおいては、容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【０１０４】
次に、本実施形態における半導体装置ＳＤ３ａの製造方法について、図２４から３２を用いて詳細に説明する。図２４から３２は、本実施形態における半導体装置ＳＤ３ａの製造方法を示す断面図である。
【０１０５】
まず、基板ＳＵＢに素子分離膜ＳＴＩが形成される。これにより、素子形成領域ＥＲ１と素子形成領域ＥＲ２とが規定される。次いでイオン注入により、素子形成領域ＥＲ１にｐ型の不純物がドープされるとともに、素子形成領域ＥＲ２にｎ型の不純物がドープされる。これにより、素子形成領域ＥＲ１にはｐ型のウェルが形成されるとともに、素子形成領域ＥＲ２にはｎ型のウェルが形成される。次いで、基板ＳＵＢ上に絶縁膜ＧＩが形成される（図２４（ａ））。この絶縁膜ＧＩにより、第１ゲート絶縁膜ＧＩ１および第２ゲート絶縁膜ＧＩ２が形成される。絶縁膜ＧＩは、シリコン酸化膜（ＳｉＯ２）、酸化窒化シリコン膜（ＳｉＯＮ膜）または高誘電率膜（例えば、ハフニウムシリケート膜（ＨｆＳｉＯ）または窒素添加ハフニウムシリケート膜）により形成されていてもよい。絶縁膜ＧＩの膜厚は、例えば、１ｎｍ〜５０ｎｍとしてもよい。
【０１０６】
次いで、素子分離膜ＳＴＩ上の絶縁膜ＧＩが、図２４（ｂ）に示されるように除去される。次いで、基板ＳＵＢ上に多結晶シリコン膜ＰＳが形成される（図２５（ａ））。多結晶シリコン膜ＰＳは、多結晶シリコンにより形成されている。この多結晶シリコン膜ＰＳにより、ダミーゲート電極が形成される。多結晶シリコン膜ＰＳの膜厚は、例えば、１００ｎｍとしてもよい。
【０１０７】
次いで、多結晶シリコン膜ＰＳおよび絶縁膜ＧＩがパターニングされる。これにより、素子形成領域ＥＲ１側において、第１ゲート絶縁膜ＧＩ１と第１多結晶シリコン膜ＰＳ１とが形成される。素子形成領域ＥＲ２側において、第２ゲート絶縁膜ＧＩ２と第２多結晶シリコン膜ＰＳ２とが形成される。素子分離膜ＳＴＩ上において、第３多結晶シリコン膜ＰＳ３が形成される（図２５（ｂ））。
【０１０８】
次いで、図３（ａ）および（ｂ）に示される工程と同様にして、素子形成領域ＥＲ１において、基板ＳＵＢの表面に第１エクステンション領域ＥＸ１が形成されるとともに、素子形成領域ＥＲ２において、基板ＳＵＢの表面に第２エクステンション領域ＥＸ２が形成される。次いで、基板ＳＵＢの表面に、図２６（ａ）に示されるように、絶縁膜ＳＷが形成される。絶縁膜ＳＷは、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２ならびに第１多結晶シリコン膜ＰＳ１、第２多結晶シリコン膜ＰＳ２および第３多結晶シリコン膜ＰＳ３を覆う。
【０１０９】
次いで、絶縁膜ＳＷのエッチバックにより、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３が形成される（図２６（ｂ））。第１サイドウォールＳＷ１は、平面視で第１ゲート絶縁膜ＧＩ１および第１多結晶シリコン膜ＰＳ１を囲うように形成される。第２サイドウォールＳＷ２は、平面視で第２ゲート絶縁膜ＧＩ２および第２多結晶シリコン膜ＰＳ２を囲うように形成される。第３サイドウォールＳＷ３は、平面視で第３多結晶シリコン膜ＰＳ３を囲うように形成される。本実施形態では、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３は、絶縁膜ＳＷにより形成されている。このため、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３は、同一の材料により形成されることになる。
【０１１０】
次いで、図５（ａ）および（ｂ）に示される工程と同様にして、素子形成領域ＥＲ１において、基板ＳＵＢの表面に第１ソース・ドレイン領域ＳＤＲ１が形成されるとともに、素子形成領域ＥＲ２において、基板ＳＵＢの表面に第２ソース・ドレイン領域ＳＤＲ２が形成される。次いで、図６（ａ）および（ｂ）に示される工程と同様にして、第１ソース・ドレイン領域ＳＤＲ１の表面に、第１シリサイド膜ＳＣ１が形成されるとともに、第２ソース・ドレイン領域ＳＤＲ２の表面に、第２シリサイド膜ＳＣ２が形成される。
【０１１１】
次いで、第１絶縁膜ＩＦ１が基板ＳＵＢ上に形成される（図２７（ａ））。第１絶縁膜ＩＦ１は、シリコン酸化膜または低誘電率膜により形成されていてもよい。これにより、第１多結晶シリコン膜ＰＳ１、第２多結晶シリコン膜ＰＳ２および第３多結晶シリコン膜ＰＳ３は、第１絶縁膜ＩＦ１に埋設される。
【０１１２】
次いで、第１絶縁膜ＩＦ１の表面を研磨して、第１絶縁膜ＩＦ１の表面を平坦化させる。第１絶縁膜ＩＦ１の研磨には、ＣＭＰが用いられてもよい。第１絶縁膜ＩＦ１は、図２７（ｂ）に示されるように、第１多結晶シリコン膜ＰＳ１、第２多結晶シリコン膜ＰＳ２および第３多結晶シリコン膜ＰＳ３が露出するまで研磨される。この場合、第１絶縁膜ＩＦ１は、図２７（ｂ）に示されるように、第１絶縁膜ＩＦ１の表面の高さが第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３の高さと一致するまで研磨されてもよい。
【０１１３】
次いで、素子形成領域ＥＲ２において、レジスト膜ＲＦ２０が、図２８（ａ）に示されるように、基板ＳＵＢ上に形成される。そしてエッチングにより、第１多結晶シリコン膜ＰＳ１および第３多結晶シリコン膜ＰＳ３が除去される。これにより、第１サイドウォールＳＷ１の内側に、第１開口ＯＰ１が形成されるとともに、第３サイドウォールＳＷ３の内側に、第３開口ＯＰ３が形成される（図２８（ａ））。第１開口ＯＰ１は、第１サイドウォールＳＷ１の内壁によって規定される。第３開口ＯＰ３は、第３サイドウォールＳＷ３の内壁によって規定される。本実施形態では、第１ゲート絶縁膜ＧＩ１が、図２８（ａ）に示されるように、第１開口ＯＰ１を介して露出される。同様に、素子分離膜ＳＴＩが、図２８（ａ）に示されるように、第３開口ＯＰ３を介して露出される。本実施形態では、平面視における第３開口ＯＰ３の面積は、平面視における第１開口ＯＰ１の面積よりも大きい。
【０１１４】
次いで、レジスト膜ＲＦ２０が除去される。そして基板ＳＵＢ上に第１金属膜ＭＦ１が形成される。これにより、第１開口ＯＰ１および第３開口ＯＰ３は、第１金属膜ＭＦ１で埋め込まれる（図２８（ｂ））。第１金属膜ＭＦ１は、図２８（ｂ）に示されるように、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上のみならず、素子形成領域ＥＲ２にも形成される。この第１金属膜ＭＦ１により、第１ゲート電極ＧＥ１および下部電極ＬＥが形成される。本実施形態では、第１金属膜ＭＦ１は、第３開口ＯＰ３による凹凸が第１金属膜ＭＦ１の表面に残る厚さに形成される。これにより、第３開口ＯＰ３と平面視で重なる領域の内側に、小開口ＳＯＰが形成される。小開口ＳＯＰは、第１金属膜ＭＦ１の表面によって規定される。第１金属膜ＭＦ１は、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。第１金属膜ＭＦ１の膜厚は、素子分離領域ＳＴＩ上において、例えば、５ｎｍ〜２００ｎｍとしてもよい。
【０１１５】
次いで、第１金属膜ＭＦ１上に絶縁膜ＩＦ３が形成される（図２９（ａ））。この絶縁膜ＩＦ３により、容量絶縁膜ＣＩが形成される。絶縁膜ＩＦ３の膜厚は、例えば、５ｎｍから１００ｎｍとしてもよい。絶縁膜ＩＦは、シリコン酸化膜、シリコン窒化膜または金属酸化物（例えば、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ランタンまたは酸化イットリウム）により形成されていてもよい。
【０１１６】
次いで、素子分離膜ＳＴＩ上に、レジスト膜ＲＦ２２が、図２９（ｂ）に示されるように形成される。本実施形態では、レジスト膜ＲＦ２２は、平面視で第３開口ＯＰ３と重なる第３領域だけでなく、第３領域の周辺領域にも、平面視で重なるように形成されている。その後、レジスト膜ＲＦ２２をマスクとして、絶縁膜ＩＦ３および第１金属膜ＭＦ１がエッチングされる。これにより、素子形成領域ＥＲ１では、第１ゲート電極ＧＥ１が形成されるとともに、素子分離膜ＳＴＩ上では、下部電極ＬＥと容量絶縁膜ＣＩとが形成される（図２９（ｂ））。本実施形態において、下部電極ＬＥは、図２９（ｂ）に示されるように、第３開口ＯＰ３に埋め込まれて形成されている。本実施形態では、レジスト膜ＲＦ２２により、第３領域および第３領域の周辺領域における第１金属膜ＭＦ１および絶縁膜ＩＦ３は、エッチングされない。このため、平面視における下部電極ＬＥの縁部は、平面視で第３開口ＯＰ３と重なる領域の外側において第１絶縁膜ＩＦ１に乗り上げることになる。本実施形態では、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。このため、第１ゲート電極ＧＥ１および下部電極ＬＥは、同一の材料により形成されることになる。
【０１１７】
次いで、さらなるエッチングにより、第２多結晶シリコン膜ＰＳ２が除去される。これにより、第２サイドウォールＳＷ２の内側に、第２開口ＯＰ２が形成される（図３０（ａ））。第２開口ＯＰ２は、第２サイドウォールＳＷ２の内壁によって規定される。本実施形態では、第２ゲート絶縁膜ＧＩ２が、図３０（ａ）に示されるように、第２開口ＯＰ２を介して露出される。本実施形態では、平面視における第２開口ＯＰ２の面積は、平面視における第３開口ＯＰ３の面積よりも小さい。
【０１１８】
次いで、レジスト膜ＲＦ２２が除去される（図３０（ｂ））。その後、基板ＳＵＢ上に第２金属膜ＭＦ２が形成される。これにより、第２開口ＯＰ２は、第２金属膜ＭＦ２で埋め込まれる（図３１（ａ））。第２金属膜ＭＦ２は、図３１（ａ）に示されるように、素子形成領域ＥＲ２上のみならず、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上にも形成される。第２金属膜ＭＦ２は、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。第２金属膜ＭＦ２の膜厚は、下部電極ＬＥ上において、例えば、５ｎｍ〜２００ｎｍとしてもよい。
【０１１９】
次いで、素子分離膜ＳＴＩ上において、レジスト膜ＲＦ２４が、図３１（ｂ）に示されるように、第２金属膜ＭＦ２上に形成される。本実施形態では、素子分離膜ＳＴＩ上のレジスト膜ＲＦ２４は、小開口ＳＯＰと平面視で重なる領域の内側に形成される。次いで、レジスト膜ＲＦ２４をマスクとして、第２金属膜ＭＦ２がエッチングされる。このエッチングでは、第１絶縁膜ＩＦ１および容量絶縁膜ＣＩでエッチングが止まるようにエッチングレートが選択されている。これにより、素子形成領域ＥＲ２では、第２ゲート電極ＧＥ２が形成されるとともに、素子分離膜ＳＴＩ上では、上部電極ＵＥが形成される（図３１（ｂ））。このようにして、素子分離膜ＳＴＩ上において、容量素子ＣＰが形成される。本実施形態では、第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。このため、第２ゲート電極ＧＥ２および上部電極ＵＥは、同一の材料により形成されることになる。
【０１２０】
本実施形態では、レジスト膜ＲＦ２４により、上部電極ＵＥは、小開口ＳＯＰと平面視で重なる領域の内側に形成される。この場合、下部電極ＬＥの膜厚と容量絶縁膜ＣＩの膜厚が適宜決定されていれば、上部電極ＵＥは、高さ方向において下部電極ＬＥと重なる部分を有することになる。本実施形態では、レジスト膜ＲＦ２４と重なっていない位置において、容量絶縁膜ＣＩの一部または全体が、第２金属膜ＭＦ２とともにエッチングによって除去される。これにより、平面視で上部電極ＵＥが重なっていない位置における容量絶縁膜ＣＩの膜厚は、図３１（ｂ）に示されるように、平面視で上部電極ＵＥが重なっている位置における容量絶縁膜ＣＩの膜厚よりも薄くなることがある。
【０１２１】
次いで、レジスト膜ＲＦ２４が除去される（図３２（ａ））。その後、基板ＳＵＢ上に、第２絶縁膜ＩＦ２が形成される（図３２（ｂ））。第２絶縁膜ＩＦ２は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに上部電極ＵＥを覆う。これにより、層間絶縁膜ＩＤが形成される。第２絶縁膜ＩＦ２は、シリコン酸化膜または低誘電率膜により形成されていてもよい。
【０１２２】
次いで、第２絶縁膜ＩＦ２にコンタクトホール（不図示）が形成される。このコンタクトホールに導電部材が埋め込まれて、第１コンタクトプラグＣＰ１、第２コンタクトプラグＣＰ２、第３コンタクトプラグＣＰ３および第４コンタクトプラグＣＰ４が形成される。このようにして、図２３（ａ）に示される半導体装置ＳＤ３ａが形成される。
【０１２３】
本実施形態においては、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【０１２４】
次に、本実施形態の他の例について、図３３および３４を用いて説明する。図３３（ａ）は、第３の実施形態の他の例における半導体装置ＳＤ３ｂを示す断面図である。図３３（ｂ）は、本実施形態における半導体装置ＳＤ３ｂの平面透視図である。図３３（ａ）は、図３３（ｂ）のＡ−Ａ´における断面図である。図３３に示される半導体装置ＳＤ３ｂは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１およびサイドウォールＳＷＯ１を含み、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２およびサイドウォールＳＷＯ２を含み、第３サイドウォールＳＷ３がサイドウォールＳＷＩ３およびサイドウォールＳＷＯ３を含んでいる点を除いて、図２３に示される半導体装置ＳＤ３ａと同様の構成を有している。
【０１２５】
図３３に示された半導体装置ＳＤ３ｂについて、詳細に説明する。図３３に示された半導体装置ＳＤ３ｂにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２は、図１３に示された半導体装置ＳＤ１ｂにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２と、それぞれ同様の構成を有している。半導体装置ＳＤ３ｂは、第３サイドウォールＳＷ３をさらに備えている。第３サイドウォールＳＷ３は、サイドウォールＳＷＩ３およびサイドウォールＳＷＯ３を含んでいる。
【０１２６】
サイドウォールＳＷＩ３は、基板ＳＵＢの表面に接するとともに、下部電極ＬＥが第３開口ＯＰ３に埋め込まれている部分（下部電極ＬＥの埋設部）の側面に接している。そしてサイドウォールＳＷＩ３は、基板ＳＵＢの表面、下部電極ＬＥの埋設部の側面に沿って形成されている。このため、サイドウォールＳＷＩ３は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。サイドウォールＳＷＩ３は、下部電極ＬＥの埋設部を平面視で囲うように形成されている。本実施形態において、サイドウォールＳＷＩ１の厚さとサイドウォールＳＷＩ２の厚さとサイドウォールＳＷＩ３の厚さは、略同一であってもよい。
【０１２７】
サイドウォールＳＷＯ３は、基板ＳＵＢの表面上にサイドウォールＳＷＩ３を介して形成されているとともに、下部電極ＬＥの埋設部の側面にサイドウォールＳＷＩ３を介して形成されている。そしてサイドウォールＳＷＯ３は、平面視で下部電極ＬＥの埋設部を囲うように形成されている。
【０１２８】
サイドウォールＳＷＩ１、ＳＷＩ２、ＳＷＩ３、ＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、絶縁膜により形成されている。本実施形態において、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。一方サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。本実施形態において、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は、同一の材料により形成されていてもよい。サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、同一の材料により形成されていてもよい。
【０１２９】
次に、半導体装置ＳＤ３ｂの形成方法について図３４を用いて説明する。図３４は、本実施形態における半導体装置ＳＤ３ｂの製造方法を示す断面図である。
【０１３０】
まず、半導体装置ＳＤ３ａと同様に、図２４および２５に示される工程が実施される。次いで、基板ＳＵＢの表面に、絶縁膜ＳＷＩが形成される。絶縁膜ＳＷＩは、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２ならびに第１多結晶シリコン膜ＰＳ１、第２多結晶シリコン膜ＰＳ２および第３多結晶シリコン膜ＰＳ３を覆う。本実施形態において、絶縁膜ＳＷＩは、酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。次いで、絶縁膜ＳＷＩ上に絶縁膜ＳＷＯが形成される（図３４（ａ））。本実施形態において、絶縁膜ＳＷＯは、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。
【０１３１】
次いで、絶縁膜ＳＷＩおよびＳＷＯのエッチバックにより、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３が形成される（図３４（ｂ））。この場合、絶縁膜ＳＷＩが基板ＳＵＢ上において均一な膜厚を有していれば、サイドウォールＳＷＩ１の膜厚、サイドウォールＳＷＩ２およびサイドウォールＳＷＩ３の膜厚は、略同一となる。本実施形態では、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は、絶縁膜ＳＷＩにより形成されている。このため、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は、同一の材料により形成されることになる。同様に、サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、絶縁膜ＳＷＯにより形成されている。このため、サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、同一の材料により形成されることになる。
【０１３２】
次いで、半導体装置ＳＤ１ａと同様に、図２７から３２までに示される工程を含む工程が実施される。これにより、半導体装置ＳＤ３ｂが形成される。
【０１３３】
次に、本実施形態の他の例について、図３５および３６を用いて説明する。図３５（ａ）は、第３の実施形態の他の例における半導体装置ＳＤ３ｃを示す断面図である。図３５（ｂ）は、本実施形態における半導体装置ＳＤ３ｃの平面透視図である。図３５（ａ）は、図３５（ｂ）のＡ−Ａ´における断面図である。図３５に示される半導体装置ＳＤ３ｃは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１、サイドウォールＳＷＭ１およびサイドウォールＳＷＯ１を含み、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２、サイドウォールＳＷＭ２およびサイドウォールＳＷＯ２を含み、第３サイドウォールＳＷ３がサイドウォールＳＷＩ３、サイドウォールＳＷＭ３およびサイドウォールＳＷＯ３を含んでいる点を除いて、図２３に示される半導体装置ＳＤ３ａと同様の構成を有している。
【０１３４】
図３５に示された半導体装置ＳＤ３ｃについて、詳細に説明する。図３５に示された半導体装置ＳＤ３ｃにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２は、図１５に示された半導体装置ＳＤ１ｃにおける第１サイドウォールＳＷ１および第２サイドウォールＳＷ２と、それぞれ同様の構成を有している。半導体装置ＳＤ３ｃは、第３サイドウォールＳＷ３をさらに備えている。第３サイドウォールＳＷ３は、サイドウォールＳＷＩ３、サイドウォールＳＷＭ３およびサイドウォールＳＷＯ３を含んでいる。
【０１３５】
サイドウォールＳＷＩ３は、基板ＳＵＢの表面に接するとともに、下部電極ＬＥが第３開口ＯＰ３に埋め込まれている部分（下部電極ＬＥの埋設部）の側面に接している。そしてサイドウォールＳＷＩ３は、基板ＳＵＢの表面、下部電極ＬＥの埋設部の側面に沿って形成されている。このため、サイドウォールＳＷＩ３は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。サイドウォールＳＷＩ３は、下部電極ＬＥの埋設部を平面視で囲うように形成されている。本実施形態において、サイドウォールＳＷＩ１の厚さとサイドウォールＳＷＩ２の厚さとサイドウォールＳＷＩ３の厚さは、略同一であってもよい。
【０１３６】
サイドウォールＳＷＭ３は、基板ＳＵＢの表面にサイドウォールＳＷＩ３を介して形成されているとともに、下部電極ＬＥが第３開口ＯＰ３に埋め込まれている部分（下部電極ＬＥの埋設部）の側面にサイドウォールＳＷＩ３を介して形成されている。そしてサイドウォールＳＷＭ３は、サイドウォールＳＷＩ３に沿って形成されている。このため、サイドウォールＳＷＭ３は、Ａ−Ａ´方向に見て、Ｌ字状の形状を有している。サイドウォールＳＷＭ３は、下部電極ＬＥの埋設部を平面視で囲うように形成されている。本実施形態において、サイドウォールＳＷＭ１の厚さとサイドウォールＳＷＭ２の厚さとサイドウォールＳＷＭ３の厚さは、略同一であってもよい。
【０１３７】
サイドウォールＳＷＯ３は、基板ＳＵＢの表面上にサイドウォールＳＷＩ３およびサイドウォールＳＷＭ３を介して形成されているとともに、下部電極ＬＥの埋設部の側面にサイドウォールＳＷＩ３およびサイドウォールＳＷＭ３を介して形成されている。そしてサイドウォールＳＷＯ３は、平面視で下部電極ＬＥの埋設部を囲うように形成されている。
【０１３８】
サイドウォールＳＷＩ１、ＳＷＩ２、ＳＷＩ３、ＳＷＭ１、ＳＷＭ２、ＳＷＭ３、ＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、絶縁膜により形成されている。本実施形態において、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。サイドウォールＳＷＭ１、ＳＷＭ２およびＳＷＭ３は、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。本実施形態において、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は、同一の材料により形成されていてもよい。サイドウォールＳＷＭ１、ＳＷＭ２およびＳＷＭ３は、同一の材料により形成されていてもよい。サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、同一の材料により形成されていてもよい。
【０１３９】
半導体装置ＳＤ３ｃにおいても、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【０１４０】
次に、半導体装置ＳＤ３ｃの形成方法について図３６を用いて説明する。図３６は、本実施形態における半導体装置ＳＤ３ｃの製造方法を示す断面図である。
【０１４１】
まず、半導体装置ＳＤ３ａと同様に、図２４および２５に示される工程が実施される。次いで、基板ＳＵＢの表面に、絶縁膜ＳＷＩが形成される。絶縁膜ＳＷＩは、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２ならびに第１多結晶シリコン膜ＰＳ１、第２多結晶シリコン膜ＰＳ２および第３多結晶シリコン膜ＰＳ３を覆う。本実施形態において、絶縁膜ＳＷＩは、酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。次いで、絶縁膜ＳＷＩ上に絶縁膜ＳＷＭが形成される。本実施形態において、絶縁膜ＳＷＭは、窒化膜（例えば、シリコン窒化膜）により形成されていてもよい。次いで、絶縁膜ＳＷＭ上に絶縁膜ＳＷＯが形成される（図３６（ａ））。本実施形態において、絶縁膜ＳＷＯは、酸化膜（例えば、シリコン酸化膜）により形成されていてもよい。
【０１４２】
次いで、絶縁膜ＳＷＩ、ＳＷＭおよびＳＷＯのエッチバックにより、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３が形成される（図３６（ｂ））。この場合、絶縁膜ＳＷＩが基板ＳＵＢ上において均一な膜厚を有していれば、サイドウォールＳＷＩ１の膜厚、サイドウォールＳＷＩ２およびサイドウォールＳＷＩ３の膜厚は、略同一となる。同様に、絶縁膜ＳＷＭが基板ＳＵＢ上において均一な膜厚を有していれば、サイドウォールＳＷＭ１の膜厚、サイドウォールＳＷＭ２の膜厚およびサイドウォールＳＷＭ３の膜厚は、略同一となる。本実施形態では、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は、絶縁膜ＳＷＩにより形成されている。このため、サイドウォールＳＷＩ１、ＳＷＩ２およびＳＷＩ３は、同一の材料により形成されることになる。同様に、サイドウォールＳＷＭ１、ＳＷＭ２およびＳＷＭ３は、絶縁膜ＳＷＭにより形成されている。このため、サイドウォールＳＷＭ１、ＳＷＭ２およびＳＷＭ３は、同一の材料により形成されることになる。同様に、サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、絶縁膜ＳＷＯにより形成されている。このため、サイドウォールＳＷＯ１、ＳＷＯ２およびＳＷＯ３は、同一の材料により形成されることになる。
【０１４３】
次いで、半導体装置ＳＤ３ａと同様に、図２７から３２までに示される工程を含む工程が実施される。これにより、半導体装置ＳＤ３ｃが形成される。
【０１４４】
半導体装置ＳＤ３ｃにおいても、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【０１４５】
本実施形態では、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されている。他の例においては、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されてもよい。いずれの場合においても、下部電極ＬＥを形成する第１金属膜ＭＦ１が、第２金属膜ＭＦ２よりも先に、第１トランジスタＴＲ１の第１開口ＯＰ１または第２トランジスタＴＲ２の第２開口ＯＰ２に埋め込まれる。
【０１４６】
本実施形態では、図２９（ｂ）に示される工程において、レジスト膜ＲＦ２２は、素子形成領域ＥＲ１上に形成されていない。他の例においては、第２の実施形態における図１８（ａ）に示される工程と同様に、素子形成領域ＥＲ１上に、レジスト膜ＲＦ２２が形成されてもよい。この場合、本実施形態における半導体装置ＳＤ３ａは、第２の実施形態における半導体装置ＳＤ２ａにおける第１ゲート電極ＧＥ１および絶縁膜ＣＩ´を備えることができる。
【０１４７】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、単層に形成されている。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、複数層に形成されていてもよい。この場合、第１ゲート電極ＧＥ１および下部電極ＬＥにおける積層の順番は互いに同じになるとともに、第２ゲート電極ＧＥ２および上部電極ＵＥにおける積層の順番は互いに同じになる。
【０１４８】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに下部電極ＬＥおよび上部電極ＵＥは、金属以外の材料（例えば、多結晶シリコン）により形成されていてもよい。この場合においても、第１ゲート電極ＧＥ１と下部電極ＬＥとは同一の材料により形成されるとともに、第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料により形成されることになる。
【０１４９】
（第４の実施形態）
図３７（ａ）は、第４の実施形態における半導体装置ＳＤ４ａの断面図である。図３７（ｂ）は、本実施形態における半導体装置ＳＤ４ａの平面透視図である。図３７（ａ）は、図３７（ｂ）のＡ−Ａ´における断面図である。
【０１５０】
半導体装置ＳＤ４ａでは、複数の第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃにより、複数の第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃがそれぞれ規定されている。そして第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃには、下部電極ＬＥａ、ＬＥｂおよびＬＥｃがそれぞれ埋め込まれている。下部電極ＬＥａ、ＬＥｂおよびＬＥｃは、第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃならびに第１絶縁膜ＩＦ１を介して電気的に互いに絶縁されている。半導体装置ＳＤ４ａは、以上の構成について、半導体装置ＳＤ３ａとは異なる構成を有している。半導体装置ＳＤ４ａは、以上の構成以外の構成について、第４の実施形態で特に言及するものを除き、第３の実施形態における半導体装置ＳＤ３ａと同様の構成を有している。
【０１５１】
半導体装置ＳＤ４ａにおいては、容量素子ＣＰの下部電極ＬＥおよび上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【０１５２】
半導体装置ＳＤ４ａについて、図３７（ａ）および（ｂ）を用いて詳細に説明する。半導体装置ＳＤ４ａでは、複数の第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃにより、複数の第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃがそれぞれ規定されている。第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃは、絶縁膜により形成されている。第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃは、酸化膜（例えば、シリコン酸化膜）によって形成されていてもよい。第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃは、互いに同じ材料で形成されていてもよい。第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃは、第１サイドウォールＳＷ１および第２サイドウォールＳＷ２と同じ材料により形成されていてもよい。本実施形態において平面視における第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃの面積は、互いに同じ大きさであってもよい。平面視における第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃの面積は、平面視における第１開口ＯＰ１の面積および平面視における第２開口ＯＰ２の面積よりも小さくてもよい。本実施形態では、第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃには、下部電極ＬＥａ、ＬＥｂおよびＬＥｃがそれぞれ埋め込まれている。下部電極ＬＥａ、ＬＥｂおよびＬＥｃは、第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃならびに第１絶縁膜ＩＦ１を介して電気的に互いに絶縁されている。なお図３７（ａ）および（ｂ）では、第３開口の数は３つであるが、本実施形態においては第３開口の数は３つに限定されない。本実施形態では、第３開口の数は複数であってもよいし、１個であってもよい。
【０１５３】
本実施形態では、容量絶縁膜ＣＩは、１枚のシート状に形成され、複数の第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃを覆っている。半導体装置ＳＤ４ａは、絶縁膜ＣＩ´をさらに備えていてもよい。絶縁膜ＣＩ´は、第１ゲート電極ＧＥ１と第２絶縁膜ＩＦ２との間に形成されている。この場合、容量絶縁膜ＣＩと絶縁膜ＣＩ´とは、同一の材料により形成されている。本実施形態では、容量絶縁膜ＣＩは、図３７（ａ）に示されるように、平面視で第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃと重なる領域の外側において第１絶縁膜ＩＦ１の表面に接している。同様に、絶縁膜ＣＩ´は、図３７（ａ）に示されるように、平面視で第１開口ＯＰ１と重なる領域の外側において第１絶縁膜ＩＦ１の表面に接している。本実施形態では、上部電極ＵＥは、図３７（ｂ）に示されるように、平面視で容量絶縁膜ＣＩと重なる領域の内側に形成されている。
【０１５４】
本実施形態では、第３コンタクトプラグＣＰ３ａ、ＣＰ３ｂおよびＣＰ３ｃは、図３７に示されるように、下部電極ＬＥａ、ＬＥｂおよびＬＥｃにそれぞれ接続している。第３コンタクトプラグＣＰ３ａ、ＣＰ３ｂおよびＣＰ３ｃは、図３７（ｂ）に示されるように、下部電極ＬＥａ、ＬＥｂおよびＬＥｃの延伸方向と直交する方向に伸びた一直線上に形成されていてもよい。第３コンタクトプラグＣＰ３ａ、ＣＰ３ｂおよびＣＰ３ｃが平面視で容量絶縁膜ＣＩと重なる領域に形成される場合は、第３コンタクトプラグＣＰ３ａ、ＣＰ３ｂおよびＣＰ３ｃは、容量絶縁膜ＣＩを貫通して下部電極ＬＥａ、ＬＥｂおよびＬＥｃにそれぞれ達する。本実施形態では、第４コンタクトプラグＣＰ４は、図３７（ｂ）に示されるように、複数形成されていてもよい。この場合、第４コンタクトプラグＣＰ４は、図３７（ｂ）に示されるように、下部電極ＬＥａ、ＬＥｂおよびＬＥｃの延伸方向に伸びた一直線上に形成されていてもよい。
【０１５５】
半導体装置ＳＤ４ａにおいては、容量素子ＣＰの下部電極ＬＥａ、ＬＥｂおよびＬＥｃならびに上部電極ＵＥは、金属を含んでいる。このように、本実施形態においては、層間絶縁膜ＩＤにおいて、各電極が金属を含む容量素子ＣＰを形成することができる。
【０１５６】
次に、本実施形態における半導体装置ＳＤ４ａの製造方法について、図３８から４４を用いて詳細に説明する。図３８から４４は、本実施形態における半導体装置ＳＤ４ａの製造方法を示す断面図である。
【０１５７】
まず、半導体装置ＳＤ３ａと同様に、図２４（ａ）および（ｂ）に示される工程が実施される。次いで、基板ＳＵＢ上に多結晶シリコン膜ＰＳが形成される（図３８（ａ））。多結晶シリコン膜ＰＳは、多結晶シリコンにより形成されている。この多結晶シリコン膜ＰＳにより、ダミーゲート電極が形成される。多結晶シリコン膜ＰＳの膜厚は、例えば、１００ｎｍとしてもよい。
【０１５８】
次いで、多結晶シリコン膜ＰＳおよび絶縁膜ＧＩがパターニングされる。これにより、素子形成領域ＥＲ１側において、第１ゲート絶縁膜ＧＩ１と第１多結晶シリコン膜ＰＳ１とが形成される。素子形成領域ＥＲ２側において、第２ゲート絶縁膜ＧＩ２と第２多結晶シリコン膜ＰＳ２とが形成される。素子分離膜ＳＴＩ上において、第３多結晶シリコン膜ＰＳ３ａ、ＰＳ３ｂおよびＰＳ３ｃが形成される（図３８（ｂ））。
【０１５９】
次いで、図３（ａ）および（ｂ）に示される工程と同様にして、第１エクステンション領域ＥＸ１および第２エクステンション領域ＥＸ２が形成される。次いで、図２６（ａ）および（ｂ）に示される工程と同様にして、第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃが形成される。次いで、図５（ａ）および（ｂ）に示される工程と同様にして、第１ソース・ドレイン領域ＳＤＲ１および第２ソース・ドレイン領域ＳＤＲ２が形成される。次いで、図６（ａ）および（ｂ）に示される工程と同様にして、第１シリサイド膜ＳＣ１および第２シリサイド膜ＳＣ２が形成される。
【０１６０】
次いで、絶縁膜ＩＦ１が基板ＳＵＢ上に形成される（図３９（ａ））。絶縁膜ＩＦ１は、シリコン酸化膜または低誘電率膜により形成されていてもよい。これにより、第１多結晶シリコン膜ＰＳ１、第２多結晶シリコン膜ＰＳ２ならびに第３多結晶シリコン膜ＰＳ３ａ、ＰＳ３ｂおよびＰＳ３ｃは、絶縁膜ＩＦ１に埋設される。
【０１６１】
次いで、絶縁膜ＩＦ１の表面を研磨して、絶縁膜ＩＦ１の表面を平坦化させる。絶縁膜ＩＦ１の研磨には、ＣＭＰが用いられてもよい。絶縁膜ＩＦ１は、図３９（ｂ）に示されるように、第１多結晶シリコン膜ＰＳ１、第２多結晶シリコン膜ＰＳ２ならびに第３多結晶シリコン膜ＰＳ３ａ、ＰＳ３ｂおよびＰＳ３ｃが露出するまで研磨される。この場合、絶縁膜ＩＦ１は、図３９（ｂ）に示されるように、絶縁膜ＩＦ１の表面の高さが第１サイドウォールＳＷ１、第２サイドウォールＳＷ２ならびに第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃの高さと一致するまで研磨されてもよい。
【０１６２】
次いで、素子形成領域ＥＲ２において、レジスト膜ＲＦ２６が、図４０（ａ）に示されるように、基板ＳＵＢ上に形成される。そしてエッチングにより、第１多結晶シリコン膜ＰＳ１ならびに第３多結晶シリコン膜ＰＳ３ａ、ＰＳ３ｂおよびＰＳ３ｃが除去される。これにより、第１サイドウォールＳＷ１の内側に、第１開口ＯＰ１が形成されるとともに、第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃの内側に、第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃがそれぞれ形成される（図４０（ａ））。第１開口ＯＰ１は、第１サイドウォールＳＷ１の内壁によって規定される。第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃは、第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃの内壁によってそれぞれ規定される。本実施形態では、第１ゲート絶縁膜ＧＩ１が、図４０（ａ）に示されるように、第１開口ＯＰ１を介して露出される。同様に、素子分離膜ＳＴＩが、図４０（ａ）に示されるように、第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃを介して露出される。本実施形態では、平面視における第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃの面積は、平面視における第１開口ＯＰ１の面積よりも小さい。
【０１６３】
次いで、レジスト膜ＲＦ２６が除去される。そして基板ＳＵＢ上に第１金属膜ＭＦ１が形成される。これにより、第１開口ＯＰ１ならびに第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃは、第１金属膜ＭＦ１で埋め込まれる（図４０（ｂ））。第１金属膜ＭＦ１は、図４０（ｂ）に示されるように、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上のみならず、素子形成領域ＥＲ２にも形成される。この第１金属膜ＭＦ１により、第１ゲート電極ＧＥ１ならびに下部電極ＬＥａ、ＬＥｂおよびＬＥｃが形成される。第１金属膜ＭＦ１は、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。第１金属膜ＭＦ１の膜厚は、素子分離領域ＳＴＩ上において、例えば、５ｎｍ〜２００ｎｍとしてもよい。
【０１６４】
次いで、第１金属膜ＭＦ１がエッチングされる。これにより、素子形成領域ＥＲ１では、第１ゲート電極ＧＥ１が形成されるとともに、素子分離膜ＳＴＩ上では、下部電極ＬＥａ、ＬＥｂおよびＬＥｃが形成される（図４１（ａ））。本実施形態では、第１金属膜ＭＦ１のエッチングに際して、基板ＳＵＢ上にレジスト膜は形成されない。第１金属膜ＭＦ１のエッチングは、図４１（ａ）に示されるように、第１絶縁膜ＩＦ１の表面が露出するまで進行させる。本実施形態では、第１ゲート電極ＧＥ１ならびに下部電極ＬＥａ、ＬＥｂおよびＬＥｃは、第１金属膜ＭＦ１により形成されている。このため、第１ゲート電極ＧＥ１ならびに下部電極ＬＥａ、ＬＥｂおよびＬＥｃは、同一の材料により形成されることになる。
【０１６５】
次いで、基板ＳＵＢ上に絶縁膜ＩＦ３が形成される（図４１（ｂ））。この絶縁膜ＩＦ３により、容量絶縁膜ＣＩが形成される。絶縁膜ＩＦ３の膜厚は、例えば、５ｎｍから１００ｎｍとしてもよい。絶縁膜ＩＦ３は、シリコン酸化膜、シリコン窒化膜または金属酸化物（例えば、酸化タンタル、酸化ジルコニウム、酸化ハフニウム、酸化ランタンまたは酸化イットリウム）により形成されていてもよい。本実施形態では、絶縁膜ＩＦ３の形成に際して、基板ＳＵＢ上にレジスト膜は形成されない。図４１（ａ）に示される工程において第１絶縁膜ＩＦ１が露出されるまで第１金属膜ＭＦ１がエッチングされている場合、絶縁膜ＩＦ３は、図４１（ｂ）に示されるように、平面視で第１開口ＯＰ１と重なる領域の外側において第１絶縁膜ＩＦ１の表面に接することになる。同様に、絶縁膜ＩＦ３は、平面視で第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃと重なる領域の外側において第１絶縁膜ＩＦ１の表面に接する。
【０１６６】
次いで、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上において、レジスト膜ＲＦ２８が、図４２（ａ）に示されるように、基板ＳＵＢ上に形成される。その後、レジスト膜ＲＦ２８をマスクとして、絶縁膜ＩＦ３がエッチングされる。これにより、素子形成領域ＥＲ１では、絶縁膜ＣＩ´が形成されるとともに、素子分離膜ＳＴＩ上では、容量絶縁膜ＣＩが形成される（図４２（ａ））。次いで、さらなるエッチングにより、第２多結晶シリコン膜ＰＳ２が除去される。これにより、第２サイドウォールＳＷ２の内側に、第２開口ＯＰ２が形成される（図４２（ａ））。第２開口ＯＰ２は、第２サイドウォールＳＷ２の内壁によって規定される。本実施形態では、第２ゲート絶縁膜ＧＩ２が、図４２（ａ）に示されるように、第２開口ＯＰ２を介して露出される。本実施形態では、平面視における第２開口ＯＰ２の面積は、平面視における第３開口ＯＰ３ａ、ＯＰ３ｂおよびＯＰ３ｃの面積よりも大きい。
【０１６７】
次いで、レジスト膜ＲＦ２８が除去される（図４２（ｂ））。その後、基板ＳＵＢ上に第２金属膜ＭＦ２が形成される。これにより、第２開口ＯＰ２は、第２金属膜ＭＦ２で埋め込まれる（図４３（ａ））。第２金属膜ＭＦ２は、図４３（ａ）に示されるように、素子形成領域ＥＲ２上のみならず、素子形成領域ＥＲ１および素子分離膜ＳＴＩ上にも形成される。第２金属膜ＭＦ２は、Ｔａ、Ｔｉ、ＷおよびＬａからなる群より選択された少なくとも１種の金属、またはＴａｘＮ１−ｘ、ＴｉｘＮ１−ｘ、ＷxＮ１−ｘ、ＴａｘＣ１−ｘ、ＴｉｘＣ１−ｘ、ＷxＣ１−ｘ、ＷｘＳｉ１−ｘ、ＷｘＳｉyＰｔ１−ｘ−ｙおよびＮｉxＳｉ１−ｘ（０＜ｘ＜１、０＜ｙ＜１）からなる群より選択された少なくとも１種の金属化合物を含んでいる。第２金属膜ＭＦ２の膜厚は、下部電極ＬＥａ、ＬＥｂおよびＬＥｃ上において、例えば、５ｎｍ〜２００ｎｍとしてもよい。
【０１６８】
次いで、素子分離膜ＳＴＩ上において、レジスト膜ＲＦ３０が、図４３（ｂ）に示されるように、第２金属膜ＭＦ２上に形成される。本実施形態では、レジスト膜ＲＦ３０は、容量絶縁膜ＣＩと平面視で重なる領域の内側に形成される。次いで、レジスト膜ＲＦ３０をマスクとして、第２金属膜ＭＦ２がエッチングされる。このエッチングでは、第１絶縁膜ＩＦ１および絶縁膜ＣＩ´でエッチングが止まるようにエッチングレートが選択されている。これにより、素子形成領域ＥＲ２では、第２ゲート電極ＧＥ２が形成されるとともに、素子分離膜ＳＴＩ上では、上部電極ＵＥが形成される（図４３（ｂ））。このようにして、素子分離膜ＳＴＩ上において、容量素子ＣＰが形成される。本実施形態では、第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。このため、第２ゲート電極ＧＥ２および上部電極ＵＥは、同一の材料により形成されることになる。本実施形態では、レジスト膜ＲＦ３０により、上部電極ＵＥは、平面視で容量絶縁膜ＣＩと重なる領域の内側に形成される。
【０１６９】
次いで、レジスト膜ＲＦ３０が除去される（図４４（ａ））。その後、基板ＳＵＢ上に、第２絶縁膜ＩＦ２が形成される（図４４（ｂ））。第２絶縁膜ＩＦ２は、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２ならびに上部電極ＵＥを覆う。これにより、層間絶縁膜ＩＤが形成される。第２絶縁膜ＩＦ２は、シリコン酸化膜または低誘電率膜により形成されていてもよい。
【０１７０】
次いで、第２絶縁膜ＩＦ２にコンタクトホール（不図示）が形成される。このコンタクトホールに導電部材が埋め込まれて、第１コンタクトプラグＣＰ１、第２コンタクトプラグＣＰ２、第３コンタクトプラグＣＰ３ａ、ＣＰ３ｂおよびＣＰ３ｃならびに第４コンタクトプラグＣＰ４が形成される。このようにして、図３７（ａ）に示される半導体装置ＳＤ４ａが形成される。
【０１７１】
本実施形態においては、第１ゲート電極ＧＥ１および下部電極ＬＥは、第１金属膜ＭＦ１により形成されている。第２ゲート電極ＧＥ２および上部電極ＵＥは、第２金属膜ＭＦ２により形成されている。これにより、本実施形態では、少ない工程数で、金属を含む電極を備える容量素子ＣＰが形成される。
【０１７２】
次に、本実施形態の他の例について、図４５を用いて説明する。図４５（ａ）は、第４の実施形態の他の例における半導体装置ＳＤ４ｂを示す断面図である。図４５（ｂ）は、本実施形態における半導体装置ＳＤ４ｂの平面透視図である。図４５（ａ）は、図４５（ｂ）のＡ−Ａ´における断面図である。図４５に示される半導体装置ＳＤ４ｂは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１およびサイドウォールＳＷＯ１を含み、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２およびサイドウォールＳＷＯ２を含み、第３サイドウォールＳＷ３ａがサイドウォールＳＷＩ３およびサイドウォールＳＷＯ３を含んでいる（第３サイドウォールＳＷ３ｂおよび第３サイドウォールＳＷ３ｃについては、第３サイドウォールＳＷ３ａと同様）点を除いて、図３７に示される半導体装置ＳＤ４ａと同様の構成を有している。図４５に示された半導体装置ＳＤ４ｂにおける第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３ａは、図３３に示された半導体装置ＳＤ３ｂにおける第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３と、それぞれ同様の構成を有している（第３サイドウォールＳＷ３ｂおよび第３サイドウォールＳＷ３ｃについては、第３サイドウォールＳＷ３ａと同様）。図４５に示された半導体装置ＳＤ４ｂにおける第１サイドウォールＳＷ１、第２サイドウォールＳＷ２ならびに第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃの形成方法は、図３４（ａ）および（ｂ）に示される工程と同様の工程を含んでいる。
【０１７３】
次に、本実施形態の他の例について、図４６を用いて説明する。図４６（ａ）は、第４の実施形態の他の例における半導体装置ＳＤ４ｃを示す断面図である。図４６（ｂ）は、本実施形態における半導体装置ＳＤ４ｃの平面透視図である。図４６（ａ）は、図４６（ｂ）のＡ−Ａ´における断面図である。図４６に示される半導体装置ＳＤ４ｃでは、第１サイドウォールＳＷ１がサイドウォールＳＷＩ１、サイドウォールＳＷＭ１およびサイドウォールＳＷＯ１を含み、第２サイドウォールＳＷ２がサイドウォールＳＷＩ２、サイドウォールＳＷＭ２およびサイドウォールＳＷＯ２を含み、第３サイドウォールＳＷ３ａがサイドウォールＳＷＩ３、サイドウォールＳＷＭ３およびサイドウォールＳＷＯ３を含んでいる（第３サイドウォールＳＷ３ｂおよび第３サイドウォールＳＷ３ｃについては、第３サイドウォールＳＷ３ａと同様）点を除いて、図３７に示される半導体装置ＳＤ４ａと同様の構成を有している。図４６に示された半導体装置ＳＤ４ｃにおける第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３ａは、図３５に示された半導体装置ＳＤ３ｃにおける第１サイドウォールＳＷ１、第２サイドウォールＳＷ２および第３サイドウォールＳＷ３と、それぞれ同様の構成を有している（第３サイドウォールＳＷ３ｂおよび第３サイドウォールＳＷ３ｃについては、第３サイドウォールＳＷ３ａと同様）。図４６に示された半導体装置ＳＤ４ｃにおける第１サイドウォールＳＷ１、第２サイドウォールＳＷ２ならびに第３サイドウォールＳＷ３ａ、ＳＷ３ｂおよびＳＷ３ｃの形成方法は、図３６（ａ）および（ｂ）に示される工程と同様の工程を含んでいる。
【０１７４】
本実施形態では、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されている。他の例においては、ｐ型の第２トランジスタＴＲ２の第２ゲート電極ＧＥ２と下部電極ＬＥとが同一の材料（第１金属膜ＭＦ１）により形成されるとともに、ｎ型の第１トランジスタＴＲ１の第１ゲート電極ＧＥ１と上部電極ＵＥとが同一の材料（第２金属膜ＭＦ２）により形成されてもよい。いずれの場合においても、下部電極ＬＥを形成する第１金属膜ＭＦ１が、第２金属膜ＭＦ２よりも先に、第１トランジスタＴＲ１の第１開口ＯＰ１または第２トランジスタＴＲ２の第２開口ＯＰ２に埋め込まれる。
【０１７５】
本実施形態では、図４１（ａ）に示される工程において、素子形成領域ＥＲ１上にレジスト膜が形成されていない。他の例においては、第２の実施形態における図１８（ａ）に示される工程と同様に、素子形成領域ＥＲ１上に、レジスト膜ＲＦ１６が形成されてもよい。この場合、本実施形態における半導体装置ＳＤ４ａは、第２の実施形態における半導体装置ＳＤ２ａにおける第１ゲート電極ＧＥ１および絶縁膜ＣＩ´を備えることができる。
【０１７６】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２、下部電極ＬＥａ、ＬＥｂおよびＬＥｃならびに上部電極ＵＥは、単層に形成されている。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２、下部電極ＬＥａ、ＬＥｂおよびＬＥｃならびに上部電極ＵＥは、複数層に形成されていてもよい。この場合、第１ゲート電極ＧＥ１ならびに下部電極ＬＥａ、ＬＥｂおよびＬＥｃにおける積層の順番は互いに同じになるとともに、第２ゲート電極ＧＥ２および上部電極ＵＥにおける積層の順番は互いに同じになる。
【０１７７】
本実施形態では、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２、下部電極ＬＥａ、ＬＥｂおよびＬＥｃならびに上部電極ＵＥは、金属を含んでいる。他の例においては、第１ゲート電極ＧＥ１および第２ゲート電極ＧＥ２、下部電極ＬＥａ、ＬＥｂおよびＬＥｃならびに上部電極ＵＥは、金属以外の材料（例えば、多結晶シリコン）により形成されていてもよい。この場合においても、第１ゲート電極ＧＥ１と下部電極ＬＥａ、ＬＥｂおよびＬＥｃとは同一の材料により形成されるとともに、第２ゲート電極ＧＥ２と上部電極ＵＥとが同一の材料により形成されることになる。
【０１７８】
なお、上記実施の形態によれば、以下の発明が開示されている。
（付記１）
基板上に形成された第１トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタとチャネルの導電型の異なる第２トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタおよび前記第２トランジスタを覆う層間絶縁膜と、
を備え、
前記第１トランジスタは、
前記基板上に形成された第１ゲート電極と、
前記第１ゲート電極の側方において前記基板の表面に形成された第１ソース・ドレイン領域と、
を含み、
前記第２トランジスタは、
前記基板上に形成された第２ゲート電極と、
前記第２ゲート電極の側方において前記基板の表面に形成された第２ソース・ドレイン領域と、
を含み、
前記層間絶縁膜は、
前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
を含み、
前記第２絶縁膜を貫通して前記第１ゲート電極に達する第１コンタクトプラグと、
前記第２絶縁膜を貫通して前記第２ゲート電極に達する第２コンタクトプラグと、
前記基板の表面に形成された素子分離膜と、
平面視で前記素子分離膜と重なる領域の内側に形成された容量素子と、
をさらに備え、
前記容量素子は、
下部電極と、
前記下部電極上に形成された上部電極と、
前記下部電極と前記上部電極との間に形成された容量絶縁膜と、
を含み、
前記下部電極および前記上部電極は、前記第１絶縁膜上において前記第２絶縁膜に埋め込まれて形成されている半導体装置。
（付記２）
基板上に形成された第１トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタとチャネルの導電型の異なる第２トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタおよび前記第２トランジスタを覆う層間絶縁膜と、
を備え、
前記第１トランジスタは、
前記基板上に形成された第１ゲート電極と、
前記第１ゲート電極の側方において前記基板の表面に形成された第１ソース・ドレイン領域と、
を含み、
前記第２トランジスタは、
前記基板上に形成された第２ゲート電極と、
前記第２ゲート電極の側方において前記基板の表面に形成された第２ソース・ドレイン領域と、
を含み、
前記層間絶縁膜を貫通して前記第１ゲート電極に達する第１コンタクトプラグと、
前記層間絶縁膜を貫通して前記第２ゲート電極に達する第２コンタクトプラグと、
前記基板の表面に形成された素子分離膜と、
平面視で前記素子分離膜と重なる領域の内側に形成された容量素子と、
をさらに備え、
前記容量素子は、
下部電極と、
前記下部電極上に形成された上部電極と、
前記下部電極と前記上部電極との間に形成された容量絶縁膜と、
を含み、
前記下部電極および前記上部電極は前記層間絶縁膜に埋め込まれて形成されており、
前記下部電極と前記第１ゲート電極とは、同一の材料により形成されており、
前記上部電極と前記第２ゲート電極とは、同一の材料により形成されている半導体装置。
（付記３）
基板上に形成された第１トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタとチャネルの導電型の異なる第２トランジスタと、
前記基板上に形成され、かつ、前記第１トランジスタおよび前記第２トランジスタを覆う層間絶縁膜と、
を備え、
前記第１トランジスタは、
前記基板上に形成された第１ゲート電極と、
前記第１ゲート電極の側方において前記基板の表面に形成された第１ソース・ドレイン領域と、
を含み、
前記第２トランジスタは、
前記基板上に形成された第２ゲート電極と、
前記第２ゲート電極の側方において前記基板の表面に形成された第２ソース・ドレイン領域と、
を含み、
前記層間絶縁膜は、
前記第１ソース・ドレイン領域および前記第２ソース・ドレイン領域上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第２絶縁膜と、
を含み、
前記第２絶縁膜を貫通して前記第１ゲート電極に達する第１コンタクトプラグと、
前記第２絶縁膜を貫通して前記第２ゲート電極に達する第２コンタクトプラグと、
前記基板の表面に形成された素子分離膜と、
平面視で前記素子分離膜と重なる領域の内側に形成された容量素子と、
前記第１絶縁膜に埋め込まれ、かつ、前記素子分離膜上に形成されたサイドウォールと、
をさらに備え、
前記容量素子は、
下部電極と、
前記下部電極上に形成された上部電極と、
前記下部電極と前記上部電極との間に形成された容量絶縁膜と、
を含み、
前記第１絶縁膜には、前記サイドウォールの内壁によって規定された開口が形成され、前記下部電極は、前記開口に埋め込まれて形成されている半導体装置。
【０１７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１８０】
ＳＤ１ａ    半導体装置
ＳＤ１ｂ    半導体装置
ＳＤ１ｃ    半導体装置
ＳＤ２ａ    半導体装置
ＳＤ２ｂ    半導体装置
ＳＤ２ｃ    半導体装置
ＳＤ３ａ    半導体装置
ＳＤ３ｂ    半導体装置
ＳＤ３ｃ    半導体装置
ＳＤ４ａ    半導体装置
ＳＤ４ｂ    半導体装置
ＳＤ４ｃ    半導体装置
ＴＲ１      第１トランジスタ
ＴＲ２      第２トランジスタ
ＳＵＢ      基板
ＳＴＩ      素子分離膜
ＥＲ１      素子形成領域
ＥＲ２      素子形成領域
ＳＤＲ１    第１ソース・ドレイン領域
ＳＤＲ２    第２ソース・ドレイン領域
ＥＸ１      第１エクステンション領域
ＥＸ２      第２エクステンション領域
ＳＣ１      第１シリサイド膜
ＳＣ２      第２シリサイド膜
ＧＩ１      第１ゲート絶縁膜
ＧＩ２      第２ゲート絶縁膜
ＧＥ１      第１ゲート電極
ＧＥ２      第２ゲート電極
ＩＤ        層間絶縁膜
ＩＦ１      第１絶縁膜
ＩＦ２      第２絶縁膜
ＩＦ３      絶縁膜
ＣＰ        容量素子
ＬＥ        下部電極
ＬＥａ      下部電極
ＬＥｂ      下部電極
ＬＥｃ      下部電極
ＣＩ        容量絶縁膜
ＣＩ´      絶縁膜
ＵＥ        上部電極
ＭＦ１      第１金属膜
ＭＦ２      第２金属膜
ＣＰ１      第１コンタクトプラグ
ＣＰ２      第２コンタクトプラグ
ＣＰ３      第３コンタクトプラグ
ＣＰ３ａ    第３コンタクトプラグ
ＣＰ３ｂ    第３コンタクトプラグ
ＣＰ３ｃ    第３コンタクトプラグ
ＣＰ４      第４コンタクトプラグ
ＳＷ１      第１サイドウォール
ＳＷ２      第２サイドウォール
ＳＷ３      第３サイドウォール
ＳＷ３ａ    第３サイドウォール
ＳＷ３ｂ    第３サイドウォール
ＳＷ３ｃ    第３サイドウォール
ＳＷＩ１    サイドウォール
ＳＷＭ１    サイドウォール
ＳＷＯ１    サイドウォール
ＳＷＩ２    サイドウォール
ＳＷＭ２    サイドウォール
ＳＷＯ２    サイドウォール
ＳＷＩ３    サイドウォール
ＳＷＭ３    サイドウォール
ＳＷＯ３    サイドウォール
ＳＷＩ３ａ  サイドウォール
ＳＷＭ３ｂ  サイドウォール
ＳＷＯ３ｃ  サイドウォール
ＯＰ１      第１開口
ＯＰ２      第２開口
ＯＰ３      第３開口
ＯＰ３ａ    第３開口
ＯＰ３ｂ    第３開口
ＯＰ３ｃ    第３開口
ＳＯＰ      小開口
ＧＩ        絶縁膜
ＳＷ        絶縁膜
ＳＷＩ      絶縁膜
ＳＷＭ      絶縁膜
ＳＷＯ      絶縁膜
ＰＳ        多結晶シリコン膜
ＰＳ１      第１多結晶シリコン膜
ＰＳ２      第２多結晶シリコン膜
ＰＳ３      第３多結晶シリコン膜
ＲＦ２      レジスト膜
ＲＦ４      レジスト膜
ＲＦ６      レジスト膜
ＲＦ８      レジスト膜
ＲＦ１０    レジスト膜
ＲＦ１２    レジスト膜
ＲＦ１４    レジスト膜
ＲＦ１６    レジスト膜
ＲＦ１８    レジスト膜
ＲＦ２０    レジスト膜
ＲＦ２２    レジスト膜
ＲＦ２４    レジスト膜
ＲＦ２６    レジスト膜
ＲＦ２８    レジスト膜
ＲＦ３０    レジスト膜
【図１】
2014216434.tif 000003
【図２】
2014216434.tif 000004
【図３】
2014216434.tif 000005
【図４】
2014216434.tif 000006
【図５】
2014216434.tif 000007
【図６】
2014216434.tif 000008
【図７】
2014216434.tif 000009
【図８】
2014216434.tif 000010
【図９】
2014216434.tif 000011
【図１０】
2014216434.tif 000012
【図１１】
2014216434.tif 000013
【図１２】
2014216434.tif 000014
【図１３】
2014216434.tif 000015
【図１４】
2014216434.tif 000016
【図１５】
2014216434.tif 000017
【図１６】
2014216434.tif 000018
【図１７】
2014216434.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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