(57)【要約】      （修正有）【課題】注入同期型分周器のロックレンジのキャリブレーションを高速に行い、短期間に所望周波数を安定的に得る。【解決手段】キャリブレーション回路は、注入同期型分周器（ＩＬＦＤ）をフリーランさせ（ＳＴ１１）、周波数負帰還によってフリーラン周波数を所望周波数にキャリブレーションする。サンプルホールド回路は、キャリブレーション終了後のＩＬＦＤ制御信号の値を記憶し（ＳＴ１２）、記憶したＩＬＦＤ制御信号の値を注入同期型分周器に出力し続ける（ＳＴ１３）。注入同期型分周器の分周範囲はフリーラン周波数の付近にあるので、キャリブレーション回路は、注入同期型分周器に、注入信号を所望周波数において分周させることができる。【選択図】図２
2014204418.tif 000002
【特許請求の範囲】
【請求項１】
フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、
前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、
前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、
前記位相と周波数の誤差を電流に変換するチャージポンプと、
前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、
前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、を備え、
前記注入同期型分周器は、
前記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、
前記サンプルホールド回路は、
前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、
記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
キャリブレーション回路。
【請求項２】
請求項１に記載のキャリブレーション回路であって、
前記サンプルホールド回路は、
前記注入同期型分周器の制御信号をデジタル値に変換するＡＤコンバータと、
前記デジタル値を記憶する記憶回路と、
出力インピーダンスを切り換えるＤＡコンバータと、を有し、
前記ＤＡコンバータの出力インピーダンスを高くすることで、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続し、
前記ＤＡコンバータの出力インピーダンスを低くし、記憶された前記デジタル値を用いて前記ＤＡコンバータが前記注入同期型分周器の制御信号を出力することで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
キャリブレーション回路。
【請求項３】
フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、
前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、
前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、
前記位相と周波数の誤差を電流に変換し、出力インピーダンスを切り換えるチャージポンプと、
キャパシタを含み、前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、を備え、
前記注入同期型分周器は、
前記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、
前記ループフィルタは、
前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記キャパシタを用いて前記注入同期型分周器の制御信号を記憶し、
前記チャージポンプは、
前記出力インピーダンスを高くすることで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
キャリブレーション回路。
【請求項４】
高周波信号を出力する電圧制御発振器と、
フリーラン周波数の信号又は前記高周波信号を分周する注入同期型分周器と、
前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、
前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、
前記位相と周波数の誤差を電流に変換するチャージポンプと、
前記電流に応じて前記注入同期型分周器又は前記電圧制御発振器の制御信号を生成するループフィルタと、
前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、
前記ループフィルタの出力を前記サンプルホールド回路又は前記電圧制御発振器に出力するスイッチ部と、を備え、
前記サンプルホールド回路は、
前記フリーラン周波数の信号を出力する前記注入同期型分周器に対し、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、
前記高周波信号を分周する前記注入同期型分周器に対し、記憶された前記注入同期型分周器の制御信号の出力を継続し、
前記スイッチ部は、
前記サンプルホールド回路が前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記サンプルホールド回路に出力し、
前記サンプルホールド回路が前記記憶された前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記電圧制御発振器に出力する、
ＰＬＬ回路。
【請求項５】
請求項４に記載のＰＬＬ回路であって、
前記サンプルホールド回路は、
前記注入同期型分周器の制御信号をデジタル値に変換するＡＤコンバータと、
前記デジタル値を記憶する記憶回路と、
出力インピーダンスを切り換えるＤＡコンバータと、を有し、
前記ＤＡコンバータの出力インピーダンスを高くすることで、前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続し、
前記ＤＡコンバータの出力インピーダンスを低くし、記憶された前記デジタル値を用いて前記ＤＡコンバータが前記注入同期型分周器の制御信号を出力することで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
ＰＬＬ回路。
【請求項６】
請求項４に記載のＰＬＬ回路であって、
前記注入同期型分周器に対する前記注入同期型分周器の制御信号の入力インピーダンスが高く、
前記サンプルホールド回路は、
キャパシタを含み、
前記キャパシタを用いて前記注入同期型分周器の制御信号を記憶し、
前記ループフィルタが生成した前記電圧制御発振器の制御信号の前記電圧制御発振器への出力を継続し、更に、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、
ＰＬＬ回路。
【請求項７】
請求項４に記載のＰＬＬ回路であって、
前記チャージポンプは、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された後、前記チャージポンプの出力ゲインを変更する、
ＰＬＬ回路。
【請求項８】
請求項４に記載のＰＬＬ回路であって、
前記ループフィルタは、
前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された後、前記ループフィルタの伝達特性を変更する、
ＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、注入同期型分周器をキャリブレーションするキャリブレーション回路及びＰＬＬ回路に関する。
【背景技術】
【０００２】
近年普及している携帯可能な無線通信装置は、処理速度の高速化が求められ、無線通信における周波数シンセサイザとして高周波数帯域において動作するＰＬＬ（Phase Locked Loop）回路が要求される。携帯可能な無線通信装置は内部に搭載されたバッテリからの供給電力により動作するので、消費電力量の低いＰＬＬ回路を用いることが重要である。
【０００３】
ＰＬＬ回路は、高周波数帯域の信号を低周波数帯域の信号まで分周する分周器を含む。分周器として、例えば１０ＧＨｚ以上の高い周波数帯域でも高速に動作し、更に、低消費電力によって分周動作が可能な注入同期型分周器（ＩＬＦＤ：Injection locked Frequency Divider）が用いられる。以下、必要に応じて、注入同期型分周器を単に「ＩＬＦＤ」と略記する。
【０００４】
ＩＬＦＤは、注入信号（入力信号）を分周する分周器として動作するための動作帯域（ロックレンジ）が狭く、高周波数帯域（例えばミリ波帯）において分周器として動作させるためには、所望周波数に合わせてロックレンジを制御するキャリブレーションが必要であった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７８５６２１２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１では、ＩＬＦＤを分周器として動作させるためのＩＬＦＤ制御信号（例えば制御電圧）のキャリブレーションに多くの時間が必要となるので、ＰＬＬ回路が短期間に所望周波数を安定的に得ることが困難であるという課題がある。
【０００７】
本開示は、上記した従来の課題を解決するために、注入同期型分周器を分周器として動作させるためのＩＬＦＤ制御信号のキャリブレーションを高速に行い、短期間に所望周波数を安定的に得るキャリブレーション回路及びＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示は、フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、前記位相と周波数の誤差を電流に変換するチャージポンプと、前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、を備え、前記注入同期型分周器は、前記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、前記サンプルホールド回路は、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、キャリブレーション回路である。
【０００９】
また、本開示は、フリーラン周波数の信号を分周した信号を出力する注入同期型分周器と、前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、前記位相と周波数の誤差を電流に変換し、出力インピーダンスを切り換えるチャージポンプと、キャパシタを含み、前記電流に応じて前記注入同期型分周器の制御信号を生成するループフィルタと、を備え、前記注入同期型分周器は、記注入同期型分周器の制御信号に応じて、前記フリーラン周波数を変更し、前記ループフィルタは、前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記キャパシタを用いて前記注入同期型分周器の制御信号を記憶し、前記チャージポンプは、前記出力インピーダンスを高くすることで、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する、キャリブレーション回路である。
【００１０】
更に、本開示は、高周波信号を出力する電圧制御発振器と、フリーラン周波数の信号又は前記高周波信号を分周する注入同期型分周器と、前記注入同期型分周器により分周された信号を所定の基準信号の周波数に分周する分周器と、前記分周器からの分周信号と前記基準信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、前記位相と周波数の誤差を電流に変換するチャージポンプと、前記電流に応じて前記注入同期型分周器又は前記電圧制御発振器の制御信号を生成するループフィルタと、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、前記注入同期型分周器の制御信号を記憶する動作と、記憶された前記注入同期型分周器の制御信号の前記注入同期型分周器への出力を継続する動作と、を切り換えるサンプルホールド回路と、前記ループフィルタの出力を前記サンプルホールド回路又は前記電圧制御発振器に出力するスイッチ部と、を備え、前記サンプルホールド回路は、前記フリーラン周波数の信号を出力する前記注入同期型分周器に対し、前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続することで、前記注入同期型分周器のフリーラン周波数を周波数負帰還動作によって所望周波数に調整させ、前記注入同期型分周器のフリーラン周波数が前記所望周波数に調整された場合に、前記注入同期型分周器の制御信号を記憶し、前記高周波信号を分周する前記注入同期型分周器に対し、記憶された前記注入同期型分周器の制御信号の出力を継続し、前記スイッチ部は、前記サンプルホールド回路が前記ループフィルタの出力に対応する前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記サンプルホールド回路に出力し、前記サンプルホールド回路が前記記憶された前記注入同期型分周器の制御信号の出力を継続する場合に、前記ループフィルタの出力を前記電圧制御発振器に出力する、ＰＬＬ回路である。
【発明の効果】
【００１１】
本開示によれば、注入同期型分周器を分周器として動作させるためのＩＬＦＤ制御信号のキャリブレーションを高速化でき、更に、短期間に所望周波数が安定的に得られる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態のキャリブレーション回路の回路構成の一例を示すブロック図
【図２】第１の実施形態のキャリブレーション回路における注入同期型分周器のキャリブレーションの動作手順を説明するフローチャート
【図３】第１の実施形態のキャリブレーション回路におけるキャリブレーション速度のシミュレーション結果の一例を示すグラフ
【図４】第１の実施形態の変形例１のキャリブレーション回路の回路構成の一例を示すブロック図
【図５】サンプルホールド回路がループフィルタのＬＦ出力信号に対するＡＤＣ出力を記憶する状態を示す図
【図６】サンプルホールド回路が記憶したＡＤＣ出力をＩＬＦＤ制御信号として出力し続ける状態を示す図
【図７】第１の実施形態の変形例２のキャリブレーション回路の回路構成の一例を示すブロック図
【図８】第１の実施形態の変形例２の位相周波数比較器及びチャージポンプの回路構成の一例を示す図
【図９】第２の実施形態のＰＬＬ回路の回路構成の一例を示すブロック図
【図１０】第２の実施形態のＰＬＬ回路における注入同期型分周器のキャリブレーションの動作手順を説明するフローチャート
【図１１】第２の実施形態の変形例１のＰＬＬ回路の回路構成の一例を示すブロック図
【図１２】第２の実施形態の変形例２のＰＬＬ回路の回路構成の一例を示すブロック図
【図１３】伝達関数を切り換えるループフィルタの回路構成の一例を示す図
【図１４】注入同期型分周器の分周可能な範囲を示すグラフ
【図１５】注入同期型分周器の入力周波数と出力周波数との関係を示すグラフ
【図１６】注入同期型分周器のＩＬＦＤ制御信号の値と周波数との関係を示すグラフ
【図１７】従来のＰＬＬ回路の回路構成を示すブロック図
【図１８】従来のＰＬＬ回路におけるキャリブレーションの動作手順を説明するフローチャート
【発明を実施するための形態】
【００１３】
（各実施形態の内容に至る経緯）
先ず、本開示に係るキャリブレーション回路及びＰＬＬ回路の各実施形態を説明する前に、各実施形態の内容に至る経緯について、図１４〜図１８を参照して説明する。
【００１４】
先ず、注入同期型分周器（ＩＬＦＤ）について、図１４〜図１６を参照して説明する。図１４は、注入同期型分周器の分周可能な範囲を示すグラフである。図１５は、注入同期型分周器の入力周波数と出力周波数との関係を示すグラフである。図１６は、注入同期型分周器のＩＬＦＤ制御信号Ｖの値と周波数との関係を示すグラフである。
【００１５】
注入同期型分周器（ＩＬＦＤ）は、注入同期現象を利用した分周器である。注入同期型分周器は、以下に示す特徴を有する。
【００１６】
第１の特徴は、注入同期型分周器がフリーラン（自走）することである。注入信号が注入同期型分周器に入力されない場合には、自走周波数（以下、「フリーラン周波数」という）の信号を出力する。また、注入信号の振幅が小さい場合、注入信号の周波数がロックレンジの範囲外の周波数となる場合、即ち注入信号の周波数が分周可能な範囲から大きく外れた場合にも、注入同期型分周器は、フリーラン周波数の信号を出力する。
【００１７】
第２の特徴は、注入同期型分周器の分周可能な周波数範囲（ロックレンジ）が、注入同期型分周器のフリーラン周波数の前後に近い周波数に存在することである（図１４参照）。図１４では、注入同期型分周器に入力される注入信号の周波数又は振幅が変化する場合には、注入同期型分周器のロックレンジ（図１４に示す網掛け部参照）が変化する。
【００１８】
例えば、注入信号の振幅がＡｉｎである場合、注入同期型分周器のロックレンジ、即ち注入同期型分周器の分周可能な範囲は周波数ｆｍｉｎ〜ｆｍａｘとなる。注入同期型分周器のフリーラン周波数ｆｆｒｅｅは周波数ｆｍｉｎ〜ｆｍａｘの間である。
【００１９】
図１５では、注入信号の振幅が図１４に示す振幅Ａｉｎであって、注入信号の周波数（入力周波数）が図１４に示す周波数ｆｍｉｎ〜ｆｍａｘである場合、注入同期型分周器は分周器として動作するので、注入同期型分周器の出力信号の周波数（出力周波数）は、ｆｍｉｎ／ＮＩＬＦＤ〜ｆｍａｘ／ＮＩＬＦＤとなる。ＮＩＬＦＤは、注入同期型分周器が分周器として動作する場合の分周比である。
【００２０】
また図１５では、注入信号の振幅が図１４に示す振幅Ａｉｎであって、注入信号の周波数（入力周波数）が図１４に示す周波数ｆｍｉｎ〜ｆｍａｘの範囲外である場合、注入同期型分周器は分周器として動作しないので、注入同期型分周器の出力信号の周波数（出力周波数）は、一律にｆｆｒｅｅ／ＮＩＬＦＤとなる。
【００２１】
図１６では、注入同期型分周器に印加されるＩＬＦＤ制御信号（例えばＩＬＦＤ制御電圧）に応じて、注入同期型分周器のフリーラン周波数は変化する。例えばＩＬＦＤ制御信号の値がＶａであって、注入同期型分周器に入力される注入信号の周波数がｆａ＿ｍｉｎ〜ｆａ＿ｍａｘである場合、注入同期型分周器は分周器として動作する。
【００２２】
また図１６では、注入信号の周波数がｆａ＿ｍｉｎ〜ｆａ＿ｍａｘの範囲内のｆｂであって、注入同期型分周器に印加されるＩＬＦＤ制御信号の値がＶｂｍｉｎ〜Ｖｂｍａｘである場合、注入同期型分周器は分周器として動作する。
【００２３】
第３の特徴は、注入同期型分周器の分周可能な周波数範囲（ロックレンジ）は狭いことである。
【００２４】
次に、特許文献１に示すＰＬＬ回路におけるキャリブレーション方法について、図１７及び図１８を参照して説明する。図１７は、従来のＰＬＬ回路２００Ｚの回路構成を示すブロック図である。図１８は、従来のＰＬＬ回路２００Ｚにおけるキャリブレーションの動作手順を説明するフローチャートである。
【００２５】
図１７に示すＰＬＬ回路２００Ｚは、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１０１Ｚと、注入同期型分周器１０３Ｚと、分周器１０５Ｚと、位相周波数比較器＋チャージポンプ（ＰＦＤ＋ＣＰ、ＰＦＤ：Phase Frequency Detector、ＣＰ：Charge Pump）１０７Ｚと、ループフィルタ（ＬＦ：Loop Filter）１０９Ｚと、キャリブレーション回路１１４Ｚと、ルックアップテーブル（ＬＵＴ：Lookup Table）１１５Ｚとを含む。以下、必要に応じて、電圧制御発振器を単に「ＶＣＯ」と略記し、位相周波数比較器＋チャージポンプを単に「ＰＦＤ＋ＣＰ」と略記する。
【００２６】
図１７に示すＰＬＬ回路２００Ｚでは、ＶＣＯ１０１Ｚの発振によるＶＣＯ出力信号１０２Ｚが、ＩＬＦＤ１０３Ｚに入力される。ＩＬＦＤ１０３Ｚは、ＶＣＯ出力信号１０２Ｚの周波数ｆＺＶＣＯがＩＬＦＤ１０３Ｚのロックレンジの範囲内にある場合、ＮＩＬＦＤ分周されたＩＬＦＤ出力信号１０４Ｚ（周波数：ｆＺＩＬＦＤ）を出力する。ＩＬＦＤ出力信号１０４Ｚは、分周器１０５Ｚに入力され、基準信号の周波数ｆｒｅｆまでＮｄｉｖ分周された分周器出力信号１０６Ｚ（周波数：ｆＺｄｉｖ）を出力する。
【００２７】
ＰＦＤ＋ＣＰ１０７Ｚは、分周器出力信号１０６Ｚと基準信号とを検波及び比較し、位相及び周波数の誤差に応じたＣＰ出力信号１０８Ｚ（電流：ＩＺＣＰ）を出力する。ＣＰ出力信号１０８Ｚは、ループフィルタ１０９Ｚに入力され、ＣＰ出力信号１０８Ｚを平滑化する。ループフィルタ１０９Ｚの出力信号は、ＶＣＯ１０１のＶＣＯ制御信号１１２Ｚ（電圧：ＶＺＶＣＯ）としてＶＣＯ１０１Ｚに印加される。
【００２８】
ＶＣＯ制御信号ＶＺＶＣＯによるＶＣＯ１０１Ｚの電圧制御によって、ＰＦＤ＋ＣＰ１０７Ｚにおいて検波された誤差が小さくなる。即ち、ＰＬＬ回路２００Ｚは、周波数負帰還回路として動作できる。
【００２９】
キャリブレーション回路１１４Ｚは、基準信号と分周器出力信号１０６Ｚとを用いて、選択されたＶＣＯ１０１Ｚの発振バンドに対応したＩＬＦＤ１０３Ｚのロックレンジの範囲を定めるＩＬＦＤ制御信号１１３Ｚ（電圧：ＶＺＩＬＦＤ）の値を調整してルックアップテーブル１１５Ｚに保存する（キャリブレーション）。ＩＬＦＤ１０３Ｚは、キャリブレーション回路１１４Ｚにおけるキャリブレーションによって調整されたＩＬＦＤ制御信号１１３Ｚに応じて、分周器として動作できる。
【００３０】
ここで、キャリブレーション回路１１４ＺにおけるＰＬＬ回路２００Ｚのキャリブレーションの動作手順について、図１８を参照して説明する。
【００３１】
キャリブレーション回路１１４Ｚは、バンド選択信号１７１によって、ＶＣＯ１０１Ｚの発振バンドを選択する（ＳＴ２００）。バンド選択信号１７１は、キャリブレーション回路１１４Ｚから出力される。
【００３２】
キャリブレーション回路１１４Ｚは、ＶＣＯ制御信号１７３を設定する（ＳＴ２０２）。例えば、キャリブレーション回路１１４Ｚは、所定値（例えば、Ｖｄｄ／２）をＶＣＯ制御信号１７３として設定する。
【００３３】
キャリブレーション回路１１４Ｚは、ＩＬＦＤ制御信号１１３Ｚの値を変化させて、分周器出力信号１０６Ｚの周波数ｆＺｄｉｖを測定する（ＳＴ２０４）。
【００３４】
キャリブレーション回路１１４Ｚは、ＩＬＦＤ制御信号１１３Ｚの値の変化に対する分周器出力信号１０６Ｚの周波数ｆＺｄｉｖの変化差分を計算する（ＳＴ２０６）。
【００３５】
キャリブレーション回路１１４Ｚは、ステップＳＴ２０６の計算結果を基に、ステップＳＴ２００において選択されたＶＣＯ１０１Ｚの発振バンドに対応してＩＬＦＤ１０３Ｚが分周器として動作するＩＬＦＤ制御信号１１３Ｚの範囲を特定する（ＳＴ２０８）。
【００３６】
キャリブレーション回路１１４Ｚは、ステップＳ２０８の特定結果を基に、選択されたＶＣＯ１０１Ｚの発振バンドの下において、ＩＬＦＤ１０３Ｚが自己の分周可能な周波数範囲（ロックレンジ）の中心付近において動作可能となるＩＬＦＤ制御信号１１３Ｚの値を選択する（ＳＴ２１０）。キャリブレーション回路１１４Ｚは、ステップＳＴ２１０において選択されたＩＬＦＤ制御信号１１３Ｚの値をルックアップテーブル１１５Ｚに保存する。
【００３７】
キャリブレーション回路１１４Ｚは、ＶＣＯ１０１Ｚにおける他の発振バンドを選択し、ステップＳＴ２０２〜ステップＳＴ２１０までの動作を繰り返す（ＳＴ２１２）。これにより、ＰＬＬ回路２００Ｚは、ＶＣＯ１０１Ｚの複数の各発振バンドに対するＩＬＦＤ１０３ＺのＩＬＦＤ制御信号１１３Ｚの値をルックアップテーブル１１５Ｚに保存できる。
【００３８】
しかし、特許文献１では、ＰＬＬ回路２００Ｚは、ステップＳＴ２０４において分周器出力信号１０６Ｚの周波数測定をＩＬＦＤ制御信号１１３Ｚの値を変化させながら測定する。このため、ＰＬＬ回路２００ＺにおけるＩＬＦＤ１０３ＺＤのキャリブレーションに長い時間がかかる。ＩＬＦＤのキャリブレーションはＩＬＦＤが注入信号を所望周波数の信号に正しく分周するための予備動作であるが、キャリブレーションに長い時間がかかると、ＰＬＬ回路２００Ｚの高速起動が困難となる。
【００３９】
例えば、特許文献１のキャリブレーションにかかる時間を具体的に考えてみる。キャリブレーション回路１１４Ｚは、選択されたＶＣＯ１０１Ｚの発振バンドの下で、分周器出力信号１０６Ｚの周波数ｆＺｄｉｖを、基準信号との比較によって求め、例えば基準信号の２５６クロックを計数する期間中に分周器出力信号１０６Ｚのクロック数を計数したとする。このとき、周波数の測定精度は約０．４％となる。
【００４０】
ここで、例えばＩＬＦＤ制御信号１１３Ｚの値を１６通り切り換えた場合には、２５６クロック×１６回、即ち４０９６クロック分の時間がＩＬＦＤ１０３Ｚのキャリブレーションに要してしまい、長い時間がかかり、高速起動が困難となる。
【００４１】
そこで、以下の各実施形態では、注入同期型分周器を所望の周波数で分周できる分周器として動作させるためのＩＬＦＤ制御信号のキャリブレーションを高速に行うことができるキャリブレーション回路及びＰＬＬ回路の例を説明する。
【００４２】
（第１の実施形態：キャリブレーション回路）
先ず、本開示に係るキャリブレーション回路の実施形態を第１の実施形態として、図１を参照して説明する。図１は、第１の実施形態のキャリブレーション回路１００の回路構成の一例を示すブロック図である。図１に示すキャリブレーション回路１００は、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、サンプルホールド回路（Ｓ＆Ｈ）１１１と、制御回路ＣＮＴ１とを含む。
【００４３】
本実施形態では、キャリブレーション回路１００は、制御回路ＣＮＴ１にキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３にフリーラン周波数の信号の分周を開始させ、ＩＬＦＤ１０３のフリーラン周波数を周波数負帰還動作によって所望周波数に調整（キャリブレーション）する。これにより、キャリブレーション回路１００は、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整できる。
【００４４】
先ず、図１に示すキャリブレーション回路１００の各部の動作について説明する。
【００４５】
ＩＬＦＤ１０３は、例えばＩＬＦＤ１０３にＩＬＦＤ注入信号９９が入力されない場合、又は、入力されたＩＬＦＤ注入信号９９の振幅が小さい場合など、即ち入力されたＩＬＦＤ注入信号９９の周波数ｆｉｎがＩＬＦＤ１０３のロックレンジの範囲外である場合には、フリーラン周波数ｆｆｒｅｅの信号を分周した信号を出力する。ＩＬＦＤ出力信号１０４の周波数ｆＩＬＦＤは、ＮＩＬＦＤをＩＬＦＤ１０３の分周比とした場合、ｆＩＬＦＤ＝ｆｆｒｅｅ／ＮＩＬＦＤとなる。
【００４６】
ＩＬＦＤ１０３は、例えばＩＬＦＤ注入信号９９の周波数ｆｉｎがＩＬＦＤ１０３のロックレンジの範囲内である場合にはＩＬＦＤ注入信号９９に注入同期することで分周器として動作し、入力されたＩＬＦＤ注入信号９９をＮＩＬＦＤ分周してＩＬＦＤ出力信号１０４を出力する。ＩＬＦＤ出力信号１０４は、分周器１０５又は後段の回路（不図示）に入力される。ＩＬＦＤ出力信号１０４の周波数ｆＩＬＦＤは、ＮＩＬＦＤをＩＬＦＤ１０３の分周比とした場合、ｆＩＬＦＤ＝ｆｉｎ／ＮＩＬＦＤとなる。
【００４７】
ＩＬＦＤ１０３は、後述するサンプルホールド回路１１１が出力するＩＬＦＤ制御信号１１３に応じて、フリーラン周波数ｆｆｒｅｅを変更するので、ＩＬＦＤ１０３のロックレンジの範囲も変更され、以下の各実施形態及びその変形例においても同様である。
【００４８】
分周器１０５は、ＩＬＦＤ１０３からのＩＬＦＤ出力信号１０４をＮｄｉｖ分周し、周波数ｆｄｉｖの分周器出力信号１０６を位相周波数比較器及びチャージポンプ１０７に出力する。分周器出力信号１０６の周波数ｆｄｉｖは、Ｎｄｉｖを分周器１０５の分周比とした場合、ｆｄｉｖ＝ｆＩＬＦＤ／Ｎｄｉｖとなる。
【００４９】
位相周波数比較器及びチャージポンプ１０７において、位相周波数比較器（ＰＦＤ）は、外部から入力される基準信号と分周器１０５から出力された分周器出力信号１０６とを検波及び比較し、比較結果としての位相及び周波数の誤差信号を、チャージポンプに出力する。
【００５０】
なお、基準信号は、既知の周波数ｆｒｅｆであり、キャリブレーション回路１００の外部から位相周波数比較器及びチャージポンプ１０７のうち位相周波数比較器に入力される。
【００５１】
位相周波数比較器及びチャージポンプ１０７において、チャージポンプは、位相及び周波数の誤差に応じたＣＰ出力信号１０８（例えば位相及び周波数の誤差を打ち消すためのＣＰ出力信号１０８）を生成してループフィルタ１０９に出力する。ＣＰ出力信号１０８は、例えば電流ＩＣＰである。
【００５２】
ループフィルタ１０９は、位相周波数比較器及びチャージポンプ１０７が生成したＣＰ出力信号１０８（例えば電流ＩＣＰ）を平滑化することで、ＩＬＦＤ制御信号としてのＬＦ出力信号１１０（例えば電圧ＶＬＦ）を生成してサンプルホールド回路１１１に出力する。
【００５３】
サンプルホールド回路１１１は、後述する制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続ける動作と、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶する動作と、記憶したＬＦ出力信号１１０を出力し続ける動作とを切り換える。
【００５４】
具体的には、サンプルホールド回路１１１は、ループフィルタ１０９が生成したＬＦ出力信号１１０（例えば電圧ＶＬＦ）に対応するＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を生成する。
【００５５】
即ち、サンプルホールド回路１１１は、ループフィルタ１０９が生成したＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３として、例えばループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）として用いる。
【００５６】
又は、サンプルホールド回路１１１は、ループフィルタ１０９が生成したＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３として、ループフィルタ１０９が生成したＬＦ出力信号１１０（例えば電圧ＶＬＦ）に比例したＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を生成する。
【００５７】
また、サンプルホールド回路１１１は、ＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を記憶する機能（サンプル機能）を有する。更に、サンプルホールド回路１１１は、記憶したＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）を保持する機能（ホールド機能）を有する。なお、サンプルホールド回路１１１の動作は図２を参照して後述する。
【００５８】
制御回路ＣＮＴ１は、キャリブレーション回路１００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１に出力する。これにより、サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続ける。
【００５９】
次に、キャリブレーション回路１００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションについて、図２を参照して説明する。図２は、第１の実施形態のキャリブレーション回路１００における注入同期型分周器１０３のキャリブレーションの動作手順を説明するフローチャートである。
【００６０】
図２において、キャリブレーション回路１００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが開始した時点では、ＩＬＦＤ１０３には注入信号が入力されない状態である。従って、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅの信号の分周を開始し（ＳＴ１１）、フリーラン周波数ｆｆｒｅｅの信号を分周した信号（ＩＬＦＤ出力信号１０４）を分周器１０５に出力する。なお、ＩＬＦＤ出力信号１０４の周波数はｆＩＬＦＤである。
【００６１】
なお、ステップＳＴ１１では、ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させるために、例えば周波数ｆｉｎがＩＬＦＤ１０３のロックレンジの範囲外であるＩＬＦＤ注入信号９９をＩＬＦＤ１０３に入力させても良い。
【００６２】
分周器１０５は、ＩＬＦＤ１０３からのＩＬＦＤ出力信号１０４をＮｄｉｖ分周し、周波数ｆｄｉｖの分周器出力信号１０６を位相周波数比較器及びチャージポンプ１０７に出力する。位相周波数比較器及びチャージポンプ１０７は、外部から入力される基準信号と分周器１０５から出力された分周器出力信号１０６とを検波及び比較し、比較結果としての位相及び周波数の誤差信号に応じたＣＰ出力信号１０８（例えば位相及び周波数の誤差を打ち消すためのＣＰ出力信号１０８）を生成してループフィルタ１０９に出力する。
【００６３】
ループフィルタ１０９は、位相周波数比較器及びチャージポンプ１０７が生成したＣＰ出力信号１０８（例えば電流ＩＣＰ）を平滑化することで、ＩＬＦＤ制御信号としてのＬＦ出力信号１１０（例えば電圧ＶＬＦ）を生成してサンプルホールド回路１１１に出力する。
【００６４】
また、サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続ける（ＳＴ１１）。
【００６５】
従って、ＩＬＦＤ制御信号１１３は、位相周波数比較器及びチャージポンプ１０７によって基準信号ｆｒｅｆと分周器出力信号１０６との間の位相差分及び周波数差分を打ち消す成分に変化し、サンプルホールド回路１１１を介して、ＩＬＦＤ１０３に入力される。そして、ＩＬＦＤ１０３は、ＩＬＦＤ制御信号１１３に応じたフリーラン周波数ｆｆｒｅｅの信号を分周し、以下は同様の動作が繰り返される。
【００６６】
即ち、キャリブレーション回路１００は、基準信号ｆｒｅｆと分周器出力信号１０６との位相差分及び周波数差分が一定（例えば０）になるように、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅをフィードバック制御する。これにより、キャリブレーション回路１００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを、周波数負帰還動作によって所望周波数に調整（キャリブレーション）できる。なお、所望周波数は、ＩＬＦＤ１０３のロックレンジが分周したい周波数範囲を含むようになるフリーラン周波数であり、以下の各実施形態又はその変形例においても同様である。
【００６７】
従って、キャリブレーション回路１００がキャリブレーションを開始してから十分な時間が経過すると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路としてのキャリブレーション回路１００は定常状態となる。この場合、分周器出力信号１０６の周波数ｆｄｉｖ＝基準信号の周波数ｆｒｅｆとなる。即ち、図２に示すステップＳＴ１１の結果、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られる。
【００６８】
ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られると、制御回路ＣＮＴ１は、ステップＳＴ１２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１に出力する。
【００６９】
サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＩＬＦＤ制御信号１１３として記憶する（ＳＴ１２）。
【００７０】
次に、制御回路ＣＮＴ１は、ステップＳＴ１３として、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１に出力する。
【００７１】
サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続ける（ＳＴ１３）。即ち、キャリブレーション回路１００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。
【００７２】
これにより、図２に示すキャリブレーション回路１００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが終了する。即ち、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆ付近の周波数において分周可能な状態となる。
【００７３】
本実施形態のＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて、最も時間がかかるのは、ロックアップタイム、即ち図２に示すキャリブレーションが開始してからＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの周波数負帰還回路としてのキャリブレーション回路１００が定常状態になるまでの時間である。
【００７４】
ここで、本実施形態におけるロックアップタイムを以下のように想定する。
【００７５】
例えばキャリブレーション回路１００が１型２次システムの周波数負帰還回路であり、周波数負帰還回路の固有周波数ｆｎは基準信号の周波数ｆｒｅｆの２０倍、制動係数ζは０．７、キャリブレーション開始直後のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔの８０％であったとする。
【００７６】
図３は、第１の実施形態のキャリブレーション回路１００におけるキャリブレーション速度のシミュレーション結果の一例を示すグラフである。図３では、横軸は基準信号の周波数ｆｒｅｆと時間との乗算結果を示し、縦軸はフリーラン周波数ｆｆｒｅｅの過渡応答、即ちフリーラン周波数ｆｆｒｅｅと所望周波数ｆｔａｒｇｅｔとの除算結果の割合（単位：％）を示す。
【００７７】
フリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔの誤差（±０．４％）を含めた１００±０．４％以内となった場合に、周波数負帰還回路としてのキャリブレーション回路１００が定常状態に達したと判断すると、基準信号の周波数ｆｒｅｆの約２０クロック分となる（図３参照）。上述した特許文献１に示すＰＬＬ回路ではキャリブレーションに必要な時間が４０９６クロックであったのに対し、本実施形態では約２００倍以上もキャリブレーションを高速化できる。
【００７８】
以上により、本実施形態のキャリブレーション回路１００は、キャリブレーションを開始するための制御信号が制御回路ＣＮＴ１から出力されると、ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させる。更に、キャリブレーション回路１００は、サンプルホールド回路１１１に、ループフィルタ１０９からのＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続させる。
【００７９】
ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅは、周波数負帰還動作によって所望周波数ｆｔａｒｇｅｔに調整（キャリブレーション）される。ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔに調整された後、サンプルホールド回路１１１は、制御回路ＣＮＴ１からの制御信号に応じて、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔに調整された場合のＩＬＦＤ制御信号１１３を記憶し、更に、制御回路ＣＮＴ１からの制御信号に応じて、記憶したＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続する。
【００８０】
これにより、キャリブレーション回路１００は、フリーラン周波数ｆｆｒｅｅを所望周波数ｆｔａｒｇｅｔに調整できるので、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整でき、更に、短期間に所望周波数を安定的に得られる。
【００８１】
（第１の実施形態の変形例１：キャリブレーション回路）
第１の実施形態の変形例１では、第１の実施形態のキャリブレーション回路１００におけるサンプルホールド回路１１１として、例えばＡＤＣ（Analog Digital Converter）、記憶回路及びＤＡＣ（Digital Analog Converter）を用いた構成を説明する（図４参照）。
【００８２】
図４は、第１の実施形態の変形例１のキャリブレーション回路１００Ａの回路構成の一例を示すブロック図である。図４に示すキャリブレーション回路１００Ａは、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、サンプルホールド回路（Ｓ＆Ｈ）１１１Ａと、制御回路ＣＮＴ１とを含む。
【００８３】
図４に示すキャリブレーション回路１００Ａでは、図１に示すキャリブレーション回路１００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
【００８４】
更に、第１の実施形態において説明したキャリブレーションの動作手順（図２参照）は、本変形例１においても同様に適用可能となるので、本変形例１では、第１の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。
【００８５】
例えば、サンプルホールド回路１１１Ａは、少なくともＡＤＣ１６１と、記憶回路１６３と、出力インピーダンスを切り換えるＤＡＣ１６５とを含む（図４参照）。出力インピーダンスを切り換えるＤＡＣ１６５については後述する。サンプルホールド回路１１１Ａの構成及び動作について、図５及び図６を参照して説明する。図５は、サンプルホールド回路１１１Ａがループフィルタ１０９からのＬＦ出力信号１１０に対するＡＤＣ出力を記憶する状態を示す図である。図６は、サンプルホールド回路１１１Ａが記憶したＡＤＣ出力をＩＬＦＤ制御信号１１３として出力し続ける状態を示す図である。
【００８６】
例えば、サンプルホールド回路１１１Ａは、詳細には、ＡＤＣ１６１と、記憶回路１６３と、ＤＡＣ１６５Ａと、スイッチＳＷｉｎと、スイッチＳＷｄａｃとを含む（図５及び図６参照）。サンプルホールド回路１１１Ａにおいて、出力インピーダンスを切り換えるＤＡＣ１６５は、例えばＤＡＣ１６５Ａと、スイッチＳＷｉｎと、スイッチＳＷｄａｃとを含む（図５及び図６参照）。
【００８７】
ＡＤＣ１６１は、スイッチＳＷｉｎがオン状態である場合に、ＬＦ出力信号１１０をデジタル値にＡＤ変換して記憶回路１６３に出力する。なお、スイッチＳＷｉｎは、制御回路ＣＮＴ１が生成した制御信号に応じて、オン状態又はオフ状態を切り換える。
【００８８】
記憶回路１６３は、ＡＤＣ１６１の出力を記憶する。
【００８９】
ＤＡＣ１６５Ａは、スイッチＳＷｄａｃがオン状態である場合に、記憶回路１６３に記憶されたＡＤＣ１６１の出力、即ちＬＦ出力信号１１０のデジタル値をアナログ信号にＤＡ変換してＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に出力する。なお、スイッチＳＷｄａｃは、制御回路ＣＮＴ１が生成した制御信号に応じて、オン状態又はオフ状態を切り換える。
【００９０】
また、出力インピーダンスが高状態又は低状態に切り換わるＤＡＣ１６５は、例えばＤＡＣ１６５Ａと、スイッチＳＷｉｎ，ＳＷｄａｃとを用いて、スイッチＳＷｉｎ，ＳＷｄａｃのオン状態又はオフ状態の切り換えによって実現可能である。
【００９１】
具体的には、スイッチＳＷｉｎがオン状態であってスイッチＳＷｄａｃがオフ状態である場合には、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスは高状態となる（図５参照）。一方、スイッチＳＷｉｎがオフ状態であってスイッチＳＷｄａｃがオン状態である場合には、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスは低状態となる（図６参照）。
【００９２】
なお、サンプルホールド回路１１１Ａは、図５及び図６に示すように、スイッチＳＷｉｎとスイッチＳＷｄａｃとを用いてＤＡＣ１６５の出力インピーダンスを切り換えるが、上述したＤＡＣ１６５の出力インピーダンスの切り換えの方法はあくまで一例であり、これらの構成に限定されない。
【００９３】
次に、本変形例１のキャリブレーション回路１００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図２参照）。
【００９４】
本変形例１のキャリブレーション回路１００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図２参照）、制御回路ＣＮＴ１は、キャリブレーション回路１００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１Ａに出力する。
【００９５】
サンプルホールド回路１１１Ａは、図２に示すステップＳＴ１１において、制御回路ＣＮＴ１が生成した制御信号に応じて、スイッチＳＷｉｎをオン状態に切り換え、更に、スイッチＳＷｄａｃをオフ状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを高状態に切り換える（図５参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを高状態に切り換えできる。
【００９６】
これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、ＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、キャリブレーション回路１１１Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。
【００９７】
次に、制御回路ＣＮＴ１は、キャリブレーション回路１００Ａが定常状態に達したステップＳＴ１２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１Ａに出力する。
【００９８】
そして、サンプルホールド回路１１１Ａは、ループフィルタ１０９からのＬＦ出力信号１１０、即ちＩＬＦＤ制御信号１１３をＡＤＣ１６１においてＡＤ変換し、ＡＤＣ出力（デジタル値）を記憶回路１６３に記憶する。
【００９９】
次に、制御回路ＣＮＴ１は、図２に示すステップＳＴ１３において、サンプルホールド回路１１１Ａが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１Ａに出力する。
【０１００】
サンプルホールド回路１１１Ａは、制御回路ＣＮＴ１が生成した制御信号に応じて、スイッチＳＷｉｎをオフ状態に切り換え、更に、スイッチＳＷｄａｃをオン状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを低状態に切り換える（図６参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを低状態に切り換えできる。
【０１０１】
これにより、スイッチＳＷｉｎがオフ状態であるため、ループフィルタ１０９からのＬＦ出力信号１１０はサンプルホールド回路１１１Ａに入力されず、ＩＬＦＤ制御信号１１３はＬＦ出力信号１１０の影響を受けない。ＤＡＣ１６５Ａは、記憶回路１６３に記憶されたＩＬＦＤ制御信号１１３のデジタル値をＤＡ変換して、オン状態のスイッチＳＷｄａｃを介して、ＩＬＦＤ１０３に出力する。
【０１０２】
従って、キャリブレーション回路１００Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。
【０１０３】
以上により、本変形例１のキャリブレーション回路１００Ａは、サンプルホールド回路１１１Ａにおいて記憶回路１６３を用いるので、長時間にわたってＬＦ出力信号１１０のＡＤＣ出力（デジタル値）を容易に記憶できる。
【０１０４】
ここで、本変形例１のキャリブレーション回路１００Ａを多元接続（Multiple Access）が可能な無線通信装置に用いた場合を想定する。例えば符号分割多元接続（ＣＤＭＡ：Code Division Multiple Access）方式又は周波数分割多元接続（ＦＤＭＡ：Frequency Division Multiple Access）方式では、通信量によって長時間にわたり動作することがある。従って、本変形例１のキャリブレーション回路１００Ａは、例えばＣＤＭＡ方式又はＦＤＭＡ方式の無線通信装置に適すると考えられる。
【０１０５】
（第１の実施形態の変形例２：キャリブレーション回路）
第１の実施形態の変形例２では、第１の実施形態のキャリブレーション回路１００におけるサンプルホールド回路１１１の動作を、位相周波数比較器及びチャージポンプ１０７Ｂとループフィルタ１０９Ｂとを用いて行う構成を説明する（図７参照）。
【０１０６】
図７は、第１の実施形態の変形例２のキャリブレーション回路１００Ｂの回路構成の一例を示すブロック図である。図７に示すキャリブレーション回路１００Ｂは、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７Ｂと、ループフィルタ（ＬＦ）１０９Ｂと、制御回路ＣＮＴ１とを含む。
【０１０７】
本変形例２では、ＩＬＦＤ１０３の入力インピーダンスは高状態である。
【０１０８】
図７に示すキャリブレーション回路１００Ｂでは、図１に示すキャリブレーション回路１００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
【０１０９】
更に、第１の実施形態において説明したキャリブレーションの動作手順（図２参照）は、本変形例２においても同様に適用可能となるので、本変形例２では、第１の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。
【０１１０】
図８は、第１の実施形態の変形例２の位相周波数比較器及びチャージポンプ１０７Ｂの回路構成の一例を示す図である。図８に示す位相周波数比較器及びチャージポンプ１０７Ｂは、位相周波数比較器１２１と、チャージポンプ１２３と、ＰＦＤ＋ＣＰ制御回路１２５と、論理積回路ＡＮＤ１，ＡＮＤ２，ＡＮＤ３，ＡＤＮ４とを含み、分周器出力信号ｆｄｉｖ及び基準信号に拘わらず、出力インピーダンスを高状態又は低状態に切り換える。
【０１１１】
位相周波数比較器１２１は、例えばＤ型フリップフロップＤＦＦ１，ＤＦＦ２と、否定論理積回路ＮＡＮＤとを含む。Ｄ型フリップフロップＤＦＦ１のＣＫ端子には周波数ｆｄｉｖの分周器出力信号１０６が入力され、Ｄ型フリップフロップＤＦＦ２のＣＫ端子には周波数ｆｒｅｆの基準信号が入力される。
【０１１２】
位相周波数比較器１２１の出力信号ＵＰは、論理積回路ＡＮＤ１，ＡＮＤ３に入力され、位相周波数比較器１２１の出力信号ＤＮは、論理積回路ＡＮＤ２，ＡＮＤ４に入力される。
【０１１３】
チャージポンプ１２３は、例えばトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４と、定電流源ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４と、インバータＩＮＶ１，ＩＮＶ２とを含む。チャージポンプ１２３は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のオン状態又はオフ状態に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを高状態又は低状態に切り換える。また、チャージポンプ１２３は、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を流れる電流の加算値、即ち電流ＩＣＰをＣＰ出力信号１０８として後段のループフィルタ１０９Ｂに出力する。
【０１１４】
ＰＦＤ＋ＣＰ制御回路１２５は、制御回路ＣＮＴ１が生成した制御信号に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを切り換えるための信号Ｓ１，Ｓ２を生成する。ＰＦＤ＋ＣＰ制御回路１２５は、信号Ｓ１を論理積回路ＡＮＤ１，ＡＮＤ２に出力し、信号Ｓ２を論理積ＡＮＤ３，ＡＮＤ４に出力する。
【０１１５】
論理積回路ＡＮＤ１の出力はインバータＩＮＶ１を介してトランジスタＭ１のゲート端子に入力される。論理積回路ＡＮＤ２の出力はトランジスタＭ２のゲート端子に入力される。論理積回路ＡＮＤ３の出力はインバータＩＮＶ２を介してトランジスタＭ３のゲート端子に入力される。論理積回路ＡＮＤ４の出力はトランジスタＭ４のゲート端子に入力される。
【０１１６】
ループフィルタ１０９Ｂは、例えば抵抗Ｒ１と、接地キャパシタＣ１，Ｃ２とを含む。抵抗Ｒ１と接地キャパシタＣ１とは、直列接続しており、ＣＰ出力信号１０８の信号経路に対して並列接続している。接地キャパシタＣ２は、ＣＰ出力信号１０８の信号経路に対して並列接続している。
【０１１７】
次に、本変形例２のキャリブレーション回路１００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図２参照）。
【０１１８】
本変形例２のキャリブレーション回路１００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図２参照）、制御回路ＣＮＴ１は、キャリブレーション回路１００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成して位相周波数比較器及びチャージポンプ１０７Ｂに出力する。
【０１１９】
位相周波数比較器及びチャージポンプ１０７Ｂは、図２に示すステップＳＴ１１において、制御回路ＣＮＴ１が生成した制御信号に応じて、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６とを検波及び比較し、位相と周波数の誤差を打ち消すためのＣＰ出力信号１０８を生成する。
【０１２０】
具体的には、ＰＦＤ＋ＣＰ制御回路１２５は、制御回路ＣＮＴ１が生成した制御信号に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを低状態に切り換えるための信号Ｓ１（Ｈｉｇｈ＝１），Ｓ２（Ｈｉｇｈ＝１）を生成する。位相周波数比較器１２１は、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６との位相差分と周波数差分に応じた信号ＵＰ，ＤＮを生成して出力する。
【０１２１】
チャージポンプ１２３は、論理積回路ＡＮＤ１〜ＡＮＤ４を介して、各ゲート端子に入力された信号に応じて、トランジスタＭ１〜Ｍ４のオン状態又はオフ状態を切り換え、トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を流れる電流の加算値をＣＰ出力信号１０８としてループフィルタ１０９Ｂに出力する。
【０１２２】
これにより、位相周波数比較器及びチャージポンプ１０７Ｂは、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６との位相差分と周波数成分とを打ち消すための誤差成分をＣＰ出力信号１０８として生成してループフィルタ１０９に出力する。従って、ループフィルタ１０９Ｂが生成したＬＦ出力信号１１０は、ＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、キャリブレーション回路１１１Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。
【０１２３】
次に、キャリブレーション回路１００Ｂが定常状態に達したステップＳＴ１２として、ループフィルタ１０９Ｂは、図２に示すステップＳＴ１２において、接地キャパシタＣ１，Ｃ２を用いて、生成したＬＦ出力信号１０８をＩＬＦＤ制御信号１１３として記憶する。即ち、ループフィルタ１０９Ｂは、ＩＬＦＤ制御信号１１３を、接地キャパシタＣ１，Ｃ２に蓄積された電荷として記憶する。
【０１２４】
次に、制御回路ＣＮＴ１は、図２に示すステップＳＴ１３において、ループフィルタ１０９Ｂが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成して位相周波数比較器及びチャージポンプ１０７Ｂに出力する。
【０１２５】
位相周波数比較器及びチャージポンプ１０７Ｂは、図２に示すステップＳＴ１３において、制御回路ＣＮＴ１が生成した制御信号に応じて、周波数ｆｒｅｆの基準信号と周波数ｆｄｉｖの分周器出力信号１０６とに拘わらず、出力インピーダンスを高状態に切り換える。
【０１２６】
具体的には、ＰＦＤ＋ＣＰ制御回路１２５は、制御回路ＣＮＴ１が生成した制御信号に応じて、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスを高状態に切り換えるための信号Ｓ１（ＬＯＷ＝０），Ｓ２（ＬＯＷ＝０）を生成する。これにより、位相周波数比較器１２１が生成する信号ＵＰ，ＤＮに拘わらず、チャージポンプ１２３の各トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は全てオフ状態に切り換わるので、位相周波数比較器及びチャージポンプ１０７Ｂの出力インピーダンスが高状態となる。
【０１２７】
これにより、ループフィルタ１０９Ｂの接地キャパシタＣ１，Ｃ２に蓄えられた電荷が変化しないので、ループフィルタ１０９Ｂは、ＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができる。
【０１２８】
従って、キャリブレーション回路１００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。
【０１２９】
以上により、本変形例２のキャリブレーション回路１００Ｂは、第１の実施形態又は第１の実施形態の変形例１とは異なり、サンプルホールド回路１１１，１１１Ａを用いない構成であるため、回路構成を簡易化でき、低コストによって実現できる。
【０１３０】
ただし、本変形例２では、接地キャパシタＣ１，Ｃ２から僅かでもリーク電流が発生すると、接地キャパシタＣ１，Ｃ２に蓄積された電荷が放電することになり、長時間にわたるＩＬＦＤ制御信号１１３の記憶が困難となる可能性がある。このために、本変形例２では、接地キャパシタＣ１，Ｃ２からリーク電流が発生しないように対策を講じる必要がある。
【０１３１】
ここで、本変形例２のキャリブレーション回路１００Ｂを多元接続が可能な無線通信装置に用いた場合を想定する。例えば時分割多元接続（ＴＤＭＡ：Time Division Multiple Access）方式では、一定の間隔毎に待機状態と動作状態とを繰り返すので、ループフィルタ１０９Ｂは、ＩＬＦＤ制御信号１１３の記憶時間が限定される。従って、本変形例２のキャリブレーション回路１００Ｂは、例えばＴＤＭＡ方式の無線通信装置に適すると考えられる。
【０１３２】
（第２の実施形態）
次に、本開示に係るＰＬＬ回路の実施形態を第２の実施形態として、図９を参照して説明する。図９は、第２の実施形態のＰＬＬ回路２００の回路構成の一例を示すブロック図である。図９に示すＰＬＬ回路２００は、電圧制御発振器（ＶＣＯ）１０１と、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、スイッチＳＷと、サンプルホールド回路（Ｓ＆Ｈ）１１１と、制御回路ＣＮＴ２とを含む。
【０１３３】
本実施形態では、ＰＬＬ回路２００は、制御回路ＣＮＴ２にキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３にフリーラン周波数の信号の分周を開始させ、ＩＬＦＤ１０３のフリーラン周波数を周波数負帰還動作によって所望周波数に調整した後、ＩＬＦＤ１０３においてＶＣＯ１０１からのＶＣＯ出力信号１０２を分周させる。これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整でき、短期間に高周波信号を安定的に得られる。
【０１３４】
図９に示すＰＬＬ回路２００では、図１に示すキャリブレーション回路１００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
【０１３５】
ＶＣＯ１０１は、発振周波数ｆＶＣＯのＶＣＯ出力信号１０２を生成して出力する。ＶＣＯ１０１は、スイッチＳＷを介して入力されるＶＣＯ制御信号１１５（例えば電圧ＶＶＣＯ）に応じて、発振周波数を変更する。ＶＣＯ制御信号１１５は、ＩＬＦＤ１０３又は後段の回路（不図示）に入力される。
【０１３６】
制御回路ＣＮＴ２は、ＰＬＬ回路２００の外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１に出力し、更に、ループフィルタ１０９とサンプルホールド回路１１１との間を導通させるための制御信号を生成してスイッチＳＷに出力する。
【０１３７】
これにより、サンプルホールド回路１１１は、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０を、スイッチＳＷを介してＳ＆Ｈ入力信号１１７として入力でき、更に、Ｓ＆Ｈ入力信号１１７をＩＬＦＤ制御信号１１３（例えば電圧ＶＩＬＦＤ）としてＩＬＦＤ１０３に出力し続けることができる。
【０１３８】
スイッチＳＷは、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１との間の導通と、ループフィルタ１０９とＶＣＯ１０１との間の導通とを切り換える。
【０１３９】
即ち、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間を導通した場合には、ループフィルタ１０９からのＬＦ出力信号１１０をＳ＆Ｈ入力信号１１７としてサンプルホールド回路１１１に出力する。更に、スイッチＳＷは、ループフィルタ１０９とＶＣＯ１０１との間を導通した場合には、ループフィルタ１０９からのＬＦ出力信号１１０をＶＣＯ制御信号１１５としてＶＣＯ１０１に出力する。
【０１４０】
次に、ＰＬＬ回路２００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションについて、図１０を参照して説明する。図１０は、第２の実施形態のＰＬＬ回路２００における注入同期型分周器１０３のキャリブレーションの動作手順を説明するフローチャートである。
【０１４１】
先ず、図１０において、ＰＬＬ回路２００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが開始した時点では、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅの信号の分周を開始し（ＳＴ２１）、フリーラン周波数ｆｆｒｅｅの信号を分周した信号（ＩＬＦＤ出力信号１０４）を分周器１０５に出力する。なお、ＩＬＦＤ出力信号１０４の周波数はｆＩＬＦＤである。
【０１４２】
ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させるために、例えば制御回路ＣＮＴ２は、ＶＣＯ１０１の発振を停止するための制御信号を生成してＶＣＯ１０１に出力する。これにより、ＶＣＯ１０１の発振が停止するので、ＶＣＯ出力信号１０２がＩＬＦＤ１０３に入力されない状態となり、ＩＬＦＤ１０３はフリーラン動作を行う。
【０１４３】
また、ＩＬＦＤ１０３にフリーラン周波数ｆｆｒｅｅの信号の分周を開始させるために、例えば制御回路ＣＮＴ２がＶＣＯ１０１を発振させ、ＩＬＦＤ１０３のロックレンジの範囲外であるＶＣＯ出力信号１０２がＩＬＦＤ１０３に入力されても良い。
【０１４４】
分周器１０５は、ＩＬＦＤ１０３からのＩＬＦＤ出力信号１０４をＮｄｉｖ分周し、周波数ｆｄｉｖの分周器出力信号１０６を位相周波数比較器及びチャージポンプ１０７に出力する。位相周波数比較器及びチャージポンプ１０７は、外部から入力される基準信号と分周器１０５から出力された分周器出力信号１０６とを検波及び比較し、比較結果としての位相及び周波数の誤差信号に応じたＣＰ出力信号１０８（例えば位相及び周波数の誤差を打ち消すためのＣＰ出力信号１０８）を生成してループフィルタ１０９に出力する。
【０１４５】
ループフィルタ１０９は、位相周波数比較器及びチャージポンプ１０７が生成したＣＰ出力信号１０８（例えば電流ＩＣＰ）を平滑化することで、ＩＬＦＤ制御信号としてのＬＦ出力信号１１０（例えば電圧ＶＬＦ）を生成して出力する。
【０１４６】
また、スイッチＳＷは、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１との間を導通する。更に、サンプルホールド回路１１１は、制御回路ＣＮＴ１が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＳ＆Ｈ入力信号１１７（例えば電圧ＶＳＨ）として入力し、入力されたＳ＆Ｈ入力信号１１７（例えば電圧ＶＳＨ）をＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に出力し続ける（ＳＴ２１）。
【０１４７】
従って、ＩＬＦＤ制御信号１１３は、位相周波数比較器及びチャージポンプ１０７によって基準信号ｆｒｅｆと分周器出力信号１０６との間の位相差分及び周波数差分を打ち消す成分に変化し、スイッチＳＷ及びサンプルホールド回路１１１を介して、ＩＬＦＤ１０３に入力される。そして、ＩＬＦＤ１０３は、ＩＬＦＤ制御信号１１３に応じたフリーラン周波数ｆｆｒｅｅの信号を分周し、以下は同様の動作が繰り返される。
【０１４８】
即ち、ＰＬＬ回路２００は、基準信号ｆｒｅｆと分周器出力信号１０６との位相差分及び周波数差分が一定（例えば０）になるように、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅをフィードバック制御する。これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを、周波数負帰還動作によって所望周波数に調整（キャリブレーション）できる。
【０１４９】
従って、ＰＬＬ回路２００がキャリブレーションを開始してから十分な時間が経過すると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路としてのＰＬＬ回路２００は定常状態となる。この場合、分周器出力信号１０６の周波数ｆｄｉｖ＝基準信号の周波数ｆｒｅｆとなる。即ち、図１０に示すステップＳＴ２１の結果、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られる。
【０１５０】
ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆとなるＩＬＦＤ制御信号１１３が得られると、制御回路ＣＮＴ２は、ステップＳＴ２２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１に出力する。なお、ステップＳＴ２２では、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間の導通を維持している。
【０１５１】
サンプルホールド回路１１１は、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９が生成したＬＦ出力信号１１０をＳ＆Ｈ入力信号１１７として入力し、入力されたＳ＆Ｈ入力信号１１７をＩＬＦＤ制御信号１１３として記憶する（ＳＴ２２）。
【０１５２】
次に、制御回路ＣＮＴ２は、ステップＳＴ２３として、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１に出力する。更に、制御回路ＣＮＴ２は、ループフィルタ１０９とＶＣＯ１０１との間を導通させるための制御信号を生成してスイッチＳＷに出力する。
【０１５３】
サンプルホールド回路１１１は、制御回路ＣＮＴ２が生成した制御信号に応じて、サンプルホールド回路１１１が記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続ける（ＳＴ２３）。ステップＳＴ２３の時点では、ＶＣＯ１０１が発振し、ＶＣＯ出力信号１０２がＩＬＦＤ１０３に入力される。
【０１５４】
従って、ＰＬＬ回路２００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を、ＶＣＯ出力信号１０２を正しく分周可能な分周器として動作させることができる。
【０１５５】
これにより、図１０に示すＰＬＬ回路２００におけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションが終了する。即ち、ＩＬＦＤ１０３は、フリーラン周波数ｆｆｒｅｅ＝ＮＩＬＦＤ×Ｎｄｉｖ×ｆｒｅｆ付近の周波数において分周可能な状態となる。
【０１５６】
以上により、本実施形態のＰＬＬ回路２００は、制御回路ＣＮＴ２にキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３にフリーラン周波数の信号の分周を開始させる。更に、ＰＬＬ回路２００は、サンプルホールド回路１１１に、ループフィルタ１０９からのＬＦ出力信号１１０に対応するＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続させる。
【０１５７】
ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅは、周波数負帰還動作によって所望周波数ｆｔａｒｇｅｔに調整された後、サンプルホールド回路１１１は、制御回路ＣＮＴ２からの制御信号に応じて、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数ｆｔａｒｇｅｔに調整された場合のＬＦ出力信号１１０をＩＬＦＤ制御信号１１３として記憶し、更に、制御回路ＣＮＴ２からの制御信号に応じて、記憶したＩＬＦＤ制御信号１１３のＩＬＦＤ１０３への出力を継続する。
【０１５８】
また、ＰＬＬ回路２００は、周波数負帰還動作によって所望周波数ｆｔａｒｇｅｔに調整された後、ＩＬＦＤ１０３においてＶＣＯ１０１からのＶＣＯ出力信号１０２を分周させる。これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のロックレンジ、即ちＩＬＦＤ１０３が分周器として動作可能な周波数帯域を所望の周波数帯域に調整でき、短期間に高周波信号を安定的に得られる。
【０１５９】
（第２の実施形態の変形例１：ＰＬＬ回路）
第２の実施形態の変形例１では、第２の実施形態のＰＬＬ回路２００におけるサンプルホールド回路１１１として、ＡＤＣ、記憶回路及びＤＡＣを用いた構成を説明する（図１１参照）。
【０１６０】
図１１は、第２の実施形態の変形例１のＰＬＬ回路２００Ａの回路構成の一例を示すブロック図である。図１１に示すＰＬＬ回路２００Ａは、電圧制御発振器（ＶＣＯ）１０１と、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、スイッチＳＷと、サンプルホールド回路（Ｓ＆Ｈ）１１１Ａと、制御回路ＣＮＴ２とを含む。
【０１６１】
図１１に示すＰＬＬ回路２００Ａでは、図９に示すＰＬＬ回路２００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
【０１６２】
更に、第２の実施形態において説明したキャリブレーションの動作手順（図１０参照）は、本変形例１においても同様に適用可能となるので、本変形例１では、第２の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。
【０１６３】
サンプルホールド回路１１１Ａは、少なくともＡＤＣ１６１と、記憶回路１６３と、ＤＡＣ１６５とを含む（図１１参照）。サンプルホールド回路１１１Ａの構成及び動作の説明は、第１の実施形態の変形例１において図５及び図６を参照した説明したので、省略する。
【０１６４】
次に、本変形例１のＰＬＬ回路２００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図１０参照）。
【０１６５】
本変形例１のＰＬＬ回路２００ＡにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図１０参照）、制御回路ＣＮＴ２は、ＰＬＬ回路２００Ａの外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してサンプルホールド回路１１１Ａに出力する。
【０１６６】
サンプルホールド回路１１１Ａは、図１０に示すステップＳＴ２１において、制御回路ＣＮＴ２が生成した制御信号に応じて、スイッチＳＷｉｎをオン状態に切り換え、更に、スイッチＳＷｄａｃをオフ状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを高状態に切り換える（図５参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを高状態に切り換えできる。また、スイッチＳＷは、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１との間を導通する。
【０１６７】
なお、サンプルホールド回路１１１Ａは、図５及び図６に示すように、スイッチＳＷｉｎとスイッチＳＷｄａｃとを用いてＤＡＣ１６５の出力インピーダンスを切り換えるが、上述したＤＡＣ１６５の出力インピーダンスの切り換えの方法はあくまで一例であり、これらの構成に限定されない。
【０１６８】
これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、スイッチＳＷを介して、Ｓ＆Ｈ入力信号１１７としてサンプルホールド回路１１１Ａに入力される。更に、サンプルホールド回路１１１Ａに入力されたＳ＆Ｈ入力信号１１７は、ＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、ＰＬＬ回路２００Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。
【０１６９】
次に、制御回路ＣＮＴ２は、ＰＬＬ回路２００Ａが定常状態に達したステップＳＴ２２として、ループフィルタ１０９が生成したＬＦ出力信号１１０を記憶するための制御信号をサンプルホールド回路１１１Ａに出力する。なお、ステップＳＴ２２では、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間の導通を維持している。
【０１７０】
そして、サンプルホールド回路１１１Ａは、Ｓ＆Ｈ入力信号１１７、即ちＩＬＦＤ制御信号１１３をＡＤＣ１６１においてＡＤ変換し、ＡＤＣ出力（デジタル値）を記憶回路１６３に記憶する。
【０１７１】
次に、制御回路ＣＮＴ２は、図１０に示すステップＳＴ２３において、サンプルホールド回路１１１Ａが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してサンプルホールド回路１１１Ａに出力する。更に、制御回路ＣＮＴ２は、ループフィルタ１０９とＶＣＯ１０１との間を導通させるための制御信号を生成してスイッチＳＷに出力する。
【０１７２】
サンプルホールド回路１１１Ａは、制御回路ＣＮＴ２が生成した制御信号に応じて、スイッチＳＷｉｎをオフ状態に切り換え、更に、スイッチＳＷｄａｃをオン状態に切り換えることで、ＩＬＦＤ１０３から見たＤＡＣ１６５Ａの出力インピーダンスを低状態に切り換える（図６参照）。これにより、サンプルホールド回路１１１Ａは、ＤＡＣ１６５の出力インピーダンスを低状態に切り換えできる。
【０１７３】
これにより、スイッチＳＷがループフィルタ１０９とＶＣＯ１０１との間を導通するので、ループフィルタ１０９からのＬＦ出力信号１１０は、サンプルホールド回路１１１Ａに入力されずにＶＣＯ制御信号１１５としてＶＣＯ１０１に印加される。そして、ＩＬＦＤ制御信号１１３は、ＬＦ出力信号１１０の影響を受けない。ＤＡＣ１６５Ａは、記憶回路１６３に記憶されたＩＬＦＤ制御信号１１３のデジタル値をＤＡ変換して、オン状態のスイッチＳＷｄａｃを介して、ＩＬＦＤ１０３に出力する。
【０１７４】
従って、ＰＬＬ回路２００Ａは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。
【０１７５】
以上により、本変形例１のＰＬＬ回路２００Ａは、サンプルホールド回路１１１Ａにおいて記憶回路１６３を用いるので、長時間にわたってＬＦ出力信号１１０のＡＤＣ出力（デジタル値）を容易に記憶できる。
【０１７６】
ここで、本変形例１のＰＬＬ回路２００Ａを多元接続が可能な無線通信装置に用いた場合を想定する。例えば符号分割多元接続（ＣＤＭＡ）方式又は周波数分割多元接続（ＦＤＭＡ）方式では、通信量によって長時間にわたり動作することがある。従って、本変形例１のＰＬＬ回路２００Ａは、例えばＣＤＭＡ方式又はＦＤＭＡ方式の無線通信装置に適すると考えられる。
【０１７７】
（第２の実施形態の変形例２：ＰＬＬ回路）
第２の実施形態の変形例２では、第２の実施形態のＰＬＬ回路２００におけるサンプルホールド回路１１１として、接地キャパシタを用いた構成を説明する（図１２参照）。
【０１７８】
図１２は、第２の実施形態の変形例２のＰＬＬ回路２００Ｂの回路構成の一例を示すブロック図である。図１２に示すＰＬＬ回路２００Ｂは、電圧制御発振器（ＶＣＯ）１０１と、注入同期型分周器（ＩＬＦＤ）１０３と、分周器１０５と、位相周波数比較器及びチャージポンプ（ＰＦＤ＋ＣＰ）１０７と、ループフィルタ（ＬＦ）１０９と、スイッチＳＷと、サンプルホールド回路（Ｓ＆Ｈ）１１１Ｂと、制御回路ＣＮＴ２とを含む。
【０１７９】
図１２に示すＰＬＬ回路２００Ｂでは、図９に示すＰＬＬ回路２００の各部の構成及び動作と同一のものには同一の符号を付して説明を省略又は簡略化し、異なる内容について説明する。
【０１８０】
更に、第２の実施形態において説明したキャリブレーションの動作手順（図１０参照）は、本変形例２においても同様に適用可能となるので、本変形例２では、第２の実施形態と同一の内容の説明は省略又は簡略化し、異なる内容について説明する。
【０１８１】
本変形例２では、ＩＬＦＤ１０３の入力インピーダンスは高状態である。
【０１８２】
サンプルホールド回路１１１Ｂは、接地キャパシタＣ０を含み、入力されたＳ＆Ｈ入力信号１１７を記憶する。
【０１８３】
次に、本変形例２のＰＬＬ回路２００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを説明する（図１０参照）。
【０１８４】
本変形例２のＰＬＬ回路２００ＢにおけるＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションにおいて（図１０参照）、制御回路ＣＮＴ２は、ＰＬＬ回路２００Ｂの外部からキャリブレーション開始信号が入力されると、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーションを開始するための制御信号を生成してスイッチＳＷに出力する。
【０１８５】
スイッチＳＷは、図１０に示すステップＳＴ１１において、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とサンプルホールド回路１１１Ｂとの間を導通する。
【０１８６】
これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、スイッチＳＷを介して、Ｓ＆Ｈ入力信号１１７としてサンプルホールド回路１１１Ｂに入力される。更に、サンプルホールド回路１１１Ｂに入力されたＳ＆Ｈ入力信号１１７は、接地キャパシタＣ０における電荷の充放電によってＩＬＦＤ制御信号１１３としてＩＬＦＤ１０３に入力される。即ち、ＰＬＬ回路２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを調整するための周波数負帰還回路として動作できる。
【０１８７】
また、本変形例２では、サンプルホールド回路１１１Ｂは接地キャパシタＣ０を用いて構成されるので、ＰＬＬ回路２００Ｂが定常状態に達したステップＳＴ２２でもステップＳＴ２１と同様に、ループフィルタ１０９が生成したＬＦ出力信号１１０は、接地キャパシタＣ０における電荷の蓄積によって、サンプルホールド回路１１１ＢにおいてＩＬＦＤ制御信号１１３として記憶される。なお、ステップＳＴ２２では、スイッチＳＷは、ループフィルタ１０９とサンプルホールド回路１１１との間の導通を維持している。
【０１８８】
次に、制御回路ＣＮＴ２は、図１０に示すステップＳＴ２３において、サンプルホールド回路１１１Ｂが記憶したＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けるための制御信号を生成してスイッチＳＷに出力する。スイッチＳＷは、制御回路ＣＮＴ２が生成した制御信号に応じて、ループフィルタ１０９とＶＣＯ１０１との間を導通させる。
【０１８９】
これにより、ループフィルタ１０９からのＬＦ出力信号１１０は、サンプルホールド回路１１１Ｂに入力されず、ＶＣＯ１０１にＶＣＯ制御信号１１５として供給され、更に、サンプルホールド回路１１１Ｂは、記憶されたＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続ける。
【０１９０】
従って、ＰＬＬ回路２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅが所望周波数に調整された場合のＩＬＦＤ制御信号１１３をＩＬＦＤ１０３に出力し続けることができ、ＩＬＦＤ１０３を分周器として動作させることができる。
【０１９１】
以上により、本変形例２のＰＬＬ回路２００Ｂは、第２の実施形態又は第２の実施形態の変形例１とは異なり、サンプルホールド回路１１１Ｂを接地キャパシタＣ０を用いることで、回路構成を簡易化でき、低コストによって実現できる。
【０１９２】
ただし、本変形例２では、接地キャパシタＣ０から僅かでもリーク電流が発生すると、接地キャパシタＣ０に蓄積された電荷が放電することになり、長時間にわたるＩＬＦＤ制御信号１１３の記憶が困難となる可能性がある。このために、本変形例２では、接地キャパシタＣ０からリーク電流が発生しないように対策を講じる必要がある。
【０１９３】
ここで、本変形例２のＰＬＬ回路２００Ｂを多元接続が可能な無線通信装置に用いた場合を想定する。例えば時分割多元接続（ＴＤＭＡ）方式では、一定の間隔毎に待機状態と動作状態とを繰り返すので、サンプルホールド回路１１１Ｂは、ＩＬＦＤ制御信号１１３の記憶時間が限定される。従って、本変形例２のＰＬＬ回路２００Ｂは、例えばＴＤＭＡ方式の無線通信装置に適すると考えられる。
【０１９４】
以上、図面を参照して各種の実施形態について説明したが、本開示はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本開示の技術的範囲に属するものと了解される。
【０１９５】
上述した第２の実施形態又は第２の実施形態の変形例１，２において、ＩＬＦＤ１０３はフリーラン周波数ｆｆｒｅｅ付近において注入信号を分周可能だが、ＩＬＦＤ１０３の個体差として、ＩＬＦＤ１０３のロックレンジの範囲がフリーラン周波数ｆｆｒｅｅを中心として均等に分布していないことがある。通常、ＰＬＬ回路２００を設計する段階において、回路部品としてのＩＬＦＤ１０３のロックレンジの範囲を調査した場合に知ることが多い。
【０１９６】
例えばＰＬＬ回路２００が定常状態に達するまで、ＶＣＯ１０１は所望周波数ｆｔａｒｇｅｔ以外の周波数にて発振する場合もあるが、ＩＬＦＤ１０３は注入信号に対して正常に分周する必要がある。このため、ＰＬＬ回路２００の過渡応答とＩＬＦＤ１０３のロックレンジの範囲とを考慮した場合に、必ずしもＰＬＬ回路２００の定常状態におけるＶＣＯ１０１の発振周波数ｆＶＣＯが、所望周波数ｆｔａｒｇｅｔとして最適であるとは限らない。
【０１９７】
そこで、例えば分周比Ｎｄｉｖが可変な分周器１０５を用いて、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中と、ＰＬＬ回路２００の通常動作中とにおいて、分周比Ｎｄｉｖを変えれば良い。具体的には、制御回路ＣＮＴ２は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中、又はＰＬＬ回路２００の通常動作中に応じて、分周器１０５の分周比Ｎｄｉｖを変更する。なお、変更後の分周比Ｎｄｉｖは、予め既定された値である。なお、図９、図１１及び図１２では、図面の複雑化を避けるために、制御回路ＣＮＴ２と分周器１０５との間の矢印の図示を省略している。
【０１９８】
これにより、ＰＬＬ回路２００は、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅを、ＩＬＦＤ１０３のロックレンジの範囲とＰＬＬ回路２００の過渡応答とを考慮した最適値に調整できる。
【０１９９】
また、上述した第２の実施形態又は第２の実施形態の変形例１，２において、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの周波数負帰還回路としてのＰＬＬ回路２００，２００Ａ，２００Ｂは、キャリブレーション時間を短縮するために、高速に収束する伝達関数に設計されることが望まれる。
【０２００】
しかし、ＰＬＬ回路２００，２００Ａ，２００Ｂはノイズ仕様を満たすために、低速なロックアップタイムとなる伝達関数が設計されている場合が多い。このため、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの周波数負帰還回路における伝達関数と、ＰＬＬ回路２００，２００Ａ，２００Ｂにおける伝達関数とを、それぞれに最適化することが重要である。
【０２０１】
また、ＶＣＯ制御信号１１５の変化に応じたＶＣＯ１０１の発振周波数の変化割合（ＶＣＯ感度）と、ＩＬＦＤ制御信号１１３の変化に応じたＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅの変化割合（ＩＬＦＤ感度）が同じ値とは限らない。
【０２０２】
そこで、例えばＰＬＬ回路２００，２００Ａ，２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中の各部における伝達関数と、ＰＬＬ回路２００，２００Ａ，２００Ｂの通常動作中の各部における伝達関数とを異なるように切り換えることで最適化しても良い。
【０２０３】
例えば伝達関数を切り換えるループフィルタ１０９Ｃについて、図１３を参照して説明する。図１３は、伝達関数を切り換えるループフィルタ１０９Ｃの回路構成の一例を示す図である。
【０２０４】
図１３に示すループフィルタ１０９Ｃは、例えば抵抗Ｒ１，Ｒ１’と、接地キャパシタＣ１，Ｃ２と、スイッチＳＷｒとを含む。抵抗Ｒ１と抵抗Ｒ１’と接地キャパシタＣ１とは、直列接続しており、ＣＰ出力信号１０８の信号経路に対して並列接続している。接地キャパシタＣ２は、ＣＰ出力信号１０８の信号経路に対して並列接続している。スイッチＳＷｒは、制御回路ＣＮＴ２が生成した制御信号に応じて、抵抗Ｒ１’の両端間の導通を切り換えることで、ループフィルタ１０９Ｃの伝達関数を切り換える。
【０２０５】
また、ＰＬＬ回路２００，２００Ａ，２００Ｂは、ＩＬＦＤ１０３のフリーラン周波数ｆｆｒｅｅのキャリブレーション中の各部における伝達関数と、ＰＬＬ回路２００，２００Ａ，２００Ｂの通常動作中の各部における伝達関数とを異なるように切り換えるために、例えばチャージポンプ１２３の出力電流を異なるように切り換えても良い。
【０２０６】
例えば、図８に示す位相周波数比較器＋チャージポンプ１０７Ｂにおいて、ＰＦＤ＋ＣＰ制御回路１２５は、キャリブレーション中のステップＳＴ２１では、制御回路ＣＮＴ１が生成した制御信号に応じて、信号Ｓ１（Ｈｉｇｈ＝１），Ｓ２（Ｈｉｇｈ＝１）を生成する。これにより、チャージポンプ１２３のトランジスタＭ１〜Ｍ４がオン状態となる。
【０２０７】
一方、図８に示す位相周波数比較器＋チャージポンプ１０７Ｂにおいて、ＰＦＤ＋ＣＰ制御回路１２５は、キャリブレーション後にＰＬＬ回路の通常動作中には、制御回路ＣＮＴ１が生成した制御信号に応じて、信号Ｓ１（ＨＩＧＨ＝０），Ｓ２（ＬＯＷ＝０）を生成する。これにより、チャージポンプ１２３のトランジスタＭ１，Ｍ２はオン状態となり、トランジスタＭ３，Ｍ４がオフ状態となる。
【産業上の利用可能性】
【０２０８】
本開示は、注入同期型分周器のロックレンジのキャリブレーションを高速に行い、短期間に所望周波数を安定的に得るキャリブレーション回路又はＰＬＬ回路を含む無線通信装置として有用である。
【符号の説明】
【０２０９】
１００、１００Ａ、１００Ｂ  キャリブレーション回路
１０１  電圧制御発振器（ＶＣＯ）
１０３  注入同期型分周器（ＩＬＦＤ）
１０５  分周器
１０７、１０７Ｂ  位相周波数比較器＋チャージポンプ（ＰＦＤ＋ＣＰ）
１０９、１０９Ｂ  ループフィルタ（ＬＦ）
１１１、１１１Ａ、１１１Ｂ  サンプルホールド回路（Ｓ＆Ｈ）
１２１  位相周波数比較器
１２３  チャージポンプ
１２５  ＰＤＦ＋ＣＰ制御回路
１６１  ＡＤＣ
１６３  記憶回路
１６５  ＤＡＣ
２００、２００Ａ、２００Ｂ  ＰＬＬ回路
ＣＮＴ１、ＣＮＴ２、ＣＮＴ３  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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