(57)【要約】【課題】メモリセルの位置によらず好適な読み出しを可能とする電流補償回路及び半導体記憶装置を提供すること。【解決手段】電流補償回路Ｃ１＿１は、差電圧検出回路１２、電流生成回路１３及び補正回路１４を有する。差電圧検出回路１２は、基準電圧Ｖｒｅｆとコントロールゲート電圧Ｖｃｇとの差電圧を検出する。電流生成回路１３は、バイアス電圧Ｖｂｉａｓから参照電流Ｉｒｅｆを生成する。補正回路１４は、参照電流Ｉｒｅｆから差電圧に対応する補正電流Ｉｃを減じることにより、補正参照電流Ｉｃｒ＿１を生成する。【選択図】図５
2014026680.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電圧と、電源部が前記第１の基準電圧に基づいて生成した第１の電圧が前記電源部との間の抵抗成分により降下した第２の電圧と、が供給され、前記第１の基準電圧と前記第２の電圧との差電圧を検出する差電圧検出回路と、
第２の基準電圧から参照電流を生成する電流生成回路と、
前記参照電流から前記差電圧に対応する補正電流を減じることにより、半導体記憶装置内のセンスアンプにより選択されたメモリセルからの読み出し電流と比較される補正参照電流を生成する補正回路と、を備える、
電流補償回路。
【請求項２】
前記電流生成回路は、バイアス電圧に基づいて前記参照電流を生成することを特徴とする、
請求項１に記載の電流補償回路
【請求項３】
前記電流生成回路は、
第１の電源と前記補正回路との間に接続され、制御端子に前記バイアス電圧が印可され、前記参照電流を出力する第１のトランジスタを備えることを特徴とする、
請求項２に記載の電流補償回路。
【請求項４】
前記補正回路は、
前記電流生成回路と前記第１の電源とは異なる電圧を出力する第２の電源との間に接続され、前記補正電流を出力する第２のトランジスタと、
前記第２のトランジスタと並列に接続され、前記補正参照電流を出力する第３のトランジスタと、を備える、
請求項３に記載の電流補償回路。
【請求項５】
前記差電圧検出回路は、
制御端子に前記第２の電圧が印可され、第１の電流を出力する第４のトランジスタを備え、
前記第１の電流は、前記参照電流と加算されて前記補正回路に供給され、
前記第２のトランジスタは、制御端子に供給される前記第１の基準電圧に基づいた前記補正電流を出力する、
請求項４に記載の電流補償回路。
【請求項６】
前記第２のトランジスタと前記第４のトランジスタとは、同じ構成のトランジスタであることを特徴とする、
請求項５に記載の電流補償回路。
【請求項７】
前記差電圧検出回路は、
前記第４のトランジスタと直列に接続される第５のトランジスタと、
前記第１のトランジスタと並列に接続され、前記第５のトランジスタとカレントミラーを構成する第６のトランジスタと、を更に備えることを特徴とする、
請求項５又は６に記載の電流補償回路。
【請求項８】
前記第５のトランジスタと前記第６のトランジスタとは、同じ構成のトランジスタであることを特徴とする、
請求項７に記載の電流補償回路。
【請求項９】
前記差電圧検出回路は、
前記第１の基準電圧と前記第２の電圧との差電圧に応じた電圧を、前記第２のトランジスタの前記制御端子に出力する増幅器を有することを特徴とする、
請求項４に記載の電流補償回路。
【請求項１０】
前記増幅器は、
非反転入力端子に前記第１の基準電圧が供給され、
反転入力端子に前記第２の電圧が供給され、
出力端子が前記第２のトランジスタの前記制御端子と接続されることを特徴とする、
請求項９に記載の電流補償回路。
【請求項１１】
前記補正参照電流は、前記半導体記憶装置内の複数の前記センスアンプに供給されることを特徴とする、
請求項１乃至１０のいずれか一項に記載の電流補償回路。
【請求項１２】
前記補正参照電流は、
前記補正参照電流を複製する参照電流生成回路により、前記センスアンプに供給されることを特徴とする、
請求項１乃至１１のいずれか一項に記載の電流補償回路。
【請求項１３】
前記参照電流生成回路は、前記第３のトランジスタとカレントミラーを構成し、前記補正参照電流を前記センスアンプに出力する第７のトランジスタであることを特徴とする、
請求項１２に記載の電流補償回路。
【請求項１４】
前記第３のトランジスタと前記第７のトランジスタとは、同じ構成のトランジスタであることを特徴とする、
請求項１３に記載の電流補償回路。
【請求項１５】
請求項１乃至１４のいずれか一項に記載の前記電流補償回路を複数備え、
複数の前記電流補償回路は、前記メモリセルを有する複数の領域に設けられた前記センスアンプに、それぞれ前記補正参照電流を供給することを特徴とする、
半導体記憶装置。  
【請求項１６】
前記複数の領域は、第１の方向に並んで配置され、
複数の前記電流補償回路は、並んで配置された前記複数の領域の前記第１の方向に沿った１辺に沿って、並んで配置されることを特徴とする、
請求項１５に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流補償回路及び半導体記憶装置に関し、例えば読み出しエラー抑制に優れる電流補償回路及び半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリは、スマートフォンなどの様々なデジタル機器に搭載されている。フラッシュメモリは、メモリセルアレイ内のセルトランジスタの電荷の有無により閾値電圧を制御し、それによってデータの０／１を記憶する。そして、セルトランジスタのゲートに適切な電圧（コントロールゲート電圧）を与えることで、セルトランジスタが流す電流（読み出し電流）が、０／１の記憶状態に応じて変化する。一般的には、データを読み出す際には、０／１の記憶状態に応じて変化する電流の中間の電流（参照電流）を生成し、その大小関係をセンスアンプにて増幅してデータを読み出す。
【０００３】
上述のコントロールゲート電圧は、例えば半導体集積回路に搭載された内部昇圧回路により生成される。このようなコントロールゲート電圧を生成する回路として、比較的低い電源電圧に基づいて１０倍以上の高い昇圧電圧を発生することができる昇圧回路が提案されている（特許文献１）
【０００４】
その他にも、チップ面積削減、安定動作を実現し、かつ消費電流を低減して電源ノイズを抑制できる不揮発性半導体メモリ（特許文献２）や、特性劣化に応じて参照電流の値を調整できる参照電流生成回路（特許文献３）が提案されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２６２５４号公報
【特許文献２】特開２０００−２６８５９３号公報
【特許文献３】特開２０１１−５４２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、発明者は、上述の技術には以下の問題点があることを見出した。近年の半導体装置の微細化の進展に伴い、ＣＭＯＳ−ＬＳＩ（Complementary Metal Oxide Semiconductor- Large Scale Integration）では、駆動電圧の低電圧化が進んでいる。これにより、フラッシュメモリに必要とされる電圧（コントロールゲート電圧）とロジック部の最適電圧が異なる場合がある。例えば、汎用フラッシュメモリと比べて、ロジック中心で作られる混載フラッシュメモリでは、別途コントロールゲート電圧を生成する必要性がある。
【０００７】
しかし、コントロールゲート電圧を生成する電源部からメモリセルアレイの各部までは、それぞれ介在する配線の距離が異なる。配線の距離が異なると、配線の抵抗成分も異なる。そのため、電源部からメモリセルアレイの各部までの間の電圧降下も異なる。つまり、メモリセルアレイに印可されるコントロールゲート電圧は場所によって異なるので、メモリセルの読み出し電流も場所によってばらついてしまう。
【０００８】
一般に、フラッシュメモリのメモリセルは、０／１の記憶状態間の電流量の差が小さい。そのため、参照電流の値は高精度に設定される必要がある。ところが、上述のように、場所によってメモリセルの読み出し電流がばらついてしまうと、読み出し結果にエラーが生じてしまうこととなる。
【課題を解決するための手段】
【０００９】
本発明の一態様である電流補償回路は、第１の基準電圧と、電源部が前記第１の基準電圧に基づいて生成した第１の電圧が前記電源部との間の抵抗成分により降下した第２の電圧と、が供給され、前記第１の基準電圧と前記第２の電圧との差電圧を検出する差電圧検出回路と、第２の基準電圧から参照電流を生成する電流生成回路と、前記参照電流から前記差電圧に対応する補正電流を減じることにより、半導体記憶装置内のセンスアンプにより選択されたメモリセルからの読み出し電流と比較される補正参照電流を生成する補正回路と、を備えるものである。この電流補償回路は、補正参照電流を第２の電圧に追随させることが可能である。これにより、第２の電圧の値の変動により、メモリセルからの読み出し電流が変動しても、補正参照電流が追随できる。よって、センスアンプの参照電流の設定範囲を広くすることができる。
【発明の効果】
【００１０】
本発明によれば、メモリセルの位置によらず好適な読み出しを可能とする電流補償回路及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】一般的なフラッシュメモリ１０００の要部構成を模式的に示すブロック図である。
【図２】、一般的なフラッシュメモリ１０００における参照電流Ｉｒｅｆと読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎとの関係を示すグラフである。
【図３】電源部１０１１のコントロールゲート電圧Ｖｃｇの変動を示すグラフである。
【図４】実施の形態１にかかる電流補償回路Ｃ１＿１〜Ｃ１＿ｎ（ｎは、２以上の整数）を有するフラッシュメモリ１００の要部構成を示すブロック図である。
【図５】実施の形態１にかかる電流補償回路Ｃ１＿１とその周辺の回路構成を模式的に示す回路図である。
【図６】実施の形態１にかかる電流補償回路Ｃ１＿１〜Ｃ１＿ｎ（ｎは、２以上の整数）を有するフラッシュメモリ１００における補正参照電流と読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎとの関係を示すグラフである。
【図７】実施の形態２にかかる電流補償回路Ｃ２＿１とその周辺の回路構成を模式的に示す回路図である。
【図８】実施の形態３にかかる電流補償回路Ｃ３＿１とその周辺の回路構成を模式的に示す回路図である。
【図９】実施の形態４にかかる電流補償回路Ｃ４＿１とその周辺の回路構成を模式的に示す回路図である。
【図１０】実施の形態５にかかる電源部５１の構成を示す回路図である。
【図１１】実施の形態６にかかる基準電圧生成回路６０の構成を示すブロック図である。
【図１２】実施の形態７にかかる定電圧発生回路６２の構成を示す回路図である。
【図１３】実施の形態８にかかる定電圧発生回路６３の構成を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施の形態について説明する。各図面においては、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１３】
以下の実施の形態にかかる電流補償回路は、センスアンプに供給される参照電流を補償する回路である。以下の実施の形態にかかる電流補償回路の構成及び動作を理解するための前提として、以下の実施の形態にかかる電流補償回路を有しない、一般的なフラッシュメモリの構成を比較例として説明する。
【００１４】
比較例
図１は、一般的なフラッシュメモリ１０００の要部構成を模式的に示すブロック図である。フラッシュメモリ１０００は、電源部１０１１、メモリ領域Ａｂ１〜Ａｂｎを有する。
【００１５】
電源部１０１１は、基準電圧Ｖｒｅｆに基づいて生成したコントロールゲート電圧Ｖｃｇを出力する。電源部１０１１から各メモリ領域に至る配線には電流が流れるので、配線の寄生抵抗Ｒｐ１〜Ｒｐｎにより、コントロールゲート電圧は電源部１０１１から遠ざかるほど降下する。つまり、メモリ領域Ａｂ１〜Ａｂｎのメモリセルアレイ１００１のそれぞれには異なるコントロールゲート電圧Ｖ１〜Ｖｎ（Ｖ１＞Ｖ２＞・・・＞Ｖｎ）が供給される。メモリセルアレイ１００１からは、コントロールゲート電圧Ｖ１〜Ｖｎに基づいた読み出し電流Ｉｃｅｌｌ＿１〜ｎが出力される。
【００１６】
参照電流生成回路（ＲＥＦ）１００２は、一定のバイアス電圧Ｖｂｉａｓに基づいて、一定の参照電流Ｉｒｅｆを生成し、センスアンプ１００３に供給する。センスアンプ１００３は、それぞれ読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎと参照電流Ｉｒｅｆとを比較する。そして、センスアンプ１００３は、例えば読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎが参照電流Ｉｒｅｆよりも大きければ、メモリセルアレイ１００１内の選択されたメモリセルに「１」が格納されていることを検出する。一方、センスアンプ１００３は、例えば読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎが参照電流Ｉｒｅｆよりも小さければ、メモリセルアレイ１００１内の選択されたメモリセルに「０」が格納されていることを検出する。
【００１７】
図２は、一般的なフラッシュメモリ１０００における参照電流Ｉｒｅｆと読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎとの関係を示すグラフである。線Ｌ０は、メモリセルに「０」が格納されている場合の読み出し電流の変化を示す。線Ｌ１は、メモリセルに「１」が格納されている場合の読み出し電流の変化を示す。上述のように、コントロールゲート電圧Ｖｃｇは、メモリドライバや配線の寄生抵抗により降下する。よって、メモリ領域Ａｂ１〜Ａｂｎに到達するコントロールゲート電圧Ｖ１〜Ｖｎは、コントロールゲート電圧Ｖｃｇよりも降下してしまう。コントロールゲート電圧Ｖ１〜Ｖｎがメモリ領域Ａｂ１〜Ａｂｎのメモリセルアレイ１００１に供給されると、メモリセルの読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎも低下してしまう。
【００１８】
一方、一定のバイアス電圧に基づいて生成される参照電流Ｉｒｅｆは、一定である。参照電流Ｉｒｅｆの設定値は、比較対象である読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎに対して好適に設定されなければならない。そのため、図２に示すように、参照電流Ｉｒｅｆの設定可能範囲Ｗ＿Ｉｒｅｆは、最大値Ｉｃｅｌｌ＿ｍａｘと最小値Ｉｃｅｌｌ＿ｍｉｎとの間の狭い範囲に限定されてしまう。なお、最大値Ｉｃｅｌｌ＿ｍａｘは、コントロールゲート電圧Ｖｎが供給されたときに、「１」を示す読み出し電流Ｉｃｅｌｌ＿ｎの値である。最小値Ｉｃｅｌｌ＿ｍｉｎは、コントロールゲート電圧Ｖ１が供給されたときに、「０」を示す読み出し電流Ｉｃｅｌｌ＿１の値である。
【００１９】
これに対し、メモリセルアレイ１００１内の選択されたメモリセルでは、ゲート容量の充放電が生じる。メモリセルアレイ１００１に電源を供給する電源部１０１１のコントロールゲート電圧Ｖｃｇは、ゲート容量の充放電により変動が生じる。図３は、電源部１０１１のコントロールゲート電圧Ｖｃｇの変動を示すグラフである。図３に示すように、コントロールゲート電圧Ｖｃｇは、ゲート容量の充放電により、設定電圧Ｖ０を中心として上下に変動する。
【００２０】
コントロールゲート電圧Ｖｃｇが変動してしまうとコントロールゲート電圧Ｖ１〜Ｖｎも変動する。そのため、線Ｌ１は参照電流Ｉｒｅｆよりも上でなければならないが、変動が大きい場合には、線Ｌ１が参照電流Ｉｒｅｆよりも下にシフトしてしまう。また、線Ｌ０は参照電流Ｉｒｅｆよりも下でなければならないが、変動が大きい場合には、線Ｌ０が参照電流Ｉｒｅｆよりも上にシフトしてしまう。このような参照電流Ｉｒｅｆを跨ぐ変動が生じると、センスアンプ１００３は、誤った読み出し結果を出力してしまう。
【００２１】
上述のように、本比較例では、参照電流Ｉｒｅｆの設定範囲が狭いため、コントロールゲート電圧Ｖｃｇのゆらぎによる読み出しエラーが容易に生じてしまう。
【００２２】
実施の形態１
次に、実施の形態１にかかる電流補償回路について説明する。図４は、実施の形態１にかかる電流補償回路Ｃ１＿１〜Ｃ１＿ｎ（ｎは、２以上の整数）を有するフラッシュメモリ１００の要部構成を示すブロック図である。フラッシュメモリ１００は、電源部１１、電流補償回路Ｃ１＿１〜Ｃ１＿ｎ、メモリ領域Ａ１〜Ａｎを有する。
【００２３】
電源部１１は、基準電圧Ｖｒｅｆに基づいて生成したコントロールゲート電圧Ｖｃｇを出力する。電源部１１から各メモリ領域に至る配線には電流が流れるので、配線の寄生抵抗Ｒｐ１〜Ｒｐｎにより、コントロールゲート電圧は電源部１１から遠ざかるほど降下する。つまり、電流補償回路Ｃ１＿１〜Ｃ１＿ｎには、それぞれ異なるコントロールゲート電圧Ｖ１〜Ｖｎ（Ｖ１＞Ｖ２＞・・・＞Ｖｎ）が供給される。
【００２４】
電流補償回路Ｃ１＿１〜Ｃ１＿ｎのそれぞれは、コントロールゲート電圧Ｖ１〜Ｖｎ、基準電圧Ｖｒｅｆ及びバイアス電圧Ｖｂｉａｓに基づいて、補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎを出力する。補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎは、それぞれメモリ領域Ａ１〜Ａｎの参照電流生成回路（ＲＥＦ）２に供給される。参照電流生成回路（ＲＥＦ）２は、補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎをカレントミラー等で複製し、複製した補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎを、センスアンプ３に供給する。センスアンプ３は、それぞれ読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎと補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎとを比較する。
【００２５】
続いて、電流補償回路Ｃ１＿１〜Ｃ１＿ｎについて、詳細に説明する。なお、電流補償回路Ｃ１＿１〜Ｃ１＿ｎはそれぞれ同様の構成を有するので、以下では、代表例として、電流補償回路Ｃ１＿１について説明する。図５は、実施の形態１にかかる電流補償回路Ｃ１＿１とその周辺の回路構成を模式的に示す回路図である。
【００２６】
電源部１１は、増幅器ＡＭＰ１及びＮＭＯＳトランジスタＭＮ１０を有する。増幅器ＡＭＰ１は、非反転入力端子に基準電圧Ｖｒｅｆが供給され、反転入力端子は増幅器ＡＭＰ１の出力端子と接続される。つまり、増幅器ＡＭＰ１は、負帰還の増幅器として構成され、出力端子からコントロールゲート電圧Ｖｃｇを出力する。ＮＭＯＳトランジスタＭＮ１０は、ドレインが増幅器ＡＭＰ１の出力端子と接続され、ソースが接地電源と接続され、ゲート（以下、制御端子とも称する）には制御信号ＣＯＮが供給される。
【００２７】
電流補償回路Ｃ１＿１は、差電圧検出回路１２、電流生成回路１３及び補正回路１４を有する。差電圧検出回路１２は、基準電圧Ｖｒｅｆとコントロールゲート電圧Ｖ１との差電圧を検出する回路である。差電圧検出回路１２は、ＰＭＯＳトランジスタＭＰ１及びＭＰ２、ＮＭＯＳトランジスタＭＮ１を有する。ＰＭＯＳトランジスタＭＰ１及びＭＰ２のソースは、電源電圧ＶＳＳを出力する電源（以下、電源ＶＳＳとも称する）と接続される。ＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインと接続される。ＰＭＯＳトランジスタＭＰ２のドレインは、補正回路１４と接続される。ＰＭＯＳトランジスタＭＰ１のゲートは、ＰＭＯＳトランジスタＭＰ１のドレイン及びＰＭＯＳトランジスタＭＰ２のゲートと接続される。すなわち、ＰＭＯＳトランジスタＭＰ１及びＭＰ２は、カレントミラーを構成する。ＮＭＯＳトランジスタＭＮ１のソースは、接地電源と接続される。ＮＭＯＳトランジスタＭＮ１のゲートには、電源部１１のコントロールゲート電圧Ｖｃｇが寄生抵抗Ｒｐ１により降下したコントロールゲート電圧Ｖ１が供給される。
【００２８】
電流生成回路１３は、バイアス電圧Ｖｂｉａｓに基づいて、参照電流Ｉｒｅｆを生成する回路である。電流生成回路１３は、ＰＭＯＳトランジスタＭＰ３を有する。ＰＭＯＳトランジスタＭＰ３のソースは、電源ＶＳＳと接続される。ＰＭＯＳトランジスタＭＰ３のドレインは、補正回路１４と接続される。ＰＭＯＳトランジスタＭＰ３のゲートには、バイアス電圧Ｖｂｉａｓが供給される。
【００２９】
補正回路１４は、参照電流Ｉｒｅｆ及び補正電流Ｉｃに基づいて、補正参照電流Ｉｒｃ＿１を生成する回路である。補正回路１４は、ＮＭＯＳトランジスタＭＮ２及びＭＮ３を有する。ＮＭＯＳトランジスタＭＮ２及びＭＮ３のドレインは、ＰＭＯＳトランジスタＭＰ２及びＭＰ３のドレインと接続される。ＮＭＯＳトランジスタＭＮ２及びＭＮ３のソースは、接地電源と接続される。ＮＭＯＳトランジスタＭＮ２のゲートには、基準電圧Ｖｒｅｆが供給される。
【００３０】
メモリ領域Ａ１の参照電流生成回路２は、ＮＭＯＳトランジスタＭＮ２０により構成される。ＮＭＯＳトランジスタＭＮ２０は、ドレインがセンスアンプ３に接続され、ソースが接地電源と接続される。
【００３１】
ＮＭＯＳトランジスタＭＮ３のゲートは、ＮＭＯＳトランジスタＭＮ３のドレイン及びメモリ領域Ａ１のＮＭＯＳトランジスタＭＮ２０のゲートと接続される。すなわち、ＮＭＯＳトランジスタＭＮ３及びＭＮ２０は、カレントミラーを構成する。
【００３２】
続いて、電流補償回路Ｃ１＿１の動作について説明する。ＮＭＯＳトランジスタＭＮ１には、ゲートに供給されるコントロールゲート電圧Ｖｃｇに応じた電流Ｉ１が流れる。ＰＭＯＳトランジスタＭＰ１及びＭＰ２はカレントミラーを構成するので、ＰＭＯＳトランジスタＭＰ２には、ＮＭＯＳトランジスタＭＮ１と同様に、電流Ｉ１が流れる。また、ＰＭＯＳトランジスタＭＰ３には、ゲートに供給されるバイアス電圧Ｖｂｉａｓに応じた参照電流Ｉｒｅｆが流れる。
【００３３】
ＮＭＯＳトランジスタＭＮ２には、ゲートに供給される基準電圧Ｖｒｅｆに応じた補正電流Ｉｃが流れる。このとき、ＮＭＯＳトランジスタＭＮ３に流れる補正参照電流Ｉｃｒ＿１は、以下の式（１）で表される。
【数１】
2014026680.tif 000003
ΔＩは、補正回路１４により補正された電流を示す。なお、ｊを１以上ｎ以下の整数とすると、電流補償回路Ｃ１＿ｊが生成する補正参照電流Ｉｃｒ＿ｊは、以下の式（２）で表される。
【数２】
2014026680.tif 000004
【００３４】
上述のように、電源部１１のコントロールゲート電圧Ｖｃｇは、配線の寄生抵抗により降下してしまう。よって、電流補償回路Ｃ１＿１〜Ｃ１＿ｎに到達するコントロールゲート電圧Ｖ１〜Ｖｎは、コントロールゲート電圧Ｖｃｇよりも降下してしまう。コントロールゲート電圧Ｖ１〜Ｖｎがメモリ領域Ａ１〜Ａｎのメモリセルアレイ１にも供給されるので、メモリセルの読み出し電流Ｉｃｅｌｌも低下してしまう。
【００３５】
これに対し、本実施の形態では、電流補償回路を設けることにより、コントロールゲート電圧Ｖｃｇに対するコントロールゲート電圧Ｖ１〜Ｖｎの降下量が大きくなる（式（２）のΔＩｊが大きくなる）につれて、補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎの電流量を小さくすることができる。
【００３６】
図６は、実施の形態１にかかる電流補償回路Ｃ１＿１〜Ｃ１＿ｎ（ｎは、２以上の整数）を有するフラッシュメモリ１００における補正参照電流と読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎとの関係を示すグラフである。線Ｌ０は、メモリセルに「０」が格納されている場合の読み出し電流の変化を示す。線Ｌ１は、メモリセルに「１」が格納されている場合の読み出し電流の変化を示す。本実施の形態では、読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎの減少に随伴して、補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎも減少させることができる。これにより、センスアンプ３での参照電流の設定範囲ｗを広げることが可能となり、読み出し結果の誤りを防止することができる。なお、線Ｌ＿ｒｅｆは、参照電流の設定範囲ｗの中央を示す線である。
【００３７】
実施の形態２
次に、実施の形態２にかかる電流補償回路Ｃ２＿１〜Ｃ２＿ｎについて説明する。実施の形態２にかかる電流補償回路Ｃ２＿１〜Ｃ２＿ｎは、それぞれ図１に示す実施の形態１にかかる電流補償回路Ｃ１＿１〜Ｃ１＿ｎに対応する。なお、電流補償回路Ｃ２＿１〜Ｃ２＿ｎはそれぞれ同様の構成を有するので、以下では、代表例として、電流補償回路Ｃ２＿１について説明する。図７は、実施の形態２にかかる電流補償回路Ｃ２＿１とその周辺の回路構成を模式的に示す回路図である。
【００３８】
電流補償回路Ｃ２＿１は、実施の形態１にかかる電流補償回路Ｃ１＿１に、抵抗Ｒ１〜Ｒ４を追加した構成を有する。電流補償回路Ｃ２＿１のその他の構成は、電流補償回路Ｃ１＿１と同様であるので、説明を省略する。
【００３９】
図７に示すように、ＮＭＯＳトランジスタＭＮ１のゲートには、抵抗Ｒ１及びＲ２によりコントロールゲート電圧Ｖ１を分圧した電圧が供給される。ＮＭＯＳトランジスタＭＮ２のゲートには、抵抗Ｒ３及びＲ４により基準電圧Ｖｒｅｆを分圧した電圧が供給される。これにより、電流補償回路Ｃ２＿１は、基準電圧Ｖｒｅｆ及びコントロールゲート電圧Ｖｃｇの大きい場合でも、抵抗分圧を利用することで、好適に動作することができる。
【００４０】
実施の形態３
次に、実施の形態３にかかる電流補償回路Ｃ３＿１〜Ｃ３＿ｎについて説明する。実施の形態３にかかる電流補償回路Ｃ３＿１〜Ｃ３＿ｎは、それぞれ図１に示す実施の形態１にかかる電流補償回路Ｃ１＿１〜Ｃ１＿ｎに対応する。なお、電流補償回路Ｃ３＿１〜Ｃ３＿ｎはそれぞれ同様の構成を有するので、以下では、代表例として、電流補償回路Ｃ３＿１について説明する。図８は、実施の形態３にかかる電流補償回路Ｃ３＿１とその周辺の回路構成を模式的に示す回路図である。
【００４１】
電流補償回路Ｃ３＿１は、実施の形態１にかかる電流補償回路Ｃ１＿１の差電圧検出回路１２を、差電圧検出回路３２に置換した構成を有する。差電圧検出回路３２は、増幅器ＡＭＰ２を有する。増幅器ＡＭＰ２の非反転入力には基準電圧Ｖｒｅｆが供給され、反転入力にはコントロールゲート電圧Ｖ１が供給される。そして、増幅器ＡＭＰ２は、基準電圧Ｖｒｅｆとコントロールゲート電圧Ｖ１との間の差電圧に応じた電圧を、ＮＭＯＳトランジスタＭＮ２のゲートに出力する。電流補償回路Ｃ３＿１のその他の構成は、電流補償回路Ｃ１＿１と同様であるので、説明を省略する。
【００４２】
電流補償回路Ｃ３＿１は、増幅器ＡＭＰ２により基準電圧Ｖｒｅｆとコントロールゲート電圧Ｖ１との間の差電圧を検出し、検出した差電圧によりＮＭＯＳトランジスタＭＮ３を駆動する。このとき、ＮＭＯＳトランジスタＭＮ３に流れる補正参照電流Ｉｃｒ＿１は、以下の式（３）で表される。
【数３】
2014026680.tif 000005
なお、ｊを１以上ｎ以下の整数とすると、電流補償回路Ｃ３＿ｊが生成する補正参照電流Ｉｃｒ＿ｊは、以下の式（４）で表される。
【数４】
2014026680.tif 000006
【００４３】
つまり、式（３）は式（１）と、式（４）は式（２）と同様の形となる。すなわち、電流補償回路Ｃ３＿１は、構成は電流補償回路Ｃ１＿１と異なるものの、電流補償回路Ｃ１＿１と同様の動作を行うことが理解できる。
【００４４】
よって、本実施の形態においても、電流補償回路を設けることにより、コントロールゲート電圧Ｖｃｇに対するコントロールゲート電圧Ｖ１〜Ｖｎの降下量が大きくなる（式（４）のΔＩｊが大きくなる）につれて、補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎの電流量を小さくすることができる。すなわち、本実施の形態では、読み出し電流Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎの減少に随伴して、補正参照電流Ｉｃｒ＿１〜Ｉｃｒ＿ｎも減少させることができる。これにより、センスアンプ３の参照電流の設定範囲を広げることが可能となり、読み出し結果の誤りを防止することができる。
【００４５】
実施の形態４
次に、実施の形態４にかかる電流補償回路Ｃ４＿１〜Ｃ４＿ｎについて説明する。実施の形態４にかかる電流補償回路Ｃ４＿１〜Ｃ４＿ｎは、それぞれ図１に示す実施の形態１にかかる電流補償回路Ｃ１＿１〜Ｃ１＿ｎと同様の構成を有するので、構成の詳細については説明を省略する。以下では、代表例として、電流補償回路Ｃ４＿１について説明する。図９は、実施の形態４にかかる電流補償回路Ｃ４＿１とその周辺の回路構成を模式的に示す回路図である。
【００４６】
図９に示すように、電流補償回路Ｃ４＿１は複数のメモリ領域Ａ１＿ａ及びＡ１＿ｂと接続される。メモリ領域Ａ１＿ａ及びＡ１＿ｂの参照電流生成回路２のそれぞれは、センスアンプ３に補正参照電流Ｉｃｒ＿１を供給する。
【００４７】
上述のように、電流補償回路Ｃ４＿１〜Ｃ４＿ｎは、複数のメモリ領域が接続される場合でも、参照電流の補償を好適に実施することができる。
【００４８】
実施の形態５
次に、実施の形態５について説明する。本実施の形態では、電源部１１の構成変更例である電源部５１について説明する。図１０は、実施の形態５にかかる電源部５１の構成を示す回路図である。図１０に示すように、電源部５１は、増幅器ＡＭＰ１及びＮＭＯＳトランジスタＭＮ５０を有する。増幅器ＡＭＰ１は、非反転入力端子に基準電圧Ｖｒｅｆが供給され、反転入力端子は出力端子Ｔｏｕｔと接続される。ＮＭＯＳトランジスタＭＮ５０は、ドレインが電源ＶＤＤと接続され、ソースが出力端子Ｔｏｕｔと接続され、ゲートが増幅器ＡＭＰ１の出力端子と接続される。
【００４９】
電源部５１は、負荷である電流補償回路が大電流を必要とする場合に、好適に大電流を供給することが可能である。
【００５０】
実施の形態６
次に、実施の形態６について説明する。本実施の形態では、基準電圧Ｖｒｅｆを生成する基準電圧生成回路６０について説明する。図１１は、実施の形態６にかかる基準電圧生成回路６０の構成を示すブロック図である。図１１に示すように、基準電圧生成回路６０は、増幅器ＡＭＰ３、定電圧発生回路６１、可変抵抗Ｒ６０を有する。
【００５１】
定電圧発生回路６１は、例えばバンドギャップリファレンス（ＢＧＲ）回路であり、外部電源ＶＥＸＴと接地電源との間に接続されることにより電源供給を受け、ＢＧＲ電圧ＶＢＧＲを出力する。増幅器ＡＭＰ３は、外部電源ＶＥＸＴと接地電源との間に接続されることにより電源供給を受ける。増幅器ＡＭＰ３の非反転入力には、ＢＧＲ電圧ＶＢＧＲが供給される。増幅器ＡＭＰ３の出力は、出力端子Ｔｒｅｆと接続される。出力端子Ｔｒｅｆと増幅器ＡＭＰ３の反転入力との間には、可変抵抗Ｒ６０が接続される。
【００５２】
つまり、可変抵抗Ｒ６０の抵抗値を適宜調整することにより、出力される基準電圧Ｖｒｅｆの電圧値をトリミングすることが可能である。なお、出力端子Ｔｒｅｆと電源部１１との間は、シールド６４で覆われる。これにより、一定の電圧であることが要求される基準電圧Ｖｒｅｆがノイズ等により変動することを防止することができる。
【００５３】
実施の形態７
次に、実施の形態７について説明する。本実施の形態では、実施の形態６にかかる基準電圧生成回路６０の定電圧発生回路６１の一例である、定電圧発生回路６２について説明する。図１２は、実施の形態７にかかる定電圧発生回路６２の構成を示す回路図である。図１２に示すように、定電圧発生回路６２は、ｍ（ｍは、１以上の整数）個のＮＭＯＳトランジスタＭＮ７０＿１〜ＭＮ７０＿ｍを有する。
【００５４】
ＮＭＯＳトランジスタＭＮ７０＿１〜ＭＮ７０＿ｍは、外部電源ＶＥＸＴと接地電源との間に、この順で縦続接続される。ＮＭＯＳトランジスタＭＮ７０＿１のドレインと外部電源ＶＥＸＴとの間には、電流源７１が挿入され、電流ＩＲを出力する。また、ＮＭＯＳトランジスタＭＮ７０＿１のドレインは、出力端子ＴＢＧＲと接続される。これにより、定電圧発生回路６２は、出力端子ＴＢＧＲからＢＧＲ電圧ＶＢＧＲを出力する。
【００５５】
以上の構成より、定電圧発生回路６２は、基準電圧生成回路６０内で必要とされる、ＢＧＲ電圧を供給することが可能である。なお、図１２では、出力端子ＴＢＧＲはＮＭＯＳトランジスタＭＮ７０＿１のドレインと接続されているが、これは例示に過ぎない。異なる値の電圧が必要である場合には、適宜ＮＭＯＳトランジスタＭＮ７０＿２以降のドレインと接続することも可能である。
【００５６】
実施の形態８
次に、実施の形態８について説明する。本実施の形態では、実施の形態６にかかる基準電圧生成回路６０の定電圧発生回路６１の他の一例である、定電圧発生回路６３について説明する。図１３は、実施の形態８にかかる定電圧発生回路６３の構成を示す回路図である。図１３に示すように、定電圧発生回路６３は、ブロコウセル８１及び降圧回路８２を有する。
【００５７】
ブロコウセル８１は、一定の電圧を出力する電圧発生回路であり、抵抗Ｒ８１、バイポーラトランジスタＱ１及びＱ２、ＰＭＯＳトランジスタＭＰ８１及びＭＰ８２、増幅器ＡＭＰ４を有する。
【００５８】
ＰＭＯＳトランジスタＭＰ８１及びＭＰ８２のソースは、外部電源ＶＥＸＴと接続される。ＰＭＯＳトランジスタＭＰ８１のドレインは、バイポーラトランジスタＱ１のエミッタ及び増幅器ＡＭＰ４の反転入力と接続される。ＰＭＯＳトランジスタＭＰ８２のドレインは、抵抗Ｒ８１を介して、バイポーラトランジスタＱ２のエミッタと接続される。また、ＰＭＯＳトランジスタＭＰ８２のドレインは、増幅器ＡＭＰ４の非反転入力と接続される。増幅器ＡＭＰ４は、降圧回路８２へ出力電圧ＶＢを出力する。ＰＭＯＳトランジスタＭＰ８１及びＭＰ８２のゲートは、増幅器ＡＭＰ４の出力端子と接続される。バイポーラトランジスタＱ１のベース及びコレクタは接地される。バイポーラトランジスタＱ２のベース及びコレクタは接地される。
【００５９】
なお、バイポーラトランジスタＱ１とバイポーラトランジスタＱ２とは、面積（Ｓ）が異なる。この例では、バイポーラトランジスタＱ１とバイポーラトランジスタＱ２との面積比は、１：Ｎである。よって、バイポーラトランジスタＱ１とバイポーラトランジスタＱ２とは、動作時の電流密度が異なる。つまり、バイポーラトランジスタＱ１の電流密度Ｊ１とバイポーラトランジスタＱ２の電流密度Ｊ２とは、以下の式（５）に示す関係を満たす。
【数５】
2014026680.tif 000007
【００６０】
降圧回路８２は、ブロコウセル８１の出力電圧ＶＢを降圧する回路であり、抵抗Ｒ８２及び８３、バイポーラトランジスタＱ３、ＰＭＯＳトランジスタＭＰ８３を有する。ＰＭＯＳトランジスタＭＰ８３のソースは、外部電源ＶＥＸＴと接続される。ＰＭＯＳトランジスタＭＰ８３のドレインは、抵抗Ｒ８２を介して、バイポーラトランジスタＱ３のエミッタと接続される。また、ＰＭＯＳトランジスタＭＰ８３のドレインは、抵抗Ｒ８３を介して、接地電源と接続される。さらに、ＰＭＯＳトランジスタＭＰ８３のドレインは、出力端子ＴＢＧＲと接続される。バイポーラトランジスタＱ３のベース及びコレクタは接地される。
【００６１】
続いて、定電圧発生回路６３の動作について説明する。ブロコウセル８１のバイポーラトランジスタＱ１及びＱ２のベース−エミッタ間電圧を、それぞれＶＢＥ１及びＶＢＥ２とする。このときのＶＢＥ１とＶＢＥ２との差分ΔＶＢＥを、以下の式（６）で定義する。
【数６】
2014026680.tif 000008
【００６２】
バイポーラトランジスタＱ１には電流ＩＲが流れ、バイポーラトランジスタＱ２及び抵抗Ｒ８１にも、電流ＩＲが流れる。このとき、以下の式（７）が成り立つ。
【数７】
2014026680.tif 000009
但し、Ｋはボルツマン定数、ｑは電子の電荷量、Ｔは絶対温度である。
【００６３】
降圧回路８２のＰＭＯＳトランジスタＭＰ８３には、ブロコウセル８１のＰＭＯＳトランジスタＭＰ８２と同様に、電流ＩＲが流れる。抵抗Ｒ８３に流れる電流をＩＢとすると、抵抗Ｒ８２及びバイポーラトランジスタＱ３に流れる電流は、（ＩＲ−ＩＢ）となる。バイポーラトランジスタＱ３のベース−エミッタ間電圧をＶＢＥ３、抵抗Ｒ８３に流れる電流をＩＢとすると、定電圧発生回路６３のＢＧＲ電圧ＶＢＧＲは、以下の式（８）で表される。
【数８】
2014026680.tif 000010
式（８）より、ＩＢは以下の式（９）で与えられる。
【数９】
2014026680.tif 000011
【００６４】
式（８）に式（７）及び（９）を代入すると、ＢＧＲ電圧ＶＢＧＲは、以下の式（１０）で表される。
【数１０】
2014026680.tif 000012
【００６５】
よって、定電圧発生回路６３は、降圧回路８２の抵抗Ｒ８２及びＲ８３の抵抗値に基づいて値が調整された一定のＢＧＲ電圧ＶＢＧＲを出力することとなる。
【００６６】
なお、定電圧発生回路６３は、ブロコウセル８１に降圧回路８２を組み合わせた構成を有するが、ブロコウセル８１のみでも定電圧発生回路として機能することは言うまでもない。また、ブロコウセル８１及び降圧回路８２の構成は例示に過ぎず、それぞれ他の回路構成を有するブロコウセル及び降圧回路に置換できることは言うまでもない。
【００６７】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施の形態では、ＭＯＳトランジスタを用いて電流の加算・減算を行うことにより、補正参照電流を生成した。よって、補正参照電流の生成を容易にするためには、ＮＭＯＳトランジスタＭＮ１〜ＭＮ３及びＭＮ２０、ＭＮＰＭＯＳトランジスタＭＰ１〜ＭＰ３のうち、カレントミラー構成するペアについては、同じものを用いることが望ましい。すなわち、ＰＭＯＳトランジスタＭＰ１及びＭＰ２は、同じＰＭＯＳトランジスタを用いることが望ましい。ＮＭＯＳトランジスタＭＮ１及びＭＮ２は、同じＮＭＯＳトランジスタを用いることが望ましい。ＮＭＯＳトランジスタＭＮ３及びＭＮ２０は、同じＮＭＯＳトランジスタを用いることが望ましい。
【００６８】
実施の形態４にかかる電流補償回路Ｃ４＿１〜Ｃ４＿ｎは、実施の形態２にかかる電流補償回路Ｃ２＿１〜Ｃ２＿ｎ又は実施の形態３にかかる電流補償回路Ｃ３＿１〜Ｃ３＿ｎに置換することが可能である。
【００６９】
また、上述の実施の形態において、電源部１１を電源部５１に適宜置換することができる。さらに、上述の実施の形態のぞれぞれに、基準電圧生成回路６０を適用することができる。
【００７０】
上述の実施の形態では、ＮＭＯＳトランジスタを有する構成について説明したが、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置換した構成とすることも可能である。また、上述の実施の形態では、ＰＭＯＳトランジスタを有する構成について説明したが、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置換した構成とすることも可能である。
【００７１】
なお、上述の実施の形態にかかる電流補償回路を有するフラッシュメモリは、換言すれば、以下に記載する半導体記憶装置として表記できる。すなわち、上述の実施の形態にかかる電流補償回路を有する半導体記憶装置は、第１の基準電圧に基づいて第１の電圧を生成する電源部と、前記電源部と接続され、前記第１の電圧が前記電源部との間の抵抗成分により降下した第２の電圧が印可されるメモリセルと、第２の基準電圧に基づいて生成した参照電流から、前記第１の基準電圧と前記第２の電圧との差電圧に応じた補正電流を減じることにより生成した補正参照電流を出力する電流補償回路と、前記メモリセルが出力する読み出し電流と、前記補正参照電流とを比較するセンスアンプと、を備える半導体記憶装置である。
【００７２】
また、上述の実施の形態にかかる電流補償回路を有する半導体記憶装置は、以下に記載する処理システムとして表記できる。すなわち、第１の基準信号に基づいて第１の信号を生成する信号生成部と、前記信号生成部と接続され、前記第１の信号が前記信号生成部から伝達される過程で変化した第２の信号が供給されるユニットと、第２の基準信号に基づいて生成した参照信号を、前記第１の基準信号と前記第２の信号との差分に応じた補正信号に応じて補正した補正参照信号を出力する信号補償回路と、前記ユニットが前記第１の信号に基づいて出力する信号と前記補正参照信号とを比較する比較回路と、を備える処理システムとして表記することができる。
【符号の説明】
【００７３】
１、１００１  メモリセルアレイ
２、１００２  参照電流生成回路
３、１００３  センスアンプ
１１、１０１１、５１  電源部
１２、３２  差電圧検出回路
１３  電流生成回路
１４  補正回路
６０  基準電圧生成回路
６１〜６３  定電圧発生回路
６４  シールド
７１  電流源
８１  ブロコウセル
８２  降圧回路
１００、１０００  フラッシュメモリ
Ａ１〜Ａｎ、Ａｂ１〜Ａｂｎ、Ａ１＿ａ、Ａ１＿ｂ  メモリ領域
ＡＭＰ１〜ＡＭＰ４  増幅器
Ｃ１＿１〜Ｃ１＿ｎ、Ｃ２＿１〜Ｃ２＿ｎ、Ｃ３＿１〜Ｃ３＿ｎ、Ｃ４＿１〜Ｃ４＿ｎ  電流補償回路
ＣＯＮ  制御信号
Ｉｃｅｌｌ＿１〜Ｉｃｅｌｌ＿ｎ  読み出し電流
Ｉｒｅｆ  参照電流
Ｉｃｒ＿１〜Ｉｃｒ＿ｎ  補正参照電流
ＭＮ１〜ＭＮ３、ＭＮ１０、ＭＮ２０、ＭＮ５０、ＭＮ７０＿１〜ＭＮ７０＿ｍ  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３、ＭＰ８１〜ＭＰ８３  ＰＭＯＳトランジスタ
Ｑ１〜Ｑ３  バイポーラトランジスタ
Ｒ１〜Ｒ４、Ｒ８１〜Ｒ８３  抵抗
Ｒ６０  可変抵抗
Ｒｐ１〜Ｒｐｎ  寄生抵抗
ＴＢＧＲ、Ｔｏｕｔ、Ｔｒｅｆ  出力端子
ＶＢＧＲ  ＢＧＲ電圧
Ｖｂｉａｓ  バイアス電圧
Ｖｃｇ、Ｖ１〜Ｖｎ  コントロールゲート電圧
【図１】
2014026680.tif 000013
【図２】
2014026680.tif 000014
【図３】
2014026680.tif 000015
【図４】
2014026680.tif 000016
【図５】
2014026680.tif 000017
【図６】
2014026680.tif 000018
【図７】
2014026680.tif 000019
【図８】
2014026680.tif 000020
【図９】
2014026680.tif 000021
【図１０】
2014026680.tif 000022
【図１１】
2014026680.tif 000023
【図１２】
2014026680.tif 000024
【図１３】
2014026680.tif 000025