(57)【要約】【課題】チャネルが形成される第１半導体層とソース電極層及びドレイン電極層が接する界面のコンタクト抵抗が高くなる一因は、ソース電極層及びドレイン電極層となる金属材料の表面がゴミや不純物によって汚染され、電気抵抗が高い皮膜が形成される現象である。そこで、皮膜の形成から表面が保護されたソース電極層及びドレイン電極層と第１半導体層が接する半導体装置及びその作成方法を提供する。【解決手段】成膜後の導電膜を大気にさらすことなく、導電膜上に連続して第１半導体層以下の導電率を有する第２半導体膜を含む保護膜を積層し、当該積層膜をソース電極層及びドレイン電極層に形成し、ソース電極層及びドレイン電極層が第２半導体膜を介して第１半導体層に接する。【選択図】図１
2014239244.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極と、
ドレイン電極と、
半導体層と、
酸化物半導体層と、
ゲート絶縁膜と、
ゲート電極とを有し、
前記半導体層は、前記ソース電極と接する第１の領域を有し、
前記半導体層は、前記ドレイン電極と接する第２の領域を有し、
前記酸化物半導体層は、前記第１の領域を介して、前記ソース電極と電気的に接続され、
前記酸化物半導体層は、前記第２の領域を介して、前記ドレイン電極と電気的に接続され、
前記酸化物半導体層は、前記ソース電極の側面と接する領域を有し、
前記酸化物半導体層は、前記ドレイン電極の側面と接する領域を有し、
前記酸化物半導体層は、前記第１の領域の側面と接する領域を有し、
前記酸化物半導体層は、前記第２の領域の側面と接する領域を有し、
前記酸化物半導体層は、前記第１の領域の上面と接する領域を有し、
前記酸化物半導体層は、前記第２の領域の上面と接する領域を有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記酸化物半導体層は、５×１０１８／ｃｍ３以下の濃度のナトリウムを有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記半導体層は、前記酸化物半導体層の導電率以下の導電率となる領域を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関する。例えば薄膜トランジスタや、チャネル
形成領域に酸化物半導体膜を用いた半導体装置に関する。また、例えば薄膜トランジスタ
を有する液晶表示パネルに代表される電気光学装置や薄膜トランジスタと有機発光素子を
有する発光表示装置に関する。また、それら電気光学装置や発光表示装置を部品として搭
載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、半導体素子、半導体素子を有する電気光学装置、半導体回路及び電子機器は
全て半導体装置である。
【背景技術】
【０００３】
近年、マトリクス状に配置された表示画素毎に薄膜トランジスタ（以下、ＴＦＴという）
からなるスイッチング素子を設けたアクティブマトリクス型の表示装置（液晶表示装置や
発光表示装置や電気泳動式表示装置）が盛んに開発されている。アクティブマトリクス型
の表示装置は、画素（又は１ドット）毎にスイッチング素子が設けられており、単純マト
リクス方式に比べて画素密度が増えた場合に低電圧駆動できるので有利である。
【０００４】
一方、金属酸化物は多様に存在しさまざまな用途に用いられている。酸化インジウムはよ
く知られた材料であり、液晶ディスプレイなどで必要とされる透明電極材料として用いら
れている。
【０００５】
また、金属酸化物の中には半導体特性を示すものがある。半導体特性を示す金属酸化物は
化合物半導体の一種である。化合物半導体とは、２種以上の原子が結合してできる半導体
である。一般的に、金属酸化物は絶縁体となる。しかし、金属酸化物を構成する元素の組
み合わせによっては、半導体となることが知られている。
【０００６】
例えば、金属酸化物の中で、酸化タングステン、酸化錫、酸化インジウム、酸化亜鉛など
は半導体特性を示すことが知られている。このような金属酸化物で構成される透明半導体
層をチャネル形成領域とする薄膜トランジスタが開示されている（特許文献１乃至４、非
特許文献１）。
【０００７】
ところで、金属酸化物は一元系酸化物のみでなく多元系酸化物も知られている。例えば、
ホモロガス相を有するＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ：自然数）は公知の材料である（非
特許文献２乃至４）。
【０００８】
そして、上記のようなＩｎ−Ｇａ−Ｚｎ系酸化物を薄膜トランジスタのチャネル層として
適用可能であることが確認されている（特許文献５、非特許文献５及び６）。
【０００９】
これらの酸化物半導体膜を用いた薄膜トランジスタを、透光性を有する基板上に形成し、
画像表示装置のスイッチング素子などに用いる技術が特許文献６、特許文献７などで開示
されている。また、ゲート電極や、ソース電極またはドレイン電極も透光性を有する導電
膜を用いて形成することにより、透光性を有する薄膜トランジスタを作製する試みが特許
文献８、特許文献９に、ゲート絶縁膜を酸化性雰囲気で処理し、酸化物半導体膜との界面
の特性を改善する技術が特許文献１０に開示されている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開昭６０−１９８８６１号公報
【特許文献２】特開平８−２６４７９４号公報
【特許文献３】特表平１１−５０５３７７号公報
【特許文献４】特開２０００−１５０９００号公報
【特許文献５】特開２００４−１０３９５７号公報
【特許文献６】特開２００７−１２３８６１号公報
【特許文献７】特開２００７−９６０５５号公報
【特許文献８】特開２００７−１２３７００号公報
【特許文献９】特開２００７−８１３６２号公報
【特許文献１０】特開２００６−１６５５３１号公報
【非特許文献】
【００１１】
【非特許文献１】Ｍ．  Ｗ．  Ｐｒｉｎｓ，  Ｋ．  Ｏ．  Ｇｒｏｓｓｅ−Ｈｏｌｚ，  Ｇ．  Ｍｕｌｌｅｒ，  Ｊ．  Ｆ．  Ｍ．  Ｃｉｌｌｅｓｓｅｎ，  Ｊ．  Ｂ．  Ｇｉｅｓｂｅｒｓ，  Ｒ．  Ｐ．  Ｗｅｅｎｉｎｇ，  ａｎｄ  Ｒ．  Ｍ．  Ｗｏｌｆ、「Ａ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｒａｎｓｐａｒｅｎｔ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ」、  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．、１７  Ｊｕｎｅ  １９９６、  Ｖｏｌ．６８  ｐ．３６５０
【非特許文献２】Ｍ．  Ｎａｋａｍｕｒａ，  Ｎ．  Ｋｉｍｉｚｕｋａ，  ａｎｄ  Ｔ．  Ｍｏｈｒｉ、「Ｔｈｅ  Ｐｈａｓｅ  Ｒｅｌａｔｉｏｎｓ  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ  Ｓｙｓｔｅｍ  ａｔ  １３５０℃」、Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３，  ｐ．２９８
【非特許文献３】Ｎ．  Ｋｉｍｉｚｕｋａ，  Ｍ．  Ｉｓｏｂｅ，  ａｎｄ  Ｍ．  Ｎａｋａｍｕｒａ、「Ｓｙｎｔｈｅｓｅｓ  ａｎｄ  Ｓｉｎｇｌｅ−Ｃｒｙｓｔａｌ  Ｄａｔａ  ｏｆ  Ｈｏｍｏｌｏｇｏｕｓ  Ｃｏｍｐｏｕｎｄｓ，  Ｉｎ２Ｏ３（ＺｎＯ）ｍ（ｍ＝３，４，  ａｎｄ  ５），  ＩｎＧａＯ３（ＺｎＯ）３，  ａｎｄ  Ｇａ２Ｏ３（ＺｎＯ）ｍ（ｍ＝７，８，９，  ａｎｄ  １６）  ｉｎ  ｔｈｅ  Ｉｎ２Ｏ３−ＺｎＧａ２Ｏ４−ＺｎＯ  Ｓｙｓｔｅｍ」、  Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｈｅｍ．、１９９５、Ｖｏｌ．１１６，  ｐ．１７０
【非特許文献４】中村真佐樹、君塚昇、毛利尚彦、磯部光正、「ホモロガス相、ＩｎＦｅＯ３（ＺｎＯ）ｍ（ｍ：自然数）とその同型化合物の合成および結晶構造」、固体物理、１９９３年、Ｖｏｌ．２８、Ｎｏ．５、ｐ．３１７
【非特許文献５】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ｋ．  Ｕｅｄａ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒ  ｆａｂｒｉｃａｔｅｄ  ｉｎ  ｓｉｎｇｌｅ−ｃｒｙｓｔａｌｌｉｎｅ  ｔｒａｎｓｐａｒｅｎｔ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ」、ＳＣＩＥＮＣＥ、２００３、Ｖｏｌ．３００、ｐ．１２６９
【非特許文献６】Ｋ．  Ｎｏｍｕｒａ，  Ｈ．  Ｏｈｔａ，  Ａ．  Ｔａｋａｇｉ，  Ｔ．  Ｋａｍｉｙａ，  Ｍ．  Ｈｉｒａｎｏ，  ａｎｄ  Ｈ．  Ｈｏｓｏｎｏ、「Ｒｏｏｍ−ｔｅｍｐｅｒａｔｕｒｅ  ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｔｒａｎｓｐａｒｅｎｔ  ｆｌｅｘｉｂｌｅ  ｔｈｉｎ−ｆｉｌｍ  ｔｒａｎｓｉｓｔｏｒｓ  ｕｓｉｎｇ  ａｍｏｒｐｈｏｕｓ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ」、ＮＡＴＵＲＥ、２００４、Ｖｏｌ．４３２  ｐ．４８８
【発明の概要】
【発明が解決しようとする課題】
【００１２】
チャネル形成領域に半導体膜を用いる薄膜トランジスタには、動作速度が速く、製造工程
が比較的簡単であり、十分な信頼性を有していることが求められている。
【００１３】
薄膜トランジスタを形成するにあたり、ソース電極層及びドレイン電極層は低抵抗な金属
材料を用いる。特に、大面積の表示を行う表示装置を製造する際、配線の抵抗による信号
の遅延問題が顕著になってくる。従って、配線や電極の材料としては、電気抵抗値の低い
金属材料を用いることが望ましい。
【００１４】
また、例えば液晶表示装置や有機発光素子を用いた表示装置においては、その半導体装置
のトランジスタ特性のバラツキが大きい場合、特性のバラツキに起因する表示ムラが発生
する恐れがある。特に、発光素子を有する表示装置においては、画素電極層に一定の電流
が流れるように配置されたＴＦＴ（駆動回路または画素に配置される発光素子に電流を供
給するＴＦＴ）のオン電流（Ｉｏｎ）のバラツキが大きい場合、表示画面において輝度の
バラツキが生じる恐れがある。
【００１５】
チャネルが形成される領域を含む半導体層と、ソース電極層及びドレイン電極層が接する
界面に生じるコンタクト抵抗が大きい場合、配線抵抗と同様に信号の遅延問題を引き起こ
す原因となる。また、コンタクト抵抗のバラツキは、表示ムラを生むトランジスタ特性の
バラツキの原因となる。
【００１６】
コンタクト抵抗が高くなる要因は種々考えられる。例えば、ソース電極層及びドレイン電
極層となる金属材料の表面がゴミや不純物によって汚染され、電気抵抗が高い皮膜が形成
される現象を例に挙げることができる。
【００１７】
本発明の一態様は、ソース電極層及びドレイン電極層となる第１電極層及び第２電極層上
に形成した第２半導体を含む保護層を介して、第１電極層及び第２電極層が、チャネルが
形成される第１半導体からなる層に接する半導体装置及びその作製方法を提供することを
課題とする。以下、第１半導体からなる層を第１半導体層、第２半導体からなる層を第２
半導体層ともいう。
【課題を解決するための手段】
【００１８】
本明細書中で用いる第１半導体及び第２半導体としては、例えばＳｉ、Ｇｅ、ＳｉＣに代
表される１４族元素からなる半導体及び、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｄＳ、ＣｕＡ
ｌＯＳ等の化合物半導体及び、ＧａＮ、ＡｌＮ、ＩｎＮなどの窒化物半導体及び、ＺｎＯ
、ＣｕＡｌＯ２などの酸化物半導体をその例に挙げることができる。また、非晶質であっ
ても、微結晶を含んでいても、多結晶であっても、単結晶であってもよい。
【００１９】
第１半導体及び第２半導体の一例は、インジウム、ガリウム、亜鉛、乃至錫のいずれか一
つを含む酸化物半導体であり、例えば、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記され、
その薄膜を第１半導体層及び第２半導体層として用いた薄膜トランジスタを作製する。な
お、Ｍは、Ｇａ、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元
素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど
、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍ
として含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又
は該遷移金属の酸化物が含まれているものがある。本明細書においてはこの薄膜をインジ
ウム、ガリウム、及び亜鉛を含む酸化物半導体膜もしくはＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結
晶膜とも呼ぶ。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜に含まれるナトリウム（Ｎａ）
は５×１０１８／ｃｍ３以下、好ましくは１×１０１８／ｃｍ３以下である。
【００２０】
第１電極層及び第２電極層となる導電膜上に形成した第２半導体を含む保護層が、導電膜
上にコンタクト抵抗を高める原因となる被膜の形成を防ぎ、また導電膜の表面を均質にす
る。その結果、半導体装置のソース領域及びドレイン領域の寄生抵抗がバラツキなく抑制
され、高い電界効果移動度を示す薄膜トランジスタが得られる。
【００２１】
すなわち、本発明の半導体装置の一態様は、ゲート電極層と、ゲート電極層上のゲート絶
縁膜と、ゲート絶縁膜上でゲート電極層と端部が重畳する第１電極層及び第２電極層と、
第１電極層及び第２電極層上にある保護層と、ゲート電極層と重畳し、ゲート絶縁膜、第
１電極層及び第２電極層の側面部、並びに保護層の側面部と上面部に接する第１半導体層
を有し、保護層が第１半導体層以下の導電率を有する半導体装置である。
【００２２】
また本発明の一態様は、保護層が第１半導体層と同じ元素を含む組成物で形成されている
半導体装置である。
【００２３】
また本発明の一態様は、第１半導体層が酸化物半導体により形成されている半導体装置で
ある。
【００２４】
また本発明の一態様は、第１半導体層がインジウム、ガリウム、及び亜鉛を含む酸化物半
導体により形成されている半導体装置である。
【００２５】
また本発明の一態様は、第１電極層及び第２電極層上に、第１半導体層以下の導電率を有
し、第１半導体層より薄い第２半導体層が形成されている半導体装置である。
【００２６】
また、本発明の一態様は、第１電極層及び第２電極層と、第１電極層及び第２電極層上の
保護層と、第１電極層及び第２電極層の側面部、並びに保護層の側面部と上面部に接する
第１半導体層と、第１半導体層上のゲート絶縁膜と、ゲート絶縁膜を介して第１電極層及
び第２電極層の端部に重畳するゲート電極層を有し、保護層が第１半導体層以下の導電率
を有する半導体装置である。
【００２７】
また本発明の一態様は、保護層が第１半導体層と同じ元素を含む組成物で形成されている
半導体装置である。
【００２８】
また本発明の一態様は、第１半導体層が酸化物半導体により形成されている半導体装置で
ある。
【００２９】
また本発明の一態様は、第１半導体層がインジウム、ガリウム、及び亜鉛を含む酸化物半
導体により形成されている半導体装置である。
【００３０】
また本発明の一態様は、第１電極層及び第２電極層上に、第１半導体層以下の導電率を有
し、第１半導体層より薄い第２半導体層が形成されている半導体装置である。
【００３１】
また本発明の一態様は、ゲート電極層を形成し、ゲート電極層上にゲート絶縁膜を形成し
、ゲート絶縁膜上に第１電極層及び第２電極層を形成し、第１電極層及び第２電極層上に
保護層を形成し、ゲート電極層に重畳し、ゲート絶縁膜、第１電極層及び第２電極層の側
面部、並びに保護層の上面部と側面部に接して第１半導体層を形成する、保護層が第１半
導体層以下の導電率を有する半導体装置の作製方法である。
【００３２】
また本発明の一態様は、第１電極層及び第２電極層を形成し、第１電極層及び第２電極層
上に保護層を形成し、第１電極層及び第２電極層の側面部、並びに保護層の上面部と側面
部に接して第１半導体層を形成し、第１半導体層上にゲート絶縁膜を形成し、ゲート絶縁
膜を介して第１電極層及び第２電極層の端部に重畳するゲート電極層を形成する、保護層
が第１半導体層以下の導電率を有する半導体装置の作製方法である。
【００３３】
また本発明の一態様は、導電膜を成膜し、導電膜を大気にさらすことなく導電膜上に第２
半導体層を連続して成膜して積層膜を形成し、積層膜を用いて保護層を有する第１電極層
及び第２電極層を形成する半導体装置の作製方法である。
【発明の効果】
【００３４】
本発明の一態様により、ソース電極層及びドレイン電極層となる第１電極層及び第２電極
層上に形成した第２半導体を含む保護層を介して、第１電極層及び第２電極層が、チャネ
ルが形成される第１半導体からなる層に接する半導体装置及びその作製方法を提供できる
。
【図面の簡単な説明】
【００３５】
【図１】本発明の一態様の半導体装置を説明する平面図及び断面図。
【図２】本発明の一態様の半導体装置の作製工程を説明する断面図。
【図３】本発明の一態様の半導体装置の作製工程を説明する断面図。
【図４】本発明の一態様の半導体装置を説明する回路図、平面図及び断面図。
【図５】本発明の一態様の半導体装置の作製工程を説明する断面図。
【図６】本発明の一態様の半導体装置を説明する平面図及び断面図。
【図７】本発明の一態様の電子ペーパーの断面図。
【図８】本発明の一態様の半導体装置のブロック図を説明する図。
【図９】信号線駆動回路の構成を説明する図。
【図１０】信号線駆動回路の動作を説明するタイミングチャート。
【図１１】信号線駆動回路の動作を説明するタイミングチャート。
【図１２】シフトレジスタの構成を説明する図。
【図１３】図１１に示すフリップフロップの接続構成を説明する図。
【図１４】本発明の一態様の半導体装置を説明する平面図及び断面図。
【図１５】本発明の一態様の半導体装置を説明する断面図。
【図１６】本発明の一態様の導体装置の画素等価回路を説明する図。
【図１７】本発明の一態様の半導体装置を説明する図。
【図１８】本発明の一態様の半導体装置を説明する平面図及び断面図。
【図１９】電子ペーパーの使用形態の例を説明する図。
【図２０】電子書籍の一例を示す外観図。
【図２１】テレビジョン装置及びデジタルフォトフレームの例を示す外観図。
【図２２】遊技機の例を示す外観図。
【図２３】携帯電話機の一例を示す外観図。
【図２４】実施例１に係わる薄膜トランジスタの断面図。
【図２５】実施例１に係わる薄膜トランジスタの電気特性。
【発明を実施するための形態】
【００３６】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び
詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説
明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異
なる図面間で共通して用い、その繰り返しの説明は省略する。
【００３７】
（実施の形態１）
本実施の形態では、半導体装置の一例である薄膜トランジスタ及びその作製工程について
説明する。具体的には薄膜トランジスタを有する表示装置の画素部の作製工程について説
明する。
【００３８】
図１に本実施の形態の薄膜トランジスタを示す。図１（Ａ）は平面図であり、図１（Ｂ）
は図１（Ａ）におけるＡ１−Ａ２及びＢ１−Ｂ２で切断した断面図である。
【００３９】
図１（Ａ）及び（Ｂ）に示す薄膜トランジスタ１５１は、基板１００上にゲート電極層１
１１が形成され、ゲート電極層１１１上にゲート絶縁膜１０２が形成され、ソース電極層
及びドレイン電極層となる第１電極層１１５ａ及び第２電極層１１５ｂが端部をゲート電
極層１１１に重畳してゲート絶縁膜１０２上に形成されている。第１酸化物半導体層１１
３は、ゲート電極層１１１と重畳し、ゲート絶縁膜１０２、第１電極層１１５ａ及び第２
電極層１１５ｂの側面部と、第１保護層１１４ａ及び第２保護層１１４ｂの側面部と上面
部と接するように設けられている。
【００４０】
また言い換えると、薄膜トランジスタ１５１を含む全領域においてゲート絶縁膜１０２が
存在し、ゲート絶縁膜１０２と基板１００の間にはゲート電極層１１１が設けられ、ゲー
ト絶縁膜１０２上にはソース電極層及びドレイン電極層となる第１電極層１１５ａ及び第
２電極層１１５ｂに加えて配線を有し、第１電極層１１５ａ及び第２電極層１１５ｂ上に
は第１酸化物半導体層１１３を有し、第１酸化物半導体層１１３と第１電極層１１５ａの
間には第１保護層１１４ａが設けられ、第１酸化物半導体層１１３と第２電極層１１５ｂ
の間には第２保護層１１４ｂが設けられ、配線は第１酸化物半導体層１１３の外周部より
外側に延在している。
【００４１】
本実施の形態の第１酸化物半導体層１１３はＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜からなる
。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の組成比は成膜条件により変化する。例えば、酸化
インジウム（Ｉｎ２Ｏ３）と酸化ガリウム（Ｇａ２Ｏ３）と酸化亜鉛（ＺｎＯ）の組成比
を１：１：１（＝Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ）としたターゲット（Ｉｎ：Ｇａ：Ｚ
ｎ＝１：１：０．５）を用い、スパッタリング法でのアルゴンガス流量を４０ｓｃｃｍと
する成膜条件を挙げることができる。この成膜条件を条件１とする。また、同じターゲッ
トを用いて、スパッタリング法でのアルゴンガス流量を１０ｓｃｃｍ、酸素を５ｓｃｃｍ
とする成膜条件も挙げることができる。この条件を条件２とする。
【００４２】
誘導結合プラズマ質量分析法（ＩＣＰ−ＭＳ  ：  Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌ
ｅｄ  Ｐｌａｓｍａ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した代表的な酸
化物半導体膜の組成比は、条件１で成膜した場合はＩｎＧａ０．９５Ｚｎ０．４１Ｏ３．
３３であり、条件２で成膜した場合は、ＩｎＧａ０．９４Ｚｎ０．４０Ｏ３．３１である
。
【００４３】
また、測定方法をラザフォード後方散乱分析法（ＲＢＳ  ：  Ｒｕｔｈｅｒｆｏｒｄ  Ｂ
ａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）に変えて定量化した代表的な
酸化物半導体膜の組成比は、条件１で成膜した場合はＩｎＧａ０．９３Ｚｎ０．４４Ｏ３
．４９であり、条件２で成膜した場合はＩｎＧａ０．９２Ｚｎ０．４５Ｏ３．８６である
。
【００４４】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜の結晶構造は、アモルファス構造がＸ線回折（ＸＲＤ
：Ｘ−ｒａｙ  ｄｉｆｆｒａｃｔｉｏｎ）の分析では観察される。なお、測定したサンプ
ルのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜は、スパッタ法で成膜した後、加熱処理を２００
℃〜５００℃、代表的には３００〜４００℃で１０分〜１００分行っている。
【００４５】
上記酸化物半導体の測定値は一例であり、ＩｎＭＯ３（ＺｎＯ）ｍ  （ｍ＞０）である酸
化物半導体を第１酸化物半導体層１１３として適用することができる。なお、Ｍは、Ｇａ
、Ｆｅ、Ｎｉ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素である。
【００４６】
第１保護層１１４ａは第１酸化物半導体層１１３と第１電極層１１５ａに接してその間に
設けられ、第２保護層１１４ｂは第１酸化物半導体層１１３と第２電極層１１５ｂに接し
てその間に設けられている。また、第１保護層１１４ａ及び第２保護層１１４ｂは第１酸
化物半導体層１１３以下の導電率を有する半導体からなる。本実施の形態では、第１酸化
物半導体層１１３と同じ組成からなるインジウム、ガリウム、及び亜鉛を含む酸化物半導
体膜を第２酸化物半導体層とし、保護層に用いる。
【００４７】
第１電極層１１５ａ及び第２電極層１１５ｂとなる導電膜を成膜した後、大気にさらすこ
となく導電膜上に保護層となる第２半導体層を連続して成膜して積層膜を形成する。その
ため、導電膜と第２酸化物半導体層が接する界面にコンタクト抵抗を高める原因となるゴ
ミや不純物で汚染された被膜が形成されることがない。
【００４８】
このように第１保護層１１４ａ及び第２保護層１１４ｂが、第１電極層１１５ａ及び第２
電極層１１５ｂの表面にコンタクト抵抗を高める原因となる被膜の形成を防ぐため、薄膜
トランジスタ１５１のソース領域及びドレイン領域の寄生抵抗がバラツキなく抑制される
。その結果、オン・オフ比など電気特性が高く、バラツキが低減された、信頼性の高い薄
膜トランジスタを提供できる。
【００４９】
なお、オン・オフ比とは、トランジスタがオン状態のときにソース電極とドレイン電極の
間に流れるオン電流（Ｉｏｎ）と、トランジスタがオフ状態のときにソース電極とドレイ
ン電極の間に流れるオフ電流（Ｉｏｆｆ）の比率（Ｉｏｎ／Ｉｏｆｆ）であり、大きいほ
どスイッチング特性に優れていると言え、例えば表示のコントラスト向上に寄与する。
【００５０】
次に、図１（Ａ）、（Ｂ）の薄膜トランジスタ１５１の作製方法を図２及び図３を用いて
説明する。
【００５１】
図２（Ａ）において、基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガ
ラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製され
る無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性
を有するプラスチック基板等を用いることができる。例えば、成分比として酸化ホウ素（
Ｂ２Ｏ３）よりも酸化バリウム（ＢａＯ）を多く含み、歪み点が７３０℃以上のガラス基
板を用いると好ましい。酸化物半導体層を７００℃程度の高温で熱処理する場合でも、ガ
ラス基板が歪まないで済むからである。
【００５２】
また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。基
板１００がマザーガラスの場合、基板の大きさは、第１世代（３２０ｍｍ×４００ｍｍ）
、第２世代（４００ｍｍ×５００ｍｍ）、第３世代（５５０ｍｍ×６５０ｍｍ）、第４世
代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１０００ｍ
ｍ×１２００ｍｍまたは１１００ｍｍ×１２５０ｍｍ）、第６世代１５００ｍｍ×１８０
０ｍｍ）、第７世代（１９００ｍｍ×２２００ｍｍ）、第８世代（２１６０ｍｍ×２４６
０ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ、２４５０ｍｍ×３０５０ｍｍ）、第
１０世代（２９５０ｍｍ×３４００ｍｍ）等を用いることができる。
【００５３】
また基板１００上に下地膜として絶縁膜を形成してもよい。下地膜としては、ＣＶＤ法や
スパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸
化珪素膜の単層、又は積層で形成すればよい。
【００５４】
次に、ゲート電極層１１１を含むゲート配線と容量配線及び端子部となる導電膜を成膜す
る。導電膜は、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（
Ｍｏ）、クロム（Ｃｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）などを用
いることができる。中でもアルミニウム（Ａｌ）や銅（Ｃｕ）などの低抵抗導電性材料で
形成することが望ましいが、アルミニウム単体では耐熱性が劣り、また腐蝕しやすい等の
課題があるので耐熱性導電性材料と組み合わせて導電膜を形成する。
【００５５】
アルミニウムを第１成分とする導電膜としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジ
ウム（Ｓｃ）ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、
マンガン（Ｍｎ）、炭素（Ｃ）、又はシリコン（Ｓｉ）などの元素、又はこれらの元素を
主成分とする合金材料もしくは化合物が添加されたアルミニウム合金を用いる方が好まし
い。
【００５６】
また、低抵抗な導電膜上に耐熱性導電材料からなる導電膜を積層して用いることもできる
。耐熱性導電性材料としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）
、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）から
選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合
金膜、または上述した元素を成分とする窒化物で形成する。
【００５７】
また、透明導電膜でもよく、材料としては酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―Ｓ
ｎＯ２、ＩＴＯと略記する）、珪素もしくは酸化珪素を含有したインジウム錫酸化物、イ
ンジウム亜鉛酸化物、酸化亜鉛などを用いることもできる。
【００５８】
ゲート電極層１１１となる導電膜は、スパッタリング法や真空蒸着法により、厚さ５０ｎ
ｍ以上３００ｎｍ以下で形成する。ゲート電極層１１１の厚さを３００ｎｍ以下とするこ
とで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極層１
１１の厚さを５０ｎｍ以上とすることで、ゲート電極層１１１の抵抗を低減することが可
能であり、大面積化が可能である。
【００５９】
なお、本実施の形態では基板１００全面に導電膜としてアルミニウムを第１成分とする膜
とチタン膜をスパッタリング法により積層して成膜する。
【００６０】
次いで、本実施の形態における第１のフォトマスクを用いて形成したレジストマスクを使
い、基板１００上に形成された導電膜の不要な部分をエッチングし、ゲート電極層１１１
を含むゲート配線、容量配線、及び端子を形成する。このとき少なくともゲート電極層１
１１の端部にテーパー形状が形成されるようにエッチングする。
【００６１】
次にゲート電極層１１１上にゲート絶縁膜１０２を形成する。ゲート絶縁膜１０２として
利用できる絶縁膜としては、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜
、酸化アルミニウム膜、窒化アルミニウム膜、酸化マグネシウム膜、酸化イットリウム膜
、酸化ハフニウム膜、酸化タンタル膜をその例に挙げることができる。
【００６２】
ここで酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであっ
て、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５
原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜
とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸
素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５
〜２５原子％の範囲で含まれるものをいう。
【００６３】
ゲート絶縁膜１０２は単層であっても、絶縁膜を２層または３層積層して形成してもよい
。例えば、基板に接するゲート絶縁膜１０２を窒化珪素膜、または窒化酸化珪素膜を用い
て形成することで、基板１００とゲート絶縁膜１０２の密着力が高まる。また、基板１０
０としてガラス基板を用いた場合、基板１００からの不純物が第１酸化物半導体層１１３
に拡散するのを防止することが可能であり、さらにゲート電極層１１１の酸化を防止でき
る。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電
気特性を向上させることができる。
【００６４】
また、ゲート絶縁膜１０２の厚さは５０〜２５０ｎｍとする。ゲート絶縁膜１０２の厚さ
が５０ｎｍ以上であると、ゲート電極層１１１の凹凸を緩和できるため好ましい。
【００６５】
本実施の形態では、ゲート絶縁膜１０２としてプラズマＣＶＤ法またはスパッタリング法
により１００ｎｍの厚みの酸化珪素膜を成膜する。
【００６６】
導電膜１０５を形成する前に、ゲート絶縁膜１０２にプラズマ処理を行ってもよい。本実
施の形態では酸素ガスとアルゴンガスを導入して発生させたプラズマを使ってゲート絶縁
膜１０２の表面に逆スパッタを行い、露出しているゲート絶縁膜１０２に酸素ラジカル又
は酸素を照射する。こうして、表面に付着しているゴミ等を除去する。
【００６７】
次に、ゲート絶縁膜１０２の上に、導電膜１０５をスパッタ法や真空蒸着法を用いて形成
する。配線及び電極となる導電膜１０５は、ゲート電極と同様の導電材料を用いることが
できる。ソース電極層及びドレイン電極層となる導電膜の厚みは、５０ｎｍ以上５００ｎ
ｍ以下が好ましい。５００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切
れ防止に有効である。本実施の形態では、導電膜１０５としてＴｉ膜とそのＴｉ膜上に重
ねてＮｄを含むアルミニウム（Ａｌ−Ｎｄ）膜を積層し、さらにその上にＴｉ膜を成膜す
る３層構造とする。
【００６８】
次に、保護層となる第２半導体膜１０４を成膜する。第２半導体膜１０４は成膜後の導電
膜１０５を大気にさらすことなく連続して成膜するのが望ましい。連続成膜により、保護
層となる第２半導体膜１０４と導電膜の界面が大気により汚染されるのを防ぐことができ
る。
【００６９】
本実施の形態では、直径８インチのＩｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット
（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１）を用いて、基板とター
ゲットの間との距離を１７０ｍｍ、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、アル
ゴン又は酸素雰囲気下で、後の工程で成膜する第１酸化物半導体層１１３と同じ高抵抗の
第２半導体膜１０４を成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減
でき、膜厚分布も均一となるために好ましい。第２半導体膜１０４の膜厚は、１ｎｍ〜１
０ｎｍとする。本実施の形態では第２半導体膜１０４の膜厚は、５ｎｍとする。なお、こ
の段階での断面図を図２（Ａ）に示す。
【００７０】
また、導電膜１０５の成膜後に第２半導体膜１０４を大気にさらすことなく連続して成膜
できない場合は、第２半導体膜１０４を成膜する前に、大気にさらされた導電膜１０５の
表面に逆スパッタ処理を施して清浄にし、その後第２半導体膜１０４を成膜してもよい。
【００７１】
次に、本実施の形態における第２のフォトマスクを用いて保護層となる第２半導体膜１０
４上にレジストマスク１３１を形成する。レジストマスク１３１を用いて第２半導体膜１
０４の不要な部分を選択的にエッチングして除去し、第１保護層１１４ａと第２保護層１
１４ｂを形成する。この際のエッチング方法としてウェットエッチングまたはドライエッ
チングを用いる。本実施の形態では、ＩＴＯ０７Ｎ（関東化学社製）を用いてウェットエ
ッチングにより第１保護層１１４ａと第２保護層１１４ｂを形成する。
【００７２】
次に、第１保護層１１４ａと第２保護層１１４ｂの形成で用いた同じレジストマスク１３
１を用いて導電膜１０５の不要な部分を除去して第１電極層１１５ａ及び第２電極層１１
５ｂを形成する。本実施の形態では、ＳｉＣｌ４とＣｌ２とＢＣｌ３の混合ガスを反応ガ
スとしたドライエッチングによりＴｉ膜とＡｌ膜とＴｉ膜を順次積層した導電膜をエッチ
ングして第１電極層１１５ａ及び第２電極層１１５ｂを形成する。なお、エッチングは、
ドライエッチング限定されずウェットエッチングを用いてもよい。この段階での断面図を
図２（Ｂ）に示す。
【００７３】
次いで、第１酸化物半導体層１１３となる第１半導体膜１０３として、インジウム、ガリ
ウム、及び亜鉛を含む酸化物半導体膜を第２半導体膜１０４と同様の方法で成膜する。第
１半導体膜１０３の膜厚は、５ｎｍ〜２００ｎｍとする。本実施の形態では第１半導体膜
１０３の膜厚は、５０ｎｍとする。この段階での断面図を図２（Ｃ）に示す。なお、本実
施の形態では、第１半導体膜１０３と第１保護層１１４ａ及び第２保護層１１４ｂを同じ
組成物で形成しているため、その界面を破線で示す。
【００７４】
なお、第１半導体膜１０３を形成する前に、第１保護層１１４ａ及び第２保護層１１４ｂ
と露出しているゲート絶縁膜１０２の表面にプラズマ処理を施してもよい。酸素ガスとア
ルゴンガスを導入して逆スパッタを行い、酸素ラジカル又は酸素を照射して、表面に付着
しているゴミを除去することができる。
【００７５】
プラズマ処理された基板を大気にさらすことなく第１半導体膜１０３を連続して成膜する
ことで、第１保護層１１４ａと第１半導体膜１０３の界面、及び第２保護層１１４ｂと第
１半導体膜１０３の界面、並びにゲート絶縁膜１０２と第１半導体膜１０３の界面に、ゴ
ミや水分を付着させない効果がある。なお、第１半導体膜１０３の成膜は、先に逆スパッ
タを行ったチャンバーと同一チャンバーを用いてもよいし、大気にさらすことなく成膜で
きるのであれば異なるチャンバーで成膜してもよい。
【００７６】
次に、第３のフォトマスクを用いて形成したレジストマスク１３２を使い、エッチングに
より第１半導体膜１０３と第１保護層１１４ａ及び第２保護層１１４ｂの不要な部分を除
去する。本実施の形態ではＩＴＯ０７Ｎ（関東化学社製）を用いたウェットエッチングに
より除去する。なお、エッチングはウェットエッチングに限定されずドライエッチングを
用いてもよい。この段階での断面図を図３（Ａ）に示す。
【００７７】
次に、レジストマスク１３２を除去する。レジストマスク１３２を除去した後に、第１酸
化物半導体層１１３にプラズマ処理を行ってもよい。プラズマ処理を行うことにより、第
１酸化物半導体層１１３のエッチングによるダメージを回復することができる。プラズマ
処理はＯ２、Ｎ２Ｏ、好ましくは酸素を含むＮ２、酸素を含むＨｅ、または酸素を含むＡ
ｒ雰囲気下で行うことが好ましい。また、上記雰囲気にＣｌ２、またはＣＦ４を加えた雰
囲気下で行ってもよい。なお、プラズマ処理は、無バイアスで行うことが好ましい。
【００７８】
次いで、２００℃〜６００℃、代表的には３００℃〜５００℃の熱処理を行うことが好ま
しい。熱処理条件の一例は、窒素雰囲気下または大気雰囲気下で３５０℃、１時間の熱処
理を行う。この熱処理により酸化物半導体膜を構成しているＩｎ−Ｇａ−Ｚｎ−Ｏ系非単
結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻害する歪
が解放されるため、ここでの熱処理（光アニールも含む）は重要である。なお、熱処理を
行うタイミングは、酸化物半導体膜の成膜後であれば特に限定されず、例えば後に形成す
る画素電極層１２８の後に行ってもよい。
【００７９】
以上の工程で第１酸化物半導体層１１３をチャネル形成領域とする薄膜トランジスタ１５
１が作製できる。
【００８０】
次いで、薄膜トランジスタ１５１を覆う層間絶縁膜１０９を形成する。層間絶縁膜１０９
はスパッタ法などを用いて得られる窒化シリコン膜、酸化シリコン膜、酸化窒化シリコン
膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、酸化タンタル
膜などを用いることができる。
【００８１】
次に、本実施の形態における第４のフォトマスクを用いて形成したレジストマスクを使っ
て、層間絶縁膜１０９をエッチングして、配線や第２電極層１１５ｂに達するコンタクト
ホール（１２４、１２５）を形成する。なお、マスク数を削減するため、同じレジストマ
スクを用いてさらにゲート絶縁膜１０２をエッチングして配線１１８に達するコンタクト
ホール１２６を形成することが好ましい。この段階での断面図を図３（Ｂ）に示す。
【００８２】
次いで、レジストマスクを除去した後、ゲート電極層１１１、第１電極層１１５ａ及び第
２電極層１１５ｂに次ぐ画素電極層１２８となる透明導電膜を成膜する。透明導電膜の材
料としては、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３
―ＳｎＯ２、ＩＴＯと略記する）などをスパッタ法や真空蒸着法などを用いて形成する。
このような材料のエッチング処理は塩酸系の溶液により行う。しかし、特にＩＴＯのエッ
チングは残渣が発生しやすいので、エッチング加工性を改善するために酸化インジウム酸
化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）を用いても良い。
【００８３】
次に、第５のフォトマスクを用いて形成したレジストマスクを使って、透明導電膜をエッ
チングして、不要な部分を除去し、画素電極層１２８を形成する。また、ゲート絶縁膜１
０２及び層間絶縁膜１０９を誘電体とし、容量配線１２３と画素電極層１２８で保持容量
部を形成できる。また、端子部に透明導電膜を残し、ＦＰＣとの接続に用いる電極または
配線、及びソース配線の入力端子として機能する接続用の端子電極を形成する。この段階
での断面図を図３（Ｃ）に示す。
【００８４】
こうして、薄膜トランジスタに画素電極を形成すると、ｎチャネル型ＴＦＴを有する表示
装置の画素部を作製できる。
【００８５】
本実施の形態で例示した半導体装置の作製方法によれば、ソース電極層及びドレイン電極
層となる導電膜の表面にコンタクト抵抗を高める原因となる被膜が形成されることがない
。その結果、薄膜トランジスタのソース領域及びドレイン領域の寄生抵抗がバラツキなく
抑制されるため、オン・オフ比など電気特性が高く、バラツキが低減された、信頼性の高
い薄膜トランジスタを提供できる。さらに、本実施の形態で例示された薄膜トランジスタ
を表示装置に適用すれば、表示装置の機能を高め動作の安定化を図ったアクティブマトリ
クス型の表示装置用基板を作製できる。
【００８６】
（実施の形態２）
ここでは本発明の一形態として、２つのｎチャネル型の薄膜トランジスタを用いてインバ
ータ回路を構成する例を以下に説明する。
【００８７】
アクティブマトリクス型の表示装置用基板の画素部を駆動するための駆動回路は、インバ
ータ回路、容量、抵抗などを用いて構成する。２つのｎチャネル型ＴＦＴを組み合わせて
インバータ回路を形成する場合、エンハンスメント型トランジスタとデプレッション型ト
ランジスタとを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）と、エンハン
スメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）がある。なお、ｎ
チャネル型ＴＦＴのしきい値電圧が正の場合は、エンハンスメント型トランジスタと定義
し、ｎチャネル型ＴＦＴのしきい値電圧が負の場合は、デプレッション型トランジスタと
定義し、本明細書を通してこの定義に従うものとする。
【００８８】
画素部と駆動回路は、同一基板上に形成し、画素部においては、マトリクス状に配置した
エンハンスメント型トランジスタを用いて画素電極への電圧印加のオン・オフを切り替え
る。この画素部に配置するエンハンスメント型トランジスタは、インジウム、ガリウム、
及び亜鉛を含む酸化物半導体を用いており、その電気特性は、ゲート電圧±２０Ｖにおい
て、オン・オフ比が１０８以上であるため、リーク電流が少なく、低消費電力駆動を実現
することができる。
【００８９】
本実施の形態では画素部を駆動するインバータ回路をＥＥＭＯＳ回路で構成する。ＥＥＭ
ＯＳ回路の等価回路を図４（Ａ）に示す。また、エンハンスメント型のｎチャネル型トラ
ンジスタを第１の薄膜トランジスタ１５２及び第２の薄膜トランジスタ１５３に用いて構
成したＥＥＭＯＳ回路の平面図を図４（Ｂ）に、そして図４（Ｂ）の鎖線Ｚ１−Ｚ２で切
断した断面図を図４（Ｃ）に示す。
【００９０】
本実施の形態で例示するＥＥＭＯＳ回路は図４（Ｃ）に示す断面構造を有している。基板
１００上に第１のゲート電極層１１１＿１及び第２のゲート電極層１１１＿２が形成され
、第１のゲート電極層１１１＿１及び第２のゲート電極層１１１＿２上にゲート絶縁膜１
０２が形成されている。ゲート絶縁膜１０２上にソース電極層及びドレイン電極層となる
第１電極層１１５ａと第２電極層１１５ｂ及び第３電極層１１５ｃが形成され、第１電極
層１１５ａと第２電極層１１５ｂは端部をゲート電極層１１１＿１に重畳し、第２電極層
１１５ｂと第３電極層１１５ｃは端部をゲート電極層１１１＿２に重畳している。また、
第３電極層１１５ｃはコンタクトホール１２４を介して第２のゲート電極層１１１＿２と
直接接続している。第１電極層１１５ａ上に第１保護層１１４ａが形成され、第２電極層
１１５ｂ上に第２保護層１１４ｂが形成され、第３電極層１１５ｃ上に第３保護層１１４
ｃが形成されている。第１半導体層１１３＿１は第１のゲート電極層１１１＿１と重畳し
、第１半導体層１１３＿２は、第２のゲート電極層１１１＿１と重畳している。第１半導
体層１１３＿１はゲート絶縁膜１０２、第１電極層１１５ａと第２電極層１１５ｂの側面
部、並びに第１保護層１１４ａと第２保護層１１４ｂの側面部と上面部と接するように設
けられている。第１半導体層１１３＿２はゲート絶縁膜１０２、第２電極層１１５ｂと第
３電極層１１５ｃの側面部、並びに第２保護層１１４ｂと第３保護層１１４ｃの側面部と
上面部と接するように設けられている。
【００９１】
また言い換えると、第１の薄膜トランジスタ１５２及び第２の薄膜トランジスタ１５３を
含む全領域においてゲート絶縁膜１０２が存在し、ゲート絶縁膜１０２と基板１００の間
には第１のゲート電極層１１１＿１及び第２のゲート電極層１１１＿２が設けられている
。また、ゲート絶縁膜１０２のゲート電極層１１１＿１及び第２のゲート電極層１１１＿
２が設けられていない側には、第１電極層１１５ａと第２電極層１１５ｂ及び第３電極層
１１５ｃがゲート絶縁膜１０２に接して設けられている。また、第１半導体層１１３＿１
は第１電極層１１５ａ上に第１保護層１１４ａを挟んで設けられ、第２電極層１１５ｂ上
に第２保護層１１４ｂを挟んで設けられている。また、第１半導体層１１３＿２は第２電
極層１１５ｂ上に第２保護層１１４ｂを挟んで設けられ第３電極層１１５ｃ上に第３保護
層１１４ｃを挟んで設けられている。ゲート絶縁膜１０２上にはソース電極層及びドレイ
ン電極層となる第１電極層１１５ａ、第２電極層１１５ｂ、及び第３電極層１１５ｃ、並
びに配線を有し、第３電極層１１５ｃと第２のゲート電極層１１１＿２はコンタクトホー
ル１２４を介して直接接続されている。
【００９２】
次に、図４のＥＥＭＯＳ回路の薄膜トランジスタの作製方法を、図５を用いて説明する。
【００９３】
本実施の形態で用いる基板１００は、実施の形態１と同様の基板を使うことができる。ま
た下地膜として絶縁膜を形成しても良い。
【００９４】
第１のゲート電極層１１１＿１及び第２のゲート電極層１１１＿２は、実施の形態１と同
様の方法で形成する。本実施の形態では、第１のゲート電極層１１１＿１及び第２のゲー
ト電極層１１１＿２としてアルミニウムを第１成分とする膜とチタン膜をスパッタリング
法により積層した導電膜を用いる。次に本実施の形態における第１のフォトマスクを用い
て形成したレジストマスクを使い、基板１００上に形成された導電膜の不要な部分をエッ
チングして除去して配線及び電極（第１のゲート電極層１１１＿１及び第２のゲート電極
層１１１＿２を含むゲート配線、容量配線、及び端子）を形成する。このとき少なくとも
第１のゲート電極層１１１＿１及び第２のゲート電極層１１１＿２の端部にテーパー形状
が形成されるようにエッチングする。
【００９５】
本実施の形態のゲート絶縁膜１０２は、実施の形態１と同様の方法で形成する。成膜条件
の一例は、ゲート絶縁膜１０２としてプラズマＣＶＤ法またはスパッタリング法により１
００ｎｍの厚みの酸化珪素膜を成膜する。
【００９６】
次に、本実施の形態における第２のフォトマスクを用いて形成したレジストマスクを使い
、第２のゲート電極層１１１＿２に達するコンタクトホール１２４をゲート絶縁膜１０２
に形成する。
【００９７】
配線及び電極となる導電膜１０５は、実施の形態１と同様の導電材料を用いる。ソース電
極層及びドレイン電極層となる導電膜の厚みは、５０ｎｍ以上５００ｎｍ以下が好ましい
。５００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切れ防止に有効であ
る。また、導電膜１０５は、スパッタリング法や真空蒸着法を用いて成膜する。本実施の
形態では、導電膜１０５として、Ｔｉ膜を用いる。なお、導電膜１０５はコンタクトホー
ル１２４を介して第２のゲート電極層１１１＿２と直接接続する。
【００９８】
次に、保護層となる第２半導体膜１０４を実施の形態１と同様に、成膜後の導電膜１０５
を大気にさらすことなく連続して成膜する。なお、第２半導体膜１０４はインジウム、ガ
リウム及び亜鉛を含む酸化物半導体で成膜する。本実施の形態では第２半導体膜１０４の
膜厚は、１０ｎｍとする。なお、この段階での断面図を図５（Ａ）に示す。
【００９９】
次に、本実施の形態における第３のフォトマスクを用いて保護層となる第２半導体膜１０
４上にレジストマスク１３１を形成する。実施の形態１と同様に、レジストマスク１３１
を用いて第２半導体膜１０４の不要な部分を除去して、第１保護層１１４ａと第２保護層
１１４ｂ及び第３保護層１１４ｃを形成する。また同じレジストマスク１３１を用いて、
導電膜１０５の不要な部分を除去して、第１電極層１１５ａ、第２電極層１１５ｂ、及び
第３電極層１１５ｃを形成する。この段階での断面図を図５（Ｂ）に示す。
【０１００】
次いで、第１半導体層１１３＿１及び第１半導体層１１３＿２となる第１半導体膜１０３
（図示せず）を形成する前に、第１保護層１１４ａと第２保護層１１４ｂ及び第３保護層
１１４ｃと露出しているゲート絶縁膜１０２の表面にプラズマ処理を施してもよい。酸素
ガスとアルゴンガスをスパッタリング装置に導入して逆スパッタを行い、酸素ラジカル又
は酸素を照射して、表面に付着しているゴミや不純物を除去することができる。なお、逆
スパッタ処理により、ゲート絶縁膜１０２や第１保護層１１４ａと第２保護層１１４ｂ及
び第３保護層１１４ｃの端部は、表面が削られてわずかに薄くなる場合や、端部が丸くな
る場合がある。第１保護層１１４ａと第２保護層１１４ｂ及び第３保護層１１４ｃの端部
が削られてテーパー角が緩やかになると、次に積層する第１半導体膜１０３がテーパー部
分を被覆し易くなるため、段切れを起こしにくくなる。
【０１０１】
次いで、第１保護層１１４ａ、第２保護層１１４ｂ、及び第３保護層１１４ｃ、並びに露
出しているゲート絶縁膜１０２を大気にさらすことなく、第１半導体膜１０３としてイン
ジウム、ガリウム、及び亜鉛を含む酸化物半導体膜を、プラズマ処理に連続して成膜する
。連続して成膜することで、第１保護層１１４ａと第１半導体膜１０３の界面、第２保護
層１１４ｂと第１半導体膜１０３の界面、第３保護層１１４ｃと第１半導体膜１０３の界
面、及びゲート絶縁膜１０２と第１半導体膜１０３の界面にゴミや水分が付着しない効果
がある。なお、第１半導体膜１０３の成膜は、大気にさらすことなく成膜できるのであれ
ば、先に逆スパッタを行ったチャンバーと同一チャンバーを用いてもよいし、異なるチャ
ンバーで成膜してもよい。
【０１０２】
本実施の形態では、実施の形態１と同様の方法で第１半導体膜１０３としてインジウム、
ガリウム、及び亜鉛を含む酸化物半導体膜を成膜する。第１半導体膜１０３の膜厚は、５
ｎｍ〜２００ｎｍとする。本実施の形態では第１半導体膜１０３の膜厚は、１００ｎｍと
する。
【０１０３】
次に、本実施の形態における第４のフォトマスクを用いて第１半導体膜１０３上にレジス
トマスク１３２を形成する。実施の形態１と同様に、レジストマスク１３２を用いて第１
半導体膜１０３、および第２半導体膜１０４の不要な部分をエッチングにより除去して、
第１半導体層１１３＿１及び１１３＿２を形成する。この段階での断面図を図５（Ｃ）に
示す。
【０１０４】
第１の薄膜トランジスタ１５２は、第１のゲート電極層１１１＿１と、ゲート絶縁膜１０
２を介して第１のゲート電極層１１１＿１と重なる第１半導体層１１３＿１とを有し、第
１電極層１１５ａは、接地電位の電源線（接地電源線）である。この接地電位の電源線は
、負の電圧ＶＤＬが印加される電源線（負電源線）としてもよい。
【０１０５】
また、第２の薄膜トランジスタ１５３は、第２のゲート電極層１１１＿２と、ゲート絶縁
膜１０２を介して第２のゲート電極層１１１＿２と重なる第１半導体層１１３＿２とを有
し、第３電極層１１５ｃは、正の電圧ＶＤＤが印加される電源線（正電源線）である。
【０１０６】
図４（Ｃ）に示すように、第２電極層１１５ｂは第１の薄膜トランジスタ１５２と第２の
薄膜トランジスタ１５３を電気的に接続する。また、第３電極層１１５ｃは、ゲート絶縁
膜１０２に形成したコンタクトホール１２４を介して第２の薄膜トランジスタ１５３の第
２のゲート電極層１１１＿２と直接接続する。第２電極層１１５ｂと第２のゲート電極層
１１１＿２を直接接続することにより、良好なコンタクトが得られ、接触抵抗を低減でき
る。第２電極層１１５ｂと第２のゲート電極層１１１＿２を他の導電膜、例えば透明導電
膜を介して接続する場合に比べて、コンタクトホールの数を低減でき、コンタクトホール
の数の低減による占有面積の縮小を図ることができる。
【０１０７】
本実施の形態で例示したインバータ回路は、チャネルが形成される第１半導体層とソース
電極層及びドレイン電極層のコンタクト抵抗を高める原因となる被膜の形成を防ぐ保護層
が設けられた薄膜トランジスタを用いているため、バラツキが少なく、信頼性が高い。ま
た、コンタクトホールの数を減らして接触抵抗を低減しているため、動作特性が優れたイ
ンバータ回路となっている。また、コンタクトホールの数を削減しているため、回路の占
有面積を縮小できる。
【０１０８】
（実施の形態３）
本実施の形態では、半導体装置の薄膜トランジスタについて説明する。具体的にはトップ
ゲート型の薄膜トランジスタを有する表示装置の画素部について説明する。
【０１０９】
図６に本実施の形態の薄膜トランジスタを示す。図６（Ａ）は平面図であり、図６（Ｂ）
は図６（Ａ）におけるＡ１−Ａ２及びＢ１−Ｂ２で切断した断面図である。
【０１１０】
図６（Ａ）及び（Ｂ）に示す薄膜トランジスタ１５４は、基板１００上にソース電極層及
びドレイン電極層となる第１電極層１１５ａ及び第２電極層１１５ｂが形成され、第１電
極層１１５ａ上に第１保護層１１４ａが形成され、第２電極層１１５ｂ上に第２保護層１
１４ｂが形成されている。第１半導体層１１３は、第１電極層１１５ａ及び第２電極層１
１５ｂの側面部と、第１保護層１１４ａ及び第２保護層１１４ｂの側面部と上面部に接す
るように形成されている。第１半導体層１１３上にゲート絶縁膜１０２が形成され、ゲー
ト絶縁膜１０２を介して第１電極層１１５ａ及び第２電極層１１５ｂの端部に重畳するゲ
ート電極層１１１が形成されている。
【０１１１】
第１保護層１１４ａは第１半導体層１１３と第１電極層１１５ａに接してその間に設けら
れ、第２保護層１１４ｂは第１半導体層１１３と第２電極層１１５ｂに接してその間に設
けられている。なお、本実施の形態では第１保護層１１４ａ及び第２保護層１１４ｂは第
１半導体層１１３以下の導電率を有する。また、第１保護層１１４ａ及び第２保護層１１
４ｂは第１半導体層１１３と異なる組成物からなる第２半導体層を用いる。また、第１半
導体層１１３のエッチング条件によっては、図６に示す通り第１保護層１１４ａおよび第
２保護層１１４ｂが、第１電極層１１５ａ及び第２電極層１１５ｂ上に残る場合がある。
【０１１２】
第１保護層１１４ａ及び第２保護層１１４ｂとなる第２半導体膜は、第１電極層１１５ａ
及び第２電極層１１５ｂとなる導電膜を成膜した後、大気にさらすことなく導電膜上に連
続して成膜する。そのため、ゴミや不純物で汚染された被膜が導電膜の表面に形成されな
い。
【０１１３】
本実施の形態で例示した薄膜トランジスタは、第１保護層１１４ａ及び第２保護層１１４
ｂが、第１電極層１１５ａ及び第２電極層１１５ｂ上にコンタクト抵抗を高める原因とな
る被膜の形成を防ぐため、薄膜トランジスタ１５４のソース領域及びドレイン領域の寄生
抵抗がバラツキなく抑制される。その結果、薄膜トランジスタ１５４は、バラツキの少な
いトランジスタ特性と高い電界効果移動度を示す。
【０１１４】
（実施の形態４）
本実施の形態では、本発明の半導体装置の一態様である表示装置として電子ペーパーの例
を示す。
【０１１５】
図７は、本発明の一態様を適用した表示装置の例としてアクティブマトリクス型の電子ペ
ーパーを示す。表示装置に用いられる薄膜トランジスタ５８１としては、実施の形態１と
同様に作製でき、ソース電極層及びドレイン電極層の表面が第２半導体層によって保護さ
れているため、ゴミや不純物で汚染された被膜が形成されていない。そのため、寄生抵抗
がバラツキなく抑制された動作の安定性に優れた薄膜トランジスタである。
【０１１６】
図７の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイスト
ボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層である
第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差を
生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
【０１１７】
基板５８０上に形成された薄膜トランジスタ５８１はゲート絶縁層５８３と絶縁層５８４
を有する薄膜トランジスタであり、絶縁層５８４及び絶縁層５８５に形成する開口を介し
て、ソース電極層又はドレイン電極層が第１の電極層５８７と電気的に接続している。第
１の電極層５８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０
ｂを有し、周りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けら
れており、球形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図７参照。
）。
【０１１８】
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ〜２０
０μｍ程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設けられ
るマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられると、白
い微粒子と、黒い微粒子が逆の方向に移動し、白または黒を表示することができる。この
原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパーとよばれてい
る。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ライトは不要で
あり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能である。また
、表示部に電源が供給されない場合であっても、一度表示した像を保持することが可能で
ある。従って、例えば電源供給源となる電波発信源から表示機能付き半導体装置（単に表
示装置、又は表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示
された像を保存しておくことが可能となる。
【０１１９】
以上の工程により、寄生抵抗がバラツキなく抑制された動作の安定性に優れた薄膜トラン
ジスタを搭載した電子ペーパーを作製できる。本実施の形態で例示する電子ペーパーは動
作の安定性に優れた薄膜トランジスタを搭載しているため信頼性が高い。
【０１２０】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１２１】
（実施の形態５）
本実施の形態では、本発明の半導体装置の一態様である表示装置として、同一基板上に少
なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について図
８乃至図１３を用いて以下に説明する。
【０１２２】
同一基板上に配置する薄膜トランジスタは、その一例として実施の形態１乃至３と同様に
形成する。また、形成した薄膜トランジスタはｎチャネル型ＴＦＴであるため、駆動回路
のうち、ｎチャネル型ＴＦＴで構成することができる駆動回路の一部を画素部の薄膜トラ
ンジスタと同一基板上に形成する。
【０１２３】
本発明の半導体装置の一態様であるアクティブマトリクス型液晶表示装置のブロック図の
一例を図８（Ａ）に示す。図８（Ａ）に示す表示装置は、基板５３００上に表示素子を備
えた画素を複数有する画素部５３０１と、各画素を選択する走査線駆動回路５３０２と、
選択された画素へのビデオ信号の入力を制御する信号線駆動回路５３０３とを有する。
【０１２４】
画素部５３０１は、信号線駆動回路５３０３から列方向に伸張して配置された複数の信号
線Ｓ１〜Ｓｍ（図示せず。）により信号線駆動回路５３０３と接続され、走査線駆動回路
５３０２から行方向に伸張して配置された複数の走査線Ｇ１〜Ｇｎ（図示せず。）により
走査線駆動回路５３０２と接続され、信号線Ｓ１〜Ｓｍ並びに走査線Ｇ１〜Ｇｎに対応し
てマトリクス状に配置された複数の画素（図示せず。）を有する。そして、各画素は、信
号線Ｓｊ（信号線Ｓ１〜Ｓｍのうちいずれか一）、走査線Ｇｉ（走査線Ｇ１〜Ｇｎのうち
いずれか一）と接続される。
【０１２５】
また、実施の形態１乃至３と同様の方法で形成できる薄膜トランジスタは、ｎチャネル型
ＴＦＴであり、ｎチャネル型ＴＦＴで構成する信号線駆動回路について図９を用いて説明
する。
【０１２６】
図９に示す信号線駆動回路の一例は、ドライバＩＣ５６０１、スイッチ群５６０２＿１〜
５６０２＿Ｍ、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３及び配線
５６２１＿１〜５６２１＿Ｍを有する。スイッチ群５６０２＿１〜５６０２＿Ｍそれぞれ
は、第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の
薄膜トランジスタ５６０３ｃを有する。
【０１２７】
ドライバＩＣ５６０１は第１の配線５６１１、第２の配線５６１２、第３の配線５６１３
及び配線５６２１＿１〜５６２１＿Ｍに接続される。そして、スイッチ群５６０２＿１〜
５６０２＿Ｍそれぞれは、第１の配線５６１１、第２の配線５６１２、第３の配線５６１
３及びスイッチ群５６０２＿１〜５６０２＿Ｍそれぞれに対応した配線５６２１＿１〜５
６２１＿Ｍに接続される。そして、配線５６２１＿１〜５６２１＿Ｍそれぞれは、第１の
薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トラン
ジスタ５６０３ｃを介して、３つの信号線に接続される。例えば、Ｊ列目の配線５６２１
＿Ｊ（配線５６２１＿１〜配線５６２１＿Ｍのうちいずれか一）は、スイッチ群５６０２
＿Ｊが有する第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及
び第３の薄膜トランジスタ５６０３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓ
ｊ＋１に接続される。
【０１２８】
なお、第１の配線５６１１、第２の配線５６１２、第３の配線５６１３には、それぞれ信
号が入力される。
【０１２９】
なお、ドライバＩＣ５６０１は、単結晶基板上に形成されていることが望ましい。さらに
、スイッチ群５６０２＿１〜５６０２＿Ｍは、画素部と同一基板上に形成されていること
が望ましい。したがって、ドライバＩＣ５６０１とスイッチ群５６０２＿１〜５６０２＿
ＭとはＦＰＣなどを介して接続するとよい。
【０１３０】
次に、図９に一例を示した信号線駆動回路の動作について、図１０のタイミングチャート
を参照して説明する。なお、図１０のタイミングチャートは、ｉ行目の走査線Ｇｉが選択
されている場合のタイミングチャートを示している。さらに、ｉ行目の走査線Ｇｉの選択
期間は、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３
に分割されている。さらに、図９の信号線駆動回路は、他の行の走査線が選択されている
場合でも図１０と同様の動作をする。
【０１３１】
なお、図１０のタイミングチャートは、Ｊ列目の配線５６２１＿Ｊが第１の薄膜トランジ
スタ５６０３ａ、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０
３ｃを介して、信号線Ｓｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に接続される場合について
示している。
【０１３２】
なお、図１０のタイミングチャートは、ｉ行目の走査線Ｇｉが選択されるタイミング、第
１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５７０３ａ、第２の薄膜トラ
ンジスタ５６０３ｂのオン・オフのタイミング５７０３ｂ、第３の薄膜トランジスタ５６
０３ｃのオン・オフのタイミング５７０３ｃ及びＪ列目の配線５６２１＿Ｊに入力される
信号５７２１＿Ｊを示している。
【０１３３】
なお、配線５６２１＿１〜配線５６２１＿Ｍには第１のサブ選択期間Ｔ１、第２のサブ選
択期間Ｔ２及び第３のサブ選択期間Ｔ３において、それぞれ別のビデオ信号が入力される
。例えば、第１のサブ選択期間Ｔ１において配線５６２１＿Ｊに入力されるビデオ信号は
信号線Ｓｊ−１に入力され、第２のサブ選択期間Ｔ２において配線５６２１＿Ｊに入力さ
れるビデオ信号は信号線Ｓｊに入力され、第３のサブ選択期間Ｔ３において配線５６２１
＿Ｊに入力されるビデオ信号は信号線Ｓｊ＋１に入力される。さらに、第１のサブ選択期
間Ｔ１、第２のサブ選択期間Ｔ２及び第３のサブ選択期間Ｔ３において、配線５６２１＿
Ｊに入力されるビデオ信号をそれぞれＤａｔａ＿ｊ−１、Ｄａｔａ＿ｊ、Ｄａｔａ＿ｊ＋
１とする。
【０１３４】
図１０に示すように、第１のサブ選択期間Ｔ１において第１の薄膜トランジスタ５６０３
ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃ
がオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ−１が、第１の薄膜
トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力される。第２のサブ選択期間Ｔ２
では、第２の薄膜トランジスタ５６０３ｂがオンし、第１の薄膜トランジスタ５６０３ａ
及び第３の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力
されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３ｂを介して信号線Ｓｊに入力さ
れる。第３のサブ選択期間Ｔ３では、第３の薄膜トランジスタ５６０３ｃがオンし、第１
の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジスタ５６０３ｂがオフする。この
とき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が、第３の薄膜トランジスタ５６
０３ｃを介して信号線Ｓｊ＋１に入力される。
【０１３５】
以上のことから、図９の信号線駆動回路は、１ゲート選択期間を３つに分割することで、
１ゲート選択期間中に１つの配線５６２１から３つの信号線にビデオ信号を入力すること
ができる。したがって、図９の信号線駆動回路は、ドライバＩＣ５６０１が形成される基
板と、画素部が形成されている基板との接続数を信号線の数に比べて約１／３にすること
ができる。接続数が約１／３になることによって、図９の信号線駆動回路は、信頼性、歩
留まりなどを向上できる。
【０１３６】
なお、図９のように、１ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選択
期間それぞれにおいて、ある１つの配線から複数の信号線それぞれにビデオ信号を入力す
ることができれば、薄膜トランジスタの配置や数、駆動方法などは限定されない。
【０１３７】
例えば、３つ以上のサブ選択期間それぞれにおいて１つの配線から３つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、薄膜トランジスタ及び薄膜トランジスタを制御する
ための配線を追加すればよい。ただし、１ゲート選択期間を４つ以上のサブ選択期間に分
割すると、１つのサブ選択期間が短くなる。したがって、１ゲート選択期間は、２つ又は
３つのサブ選択期間に分割されることが望ましい。
【０１３８】
別の例として、図１１のタイミングチャートに示すように、１つの選択期間をプリチャー
ジ期間Ｔｐ、第１のサブ選択期間Ｔ１、第２のサブ選択期間Ｔ２、第３のサブ選択期間Ｔ
３に分割してもよい。さらに、図１１のタイミングチャートは、ｉ行目の走査線Ｇｉが選
択されるタイミング、第１の薄膜トランジスタ５６０３ａのオン・オフのタイミング５８
０３ａ、第２の薄膜トランジスタ５６０３ｂのオン・オフのタイミング５８０３ｂ、第３
の薄膜トランジスタ５６０３ｃのオン・オフのタイミング５８０３ｃ及びＪ列目の配線５
６２１＿Ｊに入力される信号５８２１＿Ｊを示している。図１１に示すように、プリチャ
ージ期間Ｔｐにおいて第１の薄膜トランジスタ５６０３ａ、第２の薄膜トランジスタ５６
０３ｂ及び第３の薄膜トランジスタ５６０３ｃがオンする。このとき、配線５６２１＿Ｊ
に入力されるプリチャージ電圧Ｖｐが第１の薄膜トランジスタ５６０３ａ、第２の薄膜ト
ランジスタ５６０３ｂ及び第３の薄膜トランジスタ５６０３ｃを介してそれぞれ信号線Ｓ
ｊ−１、信号線Ｓｊ、信号線Ｓｊ＋１に入力される。第１のサブ選択期間Ｔ１において第
１の薄膜トランジスタ５６０３ａがオンし、第２の薄膜トランジスタ５６０３ｂ及び第３
の薄膜トランジスタ５６０３ｃがオフする。このとき、配線５６２１＿Ｊに入力されるＤ
ａｔａ＿ｊ−１が、第１の薄膜トランジスタ５６０３ａを介して信号線Ｓｊ−１に入力さ
れる。第２のサブ選択期間Ｔ２では、第２の薄膜トランジスタ５６０３ｂがオンし、第１
の薄膜トランジスタ５６０３ａ及び第３の薄膜トランジスタ５６０３ｃがオフする。この
とき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊが、第２の薄膜トランジスタ５６０３
ｂを介して信号線Ｓｊに入力される。第３のサブ選択期間Ｔ３では、第３の薄膜トランジ
スタ５６０３ｃがオンし、第１の薄膜トランジスタ５６０３ａ及び第２の薄膜トランジス
タ５６０３ｂがオフする。このとき、配線５６２１＿Ｊに入力されるＤａｔａ＿ｊ＋１が
、第３の薄膜トランジスタ５６０３ｃを介して信号線Ｓｊ＋１に入力される。
【０１３９】
以上のことから、図１１のタイミングチャートを適用した図９の信号線駆動回路は、サブ
選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージでき
るため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図１１におい
て、図１０と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を
有する部分の詳細な説明は省略する。
【０１４０】
また、走査線駆動回路の構成の一例について説明する。走査線駆動回路は、シフトレジス
タ、バッファを有している。また場合によってはレベルシフタを有していても良い。走査
線駆動回路において、シフトレジスタにクロック信号（ＣＬＫ）及びスタートパルス信号
（ＳＰ）が入力されることによって、選択信号が生成される。生成された選択信号はバッ
ファにおいて緩衝増幅され、対応する走査線に供給される。走査線には、１ライン分の画
素のトランジスタのゲート電極層が接続されている。そして、１ライン分の画素のトラン
ジスタを一斉にＯＮにしなくてはならないので、バッファは大きな電流を流すことが可能
なものが用いられる。
【０１４１】
走査線駆動回路の一部に用いるシフトレジスタの一形態について図１２及び図１３を用い
て説明する。
【０１４２】
図１２にシフトレジスタの回路構成を示す。図１２に示すシフトレジスタは、フリップフ
ロップ５７０１＿１〜５７０１＿ｎという複数のフリップフロップで構成される。また、
第１のクロック信号、第２のクロック信号、スタートパルス信号、リセット信号が入力さ
れて動作する。
【０１４３】
図１２のシフトレジスタの接続関係について説明する。図１２のシフトレジスタは、ｉ段
目のフリップフロップ５７０１＿ｉ（フリップフロップ５７０１＿１〜５７０１＿ｎのう
ちいずれか一）は、図１３に示した第１の配線５５０１が第７の配線５７１７＿ｉ−１に
接続され、図１３に示した第２の配線５５０２が第７の配線５７１７＿ｉ＋１に接続され
、図１３に示した第３の配線５５０３が第７の配線５７１７＿ｉに接続され、図１３に示
した第６の配線５５０６が第５の配線５７１５に接続される。
【０１４４】
また、図１３に示した第４の配線５５０４が奇数段目のフリップフロップでは第２の配線
５７１２に接続され、偶数段目のフリップフロップでは第３の配線５７１３に接続され、
図１３に示した第５の配線５５０５が第４の配線５７１４に接続される。
【０１４５】
ただし、１段目のフリップフロップ５７０１＿１の図１３に示す第１の配線５５０１は第
１の配線５７１１に接続され、ｎ段目のフリップフロップ５７０１＿ｎの図１３に示す第
２の配線５５０２は第６の配線５７１６に接続される。
【０１４６】
なお、第１の配線５７１１、第２の配線５７１２、第３の配線５７１３、第６の配線５７
１６を、それぞれ第１の信号線、第２の信号線、第３の信号線、第４の信号線と呼んでも
よい。さらに、第４の配線５７１４、第５の配線５７１５を、それぞれ第１の電源線、第
２の電源線と呼んでもよい。
【０１４７】
次に、図１２に示すフリップフロップの詳細について、図１３に示す。図１３に示すフリ
ップフロップは、第１の薄膜トランジスタ５５７１、第２の薄膜トランジスタ５５７２、
第３の薄膜トランジスタ５５７３、第４の薄膜トランジスタ５５７４、第５の薄膜トラン
ジスタ５５７５、第６の薄膜トランジスタ５５７６、第７の薄膜トランジスタ５５７７及
び第８の薄膜トランジスタ５５７８を有する。なお、第１の薄膜トランジスタ５５７１、
第２の薄膜トランジスタ５５７２、第３の薄膜トランジスタ５５７３、第４の薄膜トラン
ジスタ５５７４、第５の薄膜トランジスタ５５７５、第６の薄膜トランジスタ５５７６、
第７の薄膜トランジスタ５５７７及び第８の薄膜トランジスタ５５７８は、ｎチャネル型
トランジスタであり、ゲート・ソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔｈ）を上回
ったとき導通状態になるものとする。
【０１４８】
次に、図１３に示すフリップフロップの接続構成について、以下に示す。
【０１４９】
第１の薄膜トランジスタ５５７１の第１の電極（ソース電極またはドレイン電極の一方）
が第４の配線５５０４に接続され、第１の薄膜トランジスタ５５７１の第２の電極（ソー
ス電極またはドレイン電極の他方）が第３の配線５５０３に接続される。
【０１５０】
第２の薄膜トランジスタ５５７２の第１の電極が第６の配線５５０６に接続され、第２の
薄膜トランジスタ５５７２第２の電極が第３の配線５５０３に接続される。
【０１５１】
第３の薄膜トランジスタ５５７３の第１の電極が第５の配線５５０５に接続され、第３の
薄膜トランジスタ５５７３の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
層に接続され、第３の薄膜トランジスタ５５７３のゲート電極層が第５の配線５５０５に
接続される。
【０１５２】
第４の薄膜トランジスタ５５７４の第１の電極が第６の配線５５０６に接続され、第４の
薄膜トランジスタ５５７４の第２の電極が第２の薄膜トランジスタ５５７２のゲート電極
層に接続され、第４の薄膜トランジスタ５５７４のゲート電極層が第１の薄膜トランジス
タ５５７１のゲート電極層に接続される。
【０１５３】
第５の薄膜トランジスタ５５７５の第１の電極が第５の配線５５０５に接続され、第５の
薄膜トランジスタ５５７５の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
層に接続され、第５の薄膜トランジスタ５５７５のゲート電極層が第１の配線５５０１に
接続される。
【０１５４】
第６の薄膜トランジスタ５５７６の第１の電極が第６の配線５５０６に接続され、第６の
薄膜トランジスタ５５７６の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
層に接続され、第６の薄膜トランジスタ５５７６のゲート電極層が第２の薄膜トランジス
タ５５７２のゲート電極層に接続される。
【０１５５】
第７の薄膜トランジスタ５５７７の第１の電極が第６の配線５５０６に接続され、第７の
薄膜トランジスタ５５７７の第２の電極が第１の薄膜トランジスタ５５７１のゲート電極
層に接続され、第７の薄膜トランジスタ５５７７のゲート電極層が第２の配線５５０２に
接続される。第８の薄膜トランジスタ５５７８の第１の電極が第６の配線５５０６に接続
され、第８の薄膜トランジスタ５５７８の第２の電極が第２の薄膜トランジスタ５５７２
のゲート電極層に接続され、第８の薄膜トランジスタ５５７８のゲート電極層が第１の配
線５５０１に接続される。
【０１５６】
なお、第１の薄膜トランジスタ５５７１のゲート電極層、第４の薄膜トランジスタ５５７
４のゲート電極層、第５の薄膜トランジスタ５５７５の第２の電極、第６の薄膜トランジ
スタ５５７６の第２の電極及び第７の薄膜トランジスタ５５７７の第２の電極の接続箇所
をノード５５４３とする。さらに、第２の薄膜トランジスタ５５７２のゲート電極層、第
３の薄膜トランジスタ５５７３の第２の電極、第４の薄膜トランジスタ５５７４の第２の
電極、第６の薄膜トランジスタ５５７６のゲート電極層及び第８の薄膜トランジスタ５５
７８の第２の電極の接続箇所をノード５５４４とする。
【０１５７】
なお、第１の配線５５０１、第２の配線５５０２、第３の配線５５０３及び第４の配線５
５０４を、それぞれ第１の信号線、第２の信号、第３の信号線、第４の信号線と呼んでも
よい。さらに、第５の配線５５０５を第１の電源線、第６の配線５５０６を第２の電源線
と呼んでもよい。
【０１５８】
また、信号線駆動回路及び走査線駆動回路を、実施の形態１乃至３と同様の方法で形成で
きるｎチャネル型ＴＦＴのみをつかって作製することも可能である。実施の形態１乃至３
と同様の方法で形成できるｎチャネル型ＴＦＴはトランジスタの移動度が大きいため、駆
動回路の駆動周波数を高くすることが可能となる。例えば、実施の形態１乃至３と同様の
方法で形成できるｎチャネル型ＴＦＴを用いた走査線駆動回路は、高速に動作させること
が出来るため、フレーム周波数を高くすること、または、黒画面挿入なども実現できる。
【０１５９】
さらに、走査線駆動回路のトランジスタのチャネル幅を大きくすることや、複数の走査線
駆動回路を配置することなどによって、さらに高いフレーム周波数を実現することが出来
る。複数の走査線駆動回路を配置する場合は、偶数行の走査線を駆動する為の走査線駆動
回路を片側に配置し、奇数行の走査線を駆動するための走査線駆動回路をその反対側に配
置することにより、フレーム周波数を高くすることを実現することができる。また、複数
の走査線駆動回路により、同じ走査線に信号を出力すると、表示装置の大型化に有利であ
る。
【０１６０】
また、本発明の一態様を適用した半導体装置の一例であるアクティブマトリクス型発光表
示装置を作製する場合、少なくとも一つの画素に複数の薄膜トランジスタを配置するため
、走査線駆動回路を複数配置することが好ましい。アクティブマトリクス型発光表示装置
のブロック図の一例を図８（Ｂ）に示す。
【０１６１】
図８（Ｂ）に示す発光表示装置は、基板５４００上に表示素子を備えた画素を複数有する
画素部５４０１と、各画素を選択する第１の走査線駆動回路５４０２及び第２の走査線駆
動回路５４０４と、選択された画素へのビデオ信号の入力を制御する信号線駆動回路５４
０３とを有する。
【０１６２】
図８（Ｂ）に示す発光表示装置の画素に入力されるビデオ信号をデジタル形式とする場合
、画素はトランジスタのオンとオフの切り替えによって、発光もしくは非発光の状態とな
る。よって、面積階調法または時間階調法を用いて階調の表示を行うことができる。面積
階調法は、１画素を複数の副画素に分割し、各副画素を独立にビデオ信号に基づいて駆動
させることによって、階調表示を行う駆動法である。また時間階調法は、画素が発光する
期間を制御することによって、階調表示を行う駆動法である。
【０１６３】
発光素子は、液晶素子などに比べて応答速度が高いので、液晶素子よりも時間階調法に適
している。具体的に時間階調法で表示を行なう場合、１フレーム期間を複数のサブフレー
ム期間に分割する。そしてビデオ信号に従い、各サブフレーム期間において画素の発光素
子を発光または非発光の状態にする。複数のサブフレーム期間に分割することによって、
１フレーム期間中に画素が実際に発光する期間のトータルの長さを、ビデオ信号により制
御することができ、階調を表示することができる。
【０１６４】
なお、図８（Ｂ）に示す発光表示装置では、一つの画素に２つのスイッチング用ＴＦＴを
配置する場合、一方のスイッチング用ＴＦＴのゲート配線である第１の走査線に入力され
る信号を第１走査線駆動回路５４０２で生成し、他方のスイッチング用ＴＦＴのゲート配
線である第２の走査線に入力される信号を第２の走査線駆動回路５４０４で生成している
例を示しているが、第１の走査線に入力される信号と、第２の走査線に入力される信号と
を、共に１つの走査線駆動回路で生成するようにしても良い。また、例えば、１つの画素
が有するスイッチング用ＴＦＴの数によって、スイッチング素子の動作を制御するのに用
いられる走査線が、各画素に複数設けられることもあり得る。この場合、複数の走査線に
入力される信号を、全て１つの走査線駆動回路で生成しても良いし、複数の各走査線駆動
回路で生成しても良い。
【０１６５】
また、発光表示装置においても、駆動回路のうち、ｎチャネル型ＴＦＴで構成することが
できる駆動回路の一部を画素部の薄膜トランジスタと同一基板上に形成することができる
。また、信号線駆動回路及び走査線駆動回路を実施の形態１乃至３と同様の方法で形成で
きるｎチャネル型ＴＦＴのみで作製することも可能である。
【０１６６】
また、上述した駆動回路は、液晶表示装置や発光表示装置に限らず、スイッチング素子と
電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーに用いてもよい。
電子ペーパーは、電気泳動表示装置（電気泳動ディスプレイ）も呼ばれており、紙と同じ
読みやすさ、他の表示装置に比べ低消費電力、薄くて軽い形状とすることが可能という利
点を有している。
【０１６７】
電気泳動ディスプレイは、様々な形態が考えられ得るが、プラスの電荷を有する第１の粒
子と、マイナスの電荷を有する第２の粒子とを含むマイクロカプセルが溶媒または溶質に
複数分散されたものであり、マイクロカプセルに電界を印加することによって、マイクロ
カプセル中の粒子を互いに反対方向に移動させて一方側に集合した粒子の色のみを表示す
るものである。なお、第１の粒子または第２の粒子は染料を含み、電界がない場合におい
て移動しないものである。また、第１の粒子の色と第２の粒子の色は異なるもの（無色を
含む）とする。
【０１６８】
このように、電気泳動ディスプレイは、誘電定数の高い物質が高い電界領域に移動する、
いわゆる誘電泳動的効果を利用したディスプレイである。電気泳動ディスプレイは、液晶
表示装置には必要な偏光板、対向基板も電気泳動表示装置には必要なく、厚さや重さが半
減する。
【０１６９】
上記マイクロカプセルを溶媒中に分散させたものが電子インクと呼ばれるものであり、こ
の電子インクはガラス、プラスチック、布、紙などの表面に印刷することができる。また
、カラーフィルタや色素を有する粒子を用いることによってカラー表示も可能である。
【０１７０】
また、アクティブマトリクス基板上に適宜、二つの電極の間に挟まれるように上記マイク
ロカプセルを複数配置すればアクティブマトリクス型の表示装置が完成し、マイクロカプ
セルに電界を印加すれば表示を行うことができる。例えば、実施の形態１乃至３と同様の
方法で形成できる薄膜トランジスタによって得られるアクティブマトリクス基板を用いる
ことができる。
【０１７１】
なお、マイクロカプセル中の第１の粒子及び第２の粒子は、導電体材料、絶縁体材料、半
導体材料、磁性材料、液晶材料、強誘電性材料、エレクトロルミネセント材料、エレクト
ロクロミック材料、磁気泳動材料から選ばれた一種の材料、またはこれらの複合材料を用
いればよい。
【０１７２】
本実施の形態で例示した表示装置の駆動回路は、第２半導体層により保護されたソース電
極層及びドレイン電極層を用いた薄膜トランジスタで構成されているため、ソース領域及
びドレイン領域の寄生抵抗がバラツキなく抑制される。その結果、表示装置の機能を高め
動作の安定化が図られたアクティブマトリクス型の表示装置用基板を作製できる。
【０１７３】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０１７４】
（実施の形態６）
本実施の形態では、本発明の半導体装置の一態様として、実施の形態１乃至３と同様に形
成した薄膜トランジスタを画素部、さらには駆動回路に用いて表示機能を有する半導体装
置（表示装置ともいう）を作製することができる。また、実施の形態１乃至３と同様に形
成した薄膜トランジスタを駆動回路の一部または全体を、画素部と同じ基板上に一体形成
し、システムオンパネルを形成することができる。
【０１７５】
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
【０１７６】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一態様は、該表
示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関
し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子
基板は、具体的には、表示素子の画素電極層のみが形成された状態であっても良いし、画
素電極層となる導電膜を成膜した後であって、エッチングして画素電極層を形成する前の
状態であっても良いし、あらゆる形態があてはまる。
【０１７７】
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒ
ｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
【０１７８】
本実施の形態では、本発明の半導体装置の一形態に相当する液晶表示パネルの外観及び断
面について、図１４を用いて説明する。図１４は、第１の基板４００１上に実施の形態１
と同様に形成した薄膜トランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２
の基板４００６との間にシール材４００５によって封止した、パネルの平面図であり、図
１４（Ｂ）は、図１４（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
【０１７９】
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
【０１８０】
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。図１４（Ａ１）
は、ＣＯＧ方法により信号線駆動回路４００３を実装する例であり、図１４（Ａ２）は、
ＴＡＢ方法により信号線駆動回路４００３を実装する例である。
【０１８１】
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
薄膜トランジスタを複数有しており、図１４（Ｂ）では、画素部４００２に含まれる薄膜
トランジスタ４０１０と、走査線駆動回路４００４に含まれる薄膜トランジスタ４０１１
とを例示している。薄膜トランジスタ４０１０、４０１１上には絶縁層４０２０、４０２
１が設けられている。
【０１８２】
薄膜トランジスタ４０１０、４０１１は、例えば実施の形態１に示す薄膜トランジスタを
適用することができる。本実施の形態において、薄膜トランジスタ４０１０、４０１１は
ｎチャネル型薄膜トランジスタである。
【０１８３】
また、液晶素子４０１３が有する画素電極層４０３０は、薄膜トランジスタ４０１０と電
気的に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４０
０６上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８と
が重なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向
電極層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、
絶縁層４０３２、４０３３を介して液晶層４００８を挟持している。
【０１８４】
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、ポリエステルフィルム
またはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦ
フィルムやポリエステルフィルムで挟んだ構造のシートを用いることもできる。
【０１８５】
また４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサであり、
画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御するため
に設けられている。なお球状のスペーサを用いていても良い。また、対向電極層４０３１
は、薄膜トランジスタ４０１０と同一基板上に設けられる共通電位線と導電性粒子を介し
て電気的に接続される。なお、導電性粒子はシール材４００５に含有させる。
【０１８６】
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓ〜
１００μｓと短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さ
い。
【０１８７】
なお本実施の形態は透過型液晶表示装置の例であるが、本発明の一態様は反射型液晶表示
装置でも半透過型液晶表示装置でも適用できる。
【０１８８】
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
【０１８９】
また、本実施の形態では、薄膜トランジスタの表面凹凸を低減するため、及び薄膜トラン
ジスタの信頼性を向上させるため、実施の形態１で得られる薄膜トランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化
アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム膜の単層、又は積
層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する例を示すが、特に
限定されず種々の方法で形成すればよい。
【０１９０】
本実施の形態では、保護膜として積層構造の絶縁層４０２０の一層目として、スパッタ法
を用いて酸化珪素膜を形成する。保護膜として酸化珪素膜を用いると、ソース電極層及び
ドレイン電極層として用いるアルミニウム膜のヒロック防止に効果がある。
【０１９１】
また、絶縁層４０２０の二層目として、スパッタ法を用いて窒化珪素膜を形成する。保護
膜として窒化珪素膜を用いると、ナトリウム等の可動イオンが半導体領域中に侵入して、
ＴＦＴの電気特性を変化させることを抑制することができる。
【０１９２】
また、保護膜を形成した後に、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層の
アニール（３００℃〜４００℃）を行ってもよい。
【０１９３】
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、ポリイ
ミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機
材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）
、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いる
ことができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、またはア
リール基のうち少なくとも１種を有していてもよい。なお、これらの材料で形成される絶
縁膜を複数積層させることで、絶縁層４０２１を形成してもよい。
【０１９４】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキ
ル基、または芳香族炭化水素のうち、少なくとも１種を有していてもよい。
【０１９５】
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、インジウム、ガリウム、及び亜鉛を含む酸化物半導体層のアニー
ル（３００℃〜４００℃）を行ってもよい。絶縁層４０２１の焼成工程とインジウム、ガ
リウム、及び亜鉛を含む酸化物半導体層のアニールを兼ねることで効率よく半導体装置を
作製することが可能となる。
【０１９６】
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
【０１９７】
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極層は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光
率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵
抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０１９８】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【０１９９】
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
【０２００】
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、薄膜トランジスタ４０１０、４０
１１のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
【０２０１】
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
【０２０２】
また図１４においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
【０２０３】
図１５は、本発明の一態様を適用して作製されるＴＦＴ基板２６００を用いて半導体装置
として液晶表示モジュールを構成する一例を示している。
【０２０４】
図１５は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシ
ール材２６０２により固着され、その間にＴＦＴ等を含む画素部２６０３、液晶層を含む
表示素子２６０４、及び着色層２６０５が設けられ表示領域を形成している。着色層２６
０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対
応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０
１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設されている。光源
は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブ
ル配線基板２６０９によりＴＦＴ基板２６００の配線回路部２６０８と接続され、コント
ロール回路や電源回路などの外部回路が組みこまれている。また偏光板と、液晶層との間
に位相差板を有した状態で積層してもよい。
【０２０５】
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇ
ｎｍｅｎｔ）、ＡＳＭ（Ａｘｉａｌｌｙ  Ｓｙｍｍｅｔｒｉｃ  ａｌｉｇｎｅｄ  Ｍｉｃ
ｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ  Ｃｏｍｐｅｎｓａｔｅｄ  Ｂｉｒｅ
ｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ  Ｃ
ｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ  Ｌｉｑｕｉｄ
Ｃｒｙｓｔａｌ）などを用いることができる。
【０２０６】
以上の工程により、動作の安定性に優れた薄膜トランジスタを搭載した表示装置を作製で
きる。本実施の形態の液晶表示装置は動作の安定性に優れた薄膜トランジスタを搭載して
いるため信頼性が高い。
【０２０７】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２０８】
（実施の形態７）
本実施の形態では、本発明の半導体装置の一態様として発光表示装置を示す。表示装置の
有する表示素子としては、ここではエレクトロルミネッセンスを利用する発光素子を用い
て示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物である
か、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機
ＥＬ素子と呼ばれている。
【０２０９】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子及び正孔が
それぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリ
ア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、
その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発
光素子は、電流励起型の発光素子と呼ばれる。
【０２１０】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
【０２１１】
図１６は、本発明の一態様を適用した半導体装置の例としてデジタル時間階調駆動を適用
可能な画素構成の一例を示す図である。
【０２１２】
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は実施の形態３で示したインジウム、ガリウム、及び亜鉛を含む酸化物半導体層をチャネ
ル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
【０２１３】
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極層）に接続されている
。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同
一基板上に形成される共通電位線と電気的に接続される。
【０２１４】
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
【０２１５】
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極層との間で容量が形成されていてもよい。
【０２１６】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
【０２１７】
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異な
らせることで、図１６と同じ画素構成を用いることができる。
【０２１８】
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
【０２１９】
なお、図１６に示す画素構成は、これに限定されない。例えば、図１６に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
【０２２０】
次に、発光素子の構成について、図１７を用いて説明する。ここでは、駆動用ＴＦＴがｎ
型の場合を例に挙げて、画素の断面構造について説明する。図１７（Ａ）（Ｂ）（Ｃ）の
半導体装置に用いられる駆動用ＴＦＴであるＴＦＴ７００１、７０１１、７０２１は、実
施の形態３で示す薄膜トランジスタと同様に作製できる。
【０２２１】
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上に薄膜トランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取
り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対
側の面から発光を取り出す両面射出構造の発光素子があり、本発明の一態様の画素構成は
どの射出構造の発光素子にも適用することができる。
【０２２２】
上面射出構造の発光素子について図１７（Ａ）を用いて説明する。
【０２２３】
図１７（Ａ）に、駆動用ＴＦＴであるＴＦＴ７００１がｎ型で、発光素子７００２から発
せられる光が陽極７００５側に抜ける場合の、画素の断面図を示す。図１７（Ａ）では、
発光素子７００２の陰極７００３と駆動用ＴＦＴであるＴＦＴ７００１が電気的に接続さ
れており、陰極７００３上に発光層７００４、陽極７００５が順に積層されている。陰極
７００３は仕事関数が小さく、なおかつ光を反射する導電膜であれば様々の材料を用いる
ことができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。そして
発光層７００４は、単数の層で構成されていても、複数の層が積層されるように構成され
ていてもどちらでも良い。複数の層で構成されている場合、陰極７００３上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なおこれらの層を
全て設ける必要はない。陽極７００５は光を透過する透光性を有する導電性材料を用いて
形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むイン
ジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫
酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【０２２４】
陰極７００３及び陽極７００５で発光層７００４を挟んでいる領域が発光素子７００２に
相当する。図１７（Ａ）に示した画素の場合、発光素子７００２から発せられる光は、矢
印で示すように陽極７００５側に射出する。
【０２２５】
次に、下面射出構造の発光素子について図１７（Ｂ）を用いて説明する。駆動用ＴＦＴ７
０１１がｎ型で、発光素子７０１２から発せられる光が陰極７０１３側に射出する場合の
、画素の断面図を示す。図１７（Ｂ）では、駆動用ＴＦＴ７０１１と電気的に接続された
透光性を有する導電膜７０１７上に、発光素子７０１２の陰極７０１３が成膜されており
、陰極７０１３上に発光層７０１４、陽極７０１５が順に積層されている。なお、陽極７
０１５が透光性を有する場合、陽極上を覆うように、光を反射または遮蔽するための遮蔽
膜７０１６が成膜されていてもよい。陰極７０１３は、図１７（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜
厚を有するアルミニウム膜を、陰極７０１３として用いることができる。そして発光層７
０１４は、図１７（Ａ）と同様に、単数の層で構成されていても、複数の層が積層される
ように構成されていてもどちらでも良い。陽極７０１５は光を透過する必要はないが、図
１７（Ａ）と同様に、透光性を有する導電性材料を用いて形成することができる。そして
遮蔽膜７０１６は、例えば光を反射する金属等を用いることができるが、金属膜に限定さ
れない。例えば黒の顔料を添加した樹脂等を用いることもできる。
【０２２６】
陰極７０１３及び陽極７０１５で、発光層７０１４を挟んでいる領域が発光素子７０１２
に相当する。図１７（Ｂ）に示した画素の場合、発光素子７０１２から発せられる光は、
矢印で示すように陰極７０１３側に射出する。
【０２２７】
次に、両面射出構造の発光素子について、図１７（Ｃ）を用いて説明する。図１７（Ｃ）
では、駆動用ＴＦＴ７０２１と電気的に接続された透光性を有する導電膜７０２７上に、
発光素子７０２２の陰極７０２３が成膜されており、陰極７０２３上に発光層７０２４、
陽極７０２５が順に積層されている。陰極７０２３は、図１７（Ａ）の場合と同様に、仕
事関数が小さい導電性材料であれば様々な材料を用いることができる。ただしその膜厚は
、光を透過する程度とする。例えば２０ｎｍの膜厚を有するＡｌを、陰極７０２３として
用いることができる。そして発光層７０２４は、図１７（Ａ）と同様に、単数の層で構成
されていても、複数の層が積層されるように構成されていてもどちらでも良い。陽極７０
２５は、図１７（Ａ）と同様に、光を透過する透光性を有する導電性材料を用いて形成す
ることができる。
【０２２８】
陰極７０２３と、発光層７０２４と、陽極７０２５とが重なっている部分が発光素子７０
２２に相当する。図１７（Ｃ）に示した画素の場合、発光素子７０２２から発せられる光
は、矢印で示すように陽極７０２５側と陰極７０２３側の両方に射出する。
【０２２９】
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
【０２３０】
なお本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用ＴＦＴ）と
発光素子が電気的に接続されている例を示したが、駆動用ＴＦＴと発光素子との間に電流
制御用ＴＦＴが接続されている構成であってもよい。
【０２３１】
なお本実施の形態で示す半導体装置は、図１７に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
【０２３２】
次に、本発明の半導体装置の一態様に相当する発光表示パネル（発光パネルともいう）の
外観及び断面について、図１８を用いて説明する。図１８（Ａ）は第１の基板上に実施の
形態３と同様に形成したインジウム、ガリウム、及び亜鉛を含む酸化物半導体層を用いた
薄膜トランジスタと、発光素子を第２の基板との間にシール材によって封止したパネルの
平面図であり、図１８（Ｂ）は、図１８（Ａ）のＨ−Ｉにおける断面図に相当する。
【０２３３】
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
【０２３４】
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、薄膜トランジスタを複数有し
ており、図１８（Ｂ）では、画素部４５０２に含まれる薄膜トランジスタ４５１０と、信
号線駆動回路４５０３ａに含まれる薄膜トランジスタ４５０９とを例示している。
【０２３５】
薄膜トランジスタ４５０９、４５１０はｎチャネル型薄膜トランジスタであり、実施の形
態３に示す薄膜トランジスタを適用することができる。
【０２３６】
また発光素子４５１１が有する画素電極層である第１の電極層４５１７は、薄膜トランジ
スタ４５１０のソース電極層またはドレイン電極層と電気的に接続されている。なお発光
素子４５１１の構成は、第１の電極層４５１７、電界発光層４５１２、第２の電極層４５
１３の積層構造であるが、本実施の形態に示した構成に限定されない。発光素子４５１１
から取り出す光の方向などに合わせて、発光素子４５１１の構成は適宜変えることができ
る。
【０２３７】
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
【０２３８】
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
【０２３９】
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化珪素膜、
窒化酸化珪素膜、ＤＬＣ膜等を形成することができる。
【０２４０】
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
【０２４１】
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、薄膜トランジスタ４５０９、４
５１０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
【０２４２】
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
【０２４３】
発光素子４５１１からの光の取り出し方向に位置する第２の基板４５０６は透光性でなけ
ればならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたは
アクリルフィルムのような透光性を有する材料を用いる。
【０２４４】
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、
ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶ
Ａ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材として窒
素を用いた。
【０２４５】
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
【０２４６】
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１８の構成に
限定されない。
【０２４７】
以上の工程により、動作の安定性に優れた薄膜トランジスタを搭載した表示装置を作製で
きる。本実施例の発光表示装置（表示パネル）は動作の安定性に優れた薄膜トランジスタ
を搭載しているため信頼性が高い。
【０２４８】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２４９】
（実施の形態８）
本発明の一態様が例示する表示装置は、電子ペーパーとして適用することができる。電子
ペーパーは、情報を表示するものであればあらゆる分野の電子機器に用いることが可能で
ある。例えば、電子ペーパーを用いて、電子書籍（電子ブック）、ポスター、電車などの
乗り物の車内広告、クレジットカード等の各種カードにおける表示等に適用することがで
きる。半導体装置の一例を図１９、図２０に示す。
【０２５０】
図１９（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適用
した電子ペーパーを用いれば短時間で広告の表示を変えることができる。また、表示も崩
れることなく安定した画像が得られる。なお、ポスターは無線で情報を送受信できる構成
としてもよい。
【０２５１】
また、図１９（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、本発明の一態様を適
用した電子ペーパーを用いれば人手を多くかけることなく短時間で広告の表示を変えるこ
とができる。また表示も崩れることなく安定した画像が得られる。なお、車内広告は無線
で情報を送受信できる構成としてもよい。
【０２５２】
また、図２０は、電子書籍２７００の一例を示している。例えば、電子書籍２７００は、
筐体２７０１及び筐体２７０３の２つの筐体で構成されている。筐体２７０１及び筐体２
７０３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を
行うことができる。このような構成により、紙の書籍のような動作を行うことが可能とな
る。
【０２５３】
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５及び表示部２７０７は、続き画面を表示する構成としても
よいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすること
で、例えば右側の表示部（図２０では表示部２７０５）に文章を表示し、左側の表示部（
図２０では表示部２７０７）に画像を表示することができる。
【０２５４】
また、図２０では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタ及びＵＳＢケ
ーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成と
してもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成として
もよい。
【０２５５】
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
【０２５６】
以上の工程により、動作の安定性に優れた薄膜トランジスタを搭載した半導体装置を作製
できる。動作の安定性に優れた薄膜トランジスタを搭載した半導体装置は信頼性が高い。
【０２５７】
（実施の形態９）
本発明の一態様に係る半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯
型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げら
れる。
【０２５８】
図２１（Ａ）は、テレビジョン装置９６００の一例を示している。テレビジョン装置９６
００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映
像を表示することが可能である。また、ここでは、スタンド９６０５により筐体９６０１
を支持した構成を示している。
【０２５９】
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
【０２６０】
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２６１】
図２１（Ｂ）は、デジタルフォトフレーム９７００の一例を示している。例えば、デジタ
ルフォトフレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示
部９７０３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影
した画像データを表示させることで、通常の写真立てと同様に機能させることができる。
【０２６２】
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
【０２６３】
また、デジタルフォトフレーム９７００は、無線で情報を送受信出来る構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
【０２６４】
図２２（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２２（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明の
一態様に係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構
成とすることができる。図２２（Ａ）に示す携帯型遊技機は、記録媒体に記録されている
プログラム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通
信を行って情報を共有する機能を有する。なお、図２２（Ａ）に示す携帯型遊技機が有す
る機能はこれに限定されず、様々な機能を有することができる。
【０２６５】
図２２（Ｂ）は大型遊技機であるスロットマシン９９００の一例を示している。スロット
マシン９９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロット
マシン９９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン
投入口、スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述の
ものに限定されず、少なくとも本発明の一態様に係る半導体装置を備えた構成であればよ
く、その他付属設備が適宜設けられた構成とすることができる。
【０２６６】
図２３は、携帯電話機１０００の一例を示している。携帯電話機１０００は、筐体１００
１に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、
スピーカ１００５、マイク１００６などを備えている。
【０２６７】
図２３に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情報を入
力ことができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示部１００
２を指などで触れることにより行うことができる。
【０２６８】
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
【０２６９】
例えば、電話を掛ける、或いはメールを作製する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
【０２７０】
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
【０２７１】
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
【０２７２】
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
【０２７３】
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指を触れることで、掌紋、指紋等を撮像することで、本人認証を行うことがで
きる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシ
ング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。
【０２７４】
以上の工程により、動作の安定性に優れた薄膜トランジスタを搭載した電子機器を作製で
きる。以上の電子機器は動作の安定性に優れた薄膜トランジスタを搭載しているため、信
頼性が高い。
【実施例１】
【０２７５】
本実施例では、薄膜トランジスタの作製工程及びそのトランジスタ特性について説明する
。
【０２７６】
図２４に本実施例の薄膜トランジスタの構成を示す。本実施例の薄膜トランジスタ１５５
は、基板１００上にゲート電極層１１１が形成され、ゲート電極層１１１上にゲート絶縁
膜１０２が形成され、ソース電極層及びドレイン電極層となる第１電極層１１５ａ及び第
２電極層１１５ｂが端部をゲート電極層１１１に重畳してゲート絶縁膜１０２上に形成さ
れている。第１半導体層１１３は、ゲート電極層１１１と重畳し、ゲート絶縁膜１０２、
第１電極層１１５ａ及び第２電極層１１５ｂの側面部、並びに第１保護層１１４ａ及び第
２保護層１１４ｂの側面部と上面部と接するように設けられている。
【０２７７】
本実施例では厚み０．７ｍｍの無アルカリガラス（コーニング社製：ＥＡＧＬＥ２０００
）を基板１００に用いた。次に、スパッタリング法を用いてゲート電極となる１００ｎｍ
のタングステン膜を成膜し、フォトマスクを用いて形成したレジストマスクを使い、タン
グステン膜の不要な部分をエッチングして除去して配線及びゲート電極層を形成する。こ
のときゲート電極層の端部に段切れ防止のテーパーが形成されるようにエッチングする。
【０２７８】
次に、基板１００及びゲート電極層１１１上にプラズマＣＶＤ法を用いて１００ｎｍの酸
化珪素膜を成膜し、ゲート絶縁膜１０２に用いる。
【０２７９】
次に、ソース電極層及びドレイン電極層となる導電膜として、スパッタリング法により１
００ｎｍのチタン膜を成膜する。
【０２８０】
ソース電極層及びドレイン電極層となるチタン膜の成膜後、チタン膜を大気にさらすこと
なく連続して第２半導体層を成膜する。本実施例では、搬送室に複数の成膜室が接続した
マルチチャンバー型のスパッタリング装置を用い、成膜後のチタン膜を大気にさらすこと
なく第２半導体層の成膜室へ基板を搬送する。
【０２８１】
本実施例では、第２半導体層となるインジウム、ガリウム及び亜鉛を含む酸化物半導体膜
をスパッタリング法によりチタン膜上に成膜する。第２半導体層の成膜は、酸化インジウ
ム、酸化ガリウム、及び酸化亜鉛の組成比を１：１：１（＝Ｉｎ２Ｏ３：Ｇａ２Ｏ３：Ｚ
ｎＯ）として焼結した直径１２インチのターゲット（Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５
）を用いて行う。基板とターゲットの間との距離を６０ｍｍとする。スパッタリング法の
条件は、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷとし、アルゴンガスと酸素を混合
した雰囲気中（アルゴンガス：酸素＝１０：５）で成膜する。なお、第２半導体層の膜厚
は５ｎｍとする。
【０２８２】
次に、フォトマスクを用いて形成したレジストマスクを使い、第２半導体層の不要な部分
をエッチングして除去して、第１保護層１１４ａ及び第２保護層１１４ｂを形成する。次
に、同じレジストマスクを用いてとチタン膜の不要な部分をエッチングして除去して、配
線及びソース電極層及びドレイン電極層となる第１電極層１１５ａ及び第２電極層１１５
ｂを形成する。
【０２８３】
第１半導体層１１３を形成する前に、酸素ガスとアルゴンガスを導入して第１保護層１１
４ａ及び第２保護層１１４ｂと露出しているゲート絶縁膜１０２の表面に逆スパッタを行
い、酸素ラジカル又は酸素を照射して、表面に付着しているゴミや不純物を除去する。な
お、逆スパッタ処理により、ゲート絶縁膜１０２や第１保護層１１４ａと第２保護層１１
４ｂの端部は、表面が削られてわずかに薄くなる場合や、端部が丸くなる場合がある。第
１保護層１１４ａ及び第２保護層１１４ｂの端部が削られてテーパー角が緩やかになると
、次に積層する第１半導体層１１３がテーパー部分を被覆し易くなるため、段切れを起こ
しにくくなる。
【０２８４】
次に、第１半導体層１１３となるインジウム、ガリウム及び亜鉛を含む酸化物半導体膜を
スパッタリング法により１００ｎｍの厚みになるよう成膜する。本実施例では、第１半導
体と第２半導体は同じ条件で成膜を行うため、第２半導体層は第１半導体層以下の導電率
を有することになる。次に、フォトマスクを用いて形成したレジストマスクを使い、第１
半導体層１１３の不要な部分をエッチングして除去して、薄膜トランジスタ１５５を形成
する。
【０２８５】
次に、薄膜トランジスタ１５５が形成された基板を炉中で３５０℃、窒素雰囲気下、１時
間の熱処理を施す。この熱処理により酸化物半導体膜を構成しているＩｎ−Ｇａ−Ｚｎ−
Ｏ系非単結晶膜の原子レベルの再配列が行われる。この熱処理によりキャリアの移動を阻
害する歪が解放されるため、ここでの熱処理（光アニールも含む）は重要である。
【０２８６】
本実施例で同一基板上に作製したチャネル長が１０μｍ、チャネル幅が１００μｍの１５
個の薄膜トランジスタの電気特性を測定した。結果を図２５に示す。このように、バラツ
キが抑制された１５個の薄膜トランジスタを同一基板上に作製できた。なお、ゲート電圧
Ｖｇが１０Ｖ、ドレイン電圧Ｖｄが１０Ｖのとき、オン電流（Ｉｏｎ）は２×１０−４Ａ
であり高かった。また、最小オフ電流（Ｉｏｆｆ＿ｍｉｎ）は１×１０−１２Ａ以下と低
く、１０８以上の高いオン・オフ比を観測した。また、１３ｃｍ２／Ｖ・ｓを超える高い
電界効果移動度を観測した。本実施例で作製したトランジスタはバラツキが抑制されただ
けでなく、高いオン・オフ比を有していた。また、高い電界効果移動度を有していた。
【符号の説明】
【０２８７】
１００    基板
１０２    ゲート絶縁膜
１０３    半導体膜
１０４    半導体膜
１０５    導電膜
１０９    層間絶縁膜
１１１    ゲート電極層
１１３    半導体層
１１４ａ    保護層
１１４ｂ    保護層
１１４ｃ    保護層
１１５ａ    電極層
１１５ｂ    電極層
１１５ｃ    電極層
１１８    配線
１２３    容量配線
１２４    コンタクトホール
１２６    コンタクトホール
１２８    画素電極層
１３１    レジストマスク
１３２    レジストマスク
１５１    薄膜トランジスタ
１５２    薄膜トランジスタ
１５３    薄膜トランジスタ
１５４    薄膜トランジスタ
１５５    薄膜トランジスタ
５８０    基板
５８１    薄膜トランジスタ
５８３    ゲート絶縁層
５８４    絶縁層
５８５    絶縁層
５８７    電極層
５８８    電極層
５８９    球形粒子
５９０ａ    黒色領域
５９０ｂ    白色領域
５９４    キャビティ
５９５    充填材
１０００    携帯電話機
１００１    筐体
１００２    表示部
１００３    操作ボタン
１００４    外部接続ポート
１００５    スピーカ
１００６    マイク
２６００    ＴＦＴ基板
２６０１    対向基板
２６０２    シール材
２６０３    画素部
２６０４    表示素子
２６０５    着色層
２６０６    偏光板
２６０７    偏光板
２６０８    配線回路部
２６０９    フレキシブル配線基板
２６１０    冷陰極管
２６１１    反射板
２６１２    回路基板
２６１３    拡散板
２６３１    ポスター
２６３２    車内広告
２７００    電子書籍
２７０１    筐体
２７０３    筐体
２７０５    表示部
２７０７    表示部
２７１１    軸部
２７２１    電源
２７２３    操作キー
２７２５    スピーカ
４００１    基板
４００２    画素部
４００３    信号線駆動回路
４００４    走査線駆動回路
４００５    シール材
４００６    基板
４００８    液晶層
４０１０    薄膜トランジスタ
４０１１    薄膜トランジスタ
４０１３    液晶素子
４０１５    接続端子電極
４０１６    端子電極
４０１８    ＦＰＣ
４０１９    異方性導電膜
４０２０    絶縁層
４０２１    絶縁層
４０３０    画素電極層
４０３１    対向電極層
４０３２    絶縁層
４５０１    基板
４５０２    画素部
４５０３ａ    信号線駆動回路
４５０４ａ    走査線駆動回路
４５０５    シール材
４５０６    基板
４５０７    充填材
４５０９    薄膜トランジスタ
４５１０    薄膜トランジスタ
４５１１    発光素子
４５１２    電界発光層
４５１３    電極層
４５１５    接続端子電極
４５１６    端子電極
４５１７    電極層
４５１８ａ    ＦＰＣ
４５１９    異方性導電膜
４５２０    隔壁
５３００    基板
５３０１    画素部
５３０２    走査線駆動回路
５３０３    信号線駆動回路
５４００    基板
５４０１    画素部
５４０２    走査線駆動回路
５４０３    信号線駆動回路
５４０４    走査線駆動回路
５５０１    配線
５５０２    配線
５５０３    配線
５５０４    配線
５５０５    配線
５５０６    配線
５５４３    ノード
５５４４    ノード
５５７１    薄膜トランジスタ
５５７２    薄膜トランジスタ
５５７３    薄膜トランジスタ
５５７４    薄膜トランジスタ
５５７５    薄膜トランジスタ
５５７６    薄膜トランジスタ
５５７７    薄膜トランジスタ
５５７８    薄膜トランジスタ
５６０１    ドライバＩＣ
５６０２    スイッチ群
５６０３ａ    薄膜トランジスタ
５６０３ｂ    薄膜トランジスタ
５６０３ｃ    薄膜トランジスタ
５６１１    配線
５６１２    配線
５６１３    配線
５６２１    配線
５７０１    フリップフロップ
５７０３ａ    タイミング
５７０３ｂ    タイミング
５７０３ｃ    タイミング
５７１１    配線
５７１２    配線
５７１３    配線
５７１４    配線
５７１５    配線
５７１６    配線
５７１７    配線
５７２１    信号
５８０３ａ    タイミング
５８０３ｂ    タイミング
５８０３ｃ    タイミング
５８２１    信号
６４００    画素
６４０１    スイッチング用トランジスタ
６４０２    駆動用トランジスタ
６４０３    容量素子
６４０４    発光素子
６４０５    信号線
６４０６    走査線
６４０７    電源線
６４０８    共通電極
７００１    ＴＦＴ
７００２    発光素子
７００３    陰極
７００４    発光層
７００５    陽極
７０１１    駆動用ＴＦＴ
７０１２    発光素子
７０１３    陰極
７０１４    発光層
７０１５    陽極
７０１６    遮蔽膜
７０１７    導電膜
７０２１    駆動用ＴＦＴ
７０２２    発光素子
７０２３    陰極
７０２４    発光層
７０２５    陽極
７０２７    導電膜
９６００    テレビジョン装置
９６０１    筐体
９６０３    表示部
９６０５    スタンド
９６０７    表示部
９６０９    操作キー
９６１０    リモコン操作機
９７００    デジタルフォトフレーム
９７０１    筐体
９７０３    表示部
９８８１    筐体
９８８２    表示部
９８８３    表示部
９８８４    スピーカ部
９８８５    入力手段（操作キー）
９８８６    記録媒体挿入部
９８８７    接続端子
９８８８    センサ
９８８９    マイクロフォン
９８９０    ＬＥＤランプ
９８９１    筐体
９８９３    連結部
９９００    スロットマシン
９９０１    筐体
９９０３    表示部
【図１】
2014239244.tif 000003
【図２】
2014239244.tif 000004
【図３】
2014239244.tif 000005
【図４】
2014239244.tif 000006
【図５】
2014239244.tif 000007
【図６】
2014239244.tif 000008
【図７】
2014239244.tif 000009
【図８】
2014239244.tif 000010
【図９】
2014239244.tif 000011
【図１０】
2014239244.tif 000012
【図１１】
2014239244.tif 000013
【図１２】
2014239244.tif 000014
【図１３】
2014239244.tif 000015
【図１４】
2014239244.tif 000016
【図１５】
2014239244.tif 000017
【図１６】
2014239244.tif 000018
【図１７】
2014239244.tif 000019
【図１８】
2014239244.tif 000020
【図１９】
2014239244.tif 000021
【図２０】
2014239244.tif 000022
【図２１】
2014239244.tif 000023
【図２２】
2014239244.tif 000024
【図２３】
2014239244.tif 000025
【図２４】
2014239244.tif 000026
【図２５】
2014239244.tif 000027