(57)【要約】【課題】２つの信号間の遅延差を正確に測定することができる遅延差検出回路、半導体装置および半導体装置の遅延差検出方法の提供を図る。【解決手段】第１信号ＣＬＫにおける正または負のいずれか一方の論理の第１論理信号ＣＬＫ、および、第２信号Ｄinにおける正または負のいずれか一方の第２論理信号Ｎ１：／Ｄinに従って変化する第１出力Ｑ１を出力する第１ユニット３ａと、前記第１論理信号と反対論理の第３論理信号Ｎ２：／ＣＬＫ、および、前記第２論理信号と反対論理の第４論理信号Ｄinに従って変化する第２出力Ｑ２を出力する第２ユニット３ｂと、を有し、前記第２信号をスイープさせながら、前記第１ユニットの出力が変化する第１変化点および前記第２ユニットの出力が変化する第２変化点を測定し、測定された前記第１変化点および前記第２変化点の中間値を得ることで前記第１信号および前記第２信号の遅延差を求める。【選択図】図８
2014216984.tif 000002
【特許請求の範囲】
【請求項１】
第１信号および第２信号の遅延差を測定する遅延差検出回路であって、
前記第１信号における正または負のいずれか一方の論理の第１論理信号、および、前記第２信号における正または負のいずれか一方の第２論理信号に従って変化する第１出力を出力する第１ユニットと、
前記第１論理信号と反対論理の第３論理信号、および、前記第２論理信号と反対論理の第４論理信号に従って変化する第２出力を出力する第２ユニットと、を有し、
前記第２信号をスイープさせながら、前記第１ユニットの出力が変化する第１変化点および前記第２ユニットの出力が変化する第２変化点を測定し、測定された前記第１変化点および前記第２変化点の中間値を得ることで前記第１信号および前記第２信号の遅延差を求める、
ことを特徴とする遅延差検出回路。
【請求項２】
前記第１ユニットは、
前記第１論理信号および前記第２論理信号の変化タイミングを検知する第１論理ゲートと、
前記第１論理ゲートの出力におけるパルスを検出して保持する第１ラッチ回路と、を有し、
前記第２ユニットは、
前記第３論理信号および前記第４論理信号の変化タイミングを検知する第２論理ゲートと、
前記第２論理ゲートの出力におけるパルスを検出して保持する第２ラッチ回路と、を有する、
ことを特徴とする請求項１に記載の遅延差検出回路。
【請求項３】
前記第１ユニットに設けられた第１論理反転素子は、前記第２信号を受け取って論理反転して前記第２論理信号を出力し、
前記第２ユニットに設けられた第２論理反転素子は、前記第１信号を受け取って論理反転して前記第３論理信号を出力する、
ことを特徴とする請求項１または請求項２に記載の遅延差検出回路。
【請求項４】
前記第２ユニットは、
前記共通回路構成部と、
前記第２信号を受け取って論理反転して前記第４論理信号を出力する第１論理反転素子と、
前記第１信号を受け取って論理反転して前記第３論理信号を出力する第２論理反転素子と、を含む、
ことを特徴とする請求項１または請求項２に記載の遅延差検出回路。
【請求項５】
マクロが設けられた半導体装置であって、
第１信号が入力される第１入力パッドと、
第２信号が入力される第２入力パッドと、
前記第１入力パッドから前記マクロに対して前記第１信号を入力するときに生じる第１遅延、および、前記第２入力パッドから前記マクロに対して前記第２信号を入力するときに生じる第２遅延の遅延差を測定可能とする遅延差検出回路と、
前記遅延差検出回路からの第１出力を出力する第１出力パッドと、
前記遅延差検出回路からの第２出力を出力する第２出力パッドと、を有し、
前記遅延差検出回路は、請求項１乃至請求項４のいずれか１項に記載の遅延差検出回路であり、
前記第１出力は、前記遅延差検出回路における前記第１ユニットの出力であり、
前記第２出力は、前記遅延差検出回路における前記第２ユニットの出力である、
ことを特徴とする半導体装置。
【請求項６】
マクロが設けられた半導体装置において、第１入力パッドからの第１信号が前記マクロに入力されるまでの第１遅延と、第２入力パッドからの第２信号が前記マクロに入力されるまでの第２遅延の遅延差を測定する半導体装置の遅延差検出方法であって、
前記第１信号における正または負のいずれか一方の論理の第１論理信号、および、前記第２信号における正または負のいずれか一方の第２論理信号に従って変化する第１出力を出力し、
前記第１論理信号と反対論理の第３論理信号、および、前記第２論理信号と反対論理の第４論理信号に従って変化する第２出力を出力し、
前記第２信号をスイープさせながら、前記第１ユニットの出力が変化する第１変化点および前記第２ユニットの出力が変化する第２変化点を測定し、
測定された前記第１変化点および前記第２変化点の中間値を得ることで前記第１信号および前記第２信号の遅延差を求める、
ことを特徴とする半導体装置の遅延差検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書で言及する実施例は、遅延差検出回路、半導体装置および半導体装置の遅延差検出方法に関する。
【背景技術】
【０００２】
近年、マクロを搭載した半導体装置(チップ：ＬＳＩ)が幅広く使用されており、そのマクロが入力時のデータを正しく取り込んで出力信号を生成できるように、セットアップ時間やホールド時間などのタイミング制約が定義されている。
【０００３】
そして、クロックのエッジ前の最小時間(セットアップ時間)およびクロックのエッジ後の最小時間(ホールド時間)の間は、入力データが安定していることが求められている。
【０００４】
すなわち、タイミング制約が定義されていないと、クロックのエッジ前後の不安定なデータを取り込むことになるだけでなく、出力が高レベル『Ｈ』と低レベル『Ｌ』の中間のレベルになるメタステーブルが生じることになる。
【０００５】
ところで、従来、半導体装置における信号のタイミング誤差を検出する技術としては、様々な提案がなされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１１６４３５号公報
【特許文献２】特開２００６−２４４５５６号公報
【特許文献３】特開２００８−２５６４９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述したように、例えば、マクロを搭載したチップにおいて、そのマクロが入力時のデータを正しく取り込んで出力信号を生成できるように、セットアップ時間やホールド時間などのタイミング制約が定義されている。
【０００８】
ここで、例えば、マクロに対するデータおよびクロックのタイミングは直接測定することができず、また、チップの端子(パッド)からマクロの入力までデータおよびクロックの遅延は等しくないため、タイミング制約を定義するのが難しくなっている。
【０００９】
上述したセットアップ時間やホールド時間などのタイミング制約は、チップの集積度が向上し、また、クロック速度が高速化するに従って重要なものとなって来ている。
【課題を解決するための手段】
【００１０】
一実施形態によれば、第１信号および第２信号の遅延差を測定する遅延差検出回路であって、第１ユニットと、第２ユニットと、を有する遅延差検出回路が提供される。
【００１１】
前記第１ユニットは、前記第１信号における正または負のいずれか一方の論理の第１論理信号、および、前記第２信号における正または負のいずれか一方の第２論理信号に従って変化する第１出力を出力する。前記第２ユニットは、前記第１論理信号と反対論理の第３論理信号、および、前記第２論理信号と反対論理の第４論理信号に従って変化する第２出力を出力する。
【００１２】
前記第２信号をスイープさせながら、前記第１ユニットの出力が変化する第１変化点および前記第２ユニットの出力が変化する第２変化点を測定する。測定された前記第１変化点および前記第２変化点の中間値を得ることで前記第１信号および前記第２信号の遅延差を求める。
【発明の効果】
【００１３】
開示の遅延差検出回路、半導体装置および半導体装置の遅延差検出方法は、２つの信号間の遅延差を正確に測定することができるという効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】図１は、半導体装置における信号の遅延差を説明するための図である。
【図２】図２は、半導体装置の遅延差検出方法の一例を説明するための図である。
【図３】図３は、図２に示す半導体装置の遅延差検出方法の一例に適用されるＤ型フリップフロップを示す回路図である。
【図４】図４は、図３に示すＤ型フリップフロップの動作を説明するための図である。
【図５】図５は、半導体装置の遅延差検出方法の他の例を説明するための図である。
【図６】図６は、図５に示す半導体装置の遅延差検出方法における課題を説明するための図である。
【図７】図７は、図５に示す半導体装置の遅延差検出方法の変形例における課題を説明するための図である。
【図８】図８は、第１実施例に係る半導体装置における遅延差検出回路を示す回路図である。
【図９】図９は、図８に示す半導体装置における動作を説明するための図(その１)である。
【図１０】図１０は、図８に示す半導体装置における動作を説明するための図(その２)である。
【図１１】図１１は、図８に示す半導体装置における動作を説明するための図(その３)である。
【図１２】図１２は、第１実施例に係る半導体装置の遅延差検出方法を説明するための図である。
【図１３】図１３は、第２実施例に係る半導体装置における遅延差検出回路を示す回路図である。
【図１４】図１４は、図１３に示す半導体装置における動作を説明するための図(その１)である。
【図１５】図１５は、図１３に示す半導体装置における動作を説明するための図(その２)である。
【図１６】図１６は、図１３に示す半導体装置における動作を説明するための図(その３)である。
【図１７】図１７は、第２実施例に係る半導体装置の遅延差検出方法を説明するための図である。
【発明を実施するための形態】
【００１５】
まず、遅延差検出回路、半導体装置および半導体装置の遅延差検出方法の実施例を詳述する前に、図１〜図７を参照して、半導体装置の遅延差検出方法の例およびその課題を説明する。
【００１６】
図１は、半導体装置における信号の遅延差を説明するための図であり、図１(a)は、マクロを搭載したチップ(半導体装置)の一例を示すブロック図であり、図１(b)は、図１(a)に示すチップの信号遅延を説明するためのタイミング図である。
【００１７】
図１(a)および図１(b)において、参照符号１はチップ、２はマクロ、Ｃdinはチップ１の入力データ、Ｃclkはチップ１の入力クロック、Ｍdinはマクロ２の入力データ、そして、Ｍclkはマクロ２の入力クロックを示す。
【００１８】
なお、Ｄdは、チップ１のデータ入力からマクロ２のデータ入力までの遅延(データ遅延)を示し、また、Ｄclkは、チップ１のクロック入力からマクロ２のクロック入力までの遅延(クロック遅延)を示す。
【００１９】
図１(a)に示されるように、例えば、チップ１上には、様々なマクロ２(図１(a)では、説明を簡略化するために１つのマクロのみを示す)が配置(搭載)されている。
【００２０】
このようなマクロ２において、その入力クロックＭclkに対する入力データＭdinのセットアップ時間(ホールド時間)は、直接測定することが困難なため、チップ１のパッド(端子)からマクロ２の入力までの遅延時間を測定することが行われている。
【００２１】
すなわち、図１(b)に示されるように、例えば、マクロ２のセットアップ時間Ｔsum、チップ１のセットアップ時間をＴsucとすると、次の[式１]が成り立つ。
Ｔsuc ＋ Ｄclk ＝ Ｄd ＋ Ｔsum     …… [式１]
【００２２】
従って、マクロ２のセットアップ時間Ｔsumは、次の[式２]により求めることができる。
Ｔsum ＝ Ｔsuc ＋ Ｄclk − Ｄd     …… [式２]
【００２３】
すなわち、Ｔsumは、チップ１のデータ入力からマクロ２のデータ入力までのデータ遅延Ｄd、チップ１のクロック入力からマクロ２のクロック入力までのクロック遅延Ｄclk、および、チップ１のセットアップ時間Ｔsucを測定することにより求めることができる。
【００２４】
ここで、チップ１のセットアップ時間Ｔsucは、チップ１のパッドからクロックＣＬＫおよび入力データＤinを与えることにより測定することができる。なお、データ遅延Ｄdおよびクロック遅延Ｄclk(ＤclkとＤdの遅延差)は、例えば、図２の遅延差検出回路により求めることができる。
【００２５】
図２は、半導体装置の遅延差検出方法の一例を説明するための図であり、図２(a)は、マクロ２および遅延差検出回路３を搭載したチップを示すブロック図であり、図２(b)は、図２(a)に示すチップの信号遅延を説明するためのタイミング図である。
【００２６】
図２(a)において、参照符号３は、遅延差検出回路(Ｄ型フリップフロップ(D Flip-Flop：ＤＦＦ))を示す。なお、図２(a)においても、説明を簡略化するために１つのマクロのみを示すが、チップ１には、複数のマクロが搭載されるのはいうまでもない。
【００２７】
図２(a)に示されるように、チップ１には、ＤＦＦ(遅延差検出回路)３が設けられ、データ遅延Ｄdとクロック遅延Ｄclkの遅延差を測定するようになっている。すなわち、ＤＦＦ３のデータ入力には、チップ１の入力データＣdinが入力され、ＤＦＦ３のクロック入力には、チップ１の入力クロックＣclkが入力され、ＤＦＦ３の出力(Ｑ)は、チップ１の外部に取り出されるようになっている。
【００２８】
ここで、例えば、ＤＦＦ３のデータ入力とマクロ２のデータ入力までの距離と、ＤＦＦ３のクロック入力とマクロ２のクロック入力までの距離はほぼ等しくされ、それらの間に遅延が存在しても相殺してＤdとＤclkの遅延差を正確に検出できるようになっている。
【００２９】
図２(b)に示されるように、例えば、入力データＣdinの立ち上がりタイミングを時間的に変化(スイープ)させ、ＤＦＦ３により、その入力データＣdinの遷移を入力クロックＣclkで取り込み、出力Ｑの立ち上がりタイミングをチップ１の外部で測定する。
【００３０】
この入力データＣdin，入力クロックＣclkおよび出力Ｑの立ち上がり(遷移)を測定することにより、データ遅延Ｄdとクロック遅延Ｄclkの遅延差を求めることができる。
【００３１】
図３は、図２に示す半導体装置の遅延差検出方法の一例に適用されるＤ型フリップフロップを示す回路図であり、信号を取り込む(キャプチャする)のに使用する一般的なＤ型フリップフロップ(ＤＦＦ３)を示すものである。
【００３２】
図３に示されるように、ＤＦＦ３は、インバータ３０１〜３０７、ｐチャネル型ＭＯＳ(ｐＭＯＳ)トランジスタ３１１〜３１４、および、ｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタ３２１〜３２４を含む。
【００３３】
ここで、トランジスタ３１１，３２１およびインバータ３０２、並びに、トランジスタ３１３，３２３およびインバータ３０５は、それぞれトランスファーゲートとして機能する。また、入出力が交差接続された、インバータ３０３および３０４、並びに、インバータ３０６および３０７は、それぞれラッチとして機能する。
【００３４】
トランジスタ３１１および３２１、並びに、トランジスタ３１３および３２３は、それぞれクロックＣＬＫによりオン／オフしてトランスファーゲートの動作を制御する。また、トランジスタ３１２および３２２、並びに、トランジスタ３１４および３２４は、それぞれクロックＣＬＫによりオン／オフしてラッチの動作を制御する。
【００３５】
インバータ３０２，３０３、３０５および３０６は、直列に接続され、初段のインバータ３０２の入力には、データＤinが入力され、最終段のインバータ３０６からＤＦＦ３の出力Ｑが取り出されるようになっている。
【００３６】
なお、トランスファーゲート３０２，３１１、３２１およびラッチ３０６，３０７，３１４，３２４は、クロックＣＬＫが低レベル『Ｌ』のとき動作状態となり(オンし)、クロックＣＬＫが高レベル『Ｈ』のとき非動作状態となる(オフする)。
【００３７】
逆に、トランスファーゲート３０５，３１３、３２３およびラッチ３０３，３０４，３１２，３２２は、クロックＣＬＫが『Ｌ』のときオフし、クロックＣＬＫが『Ｈ』のときオンする。
【００３８】
図４は、図３に示すＤ型フリップフロップの動作を説明するための図である。ここで、図４(a)は、データＤinの変化(『Ｌ』から『Ｈ』への変化)がクロックＣＬＫの変化よりも十分に早い場合を示すタイミング図である。
【００３９】
さらに、図４(b)は、データＤinの変化がクロックＣＬＫの変化と近い場合を示すタイミング図であり、また、図４(c)は、データＤinの変化がクロックＣＬＫの変化よりも十分に遅い場合を示すタイミング図である。
【００４０】
まず、図４(a)に示されるように、データＤinの変化がクロックＣＬＫの変化よりも十分に早い場合、ＤＦＦ３は、データＤinの『Ｌ』から『Ｈ』に変化したのを、クロックＣＬＫの立ち上がりタイミングで取り込み、『Ｌ』から『Ｈ』に変化する出力Ｑを出力する。
【００４１】
次に、図４(c)に示されるように、データＤinの変化がクロックＣＬＫの変化よりも十分に遅い場合、ＤＦＦ３は、データＤinの『Ｌ』を、クロックＣＬＫの立ち上がりタイミングで取り込み、『Ｌ』のままの出力Ｑを出力する。
【００４２】
一方、図４(b)に示されるように、データＤinの変化がクロックＣＬＫの変化と近く、データＤinが『Ｌ』から『Ｈ』に変化した直後にクロックＣＬＫが『Ｌ』から『Ｈ』に変化すると、ＤＦＦ３は、一瞬『Ｈ』に立ち上がって『Ｌ』に戻る出力Ｑを出力する。
【００４３】
すなわち、クロックＣＬＫのエッジ(立ち上がり)とデータＤinの遷移(立ち上がり)がほぼ同時刻になると、ラッチによる取り込みタイミングと、トランスファーゲートによるデータの転送タイミングほぼ等しくなって、一時的にメタステーブル状態が生じる。
【００４４】
このメタステーブル状態では、ラッチとトランスファーゲートの電荷供給能力の差などによって、意図しない方向(レベル)にラッチが確定してしまうことも生じ得る。その結果、ＤＦＦ３の出力Ｑは、クロックＣＬＫのエッジとデータＤinの遷移の順序を正しく反映することができず、データ遅延Ｄdとクロック遅延Ｄclkの遅延差を正確に求めることが困難になる。
【００４５】
図５は、半導体装置の遅延差検出方法の他の例を説明するための図であり、遅延差検出回路３の他の例、すなわち、ＤＦＦ(Ｄ型フリップフロップ)を使わないで、データＤinおよびクロックＣＬＫの遷移をＲＳ型フリップフロップで検出するものである。ここで、図５(a)は、遅延差検出回路３の他の例を示す回路図であり、図５(b)および図５(c)は、図５(a)の遅延差検出回路３における動作を説明するためのタイミング図である。
【００４６】
図５(a)に示されるように、遅延差検出回路３の他の例は、インバータ３０８およびＮＡＮＤゲート３３１〜３３３を含む。データＤinは、インバータ３０８を介してＮＡＮＤゲート３３１の一方の入力に入力され、クロックＣＬＫは、ＮＡＮＤゲート３３１の他方の入力に入力される。
【００４７】
ＮＡＮＤゲート３３１の出力(ノードｎ１)は、ＮＡＮＤゲート３３２の一方の入力に入力され、ＮＡＮＤゲート３３２の出力(Ｑ)は、遅延差検出回路３の出力Ｑとしてチップ１の外部に取り出されると共に、ＮＡＮＤゲート３３３の一方の入力に入力される。
【００４８】
ＮＡＮＤゲート３３３の出力は、ＮＡＮＤゲート３３２の他方の入力に入力され、これらＮＡＮＤゲート３３２および３３３はラッチとして機能する。なお、ＮＡＮＤゲート３３３の他方の入力には、リセット信号ＲＳＴＸが入力され、ラッチ(３３２，３３３)により保持された出力Ｑのリセットを行う。
【００４９】
上述した図５(a)に示す回路により、ＤＦＦを使わないで、クロックＣＬＫの立ち上がりに対するデータＤinの立ち上がりのタイミング(時刻)を検出することができる。
【００５０】
すなわち、図５(b)に示されるように、データＤinの立ち上がり遷移がクロックＣＬＫの立ち上がりタイミングよりも早いと、ノードｎ１は『Ｈ』を維持し、出力Ｑは『Ｌ』を維持する。
【００５１】
一方、図５(c)に示されるように、データＤinの立ち上がり遷移がクロックＣＬＫの立ち上がりタイミングよりも遅いと、ノードｎ１には、両者のタイミング差に対応して『Ｌ』に変化するパルスが発生する。なお、図５(b)および図５(c)において、リセット信号ＲＳＴＸは、『Ｈ』となっている。
【００５２】
すなわち、図５(a)に示す遅延差検出回路は、図５(b)および図５(c)に示されるように、ノードｎ１に『Ｌ』に変化するパルスが発生するか否かにより、データＤinとクロックＣＬＫの立ち上がりのタイミングを判定するようになっている。
【００５３】
しかしながら、データＤinとクロックＣＬＫの遷移時刻がほぼ等しくなると、ノードｎ１に発生するパルスの幅が非常に狭くなって、そのパルスを検知することができずに出力Ｑに反映されないことが生じ得る。
【００５４】
図６は、図５に示す半導体装置の遅延差検出方法における課題を説明するための図である。ここで、図６(a)は、上述した図５(a)と同じ回路図であり、図６(b)は、上述した図５(c)において、データＤinとクロックＣＬＫの遷移時刻がほぼ等しい(Ｄinの立ち上がりがクロックＣＬＫよりも僅かに遅い)場合のタイミング図である。
【００５５】
図６(b)に示されるように、クロックＣＬＫの立ち上がりに対するデータＤinの立ち上がり遷移がクロックＣＬＫ立ち上がり遷移よりわずかに遅い場合、ＮＡＮＤゲート３３１の出力ノードｎ１は、『Ｈ』から『Ｌ』に一瞬変化する非常に狭いパルスを出力する。
【００５６】
しかしながら、このノードｎ１における一瞬『Ｈ』から『Ｌ』に変化するパルスは、例えば、後段のラッチ(ＮＡＮＤゲート３３２)で検出することができず、出力Ｑは、図６(b)中の破線のように変化せず、実線のように『Ｌ』を維持する。すなわち、不感帯が存在することになってしまう。
【００５７】
図７は、図５に示す半導体装置の遅延差検出方法の変形例における課題を説明するための図であり、図７(a)は、本変形例の遅延差検出回路３の回路図を示し、図７(b)は、図７(a)に示す遅延差検出回路の動作を説明するためのタイミング図を示す。
【００５８】
図７(a)と上述した図５(a)(図６(a))の比較から明らかなように、本変形例では、ＮＡＮＤゲート３３１の一方の入力に設けたインバータ３０８を削除し、入力にデータＤinをＮＡＮＤゲート３３１の一方の入力に直接入力している。
【００５９】
すなわち、図７(b)に示されるように、図７(a)に示す回路は、データＤinの立ち下がり遷移がクロックＣＬＫの立ち上がりタイミングよりも遅いとき、両者のタイミング差に対応して『Ｌ』に変化するパルスがノードｎ１に発生する。
【００６０】
しかしながら、図７(a)に示す遅延差検出回路３においても、上述したノードｎ１における一瞬『Ｈ』から『Ｌ』に変化するパルスは、例えば、後段のラッチで検出することがでず、出力Ｑは、図７(b)中の破線のように変化せず、実線のように『Ｌ』を維持する。すなわち、不感帯が存在することになってしまう。
【００６１】
なお、メタステーブル状態および不感帯の問題は、上述した回路だけに限定されるものではなく、様々な回路(遅延差検出回路)においても存在する。
【００６２】
以下、本実施例の遅延差検出回路、半導体装置および半導体装置の遅延差検出方法を、添付図面を参照して詳述する。図８は、第１実施例に係る半導体装置における遅延差検出回路を示す回路図である。
【００６３】
なお、半導体装置(チップ)１の全体は、例えば、前述した図２(a)と同様に、マクロ２および遅延差検出回路３により形成される。なお、チップ１には、複数のマクロが搭載されるのはいうまでもない。
【００６４】
図８に示されるように、遅延差検出回路３は、インバータ(反転論理素子)３１，３２およびＮＡＮＤゲート３３〜３８を含む。ここで、遅延差検出回路３は、２つのユニット３ａおよび３ｂを有し、第１ユニット３ａは、インバータ３１およびＮＡＮＤゲート３３〜３５を含み、第２ユニット３ｂは、インバータ３２およびＮＡＮＤゲート３６〜３８を含む。
【００６５】
チップ１のパッドＰclkに入力されたクロック(第１信号)ＣＬＫは、ＮＡＮＤゲート３３の他方の入力に入力され、チップ１のパッドＰdinに入力されたデータ(第２信号)Ｄinは、インバータ３１を介してＮＡＮＤゲート３３の一方の入力に入力される。
【００６６】
ＮＡＮＤゲート３３の出力(ノードＮ３)は、ＮＡＮＤゲート３４の一方の入力に入力され、ＮＡＮＤゲート３４の出力は、遅延差検出回路３の第１出力Ｑ１としてチップ１の外部に取り出されると共に、ＮＡＮＤゲート３５の一方の入力に入力される。なお、第１出力Ｑ１は、チップ１のパッドＰq1から外部に取り出される。
【００６７】
ＮＡＮＤゲート３５の出力は、ＮＡＮＤゲート３４の他方の入力に入力され、これらＮＡＮＤゲート３４および３５はラッチとして機能する。なお、ＮＡＮＤゲート３５の他方の入力には、リセット信号ＲＳＴＸが入力され、ラッチ(３４，３５)により保持された第１出力Ｑ１のリセットを行う。すなわち、リセット信号ＲＳＴＸは、例えば、データＤinの立ち上がりタイミングを時間的に変化(スイープ)させるごとに、ラッチに保持されたデータをリセットする。
【００６８】
また、パッドＰdinに入力されたデータＤinは、直接ＮＡＮＤゲート３６の一方の入力に入力され、パッドＰclkに入力されたクロックＣＬＫは、インバータ３２を介してＮＡＮＤゲート３６の他方の入力に入力される。
【００６９】
ＮＡＮＤゲート３６の出力(ノードＮ４)は、ＮＡＮＤゲート３７の一方の入力に入力され、ＮＡＮＤゲート３７の出力は、遅延差検出回路３の第２出力Ｑ２としてチップ１の外部に取り出されると共に、ＮＡＮＤゲート３８の一方の入力に入力される。なお、第２出力Ｑ２は、チップ１のパッドＰq2から外部に取り出される。
【００７０】
ＮＡＮＤゲート３８の出力は、ＮＡＮＤゲート３７の他方の入力に入力され、これらＮＡＮＤゲート３７および３８はラッチとして機能する。なお、ＮＡＮＤゲート３８の他方の入力には、リセット信号ＲＳＴＸが入力され、ラッチ(３７，３８)により保持された第２出力Ｑ２のリセットを行う。すなわち、リセット信号ＲＳＴＸは、例えば、データＤinの立ち上がりタイミングをスイープさせるごとに、ラッチに保持されたデータをリセットする。
【００７１】
上述した図８に示す遅延差検出回路３を適用することにより、例えば、図５および図６を参照して説明した不感帯の影響を相殺し、データＤinとクロックＣＬＫ間の遅延差をより正確に測定することが可能になる。
【００７２】
例えば、第１出力Ｑ１がパス(pass)からフェイル(fail)に変化するポイントと、第２出力Ｑ２がパスからフェイルに変化するポイントを読み取り、両者の中間値を測定値として規定する。
【００７３】
ここで、パスとは、チップ１のパッドＰq1およびＰq2に出力される第１および第２出力Ｑ１およびＱ２が高レベル『Ｈ』(期待値)になった場合であり、逆に、フェイルとは、第１および第２出力Ｑ１およびＱ２が低レベル『Ｌ』の場合である。
【００７４】
なお、図８では、ＮＡＮＤゲート３３〜３８を適用した例を示したが、例えば、ＮＡＮＤゲートをＮＯＲゲートに置き換えることができるのはいうまでもない。さらに、第１ユニット３ａおよび第２ユニット３ｂを同様の回路構成とすれば、様々に変形することが可能である。
【００７５】
図９〜図１１は、図８に示す半導体装置における動作を説明するための図である。まず、図８および図９において、外部からチップ１のパッドＰclkに入力するクロックＣＬＫが遷移する時刻と、外部からチップ１のパッドＰdinに入力するデータＤinが遷移する時刻との差をｔ０とする。
【００７６】
インバータ３１による信号反転の遅延時間をｔ１とし、ＮＡＮＤゲート３３による信号反転の遅延時間が、クロックＣＬＫの立ち上がりに対するノードＮ３の立ち下がりと、ノードＮ１の立ち下がりに対するノードＮ３の立ち上がりとで等しいとする。
【００７７】
なお、ＮＡＮＤゲード３３の一方の入力には、データＤinをインバータ３１で反転した信号(ノードＮ１の信号：遅延時間ｔ１）が入力され、他方の入力には、クロックＣＬＫが入力される。
【００７８】
このとき、ノードＮ３に現れるパルス幅は、ｔ０＋ｔ１となる。このｔ０＋ｔ１の幅を有するパルス信号が、第１出力Ｑ１を低レベル『Ｌ』から高レベル『Ｈ』に反転させるのに十分なパルス幅ｔｉ以上であれば、Ｑ１は『Ｈ』に遷移して、Ｑ１はパスとなる。
【００７９】
従って、Ｑ１がフェイルからパスに変化する地点(変化点、タイミング)において、ｔ０＋ｔ１＝ｔｉが成立する。ゆえに、その時のｔ０＝ｔｉ−ｔ１、すなわち、Ｑ１にストローブを立ててスイープしたとき、フェイルからパスに変化する地点は、データＤinの立ち上がりとクロックＣＬＫの立ち上がりが同時となる地点よりも、ｔｉ−ｔ１だけずれる。
【００８０】
次に、図８および図１０において、外部からチップ１のパッドＰclkに入力するクロックＣＬＫが遷移する時刻と、外部からチップ１のパッドＰdinに入力するデータＤinが遷移する時刻との差をｔ０'とする。
【００８１】
インバータ３２による信号反転の遅延時間をｔ１'とし、ＮＡＮＤゲート３３による信号反転の遅延時間が、データＤinの立ち上がりに対するノードＮ４の立ち下がりと、ノードＮ２の立ち下がりに対するノードＮ４の立ち上がりとで等しいとする。
【００８２】
なお、ＮＡＮＤゲード３６の一方の入力には、データＤinが入力され、他方の入力には、クロックＣＬＫをインバータ３２で反転した信号(ノードＮ２の信号：遅延時間ｔ１'）が入力される。
【００８３】
このとき、ノードＮ４に現れるパルス幅は、ｔ０'＋ｔ１'となる。このｔ０'＋ｔ１'の幅を有するパルス信号が、第２出力Ｑ２を『Ｌ』から『Ｈ』に反転させるのに十分なパルス幅ｔｉ'以上であれば、Ｑ２は『Ｈ』に遷移して、Ｑ２はパスとなる。
【００８４】
従って、Ｑ２がフェイルからパスに変化する地点において、−ｔ０'＋ｔ１'＝ｔｉ'が成立する。ゆえに、その時のｔ０'＝−(ｔｉ'−ｔ１')、すなわち、Ｑ２にストローブを立ててスイープしたとき、フェイルからパスに変化する地点は、データＤinの立ち上がりとクロックＣＬＫの立ち上がりが同時となる地点よりも、−(ｔｉ'−ｔ１')だけずれる。
【００８５】
そして、図１１に示されるように、Ｑ１およびＱ２の両方に対する期待値を『Ｈ』とし、それぞれストローブを立ててパッドＰclkに入力するクロックＣＬＫ対して、パッドＰdinに入力するデータＤinをスイープしながら試験を行う。
【００８６】
このとき、第１出力Ｑ１がフェイルからパスに変化する地点Ｐ１、すなわち、Ｄin − ＣＬＫ(ｔ０) は、次の［式３］により表すことができる。
Ｄin − ＣＬＫ(ｔ０) ＝ ｔ１ − ｔｉ     …… [式３］
【００８７】
さらに、第２出力Ｑ２がフェイルからパスに変化する地点Ｐ２、すなわち、Ｄin − ＣＬＫ(ｔ０') は、次の［式４］により表すことができる。
Ｄin − ＣＬＫ(ｔ０')＝ −(ｔｉ' − ｔ１')     …… [式４]
【００８８】
ここで、インバータ３１および３２、並びに、ＮＡＮＤゲート３３および３６を、それぞれ同一ジメンション(dimension)で同一負荷となるようレイアウトすることによって、ｔ１＝ｔ１'、ｔｉ＝ｔｉ'とすることができる。
【００８９】
従って、図１１に示されるように、上記２つの地点Ｐ１およびＰ２の中間点(中間値)は、丁度データＤinとクロックＣＬＫが同時に遷移する地点(タイミング)であると言える。すなわち、不感帯(ｔｉ，ｔｉ')の影響、および、インバータ３１，３２による遅延(ｔ１，ｔ１')の影響は、２つの変化点(地点)Ｐ１およびＰ２の中間値を得ることにより相殺される。
【００９０】
図１２は、第１実施例に係る半導体装置の遅延差検出方法を説明するための図である。ここで、図１２(a)に示されるように、データＤinに関して、チップ１のパッドＰdin(Ｃdin)からマクロ２のデータ入力(Ｍdin)までの信号伝搬遅延時間をＴＤdinとする。さらに、クロックＣＬＫに関して、チップ１のパッドＰclk(Ｃdin)からマクロ２のクロック入力(Ｍdin)までの信号伝搬遅延時間をＴＤclkとする。
【００９１】
図１２(b)のタイミング図に示されるように、Ｔｒ ＋ ＴＤdin ＝ ＴＤclk となり、従って、Ｔｒ ＝ ＴＤclk − ＴＤdin が得られる。
【００９２】
すなわち、Ｑ１の変化点と、Ｑ２の変化点の中間地点において、Ｐclkの信号遷移時刻に対するＰdinの信号遷移時刻読み取り値(Ｔｒ)が、データＤinおよびクロックＣＬＫのパッドから遅延測定対象地点までの信号伝搬遅延時間の差と一致することが分かる。
【００９３】
ここで、前述した図１との比較から明らかなように、パッドのデータＤinは、チップ１の入力データＣdinに対応し、パッドのクロックＣＬＫは、チップ１の入力クロックＣclkに対応する。また、遅延測定対象地点のデータＤinは、マクロ２の入力データＭdinに対応し、遅延測定対象地点のクロックＣＬＫは、マクロ２の入力クロックに対応する。
【００９４】
従って、例えば、マクロ２のセットアップ時間Ｔsumは、前述した［式２］のように、チップ１のセットアップ時間Ｔsucと、遅延差 Ｄclk − Ｄd (Ｔｒ ＝ ＴＤclk − ＴＤdin)から求めることができる。
【００９５】
これにより、半導体装置に設けられたマクロのセットアップ時間やホールド時間などのタイミング制約を正しく定義することができ、半導体装置の性能を十分に発揮させることが可能になる。
【００９６】
図１３は、第２実施例に係る半導体装置における遅延差検出回路を示す回路図である。なお、半導体装置(チップ)１の全体は、例えば、前述した図２(a)および第１実施例と同様に、マクロ２および遅延差検出回路３により形成される。なお、チップ１には、複数のマクロが搭載されるのはいうまでもない。
【００９７】
図１３および前述した図８の比較から明らかなように、第２実施例の遅延差検出回路３は、第１実施例において、ＮＡＮＤゲート３１の一方の入力に設けたインバータ３１を削除し、ＮＡＮＤゲート３６の一方の入力にインバータ３０を追加したものに相当する。
【００９８】
図１３に示されるように、遅延差検出回路３は、２つのユニット３ａおよび３ｂを有し、第１ユニット３ａは、ＮＡＮＤゲート３３〜３５を含み、第２ユニット３ｂは、インバータ３０，３２およびＮＡＮＤゲート３６〜３８を含む。
【００９９】
チップ１のパッドＰdinに入力されたデータ(第１信号)Ｄinは、ＮＡＮＤゲート３３の一方の入力、および、インバータ３０を介してＮＡＮＤゲート３６の一方の入力に入力される。
【０１００】
また、チップ１のパッドＰclkに入力されたクロック(第２信号)ＣＬＫは、ＮＡＮＤゲート３３の他方の入力、および、インバータ３２を介してＮＡＮＤゲート３６の他方の入力に入力される。
【０１０１】
ＮＡＮＤゲート３３の出力(ノードＮ１３)は、ＮＡＮＤゲート３４の一方の入力に入力され、ＮＡＮＤゲート３４の出力は、遅延差検出回路３の第１出力Ｑ１１としてチップ１の外部に取り出されると共に、ＮＡＮＤゲート３５の一方の入力に入力される。なお、第１出力Ｑ１１は、チップ１のパッドＰq1から外部に取り出される。
【０１０２】
ＮＡＮＤゲート３５の出力は、ＮＡＮＤゲート３４の他方の入力に入力され、これらＮＡＮＤゲート３４および３５はラッチとして機能する。なお、ＮＡＮＤゲート３５の他方の入力には、リセット信号ＲＳＴＸが入力され、ラッチ(３４，３５)により保持された第１出力Ｑ１１のリセットを行う。すなわち、リセット信号ＲＳＴＸは、例えば、データＤinの立ち上がりタイミングを時間的に変化(スイープ)させるごとに、ラッチに保持されたデータをリセットする。
【０１０３】
また、ＮＡＮＤゲート３６の出力(ノードＮ１４)は、ＮＡＮＤゲート３７の一方の入力に入力され、ＮＡＮＤゲート３７の出力は、遅延差検出回路３の第２出力Ｑ１２としてチップ１の外部に取り出されると共に、ＮＡＮＤゲート３８の一方の入力に入力される。なお、第２出力Ｑ１２は、チップ１のパッドＰq2から外部に取り出される。
【０１０４】
ＮＡＮＤゲート３８の出力は、ＮＡＮＤゲート３７の他方の入力に入力され、これらＮＡＮＤゲート３７および３８はラッチとして機能する。なお、ＮＡＮＤゲート３８の他方の入力には、リセット信号ＲＳＴＸが入力され、ラッチ(３７，３８)により保持された第２出力Ｑ１２のリセットを行う。すなわち、リセット信号ＲＳＴＸは、例えば、データＤinの立ち上がりタイミングをスイープさせるごとに、ラッチに保持されたデータをリセットする。
【０１０５】
図１３に示す第２実施例の遅延差検出回路では、ＮＡＮＤゲート３３は、データＤinおよびクロックＣＬＫを直接受け取り、ＮＡＮＤゲート３６は、インバータ３０および３２を介して反転されたデータＤinおよびクロックＣＬＫを受け取る。
【０１０６】
ここで、インバータ３０および３２による遅延を等しいものとする。このとき、インバータ３０によるデータＤinの遅延とインバータ３２によるクロックＣＬＫの遅延は等しくなるため、ＮＡＮＤゲート３６は、インバータ３０および３２が設けられていない場合と同様のパルスを出力することになる。
【０１０７】
上述した図１３に示す遅延差検出回路３を適用することにより、例えば、図５および図６を参照して説明した不感帯の影響を相殺し、データＤinとクロックＣＬＫ間の遅延差をより正確に測定することが可能になる。
【０１０８】
例えば、第１出力Ｑ１１がパスからフェイルに変化するポイントと、第２出力Ｑ１２がパスからフェイルに変化するポイントを読み取り、両者の中間値を測定値として規定する。なお、図１３では、ＮＡＮＤゲート３３〜３８を適用した例を示したが、例えば、ＮＡＮＤゲートをＮＯＲゲートに置き換えることができるのは、前述した通りである。
【０１０９】
さらに、第１ユニット３ａが第２ユニット３ｂの一部の共通回路構成部(例えば、インバータ３０および３２を除いた部分)と同様の回路構成を有していれば、様々に変形することが可能である。
【０１１０】
図１４〜図１６は、図１３に示す半導体装置における動作を説明するための図である。まず、図１３および図１４において、外部からチップ１のパッドＰclkに入力するクロックＣＬＫが遷移する時刻と、外部からチップ１のパッドＰdinに入力するデータＤinが遷移する時刻との差をｔ１０とする。
【０１１１】
ＮＡＮＤゲート３３による信号反転の遅延時間が、クロックＣＬＫの立ち上がりに対するノードＮ１３の立ち下がりと、データＤinの立ち下がりに対するノードＮ１３の立ち上がりとで等しいとする。
【０１１２】
このとき、ノードＮ１３に現れるパルス幅は、ｔ１０となる。このｔ１０の幅を有するパルス信号が、第１出力Ｑ１を『Ｌ』から『Ｈ』に反転させるのに十分なパルス幅ｔｉ以上であれば、Ｑ１１は『Ｈ』に遷移して、Ｑ１１はパスとなる。
【０１１３】
従って、Ｑ１１がフェイルからパスに変化する地点において、ｔ１０＝ｔｉが成立する。ゆえに、その時のｔ１０＝ｔｉ、すなわち、Ｑ１にストローブを立ててスイープしたとき、フェイルからパスに変化する地点は、データＤinの立ち上がりとクロックＣＬＫの立ち上がりが同時となる地点よりも、ｔｉだけずれる。
【０１１４】
次に、図１３および図１５において、外部からチップ１のパッドＰclkに入力するクロックＣＬＫが遷移する時刻と、外部からチップ１のパッドＰdinに入力するデータＤinが遷移する時刻との差をｔ１０'とする。
【０１１５】
また、インバータ３０および３２による信号反転の遅延時間を、それぞれｔ１１およびｔ１２とする。ＮＡＮＤゲート３３による信号反転の遅延時間が、データＤinの立ち上がりに対するノードＮ１４の立ち下がりと、ノードＮ１２の立ち下がりに対するノードＮ１４の立ち上がりとで等しいとする。
【０１１６】
なお、ＮＡＮＤゲード３６の一方の入力には、データＤinをインバータ３０で反転した信号(ノードＮ１１の信号：遅延時間ｔ１１）が入力される。また、ＮＡＮＤゲード３６の他方の入力には、クロックＣＬＫをインバータ３２で反転した信号(ノードＮ１２の信号：遅延時間ｔ１２）が入力される。
【０１１７】
このとき、ノードＮ１４に現れるパルス幅は、−ｔ１０'−ｔ１１＋ｔ１２となる。この−ｔ１０'−ｔ１１＋ｔ１２の幅を有するパルス信号が、第２出力Ｑ１２を『Ｌ』から『Ｈ』に反転させるのに十分なパルス幅ｔｉ'以上であれば、Ｑ１２は『Ｈ』に遷移して、Ｑ１２はパスとなる。
【０１１８】
従って、Ｑ１２がフェイルからパスに変化する地点において、−ｔ１０−ｔ１１＋ｔ１２＝ｔｉ'が成立する。ゆえに、その時のｔ１０'＝−(ｔｉ'＋ｔ１１−ｔ１２)、すなわち、Ｑ１２にストローブを立ててスイープしたとき、フェイルからパスに変化する地点は、Ｄinの立ち上がりとＣＬＫの立ち上がりが同時となる地点よりも、−(ｔｉ'＋ｔ１１−ｔ１２)だけずれる。
【０１１９】
そして、図１６に示されるように、Ｑ１１およびＱ１２の両方に対する期待値を『Ｈ』とし、それぞれストローブを立ててパッドＰclkに入力するクロックＣＬＫ対して、パッドＰdinに入力するデータＤinをスイープしながら試験を行う。
【０１２０】
このとき、第１出力Ｑ１１がフェイルからパスに変化する地点Ｐ１１、すなわち、Ｄin − ＣＬＫ(ｔ１０) は、次の［式５］により表すことができる。
Ｄin − ＣＬＫ(ｔ１０) ＝ ｔｉ     …… [式５]
【０１２１】
さらに、第２出力Ｑ１２がフェイルからパスに変化する地点Ｐ１２、すなわち、Ｄin − ＣＬＫ(ｔ１０') は、次の［式６］により表すことができる。
Ｄin − ＣＬＫ(ｔ１０')＝ −(ｔｉ' ＋ ｔ１１ − ｔ１２)     …… [式６]
【０１２２】
ここで、インバータ３０および３２、並びに、ＮＡＮＤゲート３３および３６を、それぞれ同一ジメンションで同一負荷となるようレイアウトすることによって、ｔ１１＝ｔ１２、ｔｉ＝ｔｉ'とすることができる。
【０１２３】
従って、図１６に示されるように、上記２つの地点Ｐ１およびＰ２の中間点(中間値)は、丁度データＤinとクロックＣＬＫが同時に遷移する地点(タイミング)であると言える。すなわち、インバータ３０，３２による遅延(ｔ１１，ｔ１２)の影響は、ＮＡＮＤゲート３６〜３８により変化点Ｐ２を発生するときに相殺され、また、不感帯(ｔｉ，ｔｉ')の影響は、２つの変化点Ｐ１およびＰ２の中間値を得ることにより相殺される。
【０１２４】
図１７は、第２実施例に係る半導体装置の遅延差検出方法を説明するための図である。ここで、図１７(a)に示されるように、データＤinに関して、チップ１のパッドＰdin(Ｃdin)からマクロ２のデータ入力(Ｍdin)までの信号伝搬遅延時間をＴＤdinとする。さらに、クロックＣＬＫに関して、チップ１のパッドＰclk(Ｃdin)からマクロ２のクロック入力(Ｍdin)までの信号伝搬遅延時間をＴＤclkとする。
【０１２５】
図１７(b)のタイミング図に示されるように、Ｔｒ ＋ ＴＤdin ＝ ＴＤclk となり、従って、Ｔｒ ＝ ＴＤclk − ＴＤdin が得られる。
【０１２６】
すなわち、Ｑ１の変化点と、Ｑ２の変化点の中間地点において、Ｐclkの信号遷移時刻に対するＰdinの信号遷移時刻読み取り値(Ｔｒ)が、データＤinおよびクロックＣＬＫのパッドから遅延測定対象地点までの信号伝搬遅延時間の差と一致することが分かる。
【０１２７】
これにより、図１２を参照して説明したように、半導体装置に設けられたマクロのセットアップ時間やホールド時間などのタイミング制約を正しく定義することができ、半導体装置の性能を十分に発揮させることが可能になる。
【０１２８】
以上において、遅延差検出回路の実施例は、ＮＡＮＤゲートを適用したものを説明したが、例えば、ＮＯＲゲート等の様々な回路構成とすることが可能であり、また、クロックおよびデータを始めとする信号の論理も適宜変更することができるのはいうまでもない。
【０１２９】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【０１３０】
以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１信号および第２信号の遅延差を測定する遅延差検出回路であって、
前記第１信号における正または負のいずれか一方の論理の第１論理信号、および、前記第２信号における正または負のいずれか一方の第２論理信号に従って変化する第１出力を出力する第１ユニットと、
前記第１論理信号と反対論理の第３論理信号、および、前記第２論理信号と反対論理の第４論理信号に従って変化する第２出力を出力する第２ユニットと、を有し、
前記第２信号をスイープさせながら、前記第１ユニットの出力が変化する第１変化点および前記第２ユニットの出力が変化する第２変化点を測定し、測定された前記第１変化点および前記第２変化点の中間値を得ることで前記第１信号および前記第２信号の遅延差を求める、
ことを特徴とする遅延差検出回路。
【０１３１】
（付記２）
前記第１ユニットは、
前記第１論理信号および前記第２論理信号の変化タイミングを検知する第１論理ゲートと、
前記第１論理ゲートの出力におけるパルスを検出して保持する第１ラッチ回路と、を有し、
前記第２ユニットは、
前記第３論理信号および前記第４論理信号の変化タイミングを検知する第２論理ゲートと、
前記第２論理ゲートの出力におけるパルスを検出して保持する第２ラッチ回路と、を有する、
ことを特徴とする付記１に記載の遅延差検出回路。
【０１３２】
（付記３）
前記第１ラッチ回路および前記第２ラッチ回路は、リセット信号により保持しているデータをリセットする、
ことを特徴とする付記２に記載の遅延差検出回路。
【０１３３】
（付記４）
前記第１ユニットに設けられた第１論理反転素子は、前記第２信号を受け取って論理反転して前記第２論理信号を出力し、
前記第２ユニットに設けられた第２論理反転素子は、前記第１信号を受け取って論理反転して前記第３論理信号を出力する、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の遅延差検出回路。
【０１３４】
（付記５）
前記第１論理反転素子による遅延および前記第２論理反転素子による遅延は、測定された前記第１変化点および前記第２変化点の中間値を得るときに相殺される、
ことを特徴とする付記４に記載の遅延差検出回路。
【０１３５】
（付記６）
前記第２ユニットは、
前記共通回路構成部と、
前記第２信号を受け取って論理反転して前記第４論理信号を出力する第１論理反転素子と、
前記第１信号を受け取って論理反転して前記第３論理信号を出力する第２論理反転素子と、を含む、
ことを特徴とする付記１乃至付記３のいずれか１項に記載の遅延差検出回路。
【０１３６】
（付記７）
前記第１論理反転素子による遅延および前記第２論理反転素子による遅延は、前記第２ユニットが前記第２変化点を発生するときに相殺される、
ことを特徴とする付記６に記載の遅延差検出回路。
【０１３７】
（付記８）
マクロが設けられた半導体装置であって、
第１信号が入力される第１入力パッドと、
第２信号が入力される第２入力パッドと、
前記第１入力パッドから前記マクロに対して前記第１信号を入力するときに生じる第１遅延、および、前記第２入力パッドから前記マクロに対して前記第２信号を入力するときに生じる第２遅延の遅延差を測定可能とする遅延差検出回路と、
前記遅延差検出回路からの第１出力を出力する第１出力パッドと、
前記遅延差検出回路からの第２出力を出力する第２出力パッドと、を有し、
前記遅延差検出回路は、付記１乃至付記７のいずれか１項に記載の遅延差検出回路であり、
前記第１出力は、前記遅延差検出回路における前記第１ユニットの出力であり、
前記第２出力は、前記遅延差検出回路における前記第２ユニットの出力である、
ことを特徴とする半導体装置。
【０１３８】
（付記９）
マクロが設けられた半導体装置において、第１入力パッドからの第１信号が前記マクロに入力されるまでの第１遅延と、第２入力パッドからの第２信号が前記マクロに入力されるまでの第２遅延の遅延差を測定する半導体装置の遅延差検出方法であって、
前記第１信号における正または負のいずれか一方の論理の第１論理信号、および、前記第２信号における正または負のいずれか一方の第２論理信号に従って変化する第１出力を出力し、
前記第１論理信号と反対論理の第３論理信号、および、前記第２論理信号と反対論理の第４論理信号に従って変化する第２出力を出力し、
前記第２信号をスイープさせながら、前記第１ユニットの出力が変化する第１変化点および前記第２ユニットの出力が変化する第２変化点を測定し、
測定された前記第１変化点および前記第２変化点の中間値を得ることで前記第１信号および前記第２信号の遅延差を求める、
ことを特徴とする半導体装置の遅延差検出方法。
【符号の説明】
【０１３９】
１    半導体装置(チップ)
２    マクロ
３    遅延差検出回路
３ａ    第１ユニット
３ｂ    第２ユニット
３０，３１，３２    インバータ
３３〜３８    ＮＡＮＤゲート
【図１】
2014216984.tif 000003
【図２】
2014216984.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014216984.tif 000009
【図８】
2014216984.tif 000010
【図９】
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【図１０】
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【図１１】
2014216984.tif 000013
【図１２】
2014216984.tif 000014
【図１３】
2014216984.tif 000015
【図１４】
2014216984.tif 000016
【図１５】
2014216984.tif 000017
【図１６】
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【図１７】
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