(57)【要約】【課題】全体の消費電流を増加せずに高速動作が可能なリングアンプを提供すること。【解決手段】出力段のインバータのＭＯＳトランジスタＭＰ１，ＭＮ１にそれぞれ並列にＭＯＳトランジスタＭＰ２，ＭＮ２を接続し、電源端との間にスイッチＳＷを挿入する。ホールドフェーズを２相に分割し、ホールドフェーズの前半のみスイッチを短絡することでスルーを向上させ、ホールドフェーズの後半ではスイッチを開放しリングアンプの帯域を下げることで、高速動作時のセットリング特性を改善することができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
複数のインバータを縦列接続したリングアンプにおいて、
出力段のインバータを構成する第１のＭＯＳトランジスタと、該第１のＭＯＳトランジスタと並列に設けられた第２のＭＯＳトランジスタとを備え、
前記出力段のインバータのトランジスタサイズを可変にすることを特徴とするリングアンプ。
【請求項２】
前記出力段のインバータは、第１のＭＯＳトランジスと並列にＮ個（Ｎは自然数）接続される第２から第Ｎ＋１のＭＯＳトランジスタとを備えていることを特徴とする請求項１に記載のリングアンプ。
【請求項３】
前記第１から第Ｎ＋１のＭＯＳトランジスタが、ホールドフェーズを時分割した多相フェーズにおいて、それぞれＯＮ及びＯＦＦ制御されることを特徴とする請求項２に記載のリングアンプ。
【請求項４】
前記第１から第Ｎ＋１のＭＯＳトランジスタのうち少なくとも一つが、ホールドフェーズで常にＯＮ状態もしくはＯＦＦ状態になるよう制御されることを特徴とする請求項２に記載のリングアンプ。
【請求項５】
前記第１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えていることを特徴とする請求項１乃至４のいずれかに記載のリングアンプ。
【請求項６】
前記第２から第Ｎ＋１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えていることを特徴とする請求項１乃至４のいずれかに記載のリングアンプ。
【請求項７】
請求項１乃至６のいずれかに記載のリングアンプを備えたスイッチトキャパシタ回路であって、
ゲイン設定と連動して、前記出力段のインバータのトランジスタサイズを可変にすることを特徴とするスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デッドゾーン付加方法を用いたリングアンプに関し、より詳細には、高速動作に適したリングアンプ（Ｒｉｎｇ  Ａｍｐｌｉｆｉｅｒ）に関する。
【背景技術】
【０００２】
近年の節電意識の高まりから、電化製品を構成するＩＣにおいても消費電力の削減に対する要求が厳しくなってきている。特に、ＩＣの中でも消費電力の多いものの１つとして、高速動作を行う演算増幅器が挙げられる。例えば、映像系のＩＣでは、数十ＭＨｚの動作レートで映像信号を増幅、デジタル化する必要があるため、それらを駆動する演算増幅器の消費電力は、ＩＣ全体の消費電力のかなりの割合を占めている。そのため、これらの演算増幅器の消費電力を削減する試みが、世界中で数多く研究されている。
そのような状況下において、２０１２年の２月に行われたＩＳＳＣＣでは、インバータを３段直列に接続したオシレータタイプの演算増幅器（以下、リングアンプ）が報告されている（非特許文献１参照）。このリングアンプは、小さなインバータのみで構成されているため、非常に低消費電力で動作させることが可能である。
【０００３】
図１は、従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。リングアンプ１と、このリングアンプ１が駆動する負荷容量ＣＬと、リングアンプ１の入力Ｖｉｎと出力Ｖｏｕｔ間に接続された積分容量Ｃｆと、一端がリングアンプ１の入力Ｖｉｎに接続され、他端がスイッチＳＷ１とＳＷ２とに接続されたサンプリング容量Ｃｓと、リングアンプ１の入力Ｖｉｎとアナログコモン電圧Ｖｃとの間に接続されたスイッチＳＷ３とからなり、ＳＷ１の他端には、入力信号Ｖｓｉｇｎａｌが接続され、ＳＷ２の他端には、アナログコモン電圧が接続されている。
【０００４】
図２は、従来のリングアンプの回路構成図である。この従来のリングアンプは、入力ＶｉｎとインバータＩＮＶ１との間に接続された直流カット用容量Ｃ１と、インバータＩＮＶ１の入出力間に接続されたスイッチＳＷ５と、インバータＩＮＶ１の出力と、インバータＩＮＶ２Ａ，ＩＮＶ２Ｂそれぞれとの間に接続された直流カット用容量Ｃ２，Ｃ３と、インバータＩＮＶ２Ａの入力にオフセット電圧Ｖｏｆ１を与えるためのスイッチＳＷ６と、インバータＩＮＶ２Ｂの入力にオフセット電圧Ｖｏｆ２を与えるためのスイッチＳＷ７と、出力がリングアンプの出力ＶｏｕｔとなるインバータＩＮＶ３とから構成されている。ＩＮＶ３を構成するＰＭＯＳＭＰのゲートには、インバータＩＮＶ２Ａの出力が接続され、ＮＭＯＳＭＮのゲートには、インバータＩＮＶ２Ｂの出力が接続されている。
【０００５】
次に、図１及び図２を用いて、リングアンプの動作について説明する。  
スイッチトキャパシタ回路は、大きくサンプルフェーズφ１とホールドフェーズφ２の２つの位相を繰り返すことで動作を行う。φ１の位相の時、図１のスイッチＳＷ１，ＳＷ３，ＳＷ４が短絡し、ＳＷ２は開放される。これにより、サンプル容量Ｃｓには、入力信号Ｖｓｉｇｎａｌがサンプルされ、積分容量Ｃｆは、両端がアナログコモン電圧となって初期化される。
【０００６】
一方、リングアンプ１内では、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が短絡する。これにより、容量Ｃ１には、インバータＩＮＶ１の閾値電圧がサンプルされ、容量Ｃ２には、オフセット電圧Ｖｏｆ１がサンプルされ、容量Ｃ３には、オフセット電圧Ｖｏｆ２がサンプルされる。ここで、オフセット電圧Ｖｏｆ１は、インバータＩＮＶ２Ａの閾値電圧よりも数十ｍＶ小さい電圧であり、オフセット電圧Ｖｏｆ２は、インバータＩＮＶ２Ｖの閾値電圧よりも数十ｍＶ大きい電圧となっている。
【０００７】
これに対して、φ２の位相になると、図１のスイッチＳＷ２が短絡され、スイッチＳＷ１，ＳＷ３，ＳＷ４が開放され、図２のスイッチＳＷ５，ＳＷ６，ＳＷ７が開放される。リングアンプ１は、インバータＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３が直列に３段接続された構成であるため、容量Ｃｆにより負帰還が形成される。通常、インバータを３段直列に並べただけでは、それぞれのインバータの帯域が近いため位相余裕が取れず、負帰還を掛けたときに発振動作を引き起こす。
【０００８】
しかしながら、リングアンプ１では、２段目のインバータＩＮＶ２Ａ，ＩＮＶ２Ｂの入力にデッドゾーンと呼ばれるオフセットを付加することで、出力段のインバータＩＮＶ３に不感帯を持たせているため、まずはインバータ動作によって高速に最終到達値に近づき、最終到達値付近（不感帯内）になると、最終段のインバータＩＮＶ３はオフ状態、もしくは非常に帯域が小さい状態となり、発振することなく最終値に収束する。このため、リングアンプ１は、小さなインバータを数個用いるだけでアンプを形成することが可能なため、非常に低消費電力化が可能である。
【０００９】
なお、３段のインバータで構成されたリングオシレータを有する電圧制御発振回路については、例えば、特許文献１や特許文献２に開示されている。
特許文献１に記載のものは、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路に関するもので、この電圧制御発振回路は、制御電圧に応じて駆動電圧を出力する駆動電圧生成回路と、駆動電圧の供給を受けて動作するリングオシレータ回路とを備え、駆動電圧生成部は、電源電圧の供給を受けて動作する演算増幅器によって形成される帰還回路を用いて駆動電圧を生成する。したがって、電源電圧に重畳された高周波成分、すなわち、ノイズの影響を抑制して、位相変動の小さい出力クロックを安定的に生成することができるというものである。
【００１０】
また、特許文献２に記載のものは、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路に関するもので、電圧値の高い第２電源電圧で動作する電圧電流変換回路によって入力電圧が電流に変換され、この変換された電流を、第２電源電圧で動作する第１カレントミラー回路及び第２カレントミラー回路を介して、第２電源電圧よりも電圧が低い第１電源電圧で動作する第３カレントミラー回路とＰＭＯＳトランジスタの各ゲートにそれぞれ出力し、更に第３カレントミラー回路からＮＭＯＳトランジスタの各ゲートにそれぞれ出力するようにしたものである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００２−１１１４４９号公報
【特許文献２】特開２００３−６９３９０号公報
【非特許文献】
【００１２】
【非特許文献１】ＩＳＳＣＣ  ２０１２  Ｓｅｓｓｉｏｎ  ２７．２  Ｒｉｎｇ  Ａｍｐｌｉｆｉｅｒｓ  ｆｏｒ  Ｓｗｉｔｃｈｅｄ−Ｃａｐａｃｉｔｏｒ  Ｃｉｒｃｕｉｔｓ
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述したリングアンプでは、高速動作でのセトリング特性が劣化する問題がある。図３を参照して、従来技術の高速化に向けての問題点を説明する。
図３（ａ），（ｂ）は、リングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。
図３（ａ），（ｂ）において横軸は時間ｔを示し、縦軸はリングアンプのアナログ出力信号Ｖｏｕｔを示す。図３（ａ）はリングアンプのＭＯＳサイズが小さい時のアナログ出力信号Ｖｏｕｔの出力特性を示し、図３（ｂ）はリングアンプのＭＯＳサイズが大きい時のアナログ出力信号Ｖｏｕｔの出力特性を示す。
【００１４】
リングアンプのＭＯＳサイズが小さいとき、アンプの帯域が低いため出力波形に大きなリンギングは見られない。しかし出力段のインバータのスルーレートが不足し、ホールドフェーズの目標時間内に収束ターゲット電圧に達していない（図３（ａ））。一方、リングアンプのＭＯＳサイズが大きいときは、出力段のインバータのスルーレートは高いが、アンプの帯域が高くなる。そのため、ループの安定性が確保できず、出力電圧のリンギングが激しくなってしまい、収束ターゲット電圧に達するのに長い時間を要している（図３（ｂ））。
【００１５】
一般的にリングアンプは、最も負荷容量が大きい出力段でメインポールを形成し、初段及び２段目のインバータで２ｎｄポールや３ｒｄポールを形成する。高速動作においても安定性を確保するためには、２ｎｄポールや３ｒｄポールを高域にシフトさせる必要があるが、それは消費電流の増加に直結するため、低消費電力動作というリングアンプのメリットを大きく損ねてしまう。
【００１６】
上述した特許文献１には、広い発振周波数範囲を有し、かつ電源ノイズの影響を抑制することが可能な電圧制御発振回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いて高速動作に適したリングアンプについては何ら開示されていない。また、上述した特許文献２には、入力電圧の可変範囲において、出力周波数の特性がほぼ直線となるＶＣＯを備えたＰＬＬ回路が開示されているものの、本発明のようなデッドゾーン付加方法を用いて高速動作に適したリングアンプについては何ら開示されていない。さらに、非特許文献１にも、本発明の要旨となる構成については何ら開示されていない。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、デッドゾーン付加方法を用いて高速動作に適したリングアンプを提供することにある。
【課題を解決するための手段】
【００１７】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、複数のインバータ（ＩＮＶ１，ＩＮＶ２（２Ａ，２Ｂ），ＩＮＶ３）を縦列接続したリングアンプにおいて、出力段のインバータ（ＩＮＶ３）を構成する第１のＭＯＳトランジスタ（ＭＰ１，ＭＮ１）と、該第１のＭＯＳトランジスタ（ＭＰ１，ＭＮ１）と並列に設けられた第２のＭＯＳトランジスタ（ＭＰ２，ＭＮ２）とを備え、前記出力段のインバータ（ＩＮＶ３）のトランジスタサイズを可変にすることを特徴とする。
【００１８】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記出力段のインバータは、第１のＭＯＳトランジスと並列にＮ個（Ｎは自然数）接続される第２から第Ｎ＋１のＭＯＳトランジスタとを備えることを特徴とするリングアンプである。
また、請求項３に記載の発明は、請求項２に記載の発明において、前記第１から第Ｎ＋１のＭＯＳトランジスタが、ホールドフェーズを時分割した多相フェーズにおいて、それぞれＯＮ及びＯＦＦ制御されることを特徴とするリングアンプである。
【００１９】
また、請求項４に記載の発明は、請求項２に記載の発明において、前記第１から第Ｎ＋１のＭＯＳトランジスタのうち少なくとも一つが、ホールドフェーズで常にＯＮ状態もしくはＯＦＦ状態になるよう制御されることを特徴とするリングアンプである。
また、請求項５に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記第１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えることを特徴とするリングアンプである。
【００２０】
また、請求項６に記載の発明は、請求項１乃至４のいずれかに記載の発明において、前記第２から第Ｎ＋１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えることを特徴とするリングアンプである。
また、請求項７に記載の発明は、請求項１乃至６のいずれかに記載のリングアンプを備えたスイッチトキャパシタ回路であって、ゲイン設定と連動して、前記出力段のインバータのトランジスタサイズを可変にすることを特徴とするスイッチトキャパシタ回路。
【発明の効果】
【００２１】
本発明によれば、デッドゾーン付加方法を用いて高速動作に適したリングアンプを実現することができ、リングアンプによる高速動作を低消費電力で行うことができる。
【図面の簡単な説明】
【００２２】
【図１】従来のリングアンプをスイッチトキャパシタ回路に適用した場合の基本的な回路構成図である。
【図２】従来のリングアンプの回路構成図である。
【図３】（ａ），（ｂ）は、従来のリングアンプのアナログ出力信号の出力特性をグラフに示す図である。
【図４】本発明に係るリングアンプの実施例１を説明するための回路構成図である。
【図５】本発明に係るリングアンプの実施例１を説明するためのタイミングチャートを示す図である。
【図６】本発明に係るリングアンプの実施例１のアナログ出力信号の出力特性グラフに示す図である。
【図７】本発明に係るリングアンプの実施例２を説明するための回路構成図である。
【図８】本発明に係るリングアンプの実施例２を説明するためのタイミングチャートを示す図である。
【図９】本発明に係るリングアンプの実施例２のアナログ出力信号の出力特性をグラフに示す図である。
【図１０】本発明に係るリングアンプの実施例３をスイッチトキャパシタ回路に適用した場合の回路構成図である。
【図１１】本発明に係るリングアンプの実施例３を説明するための回路構成図である。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の各実施例について説明する。
【実施例１】
【００２４】
図４は、本発明に係るリングアンプの実施例１を説明するための回路構成図である。図２に示した従来例との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、リングアンプ内の構成だけ、本発明のリングアンプに置き換えて以下に説明する。
本実施例１のリングアンプと図２に示す従来のリングアンプの違いは、出力段のインバータを構成するＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１と並列に、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２を接続している点である。また、ＰＭＯＳトランジスタＭＰ２と電源端の間にスイッチＳＷ８が、ＮＭＯＳトランジスタＭＮ２とＧＮＤ端の間にスイッチＳＷ９がそれぞれ挿入されている。
【００２５】
本発明のリングアンプは、複数のインバータＩＮＶ１，ＩＮＶ２Ａ，ＩＮＶ２Ｂ，ＩＮＶ３を縦列接続したリングアンプである。出力段のインバータＩＮＶ３を構成する第１のＭＯＳトランジスタＭＰ１，ＭＮ１と、第１のＭＯＳトランジスタＭＰ１，ＭＮ１と並列に設けられた第２のＭＯＳトランジスタＭＰ２，ＭＮ２とを備え、出力段のインバータＩＮＶ３のトランジスタサイズを可変にする。
【００２６】
また、出力段のインバータは、第１のＭＯＳトランジスと並列にＮ個（Ｎは自然数）接続される第２から第Ｎ＋１のＭＯＳトランジスタとを備えている。本実施例１においては、Ｎが２の場合について示している。
また、第１から第Ｎ＋１のＭＯＳトランジスタが、ホールドフェーズを時分割した多相フェーズにおいて、それぞれＯＮ及びＯＦＦ制御される。また、第１から第Ｎ＋１のＭＯＳトランジスタのうち少なくとも一つが、ホールドフェーズで常にＯＮ状態もしくはＯＦＦ状態になるよう制御される。
【００２７】
また、第１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えている。また、第２から第Ｎ＋１のＭＯＳトランジスタのゲート端子を電源端に短絡するためのスイッチを備えている。
また、このような本実施例１に記載のリングアンプを備えたスイッチトキャパシタ回路を構成し、ゲイン設定と連動して、出力段のインバータのトランジスタサイズを可変にするスイッチトキャパシタ回路を実現することも可能である。
【００２８】
図５は、本発明に係るリングアンプの実施例１を説明するためのタイミングチャートを示す図で、図示しない制御部で生成される制御信号φ１，φ２，φ３の出力タイミングをタイミングチャートに示す図である。
図５に示すように、制御信号φ１がＨｉｇｈレベルであるときには、制御信号φ２はＬｏｗレベルになる。また、制御信号φ１がＬｏｗレベルであるときには、制御信号φ２はＨｉｇｈレベルになるが、互いにノンオーバーラップの関係にある。制御信号φ３は、制御信号φ２の立ち上がりと同時に立ち上がり、制御信号φ２よりも早くＬｏｗレベルに立ち下がる。
【００２９】
図６は、本実施例１のリングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。図６における横軸は時間ｔを示し、縦軸はリングアンプのアナログ出力信号Ｖｏｕｔを示す。
φ１がＨｉｇｈレベルのとき、すなわち、サンプルフェーズのときの状態は、図２で示す従来回路と同じなので説明は割愛する。
【００３０】
φ２及びφ３がＨｉｇｈレベルのとき、すなわち、ホールドフェーズになると、スイッチＳＷ８及びＳＷ９が短絡し、リングアンプの出力信号Ｖｏｕｔはセトリングターゲット電圧に向けてスルーを開始する。従来回路に比べてトランジスタＭＰ２及びＭＮ２が加わった分サイズが増加しているため、スルーレートは十分に高い。
次に、φ３がＬｏｗレベルになると、スイッチＳＷ８、ＳＷ９が開放するため、リングアンプの出力段のインバータは従来の構成に戻る。このとき、出力信号Ｖｏｕｔはセトリングターゲットに近い電圧になっているため、リングアンプはデッドゾーンに近づき、ＡＭＰの帯域は落ち、安定性が向上する。その結果、従来の回路よりも短い時間で出力信号をセトリングさせることができるので、高速動作が可能になる（図６）。
【００３１】
このように、本実施例１によれば、リングアンプ全体の消費電流を増加することなく、高速動作が可能になる。なお、本実施例１では、出力段のインバータのＰＭＯＳ及びＮＭＯＳのうちそれぞれ一つのＭＯＳトランジスタは、ホールドフェーズ中に常にＯＮ状態となっているが、他方のＭＯＳトランジスタと同様にスイッチを挿入してＯＮ、ＯＦＦ制御を行ってもよい。また、本実施例１によれば、出力段のインバータのＰＭＯＳ及びＮＭＯは並列に２個接続しているが、これは何個であっても良い。また、本実施例１では、ホールドフェーズを２相に分割して出力段のインバータのＯＮ、ＯＦＦ制御を行っているが、これは何相に分割してもよい。
【実施例２】
【００３２】
図７は、本発明に係るリングアンプの実施例２を説明するための回路構成図である。図４に示した本実施例１との差異を明確にするために、スイッチトキャパシタ回路の構成は、図１と同様とし、リングアンプ内の構成だけ、本発明のリングアンプに置き換えて以下に説明する。
本実施例２のリングアンプと図４に示す従来のリングアンプの違いは、２段目のインバータＩＮＶ２Ａ及びＩＮＶ２Ｂの出力を、それぞれ電源端とＧＮＤ端に短絡するためのスイッチＳＷ１０、ＳＷ１１が追加された点である。
【００３３】
図８は、本発明に係るリングアンプの実施例２を説明するためのタイミングチャートを示す図で、図示しない制御部で生成される制御信号φ１，φ２，φ３，φ４の出力タイミングをタイミングチャートに示す図である。制御信号φ１、φ２、φ３のタイミングについては図５と同じなので説明は割愛する。
図８に示すように、制御信号φ４は、制御信号φ３の立下り後すぐにＨｉｇｈレベルに立ち上がり、その後すぐにＬｏｗレベルに立ち下がる。
【００３４】
図９は、本実施例２のリングアンプをスイッチトキャパシタ回路に適用した場合の、リングアンプ出力信号の出力特性をグラフに示す図である。図９における横軸は時間ｔを示し、縦軸はリングアンプのアナログ出力信号Ｖｏｕｔを示す。
φ１がＨｉｇｈレベルのとき、すなわち、サンプルフェーズのときの状態は、図４で示す本実施例１と同じなので割愛する。
φ２及びφ３がＨｉｇｈレベルのとき、すなわち、ホールドフェーズ直後の状態も、図４で示す本実施例１と同じなので割愛する。
【００３５】
ここで、φ３がＬｏｗレベルになった瞬間を考える。このとき仮に、出力信号Ｖｏｕtがちょうどセトリングターゲット電圧と等しかった場合、この時点で出力段のインバータにデッドゾーンを付加してセトリングを完了させるのが望ましい。しかし、実際には、フィードバックされた入力信号Ｖｉｎから出力信号Ｖｏｕｔまでインバータ３段分の遅延が生じるため、その間は出力段のインバータが出力ノードの電荷のチャージ及びディスチャージを行い、出力信号はオーバーシュートを生じてしまう。図４に示す本実施例１の回路では、ホールドフェーズの後半の出力段のインバータサイズを小さくすることでその影響を抑えているが、それでもオーバーシュートを起こしている。
【００３６】
それに対し、図７で示す本実施例２では、φ３が立ち下がった直後にφ４が立ち上がり、スイッチＳＷ１０，１１を短絡する。それにより、出力段のインバータのＰＭＯＳ側のゲートを電源端に、ＮＭＯＳ側のゲートをＧＮＤ端に接続するため、出力段のインバータがＯＦＦ状態になる。φ４がＨｉｇｈレベルになる時間がリングアンプの初段と２段目のインバータの遅延時間よりも長ければ、φ４がＬｏｗレベルになったときにはリングアンプはデッドゾーンを付加した状態、あるいはそれに近い状態でホールドフェーズが再開される。つまり、ホールドフェーズの前半ではスルーを加速させ、いったんスルーを停止させ、かつリングアンプの帯域を落とし安定性が向上した状態に移行させることで、ホールドフェーズ再開後のセトリングをスムーズに行うことが可能になる（図９）。
【００３７】
このように、本実施例２によれば、リングアンプ全体の消費電流を増加することなく、より高速な動作が可能になる。なお本実施例２では、出力段のインバータのＰＭＯＳ及びＮＭＯは並列に２個接続しているが、これは何個であっても良い。また、本実施例２では、ホールドフェーズを３相に分割して出力段のインバータのＯＮ、ＯＦＦ制御を行ったが、これは何相に分割してもよい。
【実施例３】
【００３８】
図１０は、本発明に係るリングアンプの実施例３をスイッチトキャパシタ回路に適用した場合の回路構成図である。図１０のスイッチトキャパシタ回路は、入力信号ＶｓｉｇｎａｌからＶｏｕｔまでのゲインを可変にする回路であり、本実施例では３段階のゲイン切り替え機能を有する。具体的には、最小ゲイン設定では、スイッチＳＷＧ１，ＳＷＧ２が常に短絡され、スイッチＳＷＧ１Ｎ，ＳＷＧ２Ｎが常に解放される。中間ゲイン設定では、スイッチＳＷＧ１，ＳＷＧ２Ｎが常に短絡され、スイッチＳＷＧ１Ｎ，ＳＷＧ２が常に解放される。或いは、スイッチＳＷＧ１Ｎ，ＳＷＧ２が常に短絡され、スイッチＳＷＧ１，ＳＷＧ２Ｎが常に解放される。最大ゲイン設定では、スイッチＳＷＧ１Ｎ，ＳＷＧ２Ｎが常に短絡され、スイッチＳＷＧ１，ＳＷＧ２が常に解放される。
【００３９】
図１１は、本発明に係るリングアンプの実施例３を説明するための回路構成図である。図２に示す従来のリングアンプとの違いは、出力段のインバータを構成するＭＯＳトランジスタＭＰ１と並列にＭＰ２，ＭＰ３が接続され、それぞれ電源端との間にスイッチＳＷ１２，ＳＷ１４が挿入されている。同様に出力段のインバータを構成するＭＯＳトランジスタＭＮ１と並列にＭＮ２，ＭＮ３が接続され、それぞれＧＮＤ端との間にスイッチＳＷ１３，ＳＷ１５が挿入されている。
【００４０】
図１１において追加されたスイッチＳＷ１２からＳＷ１５は、スイッチトキャパシタ回路のゲイン設定と連動して短絡、開放を制御する。具体的には、最小ゲイン設定では、スイッチＳＷ１２からＳＷ１５は全て開放される。中間ゲイン設定では、スイッチＳＷ１２，ＳＷ１３が短絡され、スイッチＳＷ１４，ＳＷ１５は開放される。或いは、スイッチＳＷ１４，ＳＷ１５が短絡され、スイッチＳＷ１２，ＳＷ１３は開放される。最大ゲイン設定では、スイッチＳＷ１２からＳＷ１５は全て短絡される。
【００４１】
従来のリングアンプを、ゲイン切り替え機能を有するスイッチトキャパシタ回路に適用すると、最小ゲイン設定では、スイッチトキャパシタで接続されるフィードバック容量が最大となりループ帯域が増加し、逆に最大ゲイン設定では、スイッチトキャパシタで接続されるフィードバック容量が最少となりループ帯域が減少するので、ゲイン設定によって安定性に差異が生じる。しかし、図１１に示すリングアンプを適用することで、最小ゲイン設定では出力段のインバータの動作をＭＰ１，ＭＮ１のみとすることで帯域を抑え、逆に最大ゲイン設定では出力段のインバータをＭＰ１，ＭＰ２，ＭＰ３，ＭＮ１，ＭＮ２，ＭＮ３で動作させ帯域を上げることで、どのゲイン設定でもループの帯域を一定に保ち安定性を向上させることが可能となる。
【００４２】
このように、本実施例３によれば、リングアンプを、ゲイン切り替え機能を有するスイッチトキャパシタ回路に適用しても、安定性を確保することが可能になる。なお、本実施例３では、ゲイン切り替えは３段階であるが、これは何段階であっても良い。また、本実施例３では、出力段のインバータのＰＭＯＳ及びＮＭＯは並列に３個接続しているが、これは何個であっても良い。また、本実施例３では、ホールドフェーズを分割せずにサンプルホールドを行っているが、これは本実施例１及び２と組み合わせて何相に分割しても良い。
【符号の説明】
【００４３】
１  リングアンプ
ＩＮＶ１、ＩＮＶ２Ａ、ＩＮＶ２Ｂ、ＩＮＶ３  インバータ
Ｃｓ，Ｃｆ，Ｃ１乃至Ｃ３  容量
ＳＷ１乃至ＳＷ１５  スイッチ
ＭＰ１乃至ＭＰ３  ＰＭＯＳトランジスタ
ＭＮ１乃至ＭＮ３  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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