(57)【要約】【課題】積層型センサの発生ノイズを低減する撮像装置を提供する。【解決手段】半導体基板上にアレイ状に複数の単位画素と、単位画素毎に上方に光を電気信号に変換する光電変換膜と透明電極とが順に配置された画素電極を配置し、画素電極と電気的に接続され光電変換膜からの電荷を蓄積し半導体基板内に配置された第一導電型の電荷蓄積領域と画素電極とを電気的に接続するコンタクトプラグと、電荷蓄積領域と電気的に接続された第１のトランジスタと、電荷蓄積領域を隣接する素子および単位画素と分離するための分離領域と、コンタクトプラグと電荷蓄積領域との接続部及び分離領域の間に配置される第一導電型とは反対の導電型である第二導電型の表面層とを備えた、第１のトランジスタのゲート電極直下の半導体基板表面とコンタクトプラグとは、第二導電型の不純物濃度が表面層よりも低い、又は、第一導電型である第１の不純物領域を介して電気的に接続される。【選択図】図３
2014216469.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上にアレイ状に配置された複数の単位画素と、
前記単位画素毎に配置された画素電極と、
前記画素電極上に配置され、光を電気信号に変換する光電変換膜と、
前記光電変換膜上に配置された透明電極と、
前記画素電極と電気的に接続され、前記光電変換膜からの電荷を蓄積し、前記半導体基板内に配置された第一導電型の電荷蓄積領域と、
前記電荷蓄積領域と前記画素電極とを電気的に接続するコンタクトプラグと、
前記電荷蓄積領域と電気的に接続された第１のトランジスタと、
前記電荷蓄積領域を隣接する素子および隣接する前記単位画素と分離するための分離領域と、
前記半導体基板表面において、前記コンタクトプラグと前記電荷蓄積領域との接続部及び前記分離領域の間に配置される、前記第一導電型とは反対の導電型である第二導電型の表面層とを備え、
前記コンタクトプラグと、前記第１のトランジスタのゲート電極直下の半導体基板表面とは第１の不純物領域を介して電気的に接続され、
前記第１の不純物領域は前記第二導電型の不純物濃度が前記表面層よりも低い、又は、前記第一導電型である
固体撮像装置。
【請求項２】
前記固体撮像装置は、さらに、
前記電荷蓄積領域よりも前記第一導電型の不純物濃度が高い第２の不純物領域を備え、
前記第２の不純物領域は、前記半導体基板表面に形成され、
前記コンタクトプラグは、前記第２の不純物領域を介して、前記電荷蓄積領域と電気的に接続され、
前記第２の不純物領域は、平面視において、前記コンタクトプラグと、少なくとも部分的に重なっている
請求項１に記載の固体撮像装置。
【請求項３】
前記固体撮像装置は、さらに、
前記ゲート電極の周囲を囲むサイドウォールを備え、
前記第１の不純物領域は、平面視において、前記サイドウォールと少なくとも部分的に重なっている
請求項１又は２に記載の固体撮像装置。
【請求項４】
前記第２の不純物領域と前記コンタクトプラグとが、平面視において重ならない領域を有する
請求項２に記載の固体撮像装置。
【請求項５】
前記コンタクトプラグは、平面視において、前記サイドウォールと部分的に重なっている
請求項３に記載の固体撮像装置。
【請求項６】
前記第２の不純物領域は、平面視において、前記サイドウォールと少なくとも部分的に重なっている
請求項３に記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、さらに、
前記画素電極と前記コンタクトプラグとを電気的に接続する金属プラグと、
前記金属プラグと前記コンタクトプラグとを電気的に接続する第１配線とを備え、
前記第１配線は、平面視において、前記ゲート電極を部分的に覆うように配置されている
請求項１から６のいずれかに記載の固体撮像装置。
【請求項８】
前記コンタクトプラグの前記半導体基板表面からの高さは、前記ゲート電極の前記半導体基板表面からの高さより低い
請求項４に記載の固体撮像装置。
【請求項９】
前記複数の単位画素は、隣接する第１の単位画素と第２の単位画素とを有し、
前記第１の単位画素の前記第２の不純物領域と、前記第２の単位画素の前記第２の不純物領域とが、前記第１の単位画素と前記第２の単位画素との境界面に対称に形成されている
請求項４に記載の固体撮像装置。
【請求項１０】
前記第１配線の第１の方向に延びる辺の長さは、前記ゲート電極の前記第１の方向に延びる辺の長さよりも長く、
前記第１の方向は、前記第１のトランジスタのチャネル方向と直交する
請求項７に記載の固体撮像装置。
【請求項１１】
前記コンタクトプラグの前記第１のトランジスタのチャネル方向に延びる辺の長さは、前記コンタクトプラグの前記チャネル方向と直交する方向に延びる辺の長さより長い
請求項１から１０のいずれかに記載の固体撮像装置。
【請求項１２】
前記第１のトランジスタは、前記電荷蓄積領域に蓄積された電荷を排出するリセットトランジスタである
請求項１から１１のいずれかに記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、光電変換部が半導体基板上方に配置された積層型の固体撮像装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置は携帯機器カメラ、車載カメラ及び監視カメラに搭載されている。
【０００３】
これらの固体撮像装置には高解像度の撮像能力が求められているため、固体撮像装置の微細化および多画素化が必要となっている。従来の固体撮像装置においては画素の微細化によってフォトダイオードのサイズも縮小している。それに伴い、飽和信号量が低下すること、及び、開口率が減少することにより感度が低下するという課題があった。
【０００４】
この課題を解決する固体撮像装置として、積層型の固体撮像装置が提案されている。積層型固体撮像装置では、半導体基板の上方に光電変換膜が積層されているため、受光面積が大きいというメリットがある。そして、当該固体撮像装置は光電変換膜内における光電変換によって発生した電荷を半導体基板内でＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）回路またはＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  ＭＯＳ）回路を用いて読みだす構造となっている。
【０００５】
従来の積層型の固体撮像装置として、特許文献１に示すものがある。特許文献１に示す積層型の固体撮像装置では、第１導電型イオン注入層（電荷蓄積領域）のリーク電流を抑制するために、電荷蓄積領域の上に、Ｎ＋層及び第１メタルコンタクト（コンタクトプラグ）を囲むように第２導電型イオン注入層（表面層）を形成している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１６４６０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、トランジスタと電荷蓄積領域の間の表面層を、ピニングに十分な濃度で形成する場合、トランジスタと電荷蓄積領域との接続不良が発生する。表面層と共に電荷蓄積領域を高濃度化すると、電荷蓄積領域の結晶欠陥の増加等によって、リーク電流が増大する。
【０００８】
逆に、表面層を低濃度化する場合は、コンタクトプラグ周辺の空乏層面積が拡大するため、表面欠陥による電荷蓄積領域へのリーク電流が増加する。
【０００９】
また、微細化のためにコンタクトプラグとトランジスタのゲート電極との間の距離を短くした場合、ゲート電極とコンタクトプラグとの間に形成された表面層によって、ゲート電極とコンタクトプラグとの間の表面に急峻なＰＮ接合が形成される。そのため、トンネル電流によるリーク電流も発生する。
【００１０】
本開示は、上記課題に鑑み、微細化時においても、トランジスタと電荷蓄積領域との接続不良を起こさず、リーク電流を抑制できる積層型の固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本開示の一形態に係る固体撮像装置は、半導体基板と、前記半導体基板上にアレイ状に配置された複数の単位画素と、前記単位画素毎に配置された画素電極と、前記画素電極上に配置され、光を電気信号に変換する光電変換膜と、前記光電変換膜上に配置された透明電極と、前記画素電極と電気的に接続され、前記光電変換膜からの電荷を蓄積し、前記半導体基板内に配置された第一導電型の電荷蓄積領域と、前記電荷蓄積領域と前記画素電極とを電気的に接続するコンタクトプラグと、前記電荷蓄積領域と電気的に接続された第１のトランジスタと、前記電荷蓄積領域を隣接する素子および隣接する前記単位画素と分離するための分離領域と、前記半導体基板表面において、前記コンタクトプラグと前記電荷蓄積領域との接続部及び前記分離領域の間に配置される、前記第一導電型とは反対の導電型である第二導電型の表面層とを備え、前記コンタクトプラグと、前記第１のトランジスタのゲート電極直下の半導体基板表面とは第１の不純物領域を介して接続され、前記第１の不純物領域は前記第二導電型の不純物濃度が前記表面層よりも低い、又は、前記第一導電型である。
【発明の効果】
【００１２】
本開示によれば、微細化時においても、トランジスタと電荷蓄積領域との接続不良を起こさず、リーク電流を抑制できる積層型の固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態における固体撮像装置を示す図
【図２】第１の実施形態における固体撮像装置の動作を示すタイミングチャート
【図３】第１の実施形態における固体撮像装置の断面図
【図４】第２の実施形態における固体撮像装置の断面図
【図５】第３の実施形態における固体撮像装置の断面図
【図６Ａ】第１の実施形態に係る固体撮像装置の製造過程における断面図
【図６Ｂ】第１の実施形態に係る固体撮像装置の製造過程における断面図
【図６Ｃ】第１の実施形態に係る固体撮像装置の製造過程における断面図
【図６Ｄ】第１の実施形態に係る固体撮像装置の製造過程における断面図
【図６Ｅ】第１の実施形態に係る固体撮像装置の製造過程における断面図
【図６Ｆ】第１の実施形態に係る固体撮像装置の製造過程における断面図
【図７Ａ】第２の実施形態に係る固体撮像装置の製造過程における断面図
【図７Ｂ】第２の実施形態に係る固体撮像装置の製造過程における断面図
【図７Ｃ】第２の実施形態に係る固体撮像装置の製造過程における断面図
【図７Ｄ】第２の実施形態に係る固体撮像装置の製造過程における断面図
【図７Ｅ】第２の実施形態に係る固体撮像装置の製造過程における断面図
【図７Ｆ】第２の実施形態に係る固体撮像装置の製造過程における断面図
【図８】第２の実施形態に係る固体撮像装置の製造過程における隣接画素の断面図
【図９Ａ】第３の実施形態に係る固体撮像装置の製造過程における断面図
【図９Ｂ】第３の実施形態に係る固体撮像装置の製造過程における断面図
【図９Ｃ】第３の実施形態に係る固体撮像装置の製造過程における断面図
【図９Ｄ】第３の実施形態に係る固体撮像装置の製造過程における断面図
【図９Ｅ】第３の実施形態に係る固体撮像装置の製造過程における断面図
【図９Ｆ】第３の実施形態に係る固体撮像装置の製造過程における断面図
【図９Ｇ】第３の実施形態に係る固体撮像装置の製造過程における断面図
【図１０】実施形態に係る撮像装置の構成例を示す図
【発明を実施するための形態】
【００１４】
以下、本開示の実施形態を図面に基づいて詳細に説明する。なお、特許請求の範囲に係る発明は、以下の実施形態に限定されるものではない。また、本開示の範囲を逸脱しない範囲で、適宜変更は可能である。さらに、複数の実施形態における各構成要素を任意に組み合わせても良い。実質的に同一の構成に対しては同じ符号を付して、説明を省略することがある。
【００１５】
（第１の実施形態）
まず、第１の実施形態に係る固体撮像装置の構成を説明する。
【００１６】
（回路構成）
図１に示すように第１の実施形態に係る固体撮像装置は、半導体基板上にアレイ状に配置された複数の単位画素１１と、単位画素１１に種々のタイミング信号を供給する垂直走査部（行走査部とも呼ぶ）１３と、単位画素１１の信号を順次、水平出力端子１４２へ読み出す水平走査部（列走査部とも呼ぶ）１５と、列ごとに形成された列信号線１４１と、単位画素１１を暗時の状態にリセットするために列ごとに設けられたリセット線１２６とを備えている。
【００１７】
なお、図１において、単位画素１１を「２行２列」分だけを記載しているが、行数及び列数は任意に設定して良い。
【００１８】
単位画素１１は光電変換部１１１と、増幅トランジスタ１０８ａと、リセットトランジスタ１０８ｂと、選択トランジスタ１０８ｃとを備えている。
【００１９】
光電変換部１１１は、単位画素１１毎に配置された画素電極１１３と、画素電極１１３上に配置され、光を電気信号に変換（光電変換）する光電変換膜１１４と、光電変換膜１１４上に配置された透明電極１１５とを有する。
【００２０】
なお、本明細書において、「上」、「上方」とは、半導体基板から光電変換部への方向を指す。
【００２１】
画素電極１１３は単位画素１１毎に分離されている。透明電極１１５は、光電変換膜１１４に対して、光電変換に必要な所定の電圧を印加する。
【００２２】
光電変換部１１１は、増幅トランジスタ１０８ａのゲート及びリセットトランジスタ１０８ｂのドレインと、光電変換部制御線１３１との間に接続されている。
【００２３】
画素電極１１３にゲートが接続された増幅トランジスタ１０８ａは、画素電極１１３の電圧に応じた信号電圧を、選択トランジスタ１０８ｃを介して列信号線１４１に出力する。増幅トランジスタ１０８ａのソース及び選択トランジスタ１０８ｃのドレインは、共通の拡散層で形成される。
【００２４】
リセットトランジスタ１０８ｂのドレインは画素電極１１３と接続され、ソースは対応するリセット線１２６に接続されている。リセット線１２６はリセット端子ＶRに接続されている。
【００２５】
選択トランジスタ１０８ｃのゲートは、アドレス制御線１２１を介して垂直走査部１３と接続されている。リセットトランジスタ１０８ｂのゲートは、リセット制御線１２３を介して垂直走査部１３と接続されている。アドレス制御線１２１及びリセット制御線１２３は行ごとに設けられている。
【００２６】
光電変換部制御線１３１は、全単位画素１１の透明電極１１５と共通に接続されている。列毎に設けられた列信号線１４１は、列信号処理部２１を介して水平走査部１５と接続されている。列信号処理部２１は、例えば、相関二重サンプリングに代表される雑音抑制信号処理、及び、アナログ／デジタル変換処理等を行う。
【００２７】
（駆動タイミングチャート）
図２は本実施形態に係る固体撮像装置の基本的な撮像動作を示すタイミングチャートである。
【００２８】
本実施形態に係るリセットトランジスタ１０８ｂはｐ型ＭＯＳトランジスタであり、そのゲートに入力されるリセット信号に含まれるリセットパルスが負パルス（下向きのパルス）であり、リセットパルスの後縁（後ろのエッジ）が立ち下がりエッジである例について説明する。
【００２９】
図２のＳＥＬｎは、ｎ（ｎ：自然数）行目の行選択信号を示す。ＲＳＴｎは、ｎ行目の行リセット信号を示す。１水平周期は、行選択信号が有効になってから次の行選択信号が有効になるまで（ＳＥＬ１の立ち下がりからＳＥＬ２の立ち下がりまで）の期間であり、１行分の単位画素から信号電圧を読み出すために必要な期間である。１垂直周期は、全行の単位画素から信号電圧を読み出すために必要な期間である。
【００３０】
（画素断面構造）
図３は、第１の実施形態に係る固体撮像装置の１つの単位画素１１の断面図である。
【００３１】
半導体基板１０１の上方には、光電変換部１１１が形成されている。光電変換部１１１は、有機材料、又は、アモルファスシリコン及びゲルマニウムに代表される半導体を含む材料などで構成される光電変換膜１１４と、光電変換膜１１４の半導体基板１０１側の面に形成された画素電極１１３と、光電変換膜１１４の入射光の入射側の面上に形成された透明電極１１５とを有している。光電変換膜１１４は、光吸収係数が大きいため、シリコンよりも量子効率が良い。
【００３２】
画素電極１１３は、コンタクトを介して増幅トランジスタ１０８ａのゲート電極及び電荷蓄積領域１０４と接続されている。電荷蓄積領域１０４は、リセットトランジスタ１０８ｂのソースである拡散層としても機能する。
【００３３】
図３に示す単位画素１１は、Ｎ型の半導体基板１０１と、半導体基板１０１上方に配置された光電変換部１１１からの信号電荷を蓄積するＰ型の電荷蓄積領域１０４と、画素電極１１３と電荷蓄積領域１０４とを電気的に接続するコンタクトプラグ１０７ａと、電荷蓄積領域１０４の表面に配置されたＮ型の表面層１０５と、半導体基板１０１との間にゲート酸化膜（図示せず）を介して形成されるリセットトランジスタ１０８ｂのゲート電極１２０と、コンタクトプラグ１０７ａとゲート電極１２０直下の半導体基板１０１とを電気的に接続する第１の不純物領域１０３と、コンタクトプラグ１０７ａと電荷蓄積領域１０４とを電気的に接続するＰ型の第２の不純物領域１０６と、コンタクトプラグ１０７ａ上の第１配線１０７ｂとを備える。
【００３４】
電荷蓄積領域１０４を隣接する素子および隣接する単位画素１１と分離するための分離領域１０２と、コンタクトプラグ１０７ａと電荷蓄積領域１０４との接続部との間に、表面層１０５は配置される。
【００３５】
第１の不純物領域１０３は、半導体基板１０１表面において、コンタクトプラグ１０７ａと電荷蓄積領域１０４との接続部を囲うように配置され、リセットトランジスタ１０８ｂのゲート電極とコンタクトプラグ１０７ａとの間には配置されていない。
【００３６】
第１の不純物領域１０３は、表面層１０５よりも低濃度のＮ型であってもよいし、第２の不純物領域１０６よりも低濃度のＰ型であってもよい。
【００３７】
第１の不純物領域１０３がＰ型領域の場合、Ｐチャネルのリセットトランジスタ１０８ｂと、コンタクトプラグ１０７ａとの間にポテンシャル障壁が形成されない。これによりリセットトランジスタ１０８ｂをＯＮにしたときに、電荷蓄積領域１０４の電荷をリセットするのに十分な電流を確保することが可能となる。逆に、第１の不純物領域１０３がＮ型領域の場合、リセットトランジスタ１０８ｂとコンタクトプラグ１０７ａの間にポテンシャル障壁が形成されるため、信号電荷量が多い場合など、電荷蓄積領域１０４の電荷をリセットしきれない場合がある。しかし、第一の不純物領域１０３のＮ型不純物濃度が、少なくとも表面層１０５よりも低ければ、リセットトランジスタ１０８ｂと、コンタクトプラグ１０７ａとの間のポテンシャル障壁を低減することができ、十分なＯＮ電流を確保することが可能となる。
【００３８】
なお、第１の不純物領域１０３がＮ型領域の場合、不純物濃度を増加させる（表面層１０５の濃度に近づける）ほど、リセットトランジスタ１０８ｂとコンタクトプラグ１０７ａとが接続されにくくなるため、ＯＮ電流は不足する。しかし、リセットトランジスタがＯＦＦの状態の間は半導体基板１０１表面に形成される空乏層を抑制し、リーク電流を低減しやすくなるという利点はある。第一の不純物領域１０３はリセットトランジスタのＯＮ電流の確保の観点、リーク電流抑制の観点の双方から、短く作製することが好ましい。
【００３９】
第１の不純物領域は、平面視において、ゲート電極１２０の周囲を囲むサイドウォール１１６と少なくとも部分的に重なっていてもよい。なお、本明細書において「平面視」とは、半導体基板表面の垂線方向から見ることを指す。
【００４０】
第２の不純物領域１０６は、電荷蓄積領域１０４よりも高濃度のＰ型不純物を有していることが好ましい。コンタクトプラグ１０７ａと電荷蓄積領域１０４とのコンタクト抵抗を低減するためである。
【００４１】
リセットトランジスタ１０８ｂは、第２のコンタクトプラグ１２５を介してリセット端子ＶRと接続される。また、第２のコンタクトプラグ１２５は、リセットトランジスタ１０８ｂのソースであるＰ型の第３の不純物領域１２７と、Ｐ型の第４の不純物領域１２９を介して接続されている。第４の不純物領域１２９の不純物濃度は、第３の不純物領域１２７よりも高い方が好ましい。第２のコンタクトプラグ１２５と第３の不純物領域１２７とのコンタクト抵抗を低減するためである。
【００４２】
コンタクトプラグ１０７ａ、第１配線１０７ｂ及び第２のコンタクトプラグ１２５はポリシリコンで構成されていても良いし、Ｗ、Ｃｕ及びＡｌのいずれかを含む金属で構成されていても良い。
【００４３】
第１配線１０７ｂはサイドウォール１１６と平面視において、重なるように配置されていてもよい。
【００４４】
第１配線１０７ｂは第１金属プラグ１１０ａを介して第２配線１１２ａと接続されている。第３配線１１２ｂは第２金属プラグ１１０ｂを介して第２配線１１２ａと接続されている。第４配線１１２ｃは第３金属プラグ１１０ｃを介して第３配線１１２ｂと接続されている。画素電極１１３は第４金属プラグ１１０ｄを介して第４配線１１２ｃと接続されている。ゲート電極１２０は第５金属プラグ１２２を介して第５配線１２４と接続されている。
【００４５】
各金属プラグ及び第２から第５配線はＷ、Ｃｕ及びＡｌのいずれかを含む金属で構成されていることが好ましい。なお、本実施形態はあくまで一例であり、配線の層数は任意である。
【００４６】
第２配線１１２ａと第５配線１２４上には、拡散防止層１３０ａが配置されている。第３配線１１２ｂ上には、拡散防止層１３０ｂが配置されている。第４配線１１２ｃ上には、拡散防止層１３０ｃが配置されている。各拡散防止層は、配線材料の拡散を防ぐために設けられ、ＳｉＮ、ＳｉＣやＳｉＣＮ等で構成される。
【００４７】
各配線層間にはそれぞれ、ＳｉＯ2等から構成される絶縁層１０９ａ、１０９ｂ、１０９ｃ及び１０９ｄが配置されている。
【００４８】
電荷蓄積領域１０４は結晶欠陥によるリーク電流低減のため、１０16ｃｍ-3以上、１０18ｃｍ-3以下の低濃度のＰ型領域で形成することが好ましい。また、拡散容量を減らすことで変換利得を高めるために、第２の不純物領域１０６のみを電荷蓄積領域として利用する場合は、電荷蓄積領域１０４は省略しても構わない。また、第２の不純物領域１０６はコンタクト抵抗低減のために１０18ｃｍ-3以上のＰ型領域で形成することが好ましい。また、表面層１０５は基板表面をＮ型にピニングするために１０18ｃｍ-3以上のＮ型領域で形成することが好ましい。第１の不純物領域１０３はリセットトランジスタ１０８ｂのＯＮ動作時にポテンシャル障壁を形成しないように１０17ｃｍ-3以下のＮ型、またはＰ型領域で形成することが好ましい。
【００４９】
光電変換膜１１４で生成された電荷のうち信号電荷として正孔が画素電極１１３を介して電荷蓄積領域１０４に蓄積される。一方、電子は透明電極１１５に排出される。電荷蓄積領域１０４に蓄積された信号電荷に応じて増幅トランジスタ１０８ａのゲート電極に印加される電圧が増加する。
【００５０】
信号読み出し後にリセットトランジスタ１０８ｂのゲート電極１２０に所定の電圧を印加することで、電荷蓄積領域１０４はリセット電圧に設定される。
【００５１】
上記の構成であれば、表面層１０５を高濃度で形成しても、電荷蓄積領域１０４のリセット動作に影響を及ぼさないため、良好なトランジスタ特性が得られる。また、リセットトランジスタ１０８ｂがオフの状態において、サイドウォール１１６直下の領域はゲート電極１２０と、コンタクトプラグ１０７ａへの電圧印加によりＮ型へのピニングが可能となる。従って、表面層１０５が存在しないことによるリーク電流を抑制できる。
【００５２】
回路構成上、リセットトランジスタ１０８ｂと電荷蓄積領域１０４との間に転送トランジスタを設ける場合は、図１で説明したリセットトランジスタ１０８ｂを転送トランジスタに置き換えて配置してもよい。
【００５３】
（第２の実施形態）
次に、第２の実施形態について説明する。第１の実施形態との相違点を主に説明し、重複する説明は省略する。
【００５４】
（画素断面構造）
図４は第２の実施形態に係る固体撮像装置における１つの画素に含まれる電荷蓄積領域１０４とリセットトランジスタ１０８ｂとを含む構成を示す断面図である。
【００５５】
第１の実施形態とは異なり、コンタクトプラグ１０７ａとゲート電極１２０との間のサイドウォール１１６下部にも、Ｐ型の第２の不純物領域１０６が配置されている。つまり、第２の不純物領域１０６は、平面視において、サイドウォール１１６と少なくとも部分的に重なっている。そして、第２の不純物領域１０６と前記コンタクトプラグとが、平面視において重ならない領域を有している。
【００５６】
上記の構成により、コンタクトプラグ１０７ａとゲート電極１２０との間のＰ型濃度が高くなるため、リセットトランジスタ１０８ｂがＯＮ時に電荷蓄積領域１０４と接続しやすくなる。
【００５７】
第１配線１０７ｂは、第１の実施形態に比べて、半導体基板１０１により近い位置に配置されている。また、第１配線１０７ｂは、平面視において、ゲート電極１２０を部分的に覆うように配置されていてもよい。
【００５８】
上記の構成により、リセットトランジスタ１０８ｂのＯＦＦ時に、ゲート電極１２０とコンタクトプラグ１０７ａへの電圧印加により、サイドウォール１１６下をＮ型に、さらにピニングしやすくなる。そのため、電荷蓄積領域１０４へのリーク電流を抑制できる。
【００５９】
コンタクトプラグ１０７ａが平面視において、サイドウォール１１６と部分的に重なるように配置されていてもよい。この構成により、コンタクトプラグ１０７ａとサイドウォール１１６との間に配置される表面層１０５が無くなるため、表面欠陥によるリーク電流が抑制できる。また微細化にも有利である。
【００６０】
（第３の実施形態）
次に、第３の実施形態について説明する。第１及び第２の実施形態との相違点を主に説明し、重複する説明は省略する。
【００６１】
（断面構造図）
図５は第３の実施形態に係る固体撮像装置における１つの画素に含まれる電荷蓄積領域１０４とリセットトランジスタ１０８ｂとを含む構成を示す断面図である。
【００６２】
図５に示すコンタクトプラグ１０７ａの半導体基板１０１からの高さが図４に示す構成よりもさらに低い。
【００６３】
上記の構成により、Ｐ型の第２の不純物領域１０６をサイドウォール１１６下部にさらに広げられる。そのため、リセットトランジスタ１０８ｂがＯＮ時に電荷蓄積領域１０４と、さらに接続しやすくなる。
【００６４】
また、コンタクトプラグ１０７ａは、第２の実施形態と比較して、さらに幅が広く形成されている。
【００６５】
上記の構成により、コンタクトプラグ１０７ａ形成時の合わせズレによって、電荷蓄積領域１０４とコンタクトプラグ１０７ａとが正常にコンタクトできなくなることを抑止できる。
【００６６】
（第１の実施形態に係る固体撮像装置の製造方法）
以下、第１の実施形態に係る固体撮像装置の製造方法について、図６Ａ〜Ｆに示す断面図を参照して説明する。
【００６７】
まず、図６Ａに示すように、Ｎ型のイオン注入により、半導体基板１０１に分離領域１０２を形成する。また、Ｐ型のイオン注入により、半導体基板１０１に電荷蓄積領域１０４を形成する。
【００６８】
続いて、図６Ｂに示すように、電荷蓄積領域１０４の一部と平面視において重なるように、リセットトランジスタ１０８ｂのゲート電極１２０を形成する。第１の不純物領域１０３は便宜上色分けをしているが、次の過程で形成される表面層１０５より濃度が低ければ、ゲート電極１２０直下の半導体基板表面等、他の領域の濃度と同程度でも構わない。なお、「同程度」とは、製造上の誤差を含む。
【００６９】
この過程において、リセットトランジスタ１０８ｂのソースである第３の不純物領域１２７、ゲート電極を持つＭＯＳトランジスタ（増幅トランジスタ１０８ａ及び選択トランジスタ１０８ｃ）、当該ＭＯＳトランジスタ形成と同時に信号処理を行う周辺回路を構成するトランジスタ、及び、当該ＭＯＳトランジスタのソース・ドレインも形成する。
【００７０】
この時、リセットトランジスタ１０８ｂの閾値電圧Ｖｔを調整するためにゲート電極１２０下にＮ型のイオン注入をしてもよい。この注入により第１の不純物領域１０３の濃度も調整できる。
【００７１】
続いて、図６Ｃに示すように、ゲート電極１２０の周りには、例えば、ＳｉＯＮ等からなるサイドウォール１１６を形成する。この時、他のＭＯＳトランジスタに対しても同時にサイドウォールを形成する。また、サイドウォール１１６をマスクとしたＮ型のイオン注入により、表面層１０５を形成する。
【００７２】
続いて、図６Ｄに示すように絶縁層１０９ａをスパッタリング法またはＣＶＤ法を用いて堆積する。その後、コンタクトプラグ１０７ａを形成する部分にコンタクトホール１０７ａ´を形成する。そして、コンタクトホール１０７ａ´上からＰ型のイオン注入を行うことで、第２の不純物領域１０６を形成する。
【００７３】
続いて、図６Ｅに示すように１０７ａ´上からＷ、Ｃｕ及びＡｌのいずれかを含む金属またはポリシリコンなどの半導体材料からなる導電体１３２をＣＶＤ法またはスパッタリング法を利用して堆積する。
【００７４】
続いて、図６Ｆに示すように一般的な方法を用いて第１金属プラグ１１０ａおよび、第２配線１１２ａを形成する。そして、第２金属プラグ１１０ｂ、第３金属プラグ１１０ｃ及び第４金属プラグ１１０ｄ、第３配線１１２ｂ及び第４配線１１２ｃ、絶縁層１０９ｂ及び１０９ｃ、画素電極１１３、光電変換膜１１４、透明電極１１５、保護膜（図示せず）、カラーフィルタ（図示せず）およびレンズ（図示せず）を形成することで、図３に示す構造が形成される。なお、これらの製造方法は従来の積層型の固体撮像装置の製造方法と同様であるので詳細な説明は割愛する。
【００７５】
なお、コンタクトプラグ１０７ａをサイドウォール１１６から離れた位置に形成する場合は、コンタクトプラグ１０７ａとゲート電極１２０との間に表面層１０５が注入されないようなマスクを別途用いて形成してもよい。
【００７６】
（第２の実施形態に係る固体撮像装置の製造方法）
第２の実施形態に係る固体撮像装置の製造方法について、図７Ａ〜Ｆに示す断面図を参照して説明する。以下、第１の実施形態に係る固体撮像装置の製造方法と異なる箇所を中心に説明する。
【００７７】
図７Ａ及び図７Ｂにおける過程は、第１の実施形態における図６Ａ及び図６Ｂと実質的に同様であるため、説明を省略する。
【００７８】
図７Ｃに示すように、ゲート電極１２０の周りにはサイドウォール１１６を形成する。この時、他のＭＯＳトランジスタも同時にサイドウォールを形成する。また、サイドウォール１１６をマスクとしたＮ型のイオン注入により、表面層１０５を形成する。
【００７９】
このとき、表面層１０５の注入時のツイスト角度はゲート電極１２０側に向ける。これによりサイドウォール１１６下部にもＮ型領域である表面層１０５を作成できるため、サイドウォール１１６下部の空乏層の広がりを抑制でき、電荷蓄積領域１０４へのリーク電流を抑制できる。
【００８０】
なお、ツイスト角度とは、オリエンテーションフラット又はノッチを基準として、ウェーハを回転させた角度を言う。
【００８１】
図７Ｃに平面図も表示する。サイドウォール１１６をマスクとしてリセットトランジスタ１０８ｂ側にＮ型のイオン注入を行うことで、サイドウォール１１６下部のＮ型不純物濃度が増加する。そのため、リセットトランジスタ１０８ｂのＯＦＦ時に表面のピニングが行いやすくなる。
【００８２】
続いて、図７Ｄに示すように絶縁層１３０をスパッタリング法またはＣＶＤ法を用いて堆積する。その後、コンタクトプラグ１０７ａを形成する部分にコンタクトホール１０７ａ´を形成する。そして、コンタクトホール１０７ａ´上からＰ型のイオン注入を行うことで、第２の不純物領域１０６を形成できる。
【００８３】
このとき、図７ＤのＡＡ´断面図に示すように、コンタクトホール１０７ａ´の半導体基板１０１表面からの高さ、つまり、コンタクトプラグ１０７ａの半導体基板１０１表面からの高さを、第１の実施形態に係るコンタクトホール１０７ａ´よりも低く形成する。例えば、ゲート電極１２０の半導体基板１０１表面からの高さより低く形成すればよい。
【００８４】
このような構成とすることで、コンタクトホール１０７ａ´上からＰ型のイオン注入をする際のツイスト角度をゲート電極１２０側に向けられるため、Ｐ型の第２の不純物領域１０６がサイドウォール１１６直下にも形成できる。
【００８５】
なお、コンタクトプラグ１０７ａのリセットトランジスタ１０８ｂのチャネル方向に延びる辺の長さは、コンタクトプラグ１０７ａのチャネル方向と直交する方向に延びる辺の長さより長く形成されていてもよい。
【００８６】
また、図７Ｃの時点では、Ｎ型の表面層１０５を斜めに注入したことにより、サイドウォール直下の濃度はＮ型側にシフトしている。コンタクトホール１０７ａ´上からのＰ型イオン注入により、第１の不純物領域１０３のＮ型の不純物濃度を低化、またはＰ型の導電型へ変化させられる。
【００８７】
また、図７ＤのＢＢ´断面図に示すように、表面層１０５において、コンタクトホール１０７ａ´と隣接していない領域に関しては、Ｐ型イオン注入が行われていないため、Ｎ型不純物濃度が保たれている。この構成により、リセットトランジスタ１０８ｂのオフ時にピニングしやすくなるため、電荷蓄積領域１０４へのリーク電流を抑制しやすくなる。
【００８８】
以上の過程によって、コンタクトプラグ１０７ａとリセットトランジスタ１０８ｂとを、さらに接続しやすく形成できる。
【００８９】
図７Ｅ及び図７Ｆでの過程は、第１の実施形態における図６Ｅ及び図６Ｆと実質的に同様であるため、説明を省略する。
【００９０】
なお、図８に示すように、隣接する単位画素Ａ及び単位画素Ｂが、単位画素Ａと単位画素Ｂとの境界面で対称に配置されている場合は、図７Ｄに示した工程において、第２の不純物領域１０６を形成するためにツイスト角度を１８０度回転した条件でＰ型イオン注入を行う必要がある。
【００９１】
例えば、単位画素Ａにイオン注入する場合は、単位画素Ｂの表面層１０５側にもＰ型のイオン注入が行われる恐れがあるため、単位画素Ｂの表面層１０５において注入欠陥の増大によるリーク電流増加が懸念される。しかし、単位画素Ｂのゲート電極１２０及び該ゲート電極１２０上の絶縁層１３０が、単位画素Ｂのコンタクトホール１０７ａ´へのイオン注入を遮るように設計することで、単位画素Ｂの表面層１０５側への注入が防げる。
【００９２】
このようにすれば、単位画素Ａ及び単位画素Ｂそれぞれの第２の不純物領域１０６が、単位画素Ａと単位画素Ｂとの境界面に対称に形成され、第２の不純物領域１０６を形成する際に余計なマスク等が不要となる。
【００９３】
（第３の実施形態の製造方法）
第３の実施形態に係る固体撮像装置の製造方法について、図９Ａ〜Ｆに示す断面図を参照して説明する。以下、第２の実施形態に係る固体撮像装置の製造方法と異なる箇所を中心に説明する。
【００９４】
まず、図９Ａから図９Ｃにおける過程は、第２の実施形態における図７Ａから図７Ｃと実質的に同様であるため、説明を省略する。
【００９５】
図９Ｄに示すように絶縁層１３０をスパッタリング法またはＣＶＤ法を用いて堆積する。その後、コンタクトプラグ１０７ａを形成する部分にコンタクトホール１０７ａ´を形成する。そして、コンタクトホール１０７ａ´上からＰ型のイオン注入を行うことで、第２の不純物領域１０６を形成できる。
【００９６】
このとき、コンタクト抵抗低減に必要なコンタクトプラグ幅をＡ、製造装置の制約により発生し得る合わせズレの最大長さをＢとしたとき、コンタクトホール１０７ａ´の幅はＡ＋Ｂ以上であることが望ましい。これにより、合わせズレの発生によりコンタクトホール１０７ａ´がサイドウォール１１６に完全に重なることでコンタクトが取れなくなることを防げる。
【００９７】
続いて、図９Ｅに示すようにコンタクトホール１０７ａ´上から導電体１３２をＣＶＤ法またはスパッタリング法を利用して堆積する。
【００９８】
続いて、図９Ｆに示すように堆積した導電体１３２に対してドライエッチングを行うことで、第一配線１０７ｂを形成する。
【００９９】
このとき、第一配線１０７ｂのｙ軸方向の長さを、ゲート電極１２０のｙ軸方向の長さよりも長く形成する。より好ましくは、第一配線１０７ｂのｙ軸方向の長さを、サイドウォール１１６のｙ軸方向の長さよりも長く形成する。
【０１００】
この構成により、コンタクトプラグ１０７ａに電圧を印加した場合に、電荷蓄積領域１０４の電圧がリセットトランジスタ１０８ｂのオフ電圧に近づくに連れて、サイドウォール１１６下部をＮ型にピニングしやすくなるため、電荷蓄積領域１０４のリーク電流を抑制しやすくなる。
【０１０１】
ここで、ｘ軸方向はリセットトランジスタ１０８ｂのチャネル方向であり、ｙ軸方向は該チャネル方向と直交する方向である。なお、ここでいう「直交」とは、略直交、つまり、製造上の誤差を含む。具体的には、±５°以内の誤差を含む。
【０１０２】
続いて、図９Ｇに示すように一般的な方法を用いて第１金属プラグ１１０ａおよび、第２配線１１２ａを形成する。そして、第２金属プラグ１１０ｂ、第３金属プラグ１１０ｃ及び第４金属プラグ１１０ｄ、第３配線１１２ｂ及び第４配線１１２ｃ、絶縁層１０９ｂ及び１０９ｃ、画素電極１１３、光電変換膜１１４、透明電極１１５、保護膜（図示せず）、カラーフィルタ（図示せず）およびレンズ（図示せず）を形成することで、図５に示す構造が形成される。なお、これらの製造方法は従来の積層型固体撮像装置の製造方法と同様であるので詳細な説明は省略する。
【０１０３】
なお、図において、第２の不純物領域１０６及び第４の不純物領域１２９を曲面的な形状として図示しているのはあくまで例示であり、形状は問わない。つまり、矩形であっても構わないし、その他の形状であっても構わない。
【０１０４】
（実施形態に係る固体撮像装置を用いた撮像装置）
以下、上述した第１〜第３の実施形態のいずれかで説明した固体撮像装置を用いた撮像装置（カメラ）について説明する。
【０１０５】
図１０は撮像装置２００の全体構成を示すブロック図である。撮像装置２００は、レンズ２０１と、固体撮像装置２０６と、信号処理回路２０７と、出力インターフェース２０９とを備える。
【０１０６】
固体撮像装置２０６は、上述した第１〜第３の実施形態のいずれかで説明した固体撮像装置である。また、画素アレイ２０２には、上述した複数の単位画素１１が行列状に配置されている。行選択回路２０３及び列選択回路２０４は、図１に示す垂直走査部１３及び水平走査部１５に対応する。
【０１０７】
レンズ２０１は、被写体を画素アレイ２０２上に結像する。画素アレイ２０２で得られた信号は行選択回路２０３、列選択回路２０４及び読み出し回路２０５を通じて信号処理回路２０７へ順次送られる。信号処理回路２０７は、受け取った信号に信号処理を施し、信号処理後の画像信号を、ディスプレイ及びメモリを含む出力インターフェース２０９へ出力する。
【０１０８】
なお、本開示は、上記の実施形態に限定されるものではない。例えば、半導体基板１０１を、半導体基板１０１に形成されているウェルと置き換えてもよい。
【０１０９】
また、上記実施形態に係る固体撮像装置は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１１０】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１１１】
また、上記断面図等において、各構成要素の角部及び辺を直線的に記載しているが、製造上の理由により、角部及び辺が丸みをおびたものも本開示に含まれる。
【０１１２】
また、上記第１〜第３の実施形態に係る固体撮像装置、撮像装置及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１１３】
また、上記で用いた数字は、全て実施形態を具体的に説明するために例示するものであり、本開示は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、実施形態を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。
【０１１４】
また、トランジスタ、及び不純物領域等のＮ型及びＰ型等は、実施形態を具体的に説明するために例示するものであり、これらを反転し、同等の結果を得ることも可能である。また、上記で示した各構成要素の材料は、全て実施形態を具体的に説明するために例示するものであり、本開示は例示された材料に制限されない。
【０１１５】
また、構成要素間の接続関係は、実施形態を具体的に説明するために例示するものであり、本開示の機能を実現する接続関係はこれに限定されない。
【０１１６】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【０１１７】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他のトランジスタを用いてもよい。また、分離領域１０２を不純物注入により作製する例を示したが、Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ（ＳＴＩ）、Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ（ＬＯＣＯＳ）等酸化膜を用いた分離手法で作製してもよい。
【産業上の利用可能性】
【０１１８】
本開示は、固体撮像装置に適用できる。また、本開示は、固体撮像装置を用いる、デジタルスチルカメラ、デジタルビデオカメラ、携帯電話用カメラ、又は監視カメラ等の撮像装置に適用できる。
【符号の説明】
【０１１９】
１１  単位画素
１３  垂直走査部
１５  水平走査部
２１  列信号処理部
１０１  半導体基板
１０２  分離領域
１０３  第１の不純物領域
１０４  電荷蓄積領域
１０５  表面層
１０６  第２の不純物領域
１０７ａ  コンタクトプラグ
１０７ａ´  コンタクトホール
１０７ｂ  第１配線
１０８ａ  増幅トランジスタ
１０８ｂ  リセットトランジスタ
１０８ｃ  選択トランジスタ
１０９ａ、１０９ｂ、１０９ｃ、１０９ｄ  絶縁層
１１０ａ  第１金属プラグ
１１０ｂ  第２金属プラグ
１１０ｃ  第３金属プラグ
１１０ｄ  第４金属プラグ
１１１  光電変換部
１１２ａ  第２配線
１１２ｂ  第３配線
１１２ｃ  第４配線
１１３  画素電極
１１４  光電変換膜
１１５  透明電極
１１６  サイドウォール
１２１  アドレス制御線
１２２  第５金属プラグ
１２３  リセット制御線
１２４  第５配線
１２５  第２のコンタクトプラグ
１２６  リセット線
１２７  第３の不純物領域
１２９  第４の不純物領域
１３０ａ、１３０ｂ、１３０ｃ  拡散防止層
１３１  光電変換部制御線
１３２  導電体
１４１  列信号線
１４２  水平出力端子
２００  撮像装置
２０１  レンズ
２０２  画素アレイ
２０３  行選択回路
２０４  列選択回路
２０５  読み出し回路
２０６  固体撮像装置
２０７  信号処理回路
２０９  出力インターフェース
【図１】
2014216469.tif 000003
【図２】
2014216469.tif 000004
【図３】
2014216469.tif 000005
【図４】
2014216469.tif 000006
【図５】
2014216469.tif 000007
【図６Ａ】
2014216469.tif 000008
【図６Ｂ】
2014216469.tif 000009
【図６Ｃ】
2014216469.tif 000010
【図６Ｄ】
2014216469.tif 000011
【図６Ｅ】
2014216469.tif 000012
【図６Ｆ】
2014216469.tif 000013
【図７Ａ】
2014216469.tif 000014
【図７Ｂ】
2014216469.tif 000015
【図７Ｃ】
2014216469.tif 000016
【図７Ｄ】
2014216469.tif 000017
【図７Ｅ】
2014216469.tif 000018
【図７Ｆ】
2014216469.tif 000019
【図８】
2014216469.tif 000020
【図９Ａ】
2014216469.tif 000021
【図９Ｂ】
2014216469.tif 000022
【図９Ｃ】
2014216469.tif 000023
【図９Ｄ】
2014216469.tif 000024
【図９Ｅ】
2014216469.tif 000025
【図９Ｆ】
2014216469.tif 000026
【図９Ｇ】
2014216469.tif 000027
【図１０】
2014216469.tif 000028