(57)【要約】【課題】  本発明の課題は、複数の半導体チップを搭載した半導体パッケージを精度良くモデル化することを目的とする。【解決手段】  上記課題は、コンピュータによって実行される電気特性抽出方法であって、記憶部に格納された、仮想グランド面が挿入されたシリコンインタポーザ上に複数のチップを単層で配置した半導体パッケージに関するシミュレーションデータを読み込み、前記仮想グランド面のインダクタンス値を抽出して前記記憶部に格納し、前記複数のチップ間を接続する信号線と前記仮想グランド面のインダクタンス値を抽出して前記記憶部に格納し、前記第２のインダクタンス値から前記第１のインダクタンス値を差し引くことによって該第２のインダクタンス値を補正して、前記複数のチップ間の信号線のインダクタンス値を取得することにより達成される。【選択図】  図６
2014026463.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータによって実行される電気特性抽出方法であって、
記憶部に格納された、仮想グランド面が挿入されたシリコンインタポーザ上に複数のチップを単層で配置した半導体パッケージに関するシミュレーションデータを読み込み、
前記仮想グランド面の第１のインダクタンス値を抽出して前記記憶部に格納し、
前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値を抽出して前記記憶部に格納し、
前記記憶部から前記第１のインダクタンス値と前記第２のインダクタンス値とを読み込んで、該第２のインダクタンス値から該第１のインダクタンス値を差し引くことによって該第２のインダクタンス値を補正して、前記複数のチップ間の信号線のインダクタンス値を取得する
ことを特徴とする電気特性抽出方法。
【請求項２】
前記記憶部に格納された前記信号線のシミュレーションデータを読み込んで、
前記信号線のインダクタンスが前記仮想グランド面から影響を受けない距離と高さとを用いて、前記仮想グランド面を前記シミュレーションデータに挿入して、該信号線と該仮想グランド面との間にビアを挿入することによって、前記仮想グランド面が挿入されたシミュレーションデータを作成し、前記記憶部に格納する
ことを特徴とする請求項１記載の電気特性抽出方法。
【請求項３】
前記仮想グランド面の第１のインダクタンス値は、３次元電磁界解析プログラムの実行によって抽出されることを特徴とする請求項１又は２記載の電気特性抽出方法。
【請求項４】
前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値は、２．５次元電磁界解析プログラムの実行によって抽出されることを特徴とする請求項１乃至３いずれか一項記載の電気特性抽出方法。
【請求項５】
記憶部に格納された、仮想グランド面が挿入されたシリコンインタポーザ上に複数のチップを単層で配置した半導体パッケージに関するシミュレーションデータを記憶する記憶部と、
前記仮想グランド面の第１のインダクタンス値を抽出して前記記憶部に格納する第１抽出部と、
前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値を抽出して前記記憶部に格納する第２抽出部と、
前記記憶部から前記第１のインダクタンス値と前記第２のインダクタンス値とを読み込んで、該第２のインダクタンス値から該第１のインダクタンス値を差し引くことによって該第２のインダクタンス値を補正して、前記複数のチップ間の信号線のインダクタンス値を取得する補正計算部と
を有することを特徴とする電気特性抽出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを搭載した半導体パッケージを精度良くモデル化することに関する。
【背景技術】
【０００２】
近年の電子機器の高速化、大容量化に伴い、以下のチップ間接続で１０ＧＢｐｓを越える超ワイドバンド幅を必要とする伝送が要求されるようになってきた。
【０００３】
・ロジックチップ（logicチップ）とロジックチップ間
・ロジックチップとワイドバンドメモリ（wide band memory）チップ間
これを実現する手法の一つとして、複数チップをインタポーザ（中継基板）を介して接続し、１つのパッケージ（ＰＫＧ）に実装した２．５次元実装モジュールが用いられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２０５００４号公報
【特許文献２】特開２００７−００４４１８号公報
【特許文献３】特開２００８−０８２８４２号公報
【特許文献４】特開２０００−０２８６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１に示すように、ロジックチップ２ｃとワイドバンドのメモリチップ（又はロジックチップ）２ｄとが一つの半導体パッケージ２ａとして搭載された２．５次元実装モジュール７におけるチップ間伝送は、バス２ｅ（超多バス）による数百本以上の信号を用いた伝送を行う技術が要求されるようになり、半導体パッケージの配線技術では実現が困難である。
【０００６】
そこで、シリコンプロセスにより製造されたインタポーザ（シリコンインターポーザ２ｂ）を用いた微細再配線（ＲＤＬ：Re Distributed Line）技術による伝送が注目されている。
【０００７】
チップ間を数ｍｍ以上、１ピン当たり数百Ｍｂｐｓ以上で伝送する場合、ＲＤＬを伝送線路として考え、電気特性を精度良く抽出しモデル化する必要がある。
【０００８】
よって、本発明の目的は、複数の半導体チップを搭載した半導体パッケージを精度良くモデル化することである。
【課題を解決するための手段】
【０００９】
開示の技術は、コンピュータによって実行される電気特性抽出方法であって、記憶部に格納された、仮想グランド面が挿入されたシリコンインタポーザ上に複数のチップを単層で配置した単層で半導体パッケージに関するシミュレーションデータを読み込み、前記仮想グランド面の第１のインダクタンス値を抽出して前記記憶部に格納し、前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値を抽出して前記記憶部に格納し、前記記憶部から前記第１のインダクタンス値と前記第２のインダクタンス値とを読み込んで、該第２のインダクタンス値から該第１のインダクタンス値を差し引くことによって該第２のインダクタンス値を補正して、前記複数のチップ間の信号線のインダクタンス値を取得する。
【００１０】
また、上記課題を解決するための手段として、電気特性抽出装置、コンピュータに該電気特性抽出装置として機能させるためのプログラム、及び、そのプログラムを記録した記録媒体とすることもできる。
【発明の効果】
【００１１】
開示の技術では、シリコンインタポーザを介して接続される複数の半導体チップを単層で搭載した半導体パッケージにおいて、複数のチップ間の信号線のインダクタンス値を精度良く抽出するため、ＲＬＣ等の等価回路モデルを精度良く作成することができる。
【図面の簡単な説明】
【００１２】
【図１】２．５次元実装モジュールの例を示す図である。
【図２】配線図面例を示す図である。
【図３】単層ＲＤＬ自己／相互インダクタンス（Ｌ）分布の例を示す図である。
【図４】２．５次元電磁界ソルバーの原理を説明するための図である。
【図５】電気特性抽出装置のハードウェア構成を示す図である。
【図６】電気特性抽出装置の機能構成例を示す図である。
【図７】入力部による処理を説明するための図である。
【図８】仮想グランド面設定部による処理を説明するための図である。
【図９】高さ設定部４０による処理を説明するための図である。
【図１０】仮想グランド面挿入部による処理を説明するための図である。
【図１１】第１抽出部による処理を説明するための図である。
【図１２】第２抽出部による処理を説明するための図である。
【図１３】補正計算部による処理を説明するための図である。
【図１４】ステップＳ８２での補正計算方法について説明するための図である。
【図１５】結果出力部による処理を説明するための図である。
【図１６】等価回路モデルの例を示す図である。
【図１７】波形解析の比較結果を示す図である。
【図１８】処理能力の比較結果を示す図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。ＳｉＰ（System in a Package）では、複数のチップ間の配線を担うシリコンインタポーザが実装される。シリコンインタポーザは複数層で設計及び製造可能であるが、マスク費用等のコストを抑えるため、単層で設計及び製造する必要がある。例えば、図１に示すような２．５次元実装モジュール７が設計される。
【００１４】
２．５次元実装モジュール７を用いた設計において、単層に配線されたＲＤＬ（微細再配線：Re Distributed Line）（以下、単に、単層ＲＤＬと言う。）の電気特性を抽出する場合、３次元電磁界シミュレータを使用するのが一般的である。
【００１５】
図２は、配線図面例を示す図である。数百本以上の信号の電気特性を３次元電磁界シミュレータで一括抽出する場合、抽出時間が莫大にかかる、現実的な時間で抽出出来ない、又は、収束性が非常に悪い等が起こり得る。
【００１６】
その対処方法として、例えば、図２に示す配線図面３から、ロジックチップ２ｃとメモリチップ２ｄとの間のバス２eの一部分を切り出すことによって、切出した切出し部分３ｐに関して、３次元電磁界シミュレータで電気特性を抽出する。切出し部分３ｐに相当する配線情報が３次元電磁界シミュレータで電気特性を解析する対象となる。
【００１７】
図３は、単層ＲＤＬ自己／相互インダクタンス（Ｌ）分布の例を示す図である。図３に示すように、自己インダクタンスを示す自己Ｌ３ａと、周辺配線による相互インダクタンスを示す相互Ｌ３ｂの一部とが考慮されるが、切出し部分３ｐの大きさによっては、相互Ｌ３ｂの大部分が未考慮となり、配線間結合を正しく考慮できない場合がある。
【００１８】
一方、大規模信号配線モデルを高速に抽出するツールとして、２．５次元電磁界ソルバーがあるが、信号の電気特性を正しく抽出するには必ず信号線下層にグランドベタ面を必要とする。
【００１９】
図４は、２．５次元電磁界ソルバーの原理を説明するための図である。図４（Ａ）において、信号４ｂとグランドベタ面４ａとが図４（Ｂ）に示すように電磁界分布の通り均一の場合、ＸＹ面で生成したメッシュをＺ方向にスイープすることで（図４（Ｃ））、メッシュ数を低減し且つ高速な電磁界解析が実行可能である。これが、２．５次元電磁界ソルバーの原理である。
【００２０】
スリット等が入り、信号４ｂ下でグランドベタ面４ａがなくなった場合、電磁界分布は不均一になりＺ方向のメッシュ生成が必要となる。この場合、２．５次元電磁界ソルバーの精度は非常に悪くなり、３次元電磁界ソルバーで解析する必要がある。２．５次元電磁界ソルバーはグランドベタ面が無い単層ＲＤＬの電気特性抽出には不向きであるが、３次元電磁界ソルバーでは抽出時間が膨大にかかってしまう。
【００２１】
以下に、２．５次元電磁界ソルバーを効率的に用いて、グランドベタ面の無い単層ＲＤＬであっても、全配線を一括で精度を保持したまま電気特性の抽出を可能とし、且つ、短時間でシミュレーションを可能とする仕組みについて説明する。
【００２２】
本実施例に係る単層ＲＤＬの電気特性を自動に高速抽出する単層ＲＤＬの電気特性抽出処理を行う電気特性抽出装置は、図５に示すようなハードウェア構成を有する。図５において、電気特性抽出装置１００は、コンピュータによって制御される端末であって、ＣＰＵ（Central Processing Unit）１１と、主記憶装置１２と、補助記憶装置１３と、入力装置１４と、表示装置１５と、出力装置１６と、通信Ｉ／Ｆ（インターフェース）１７と、ドライブ１８とを有し、バスＢに接続される。
【００２３】
ＣＰＵ１１は、主記憶装置１２に格納されたプログラムに従って電気特性抽出装置１００を制御する。主記憶装置１２には、ＲＡＭ（Random Access Memory）等が用いられ、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、主記憶装置１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている。
【００２４】
補助記憶装置１３には、ハードディスクドライブが用いられ、各種処理を実行するためのプログラム等のデータを格納する。補助記憶装置１３に格納されているプログラムの一部が主記憶装置１２にロードされ、ＣＰＵ１１に実行されることによって、各種処理が実現される。記憶部１３０は、主記憶装置１２及び／又は補助記憶装置１３を有する。
【００２５】
入力装置１４は、マウス、キーボード等を有し、ユーザが電気特性抽出装置１００による処理に必要な各種情報を入力するために用いられる。表示装置１５は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力装置１６は、プリンタ等を有し、ユーザからの指示に応じて各種情報を出力するために用いられる。通信Ｉ／Ｆ１７は、例えばインターネット、ＬＡＮ（Local Area Network）等に接続し、外部装置との間の通信制御をするための装置である。
【００２６】
電気特性抽出装置１００によって行われる処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体１９によって電気特性抽出装置１００に提供される。即ち、プログラムが保存された記憶媒体１９がドライブ１８にセットされると、ドライブ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがバスＢを介して補助記憶装置１３にインストールされる。そして、プログラムが起動されると、補助記憶装置１３にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。コンピュータ読取可能な記憶媒体として、ＣＤ−ＲＯＭの他に、ＤＶＤディスク、ＵＳＢメモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリであっても良い。
【００２７】
図６は、電気特性抽出装置の機能構成例を示す図である。図６において、電気特性抽出部１００は、入力部２０と、電気特性抽出部１２０とを有する。電気特性抽出部１２０には、仮想グランド面設定部３０と、高さ設定部４０と、仮想グランド面挿入部５０と、第１抽出部６０と、第２抽出部７０と、補正計算部８０と、結果出力部９０とが処理部として含まれている。処理部２０、３０、４０、５０、６０、７０、８０、及び９０は、ＣＰＵ１１が対応するプログラムを実行することによる処理によって実現される。
【００２８】
電気特性抽出部１００の記憶部１３０には、設定情報２２、仮想グランド面挿入前のシミュレーションデータ２４、仮想グランド面挿入後のシミュレーションデータ５２、仮想グランド面のインダクタンス値６２、ＲＤＬ全信号の電気特性７１、ＲＤＬ全信号のインダクタンス値７２、ＲＤＬインダクタンス値８２、等価回路モデル９２等が記憶される。
【００２９】
入力部２０は、シミュレーションに必要な設定情報２２の入力を行い、ＲＤＬのシミュレーションデータ２４を作成する処理部である。設定情報２２及びＲＤＬのシミュレーションデータ２４は、記憶部１３０に格納される。シミュレーションデータ２４は、仮想グランド面の挿入前のデータである。入力部２０による処理は、図７で後述される。
【００３０】
仮想グランド面設定部３０は、ＲＤＬのインダクタンスが仮想グランド面から影響を受けない距離Ｄを導出して設定する処理部である。仮想グランド面設定部３０による処理は、図８で後述される。
【００３１】
高さ設定部４０は、ＲＤＬのインダクタンスが仮想グランド面から影響を受けない高さＨを導出して設定する処理部である。高さ設定部４０による処理は、図９で後述される。
【００３２】
仮想グランド面挿入部５０は、距離Ｄで仮想グランド面を自動挿入すると共に、高さＨでビアも自動挿入して、仮想グランド面挿入後のシミュレーションデータ５２を作成する処理部である。仮想グランド面挿入後のシミュレーションデータ５２は、記憶部１３０に格納される。仮想グランド面挿入部５０による処理は、図１０で後述される。
【００３３】
第１抽出部６０は、仮想グランド面のインダクタンスを抽出する処理部である。抽出されたインダクタンス値６２は、記憶部１３０に記憶される。第１抽出部６０による処理は、図１１で後述される。
【００３４】
第２抽出部７０は、ＲＤＬ全信号の電気特性を抽出する処理部である。ＲＤＬ全信号のインダクタンス値７２を含む電気特性７１が、記憶部１３０に記憶される。第２抽出部７０よる処理は、図１２で後述される。
【００３５】
補正計算部８０は、第１抽出部６０によって抽出された仮想グランド面のインダクタンス値６２を用いて、第２抽出部７０によって抽出されたＲＤＬ全信号のインダクタンス値７２を補正して、ＲＤＬインダクタンス値８２を取得する処理部である。ＲＤＬインダクタンス値８２は、記憶部１３０に記憶される。補正計算部８０による処理は、図１３で後述される。
【００３６】
結果出力部９０は、ＲＤＬ全信号の等価回路モデル９２を生成する処理部である。生成された等価回路モデル９２は、記憶部１３０に記憶される。結果出力部９０による処理は、図１４で後述される。
【００３７】
図７は、入力部による処理を説明するための図である。図７において、入力部２０は、ＲＤＬ配線の設定情報２２を入力する（ステップＳ２１）。設定情報２２には、単層ＲＤＬ設計に適用している設計ルール（ＲＤＬの配線幅、配線間隔等）、仮想グランド面の導体厚み、誘電体厚み、ＲＤＬの導体材質、誘電体の比誘電率及び誘電正接等が含まれる。設定情報２２には、更に、単体ＲＤＬ設計を解析する際の解析周波数が含まれる。これら設定情報２２は、設計者によって表示装置１５に表示された設定情報２２の入力画面から入力装置１４を用いて設定される。設定情報２２は、記憶部１３０に記憶される。
【００３８】
次に、入力部２０は、設定情報２２に基づいてＲＤＬ配線のシミュレーションデータ２４を作成する（ステップＳ２２）。作成されたシミュレーションデータ２４は記憶部１３０に記憶される。そして、入力部２０は、単層ＲＤＬの電気特性抽出処理を実行する（ステップＳ２３）。
【００３９】
仮想グランド面設定部３０による処理を図８で説明する。図８（Ａ）は、仮想グランド面設定部による第１の処理例を説明するための図である。図８（Ａ）において、仮想グランド面設定部３０は、入力部２０から実行されると、２次元電磁界解析プログラムを起動する（ステップＳ３１ａ）。
【００４０】
そして、仮想グランド面設定部３０は、記憶部１３０に格納されている設定情報２２からＲＤＬ３０ｒの設計ルール（配線幅、配線間隔）、誘電体３０ｄに関する誘電体情報（誘電体厚み、比誘電率、誘電正接）、ＲＤＬ３０ｒの導体材質、解析周波数等を読み出して、断面形状５ａと解析設定５ｂとを自動生成する（ステップＳ３２ａ）。
【００４１】
断面形状５ａは、設計ルール、誘電体情報、仮想グランド面３０ｇの導体厚み等を用いて自動生成される。また、解析設定５ｂは、ＲＤＬの導体材質、解析周波数等を用いて自動生成される。
【００４２】
次に、仮想グランド面設定部３０は、２次元電磁界解析プログラムによって、ＲＤＬ３０ｒと仮想グランド面３０ｇとの関係から、ＲＤＬ３０ｒのインダクタンス（ＲＤＬインダクタンス）が仮想グランド面３０ｇから影響を受けない距離Ｄを導出して決定する（ステップＳ３３ａ）。
【００４３】
そして、仮想グランド面設定部３０は、距離Ｄを仮想グランド面挿入部５０へエクスポート（export）する（ステップＳ３４ａ）。
【００４４】
上述した仮想グランド面設定部３０による処理では、断面形状５ａから信号配線の電気特性を抽出する２次元電磁界解析プログラムを仮想グランド面設定部３０に組み込むことで、ＲＤＬ３０ｒの仮想グランド面３０ｄから距離Ｄを導出することができる。
【００４５】
距離Ｄの決定において、導体材質、比誘電率、誘電正接、解析周波数が同じであれば、ルックアップテーブルを組み込むことで、処理を簡潔にすることができる。図８（Ｂ）は、仮想グランド面設定部による第２の処理例を説明するための図である。
【００４６】
図８（Ｂ）において、仮想グランド面設定部３０は、記憶部１３０に格納されている入力部２０による設定情報２２から、ＲＤＬ３０ｒの設計ルール（配線幅、配線間隔）と、ＲＤＬ３０ｒの導体厚みとを取得する（ステップＳ３１ｂ）。
【００４７】
仮想グランド面設定部３０は、予め記憶部１３０に準備された組込みルックアップテーブルＴ６を参照して、ＲＤＬ３０ｒが仮想グランド面３０ｇの影響を受けない距離Ｄを決定する（ステップＳ３２ｂ）。
【００４８】
組込みルックアップテーブルＴ６は、ＲＤＬ３０ｒの導体厚み毎及び配線幅毎に、各配線間隔に距離Ｄと高さＨとを対応付けたテーブルである。距離Ｄ及び高さＨは、ＲＤＬインダクタンスが仮想グランド面３０ｇから影響を受けない距離及び高さを示している。
【００４９】
例えば、導体厚み「１μｍ」且つ配線幅「１μｍ」に対して、各配線間隔「１μｍ」、「２μｍ」、「３μｍ」、「４μｍ」、及び「５μｍ」に、「２．５μｍ」、「３μｍ」、「３μｍ」、「３μｍ」、及び「３μｍ」の距離Ｄと、「１０μｍ」、「１５μｍ」、「１５μｍ」、「１５μｍ」、及び「１５μｍ」の高さＨが夫々対応付けられている。
【００５０】
仮想グランド面設定部３０は、決定した距離Ｄを仮想グランド面挿入部５０へエクスポート（export）する（ステップＳ３３ｂ）。
【００５１】
高さ設定部４０による処理を図９で説明する。図９（Ａ）は、高さ設定部による第１の処理例を説明するための図である。図９（Ａ）において、高さ設定部４０は、入力部２０から実行されると、２次元電磁界解析プログラムを起動する（ステップＳ４１ａ）。
【００５２】
そして、高さ設定部４０は、記憶部１３０に格納されている設定情報２２からＲＤＬ３０ｒの設計ルール（配線幅、配線間隔）、誘電体３０ｄに関する誘電体情報（誘電体厚み、比誘電率、誘電正接）、ＲＤＬ３０ｒの導体材質、解析周波数等を読み出して、断面形状５ａと解析設定５ｂとを自動生成する（ステップＳ４２ａ）。仮想グランド面３０ｇの導体厚みは、所定値を用いれば良い。断面形状５ａ及び解析設定５ｂの生成は、図８（Ａ）のステップＳ３２ａと同様である。
【００５３】
次に、高さ設定部４０は、２次元電磁界解析プログラムによって、ＲＤＬ３０ｒと仮想グランド面３０ｇとの関係から、ＲＤＬ３０ｒのインダクタンス（ＲＤＬインダクタンス）が仮想グランド面３０ｇから影響を受けない高さＨを導出して決定する（ステップＳ４３ａ）。
【００５４】
そして、高さ設定部４０は、高さＨを高さ設定部４０へエクスポート（export）する（ステップＳ４４ａ）。
【００５５】
上述した高さ設定部４０による処理では、断面形状５ａから信号配線の電気特性を抽出する２次元電磁界解析プログラムを高さ設定部４００に組み込むことで、ＲＤＬ３０ｒの仮想グランド面３０ｄから高さＨを導出することができる。
【００５６】
高さＨの決定において、導体材質、比誘電率、誘電正接、解析周波数が同じであれば、ルックアップテーブルを組み込むことで、処理を簡潔にすることができる。図９（Ｂ）は、仮想グランド面設定部による第２の処理例を説明するための図である。
【００５７】
図９（Ｂ）において、高さ設定部４０は、記憶部１３０に格納されている入力部２０による設定情報２２から、ＲＤＬ３０ｒの設計ルール（配線幅、配線間隔）と、ＲＤＬ３０ｒの導体厚みとを取得する（ステップＳ４１ｂ）。
【００５８】
高さ設定部４０は、予め記憶部１３０に準備された組込みルックアップテーブルＴ６を参照して、ＲＤＬ３０ｒが仮想グランド面３０ｇの影響を受けない高さＨを決定する（ステップＳ４２ｂ）。組込みルックアップテーブルＴ６は、図８（Ｂ）の仮想グランド面設定部３０が参照するテーブルと同一であるので、その説明を省略する。
【００５９】
高さ設定部４０は、決定した高さＨを仮想グランド面挿入部５０へエクスポート（export）する（ステップＳ４３ｂ）。
【００６０】
図１０は、仮想グランド面挿入部による処理を説明するための図である。図１０において、仮想グランド面挿入部５０は、距離Ｄ、高さＨ、及びシミュレーションデータ２４を読み込む（ステップＳ５１）。
【００６１】
仮想グランド面挿入部５０は、距離Ｄに基づいて、シミュレーションデータ２４に仮想グランド面３０ｇを自動挿入する（ステップＳ５２）。ＲＤＬ下層に仮想グランドベタ面が仮想グランド面３０ｇとして挿入される。仮想グランド面３０ｇの厚みは、入力部２０によって設定された導体厚みを用いる。
【００６２】
また、仮想グランド面挿入部５０は、ＲＤＬ３０ｒと仮想グランド面３０ｇとの間にビア５ｖを自動挿入する（ステップＳ５３）。ビアの挿入は、
・ロジックチップ２ｃ側のグランドパッドから仮想グランド面３０ｇとの間
及び
・ワイドバンドのメモリチップ２ｄ側のグランドバッドから仮想グランド面３０ｇとの間
に自動的に行われる。ビア形状は、パッドと同じサイズ、及び同径で良い。
【００６３】
上述したステップＳ５２及びＳ５３によって、ＲＤＬ３０ｒと仮想グランド３０ｇとを含むシミュレーションデータ５２が生成され、記憶部１３０に格納される。シミュレーションデータ５２の生成後、仮想グランド面３０ｇのインダクタンスを抽出する第１抽出部６０での処理が行われる。
【００６４】
図１１は、第１抽出部による処理を説明するための図である。図１１において、第１抽出部６０は、仮想グランド面挿入部５０が生成したＲＤＬ３０ｒと仮想グランド３０ｇとを含むシミュレーションデータ５２から仮想グランド面データ５２−２のみを自動選択し（ステップＳ６１）、３次元電磁界解析プログラムを起動する（ステップＳ６２）。３次元電磁界解析プログラムは、３次元形状から電磁界シミュレーションを行うプログラムであり、第１抽出部６０に組み込まれている。
【００６５】
第１抽出部６０は、記憶部１３０に格納されている設定情報２２から解析に必要な値を読み取って、仮想グランド面３０ｇのインダクタンスを解析する（ステップＳ６３）。設定情報２２から比誘電率、誘電正接、導体材質、及び解析周波数が読み取られる。第１抽出部６０は、３次元電磁界解析プログラムによって抽出した仮想グランド面３０ｇのインダクタンス値６２を記憶部１３０へ格納する（ステップＳ６４）。第１抽出部６０での処理の後、第２抽出部７０による処理が行われる。
【００６６】
図１２は、第２抽出部による処理を説明するための図である。図１２において、第２抽出部７０は、仮想グランド面挿入部５０が生成したＲＤＬ３０ｒと仮想グランド３０ｇとを含むシミュレーションデータ５２を記憶部１３０から読み取り（ステップＳ７１）、２．５次元電磁界解析プログラムを起動する（ステップＳ７２）。２．５次元電磁界解析プログラムは、第２抽出部７０に組み込まれている。
【００６７】
第２抽出部７０は、記憶部１３０に格納されている設定情報２２から解析に必要な値を読み取って、仮想グランド面３０ｇをリターンパスとしてＲＤＬ全信号の電気特性７１（インダクタンス、キャパシタンス、抵抗）を解析して抽出する（ステップＳ７３）。第２抽出部７０は、抽出したＲＤＬ全信号のインダクタンス値７２を含む電気特性７１を記憶部１３０へ格納する（ステップＳ７４）。
【００６８】
本実施例では、ＲＤＬ信号下層に仮想グランドベタ面を配置したことで、信号線の電気特性を精度良く抽出することができる。
【００６９】
第２抽出部７０での処理の後、ＲＤＬインダクタンスを補正する補正計算部８０による処理へと進む。
【００７０】
図１３は、補正計算部による処理を説明するための図である。図１３において、補正計算部８０は、記憶部１３０から、第１抽出部６０が抽出した仮想グランド面３０ｇのインダクタンス値６２と、第２抽出部７０が抽出したＲＤＬ全信号のインダクタンス値７２とを読み込む（ステップＳ８１）。
【００７１】
補正計算部８０は、図１４で後述されるインダクタンス行列計算により、ＲＤＬ自己インダクタンス値及びＲＤＬ相互インダクタンス値を含むＲＤＬ全信号のインダクタンス値７２から仮想グランド面３０ｇのインダクタンス値６２を削除することによって、ＲＤＬ全信号のインダクタンス値７２を補正する（ステップＳ８２）。
【００７２】
そして、補正計算部８０は、補正されたＲＤＬ全信号のインダクタンス値を示すＲＤＬインダクタンス値８２を記憶部に出力する（ステップＳ８３）。
【００７３】
図１４は、ステップＳ８２での補正計算方法について説明するための図である。図１４において、説明を簡単にするため、２本のＲＤＬ信号線ＲＤＬ１及びＲＤＬ２と、仮想グランド面３０ｇを例として説明する。
【００７４】
インダクタンスＬ１１は、ＲＤＬ信号線ＲＤＬ１のインダクタンスであり、インダクタンスＬ２２は、ＲＤＬ信号線ＲＤＬ２のインダクタンスである。
【００７５】
インダクタンスＬ１３は、ＲＤＬ信号線ＲＤＬ１と仮想グランド面３０ｇとの間の相互インダクタンスであり、インダクタンスＬ２３は、ＲＤＬ信号線ＲＤＬ２と仮想グランド面３０ｇとの間の相互インダクタンスである。インダクタンスＬ１３及びＬ２３は、第２抽出部７０によって抽出される。
【００７６】
第２抽出部７０によって抽出されたインダクタンスＬ１３及びＬ２３は、高さ設定部４０で導出した高さＨにより影響（相互インダクタンス結合）が無く、ほぼゼロである。
【００７７】
また、また、インダクタンスＬ３３は、仮想グランド面３０ｇのインダクタンスであり、第１抽出部６０により予め抽出した値である。行列８ｍの対角項及び非対角項からＬ３３を差し引くことで、単層ＲＤＬ信号線ＲＤＬ１及びＲＤＬ２の自己インダクタンス値Ｌ１１及びＬ２２を求めることが可能である。
【００７８】
ＲＤＬ信号本数が増えても計算負荷は略同じであり、本補正計算を数百本以上のＲＤＬ信号配線に対して適用可能である。補正後のＲＤＬ全信号のインダクタンス値を示すＲＤＬインダクタンス値８２が記憶部１３０に出力され格納される。
【００７９】
図１５は、結果出力部による処理を説明するための図である。図１５において、結果出力部９０は、記憶部１３０から、第２抽出部７０が抽出した電気特性７１に含まれるＲＣ値７３と、補正計算部８０が抽出したＲＤＬインダクタンス値８２とを読み出す（ステップＳ９１）。ＲＣ値７３は、ＲＤＬ信号線の抵抗値（Ｒ）とＲＤＬ信号間の容量（Ｃ）とを示す。
【００８０】
そして、結果出力部９０は、回路シミュレータで読み込み可能なＲＤＬ全信号の等価回路モデル９２を生成する（ステップＳ９２）。生成された等価回路モデル９２は、記憶部１３０に格納される。
【００８１】
結果出力部９０は、電気特性の抽出結果として記憶部１３０に格納した等価回路モデル９２を表示装置１５に表示、又は、出力装置１６に出力する（ステップＳ９３）。
【００８２】
図１６は、等価回路モデルの例を示す図である。図１６において、ＲＤＬ全信号の等価回路モデル９２は、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）等の回路シミュレータで扱うことが可能な等価回路モデルである。
【００８３】
図１６では、ＲＤＬ信号線ＲＤＬ１、ＲＤＬ２、ＲＤＬ３、・・・の構成例の場合を示している。信号線ＲＤＬ１のインダクタンス、キャパシタンス、及び抵抗が、夫々、Ｌ１１、Ｃ１１、及びＲ１１で示され、信号線ＲＤＬ２のインダクタンス、キャパシタンス、及び抵抗が、夫々、Ｌ２２、Ｃ２２、及びＲ２２で示され、信号線ＲＤＬ３のインダクタンス、キャパシタンス、及び抵抗が、夫々、Ｌ３３、Ｃ３３、及びＲ３３で示される。
【００８４】
ＲＤＬ信号間の容量は、Ｃ１２、Ｃ１３、Ｃ２３で示され、相互インダクタンスは、Ｌ１２、Ｌ１３、Ｌ２３で示される。このように、単層ＲＤＬであってもＲＤＬ信号間の相互インダクタンスを考慮することが可能となる。
【００８５】
以下に、本実施例と、関連技術における３次元電磁界ソルバー（３次元電磁界解析プログラム）を用いて単層ＲＤＬのインダクタンス値を抽出した場合（以下、単に、関連技術と言う）とで、夫々等価回路モデルを用いたＳＰＩＣＥによる波形解析の比較結果を図１７に示す。
【００８６】
図１７は、波形解析の比較結果を示す図である。図１７（Ａ）に示すインダクタンス分布図において、自己インダクタンス９ａはほぼ完全に一致し、相互インダクタンス９ｂは隣接５本までほぼ完全に一致している。
【００８７】
発明者は、本実施例と、関連技術とで夫々抽出したＲＬＣ等価回路モデルを用いて、波形解析を実施した。その比較結果を図１７（Ｂ）に示す。図１７（Ｂ）では、解析周波数「２００ＭＨｚ」で信号４２本を同時動作させた場合の信号波形を示している。図１７（Ｂ）に示される通り、本実施例と関連技術とで夫々の波形形状はほぼ完全に一致しており、本実施例が関連技術と比較して精度面で問題無いことが示されている。
【００８８】
図１８は、処理能力の比較結果を示す図である。ロジックチップとワイドバンドメモリ間接続を想定し、単層ＲＤＬ信号８２８本をバス接続したモデルで関連技術と本実施例における電気特性抽出装置１００での処理能力の比較を行った。
【００８９】
図１８より、大規模電磁界シミュレーションによる解析では、関連技術で信号８２８本全体の電気特性の抽出を試みたが、コンピュータ装置のメモリ不足により解析がＮＧであった。対して、本実施例における電気特性抽出部１２０を実現するプログラムにより８２８本全体のＲＬＣ等価回路モデルの出力までを１時間程度で実行可能であった。
【００９０】
解析時間は、信号４２本をモデル切り出しして電気特性の抽出にかかった時間を比較したところ、関連技術では、２４時間５６分２９秒かかったのに対して、本実施例では、１８分２０秒であった。本実施例に係るプログラムは、関連技術に対して１００倍程度高速に解析可能である。
【００９１】
上述より、本実施例に係る電気特性抽出方法、又は、プログラムを実装した電気特性抽出装置では、関連技術では解析がＮＧであった、シリコンインタポーザ上に単層で配線される数百本レベルのＲＤＬ（単層ＲＤＬ）に対して、精度を落とさず高速に電気特性の抽出が可能となる。
【００９２】
また、単層ＲＤＬ信号全体の電気特性を抽出可能にすることで、手作業によるモデル切り出しを不要とし、ＳＰＩＣＥ等の回路シミュレータで解析可能な配線間結合を全て含んだＲＬＣ等価回路モデルを出力することができる。
【００９３】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【００９４】
以上の実施例を含む実施形態に関し、更に以下の付記を開示する。
（付記１）
コンピュータによって実行される電気特性抽出方法であって、
記憶部に格納された、仮想グランド面が挿入されたシリコンインタポーザ上に複数のチップを単層で配置した半導体パッケージに関するシミュレーションデータを読み込み、
前記仮想グランド面の第１のインダクタンス値を抽出して前記記憶部に格納し、
前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値を抽出して前記記憶部に格納し、
前記記憶部から前記第１のインダクタンス値と前記第２のインダクタンス値とを読み込んで、該第２のインダクタンス値から該第１のインダクタンス値を差し引くことによって該第２のインダクタンス値を補正して、前記複数のチップ間の信号線のインダクタンス値を取得する
ことを特徴とする電気特性抽出方法。
（付記２）
前記記憶部に格納された前記信号線のシミュレーションデータを読み込んで、
前記信号線のインダクタンスが前記仮想グランド面から影響を受けない距離と高さとを用いて、前記仮想グランド面を前記シミュレーションデータに挿入して、該信号線と該仮想グランド面との間にビアを挿入することによって、前記仮想グランド面が挿入されたシミュレーションデータを作成し、前記記憶部に格納する
ことを特徴とする付記１記載の電気特性抽出方法。
（付記３）
前記信号線と前記仮想グランド面間の相互インダクタンスは、前記高さによりほぼゼロであることを特徴とする付記２記載の電気特性抽出方法。
（付記４）
前記仮想グランド面の第１のインダクタンス値は、３次元電磁界解析プログラムの実行によって抽出されることを特徴とする付記１乃至３のいずれか一項記載の電気特性抽出方法。
（付記５）
前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値は、２．５次元電磁界解析プログラムの実行によって抽出されることを特徴とする付記１乃至４いずれか一項記載の電気特性抽出方法。
（付記６）
記憶部に格納された、仮想グランド面が挿入されたシリコンインタポーザ上に複数のチップを単層で配置した半導体パッケージに関するシミュレーションデータを記憶する記憶部と、
前記仮想グランド面の第１のインダクタンス値を抽出して前記記憶部に格納する第１抽出部と、
前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値を抽出して前記記憶部に格納する第２抽出部と、
前記記憶部から前記第１のインダクタンス値と前記第２のインダクタンス値とを読み込んで、該第２のインダクタンス値から該第１のインダクタンス値を差し引くことによって該第２のインダクタンス値を補正して、前記複数のチップ間の信号線のインダクタンス値を取得する補正計算部と
を有することを特徴とする電気特性抽出装置。
（付記７）
記憶部に格納された、仮想グランド面が挿入されたシリコンインタポーザ上に複数のチップを単層で配置した半導体パッケージに関するシミュレーションデータを読み込み、
前記仮想グランド面の第１のインダクタンス値を抽出して前記記憶部に格納し、
前記複数のチップ間を接続する信号線と前記仮想グランド面の第２のインダクタンス値を抽出して前記記憶部に格納し、
前記記憶部から前記第１のインダクタンス値と前記第２のインダクタンス値とを読み込んで、該第２のインダクタンス値から該第１のインダクタンス値を差し引くことによって該第２のインダクタンス値を補正して、前記複数のチップ間の信号線のインダクタンス値を取得する
ことを特徴とする電気特性抽出プログラム。
【符号の説明】
【００９５】
１１          ＣＰＵ
１２          主記憶装置
１３          補助記憶装置
１４          入力装置
１５          表示装置
１６          出力装置
１７          通信Ｉ／Ｆ
１８          ドライブ
１９          記憶媒体
２０          入力部
３０          仮想グランド面設定部
４０          高さ設定部
５０          仮想グランド面挿入部
６０          第１抽出部（仮想グランド面）
７０          第２抽出部（ＲＤＬ＋仮想グランド面）
８０          補正計算部（ＲＤＬインダクタンス）
９０          結果出力部
１００        電気特性抽出装置
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図２】
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【図７】
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【図１０】
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【図１１】
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【図１２】
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