(57)【要約】【課題】省電力機能を有する半導体装置において、タスク実行に関与しない回路領域を省電力モードに設定する場合、その回路領域の電源電圧遮断は、必ずしも、消費電力量の最小化を実現するものではない。【解決手段】半導体装置（１）は、第１電源電圧を生成する第１電源電圧生成回路（１０ｖ）および第２電源電圧を生成する第２電源電圧生成回路（１０ｓ）を有する電源回路部（１０）と、第１電源ノードと接続される第１回路領域を有する電源遮断領域（１１）と、第１制御信号および第２制御信号を出力する電源遮断制御回路（１２）と、を備え、第１電源電圧生成回路は、第１制御信号（ｓｄｄ）に応答して、第１電源ノードへの第１電源電圧の供給または停止を行い、第２電源電圧生成回路は、第２制御信号に応答して、第１電源ノードへの第２電源電圧の供給または停止を行う。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置であって、
電源回路部と、
電源遮断領域と、
電源遮断制御回路と、
を備え、
前記電源回路部は、第１電源電圧を生成する第１電源電圧生成回路と、第２電源電圧を生成する第２電源電圧生成回路と、を有し、
前記電源遮断領域は、第１電源ノードと接続される第１回路領域を有し、
前記電源遮断制御回路は、第１制御信号および第２制御信号を出力し、
前記第１電源電圧生成回路は、前記第１制御信号に応答して、前記第１電源ノードへの前記第１電源電圧の供給または停止を行い、
前記第２電源電圧生成回路は、前記第１電源ノードへの前記第１電源電圧の供給が停止されている期間において、前記第２制御信号に応答して、前記第１電源ノードへの前記第２電源電圧の供給または停止を行う、半導体装置。
【請求項２】
前記第１電源電圧生成回路は、
前記第１制御信号が、第１状態から第２状態に変化する電源遮断開始時刻に、前記第１電源ノードへの前記第１電源電圧の供給を停止し、
前記第１制御信号が、前記第２状態から前記第１状態に変化する電源復帰再開時刻に、前記第１電源ノードへの前記第１電源電圧の供給を再開し、
前記第１電源ノードは、前記電源復帰再開時刻から電源復帰移行時間経過後の電源復帰完了時刻に、所定電圧から前記第１電源電圧に復帰し、
前記第２電源電圧生成回路は、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、前記第１電源ノードへの、前記第２電源電圧の供給または停止を行う、請求項１記載の半導体装置。
【請求項３】
前記電源遮断制御回路は、前記電源遮断領域を、
前記第２電源電圧生成回路が、前記第１電源ノードへの前記第２電源電圧の供給を行わない電源遮断モード、または、
前記第２電源電圧生成回路が、前記第１電源ノードへの前記第２電源電圧の供給を行うアイドルモード、に設定可能な、請求項２記載の半導体装置。
【請求項４】
前記電源遮断制御回路は、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、
前記電源遮断モードに設定された前記電源遮断領域の前記第１電源ノードに対し、前記第１電源電圧生成回路または前記第２電源電圧生成回路が供給する第１電荷量と、
前記アイドルモードに設定された前記電源遮断領域の前記第１電源ノードに対し、前記第１電源電圧生成回路または前記第２電源電圧生成回路が供給する第２電荷量と、
の比較結果に基づき、前記第２制御信号を制御する、請求項３記載の半導体装置。
【請求項５】
前記第１回路領域は、前記第１電源ノードと接続される第１機能マクロおよび第１容量を有し、
前記第１電荷量および前記第２電荷量は、前記第１機能マクロのリーク補償電流または前記第１容量の充電電流として前記第１電源ノードに供給される電荷量である、請求項４記載の半導体装置。
【請求項６】
前記電源遮断制御回路は、前記電源復帰完了時刻、前記電源復帰移行時間、前記第１機能マクロの前記リーク補償電流、前記第１容量の値、または前記第１電源電圧の値に基づき、前記第１電荷量および前記第２電荷量を算出する、請求項５記載の半導体装置。
【請求項７】
前記第１電源電圧の値は、前記第２電源電圧の値と等しい、請求項２記載の半導体装置。
【請求項８】
前記第２電源電圧生成回路は、前記第２制御信号で導通状態が制御されるスイッチを有し、
前記スイッチは、前記第２制御信号に応答して、前記第１電源ノードへの前記第２電源電圧の供給または停止を行う、請求項２記載の半導体装置。
【請求項９】
前記電源遮断制御回路は、さらに、第３制御信号を出力し、
前記第２電源電圧生成回路は、前記第３制御信号に応答して、前記第１電源電圧および前記第２電源電圧の値より小さい値を有する第３電源電圧を、さらに、生成し、
前記第２電源電圧生成回路は、
前記第３制御信号が前記第１状態または前記第２状態のいずれか一方に設定されている場合、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、前記第１電源ノードへ前記第２電源電圧の供給または停止を行い、
前記第３制御信号が前記第１状態または前記第２状態のいずれか他方に設定されている場合、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、前記第１電源ノードへ前記第３電源電圧の供給または停止を行う、請求項２記載の半導体装置。
【請求項１０】
前記電源遮断制御回路は、前記電源遮断領域を、
前記第２電源電圧生成回路が、前記第１電源ノードへの前記第２電源電圧の供給を行わない電源遮断モードと、
前記第２電源電圧生成回路が、前記第１電源ノードへの前記第２電源電圧の供給を行うアイドルモードと、
前記第２電源電圧生成回路が、前記第１電源ノードへの前記第３電源電圧の供給を行うスリープモードと、
のいずれか一方に設定可能である、請求項９記載の半導体装置。
【請求項１１】
前記電源遮断制御回路は、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、
前記電源遮断モードに設定された前記電源遮断領域の前記第１電源ノードに対し、前記第１電源電圧生成回路または前記第２電源電圧生成回路が供給する第３電荷量と、
前記アイドルモードに設定された前記電源遮断領域の前記第１電源ノードに対し、前記第１電源電圧生成回路または前記第２電源電圧生成回路が供給する第４電荷量と、
前記スリープモードに設定された前記電源遮断領域の前記第１電源ノードに対し、前記第１電源電圧生成回路または前記第２電源電圧生成回路が供給する第５電荷量と、
の比較結果に基づき、前記第２制御信号および前記第３制御信号を制御する、請求項１０記載の半導体装置。
【請求項１２】
半導体装置であって、
電源回路部と、
電源遮断領域と、
電源遮断制御回路と、
を備え、
前記電源回路部は、第１電源電圧を生成する第１電源電圧生成回路と、第２電源電圧を生成する第２電源電圧生成回路と、前記第２電源電圧を生成する第３電源電圧生成回路と、を有し、
前記電源遮断領域は、第１電源ノードと接続される第１回路領域と、第２電源ノードと接続される第２回路領域と、を有し、
前記電源遮断制御回路は、第１制御信号、第２制御信号、および第３制御信号を出力し、
前記第１電源電圧生成回路は、前記第１制御信号に応答して、前記第１電源ノードおよび前記第２電源ノードへの前記第１電源電圧の供給または停止を行い、
前記第２電源電圧生成回路は、前記第１電源ノードへの前記第１電源電圧の供給が停止されている期間において、前記第２制御信号に応答して、前記第１電源ノードへの前記第２電源電圧の供給または停止を行い、
前記第３電源電圧生成回路は、前記第１電源ノードへの前記第１電源電圧の供給が停止されている期間において、前記第３制御信号に応答して、前記第２電源ノードへの前記第２電源電圧の供給または停止を行う、半導体装置。
【請求項１３】
前記第１電源電圧生成回路は、
前記第１制御信号が、第１状態から第２状態に変化する電源遮断開始時刻に、前記第１電源ノードへの前記第１電源電圧の供給を停止し、
前記第１制御信号が、前記第２状態から前記第１状態に変化する電源復帰再開時刻に、前記第１電源ノードへの前記第１電源電圧の供給を再開し、
前記第１電源ノードは、前記電源復帰再開時刻から電源復帰移行時間経過後の電源復帰完了時刻に、所定電圧から前記第１電源電圧に復帰し、
前記第２電源電圧生成回路は、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、前記第１電源ノードへの、前記第２電源電圧の供給または停止を行い、
前記第３電源電圧生成回路は、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、前記第２電源ノードへの、前記第２電源電圧の供給または停止を行う、請求項１２記載の半導体装置。
【請求項１４】
前記電源遮断制御回路は、前記電源遮断領域を、
前記第２電源電圧生成回路が、前記第１電源ノードへ前記第２電源電圧の供給を行い、前記第３電源電圧生成回路が、前記第２電源ノードへ前記第２電源電圧の供給を行わない第１モード、
前記第２電源電圧生成回路および前記第３電源電圧生成回路が、それぞれ、前記第１電源ノードおよび前記第２電源ノードへ、前記第２電源電圧の供給を行わない第２モード、または、
前記第２電源電圧生成回路および前記第３電源電圧生成回路が、それぞれ、前記第１電源ノードおよび前記第２電源ノードへ、前記第２電源電圧の供給を行う第３モード、に設定可能な、請求項１３記載の半導体装置。
【請求項１５】
前記電源遮断制御回路は、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、
前記第１モードに設定された前記電源遮断領域の前記第１電源ノードおよび前記第２電源ノードに対し、前記第１電源電圧生成回路、前記第２電源電圧生成回路、および前記第３電源電圧生成回路が供給する第１電荷量と、
前記第２モードに設定された前記電源遮断領域の前記第１電源ノードおよび前記第２電源ノードに対し、前記第１電源電圧生成回路、前記第２電源電圧生成回路、および前記第３電源電圧生成回路が供給する第２電荷量と、
前記第３モードに設定された前記電源遮断領域の前記第１電源ノードおよび前記第２電源ノードに対し、前記第１電源電圧生成回路、前記第２電源電圧生成回路、および前記第３電源電圧生成回路が供給する第３電荷量と、
の比較結果に基づき、前記第２制御信号および前記第３制御信号を制御する、請求項１４記載の半導体装置。
【請求項１６】
前記第１回路領域は、前記第１電源ノードと接続される第１機能マクロおよび第１容量を有し、
前記第２回路領域は、前記第２電源ノードと接続される第２機能マクロおよび第２容量を有し、
前記第１電荷量、前記第２電荷量、および前記第３電荷量は、それぞれ、前記第１機能マクロのリーク補償電流、前記第２機能マクロの前記リーク補償電流、前記第１容量の充電電流、および前記第２容量の充電容量として前記第１電源ノードまたは前記第２電源ノードに供給される電荷量の総和である、請求項１５記載の半導体装置。
【請求項１７】
前記第１電源電圧の値および前記第２電源電圧の値は、等しい、請求項１６記載の半導体装置。
【請求項１８】
半導体装置であって、
電源端子と、
電源遮断領域と、
電源回路部と、
電源遮断制御回路と、
を備え、
前記電源遮断領域は、電源ノードと接続される回路領域を有し、
前記電源回路部は、前記電源端子に印加された電源電圧を前記電源ノードに供給する第１スイッチおよび第２スイッチを有し、
前記電源遮断制御回路は、第１制御信号および第２制御信号を出力し、
前記第１スイッチは、前記第１制御信号に応答して、前記電源ノードへの前記電源電圧の供給または停止を行い、
前記第２スイッチは、前記第１スイッチによる前記電源ノードへの前記電源電圧の供給が停止されている期間において、前記第２制御信号に応答して、前記電源ノードへの前記電源電圧の供給または停止を行いう、半導体装置。
【請求項１９】
前記第１スイッチは、
前記第１制御信号が、第１状態から第２状態に変化する電源遮断開始時刻に、前記電源ノードへの前記電源電圧の供給を停止し、
前記第１制御信号が、前記第２状態から前記第１状態に変化する電源復帰再開時刻に、前記電源ノードへの前記電源電圧の供給を再開し、
前記電源ノードは、前記電源復帰再開時刻から電源復帰移行時間経過後の電源復帰完了時刻に、所定電圧から前記電源電圧に復帰し、
前記第２スイッチは、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、前記電源ノードへの、前記電源電圧の供給または停止を行う、請求項１８記載の半導体装置。
【請求項２０】
前記電源遮断制御回路は、前記電源遮断領域を、
前記第２スイッチが、前記電源ノードへの前記電源電圧の供給を行わない電源遮断モード、または、
前記第２スイッチが、前記電源ノードへの前記電源電圧の供給を行うアイドルモードに、設定可能であり、
前記電源遮断制御回路は、前記電源遮断開始時刻から前記電源復帰完了時刻にわたり、
前記電源遮断モードに設定された前記電源遮断領域の前記電源ノードに対し、前記第１スイッチまたは前記第２スイッチが供給する第１電荷量と、
前記アイドルモードに設定された前記電源遮断領域の前記電源ノードに対し、前記第１スイッチまたは前記第２スイッチが供給する第２電荷量と、
の比較結果に基づき、前記第２制御信号を制御する、請求項１９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、たとえば、省電力機能を備える半導体装置に関する。
【背景技術】
【０００２】
ＣＰＵ（中央処理装置）やＲＯＭ（読出し専用メモリ）等の複数の機能ブロックを備える半導体装置において、タスク実行に関与しない機能ブロックへの電源電圧供給を遮断する省電力機能が種々提案されている。
【０００３】
特許文献１は、電源遮断が行われる内部電源と電源遮断が行われない内部電源をスイッチで接続し、電源遮断が行われる内部電源の電圧を測定する判定回路を備えた半導体装置を開示する。内部電源が電源遮断から電源復帰を開始すると、判定回路の出力に基づき、スイッチはオフ状態からオン状態に設定される。
【０００４】
特許文献２は、バイパスキャパシタとスイッチを介して接続された電圧生成回路と、スイッチの開閉状態を制御するコントローラと、を備えるポータブルデバイスを開示する。コントローラは、スイッチをオフ状態に設定することで、バイパスキャパシタに蓄積されたエネルギーを保存する。
【０００５】
非特許文献１は、ある期間、回路領域に対する電源遮断を行う場合の消費電力と、電力遮断を行わない場合との消費電力と、の比較を行い、両消費電力の大小関係が逆転する時間についての検討結果を開示する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３０３５７９号公報
【特許文献２】特表２０１０−５４１５３６号公報
【非特許文献】
【０００７】
【非特許文献１】Ｈｏｌｇｅｒ  Ｋａｒｌ，Ａｎｄｒｅａｓ  Ｗｉｌｌｉｎｇ  ”Ｐｒｏｔｏｃｏｌｓ  ａｎｄ  Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｆｏｒ  Ｗｉｒｅｌｅｓｓ  Ｓｅｎｓｏｒ  Ｎｅｔｗｏｒｋｓ”  Ｊｏｈｎ  Ｗｉｌｅｙ  ＆  Ｓｏｎｓ，Ｌｔｄ  ２００６，Ｆｅｂｒｕａｒｙ  ２００７
【発明の概要】
【発明が解決しようとする課題】
【０００８】
省電力機能を有する半導体装置において、タスク実行に関与しない回路領域を省電力モードに設定する場合、その回路領域の電源電圧遮断は、必ずしも、消費電力の最小化を実現するものではない。電源遮断された回路領域を通常動作に復帰させる場合の消費電力と、電源遮断しないアイドル状態に保持された回路領域の消費電力とを、考慮した省電力モードの設定が求められる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
一実施の形態によれば、半導体装置は、電源回路部と、電源遮断領域と、電源遮断制御回路と、を備え、電源回路部は、第１電源電圧を生成する第１電源電圧生成回路と、第２電源電圧を生成する第２電源電圧生成回路と、を有し、電源遮断領域は、第１電源ノードと接続される第１回路領域を有し、電源遮断制御回路は、第１制御信号および第２制御信号を出力し、第１電源電圧生成回路は、第１制御信号に応答して、第１電源ノードへの第１電源電圧の供給または停止を行い、第２電源電圧生成回路は、第１電源ノードへの第１電源電圧の供給が停止されている期間において、第２制御信号に応答して、第１電源ノードへの第２電源電圧の供給または停止を行う、半導体装置である。
【発明の効果】
【００１０】
回路領域のリーク電流および充電電流を考慮した、最適な省電力モードの設定が可能な半導体装置の提供が実現される。
【図面の簡単な説明】
【００１１】
【図１】実施の形態１に係る半導体装置の構成を示すブロック図である。
【図２】実施の形態１に係る半導体装置の構成を示す回路図である。
【図３】実施の形態１に係る半導体装置において、電源遮断モードに設定された電源遮断領域の回路図を示す。
【図４】実施の形態１に係る半導体装置において、電源遮断モードから通常動作モードへの復帰時間における電源遮断領域の回路図である。
【図５】実施の形態１に係る半導体装置において、電源遮断モードに設定された電源遮断領域における、電源遮断開始時刻から電源復帰完了時刻までの主要部の動作波形図である。
【図６】実施の形態１に係る半導体装置において、アイドルモードに設定された電源遮断領域の回路図である。
【図７】実施の形態１に係る半導体装置において、アイドルモードから通常動作モードへの復帰時間における電源遮断領域の回路図である。
【図８】実施の形態１に係る半導体装置において、アイドルモードに設定された電源遮断領域における、電源遮断開始時刻から電源復帰完了時刻までの主要部の動作波形図である。
【図９】実施の形態１に係る半導体装置において、電源遮断領域を、通常動作モードから省電力モードに設定するフローチャートである。
【図１０】実施の形態１に係る半導体装置において、電源遮断領域を、省電力モードから通常動作モードに設定するフローチャートである。
【図１１】実施の形態２に係る半導体装置の構成を示すブロック図である。
【図１２】実施の形態２に係る半導体装置の構成を示す回路図である。
【図１３】実施の形態２に係る半導体装置において、省電力モード１に設定された電源遮断領域の回路図である。
【図１４】実施の形態２に係る半導体装置において、省電力モード１から通常動作モードへの復帰時間における電源遮断領域の回路図である。
【図１５】実施の形態２に係る半導体装置において、省電力モード１に設定された電源遮断領域における、電源遮断開始時刻から電源復帰完了時刻までの主要部の動作波形図である。
【図１６】実施の形態２に係る半導体装置において、省電力モード２に設定された電源遮断領域の回路図である。
【図１７】実施の形態２に係る半導体装置において、省電力モード２から通常動作モードへの復帰時間における電源遮断領域の回路図である。
【図１８】実施の形態２に係る半導体装置において、省電力モード２に設定された電源遮断領域における、電源遮断開始時刻から電源復帰完了時刻までの主要部の動作波形図である。
【図１９】実施の形態２に係る半導体装置において、省電力モード３に設定された電源遮断領域の回路図である。
【図２０】実施の形態２に係る半導体装置において、省電力モード３から通常動作モードへの復帰時間における電源遮断領域の回路図である。
【図２１】実施の形態２に係る半導体装置において、省電力モード３に設定された電源遮断領域における、電源遮断開始時刻から電源復帰完了時刻までの主要部の動作波形図である。
【図２２】実施の形態２に係る半導体装置が備える電源遮断領域を、通常動作モードから省電力モードに設定するフローチャートである。
【図２３】実施の形態２に係る半導体装置２が備える電源遮断領域を、省電力モードから通常動作モードに設定するフローチャートである。
【図２４】実施の形態３に係る半導体装置の構成を示すブロック図である。
【図２５】実施の形態３に係る半導体装置の構成を示す回路図である。
【図２６】実施の形態３に係る半導体装置が備える電源遮断領域を、通常動作モードから省電力モードに設定するフローチャートである。
【図２７】実施の形態３に係る半導体装置において、電源遮断領域を、省電力モードから通常動作モードに復帰させるフローチャートである。
【図２８】実施の形態３に係る半導体装置において、スリープモードに設定された電源遮断領域の、主要部の動作波形を示すタイミング図である。
【図２９】実施の形態３に係る半導体装置において、電源遮断モードに設定された電源遮断領域の、主要部の動作波形を示すタイミング図である。
【図３０】実施の形態３に係る半導体装置において、アイドルモードに設定された電源遮断領域の、主要部の動作波形を示すタイミング図である。
【図３１】実施の形態４に係る半導体装置の構成を示すブロック図である。
【図３２】実施の形態４に係る半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、実施の形態について説明する。実施の形態の説明において、個数、量などに言及する場合、特に記載ある場合を除き、必ずしもその個数、量などに限定されない。実施の形態の図面において、同一の参照符号や参照番号は、同一部分または相当部分を表わすものとする。また、実施の形態の説明において、同一の参照符号等を付した部分等に対しては、重複する説明は繰り返さない場合がある。
【００１３】
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置１の構成を示すブロック図である。
【００１４】
半導体装置１として、例えば、マイクロコンピュータが例示される。半導体装置１は、電源回路部１０、電源遮断領域１１、電源非遮断領域１２、システムバス１３、および信号線１３１を備える。
【００１５】
電源回路部１０は、主電源電圧生成回路１０ｖ、副電源電圧生成回路１０ｓ、およびパワーゲーティングスイッチ１０ｓｗを有する。主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓは、いずれも、端子Ｔｃに供給される電源電圧ＶＣＣを受け、電源電圧ＶＤＤ（例えば、１．５Ｖ）を生成する。主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤは、電源遮断領域１１に供給される。
【００１６】
副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源遮断領域１１および電源非遮断領域１２に供給される。このうち、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、パワーゲーティングスイッチ１０ｓｗを介して、電源遮断領域１１への供給が制御される。
【００１７】
電源遮断領域１１は、中央処理装置ＣＰＵ、読出し専用メモリＲＯＭ、およびその他の周辺回路ＰＥＲを有する。その他の周辺回路ＰＥＲとして、入出力回路やインターフェース回路等が相当する。これらは、所謂、機能マクロ（ＩＰコア）である。以下、これらを、機能マクロと記載する場合がある。中央処理装置ＣＰＵ等は、信号線１３１およびシステムバス１３を介して、電源遮断領域１１内の他の機能マクロや、電源非遮断領域１２内の機能マクロと、データ等のやり取りを行う。
【００１８】
主電源電圧生成回路１０ｖは、電源遮断領域１１が有する各機能マクロに対し、半導体装置１が実行するタスクに関与しない期間にわたり、電源電圧ＶＤＤの供給を遮断する場合がある。この電源電圧ＶＤＤの遮断、即ち、電源電圧ＶＤＤの供給停止は、制御信号ｓｄｄに基づき、電源遮断領域１１が有する複数の機能マクロに対して一括して、または、個別に行われる。
【００１９】
電源非遮断領域１２は、電源遮断制御回路ＣＴＬ１およびＳＲＡＭ１２ｓ等の機能マクロを有する。電源遮断制御回路ＣＴＬ１は、レジスタ１２ｏｎ、レジスタ１２ｕｐ、およびタイマ１２ｔｍを有する。後述の通り、レジスタ１２ｏｎは、電源復帰完了時刻（ｔｐ＿ｏｎ）に対応するカウンタ値を格納し、レジスタ１２ｕｐは、電源復帰移行時間（τｕｐ＿ｓｏ／τｕｐ＿ｉｄ）に対応するカウンタ値を格納する。タイマ１２ｔｍは、所定の周波数で動作するタイマである。
【００２０】
電源遮断制御回路ＣＴＬ１は、主電源電圧生成回路１０ｖを活性化／非活性化する制御信号ｓｄｄを出力する。主電源電圧生成回路１０ｖは、活性化されると電源電圧ＶＤＤを生成して電源遮断領域１１内の機能マクロへ電源電圧ＶＤＤを供給し、非活性化されると電源電圧ＶＤＤの生成を停止する。
【００２１】
電源非遮断領域１２には、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが供給される。副電源電圧生成回路１０ｓは、主電源電圧生成回路１０ｖと異なり、常時、電源非遮断領域１２へ電源電圧ＶＤＤを供給する。
【００２２】
半導体装置１が備える端子Ｔａには、電源電圧ＶＤＤの変動を抑制する容量Ｃａが付加される。
【００２３】
図２は、実施の形態１に係る半導体装置１の構成を示す回路図である。
以下の説明において、電源遮断領域１１が有する３つの機能マクロのうち、読出し専用メモリＲＯＭが省電力モードの設定対象である場合が想定されている。省電力モードに設定される機能マクロは、中央処理装置ＣＰＵまたは周辺回路ＰＥＲでもよいし、３つの機能マクロの組み合わせでもよい。
【００２４】
複数の機能マクロを組み合わせた場合、電源ノードＮｂに接続される容量Ｃｓｈｒは、組み合わせた各機能マクロが持つ合成負荷容量をあらわしている。同様に、電源ノードＮｂに供給されるリーク補償電流は、組み合わせた各機能マクロが個別に有するリーク補償電流の合計値である。
【００２５】
電源ノードＮｓと電源電圧ＶＳＳを供給する配線間には、電源非遮断領域１２が有するＳＲＡＭ１２ｓおよび電源電圧の安定化を図る容量Ｃｓが接続される。なお、図２に明示されていないが、電源遮断制御回路ＣＴＬ１には、ＳＲＡＭ１２ｓと同様に、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが供給される（図１参照）。
【００２６】
以下の説明において、特に補足説明が無い場合、ハイレベルおよびロウレベルとは、それぞれ、電源電圧ＶＤＤおよび電源電圧ＶＳＳに対応する。
【００２７】
端子Ｔａ、電源ノードＮｂ、電源ノードＮｄ、および電源ノードＮｓ間には、この順序で、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ０が接続される。スイッチＳＷ０〜ＳＷ２は、いずれも、ｐ型トランジスタである。電源ノードＮｄには、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤが印加される。
【００２８】
電源遮断制御回路ＣＴＬ１が出力する制御信号ｓ０、ｓ１、およびｓ２は、それぞれ、スイッチＳＷ０、スイッチＳＷ１、およびスイッチＳＷ２の導通状態を制御する。具体的には、各スイッチに対応するｐ型トランジスタのゲートに印加される各制御信号に基づき、ｐ型トランジスタの導通状態が制御される。
【００２９】
主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓには、電源電圧ＶＣＣが印加される。パワーゲーティングスイッチ１０ｓｗは、副電源電圧生成回路１０ｓのノードＮ１０ｓと、電源ノードＮｂ間に接続される。このパワーゲーティングスイッチ１０ｓｗにより、電源ノードＮｂへの副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤの供給および停止が制御される。従って、パワーゲーティングスイッチ１０ｓｗは、副電源電圧生成回路１０ｓの一部として動作する。
【００３０】
主電源電圧生成回路１０ｖは、一般的な電圧レギュレータである。主電源電圧生成回路１０ｖは、アンプＡ２、ｐ型トランジスタＭｐ１〜Ｍｐ２、ｎ型トランジスタＮ１、および抵抗Ｒ１を有する。ｐ型トランジスタＭｐ１のソースに印加された電源電圧ＶＣＣは、そのゲートに印加された制御信号ｓｄｄに基づき、アンプＡ２およびｐ型トランジスタＭｐ２のソースへの供給が制御される。
【００３１】
ｐ型トランジスタＭｐ１のドレインと電源電圧ＶＳＳを供給する配線間には、ｐ型トランジスタＭｐ２および抵抗Ｒ１が、この順序で直列に接続される。ｐ型トランジスタＭｐ２のソースは、ｐ型トランジスタＭｐ１のドレインと接続される。ｐ型トランジスタＭｐ２のドレイン電圧は、アンプＡ２の入力へフィードバックされる。アンプＡ２は、そのドレイン電圧とリファレンス電圧Ｖｒｅｆとの比較結果をｐ型トランジスタＭｐ２のゲートに印加する。ｐ型トランジスタＭｐ２のドレインは、所定値（１．５Ｖ）に設定された電源電圧ＶＤＤを出力する。
【００３２】
制御信号ｓｄｄは、ｐ型トランジスタＭｐ１のゲートと、ｎ型トランジスタＮ１のゲートに印加される。ｎ型トランジスタＮ１のソースには電源電圧ＶＳＳが印加される。従って、制御信号ｓｄｄがロウレベルに設定されている期間、主電源電圧生成回路１０ｖは、電源ノードＮｄへ電源電圧ＶＤＤを供給する。それに対し、制御信号ｓｄｄがハイレベル（電源電圧ＶＣＣ）に設定されている期間、主電源電圧生成回路１０ｖは、電源電圧ＶＤＤの生成を停止するとともに、電源ノードＮｄの電圧を電源電圧ＶＳＳまで引き下げる。
【００３３】
副電源電圧生成回路１０ｓは、アンプＡ３、ｐ型トランジスタＭｐ３、および抵抗Ｒ２を有する。アンプＡ３およびｐ型トランジスタＭｐ３のソースには、電源電圧ＶＣＣが印加される。ｐ型トランジスタＭｐ３のドレインは、抵抗Ｒ２の一端と接続される。抵抗Ｒ２の他端には、電源電圧ＶＳＳが印加される。アンプＡ３は、リファレンス電圧Ｖｒｅｆとｐ型トランジスタＭｐ３のドレイン電圧との比較結果をｐ型トランジスタＭｐ３のゲートに出力する。ｐ型トランジスタＭｐ３のドレインは、所定値（１．５Ｖ）に設定された電源電圧ＶＤＤをノードＮ１０ｓへ出力する。副電源電圧生成回路１０ｓは、電源遮断制御回路ＣＴＬ１による制御を受けることなく、電源電圧ＶＤＤを出力する。
【００３４】
パワーゲーティングスイッチ１０ｓｗは、ｐ型トランジスタＭｐ４およびインバータ１３１を有する。ｐ型トランジスタＭｐ４のソースには、副電源電圧生成回路１０ｓのノードＮ１０ｓを介して、電源電圧ＶＤＤが印加される。ｐ型トランジスタＭｐ４のドレインは、電源ノードＮｂと接続される。ｐ型トランジスタＭｐ４のゲートには、インバータ１３１で論理レベルが反転された制御信号ｓ２が印加される。
【００３５】
スイッチＳＷ２が導通状態（制御信号ｓ２がロウレベル）にある場合、パワーゲーティングスイッチ１０ｓｗは、非導通状態に設定される。スイッチＳＷ２が非導通状態（制御信号ｓ２がハイレベル）にある場合、パワーゲーティングスイッチ１０ｓｗは、導通状態に設定される。従って、制御信号ｓｄｄがロウレベルに設定され、かつ、制御信号ｓ２もロウレベルに設定される期間、電源ノードＮｂは、スイッチＳＷ２を介して、電源ノードＮｄと同一電圧に設定される。一方、制御信号ｓ２がハイレベルに設定される期間、電源ノードＮｂは、非導通状態にあるスイッチＳＷ２により、電源ノードＮｄから電気的に分離され、その電圧は、パワーゲーティングスイッチ１０ｓｗが出力する電源電圧ＶＤＤに設定される。
【００３６】
図３から図８を参照して、実施の形態１に係る半導体装置１が備える電源遮断領域１１に設定される２種類の省電力モードを説明する。
【００３７】
電源遮断制御回路ＣＴＬ１は、電源遮断領域１１が有する各機能マクロに対し、個別にまたは一括して、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの供給を停止する省電力モードを設定する。省電力モードは、電源遮断モードおよびアイドルモードに大別される。
【００３８】
電源遮断モードとは、図２に示される電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給、および副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤの電源ノードＮｂへの供給が、いずれも停止される状態をいう。この場合、後述の通り、主電源電圧生成回路１０ｖのｎ型トランジスタＮ１およびスイッチＳＷ２が導通状態に設定され、電源ノードＮｄおよび電源ノードＮｂの電圧は、ともに、電源電圧ＶＳＳまで降下する。
【００３９】
一方、アイドルモードとは、図２に示される電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給は停止され、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは電源ノードＮｂへ供給される状態をいう。この場合、後述の通り、電源ノードＮｄの電圧は、主電源電圧生成回路１０ｖのｎ型トランジスタＮ１により、電源電圧ＶＳＳまで降下する。一方、電源ノードＮｂの電圧は、パワーゲーティングスイッチ１０ｓｗを介して、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤに設定される。
【００４０】
なお、図２に示される電源遮断領域１１において、電源ノードＮｄへ主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤが供給されている状態を、通常動作モード、とする。この場合、電源遮断領域１１には、導通状態に設定されたスイッチＳＷ２を介して、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤが印加される。さらに、通常動作モードにおいて、スイッチＳＷ０およびスイッチＳＷ１は、いずれも導通状態に設定される。
【００４１】
（電源遮断モードの説明）
図３から図５を参照して、半導体装置１に設定される電源遮断モードを説明する。
【００４２】
図３は、実施の形態１に係る半導体装置１において、電源遮断モードに設定された電源遮断領域１１の回路図である。
【００４３】
図３において、図２と同一の符号が付されたものは、同一の構成を有し、重複説明は省略される。
【００４４】
図３に示される通り、電源遮断制御回路ＣＴＬ１は、制御信号ｓｄｄをハイレベル（電源電圧ＶＣＣ）、制御信号ｓ０をハイレベル、制御信号ｓ１をハイレベル、および制御信号ｓ２をロウレベルに設定する。後述の通り、電源遮断制御回路ＣＴＬ１は、レジスタ１２ｏｎ、レジスタ１２ｕｐ、およびＳＲＡＭ１２に格納されている値に基づき、上記制御信号の論理レベルを設定する。
【００４５】
ハイレベルに設定された制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源ノードＮｄへの電源電圧ＶＤＤの供給を停止するとともに、ｎ型トランジスタＮ１により、電源ノードＮｄの電圧を電源電圧ＶＳＳまで引き下げる。一方、ロウレベルに設定された制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｓｗは非導通状態に設定され、スイッチＳＷ２は、導通状態に設定される。この結果、電源ノードＮｂは、スイッチＳＷ２を介して、電源ノードＮｂと電気的に接続され、その電圧は、電源電圧ＶＳＳまで引き下げられる。
【００４６】
ハイレベルに設定された制御信号ｓ０に応答して、スイッチＳＷ０は、非導通状態に設定される。この結果、電源非遮断領域１２が有するＳＲＡＭ１２および電源遮断制御回路ＣＴＬ１が接続される電源ノードＮｓは、電源ノードＮｄと電気的に分離され、その電圧を、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤに維持する。
【００４７】
ハイレベルに設定された制御信号ｓ１に応答して、スイッチＳＷ１は、非導通状態に設定される。この結果、端子Ｔａは、電源ノードＮｂおよび電源ノードＮｄと、電気的に分離される。これは、電源遮断モードからの復帰時に、容量Ｃａの再充電をさけるためである。電源遮断モード設定時にスイッチＳＷ１が導通状態であると、端子Ｔａの電圧は、電源電圧ＶＳＳまで降下するため、電源遮断モードからの復帰時に、容量Ｃａを電源電圧ＶＤＤに再充電する必要が生じる。スイッチＳＷ１を非導通状態に設定することで、その充電に必要な電力消費が抑制される。
【００４８】
図４は、実施の形態１に係る半導体装置１において、電源遮断モードから通常動作モードへの復帰時間における電源遮断領域１１の回路図である。
【００４９】
図４において、図２と同一の符号が付されたものは、同一の構成を有し、重複説明は省略される。
【００５０】
図４に示される通り、電源遮断制御回路ＣＴＬ１は、制御信号ｓｄｄをロウレベル、制御信号ｓ０をハイレベル、制御信号ｓ１をハイレベル、制御信号ｓ２をロウレベルに設定する。即ち、電源遮断モードから通常動作モードへの復帰期間において、電源遮断制御回路ＣＴＬ１は、制御信号ｓｄｄをハイレベルからロウレベルに変化させる。他の制御信号ｓ０〜ｓ２の論理レベルは、この復帰時間においては、電源遮断モードにおける設定値が維持される。
【００５１】
制御信号ｓｄｄがハイレベルからロウレベルに変化すると、主電源電圧生成回路１０ｖは、電源電圧ＶＳＳに設定されていた電源ノードＮｄの電圧を、電源電圧ＶＤＤまで引き上げる。この電源ノードＮｄの電圧が上昇するに従い、スイッチＳＷ２を介して、電源ノードＮｂの電圧も、電源電圧ＶＳＳから電源電圧ＶＤＤに向けて上昇を開始する。
【００５２】
主電源電圧生成回路１０ｖは、電源遮断領域１１が有する読出し専用メモリＲＯＭのリーク電流を補償するリーク補償電流と、容量Ｃｓｈｒおよび容量Ｃｂの充電電流と、を電源ノードＮｂへ供給しつつ、電源ノードＮｂの電圧を電源電圧ＶＳＳから電源電圧ＶＤＤまで上昇させる。
【００５３】
図５は、実施の形態１に係る半導体装置１において、電源遮断モードに設定された電源遮断領域１１における、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの主要部の動作波形である。
【００５４】
図５において、縦軸は、主要部の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【００５５】
電源遮断開始時刻ｔｐ＿ｏｆｆに、制御信号ｓｄｄがロウレベルからハイレベルに変化すると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｓｏ経過後には、電源電圧ＶＳＳまで降下する。この電源ノードＮｄの電圧低下に対応して、電源ノードＮｂの電圧も、同様のタイミングで、電源電圧ＶＤＤから電源電圧ＶＳＳまで降下する。一方、この期間において、電源ノードＮｄと電気的に分離されている電源ノードＮｓおよび端子Ｔａの電圧は、電源電圧ＶＤＤを維持する（図３参照）。
【００５６】
電源復帰再開時刻ｔｐ＿ｕｐｓに、制御信号ｓｄｄがハイレベルからロウレベルに変化すると、主電源電圧生成回路１０ｖは、活性化される。電源ノードＮｄの電圧は、電源電圧ＶＳＳを維持する電源復帰再開時刻ｔｐ＿ｕｐｓから、電源復帰移行時間τｕｐ＿ｓｏ経過するまでに、電源電圧ＶＤＤまで上昇する。この電源ノードＮｄの電圧上昇に対応して、電源ノードＮｂの電圧も、同様のタイミングで、電源電圧ＶＳＳから電源電圧ＶＳＳまで上昇する。一方、この期間において、電源ノードＮｄと電気的に分離されている電源ノードＮｓよび端子Ｔａの電圧は、電源電圧ＶＤＤを維持する（図４参照）。
【００５７】
電源電圧ＶＣＣが印加される端子Ｔｃから、主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓを経由して、電源遮断領域１１に供給される電流Ｉは、以下の通りである。
【００５８】
制御信号ｓｄｄがハイレベルに設定される期間、即ち、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰再開時刻ｔｐ＿ｕｐｓの期間Ｔ１＿ｓｏにおいて、主電源電圧生成回路１０ｖは、非活性化され、端子Ｔｃから主電源電圧生成回路１０ｖに供給される電流は零となる。
【００５９】
電源復帰再開時刻ｔｐ＿ｕｐｓに、制御信号ｓｄｄがハイレベルからロウレベルに設定されると、電源復帰移行時間τｕｐ＿ｓｏにわたり、主電源電圧生成回路１０ｖは、電源遮断領域１１が有する読出し専用メモリＲＯＭのリーク補償電流と、容量Ｃｓｈｒおよび容量Ｃｂの充電電流とを、電源ノードＮｂへ供給しつつ、電源ノードＮｂの電圧を電源電圧ＶＳＳから電源電圧ＶＤＤまで上昇させる（図４参照）。
【００６０】
読出し専用メモリＲＯＭのリーク電流は、例えば、トランジスタのソース・ドレイン間リーク電流である。このトランジスタのリーク電流は、電源電圧の上昇ともに増加する、謂わば、静的な電流である。電源電圧ＶＤＤ印加時の読出し専用メモリＲＯＭのリーク電流（＝リーク補償電流）を電流Ｉ＿ｉｄとすると、電源復帰移行時間τｕｐ＿ｓｏにおける平均値は、電流Ｉ＿ｉｄの２分の１と近似される。
【００６１】
電源遮断モードに設定された電源遮断領域１１において、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間におけるリーク補償電流として端子Ｔｃから供給される静的電荷量Ｑｓｏ＿ｓｔは、以下の式で求められる。
Ｑｓｏ＿ｓｔ＝Ｉ＿ｉｄ／２＊τｕｐ＿ｓｏ  ……  式１０１
ここで、記号”／”および”＊”は、それぞれ、除算記号および乗算記号である。
【００６２】
一方、容量Ｃｓｈｒおよび容量Ｃｂの充電電流は、電源電圧の増加に対して所定の時定数で増加する、謂わば、動的な電流である。その動的な電流は、電源復帰移行時間τｕｐ＿ｓｏにわたり、容量Ｃｓｈｒおよび容量Ｃｂの両端の電圧を零から電源電圧ＶＤＤまで上昇させるのに必要な動的電荷量Ｑｓｏ＿ｄｙを電源復帰移行時間τｕｐ＿ｓｏで除算した値として求められる。
【００６３】
電源遮断モードに設定された電源遮断領域１１において、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間における充電電流として端子Ｔｃから供給される動的電荷量Ｑｓｏ＿ｄｙは、以下の式で求められる。
Ｑｓｏ＿ｄｙ＝（Ｃｂ＋Ｃｓｈｒ）＊ＶＤＤ  ……  式１０２
ここで、記号”／”および”＊”は、それぞれ、除算記号および乗算記号である。
【００６４】
以上より、電源遮断モードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量Ｑｓｏおよび電力量Ｅｓｏは、以下の式で求められる。
Ｑｓｏ＝Ｑｓｏ＿ｓｔ＋Ｑｓｏ＿ｄｙ
＝Ｉ＿ｉｄ／２＊τｕｐ＿ｓｏ＋（Ｃｂ＋Ｃｓｈｒ）＊ＶＤＤ  ……  式１０３
Ｅｓｏ＝Ｑｓｏ＊ＶＣＣ  ……  式１０４
ここで、記号”／”および”＊”は、それぞれ、除算記号および乗算記号である。
【００６５】
なお、図５において、電流Ｉは、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間における端子Ｔｃから供給される電流Ｉを説明する波形図である。従って、電源遮断開始時刻ｔｐ＿ｏｆｆの前、および電源復帰完了時刻ｔｐ＿ｏｎ以降における電流Ｉの波形は、省略されている。以下において、図５と対応する波形図においても、電流Ｉの波形図は、同様に省略される。
【００６６】
（アイドルモードの説明）
図６から図８を参照して、電源遮断領域１１に設定されるアイドルモードを説明する。
【００６７】
図６は、実施の形態１に係る半導体装置１において、アイドルモードに設定された電源遮断領域１１の回路図である。
【００６８】
図６において、図２と同一の符号が付されたものは、同一の構成を有し、重複説明は省略される。
【００６９】
図６に示される通り、電源遮断制御回路ＣＴＬ１は、制御信号ｓｄｄをハイレベル（電源電圧ＶＣＣ）、制御信号ｓ０をハイレベル、制御信号ｓ１をハイレベル、および制御信号ｓ２をハイレベルに設定する。電源遮断制御回路ＣＴＬ１は、レジスタ１２ｏｎ、レジスタ１２ｕｐ、およびＳＲＡＭ１２に格納されている値に基づき、上記制御信号の論理レベルを設定する。
【００７０】
ハイレベルに設定された制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源ノードＮｄへの電源電圧ＶＤＤの供給を停止するとともに、ｎ型トランジスタＮ１により、電源ノードＮｄの電圧を電源電圧ＶＳＳまで引き下げる。
【００７１】
一方、ハイレベルに設定された制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｓｗは導通状態に設定され、スイッチＳＷ２は非導通状態に設定される。この結果、電源ノードＮｂの電圧は、パワーゲーティングスイッチ１０ｓｗを介して、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤに設定される。この時、副電源電圧生成回路１０ｓは、読出し専用メモリＲＯＭが接続される電源ノードＮｂへ、リーク補償電流Ｉ＿ｉｄを供給する。
【００７２】
ハイレベルに設定された制御信号ｓ０に応答して、スイッチＳＷ０は、非導通状態に設定される。この結果、電源非遮断領域１２が有するＳＲＡＭ１２および電源遮断制御回路ＣＴＬ１が接続される電源ノードＮｓは、電源ノードＮｄと電気的に分離され、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤを維持する。ハイレベルに設定された制御信号ｓ１に応答して、スイッチＳＷ１は、非導通状態に設定される。この結果、端子Ｔａは、電源ノードＮｂおよび電源ノードＮｄと、電気的に分離される。
【００７３】
これは、電源電圧ＶＤＤに設定される電源ノードＮｂおよび電源ノードＮｄに、端子Ｔａの外来ノイズが重畳することによる半導体装置１の誤動作を防止するためである。電源遮断領域１１を電源遮断モードに設定した場合において、半導体装置１が、端子Ｔａの外来ノイズに耐性を有する場合、端子Ｔａと電源ノードＮｂとは、必ずしも、電気的に切断する必要はない。
【００７４】
図７は、実施の形態１に係る半導体装置１において、アイドルモードから通常動作モードへの復帰時間における電源遮断領域１１の回路図である。
【００７５】
図７に示される通り、アイドルモードから通常動作モードへの復帰期間における電源遮断制御回路ＣＴＬ１は、制御信号ｓｄｄをロウレベル、および制御信号ｓ０〜ｓ２をハイレベルに設定する。即ち、アイドルモードから通常動作モードへの復帰期間において、電源遮断制御回路ＣＴＬ１は、制御信号ｓｄｄをハイレベルからロウレベルに変化させ、他の制御信号ｓ０〜ｓ２の論理レベルは、この復帰時間において、アイドルモードにおける設定値が維持される。
【００７６】
制御信号ｓｄｄがハイレベルからロウレベルに変化すると、主電源電圧生成回路１０ｖは、電源電圧ＶＳＳに設定されていた電源ノードＮｄの電圧を、電源電圧ＶＤＤまで引き上げる。しかし、制御信号ｓ２のハイレベルは維持されるため、電源ノードＮｄおよび電源ノードＮｂ間も電気的に分離される。一方、電源ノードＮｂには、導通状態を維持するパワーゲーティングスイッチ１０ｓｗを介して、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが、継続して供給される。
【００７７】
副電源電圧生成回路１０ｓは、電源遮断領域１１が有する読出し専用メモリＲＯＭのリーク補償電流を供給しつつ、電源ノードＮｂの電圧を電源電圧ＶＤＤに維持する。容量Ｃｓｈｒおよび容量Ｃｂが接続される電源ノードＮｂは、アイドルモード設定時において、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが印加されている。従って、電源遮断モードと異なり、アイドルモードから通常動作モードに復帰する場合、容量Ｃｓｈｒおよび容量Ｃｂの充電電流は、発生しない。
【００７８】
図８は、実施の形態１に係る半導体装置１において、アイドルモードに設定された電源遮断領域１１における、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの主要部の動作波形である。
【００７９】
図８において、縦軸は、主要の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【００８０】
電源遮断開始時刻ｔｐ＿ｏｆｆに、制御信号ｓｄｄがロウレベルからハイレベル（電源電圧ＶＣＣ）に変化すると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｉｄまでには、電源電圧ＶＳＳに降下する。一方、電源ノードＮｂは、副電源電圧生成回路１０ｓにより、電源電圧ＶＤＤが維持される。この期間において、電源ノードＮｄと電気的に分離されている電源ノードＮｓおよび端子Ｔａの電圧は、電源電圧ＶＤＤを維持する（図７参照）。
【００８１】
電源電圧ＶＣＣが印加される端子Ｔｃから、主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓを経由して、電源遮断領域１１に供給される電流Ｉは、以下の通りである。
【００８２】
制御信号ｓｄｄがハイレベルに設定される期間、即ち、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰再開時刻ｔｐ＿ｕｐｉの期間Ｔ１＿ｉｄにおいて、主電源電圧生成回路１０ｖは、非活性化され、端子Ｔｃから主電源電圧生成回路１０ｖに供給される電流は零となる。しかし、期間Ｔ１＿ｉｄにおいて、副電源電圧生成回路１０ｓは、上述の通り、読出し専用メモリＲＯＭのリーク補償電流Ｉ＿ｉｄを供給する。
【００８３】
電源復帰再開時刻ｔｐ＿ｕｐｉから電源復帰完了時刻ｔｐ＿ｏｎの期間、即ち、電源復帰移行時間τｕｐ＿ｉｄにおいて、副電源電圧生成回路１０ｓは、読出し専用メモリＲＯＭのリーク補償電流Ｉ＿ｉｄを継続して供給する。
【００８４】
従って、アイドルモードに設定された電源遮断領域１１において、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間における、端子Ｔｃから供給される電流Ｉは、電流Ｉ＿ｉｄとなる。
【００８５】
以上より、アイドルモードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量Ｑｉｄおよび電力量Ｅｉｄは、以下の式で求められる。
Ｑｉｄ＝Ｉ＿ｉｄ＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）  ……  式１０５
Ｅｉｄ＝Ｑｉｄ＊ＶＣＣ  ……  式１０６
ここで、記号”／”および”＊”は、それぞれ、除算記号および乗算記号である。
【００８６】
図９および図１０を参照して、実施の形態１に係る半導体装置１の省電力モードの設定方法を説明する。
【００８７】
半導体装置１が備える電源遮断領域１１は、上述の通り、２種類の省電力モード、即ち、電源遮断モードおよびアイドルモードに設定可能である。この省電力モードの選択は、電源遮断モードおよびアイドルモードの設定期間における、端子Ｔｃから供給される電荷量の比較結果に基づき判断される。
【００８８】
図９は、実施の形態１に係る半導体装置１において、電源遮断領域１１を、通常動作モードから省電力モードに設定するフローチャートである。
【００８９】
ステップＳ１０１は、半導体装置１がタスクＡを処理するステップである。タスクＡの実行時、電源遮断制御回路ＣＴＬ１は、制御信号ｓｄｄ、制御信号ｓ０〜ｓ２をロウレベルに設定する。その設定に基づき、主電源電圧生成回路１０ｖは、電源ノードＮｄ、電源ノードＮｂ、および端子Ｔａへ電源電圧ＶＤＤを供給し、電源遮断領域１１および容量Ｃａには電源電圧ＶＤＤが印加される。副電源電圧生成回路１０ｓは、電源ノードＮｓへ、電源電圧ＶＤＤを供給し、電源非遮断領域１２へ、電源電圧ＶＤＤを供給する。
【００９０】
タスクＡの処理が終了すると、ステップＳ１０２において、中央処理装置ＣＰＵは、電源遮断処理開始を電源遮断制御回路ＣＴＬ１へ指示する。
【００９１】
ステップＳ１０３において、タスクＡ終了後に処理を開始するタスクＢの処理開始時刻に対応する電源復帰完了時刻ｔｐ＿ｏｎのカウンタ値が、レジスタ１２ｏｎに設定される。
【００９２】
ステップＳ１０４において、読出し専用メモリＲＯＭに格納されているリーク補償電流Ｉ＿ｉｄ、電源復帰移行時間τｕｐ＿ｓｏ、電源復帰移行時間τｕｐ＿ｉｄ、容量Ｃｂ、容量Ｃｓｈｒ、および電源電圧ＶＤＤの値は、中央処理装置ＣＰＵ、またはＳＲＡＭ１２ｓにロードされる。そのうち、電源復帰移行時間τｕｐ＿ｓｏ／τｕｐ＿ｉｄは、電源遮断制御回路ＣＴＬ１が有するレジスタ１２ｕｐにも格納される。
【００９３】
ステップＳ１０５において、ステップＳ１０４でロードされたパラメータおよび式１０３に基づき、中央処理装置ＣＰＵは、電荷量Ｑｓｏを計算する。電荷量Ｑｓｏは、電源遮断モードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。
【００９４】
ステップＳ１０６においても、ステップＳ１０５と同様に、ステップＳ１０４でロードされたパラメータおよび式１０５に基づき、中央処理装置ＣＰＵは、電荷量Ｑｉｄを計算する。電荷量Ｑｉｄは、アイドルモードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。
【００９５】
ステップＳ１０５およびステップＳ１０６において、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間の計算は、以下の通りである。例えば、電源遮断制御回路ＣＴＬ１のタイマ１２ｔｍの周期が１ｍｓであり、レジスタ１２ｏｎの設定値が”ＦＦＦＦｈ”であるとすれば、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間は、１ｍｓ＊６５５３５＝６．５５５３５秒として計算される。
【００９６】
ステップＳ１０７において、電荷量Ｑｓｏおよび電荷量Ｑｉｄを比較し、どちらが小さいかを判定する。
【００９７】
（電荷量Ｑｓｏが電荷量Ｑｉｄより小さい場合）
ステップＳ１０７において、電荷量Ｑｓｏが電荷量Ｑｉｄより小さいと判定された場合、ステップＳ１０８Ｙが実行される。即ち、電源遮断制御回路ＣＴＬ１は、電源遮断領域１１を、端子Ｔｃから供給される電荷量がより少ない（電源遮断領域１１へ供給される電力量がより小さい）電源遮断モードに設定する。
【００９８】
ステップＳ１０９Ｙに示される通り、電源遮断制御回路ＣＴＬ１は、制御信号ｓ０〜ｓ２、および制御信号ｓｄｄの論理レベルを順次設定し、電源遮断領域１１を、図３に示される状態に設定する。
【００９９】
最初に、制御信号ｓ１がハイレベルに設定されると、スイッチＳＷ１は、電源ノードＮｂおよび端子Ｔａを電気的に分離する。また、制御信号ｓ２がロウレベルに設定されると、スイッチＳＷ２は、電源ノードＮｄと電源ノードＮｂとを接続する。この時、パワーゲーティングスイッチ１０ｓｗは非導通状態に設定され、副電源電圧生成回路１０ｓは、電源ノードＮｂへの電源電圧ＶＤＤの供給を停止する。
【０１００】
次に、電源遮断制御回路ＣＴＬ１は、制御信号ｓ０および制御信号ｓｄｄを、順次、ハイレベルに設定する。ハイレベルに設定された制御信号ｓ０に応答して、スイッチＳＷ０は、電源ノードＮｄおよび電源ノードＮｓを電気的に分離する。その後、制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは非活性化され、電源ノードＮｄへの電源電圧ＶＤＤの供給は停止される。
【０１０１】
電源ノードＮｄの電圧は、さらに、ｎ型トランジスタＮ１により、電源電圧ＶＤＤから電源電圧ＶＳＳへ降下する。この時、スイッチＳＷ２は導通状態にあるため、電源ノードＮｂの電圧も、電源電圧ＶＳＳへの低下を開始する。この結果、電源ノードＮｂと接続される電源遮断領域１１の読出し専用メモリＲＯＭおよび容量Ｃｂの電圧も、電源電圧ＶＤＤから電源電圧ＶＳＳへ降下する。
【０１０２】
この時、電源ノードＮｄと電源ノードＮｓは、電気的に分離されているため、電源ノードＮｓの電圧は、電源ノードＮｄの電圧降下の影響を受けることなく、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤに維持される。図３は、この状態にある電源遮断領域１１の様子を示す。電源遮断領域１１は、電源遮断制御回路ＣＴＬ１から復帰指示があるまで、この状態を維持する（ステップＳ１１１）。
【０１０３】
（電荷量Ｑｓｏが電荷量Ｑｉｄより小さくない場合）
ステップＳ１０７において、電荷量Ｑｓｏが電荷量Ｑｉｄより小さくないと判定された場合、ステップＳ１０８Ｎが実行される。即ち、電源遮断制御回路ＣＴＬ１は、電源遮断領域１１を、端子Ｔｃから供給される電荷量がより少ない（電源遮断領域１１の消費電力がより小さい）、アイドルモードに設定する。
【０１０４】
ステップＳ１０９Ｎにおいて、電源遮断制御回路ＣＴＬ１は、制御信号ｓ０〜ｓ２、および制御信号ｓｄｄの論理レベルを順次設定し、電源遮断領域１１を、図６に示される状態に設定する。
【０１０５】
最初に、制御信号ｓ１がハイレベルに設定されると、スイッチＳＷ１は、電源ノードＮｂおよび端子Ｔａを電気的に分離する。また、制御信号ｓ２がハイレベルに設定されると、スイッチＳＷ２は、電源ノードＮｄと電源ノードＮｂとを、電気的に分離する。この時、副電源電圧生成回路１０ｓは、導通状態に設定されたパワーゲーティングスイッチ１０ｓｗを介して、電源ノードＮｂと接続されている読出し専用メモリＲＯＭへリーク補償電流を供給し、電源ノードＮｂの電圧を電源電圧ＶＤＤに維持する。
【０１０６】
次に、電源遮断制御回路ＣＴＬ１は、制御信号ｓ０および制御信号ｓｄｄを、順次、ハイレベルに設定する。ハイレベルに設定された制御信号ｓ０に応答して、スイッチＳＷ０は、電源ノードＮｄおよび電源ノードＮｓを電気的に分離する。その後、制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは非活性化され、電源ノードＮｄへの電源電圧ＶＤＤの供給は停止される。
【０１０７】
電源ノードＮｄは、さらに、ｎ型トランジスタＮ１により、電源電圧ＶＤＤから電源電圧ＶＳＳへ降下する。この時、スイッチＳＷ２は非導通状態にあるため、電源電圧ＶＤＤが印加されている電源ノードＮｓから電源ノードＮｄへの電流は、遮断される。図６は、この状態にある電源遮断領域１１の様子を示す。電源遮断領域１１は、電源遮断制御回路ＣＴＬ１から復帰指示があるまで、この状態を維持する（ステップＳ１１１）。
【０１０８】
（中央処理装置ＣＰＵおよび電源遮断制御回路ＣＴＬ１の処理時間の影響）
電源遮断領域１１が、いずれか１つの省電力モードに設定されると、ステップＳ１１０において、電源遮断制御回路ＣＴＬ１のタイマ１２ｔｍは、カウントを開始する。このタイマ１２ｔｍのカウントは、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの経過時間を計測するために行われる。その経過時間は、概ね、数ｍｓ以上に設定される。
【０１０９】
中央処理装置ＣＰＵが、電源遮断開始時刻ｔｐ＿ｏｆｆに基づき、カウンタ値を設定した時刻と、カウンタが実際にカウンタ値の計測を開始する時刻とのタイムラグは、中央処理装置ＣＰＵが、ステップＳ１０３〜ステップＳ１０８Ｙ／Ｓ１０８Ｎを処理する時間に相当する。中央処理装置ＣＰＵが、その処理に１００ＣＰＵクロック（１ＣＰＵクロックサイクルは、例えば、１０ｎｓ）要するとした場合、タイムラグは、１μｓとなる。また、ステップＳ１０９Ｙ／Ｓ１０９Ｎは、中央処理装置ＣＰＵの指示を受けて、電源遮断制御回路ＣＴＬ１が各制御信号を切り替えるだけの処理であり、上記の処理時間１μｓと比べても、十分短時間で処理される。
【０１１０】
実施の形態１に係る半導体装置１において、中央処理装置ＣＰＵがカウンタにカウンタ値を設定してから後述するステップＳ１１７（タスクＢの処理）を開始するまでに数ｍｓ要すると仮定する。この場合、上述の処理時間（１μｓ）は、半導体装置１がタスクＢの処理を開始することに対して、悪影響を与えることはない。
【０１１１】
図１０は、実施の形態１に係る半導体装置１において、電源遮断領域１１を、省電力モードから通常動作モードに設定するフローチャートである。
【０１１２】
ステップＳ１１２は、図１０に示されるステップＳ１１１に続き、実行される。以下に、上述の各省電力モードから通常動作モードに復帰する場合に分けて説明する。
【０１１３】
（電源遮断モードから通常動作モードへの復帰）
ステップＳ１１２において、タイマ１２ｔｍのカウンタ値が、レジスタ１２ｏｎの値から電源復帰移行時間τｕｐ＿ｓｏに相当するカウンタ値を引いた値（即ち、電源復帰再開時刻ｔｐ＿ｕｐｓに相当するカウンタ値）と等しくなると、電源遮断制御回路ＣＴＬ１は、以下の復帰処理を開始する。
【０１１４】
ステップＳ１１３において、電源遮断制御回路ＣＴＬ１は、制御信号ｓ２をロウレベルに維持しつつ、制御信号ｓｄｄを、ハイレベルからロウレベルに設定する。図４は、この状態に設定された電源遮断領域１１の様子を示す。
【０１１５】
制御信号ｓ２がロウレベルに維持されると、スイッチＳＷ２は、電源ノードＮｄと電源ノードＮｂを電気的に接続する。この状態で、制御信号ｓｄｄがロウレベルに設定されると、主電源電圧生成回路１０ｖは活性化され、電源ノードＮｄおよび電源ノードＮｂの電圧は、電源電圧ＶＳＳから電源電圧ＶＤＤへ上昇する。
【０１１６】
主電源電圧生成回路１０ｖは、電源復帰移行時間τｕｐ＿ｓｏにわたり、電源ノードＮｂと接続されている読出し専用メモリＲＯＭおよび容量Ｃｂへ、それぞれ、リーク補償電流および充電電流を供給する（図４参照）。この電源復帰移行時間τｕｐ＿ｓｏは、図９に示されるステップＳ１０４において、電源遮断制御回路ＣＴＬ１が有するレジスタ１２ｕｐに格納されている。
【０１１７】
ステップＳ１１４において、タイマ１２ｔｍのカウンタ値と、レジスタ１２ｏｎに格納されている電源復帰完了時刻ｔｐ＿ｏｎとを比較する。
【０１１８】
タイマ１２ｔｍのカウンタ値およびレジスタ１２ｏｎの設定値が等しくなると、ステップＳ１１５において、電源遮断制御回路ＣＴＬ１は、制御信号ｓ１および制御信号ｓ０を、順次、ロウレベルに設定する。この時、電源ノードＮｄの電圧は、電源電圧ＶＤＤに設定されている。
【０１１９】
最初に、制御信号ｓ１がロウレベルに設定されると、スイッチＳＷ１は導通状態に設定され、電源ノードＮｂと端子Ｔａは、電気的に接続される。次に、制御信号ｓ０がロウレベルに設定されると、スイッチＳＷ０は導通状態に設定され、電源ノードＮｄと電源ノードＮｓは、電気的に接続される。以上の処理により、電源遮断領域１１は、電源遮断モードから通常動作モードへ復帰する。
【０１２０】
その後、中央処理装置ＣＰＵは、必要な初期化設定を行い（ステップＳ１１６）、タスクＢの処理が開始される（ステップＳ１１７）。
【０１２１】
（アイドルモードから通常動作モードへの復帰）
ステップＳ１１２において、タイマ１２ｔｍのカウンタ値が、レジスタ１２ｏｎの値から電源復帰移行時間τｕｐ＿ｉｄに相当するカウンタ値を引いた値（即ち、電源復帰再開時刻ｔｐ＿ｕｐｉに相当するカウンタ値）と等しくなると、電源遮断制御回路ＣＴＬ１は、以下の復帰処理を開始する。
【０１２２】
ステップＳ１１３において、電源遮断制御回路ＣＴＬ１は、制御信号ｓ２をハイレベルに維持しつつ、制御信号ｓｄｄを、ハイレベルからロウレベルに設定する。図７は、この状態に設定された電源遮断領域１１の様子を示す。
【０１２３】
制御信号ｓ２がハイレベルに維持されると、スイッチＳＷ２は、電源ノードＮｄと電源ノードＮｂを電気的に分離する。この状態で、制御信号ｓｄｄがロウレベルに設定されると、主電源電圧生成回路１０ｖは活性化され、電源ノードＮｄの電圧は、電源電圧ＶＳＳから電源電圧ＶＤＤへ上昇する。
【０１２４】
一方、副電源電圧生成回路１０ｓは、電源復帰移行時間τｕｐ＿ｉｄにわたり、電源ノードＮｂと接続されている読出し専用メモリＲＯＭへ、リーク補償電流を供給する（図７参照）。この電源復帰移行時間τｕｐ＿ｉｄは、図９に示されるステップＳ１０４において、電源遮断制御回路ＣＴＬ１が有するレジスタ１２ｕｐに格納されている。
【０１２５】
ステップＳ１１４において、タイマ１２ｔｍのカウンタ値と、レジスタ１２ｏｎに格納されている電源復帰完了時刻ｔｐ＿ｏｎとを比較する。
【０１２６】
タイマ１２ｔｍのカウンタ値およびレジスタ１２ｏｎの設定値が等しくなると、ステップＳ１１５において、電源遮断制御回路ＣＴＬ１は、制御信号ｓ１および制御信号ｓ０を、順次、ロウレベルに設定する。この時、電源ノードＮｄの電圧は、電源電圧ＶＤＤに設定されている。
【０１２７】
最初に、制御信号ｓ１がロウレベルに設定されると、スイッチＳＷ１は導通状態に設定され、電源ノードＮｂと端子Ｔａは、電気的に接続される。次に、制御信号ｓ０がロウレベルに設定されると、スイッチＳＷ０は導通状態に設定され、電源ノードＮｄと電源ノードＮｓは、電気的に接続される。以上の処理により、電源遮断領域１１は、アイドルモードから通常動作モードへ復帰する。
【０１２８】
その後、中央処理装置ＣＰＵは、必要な初期化設定を行い（ステップＳ１１６）、タスクＢの処理が開始される（ステップＳ１１７）。
【０１２９】
実施の形態１に係る半導体装置１の効果は、以下の通りである。
半導体装置１は、電源ノードＮｂと接続される電源遮断領域１１と、電源電圧ＶＤＤを生成する主電源電圧生成回路１０ｖと、電源電圧ＶＤＤを生成する副電源電圧生成回路１０ｓと、を備える。主電源電圧生成回路１０ｖは、制御信号ｓｄｄに応答して、電源ノードＮｂへの電源電圧ＶＤＤの供給または停止を行う。副電源電圧生成回路１０ｓは、制御信号ｓ２に応答して、電源ノードＮｂへの電源電圧ＶＤＤの供給または停止を行う。
【０１３０】
この構成により、省電力モードに設定された電源遮断領域１１において、電源ノードＮｂと接続された電源遮断領域に対し、電源電圧ＶＤＤの供給を行うアイドルモード、または電源電圧ＶＤＤの供給停止を行う電源遮断モードのいずれか一方を選択することが可能となる。
【０１３１】
電源遮断制御回路ＣＴＬ１は、半導体装置１がタスクＡの処理を完了し、次のタスクＢの処理を開始するまでの期間において、電源遮断領域１１をアイドルモードまたは電源遮断モードに設定した場合に、それぞれ、端子Ｔｃから供給される電荷量Ｑｉｄおよび電荷量Ｑｓｏの大小比較結果に基づき、電荷量が小さい省電力モードを選択する。この電荷量の比較により、省電力モードの設定時間および電源遮断領域１１の特性を考慮した、最適な省電力モードの設定が可能となる。
【０１３２】
（具体的な数値例に基づく電荷量Ｑｓｏ／Ｑｉｄの計算例）
以下に、具体的な数値例に基づき、電源遮断領域１１を電源遮断モードおよびアイドルモードに設定した場合の、それぞれの電荷量Ｑｓｏおよび電荷量Ｑｉｄを計算例を示す。
【０１３３】
最初の例として、各パラメータが、以下の通り、
ＶＤＤ＝１．５Ｖ
Ｃｂ＝１０ｎＦ、Ｃｓｈｒ＝１０ｎＦ
τｕｐ＿ｓｏ＝１００μｓ、ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ＝１ｍｓ
Ｉ＿ｉｄ＝０．１ｍＡ
設定されている場合を想定する。
【０１３４】
電源遮断領域１１を電源遮断モードに設定した場合、式１０３より、
Ｑｓｏ＝Ｉ＿ｉｄ／２＊τｕｐ＿ｓｏ＋（Ｃｂ＋Ｃｓｈｒ）＊ＶＤＤ
＝０．１ｍＡ／２＊１００μｓ＋（１０ｎＦ＋１０ｎＦ）＊１．５Ｖ
＝３５［ｎＣｏｕｌｏｍ］
と、求められる。
【０１３５】
電源遮断領域１１をアイドルモードに設定した場合、式１０５より、
Ｑｉｄ＝Ｉ＿ｉｄ＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）
＝０．１ｍＡ＊１ｍｓ＝１００［ｎＣｏｕｌｏｍ］
と、求められる。
【０１３６】
最初の例の場合、電源遮断領域１１を電源遮断モードに設定することで、アイドルモードに設定する場合より、６５［ｎＣｏｕｌｏｍ］だけ端子Ｔｃから供給される電荷量、即ち、消費電力量は少なくなる。従って、電源遮断制御回路ＣＴＬ１は、電源遮断領域１１を、電源遮断モードに設定する。
【０１３７】
他の例として、各パラメータが、以下の通り、
ＶＤＤ＝１．５Ｖ
Ｃｂ＝１００ｎＦ、Ｃｓｈｒ＝１０ｎＦ
τｕｐ＿ｓｏ＝１００μｓ、ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ＝１ｍｓ
Ｉ＿ｉｄ＝０．１ｍＡ
設定されている場合を想定する。
【０１３８】
電源遮断領域１１を電源遮断モードに設定した場合、式１０３より、
Ｑｓｏ＝Ｉ＿ｉｄ／２＊τｕｐ＿ｓｏ＋（Ｃｂ＋Ｃｓｈｒ）＊ＶＤＤ
＝０．１ｍＡ／２＊１００μｓ＋（１００ｎＦ＋１０ｎＦ）＊１．５Ｖ
＝１７０［ｎＣｏｕｌｏｍ］
と、求められる。
【０１３９】
電源遮断領域１１をアイドルモードに設定した場合、式１０５より、
Ｑｉｄ＝Ｉ＿ｉｄ＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）
＝０．１ｍＡ＊１ｍｓ＝１００［ｎＣｏｕｌｏｍ］
と、求められる。
【０１４０】
他の例の場合、電源遮断領域１１をアイドルモードに設定することで、電源遮断モードに設定する場合より、７０［ｎＣｏｕｌｏｍ］だけ端子Ｔｃから供給される電荷量、即ち、消費電力量は少なくなる。従って、電源遮断制御回路ＣＴＬ１は、電源遮断領域１１を、アイドルモードに設定する。
【０１４１】
＜実施の形態２＞
図１１は、実施の形態２に係る半導体装置２の構成を示すブロック図である。
【０１４２】
図１１において、図１と同じ符号が付されたものは、両者とも同一構成を有し、それらの重複説明は省略される。
【０１４３】
半導体装置２は、図１に示される半導体装置１が備える電源回路部１０および電源非遮断領域１２を、それぞれ、電源回路部１０２および電源非遮断領域１２２に置き換えた構成を備える。
【０１４４】
電源回路部１０２は、主電源電圧生成回路１０ｖ、副電源電圧生成回路１０ｓ、パワーゲーティングスイッチ１０ｓｗ１、およびパワーゲーティングスイッチ１０ｓｗ２を有する。主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓは、いずれも、端子Ｔｃに供給される電源電圧ＶＣＣを受け、電源電圧ＶＤＤ（例えば、１．５Ｖ）を生成する。主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤは、電源遮断領域１１に供給される。
【０１４５】
副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源遮断領域１１および電源非遮断領域１２２に供給される。このうち、副電源電圧生成回路１０ｓがノードＮ１０ｓへ出力する電源電圧ＶＤＤは、パワーゲーティングスイッチ１０ｓｗ１およびパワーゲーティングスイッチ１０ｓｗ２を介して、各々、電源遮断領域１１に供給される。
【０１４６】
電源非遮断領域１２２は、電源遮断制御回路ＣＴＬ２およびＳＲＡＭ１２ｓを有する。電源遮断制御回路ＣＴＬ２は、図１における電源遮断制御回路ＣＴＬ１において、レジスタ１２ｕｐを、レジスタ１２２ｕｐに置き換えた構成を備える。レジスタ１２２ｕｐは、それぞれ、電源復帰移行時間τｕｐ＿ｍ１、電源復帰移行時間τｕｐ＿ｍ２、および電源復帰移行時間τｕｐ＿ｍ３に対応するカウンタ値を格納する。
【０１４７】
図１２は、実施の形態２に係る半導体装置２の構成を示す回路図である。
以下の説明において、電源遮断領域１１が有する３つの機能マクロのうち、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵが、それぞれ、電源ノードＮｂ１および電源ノードＮｂ２と接続される構成が想定されている。電源遮断領域１１が有する３つ目の周辺回路ＰＥＲは、第１電源ノードまたは第２電源ノードのいずれか一方と接続される。例えば、電源ノードＮｂ１に周辺回路ＰＥＲが接続された場合、読出し専用メモリＲＯＭは、周辺回路ＰＥＲと並列に電源ノードＮｂ１と電源電圧ＶＳＳを供給する配線間に接続されたものとして扱われる。
【０１４８】
電源遮断領域１１は、電源ノードＮｂ１と電源電圧ＶＳＳを供給する配線間に接続された読出し専用メモリＲＯＭおよび容量Ｃｂ１と、電源ノードＮｂ２と電源電圧ＶＳＳを供給する配線間に接続された中央処理装置ＣＰＵおよび容量Ｃｂ２と、を有する。容量Ｃｂ１および容量Ｃｂ２は、それぞれ、電源ノードＮｂ１の電圧および電源ノードＮｂ２の電圧の安定化を図るために接続される容量である。読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵにおいて、個別に付加される電源電圧安定化容量は、それぞれ、容量Ｃｓｈｒ１および容量Ｃｓｈｒ２として示される。
【０１４９】
電源ノードＮｓと電源電圧ＶＳＳを供給する配線間には、電源非遮断領域１２が有するＳＲＡＭ１２ｓおよび電源電圧の安定化を図る容量Ｃｓが接続される。なお、図２に明示されていないが、電源遮断制御回路ＣＴＬ２には、ＳＲＡＭ１２ｓと同様に、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが供給される。副電源電圧生成回路１０ｓの具体的な構成は、図２に示されるものと同一である。
【０１５０】
端子Ｔａ、電源ノードＮｂ１、電源ノードＮｂ２、電源ノードＮｄ、および電源ノードＮｓ間には、この順序で、スイッチＳＷ１、スイッチＳＷ２、スイッチＳＷ３、およびスイッチＳＷ０が接続される。スイッチＳＷ０〜ＳＷ３は、いずれも、ｐ型トランジスタである。電源ノードＮｄには、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤが印加される。主電源電圧生成回路１０ｖの具体的な構成は、図２に示されるものと同一である。
【０１５１】
電源遮断制御回路ＣＴＬ２が出力する制御信号ｓ０、ｓ１、ｓ２、およびｓ３は、それぞれ、スイッチＳＷ０、スイッチＳＷ１、スイッチＳＷ２、およびスイッチＳＷ３の導通状態を制御する。具体的には、各スイッチに対応するｐ型トランジスタのゲートに印加される各制御信号に基づき、ｐ型トランジスタの導通状態が制御される。
【０１５２】
主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓには、電源電圧ＶＣＣが印加される。パワーゲーティングスイッチ１０ｓｗ１およびパワーゲーティングスイッチ１０ｓｗ２は、それぞれ、副電源電圧生成回路１０ｓのノードＮ１０ｓと、電源ノードＮｂ１および電源ノードＮｂ２との間に接続される。このパワーゲーティングスイッチ１０ｓｗ１およびパワーゲーティングスイッチ１０ｓｗ２により、電源ノードＮｂ１および電源ノードＮｂ２への副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤの供給および停止が制御される。従って、パワーゲーティングスイッチ１０ｓｗ１およびパワーゲーティングスイッチ１０ｓｗ２は、副電源電圧生成回路１０ｓの一部として動作する。
【０１５３】
パワーゲーティングスイッチ１０ｓｗ１およびパワーゲーティングスイッチ１０ｓｗ２の具体的な構成は、いずれも、図２に示されるパワーゲーティングスイッチ１０ｓｗと同一である。パワーゲーティングスイッチ１０ｓｗ１およびスイッチＳＷ２の導通状態は、制御信号ｓ２に応答して、互いに相補的に設定される。即ち、一方が導通状態に設定される場合、他方は非導通状態に設定される。パワーゲーティングスイッチ１０ｓｗ２およびスイッチＳＷ３の導通状態は、制御信号ｓ３に応答して、互いに相補的に設定される。
【０１５４】
図１３から図２１を参照して、半導体装置２に設定される３種類の省電力モードを説明する。
【０１５５】
電源遮断制御回路ＣＴＬ２は、電源遮断領域１１が有する各機能マクロに対し、個別にまたは一括して、主電源電圧生成回路１０ｖによる電源電圧ＶＤＤの供給を停止する省電力モードを設定する。省電力モードは、省電力モード１、省電力モード２、および省電力モード３に大別される。
【０１５６】
省電力モード１に設定された電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給が停止される。さらに、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源ノードＮｂ１へ供給されるが、電源ノードＮｂ２への供給は停止される。即ち、読出し専用メモリＲＯＭはアイドルモードに設定され、中央処理装置ＣＰＵは電源遮断モードに設定される。
【０１５７】
省電力モード２に設定された電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給が停止される。さらに、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源ノードＮｂ１および電源ノードＮｂ２への供給は停止される。即ち、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵは、いずれも、電源遮断モードに設定される。
【０１５８】
省電力モード３に設定された電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給が停止される。さらに、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源ノードＮｂ１および電源ノードＮｂ２へ供給される。即ち、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵは、いずれも、アイドルモードに設定される。
【０１５９】
（省電力モード１の説明）
図１３から図１５を参照して、半導体装置２に設定される省電力モード１を説明する。
【０１６０】
図１３は、実施の形態２に係る半導体装置２において、省電力モード１に設定された電源遮断領域１１の回路図である。
【０１６１】
図１３において、図１２と同一の符号が付されたものは、同一の構成を有し、重複説明は省略される。
【０１６２】
図１３に示される通り、電源遮断制御回路ＣＴＬ２は、制御信号ｓｄｄをハイレベル、制御信号ｓ０〜ｓ２をハイレベル、制御信号ｓ３をロウレベルに設定する。
【０１６３】
制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源ノードＮｄへの電源電圧ＶＤＤの供給を停止するとともに、ｎ型トランジスタＮ１により電源ノードＮｄを電源電圧ＶＳＳまで引き下げる。
【０１６４】
制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｓｗ１は導通状態に設定され、電源ノードＮｂ１には、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが供給される。この時、副電源電圧生成回路１０ｓは、電源ノードＮｂ１と接続される読出し専用メモリＲＯＭへ、リーク補償電流Ｉ＿ｉｄ１を供給する。
【０１６５】
制御信号ｓ３に応答して、パワーゲーティングスイッチ１０ｓｗ２は非導通状態に設定され、電源ノードＮｂ２には、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤの供給は停止される。
【０１６６】
制御信号ｓ３に応答して、スイッチＳＷ３は導通状態に設定され、電源ノードＮｂ２は、電源ノードＮｄと電気的に接続される。その結果、電源ノードＮｂ２の電圧は、電源ノードＮｄと同様に、電源電圧ＶＳＳまで引き下げられる。制御信号ｓ２に応答して、スイッチＳＷ２は非導通状態に設定され、電源ノードＮｂ１は電源ノードＮｂ２と電気的に分離される。その結果、電源ノードＮｂ１の電圧は、電源ノードＮｂ２の電圧の影響を受けることなく、電源電圧ＶＤＤに維持される。
【０１６７】
制御信号ｓ１に応答して、スイッチＳＷ１は非導通状態に設定され、電源ノードＮｂ１は、端子Ｔａと電気的に分離される。制御信号ｓ０に応答して、スイッチＳＷ０は非導通状態に設定され、電源ノードＮｓの電圧は、電源ノードＮｄの電圧の影響を受けることなく、電源電圧ＶＤＤを維持する。
【０１６８】
図１４は、実施の形態２に係る半導体装置２において、省電力モード１から通常動作モードへの復帰時間における電源遮断領域１１の回路図である。
【０１６９】
図１４に示される通り、省電力モード１から通常動作モードへの復帰時間における電源遮断制御回路ＣＴＬ２は、制御信号ｓ０〜ｓ３の論理レベルを維持しつつ、制御信号ｓｄｄをハイレベルからロウレベルに変化させる。ロウレベルに設定された制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源電圧ＶＳＳに設定されていた電源ノードＮｄの電圧を、電源電圧ＶＤＤまで引き上げる。
【０１７０】
この復帰時間にわたり、主電源電圧生成回路１０ｖは、電源ノードＮｄに接続される中央処理装置ＣＰＵのリーク補償電流Ｉ＿ｉｄ２／２（Ｉ＿ｉｄ２の２分の１）と、容量Ｃｂ２および容量Ｃｓｈｒ２の充電電流とを、供給する。ここで、リーク補償電流Ｉ＿ｉｄ２は、電源電圧ＶＤＤ印加時の中央処理装置ＣＰＵのリーク補償電流である。
【０１７１】
副電源電圧生成回路１０ｓは、引き続き、この復帰時間にわたり、電源ノードＮｂ１と接続される読出し専用メモリＲＯＭのリーク補償電流Ｉ＿ｉｄ１を供給する。
【０１７２】
半導体装置２が省電力モード１に設定されている期間、端子Ｔａは、スイッチＳＷ１により、電源ノードＮｂ１と電気的に分離される。従って、容量Ｃａは、省電力モード１に設定される前の電荷量を保存し、通常動作モードに復帰後の半導体装置２の電源電圧ＶＤＤの安定化に寄与する。
【０１７３】
図１５は、実施の形態２に係る半導体装置２において、省電力モード１に設定された電源遮断領域１１における、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの主要部の動作波形である。
【０１７４】
図１５において、縦軸は、主要部の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【０１７５】
電源遮断開始時刻ｔｐ＿ｏｆｆに、制御信号ｓｄｄがロウレベルからハイレベルに変化すると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｍ１経過までには、電源電圧ＶＳＳへ降下する。
【０１７６】
電源ノードＮｂ１の電圧は、制御信号ｓ２に応答して、電源電圧ＶＤＤを維持し、電源ノードＮｂ２の電圧は、制御信号ｓ３に応答して、電源電圧ＶＤＤから電源電圧ＶＳＳへ降下する。電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間において、電源ノードＮｄと電気的に分離されている電源ノードＮｓおよび端子Ｔａの電圧は、電源電圧ＶＤＤを維持する。
【０１７７】
（省電力モード１における電源遮断領域１１への供給電流）
電源電圧ＶＣＣが印加される端子Ｔｃから、主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓを経由して、電源遮断領域１１に供給される電流Ｉは、以下の通りである。
【０１７８】
制御信号ｓｄｄがハイレベルに設定される期間、即ち、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰再開時刻ｔｐ＿ｕｐ１の期間Ｔ２＿ｍ１において、副電源電圧生成回路１０ｓは、電源ノードＮｂ１と接続される読出し専用メモリＲＯＭへ、リーク補償電流Ｉ＿ｉｄ１を供給する（図１３参照）。主電源電圧生成回路１０ｖは、非活性化されているため、電源ノードＮｄへ電流を供給しない。
【０１７９】
電源復帰再開時刻ｔｐ＿ｕｐ１から電源復帰完了時刻ｔｐ＿ｏｎの期間（電源復帰移行時間τｕｐ＿ｍ１）において、図１４に示される通り、副電源電圧生成回路１０ｓは、読出し専用メモリＲＯＭへ、リーク補償電流Ｉ＿ｉｄ１の供給を継続する。一方、この期間において、制御信号ｓｄｄにより活性化された主電源電圧生成回路１０ｖは、中央処理装置ＣＰＵのリーク補償電流と、容量Ｃｂ２および容量Ｃｓｈｒ２の充電電流とを、供給する。
【０１８０】
電源復帰移行時間τｕｐ＿ｍ１の開始時刻から終了時刻にかけて、中央処理装置ＣＰＵに供給される電源電圧は、零から電源電圧ＶＤＤに上昇する。電源電圧ＶＤＤ印加時の中央処理装置ＣＰＵのリーク補償電流をＩ＿ｉｄ２とすると、電源復帰移行時間τｕｐ＿ｍ１にわたり中央処理装置ＣＰＵに供給されるリーク補償電流は、Ｉ＿ｉｄ２／２となる。
【０１８１】
（省電力モード１における電源遮断領域１１への供給電荷量および供給電力量）
省電力モード１に設定された電源遮断領域１１への供給電流は、以下の通り、静的な電流および動的な電流に分類される。
【０１８２】
端子Ｔｃから供給される静的な電流は、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎにわたり供給されるリーク補償電流Ｉ＿ｉｄ１と、電源復帰移行時間τｕｐ＿ｍ１にわたり供給されるリーク補償電流Ｉ＿ｉｄ２／２との、合計値となる。静的な電流の合計値は、以下の式により、静的電荷量Ｑｍ１＿ｓｔに換算される。
Ｑｍ１＿ｓｔ＝Ｉ＿ｉｄ１＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）
＋Ｉ＿ｉｄ２／２＊τｕｐ＿ｍ１  ……  式２０１
ここで、記号”＊”は乗算記号であり、記号”／”は、除算記号である。
【０１８３】
動的な電流は、電源復帰移行時間τｕｐ＿ｍ１にわたり、容量Ｃｂ２および容量Ｃｓｈｒ２に供給される充電電流である。その充電電流は、以下の式により、動的電荷量Ｑｍ１＿ｄｙに換算される。
Ｑｍ１＿ｄｙ＝（Ｃｂ２＋Ｃｓｈｒ２）＊ＶＤＤ  ……  式２０２
ここで、記号”＊”は乗算記号である。
【０１８４】
以上より、省電力モード１に設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量Ｑｍ１および電力量Ｅｍ１は、以下の式で求められる。
Ｑｍ１＝Ｑｍ１＿ｓｔ＋Ｑｍ１＿ｄｙ
＝Ｉ＿ｉｄ１＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）＋Ｉ＿ｉｄ２／２＊τｕｐ＿ｍ１
＋（Ｃｂ２＋Ｃｓｈｒ２）＊ＶＤＤ  ……  式２０３
Ｅｍ１＝Ｑｍ１＊ＶＣＣ  ……  式２０４
ここで、記号”＊”は乗算記号であり、記号”／”は、除算記号である。
【０１８５】
（省電力モード２の説明）
図１６から図１８を参照して、半導体装置２に設定される省電力モード２を説明する。
【０１８６】
図１６は、実施の形態２に係る半導体装置２において、省電力モード２に設定された電源遮断領域１１の回路図である。
【０１８７】
図１６において、図１２と同一の符号が付されたものは、同一の構成を有し、重複説明は省略される。
【０１８８】
図１６に示される通り、電源遮断制御回路ＣＴＬ２は、制御信号ｓｄｄをハイレベル、制御信号ｓ０〜ｓ１をハイレベル、制御信号ｓ２〜ｓ３をロウレベルに設定する。
【０１８９】
制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源ノードＮｄへの電源電圧ＶＤＤの供給を停止するとともに、ｎ型トランジスタＮ１により電源ノードＮｄの電圧を電源電圧ＶＳＳまで引き下げる。
【０１９０】
制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｓｗ１は非導通状態に設定され、電源ノードＮｂ１には、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤの供給が停止される。制御信号ｓ３に応答して、パワーゲーティングスイッチ１０ｓｗ２は非導通状態に設定され、電源ノードＮｂ２には、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤの供給は停止される。
【０１９１】
制御信号ｓ２および制御信号ｓ３に応答して、スイッチＳＷ２およびスイッチＳＷ３は、いずれも、導通状態に設定される。その結果、電源ノードＮｂ１および電源ノードＮｂ２の電圧は、ともに、電源電圧ＶＳＳまで引き下げられる。
【０１９２】
制御信号ｓ１に応答して、スイッチＳＷ１は非導通状態に設定され、電源ノードＮｂ１は、端子Ｔａと電気的に分離される。制御信号ｓ０に応答して、スイッチＳＷ０は非導通状態に設定され、電源ノードＮｓの電圧は、電源ノードＮｄの影響を受けることなく、電源電圧ＶＤＤを維持する。
【０１９３】
図１７は、実施の形態２に係る半導体装置２において、省電力モード２から通常動作モードへの復帰時間における電源遮断領域１１の回路図である。
【０１９４】
図１７に示される通り、省電力モード２から通常動作モードへの復帰時間における電源遮断制御回路ＣＴＬ２は、制御信号ｓ０〜ｓ３の論理レベルを維持しつつ、制御信号ｓｄｄをハイレベルからロウレベルに変化させる。ロウレベルに設定された制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源電圧ＶＳＳに設定されていた電源ノードＮｄの電圧を、電源電圧ＶＤＤまで引き上げる。
【０１９５】
この復帰時間にわたり、主電源電圧生成回路１０ｖは、読出し専用メモリＲＯＭのリーク補償電流Ｉ＿ｉｄ１および中央処理装置ＣＰＵのリーク補償電流Ｉ＿ｉｄ２と、容量Ｃｂ１、容量Ｃｓｈｒ１、容量Ｃｂ２、および容量Ｃｓｈｒ２の充電電流とを、供給する。
【０１９６】
パワーゲーティングスイッチ１０ｓｗ１およびパワーゲーティングスイッチ１０ｓｗ２は、いずれも非導通状態に設定されているため、副電源電圧生成回路１０ｓは、電源ノードＮｂ１および電源ノードＮｂ２へ電流を供給しない。
【０１９７】
半導体装置２が省電力モード２に設定されている期間、端子Ｔａは、スイッチＳＷ１により、電源ノードＮｂ１と電気的に分離される。従って、容量Ｃａは、省電力モード２に設定される前の電荷量を保存し、通常動作モードへの復帰時における容量Ｃａの再充電が不要となる。容量Ｃａは、通常動作モード復帰後の半導体装置２の電源電圧ＶＤＤの安定化に寄与する。
【０１９８】
図１８は、実施の形態２に係る半導体装置２において、省電力モード２に設定された電源遮断領域１１における、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの主要部の動作波形である。
【０１９９】
図１８において、縦軸は、主要部の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【０２００】
電源遮断開始時刻ｔｐ＿ｏｆｆに、制御信号ｓｄｄがロウレベルからハイレベルに変化すると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｍ２経過までには、電源電圧ＶＳＳへ降下する。
【０２０１】
電源ノードＮｂ１および電源ノードＮｂ２の電圧は、それぞれ、制御信号ｓ２および制御信号ｓ３に応答して、電源電圧ＶＤＤから電源電圧ＶＳＳへ降下する。電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間において、電源ノードＮｄと電気的に分離されている電源ノードＮｓおよび端子Ｔａの電圧は、電源電圧ＶＤＤを維持する。
【０２０２】
（省電力モード２における電源遮断領域１１への供給電流）
電源電圧ＶＣＣが印加される端子Ｔｃから、主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓを経由して、電源遮断領域１１に供給される電流Ｉは、以下の通りである。
【０２０３】
制御信号ｓｄｄがハイレベルに設定される期間、即ち、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰再開時刻ｔｐ＿ｕｐ２の期間Ｔ２＿ｍ２において、副電源電圧生成回路１０ｓは、電源ノードＮｂ１および電源ノードＮｂ２へ、電流を供給しない。また、主電源電圧生成回路１０ｖは、非活性化されているため、電源ノードＮｄへ電流を供給しない（図１６参照）。
【０２０４】
電源復帰再開時刻ｔｐ＿ｕｐ２から電源復帰完了時刻ｔｐ＿ｏｎの期間（電源復帰移行時間τｕｐ＿ｍ２）において、図１７に示される通り、主電源電圧生成回路１０ｖは、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵへ、それぞれ、リーク補償電流を供給する。この期間において、主電源電圧生成回路１０ｖは、さらに、容量Ｃｂ１、容量Ｃｂ２、容量Ｃｓｈｒ１、および容量Ｃｓｈｒ２の充電電流を、供給する（図１７参照）。
【０２０５】
電源復帰移行時間τｕｐ＿ｍ２の開始時刻から終了時刻にかけて、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵに供給される電源電圧は、零から電源電圧ＶＤＤに上昇する。電源電圧ＶＤＤ印加時の読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵのリーク補償電流を、それぞれ、Ｉ＿ｉｄ１およびＩ＿ｉｄ２とする。電源復帰移行時間τｕｐ＿ｍ２にわたり、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵに供給されるリーク補償電流は、それぞれ、Ｉ＿ｉｄ１／２およびＩ＿ｉｄ２／２となる。
【０２０６】
（省電力モード２における電源遮断領域１１への供給電荷量および電力量）
省電力モード２に設定された電源遮断領域１１へ供給される電流Ｉは、以下の通り、静的な電流および動的な電流に分類される。
【０２０７】
静的な電流は、電源復帰移行時間τｕｐ＿ｍ２にわたり供給されるリーク補償電流Ｉ＿ｉｄ１／２と、リーク補償電流Ｉ＿ｉｄ２／２との、合計値となる。静的な電流の合計値は、以下の式により、静的電荷量Ｑｍ２＿ｓｔに換算される。
Ｑｍ２＿ｓｔ＝（Ｉ＿ｉｄ１／２＋Ｉ＿ｉｄ２／２）＊τｕｐ＿ｍ２  ……  式２０５
ここで、記号”＊”は乗算記号であり、記号”／”は、除算記号である。
【０２０８】
動的な電流は、電源復帰移行時間τｕｐ＿ｍ２にわたり、容量Ｃｂ１、容量Ｃｂ２、容量Ｃｓｈｒ１、および容量Ｃｓｈｒ２に供給される充電電流である。その充電電流は、以下の式により、動的電荷量Ｑｍ２＿ｄｙに換算される。
Ｑｍ２＿ｄｙ＝（Ｃｂ１＋Ｃｂ２＋Ｃｓｈｒ１＋Ｃｓｈｒ２）＊ＶＤＤ  ……  式２０６
ここで、記号”＊”は乗算記号である。
【０２０９】
以上より、省電力モード２に設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量Ｑｍ２および電力量Ｅｍ２は、以下の式で求められる。
Ｑｍ２＝Ｑｍ２＿ｓｔ＋Ｑｍ２＿ｄｙ
＝（Ｉ＿ｉｄ１／２＋Ｉ＿ｉｄ２／２）＊τｕｐ＿ｍ２
＋（Ｃｂ１＋Ｃｂ２＋Ｃｓｈｒ１＋Ｃｓｈｒ２）＊ＶＤＤ  ……  式２０７
Ｅｍ２＝Ｑｍ２＊ＶＣＣ  ……  式２０８
ここで、記号”＊”は乗算記号であり、記号”／”は、除算記号である。
【０２１０】
（省電力モード３の説明）
図１９から図２１を参照して、半導体装置２に設定される省電力モード３を説明する。
【０２１１】
図１９は、実施の形態２に係る半導体装置２において、省電力モード３に設定された電源遮断領域１１の回路図である。
【０２１２】
図１９において、図１２と同一の符号が付されたものは、同一の構成を有し、重複説明は省略される。
【０２１３】
図１９に示される通り、電源遮断制御回路ＣＴＬ２は、制御信号ｓｄｄと、制御信号ｓ０〜ｓ３と、をハイレベルに設定する。
【０２１４】
制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源ノードＮｄへの電源電圧ＶＤＤの供給を停止するとともに、ｎ型トランジスタＮ１により電源ノードＮｄの電圧を電源電圧ＶＳＳまで引き下げる。
【０２１５】
制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｓｗ１は導通状態に設定され、電源ノードＮｂ１には、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが供給される。この時、副電源電圧生成回路１０ｓは、電源ノードＮｂ１と接続される読出し専用メモリＲＯＭへ、リーク補償電流Ｉ＿ｉｄ１を供給する。
【０２１６】
制御信号ｓ３に応答して、パワーゲーティングスイッチ１０ｓｗ２は導通状態に設定され、電源ノードＮｂ２には、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤが供給される。この時、副電源電圧生成回路１０ｓは、電源ノードＮｂ２と接続される中央処理装置ＣＰＵへ、リーク補償電流Ｉ＿ｉｄ２を供給する。
【０２１７】
制御信号ｓ２および制御信号ｓ３に応答して、スイッチＳＷ２およびスイッチＳＷ３は、いずれも、非導通状態に設定される。その結果、電源ノードＮｂ１および電源ノードＮｂ２の電圧は、ともに、電源ノードＮｄの影響を受けることなく、電源電圧ＶＤＤを維持する。
【０２１８】
制御信号ｓ１に応答して、スイッチＳＷ１は非導通状態に設定され、電源ノードＮｂ１は、端子Ｔａと電気的に分離される。制御信号ｓ０に応答して、スイッチＳＷ０は非導通状態に設定され、電源ノードＮｓの電圧は、電源ノードＮｄの影響を受けることなく、電源電圧ＶＤＤを維持する。
【０２１９】
図２０は、実施の形態２に係る半導体装置２において、省電力モード３から通常動作モードへの復帰時間における電源遮断領域１１の回路図である。
【０２２０】
図２０に示される通り、省電力モード３から通常動作モードへの復帰時間における電源遮断制御回路ＣＴＬ２は、制御信号ｓ０〜ｓ３の論理レベルを維持しつつ、制御信号ｓｄｄをハイレベルからロウレベルに変化させる。ロウレベルに設定された制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源電圧ＶＳＳに設定されていた電源ノードＮｄの電圧を、電源電圧ＶＤＤまで引き上げる。
【０２２１】
副電源電圧生成回路１０ｓは、引き続き、この復帰時間にわたり、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵへ、それぞれ、リーク補償電流Ｉ＿ｉｄ１およびリーク補償電流Ｉ＿ｉｄ２を供給する。
【０２２２】
図２１は、実施の形態２に係る半導体装置２において、省電力モード３に設定された電源遮断領域１１における、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの主要部の動作波形である。
【０２２３】
図２１において、縦軸は、主要部の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【０２２４】
電源遮断開始時刻ｔｐ＿ｏｆｆに、制御信号ｓｄｄがロウレベルからハイレベルに変化すると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｍ３経過までには、電源電圧ＶＳＳへ降下する。
【０２２５】
電源ノードＮｂ１の電圧は、制御信号ｓ２に応答して、電源電圧ＶＤＤを維持し、電源ノードＮｂ２の電圧は、制御信号ｓ３に応答して、電源電圧ＶＤＤを維持する。電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間において、電源ノードＮｄと電気的に分離されている電源ノードＮｓおよび端子Ｔａの電圧は、電源電圧ＶＤＤを維持する。
【０２２６】
半導体装置２が省電力モード３に設定されている期間、端子Ｔａは、スイッチＳＷ１により、電源ノードＮｂ１と電気的に分離される。従って、容量Ｃａは、省電力モード３に設定される前の電荷量を保存し、通常動作モードに復帰後の半導体装置２の電源電圧ＶＤＤの安定化に寄与する。
【０２２７】
（省電力モード３における電源遮断領域１１への供給電流）
電源電圧ＶＣＣが印加される端子Ｔｃから、主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓを経由して、電源遮断領域１１に供給される電流Ｉは、以下の通りである。
【０２２８】
制御信号ｓｄｄがハイレベルに設定される期間、即ち、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰再開時刻ｔｐ＿ｕｐ３の期間Ｔ２＿ｍ３において、副電源電圧生成回路１０ｓは、電源ノードＮｂ１と接続される読出し専用メモリＲＯＭと、電源ノードＮｂ２と接続される中央処理装置ＣＰＵへ、それぞれ、リーク補償電流Ｉ＿ｉｄ１およびリーク補償電流Ｉ＿ｉｄ２を供給する（図１９参照）。主電源電圧生成回路１０ｖは、非活性化されているため、電源ノードＮｄへ電流を供給しない。
【０２２９】
電源復帰再開時刻ｔｐ＿ｕｐ３から電源復帰完了時刻ｔｐ＿ｏｎの期間（電源復帰移行時間τｕｐ＿ｍ３）において、図２０に示される通り、副電源電圧生成回路１０ｓは、引き続き、電源ノードＮｂ１と接続される読出し専用メモリＲＯＭと、電源ノードＮｂ２と接続される中央処理装置ＣＰＵへ、それぞれ、リーク補償電流Ｉ＿ｉｄ１およびリーク補償電流Ｉ＿ｉｄ２を供給する。一方、容量Ｃｂ１、容量Ｃｂ２、容量Ｃｓｈｒ１、および容量Ｃｓｈｒ２は、すでに電源電圧ＶＤＤに充電されているため、電源復帰移行時間τｕｐ＿ｍ３において、充電電流は発生しない。
【０２３０】
（省電力モード３における電源遮断領域１１への供給電荷量および電力量）
省電力モード３に設定された電源遮断領域１１への供給電流は、以下の通り、静的な電流および動的な電流に分類される。
【０２３１】
静的な電流は、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎにわたり供給される、リーク補償電流Ｉ＿ｉｄ１およびリーク補償電流Ｉ＿ｉｄ２の合計値となる。静的な電流の合計値は、以下の式により、静的電荷量Ｑｍ３＿ｓｔに換算される。
Ｑｍ３＿ｓｔ
＝（Ｉ＿ｉｄ１＋Ｉ＿ｉｄ２）＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）  ……  式２０９
ここで、記号”＊”は、乗算記号である。
【０２３２】
上述の通り、容量Ｃｂ１、容量Ｃｂ２、容量Ｃｓｈｒ１、および容量Ｃｓｈｒ２への充電電流は、発生しない。従って、動的な電流の合計値は、以下の式により、動的電荷量Ｑｍ３＿ｄｙに変換される。
Ｑｍ３＿ｄｙ＝０  
即ち、動的な電流の合計値は、零となる。
【０２３３】
以上より、省電力モード３に設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量Ｑｍ３および電力量Ｅｍ３は、以下の式で求められる。
Ｑｍ３＝Ｑｍ３＿ｓｔ＋Ｑｍ３＿ｄｙ
＝（Ｉ＿ｉｄ１＋Ｉ＿ｉｄ２）＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）  ……  式２１０
Ｅｍ３＝Ｑｍ３＊ＶＣＣ  ……  式２１１
ここで、記号”＊”は乗算記号である。
【０２３４】
図２２および図２３を参照して、実施の形態２に係る半導体装置２の省電力モードの設定方法を説明する。
【０２３５】
半導体装置２が備える電源遮断領域１１は、上述の通り、３種類の省電力モード、即ち、省電力モード１、省電力モード２、および省電力モード３に設定可能である。この省電力モードの選択は、各省電力モードの設定期間における、端子Ｔｃから供給される電荷量の比較結果に基づき判断される。
【０２３６】
図２２は、実施の形態２に係る半導体装置２が備える電源遮断領域１１を、通常動作モードから省電力モードに設定するフローチャートである。
【０２３７】
半導体装置２がタスクＡを実行中、電源遮断制御回路ＣＴＬ２は、制御信号ｓｄｄおよび制御信号ｓ０〜ｓ３をロウレベルに設定する。その設定に基づき、主電源電圧生成回路１０ｖまたは副電源電圧生成回路１０ｓは、スイッチＳＷ０〜ＳＷ３を介して、電源ノードＮｓ、電源ノードＮｄ、電源ノードＮｂ１、電源ノードＮｂ２、および容量Ｃａへ電源電圧ＶＤＤを供給する。
【０２３８】
タスクＡの処理が終了すると、ステップＳ２０１において、中央処理装置ＣＰＵは、電源遮断処理開始を電源遮断制御回路ＣＴＬ２へ指示する。
【０２３９】
ステップＳ２０２において、上記中央処理装置ＣＰＵの指示に基づき、電源遮断制御回路ＣＴＬ２のレジスタ１２ｏｎに、タスクＡ終了後に処理を開始するタスクＢの処理開始時刻に対応する電源復帰完了時刻ｔｐ＿ｏｎのカウント値が設定される。
【０２４０】
ステップＳ２０３において、読出し専用メモリＲＯＭに格納されているリーク補償電流Ｉ＿ｉｄ１、リーク補償電流Ｉ＿ｉｄ２、電源復帰移行時間τｕｐ＿ｍ１、電源復帰移行時間τｕｐ＿ｍ２、電源復帰移行時間τｕｐ＿ｍ３、容量Ｃｂ１、容量Ｃｂ２、容量Ｃｓｈｒ１、容量Ｃｓｈｒ２、および電源電圧ＶＤＤの値は、中央処理装置ＣＰＵ、またはＳＲＡＭ１２ｓにロードされる。そのうち、電源復帰移行時間τｕｐ＿ｍ１／τｕｐ＿ｍ２／τｕｐ＿ｍ３は、電源遮断制御回路ＣＴＬ２が有するレジスタ１２２ｕｐにも格納される。
【０２４１】
ステップＳ２０４１において、ステップＳ２０３でロードされたパラメータおよび式２０３に基づき、中央処理装置ＣＰＵは、電荷量Ｑｍ１を計算する。電荷量Ｑｍ１は、省電力モード１に設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。
【０２４２】
ステップＳ２０４２において、ステップＳ２０３でロードされたパラメータおよび式２０７に基づき、中央処理装置ＣＰＵは、電荷量Ｑｍ２を計算する。電荷量Ｑｍ２は、省電力モード２に設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。
【０２４３】
ステップＳ２０４３において、ステップＳ２０３でロードされたパラメータおよび式２１０に基づき、中央処理装置ＣＰＵは、電荷量Ｑｍ３を計算する。電荷量Ｑｍ３は、省電力モード３に設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。
【０２４４】
ステップＳ２０５において、電荷量Ｑｍ１および電荷量Ｑｍ２を比較し、どちらが小さいかを判定する。電荷量Ｑｍ２が電荷量Ｑｍ１より小さいか、等しい場合、ステップＳ２０６へ進む。電荷量Ｑｍ２が電荷量Ｑｍ１より大きい場合、ステップＳ２０７へ進む。
【０２４５】
ステップＳ２０６において、電荷量Ｑｍ２および電荷量Ｑｍ３を比較し、どちらが小さいかを判定する。電荷量Ｑｍ３が電荷量Ｑｍ２より小さいか等しい場合、省電力モード３が選択され、ステップＳ２０８３へ進む。電荷量Ｑｍ３が電荷量Ｑｍ２より大きい場合、省電力モード２が選択され、ステップＳ２０８２へ進む。
【０２４６】
ステップＳ２０７において、電荷量Ｑｍ１および電荷量Ｑｍ３を比較し、どちらが小さいかを判定する。電荷量Ｑｍ３が電荷量Ｑｍ１より小さいか、等しい場合、省電力モード３が選択され、ステップＳ２０８３へ進む。電荷量Ｑｍ３が電荷量Ｑｍ１より大きい場合、省電力モード１が選択され、ステップＳ２０８１へ進む。
【０２４７】
（省電力モード１が選択された場合）
電荷量Ｑｍ１が、電荷量Ｑｍ２および電荷量Ｑｍ３より小さいと判定されると、ステップＳ２０８１が実行される。電源遮断制御回路ＣＴＬ２は、読出し専用メモリＲＯＭをアイドルモードに設定し、中央処理装置ＣＰＵを電源遮断モードに設定する。
【０２４８】
ステップＳ２０９１において、電源遮断制御回路ＣＴＬ２は、制御信号ｓ０〜ｓ３、および制御信号ｓｄｄの論理レベルを順次設定し、電源遮断領域１１を、図１３に示される状態に設定する。
【０２４９】
省電力モード１に設定された電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給が停止される。さらに、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源ノードＮｂ１へ供給されるが、電源ノードＮｂ２への供給は停止される。即ち、読出し専用メモリＲＯＭはアイドルモードに設定され、中央処理装置ＣＰＵは電源遮断モードに設定される。省電力モード１の詳細は、図１３に関連する説明と重複するため、省略する。
【０２５０】
ステップＳ２０９１が完了すると、ステップＳ２１０へ進む。
（省電力モード２が選択された場合）
電荷量Ｑｍ２が、電荷量Ｑｍ１より大きくなく、かつ、電荷量Ｑｍ３より小さいと判定されると、ステップＳ２０８２が実行される。電源遮断制御回路ＣＴＬ２は、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵを電源遮断モードに設定する。
【０２５１】
ステップＳ２０９２において、電源遮断制御回路ＣＴＬ２は、制御信号ｓ０〜ｓ３、および制御信号ｓｄｄの論理レベルを順次設定し、電源遮断領域１１を、図１６に示される状態に設定する。
【０２５２】
省電力モード２に設定された電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給が停止される。さらに、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源ノードＮｂ１および電源ノードＮｂ２への供給は停止される。即ち、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵは、いずれも、電源遮断モードに設定される。省電力モード２の詳細は、図１６に関連する説明と重複するため、省略する。
【０２５３】
ステップＳ２０９２が完了すると、ステップＳ２１０へ進む。
（省電力モード３が選択された場合）
電荷量Ｑｍ３が、電荷量Ｑｍ１および電荷量Ｑｍ２より小さいと判定されると、ステップＳ２０８３が実行される。電源遮断制御回路ＣＴＬ２は、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵを、アイドルモードに設定する。
【０２５４】
ステップＳ２０９３において、電源遮断制御回路ＣＴＬ２は、制御信号ｓ０〜ｓ３、および制御信号ｓｄｄの論理レベルを順次設定し、電源遮断領域１１を、図１９に示される状態に設定する。
【０２５５】
省電力モード３に設定された電源遮断領域１１において、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤの電源ノードＮｄへの供給が停止される。さらに、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源ノードＮｂ１および電源ノードＮｂ２へ供給される。即ち、読出し専用メモリＲＯＭおよび中央処理装置ＣＰＵとも、アイドルモードに設定される。
【０２５６】
ステップＳ２０９２が完了すると、ステップＳ２１０へ進む。
電源遮断領域１１が、いずれか１つの省電力モードに設定されると、ステップＳ２１０において、電源遮断制御回路ＣＴＬ１のタイマ１２ｔｍは、カウントを開始する。このタイマ１２ｔｍのカウントは、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの経過時間を計測するために行われる。主電源電圧生成回路１０ｖは、この期間、電源ノードＮｄへの電源電圧ＶＤＤの供給を停止する（ステップＳ２１１）。
【０２５７】
図２３は、実施の形態２に係る半導体装置２が備える電源遮断領域１１を、省電力モードから通常動作モードに設定するフローチャートである。
【０２５８】
ステップＳ２１２は、図２２に示されるステップＳ２１１に続き、実行される。以下に、上述の各省電力モードから通常動作モードに復帰する場合に分けて説明する。
【０２５９】
（省電力モード１から通常動作モードへの復帰）
ステップＳ２１２において、タイマ１２ｔｍのカウンタ値が、レジスタ１２ｏｎの値から電源復帰移行時間τｕｐ＿ｍ１に相当するカウンタ値を引いた値（即ち、電源復帰再開時刻ｔｐ＿ｕｐ１に相当するカウンタ値）と等しくなると、電源遮断制御回路ＣＴＬ２は、以下の復帰処理を開始する。
【０２６０】
ステップＳ２１３において、電源遮断制御回路ＣＴＬ２は、電源復帰再開時刻ｔｐ＿ｕｐ１に、制御信号ｓｄｄをハイレベルからロウレベルに設定し、主電源電圧生成回路１０ｖによる電源ノードＮｄへの電源電圧ＶＤＤの供給を再開する。この時、制御信号ｓ３はロウレベルに設定されているため、スイッチＳＷ３は導通状態に、パワーゲーティングスイッチ１０ｓｗ２は非導通状態にある。
【０２６１】
主電源電圧生成回路１０ｖは、電源ノードＮｂ２へ、電源電圧ＶＤＤの供給を開始し、副電源電圧生成回路１０ｓは、パワーゲーティングスイッチ１０ｓｗ１を介して、電源ノードＮｂ１への電源電圧ＶＤＤの供給を継続する（図１４参照）。
【０２６２】
電源復帰再開時刻ｔｐ＿ｕｐ１から電源復帰移行時間τｕｐ＿ｍ１経過後の電源復帰完了時刻ｔｐ＿ｏｎに、電源遮断制御回路ＣＴＬ２は、制御信号ｓ２をロウレベルに設定し、電源ノードＮｂ１を電源ノードＮｂ２を接続する。この設定により、パワーゲーティングスイッチ１０ｓｗ１および１０ｓｗ２は非導通状態となり、電源ノードＮｂ１および電源ノードＮｂ２には、電源ノードＮｄとともに、主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤが供給される。
【０２６３】
制御信号ｓ２をロウレベルに設定後、さらに、ハイレベルに設定されている制御信号ｓ１および制御信号ｓ０を、この順番で、順次、ロウレベルに設定する。これにより、電源ノードＮｂ１に容量Ｃａが接続された後、電源ノードＮｓは電源ノードＮｄと接続される。
【０２６４】
（省電力モード２から通常動作モードへの復帰）
ステップＳ２１２において、タイマ１２ｔｍのカウンタ値が、レジスタ１２ｏｎの値から電源復帰移行時間τｕｐ＿ｍ２に相当するカウンタ値を引いた値（即ち、電源復帰再開時刻ｔｐ＿ｕｐ２に相当するカウンタ値）と等しくなると、電源遮断制御回路ＣＴＬ２は、以下の復帰処理を開始する。
【０２６５】
ステップＳ２１３において、電源遮断制御回路ＣＴＬ２は、電源復帰再開時刻ｔｐ＿ｕｐ２に、制御信号ｓｄｄをハイレベルからロウレベルに設定し、電源ノードＮｄへの電源電圧ＶＤＤの供給を再開する。この時、制御信号ｓ２およびｓ３は、いずれもロウレベルに設定されているため、スイッチＳＷ２およびＳＷ３は導通状態に、パワーゲーティングスイッチ１０ｓｗ１および１０ｓｗ２は非導通状態にある。
【０２６６】
主電源電圧生成回路１０ｖは、電源ノードＮｂ１およびＮｂ２へ、電源電圧ＶＤＤの供給を開始する。（図１７参照）。
【０２６７】
電源復帰再開時刻ｔｐ＿ｕｐ２から電源復帰移行時間τｕｐ＿ｍ２経過後の電源復帰完了時刻ｔｐ＿ｏｎに、電源遮断制御回路ＣＴＬ２は、制御信号ｓ１および制御信号ｓ０を、この順番で、順次、ロウレベルに設定する。これにより、スイッチＳＷ１が電源ノードＮｂ１および容量Ｃａを接続後、スイッチＳＷ０は電源ノードＮｓおよび電源ノードＮｄを接続する。
【０２６８】
その後、中央処理装置ＣＰＵは、必要な初期化設定を行い（ステップＳ２１６）、タスクＢの処理が開始される（ステップＳ２１７）。
【０２６９】
（省電力モード３から通常動作モードへの復帰）
ステップＳ２１２において、タイマ１２ｔｍのカウンタ値が、レジスタ１２ｏｎの値から電源復帰移行時間τｕｐ＿ｍ３に相当するカウンタ値を引いた値（即ち、電源復帰再開時刻ｔｐ＿ｕｐ３に相当するカウンタ値）と等しくなると、電源遮断制御回路ＣＴＬ２は、以下の復帰処理を開始する。
【０２７０】
ステップＳ２１２において、電源遮断制御回路ＣＴＬ２は、電源復帰再開時刻ｔｐ＿ｕｐ３に、制御信号ｓｄｄをハイレベルからロウレベルに設定し、電源ノードＮｄへの電源電圧ＶＤＤの供給を再開する。この時、制御信号ｓ２およびｓ３は、いずれもハイレベルに設定されているため、スイッチＳＷ２およびＳＷ３は非導通状態に、パワーゲーティングスイッチ１０ｓｗ１および１０ｓｗ２は導通状態にある。
【０２７１】
主電源電圧生成回路１０ｖは、電源ノードＮｄへ電源電圧ＶＤＤを供給する。電源ノードＮｂ１およびＮｂ２には、それぞれ、パワーゲーティングスイッチ１０ｓｗ１および１０ｓｗ２を介して、副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤの供給が継続される。（図２０参照）。
【０２７２】
電源復帰再開時刻ｔｐ＿ｕｐ３から電源復帰移行時間τｕｐ＿ｍ３経過後の電源復帰完了時刻ｔｐ＿ｏｎに、電源遮断制御回路ＣＴＬ２は、制御信号ｓ２およびｓ３を、いずれもロウレベルに設定し、パワーゲーティングスイッチ１０ｓｗ１および１０ｓｗ２を非導通状態に設定するとともに、スイッチＳＷ２およびＳＷ３を導通状態に設定する。その後、制御信号ｓ１および制御信号ｓ０は、この順番で、順次、ロウレベルに設定される。これにより、スイッチＳＷ１が電源ノードＮｂ１および容量Ｃａを接続後、スイッチＳＷ０は、電源ノードＮｓおよび電源ノードＮｄを接続する。
【０２７３】
その後、中央処理装置ＣＰＵは、必要な初期化設定を行い（ステップＳ２１６）、タスクＢの処理が開始される（ステップＳ２１７）。
【０２７４】
実施の形態２に係る半導体装置２の効果は、以下の通りである。
電源遮断領域１１が省電力モード１に設定された場合、電源遮断領域１１が有する各機能マクロのうち、一方の機能マクロはアイドルモードに、他方の機能マクロは電源遮断モードに設定される。
【０２７５】
一方の機能マクロを構成するトランジスタが、所謂、高閾値ＭＯＳトランジスタで構成されている場合、当該機能マクロを電源遮断モードに設定するよりも、アイドルモードに設定することが、消費電力削減に有利となる。その理由は、アイドルモードにおいて、電源電圧ＶＤＤが印加される高閾値ＭＯＳトランジスタが消費するリーク補償電流（静的電荷量）に対し、電源復帰移行時間τｕｐ＿ｍ１に容量が消費する充電電流（動的電荷量）が大きいためである。
【０２７６】
他方の機能マクロを構成するトランジスタが、所謂、低閾値ＭＯＳトランジスタで構成されている場合、当該機能マクロをアイドルモードに設定するよりも、電源遮断モードに設定することが、消費電力量削減に有利となる。その理由は、電源遮断モードにおいて、電源復帰移行時間τｕｐ＿ｍ１に容量が消費する充電電流（動的電荷量）に対し、電源電圧ＶＤＤが印加される低閾値ＭＯＳトランジスタが消費するリーク補償電流（静的電荷量）が大きいためである。
【０２７７】
実施の形態１の係る半導体装置１において、電源遮断領域１１が有する各機能マクロは、いずれも、アイドルモードまたは電源遮断モードのいずれか一方に設定される。各機能マクロを構成するＭＯＳトランジスタの閾値電圧の値が同一に設定されている場合、省電力モードの設定期間（電源復帰移行時間も含む）における電源遮断領域１１の消費電流は、削減される。一方、実施の形態２に係る半導体装置２によれば、ＭＯＳトランジスタの閾値電圧の設定値を考慮した省電力モードの設定も可能となる。
【０２７８】
（具体的な数値例に基づく電荷量Ｑｍ１／Ｑｍ２／Ｑｍ３の計算例）
以下に、具体的な数値例に基づき、電源遮断領域１１を省電力モード１、省電力モード２、および省電力モード３に設定した場合の、それぞれの電荷量Ｑｍ１、電荷量Ｑｍ２、および電荷量Ｑｍ３の計算例を示す。
【０２７９】
各パラメータは、以下の通り、
ＶＤＤ＝１．５Ｖ
Ｃｂ１＝５ｎＦ、Ｃｂ２＝５ｎＦ、Ｃｓｈｒ１＝５ｎＦ、Ｃｓｈｒ２＝５ｎＦ
τｕｐ＿ｍ２＝１００μｓ、τｕｐ＿ｍ１＝５０μｓ
ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ＝１ｍｓ
Ｉ＿ｉｄ１＝０．０１ｍＡ、Ｉ＿ｉｄ２＝０．０９ｍＡ
設定されている場合を想定する。
【０２８０】
電源遮断領域１１を省電力モード１に設定した場合、式２０３より、
Ｑｍ１＝０．０１ｍＡ＊１ｍｓ＋０．０９ｍＡ／２＊５０μｓ
＋（５ｎＦ＋５ｎＦ）＊１．５Ｖ
＝２７．２５［ｎＣｏｕｌｏｍ］
と、求められる。
【０２８１】
電源遮断領域１１を省電力モード２に設定した場合、式２０７より、
Ｑｍ２＝（０．０１／２ｍＡ＋０．０９／２ｍＡ）＊１００μｓ
＋（５ｎＦ＋５ｎＦ＋５ｎＦ＋５ｎＦ）＊１．５Ｖ
＝３５［ｎＣｏｕｌｏｍ］
と、求められる。
【０２８２】
電源遮断領域１１を省電力モード３に設定した場合、式２１０より、
Ｑｍ３＝（０．０１ｍＡ＋０．０９ｍＡ）＊１ｍｓ＝１００［ｎＣｏｕｌｏｍ］
と、求められる。省電力モード３は、２つの機能マクロをアイドルモードに設定する。この省電力モード３における電荷量Ｑｍ３の値は、実施の形態１において、電源遮断領域１１をアイドルモードに設定した場合の電荷量Ｑｉｄと等しい。
【０２８３】
＜実施の形態３＞
図２４は、実施の形態３に係る半導体装置３の構成を示すブロック図である。
【０２８４】
図２４において、図１と同じ符号が付されたものは、両者とも同一構成を有し、それらの重複説明は省略される。
【０２８５】
半導体装置３は、図１に示される半導体装置１が備える電源回路部１０および電源非遮断領域１２を、それぞれ、電源回路部１０３および電源非遮断領域１２３に置き換えた構成を備える。
【０２８６】
電源回路部１０３は、主電源電圧生成回路１０ｖ、副電源電圧生成回路１０ｓ、および副電源電圧生成回路１０ｓ２を有する。
【０２８７】
主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓは、いずれも、端子Ｔｃに供給される電源電圧ＶＣＣを受け、電源電圧ＶＤＤ（例えば、１．５Ｖ）を生成する。主電源電圧生成回路１０ｖが生成する電源電圧ＶＤＤは、電源遮断領域１１に供給される。副電源電圧生成回路１０ｓが生成する電源電圧ＶＤＤは、電源非遮断領域１２３に供給される。
【０２８８】
副電源電圧生成回路１０ｓ２は、端子Ｔｃに供給される電源電圧ＶＣＣを受け、電源電圧ＶＤＤ／ＶＤＤｓを生成する。ここで、電源電圧ＶＤＤ／ＶＤＤｓは、電源電圧ＶＤＤまたは電源電圧ＶＤＤｓを意味する。電源電圧ＶＤＤｓは、電源電圧ＶＤＤ（１．５Ｖ）より小さく、電源電圧ＶＳＳ（０Ｖ）より大きい値に設定される。
【０２８９】
電源非遮断領域１２３は、電源遮断制御回路ＣＴＬ３およびＳＲＡＭ１２ｓを有する。電源遮断制御回路ＣＴＬ３は、図１における電源遮断制御回路ＣＴＬ１において、レジスタ１２ｕｐを、レジスタ１２３ｕｐに置き換えた構成を備える。レジスタ１２３ｕｐは、それぞれ、電源復帰移行時間τｕｐ＿ｓｐ、電源復帰移行時間τｕｐ＿ｓｏ、および電源復帰移行時間τｕｐ＿ｉｄに対応するカウンタ値を格納する。
【０２９０】
図２５は、実施の形態３に係る半導体装置３の構成を示す回路図である。
図２５において、図２と同一符号が付されたものは、両者とも同一構成を有し、それらの重複説明は省略される。
【０２９１】
以下の説明において、電源遮断領域１１が有する３つの機能マクロのうち、中央処理装置ＣＰＵが省電力モードの設定対象である場合が想定されている。省電力モードに設定される機能マクロは、読出し専用メモリＲＯＭまたは周辺回路ＰＥＲでもよいし、３つの機能マクロの組み合わせでもよい。
【０２９２】
複数の機能マクロを組み合わせた場合、電源ノードＮｂに接続される容量Ｃｓｈｒは、組み合わせた各機能マクロが個別が持つ合成負荷容量の値に設定される。同様に、電源ノードＮｂに供給されるリーク補償電流は、組み合わせた各機能マクロが個別に有するリーク補償電流の合計値となる。
【０２９３】
副電源電圧生成回路１０ｓ２は、電源電圧生成回路１０ｓｒおよびパワーゲーティングスイッチ１０ｓｗ３を有する。
【０２９４】
電源電圧生成回路１０ｓｒは、電源電圧ＶＤＤまたは電源電圧ＶＤＤｓを、ノードＮｓｒに生成するレギュレータである。リファレンス電圧生成回路ＶＲは、リファレンス電圧Ｖｒｅｆおよびリファレンス電圧Ｖｒｅｆｓを生成する。スイッチＳＷ３ｒは、制御信号ｓ３ｒに応答して、いずれか一方のリファレンス電圧を選択し、ノードＮｒに出力する。
【０２９５】
アンプＡ４およびｐ型トランジスタＭｐ５のソースには、電源電圧ＶＣＣが印加される。ｐ型トランジスタＭｐ５のドレインは、ノードＮｓｒを介して、アンプＡ４の一方の入力ノードと接続される。アンプＡ４の他方の入力ノードには、ノードＮｒを介して、スイッチＳＷ３ｒで選択されたリファレンス電圧が印加される。抵抗Ｒ３の一端は、ノードＮｓｒと接続され、抵抗Ｒ３の他端には、電源電圧ＶＳＳが印加される。
【０２９６】
アンプＡ４は、ノードＮｒおよびノードＮｓｒ間の電圧に基づき、ｐ型トランジスタＭｐ５のゲート電圧を制御する。ノードＮｒにリファレンス電圧ＶｒｅｆおよびＶｒｅｆｓ印加された場合、電源電圧生成回路１０ｓｒは、それぞれ、電源電圧ＶＤＤおよび電源電圧ＶＤＤｓを、ノードＮｓｒに出力する。
【０２９７】
パワーゲーティングスイッチ１０ｓｗ３は、制御信号ｓ２に応答して、その導通状態が制御される。導通状態に設定されたパワーゲーティングスイッチ１０ｓｗ３は、電源電圧生成回路１０ｓｒが出力する電源電圧ＶＤＤ／ＶＤＤｓを、電源ノードＮｂへ出力する。
パワーゲーティングスイッチ１０ｓｗ３は、ｐ型トランジスタＭｐ６およびインバータ１３２を有する。ｐ型トランジスタＭｐ６のソースおよびドレインは、それぞれ、ノードＮｓｒおよび電源ノードＮｂと接続される。インバータ１３２は、制御信号ｓ２の論理レベルを反転させた信号を、ｐ型トランジスタＭｐ６のゲートに印加する。パワーゲーティングスイッチ１０ｓｗ３の導通状態は、制御信号ｓ２に応答して変化する。
【０２９８】
電源遮断制御回路ＣＴＬ３は、制御信号ｓｄｄおよび制御信号ｓ０〜ｓ２に加え、制御信号ｓ３ｒを出力する。制御信号ｓ３ｒは、上述の通り、電源電圧生成回路１０ｓｒが有するスイッチＳＷ３ｒを制御する。
【０２９９】
図２６および図２７を参照して、実施の形態３に係る半導体装置３に係る省電力モードの設定方法を説明する。
【０３００】
図２５に示される半導体装置３が備える電源遮断領域１１は、３種類の省電力モード、即ち、スリープモード、電源遮断モード、およびアイドルモードに設定可能である。この省電力モードの選択は、各省電力モードの設定期間における、端子Ｔｃから供給される電荷量の比較結果に基づき判断される。
【０３０１】
図２６は、実施の形態３に係る半導体装置３が備える電源遮断領域１１を、通常動作モードから省電力モードに設定するフローチャートである。
【０３０２】
ステップＳ３０１は、半導体装置３が実行中のタスクＡ終了後に、中央処理装置ＣＰＵが、電源遮断処理開始を電源遮断制御回路ＣＴＬ３へ指示するステップである。
【０３０３】
タスクＡの実行時、電源遮断制御回路ＣＴＬ３は、制御信号ｓｄｄ、制御信号ｓ０〜ｓ２、および制御信号ｓ３ｒをロウレベルに設定する。その設定に基づき、主電源電圧生成回路１０ｖは、電源ノードＮｄ、電源ノードＮｂ、および端子Ｔａへ電源電圧ＶＤＤを供給し、電源遮断領域１１および容量Ｃａへ電源電圧ＶＤＤが印加される。
【０３０４】
副電源電圧生成回路１０ｓは、電源ノードＮｓへ、電源電圧ＶＤＤを供給し、電源非遮断領域１２へ、電源電圧ＶＤＤを供給する。副電源電圧生成回路１０ｓ２のノードＮｓｒの電圧は、スイッチＳＷ３で選択されたリファレンス電圧Ｖｒｅｆに基づき、電源電圧ＶＤＤに設定される。この時、パワーゲーティングスイッチ１０ｓｗ３は非導通状態にあるため、副電源電圧生成回路１０ｓ２が生成する電源電圧ＶＤＤは、電源ノードＮｂに供給されない。
【０３０５】
ステップＳ３０２において、上述のタスクＡ終了後に処理を開始するタスクＢの処理開始時刻に対応する電源復帰完了時刻ｔｐ＿ｏｎのカウンタ値が、レジスタ１２ｏｎに設定される
ステップＳ３０３において、読出し専用メモリＲＯＭに格納されているリーク補償電流Ｉ＿ｉｄ／Ｉ＿ｓｐ、電源遮断移行時間τｄｎ＿ｓｐ／τｄｎ＿ｓｏ／τｄｎ＿ｉｄ、電源復帰移行時間τｕｐ＿ｓｐ／τｕｐ＿ｓｏ／τｕｐ＿ｉｄ、容量Ｃｂ／Ｃｓｈｒ、および電源電圧ＶＤＤ／ＶＤＤｓの値は、中央処理装置ＣＰＵ、またはＳＲＡＭ１２ｓにロードされる。そのうち、電源復帰移行時間τｕｐ＿ｓｏ／τｕｐ＿ｓｐ／τｕｐ＿ｉｄは、電源遮断制御回路ＣＴＬ３が有するレジスタ１２３ｕｐにも格納される。
【０３０６】
ステップＳ３０３１において、ステップＳ３０３でロードされたパラメータおよび後述の計算式に基づき、中央処理装置ＣＰＵは、電荷量Ｑｓｐを計算する。電荷量Ｑｓｐは、スリープモードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。電荷量Ｑｓｐは、後述の式３０３に基づき計算される。
【０３０７】
ステップＳ３０３２において、ステップＳ３０３でロードされたパラメータおよび後述の計算式に基づき、中央処理装置ＣＰＵは、電荷量Ｑｓｏを計算する。電荷量Ｑｓｏは、電源遮断モードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。電荷量Ｑｓｏは、後述の式３０７に基づき計算される。
【０３０８】
ステップＳ３０３３において、ステップＳ３０３でロードされたパラメータおよび後述の計算式に基づき、中央処理装置ＣＰＵは、電荷量Ｑｉｄを計算する。電荷量Ｑｉｄは、アイドルモードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃから供給される電荷量である。電荷量Ｑｉｄは、後述の式３１０に基づき計算される。
【０３０９】
ステップＳ３０４において、電荷量Ｑｓｏおよび電荷量Ｑｉｄを比較し、どちらが小さいかを判定する。電荷量Ｑｉｄが電荷量Ｑｓｏと等しいか、小さい場合、ステップＳ３０５へ進む。電荷量Ｑｉｄが電荷量Ｑｓｏより大きい場合、ステップＳ３０６へ進む。
【０３１０】
ステップＳ３０５において、電荷量Ｑｉｄおよび電荷量Ｑｓｐを比較し、どちらが小さいかを判定する。電荷量Ｑｓｐが電荷量Ｑｉｄと等しいか、小さい場合、スリープモードが選択され、ステップＳ３０７１へ進む。電荷量Ｑｓｐが電荷量Ｑｉｄより大きい場合、アイドルモードが選択され、ステップＳ３０７３へ進む。
【０３１１】
ステップＳ３０６において、電荷量Ｑｓｏおよび電荷量Ｑｓｐを比較し、どちらが小さいかを判定する。電荷量Ｑｓｐが電荷量Ｑｓｏと等しいか、小さい場合、スリープモードが選択され、ステップＳ３０７１へ進む。電荷量Ｑｓｐが電荷量Ｑｓｏより大きい場合、電源遮断モードが選択され、ステップＳ３０７２へ進む。
【０３１２】
（スリープモードへの移行）
ステップＳ３０８１は、図２５に示される半導体装置３を、スリープモードに設定するための、各制御信号の論理レベルの設定値を示す。
【０３１３】
以下の説明において、図２８をも参照しつつ、ステップＳ３０８１の処理を説明する。
図２８は、実施の形態３に係る半導体装置３において、スリープモードに設定された電源遮断領域１１の、主要部の動作波形を示すタイミング図である。
【０３１４】
なお、図２８において、縦軸は、主要部の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【０３１５】
電源遮断開始時刻ｔｐ＿ｏｆｆにおいて、電源遮断制御回路ＣＴＬ３は、制御信号ｓ０〜ｓ２、制御信号ｓ３ｒ、および制御信号ｓｄｄを、ハイレベルに設定する。なお、図２８において、各制御信号の論理レベルは、電源遮断開始時刻ｔｐ＿ｏｆｆに切り替わるように、便宜的に説明されている。しかし、各制御信号の論理レベル設定に伴う回路の誤動作の影響を回避する必要がある場合、制御信号の設定タイミングは、適宜、調整される。
【０３１６】
制御信号ｓ１がハイレベルに設定されると、スイッチＳＷ１は、電源ノードＮｂおよび端子Ｔａを、電気的に分離し、容量Ｃａが保存する電荷の放電を防ぐ。このため、電源遮断領域１１が、省電力モードから通常動作モードへ復帰する時、容量Ｃａの再充電は不要となり、通常モード復帰後における電源ノードＮｂ等に印加される電源電圧ＶＤＤの安定化に寄与する。
【０３１７】
制御信号ｓ２がハイレベルに設定されると、スイッチＳＷ２は、電源ノードＮｂおよび電源ノードＮｄを電気的に分離するとともに、パワーゲーティングスイッチ１０ｓｗ３は、導通状態に設定される。
【０３１８】
制御信号ｓ０がハイレベルに設定されると、スイッチＳＷ０は、電源ノードＮｄおよび電源ノードＮｓを、電気的に分離し、電源ノードＮｓの電圧は、電源電圧ＶＤＤに維持される。
【０３１９】
制御信号ｓ３ｒがハイレベルに設定されると、スイッチＳＷ３ｒは、制御信号ｓ３ｒに応答して、リファレンス電圧Ｖｒｅｆに代えて、リファレンス電圧ＶｒｅｆｓをノードＮｒに出力する。このリファレンス電圧の切り替えに応答して、電源電圧生成回路１０ｓｒ内のｐ型トランジスタＭｐ５は、非導通状態へ変化し始め、ノードＮｓｒの電圧は、抵抗Ｒ３により、引き下げられる。
【０３２０】
ノードＮｓｒの電圧が電源電圧ＶＤＤｓより降下すると、ｐ型トランジスタＭｐ５が導通状態となり、アンプＡ４は、ノードＮｓｒの電圧を引き上げるように、ｐ型トランジスタＭｐ５のゲート電圧を制御する。即ち、ノードＮｓｒの電圧は、電源電圧ＶＤＤｓで安定する。
【０３２１】
ノードＮｓｒの電圧は、パワーゲーティングスイッチ１０ｓｗ３を介して、電源ノードＮｂへ供給される。電源ノードＮｂの電圧は、上述のメカニズムに従って、電源遮断開始時刻ｔｐ＿ｏｆｆから電源遮断移行時間τｄｎ＿ｓｐ経過後に、電源電圧ＶＤＤから電源電圧ＶＤＤｓまで降下する。
【０３２２】
制御信号ｓｄｄがハイレベルに設定されると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｓｐ経過時刻までに、電源電圧ＶＳＳまで降下する。
【０３２３】
副電源電圧生成回路１０ｓ２は、その後、電源ノードＮｄの電圧が上昇を開始する電源復帰再開時刻ｔｐ＿ｕｐｓｐまでの期間にわたり、電源ノードＮｄの電圧を電源電圧ＶＤＤｓに維持するリーク補償電流Ｉ＿ｓｐを出力する。このリーク補償電流Ｉ＿ｓｐは、電源ノードＮｂと接続される中央処理装置ＣＰＵのリーク補償電流に対応する静的な電流に該当する。なお、この期間における動的な電流は発生しない。
【０３２４】
（電源遮断モードへの移行）
図２６におけるステップＳ３０８２は、図２５に示される半導体装置３を、電源遮断モードに設定するための、各制御信号の論理レベルの設定値を示す。
【０３２５】
以下の説明において、図２９をも参照しつつ、ステップＳ３０８２の処理を説明する。
図２９は、実施の形態３に係る半導体装置３において、電源遮断モードに設定された電源遮断領域１１の、主要部の動作波形を示すタイミング図である。
【０３２６】
なお、図２９において、縦軸は、主要部の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【０３２７】
電源遮断開始時刻ｔｐ＿ｏｆｆにおいて、電源遮断制御回路ＣＴＬ３は、制御信号ｓ０およびｓ１をハイレベル、制御信号ｓ２およびｓ３ｒをロウレベル、および制御信号ｓｄｄを、ハイレベルに設定する。
【０３２８】
制御信号ｓ１がハイレベルに設定されると、スイッチＳＷ１は、電源ノードＮｂおよび端子Ｔａを、電気的に分離し、容量Ｃａが保存する電荷の放電を防ぐ。これにより、省電力モードに設定された電源遮断領域１１の通常動作モードへの復帰時において、容量Ｃａの再充電が不要となる。また、通常モード復帰後の電源ノードＮｂ等に印加される電源電圧ＶＤＤの安定化に寄与する。
【０３２９】
制御信号ｓ２をロウレベルに維持し、スイッチＳＷ２を介して、電源ノードＮｂおよび電源ノードＮｄを電気的に接続するとともに、パワーゲーティングスイッチ１０ｓｗ３の非導通状態を維持する。
【０３３０】
制御信号ｓ０がハイレベルに設定されると、スイッチＳＷ０は、電源ノードＮｄおよび電源ノードＮｓを、電気的に分離し、電源ノードＮｓの電圧は、電源電圧ＶＤＤに維持される。制御信号ｓ３ｒをロウレベルに設定することで、電源電圧生成回路１０ｓｒは、ノードＮｓｒへ、電源電圧ＶＤＤを出力する。
【０３３１】
制御信号ｓｄｄがハイレベルに設定されると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｓｏ経過時刻までに、電源電圧ＶＳＳまで降下する。電源ノードＮｂの電圧も、電源ノードＮｄと同様に、電源電圧ＶＳＳまで降下する。電源遮断開始時刻ｔｐ＿ｏｆｆから、電源ノードＮｄの電圧が上昇を開始する電源復帰再開時刻ｔｐ＿ｕｐｓｏまでの期間において、電源電圧ＶＣＣが印加される端子Ｔｃから電源遮断領域１１に供給される静的な電流および動的な電流の値は、零である。
【０３３２】
（アイドルモードへの移行）
図２６におけるステップＳ３０８３は、図２５に示される半導体装置３を、アイドルモードに設定するための、各制御信号の論理レベルの設定値を示す。
【０３３３】
以下の説明において、図３０をも参照しつつ、ステップＳ３０８３の処理を説明する。
図３０は、実施の形態３に係る半導体装置３において、アイドルモードに設定された電源遮断領域１１の、主要部の動作波形を示すタイミング図である。
【０３３４】
なお、図３０において、縦軸は、主要部の電圧波形、または電流波形を示し、横軸は、時刻を示す。縦軸および横軸とも、任意スケールである。
【０３３５】
電源遮断開始時刻ｔｐ＿ｏｆｆにおいて、電源遮断制御回路ＣＴＬ３は、制御信号ｓ０〜ｓ２をハイレベル、制御信号ｓ３ｒをロウレベル、および制御信号ｓｄｄを、ハイレベルに設定する。
【０３３６】
制御信号ｓ１がハイレベルに設定されると、スイッチＳＷ１は、電源ノードＮｂおよび端子Ｔａを、電気的に分離し、容量Ｃａが保存する電荷の放電を防ぐ。この容量Ｃａが保存する電荷は、省電力モードに設定された電源遮断領域１１が通常動作モードに復帰した際、電源ノードＮｂ等に印加される電源電圧ＶＤＤの安定化に寄与する。
【０３３７】
制御信号ｓ２がハイレベルに設定されると、スイッチＳＷ２は、電源ノードＮｂおよび電源ノードＮｄを電気的に分離するとともに、パワーゲーティングスイッチ１０ｓｗ３は、導通状態に設定される。
【０３３８】
制御信号ｓ０がハイレベルに設定されると、スイッチＳＷ０は、電源ノードＮｄおよび電源ノードＮｓを、電気的に分離し、電源ノードＮｓの電圧は、電源電圧ＶＤＤに維持される。
【０３３９】
制御信号ｓ３ｒをロウレベルに設定することで、電源電圧生成回路１０ｓｒは、導通状態に設定されたパワーゲーティングスイッチ１０ｓｗ３を介して、電源ノードＮｂへ電源電圧ＶＤＤを供給する。
【０３４０】
制御信号ｓｄｄがハイレベルに設定されると、主電源電圧生成回路１０ｖは、非活性化される。電源ノードＮｄの電圧は、電源電圧ＶＤＤを維持する電源遮断開始時刻ｔｐ＿ｏｆｆから、電源遮断移行時間τｄｎ＿ｉｄ経過時刻までに、電源電圧ＶＳＳまで降下する。スイッチＳＷ２は非導通状態にあるため、電源ノードＮｂの電圧は、電源ノードＮｄの電圧変化に追従せず、電源電圧ＶＤＤに維持される。
【０３４１】
副電源電圧生成回路１０ｓ２は、電源遮断開始時刻ｔｐ＿ｏｆｆから、電源復帰完了時刻ｔｐ＿ｏｎまでの期間にわたり、電源ノードＮｄの電圧を電源電圧ＶＤＤに維持するリーク補償電流Ｉ＿ｉｄを出力する。このリーク補償電流Ｉ＿ｉｄは、電源ノードＮｂと接続される中央処理装置ＣＰＵのリーク電流に対応する静的な電流に該当する。なお、この期間における動的な電流は発生しない。
【０３４２】
図２６において、電源遮断領域１１が、いずれか１つの省電力モードに設定されると、ステップＳ３０９において、電源遮断制御回路ＣＴＬ３のタイマ１２ｔｍは、カウントを開始する。このタイマ１２ｔｍのカウントは、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎまでの経過時間を計測するために行われる。電源遮断領域１１は、電源遮断制御回路ＣＴＬ３から復帰指示があるまで、この状態を維持する（ステップＳ３１０）。
【０３４３】
図２７は、実施の形態３に係る半導体装置３において、電源遮断領域１１を、省電力モードから通常動作モードに復帰させるフローチャートである。
【０３４４】
ステップＳ３１１は、図２６に示されるステップＳ３１０に続き、実行される。以下に、上述の各省電力モードから通常動作モードに復帰する場合に分けて説明する。
【０３４５】
ステップＳ３１１において、タイマ１２ｔｍのカウンタ値が、レジスタ１２ｏｎの値から電源復帰移行時間τｕｐ＿ｓｐに相当するカウンタ値を引いた値（即ち、電源復帰再開時刻ｔｐ＿ｕｐｓｐに相当するカウンタ値）と等しくなると、電源遮断制御回路ＣＴＬ３は、以下の復帰処理を開始する。
【０３４６】
（スリープモードから通常動作モードへの復帰）
以下の説明において、再度、図２８をも参照しつつ、ステップＳ３１１以降の手順を説明する。
【０３４７】
電源遮断制御回路ＣＴＬ３は、電源復帰再開時刻ｔｐ＿ｕｐｓｐに、制御信号ｓ３ｒをハイレベルからロウレベルに設定する。この制御信号ｓ３ｒの変化に応答して、ノードＮｓｒの電圧は、電源電圧ＶＤＤｓから電源電圧ＶＤＤへの上昇を開始する。副電源電圧生成回路１０ｓ２は、導通状態にあるパワーゲーティングスイッチ１０ｓｗ３を介して、電源ノードＮｂの電圧を、電源復帰再開時刻ｔｐ＿ｕｐｓｐから電源復帰移行時間τｕｐ＿ｓｐ経過後の電源復帰完了時刻ｔｐ＿ｏｎに、電源電圧ＶＤＤまで引き上げる。副電源電圧生成回路１０ｓ２は、電源ノードＮｂの電圧を電源電圧ＶＤＤｓから電源電圧ＶＤＤに引き上げるために、中央処理装置ＣＰＵのリーク補償電流と、容量Ｃｓｈｒおよび容量Ｃｂの充電電流を供給する。
【０３４８】
電源復帰再開時刻ｔｐ＿ｕｐｓｐに、制御信号ｓｄｄをロウレベルに設定する（ステップＳ３１２）。この制御信号ｓｄｄに応答して、主電源電圧生成回路１０ｖは、電源ノードＮｄの電圧を、電源復帰移行時間τｕｐ＿ｓｐ内に、電源電圧ＶＤＤまで引き上げる。
【０３４９】
電源遮断制御回路ＣＴＬ３は、電源復帰完了時刻ｔｐ＿ｏｎに（ステップＳ３１３）、制御信号ｓ２、制御信号ｓ１、および制御信号ｓ０を、順次、ロウレベルに設定する（ステップＳ３１４）。制御信号ｓ２に応答して、スイッチＳＷ２は、電源ノードＮｄと電源ノードＮｂを電気的に接続する。制御信号ｓ１に応答して、スイッチＳＷ１は、電源ノードＮｂおよび端子Ｔａ（容量Ｃａ）を電気的に接続する。制御信号ｓ０に応答して、スイッチＳＷ０は、電源ノードＮｓおよび電源ノードＮｄを電気的に接続する。
【０３５０】
（スリープモード設定時の供給電荷量）
図２８に示される通り、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｃは、以下の静的電荷量Ｑｓｐ＿ｓｔおよび動的電荷量Ｑｓｐ＿ｄｙを、電源ノードＮｂへ供給する。記号Ｉ＿ｓｐは、電源ノードＮｂの電圧を電源電圧ＶＤＤｓに設定した場合の中央処理装置ＣＰＵのリーク補償電流であり、記号Ｉ＿ｉｄは、電源ノードＮｂの電圧を電源電圧ＶＤＤに設定した場合の中央処理装置ＣＰＵのリーク補償電流である。
Ｑｓｐ＿ｓｔ
＝Ｉ＿ｓｐ＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ−τｄｎ＿ｓｐ−τｕｐ＿ｓｐ）
＋（Ｉ＿ｓｐ＋Ｉ＿ｉｄ）／２＊τｕｐ＿ｓｐ  …式３０１
Ｑｓｐ＿ｄｙ
＝（Ｃｂ＋Ｃｓｈｒ）＊（ＶＤＤ−ＶＤＤｓ）  …式３０２
ここで、記号”／”および記号”＊は、それぞれ、除算および乗算記号を意味する。
【０３５１】
従って、スリープモードに設定された電源遮断領域１１に対し、端子Ｔｃから供給される電荷量Ｑｓｐおよび電力量Ｅｓｐは、以下の通りとなる。
Ｑｓｐ＝Ｑｓｐ＿ｓｔ＋Ｑｓｐ＿ｄｙ  …式３０３
Ｅｓｐ＝Ｑｓｐ＊ＶＣＣ  …式３０４
ここで、記号”＊”は、乗算記号である。
【０３５２】
（電源遮断モードから通常動作モードへの復帰）
以下の説明において、再度、図２９をも参照しつつ、ステップＳ３１１以降の手順を説明する。
【０３５３】
電源遮断開始時刻ｔｐ＿ｏｆｆ以降、制御信号ｓ２および制御信号ｓ３ｒは、ロウレベルに設定されている。即ち、電源ノードＮｄおよび電源ノードＮｂは、スイッチＳＷ２を介して、電気的に接続され、パワーゲーティングスイッチ１０ｓｗ３は非導通状態に設定されている。
【０３５４】
電源復帰再開時刻ｔｐ＿ｕｐｓｏに、電源遮断制御回路ＣＴＬ３は、制御信号ｓｄｄをロウレベルに設定する（ステップＳ３１２）。この制御信号ｓｄｄの変化に応答して、電源ノードＮｄの電圧は、電源電圧ＶＤＤへの復帰を開始する。電源ノードＮｂの電圧も、電源ノードＮｄの電圧変化に追随して、電源復帰移行時間τｕｐ＿ｓｏ内に、電源電圧ＶＤＤまで上昇する。
【０３５５】
電源遮断制御回路ＣＴＬ３は、電源復帰完了時刻ｔｐ＿ｏｎに（ステップＳ３１３）、制御信号ｓ１および制御信号ｓ０を、順次、ロウレベルに設定する（ステップＳ３１４）。制御信号ｓ１に応答して、スイッチＳＷ１は、電源ノードＮｂおよび端子Ｔａ（容量Ｃａ）を電気的に接続する。制御信号ｓ０に応答して、スイッチＳＷ０は、電源ノードＮｓおよび電源ノードＮｄを電気的に接続する。
【０３５６】
（電源遮断モード設定時の供給電荷量）
図２９に示される通り、端子Ｔｃは、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間のうち、電源復帰再開時刻ｔｐ＿ｕｐｓｏから電源復帰完了時刻ｔｐ＿ｏｎの期間において、以下の静的電荷量Ｑｓｏ＿ｓｔおよび動的電荷量Ｑｓｏ＿ｄｙを、電源ノードＮｂへ供給する。静的電荷量Ｑｓｏ＿ｓｔおよび動的電荷量Ｑｓｏ＿ｄｙは、それぞれ、電源復帰移行時間τｕｐ＿ｓｏに、電源ノードＮｂの電圧を電源電圧ＶＳＳから電源電圧ＶＤＤに引き上げる際に必要な、中央処理装置ＣＰＵのリーク補償電流と、容量Ｃｓｈｒおよび容量Ｃｂの充電電流に対応する。記号Ｉ＿ｉｄは、電源ノードＮｂの電圧を電源電圧ＶＤＤに設定した場合の中央処理装置ＣＰＵのリーク補償電流である。
Ｑｓｏ＿ｓｔ＝Ｉ＿ｉｄ／２＊τｕｐ＿ｓｏ  …式３０５
Ｑｓｏ＿ｄｙ＝（Ｃｂ＋Ｃｓｈｒ）＊ＶＤＤ  …式３０６
ここで、記号”／”および記号”＊は、それぞれ、除算および乗算記号を意味する。
【０３５７】
電源遮断モードに設定された電源遮断領域１１に対し、端子Ｔｃから供給される電荷量Ｑｓｏおよび電力量Ｅｓｏは、以下の通りとなる。
Ｑｓｏ＝Ｑｓｏ＿ｓｔ＋Ｑｓｔ＿ｄｙ  …式３０７
Ｅｓｏ＝Ｑｓｏ＊ＶＣＣ  …式３０８
ここで、記号”＊”は、乗算記号である。
【０３５８】
（アイドルモードから通常動作モードへの復帰）
以下の説明において、再度、図３０をも参照しつつ、ステップＳ３１１以降の手順を説明する。
【０３５９】
電源遮断開始時刻ｔｐ＿ｏｆｆ以降、制御信号ｓ２はハイレベルに、制御信号ｓ３ｒはロウレベルに設定されている。即ち、電源ノードＮｂは電源ノードＮｄと電気的に分離され、電源ノードＮｂには、副電源電圧生成回路１０ｓ２が生成する電源電圧ＶＤＤが印加されている。
【０３６０】
電源遮断制御回路ＣＴＬ３は、電源復帰再開時刻ｔｐ＿ｕｐｉｄに、制御信号ｓｄｄを、ハイレベルからロウレベルに設定する（ステップＳ３１２）。この制御信号ｓｄｄの変化に応答して、電源ノードＮｄの電圧は、電源電圧ＶＤＤへの復帰を開始し、電源復帰移行時間τｕｐ＿ｉｄ内に、電源電圧ＶＤＤまで上昇する。
【０３６１】
電源遮断制御回路ＣＴＬ３は、電源復帰完了時刻ｔｐ＿ｏｎに（ステップＳ３１３）、制御信号ｓ２、制御信号ｓ１、および制御信号ｓ０を、順次、ロウレベルに設定する（ステップＳ３１４）。制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｓｗ３は非導通状態に設定されるとともに、スイッチＳＷ２は、電源ノードＮｂと電源ノードＮｄを電気的に接続する。制御信号ｓ１に応答して、スイッチＳＷ１は電源ノードＮｂおよび端子Ｔａ（容量Ｃａ）を電気的にする。制御信号ｓ０に応答して、スイッチＳＷ０は、電源ノードＮｄおよび電源ノードＮｓを電気的に接続する。
【０３６２】
（アイドルモード設定時の供給電荷量）
図３０に示される通り、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、主電源電圧生成回路１０ｖは、電源ノードＮｂへ、静的電荷量Ｑｉｄ＿ｓｔを供給する。この静的電荷量Ｑｉｄ＿ｓｔは、中央処理装置ＣＰＵが接続される電源ノードＮｂの電圧を電源電圧ＶＤＤに維持するためのリーク補償電流Ｉ＿ｉｄに対応する。なお、この期間における動的電荷量Ｑｉｄ＿ｄｙは発生しない。
Ｑｉｄ＿ｓｔ＝Ｉ＿ｉｄ＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）  …  式３０９
Ｑｉｄ＿ｄｙ＝０
Ｑｉｄ＝Ｑｉｄ＿ｓｔ＋Ｑｉｄ＿ｄｙ  …  式３１０
Ｅｉｄ＝Ｑｉｄ＊ＶＣＣ  …  式３１１
ここで、記号”＊”は、乗算記号である。
【０３６３】
実施の形態３に係る半導体装置３の効果は以下の通りである。
電源遮断領域１１がスリープモードに設定された場合、電源遮断領域１１が有する各機能マクロには、電源電圧ＶＤＤと電源電圧ＶＳＳとの間の電圧値を有する電源電圧ＶＤＤｓが印加される。
【０３６４】
電源遮断領域１１の静的な電流（静的電荷量）に関しては、スリープモードにおける静的電荷量Ｑｓｐ＿ｓｔは、アイドルモードにおける静的電荷量Ｑｉｄ＿ｓｔより小さく、電源遮断モードにおける静的電荷量Ｑｓｏ＿ｓｔよりも大きい。電源遮断領域の動的な電流（動的電荷量）に関しては、スリープモードにおける動的電荷量Ｑｓｐ＿ｄｙは、電源遮断モードにおける動的電荷量Ｑｓｏ＿ｄｙより小さく、アイドルモードにおける動的電荷量Ｑｉｄ＿ｄｙよりも大きい。従って、省電力モードの設定時間および電源遮断領域１１の特性を考慮した、より最適な省電力モードの設定が可能となる。
【０３６５】
（具体的な数値例に基づく電荷量Ｑｓｐ／Ｑｓｏ／Ｑｉｄの計算例）
以下に、具体的な数値例に基づき、電源遮断領域１１をスリープモード、電源遮断モード、およびアイドルモードに設定した場合の、それぞれの電荷量Ｑｓｐ、電荷量Ｑｓｏ、および電荷量Ｑｉｄの計算例を示す。
【０３６６】
各パラメータは、以下の通り、
ＶＤＤ＝１．５Ｖ、ＶＤＤｓ＝１．０Ｖ
Ｃｂ＝３０ｎＦ、Ｃｓｈｒ１＝３０ｎＦ
τｕｐ＿ｓｏ＝１００μｓ、τｕｐ＿ｓｐ＝５０μｓ、τｄｎ＿ｓｐ＝５０μｓ
ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ＝１ｍｓ
Ｉ＿ｉｄ＝０．１ｍＡ、Ｉ＿ｓｐ＝０．０５ｍＡ
設定されている場合を想定する。
【０３６７】
電源遮断領域１１をスリープモードに設定した場合、式３０３より、
Ｑｓｐ＝０．０５ｍＡ＊（１ｍｓ−５０μｓ−５０μｓ）
＋（０．０５ｍＡ＋０．１ｍＡ）／２＊５０μｓ
＋（３０ｎＦ＋３０ｎＦ）＊（１．５Ｖ−１．０Ｖ）
＝７８．７５［ｎＣｏｕｌｏｍ］
と、求められる。
【０３６８】
電源遮断領域１１を電源遮断モードに設定した場合、式３０７より、
Ｑｓｏ＝０．１ｍＡ／２＊１００μｓ＋（３０ｎＦ＋３０ｎＦ）＊１．５Ｖ
＝９５［ｎＣｏｕｌｏｍ］
と、求められる。
【０３６９】
電源遮断領域１１をアイドルモードに設定した場合、式３１０より、
Ｑｉｄ＝０．１ｍＡ＊１ｍｓ＝１００［ｎＣｏｕｌｏｍ］
と、求められる。
【０３７０】
スリープモードがない場合、電源遮断領域１１の省電力モードは、電源遮断モードにおける電荷量Ｑｓｏと、アイドルモードにおける電荷量Ｑｉｄと、の比較結果に基づき、電源遮断モードが選択される。省電力モードにスリープモードを追加することで、電源遮断モードの電荷量Ｑｓｏより小さいスリープモードの電荷量Ｑｓｐの選択が可能となる。
【０３７１】
＜実施の形態４＞
図３１は、実施の形態４に係る半導体装置４の構成を示すブロック図である。
【０３７２】
図３１において、図１と同じ符号が付されたものは、両者とも同一構成を有し、それらの重複説明は省略される。
【０３７３】
半導体装置４は、図１に示される半導体装置１が備える電源回路部１０を、電源回路部１０４に置き換えた構成を備える。
【０３７４】
図３２は、実施の形態４に係る半導体装置４の構成を示す回路図である。
電源回路部１０４は、パワーゲーティングスイッチ１０ｇｓ、パワーゲーティングスイッチ１０ｇｄ、およびパワーゲーティングスイッチ１０ｇｂを有する。電源電圧ＶＤＤｅｘは、パワーゲーティングスイッチ１０ｇｓ、１０ｇｄ、および１０ｇｂを介して、それぞれ、電源ノードＮｓ、Ｎｄ、およびＮｂへ供給される。電源遮断制御回路ＣＴＬ４は、制御信号ｓｄｄ、および制御信号ｓ０〜ｓ２を生成する。制御信号ｓｄｄおよび制御信号ｓ２は、それぞれ、パワーゲーティングスイッチ１０ｇｄおよびパワーゲーティングスイッチ１０ｇｂの導通状態を制御する。
【０３７５】
パワーゲーティングスイッチ１０ｇｓは、ソースに電源電圧ＶＤＤｅｘが印加され、ドレインが電源ノードＮｓと接続され、ゲートに電源電圧ＶＳＳが印加されたｐ型トランジスタＭｐ４２を有する。即ち、パワーゲーティングスイッチ１０ｇｓは、常に導通状態にあるスイッチである。電源電圧ＶＤＤｅｘは、半導体装置４が備える端子Ｔｄに印加される電源電圧であり、その電圧値は、実施の形態１に係る半導体装置１の電源電圧ＶＤＤと同一に設定される。
【０３７６】
パワーゲーティングスイッチ１０ｇｄは、ｐ型トランジスタＭｐ４１およびｎ型トランジスタＮ４を有する。ｐ型トランジスタＭｐ４１のソースには電源電圧ＶＤＤｅｘが印加され、そのドレインは、ｎ型トランジスタＮ４のドレインと接続される。ｎ型トランジスタＮ４のソースには、電源電圧ＶＳＳが印加される。ｐ型トランジスタＭｐ４１およびｎ型トランジスタＮ４のゲートには、制御信号ｓｄｄが印加される。
【０３７７】
制御信号ｓｄｄがハイレベル（電源電圧ＶＤＤｅｘ）およびロウレベル（電源電圧ＶＳＳ）に設定されると、パワーゲーティングスイッチ１０ｇｄは、それぞれ、非導通状態および導通状態に設定される。導通状態に設定されたパワーゲーティングスイッチ１０ｇｄは、電源電圧ＶＤＤｅｘを電源ノードＮｄへ供給し、非導通状態に設定されたパワーゲーティングスイッチ１０ｇｄは、電源ノードＮｄの電圧を電源電圧ＶＳＳに設定する。
【０３７８】
パワーゲーティングスイッチ１０ｇｂは、ｐ型トランジスタＭｐ４３およびインバータ１４１を有する。ｐ型トランジスタＭｐ４３のソースには電源電圧ＶＤＤｅｘが印加され、ドレインは、電源ノードＮｂと接続され、ゲートにはインバータ１４１の出力信号が印加される。制御信号ｓ２がハイレベルに設定されると、パワーゲーティングスイッチ１０ｇｂは、電源電圧ＶＤＤｅｘを、電源ノードＮｂへ供給する。制御信号ｓ２がロウレベルに設定されると、パワーゲーティングスイッチ１０ｇｂは、電源ノードＮｂへの電源電圧ＶＤＤｅｘの供給を停止する。
【０３７９】
半導体装置４が備える電源遮断領域１１は、実施の形態１に係る半導体装置１が備える電源遮断領域１１と同様に、２種類の省電力モードに設定可能である。
【０３８０】
電源遮断制御回路ＣＴＬ４は、電源遮断領域１１が有する各機能マクロに対し、個別にまたは一括して、電源電圧ＶＤＤｅｘの供給を停止する省電力モードを設定する。省電力モードは、電源遮断モードおよびアイドルモードに大別される。
【０３８１】
電源遮断モードとは、図３２に示される電源遮断領域１１において、ハイレベルに設定された制御信号ｓｄｄに応答して、パワーゲーティングスイッチ１０ｇｄによる電源電圧ＶＤＤｅｘの電源ノードＮｄへの供給が停止される状態をいう。さらに、ロウレベルに設定された制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｇｂによる電源電圧ＶＤＤｅｘの電源ノードＮｂへの供給も停止される状態をいう。この場合、パワーゲーティングスイッチ１０ｇｄのｎ型トランジスタＮ４とスイッチＳＷ２は、導通状態に設定され、電源ノードＮｄおよび電源ノードＮｂの電圧は、ともに、電源電圧ＶＳＳまで低下する。
【０３８２】
電源遮断モードに設定された電源遮断領域１１は、制御信号ｓｄｄをハイレベルからロウレベルに設定することで、通常動作モードに復帰する。復帰動作の詳細は、実施の形態１に係る半導体装置１が備える電源遮断制御回路ＣＴＬ１による復帰処理と同一であり、重複説明は省略される。
【０３８３】
電源遮断モードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｄから供給される電荷量Ｑｓｏおよび電力量Ｅｓｏは、実施の形態１に係る半導体装置１が備える電源遮断領域１１と同様に、以下の式で求められる。
Ｑｓｏ＝Ｉ＿ｉｄ／２＊τｕｐ＿ｓｏ
＋（Ｃｂ＋Ｃｓｈｒ）＊ＶＤＤｅｘ  …  式４０１
Ｅｓｏ＝Ｑｓｏ＊ＶＤＤｅｘ  …  式４０２
ここで、記号”／”および”＊”は、それぞれ、除算記号および乗算記号である。
【０３８４】
一方、アイドルモードとは、図３２に示される電源遮断領域１１において、ハイレベルに設定された制御信号ｓｄｄに応答して、パワーゲーティングスイッチ１０ｇｄによる電源電圧ＶＤＤｅｘの電源ノードＮｄへの供給が停止される状態をいう。さらに、ハイレベルに設定された制御信号ｓ２に応答して、パワーゲーティングスイッチ１０ｇｂは、電源ノードＮｂへ、電源電圧ＶＤＤｅｘを供給する。この場合、パワーゲーティングスイッチ１０ｇｄのｎ型トランジスタＮ４は導通状態に設定され、電源ノードＮｄの電圧は、電源電圧ＶＳＳまで低下する。
【０３８５】
電源ノードＮｂは、制御信号ｓ２により非導通状態に設定されたスイッチＳＷ２により、電源ノードＮｄと電気的に分離される。従って、アイドルモードに設定された電源遮断領域１１において、電源遮断領域１１の電源ノードＮｂの電圧は、電源電圧ＶＤＤｅｘに保持される。
【０３８６】
アイドルモードに設定された電源遮断領域１１は、制御信号ｓｄｄをハイレベルからロウレベルに設定することで、通常動作モードに復帰する。復帰動作の詳細は、実施の形態１に係る半導体装置１が備える電源遮断制御回路ＣＴＬ１による復帰処理と同一であり、重複説明は省略される。
【０３８７】
アイドルモードに設定された電源遮断領域１１に対し、電源遮断開始時刻ｔｐ＿ｏｆｆから電源復帰完了時刻ｔｐ＿ｏｎの期間にわたり、端子Ｔｄから供給される電荷量Ｑｉｄおよび電力量Ｅｉｄは、実施の形態１に係る半導体装置１が備える電源遮断領域１１と同様に、以下の式で求められる。
Ｑｉｄ＝Ｉ＿ｉｄ＊（ｔｐ＿ｏｎ−ｔｐ＿ｏｆｆ）  ……  式４０３
Ｅｉｄ＝Ｑｉｄ＊ＶＤＤｅｘ  ……  式４０４
ここで、記号”／”および”＊”は、それぞれ、除算記号および乗算記号である。
【０３８８】
実施の形態４に係る半導体装置４の効果は、以下の通りである。
半導体装置４が備える電源回路部１０４は、半導体装置１が備える電源回路部１０が有する主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓを、それぞれ、パワーゲーティングスイッチ１０ｇｄおよびパワーゲーティングスイッチ１０ｇｓに置き換えた構成に該当する。その結果、電源遮断領域１１を省電力モードに設定した場合、主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓに起因する消費電力の削減が可能となる。
【０３８９】
実施の形態１から実施の形態４に係る半導体装置において、省電力モードに設定された電源遮断領域１１が消費する電荷量は、電源遮断領域１１が有する各機能ブロックが消費する静的電荷量および動的電荷量に基づき計算される。電源遮断領域１１を省電力モードに設定する期間において、電源遮断領域１１で消費される電荷量（電流値）に加えて、他の要因に起因する電荷量（例えば、貫通電流）が無視できない場合も考えられる。その場合、他の要因に起因する電荷量を電源遮断領域１１の消費電荷量の計算式に、適宜、反映させることで、より正確な省電力モードの選択が可能となる。
【０３９０】
実施の形態１から実施の形態３に係る半導体装置において、電源遮断領域１１が消費する電荷量の計算は、主電源電圧生成回路１０ｖおよび副電源電圧生成回路１０ｓ等の消費電流は考慮していない。それらの消費電流が省電力モードに依存し、また無視できない値である場合、各電圧生成回路の消費電力に起因する電荷量を計算式に、適宜、組み込むことで、より正確な省電力モードの選択が可能となる。
【０３９１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０３９２】
１〜４  半導体装置、１０  電源回路部、１０ｇｂ，１０ｇｄ，１０ｇｓ，１０ｓｗ，１０ｓｗ１，１０ｓｗ２，１０ｓｗ３  パワーゲーティングスイッチ、１０ｓ，１０ｓ２  副電源電圧生成回路、１０ｓｒ  電源電圧生成回路、１０ｖ  主電源電圧生成回路、１１  電源遮断領域、１２，１２２，１２３  電源非遮断領域、１２ｏｎ，１２ｕｐ，１２２ｕｐ，１２３ｕｐ  レジスタ、１２ｔｍ  タイマ、１３  システムバス、１０２，１０３，１０４  電源回路部、１３１  信号線、１３１，１３２，１４１  インバータ、Ａ２，Ａ３，Ａ４  アンプ、ＣＰＵ  中央処理装置、ＣＴＬ１，ＣＴＬ２，ＣＴＬ３，ＣＴＬ４  電源遮断制御回路、Ｉ  電流、Ｉ＿ｉｄ，Ｉ＿ｉｄ１，Ｉ＿ｉｄ２，Ｉ＿ｓｐ  リーク補償電流、Ｎ１０ｓ，Ｎｒ，Ｎｓｒ  ノード、Ｎｂ，Ｎｂ１，Ｎｂ２，Ｎｄ，Ｎｓ  電源ノード、ＰＥＲ  周辺回路、Ｑｍ１，Ｑｍ２，Ｑｍ３，Ｑｓｐ  電荷量、Ｑｍ１＿ｄｙ，Ｑｍ２＿ｄｙ，Ｑｍ３＿ｄｙ，Ｑｓｏ＿ｄｙ  動的電荷量、Ｑｍ１＿ｓｔ，Ｑｍ２＿ｓｔ，Ｑｍ３＿ｓｔ，Ｑｓｏ＿ｓｔ  静的電荷量、ＲＯＭ  読出し専用メモリ、ｓ０，ｓ１，ｓ２，ｓ３，ｓ３ｒ，ｓｄｄ  制御信号、Ｓ１０１〜Ｓ１０７，Ｓ１０８Ｎ，Ｓ１０８Ｙ，Ｓ１０９Ｎ，Ｓ１０９Ｙ，Ｓ１１０〜Ｓ１１７，Ｓ２０１〜Ｓ２０３，Ｓ２０４１〜Ｓ２０４３，Ｓ２０５〜Ｓ２０７，Ｓ２０８１〜Ｓ２０８３，Ｓ２０９１〜Ｓ２０９３，Ｓ２１０〜Ｓ２１３，Ｓ２１６，Ｓ２１７，Ｓ３０１〜Ｓ３０３，Ｓ３０３１〜Ｓ３０３３，Ｓ３０４〜Ｓ３０６，Ｓ３０７１〜Ｓ３０７３，Ｓ３０８１〜Ｓ３０８３，Ｓ３０９〜Ｓ３１４  ステップ、ＳＷ０〜ＳＷ３，ＳＷ３ｒ  スイッチ、Ｔ１＿ｉｄ，Ｔ１＿ｓｏ，Ｔ２＿ｍ１，Ｔ２＿ｍ２，Ｔ２＿ｍ３  期間、Ｔａ，Ｔｃ，Ｔｄ  端子、ｔｐ＿ｏｆｆ  電源遮断開始時刻、ｔｐ＿ｏｎ  電源復帰完了時刻、ｔｐ＿ｕｐ１，ｔｐ＿ｕｐ２，ｔｐ＿ｕｐ３，ｔｐ＿ｕｐｉ，ｔｐ＿ｕｐｉｄ，ｔｐ＿ｕｐｓ，ｔｐ＿ｕｐｓｏ，ｔｐ＿ｕｐｓｐ  電源復帰再開時刻、ＶＣＣ，ＶＤＤ，ＶＤＤｅｘ，ＶＤＤｓ，ＶＳＳ  電源電圧、ＶＲ  リファレンス電圧生成回路、Ｖｒｅｆ，Ｖｒｅｆｓ  リファレンス電圧、τｄｎ＿ｉｄ，τｄｎ＿ｍ１，τｄｎ＿ｍ２，τｄｎ＿ｍ３，τｄｎ＿ｓｏ，τｄｎ＿ｓｐ  電源遮断移行時間、τｕｐ＿ｉｄ，τｕｐ＿ｍ１，τｕｐ＿ｍ２，τｕｐ＿ｍ３，τｕｐ＿ｓｏ，τｕｐ＿ｓｐ  電源復帰移行時間。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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