(57)【要約】【課題】ドレイン領域内に形成される低濃度不純物領域におけるリーク電流を防止する半導体装置を提供する。【解決手段】一導電型の活性領域Ａを囲む素子分離層２と、活性領域Ａ上方に形成されるゲート電極５ａと、活性領域Ａのうちゲート電極５ａの側方に形成される反対導電型のドレイン領域６と、ドレイン領域６の上でゲート電極５ａ及び素子分離層２から離間して形成されるシリサイドブロック層１０と、ドレイン領域のうちシリサイドブロック層１０の下に形成される反対導電型の第１の不純物拡散領域６ａと、ドレイン領域６のうちゲート電極５ａと素子分離層２とシリサイドブロック層１０の間の領域に形成され、第１の不純物拡散領域６ａに接続する反対導電型の第２の不純物拡散領域６ｂと、第２の不純物拡散領域６ｂの表面に形成されるシリサイド層１１ａとを含み、第２の不純物拡散領域６ｂは第１の不純物拡散領域６ａより不純物濃度が高くなされる。【選択図】図１
2014204086.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板における一導電型の活性領域を囲む素子分離層と、
前記活性領域の上方に形成されるゲート電極と、
前記活性領域のうち前記ゲート電極の一側方に形成される反対導電型のソース領域と、
前記活性領域のうち前記ゲート電極の他側方に形成される反対導電型のドレイン領域と、
前記ドレイン領域の上で前記ゲート電極及び前記素子分離層から離間して形成されるシリサイドブロック層と、
前記ドレイン領域のうち前記シリサイドブロック層の下に形成される前記反対導電型の第１の不純物拡散領域と、
前記ドレイン領域のうち前記ゲート電極と前記素子分離層と前記シリサイドブロック層の間の領域に形成され、前記第１の不純物拡散領域に接続する前記反対導電型の第２の不純物拡散領域と、
前記第２の不純物拡散領域の表面に形成されるシリサイド層と、
を有し、
前記第２の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項２】
前記シリサイドブロック層には開口部が形成され、前記開口部の下に、前記第１の不純物拡散領域の不純物濃度よりも高い不純物濃度を有する前記反対導電型の第３の不純物拡散領域が、前記第１の不純物拡散領域より深く形成されていることを特徴とする付記１に記載の半導体装置。
【請求項３】
前記ドレイン領域のうち前記第１の不純物拡散領域に対して前記ゲート電極と反対側の領域に導電プラグが接続されることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１の不純物拡散領域は、前記ドレイン領域に含まれるＬＤＤ構造の前記反対導電型のエクステンション領域と同じ深さに形成されることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の不純物拡散領域の下には、前記一導電型のポケット領域が形成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路内の素子を静電放電（ＥＳＤ：Electro Static Discharge)から保護するために、入出力のＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Transistor）の寄生バイポーラ動作のスナップバック(Snapback)現象を利用している。一方、半導体素子の微細化に伴い、ソース／ドレイン領域となる不純物拡散領域は半導体基板の上層に浅く作る必要がある。しかし、不純物拡散領域を浅くすると、ソース／ドレイン領域が高抵抗化し、電流駆動能力を著しく劣化させる原因となる。
【０００３】
このような問題を解決するためにソース／ドレイン領域及びゲート電極上に選択的にシリサイド層を形成し、ソース／ドレイン領域の抵抗を極めて低くするシリサイド層を有するトランジスタが使用されている。
【０００４】
しかし、例えば、ＥＳＤによる電流サージがトランジスタに入力した場合、従来のノンシリサイドトランジスタに比べ、ドレイン側の抵抗が極端に下がるため、局所的に寄生バイポーラのスナップバックが動作して電流が集中し、トランジスタが破壊される場合がある。
【０００５】
その対策として、ＥＳＤ保護素子として使用されるトランジスタにおいてドレイン領域にバラスト(ballast)抵抗を付加することが一般的に使われている。バラスト抵抗があれば、局所的に寄生バイポーラが先に動作しても、バラスト抵抗により電位差が生じるのでパッド部の電位を引き上げ、他の部分もバイアスを低下させずに寄生バイポーラが動作しやすくなる。
【０００６】
バラスト抵抗としては、ドレイン領域のうちドレインコンタクト部とゲート電極の間の領域の上にドレイン領域を横切るシリサイドブロック層を形成することにより、シリサイド化を防止し、その下にＬＤＤ（Lightly Doped Drain）形成工程で形成される低濃度不純物拡散領域を抵抗素子として利用することが知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−２１１０８８号公報
【特許文献２】特開２００７−１１６０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ドレイン領域の一部にシリサイドブロック層を形成してその下の低濃度不純物拡散領域をバラスト抵抗に使用する構造では、バラスト抵抗となる領域においてシリサイド形成がブロックされる。このため、バラスト抵抗となる部分の低不純物濃度拡散領域は、ＬＤＤ構造を有するドレイン領域の高不純物濃度拡散領域、即ちｎ＋型又はｐ＋型不純物拡散層より浅くなり電界が集中、増加してリーク電流が発生し易い。
【０００９】
本発明の目的は、ドレイン領域内に形成される低濃度不純物領域におけるリーク電流を防止する半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本実施形態の１つの観点によれば、半導体基板と、前記半導体基板における一導電型の活性領域を囲む素子分離層と、前記活性領域の上方に形成されるゲート電極と、前記活性領域のうち前記ゲート電極の一側方に形成される反対導電型のソース領域と、前記活性領域のうち前記ゲート電極の他側方に形成される反対導電型のドレイン領域と、前記ドレイン領域の上で前記ゲート電極及び前記素子分離層から離間して形成されるシリサイドブロック層と、前記ドレイン領域のうち前記シリサイドブロック層の下に形成される前記反対導電型の第１の不純物拡散領域と、前記ドレイン領域のうち前記ゲート電極と前記素子分離層と前記シリサイドブロック層の間の領域に形成され、前記第１の不純物拡散領域に接続する前記反対導電型の第２の不純物拡散領域と、前記第２の不純物拡散領域の表面に形成されるシリサイド層と、を有し、前記第２の不純物拡散領域の不純物濃度は、前記第１の不純物拡散領域の不純物濃度よりも高いことを特徴とする半導体装置が提供される。
発明の目的および利点は、請求の範囲に具体的に記載された構成要素および組み合わせによって実現され達成される。前述の一般的な説明および以下の詳細な説明は、典型例および説明のためのものであって、本発明を限定するためのものではない、と理解されるものである。
【発明の効果】
【００１１】
本実施形態によれば、ドレイン領域内に形成した低濃度不純物拡散領域のリーク電流を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】図１（ａ）は、実施形態に係る半導体装置の平面図、図１（ｂ）は、図１（ａ）のＩ−Ｉ線断面図、図１（ｃ）は、図１（ａ）のII−II線断面図、 図１（ｄ）は、図１（ａ）のIII-III線断面図である。
【図２】図２は、実施形態に係る半導体装置の保護領域に形成されるＭＯＳＦＥＴのリーク電流とソース・ドレイン間電圧の関係を示す特性図である。
【図３】図３（ａ）は、実施形態に係る半導体装置の平面図、図３（ｂ）は、図３（ａ）のIV−IV線断面図、図３（ｃ）は、図３（ａ）のＶ−Ｖ線断面図であり、 図３（ｄ）は、図３（ｃ）のうち破線で囲んだ部分を拡大した断面図である。
【図４】図４（ａ）、（ｂ）、（ｃ）は、実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図５（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図である。
【図６】図６（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】図７（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す断面図と断面図である。
【図８】図８（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図と断面図である。
【図９】図９（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図と断面図である。
【図１０】図１０（ａ）、（ｂ）は、実施形態に係る半導体装置の製造工程を示す平面図と断面図である。
【発明を実施するための形態】
【００１３】
以下に、図面を参照して実施形態を説明する。図面において、同様の構成要素には同じ参照番号が付されている。図１（ａ）は、実施形態に係る半導体装置を示す平面図、図１（ｂ）、（ｃ）、（ｄ）は、図１（ａ）のＩ−Ｉ線、II−II線、III-III線から見た断面図である。
【００１４】
図１において、半導体基板であるシリコン基板１には、活性領域Ａを囲む素子分離層、例えばシャロートレンチアイソレーション（ＳＴＩ）２が形成され、活性領域Ａには例えばＰウエル３が形成されている。Ｐウエル３の上には、第１のゲート電極５ａと第２のゲート電極５ｂが互いに間隔をおいてほぼ平行に形成されている。第１のゲート電極５ａと第２のゲート電極５ｂは、例えばポリシリコン膜をパターニングすることにより形成される。第１、第２のゲート電極５ａ、５ｂの下面とＰウエル３の間にはゲート絶縁膜４として例えばシリコン酸化膜が形成されている。
【００１５】
Ｐウエル３のうち第１、第２のゲート電極５ａ、５ｂの間の領域にはイオン注入により共有ドレイン領域６が形成され、その上層部には第１のｎ型低濃度不純物拡散領域６ａが浅く形成されている。また、Ｐウエル３のうち第１、第２のゲート電極５ａ、５ｂに対して共有ドレイン領域６と反対側の２つの領域のそれぞれには第１、第２のソース領域７、８がイオン注入により形成され、それらの上層部には第２、第３のｎ型低濃度不純物拡散領域７ａ、８ａが浅く形成されている。第１、第２及び第３のｎ型低濃度不純物拡散領域６ａ、７ａ、７ｂのうち第１、第２のゲート電極５ａ、５ｂ寄りの端部は、ＬＤＤ構造のｎ型エクステンション領域となる。
【００１６】
第１、第２ゲート電極５ａ、５ｂの両側面には、第１、第２及び第３のｎ型低濃度不純物領域６ａ、７ａ、８ａの側縁部に重なる絶縁性のサイドウォール９ａ、９ｂが形成されている。また、共有ドレイン領域６の中央寄りの領域の上には、サイドウォール９ａ、９ｂから離れるとともにＳＴＩ２から離間する環状のシリサイドブロック層１０が形成され、その開口部１０ａから露出する領域はシリサイドコンタクト領域となる。シリサイドブロック層１０は、シリコン酸化膜のような絶縁膜から形成される。シリサイドブロック層１０において、開口部１０ａの内縁からＳＴＩ２に向かう方向の外縁の最短の幅は、開口部１０ａの内縁から第１、第２のゲート電極５ａ、５ｂに向かう方向の外縁への最短の幅より大きく形成され、ＳＴＩ２側の電界集中を抑制している。
【００１７】
共有ドレイン領域６と第１、第２のソース領域７、８のうち第１、第２のゲート電極５ａ、５ｂ、サイドウォール９ａ、９ｂ及びシリサイドブロック層１０に覆われない領域には、第１、第２及び第３のｎ型低濃度不純物拡散領域６ａ、７ａ、８ａよりも深く、厚い第１、第２及び第３のｎ型高濃度不純物拡散領域６ｂ、７ｂ、８ｂがイオン注入により形成されている。この場合、シリサイドブロック層１０の開口部１０ａの領域の下にも第１のｎ型低濃度不純物拡散領域６ａより深く、厚い第４のｎ型高濃度不純物拡散領域６ｃが形成される。
【００１８】
第１、第２ゲート電極５ａ、５ｂ、第１、第２、第３及び第４のｎ型高濃度不純物拡散領域６ｂ、７ｂ、８ｂ、８ｃのそれぞれの上面にはシリサイド層１１ａ〜１１ｅが形成されている。
【００１９】
上記の第１のｎ型低濃度不純物散領域６ａと第１のｎ型高濃度不純物拡散領域６ｂによりＬＤＤ構造の共有ドレイン領域６が形成される。また、第２のｎ型低濃度不純物拡散領域７ａと第２のｎ型高濃度不純物拡散領域７ｂによりＬＤＤ構造の第１のソース領域７が形成される。さらに、第３のｎ型低濃度不純物拡散領域８ａと第３のｎ型高濃度不純物拡散領域８ｂによりＬＤＤ構造の第２のソース領域８が形成される。
【００２０】
第１のｎ型高濃度不純物拡散領域６ｂのうちシリサイドブロック層１０とＳＴＩ２の間の間隙ｘは、特に限定される長さではないが、その間で第１のｎ型高濃度不純物拡散領域６ｂがイオン注入により形成され得る値である。
【００２１】
また、第１のｎ型低濃度不純物拡散領域６ａのうちシリサイドブロック層１０の下の部分は、第１のゲート電極５ａ、第２のゲート電極５ｂの側方に伸びる第１のｎ型高濃度不純物領域６ｂとドレインコンタクト部の第４のｎ型高濃度不純物領域６ｃとの間に挿入されるバラスト抵抗Ｒとして使用される。
【００２２】
シリサイドブロック層１０とＳＴＩ２の間の領域では、図１（ｄ）の断面で示すように、第１のｎ型高濃度不純物拡散領域６ｂが第１のｎ型低濃度不純物拡散領域６ａの縁部に接続され、しかもその上にシリサイド層１１ａが形成されている。このため、シリサイドブロック層１０の下でバラスト抵抗Ｒとなる第１のｎ型低濃度不純物領域６ａの周囲は、第１のｎ型高濃度不純物領域６ｂに囲まれる。
【００２３】
上記の第１ゲート電極５ａと第１のソース領域７と共通ドレイン領域６とＰウエル３などから第１のｎ型ＭＯＳＦＥＴ２１が形成される。また、第２ゲート電極５ｂと第２のソース領域８と共通ドレイン領域６とＰウエル２などから第２のｎ型ＭＯＳＦＥＴ２２が形成される。
【００２４】
シリコン基板１の上には、第１のｎ型ＭＯＳＦＥＴ２１、第２のｎ型ＭＯＳＦＥＴ２２、ＳＴＩ２などを覆う層間絶縁膜１２が形成されている。層間絶縁膜１２のうちシリサイドブロック層１０の中央の開口部１０ａから露出する第４のｎ型高濃度不純物拡散領域６ｃの上には第１のコンタクトホール１２ａが形成されている。また、層間絶縁膜１２のうち第１、第２のソース領域７、８の上には第２、第３のコンタクトホール１２ｂ、１２ｃが形成されている。なお、図１（ａ）では、層間絶縁膜１２が省略して描かれている。
【００２５】
第１、第２及び第３のコンタクトホール１２ａ、１２ｂ、１２ｃの中にはそれぞれ第１、第２及び第３の導電プラグ１３ａ、１３ｂ、１３ｃが形成されている。第１〜第３の導電プラグ１３ａ、１３ｂ、１３ｃは、例えば、チタン層、窒化チタン層、タングステン層の積層構造から形成される。
【００２６】
第１の導電プラグ１３ａは、共有ドレイン領域６のうちシリサイドブロック層１０に囲まれる第４の高濃度不純物拡散領域６ｃのドレインコンタクト部にシリサイド層１１ａを介して接続される。また、第２の導電プラグ１３ｂは、シリサイド層１１ｂを介して第１のソース領域７のｎ型高濃度不純物拡散領域７ｂに接続され、第３の導電プラグ１３ｃは、シリサイド層１１ｃを介して第２のソース領域８のｎ型高濃度不純物拡散領域８ｂに接続される。
【００２７】
第１、第２及び第３の導電プラグ１３ａ、１３ｂ、１３ｃには、層間絶縁膜１２の上に形成される配線１４ａ、１４ｂ、１４ｃが接続される。同様に、第１、第２のゲート電極５ａ、５ｂのそれぞれの上にシリサイド層１１ｄ、１１ｅを介して導電プラグ（不図示）が接続され、それらには配線（不図示）が接続される。配線１４ａ〜１４ｃ、層間絶縁膜１２などの上には、さらに層間絶縁膜、ビア、配線などの多層配線構造が形成されるが、その詳細は省略する。
【００２８】
上記の実施形態において、ＥＳＤ保護素子に用いるＭＯＳＦＥＴ２１、２２の共有ドレイン領域６のうち第１、第２のゲート電極５ａ、５ｂ寄りの第１の高濃度不純物拡散領域６ｂとドレインコンタクト部の第４の高濃度不純物拡散領域６ｃとの間に、バラスト抵抗Ｒとして第１のｎ型低濃度不純物拡散領域６ａを形成している。また、第４の高濃度不純物拡散領域６ｃの周囲にシリサイド化を阻止するシリサイドブロック層１０を形成してその下の第１のｎ型低濃度不純物領域６ａ、即ちバラスト抵抗Ｒのシリサイド化を防止している。さらに、シリサイドブロック層１０とＳＴＩ２の境界に第１のｎ型高濃度不純物拡散領域６ｂを形成し、その上にはシリサイド層１１ａを形成している。
【００２９】
このような構造において、ＭＯＳＦＥＴ２１、２２をオン状態にしてドレインコンタクト部である第４のｎ型高濃度不純物拡散領域６ｃと第１、第２のソース領域７、８の間に電圧Ｖ０を印加してＭＯＳＦＥＴ２１、２２のリーク電流を調べたところ、図２の実線に示す結果が得られ、従来よりもリーク電流が低くなり、バラスト抵抗Ｒの抵抗値が好ましい値となる。次に、その詳細を説明する。
【００３０】
まず、従来構造を有する半導体装置の比較例を図３に図示する。図３（ａ）は比較例に係る半導体装置を示す平面図である。また、図３（ｂ）、（ｃ）は、図３（ａ）のIV−IV線、Ｖ−Ｖ線の断面、図３（ｄ）は、図３（ｃ）のうち破線で囲んだ部分の拡大断面図である。図３において、図１と同じ符号は同じ要素を示している。
【００３１】
比較例に係る半導体装置では、シリサイドブロック層５０がＳＴＩ２と離間せず、ドレイン領域６を横切ってＳＴＩ２の上に延在している。これにより、比較例の半導体装置において、シリサイドブロック層５０の下に形成される第１のｎ型高濃度不純物拡散領域６ａの両端は、図３（ｃ）に示すようにＳＴＩ２に接続され、ｎ型高濃度不純物領域６ｂに接続されない構造となっている。
【００３２】
比較例に係る半導体装置のＭＯＳＦＥＴ２３、２４をオン状態にし、第１、第２ソース領域７、８と第４のｎ型高濃度不純物拡散領域６ｃの間に電圧Ｖ０を印加し、リーク電流を調べたところ、図２の破線に示すような特性が得られた。図２によれば、従来構造を含む比較例に係る半導体装置のリーク電流は、上記実施形態に係る半導体装置のリーク電流に比べてほぼ２桁大きくなっている。
【００３３】
次に、比較例に係る半導体装置のリーク電流の発生箇所を発光分析により調べたところ、図３（ａ）のハッチングＢで示す部分、即ちシリサイドブロック層５０の下の第１のｎ型低濃度不純物拡散領域６ａの縁部で発光量が大きくなった。これにより、第１のｎ型低濃度不純物拡散領域６ａとＳＴＩ２との境界部分で局所的に大きなリーク電流が流れることが検出された。このような局所的にリーク電流が大きくなるのは次のような理由による。
【００３４】
比較例に係る半導体装置では、図３（ｄ）に示すように、シリサイドブロック層５０の下の領域における第１のｎ型低濃度不純物拡散領域６ａの深さはＳＴＩ２との境界部分Ｄで局所的に浅くなっている。
【００３５】
そのように第１のｎ型低濃度不純物拡散領域６ａの縁部が局所的に浅くなるのは、ＳＴＩ２の側部の膜厚が面方向に変化することに起因する。即ち、第１のｎ型低濃度不純物拡散領域６ａを形成するために、Ｐウエル３内にｎ型不純物をイオン注入すると、ＳＴＩ２の縁では不純物イオンが貫通してＰウエル２に注入され、その注入深さはＳＴＩ２の膜厚が増えるほど浅くなる。このように、第１のｎ型低濃度不純物拡散領域６ａの縁部が局所的に浅く、薄くなると、その部分で電界が集中し、電界密度が局所的に高くなってリーク電流が大きくなり易い。
【００３６】
これに対して上記実施形態に係る半導体装置では、第１のｎ型低濃度不純物領域６ａの縁部には深くて厚い第１の高濃度不純物拡散領域６ｂが接合されるので、その縁部において局所的な電界集中が生じ難くなり、リーク電流の流れが防止される。
【００３７】
次に、本実施形態に係る半導体装置の形成工程の一例を図４〜図１０を参照して説明する。なお、以下に説明する半導体装置における保護素子領域のＭＯＳＦＥＴは、図１に示す構造とは異なる構造を有している。
【００３８】
最初に、図４（ａ）の断面に示す構造を形成するまでの工程を説明する。
図４（ａ）は、シリコン基板１のうち内部素子領域Ｓ１と保護素子領域Ｓ２を示し、内部素子領域Ｓ１ではＳＴＩ２に囲まれた第１のＮウエル３１と第１のＰウエル３２が形成され、保護素子領域Ｓ２ではＳＴＩ２に囲まれた第２のＮウエル３３と第２のＰウエル３４が形成されている。第１、第２のＮウエル３１、３３と第２、第３のＰウエル３２、３４はそれぞれＭＯＳＦＥＴが形成される領域であり、さらに第２のＰウエル３４は、上記と同様なシリサイドブロック層が形成されるドレイン領域を有している。
【００３９】
第１、第２のＮウエル３１、３３と第１第２のＰウエル３２、３４のそれぞれにはゲート絶縁膜４１ａ、４１ｂ、４１ｃ、４１ｄを介して第１、第２、第３及び第４のゲート電極５１、５２、５３、５４が形成されている。ゲート絶縁膜４１ａ、４１ｂ、４１ｃ、４１ｄとして例えばシリコン基板１の表面を熱酸化することにより形成されるシリコン酸化膜が適用される。また、第１、第２、第３及び第４のゲート電極５１、５２、５３、５４は、例えばゲート絶縁膜４１ａ、４１ｂ、４１ｃ、４１ｄの上にＣＶＤ法により形成したポリシリコン膜をフォトリソグラフィー技術とエッチング技術を用いてパターニングすることにより形成される。
【００４０】
次に、シリコン基板１の上にフォトレジストを塗布し、これに露光、現像等を施すことにより、図４（ｂ）の断面に示す第１のレジストパターン４２を形成する。第１レジストパターン４２は、第１、第２のＮウエル３１、３３と第１のＰウエル３２を覆い、第２のＰウエル３４を露出する形状を有している。
【００４１】
その後に、第１レジストパターン４２、ＳＴＩ２及び第４のゲート電極５４をマスクにし、第２のＰウエル３４内にリンイオン（Ｐ＋）を注入することにより、第４のゲート電極５４の両側方に浅いｎ型低濃度不純物拡散領域を形成する。それらのｎ型低濃度不純物拡散領域はＬＤＤ構造のｎ型エクステンション領域６１ａ、６２ａとなる。ここで、広い側のｎ型エクステンション領域６１ａが形成される領域はドレイン領域６となる。この工程におけるイオン注入はシリコン基板１を段階的に四方向に傾け、それぞれのドーズ量を例えば約１×１０１３／ｃｍ２とし、加速度を例えば約３５ｋｅＶとする。このイオン注入時には、第４のゲート電極５４内にＰ＋が注入される。
【００４２】
第１のレジストパターン４２を除去した後に、シリコン基板１の上に新たにフォトレジストを塗布し、これに露光、現像等を施すことにより、図４（ｃ）の断面に示す第２のレジストパターン４３を形成する。第２のレジストパターン４３は、第１、第２のＰウエル３２、３４と第１のＮウエル３１を覆い、第２のＮウエル３３を露出する形状を有する。
【００４３】
その後に、第２のレジストパターン４３、ＳＴＩ２及び第３のゲート電極５３をマスクに使用し、第２のＮウエル３３のうち第３のゲート電極の両側にフッ化ホウ素イオン（ＢＦ＋）を注入することにより浅いｐ型低濃度不純物拡散領域を形成する。それらのｐ型低濃度不純物拡散領域をＬＤＤ構造のｐ型エクステンション領域６３ａ、６４ａとして適用する。この場合、イオン注入のドーズ量を例えば約４×１０１３／ｃｍ２とし、加速度を例えば約１０ｋｅＶとする。このイオン注入時には、第３のゲート電極５３内にＢＦ＋が注入される。
【００４４】
第２のレジストパターン４３を除去した後に、シリコン基板１の上に新たにフォトレジストを塗布し、これに露光、現像等を施し、図５（ｂ）の断面図に示すような第３のレジストパターン４４を形成する。第４のレジストパターン４４は、第１、第２のＮウエル３１、３３を覆うとともに、第１のＰウエル３２を露出する形状を有する。さらに、第３のレジストパターン４４は、図５（ａ）、（ｂ）の平面図、断面図に示すように、第２のＰウエル３４のうちドレイン側のｎ型エクステンション領域６１ａの一部でバラスト抵抗とドレインコンタクトを形成しようとする領域を露出し、その他の領域を覆う形状を有する。
【００４５】
その後に、第３のレジストパターン４４、ＳＴＩ２、第２のゲート電極５２をマスクに使用し、第１のＰウエル３２の中と第２のＰウエル３４のドレイン領域の一部の中に砒素イオン（Ａｓ＋）を注入する。このイオン注入時の条件として、ドープ量を例えば約１．０７×１０１５／ｃｍ２とし、加速度を例えば約３ｋｅＶとする。これにより、第２のゲート電極５２の両側方の第１のＰウエル３２内に、ＬＤＤ構造のｎ型エクステンション領域６５ａ、６６ａとして浅いｎ型低濃度不純物拡散領域が形成される。同時に、第２のＰウエル３４において、第４のゲート電極５４から離れたドレイン領域のｎ型エクステンション領域６１ａの一部に重ねて形成されるｎ型不純物拡散領域の一部をバラスト抵抗領域６１ｒとする。
【００４６】
これに続いて、第１のＰウエル３２の中と第２のＰウエル３４のドレイン領域の一部の中にＢＦ＋を注入することによりｎ型エクステンション領域６５ａ、６６ａとバラスト抵抗領域６１ｒの下にｐ型ポケット領域６５ｐ、６６ｐ、６１ｐを形成する。このイオン注入はシリコン基板１を四方向に傾けて行い、それぞれの角度でのイオン注入は、ドーズ量を例えば約９．６×１０１２／ｃｍ２とし、加速度を例えば約３５ｋｅＶの条件とする。これらのイオン注入時には、第２のゲート電極５２内にドーズ量の多いＡｓイオンとドーズ量の少ないホウ素イオンが注入される。
【００４７】
第３のレジストパターン４４を除去した後に、シリコン基板１の上にフォトレジストを塗布し、これに露光、現像等を施すことにより、図６（ａ）に示す第４のレジストパターン４５を形成する。第４のレジストパターン４５は、第１、第２のＰウエル３２、３４と第２のＮウエル３３を覆うとともに、第１のＮウエル３１を露出する形状を有する。その後に、第４のレジストパターン４５、ＳＴＩ２及び第１のゲート電極５１をマスクに使用し、第１のＮウエル３１のうち第１のゲート電極５１の両側にホウ素イオン（Ｂ＋）を注入する。これにより形成される浅いｐ型低濃度不純物拡散領域をＬＤＤ構造のｐ型エクステンション領域６７ａ、６８ａとして適用する。この場合、ドーズ量を例えば約３．６×１０１４／ｃｍ２とし、加速度を例えば約０．５ｋｅＶとする。
【００４８】
これに続いて、Ａｓ＋を注入することによりｐ型エクステンション領域６７ａ、６８ａの下にｎ型ポケット領域６７ｐ、６８ｐを形成する。このイオン注入はシリコン基板を四方向に傾けて行い、それぞれの角度においてドーズ量を例えば約６．５×１０１２／ｃｍ２とし、加速度を例えば約８０ｋｅＶとする。これらのイオン注入時には、第１のゲート電極５１内にドーズ量の多いＢＦ＋とドーズ量の少ないＡｓ＋が注入される。その後に、第４のレジストパターン４５を除去する。
【００４９】
次に、図６（ｂ）に示すように、シリコン基板１の上に、絶縁膜５９としてシリコン酸化膜をＣＶＤ法により形成し、第１〜第４のゲート電極５１、５２，５３、５４を覆う。その後に、絶縁膜５９の上にフォトレジストを塗布し、これに露光、現像等を施すことにより第６のレジストパターン４６を形成する。第６のレジストパターン４６は、第１、第２のＮウエル３１、３３及び第１のＰウエル３２の上の領域を開口するとともに、第２のＰウエル３４内で第４のゲート電極５４から離れたバラスト抵抗領域６１ｒを覆う形状を有する。第６のレジストパターン４６は、バラスト抵抗領域６１ｒでは、その周囲のＳＴＩ２との間に隙間を有し、さらに第４のゲート電極５４から最も離れたＳＴＩ２寄りにドレインコンタクト領域を囲む平面Ｕ字形状を有している。
【００５０】
この後に、絶縁膜５９を略垂直方向にエッチバックし、図７（ｂ）の断面図に示すように第１〜第４のゲート電極５１〜５４の側壁にサイドウォール４９ａ、４９ｂ、４９ｃ、４９ｄとして残し、第１〜第４のゲート電極５１〜５４の上面を露出する。また、図７（ａ）、（ｂ）の平面と断面に示すように、第２のＰウエル３４では、第６のレジストパターン４６の下に平面Ｕ字状の絶縁膜５９がシリサイドブロック層５９ｓとして残される。その後に、第６のレジストパターン４６を除去する。
【００５１】
これにより、第２のＰウエル３４において、シリサイドブロック層５９ｓは、第４のゲート電極５４から離れ、ＳＴＩ２の端部から離間して間隙ｘが形成される。なお、第２のＰウエル３４において、シリサイドブロック層４９ｓに対して第４のゲート電極５４と反対側にある領域はドレインコンタクト領域６０となり、シリサイドブロック層５９ｓにより平面Ｕ字状に囲まれている。
【００５２】
次に、図８（ａ）、（ｂ）の構造を形成するまでの工程を説明する。
まず、シリコン基板１の上に新たにフォトレジストを塗布し、これに露光、現像等を施すことにより第７のレジストパターン（不図示）を形成する。第７のレジストパターンは、第１、第２のＮウエル３１、３３を露出するとともに、第１、第２のＰウエル３２、３４を覆う形状を有する。その後に、第１、第３のゲート電極５１．５３とサイドウォール５９ａ、５９ｃをマスクにして第１、第２のＮウエル３１、３３内にｐ型不純物イオンであるＢ＋を注入する。この場合、ドーズ量を例えば約４×１０１５／ｃｍ２とし、加速度を例えば約５ｋｅＶとする。
【００５３】
これにより、第１、第２のＰウエル３１、３３のうち第１、第３のゲート電極５１、５３、サイドウォール５９ａ、５９ｃのそれぞれの両側方にｐ型高濃度不純物拡散領域６７ｂ、６８ｂ、６３ｂ、６４ｂを形成する。ｎ型高不純物核酸領域６７ｂ、６８ｂ、６３ｂ、６４ｂは、それよりも浅いｎ型エクステンション領域６７ａ、６８ａ、６３ａ、６４ａとともにＬＤＤ構造のｐ型ソース／ドレイン領域６７、６８、６３、６４となる。
【００５４】
第７のレジストパターン（不図示）を除去した後に、シリコン基板１上にフォトレジストを塗布し、これに露光、現像等を施すことにより図８（ｂ）に示すような第８のレジストパターン４７を形成する。第８のレジストパターン４７は、第１、第２のＰウエル３２、３４を露出するとともに、第１、第２のＮウエル３１、３３を覆う形状を有する。その後に、第１、第２のＰウエル３２、３４のそれぞれにＳＴＩ２と第２、第４のゲート電極５２、５４とサイドウォール５９ｂ、５９ｄをマスクにしてｎ型不純物イオンを第１、第２のＰウエル３２、３４に２回注入する。１回目のイオン注入は、ｎ型不純物イオンであるＰ＋を例えば約１×１０１５／ｃｍ２のドーズ量で例えば約１８ｋｅＶの加速度を条件とする。２回目のイオン注入は、Ｐ＋を例えば約６×１０１５／ｃｍ２のドーズ量で例えば約１１ｋｅＶの加速度を条件とする。
【００５５】
これにより、第１のＰウエル３２のうち第２のゲート電極５２、サイドウォール５９ｂの両側方には、ｎ型高濃度不純物拡散領域６５ｂ、６６ｂが形成される。ｎ型高濃度不純物領域６５ｂ、６６ｂは、それより浅いｎ型エクステンション領域６５ａ、６６ａとともにＬＤＤ構造のｎ型ソース／ドレイン領域６５、６６となる。
【００５６】
また、第２のＰウエル３４のうち第４のゲート電極５４及びサイドウォール５９ｄの両側にはｎ型高濃度不純物拡散領域６１ｂ、６２ｂが形成される。ｎ型高濃度不純物拡散領域６１ｂ、６２ｂは、それより浅いｎ型エクステンション領域６１ａ、６２とともにＬＤＤ構造のｎ型ソース／ドレイン領域６１、６２となる。また、ＳＴＩ２の縁部とシリサイドブロック層５９ｓの間の領域には、図８（ａ）に示すように、ｎ型エクステンション領域６１ａより深くて厚いｎ型高濃度不純物拡散領域６１ｂが形成される。この場合、シリサイドブロック層５９ｓは、ｎ型不純物イオンを防御するので、その下の浅いｎ型不純物領域がバラスト抵抗領域６１ｒとしてそのまま残され、その側部はそれより深いｎ型高濃度不純物拡散領域６１ｂに接続する。ｎ型のバラスト抵抗領域６１ｒは、ｎ型高濃度不純物拡散領域６１ｂよりも低濃度となっている。
【００５７】
第８のレジストパターン４７を除去した後に、コバルト、ニッケル、チタンなどの金属膜をスパッタ法によりシリコン基板１の上に形成する。その後に、金属膜とシリコン基板１を加熱することにより、ポリシリコンから形成された第１〜第４のゲート電極５１〜５４の上部をシリサイド化し、同時にｐ型高濃度不純物拡散領域６７ｂ、６８ｂ、６３ｂ、６４ｂとｎ型高濃度不純物領域６５ｂ、６６ｂ、６１ｂ、６２ｂのそれぞれの上部をシリサイド化する。
【００５８】
その後に、金属膜を除去することにより、図９（ａ）、（ｂ）の平面図、断面図に示すように、第１〜第４のゲート電極５１〜５４の上部にシリサイド層６９ａ、６９ｂ、６９ｃ、６９ｄを形成し、ｐ型ソース／ドレイン領域６７、６８、６３、６４のｐ型高濃度不純物拡散領域６７ｂ、６８ｂ、６３ｂ、６４ｂの表面とｎ型ソース／ドレイン領域６５、６６、６１、６２のｎ型高不純物領域６５ｂ、６６ｂ、６１ｂ、６２ｂの表面にシリサイド層６９ｅ、６９ｆ、６９ｇ、６９ｈ、６９ｉ、６９ｊ、６９ｋ、６９ｌを形成する。この場合、第２のＰウエル３４において、シリサイドブロック層５９ｓに覆われたバラスト抵抗領域６１ｒのシリサイド化が防止されるが、その周囲にはシリサイド層６９ｋが形成され、ドレインコンタクト領域６０のｎ型高濃度不純物領域６１ｂの表面にもシリサイド層６９ｋが形成される。
【００５９】
これにより、第１のＮウエル３１には、第１のゲート電極５１、ｐ型ソース／ドレイン領域６７、６８などを有する第１のｐ型ＭＯＳＦＥＴｔ１が形成される。また、第１のＰウエル３２には、第２のゲート電極５２、ｎ型ソース／ドレイン領域６５、６６などを有する第１のｎ型ＭＯＳＦＥＴｔ２が形成される。また、第２のＮウエル３３には、第３のゲート電極５３、ｐ型ソース／ドレイン領域６３、６４などを有する第２のｐ型ＭＯＳＦＥＴｔ３が形成される。また、第２のＰウエル３４には、第４のゲート電極５４、ｎ型ドレイン領域６１、ｎ型ソース領域６２などを有する第２のｎ型ＭＯＳＦＥＴｔ４が形成される。また、第２のｎ型ＭＯＳＦＥＴｔ４のｎ型ドレイン領域６１とドレインコンタクト領域６０の間にはバラスト抵抗領域６１ｒが接続している。
【００６０】
なお、保護素子領域Ｓ２には、第２のｎ型ＭＯＳＦＥＴｔ４が複数形成されてもよい。また、保護素子領域Ｓ２に形成される第２のｐ型ＭＯＳＦＥＴｔ４にもシリサイドブロック層とバラスト抵抗領域を形成してもよい。
【００６１】
次に、図１０（ａ）、（ｂ）の平面図、断面図に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１の上に層間絶縁膜７０として例えばシリコン酸化膜を形成し、その後に導電プラグ７１ａ〜７１ｈ、７１ｘ、配線７３ａ〜７３ｈ、７３ｘを形成する。例えば、フォトリソグラフィー技術とエッチング技術により、層間絶縁膜７０のうちｐ型ソース／ドレイン領域６３、６４、６７、６８、ｎ型ソース／ドレイン領域６５、６６、ｎ型ドレイン領域６１、ｎ型ソース領域６２、第１〜第４のゲート電極５１〜５４のそれぞれの上にコンタクトホールを形成する。ついで、各コンタクトホール内にＴｉ、ＴｉＮ、タングステンなどの金属膜を形成するなどの工程により導電プラグ７１ａ〜７１ｈ、７１ｘを形成する。さらに、導電プラグ７１ａ〜７１ｈ、７０ｘの上端に接続する配線７３ａ〜７３ｈ、７３ｘを層間絶縁膜７０上に形成する。配線は、層間絶縁膜７０の上に二層目の層間絶縁膜７２を形成し、さらに配線溝を形成してその溝内に銅を埋め込むことにより形成してもよい。或いは、アルミニウム、アルミニウム合金などの金属膜をパターニングすることにより形成してもよい。そのような配線、導電プラグ、層間絶縁膜の形成を繰り返すことによりシリコン基板の上方に多層配線構造を形成する。
【００６２】
以上のような半導体装置の製造方法によれば、第２のＰウエル３４に隣接するＳＴＩ２から離間してシリサイドブロック層５９ｓを形成し、その間のＰウエル３４内に深いｎ型高濃度不純物拡散領域６１ｂを形成し、その上にシリサイド層６９ｋを形成している。これにより、工程を増やすことなく、シリサイドブロック層５９ｓの下のバラスト抵抗領域６１ｒにリーク電流が流れることを防止することができる。また、バラスト抵抗領域６１ｒの下に、バラスト抵抗領域６１ｒとは反対導電型のポケット領域６１ｐを形成したので、バラスト抵抗領域６１ｒから空乏層が広がることを防止し、リーク電流を抑制することができる。なお、シリサイドブロック層５９ｓとＳＴＩ２の隙間は、電流が流れにくいように調整される。
【００６３】
ここで挙げた全ての例および条件的表現は、発明者が技術促進に貢献した発明および概念を読者が理解するのを助けるためのものであり、ここで具体的に挙げたそのような例および条件に限定することなく解釈され、また、明細書におけるそのような例の編成は本発明の優劣を示すこととは関係ない。本発明の実施形態を詳細に説明したが、本発明の精神および範囲から逸脱することなく、それに対して種々の変更、置換および変形を施すことができると理解される。
【符号の説明】
【００６４】
１  シリコン基板
２  ＳＴＩ
３  Ｐウエル
４  ゲート絶縁膜
５ａ、５ｂ  ゲート電極
６ａ、７ａ、８ａ  ｎ型低濃度不純物拡散領域
６ｂ、６ｃ、７ｂ、８ｂ  ｎ型高濃度不純物拡散領域
９  サイドウォール
１０  シリサイドブロック層
１１ａ〜１１ｅ  シリサイド層
１３ａ〜１３ｃ  導電プラグ
Ｒ  バラスト抵抗
３１、３３  Ｎウエル
３２、３４  Ｐウエル
４１ａ〜４１ｄ  ゲート絶縁膜
５０  シリサイドブロック層
５１〜５４  ゲート電極
５９ａ〜５９ｄ  サイドウォール
５９ｓ  シリサイドブロック層
６０  ドレインコンタクト領域
６１  ｎ型ドレイン領域
６２  ｎ型ソース領域
６３，６４、６７、６８  ｐ型ソース／ドレイン領域
６５，６６  ｐ型ソース／ドレイン領域
６１ｒ  バラスト抵抗領域
６１ａ、６２ａ、６５ａ、６５ａ  ｎ型エクステンション領域
６１ｂ、６２ｂ、６５ｂ、６５ｂ  ｎ型高濃度不純物拡散領域
６３ａ、６４ａ、８６ａ、６８ａ  ｐ型エクステンション領域
６３ｂ、６３ｂ、６３ｂ、６３ｂ  ｐ型高濃度不純物拡散領域
６９ａ〜６９ｌ  シリサイド層
７１ａ〜７１ｈ  導電プラグ
ｘ  間隙
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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