(57)【要約】【課題】耐タンパー性が高く何回でも繰り返し論理をとることが可能な論理回路及びその駆動方法を提供する。【解決手段】第１及び第２の強誘電体キャパシタ群と、第１の強誘電体キャパシタ群から読み出された電荷量を検出し、第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する評価回路と、第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第２の強誘電体キャパシタ群に転送して第２の強誘電体キャパシタ群に書き込む第１の転送回路と、第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第１の強誘電体キャパシタ群に転送して第１の強誘電体キャパシタ群に書き込む第２の転送回路とを有する。【選択図】図３１
2014204146.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の強誘電体キャパシタ群と、
前記第１の強誘電体キャパシタ群に接続され、前記第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する評価回路と、
前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第２の強誘電体キャパシタ群に転送して前記第２の強誘電体キャパシタ群に書き込む第１の転送回路と、
前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送して前記第１の強誘電体キャパシタ群に書き込む第２の転送回路と
を有することを特徴とする論理回路。
【請求項２】
請求項１記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第２の強誘電体キャパシタ群への書き込み電流を出力とする第１のカレントミラー回路を有し、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第１の強誘電体キャパシタ群への書き込み電流を出力とする第２のカレントミラー回路を有する
ことを特徴とする論理回路。
【請求項３】
請求項１記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群から読み出した電荷を前記第２の強誘電体キャパシタ群に転送する第１のチャージトランスファアンプを有し、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群から読み出した電荷を前記第１の強誘電体キャパシタ群に転送する第２のチャージトランスファアンプを有する
ことを特徴とする論理回路。
【請求項４】
請求項１又は２記載の論理回路において、
前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
前記第１の転送回路は、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
前記第２の転送回路は、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
ことを特徴とする論理回路。
【請求項５】
第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する論理回路の駆動方法であって、
前記第１の強誘電体キャパシタ群の読み出しを行う際に、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第２の強誘電体キャパシタ群に転送することにより、前記電荷保持状態を前記第２の強誘電体キャパシタ群によりバックアップし、
前記第２の強誘電体キャパシタ群の読み出しを行い、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送することにより、バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群に書き戻す
ことを特徴とする論理回路の駆動方法。
【請求項６】
請求項５記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群から読み出された電荷を増幅して前記第２の強誘電体キャパシタ群に書き込む
ことを特徴とする論路回路の駆動方法。
【請求項７】
請求項５又は６記載の論理回路の駆動方法において、
前記第２の強誘電体キャパシタ群から読み出された電荷を増幅して前記第１の強誘電体キャパシタ群に書き込む
ことを特徴とする論理回路の駆動方法。
【請求項８】
請求項５乃至７のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
前記電荷保持状態をバックアップする際に、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群を書き戻す際に、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
ことを特徴とする論理回路の駆動方法。
【請求項９】
請求項５乃至８のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタから読み出された総電荷量をもとに論理合成の結果を評価する
ことを特徴とする論理回路の駆動方法。
【請求項１０】
請求項５乃至８のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタのそれぞれから読み出された電荷量のうちの最大値をもとに論理合成の結果を評価する
ことを特徴とする論理回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを用いた論理回路及びその駆動方法に関する。
【背景技術】
【０００２】
近年、半導体チップ内部にプログラムやコードを格納する必要性やパスワードなどの極秘情報を格納する必要性が高まっており、より耐タンパー性の高い論理回路の実現が求められている。耐タンパー性を考慮した論理回路としては、ダイナミック・フィールド・プログラマブル・ロジック（Dynamic Field Programmable Logic）等が知られている。ダイナミック・フィールド・プログラマブル・ロジックは、強誘電体メモリ等の不揮発性ラッチのデータ信号を用いてＣＭＯＳ論理回路のプログラミングを行うことにより、耐タンパー性を高めた論理回路である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−２７５７９０号公報
【特許文献２】特開平０７−１０６５２８号公報
【特許文献３】特表平０８−５１１８９５号公報
【特許文献４】特開２００２−２４６４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の論理回路では、データ信号をＣＭＯＳ論理回路に入力する際に一旦ＣＭＯＳ振幅信号が出力されるため、それをハッキングして機能をコピーされる虞があった。また、強誘電体メモリは読み出しに伴い記憶情報が破壊されるため、１回しか使用できなかった。このため、より耐タンパー性が高く何回でも繰り返し論理をとることができる論理回路の実現が望まれていた。
【０００５】
本発明の目的は、耐タンパー性が高く何回でも繰り返し論理をとることが可能な論理回路及びその駆動方法を提供することにある。
【課題を解決するための手段】
【０００６】
実施形態の一観点によれば、第１及び第２の強誘電体キャパシタ群と、前記第１の強誘電体キャパシタ群に接続され、前記第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する評価回路と、前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第２の強誘電体キャパシタ群に転送して前記第２の強誘電体キャパシタ群に書き込む第１の転送回路と、前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送して前記第１の強誘電体キャパシタ群に書き込む第２の転送回路とを有する論理回路が提供される。
【０００７】
また、実施形態の他の観点によれば、第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する論理回路の駆動方法であって、前記第１の強誘電体キャパシタ群の読み出しを行う際に、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第２の強誘電体キャパシタ群に転送することにより、前記電荷保持状態を前記第２の強誘電体キャパシタ群によりバックアップし、前記第２の強誘電体キャパシタ群の読み出しを行い、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送することにより、バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群に書き戻す論理回路の駆動方法が提供される。
【発明の効果】
【０００８】
開示の論理回路及びその駆動方法によれば、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。また、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタの読み出し及び書き戻しは電荷転送のみで実現できるので、ＣＭＯＳレベルで動作を行う場合と比較して耐タンパー性を向上することができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、強誘電体キャパシタを用いた論理回路の原理を示す図である。
【図２】図２は、強誘電体キャパシタを用いた論理回路における合成電荷の検出方法の一例を示す回路図である。
【図３】図３は、読み出された総電荷量をもとに論理値の評価を行う方法を示す図である。
【図４】図４は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その１）である。
【図５】図５は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その２）である。
【図６】図６は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その３）である。
【図７】図７は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その４）である。
【図８】図８は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その５）である。
【図９】図９は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その６）である。
【図１０】図１０は、第１実施形態による論理回路の構造及び駆動方法を示す回路図（その７）である。
【図１１】図１１は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その１）である。
【図１２】図１２は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その２）である。
【図１３】図１３は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その３）である。
【図１４】図１４は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その４）である。
【図１５】図１５は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その５）である。
【図１６】図１６は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その６）である。
【図１７】図１７は、第２実施形態による論理回路の構造及び駆動方法を示す回路図（その７）である。
【図１８】図１８は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その１）である。
【図１９】図１９は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その２）である。
【図２０】図２０は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その３）である。
【図２１】図２１は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その４）である。
【図２２】図２２は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その５）である。
【図２３】図２３は、第３実施形態による論理回路の構造及び駆動方法を示す回路図（その６）である。
【図２４】図２４は、第４実施形態による論路回路の構造及び駆動方法を示す回路図である。
【図２５】図２５は、第５実施形態による論路回路の構造及び駆動方法を示す回路図である。
【図２６】図２６は、第６実施形態による論路回路の構造及び駆動方法を示す回路図である。
【図２７】図２７は、スクランブル回路の基本構成を示す回路図である。
【図２８】図２８は、セレクタの基本構成を示す回路図である。
【図２９】図２９は、第７実施形態による論路回路の構造及び駆動方法を示す回路図（その１）である。
【図３０】図３０は、第７実施形態による論路回路の構造及び駆動方法を示す回路図（その２）である。
【図３１】図３１は、第８実施形態による論理回路の構造を示す回路図である。
【図３２】図３２は、第８実施形態による論理回路の駆動方法を示す回路図（その１）である。
【図３３】図３３は、第８実施形態による論理回路の駆動方法を示す回路図（その２）である。
【図３４】図３４は、第９実施形態による論理回路の構造を示す回路図である。
【図３５】図３５は、第９実施形態による論理回路の駆動方法を示す回路図（その１）である。
【図３６】図３６は、第９実施形態による論理回路の駆動方法を示す回路図（その２）である。
【図３７】図３７は、第１０実施形態による論路回路の構造及び駆動方法を示す回路図である。
【図３８】図３８は、第１１実施形態による論路回路の構造及び駆動方法を示す回路図である。
【図３９】図３９は、一般的な４キャパシタタイプの不揮発性ラッチ回路の例を示す回路図である。
【図４０】図４０は、第１２実施形態による不揮発性ラッチ回路の構造を示す回路図（その１）である。
【図４１】図４１は、第１２実施形態による不揮発性ラッチ回路の構造を示す回路図（その２）である。
【発明を実施するための形態】
【００１０】
［第１実施形態］
第１実施形態による論理回路及びその駆動方法について図１乃至図１０を用いて説明する。
【００１１】
図１は、強誘電体キャパシタを用いた論理回路の原理を示す図である。図２は、強誘電体キャパシタを用いた論理回路における合成電荷の検出方法の一例を示す回路図である。図３は、読み出された総電荷量をもとに論理値の評価を行う方法を示す図である。図４乃至図１０は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。
【００１２】
はじめに、本実施形態による論理回路を説明する前に、強誘電体キャパシタを用いた論理回路の原理について図１を用いて説明する。
【００１３】
図１に示す回路は、複数の強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃと、複数の強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃに接続されたコンパレータ１０とを有している。キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの一方の電極（下部電極、共通電極又はプレート電極とも呼ぶ）は、互いに接続され、コンパレータ１０の入力端子に接続されている。キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの他方の電極（上部電極とも呼ぶ）には入力信号Ａ，Ｂ，Ｃがそれぞれ入力され、コンパレータ１０からは判定値である出力信号Ｘが出力される。ここでは、３つの強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃを有する場合を示すが、強誘電体キャパシタ１０の数は、これに限定されるものではない。
【００１４】
強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃは、自発分極方向をもち、電極への印加電圧により電圧−電荷のヒステリシス特性を示す。電極間に加える電圧差が正又は負の値である＋Ｖｃ、−Ｖｃを超えると、内部の自発分極方向が反転したとき、多くのチャージを放出又は吸収する。なお、Ｖｃは抗電圧と呼ばれる。
【００１５】
ここで、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃに、予め所定の自発分極方向をプログラムしておくものとする。ここでは、図において上向きの分極をＵ分極と定義し、図において下向きの分極をＰ分極と定義するものとする。
【００１６】
強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの上部電極に信号Ａ，Ｂ，Ｃを入力して上部電極の電位を上げると、電界の方向と強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの自発分極方向との関係に応じて、下部電極からキャパシタに吸収される電荷量が変化する。すなわち、Ｕ分極である強誘電体キャパシタでは下部電極側から吸収される電荷量が少量となり、Ｐ分極である強誘電体キャパシタでは下部電極側から吸収される電荷量が多量となる。これにより、アナログ的に重みづけをもった信号Ａ，Ｂ，Ｃの合成を実現することができる。
【００１７】
合成したアナログ電荷量は、電圧センスならば浮遊容量へ充電してその電圧により、電流センスならば電圧を一定として電流値により、コンパレータ１０でハイレベル（Ｈ）かローレベル（Ｌ）かの２値の判定が行われる。すなわち、プログラマブルな重みづけをした、信号Ａ，Ｂ，Ｃの合成を行うことができる。コンパレータ１０は、ラッチアンプと基準電圧で構成することや、演算増幅器（OpeAmp）で基準電圧との比較を行うことで実現することができる。
【００１８】
次に、強誘電体キャパシタを用いた論理回路における合成電荷の検出方法の一例について、図２を用いてより詳細に説明する。
【００１９】
強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの下部電極の共通の接続端子であるノードｎ２には、Ｐ型トランジスタＰｃｏｎｔのドレイン端子が接続されている。Ｐ型トランジスタＰｃｏｎｔのソース端子の接続端子であるノードｎ１には、制御信号が入力されるインバータ１２の出力端子と、Ｐ型トランジスタＰｃｕｒｒのソース端子とが接続されている。Ｐ型トランジスタＰｃｕｒｒのドレイン端子には、容量Ｃｔａｎｋが接続されている。Ｐ型トランジスタＰｃｏｎｔのゲート端子とＰ型トランジスタＰｃｕｒｒのゲート端子とは、互いに接続されている。Ｐ型トランジスタＰｃｏｎｔのゲート端子とＰ型トランジスタＰｃｕｒｒのゲート端子との接続端子であるノードｎ３とノードｎ２との間には、容量Ｃｂｉａｓが接続されている。こうして、Ｐ型トランジスタＰｃｏｎｔ、Ｐ型トランジスタＰｃｕｒｒ、閾値電圧制御用の電圧源としての容量Ｃｂｉａｓにより、カレントミラー回路が構成されている。Ｐ型トランジスタＰｃｕｒｒのドレイン端子と容量Ｃｔａｎｋとの接続ノードｎｏｕｔは、コンパレータ１０の入力端子に接続される。
【００２０】
強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃには、所定の自発分極方向が書き込まれているものとする。ここでは、分極が上向きでノードｎ２の電位上昇で分極反転し多くの電荷を吸収するものをＰ分極、分極が下向きでノードｎ２の電位上昇で分極の向きが変わらず少ない電荷を吸収するものをＵ分極と表すものとする。
【００２１】
強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの上部電極に入力する信号Ａ，Ｂ，Ｃをローレベル（ＧＮＤ（グラウンド）レベル）に固定している場合、インバータ１２への入力信号である制御信号がハイレベルからローレベルに立ち下がると、カレントミラー回路のＶＤＤ側のノードｎ１はローレベルからハイレベルに立ち上がる。これにより、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの下部電極の共通の接続端子であるノードｎ２は、Ｐ型トランジスタＰｃｏｎｔに流れる電流により、ローレベルであった初期状態からＶＤＤレベルへと向かって充電される。この際、容量ＣｂｉａｓによりＰ型トランジスタＰｃｏｎｔの実質の閾値電圧Ｖｔｈを０とすることで、ノードｎ２をＶＤＤまで充電するのを可能にしている。
【００２２】
ノードｎ２がハイレベルになると、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの上部電極にはローレベルの電圧が、下部電極にはハイレベルの電圧が印加されることとなり、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃには抗電圧を超える電圧が印加される。これにより、Ｐ分極の強誘電体キャパシタでは分極反転が生じ、この強誘電体キャパシタには多くの電荷が吸収される。一方、Ｕ分極の強誘電体キャパシタでは分極の向きは変わらず少ない電荷が吸収される。
【００２３】
ここで、ノードｎ２の充電電流とこれにミラーリングされた容量Ｃｔａｎｋへの充電電流は等しいため、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃに吸収される総電荷量と容量Ｃｔａｎｋに充電される総電荷量とは等しくなる。この結果、ノードｎｏｕｔの電圧は、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃに吸収された総電荷量に応じたレベルとなる。
【００２４】
ノードｎｏｕｔの電圧レベルは、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの自発分極方向に応じて変化する。すなわち、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃのうち、３つがＵ分極の場合（Ｕ×３）、１つがＰ分極で２つがＵ分極の場合（Ｐ×１＋Ｕ×２）、２つがＰ分極で１つがＵ分極の場合（Ｐ×２＋Ｕ×１）、３つがＰ分極の場合（Ｐ×３）の順に、ノードｎｏｕｔの電圧レベルは高くなる。
【００２５】
ここで、コンパレータ１０における１／０の判定レベルＶｔを、（Ｐ×３）の電圧レベルと（Ｐ×２＋Ｕ×１）の電圧レベルとの間のレベルに設定すると、総てがＰ分極であるＡＮＤの論理を判定することができる。また、判定レベルＶｔを、（Ｐ×１＋Ｕ×２）の電圧レベルと（Ｕ×３）との間のレベルに設定すると、総てがＵ分極であるＮＯＲの論理を判定することができる（図３参照）。このように、３つの強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃに書き込まれた情報の論理合成を、アナログ量で行うことができる。
【００２６】
インバータ１２に入力する信号に同期して立ち上がる信号Ａ，Ｂ，Ｃを強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃに入力する場合、各強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃに吸収される電荷量は、０である場合を含めると、Ｐ、Ｕ、０（Ｐ＞Ｕ＞０）の３値となる。
【００２７】
この場合、信号Ａがローレベルで強誘電体キャパシタＣｆａがＰ分極、信号Ｂがローレベルで強誘電体キャパシタＣｆｂがＰ分極、且つ、信号Ｃがローレベルで強誘電体キャパシタＣｆｃがＰ分極の場合に限って、３Ｐレベルとなる。つまり、各信号Ａ，Ｂ，Ｃのレベルと強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの自発分極方向との論理をとったうえで同期パルス駆動される信号Ａ，Ｂ，Ｃに対してＮＯＲ合成ができるようになる。例えば、信号Ａがハイレベルで強誘電体キャパシタＣｆａがＰ分極、信号Ｂがローレベルで強誘電体キャパシタＣｆｂがＰ分極、且つ、信号Ｃがローレベルで強誘電体キャパシタＣｆｃがＰ分極では、条件は不成立となる。或いは、信号Ａがローレベルで強誘電体キャパシタＣｆａがＵ分極、信号Ｂがローレベルで強誘電体キャパシタＣｆｂがＰ分極、且つ、信号Ｃがローレベルで強誘電体キャパシタＣｆｃがＰ分極でも、条件は不成立となる。
【００２８】
読み出し、すなわち論理値の評価時の動作原理は以上のようであるが、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの自発分極方向は１回のオペレーション後には総てＵ分極になる。このため、再度動作させるためには初期の自発分極方向を再び設定する必要がある。そこで、本実施形態による論理回路では、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの読み出し後、初期状態への書き戻しを行う。
【００２９】
次に、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの読み出し後に書き戻しを行う方法について、図４乃至図９を用いて説明する。
【００３０】
強誘電体キャパシタの読み出し後の書き戻しには、評価用の強誘電体キャパシタ（以下、「評価用キャパシタ」と呼ぶ）のほかに、バックアップ用の強誘電体キャパシタ（以下、「スレイブキャパシタ」と呼ぶ）を用いる。
【００３１】
ここでは、一つの強誘電体キャパシタの読み出しから書き戻しまでを説明するが、複数の評価用キャパシタを用いる場合には、これらに対応して複数のスレイブキャパシタが用いられる。本願明細書では、評価用キャパシタやスレイブキャパシタを複数用いる場合、これらを「強誘電体キャパシタ群」と表現することもある。
【００３２】
評価用キャパシタの読み出しから書き戻しまでは、例えば図４乃至図７に示す４つのステップにより行うことができる。
【００３３】
図４乃至図７において、上段の３つの強誘電体キャパシタが評価用キャパシタＣｆを示し、下段の３つの強誘電体キャパシタがスレイブキャパシタＣｆｘを示している。３つの強誘電体キャパシタは、一つの強誘電体キャパシタについて異なる状態を示したものである。すなわち、評価用キャパシタＣｆとスレイブキャパシタＣｆｘとの接続関係を左側に、評価用キャパシタＣｆの初期状態がＰ分極であるときの自発分極方向の変化を中央に、評価用キャパシタＣｆの初期状態がＵ分極であるときの自発分極方向の変化を右側に、それぞれ示している。
【００３４】
初期状態において、スレイブキャパシタＣｆｘはＵ分極に設定しておく。すなわち、評価用キャパシタＣｆがＰ分極のときにはスレイブキャパシタＣｆｘはＵ分極であり（図４の中央）、評価用キャパシタＣｆがＵ分極のときにもスレイブキャパシタＣｆｘはＵ分極である（図４の右側）。また、下記一連のステップにおいて、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘの上部電極には、ＧＮＤレベルの電圧を常時印加しておくものと考える。
【００３５】
まず、評価用キャパシタＣｆの読み出しを行う。評価用キャパシタＣｆの読み出しは、評価用キャパシタＣｆのプレート電極（下部電極）ＰＬＥｖａにプラス電位のパルス信号を印加することにより行う。
【００３６】
評価用キャパシタＣｆのプレート電極ＰＬＥｖａにプラス電位が印加されると、評価用キャパシタＣｆには抗電圧の大きさを超える電圧が印加されることになる。これにより、評価用キャパシタＣｆがＰ分極のときには分極反転が生じ、評価用キャパシタＣｆがＰ分極からＵ分極に変化する（図４の中央）。また、評価用キャパシタＣｆがＵ分極のときには分極反転は生じず、評価用キャパシタＣｆはＵ分極のまま維持される（図４の右側）。
【００３７】
このとき、評価用キャパシタＣｆのプレート電極ＰＬＥｖａに印加するプラス電位と同期して、スレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖにはマイナス電位を印加する。また、評価用キャパシタＣｆの上部電極とスレイブキャパシタＣｆｘの上部電極とは、Ｐ型トランジスタＱＰ１を含むチャージトランスファアンプを介して接続する。チャージトランスファアンプは、ゲート電位を固定したソースフォロアである。
【００３８】
Ｐ型トランジスタＱＰ１のゲート電圧を−Ｖｔｈの電位にすると、評価用キャパシタＣｆの読み出しに伴い発生する電荷によってＰ型トランジスタＱＰ１のソース（図面において上側）の電位が上昇する。そして、ソースの電位が上昇した分の電荷がＰ型トランジスタＱＰ１を通過してスレイブキャパシタＣｆｘに移動し、スレイブキャパシタＣｆｘが充電される。
【００３９】
評価用キャパシタＣｆの分極反転が生じたときには、スレイブキャパシタＣｆｘに分極反転に十分な電荷が送られ、スレイブキャパシタＣｆｘはＵ分極からＰ分極に変化する（図４の中央）。評価用キャパシタＣｆの分極反転が生じていないときには、スレイブキャパシタＣｆｘの分極反転に十分な電荷は送られず、スレイブキャパシタＣｆｘの分極反転は生じず、スレイブキャパシタＣｆｘはＵ分極のまま維持される（図４の右側）。すなわち、初期状態における評価用キャパシタＣｆの自発分極方向を、スレイブキャパシタＣｆｘにコピー（バックアップ）することができる。
【００４０】
次いで、評価用キャパシタＣｆとスレイブキャパシタＣｆｘとの接続を、Ｐ型トランジスタＱＰ１を含むチャージトランスファアンプ（図６）にもどす。その後、評価用キャパシタＣｆのプレート電極ＰＬＥｖａの電位及びスレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖの電位をＧＮＤレベルに戻す。このとき、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘの自発分極方向がＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図５）。
【００４１】
次いで、評価用キャパシタＣｆの書き戻しを行う。評価用キャパシタＣｆの書き戻しは、スレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖにプラス電位のパルス信号を印加することにより行う。
【００４２】
スレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖにプラス電位が印加されると、スレイブキャパシタＣｆｘには抗電圧の大きさを超える電圧が印加される。これにより、スレイブキャパシタＣｆｘがＰ分極のときには分極反転が生じ、スレイブキャパシタＣｆｘがＰ分極からＵ分極に変化する（図６の中央）。また、スレイブキャパシタＣｆｘがＵ分極のときには分極反転が生じず、スレイブキャパシタＣｆｘＵ分極のまま維持される（図６の右側）。
【００４３】
このとき、スレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖに印加するプラス電位と同期して、評価用キャパシタＣｆのプレート電極ＰＬＥｖａにはマイナス電位を印加する。また、評価用キャパシタＣｆの上部電極とスレイブキャパシタＣｆｘの上部電極とは、Ｐ型トランジスタＱＰ１を含むチャージトランスファアンプを介して接続する。
【００４４】
Ｐ型トランジスタＱＰ１のゲート電圧をＶｔｈの電位にすると、スレイブキャパシタＣｆｘの読み出しに伴い発生する電荷によってＰ型トランジスタＱＰ１のソース（図面において下側）の電位が上昇する。そして、ソースの電位が上昇した分の電荷がＰ型トランジスタＱＰ１を通過して評価用キャパシタＣｆに移動し、評価用キャパシタＣｆが充電される。
【００４５】
スレイブキャパシタＣｆｘの分極反転が生じたときには、評価用キャパシタＣｆに分極反転に十分な電荷が送られ、評価用キャパシタＣｆはＵ分極からＰ分極に変化する（図６の中央）。スレイブキャパシタＣｆｘの分極反転が生じていないときには、評価用キャパシタＣｆの分極反転に十分な電荷は送られず、評価用キャパシタＣｆの分極反転は生じず、評価用キャパシタＣｆはＵ分極のまま維持される（図６の右側）。すなわち、読み出し後の評価用キャパシタＣｆの自発分極方向を、初期状態に書き戻すことができる。
【００４６】
次いで、評価用キャパシタＣｆとスレイブキャパシタＣｆｘとの接続を、Ｐ型トランジスタＱＰ１を含むチャージトランスファアンプ（図４）に切り換える。その後、評価用キャパシタＣｆのプレート電極ＰＬＥｖａの電位及びスレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖの電位を、待機状態のＧＮＤレベルに戻す。このとき、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘがＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図７）。これにより、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘの自発分極方向は、図４の初期状態に戻る。
【００４７】
なお、図５及び図７に示すステップでは、分極反転のない常誘電体成分の容量によるチャージ移動が生じるが、評価用キャパシタＣｆとスレイブキャパシタＣｆｘとは等しい容量であり、互いに打ち消しあう。すなわち、キャパシタ電極間には不要な電位差は生じない。
【００４８】
また、図４に示すステップにおいて評価用キャパシタＣｆがＵ分極の場合、スレーブキャパシタＣｆｘの初期状態における自発分極方向もＵ分極にしておく。これにより、図４〜図７に示すステップを一周しても、プレート電極ＰＬＥｖａとプレート電極ＰＬＳｌｖとが逆相の駆動であるため、常誘電成分電荷転送は起こるが、両キャパシタの打ち消しあいによって、どちらもＵ分極の状態を維持することができる。
【００４９】
また、図４に示すステップにおいて、プレート電極ＰＬＥｖａに印加する電圧の立ち上げを図２に示すようなドライブ回路で行い、総チャージの積分値を出力することで、多数決論理をとることができる。
【００５０】
以上が、チャージトランスファアンプを用いた評価用キャパシタＣｆの書き戻しの方法の原理である。ただし、現実的には、順方向・逆方向に転送される電荷のゲインが１以下では、電荷量が次第に減衰していき、いずれデータが保持できないことになる。
【００５１】
そこで、転送電荷の増幅方法について、以下に２つの方法を示す。
【００５２】
第１の方法は、図４及び図６のステップにおいて、増強チャージを供給するための回路を追加する方法である（図８）。
【００５３】
具体的には、図４に示すステップでは、図８（ａ）に示すように、チャージトランスファ用のＰ型トランジスタＱＰ１のほかに、電荷増強用のインバータアンプと、ソースをＧＮＤレベルとして増強チャージを供給するＰ型トランジスタＱＰ２とを追加する。これにより、転送電荷の３倍〜４倍程度の電荷をスレーブキャパシタＣｆｘに供給することができる。
【００５４】
また、図６に示すステップでも同様に、図８（ｂ）に示すように、チャージトランスファ用のＰ型トランジスタＱＰ１のほかに、電荷増強用のインバータアンプと、ソースをＧＮＤレベルとして増強チャージを供給するＰ型トランジスタＱＰ２とを追加する。図８（ａ）と図８（ｂ）で電流方向は逆転するため、それぞれのインバータアンプとＰ型トランジスタのゲートの接続は異なる。これにより、転送電荷の３倍〜４倍程度の電荷を評価用キャパシタＣｆに供給することができる。
【００５５】
第２の方法は、第１の方法と同様、インバータアンプとＰ型トランジスタＱＰ２とにより電荷増強を行うものであるが、その際の電荷増強を９倍程度とし、スレイブキャパシタＣｆｘの容量を３倍程度にする方法である（図９）。
【００５６】
具体的には、図４に示すステップでは、図９（ａ）に示すように、チャージトランスファ用のＰ型トランジスタＱＰ１のほかに、電荷増強用のインバータアンプと、ソースをＧＮＤレベルとして増強チャージを供給するＰ型トランジスタＱＰ２とを追加する。また、スレイブキャパシタＣｆｘの容量を３倍程度にしておく（図では、容量の相違を判りやすくするために３つのキャパシタで表現している）。これにより、転送電荷の９倍程度の電荷をスレーブキャパシタＣｆｘに供給することができる。
【００５７】
また、図７に示すステップでは、図９（ｂ）に示すように、電荷増強は行わず、スレイブキャパシタＣｆｘから評価用キャパタＣｆに電荷を転送する。ただし、スレイブキャパシタＣｆｘの容量は第１の方法と比較して３倍であるので、転送電荷量は３倍になる。このため、一連のループでのゲインは、第１の方法と同様に９倍程度が得られる。第１の方法と同様にして更に電荷増強を行ってもよい。
【００５８】
なお、一連のループでのゲインが１以上であれば、データを連続して保持することが可能である。電荷増強用回路の電荷増強倍率やスレイブキャパシタＣｆｘの容量の大きさは、一連のループでのゲインが１以上となるように、適宜設定することが望ましい。
【００５９】
次に、評価用キャパシタＣｆに初期状態としての任意の自発分極方向を書き込む方法について、図１０を用いて説明する。
【００６０】
図１０に示すように、評価用キャパシタＣｆの上部電極とＧＮＤレベルとの間に、強制書き込み用のＮ型トランジスタＱＮ３を接続する。
【００６１】
図４の読み出しステップにおいて、評価用キャパシタＣｆのプレート電極ＰＬＥｖａがプラス電位に立ち上がった時点で、評価用キャパシタＣｆの自発分極方向にかかわらず、Ｎ型トランジスタＱＮ３をオンにしＵ分極とする。また、スレイブキャパシタＣｆｘに電荷を注入する。これにより、スレイブキャパシタＣｆｘの自発分極方向を強制的にＰ分極にする（図１０は、プレート電極ＰＬＥｖａとプレート電極ＰＬＳｌｖを駆動したあとの状態で、Ｎ型トランジスタＱＮ３がオンの状態であり、評価用キャパシタＣｆ＝Ｕ↑とスレイブキャパシタＣｆｘ＝Ｐ↓になっている状態である）。ここからプレート電極ＰＬＥｖａとプレート電極ＰＬＳｌｖとをＧＮＤにもどしＮ型トランジスタＱＮ３をオフする。この後、評価サイクル図９（ａ）から開始すれば、評価用キャパシタＣｆ＝Ｕ設定からのサイクルとなる。一方、評価サイクルを飛ばして図９（ｂ）の評価用キャパシタＣｆへの書き戻しを行えば、評価用キャパシタＣｆをＰ分極に設定することができる。評価用キャパシタＣｆの設定が終わったあと、評価サイクル＋書き戻しサイクルを通常どおり進めればよい。
【００６２】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。
【００６３】
［第２実施形態］
第２実施形態による論理回路及びその駆動方法について図１１乃至図１７を用いて説明する。図１乃至図１０に示す第１実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【００６４】
図１１乃至図１７は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。
【００６５】
本実施形態では、スレイブキャパシタＣｆｘを用いて評価用キャパシタＣｆの書き戻しを行う他の方法について説明する。
【００６６】
評価用キャパシタＣｆの読み出しから書き戻しまでは、例えば図１１乃至図１４に示す４つのステップにより行うことができる。
【００６７】
図１１乃至図１４において、上段の３つの強誘電体キャパシタが評価用キャパシタＣｆを示し、下段の３つの強誘電体キャパシタがスレイブキャパシタＣｆｘを示している。３つの強誘電体キャパシタは、一つの強誘電体キャパシタについて異なる状態を示したものである。すなわち、評価用キャパシタＣｆとスレイブキャパシタＣｆｘとの接続関係を左側に、評価用キャパシタＣｆの初期状態がＰ分極であるときの自発分極方向の変化を中央に、評価用キャパシタＣｆの初期状態がＵ分極であるときの自発分極方向の変化を右側に、それぞれ示している。
【００６８】
初期状態において、スレイブキャパシタＣｆｘは、Ｐ分極に設定しておく。すなわち、評価用キャパシタＣｆがＰ分極のときにはスレイブキャパシタＣｆｘはＰ分極であり（図１１の中央）、評価用キャパシタＣｆがＵ分極のときにもスレイブキャパシタＣｆｘはＰ分極である（図１１の右側）。
【００６９】
まず、評価用キャパシタＣｆの読み出しを行う。評価用キャパシタＣｆの読み出しの際、評価用キャパシタＣｆとスレイブキャパシタＣｆｘとの間には、Ｎ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図１１参照）。評価用キャパシタＣｆの上部電極ＴＥＬは、カレントミラー回路の入力側のＮ型トランジスタＮｃｏｎｔに接続され、ＧＮＤレベルに固定される。また、スレイブキャパシタＣｆｘの上部電極ＴＥＬはカレントミラー回路の出力側のＮ型トランジスタＮｃｕｒｒに接続される。
【００７０】
この状態で評価用キャパシタＣｆのプレート電極ＰＬＥｖａにＧＮＤレベルからＶＤＤレベルに立ち上がるパルス信号を印加すると、評価用キャパシタＣｆには抗電圧の大きさを超える電圧が印加されることになる。
【００７１】
これにより、評価用キャパシタＣｆがＰ分極のときには分極反転が生じ、評価用キャパシタＣｆがＰ分極からＵ分極に変化する（図１１の中央）。これに伴い評価用キャパシタＣｆから放出された電荷が入力側のＮ型トランジスタＮｃｏｎｔに転送され、カレントミラー回路によって増幅された分の電荷が出力側のＮ型トランジスタＮｃｕｒｒによってスレイブキャパシタＣｆｘから引き抜かれる。
【００７２】
初期状態においてスレイブキャパシタＣｆｘは、上部電極ＴＥＬをＶＤＤレベルにプリチャージし、プレート電極ＰＬＳｌｖはＶＤＤレベルに固定しておく。スレイブキャパシタＣｆｘから電荷が引き抜かれると、上部電極ＴＥＬはＶＤＤレベルからＧＮＤレベルに下がる。これにより、スレイブキャパシタＣｆｘには抗電圧の大きさを超える電圧が印加され、スレイブキャパシタＣｆｘがＰ分極からＵ分極に変化する（図１１の中央）。
【００７３】
一方、評価用キャパシタＣｆがＵ分極のときには分極反転は生じず、評価用キャパシタＣｆはＵ分極のまま維持される（図１１の右側）。このときに評価用キャパシタＣｆからカレントミラー回路の入力側のＮ型トランジスタＮｃｏｎｔに転送される電荷は少量であり、カレントミラー回路の出力側のＮ型トランジスタＮｃｕｒｒによってスレイブキャパシタＣｆｘから引き抜かれる電荷も少量である。このため、スレイブキャパシタＣｆｘの上部電極はＶＤＤレベルからほとんど変化せず、スレイブキャパシタＣｆｘはＰ分極のまま維持される（図１１の右側）。
【００７４】
次いで、評価用キャパシタＣｆのプレート電極ＰＬＥｖａの電位をＧＮＤレベルに戻し、スレイブキャパシタＣｆｘの上部電極ＴＥＬの電位をＶＤＤレベルに戻す。このとき、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘがＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図１２）。
【００７５】
次いで、評価用キャパシタＣｆの書き戻しを行う。評価用キャパシタＣｆの書き戻しの際、評価用キャパシタＣｆとスレイブキャパシタＣｆｘとの間には、Ｐ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図１３参照）。スレイブキャパシタＣｆｘの上部電極ＴＥＬは、カレントミラー回路の入力側のＰ型トランジスタＰｃｏｎｔに接続され、ＶＤＤレベルに固定される。また、評価用キャパシタＣｆの上部電極ＴＥＬは、カレントミラー回路の出力側のＰ型トランジスタＰｃｕｒｒに接続される。
【００７６】
この状態でスレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖにＶＤＤレベルからＧＮＤレベルに立ち下がるパルス信号を印加すると、スレイブキャパシタＣｆｘには抗電圧の大きさを超える電圧が印加されることになる。
【００７７】
これにより、スレイブキャパシタＣｆｘがＵ分極のときには分極反転が生じ、スレイブキャパシタＣｆｘがＵ分極からＰ分極に変化する（図１３の中央）。これに伴いカレントミラー回路の入力側のＰ型トランジスタＰｃｏｎｔからスレイブキャパシタＣｆｘに電荷が引き抜かれ、カレントミラー回路によって増幅された分の電荷がカレントミラー回路の出力側のＰ型トランジスタＰｃｕｒｒを介して評価用キャパシタＣｆに充電される。
【００７８】
初期状態において評価用キャパシタＣｆは、上部電極ＴＥＬをＧＮＤレベルにプリチャージし、プレート電極ＰＬＥｖａはＧＮＤレベルに固定しておく。評価用キャパシタＣｆが充電されると、上部電極はＧＮＤレベルからＶＤＤレベルに上がる。これにより、評価用キャパシタＣｆには抗電圧の大きさを超える電圧が印加され、評価用キャパシタＣｆがＵ分極からＰ分極に変化する（図１３の中央）。
【００７９】
一方、スレイブキャパシタＣｆｘがＰ分極のときには分極反転は生じず、スレイブキャパシタＣｆｘはＰ分極のまま維持される（図１３の右側）。このときにカレントミラー回路の入力側のＰ型トランジスタＰｃｏｎｔからスレイブキャパシタＣｆｘに引き抜かれる電荷は少量であり、カレントミラー回路の出力側のＰ型トランジスタＰｃｕｒｒによって評価用キャパシタＣｆに充電される電荷も少量である。このため、評価用キャパシタＣｆの上部電極はＧＮＤレベルからほとんど変化せず、評価用キャパシタＣｆはＵ分極のまま維持される（図１３の右側）。
【００８０】
次いで、スレイブキャパシタＣｆｘのプレート電極ＰＬＳｌｖの電位をＶＤＤレベルに戻し、評価用キャパシタＣｆの上部電極ＴＥＬの電位をＧＮＤレベルに戻す。このとき、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘの自発分極方向は、変化しない。すなわち、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘがＵ分極であればそのままＵ分極を維持し、Ｐ分極であればそのままＰ分極を維持する（図１４）。
【００８１】
以上のようにして、初期状態で評価用キャパシタＣｆがＰ分極の場合は、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘが、読み出しステップでＰ分極からＵ分極に変化し、書き戻しステップでＵ分極からＰ分極に変化して初期状態に戻る。一方、初期状態で評価用キャパシタＣｆがＵ分極の場合は、初期状態でスレイブキャパシタＣｆｘをＰ分極にしておけば、評価用キャパシタＣｆ及びスレイブキャパシタＣｆｘは読み出し及び書き戻しステップにおいて影響を受けず、分極方向が維持される。
【００８２】
本実施形態による読み出し及び書き戻しでは、プレート電極ＰＬＥｖａ，ＰＬＳｌｖに印加する電圧は、ＧＮＤレベル又はＶＤＤレベルであり、第１実施形態の場合のように−ＶＤＤレベルは不要である。これには、装置構成を簡略化できる等のメリットがある。
【００８３】
本実施形態の方式では、カレントミラー回路の増幅度は任意に設定することができる。カレントミラー回路の出力側のトランジスタのゲート幅を入力側のトランジスタのゲート幅よりも広く（例えば２倍）することにより、チャージロスを補うための増幅を行うことができる。
【００８４】
カレントミラー回路を形成するトランジスタの閾値電圧Ｖｔｈは、入力側のトランジスタに電圧オフセットを与えるキャパシタを挿入することで任意の電圧に設定することができる。例えば０Ｖにすれば、読み出しステップにおいて完全にＧＮＤレベル固定として、評価用キャパシタＣｆの上部電極ＴＥＬの電位をＧＮＤレベルにすることができ、書き戻しステップではスレイブキャパシタＣｆｘの上部電極ＴＥＬの電位をＶＤＤレベルにすることができる。
【００８５】
本実施形態では、評価用キャパシタＣｆからスレイブキャパシタＣｆｘへの電荷の転送にｎＭＯＳカレントミラーを用い、スレイブキャパシタＣｆｘから評価用キャパシタＣｆへの電荷の転送にｐＭＯＳカレントミラーを用いたが、いずれか一方を用いてもよい。すなわち、双方の電荷の転送を、ｎＭＯＳカレントミラー又はｐＭＯＳカレントミラーを２つ用いることで行うことも可能である。
【００８６】
なお、カレントミラーのオフセットキャパシタ及びカレントミラーを２つ用いる例については、後の実施形態において示す。
【００８７】
次に、評価用キャパシタＣｆに初期状態としての任意の自発分極方向を書き込む方法について、図１５を用いて説明する。
【００８８】
図１５に示すように、評価用キャパシタＣｆの上部電極ＴＥＬに、強制書き込みゲート（インバータ）１４を接続する。
【００８９】
図１１の読み出しステップにおいて、評価用キャパシタＣｆの上部電極ＴＥＬにＶＤＤレベル又はＧＮＤレベルの電圧を印加した状態で、評価用キャパシタＣｆのプレート電極ＰＬＥｖａに半分の期間ＧＮＤレベルを、残り半分の期間ＶＤＤレベルを印加する。これにより、評価用キャパシタＣｆには、上部電極ＴＥＬにＶＤＤレベルの電圧を印加したときにＰ分極が書き込まれ、上部電極ＴＥＬにＧＮＤレベルの電圧を印加したときにＵ分極が書き込まれる。
【００９０】
スレーブキャパシタＣｆｘをすべてＰ分極にリセットする際には、スレーブキャパシタＣｆｘの上部電極ＴＥＬをＶＤＤレベルに立ち上げた状態で、その後スレーブキャパシタＣｆｘのプレート電極ＰＬＳｌｖをＶＤＤレベルに立ち上げればよい。
【００９１】
このようにしてスレーブキャパシタＣｆｘをすべてＰ分極にリセットした後、評価用キャパシタＣｆの上部電極ＴＥＬ及びプレート電極ＰＬＥｖａ、スレイブキャパシタＣｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖを、図１１の読み出しステップにおける初期レベルに設定する。
【００９２】
次に、電源オン時及び電源オフ時の動作について、図１６及び図１７を用いて説明する。
【００９３】
電源オフ状態において、評価用キャパシタＣｆの上部電極ＴＥＬ及びプレート電極ＰＬＥｖａ、スレイブキャパシタＣｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖは、ＧＮＤレベルである。電源オン時には、評価用キャパシタＣｆの分極方向を維持しつつ、総てのスレイブキャパシタＣｆｘにＰ分極を書き込んでリセットを行い、図１１の読み出しステップに備えればよい。
【００９４】
そこでまず、スレイブキャパシタＣｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖを、図１５に示したように、上部電極ＴＥＬ、プレート電極ＰＬＳｌｖの順にＶＤＤレベルに立ち上げ、総てのスレイブキャパシタＣｆｘにＰ分極を書き込む（図１６（ａ））。
【００９５】
スレイブキャパシタＣｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖをＶＤＤレベルに立ち上げた状態は、図１１に示す読み出しステップの初期状態の電圧印加レベルとなる（図１６（ｂ））。したがって、この後、前述のようにして、評価用キャパシタＣｆの読み出し及び書き戻しを行えばよい。
【００９６】
電源オフ時には、評価用キャパシタＣｆの自発分極方向を保持した状態のまま、総てのノード電位をＧＮＤレベルに落とせばよい。
【００９７】
図１３のステップにおいて書き戻しを行い、図１４のステップにおいて読み出し前の初期状態の電圧レベルに戻した後には、評価用キャパシタＣｆの上部電極ＴＥＬ及びプレート電極ＰＬＥｖａは、ＧＮＤレベルになっている（図１７（ａ））。したがって、評価用キャパシタＣｆの上部電極ＴＥＬ及びプレート電極ＰＬＥｖａの電圧レベルは、書き戻し後の状態をそのまま維持すればよい。
【００９８】
その後、（読み出し前の初期状態になっている）ＶＤＤレベルであるスレイブキャパシタＣｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖは、プレート電極ＰＬＳｌｖ、上部電極ＴＥＬの順にＧＮＤレベルに立ち下げる（図１７（ｂ））。これにより、スレイブキャパシタＣｆｘはすべてＰ分極方向が書き込まれる。
【００９９】
このようにして、評価用キャパシタＣｆの上部電極ＴＥＬ及びプレート電極ＰＬＥｖａ、並びに、スレイブキャパシタＣｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖが、ＧＮＤレベルになった後に、電源をオフにすればよい。
【０１００】
なお、電源オン時に総てのスレイブキャパシタＣｆｘにＰ分極を書き込む処理を行う場合には、電源オフ動作に伴いスレイブキャパシタＣｆｘの自発分極方向が変化しても問題はない。したがって、電源オフ時には、図１７（ｂ）のシーケンスを省いて、何もせずスレイブキャパシタＣｆｘの上部電極ＴＥＬ及びプレート電極ＰＬＳｌｖを同時にＧＮＤレベルに立ち下げてもよいし、図１７（ａ）の状態から突然電源がオフされても問題はない。
【０１０１】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。
【０１０２】
［第３実施形態］
第３実施形態による論理回路及びその駆動方法について図１８乃至図２３を用いて説明する。図１乃至図１７に示す第１及び第２実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１０３】
図１８乃至図２３は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。
【０１０４】
本実施形態では、保持用のデータが行き来するキャパシタのペア（Ｃｄａｔａ、Ｃｄａｔａｘ）に加えて、ロジック評価専用のキャパシタのペア（Ｃｅｖａ、Ｃｅｖａｘ）を設けた論理回路について説明する。
【０１０５】
本実施形態による論理回路は、図１８に示すように、保持用キャパシタＣｄａｔａとそのスレーブキャパシタＣｄａｔａｘ、評価用キャパシタＣｅｖａ，Ｃｅｖａｘを有している。
【０１０６】
保持用キャパシタＣｄａｔａの読み出しから書き戻しまでは、例えば図１９乃至図２４に示す６つのステップにより行うことができる。
【０１０７】
初期状態において、スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘはＰ分極に設定しておく。
【０１０８】
まず、保持用キャパシタＣｄａｔａの読み出しを行う。保持用キャパシタＣｄａｔａの読み出しの際、保持用キャパシタＣｄａｔａ、スレイブキャパシタＣｄａｔａｘ、評価用キャパシタＣｅｖａｘの間には、Ｎ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図１８参照）。保持用キャパシタＣｄａｔａの上部電極ＴＥＬは、カレントミラー回路の入力側のＮ型トランジスタＮｃｏｎｔに接続され、ＧＮＤレベルに固定される。また、スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘの上部電極ＴＥＬは、カレントミラー回路の出力側に設けられた２つのＮ型トランジスタＮｃｕｒｒ１，Ｎｃｕｒｒ２にそれぞれ接続される。
【０１０９】
この状態で保持用キャパシタＣｄａｔａのプレート電極ＰＬ１１及び評価用キャパシタＣｅｖａのプレート電極ＰＬ１２にＧＮＤレベルからＶＤＤレベルに立ち上がるパルス信号を印加すると、保持用キャパシタＣｄａｔａには抗電圧の大きさを超える電圧が印加されることになる。
【０１１０】
これにより、保持用キャパシタＣｄａｔａがＰ分極のときには分極反転が生じ、保持用キャパシタＣｄａｔａがＰ分極からＵ分極に変化する。これに伴い保持用キャパシタＣｄａｔａから放出された電荷がカレントミラー回路の入力側のＮ型トランジスタＮｃｏｎｔに転送され、増幅された分の電荷が出力側のＮ型トランジスタＮｃｕｒｒ１，Ｎｃｕｒｒ２によってスレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘから引き抜かれる。
【０１１１】
初期状態においてスレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘは、上部電極ＴＥＬをＶＤＤレベルにプリチャージしておく。また、スレイブキャパシタＣｄａｔａｘのプレート電極ＰＬ２１及び評価用キャパシタＣｅｖａｘのプレート電極ＰＬ２２は、ＶＤＤレベルに固定しておく。
【０１１２】
スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘから電荷が引き抜かれると、上部電極ＴＥＬはＶＤＤレベルからＧＮＤレベルに下がる。これにより、スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘには抗電圧の大きさを超える電圧が印加され、スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘがＰ分極からＵ分極に変化する（図１８）。
【０１１３】
一方、保持用キャパシタＣｄａｔａがＵ分極のときには分極反転は生じず、保持用キャパシタＣｄａｔａはＵ分極のまま維持される。このときに保持用キャパシタＣｄａｔａからカレントミラー回路の入力側のＮ型トランジスタＮｃｏｎｔに転送される電荷は少量であり、出力側のＮ型トランジスタＮｃｕｒｒ１，Ｎｃｕｒｒ２によってスレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘから引き抜かれる電荷も少量である。このため、スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘの上部電極ＴＥＬはＶＤＤレベルからほとんど変化せず、スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘはＰ分極のまま維持される。
【０１１４】
次いで、保持用キャパシタＣｄａｔａのプレート電極ＰＬ１１及び評価用キャパシタＣｅｖａのプレート電極ＰＬ１２の電位をＧＮＤレベルに戻し、スレイブキャパシタＣｄａｔａｘ及び評価用キャパシタＣｅｖａｘの上部電極ＴＥＬの電位をＶＤＤレベルに戻す。このとき、保持用キャパシタＣｄａｔａ、スレイブキャパシタＣｄａｔａｘ、評価用キャパシタＣｅｖａｘの自発分極方向は、変化しない（図１９）。
【０１１５】
この状態で、評価用キャパシタＣｅｖａｘは、合算の評価に用いることができる（なお、図１８〜図２３では、合算の評価に使用できる評価用キャパシタに丸印を付し、使用できない評価用キャパシタに×印を付している）。評価用キャパシタＣｄａｔａｘのプレート電極ＰＬ２２を保持用キャパシタＣｄａｔａｘのプレート電極ＰＬ２１から切り離すことで、保持用キャパシタＣｄａｔａ及びスレイブキャパシタＣｄａｔａｘの自発分極方向を維持しつつ、評価用キャパシタＣｅｖａｘを用いることができる。
【０１１６】
保持用キャパシタＣｄａｔａの初期状態がＰ分極のとき、評価用キャパシタＣｅｖａｘはＵ分極になっている。この状態で、評価用キャパシタＣｅｖａｘの上部電極ＴＥＬをＶＤＤレベルからＧＮＤレベルに立ち下げると、評価用キャパシタＣｅｖａｘの分極反転は生じず、評価用キャパシタＣｅｖａｘのプレート電極ＰＬ２２はＶＤＤレベルのまま維持される。
【０１１７】
一方、保持用キャパシタＣｄａｔａの初期状態がＵ分極のとき、評価用キャパシタＣｅｖａｘはＰ分極になっている。この状態で、評価用キャパシタＣｅｖａｘの上部電極ＴＥＬをＶＤＤレベルからＧＮＤレベルに立ち下げると、評価用キャパシタＣｅｖａｘの分極反転が生じ、評価用キャパシタＣｅｖａｘのプレート電極ＰＬ２２はＧＮＤレベルに立ち下がる（図２０）。
【０１１８】
本ステップにおいて評価用キャパシタＣｅｖａｘで論理をとると記憶データは破壊されるが、評価用キャパシタＣｅｖａｘは次のフェーズでは書き戻されるため問題はない。
【０１１９】
次いで、保持用キャパシタＣｄａｔａの書き戻しを行う。保持用キャパシタＣｄａｔａの書き戻しの際、保持用キャパシタＣｄａｔａ、評価用キャパシタＣｅｖａ，Ｃｅｖａｘの間には、Ｐ型トランジスタよりなるカレントミラー回路を含む転送回路が接続される（図２１参照）。スレイブキャパシタＣｄａｔａｘの上部電極ＴＥＬは、カレントミラー回路の入力側のＰ型トランジスタＰｃｏｎｔに接続され、ＶＤＤレベルに固定される。また、保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａの上部電極ＴＥＬは、カレントミラー回路の出力側に設けられた２つのＰ型トランジスタＰｃｕｒｒ１，Ｐｃｕｒｒ２にそれぞれ接続される。
【０１２０】
この状態でスレイブキャパシタＣｄａｔａｘのプレート電極ＰＬ２１及び評価用キャパシタＣｅｖａｘのプレート電極ＰＬ２２にＶＤＤレベルからＧＮＤレベルに立ち下がるパルス信号を印加すると、スレイブキャパシタＣｄａｔａｘには抗電圧の大きさを超える電圧が印加されることになる。
【０１２１】
これにより、スレイブキャパシタＣｄａｔａｘがＵ分極のときには分極反転が生じ、スレイブキャパシタＣｄａｔａｘがＵ分極からＰ分極に変化する。これに伴いカレントミラー回路の入力側のＰ型トランジスタＰｃｏｎｔからスレイブキャパシタＣｆｘに電荷が引き抜かれ、増幅された分の電荷が出力側のＰ型トランジスタＰｃｕｒｒ１，Ｐｃｕｒｒ２を介して保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａに充電される。
【０１２２】
初期状態において保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａは、上部電極ＴＥＬをＧＮＤレベルにプリチャージしておく。また、保持用キャパシタＣｄａｔａのプレート電極ＰＬ１１及び評価用キャパシタＣｅｖａのプレート電極ＰＬ１２は、ＧＮＤレベルに固定しておく。保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａが充電されると、上部電極ＴＥＬはＧＮＤレベルからＶＤＤレベルに上がる。これにより、保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａには抗電圧の大きさを超える電圧が印加され、保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａの自発分極方向がＰ分極に変化する（図２１）。
【０１２３】
一方、スレイブキャパシタＣｄａｔａｘの自発分極方向がＰのときには分極反転は生じず、スレイブキャパシタＣｄａｔａｘはＰ分極のまま維持される。このときにカレントミラー回路の入力側のＰ型トランジスタＰｃｏｎｔからスレイブキャパシタＣｄａｔａｘに引き抜かれる電荷は少量であり、出力側のＰ型トランジスタＰｃｕｒｒ１，Ｐｃｕｒｒ２によって保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａに充電される電荷も少量である。このため、保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａの上部電極ＴＥＬはＧＮＤレベルからほとんど変化せず、保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａはＵ分極のまま維持される。
【０１２４】
次いで、スレイブキャパシタＣｄａｔａｘのプレート電極ＰＬ２１及び評価用キャパシタＣｅｖａｘのプレート電極ＰＬ２２の電位をＶＤＤレベルに戻し、保持用キャパシタＣｄａｔａ及び評価用キャパシタＣｅｖａの上部電極ＴＥＬの電位をＧＮＤレベルに戻す。このとき、保持用キャパシタＣｄａｔａ、スレイブキャパシタＣｄａｔａｘ、評価用キャパシタＣｅｖａの自発分極方向は、変化しない（図２２）。
【０１２５】
この状態で、評価用キャパシタＣｅｖａは、合算の評価に用いることができる。評価用キャパシタＣｄａｔａのプレート電極ＰＬ１２を保持用キャパシタＣｄａｔａのプレート電極ＰＬ１１から切り離すことで、保持用キャパシタＣｄａｔａ及びスレイブキャパシタＣｄａｔａｘの自発分極方向を維持しつつ、評価用キャパシタＣｅｖａを用いることができる。
【０１２６】
保持用キャパシタＣｄａｔａの初期状態がＰ分極のとき、評価用キャパシタＣｅｖａはＰ分極になっている。この状態で、評価用キャパシタＣｅｖａの上部電極ＴＥＬをＧＮＤレベルからＶＤＤレベルに立ち上げると、評価用キャパシタＣｅｖａの分極反転は生じず、評価用キャパシタＣｅｖａのプレート電極ＰＬ１２はＧＮＤレベルのまま維持される。
【０１２７】
一方、保持用キャパシタＣｄａｔａの初期状態がＵ分極のとき、評価用キャパシタＣｅｖａはＵ分極になっている。この状態で、評価用キャパシタＣｅｖａの上部電極ＴＥＬをＧＮＤレベルからＶＤＤレベルに立ち上げると、評価用キャパシタＣｅｖａの分極反転が生じ、評価用キャパシタＣｅｖａのプレート電極ＰＬ１２はＶＤＤレベルに立ち上がる（図２３）。
【０１２８】
本ステップにおいて評価用キャパシタＣｅｖａで論理をとると記憶データは破壊されるが、評価用キャパシタＣｅｖａは次のフェーズでは書き戻されるため問題はない。
【０１２９】
第２実施形態による論理回路では図１１乃至図１４に示す４ステップのうち１つのステップでしか合算の評価をできない。これに対し、本実施形態による論路回路では図１８乃至図２３に示す６ステップのうち２ステップで合算の評価を行うことができる。保持用キャパシタＣｄａｔａ及びスレイブキャパシタＣｄａｔａｘに並列して更に複数の評価用キャパシタを設け、更に多くの合算の評価ができるようにしてもよい。
【０１３０】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。また、データ保持用の強誘電体キャパシタに加え、評価用の強誘電体キャパシタを設けることにより、より多くの合算の評価を行うことができる。
【０１３１】
［第４実施形態］
第４実施形態による論理回路及びその駆動方法について図２４を用いて説明する。図１乃至図２３に示す第１乃至第３実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１３２】
図２４は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。
【０１３３】
本実施形態では、強誘電体キャパシタの評価結果をもとに動作する回路の一例として、強誘電体キャパシタを用いた２入力のセレクタについて説明する。
【０１３４】
図２４に示す回路は、図２に示す読み出し回路において、信号φで制御するバイラテラルゲート回路１６を介して信号Ａ，Ｂを入力するものである。信号Ａ，Ｂは、インバータ２２Ａ，２２Ｂを介してバイラテラルゲート回路１６に入力される。また、制御信号φは、直接及びインバータ２４を介してバイラテラルゲート回路１６に入力される。この回路は、共通プレート線ＰＬをＧＮＤレベルからＶＤＤレベルに立ち上げる方向でｐＭＯＳカレントドライバで評価する例である。強誘電体キャパシタＣｆａ，Ｃｆｂは、第１乃至第３実施形態による論理回路における評価用キャパシタＣｆ，Ｃｅｖａ，Ｃｅｖａｘに対応するものであり、これら強誘電体キャパシタＣｆａ，Ｃｆｂのプログラムと書き戻しは前述の方式で行う。
【０１３５】
まず、容量Ｃｔａｎｋをリセットし、制御信号φの立ち上がり前にインバータ１２への入力信号をハイレベルからローレベルに立ち下げる。これにより、プレート線ＰＬがローレベルからハイレベルに立ち上がる。なお、容量Ｃｔａｎｋのリセットとは、容量ＣｔａｎｋをＧＮＤレベルに放電した後、ハイインピーダンス状態にしておくことである。
【０１３６】
次いで、２つの入力である信号Ａ，Ｂを、制御信号φで動作するバイラテラルゲート１６によりゲーティングし、強誘電体キャパシタＣｆａ，Ｃｆｂの上部電極を駆動する。すなわち、信号Ａ，Ｂがハイレベルである場合、制御信号φに同期して、上部電極はハイレベルからローレベルに立ち下がる。信号Ａ，Ｂがローレベルであれば、上部電極はハイレベルを維持する。
【０１３７】
ここで、強誘電体キャパシタＣｆａの自発分極方向が下向き（Ｐ分極）であり、強誘電体キャパシタＣｆｂの自発分極方向が上向き（Ｕ分極）であるものと仮定する。Ｐ分極の読み出し電荷量は、Ｕ分極の読み出し電荷量の約３倍であるものとする。
【０１３８】
このとき、信号Ａがハイレベルの場合、Ｕ分極の読み出し電荷量をＵ、Ｐ分極の読み出し電荷量をＰ＝３Ｕとすると、信号Ｂがハイレベルのときの読み出し電荷量はＰ＋Ｕ＝４Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量はＰ＋０＝３Ｕとなる。また、信号Ａがローレベルの場合、信号Ｂがハイレベルのときの読み出し電荷量は０＋Ｕ＝Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量は０＋０＝０となる。
【０１３９】
したがって、コンパレータレベルをＵ〜３Ｕの間、例えば２Ｕに設定しておけば、信号Ａがハイレベルのときにハイレベルであり、信号Ａがローレベルのときにローレベルである出力信号を、信号Ｂのレベルによらずに出力することができる。すなわち、セレクタとして信号Ａをセレクトしている状態を実現することができる。プレート線ＰＬへの流入電荷をカレントミラー回路でミラーリングして容量Ｃｔａｎｋを充電し、そこで得られる電圧をコンパレータで比較することについては、図２で説明したことと同様である。
【０１４０】
信号Ｂをセレクトする場合は、信号Ａをセレクトする場合と同様に、強誘電体キャパシタＣｆａの自発分極方向を上向き（Ｕ分極）、強誘電体キャパシタＣｆｂの自発分極方向を下向き（Ｐ分極）に設定しておけばよい。
【０１４１】
表１は、信号Ａ，Ｂの入力と強誘電体キャパシタＣｆａ，Ｃｆｂの自発分極方向との組み合わせと読み出し電荷量の関係をまとめたものである。
【０１４２】
【表１】
2014204146.tif 000003
【０１４３】
表１から判るように、強誘電体キャパシタＣｆａ，Ｃｆｂの一方をＰ分極、他方をＵ分極とし、３Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、Ｐ分極をプログラムした側の信号線のハイレベルを検出するセレクタとなる。また、強誘電体キャパシタＣｆａ，ＣｆｂをＰ分極とし、コンパレータレベルを６Ｕ以上に設定すれば、ＡＮＤ（Ａ，Ｂ）を検出することができる。また、コンパレータレベルを０．５Ｕ以下に設定すれば、ＯＲ（Ａ，Ｂ）を検出することができる。このように、同じハードウェアでありながら、複数の論理機能を実現することが可能である。
【０１４４】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。
【０１４５】
［第５実施形態］
第５実施形態による論理回路及びその駆動方法について図２５を用いて説明する。図１乃至図２４に示す第１乃至第４実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１４６】
図２５は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。
【０１４７】
本実施形態においても、強誘電体キャパシタの評価結果をもとに動作する回路の一例として、強誘電体キャパシタを用いた２入力のセレクタについて説明する。
【０１４８】
第４実施形態では、共通プレート線ＰＬをＧＮＤレベルからＶＤＤレベルに立ち上げる方向でｐＭＯＳカレントドライバで評価する例を示した。本実施形態では、共通プレート線をＶＤＤレベルからＧＮＤレベルに立ち下げる方向でｎＭＯＳカレントドライバで評価する例を示す。
【０１４９】
図２５に示す回路は、図２４に示す回路と同様、制御信号φで制御するバイラテラルゲート回路１６を介して信号Ａ，Ｂを入力するものである。信号Ａ，Ｂは、直接、バイラテラルゲート回路１６に入力される。また、制御信号φは、直接及びインバータ２４を介してバイラテラルゲート回路１６に入力される。強誘電体キャパシタＣｆａ，Ｃｆｂは、第１乃至第３実施形態による論理回路における評価用キャパシタＣｆ，Ｃｅｖａ，Ｃｅｖａｘに対応するものであり、これら強誘電体キャパシタＣｆａ，Ｃｆｂのプログラムと書き戻しは前述の方式で行う。
【０１５０】
強誘電体キャパシタＣｆａ，Ｃｆｂの下部電極（プレート電極）に接続されたプレート線ＰＬには、Ｎ型トランジスタＮｃｏｎｔのドレイン端子が接続されている。Ｎ型トランジスタＮｃｏｎｔのソース端子の接続端子であるノードｎ１には、評価開始信号が入力されるインバータ１２の出力端子と、Ｎ型トランジスタＮｃｕｒｒのソース端子とが接続されている。Ｎ型トランジスタＮｃｕｒｒのドレイン端子には、容量Ｃｔａｎｋが接続されている。Ｎ型トランジスタＮｃｏｎｔのゲート端子とＮ型トランジスタＮｃｕｒｒのゲート端子とは、互いに接続されている。Ｎ型トランジスタＮｃｏｎｔのゲート端子とＮ型トランジスタＮｃｕｒｒのゲート端子との接続端子であるノードｎ２とプレート線ＰＬとの間には、容量Ｃｂｉａｓが接続されている。こうして、Ｎ型トランジスタＮｃｏｎｔ、Ｎ型トランジスタＮｃｕｒｒ、閾値電圧制御用の電圧源としての容量Ｃｂｉａｓにより、カレントミラー回路が構成されている。Ｎ型トランジスタＮｃｕｒｒのドレイン端子と容量Ｃｔａｎｋとの接続ノードｎｏｕｔは、コンパレータ１０に接続される。
【０１５１】
まず、容量Ｃｔａｎｋをリセットし、インバータ１２へ入力される評価開始信号をローレベルからハイレベルに立ち上げる。これにより、プレート線ＰＬがハイレベルからローレベルに立ち下がる。なお、容量Ｃｔａｎｋのリセットとは、容量Ｃｔａｎｋを放電してノードｎｏｕｔをＶＤＤレベルとした後、ハイインピーダンス状態にしておくことである。
【０１５２】
次いで、２つの入力である信号Ａ，Ｂを、制御信号φで動作するバイラテラルゲート１６によりゲーティングし、強誘電体キャパシタＣｆａ，Ｃｆｂの上部電極を駆動する。すなわち、信号Ａ，Ｂがハイレベルである場合、信号φに同期して、上部電極は、ローレベルからハイレベルに立ち上がる。信号Ａ，Ｂがローレベルであれば、上部電極はローレベルを維持する。
【０１５３】
ここで、強誘電体キャパシタＣｆａの自発分極方向が上向き（Ｐ分極：読み出しに分極反転を伴い多量の電荷を出す）であり、強誘電体キャパシタＣｆｂの自発分極方向が下向き（Ｕ分極：読み出しに分極反転せず少量の電荷を出す）であるものと仮定する。図２５では共通プレート線ＰＬがＧＮＤレベルでの逆極性の読み出しとなるので、ここに限り分極方向の矢印が反転している。Ｐ分極の読み出し電荷量は、Ｕ分極の読み出し電荷量の約３倍であるものとする。
【０１５４】
このとき、信号Ａがハイレベルの場合、Ｕ分極の読み出し電荷量をＵ、Ｐ分極の読み出し電荷量をＰ＝３Ｕとすると、信号Ｂがハイレベルのときの読み出し電荷量はＰ＋Ｕ＝４Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量はＰ＋０＝３Ｕとなる。また、信号Ａがローレベルの場合、信号Ｂがハイレベルのときの読み出し電荷量は０＋Ｕ＝Ｕとなり、信号Ｂがローレベルのときの読み出し電荷量は０＋０＝０となる。
【０１５５】
したがって、コンパレータレベルをＵ〜３Ｕの間、例えば２Ｕに設定しておけば、信号Ａがハイレベルのときにハイレベルであり、信号Ａがローレベルのときにローレベルである出力信号を、信号Ｂのレベルによらずに出力することができる。すなわち、セレクタとして信号Ａをセレクトしている状態を実現することができる。プレート線ＰＬへの流入電荷をカレントミラー回路でミラーリングして容量Ｃｔａｎｋを充電し、そこで得られる電圧をコンパレータで比較することについては、図２で説明したことと同様である。
【０１５６】
信号Ｂをセレクトする場合は、信号Ａをセレクトする場合と同様に、強誘電体キャパシタＣｆａの自発分極方向を下向き（Ｕ分極）、強誘電体キャパシタＣｆｂの自発分極方向を上向き（Ｐ分極）に設定しておけばよい。
【０１５７】
信号Ａ，Ｂの入力と強誘電体キャパシタＣｆａ，Ｃｆｂの自発分極方向との組み合わせと読み出し電荷量の関係は、第４実施形態の場合（表１）と同様である。
【０１５８】
表１から判るように、強誘電体キャパシタＣｆａ，Ｃｆｂの一方をＰ分極、他方をＵ分極とし、３Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、Ｐ分極をプログラムした側の信号線のハイレベルを検出するセレクタとなる。また、強誘電体キャパシタＣｆａ，ＣｆｂをＰ分極とし、コンパレータレベルを６Ｕ以上に設定すれば、ＡＮＤ（Ａ，Ｂ）を検出することができる。また、コンパレータレベルを０．５Ｕ以下に設定すれば、ＯＲ（Ａ，Ｂ）を検出することができる。このように、同じハードウェアでありながら、複数の論理機能を実現することが可能である。
【０１５９】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。
【０１６０】
［第６実施形態］
第６実施形態による論理回路及びその駆動方法について図２６を用いて説明する。図１乃至図２５に示す第１乃至第５実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１６１】
図２６は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。
【０１６２】
本実施形態では、強誘電体キャパシタの評価結果をもとに動作する回路の一例として、強誘電体キャパシタを用いた３入力のセレクタについて説明する。なお、ここでは第４実施形態による論理回路と同様のｐＭＯＳカレントドライバを用いる例を示すが、第５実施形態と同様のｎＭＯＳカレントドライバを用いるようにしてもよい。
【０１６３】
図２６に示す回路は、図２に示す読み出し回路において、制御信号φで制御するバイラテラルゲート回路１６を介して信号Ａ，Ｂ，Ｃを入力するものである。この回路は、共通プレート線をＧＮＤレベルからＶＤＤレベルに立ち上げる方向でｐＭＯＳカレントドライバで評価する例である。強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃは、第２及び第３実施形態による論理回路における評価用キャパシタＣｅｖａ，Ｃｅｖａｘに対応するものであり、これら強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃのプログラムと書き戻しは前述の方式で行う。
【０１６４】
まず、容量Ｃｔａｎｋをリセットし、インバータ１２へ入力される制御信号φをハイレベルからローレベルに立ち下げる。これにより、プレート線ＰＬがローレベルからハイレベルに立ち上がる。なお、容量Ｃｔａｎｋのリセットとは、容量ＣｔａｎｋのノードｎｏｕｔをＧＮＤレベルに放電した後、ハイインピーダンス状態にしておくことである。
【０１６５】
次いで、３つの入力である信号Ａ，Ｂ，Ｃを、制御信号φで動作するバイラテラルゲート１６によりゲーティングし、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの上部電極を駆動する。すなわち、信号Ａ，Ｂ，Ｃがハイレベルである場合、信号φに同期して、上部電極は、ハイレベルからローレベルに立ち下がる。信号Ａ，Ｂ，Ｃがローレベルであれば、上部電極はハイレベルを維持する。
【０１６６】
ここで、強誘電体キャパシタＣｆａの自発分極方向が下向き（Ｐ分極）であり、強誘電体キャパシタＣｆｂ，Ｃｆｃの自発分極方向が上向き（Ｕ分極）であるものと仮定する。Ｐ分極の読み出し電荷量は、Ｕ分極の読み出し電荷量の約３倍であるものとする。
【０１６７】
このとき、信号Ａがハイレベルの場合、Ｕ分極の読み出し電荷量をＵ、Ｐ分極の読み出し電荷量をＰ＝３Ｕとすると、信号Ｂ，Ｃがハイレベルのときの読み出し電荷量はＰ＋Ｕ＋Ｕ＝５Ｕとなる。信号Ｂ，Ｃの一方がハイレベルで他方がローレベルのときの読み出し電荷量はＰ＋Ｕ＋０＝４Ｕとなる。信号Ｂ，Ｃがローレベルのときの読み出し電荷量はＰ＋０＋０＝３Ｕとなる。
【０１６８】
一方、信号Ａがローレベルの場合、信号Ｂ，Ｃがハイレベルのときの読み出し電荷量は０＋Ｕ＋Ｕ＝２Ｕとなる。信号Ｂ，Ｃの一方がハイレベルで他方がローレベルのときの読み出し電荷量は０＋Ｕ＋０＝Ｕとなる。信号Ｂ，Ｃがローレベルのときの読み出し電荷量は０＋０＋０＝０となる。
【０１６９】
したがって、コンパレータレベルをＵ〜３Ｕの間、例えば２．５Ｕに設定しておけば、Ａがハイレベルのときにハイレベルであり、Ａがローレベルのときにローレベルである出力信号を、信号Ｂ，Ｃのレベルによらずに出力することができる。すなわち、セレクタとして信号Ａをセレクトしている状態を実現することができる。プレート線ＰＬへの流入電荷をカレントミラー回路でミラーリングして容量Ｃｔａｎｋを充電し、そこで得られる電圧をコンパレータで比較することについては、図２で説明したことと同様である。
【０１７０】
信号Ｂをセレクトする場合は、信号Ａをセレクトする場合と同様に、強誘電体キャパシタＣｆｂの自発分極方向を下向き（Ｐ分極）、強誘電体キャパシタＣｆａ，Ｃｆｃの自発分極方向を上向き（Ｕ分極）に設定しておけばよい。また、信号Ｃをセレクトする場合は、強誘電体キャパシタＣｆｃの自発分極方向を下向き（Ｐ分極）、強誘電体キャパシタＣｆａ，Ｃｆｂの自発分極方向を上向き（Ｕ分極）に設定しておけばよい。
【０１７１】
表２は、信号Ａ，Ｂ，Ｃの入力と強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの自発分極方向との組み合わせと読み出し電荷量の関係をまとめたものである。
【０１７２】
【表２】
2014204146.tif 000004
【０１７３】
表２から判るように、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃのいずれか１つをＰ分極、他をＵ分極とし、２．５Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、Ｐ分極をプログラムした側の信号線のハイレベルを検出するセレクタとなる。
【０１７４】
また、コンパレータレベルを０．５Ｕ以下に設定すれば、強誘電体キャパシタＣｆａ，Ｃｆｂ，Ｃｆｃの自発分極方向に関わらず、ＯＲ（Ａ，Ｂ，Ｃ）を検出することができる。
【０１７５】
また、強誘電体キャパシタＣｆａ，Ｃｆｂ，ＣｆｃをＰ分極とし、コンパレータレベルを８Ｕ以上に設定すれば、ＡＮＤ（Ａ，Ｂ，Ｃ）を検出することができる。
【０１７６】
また、例えば、強誘電体キャパシタＣｆａ，ＣｆｂをＰ分極、強誘電体キャパシタＣｆｃをＵ分極とし、６Ｕ以上の場合にハイレベルを出力するようにコンパレータレベルを設定することにより、ＡＮＤ（Ａ，Ｂ）を検出することができる。３つのうち２つをＰ分極とする他の組み合わせの場合も同様である。
【０１７７】
このように、同じハードウェアでありながら、複数の論理機能を実現することが可能である。
【０１７８】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。
【０１７９】
［第７実施形態］
第７実施形態による論理回路及びその駆動方法について図２７乃至図３０を用いて説明する。図１乃至図２６に示す第１乃至第６実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１８０】
図２７は、スクランブル回路の基本構成を示す回路図である。図２８は、セレクタの基本構成を示す回路図である。図２９及び図３０は、本実施形態による論路回路の構造及び駆動方法を示す回路図である。
【０１８１】
スクランブル回路は、暗号回路などに用いられるものであり、アドレスやデータをハッシュして解析されにくくするものである。通常はハードロジックで形成するためその回路を読まれると動作が解析される虞があるが、例えば第４乃至第６実施形態に示したようなセレクタ回路を用いれば、強誘電体キャパシタの分極方向を検出することは困難なため、高い機密保持性が得られる。
【０１８２】
図２７に示す回路は、信号Ａ〜Ｆの６つの入力信号を、セレクタを使用して信号Ａ＊〜Ｆ＊の６つの出力信号に変換するスクランブル回路である。信号Ａ＊は、信号Ａ〜ＦをセレクタＳＷ１Ａ〜ＳＷ１Ｆで処理した信号である。信号Ｂ＊は、信号Ａ〜ＦをセレクタＳＷ２Ａ〜ＳＷ２Ｆで処理した信号である。信号Ｃ＊は、信号Ａ〜ＦをセレクタＳＷ３Ａ〜ＳＷ３Ｆで処理した信号である。信号Ｄ＊は、信号Ａ〜ＦをセレクタＳＷ４Ａ〜ＳＷ４Ｆで処理した信号である。信号Ｅ＊は、信号Ａ〜ＦをセレクタＳＷ５Ａ〜ＳＷ５Ｆで処理した信号である。信号Ｆ＊は、信号Ａ〜ＦをセレクタＳＷ６Ａ〜ＳＷ６Ｆで処理した信号である。
【０１８３】
図２８は、図２７のセレクタＳＷ１Ａ〜ＳＷ６Ｆに適用可能な６入力１出力のセレクタの例である。図２７（ａ）がロジック表記であり、図２７（ｂ）がブロック表記であり、図２７（ｃ）がＭＯＳ表記である。ＳＷＡ〜ＳＷＦのいずれかをハイレベルにすることで、その入力信号を選択することができる。
【０１８４】
本実施形態では、上述のようなセレクタを強誘電体キャパシタを用いたセレクタで実現するために、強誘電体キャパシタを用いたセレクタの入力数を拡張する方法について示す。セレクタでは、これまで述べてきた容量結合ロジックとは異なり一つの信号を選択すればよいので、Ｐ＝３Ｕの総電荷量を比較しなくとも最大電荷を比較すればよく、入力数の拡張が可能となる。
【０１８５】
図２９に示す回路は、入力Ａ〜Ｆのそれぞれに対して、直列に接続された容量Ｃ（Ｃａ〜Ｃｆ）及び容量Ｃｌ（Ｃｌａ〜Ｃｌｆ）と、これらの接続ノードにゲート電極が接続されたＮ型トランジスタＱ（Ｑａ〜Ｑｆ）を有している。Ｎ型トランジスタＱａ〜Ｑｆのドレイン端子は束ねられ、コンパレータ１０に接続されている。
【０１８６】
入力信号がローレベルからハイレベルにスイッチングするときに、複数ある入力のうち１つの容量Ｃ（ここでは容量Ｃａを仮定する）のみを上向きの分極（Ｐ分極：読み出し電荷量大）としておく。他の容量Ｃ（ここでは容量Ｃｂ〜Ｃｆ，容量Ｃｌａ〜Ｃｌｆを仮定する）を下向きの分極（Ｕ分極：読み出し電荷量小）としておく。すると、容量Ｃと容量Ｃｌとの接続ノードの電位は、容量Ｃと容量Ｃｌとの容量分割により、Ｐ分極の容量Ｃ（容量Ｃａ）が接続されたノードでは高く、Ｕ分極の容量Ｃ（容量Ｃｂ〜Ｃｆ）が接続されたノードでは低くなる。入力Ａ〜Ｆのこれら接続ノードをＮ型トランジスタＱのソースフォロワでワイヤドオアをとり、最大電圧をノードＮｍａｘに出力する。
【０１８７】
図２９において、入力Ａがローレベルのままの場合、ノードＧａはＧＮＤレベルのままであり、たとえ入力Ｂ〜Ｆがローレベルからハイレベルに立ち上がったとしても、容量Ｃｂ〜Ｃｆの読み出し電荷量は少ないため、ノードＧｂ〜Ｇｆのレベルは低い。このため、ノードＮｍａｘは低いＵ対応レベルとなる。これに対し、入力Ａがローレベルからハイレベルに遷移した場合は、ノードＧａのレベルは高く、ノードＮｍａｘは高いＰ対応レベルとなる。
【０１８８】
したがって、ノードＮｍａｘの電位がＵ対応のレベルであるかＰ対応のレベルであるかをコンパレータ１０により判定することで、入力Ａがローレベルであるかハイレベルであるかを出力することができる。すなわち、セレクタを実現することができる。
【０１８９】
入力Ｂ〜Ｆを選択する場合も同様である。
【０１９０】
図３０は、図２９の回路において、容量ＣｌとＮ型トランジスタＱとを、２つの入力で共用したものである。すなわち、容量Ｃａ及び容量Ｃｂに接続して容量Ｃｌ１及びＮ型トランジスタＱ１が設けられ、容量Ｃｃ及び容量Ｃｄに接続して容量Ｃｌ２及びＮ型トランジスタＱ２が設けられ、容量Ｃｅ及び容量Ｃｆに接続して容量Ｃｌ３及びＮ型トランジスタＱ３が設けられている。このようにすることで、容量Ｃｌ及びＮ型トランジスタＱの総量を半減することができる。
【０１９１】
この場合も、入力信号がローレベルからハイレベルにスイッチングするときに、複数ある入力のうち一つの容量Ｃ（ここでは容量Ｃａを仮定する）のみを上向きの分極（Ｐ分極：読み出し電荷量大）としておく。他の容量Ｃ（ここでは容量Ｃｂ〜Ｃｆ，容量Ｃｌ１〜Ｃｌ３を仮定する）を下向きの分極（Ｕ分極：読み出し電荷量小）としておく。
【０１９２】
ノードＧ１のレベルは、入力Ａ，ＢがハイレベルのときにＰ＋Ｕ＝４Ｕ、入力Ａがハイレベルで入力ＢがローレベルのときにＰ＋０＝３Ｕ、入力Ａがローレベルで入力Ｂがハイレベルのときに０＋Ｕ＝Ｕ、入力Ａ，Ｂがローレベルのときに０＋０＝０となる。一方、非選択のペアは、最大でもハイレベル及びハイレベルの入力でＵ＋Ｕ＝２Ｕとなる。
【０１９３】
したがって、コンパレータの比較レベルを２Ｕと３Ｕとの間のレベル（例えば２．５Ｕ）に設定しておけば、入力Ａがハイレベルであるかローレベルであるかを判定することができる。すなわち、セレクタを実現することができる。
【０１９４】
入力Ｂ〜Ｆを選択する場合も同様である。
【０１９５】
［第８実施形態］
第８実施形態による論理回路及びその駆動方法について図３１乃至図３３を用いて説明する。図１乃至図３０に示す第１乃至第７実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１９６】
図３１は、本実施形態による論理回路の構造を示す回路図である。図３２及び図３３は、本実施形態による論理回路の駆動方法を示す回路図である。
【０１９７】
本実施形態による論理回路は、入力信号ｉｎＡ〜ｉｎＤのうちのいずれかの信号レベルを判定するセレクタである。ここでは、紙面の都合で４入力の回路構成を示しているが、同様のユニットを増やしていけば任意の入力数のセレクタに拡張することができる。
【０１９８】
容量Ｃａ，Ｃｂ，Ｃｃ，Ｃｄが、評価に使用される強誘電体キャパシタである。これら容量Ｃａ，Ｃｂ，Ｃｃ，Ｃｄは、図３０に示すセレクタの場合と同様、２つずつのペアを形成し、各ペア毎に一つの読み出し回路が設けられている。ここでは、容量Ｃａに接続された評価／書き戻し回路１８と、容量Ｃａ，Ｃｂに接続された読み出し回路２０とを、代表して説明する。他の容量Ｃｂ，Ｃｃ，Ｃｄに接続された評価／書き戻し回路１８及び読み出し回路２０は、容量Ｃａに接続された評価／書き戻し回路１８及び読み出し回路２０と同様である。
【０１９９】
評価／書き戻し回路１８は、評価用の容量Ｃａと、バックアップ用の容量Ｃａｘとを有している。容量Ｃａの一方の電極（図面左側）は、信号φＥＶＡＬ３で動作するＮ型トランジスタＱ１ａを介して、カレントミラー回路ＣＭＥａの入力側のＮ型トランジスタに接続されている。容量Ｃａの一方の電極は、また、信号φＲＳＭ１ｘで動作するＰ型トランジスタＱ２ａを介して、ＶＤＤ線に接続されている。容量Ｃａｘの一方の電極（図面左側）は、信号φＥＶＡＬ４で動作するＮ型トランジスタＱ３ａを介して、カレントミラー回路ＣＭＥａの出力側のＮ型トランジスタに接続されている。容量Ｃａｘの一方の電極は、また、信号φＲＳＭ２ｘで動作するＰ型トランジスタＱ４ａを介して、ＶＤＤ線に接続されている。カレントミラー回路ＣＭＥａの共通ノードは、入力信号ｉｎＡと信号φＥＶＡＬ５とを入力とするＮＡＮＤゲートの出力に接続されている。
【０２００】
容量Ｃａｘの他方の電極（図面右側）は、信号φＲＳＭ２で動作するＮ型トランジスタＱ５ａを介して、カレントミラー回路ＣＭＲａの入力側のＮ型トランジスタに接続されている。容量Ｃａｘの他方の電極は、また、信号φＥＶＡＬ３ｘで動作するＰ型トランジスタＱ６ａを介して、ＶＤＤ線に接続されている。容量Ｃａの他方の電極（図面右側）は、信号φＲＳＭ１で動作するＮ型トランジスタＱ７ａを介して、カレントミラー回路ＣＭＲａの出力側のＮ型トランジスタに接続されている。容量Ｃａの他方の電極は、また、信号φｐｒｅＥＶＡＬ２ｘで動作するＰ型トランジスタＱ８ａを介して、ＶＤＤ線に接続されている。カレントミラー回路ＣＭＲａの出力側ノードは、信号φＲＳＭ３を入力とするＮＯＴゲートの出力に接続されている。
【０２０１】
容量Ｃａの他方の電極は、更に、信号φＥＶＡＬ２ｘで動作するＰ型トランジスタＱ９ａを介して、読み出し回路２０を形成するカレントミラー回路ＣＭＳ１の入力側のＰ型トランジスタに接続されている。カレントミラー回路ＣＭＳ１の出力側のＰ型トランジスタには、容量Ｃｓ１と、信号φｐｒｅＥＶＡＬ１で動作するＮ型トランジスタＱ１０ａと、Ｎ型トランジスタＱ１１ａとが接続されている。Ｎ型トランジスタＱ１０ａは容量Ｃｓ１をリセットする際に用いられるものである。Ｎ型トランジスタＱ１１ａのドレイン端子はＶＤＤ線に接続され、ソース端子は他のＮ型トランジスタＱ１１ｃなどとともにノードＳＦＯに接続されて、最大電圧をとり、コンパレータ１０に接続されている。また、信号φｐｒｅＥＶＡＬ１で動作するＮ型トランジスタＱ１２により、このノードＳＦＯは、ＧＮＤレベルにリセットされる。
【０２０２】
次に、本実施形態によるセレクタの動作について、図３２及び図３３を用いて説明する。ここでは、入力信号ｉｎＡ，ｉｎＢのどちらかの信号を選択的に通過させる２インプットセレクタの部分の動作を示す。以下の例では、容量ＣａにＰ分極（図中、右向きの矢印で表す）を、容量ＣｂにＵ分極（図中、左向きの矢印で表す）を書き込んでおき、入力信号ｉｎＡを選択する例を説明する。容量Ｃａｘ，Ｃｂｘには、第２実施形態の場合と同様、初期状態においてＰ分極が書き込まれる。
【０２０３】
まず、評価のステップについて図３２を用いて説明する。
【０２０４】
評価のステップでは、図３２に示すように、信号φＥＶＡＬ１〜５をハイレベルとし、信号φＲＳＭ１〜３をローレベルとする。これにより、Ｎ型トランジスタＱ１ａ，Ｑ１ｂ，Ｑ３ａ，Ｑ３ｂ、Ｐ型トランジスタＱ６ａ，Ｑ６ｂ，Ｑ９ａ，Ｑ９ｂがオンとなる。信号φｐｒｅＥＶＡＬ１は、容量Ｃｓ１をＧＮＤレベルにプリチャージするためにパルス駆動した後、評価のステップではローレベルとする。また、信号φｐｒｅＥＶＡＬ２ｘは、書き戻しのステップ終了時にローレベルとなっている容量Ｃａ，Ｃｂの右側の電極をパルス駆動してＶＤＤレベルに上げた後、評価のステップではハイレベルとする。
【０２０５】
入力信号ｉｎＡがハイレベルの場合、カレントミラー回路ＣＭＥａの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ９ａ、容量Ｃａ、Ｎ型トランジスタＱ１ａ、カレントミラー回路ＣＭＥａを通る経路で電流Ｉ１が流れる。この電流Ｉ１により容量Ｃａが分極反転し、多くの電荷を通過させる読み出しとなる。また、カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉｓの電流（電荷）によって容量Ｃｓ１は高い電位に充電される。この電流−電圧変換によってＮ型トランジスタＱ１１ａのソースフォロアのゲート電位を与え、他のペアとの間でワイヤドオアをとり、最終的にはコンパレータ１０からはハイレベルが出力される。同時に、カレントミラー回路ＣＭＥａでミラーリングされた電流Ｉ２の電流（電荷）は多いため、容量Ｃａｘを分極反転させる。すなわち、容量Ｃａｘにより、初期状態の容量Ｃａの分極方向の情報をバックアップする。
【０２０６】
一方、入力信号ｉｎＡがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥａの共通ノードはハイレベルとなり、電流Ｉ１は流れない。したがって、容量Ｃａは、そのままＰ分極を保つ。カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉｓの電流（電荷）はゼロで、容量Ｃｓ１は低い電位のままであり、Ｎ型トランジスタＱ１１ａのソースフォロアでさらにワイヤドオアをとられ、最終的にはコンパレータ１０からはローレベルが出力される。同時に、電流Ｉ２も流れないため、容量ＣａｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃａｘの分極反転はおこらず、容量Ｃａは分極反転されずに、容量ＣａはＰ分極を保持する。
【０２０７】
また、入力信号ｉｎＢがハイレベルの場合、カレントミラー回路ＣＭＥｂの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ９ｂ、容量Ｃｂ、Ｎ型トランジスタＱ１ｂ、カレントミラー回路ＣＭＥｂを通る経路で電流Ｉ３が流れる。この場合、電流Ｉ３によって容量Ｃｂは分極反転せず（Ｕ分極を維持）、少量の電荷を通過させる読み出しとなる。したがって、電流Ｉ３によるカレントミラー回路ＣＭＳ１への電流寄与は少なく、ほとんどが電流Ｉ１の電流経路による電流である。同時に、カレントミラー回路ＣＭＥｂでミラーリングされた電流Ｉ４の電流（電荷）も少ないため、容量Ｃｂｘは分極反転せず、そのままＰ分極を維持する。
【０２０８】
一方、入力信号ｉｎＢがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥｂの共通ノードはハイレベルとなり、電流Ｉ３は流れない。したがって、容量Ｃｂは、そのままＵ分極を保つ。電流Ｉ３がカレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉｓに寄与することもない。同時に、電流Ｉ４も流れないため、容量ＣｂｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃｂｘの分極反転はおこらないため容量Ｃｂも分極反転されずに、容量ＣｂはＵ分極を保持する。
【０２０９】
このようにして、入力信号ｉｎＡがハイレベルの場合だけ電流Ｉｓを多く流してコンパレータ１０でハイレベルを出力させることで、セレクタ動作が実現される。
【０２１０】
次に、書き戻しのステップについて図３３を用いて説明する。
【０２１１】
書き戻しのステップでは、図３３に示すように、信号φＲＳＭ１〜３をハイレベルとし、信号φＥＶＡＬ１〜５をローレベルとする。これにより、Ｎ型トランジスタＱ５ａ，Ｑ５ｂ，Ｑ７ａ，Ｑ７ｂ、Ｐ型トランジスタＱ２ａ，Ｑ２ｂ，Ｑ４ａ，Ｑ４ｂがオンとなる。
【０２１２】
信号φＲＳＭ３がハイレベルになると、カレントミラー回路ＣＭＲａの共通ノードはローレベルとなり、Ｐ型トランジスタＱ４ａ、容量Ｃａｘ、カレントミラー回路ＣＭＲａを通る経路で電流Ｉ５が流れる。この電流Ｉ５は、容量ＣａｘのＰ分極への分極反転を伴うものであり、多量の電流となる。この電流Ｉ５により、容量ＣａｘはＰ分極に分極反転し、初期状態に戻る。同時に、カレントミラー回路ＣＭＲａでミラーリングされた多量の電流Ｉ６が、Ｐ型トランジスタＱ２ａ、容量Ｃａ、Ｎ型トランジスタＱ７ａ、カレントミラー回路ＣＭＲａを通る経路で流れる。この電流Ｉ６により、容量ＣａはＰ分極に分極反転し、初期状態に戻る。
【０２１３】
同様に、カレントミラー回路ＣＭＲｂの共通ノードはローレベルとなり、Ｐ型トランジスタＱ４ｂ、容量Ｃｂｘ、カレントミラー回路ＣＭＲｂを通る経路で電流Ｉ７が流れる。この電流Ｉ７は、容量Ｃｂｘの分極反転を伴うものではなく、少量の電流となる。同時に、カレントミラー回路ＣＭＲｂでミラーリングされた電流Ｉ８が、Ｐ型トランジスタＱ２ｂ、容量Ｃｂ、Ｎ型トランジスタＱ７ｂ、カレントミラー回路ＣＭＲｂを通る経路で流れる。電流Ｉ８は電流Ｉ７をミラーリングした少量の電流であり、容量Ｃｂの分極反転は生じない。これにより、容量ＣｂはＵ分極を維持し、容量ＣｂｘはＰ分極を維持する。
【０２１４】
このようにして、容量Ｃａ，Ｃａｘ，Ｃｂ，Ｃｂｘの自発分極方向を、初期状態に戻すことができる。
【０２１５】
なお、上記の例では、容量Ｃａ，Ｃｂのみを、カレントミラー回路ＣＭＳ１を用いた評価回路によって評価しているが、容量Ｃａｘ，Ｃｂｘに対しても同様にカレントミラー回路ＣＭＳｘ１を用いた評価回路を設けてもよい。これにより、書き戻しのステップにおいてもこの評価回路によって電荷積分並びに論理評価を行うことができる。
【０２１６】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。
【０２１７】
［第９実施形態］
第９実施形態による論理回路及びその駆動方法について図３４乃至図３６を用いて説明する。図１乃至図３３に示す第１乃至第８実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０２１８】
図３４は、本実施形態による論理回路の構造を示す回路図である。図３５及び図３６は、本実施形態による論理回路の駆動方法を示す回路図である。
【０２１９】
本実施形態による論理回路も、第８実施形態と同様、入力信号ｉｎＡ〜ｉｎＤのうちのいずれかの信号レベルを判定するセレクタである。ここでは、紙面の都合で４入力の回路構成を示しているが、同様のユニットを増やしていけば任意の入力数のセレクタに拡張することができる。本実施形態によるセレクタは、容量Ｃａｘ〜Ｃｄｘへの書き戻しにｐＭＯＳカレントミラー回路を用いる点で、第８実施形態によるセレクタとは異なっている。
【０２２０】
容量Ｃａ，Ｃｂ，Ｃｃ，Ｃｄが、評価に使用される強誘電体キャパシタである。これら容量Ｃａ，Ｃｂ，Ｃｃ，Ｃｄは、図３０に示すセレクタの場合と同様、２つずつのペアを形成し、各ペア毎に一つの読み出し回路が設けられている。ここでは、容量Ｃａに接続された評価／書き戻し回路１８と、容量Ｃａ，Ｃｂに接続された読み出し回路２０とを、代表して説明する。他の容量Ｃｂ，Ｃｃ，Ｃｄに接続された評価／書き戻し回路１８及び読み出し回路２０は、容量Ｃａに接続された評価／書き戻し回路１８及び読み出し回路２０と同様である。
【０２２１】
評価／書き戻し回路１８は、評価用の容量Ｃａと、バックアップ用の容量Ｃａｘとを有している。容量Ｃａの一方の電極（図面左側）は、信号φＥＶＡＬ３で動作するＮ型トランジスタＱ１ａを介して、カレントミラー回路ＣＭＥａの入力側のＮ型トランジスタに接続されている。容量Ｃａｘの一方の電極（図面左側）は、信号φＲＳＭ２で動作するＰ型トランジスタＱ２ａを介して、カレントミラー回路ＣＭＲａの入力側のＰ型トランジスタに接続されている。容量Ｃａの一方の電極は、また、信号φＲＳＭ１ｘで動作するＰ型トランジスタＱ３ａを介して、カレントミラー回路ＣＭＲａの出力側のＰ型トランジスタに接続されている。容量Ｃａｘの一方の電極は、また、信号φＥＶＡＬ４で動作するＮ型トランジスタＱ４ａを介して、カレントミラー回路ＣＭＥａの出力側のＮ型トランジスタに接続されている。カレントミラー回路ＣＭＥａの共通ノードは、入力信号ｉｎＡと信号φＥＶＡＬ５とを入力とするＮＡＮＤゲートの出力に接続されている。カレントミラー回路ＣＭＲａの共通ノードは、信号φＲＳＭ３の信号線に正論理バッファを介して接続されている。
【０２２２】
容量Ｃａの他方の電極（図面右側）は、信号φＲＳＭ１で動作するＮ型トランジスタＱ５ａと、信号φｐｒｅＥＶＡＬ２ｘで動作するＰ型トランジスタＱ６ａとの接続ノードに接続されている。Ｎ型トランジスタＱ５ａの他方のノードはＧＮＤ線に接続され、Ｐ型トランジスタＱ６ａの他方のノードはＶＤＤ線に接続されている。
【０２２３】
容量Ｃａの他方の電極は、更に、信号φＥＶＡＬ２ｘで動作するＰ型トランジスタＱ９ａを介して、読み出し回路を形成するカレントミラー回路ＣＭＳ１の入力側のＰ型トランジスタに接続されている。カレントミラー回路ＣＭＳ１の出力側のＰ型トランジスタには、信号φｐｒｅＥＶＡＬ１で動作するＮ型トランジスタＱ１０ａと、Ｎ型トランジスタＱ１１ａとが接続されている。Ｎ型トランジスタＱ１１ａのドレイン端子はＶＤＤ線に接続され、ソース端子はコンパレータ１０に接続されている。
【０２２４】
次に、本実施形態によるセレクタの動作について、図３５及び図３６を用いて説明する。ここでは、入力信号ｉｎＡ，ｉｎＢのどちらかの信号を選択的に通過させる２インプットセレクタの部分の動作を示す。以下の例では、容量ＣａにＰ分極（図中、右向きの矢印で表す）を、容量ＣｂにＵ分極（図中、左向きの矢印で表す）を書き込んでおき、入力信号ｉｎＡを選択する例を説明する。容量Ｃａｘ，Ｃｂｘには、第２実施形態の場合と同様、初期状態においてＰ分極が書き込まれる。
【０２２５】
まず、評価のステップについて図３５を用いて説明する。
【０２２６】
評価のステップでは、図３５に示すように、信号φＥＶＡＬ１〜５をハイレベルとし、信号φＲＳＭ１〜３をローレベルとする。これにより、Ｎ型トランジスタＱ１ａ，Ｑ１ｂ，Ｑ４ａ，Ｑ４ｂ、Ｐ型トランジスタＱ９ａ，Ｑ９ｂがオンとなる。信号φｐｒｅＥＶＡＬ１は、容量Ｃｓ１をＧＮＤレベルにプリチャージするためにパルス駆動した後、評価のステップではローレベルとする。また、信号φｐｒｅＥＶＡＬ２ｘは、書き戻しのステップ終了時にローレベルとなっている容量Ｃａ，Ｃｂの右側の電極をパルス駆動してＶＤＤレベルに上げた後、評価のステップではハイレベルとする。また、プレート線は、ＶＤＤレベルとする。
【０２２７】
入力信号ｉｎＡがハイレベルの場合、カレントミラー回路ＣＭＥａの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ９ａ、容量Ｃａ、Ｎ型トランジスタＱ１ａ、カレントミラー回路ＣＭＥａを通る経路で電流Ｉ１が流れる。この電流Ｉ１により容量Ｃａが分極反転し、多くの電荷を通過させる読み出しとなる。また、カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉｓの電流（電荷）によって容量Ｃｓ１は高い電位に充電される。この電流−電圧変換によってＮ型トランジスタＱ１１ａのソースフォロアのゲート電位を与え、他のペアとの間でワイヤドオアをとり、最終的にはコンパレータ１０からはハイレベルが出力される。同時に、カレントミラー回路ＣＭＥａでミラーリングされた電流Ｉ２の電流（電荷）は多いため、容量Ｃａｘを分極反転させる。すなわち、容量Ｃａｘにより、初期状態の容量Ｃａの分極方向の情報をバックアップする。
【０２２８】
一方、入力信号ｉｎＡがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥａの共通ノードはハイレベルとなり、電流Ｉ１は流れない。したがって、容量Ｃａは、そのままＰ分極を保つ。カレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉｓの電流（電荷）はゼロで、容量Ｃｓ１は低い電位のままであり、Ｎ型トランジスタＱ１１ａのソースフォロアでさらにワイヤドオアをとられ、最終的にはコンパレータ１０からはローレベルが出力される。同時に、電流Ｉ２も流れないため、容量ＣａｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃａｘは分極反転せず、したがって容量Ｃａを分極反転することなく、容量ＣａはＰ分極を維持する。
【０２２９】
また、入力信号ｉｎＢがハイレベルの場合、カレントミラー回路ＣＭＥｂの共通ノードはローレベルとなり、カレントミラー回路ＣＭＳ１、Ｐ型トランジスタＱ９ｂ、容量Ｃｂ、Ｎ型トランジスタＱ１ｂ、カレントミラー回路ＣＭＥｂを通る経路で電流Ｉ３が流れる。この場合、電流Ｉ３によって容量Ｃｂは分極反転せず（Ｕ分極を維持）、少量の電荷を通過させる読み出しとなる。したがって、電流Ｉ３によるカレントミラー回路ＣＭＳ１への電流寄与は少なく、ほとんどが電流Ｉ１の電流経路による電流である。同時に、カレントミラー回路ＣＭＥｂでミラーリングされた電流Ｉ４の電流（電荷）も少ないため、容量Ｃｂｘは分極反転せず、そのままＰ分極を維持する。
【０２３０】
一方、入力信号ｉｎＢがローレベルの場合、信号φＥＶＡＬ１〜５がハイレベルの期間もカレントミラー回路ＣＭＥｂの共通ノードはハイレベルとなり、電流Ｉ３は流れない。したがって、容量Ｃｂは、そのままＵ分極を保つ。電流Ｉ３がカレントミラー回路ＣＭＳ１でミラーリングされた電流Ｉｓに寄与することもない。同時に、電流Ｉ４も流れないため、容量ＣｂｘはＰ分極を維持する。したがって、評価のステップにおいて破壊読み出しは生じないため書き戻しは必要ないが、一斉に行われる書き戻しのステップでは容量Ｃｂｘは分極反転しないため、容量Ｃｂを分極反転することはなく、容量ＣｂのＵ分極を維持する。
【０２３１】
このようにして、入力信号ｉｎＡがハイレベルの場合だけ電流Ｉｓを多く流してコンパレータ１０でハイレベルを出力させることで、セレクタ動作が実現される。
【０２３２】
次に、書き戻しのステップについて図３６を用いて説明する。
【０２３３】
書き戻しのステップでは、図３６に示すように、信号φＲＳＭ１〜３をハイレベルとし、信号φＥＶＡＬ１〜５をローレベルとする。これにより、Ｎ型トランジスタＱ５ａ，Ｑ５ｂ、Ｐ型トランジスタＱ２ａ，Ｑ２ｂ，Ｑ３ａ，Ｑ３ｂがオンとなる。また、プレート線は、ＧＮＤレベルとする。
【０２３４】
信号φＲＳＭ３がハイレベルになると、カレントミラー回路ＣＭＲａの共通ノードはハイレベルとなり、カレントミラー回路ＣＭＲａ、Ｐ型トランジスタＱ２ａ、容量Ｃａｘを通る経路で電流Ｉ５が流れる。この電流Ｉ５は、容量ＣａｘのＰ分極への分極反転を伴うものであり、多量の電流となる。この電流Ｉ５により、容量ＣａｘはＰ分極に分極反転し、初期状態に戻る。同時に、カレントミラー回路ＣＭＲａでミラーリングされた多量の電流Ｉ６が、カレントミラー回路ＣＭＲａ、Ｐ型トランジスタＱ３ａ、容量Ｃａ、Ｎ型トランジスタＱ５ａを通る経路で流れる。この電流Ｉ６により、容量ＣａはＰ分極に分極反転し、初期状態に戻る。
【０２３５】
同様に、カレントミラー回路ＣＭＲｂの共通ノードはハイレベルとなり、カレントミラー回路ＣＭＲｂ、Ｐ型トランジスタＱ２ｂ、容量Ｃｂｘ、を通る経路で電流Ｉ７が流れる。この電流Ｉ７は、容量Ｃｂｘの分極反転を伴うものではなく、少量の電流となる。同時に、カレントミラー回路ＣＭＲｂでミラーリングされた電流Ｉ８が、カレントミラー回路ＣＭＲｂ、Ｐ型トランジスタＱ３ｂ、容量Ｃｂ、Ｎ型トランジスタＱ５ｂを通る経路で流れる。電流Ｉ８は電流Ｉ７をミラーリングした少量の電流であり、容量Ｃｂの分極反転は生じない。これにより、容量ＣｂはＵ分極を維持し、容量ＣｂｘはＰ分極を維持する。
【０２３６】
このようにして、容量Ｃａ，Ｃａｘ，Ｃｂ，Ｃｂｘの自発分極方向を、初期状態に戻すことができる。
【０２３７】
なお、上記の例では、容量Ｃａ，Ｃｂのみを、カレントミラー回路ＣＭＳ１を用いた評価回路によって評価しているが、容量Ｃａｘ，Ｃｂｘに対しても同様にカレントミラー回路ＣＭＳｘ１を用いた評価回路を設けてもよい。これにより、書き戻しのステップにおいてもこの評価回路によって電荷積分並びに論理評価を行うことができる。
【０２３８】
このように、本実施形態によれば、評価用の強誘電体キャパシタの他にバックアップ用の強誘電体キャパシタを設け、評価用の強誘電体キャパシタの読み出し後に書き戻しを行うため、評価用の強誘電体キャパシタの電荷保持状態を維持することができる。また、強誘電体キャパシタに書き込まれた電荷保持状態に応じた論理合成を行うため、レイアウトパターンから論理を解析することを防止することができる。これにより、耐タンパー性の高い論理回路を実現することができる。
【０２３９】
［第１０実施形態］
第１０実施形態による論理回路及びその駆動方法について図３７を用いて説明する。図１乃至図３６に示す第１乃至第９実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０２４０】
図３７は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。
【０２４１】
本実施形態では、第９実施形態によるセレクタの強誘電体キャパシタ部をＮＡＮＤ型キャパシタユニットで置き換えた例を示す。
【０２４２】
本実施形態によるセレクタは、図３７に示すように、第９実施形態によるセレクタの容量Ｃ，Ｃｘを、ＮＡＮＤ型キャパシタユニットに置き換えたものである。すなわち、強誘電体キャパシタＣａ，Ｃａｘの代わりに、強誘電体キャパシタとバイラテラルゲートとの並列接続体を直列に複数接続したＮＡＮＤ型キャパシタユニットを設けている。
【０２４３】
バイラテラルゲートは、ローレベルの入力で端子間の接続を切り離し、ハイレベルの入力で端子間を接続する。例えば、容量Ｃａ２，Ｃａｘ２を選択する場合には、信号Ｓ１，Ｓ３，Ｓ４をハイレベルとし、信号Ｓ２をローレベルとする。これにより、信号Ｓ１，Ｓ３，Ｓ４で駆動するバイラテラルゲートに並列に接続された容量Ｃａ１，Ｃａ３，Ｃａ４，Ｃａｘ１，Ｃａｘ３，Ｃａｘ４がバイパスされ、容量Ｃａ２，Ｃａｘ２のみが実質的な回路動作に寄与する。
【０２４４】
したがって、容量Ｃａ１，Ｃａｘ１の組、容量Ｃａ２，Ｃａｘ２の組、容量Ｃａ３，Ｃａｘ３の組、容量Ｃａ４，Ｃａｘ４の組に、予め所定の自発分極方向をプログラムしておくことで、任意の組を信号Ｓ１〜Ｓ４により選択することができる。
【０２４５】
本実施形態によるセレクタの動作は、使用する容量の組を選択するほかは、第９実施形態によるセレクタと同様である。
【０２４６】
なお、上記の例では、４つの容量の組から１組を選択する例を示したが、容量の組は、４つに限定されるものではなく、任意の数とすることができる。
【０２４７】
このように、本実施形態によれば、複数の強誘電体キャパシタから所望の強誘電体キャパシタを選択して接続するキャパシタユニットを設けるので、評価用の強誘電体キャパシタ群の電荷保持状態を所望のセットに容易に切り換えることができる。
【０２４８】
［第１１実施形態］
第１１実施形態による論理回路及びその駆動方法について図３８を用いて説明する。図１乃至図３７に示す第１乃至第９実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０２４９】
図３８は、本実施形態による論理回路の構造及び駆動方法を示す回路図である。
【０２５０】
本実施形態では、第９実施形態によるセレクタの強誘電体キャパシタ部をＮＯＲ型キャパシタユニットで置き換えた例を示す。
【０２５１】
本実施形態によるセレクタは、図３８に示すように、第９実施形態によるセレクタの容量Ｃ，Ｃｘを、ＮＯＲ型キャパシタユニットに置き換えたものである。すなわち、強誘電体キャパシタＣａ，Ｃａｘの代わりに、強誘電体キャパシタとバイラテラルゲートとの直列接続体を並列に複数接続したＮＯＲ型キャパシタユニットを設けている。バイラテラルゲートは、端子間の接続／開放を制御するスイッチとして機能する。
【０２５２】
バイラテラルゲートは、ローレベルの入力で端子間の接続を切り離し、ハイレベルの入力で端子間を接続する。例えば、容量Ｃａ２，Ｃａｘ２を選択する場合には、信号Ｓ１，Ｓ３，Ｓ４をローレベルとし、信号Ｓ２をハイレベルとする。これにより、信号Ｓ１，Ｓ３，Ｓ４で駆動するバイラテラルゲートに接続された容量Ｃａ１，Ｃａ３，Ｃａ４，Ｃａｘ１，Ｃａｘ３，Ｃａｘ４が切り離され、容量Ｃａ２，Ｃａｘ２のみが実質的な回路動作に寄与する。
【０２５３】
したがって、容量Ｃａ１，Ｃａｘ１の組、容量Ｃａ２，Ｃａｘ２の組、容量Ｃａ３，Ｃａｘ３の組、容量Ｃａ４，Ｃａｘ４の組に、予め所定の自発分極方向をプログラムしておくことで、任意の組を信号Ｓ１〜Ｓ４により選択することができる。
【０２５４】
本実施形態によるセレクタの動作は、使用する容量の組を選択するほかは、第９実施形態によるセレクタと同様である。
【０２５５】
なお、上記の例では、４つの容量の組から１組を選択する例を示したが、容量の組は、４つに限定されるものではなく、任意の数とすることができる。
【０２５６】
このように、本実施形態によれば、ラッチ回路の強誘電体キャパシタとして、複数の強誘電体キャパシタから所望の強誘電体キャパシタを選択して接続するキャパシタユニットを設けるので、ラッチ回路の強誘電体キャパシタの電荷保持状態を所望のセットに容易に切り換えることができる。
【０２５７】
［第１２実施形態］
第１２実施形態による論理回路及びその駆動方法について図３９乃至図４１を用いて説明する。図１乃至図３８に示す第１乃至第１１実施形態による論理回路と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０２５８】
図３９は、一般的な４キャパシタタイプの不揮発性ラッチ回路の例を示す回路図である。図４０及び図４１は、本実施形態による不揮発性ラッチ回路の構造を示す回路図である。
【０２５９】
一般的な４キャパシタタイプの不揮発性ラッチ回路は、例えば図３９に示すように、フリップフロップ回路の入力側端子に接続された強誘電体キャパシタＣａ，Ｃａｘと、フリップフロップ回路の出力端子に接続された強誘電体キャパシタＣｂ，Ｃｂｘとを有している。これら強誘電体キャパシタＣａ，Ｃａｘ，Ｃｂ，Ｃｂｘにフリップフロップ回路の初期値に対応する分極情報を記憶しておくことで、電源投入後のフリップフロップ回路を初期値の状態に戻すことができる。
【０２６０】
図４０は、このような不揮発性ラッチ回路の強誘電体キャパシタＣａ，Ｃａｘ，Ｃｂ，Ｃｂｘを、第１０実施形態で示したようなＮＡＮＤ型キャパシタユニットで置き換えたものである。また、図４１は、強誘電体キャパシタＣａ，Ｃａｘ，Ｃｂ，Ｃｂｘを、第１１実施形態で示したようなＮＯＲ型キャパシタユニットで置き換えたものである。
【０２６１】
このようにすることで、強誘電体キャパシタＣａ，Ｃａｘ，Ｃｂ，Ｃｂｘのデータとして、信号Ｓ１〜Ｓ４で選択される４セットのデータに切り換えることができる。図４０のＮＡＮＤ型キャパシタユニットは、例えば図３９に示す回路によって一般的なラッチと同様にして、読み出し及び書き戻しが可能である。また、図４１のＮＯＲ型キャパシタユニットは、例えば図３９に示す回路によって読み出し及び書き戻しが可能である。
【０２６２】
なお、上記の例では、４つの容量から１つを選択する例を示したが、並列或いは直列に設ける容量の数は、４つに限定されるものではなく、任意の数とすることができる。
【０２６３】
また、図４０の不揮発性ラッチ回路の例において、容量Ｃａｘ，Ｃｂｘを常誘電体キャパシタで形成し、容量Ｃａ，Ｃｂのみを強誘電体キャパシタのＮＡＮＤ型キャパシタユニットとしてもよい。
【０２６４】
また、図４１の不揮発性ラッチの例において、容量Ｃａｘ，Ｃｂｘを常誘電体キャパシタで形成し、容量Ｃａ，Ｃｂのみを強誘電体キャパシタのＮＯＲ型キャパシタユニットとしてもよい。
【０２６５】
また、図３９に示す不揮発性ラッチの強誘電体キャパシタＣａ，Ｃａｘ，Ｃｂ，Ｃｂｘを置き換えるキャパシタユニットは、必ずしもＮＡＮＤ型キャパシタユニット又はＮＯＲ型キャパシタユニットのいずれか一方に統一する必要はない。例えば、強誘電体キャパシタＣａ，ＣｂをＮＯＲ型キャパシタユニットに置き換え、強誘電体キャパシタＣａｘ，ＣｂｘをＮＡＮＤ型キャパシタユニットに置き換えるようにしてもよい。
【０２６６】
なお、本実施形態では、フリップフロップ回路の入力ノード及び出力ノードに接続された強誘電体キャパシタを有する不揮発性ラッチ回路を示したが、不揮発性ラッチ回路の基本構成はこれに限定されるものではない。強誘電体キャパシタを用いた不揮発性ラッチ回路であれば、広く適用が可能である。
【０２６７】
このように、本実施形態によれば、ラッチ回路の強誘電体キャパシタとして、複数の強誘電体キャパシタから所望の強誘電体キャパシタを選択して接続するキャパシタユニットを設けるので、ラッチ回路の強誘電体キャパシタの電荷保持状態を所望のセットに容易に切り換えることができる。
【０２６８】
［変形実施形態］
上記実施形態に記載した論理回路及びその駆動方法は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０２６９】
以上の実施形態に関し、更に以下の付記を開示する。
【０２７０】
（付記１）  第１及び第２の強誘電体キャパシタ群と、
前記第１の強誘電体キャパシタ群に接続され、前記第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する評価回路と、
前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第２の強誘電体キャパシタ群に転送して前記第２の強誘電体キャパシタ群に書き込む第１の転送回路と、
前記第１の強誘電体キャパシタ群と前記第２の強誘電体キャパシタ群との間に接続され、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送して前記第１の強誘電体キャパシタ群に書き込む第２の転送回路と
を有することを特徴とする論理回路。
【０２７１】
（付記２）  付記１記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第２の強誘電体キャパシタ群への書き込み電流を出力とする第１のカレントミラー回路を有し、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群からの読み出し電流を入力とし、前記第１の強誘電体キャパシタ群への書き込み電流を出力とする第２のカレントミラー回路を有する
ことを特徴とする論理回路。
【０２７２】
（付記３）  付記１記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群から読み出した電荷を前記第２の強誘電体キャパシタ群に転送する第１のチャージトランスファアンプを有し、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群から読み出した電荷を前記第１の強誘電体キャパシタ群に転送する第２のチャージトランスファアンプを有する
ことを特徴とする論理回路。
【０２７３】
（付記４）  付記３記載の論理回路において、
前記第１の転送回路は、前記第１の強誘電体キャパシタ群から読み出された電荷を増幅して前記第２の強誘電体キャパシタ群に書き込む
ことを特徴とする論理回路。
【０２７４】
（付記５）  付記４記載の論理回路において、
前記第２の転送回路は、前記第２の強誘電体キャパシタ群から読み出された電荷を増幅して前記第１の強誘電体キャパシタ群に書き込む
ことを特徴とする論理回路。
【０２７５】
（付記６）  付記４又は５記載の論理回路において、
前記第２の強誘電体キャパシタ群に含まれる強誘電体キャパシタの容量は、前記第１の強誘電体キャパシタ群に含まれる強誘電体キャパシタの容量よりも大きい
ことを特徴とする論理回路。
【０２７６】
（付記７）  付記１又は２記載の論理回路において、
前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
前記第１の転送回路は、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
前記第２の転送回路は、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
ことを特徴とする論理回路。
【０２７７】
（付記８）  付記１乃至７のいずれか１項に記載の論理回路において、
前記第１の強誘電体キャパシタ群及び前記第２の強誘電体キャパシタ群は、強誘電体キャパシタとスイッチとの並列接続体が複数直列に接続されたＮＡＮＤ型キャパシタユニットを含む
ことを特徴とする論理回路。
【０２７８】
（付記９）  付記１乃至７のいずれか１項に記載の論理回路において、
前記第１の強誘電体キャパシタ群及び前記第２の強誘電体キャパシタ群は、強誘電体キャパシタとスイッチとの直列接続体が複数並列に接続されたＮＯＲ型キャパシタユニットを含む
ことを特徴とする論理回路。
【０２７９】
（付記１０）  付記１乃至９のいずれか１項に記載の論理回路において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタは、一方の電極がプレート線に共通接続されており、前記評価回路は、前記プレート線に読み出された総電荷量をもとに論理合成の結果を評価する
ことを特徴とする論理回路。
【０２８０】
（付記１１）  付記１乃至９のいずれか１項に記載の論理回路において、
前記評価回路は、前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタのそれぞれから読み出された電荷量のうちの最大値をもとに論理合成の結果を評価する
ことを特徴とする論理回路。
【０２８１】
（付記１２）  第１の強誘電体キャパシタ群から読み出された電荷量を検出し、前記第１の強誘電体キャパシタ群に記憶された電荷保持状態に応じた所定の論理合成の結果を評価する論理回路の駆動方法であって、
前記第１の強誘電体キャパシタ群の読み出しを行う際に、前記第１の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を第２の強誘電体キャパシタ群に転送することにより、前記電荷保持状態を前記第２の強誘電体キャパシタ群によりバックアップし、
前記第２の強誘電体キャパシタ群の読み出しを行い、前記第２の強誘電体キャパシタ群からの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ群に転送することにより、バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群に書き戻す
ことを特徴とする論理回路の駆動方法。
【０２８２】
（付記１３）  付記１２記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群から読み出された電荷を増幅して前記第２の強誘電体キャパシタ群に書き込む
ことを特徴とする論路回路の駆動方法。
【０２８３】
（付記１４）  付記１２又は１３記載の論理回路の駆動方法において、
前記第２の強誘電体キャパシタ群から読み出された電荷を増幅して前記第１の強誘電体キャパシタ群に書き込む
ことを特徴とする論理回路の駆動方法。
【０２８４】
（付記１５）  付記１２乃至１４のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群は、第１の強誘電体キャパシタ及び第２の強誘電体キャパシタを含み、
前記第２の強誘電体キャパシタ群は、第３の強誘電体キャパシタ及び第４の強誘電体キャパシタを含み、
前記電荷保持状態をバックアップする際に、前記第１の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタのそれぞれに転送して前記第３の強誘電体キャパシタ及び前記第４の強誘電体キャパシタを書き込み、
バックアップした前記電荷保持状態を前記第１の強誘電体キャパシタ群を書き戻す際に、前記第３の強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタのそれぞれに転送して前記第１の強誘電体キャパシタ及び前記第２の強誘電体キャパシタを書き込む
ことを特徴とする論理回路の駆動方法。
【０２８５】
（付記１６）  付記１２乃至１５のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタから読み出された総電荷量をもとに論理合成の結果を評価する
ことを特徴とする論理回路の駆動方法。
【０２８６】
（付記１７）  付記１２乃至１５のいずれか１項に記載の論理回路の駆動方法において、
前記第１の強誘電体キャパシタ群に含まれる複数の強誘電体キャパシタのそれぞれから読み出された電荷量のうちの最大値をもとに論理合成の結果を評価する
ことを特徴とする論理回路の駆動方法。
【０２８７】
（付記１８）  フリップフロップ回路と、
前記フリップフロップ回路の入力ノードに接続された第１及び第２のキャパシタと、
前記フリップフロップ回路の出力ノードに接続された第３及び第４のキャパシタとを有し、
前記第１乃至第４のキャパシタの少なくとも一つが、強誘電体キャパシタとスイッチとの並列接続体が複数直列に接続された第１のキャパシタユニットを含む
ことを特徴とする不揮発性ラッチ回路。
【０２８８】
（付記１９）  フリップフロップ回路と、
前記フリップフロップ回路の入力ノードに接続された第１及び第２のキャパシタと、
前記フリップフロップ回路の出力ノードに接続された第３及び第４のキャパシタとを有し、
前記第１乃至第４のキャパシタの少なくとも一つが、強誘電体キャパシタとスイッチとの直列接続体が複数並列に接続された第１のキャパシタユニットを含む
ことを特徴とする不揮発性ラッチ回路。
【０２８９】
（付記２０）  付記１８又は１９記載の不揮発性ラッチ回路において、
前記第１のキャパシタユニットと同型の第２のキャパシタユニットと、
前記第１のキャパシタユニットと前記第２のキャパシタユニットとの間に接続され、前記第１のキャパシタユニットの前記強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第２のキャパシタユニットに転送して前記第２のキャパシタユニットの強誘電体キャパシタに書き込む第１の転送回路と、
前記第２のキャパシタユニットの前記強誘電体キャパシタからの読み出し電荷に応じた電荷を前記第１のキャパシタユニットに転送して前記第１のキャパシタユニットの前記強誘電体キャパシタに書き込む第２の転送回路と
を更に有することを特徴とする不揮発性ラッチ回路。
【符号の説明】
【０２９０】
１０…コンパレータ
１２…インバータ
１４…強制書き込みゲート
１６…バイラテラルゲート
１８…評価／書き戻し回路
２０…読み出し回路
【図１】
2014204146.tif 000005
【図２】
2014204146.tif 000006
【図３】
2014204146.tif 000007
【図４】
2014204146.tif 000008
【図５】
2014204146.tif 000009
【図６】
2014204146.tif 000010
【図７】
2014204146.tif 000011
【図８】
2014204146.tif 000012
【図９】
2014204146.tif 000013
【図１０】
2014204146.tif 000014
【図１１】
2014204146.tif 000015
【図１２】
2014204146.tif 000016
【図１３】
2014204146.tif 000017
【図１４】
2014204146.tif 000018
【図１５】
2014204146.tif 000019
【図１６】
2014204146.tif 000020
【図１７】
2014204146.tif 000021
【図１８】
2014204146.tif 000022
【図１９】
2014204146.tif 000023
【図２０】
2014204146.tif 000024
【図２１】
2014204146.tif 000025
【図２２】
2014204146.tif 000026
【図２３】
2014204146.tif 000027
【図２４】
2014204146.tif 000028
【図２５】
2014204146.tif 000029
【図２６】
2014204146.tif 000030
【図２７】
2014204146.tif 000031
【図２８】
2014204146.tif 000032
【図２９】
2014204146.tif 000033
【図３０】
2014204146.tif 000034
【図３１】
2014204146.tif 000035
【図３２】
2014204146.tif 000036
【図３３】
2014204146.tif 000037
【図３４】
2014204146.tif 000038
【図３５】
2014204146.tif 000039
【図３６】
2014204146.tif 000040
【図３７】
2014204146.tif 000041
【図３８】
2014204146.tif 000042
【図３９】
2014204146.tif 000043
【図４０】
2014204146.tif 000044
【図４１】
2014204146.tif 000045