(57)【要約】【課題】パラレル信号を伝送する伝送路のシリアル化を、クロック信号を復元可能な構成によって実現する。【解決手段】光送信器５は、データ信号Ｘ０〜Ｘ３（図２上段）をシリアライズする代わりに、同期パターンＨＤが各サイクルの先頭のクロックに挿入された中間データ信号Ｘ０’〜Ｘ３’（図２下段）をシリアライズする。光受信器７は、中間データ信号Ｘ０’〜Ｘ３’に含まれる同期パターンＨＤを参照してクロック信号Ｘclkのエッジタイミングを決める。【選択図】図２
2014204319.tif 000002
【特許請求の範囲】
【請求項１】
シリアル信号を受信し、該シリアル信号をパラレル信号に変換する受信器において、
上記シリアル信号をデシリアライズすることによって、Ｔ’秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有する中間信号とＴ’秒毎にエッジを有する中間クロック信号とを生成するデシリアライズ部と、
上記中間信号の値が予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値に一致するクロックを同期クロックとして、同期クロックがＬ×Ａ＋Ｃクロック（Ａは２以上の予め定められた整数、Ｃは０以上の予め定められた整数、Ｌは１以上の予め定められた整数）置きに繰り返し現れたとき、同期状態にあると判定する同期判定部と、
上記同期判定部にて同期状態にあると判定されている間、同期クロックにおける同期値を上記中間信号から間引くことによって、Ｔ＝Ｔ’×（Ｌ×Ａ＋Ｂ＋Ｃ）／（Ｌ×Ａ）秒毎にＫビットの値を有する上記パラレル信号を生成するパラレル信号生成部と、
上記同期判定部にて同期状態にあると判定されている間、同期クロックの各々から予め定められた時間後に立ち上がり又は立ち下がりエッジを有するクロック信号を生成するクロック信号生成部と、を備えている、
ことを特徴とする受信器。
【請求項２】
上記パラレル信号は、データ列の連続する信号である、
ことを特徴とする請求項１に記載の受信器。
【請求項３】
Ｃ＝０であり、
上記中間信号は、Ｌ×Ａ＋Ｂクロックを１サイクルとして、各サイクルにＢ×Ｋビットの同期値を含んでおり、
上記パラレル信号生成部は、上記同期値を上記中間信号から間引くことによって、上記パラレル信号を生成するものである、
ことを特徴とする請求項１又は２に記載の受信器。
【請求項４】
Ｂ＝１である、
ことを特徴とする請求項３に記載の受信器。
【請求項５】
Ｃ≧１であり、
上記中間信号は、Ｌ×Ａ＋Ｂ＋Ｃクロックを１サイクルとして、各サイクルにＢ×Ｋビットの同期値とＣ×Ｋビットのデータ信号とを含んでおり、
上記パラレル信号生成部は、上記同期値と上記データ信号とを上記中間信号から間引くことによって、上記パラレル信号を生成するものである、
ことを特徴とする請求項１又は２に記載の受信器。
【請求項６】
上記パラレル信号は、カメラリンク（登録商標）におけるデータ信号Ｘ０〜Ｘ３であり、
上記データ信号は、カメラリンクにおける下りシリアル信号を含む、
ことを特徴とする請求項５に記載の受信器。
【請求項７】
Ｋ＝４、Ａ＝７であり、
上記パラレル信号は、７クロックを１サイクルとするデータ構造を有し、
上記クロック信号は、各サイクルの２ビット目と３ビット目とのクロック境界で立ち下がり、且つ、各サイクルの５ビット目と６ビット目とのクロック境界において立ち上がる、
ことを特徴とする請求項１〜６の何れか１項に記載の受信器。
【請求項８】
光信号をＯ／Ｅ変換することによって、上記シリアル信号を生成するＯ／Ｅ変換部を更に備えている、
ことを特徴とする請求項１〜７の何れか１項に記載の受信器。
【請求項９】
Ｔ秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有するパラレル信号であって、Ａ×Ｔ秒（Ａは２以上の予め定められた整数）毎に立ち上がり又は立ち下がりエッジを有するクロック信号が随伴するパラレル信号を、シリアル信号に変換して送信する送信器において、
上記クロック信号の立ち上がり又は立ち下がりエッジの各々から予め定められた時間後に、予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値を上記パラレル信号に挿入することによって、Ｔ’＝Ｔ×Ｌ×Ａ／（Ｌ×Ａ＋Ｂ＋Ｃ）秒（Ｃは予め定められた０以上の整数、Ｌは１以上の予め定められた整数）毎にＫビットの値を有する中間信号であって、上記同期値がＬ×Ａ＋Ｃクロック置きに繰り返し現れる中間信号を生成する中間信号生成部と、
上記中間信号をシリアライズすることによって、上記シリアル信号を生成するシリアライズ部と、を備えている、
ことを特徴とする送信器。
【請求項１０】
請求項１〜８までの何れか１項に記載の受信器が一端に接続されており、請求項９に記載の送信器が他端に接続されている、
ことを特徴とするケーブル。
【請求項１１】
シリアル信号を受信し、該シリアル信号をパラレル信号に変換する受信方法において、
上記シリアル信号をデシリアライズすることによって、Ｔ’秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有する中間信号とＴ’秒毎にエッジを有する中間クロック信号とを生成するデシリアライズ工程と、
上記中間信号の値が予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値に一致するクロックを同期クロックとして、同期クロックがＬ×Ａ＋Ｃクロック（Ａは２以上の予め定められた整数、Ｃは０以上の予め定められた整数、Ｌは１以上の予め定められた整数）置きに繰り返し現れたとき、同期状態にあると判定する同期判定工程と、
上記同期判定工程にて同期状態にあると判定されている間、同期クロックにおける同期値を上記中間信号から間引くことによって、Ｔ＝Ｔ’×（Ｌ×Ａ＋Ｂ＋Ｃ）／（Ｌ×Ａ）秒毎にＫビットの値を有する上記パラレル信号を生成するパラレル信号生成工程と、
上記同期判定工程にて同期状態にあると判定されている間、同期クロックの各々から予め定められた時間後に立ち上がり又は立ち下がりエッジを有するクロック信号を生成するクロック信号生成工程と、を含んでいる、
ことを特徴とする受信方法。
【請求項１２】
Ｔ秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有するパラレル信号であって、Ａ×Ｔ秒（Ａは２以上の予め定められた整数）毎に立ち上がり又は立ち下がりエッジを有するクロック信号が随伴するパラレル信号を、シリアル信号に変換して送信する送信方法において、
上記クロック信号の立ち上がり又は立ち下がりエッジの各々から予め定められた時間後に、予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値を上記パラレル信号に挿入することによって、Ｔ’＝Ｔ×Ｌ×Ａ／（Ｌ×Ａ＋Ｂ＋Ｃ）秒（Ｃは予め定められた０以上の整数、Ｌは１以上の予め定められた整数）秒毎にＫビットの値を有する中間信号であって、上記同期値がＬ×Ａ＋Ｃクロック置きに繰り返し現れる中間信号を生成する中間信号生成工程と、
上記中間信号をシリアライズすることによって、上記シリアル信号を生成するシリアライズ工程と、を含んでいる、
ことを特徴とする送信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パラレル信号をシリアル信号に変換すると共に、該シリアル信号を送信する送信器及び送信方法、シリアル信号を受信すると共に、該シリアル信号をパラレル信号に変換する受信器及び受信方法、並びに、そのような送信器及び受信器を備えたケーブルに関する。
【背景技術】
【０００２】
画像を伝送するための規格の１つとして、カメラリンク（CameraLink：登録商標）が広く知られている。カメラリンクを用いてカメラ（撮像装置）とグラバ（画像取込装置）とを接続することによって、カメラからグラバへの高速画像伝送や、グラバによるカメラのリアルタイム制御などを実現することができる。
【０００３】
カメラリンクにおける下り信号は、画像を表すパラレル信号であるデータ信号Ｘ０〜Ｘ３と、クロックを表すクロック信号Ｘclkとにより構成される。データ信号Ｘ０〜Ｘ３及びクロック信号Ｘclkのデータ構造を図１４に示す。データ信号Ｘ０〜Ｘ３は、イーサネット（登録商標）等におけるパケット信号とは異なり、図１４に示すようにデータ列の連続する信号（「時間軸上にデータ列がギャップなく配置された信号」或いは「間欠性を有さない信号」と言い換えることもできる）である。カメラリンクにおいては、クロック信号Ｘclkの周期の１／７が１クロックとなる。
【０００４】
データ信号Ｘ０〜Ｘ３は、ビットレートが最大５９５ＭｂｐｓのＬＶＤＳ（Low Voltage Differential Signaling，低電圧差動信号）であり、図１４に示すように、７クロックを１サイクルとするデータ構造を有する。したがって、ビットレートが５９５Ｍｂｐｓである場合、データ信号Ｘ０〜Ｘ３は、１クロック（１／５９５μ秒）毎に４ビット、１サイクル（７／５９５μ秒）毎に２８ビットの値を有することになる。
【０００５】
これら２８ビットのうち、８ビット（Ｄ１［０］〜Ｄ１［７］）はＲ（赤）の画素値を表し、他の８ビット（Ｄ２［０］〜Ｄ２［７］）はＧ（緑）の画素値を表し、更に他の８ビット（Ｄ３［０］〜Ｄ３［７］）はＢ（青）の画素値を表す。残りの４ビットのうち、１ビット（ＬＶＡＬ）は、ライン区間を示すフラグとして使用され、他の１ビット（ＦＶＡＬ）は、フレーム区間を示すフラグとして使用され、更に他の１ビット（ＤＶＡＬ）は、データ区間を示すフラグとして使用される。残りの１ビットは、リザーブ（未使用）ビットである。なお、ここで説明したデータ構造は、ＲＧＢデータを伝送する場合のデータ構造である。ＲＡＷデータを伝送する場合には、Ｄｉ［０］〜Ｄｉ［７］（ｉ＝１，２，３）に輝度情報が格納されることになる。
【０００６】
一方、クロック信号Ｘclkは、周波数が最大８５ＭＨｚ（すなわち、７クロック周期＝１サイクル周期）のＬＶＤＳであり、例えば、図１４に示すように、各サイクルの２ビット目と３ビット目とのビット境界で立ち下がり、且つ、各サイクルの５ビット目と６ビット目とのビット境界において立ち上がる。なお、クロック信号Ｘclkのデューティ比並びに立ち上がり及び立下りタイミングは、クロック信号Ｘclkを生成するカメラに依存する。ただし、クロック信号Ｘclkの周期は、クロックの７倍になる。
【０００７】
グラバは、データ信号Ｘ０〜Ｘ３のサイクル境界を特定するために、クロック信号Ｘclkを参照する。例えば、クロック信号Ｘclkの立ち上がりタイミングの２クロック後をサイクル境界と見做す。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１５１６４５（公開日：２０００年  ５月３０日）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、カメラリンクにおいては、パラレル信号であるデータ信号Ｘ０〜Ｘ３を伝送する伝送路を光化する場合、クロック信号Ｘclkを受信側で復元できないという問題があった。
【００１０】
すなわち、データ信号Ｘ０〜Ｘ３を伝送する伝送路を光化する場合、カメラ側及びグラバ側において以下の処理を必要とする。
【００１１】
カメラ側処理１：データ信号Ｘ０〜Ｘ３のシリアル列で７ビット毎に立ち上がりエッジを有するクロック信号Ｘclkから、データ信号Ｘ０〜Ｘ３のシリアル列で２ビット周期（１ビット毎に立ち上がり／立ち下がりエッジを有する）のクロック信号ＣＬＫ（図１４参照）を生成する。
【００１２】
カメラ側処理２：データ信号Ｘ０〜Ｘ３をシリアライズすることによって、シリアル信号を生成する。この際、データ信号Ｘ０〜Ｘ３のシリアル列で２ビット周期のクロック信号ＣＬＫを参照する。
【００１３】
カメラ側処理３：シリアル信号をＥ／Ｏ変換（電気／光変換）することによって、光信号を生成する。
【００１４】
グラバ側処理１：光信号をＯ／Ｅ変換（光／電気変換）することによって、シリアル信号を復元する。
【００１５】
グラバ側処理２：シリアル信号をデシリアライズすることによって、データ信号Ｘ０〜Ｘ３を復元する。この際、ＣＤＲ（Clock Data Recovery）機能によって、データ信号Ｘ０〜Ｘ３のシリアル列で２ビット周期のクロック信号ＣＬＫを復元する。
【００１６】
グラバ側処理３：データ信号Ｘ０〜Ｘ３のシリアル列で２ビット周期（１ビット毎に立ち上がり／立ち下がりエッジを有する）のクロック信号ＣＬＫから、データ信号Ｘ０〜Ｘ３のシリアル列で７ビット毎に立ち上がりエッジを有するクロック信号Ｘclkを復元する。
【００１７】
しかしながら、各サイクルの２ビット目と３ビット目とのビット境界で立ち下がり、且つ、各サイクルの５ビット目と６ビット目とのビット境界において立ち上がるクロック信号Ｘclkを、グラバ側で復元することは不可能である。なぜなら、グラバには、サイクル境界を特定するために参照し得る情報が何も与えられていないため、グラバは、サイクル境界を特定することができないからである。
【００１８】
もちろん、クロック信号Ｘclkを別の伝送路（光ファイバであってもよいし、ＬＶＤＳラインであってもよい）を用いて伝送すれば、このような問題に直面することはない。特許文献１に記載のパラレル伝送システムは、このような構成を採用した伝送システムの一例である。しかしながら、この場合、ケーブルの直径が大きくなったり、ケーブルの製造コストが上がったりするという、新たな問題を生じる。
【００１９】
なお、上記の問題は、カメラリンクの光化に限って生じる問題ではない。すなわち、パラレル信号（各クロックにおいて２ビット以上の値を有し、各ビットがパラレルに伝送される信号）を伝送する伝送路をシリアル化する場合、当該伝送路を光化するか否かに依らず、周期が２クロック以上のクロック信号を受信側で復元することはできない。
【００２０】
本発明は、上記の課題に鑑みてなされたものであり、その目的は、パラレル信号を伝送する伝送路のシリアル化を、クロック信号を復元可能な構成によって実現することにある。
【課題を解決するための手段】
【００２１】
上記の課題を解決するために、本発明に係る受信器は、シリアル信号を受信し、該シリアル信号をパラレル信号に変換する受信器において、上記シリアル信号をデシリアライズすることによって、Ｔ’秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有する中間信号とＴ’秒毎にエッジを有する中間クロック信号とを生成するデシリアライズ部と、上記中間信号の値が予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値に一致するクロックを同期クロックとして、同期クロックがＬ×Ａ＋Ｃクロック（Ａは２以上の予め定められた整数、Ｃは０以上の予め定められた整数、Ｌは１以上の予め定められた整数）置きに繰り返し現れたとき、同期状態にあると判定する同期判定部と、上記同期判定部にて同期状態にあると判定されている間、同期クロックにおける同期値を上記中間信号から間引くことによって、Ｔ＝Ｔ’×（Ｌ×Ａ＋Ｂ＋Ｃ）／（Ｌ×Ａ）秒毎にＫビットの値を有する上記パラレル信号を生成するパラレル信号生成部と、上記同期判定部にて同期状態にあると判定されている間、同期クロックの各々から予め定められた時間後に立ち上がり又は立ち下がりエッジを有するクロック信号を生成するクロック信号生成部と、を備えている。
【００２２】
また、上記の課題を解決するために、本発明に係る送信器は、Ｔ秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有するパラレル信号であって、Ａ×Ｔ秒（Ａは２以上の予め定められた整数）毎に立ち上がり又は立ち下がりエッジを有するクロック信号が随伴するパラレル信号を、シリアル信号に変換して送信する送信器において、上記クロック信号の立ち上がり又は立ち下がりエッジの各々から予め定められた時間後に、予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値を上記パラレル信号に挿入することによって、Ｔ’＝Ｔ×Ｌ×Ａ／（Ｌ×Ａ＋Ｂ＋Ｃ）秒（Ｃは予め定められた０以上の整数、Ｌは１以上の予め定められた整数）毎にＫビットの値を有する中間信号であって、上記同期値がＬ×Ａ＋Ｃクロック置きに繰り返し現れる中間信号を生成する中間信号生成部と、上記中間信号をシリアライズすることによって、上記シリアル信号を生成するシリアライズ部と、を備えている。
【００２３】
また、上記の課題を解決するために、本発明に係る受信方法は、シリアル信号を受信し、該シリアル信号をパラレル信号に変換する受信方法において、上記シリアル信号をデシリアライズすることによって、Ｔ’秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有する中間信号とＴ’秒毎にエッジを有する中間クロック信号とを生成するデシリアライズ工程と、上記中間信号の値が予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値に一致するクロックを同期クロックとして、同期クロックがＬ×Ａ＋Ｃクロック（Ａは２以上の予め定められた整数、Ｃは０以上の予め定められた整数、Ｌは１以上の予め定められた整数）置きに繰り返し現れたとき、同期状態にあると判定する同期判定工程と、上記同期判定工程にて同期状態にあると判定されている間、同期クロックにおける同期値を上記中間信号から間引くことによって、Ｔ＝Ｔ’×（Ｌ×Ａ＋Ｂ＋Ｃ）／（Ｌ×Ａ）秒毎にＫビットの値を有する上記パラレル信号を生成するパラレル信号生成工程と、上記同期判定工程にて同期状態にあると判定されている間、同期クロックの各々から予め定められた時間後に立ち上がり又は立ち下がりエッジを有するクロック信号を生成するクロック信号生成工程と、を含んでいる。
【００２４】
また、上記の課題を解決するために、本発明に係る送信方法は、Ｔ秒毎にＫビット（Ｋは２以上の予め定められた整数）の値を有するパラレル信号であって、Ａ×Ｔ秒（Ａは２以上の予め定められた整数）毎に立ち上がり又は立ち下がりエッジを有するクロック信号が随伴するパラレル信号を、シリアル信号に変換して送信する送信方法において、上記クロック信号の立ち上がり又は立ち下がりエッジの各々から予め定められた時間後に、予め定められたＢ×Ｋ（Ｂは１以上の予め定められた整数）ビットの同期値を上記パラレル信号に挿入することによって、Ｔ’＝Ｔ×Ｌ×Ａ／（Ｌ×Ａ＋Ｂ＋Ｃ）秒（Ｃは予め定められた０以上の整数、Ｌは１以上の予め定められた整数）秒毎にＫビットの値を有する中間信号であって、上記同期値がＬ×Ａ＋Ｃクロック置きに繰り返し現れる中間信号を生成する中間信号生成工程と、上記中間信号をシリアライズすることによって、上記シリアル信号を生成するシリアライズ工程と、を含んでいる。
【００２５】
上記の構成によれば、上記クロック信号を上記受信器により復元することができる。すなわち、上記パラレル信号を伝送する伝送路のシリアル化を、クロック信号を復元可能な構成によって実現することができる。
【００２６】
特に、上記の構成においては、上記中間信号の値が予め定められた同期値に一致するクロックを同期クロックとして、同期クロックがＬ×Ａ＋Ｃクロック置きに繰り返し現れたときに同期状態にあると判定する。したがって、ペイロードにおける上記中間信号の値がＬ×Ａ＋Ｃクロック置きに繰り返し同期値に一致するという偶発的な事象が生じない限り、同期判定を誤ることがない。
【００２７】
なお、同期クロックがＬ×Ａ＋Ｃクロック置きに繰り返し現れるとは、同期クロックがＬ×Ａ＋Ｃクロックの間隔をおいて繰り返し現れること、すなわち、（１）同期クロックが現れるという事象と、（２）同期クロック以外のクロックが連続してＬ×Ａ＋Ｃクロック現れるという事象とが、事象（１）→事象（２）→事象１（１）→事象（２）→・・・のように繰り返されることを指す。
【００２８】
また、上記の構成は、上記パラレル信号がデータ列の連続する信号である場合に特に有効である。
【００２９】
なぜなら、上記パラレル信号のクロックＴと上記中間信号のクロックＴ’との間に関係Ｔ’／Ｔ＝Ｌ×Ａ／（Ｌ×Ａ＋Ｂ＋Ｃ）が成り立つので、上記パラレル信号がデータ列の連続する信号であっても、上記同期値の挿入によって上記パラレル信号のビットレートの低下が生じることがないからである。このため、当該受信器において上記パラレル信号を実時間再生することが可能になる。したがって、映像信号や音声信号などのストリーミング再生に本発明を適用することが可能になる。
【００３０】
ただし、本発明の有効範囲は、上記パラレル信号がデータ列の連続する信号である場合に制限されない。例えば、パケット信号（データ列の連続する信号ではない信号）を送受信する伝送システムの代表であるイーサネットにおいては、最小パケット間ギャップが規定されている。そのため、同期値に相当するデータをパケット間に挿入すると、パケット間ギャップが最小パケット間ギャップとして規定された値を下回るおそれがある。このような場合にも、本発明は有効である。
【００３１】
本発明に係る受信器においては、Ｃ＝０であり、上記中間信号は、Ｌ×Ａ＋Ｂクロックを１サイクルとして、各サイクルにＢ×Ｋビットの同期値を含んでおり、上記パラレル信号生成部は、上記同期値を上記中間信号から間引くことによって、上記パラレル信号を生成するものである、ことが好ましい。
【００３２】
上記の構成によれば、上記パラレル信号にＢ×Ｋビット／サイクルの同期値を挿入することによって上記中間信号を生成する構成が送信器において採用されている場合に、上記クロック信号を当該受信器によって復元することが可能になる。
【００３３】
本発明に係る受信器においては、Ｂ＝１である、ことが好ましい。
【００３４】
上記の構成によれば、上記中間信号のビットレートの上昇を最小限に抑えることができる。
【００３５】
本発明に係る受信器においては、Ｃ≧１であり、上記中間信号は、Ｌ×Ａ＋Ｂ＋Ｃクロックを１サイクルとして、各サイクルにＢ×Ｋビットの同期値とＣ×Ｋビットのデータ信号とを含んでおり、上記パラレル信号生成部は、上記同期値と上記データ信号とを上記中間信号から間引くことによって、上記パラレル信号を生成するものである、ことが好ましい。
【００３６】
上記の構成によれば、上記パラレル信号にＢ×Ｋビット／サイクルの同期値とＣ×Ｋビット／サイクルのデータ信号とを挿入することによって上記中間信号を生成する構成が送信器において採用されている場合に、上記クロック信号と上記データ信号とを当該受信器によって復元することが可能になる。
【００３７】
本発明に係る送信器において、上記パラレル信号は、カメラリンク（登録商標）におけるデータ信号Ｘ０〜Ｘ３であり、上記データ信号は、カメラリンクにおける下りシリアル信号を含む、ことが好ましい。
【００３８】
上記の構成によれば、カメラリンクを構成するケーブルにおいて、下りシリアル信号を伝送するための信号線を省略することが可能になる。
【００３９】
本発明に係る受信器及び送信器においては、Ｋ＝４、Ａ＝７であり、上記データ信号は、７クロックを１サイクルとするデータ構造を有し、上記クロック信号は、各サイクルの２ビット目と３ビット目とのビット境界で立ち下がり、且つ、各サイクルの５ビット目と６ビット目とのビット境界において立ち上がる、ことが好ましい。
【００４０】
上記の構成によれば、カメラリンクに本発明を適用することが可能になる。
【００４１】
本発明に係る受信器は、光信号をＯ／Ｅ変換することによって、上記シリアル信号を生成するＯ／Ｅ変換部を更に備えている、ことが好ましい。
【００４２】
上記の構成によれば、上記パラレル信号を伝送する伝送路の光化を、クロック信号を復元可能な構成によって実現することができる。また、上記パラレル信号を伝送する伝送路を光化することによって、伝送品質を低下させることなく伝送レートを上昇させることが可能になる。
【００４３】
なお、一端に上記受信器が接続されており、他端に上記送信器が接続されているケーブルも本発明の範疇に含まれる。
【発明の効果】
【００４４】
本発明によれば、パラレル信号を伝送する伝送路のシリアル化を、クロック信号を復元可能な構成によって実現することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施形態に係るケーブルの構成を示すブロック図である。
【図２】図１に示す送信器及び受信器より参照されるデータ信号（上段）及び中間データ信号（下段）の信号構造を示す波形図である。
【図３】図１に示す送信器の構成を示す機能ブロック図である。
【図４】図３に示す各ブロックの構成例を示す回路図である。
【図５】図１に示す受信器の構成を示す機能ブロック図である。
【図６】図５に示す各ブロックの構成例を示す回路図である。
【図７】図５に示す各ブロックの構成例を示す回路図である。
【図８】図５に示す同期判定部における同期判定処理の流れを示すフローチャートである。
【図９】図２に示す中間データ信号の第１の変形例を示す波形図である。
【図１０】図２に示す中間データ信号の第２の変形例を示す波形図である。
【図１１】本発明の第２の実施形態に係るケーブルの構成を示すブロック図である。
【図１２】図２に示す中間データ信号の第３の変形例を示す波形図である。
【図１３】図１２に示す中間データ信号と、図１２に示す中間データ信号から生成されたデータ信号及びクロック信号とを示す波形図である。
【図１４】カメラリンクにおけるデータ信号の信号構造を示す波形図である。
【発明を実施するための形態】
【００４６】
＜第１の実施形態＞
〔ケーブルの構成〕
本発明の第１の実施形態に係るケーブル１の構成について、図１を参照して説明する。図１は、本実施形態に係るケーブル１の構成を示したブロック図である。
【００４７】
ケーブル１は、カメラリンクによりカメラとグラバとを接続するためのケーブルであり、ケーブル本体４の他に、ケーブル本体４の一端に接続されたカメラ側コネクタ２と、ケーブル本体４の他端に接続されたグラバ側コネクタ３とを備えている。
【００４８】
カメラ側コネクタ２は、光送信器５が内蔵されている。光送信器５は、カメラから取得した電気信号であるデータ信号Ｘ０〜Ｘ３及びクロック信号Ｘclkを光信号Ｏに変換して送信するための送信器である。
【００４９】
光送信器５には、ケーブル本体４に収容された光ファイバ６が接続されている。光送信器５から送信された光信号Ｏは、光ファイバ６を介してグラバ側に伝送される。光ファイバ６のグラバ側には、グラバ側コネクタ３に内蔵された光受信器７が接続されている。光受信器７は、受信した光信号Ｏから電気信号であるデータ信号Ｘ０〜Ｘ３及びクロック信号Ｘclkを復元してグラバに供給する。光送信器５に接続されたＭＣＵ（Micro Control Unit）８と光受信器７に接続されたＭＣＵ９とは、内部リンク信号を送受信する。ここで、内部リンク信号とは、規格（カメラリンク）により定められた制御信号（制御信号ＣＣ１〜ＣＣ３等）以外の制御信号のことを指す。
【００５０】
ケーブル本体４には、更に、内部リンク信号、下りシリアル信号、制御信号ＣＣ１〜ＣＣ３、及び、上りシリアル信号を伝送するための電気信号線が収容されている。内部リンク信号、下りシリアル信号、制御信号ＣＣ１〜ＣＣ３、及び、上りシリアル信号は、何れも、電気信号である。
【００５１】
ケーブル１は、光送信器５、光受信器７、及び光ファイバ６により構成される下り信号（データ信号Ｘ０〜Ｘ３及びクロック信号Ｘclk）の伝送形態に主たる特徴がある。以下、この特徴の概略を、図２を参照して説明する。
【００５２】
カメラから供給されるデータ信号Ｘ０〜Ｘ３は、図２の上段に示す信号構造を有している。この点については、図１４を参照して既に説明したとおりである。
【００５３】
光送信器５は、図２の上段に示すデータ信号Ｘ０〜Ｘ３をシリアライズするのではなく、（１）図２の上段に示すデータ信号Ｘ０〜Ｘ３を図２の下段に示す中間データ信号Ｘ０’〜Ｘ３’に変換し、（２）中間データ信号Ｘ０’〜Ｘ３’をシリアライズすることによってシリアル信号Ｅを生成し、（３）電気信号であるシリアル信号ＥをＥ／Ｏ変換することによって光信号Ｏを生成する。
【００５４】
データ信号Ｘ０〜Ｘ３が、図２の上段に示すように、各クロックが４ビットの値を有し、７クロックを１サイクルとするデータ構造を有しているのに対して、中間データ信号Ｘ０’〜Ｘ３’は、図２の下段に示すように、各クロックが４ビットの値を有し、８クロックを１サイクルとするデータ構造を有している。中間データ信号Ｘ０’〜Ｘ３’は、データ信号Ｘ０〜Ｘ３の各サイクルの先頭に４ビットの同期パターンＨＤを挿入することにより得られたものであり、各サイクルの先頭クロックを除くペイロード部のデータ構造は、データ信号Ｘ０〜Ｘ３のデータ構造と変わらない。
【００５５】
データ信号Ｘ０〜Ｘ３は、データ列の連続する信号であり、同期パターンＨＤを挿入し得るギャップを持たない。したがって、ビットレートの低下を招来することなく同期パターンＨＤを挿入するためには、中間データ信号Ｘ０’〜Ｘ３’のクロックＴ’をデータ信号Ｘ０〜Ｘ３のクロックＴよりも短くする必要がある。そこで、本実施形態においては、中間データ信号Ｘ０’〜Ｘ３’のクロックＴ’を、データ信号Ｘ０〜Ｘ３のクロックＴの７／８倍としている。例えば、データ信号Ｘ０〜Ｘ３のクロックＴがＴ＝１／５９５μ秒である場合、中間データ信号Ｘ０’〜Ｘ３’のクロックＴ’はＴ’＝７／８×Ｔ＝１／６８０μ秒となる。これにより、カメラリンクに求められる映像信号の実時間再生が可能になる。
【００５６】
光受信器７は、（１）光信号ＯをＯ／Ｅ変換することによって電気信号であるシリアル信号Ｅを復元し、（２）シリアル信号Ｅをデシリアライズすることによって中間データ信号Ｘ０’〜Ｘ３’を復元し、（３）中間データ信号Ｘ０’〜Ｘ３’をデータ信号Ｘ０〜Ｘ３に変換する。中間データ信号Ｘ０’〜Ｘ３’には、同期パターンＨＤが挿入されているので、光受信器７は、これを参照することによって、復元したデータ信号Ｘ０〜Ｘ３におけるサイクル境界を特定することができる。これにより、光受信器７におけるクロック信号Ｘclkの復元が可能になる。
【００５７】
データ信号Ｘ０〜Ｘ３を中間データ信号Ｘ０’〜Ｘ３’に変換する方法、中間データ信号Ｘ０’〜Ｘ３’をデータ信号Ｘ０〜Ｘ３に変換する方法、中間データ信号Ｘ０’〜Ｘ３’からクロック信号Ｘclkを復元する方法等については、以下、順を追って説明する。
【００５８】
〔光送信器の構成〕
光送信器５の構成について、図３及び図４を参照して説明する。図３は、光送信器５の構成を示す機能ブロック図である。図４は、光送信器５の各部の構成例を示す回路図である。
【００５９】
光送信器５は、クロック生成部５１と、サンプリング部５２と、クロック変換部５３と、中間データ信号生成部（中間信号生成部）５４と、シリアライズ部５５と、Ｅ／Ｏ変換部５６とを備えている。光送信器５を構成する各ブロックの機能を説明すれば、以下のとおりである。
【００６０】
クロック生成部５１は、クロック信号Ｘclkからクロック信号ＣＬＫを生成する。ここで、クロック信号Ｘclkは、７×Ｔ秒毎に立ち上がりエッジを有するクロック信号Ｘclkであり、クロック信号ＣＬＫは、Ｔ秒毎に立ち上がり／立ち下がりエッジを有するクロック信号である。クロック生成部５１により生成されたクロック信号ＣＬＫは、サンプリング部５２、クロック変換部５３、及び中間データ信号生成部５４に供給される。
【００６１】
なお、クロック生成部５１は、例えば、ＰＬＬ（Phase Locked Loop）回路５１ａによって構成することができる（図４参照）。
【００６２】
サンプリング部５２は、クロック信号ＣＬＫを参照してクロック信号Ｘclk及びデータ信号Ｘ０〜Ｘ３をサンプリングする。サンプリング部５２によりサンプリングされたクロック信号Ｘclk及びデータ信号Ｘ０〜Ｘ３の値は、中間データ信号生成部５４に供給される。
【００６３】
なお、サンプリング部５２は、例えば、フリップフロップ回路５２ａ〜５２ｅによって構成することができる（図４参照）。
【００６４】
クロック変換部５３は、Ｔ秒毎に立ち上がり／立ち下がりエッジを有するクロック信号ＣＬＫを、Ｔ’＝７／８Ｔ秒毎に立ち上がり／立ち下がりエッジを有するクロック信号（中間クロック信号）ＣＬＫ’に変換する。クロック変換部５３により生成されたクロック信号ＣＬＫ’は、中間データ信号生成部５４及びシリアライズ部５５に供給される。
【００６５】
なお、クロック変換部５３は、例えば、周波数を８／７倍（周期を７／８倍）する周波数変換回路５３ａによって構成することができる（図４参照）。
【００６６】
中間データ信号生成部５４は、クロック信号Ｘclkの立ち上がりエッジの２×Ｔ秒後にデータ信号Ｘ０〜Ｘ３に対して予め定められた４ビットの同期パターンＨＤを挿入することによって、Ｔ’秒毎に４ビットの値を有する中間データ信号Ｘ０’〜Ｘ３’を生成する。より具体的に言うと、中間データ信号生成部５４は、以下の処理を行う。（１）クロック信号ＣＬＫのエッジタイミングにおいてサンプリング部５２からクロック信号Ｘclk及びデータ信号Ｘ０〜Ｘ３の値を読み出す。（２）読み出したクロック信号Ｘclkの値からサイクル境界を特定する（クロック信号Ｘclkの値が１１０００１１と続いた後のクロック境界をサイクル境界と見做す）。（３）クロック信号ＣＬＫ’のエッジタイミングのうち、クロック境界直後のエッジタイミングにおいて、同期パターンＨＤをシリアライズ部５５に出力する。（４）クロック信号ＣＬＫ’のエッジタイミングのうち、クロック境界直後以外のエッジタイミングにおいて、直前に読み出したデータ信号Ｘ０〜Ｘ３の値をシリアライズ部５５に出力する。
【００６７】
なお、中間データ信号生成部５４は、例えば、上述した処理（２）を実行する挿入位置検出部５４ａと、上述した処理（３）及び処理（４）の実行タイミングを制御する送信コントローラ５４ｂと、上述した処理（１）及び処理（４）を実行するＦＩＦＯ（First In, First Out）回路５４ｄと、上述した処理（３）を実行する同期パタン出力部５４ｅによって構成することができる（図４参照）。
【００６８】
シリアライズ部５５は、クロック信号ＣＬＫ’を参照して中間データ信号Ｘ０’〜Ｘ３’をシリアライズする。シリアライズ部５５により生成されたシリアル信号Ｅは、Ｅ／Ｏ変換部５６に供給される。
【００６９】
Ｅ／Ｏ変換部５６は、電気信号であるシリアル信号ＥをＥ／Ｏ変換（電気／光変換）する。Ｅ／Ｏ変換部５６により生成された光信号Ｏは、光ファイバ６（図１参照）に入力される。
【００７０】
〔光受信器の構成〕
光受信器７の構成について、図５〜図７を参照して説明する。図５は、光受信器７の構成を示す機能ブロック図である。図６及び図７は、光受信器７の各部の構成例を示す回路図である。
【００７１】
光受信器７は、Ｏ／Ｅ変換部７１と、デシリアライズ部７２と、サンプリング部７４と、同期判定部７５と、クロック変換部７６と、データ信号生成部（パラレル信号生成部）７７と、クロック信号生成部７８と、同期調整部７９とを備えている。光受信器７を構成する各部の機能を説明すれば以下のとおりである。
【００７２】
Ｏ／Ｅ変換部７１は、光ファイバ６（図１参照）から出力された光信号ＯをＯ／Ｅ変換（光／電気変換）する。Ｏ／Ｅ変換部７１により生成された電気信号であるシリアル信号Ｅは、デシリアライズ部７２に供給される。
【００７３】
デシリアライズ部７２は、シリアル信号Ｅをデシリアライズすることによって、中間データ信号Ｘ０’〜Ｘ３’及びクロック信号ＣＬＫ’を生成する。ここで、中間データ信号Ｘ０’〜Ｘ３’は、上述したとおり、Ｔ’秒毎に４ビットの値を有する。デシリアライズ部７２により生成された中間データ信号Ｘ０’〜Ｘ３’は、サンプリング部７４に供給される。また、クロック信号ＣＬＫ’は、上述したとおり、Ｔ’秒毎に立ち上がり／立ち下がりエッジを有するクロック信号である。デシリアライズ部７２により生成されたクロック信号ＣＬＫ’は、サンプリング部７４、同期判定部７５、クロック変換部７６、及びデータ信号生成部７７に供給される。
【００７４】
サンプリング部７４は、クロック信号ＣＬＫ’を参照して中間データ信号Ｘ０’〜Ｘ３’をサンプリングする。サンプリング部７４によりサンプリングされた中間データ信号Ｘ０’〜Ｘ３’の値は、データ信号生成部７７に供給される。
【００７５】
なお、サンプリング部７４は、例えば、フリップフロップ回路７４ａ〜７４ｄにより構成することができる（図６参照）。
【００７６】
同期判定部７５は、中間データ信号Ｘ０’〜Ｘ３’の値が同期パターンＨＤに一致するクロックを同期クロックとして、同期クロックが７クロック置きにＣ回（Ｃは２以上の予め定められた整数）以上繰り返し現れたとき、同期状態にあると判定する。また、同期判定部７５は、同期状態における同期クロックの到来をデータ信号生成部７７及びクロック信号生成部７８に通知（図５における「Ｎ＝Ａ」）すると共に、同期状態にあるか否かを示す同期検出信号ＳＴＡＴを外部（グラバ等）に出力する。なお、同期判定部７５による同期判定処理の詳細については、参照する図面を代えて後述する。
【００７７】
なお、同期判定部７５は、例えば、比較回路７５ａと、フリップフロップ回路７５ｂと、カウンタ回路７５ｃと、フリップフロップ回路７５ｄ〜７５ｇと、比較回路７５ｈとにより構成することができる（図６参照）。
【００７８】
クロック変換部７６は、Ｔ’秒毎に立ち上がり／立ち下がりエッジを有するクロック信号ＣＬＫ’を、Ｔ＝８／７Ｔ’秒毎に立ち上がり／立ち下がりエッジを有するクロック信号ＣＬＫに変換する。クロック変換部７６により生成されたクロック信号ＣＬＫは、データ信号生成部７７、クロック信号生成部７８、及び同期調整部７９に供給される。
【００７９】
なお、クロック変換部７６は、例えば、周波数を７／８倍（周期を８／７倍）する周波数変換回路７６ａにより構成することができる（図７参照）。
【００８０】
データ信号生成部７７は、同期判定部７５にて同期状態にあると判定されている間、同期クロックにおける同期値を中間データ信号Ｘ０’〜Ｘ３’から間引くことによって、Ｔ秒毎にＫビットの値を有するデータ信号Ｘ０〜Ｘ３を生成する。より具体的に言うと、データ信号生成部７７は、以下の処理を行う。（１）クロック信号ＣＬＫ’のエッジタイミングのうち、同期クロックに含まれないエッジタイミングにおいて、サンプリング部７４から中間データ信号Ｘ０’〜Ｘ３’の値を読み出す。（２）クロック信号ＣＬＫのエッジタイミングにおいて、直前に読み出した中間データ信号Ｘ０’〜Ｘ３’の値を同期調整部７９に出力する。
【００８１】
なお、データ信号生成部７７は、例えば、ＦＩＦＯ回路７７ａにより構成することができる（図７参照）。
【００８２】
クロック信号生成部７８は、同期判定部７５にて同期状態にあると判定されている間、データ信号Ｘ０〜Ｘ３にサイクル境界を同期クロックから特定すると共に、特定したサイクル境界から２Ｔ秒後に立ち下がり５Ｔ秒後に立ち上がるクロック信号Ｘclkを生成する。クロック信号生成部７８により生成されたクロック信号Ｘclkは、同期調整部７９に供給される。
【００８３】
なお、クロック信号生成部７８は、例えば、クロックジェネレータ７８ａにより構成することができる（図７参照）。
【００８４】
同期調整部７９は、データ信号生成部７７により生成されたデータ信号Ｘ０〜Ｘ３とクロック信号生成部７８により生成されたクロック信号Ｘclkとの同期を取り、外部（グラバ等）に出力する。
【００８５】
〔同期判定部における同期判定処理〕
同期判定部７５における同期判定処理の詳細について、図８を参照して説明する。図８は、同期判定部７５における同期判定処理の流れを示すフローチャートである。なお、以下に説明するステップは、特に断りのない限り、同期判定部７５を処理主体とするステップである。
【００８６】
ステップＳ１：初期化処理として、初回フラグ（Syokai_f）の値を１に設定する。この初回フラグは、後述するように、同期パターンＨＤがＡクロック置きにＤ回繰り返して検出されると０となる。
【００８７】
ステップＳ２〜Ｓ４：中間データ信号Ｘ０’〜Ｘ３’の値を読み込み（ステップＳ２）、読み込んだ値を同期パターンＨＤと比較する処理（ステップＳ３）を、読み込んだ値が同期パターンＨＤと一致する（ステップＳ４：Ｙｅｓ）まで繰り返す。
【００８８】
ステップＳ５：クロック数をカウントするためのカウンタＮの値を０にリセットする。
【００８９】
ステップＳ６〜Ｓ８：カウンタＮの値がＡ＝７になる（ステップＳ８：Ｙｅｓ）まで、中間データ信号Ｘ０’〜Ｘ３’の値を読み飛ばす（ステップＳ６）。
【００９０】
ステップＳ９〜Ｓ１０：前回同期パターンを検出したクロックから数えてＡ＋１クロック目の中間データ信号Ｘ０’〜Ｘ３’の値を読み込み（ステップＳ９）、読み込んだ値を同期パターンＨＤと比較する（ステップＳ１０）。
【００９１】
ステップＳ１１：前回同期パターンを検出したクロックから数えてＡ＋１クロック目の中間データ信号Ｘ０’〜Ｘ３’の値が同期パターンＨＤと一致していない場合（ステップＳ１１：ＮＯ）、スタートに戻る。そうでない場合、ステップＳ１２に進む。
【００９２】
ステップＳ１２〜１６：初回フラグが０である場合（ステップＳ１２：ＹＥＳ）、すなわち、同期パターンＨＤがＡクロック置きにＤ回以上繰り返して検出されている場合、クロック同期処置を実施（ステップＳ１３）した後、ステップＳ５に戻る。ここで、クロック同期処置とは、クロック信号生成部７８にクロック信号Ｘclkを生成させる処理のことを指す。一方、初回フラグが０でない場合、同期パターンが連続して検出された回数を示すフラグ（fill_count）の値を１増やした後、ステップＳ５に戻る。ただし、同期パターンがＤ回連続して検出された場合（ステップＳ１５：ＹＥＳ）には、初回フラグを０にリセットする。
【００９３】
〔変形例１〕
本実施形態においては、同期パターンＨＤとして、４ビット（１クロック）の同期パターンＨＤ[０]〜ＨＤ[３]を用いる構成について説明したが、本発明はこれに限定されない。すなわち、同期パターンＨＤとして、８ビット（２クロック）の同期パターンＨＤ[０]〜ＨＤ[７]を用いてもよいし（図９参照）、１２ビット（３クロック）の同期パターンＨＤ[０]〜ＨＤ[１１]を用いてもよい。
【００９４】
一般に、同期パターンＨＤとして、Ｂ×４ビット（Ｂは１以上の予め定められた整数）の同期パターンＨＤ[０]〜ＨＤ[Ｂ×４−１]を用いることができる。この場合、データ信号Ｘ０〜Ｘ３のクロックＴと中間データ信号Ｘ０’〜Ｘ３’のクロックＴ’との間に、関係Ｔ’／Ｔ＝７／（７＋Ｂ）を成り立たせることが好ましい。これにより、データ信号Ｘ０〜Ｘ３の実時間再生を可能にしつつ、ケーブルにおけるビットレートの上昇をできるだけ小さく抑えることができる。
【００９５】
なお、中間データ信号Ｘ０’〜Ｘ３’のビットレートの上昇を更に小さく抑えるという観点から言えば、Ｂ＝１とすることが好ましい。一方、同期パターンＨＤの誤検出が生じる可能性をできるだけ小さく抑えるという観点から言えば、Ｂはできるだけ大きくすることが好ましい。
【００９６】
また、本実施形態においては、同期パターンＨＤのみをデータ信号Ｘ０〜Ｘ３に挿入する構成について説明したが、本発明は、これに限定されない。すなわち、同期パターンＨＤに加えて、データ信号Ｘ０〜Ｘ３とは別のデータ信号をデータ信号Ｘ０〜Ｘ３に挿入する構成を採用してもよい。
【００９７】
データ信号Ｘ０〜Ｘ３に挿入可能な別のデータ信号としては、カメラリンクにおける下りシリアル信号（図１参照）が挙げられる。この下りシリアル信号は、上りシリアル信号と共にカメラとグラバの初期設定などに用いられるものである。同期パターンＨＤ及び下りシリアル信号Ｓｅｒが挿入された中間データ信号Ｘ０’〜Ｘ３’を図示すれば、図１０の下段のようになる。このような構成を採用することによって、下りシリアル信号（図１参照）を伝送するための電気信号線を省略することが可能になる。なお、この場合、データ信号生成部７７は、同期パターンＨＤと下りシリアル信号Ｓｅｒとを中間データ信号Ｘ０’〜Ｘ３’から間引くことによって、データ信号Ｘ０〜Ｘ３を生成することになる。
【００９８】
更に、光送信器５に接続されたＭＣＵ８と光受信器７に接続されたＭＣＵ９との間で送受信される内部リンク信号を、同期パターンＨＤ及びシリアル信号Ｓｅｒと共にデータ信号Ｘ０〜Ｘ３に挿入する構成を採用してもよい。これにより、高速信号であるか低速信号であるかに関わらず、全ての下り信号について、完全な光化（シリアル信号化）を実現することができる。
【００９９】
Ｂ×４ビットの同期パターンＨＤに加えて、１サイクルあたりＣ×４ビット（Ｃは１以上の予め定められた整数）の別のデータ信号をデータ信号Ｘ０〜Ｘ３に挿入する場合、データ信号Ｘ０〜Ｘ３のクロックＴと中間データ信号Ｘ０’〜Ｘ３’のクロックＴ’との間に、関係Ｔ’／Ｔ＝７／（７＋Ｂ＋Ｃ）を成り立たせることが好ましい。これにより、別のデータ信号を挿入する場合においても、データ信号Ｘ０〜Ｘ３の実時間再生を可能にしつつ、ケーブルにおけるビットレートの上昇をできるだけ小さく抑えることができる。
【０１００】
〔変形例２〕
本実施形態においては、データ信号Ｘ０〜Ｘ３に対してＡ（本実施形態においてはＡ＝７を仮定）クロック置き（Ｃ×４ビットの別のデータ信号を更に挿入する場合はＡ＋Ｃクロック置き）に同期パターンＨＤを挿入する構成について説明したが、本発明はこれに限定されない。すなわち、データ信号Ｘ０〜Ｘ３に対して同期パターンＨＤをＡ×２クロック置き（Ｃ×４ビットの別のデータ信号を更に挿入する場合はＡ×２＋Ｃクロック置き）に挿入する構成や、データ信号Ｘ０〜Ｘ３に対して同期パターンＨＤをＡ×３クロック置き（Ｃ×４ビットの別のデータ信号を更に挿入する場合はＡ×３＋Ｃクロック置き）に挿入する構成などを採用してもよい。
【０１０１】
データ信号Ｘ０〜Ｘ３に対して同期パターンＨＤをＡ×３＋Ｃクロック置きに挿入することによって得られる中間データ信号Ｘ０’〜Ｘ３’を図示すれば、図１２のようになる。図１２においては、「Ｈ」と記載した黒塗りのセルが同期パターンＨＤを表すビットとなり、「Ｃ」と記載した黒塗りのセルが別のデータ信号（下りシリアル信号Ｓｅｒ等）を表すビットとなる。また、「Ｓ」と記載した網掛けのセルは、ＳＰビットであり、「Ｄ」と記載した網掛けのセルは、ＤＶＡＬビットであり、「Ｆ」と記載した網掛けのセルは、ＦＶＡＬビットであり、「Ｌ」と記載した網掛けのセルは、ＬＶＡＬビットである。また、「Ｄ」と記載した白塗りのセルは、Ｄｉ［０］〜Ｄｉ［７］ビット（ｉ＝１，２，３）に対応する。
【０１０２】
一般に、データ信号Ｘ０〜Ｘ３に対してＬ×Ａクロック（Ｌは予め定められた１以上の整数）置き（Ｃ×４ビットの別のデータ信号を更に挿入する場合はＬ×Ａ＋Ｃクロック置き）に同期パターンＨＤを挿入する構成を採用することができる。このような構成を採用する場合、データ信号Ｘ０〜Ｘ３のクロックＴと中間データ信号Ｘ０’〜Ｘ３’のクロックＴ’との間に、関係Ｔ’／Ｔ＝Ｌ×Ａ／（Ｌ×Ａ＋Ｂ＋Ｃ）を成り立たせることが好ましい。これにより、データ信号Ｘ０〜Ｘ３の実時間再生を可能にしつつ、ケーブルにおけるビットレートの上昇をできるだけ小さく抑えることができる。
【０１０３】
このような構成を採用する場合、Ｌを大きくすれば大きくするほど、ケーブルにおけるビットレートの上昇が小さくなる。例えば、伝送ドライバに上限レートが存在する場合であっても、Ｌを十分に大きい値とすれば、ケーブルにおけるビットレートを伝送ドライバの上限レート以下に抑えることができる。
【０１０４】
なお、このような構成を採用する場合、光受信器７の同期判定部７５は、中間データ信号Ｘ０’〜Ｘ３’の値が同期パターンＨＤに一致するクロックを同期クロックとして、同期クロックがＬ×Ａ＋Ｃクロック置きに繰り返し現れたとき、同期状態にあると判定する。また、光受信器７のデータ信号生成部７７は、同期パターンＨＤ及び別のデータ信号を中間データ信号Ｘ０’〜Ｘ３’から間引くことによって、Ｔ＝Ｔ’×（Ｌ×Ａ＋Ｂ＋Ｃ）／（Ｌ×Ａ）秒毎に４ビットの値を有するデータ信号Ｘ０〜Ｘ３を生成する。また、光受信器７のクロック信号生成部７８は、同期クロック直前のサイクル境界から２Ｔ秒後に立ち下がりエッジを有し、更に、その立ち下がりエッジから３Ｔクロック後に立ち上がりエッジを有するクロック信号Ｘclkを生成する。換言すれば、クロックＣＬＫ（自走クロック）毎の値が”１１０００１１”の繰り返しとなるクロック信号Ｘclkを生成する。この場合、同期クロック直前のサイクル境界は、同期クロックが到来する度に補正（取り直し）してもよい。データ信号生成部７７により生成されるデータ信号Ｘ０〜Ｘ３、及び、クロック信号生成部７８により生成されるクロック信号Ｘclkを図示すれば、図１３の下段のようになる。
【０１０５】
＜第２の実施形態＞
本発明の第２の実施形態に係るケーブル１の構成について、図１１を参照して説明する。図１１は、本実施形態に係るケーブル１の構成を示したブロック図である。
【０１０６】
ケーブル１は、第１の実施形態と同様、カメラリンクによりカメラとグラバとを接続するためのケーブルであり、ケーブル本体４の他に、ケーブル本体４の一端に接続されたカメラ側コネクタ２と、ケーブル本体４の他端に接続されたグラバ側コネクタ３とを備えている。
【０１０７】
本実施形態に係るケーブル１（図１１）が第１の実施形態に係るケーブル１（図１）と相違する点は、以下の３点である。本実施形態においても、受信器７’においてクロック信号Ｘclkを復元し得ることは明らかである。
【０１０８】
（１）カメラ側コネクタ２に内蔵される送信器が、光信号Ｏを送信する光送信器５から、電気信号であるシリアル信号Ｅを送信する送信器５’に置き換えられている。ここで、送信器５’は、図３に示す光送信器５からＥ／Ｏ変換部５６を省略したものである。
【０１０９】
（２）ケーブル本体４に収容される伝送路が、光信号Ｏを伝送する光ファイバ６から、電気信号であるシリアル信号Ｅを伝送する電気信号線６’に置き換えられている。
【０１１０】
（３）グラバ側コネクタ３に内蔵される受信器が、光信号Ｏを受信する光受信器７から、電気信号であるシリアル信号Ｅを受信する受信器７’に置き換えられている。ここで、受信器７’は、図５に示す光送信器７からＯ／Ｅ変換部７１を省略したものである。
【０１１１】
なお、第１の実施形態と第２の実施形態とには、それぞれメリットがある。すなわち、シリアル信号の伝送路を光化する第１の実施形態には、伝送品質を低下させることなく伝送レートを上昇させることができるというメリットがある。一方、シリアル信号の伝送路を光化しない第２の実施形態には、Ｅ／Ｏ変換部及びＯ／Ｅ変換部が不要になる分、ケーブル１の製造コストが安価になるというメリットがある。また、何れの実施形態においても、シリアル化によってケーブルの細径化を実現できるというメリットがある。
【０１１２】
＜付記事項＞
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１１３】
本発明は、クロック信号を伴うパラレル信号（各クロックにおいて２ビット以上の値を有する信号）を伝送する伝送システム一般に広く適用することができる。一例として、カメラリンクに適用することができる。
【符号の説明】
【０１１４】
１          ケーブル
５          光送信器
５１        クロック生成部
５２        サンプリング部
５３        クロック変換部
５４        中間データ信号生成部（中間信号生成部）
５５        シリアライズ部
５６        Ｅ／Ｏ変換部
７          光受信器
７１        Ｏ／Ｅ変換部
７２        デシリアライズ部
７４        サンプリング部
７５        同期判定部
７６        クロック変換部
７７        データ信号生成部（パラレル信号生成部）
７８        クロック信号生成部
７９        同期調整部
９          光ファイバ
【図１】
2014204319.tif 000003
【図２】
2014204319.tif 000004
【図３】
2014204319.tif 000005
【図４】
2014204319.tif 000006
【図５】
2014204319.tif 000007
【図６】
2014204319.tif 000008
【図７】
2014204319.tif 000009
【図８】
2014204319.tif 000010
【図９】
2014204319.tif 000011
【図１０】
2014204319.tif 000012
【図１１】
2014204319.tif 000013
【図１２】
2014204319.tif 000014
【図１３】
2014204319.tif 000015
【図１４】
2014204319.tif 000016