(57)【要約】【課題】ブロック全体における消去試験において、良／不良判定の精度を向上させること。【解決手段】試験装置１００は、消去パルスをブロックＢ内の各セルに対して印加させた後、代表セルｒｃの各々について、消去に成功したかを順に判断する。試験装置１００は、消去に失敗したセルを１つ見つけたら判断を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、消去パルスをブロックＢ内の各セルに対して印加させ、該セル以外のセルのみについて消去に成功したかを判断する。消去パルスの印加回数が（ｎ＋２）回目では、試験装置１００は、最後に記憶された情報が示すセル以外のセルの各々について、消去が成功したと判断する。試験装置１００は、消去が成功したと判断した際の消去パルスの印加回数に基づいてブロック全体における消去試験についての消去パルスの印加回数を決定する。【選択図】図１
2014216033.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置が有するブロック内の各セルに記憶されたデータを消去する消去パルスを前記ブロック内の各セルに対して印加する印加部を制御可能であって、前記印加部によって前記消去パルスが前記ブロック内の各セルに対して印加される回数を計数する計数部にアクセス可能な試験装置が、
前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第１制御処理を実行し、
前記第１制御処理を実行した後に、前記ブロック内の一部の複数のセルの各々について、前記消去パルスによる消去が成功したか否かを順に判断する第１判断処理を実行し、
前記第１判断処理において成功していないと判断した場合、前記第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第２制御処理を実行し、
前記第２制御処理を実行した後に、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セル以外のセルの各々について、前記消去が成功したか否かを順に判断する第２判断処理を実行し、
前記第２判断処理において成功していないと判断した場合、前記第２判断処理を中断し、前記消去に成功していないと判断したセルを示す情報を前記記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させた後に、前記第２判断処理を実行する第３制御処理を実行し、
前記第２判断処理においてすべて成功したと判断した場合、前記ブロックの前記消去の試験における前記消去パルスの印加回数を、前記計数部によって計数された前記回数に基づいて決定する決定処理を実行する、
ことを特徴とする試験方法。
【請求項２】
前記試験装置が、
前記第１判断処理において前記複数のセルより少ない判定数未満成功していないと判断した場合、前記第２制御処理を実行せず、前記第１判断処理において前記判定数成功していないと判断した場合、前記第２制御処理を実行し、
前記第２判断処理において前記記憶部に最後に前記情報が記憶されてから前記判定数未満成功していないと判断した場合、前記第３制御処理を実行せず、前記第２判断処理において前記記憶部に最後に前記情報が記憶されてから前記判定数成功していないと判断した場合、前記第３制御処理を実行し、
前記第２判断処理において、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示すセルを含む前記判定数のセル以外のセルについて成功したと判断した場合、前記決定処理を実行することを特徴とする請求項１に記載の試験方法。
【請求項３】
前記試験装置が、
前記計数部によって計数された前記回数が所定回数に達した場合、前記第３制御処理を実行せずに、前記ブロックが不良であることを示す情報を生成することを特徴とする請求項１または２に記載の試験方法。
【請求項４】
記憶装置が有するブロック内の各セルに記憶されたデータを消去する消去パルスを前記ブロック内の各セルに対して印加する印加部を制御可能であって、前記印加部によって前記消去パルスが前記ブロック内の各セルに対して印加される回数を計数する計数部にアクセス可能な試験装置であって、
前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第１制御部と、
前記第１制御部による第１制御処理を実行した後に、前記ブロック内の一部の複数のセルの各々について、前記消去パルスによる消去が成功したか否かを順に判断する第１判断部と、
前記第１判断部による第１判断処理において成功していないと判断された場合、前記第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第２制御部と、
前記第２制御部による第２制御処理を実行した後に、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セル以外のセルの各々について、前記消去が成功したか否かを順に判断する第２判断部と、
前記第２判断部による第２判断処理において成功していないと判断された場合、前記第２判断処理を中断し、前記消去に成功していないと判断したセルを示す情報を前記記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させた後に、前記第２判断部によって前記第２判断処理を実行させる第３制御部と、
前記第２判断処理においてすべて成功したと判断された場合、前記ブロックの前記消去の試験における前記消去パルスの印加回数を、前記計数部によって計数された前記回数に基づいて決定する決定部と、
を有することを特徴とする試験装置。
【請求項５】
前記第１判断処理または前記第２判断処理が実行される都度、成功していないと判断した回数を計数する判断数計数部を有し、
前記第２制御部は、
前記判断数計数部が前記複数のセルより少ない判定数未満である場合、前記第２制御処理を実行せず、前記判断数計数部が前記判定数である場合、前記第２制御処理を実行し、
前記第３制御部は、
前記判断数計数部が前記判定数未満である場合、第３制御処理を実行せず、前記判断数計数部が前記判定数である場合、前記第３制御処理を実行し、
前記決定部は、
前記第２判断処理において、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示すセルを含む前記判定数のセル以外のセルについて成功したと判断した場合、前記印加回数を決定することを特徴とする請求項４に記載の試験装置。
【請求項６】
ブロックと、
前記ブロック内の各セルに記憶されたデータを消去する消去パルスを前記ブロック内の各セルに対して印加する印加部と、
前記印加部によって前記消去パルスが前記ブロック内の各セルに対して印加される回数を計数する計数部と、
前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第１制御部と、
前記第１制御部による第１制御処理を実行した後に、前記ブロック内の一部の複数のセルの各々について、前記消去パルスによる消去が成功したか否かを順に判断する第１判断部と、
前記第１判断部による第１判断処理において成功していないと判断された場合、前記第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第２制御部と、
前記第２制御部による第２制御処理を実行した後に、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セル以外のセルの各々について、前記消去が成功したか否かを順に判断する第２判断部と、
前記第２判断部による第２判断処理において成功していないと判断された場合、前記第２判断処理を中断し、前記消去に成功していないと判断したセルを示す情報を前記記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させた後に、前記第２判断部によって前記第２判断処理を実行させる第３制御部と、
前記第２判断処理においてすべて成功したと判断された場合、前記ブロックの前記消去の試験における前記消去パルスの印加回数を、前記計数部によって計数された前記回数に基づいて決定する決定部と、
を有することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験方法、試験装置、および半導体記憶装置に関する。
【背景技術】
【０００２】
従来、フラッシュメモリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの不揮発性メモリでは、セルに記憶されたデータを消去するには、消去パルスが複数回印加される。そのため、不揮発性メモリの試験では、複数回の消去パルスを印加させることにより、セルに記憶されたデータが消去されるか否かを判定する消去試験が行われる（例えば、下記特許文献１〜５参照。）。
【０００３】
例えば、消去試験では、ブロック内の一部のセルに記憶されたデータの消去にかかる消去パルスの印加回数により、ブロック全体のセルを試験する場合の消去パルスの印加回数を決定する技術が知られている。ここで、“ブロック”とは、メモリセルアレイの消去単位を意味する。フラッシュメモリを消去する場合、このブロック内のセル全てに対して同時に消去パルスが印加され、ブロック単位で消去を行う。“ブロック”の代わりに“セクタ”と表示される場合もある。例えば、ブロック全体のセルを試験する場合、決定された印加回数の消去パルスによってデータの消去に成功したセルは、良判定され、決定された回数の消去パルスによってデータの消去に成功しないセルは、不良判定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平８−１７２００号公報
【特許文献２】特開２００１−２７３７９２号公報
【特許文献３】特開２００２−９３１９３号公報
【特許文献４】特開平８−２４９８９５号公報
【特許文献５】特開２０００−２０７８９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、データの消去にかかる消去パルスの印加回数が特異的に多いセルがあると、ブロック全体における消去試験において、本来不良判定させたいセルが良判定になってしまうという問題点がある。
【０００６】
１つの側面では、本発明は、ブロック全体における消去試験において、良／不良判定の精度を向上させることができる試験方法、試験装置、および半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一側面によれば、印加部は、記憶装置が有するブロック内の各セルに記憶されたデータを消去する消去パルスを前記ブロック内の各セルに対して印加する。計数部は、前記印加部によって前記消去パルスが前記ブロック内の各セルに対して印加される回数を計数する。前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第１制御処理を実行し、前記ブロック内の一部の複数のセルの各々について、前記消去パルスによる消去が成功したか否かを順に判断する第１判断処理を実行し、前記第１判断処理において成功していないと判断した場合、前記第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第２制御処理を実行し、前記第２制御処理を実行した後に、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セル以外のセルの各々について、前記消去が成功したか否かを順に判断する第２判断処理を実行し、前記第２判断処理において成功していないと判断した場合、前記第２判断処理を中断し、前記消去に成功していないと判断したセルを示す情報を前記記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させた後に、前記第２判断処理を実行する第３制御処理を実行し、前記第２判断処理においてすべて成功したと判断した場合、前記ブロックの前記消去の試験における前記消去パルスの印加回数を、前記計数部によって計数された前記回数に基づいて決定する決定処理を実行する試験方法、試験装置、および半導体記憶装置が提案される。
【発明の効果】
【０００８】
本発明の一態様によれば、ブロック全体における消去試験において、良／不良判定の精度を向上させることができる。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施の形態にかかる試験装置による動作例を示す説明図である。
【図２】図２は、半導体記憶装置例を示す説明図である。
【図３】図３は、ブロック例を示す説明図である。
【図４】図４は、試験装置の機能的構成例を示すブロック図である。
【図５】図５は、実施例１にかかる試験装置による動作例を示す説明図である。
【図６】図６は、実施例１にかかる試験装置による不良検出例を示す説明図である。
【図７】図７は、実施例２にかかる試験装置による動作例を示す説明図である。
【図８】図８は、試験装置による試験手順例を示すフローチャート（その１）である。
【図９】図９は、試験装置による試験手順例を示すフローチャート（その２）である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明にかかる試験方法、試験装置、および半導体記憶装置の実施の形態を詳細に説明する。
【００１１】
図１は、実施の形態にかかる試験装置による動作例を示す説明図である。試験装置１００は、記憶装置が有するブロックＢの消去の試験における消去パルスの印加回数を決定可能な装置である。試験装置１００は、印加部１０１を制御可能であって、消去パルス数計数部１０２にアクセス可能である。印加部１０１は、ブロックＢ内の各セルに記憶されたデータを消去する消去パルスをブロックＢ内の各セルに対して印加する。消去パルス数計数部１０２は、印加部１０１によって消去パルスが印加される回数を計数する。
【００１２】
まず、試験装置１００は、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させる第１制御処理を実行する。つぎに、試験装置１００は、ブロックＢ内の一部の複数のセルの各々について、消去パルスによる消去が成功したか否かを順に判断する第１判断処理を実行する。一部の複数のセルを代表セルｒｃと称する。図１の例では、説明の簡単化のために代表セルｒｃは８個のセルとする。図１の例では、試験装置１００は、代表セルｒｃ内の左上のセルから右下のセルに向かって順に判断する。
【００１３】
試験装置１００は、第１判断処理において成功していないと判断した場合、第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させる第２制御処理を実行する。セルを示す情報は、例えば、セルを示すアドレスである。印加部１０１によって印加された回数がｎ回目では、試験装置１００は３番目のセルが失敗したと判断する。
【００１４】
試験装置１００は、代表セルｒｃのうち、記憶部に最後に記憶された情報が示すセル以外のセルの各々について、消去が成功したか否かを判断する第２判断処理を実行する。図１の例では、試験装置１００は４番目のセルから順に消去が成功したか否かを判断する。（ｎ＋１）回目では、試験装置１００は５番目のセルが失敗したと判断する。試験装置１００は、第２判断処理において成功していないと判断した場合、第３制御処理を実行する。第３制御処理は、第２判断処理を中断し、消去に成功していないと判断したセルを示す情報を記憶部に記憶させ、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させた後に、第２判断処理を実行する処理である。これにより、（ｎ＋１）回目では、６番目のセルから８番目のセルと、１番目のセルから３番目のセルと、については、消去に成功しているか否かは判断されずに、あらたに消去パルスが印加される。したがって、判断回数が低減される。
【００１５】
（ｎ＋２）回目では、試験装置１００は、６番目のセルから順に消去が成功したか否かを判断する。図１の例では、試験装置１００は、６番目のセルから８番目のセルまで消去が成功したと判断した後、１番目のセルに戻って４番目のセルまで順に判断する。記憶部に最後に情報が記憶された情報が示すセルは、５番目のセルである。（ｎ＋２）回目では、試験装置１００は、代表セルｒｃのうち、５番目のセル以外のセルについて成功したと判断したため、決定処理を実行する。決定処理は、ブロックＢの消去の試験における消去パルスの印加回数を、消去パルス数計数部１０２によって計数された回数に基づいて決定する処理である。これにより、１セルの消去の失敗が許容された消去パルスの回数が検出され、代表セル中の特異的に消去しにくいセルによって、ブロック内のセルの消去試験の消去パルスの回数が過多になるのを回避することができる。したがって、試験装置によれば、良／不良判定の精度を向上させることができる。また、試験装置１００によれば、１セルのみが消去に失敗した状態を少ない判断回数により検出することができる。
【００１６】
（半導体記憶装置）
図２は、半導体記憶装置例を示す説明図である。半導体記憶装置２００は、メモリコア２０１と、コマンド制御回路２０２と、テストモード／ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  ＳｅｌｆＴｅｓｔ）制御回路２０３と、出力データ判定回路２０８と、冗長制御回路２０７と、データ入出力回路２０９と、を有している。
【００１７】
メモリコア２０１は、Ｘアドレス制御回路２１３と、Ｙアドレス制御回路２１４と、バス制御回路２１２と、メモリセルアレイ２１１と、冗長用メモリセルアレイ２１５と、を有する。メモリセルアレイ２１１は、複数のセルを有しており、複数のブロックＢに分かれている。冗長用メモリセルアレイ２１５は、メモリセルアレイ２１１内のメモリセルのうち不良であると判定されたメモリセルを置き換えるためのメモリセルである。メモリセルの置き換えは、ブロックＢ全体の消去の試験が終了後に、冗長制御回路２０７によって行われる。
【００１８】
Ｘアドレス制御回路２１３は、メモリセルアレイ２１１のワードラインを制御する。Ｙアドレス制御回路２１４は、メモリセルアレイ２１１のビットラインを制御する。バス制御回路２１２は、メモリセルアレイ２１１のデータバスラインを制御する。
【００１９】
コマンド制御回路２０２は、入力端子ＣＥＸと、入力端子ＯＥＸと、入力端子ＣＬＫと、入力端子ＡＤＤＲと、の各々から入力される信号の値の組み合わせに応じてコマンドを識別する。例えば、書き込み、消去、読み出し、試験のためのコマンドが入力される。コマンド制御回路２０２は、例えば、試験コマンドを受け付けると、フラグＴＭを、テストを示す値に設定してテストモード／ＢＩＳＴ制御回路２０３へ出力する。
【００２０】
テストモード／ＢＩＳＴ制御回路２０３は、フラグＴＭと、フラグＤＯ  Ｐ／Ｆと、の値に応じてテストモードを制御する。
【００２１】
動作制御回路２０４は、コマンド制御回路２０２からの指示またはテストモード／ＢＩＳＴ制御回路２０３による制御に基づいて、内部電圧生成回路２０６と、アドレス制御回路２０５と、を制御することによって、各種コマンドについての動作を制御する。例えば、動作制御回路２０４は、ブロックＢ内の代表セルｒｃにおける消去の試験についての動作を制御する。つぎに、動作制御回路２０４は、代表セルｒｃにおける消去の試験の結果に基づいて、ブロックＢ全体における消去の試験についての動作を制御する。そして、動作制御回路２０４は、ブロックＢ全体における消去の試験の結果に基づいて冗長制御を行う。動作制御回路２０４は、内部電圧生成回路２０６と、アドレス制御回路２０５とに対して、対象となるブロックＢ内の各セルに対して書き込みを行わせる制御を行う。動作制御回路２０４は、内部電圧生成回路２０６と、アドレス制御回路２０５と、に対して、対象となるブロックＢ内の各セルに対して消去パルスを印加させる制御を行う。動作制御回路２０４は、内部電圧生成回路２０６と、アドレス制御回路２０５と、出力データ判定回路２０８と、に対して、対象となるセルに記憶されたデータの読み出しを行わせる制御を行う。動作制御回路２０４は、内部電圧生成回路２０６と、アドレス制御回路２０５と、出力データ判定回路２０８と、に対して、対象となるセルに記憶されたデータの消去試験用の読み出しを行わせる制御を行う。
【００２２】
アドレス制御回路２０５は、動作制御回路２０４によるアドレス制御と、入力端子ＡＤＤＲから入力される信号の値と、の組み合わせによって、Ｘアドレス制御回路２１３とＹアドレス制御回路２１４とを制御する。具体的には、アドレス制御回路２０５は、Ｘアドレス制御回路２１３とＹアドレス制御回路２１４とへ、対象となるブロックＢのアドレスやブロックＢ内のセルのアドレスを通知する。内部電圧生成回路２０６は、動作制御回路２０４による内部電圧制御によって、読み出し、書き込み、消去動作時に使用する電圧を生成する。
【００２３】
出力データ判定回路２０８は、動作制御回路２０４によるメモリコア制御と、設定された判定条件と、によって、Ｐａｓｓ／Ｆａｉｌの判定を行い、判定結果に基づいてフラグＤＯ  Ｐ／Ｆの値を設定して出力する。具体的には、出力データ判定回路２０８は、バス制御回路２１２から出力された電圧値と、閾値と、を比較することによって、１または０を判定する。閾値については、読み出し、書き込み、消去試験用の読み出しなどの動作に応じて値が設定され、半導体記憶装置２００の設計時に定められる。本実施の形態における消去試験では、出力データ判定回路２０８は、バス制御回路２１２から出力された電圧値と、消去試験用の閾値と、を比較することによって、消去が成功したか否かを判断する。
【００２４】
データ入出力回路２０９は、入力端子ＤＩによって入力される信号をデータとして、バス制御回路２１２へ出力する。また、データ入出力回路２０９は、出力データ判定回路２０８によって判定された各セルの値を出力端子ＤＯへ出力する。
【００２５】
図３は、ブロック例を示す説明図である。図３に示すブロックＢは、カラムＣｏｌｕｍｎが０から１０２３まで有し、データラインＤ０は０から３１まで有する。さらに、ブロックＢは、冗長用メモリセルアレイ２１５として、ｅｌｅ０とｅｌｅ１を有する。例えば、対角にあるセルが、上述した代表セルｒｃとして用いられる。
【００２６】
（試験装置１００の機能的構成例）
図４は、試験装置の機能的構成例を示すブロック図である。試験装置１００は、第１制御部４０１と、第２制御部４０２と、第３制御部４０３と、第１判断部４０４と、第２判断部４０５と、を有する。試験装置１００は、印加部１０１と、アドレスシーケンサ４０６と、消去パルス数計数部１０２と、ＦＡＩＬアドレス記憶部４０７と、ＦＡＩＬ回数計数部４０９と、決定部４１０と、を有する。
【００２７】
試験装置１００は、図２に示した半導体記憶装置２００に含まれていてもよい。例えば、第１制御部４０１と第２制御部４０２と第３制御部４０３と消去パルス数計数部１０２とＦＡＩＬ回数計数部４０９とＦＡＩＬアドレス記憶部４０７とは、動作制御回路２０４によって実現される。アドレスシーケンサ４０６は、アドレス制御回路２０５によって実現される。印加部１０１は、内部電圧生成回路２０６とアドレス制御回路２０５とによって実現される。第１判断部４０４と第２判断部４０５とは、動作制御回路２０４と出力データ判定回路２０８とによって実現される。
【００２８】
また、試験装置１００は、図２に示した半導体記憶装置２００に含まれていなくてもよいが、印加部１０１とアドレスシーケンサ４０６とについては、半導体記憶装置２００に含まれる。第１制御部４０１からＦＡＩＬ回数計数部４０９と消去パルス数計数部１０２とは、例えば、否定論理回路、論理積回路、否定論理積回路、論理和回路、否定論理和回路、排他的論理和、フリップフロップなどのスタンダードセルによって形成される。また、第１制御部４０１からＦＡＩＬ回数計数部４０９と消去パルス数計数部１０２とは、例えば、Ｖｅｒｉｌｏｇ−ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）などの記述によって機能定義し、その記述を論理合成してＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）によって実現させてもよい。また、第１制御部４０１からＦＡＩＬ回数計数部４０９と消去パルス数計数部１０２との処理は、例えば、プログラムにコーディングされてあって、プロセッサが、当該プログラムを実行してもよい。これにより、第１制御部４０１からＦＡＩＬ回数計数部４０９と消去パルス数計数部１０２が実現されてもよい。また、当該プログラムは、インターネット等のネットワークを介して配布されてもよい。
【００２９】
消去パルス数計数部１０２は、第１制御部４０１と、第２制御部４０２と、第３制御部４０３と、のいずれかの印加部１０１に対する制御によって、ブロックＢ内の各セルに対して消去パルスが印加される回数ｐｕｌｓｅ＿ｃｎｔを計数する。
【００３０】
ここで、本実施の形態について、実施例１と実施例２を用いて詳細に説明する。実施例１では、特異的に消去が遅いセルを１つ許容する場合について説明する。実施例２では、特異的に消去が遅いセルを複数許容する場合について説明する。ＦＡＩＬ回数計数部４０９については、実施例２で用いる。
【００３１】
（実施例１）
図５は、実施例１にかかる試験装置による動作例を示す説明図である。実施例１では、特異的に遅いセルを１つまで許容する場合について説明する。また、図５では、特異的に遅いセルが１つ存在する場合について説明する。
【００３２】
第１制御部４０１は、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させる第１制御処理を行う。つぎに、第１判断部４０４は、代表セルｒｃの各々について、消去パルスによる消去が成功したか否かを順に判断する第１判断処理を行う。具体的には、（ａ）に示すように、第１判断部４０４は、アドレスシーケンサ４０６によってアドレス１ｓｔ  ａｄｄｒが示すセルからアドレスｌａｓｔ  ａｄｄｒが示すセルまでを順に消去が成功したか否かを判断する。順は、例えば、進行方向が示す順である。アドレスシーケンサ４０６は、対象となるセルを示す対象アドレスをインクリメント、またはデクリメントすることにより、対象アドレスを順に変化させる。
【００３３】
第２制御部４０２は、第１判断部４０４による第１判断処理において成功していないと判断された場合、第１判断処理を中断し、成功していないと判断されたセルを示す情報をＦＡＩＬアドレス記憶部４０７に記憶させる第２判断処理を行う。セルを示す情報とは、例えば、セルを示すアドレスである。例えば、ＦＡＩＬアドレス記憶部４０７に記憶されたアドレスは、ＡＤＤＲと表す。図５の（ｂ）では、左から３番目のセルが成功していないと判断され、左から３番目のセルを示すアドレス３ｒｄ  ａｄｄｒがＦＡＩＬアドレス記憶部４０７に記憶される。
【００３４】
第２判断部４０５は、代表セルｒｃの各々について、ＦＡＩＬアドレス記憶部４０７に最後に記憶されたアドレスＡＤＤＲが示すセルが最後となる順に消去が成功したか否かを判断する第２判断処理を行う。ここでの順は、アドレス４ｔｈ  ａｄｄｒが示すセルから進行方向への順である。図５の（ｃ）では、第２判断部４０５は、アドレス５ｔｈ  ａｄｄｒが示すセルが成功していないと判断する。
【００３５】
第３制御部４０３は、第２判断部４０５による第２判断処理において成功していないと判断した場合、第３制御処理を実行する。第３制御処理は、第２判断処理を中断し、消去に成功していないと判断したセルを示す情報をＦＡＩＬアドレス記憶部４０７に記憶させ、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させた後に、第２判断処理を実行する処理である。ここでは、ＦＡＩＬアドレス記憶部４０７に記憶されたアドレスＡＤＤＲを上書きし、ＦＡＩＬアドレス記憶部４０７に１つのアドレスＡＤＤＲが記憶される。図５の（ｃ）では、第３制御部４０３は、ＦＡＩＬアドレス記憶部４０７にアドレス５ｔｈ  ａｄｄｒを上書きし、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させた後に、第２判断部４０５による第２判断処理を実行する。
【００３６】
図５の（ｄ）では、第２判断部４０５は、アドレスＡＤＤＲであるアドレス５ｔｈ  ａｄｄｒのつぎのアドレスが示すセルから順に消去に成功したか否かを判断する。図５の（ｄ）に示すように、第２判断部４０５は、進行方向に順に判断する。より具体的には、例えば、第２判断部４０５、アドレスｌａｓｔ  ａｄｄｒが示すセルの消去が成功したと判断した後に、アドレス１ｓｔ  ａｄｄｒが示すセルの消去が成功したか否かを判断する。
【００３７】
図５の（ｄ）では、第２判断部４０５による第２判断処理において成功していないと判断された場合、第３制御部４０３は、第３制御処理を実行する。これにより、第２判断部４０５による第２判断処理は中断され、ＦＡＩＬアドレス記憶部４０７にアドレス３ｒｄ  ａｄｄｒが上書きされる。そして、印加部１０１によってブロックＢ内の各セルに対して消去パルスが印加され、再度第２判断部４０５による第２判断処理が実行される。
【００３８】
また、第２判断部４０５は、代表セルｒｃのうち、アドレスＡＤＤＲが示すセル以外のセルがすべて成功したか否かを判断する。具体的には、第２判断部４０５は、アドレスシーケンサ４０６によってアドレスが変更される都度、アドレスＡＤＤＲが示すセルと、つぎの対象アドレスと、が一致しているか否かを判断する。
【００３９】
第２判断部４０５は、アドレスＡＤＤＲが示すセルと、アドレスシーケンサ４０６が示すつぎの対象アドレスとが一致する場合、アドレスＡＤＤＲが示すセル以外のセルの消去が成功していると判断する。第２判断部４０５は、アドレスＡＤＤＲが示すセルと、アドレスシーケンサ４０６が示すつぎの対象アドレスとが一致していない場合、アドレスＡＤＤＲが示すセル以外のセルの消去の判断が完了していないと判断する。図５の（ｅ）では、第２判断部４０５は、アドレスＡＤＤＲが３ｒｄ  ａｄｄｒであり、つぎの対象アドレスが３ｒｄ  ａｄｄｒであるため、アドレスＡＤＤＲが示すセル以外のセルの消去が成功していると判断する。
【００４０】
第２判断部４０５による判断処理においてすべて成功していると判断された場合、決定部４１０は、ブロックＢの消去の試験における消去パルスの印加回数を、消去パルス数計数部１０２によって計数された回数に基づいて決定する。具体的には、決定部４１０は、消去パルス数計数部１０２によって計数された回数に係数を掛けることにより、ブロックＢの消去の試験における印加回数を決定する。係数は、例えば、予め試験装置１００の設計者によって決定されてある。
【００４１】
図６は、実施例１にかかる試験装置による不良検出例を示す説明図である。図６では、例えば、特異的に遅いセルを１つまで許容する場合において特異的に遅いセルが２つ存在する場合について説明する。図６の（ａ）〜（ｃ）までは、図５の（ａ）〜（ｃ）と同一であるため詳細な説明を省略する。
【００４２】
つぎに、図６の（ｄ）について説明する。第２判断部４０５は、（ｃ）で記憶されたアドレスＡＤＤＲが示すセルのつぎのセルから順に消去に成功したか否かを判断する。図６の（ｄ）では、第２判断部４０５は、アドレス３ｒｄ  ａｄｄｒが示すセルが消去に成功していないと判断する。第３制御部４０３は、第３制御処理を行う。これにより、第２判断部４０５による判断処理が中断され、ＦＡＩＬアドレス記憶部４０７にアドレス３ｒｄ  ａｄｄｒが上書きされ、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させた後に、第２判断部４０５による第２判断処理が実行される。
【００４３】
そして、図６（ｅ）では、第２判断部４０５は、アドレス５ｔｈ  ａｄｄｒが示すセルが消去に成功していないと判断する。そのため、第３制御部４０３は、第３制御処理を実行する。これにより、第２判断部４０５による判断処理が中断され、ＦＡＩＬアドレス記憶部４０７にアドレス５ｔｈ  ａｄｄｒが上書きされる。その後、図６の（ｄ）と図６の（ｅ）とが、繰り替えされることにより、回数ｐｕｌｓｅ＿ｃｎｔが都度カウントアップされる。
【００４４】
生成部４０８は、回数ｐｕｌｓｅ＿ｃｎｔが所定回数に達した場合、ブロックＢが不良であることを示す情報を生成して出力する。具体的には、生成部４０８は、エラー判定を示す情報を生成して出力する。所定回数については、予め試験装置１００の設計者によってレジスタなどに設定されてあってもよいし、試験装置１００の外部から入力されてもよい。所定回数については、セルのデータを消去可能であると半導体記憶装置２００の設計者によって推測される最大の印加回数である。
【００４５】
これにより、少ない判断回数で不良であるブロックＢを特定することができる。したがって、半導体記憶装置２００の試験の高速化を図ることができる。
【００４６】
（実施例２）
実施例２では、特異的に消去が遅いセルを複数許容する場合について説明する。これにより、一部セル中の特異的に消去しにくい複数のセルによって、ブロックＢ全体の消去試験における消去パルスの印加回数が過多になるのを回避することができる。また、実施例２では、実施例１と同一の説明について省略する。
【００４７】
図７は、実施例２にかかる試験装置による動作例を示す説明図である。第１制御部４０１は、印加部１０１によって消去パルスをブロックＢ内の各セルに対して印加させる。つぎに、第１判断部４０４は、代表セルｒｃの各々について、消去パルスによる消去が成功したか否かを順に判断する。
【００４８】
第１判断部４０４による第１判断処理において成功していないと判断された場合、ＦＡＩＬ回数計数部４０９は、成功していないと判断された回数ＦＡＩＬ＿ｃｎｔをカウントする。第２制御部４０２は、回数ＦＡＩＬ＿ｃｎｔが代表セルｒｃの数より少ない２以上の判定数未満である場合、第２制御処理を行わない。判定数については、試験装置１００の設計者が予め試験装置１００に含まれるレジスタなどに設定しておいてもよいし、試験装置１００の外部から入力されてもよい。図７の例では、判定数を３とする。図７の（ｂ）では、回数ＦＡＩＬ＿ｃｎｔは１であり、図７の（ｃ）では、回数ＦＡＩＬ＿ｃｎｔは２であるため、第２制御処理が行われない。
【００４９】
第２制御部４０２は、回数ＦＡＩＬ＿ｃｎｔが判定数である場合、回数ＦＡＩＬ＿ｃｎｔをリセットし、第２制御処理を行う。図７の（ｄ）では、回数ＦＡＩＬ＿ｃｎｔが３であるため、第２制御部４０２は、第２制御処理を行う。図７の（ｄ）では、アドレスＡＤＤＲはアドレス５ｔｈ  ａｄｄｒであり、回数ＦＡＩＬ＿ｃｎｔは３まで達すると、０にリセットされる。
【００５０】
つぎに、第２判断部４０５は、代表のセルの各々について、アドレスＡＤＤＲが示すセルが最後となる順に消去が成功したか否かを判断する。ＦＡＩＬ回数計数部４０９は、第２判断部４０５による第２判断処理において成功していないと判断された回数ＦＡＩＬ＿ｃｎｔを計数する。
【００５１】
第３制御部４０３は、第２判断部４０５による第２判断処理において、ＦＡＩＬアドレス記憶部４０７に最後に情報が記憶されてから判定数未満成功していないと判断された場合、第３制御処理を実行しない。具体的には、第３制御部４０３は、第２判断部４０５による第２判断処理において成功していないと判断された後にＦＡＩＬ回数計数部４０９によって計数された回数ＦＡＩＬ＿ｃｎｔが判定数未満である場合、第３制御処理を実行しない。例えば、図７の（ｅ）では、回数ＦＡＩＬ＿ｃｎｔが１であるため、第３制御部４０３は、第３制御処理を実行しない。
【００５２】
また、第３制御部４０３は、第２判断部４０５による第２判断処理においてＦＡＩＬアドレス記憶部４０７に最後に情報が記憶されてから判定数成功していないと判断した場合、第３制御処理を実行する。具体的には、第３制御部４０３は、第２判断部４０５による第２判断処理において成功していないと判断された後にＦＡＩＬ回数計数部４０９によって計数された回数ＦＡＩＬ＿ｃｎｔが判定数である場合、第３制御処理を実行する。図７の（ｆ）では、アドレス３ｒｄ  ａｄｄｒが示すセルが消去に成功していないと判断され、回数ＦＡＩＬ＿ｃｎｔが２となる。そして、図７の（ｆ）では、アドレス４ｔｈ  ａｄｄｒが示すセルが消去に成功していないと判断され、回数ＦＡＩＬ＿ｃｎｔが３となる。回数ＦＡＩＬ＿ｃｎｔが３になると、第３制御部４０３は、回数ＦＡＩＬ＿ｃｎｔをリセットし、第３制御処理を実行する。これにより、回数ＦＡＩＬ＿ｃｎｔは０となり、アドレスＡＤＤＲは４ｔｈ  ａｄｄｒとなり、印加部１０１によってブロックＢ内の各セルに対して消去パルスが印加される。
【００５３】
つぎに、図７の（ｇ）では、第２判断部４０５は、代表セルｒｃのうち、アドレスＡＤＤＲが示すセル以外のセルの各々について、消去が成功したか否かを判断する。図７の（ｇ）では、アドレス５ｔｈ  ａｄｄｒが示すセルが消去に成功していないと判断され、回数ＦＡＩＬ＿ｃｎｔは１となる。図７の（ｇ）では、第３制御部４０３は第３制御処理を実行しない。
【００５４】
図７の（ｈ）では、アドレス３ｒｄ  ａｄｄｒが示すセルが消去に成功していないと判断され、回数ＦＡＩＬ＿ｃｎｔが２となる。
【００５５】
第２判断部４０５は、代表セルｒｃの中で、アドレスＡＤＤＲが示すセルを含めて判定数のセル以外のセルがすべて消去に成功しているか否かを判断する。具体的には、第２判断部４０５は、代表セルｒｃのうち、消去に成功したか否かをつぎに判断するセルが示すアドレスが、アドレスＡＤＤＲと同一か否かを判断する。消去に成功したか否かをつぎに判断するセルが示すアドレスが、アドレスＡＤＤＲと同一である場合、第２判断部４０５は、アドレスＡＤＤＲが示すセルを含む判定数のセル以外のセルの消去がすべて成功していると判断する。
【００５６】
図７の（ｈ）ではアドレスＡＤＤＲが４ｔｈ  ａｄｄｒであり、アドレス３ｒｄ  ａｄｄｒが示すセルが消去に成功していないと判断された時の回数ＦＡＩＬ＿ｃｎｔが２である。そのため、第２判断部４０５は、アドレスＡＤＤＲが示すセルを含む判定数のセル以外のセルの消去がすべて成功していると判断する。決定部４１０は、ブロックＢの消去の試験における消去パルスの印加回数を決定する。具体的には、決定部４１０は、印加回数を消去パルス数計数部１０２によって計数された回数に基づいて決定する。決定部４１０による具体的な決定方法は、実施例１と同一であるため、詳細な説明を省略する。
【００５７】
（試験装置１００による試験手順例）
図８と図９は、試験装置による試験手順例を示すフローチャートである。ここでは、実施例２について説明する。まず、試験装置１００は、Ｔａｄｄｒ＝１ｓｔ  ａｄｄｒとする（ステップＳ８０１）。試験装置１００は、回数ＦＡＩＬ＿ｃｎｔ＝判定数とする（ステップＳ８０２）。試験装置１００は、ＡＤＤＲ＝ｌａｓｔ  ａｄｄｒとする（ステップＳ８０３）。試験装置１００は、Ｔａｄｄｒ＝ＡＤＤＲであるか否かを判断する（ステップＳ８０４）。Ｔａｄｄｒ＝ＡＤＤＲでない場合（ステップＳ８０４：Ｎｏ）、試験装置１００は、消去に成功したか否かを判断する（ステップＳ８０５）。
【００５８】
つぎに、消去に成功した場合（ステップＳ８０５：ＰＡＳＳ）、試験装置１００は、Ｔａｄｄｒ＝ｌａｓｔ  ａｄｄｒであるか否かを判断する（ステップＳ８０６）。Ｔａｄｄｒ＝ｌａｓｔ  ａｄｄｒである場合（ステップＳ８０６：Ｙｅｓ）、試験装置１００は、Ｔａｄｄｒ＝１ｓｔ  ａｄｄｒとし（ステップＳ８０７）、ステップＳ８０４へ移行する。Ｔａｄｄｒ＝ｌａｓｔ  ａｄｄｒでない場合（ステップＳ８０６：Ｎｏ）、試験装置１００は、Ｔａｄｄｒ＝Ｔａｄｄｒ＋１とし（ステップＳ８０８）、ステップＳ８０４へ移行する。
【００５９】
消去に成功していない場合（ステップＳ８０５：ＦＡＩＬ）、試験装置１００は、回数ＦＡＩＬ＿ｃｎｔ＝判定数であるか否かを判断する（ステップＳ９０１）。回数ＦＡＩＬ＿ｃｎｔ＝判定数である場合（ステップＳ９０１：Ｙｅｓ）、試験装置１００は、ＡＤＤＲ＝Ｔａｄｄｒとする（ステップＳ９０２）。試験装置１００は、回数ＦＡＩＬ＿ｃｎｔ＝０とし（ステップＳ９０３）、ステップＳ９０５へ移行する。回数ＦＡＩＬ＿ｃｎｔ＝判定数でない場合（ステップＳ９０１：Ｎｏ）、試験装置１００は、回数ＦＡＩＬ＿ｃｎｔ＝回数ＦＡＩＬ＿ｃｎｔ＋１とし（ステップＳ９０４）、ステップＳ９０５へ移行する。
【００６０】
試験装置１００は、消去パルスを印加する（ステップＳ９０５）。試験装置１００は、数ｐｕｌｓｅ＿ｃｎｔ＝数ｐｕｌｓｅ＿ｃｎｔ＋１とする（ステップＳ９０６）。試験装置１００は、数ｐｕｌｓｅ＿ｃｎｔ＜所定回数であるか否かを判断する（ステップＳ９０７）。数ｐｕｌｓｅ＿ｃｎｔ＜所定回数でない場合（ステップＳ９０７：Ｎｏ）、試験装置１００は、不良であることを示す情報を生成し（ステップＳ９０８）、一連の処理を終了する。
【００６１】
数ｐｕｌｓｅ＿ｃｎｔ＜所定回数である場合（ステップＳ９０７：Ｙｅｓ）、ステップＳ８０６へ戻る。ステップＳ８０４において、Ｔａｄｄｒ＝ＡＤＤＲである場合（ステップＳ８０４：Ｙｅｓ）、試験装置１００は、数ｐｕｌｓｅ＿ｃｎｔに基づきブロックＢの消去の試験における消去パルスの印加回数を決定し（ステップＳ８０９）、一連の処理を終了する。
【００６２】
本実施の形態では、試験装置１００を半導体記憶装置２００が有している例について説明したが、これに限らず、半導体記憶装置２００と異なる装置であってもよい。
【００６３】
以上説明したように、試験装置１００は、代表セルについての消去パルスの印加後の消去の正否の判断において、消去に失敗したセルを１つ見つけたら判断を中断し、次回には該セル以外のセルを判断する。これにより、１セルの消去の失敗が許容された消去パルスの回数が検出され、代表セル中の特異的に消去しにくいセルによって、ブロック内のセルの消去試験の消去パルスの回数が過多になるのを回避することができる。したがって、試験装置によれば、良／不良判定の精度を向上させることができる。また、試験装置１００によれば、１セルのみが消去に失敗した状態を少ない判断回数により検出することができる。
【００６４】
また、試験装置１００は、代表セルについての消去パルスの印加後の消去の正否の判断において、消去に失敗したセルを判定数見つけたら判断を中断し、次回には最後に見つけたセル以外のセルを判断する。これにより、判定数のセルの消去の失敗が許容された消去パルスの回数が検出され、代表セル中の特異的に消去しにくいセルによって、ブロック内のセルの消去試験の消去パルスの回数が過多になるのを回避することができる。したがって、試験装置によれば、良／不良判定の精度を向上させることができる。また、試験装置１００によれば、判定数のセルのみが消去に失敗した状態を少ない判断回数により検出することができる。
【００６５】
また、試験装置１００は、代表セルについての試験において、消去パルスの印加回数が所定回数以上である場合、ブロックが不良であることを示す情報を出力する。これにより、少ない判断回数で不良であるブロックを特定することができる。したがって、半導体記憶装置２００の試験の高速化を図ることができる。
【００６６】
上述した各実施例に関し、さらに以下の付記を開示する。
【００６７】
（付記１）記憶装置が有するブロック内の各セルに記憶されたデータを消去する消去パルスを前記ブロック内の各セルに対して印加する印加部を制御可能であって、前記印加部によって前記消去パルスが前記ブロック内の各セルに対して印加される回数を計数する計数部にアクセス可能な試験装置が、
前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第１制御処理を実行し、
前記第１制御処理を実行した後に、前記ブロック内の一部の複数のセルの各々について、前記消去パルスによる消去が成功したか否かを順に判断する第１判断処理を実行し、
前記第１判断処理において成功していないと判断した場合、前記第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第２制御処理を実行し、
前記第２制御処理を実行した後に、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セル以外のセルの各々について、前記消去が成功したか否かを順に判断する第２判断処理を実行し、
前記第２判断処理において成功していないと判断した場合、前記第２判断処理を中断し、前記消去に成功していないと判断したセルを示す情報を前記記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させた後に、前記第２判断処理を実行する第３制御処理を実行し、
前記第２判断処理においてすべて成功したと判断した場合、前記ブロックの前記消去の試験における前記消去パルスの印加回数を、前記計数部によって計数された前記回数に基づいて決定する決定処理を実行する、
ことを特徴とする試験方法。
【００６８】
（付記２）前記試験装置が、
前記第１判断処理において前記複数のセルより少ない判定数未満成功していないと判断した場合、前記第２制御処理を実行せず、前記第１判断処理において前記判定数成功していないと判断した場合、前記第２制御処理を実行し、
前記第２判断処理において前記記憶部に最後に前記情報が記憶されてから前記判定数未満成功していないと判断した場合、前記第３制御処理を実行せず、前記第２判断処理において前記記憶部に最後に前記情報が記憶されてから前記判定数成功していないと判断した場合、前記第３制御処理を実行し、
前記第２判断処理において、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示すセルを含む前記判定数のセル以外のセルについて成功したと判断した場合、前記決定処理を実行することを特徴とする付記１に記載の試験方法。
【００６９】
（付記３）前記第２判断処理では、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セルについて、前記消去が成功したか否かを判断しないことを特徴とする付記１または２に記載の試験方法。
【００７０】
（付記４）前記試験装置が、
前記計数部によって計数された前記回数が所定回数に達した場合、前記第３制御処理を実行せずに、前記ブロックが不良であることを示す情報を生成することを特徴とする付記１〜３のいずれか一つに記載の試験方法。
【００７１】
（付記５）記憶装置が有するブロック内の各セルに記憶されたデータを消去する消去パルスを前記ブロック内の各セルに対して印加する印加部を制御可能であって、前記印加部によって前記消去パルスが前記ブロック内の各セルに対して印加される回数を計数する計数部にアクセス可能な試験装置であって、
前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第１制御部と、
前記第１制御部による第１制御処理を実行した後に、前記ブロック内の一部の複数のセルの各々について、前記消去パルスによる消去が成功したか否かを順に判断する第１判断部と、
前記第１判断部による第１判断処理において成功していないと判断された場合、前記第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第２制御部と、
前記第２制御部による第２制御処理を実行した後に、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セル以外のセルの各々について、前記消去が成功したか否かを順に判断する第２判断部と、
前記第２判断部による第２判断処理において成功していないと判断された場合、前記第２判断処理を中断し、前記消去に成功していないと判断したセルを示す情報を前記記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させた後に、前記第２判断部によって前記第２判断処理を実行させる第３制御部と、
前記第２判断処理においてすべて成功したと判断された場合、前記ブロックの前記消去の試験における前記消去パルスの印加回数を、前記計数部によって計数された前記回数に基づいて決定する決定部と、
を有することを特徴とする試験装置。
【００７２】
（付記６）前記第１判断処理または前記第２判断処理が実行される都度、成功していないと判断した回数を計数する判断数計数部を有し、
前記第２制御部は、
前記判断数計数部が前記複数のセルより少ない判定数未満である場合、前記第２制御処理を実行せず、前記判断数計数部が前記判定数である場合、前記第２制御処理を実行し、
前記第３制御部は、
前記判断数計数部が前記判定数未満である場合、第３制御処理を実行せず、前記判断数計数部が前記判定数である場合、前記第３制御処理を実行し、
前記決定部は、
前記第２判断処理において、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示すセルを含む前記判定数のセル以外のセルについて成功したと判断した場合、前記印加回数を決定することを特徴とする付記５に記載の試験装置。
【００７３】
（付記７）ブロックと、
前記ブロック内の各セルに記憶されたデータを消去する消去パルスを前記ブロック内の各セルに対して印加する印加部と、
前記印加部によって前記消去パルスが前記ブロック内の各セルに対して印加される回数を計数する計数部と、
前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第１制御部と、
前記第１制御部による第１制御処理を実行した後に、前記ブロック内の一部の複数のセルの各々について、前記消去パルスによる消去が成功したか否かを順に判断する第１判断部と、
前記第１判断部による第１判断処理において成功していないと判断された場合、前記第１判断処理を中断し、成功していないと判断したセルを示す情報を記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させる第２制御部と、
前記第２制御部による第２制御処理を実行した後に、前記複数のセルのうち、前記記憶部に最後に記憶された前記情報が示す前記セル以外のセルの各々について、前記消去が成功したか否かを順に判断する第２判断部と、
前記第２判断部による第２判断処理において成功していないと判断された場合、前記第２判断処理を中断し、前記消去に成功していないと判断したセルを示す情報を前記記憶部に記憶させ、前記印加部によって前記消去パルスを前記ブロック内の各セルに対して印加させた後に、前記第２判断部によって前記第２判断処理を実行させる第３制御部と、
前記第２判断処理においてすべて成功したと判断された場合、前記ブロックの前記消去の試験における前記消去パルスの印加回数を、前記計数部によって計数された前記回数に基づいて決定する決定部と、
を有することを特徴とする半導体記憶装置。
【符号の説明】
【００７４】
１００  試験装置
１０１  印加部
１０２  消去パルス数計数部
２００  半導体記憶装置
４０１  第１制御部
４０２  第２制御部
４０３  第３制御部
４０４  第１判断部
４０５  第２判断部
４０６  アドレスシーケンサ
４０７  ＦＡＩＬアドレス記憶部
４０９  ＦＡＩＬ回数計数部
４１０  決定部
ｒｃ  代表セル
Ｂ  ブロック
【図１】
2014216033.tif 000003
【図２】
2014216033.tif 000004
【図３】
2014216033.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2014216033.tif 000009
【図８】
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【図９】
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