(57)【要約】【課題】ＤＶＦＳ機能を備えたメモリデバイスを提供する。【解決手段】メモリセルアレイ及び周辺回路部に動作電圧を供給する電源回路３０を備える。電源回路３０は、メモリセルアレイに内部電圧ＶＡＲＹ，ＶＰＰを供給する内部電源発生回路３３，３４と、周辺回路部に内部電圧ＶＰＥＲＩを供給する内部電源発生回路３２とを備える。内部電源発生回路３２は、第１のモード時には内部電圧ＶＰＥＲＩを第１の電圧値とし且つ第２のモード時には第１の電圧値と異なる第２の電圧値とする。内部電源発生回路３３，３４は、第１及び第２のモード時のいずれにおいても内部電圧ＶＡＲＹ，ＶＰＰを所定の電圧値とする。本発明によれば、ＤＶＦＳ機能によって周辺回路部の動作電圧が切り替えられた場合であっても、メモリセルアレイの動作電圧が一定に保たれることから、メモリセルアレイは正常に動作する。【選択図】図１１
2014026681.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイにおけるメモリセルの選択及び、選択されたメモリセルに対するデータの入出力を行う周辺回路部と、
前記メモリセルアレイに第１の内部電圧を供給する第１の内部電源発生回路と、
前記周辺回路部に第２の内部電圧を供給する第２の内部電源発生回路と、を備え、
前記第２の内部電源発生回路は、第１のモード時に前記第２の内部電圧を第１の電圧値とし且つ第２のモード時に前記第１の電圧値と異なる第２の電圧値とし、前記第１の内部電源発生回路は、前記第１のモード時及び前記第２のモード時のいずれにおいても前記第１の内部電圧を第３の電圧値とすることを特徴とする半導体装置。
【請求項２】
前記周辺回路部は外部から供給されるクロック信号に同期して動作を行い、
前記クロック信号は、前記第１のモード時においては第１の周波数を有し、前記第２のモード時においては前記第１の周波数と異なる第２の周波数を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の電圧値は前記第２の電圧値よりも低く、前記第１の周波数は前記第２の周波数よりも低いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記周辺回路部にリードコマンドが入力された後、前記メモリセルアレイから読み出されたリードデータが前記周辺回路部を介して外部に出力されるまでの前記クロック信号のサイクル数、又は、前記周辺回路部にライトコマンドが入力された後、前記メモリセルアレイに書き込むべきライトデータが外部から前記周辺回路部に入力までの前記クロック信号のサイクル数は、前記第１のモード時においては第１のサイクル数であり、前記第２のモード時においては前記第１のサイクル数と異なる第２のサイクル数であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１のサイクル数は前記第２のサイクル数よりも小さいことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の周波数を有する前記クロック信号の１サイクルと前記第１のサイクル数の積は、前記第２の周波数を有する前記クロック信号の１サイクルと前記第２のサイクル数の積よりも大きいことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記複数のメモリセルはそれぞれセルトランジスタを含み、
前記メモリセルアレイは、前記複数のセルトランジスタの制御電極に選択電圧又は非選択電圧を与える複数のワードドライバをさらに含み、
前記複数のワードドライバは、前記第１のモード時及び前記第２のモード時のいずれにおいても前記選択電圧を前記第３の電圧値とすることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記メモリセルアレイは、前記複数のメモリセルから読み出されたデータを増幅することによって、前記複数のメモリセルに前記第１の内部電圧及び前記第３の電圧値とは異なる第４の電圧値を有する第３の内部電圧のいずれか一方を供給するセンスアンプをさらに含むことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
前記第４の電圧値は接地レベルであることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第２の内部電源発生回路は、外部から供給される外部電圧に基づき前記第２の内部電圧を生成することを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２の内部電圧は、外部から供給される外部電圧と同じ電圧値を有していることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１２】
前記第１のモード又は第２のモードが設定されるモードレジスタをさらに備えることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１の電圧値を有する第１のリファレンス電圧及び前記第２の電圧値を有する第２のリファレンス電圧を含む複数のリファレンス電圧を生成するリファレンス電圧生成回路をさらに備え、
前記第２の内部電源発生回路は、前記複数のリファレンス電圧を受けて前記第２の内部電圧を生成する差動アンプ回路を含み、
前記差動アンプ回路は、前記複数のリファレンス電圧に基づいた電流をそれぞれ流す複数の第１の電流パスと、前記第２の内部電圧に基づいた電流を流す第２の電流パスと、前記第１及び第２の電流パスに共通接続された共通電流パスと、前記複数の第１の電流パスのいずれか一つを活性化させるスイッチとを含むことを特徴とする請求項１乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
請求項１乃至１３のいずれか一項に記載の半導体装置と、前記半導体装置に接続されたプロセッサとを備え、前記半導体装置は前記プロセッサによって前記第１又は第２のモードに設定されることを特徴とする情報処理システム。
【請求項１５】
前記プロセッサは互いに独立して命令を実行可能な複数のコアを含み、活性化されているコア数に基づいて前記半導体装置を前記第１又は第２のモードに設定することを特徴とする請求項１４に記載の情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備えた情報処理システムに関し、特に、動作周波数や動作電圧を動的に切り替え可能な半導体装置及びこれを備えた情報処理システムに関する。
【背景技術】
【０００２】
近年、モバイル機器等に用いられるシステムＬＳＩ（Large-Scale Integration）や、高性能かつ低消費電力が要求されるパソコンやサーバに用いられるＭＰＵ（Micro-Processing Unit）等に代表されるロジック系半導体装置においては、プロセッサなどの回路ブロックの処理能力要求に応じてその回路ブロックの動作周波数や動作電圧を動的に切り替える、ＤＶＦＳ（Dynamic Voltage Frequency Scaling）と呼ばれる技術が一般に使用されている（特許文献１参照）。ロジック系半導体装置にＤＶＦＳ機能を搭載すれば、高負荷時には高いパフォーマンスを得ることができるとともに、低負荷時には消費電流を大幅に削減することが可能となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−８１８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＤＲＡＭ（Dynamic Random Access Memory）などのメモリ系半導体装置は、メモリセルアレイの一部がクロック信号とは非同期なアナログ動作を行うことがあるため、メモリ系半導体装置にＤＶＦＳ機能を搭載すると、メモリセルアレイが正常に動作しないおそれがあった。一例として、ＤＲＡＭの場合、ＤＶＦＳ機能によってワード線の選択電圧を変化させたり、セルキャパシタに書き込まれるアレイ電圧を変化させたりすると、メモリセルアレイの動作マージンが大幅に減少してしまうという問題があった。
【課題を解決するための手段】
【０００５】
本発明による半導体装置は、複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイにおけるメモリセルの選択及び、選択されたメモリセルに対するデータの入出力を行う周辺回路部と、前記メモリセルアレイに第１の内部電圧を供給する第１の内部電源発生回路と、前記周辺回路部に第２の内部電圧を供給する第２の内部電源発生回路と、を備え、前記第２の内部電源発生回路は、第１のモード時に前記第２の内部電圧を第１の電圧値とし且つ第２のモード時に前記第１の電圧値と異なる第２の電圧値とし、前記第１の内部電源発生回路は、前記第１のモード時及び前記第２のモード時のいずれにおいても前記第１の内部電圧を第３の電圧値とすることを特徴とする。
【０００６】
本発明による情報処理システムは、前記半導体装置と前記半導体装置に接続されたプロセッサとを備え、前記半導体装置は前記プロセッサによって前記第１又は第２のモードに設定されることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＤＶＦＳ機能によって周辺回路部の動作電圧が切り替えられた場合であっても、メモリセルアレイの動作電圧が一定に保たれることから、メモリセルアレイは正常に動作する。これにより、高負荷時には高いパフォーマンスを得ることができるとともに、低負荷時には消費電流を大幅に削減されるメモリ系半導体装置及びこれを備えた情報処理システムを提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【図２】メモリセルアレイ１０の構成を示す回路図である。
【図３】メモリセルＭＣの回路図である。
【図４】センスアンプＳＡ及びその周辺の回路ブロックの回路図である。
【図５】モードレジスタ２５に含まれるレジスタＭＲ０の構成を示す模式図である。
【図６】第１の例による電圧値の切り替えパターンを示す図である。
【図７】第２の例による電圧値の切り替えパターンを示す図である。
【図８】第３の例による電圧値の切り替えパターンを示す図である。
【図９】動作モードの切り替え方法を示すフローチャートであり、（ａ）は図６に示す切り替えパターンに対応し、（ｂ）は図７に示す切り替えパターンに対応し、（ｃ）は図８に示す切り替えパターンに対応している。
【図１０】外部電源電位ＶＤＤと内部電圧ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩとの関係を示すグラフであり、（ａ）は第１の例、（ｂ）は第２の例を示している。
【図１１】第１の例による電源回路３０のブロック図である。
【図１２】第２の例による電源回路３０のブロック図である。
【図１３】図１２に示す回路ブロックＡをより詳細に示す回路図である。
【図１４】第１の例による差動アンプ回路１００の回路図である。
【図１５】第２の例による差動アンプ回路１００の回路図である。
【図１６】第３の例による差動アンプ回路１００の回路図である。
【図１７】本発明の好ましい実施形態による情報処理システムの構成を示すブロック図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１０】
図１は、本発明の好ましい実施形態による半導体装置の構成を示すブロック図である。
【００１１】
本実施形態による半導体装置はＤＲＡＭであり、シリコンなどからなる単一の半導体チップに集積されている。但し、本発明がこれに限定されるものではなく、複数の半導体チップを積層してなる積層型の半導体装置であっても構わない。また、本発明による半導体装置がＤＲＡＭに限定されるものではなく、ＳＲＡＭなど他の揮発性のメモリ系半導体装置であっても構わないし、フラッシュメモリ、ＭＲＡＭ、ＲｅＲＡＭ、ＰＣＲＡＭなど不揮発性のメモリ系半導体装置であっても構わないし、ロジック系半導体装置にメモリセルアレイが含まれた複合型の半導体装置であっても構わない。
【００１２】
本実施形態による半導体装置は、複数のメモリセルを含むメモリセルアレイ１０と、メモリセルの選択及び選択されたメモリセルに対するデータの入出力を行う周辺回路部２０と、メモリセルアレイ１０及び周辺回路部２０に動作電圧を供給する電源回路３０と、複数の外部端子４０とを備えている。
【００１３】
特に限定されるものではないが、本実施形態による半導体装置は４つのバンクＢ０〜Ｂ３を有しており、メモリセルアレイ１０はバンクＢ０〜Ｂ３ごとに設けられている。メモリセルアレイ１０の詳細な構造については後述する。周辺回路部２０は、バンクＢ０〜Ｂ３ごとに設けられた回路ブロックと、バンクＢ０〜Ｂ３に共通な回路ブロックとを含んでいる。バンクＢ０〜Ｂ３ごとに設けられた回路ブロックには、ロウデコーダ２１Ｘ、カラムデコーダ２１Ｙ及びアレイ制御回路２２が含まれる。一方、バンクＢ０〜Ｂ３に共通な回路ブロックには、ロウアドレスバッファ２３Ｘ、カラムアドレスバッファ２３Ｙ、リフレッシュアドレスカウンタ２４、モードレジスタ２５、コマンドデコーダ２６、クロック発生回路２７、チップ制御回路２８、データ制御回路２９Ａ、ＦＩＦＯ回路２９Ｂ及びデータ入出力バッファ２９Ｃが含まれる。詳細については後述するが、メモリセルアレイ１０及び周辺回路部２０は、電源回路３０によって生成される所定の内部電圧によって動作する。
【００１４】
外部端子４０には、アドレス端子４１、コマンド端子４２Ａ〜４２Ｄ、クロック端子４３Ａ，４３Ｂ、クロックイネーブル端子４４、データ端子４５、電源端子４６Ａ〜４６Ｃが含まれる。
【００１５】
アドレス端子４１は外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子４１を介して入力されたアドレス信号ＡＤＤは、ロウアドレスバッファ２３Ｘ、カラムアドレスバッファ２３Ｙ及びモードレジスタ２５に供給される。具体的には、コマンド信号ＣＭＤがロウアクセスを示している場合には、アドレス信号ＡＤＤがロウアドレスバッファ２３Ｘに供給され、カラムアクセスを示している場合には、アドレス信号ＡＤＤがカラムアドレスバッファ２３Ｙに供給される。また、コマンド信号ＣＭＤがモードレジスタセットを示している場合には、アドレス信号ＡＤＤがモードレジスタ２５に供給される。
【００１６】
ロウアドレスバッファ２３Ｘに入力されたアドレス信号ＡＤＤは、ロウデコーダ２１Ｘ及びアレイ制御回路２２に供給される。ロウデコーダ２１Ｘは、メモリセルアレイ１０に含まれるワード線を選択するための回路であり、アレイ制御回路２２はメモリセルアレイ１０に含まれるセンスアンプを選択するための回路である。したがって、アドレス信号ＡＤＤがロウデコーダ２１Ｘ及びアレイ制御回路２２に供給されると、指定されたバンクＢ０〜Ｂ３に含まれる所定のワード線が活性化されるとともに、所定のセンスアンプが活性化される。これにより、アドレス信号ＡＤＤによって指定されるメモリセルに対してロウアクセスが実行される。
【００１７】
カラムアドレスバッファ２３Ｙに入力されたアドレス信号ＡＤＤは、カラムデコーダ２１Ｙに供給される。カラムデコーダ２１Ｙは、メモリセルアレイ１０に含まれるビット線を選択するための回路である。したがって、アドレス信号ＡＤＤがカラムデコーダ２１Ｙに供給されると、指定されたバンクＢ０〜Ｂ３に含まれる所定のビット線が選択される。これにより、アドレス信号ＡＤＤによって指定されるメモリセルに対してカラムアクセスが実行される。
【００１８】
モードレジスタ２５は、半導体装置の動作モードを指定するためのレジスタである。本実施形態による半導体装置はＤＶＦＳ機能を有しており、モードレジスタ２５によって標準モード、低消費電力モード又は高速動作モードのいずれかに設定することができる。これらの動作モードの詳細については後述する。
【００１９】
コマンド端子４２Ａ〜４２Ｄは、チップセレクト端子４２Ａ、ロウアドレスストローブ端子４２Ｂ、カラムアドレスストローブ端子４２Ｃ及びライトイネーブル端子４２Ｄからなり、それぞれチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ及びライトイネーブル信号／ＷＥが供給される。そして、これらの信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ及び後述するクロックイネーブル信号ＣＫＥの組み合わせによって、コマンド信号ＣＭＤの種類が定義される。コマンド信号ＣＭＤの種類としては、ロウアクセスを行うためのアクティブコマンド、カラムアクセスを行うためのリードコマンド及びライトコマンド、リフレッシュ動作を行うためのオートリフレッシュコマンド、セルフリフレッシュモードにエントリするためのセルフリフレッシュコマンド、パワーダウンモードにエントリするためのパワーダウンコマンド、モードレジスタセットを行うためのモードレジスタセットコマンドなどがある。
【００２０】
アクティブコマンドが発行された場合の動作は上述の通りであり、アドレス端子４１を介して入力されたアドレス信号ＡＤＤがロウアドレスバッファ２３Ｘに供給される。これにより、アドレス信号ＡＤＤによって指定されるメモリセルに対してロウアクセスが実行される。
【００２１】
リードコマンドが発行された場合、アドレス端子４１を介して入力されたアドレス信号ＡＤＤがカラムアドレスバッファ２３Ｙに供給される。これにより、アドレス信号ＡＤＤによって指定されるメモリセルに対してカラムアクセスが実行され、指定されたメモリセルから読み出されたリードデータがデータ制御回路２９Ａ、ＦＩＦＯ回路２９Ｂ及びデータ入出力バッファ２９Ｃを介してデータ端子４５に出力される。ここで、ＦＩＦＯ回路２９Ｂ及びデータ入出力バッファ２９Ｃの動作は、内部クロック信号ＬＣＬＫに同期して行われる。リードコマンドが発行されてからリードデータの出力が開始されるまでの期間は、ＣＡＳレイテンシ（ＣＬ）と呼ばれ、外部クロック信号ＣＫ，／ＣＫのクロックサイクル数によって定義される。但し、リードコマンドは、本来の発行タイミングよりもアディティブレイテンシ（ＡＬ）分だけ前倒しで発行されることがあり、この場合、実際にリードコマンドが発行されてからリードデータの出力が開始されるまでの期間は、ＣＬ＋ＡＬで定義される。ＣＬやＡＬの値は、モードレジスタ２５に設定される。
【００２２】
ライトコマンドが発行された場合も、アドレス端子４１を介して入力されたアドレス信号ＡＤＤがカラムアドレスバッファ２３Ｙに供給される。これにより、アドレス信号ＡＤＤによって指定されるメモリセルに対してカラムアクセスが実行され、データ端子４５に入力されたライトデータがデータ入出力バッファ２９Ｃ、ＦＩＦＯ回路２９Ｂ及びデータ制御回路２９Ａを介して、指定されたメモリセルに書き込まれる。ライトコマンドが発行されてからライトデータの入力が開始されるまでの期間は、ＣＡＳライトレイテンシ（ＣＷＬ）と呼ばれ、外部クロック信号ＣＫ，／ＣＫのクロックサイクル数によって定義される。但し、ライトコマンドは、本来の発行タイミングよりもアディティブレイテンシ（ＡＬ）分だけ前倒しで発行されることがあり、この場合、実際にライトコマンドが発行されてからライトデータの入力が開始されるまでの期間は、ＣＷＬ＋ＡＬで定義される。ＣＷＬの値もモードレジスタ２５に設定される。
【００２３】
オートリフレッシュコマンドが発行された場合、リフレッシュアドレスカウンタ２４に設定されているロウアドレスがロウデコーダ２１Ｘ及びアレイ制御回路２２に供給されるとともに、設定されたロウアドレスがインクリメント又はデクリメントされる。これにより、リフレッシュアドレスカウンタ２４に設定されたロウアドレスが示すメモリセルに対してリフレッシュ動作が実行される。
【００２４】
セルフリフレッシュコマンドが発行された場合、半導体装置はセルフリフレッシュモードにエントリする。セルフリフレッシュモードにエントリすると、図示しないオシレータの周期的な出力がリフレッシュアドレスカウンタ２４及びチップ制御回路２８に供給され、これによりリフレッシュ動作が自動的に且つ周期的に実行される。また、セルフリフレッシュモードにエントリすると、周辺回路部２０に含まれる大部分の回路ブロックが非活性化されるため、消費電流が大幅に減少する。セルフリフレッシュモードにエントリしている期間は、ロウアクセスやカラムアクセスを行うことはできない。
【００２５】
パワーダウンコマンドが発行された場合、半導体装置はパワーダウンモードにエントリする。パワーダウンモードにエントリすると、周辺回路部２０に含まれる大部分の回路ブロックが非活性化され、消費電流が大幅に減少する。但し、リフレッシュ動作は実行されない。パワーダウンモードにエントリしている期間においても、ロウアクセスやカラムアクセスを行うことはできない。
【００２６】
モードレジスタセットコマンドが発行された場合、アドレス端子４１を介して供給されるモード信号（アドレス信号ＡＤＤ）がモードレジスタ２５に供給される。これにより、モードレジスタ２５の設定内容を上書きすることができる。
【００２７】
クロック端子４３Ａ，４３Ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子４４はクロックイネーブル信号ＣＫＥが供給される端子である。外部クロック信号ＣＫ，／ＣＫは互いに相補の信号であり、クロックイネーブル信号ＣＫＥとともにクロック発生回路２７に供給される。クロック発生回路２７は、クロックイネーブル信号ＣＫＥによって活性化され、外部クロック信号ＣＫ，／ＣＫに基づいて内部クロック信号ＩＣＬＫを生成する。内部クロック信号ＩＣＬＫは、周辺回路部２０に含まれる大部分の回路ブロックに供給され、その動作タイミングを規定するタイミング信号として用いられる。さらに、クロック発生回路２７にはＤＬＬ回路２７Ａが含まれており、これによって位相制御された内部クロック信号ＬＣＬＫも生成される。内部クロック信号ＬＣＬＫは、ＦＩＦＯ回路２９Ｂ及びデータ入出力バッファ２９Ｃに供給される。これにより、リード動作時においては、位相制御された内部クロック信号ＬＣＬＫに同期してデータ端子４５からリードデータが出力される。
【００２８】
電源端子４６Ａ〜４６Ｃは、それぞれ外部電源電位ＶＤＤ、接地電位ＶＳＳ及び外部リファレンス電位ＶＲＥＦが供給される端子である。電源回路３０は、これらの電位ＶＤＤ，ＶＳＳ，ＶＲＥＦに基づいて、各種内部電圧ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩを生成する。内部電圧ＶＰＰは主にメモリセルアレイ１０にて使用される電圧であり、外部電源電位ＶＤＤを昇圧することによって生成される。また、内部電圧ＶＡＲＹも主にメモリセルアレイ１０にて使用される電圧であり、外部電源電位ＶＤＤを降圧することによって生成される。さらに、内部電圧ＶＰＥＲＩは周辺回路部２０に含まれる大部分の回路ブロックにて使用される電圧であり、外部電源電位ＶＤＤを降圧することによって生成される。尚、本実施形態においては、周辺回路部２０に含まれる回路ブロックのうち、データ入出力バッファ２９Ｃについては外部電源電位ＶＤＤが直接供給されているが、本発明がこれに限定されるものではない。
【００２９】
図２は、メモリセルアレイ１０の構成を示す回路図である。
【００３０】
図２に示すように、メモリセルアレイ１０内には、Ｙ方向に延在する複数のワード線ＷＬと、Ｘ方向に延在する複数のビット線ＢＬが設けられ、これらの交点にメモリセルＭＣが配置されている。メモリセルＭＣの回路構成は図３に示すとおりであり、セルトランジスタＴｒとセルキャパシタＣｓが直列接続された構成を有している。セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続され、ソース／ドレインの一方は対応するビット線ＢＬに接続されている。また、セルキャパシタＣｓの一端は、セルトランジスタＴｒのソース／ドレインの他方に接続され、セルキャパシタＣｓの他端には中間電位ＶＡＲＹ／２が供給される。中間電位ＶＡＲＹ／２は、内部電圧ＶＡＲＹの半分の電圧である。
【００３１】
ワード線ＷＬの駆動はワードドライバＷＤによって行われる。いずれのワードドライバＷＤを選択するかは、ロウアクセス時に供給されるアドレス信号ＡＤＤに基づき、ロウデコーダ２１Ｘによって制御される。選択されたワードドライバＷＤは、対応するワード線ＷＬを選択電圧である内部電圧ＶＰＰに駆動する。特に限定されるものではないが、選択されないワードドライバＷＤは、対応するワード線ＷＬを非選択電圧である負電位に駆動する。
【００３２】
所定のワード線ＷＬが内部電圧ＶＰＰに駆動されると、このワード線ＷＬに接続された複数のメモリセルＭＣからデータが読み出され、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位変化はセンスアンプＳＡによって増幅される。センスアンプＳＡには一対のビット線ＢＬが接続されており、一方のビット線ＢＬが内部電圧ＶＡＲＹに駆動され、他方のビット線ＢＬが接地電位ＶＳＳに駆動される。
【００３３】
図４は、センスアンプＳＡ及びその周辺の回路ブロックの回路図である。
【００３４】
図４に示すように、センスアンプＳＡはクロスカップルされたＰチャンネル型ＭＯＳトランジスタＰ１，Ｐ２と、クロスカップルされたＮチャンネル型ＭＯＳトランジスタＮ１，Ｎ２からなるフリップフロップ回路と、このフリップフロップ回路に動作電圧を供給するＰチャンネル型ＭＯＳトランジスタＰ０及びＮチャンネル型ＭＯＳトランジスタＮ０からなる。トランジスタＰ１，Ｎ１の接続点は一方のビット線ＢＬＴに接続され、トランジスタＰ２，Ｎ２の接続点は他方のビット線ＢＬＢに接続されている。また、トランジスタＰ０のソースには内部電圧ＶＡＲＹが供給され、トランジスタＮ０のソースには接地電位ＶＳＳが供給され、これらのゲート電極には相補のセンスアンプイネーブル信号／ＳＡＥ，ＳＡＥがそれぞれ供給される。これにより、センスアンプイネーブル信号／ＳＡＥ，ＳＡＥが活性化すると、一対のビット線ＢＬＴ，ＢＬＢ間に生じている電位差に基づき、ビット線ＢＬＴ，ＢＬＢの一方が内部電圧ＶＡＲＹに駆動され、他方が接地電位ＶＳＳに駆動される。センスアンプイネーブル信号／ＳＡＥ，ＳＡＥは複数のセンスアンプＳＡごとに割り当てられており、いずれのセンスアンプイネーブル信号／ＳＡＥ，ＳＡＥを活性化させるかは、ロウアクセス時に供給されるアドレス信号ＡＤＤに基づき、アレイ制御回路２２によって制御される。
【００３５】
また、図４に示すように、一対のビット線ＢＬＴ，ＢＬＢにはプリチャージ回路ＰＣも接続されている。プリチャージ回路ＰＣはＮチャンネル型ＭＯＳトランジスタＮ３〜Ｎ５からなり、これらのゲート電極にはプリチャージ信号ＰＣＥが供給される。これにより、プリチャージ信号ＰＣＥが活性化すると、一対のビット線ＢＬＴ，ＢＬＢが中間電位ＶＡＲＹ／２にプリチャージされる。かかるプリチャージ動作はアクティブコマンドの発行前に行われ、アクティブコマンドが発行されるとプリチャージ動作が解除される。また、プリチャージパワーダウンモードにエントリしている期間においてもプリチャージ動作が行われる。
【００３６】
さらに、図４に示すように、一対のビット線ＢＬＴ，ＢＬＢにはカラムスイッチＹＳＷも接続されている。カラムスイッチＹＳＷは、Ｎチャンネル型ＭＯＳトランジスタＮ６，Ｎ７からなり、これらのゲート電極にはカラムセレクト信号ＹＳが供給される。これにより、カラムセレクト信号ＹＳが活性化すると、一対のビット線ＢＬＴ，ＢＬＢが一対のローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢにそれぞれ接続される。カラムセレクト信号ＹＳは複数のカラムスイッチＹＳＷごとに割り当てられており、いずれのカラムセレクト信号ＹＳを活性化させるかは、カラムアクセス時に供給されるアドレス信号ＡＤＤに基づき、カラムデコーダ２１Ｙによって制御される。
【００３７】
ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢは、図示しないメインＩ／Ｏ線を介して、図１に示したデータ制御回路２９Ａに接続されている。データ制御回路２９Ａは、ディファレンシャル形式のリードデータをシングルエンド形式に変換するメインアンプや、シングルエンド形式のライトデータをディファレンシャル形式に変換するライトアンプなどが含まれている。リード動作時においては、データ制御回路２９Ａから出力されるリードデータは、ＦＩＦＯ回路２９ＢによってＣＡＳレイテンシに相当する遅延が与えられた後、データ入出力バッファ２９Ｃに供給され、データ端子４５から外部に出力される。一方、ライト動作時においては、外部からデータ端子４５に入力されるライトデータは、データ入出力バッファ２９Ｃ及びＦＩＦＯ回路２９Ｂを介してデータ制御回路２９Ａに供給される。
【００３８】
図５は、モードレジスタ２５に含まれるレジスタＭＲ０の構成を示す模式図である。
【００３９】
モードレジスタ２５には複数のレジスタＭＲ０，ＭＲ１・・・が含まれており、各レジスタＭＲ０，ＭＲ１・・・にはそれぞれあらかじめ定められたパラメータが設定される。レジスタＭＲ０，ＭＲ１・・・の選択はバンクアドレスＢＡ０，ＢＡ１によって行われ、これらの論理値がいずれも０である場合に図５に示すレジスタＭＲ０が選択される。選択されたＭＲ０，ＭＲ１・・・の設定内容は、アドレス信号ＡＤＤによって上書きされる。本実施形態では、レジスタＭＲ０に設定されるアドレスビットＡ０〜Ａ１４のうち、アドレスビットＡ１３，Ａ１４がＤＶＦＳモードの設定に用いられ、アドレスビットＡ２，Ａ４〜Ａ６がＣＡＳレイテンシの設定に用いられる。
【００４０】
具体的には、アドレスビットＡ１４，Ａ１３の論理値がいずれも０である場合、本実施形態による半導体装置は低消費電力モードに設定される。低消費電力モードは、標準モード時と比べて、外部電源電位ＶＤＤ及び内部電圧ＶＰＥＲＩの少なくとも一方が低く設定されるとともに、外部クロック信号ＣＫ，／ＣＫの周波数が低く設定される。これにより、アクセス速度は低下するものの消費電流が削減される。
【００４１】
また、アドレスビットＡ１４，Ａ１３の論理値がいずれも１である場合、本実施形態による半導体装置は高速動作モードに設定される。高速動作力モードは、標準モード時と比べて、外部電源電位ＶＤＤ及び内部電圧ＶＰＥＲＩの少なくとも一方が高く設定されるとともに、外部クロック信号ＣＫ，／ＣＫの周波数が高く設定される。これにより、消費電流は増大するもののアクセス速度が高められる。
【００４２】
これに対し、アドレスビットＡ１４，Ａ１３の論理値がそれぞれ０，１である場合、本実施形態による半導体装置は標準モードに設定される。尚、ＤＶＦＳ機能を使用しない場合には、アドレスビットＡ１４，Ａ１３の論理値がそれぞれ１，０に設定される。
【００４３】
また、ＣＡＳレイテンシ（ＣＬ）は、アドレスビットＡ２，Ａ４〜Ａ６の論理値によって図５に示すとおりの値に設定される。ＣＡＳレイテンシの値は、外部クロック信号ＣＫ，／ＣＫのクロックサイクル数を意味する。
【００４４】
モードレジスタ２５に設定された各種パラメータは、図１に示したチップ制御回路２８に供給される。チップ制御回路２８は、モードレジスタ２５から供給されたパラメータに基づき、周辺回路部２０に含まれる各種回路ブロックや、電源回路３０の動作モードの切り替えを行う。以下、動作モードに応じた外部電源電位ＶＤＤ又は内部電圧ＶＰＥＲＩの電圧値の切り替えについていくつかの例を挙げて説明する。
【００４５】
図６は、第１の例による電圧値の切り替えパターンを示す図である。
【００４６】
図６に示す例では、標準モード時におけるＶＰＰ，ＶＤＤ，ＶＲＥＰＩ，ＶＡＲＹの電圧値がそれぞれ１．６Ｖ，１．２Ｖ，０．８Ｖ，０．７Ｖに設定されるとともに、外部クロック信号ＣＫ，／ＣＫの周波数が０．８ＧＨｚ（ｔＣＫ＝１．２５ｎｓ）に設定される。この場合、ＣＬの値は１１に設定され、したがってｔＣＫ×ＣＬの時間長は１３．７５ｎｓとなる。
【００４７】
一方、高速動作モードが選択されると、ＶＲＥＰＩ＝１．０Ｖに切り替えられるとともに、外部クロック信号ＣＫ，／ＣＫの周波数が１．２ＧＨｚ（ｔＣＫ＝０．８３ｎｓ）に切り替えられる。この場合、ＣＬの値は１５に設定され、したがってｔＣＫ×ＣＬの時間長は１２．５ｎｓとなる。
【００４８】
また、低消費電力モードが選択されると、ＶＲＥＰＩ＝０．７Ｖに切り替えられるとともに、外部クロック信号ＣＫ，／ＣＫの周波数が０．４ＧＨｚ（ｔＣＫ＝２．５ｎｓ）に切り替えられる。この場合、ＣＬの値は６に設定され、したがってｔＣＫ×ＣＬの時間長は１５ｎｓとなる。
【００４９】
このように、図６に示す例では、動作モードに応じて外部クロック信号ＣＫ，／ＣＫの周波数が切り替えられるとともに、内部電圧ＶＰＥＲＩの電圧値が切り替えられる。外部電源電位ＶＤＤの電圧値は切り替えられない。これにより、動作モードに応じて周辺回路部２０に含まれるトランジスタのスイッチング速度や、信号の伝達速度が変化するため、高速動作モードにおいては高速なアクセスを実現することができるとともに、低消費電力モードにおいては消費電流を削減することが可能となる。
【００５０】
一方、メモリセルアレイ１０にて使用される内部電圧ＶＰＰ，ＶＡＲＹについては動作モードによって切り替えられることはない。これは、内部電圧ＶＰＰを変化させるとセルトランジスタＴｒのオン状態が変化するため、セルキャパシタＣｓからのデータの読み出し特性や書き込み特性が変化してしまうからであり、内部電圧ＶＡＲＹを変化させるとセルキャパシタＣｓに書き込まれるデータのレベルが変化してしまうからである。メモリセルアレイ１０内においてこのような特性の変化が生じると、メモリセルアレイ１０の動作マージンが減少し、場合によっては正常な動作を行うことができなくなってしまう。
【００５１】
これに対し、本実施形態ではいずれの動作モードにおいても内部電圧ＶＰＰ，ＶＡＲＹを所定の電圧値に固定していることから、メモリセルアレイ１０の動作マージンが減少することがなくなる。また、動作モードに応じてＣＬの値を変更していることから、動作モードにかかわらずｔＣＫ×ＣＬの時間長をほぼ一定とすることができる。特に限定されるものではないが、本実施形態では各動作モード間におけるｔＣＫ×ＣＬの時間長の差を内部電圧ＶＰＥＲＩに対応した値に設定していることから、リードコマンドを発行してからリードデータが出力されるまでの実時間を動作モードに対応した最適な値とすることができる。本実施形態では、低消費電力モードにおけるｔＣＫ×ＣＬの時間長は標準モードにおけるｔＣＫ×ＣＬの時間長よりもやや大きく、標準モードにおけるｔＣＫ×ＣＬの時間長は高速動作モードにおけるｔＣＫ×ＣＬの時間長よりもやや大きい。尚、図６には示していないが、動作モードに応じてＣＡＳライトレイテンシＣＷＬの値についても変更することが好ましい。
【００５２】
尚、動作モードの切り替えは、パワーダウンモードにエントリしている期間に行うことができる。つまり、図９（ａ）に示すように、通常動作時においてモードレジスタセットコマンドを発行することによって、図５に示したモードレジスタ２５の設定値を書き換えるとともに、パワーダウンモードにエントリする。そして、パワーダウンモードにエントリしている期間にｔＣＫ，ＣＬ，ＶＰＥＲＩレベルを変更した後、パワーダウンモードからイグジットする。これにより、通常の動作に影響を与えることなく、動作モードの切り替えを行うことができる。尚、動作モードの切り替えは、パワーダウンモードへのエントリ中に限定されるものではなく、セルフリフレッシュモードへのエントリ中に行っても構わない。
【００５３】
図７は、第２の例による電圧値の切り替えパターンを示す図である。
【００５４】
図７に示す例では、動作モードに応じて内部電圧ＶＰＥＲＩの電圧値を変更する代わりに、動作モードに応じて外部電源電位ＶＤＤの電圧値を変更している。具体的には、高速動作モードが選択されるとＶＤＤ＝１．２Ｖに切り替えられ、低消費電力モードが選択されるとＶＤＤ＝０．８Ｖに切り替えられるが、内部電圧ＶＰＥＲＩの電圧値は変更されない。その他の点については、第１の例と同じであることから重複する説明は省略する。本例においても、メモリセルアレイ１０にて使用される内部電圧ＶＰＰ，ＶＡＲＹについては動作モードによって切り替えられないことから、メモリセルアレイ１０の動作マージンが減少することがない。尚、動作モードの切り替えは、図９（ｂ）に示すように、通常動作時においてモードレジスタセットコマンドを発行することによって、図５に示したモードレジスタ２５の設定値を書き換えるとともに、パワーダウンモードにエントリする。そして、パワーダウンモードにエントリしている期間にｔＣＫ，ＣＬ，ＶＤＤレベルを変更した後、パワーダウンモードからイグジットする。
【００５５】
図８は、第３の例による電圧値の切り替えパターンを示す図である。
【００５６】
図８に示す例では、動作モードに応じて内部電圧ＶＰＥＲＩの電圧値を変更するとともに、動作モードに応じて外部電源電位ＶＤＤの電圧値も変更している。具体的には、高速動作モードが選択されるとＶＰＥＲＩ＝１．０Ｖ、ＶＤＤ＝１．２Ｖに切り替えられ、低消費電力モードが選択されるとＶＰＥＲＩ＝０．７Ｖ、ＶＤＤ＝０．８Ｖに切り替えられる。その他の点については、第１の例と同じであることから重複する説明は省略する。本例においても、メモリセルアレイ１０にて使用される内部電圧ＶＰＰ，ＶＡＲＹについては動作モードによって切り替えられないことから、メモリセルアレイ１０の動作マージンが減少することがない。尚、動作モードの切り替えは、図９（ｃ）に示すように、通常動作時においてモードレジスタセットコマンドを発行することによって、図５に示したモードレジスタ２５の設定値を書き換えるとともに、パワーダウンモードにエントリする。そして、パワーダウンモードにエントリしている期間にｔＣＫ，ＣＬ，ＶＰＥＲＩ，ＶＤＤレベルを変更した後、パワーダウンモードからイグジットする。
【００５７】
尚、動作モードによって切り替えられるパラメータのうち、外部電源電位ＶＤＤの電圧値及び外部クロック信号ＣＫ，／ＣＫの周波数については、本実施形態による半導体装置を制御する外部のコントローラ側によって切り替えられる。一方、内部電圧ＶＰＥＲＩの電圧値については、半導体装置側で切り替えを行う。ＣＡＳレイテンシの値については、モードレジスタ２５の設定値を書き換える際に、外部のコントローラ側にて指定しても構わないし、選択された動作モードに応じて半導体装置側で自動的に設定しても構わない。
【００５８】
図１０は、外部電源電位ＶＤＤと内部電圧ＶＰＰ，ＶＡＲＹ，ＶＰＥＲＩとの関係を示すグラフであり、（ａ）は第１の例、（ｂ）は第２の例を示している。
【００５９】
図１０（ａ）に示す第１の例は、外部電源電位ＶＤＤに応じて内部電圧ＶＰＥＲＩをリニアに変更する例であり、外部電源電位ＶＤＤの設定範囲である０．８Ｖ〜１．２Ｖの範囲において、内部電圧ＶＰＥＲＩもリニアに変動する。尚、図１０（ａ）において網掛け表示しているのは、外部電源電位ＶＤＤの設定範囲を示している。
【００６０】
図１０（ｂ）に示す第２の例は、外部電源電位ＶＤＤに応じて内部電圧ＶＰＥＲＩを段階的に変更する例であり、特に、外部電源電位ＶＤＤに応じた内部電圧ＶＰＥＲＩの変化にヒステリシスを持たせている。具体的には、内部電圧ＶＰＥＲＩの切り替えポイントとなる外部電源電位ＶＤＤのしきい値電圧をＶ０〜Ｖ３（Ｖ０＜Ｖ１＜Ｖ２＜Ｖ３）に設定し、外部電源電位ＶＤＤの電圧値がＶ１未満からＶ１以上に上昇した場合には内部電圧ＶＰＥＲＩの電圧値を０．７Ｖから０．８Ｖへ切り替え、外部電源電位ＶＤＤの電圧値がＶ３未満からＶ３以上に上昇した場合には内部電圧ＶＰＥＲＩの電圧値を０．８Ｖから１．０Ｖへ切り替える。逆に、外部電源電位ＶＤＤの電圧値がＶ２以上からＶ２未満に低下した場合には内部電圧ＶＰＥＲＩの電圧値を１．０Ｖから０．８Ｖへ切り替え、外部電源電位ＶＤＤの電圧値がＶ０以上からＶ０未満に低下した場合には内部電圧ＶＰＥＲＩの電圧値を０．８Ｖから０．７Ｖへ切り替える。
【００６１】
ここで、しきい値電圧Ｖ０〜Ｖ３は、外部電源電位ＶＤＤの設定値である０．８Ｖ，１．０Ｖ，１．２Ｖからある程度の電位差を設けている。具体的には、しきい値電圧Ｖ０については１．０Ｖよりも十分に低いレベルであって０．８Ｖよりもやや高いレベルに設定され、しきい値電圧Ｖ１については０．８Ｖよりも十分に高いレベルであって１．０Ｖよりもやや低いレベルに設定され、しきい値電圧Ｖ２については１．２Ｖよりも十分に低いレベルであって１．０Ｖよりもやや高いレベルに設定され、しきい値電圧Ｖ３については１．０Ｖよりも十分に高いレベルであって１．２Ｖよりもやや低いレベルに設定される。これにより、外部電源電位ＶＤＤが僅かに変動したとしても、内部電圧ＶＰＥＲＩが意図せず切り替わることがなくなる。尚、図１０（ｂ）において網掛け表示しているのは、外部電源電位ＶＤＤの設定値近傍を示しており、しきい値電圧Ｖ０〜Ｖ３が網掛け表示された範囲外に設定されていることが分かる。
【００６２】
図１１は、第１の例による電源回路３０のブロック図である。
【００６３】
図１１に示す電源回路３０は、外部リファレンス電位ＶＲＥＦを分圧することによって内部リファレンス電位ＶＲＥＦ０〜ＶＲＥＦ２を生成するリファレンス電圧生成回路３１と、それぞれ内部電圧ＶＰＥＲＩ，ＶＡＲＹ，ＶＰＰを生成する内部電源発生回路３２〜３４とを備える。リファレンス電圧生成回路３１によって生成される内部リファレンス電位ＶＲＥＦ０〜ＶＲＥＦ２の電圧値は、外部リファレンス電位ＶＲＥＦに基づいた固定値である。したがって、内部リファレンス電位ＶＲＥＦ１，ＶＲＥＦ２がそのまま供給される内部電源発生回路３３，３４は、これらに基づいて一定レベルの内部電圧ＶＡＲＹ，ＶＰＰを生成する。つまり、動作モードの切り替えや外部電源電位ＶＤＤの変化によってこれらの電圧値が変化することはない。なお、外部リファレンス電位ＶＲＥＦを用いる代わりにチップ内部でリファレンス電位ＶＲＥＦを生成することも可能である。
【００６４】
一方、内部リファレンス電位ＶＲＥＦ０は、選択回路３５を介して内部電源発生回路３２に供給される。選択回路３５には、抵抗分圧回路３６によって外部電源電位ＶＤＤを分圧したリファレンス電位ＶＲＥＦ３も供給されており、いずれの電位を内部電源発生回路３２に供給するかは、ヒューズ回路３７に書き込まれたデータによって選択される。したがって、選択回路３５が内部リファレンス電位ＶＲＥＦ０を選択している場合には、これに基づいて一定レベルの内部電圧ＶＰＥＲＩが生成される。つまり、動作モードの切り替えや外部電源電位ＶＤＤの変化によって内部電圧ＶＰＥＲＩの電圧値が変化することはない。これは、図７に示した例による電圧の切り替えを行う場合に対応する。一方、選択回路３５が分圧されたリファレンス電位ＶＲＥＦ３を選択している場合には、図９（ａ）に示すように外部電源電位ＶＤＤの変化に連動して内部電圧ＶＰＥＲＩの電圧値がリニアに変動することになる。これは、図８に示した例による電圧の切り替えを行う場合に対応する。
【００６５】
図１２は、第２の例による電源回路３０のブロック図である。
【００６６】
図１２に示す電源回路３０は、内部電圧ＶＰＥＲＩを生成する回路として内部電源発生回路３８が用いられている点において、図１１に示した電源回路３０と相違している。内部電源発生回路３３，３４については、図１１に示した電源回路３０と同様、内部リファレンス電位ＶＲＥＦ１，ＶＲＥＦ２がそのまま供給されることから、動作モードの切り替えや外部電源電位ＶＤＤの変化にかかわらず、一定レベルの内部電圧ＶＡＲＹ，ＶＰＰが生成される。
【００６７】
図１３は、図１２に示す回路ブロックＡをより詳細に示す回路図である。回路ブロックＡは、リファレンス電圧生成回路３１及び内部電源発生回路３８を含む回路ブロックである。
【００６８】
図１３に示すように、リファレンス電圧生成回路３１は、外部リファレンス電位ＶＲＥＦが供給される配線と接地電位ＶＳＳが供給される配線との間に直列接続された複数の抵抗素子からなる。各抵抗素子間からは各種電圧Ｖ０〜Ｖ３，ＶＲＥＦ０，ＶＲＥＦ４，ＶＲＥＦ５が取り出され、これらが内部電源発生回路３８に供給される。しきい値電圧Ｖ０〜Ｖ３については、
０．８Ｖ＜Ｖ０＜Ｖ１＜１．０Ｖ＜Ｖ２＜Ｖ３＜１．２Ｖ
に設定される。また、リファレンス電位ＶＲＥＦ４は例えば０．７Ｖであり、リファレンス電位ＶＲＥＦ０は例えば０．８Ｖであり、リファレンス電位ＶＲＥＦ５は例えば１．０Ｖである。なお、外部リファレンス電位ＶＲＥＦを用いる代わりにチップ内部でリファレンス電位ＶＲＥＦを生成することも可能である。
【００６９】
内部電源発生回路３８は、それぞれしきい値電圧Ｖ０〜Ｖ３が供給されるトランスファゲート回路ＴＧ０〜ＴＧ３を有している。トランスファゲート回路ＴＧ０，ＴＧ１は判定信号Ｑ０の論理値に基づいていずれか一方がオン状態、他方がオフ状態となる。トランスファゲート回路ＴＧ０，ＴＧ１を通過した電圧は、判定信号Ｑ０を生成するコンパレータＣＰ０の反転入力ノード（−）に供給される。コンパレータＣＰ０の非反転入力ノード（＋）には外部電源電位ＶＤＤが供給される。同様に、トランスファゲート回路ＴＧ２，ＴＧ３は判定信号Ｑ１の論理値に基づいていずれか一方がオン状態、他方がオフ状態となる。トランスファゲート回路ＴＧ２，ＴＧ３を通過した電圧は、判定信号Ｑ１を生成するコンパレータＣＰ１の反転入力ノード（−）に供給される。コンパレータＣＰ１の非反転入力ノード（＋）には外部電源電位ＶＤＤが供給される。
【００７０】
かかる構成により、外部電源電位ＶＤＤが０．８Ｖ程度である場合、判定信号Ｑ０，Ｑ１はいずれもローレベルとなり、外部電源電位ＶＤＤが１．０Ｖ程度である場合、判定信号Ｑ０はハイレベル、判定信号Ｑ１はローレベルとなり、外部電源電位ＶＤＤが１．２Ｖ程度である場合、判定信号Ｑ０，Ｑ１はいずれもハイレベルとなる。判定信号Ｑ０，Ｑ１はデコーダＤＥＣに入力され、これにより、外部電源電位ＶＤＤが０．８Ｖ程度である場合には選択信号ＳＥＬ４が活性化され、外部電源電位ＶＤＤが１．０Ｖ程度である場合には選択信号ＳＥＬ０が活性化され、外部電源電位ＶＤＤが１．２Ｖ程度である場合には選択信号ＳＥＬ５が活性化される。
【００７１】
選択信号ＳＥＬ０，ＳＥＬ４，ＳＥＬ５は、選択回路ＳＷに供給される。選択回路ＳＷは、選択信号ＳＥＬ４が活性化している場合には内部リファレンス電位ＶＲＥＦ４を選択し、選択信号ＳＥＬ０が活性化している場合には内部リファレンス電位ＶＲＥＦ０を選択し、選択信号ＳＥＬ５が活性化している場合には内部リファレンス電位ＶＲＥＦ５を選択する。選択の結果として出力される内部リファレンス電位ＶＲＥＦ６は、差動アンプ回路１００の反転入力ノード（−）に供給される。差動アンプ回路１００の出力は、内部電圧ＶＰＥＲＩを生成するドライバトランジスタＤＲＶのゲート電極に供給され、生成された内部電圧ＶＰＥＲＩは差動アンプ回路１００の非反転入力ノード（＋）にフィードバックされる。
【００７２】
これにより、外部電源電位ＶＤＤが０．８Ｖ程度である場合には、内部電圧ＶＰＥＲＩの電圧値はＶＲＥＦ４（＝０．７Ｖ）に制御され、外部電源電位ＶＤＤが１．０Ｖ程度である場合には、内部電圧ＶＰＥＲＩの電圧値はＶＲＥＦ０（＝０．８Ｖ）に制御され、外部電源電位ＶＤＤが１．２Ｖ程度である場合には、内部電圧ＶＰＥＲＩの電圧値はＶＲＥＦ５（＝１．０Ｖ）に制御される。
【００７３】
そして、外部電源電位ＶＤＤが０．８Ｖから１．０Ｖへ変化した場合、しきい値電圧Ｖ１を超えたことに応答して、内部電圧ＶＰＥＲＩの電圧値がＶＲＥＦ０（＝０．８Ｖ）に切り替えられる。この時、しきい値電圧Ｖ１は０．８Ｖよりも十分に高いレベルに設定されていることから、内部電圧ＶＰＥＲＩが意図せず切り替わることがない。また、外部電源電位ＶＤＤが１．０Ｖから１．２Ｖへ変化した場合、しきい値電圧Ｖ３を超えたことに応答して、内部電圧ＶＰＥＲＩの電圧値がＶＲＥＦ５（＝１．０Ｖ）に切り替えられる。この時、しきい値電圧Ｖ３は１．０Ｖよりも十分に高いレベルに設定されていることから、内部電圧ＶＰＥＲＩが意図せず切り替わることがない。
【００７４】
さらに、外部電源電位ＶＤＤが１．２Ｖから１．０Ｖへ変化した場合、しきい値電圧Ｖ２を超えたことに応答して、内部電圧ＶＰＥＲＩの電圧値がＶＲＥＦ０（＝０．８Ｖ）に切り替えられる。この時、しきい値電圧Ｖ２は１．２Ｖよりも十分に低いレベルに設定されていることから、内部電圧ＶＰＥＲＩが意図せず切り替わることがない。そして、外部電源電位ＶＤＤが１．０Ｖから０．８Ｖへ変化した場合、しきい値電圧Ｖ０を超えたことに応答して、内部電圧ＶＰＥＲＩの電圧値がＶＲＥＦ４（＝０．７Ｖ）に切り替えられる。この時、しきい値電圧Ｖ０は１．０Ｖよりも十分に低いレベルに設定されていることから、内部電圧ＶＰＥＲＩが意図せず切り替わることがない。
【００７５】
このような動作により、図１０（ｂ）に示すように外部電源電位ＶＤＤの変化に連動して内部電圧ＶＰＥＲＩの電圧値が段階的に変動することになる。これは、図８に示した例による電圧の切り替えを行う場合に対応する。そして、外部電源電位ＶＤＤに応じた内部電圧ＶＰＥＲＩの変化にヒステリシスを持たせていることから、外部電源電位ＶＤＤの僅かな変動によって内部電圧ＶＰＥＲＩが意図せず切り替わるという現象を防止することができる。
【００７６】
図１４は、第１の例による差動アンプ回路１００の回路図である。
【００７７】
図１４に示す差動アンプ回路１００は、選択回路ＳＷから出力される内部リファレンス電位ＶＲＥＦ６が入力される入力トランジスタＮ１１と、内部電圧ＶＰＥＲＩがフィードバックされる入力トランジスタＮ１２と、これら入力トランジスタＮ１１，Ｎ１２のコモンソースにバイアス電流を流すバイアストランジスタＮ１３を含む。バイアストランジスタＮ１３のゲート電極にはバイアス電圧ＶＢが供給されており、これにより入力トランジスタＮ１１，Ｎ１２には所定のバイアス電流が流れる。また、バイアス電圧ＶＢは、ドライバトランジスタＤＲＶと接地配線との間に接続されたバイアストランジスタＮ１４のゲート電極にも供給される。尚、バイアストランジスタＮ１３に供給されるバイアス電圧ＶＢと、バイアストランジスタＮ１４に供給されるバイアス電圧ＶＢを互いに異なる電圧値としても構わない。
【００７８】
入力トランジスタＮ１１に流れる電流は、トランジスタＰ１１，Ｐ１２からなるカレントミラー回路ＣＭ１に入力され、その出力電流は、トランジスタＮ３１，Ｎ３２からなるカレントミラー回路ＣＭ３に入力される。また、入力トランジスタＮ１２に流れる電流は、トランジスタＰ２１，Ｐ２２からなるカレントミラー回路ＣＭ２に入力される。カレントミラー回路ＣＭ２とカレントミラー回路ＣＭ３の出力ノードは短絡されており、これにより、カレントミラー回路ＣＭ２の出力電流とカレントミラー回路ＣＭ３の出力電流の差電流がドライバトランジスタＤＲＶのゲート電極に流れる。その結果、ドライバトランジスタＤＲＶは、内部電圧ＶＰＥＲＩの電圧値が内部リファレンス電位ＶＲＥＦ６と等しくなるよう制御される。
【００７９】
図１４に示す差動アンプ回路１００によれば、ドライバトランジスタＤＲＶのゲート電極に入力される信号をＶＤＤからＶＳＳまで振幅させることができるため、高い電流供給能力を得ることが可能となる。
【００８０】
図１５は、第２の例による差動アンプ回路１００の回路図である。
【００８１】
図１５に示す差動アンプ回路１００は、図１３に示した選択回路ＳＷを一体化した構成を有している。つまり、内部リファレンス電位ＶＲＥＦ４，ＶＲＥＦ０，ＶＲＥＦ５に基づいた電流をそれぞれ流す複数の電流パスＰＳ４，ＰＳ０，ＰＳ５を設け、選択信号ＳＥＬ０，ＳＥＬ４，ＳＥＬ５に基づいていずれかの電流パスのみを活性化させる。より具体的に説明すると、入力トランジスタＮ１１Ｌ及びスイッチトランジスタＮ１５Ｌが直列接続されてなる電流パスＰＳ４と、入力トランジスタＮ１１Ｍ及びスイッチトランジスタＮ１５Ｍが直列接続されてなる電流パスＰＳ０と、入力トランジスタＮ１１Ｈ及びスイッチトランジスタＮ１５Ｈが直列接続されてなる電流パスＰＳ５を並列に設ける。入力トランジスタＮ１１Ｌ，Ｎ１１Ｍ，Ｎ１１Ｈのゲート電極にはそれぞれ内部リファレンス電位ＶＲＥＦ４，ＶＲＥＦ０，ＶＲＥＦ５が供給され、スイッチトランジスタＮ１５Ｌ，Ｎ１５Ｍ，Ｎ１５Ｈのゲート電極にはそれぞれ選択信号ＳＥＬ４，ＳＥＬ０，ＳＥＬ５が供給される。
【００８２】
尚、フィードバック側の電流パスＰＳＦについても、入力側の電流パスとのバランスを取るためにスイッチトランジスタＮ１６が挿入されている。スイッチトランジスタＮ１６のゲート電極には外部電源電位ＶＤＤが供給される。その他の構成については、図１４に示した差動アンプ回路１００と同じであることから、同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００８３】
かかる構成により、選択信号ＳＥＬ４，ＳＥＬ０，ＳＥＬ５に基づいて電流パスＰＳ４，ＰＳ０，ＰＳ５のいずれかが選択されるため、図１４に示した差動アンプ回路１００と同じ動作を行うことができる。しかも、図１５に示した差動アンプ回路１００によれば、図１４に示した差動アンプ回路１００に比べて、内部電圧ＶＰＥＲＩの電圧値の切り替えを高速に行うことが可能となる。これは、図１４に示した差動アンプ回路１００では、内部リファレンス電位ＶＲＥＦ６を安定化させるために比較的大容量のデカップリング容量を接続する必要があり、この場合、内部リファレンス電位ＶＲＥＦ６の電圧値の切り替えに時間がかかるのに対し、図１５に示した差動アンプ回路１００では大容量のデカップリング容量を接続しても、これによる遅延が生じないからである。
【００８４】
図１６は、第３の例による差動アンプ回路１００の回路図である。
【００８５】
図１６に示す差動アンプ回路１００は、カレントミラー回路ＣＭ１〜ＣＭ３の代わりに、トランジスタＰ４１，Ｐ４２からなるカレントミラー回路ＣＭ４を用いている点において、図１５に示した差動アンプ回路１００と相違している。その他の構成については、図１５に示した差動アンプ回路１００と同じであることから、同一の構成要素には同一の符号を付し、重複する説明は省略する。図１６に示す差動アンプ回路１００によれば、より少ない素子数で図１５に示した差動アンプ回路１００と同じ動作を行うことができる。しかも、カレントミラー回路ＣＭ１〜ＣＭ３を用いていないことから、消費電流が少ないという利点もある。但し、図１５に示した差動アンプ回路１００と比べると、ドライバトランジスタＤＲＶのゲート電極に入力される信号の振幅が制限されるため、ドライバトランジスタＤＲＶの電流供給能力はやや低くなる。
【００８６】
図１７は、本実施形態による半導体装置を備える情報処理システムの構成を示すブロック図である。
【００８７】
図１７に示す情報処理システムは、本実施形態による半導体装置ＭＤと、半導体装置ＭＤに接続されたマルチコアプロセッサＭＰＵ及び電源装置ＶＧとを備える。マルチコアプロセッサＭＰＵは、互いに独立して命令を実行可能な複数のコア２０１〜２０４と、メモリコントロールブロック２１０と、オンチップメモリブロック２２０と、Ｉ／Ｏブロック２３０とを備え、これらが内部バス２４０によって相互に接続された構成を有している。メモリコントロールブロック２１０は、本実施形態による半導体装置ＭＤを制御する回路ブロックであり、アドレス信号ＡＤＤ及びコマンド信号ＣＭＤの発行、リードデータＤＱ及びライトデータＤＱの処理を行う。したがって、半導体装置ＭＤは、マルチコアプロセッサＭＰＵによって動作モードの設定が行われることになる。
【００８８】
マルチコアプロセッサＭＰＵから出力されるコマンド信号ＣＭＤの一部は、電源装置ＶＧにも供給される。電源装置ＶＧは、半導体装置ＭＤの動作モードに応じて、半導体装置ＭＤに供給する外部電源電位ＶＤＤの電圧値を変更する。これにより、動作モードに応じた外部電源電位ＶＤＤの切り替え、つまり、図７及び図８に示した動作を実現することができる。
【００８９】
動作モードの選択は、活性化されているコア数に基づいて行うことが好ましい。例えば、４つのコア２０１〜２０４が全て活性化されている場合には高速動作モードを選択し、コア２０１〜２０４のうち２つ又は３つのコア活性化されている場合には標準モードを選択し、コア２０１〜２０４のうち１つ以下のコア活性化されている場合には低消費電力モードを選択すればよい。これによれば、マルチコアプロセッサＭＰＵの負荷に応じて、半導体装置ＭＤのアクセス速度及び消費電流を調整することが可能となる。
【００９０】
尚、半導体装置ＭＤに接続するプロセッサがマルチコアプロセッサＭＰＵに限定されるものではなく、シングルコアのプロセッサであっても構わない。
【００９１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９２】
例えば、上記実施形態では、ＤＶＦＳ機能に基づいた動作モードを３種類（標準モード、高速動作モード、低消費電力モード）備えているが、動作モードの種類についてはこれに限定されず、２種類であっても構わないし、４種類以上であっても構わない。さらには、無段階であっても構わない。
【符号の説明】
【００９３】
１０      メモリセルアレイ
２０      周辺回路部
２１Ｘ    ロウデコーダ
２１Ｙ    カラムデコーダ
２２      アレイ制御回路
２３Ｘ    ロウアドレスバッファ
２３Ｙ    カラムアドレスバッファ
２４      リフレッシュアドレスカウンタ
２５      モードレジスタ
２６      コマンドデコーダ
２７      クロック発生回路
２７Ａ    ＤＬＬ回路
２８      チップ制御回路
２９Ａ    データ制御回路
２９Ｂ    ＦＩＦＯ回路
２９Ｃ    データ入出力バッファ
３０      電源回路
３１      リファレンス電圧生成回路
３２〜３４，３８    内部電源発生回路
３５      選択回路
３６      抵抗分圧回路
３７      ヒューズ回路
４０      外部端子
４１      アドレス端子
４２Ａ〜４２Ｄ    コマンド端子
４３Ａ，４３Ｂ    クロック端子
４４      クロックイネーブル端子
４５      データ端子
４６Ａ〜４６Ｃ    電源端子
１００    差動アンプ回路
２０１〜２０４    コア
２１０    メモリコントロールブロック
２２０    オンチップメモリブロック
２３０    Ｉ／Ｏブロック
２４０    内部バス
ＣＭ１〜ＣＭ４    カレントミラー回路
ＣＰ０，ＣＰ１    コンパレータ
Ｃｓ      セルキャパシタ
ＤＥＣ    デコーダ
ＤＲＶ    ドライバトランジスタ
ＭＣ      メモリセル
ＭＤ      半導体装置
ＭＰＵ    マルチコアプロセッサ
ＭＲ０    レジスタ
ＰＣ      プリチャージ回路
ＰＳ４，ＰＳ０，ＰＳ５，ＰＳＦ    電流パス
ＳＡ      センスアンプ
ＳＷ      選択回路
ＴＧ０〜ＴＧ３    トランスファゲート回路
Ｔｒ      セルトランジスタ
ＶＧ      電源装置
ＷＤ      ワードドライバ
ＷＬ      ワード線
ＹＳＷ    カラムスイッチ
【図１】
2014026681.tif 000003
【図２】
2014026681.tif 000004
【図３】
2014026681.tif 000005
【図４】
2014026681.tif 000006
【図６】
2014026681.tif 000007
【図７】
2014026681.tif 000008
【図８】
2014026681.tif 000009
【図９】
2014026681.tif 000010
【図１１】
2014026681.tif 000011
【図１２】
2014026681.tif 000012
【図１３】
2014026681.tif 000013
【図１４】
2014026681.tif 000014
【図１５】
2014026681.tif 000015
【図１６】
2014026681.tif 000016
【図１７】
2014026681.tif 000017
【図５】
2014026681.tif 000018
【図１０】
2014026681.tif 000019