(57)【要約】      （修正有）【課題】シールリングを基板電位とする構造との併用が可能で、かつ半導体集積回路の面積縮小と耐タンパー性の向上とを簡素な構成で実現することを可能にする検査用パッドの接続構造を提供する。【解決手段】第１の導電型の半導体基板に半導体集積回路を含む複数のチップ領域１０と各チップ領域間の領域であるスクライブ領域２０とを形成してなる半導体ウェハの半導体基板に、チップ領域１０とスクライブ領域２０の境界となるダイシングラインＤＬを横切ってチップ領域１０内からスクライブ領域２０内に延びる第２の導電型のディープウェルＤＮを形成し、チップ領域内においては、第２の導電型の拡散層Ｎ１および配線層を介して当該ディープウェルＤＮを半導体集積回路に接続する一方、スクライブ領域２０内においては第２の導電型の拡散層Ｎ２を介して当該ディープウェルＤＮをパッドに接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導電型の半導体基板に半導体集積回路を含む複数のチップ領域と各チップ領域間の領域であるスクライブ領域とを形成してなる半導体ウェハであって、
前記半導体基板には、チップ領域とスクライブ領域の境界となるダイシングラインを横切ってチップ領域内からスクライブ領域内に延びる第２の導電型のディープウェルが形成されているとともに、前記複数のチップ領域の各々の外周に沿ってシールリングが形成されており、
前記ディープウェルは、前記チップ領域内において第２の導電型の拡散層および配線層を介して半導体集積回路に接続されているとともに、前記スクライブ領域内において第２の導電型の拡散層を介してパッドに接続されている
ことを特徴とする半導体ウェハ。
【請求項２】
請求項１に記載の半導体ウェハを前記ダイシングラインに沿って切断して半導体集積回路を製造する半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路のチップ面積の縮小化が進むにつれて、チップ領域内に充分な個数の検査用パッドを設けることが難しくなってきている。そこで、図３（Ａ）に示すように、半導体集積回路の検査工程において使用されるパッド（図３（Ａ）では、検査用ＰＡＤ５０や制御用ＰＡＤ８３）をスクライブ領域２０に設け、チップ領域１０内においてＭＯＳトランジスタ８１および金属配線８２を介して検査対象回路５２に接続することが提案されている（特許文献１：従来技術参照）。スクライブ領域２０は製品出荷に先立ってダイシングにより切除される。このため、検査工程において使用されるパッドをスクライブ領域２０に設けるようにすれば、製品出荷後においては検査工程においてどのような信号入出力が行われたのかを隠蔽することができ、耐タンパー性が向上するといった効果もある。
【０００３】
また、特許文献１には、図３（Ｂ）に示すように、スクライブ領域２０とチップ領域１０とに跨るようにダイシング検知器５３を設けるとともに、スクライブ領域２０内のパッドからチップ領域１０内の検査対象回路５２に至る信号の入出力経路５４に切り換え回路５１を設け、ダイシング検知器５３によりダイシングが検知された場合には、入出力経路５４を固定電位とする処理を切り換え回路５１に実行させることで耐タンパー性を一層向上させる技術が開示されている。一方、特許文献２には、半導体集積回路を水分等による汚染から保護するためのシールリングの下方に、チップ内領域からスクライブ領域に至る拡散層を形成し、この拡散層を用いてチップ内領域の回路とスクライブ領域内のパッドとを接続することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１５０５１４号公報
【特許文献２】特開２０１０−１５３７５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、特許文献１に開示の技術では、ダイシング検知器や切り換え回路を別途設ける必要があり、半導体ウェハの構造が複雑になるといった問題がある。これに対して、特許文献２に開示された技術によれば、このような問題は生じないが、シールリングを基板電位とする構造との併用ができないといった問題が生じる。シールリングを基板電位とする場合、基板と同じ導電型の拡散層をチップ領域の周囲に設け、当該拡散層上にシールリングを設けることが一般的であるが、特許文献２に開示された技術ではシールリングを半導体基板の表面に形成された絶縁層の上に設けているからである。
【０００６】
本発明は上記課題に鑑みて為されたものであり、シールリングを基板電位とする構造との併用が可能で、かつ半導体集積回路の面積縮小と耐タンパー性の向上とを簡素な構成で実現する技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために本発明は、第１の導電型の半導体基板に半導体集積回路を含む複数のチップ領域と各チップ領域間の領域であるスクライブ領域とを形成してなる半導体ウェハであって、前記半導体基板には、チップ領域とスクライブ領域の境界となるダイシングラインを横切ってチップ領域内からスクライブ領域内に延びる第２の導電型のディープウェルが形成されているとともに、前記複数のチップ領域の各々の外周に沿ってシールリングが形成されており、前記ディープウェルは、前記チップ領域内において第２の導電型の拡散層および配線層を介して半導体集積回路に接続されているとともに、前記スクライブ領域内において第２の導電型の拡散層を介してパッドに接続されていることを特徴とする半導体ウェハ、を提供する。
【０００８】
このような半導体ウェハによれば、チップ領域内の半導体集積回路から、配線層、同チップ領域内の第２の導電型の拡散層、ディープウェルおよびスクライブ領域内の第２の導電型の拡散層を経由してスクライブ領域内のパッドに至る信号入出力経路が形成される。このため、検査工程においては当該パッドに検査用の各種信号を与えることで半導体回路の検査を行うことができる。この半導体ウェハによれば、検査工程において使用するパッドをスクライブ領域に設けることができ、半導体集積回路の面積を縮小できること、および耐タンパー性を向上させることができることは特許文献１や特許文献２に開示された技術と同様である。加えて、本発明による半導体ウェハでは、ダイシングを検出する検出回路や上記信号入出力経路を固定電位にする切り換え回路を設ける必要はないため、特許文献１に開示された半導体ウェハに比較して構成が簡素になる。
【０００９】
また、本発明の半導体ウェハでは、シールリングを基板電位とするため、半導体基板と同じ導電型の拡散層をチップ領域の周囲に設け、当該拡散層上にシールリングを設けたとしても、当該拡散層よりも更に深い位置にあるディープウェルを利用して上記信号入出力経路が形成されるため、特段の問題は生じない。つまり、本発明の半導体ウェハでは、シールリングを基板電位とする構造との併用が可能である。例えば、Ｐ型基板の場合には、シールリングの下に設けられたＰウェルのさらに下にチップ領域内からスクライブ領域内まで延びるディープＮウェルを設け、チップ領域内のＮウェルおよび配線層を介して当該ディープＮウェルをチップ領域内の半導体集積回路と電気的に接続し、スクライブ領域内のＮウェルを介して当該ディープＮウェルを当該スクライブ領域内の検査用パッドに接続するようにすれば良い。
【００１０】
このように本発明によれば、シールリングを基板電位とする構造との併用が可能で、かつ半導体集積回路の面積縮小と耐タンパー性の向上とを簡素な構成で実現することができる。
【００１１】
また、本発明の別の態様としては、上記半導体ウェハをダイシングラインに沿って切断して半導体集積回路を製造する半導体集積回路の製造方法、を提供する態様が考えられる。また、上記半導体ウェハをダイシングラインに沿って切断すれば、スクライブ境界により囲まれた第１の導電型の半導体基板であって、半導体集積回路が形成されるとともに、前記スクライブ境界に到達する第２の導電型のディープウェルが形成され、当該ディープウェルはチップ領域内の第２の導電型の拡散層および配線層を介して前記半導体集積回路に接続されていることを特徴とする半導体基板が得られる。
【図面の簡単な説明】
【００１２】
【図１】この発明の一実施形態の半導体ウェハ１の構造を示す図である。
【図２】同半導体ウェハ１の一部の拡大図およびその断面を示す図である。
【図３】半導体集積回路の面積縮小と耐タンパー性向上とを実現するための従来技術を説明するための図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ本発明の実施形態について説明する。
図１は、この発明の一実施形態の半導体ウェハ１の構造を示す図である。図１（Ａ）は半導体ウェハ１の平面図である。図１では図３と同じ構成要素には同一の符号が付されている。図１（Ａ）に示すように、半導体ウェハ１は、各々に半導体集積回路が形成される複数のチップ領域１０と、チップ領域１０間の領域であるスクライブ領域２０とをＰ型半導体基板に形成して為るものである。本実施形態では、チップ領域１０にＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）などの回路構成素子を形成し、さらに素子間の配線を行った後に、チップ領域１０とスクライブ領域２０との境界となるダイシングラインＤＬに沿ってダイシングを行うことで半導体集積回路が製造される。
【００１４】
図１（Ｂ）は、図１（Ａ）におけるＸＸ´線（すなわち、１つのチップ領域１０から隣接するスクライブ領域２０に至る線）に沿った断面の一部を示す図である。図１（Ｂ）のシールリングＳＲは、チップ領域１０内に形成される半導体集積回路に対する水分の侵入や、当該半導体集積回路を形成する際に積層した各層の応力による剥離を防止するためのものである。シールリングＳＲは、半導体集積回路の周囲を取り囲むように（すなわち、チップ領域１０の外周に沿って）、配線層と同じ金属素材により形成されている。図１（Ｂ）に示すように、シールリングＳＲは、半導体基板（本実施形態ではＰ型基板）と同じ導電型の拡散層（本実施形態では、ＰウェルＰ１）上に設けられている。これは、シールリングＳＲの電位を半導体基板の電位と同じにするためである。
【００１５】
図１（Ｂ）に示すように、本実施形態の特徴は、シールリングＳＲ直下のＰウェルＰ１よりもさらに深い位置に、ダイシングラインＤＬを跨いでチップ領域１０内からスクライブ領域２０内まで延びる拡散層であって、半導体基板とは異なる導電型の拡散層（本実施形態では、ディープＮウェルＤＮ）が設けられている点にある。図２（Ａ）は、図１におけるＹＹ´線付近を拡大した拡大図であり、図２（Ｂ）は同ＹＹ´線による断面からチップ側（Ｎ１側）を見た図である。図２（Ａ）および図２（Ｂ）では図１（Ｂ）におけるものと同一の構成要素には同一の符号が付されている。ただし、図２（Ａ）および図２（Ｂ）では、図面の見やすさを考慮して第１メタル層（図１（Ｂ）にて符号Ｍ１により示されるメタル配線層）以降を適宜省略している。図１（Ｂ）および図２（Ｂ）に示すように、ディープＮウェルＤＮは、チップ領域１０に設けられる通常のＮウェルであるＮウェルＮ１やスクライブ領域２０に設けられるＮウェルＮ２に接するように設けられている。本実施形態では、半導体集積回路の配線層のうちの最下層のメタル配線層（第１メタル層Ｍ１）の塗布が行われた時点で、チップ領域１０内に形成されたトランジスタＴｒのゲート電極→ゲート配線（第１メタル層Ｍ１）→ＮウェルＮ１→ディープＮウェルＤＮ→ＮウェルＮ２→スクライブ領域２０内のパッド（検査工程において各種信号の入出力に使用されるパッド：図１（Ｂ）に示すように、当該パッドはメタル配線層とビアとにより形成され、信号を入力するための開口部が設けられている）といった信号入出力経路Ｃが形成される。
【００１６】
このように、本実施形態の半導体ウェハ１では、チップ領域１０に形成される半導体集積回路の検査工程において各種信号の入出力を行うためのパッドがスクライブ領域２０に配置されているため、当該パッドをチップ領域１０内に配置する場合に比較して半導体集積回路の面積を縮小することができる。また、パッドが配置されたスクライブ領域２０はダイシングにより切除されるため、製品出荷後においては、検査工程にてどのような信号入力が行われたのかを隠蔽できること（つまり、耐タンパー性が向上すること）は特許文献１或いは特許文献２に開示された技術と同様である。本実施形態の半導体ウェハ１では、スクライブ領域２０の切除を検出するためのダイシング検知器や切替回路を必要としないため、特許文献１に開示された技術に比較して簡素な構成で半導体集積回路の面積縮小化と耐タンパー性の向上とを実現することができる。
【００１７】
また、本実施形態では、シールリング構造（シールリングＳＲおよびＰウェルＰ１）の下を通ってチップ領域１０からスクライブ領域２０へ延びるディープＮウェルを利用してスクライブ領域２０内のパッドからチップ領域１０内の半導体集積回路に至る信号入出力経路を形成するようにしたため、シールリングを基板電位とする構造との併用も可能である。
【００１８】
このように、本実施形態によれば、シールリングを基板電位とする構造との併用が可能で、かつ半導体集積回路の面積縮小と耐タンパー性の向上とを簡素な構成で実現することが可能になる。
【００１９】
以上本発明の一実施形態について説明したが、この実施形態を以下のように変形しても勿論良い。
（１）上記実施形態では、チップ領域１０において最下層のメタル配線層（第１メタル層Ｍ１）およびＮウェルＮ１を介してディープＮウェルＤＮを半導体集積回路に接続したが第２メタル層Ｍ２や第３メタル層Ｍ３などの他の配線層およびＮウェルＮ１を介してディープＮウェルＤＮを半導体回路に接続しても良い。
【００２０】
（２）上記実施形態では、チップ領域１０内に形成される半導体集積回路の回路構成素子がＭＯＳＦＥＴである場合について説明したが、磁気素子などのＭＥＭＳ（Micro Electro Mechanical Systems）とＭＯＳＦＥＴの混載型の半導体集積回路であっても良く、またバイポーラトランジスタにより構成されていても良い。
【符号の説明】
【００２１】
１…半導体ウェハ、１０…チップ領域、２０…スクライブ領域、Ｎ１，Ｎ２…Ｎウェル、ＤＮ…ディープＮウェル、Ｐ１…Ｐウェル、ＤＬ…ダイシングライン、ＳＲ…シールリング、Ｍ１…第１メタル層、Ｍ２…第２メタル層、Ｍ３…第３メタル層、Ｃ…信号入出力経路。
【図１】
2014090012.tif 000003
【図２】
2014090012.tif 000004
【図３】
2014090012.tif 000005