(57)【要約】【課題】本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短縮してプロセス簡略化を図る。【解決手段】一つの活性層２０４を挟んで二つの触媒元素導入領域２０１、２０２を配置して結晶化を行い、触媒元素導入領域２０１からの結晶成長と、触媒元素導入領域２０２からの結晶成長とがぶつかる境界部２０５をソース領域またはドレイン領域となる領域２０４ｂに形成する。【選択図】図２
2014239241.tif 000002
【特許請求の範囲】
【請求項１】
基板上に非晶質構造を含む半導体膜を形成し、
前記非晶質構造を含む半導体膜上に、複数の開口部を有する絶縁膜を形成し、
前記絶縁膜をマスクとして、前記非晶質構造を含む半導体膜の前記開口部と重なる領域に、結晶化を助長する触媒元素を導入し、
第１の加熱処理を行うことにより、前記領域から前記非晶質構造を含む半導体膜を結晶成長させて結晶構造を含む半導体膜を形成すると共に、前記結晶成長された領域同士がぶつかる領域に境界部を形成し、
前記絶縁膜をマスクとして、１５族に属する元素を前記領域に添加し、
第２の加熱処理を行い、前記結晶化を助長する触媒元素を前記領域に移動させることにより、前記絶縁膜と重なる前記結晶構造を含む半導体膜から前記結晶化を助長する触媒元素を低減し、
前記絶縁膜を除去し、
前記結晶構造を含む半導体膜をエッチングすることで、前記境界部を含む島状半導体層を形成し、
島状半導体層を活性層とし、且つ前記境界部をソース領域又はドレイン領域とするＴＦＴを形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記結晶化を助長する触媒元素として、Ｎｉ、Ｆｅ、Ｃｏ、Ｃｕ、Ｇｅ、Ｐｄから選ばれた一種または複数種類の元素を用いることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体
装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用
いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタは
ＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチ
ング素子として開発が急がれている。
【０００４】
ＴＦＴの活性層を形成する半導体薄膜として、これまで非晶質シリコン膜（典型的には
アモルファスシリコン膜）が多用されてきたが、より動作速度の速いＴＦＴの需要が高ま
り結晶質シリコン膜（典型的にはポリシリコン膜）が主流になりつつある。この結晶質シ
リコン膜を得る技術としては、非晶質シリコン膜を成膜した後、加熱処理またはレーザー
光の照射によって結晶化させる方法がよく用いられている。
【０００５】
また、非晶質シリコン膜を成膜した後、非晶質シリコン膜の結晶化を助長させるための
触媒元素（例えばニッケル）を導入し、加熱処理を行って結晶質シリコン膜を得る技術（
特開平６−２３２０５９号、特開平７−３２１３３９号）が開示されている。この技術に
よれば、短時間で均一な結晶質シリコン膜を得ることができる。
【０００６】
しかし、非晶質シリコン膜の結晶化を助長させるための触媒元素はＴＦＴの特性を悪化
させる場合が多い。そこで、結晶化させた後、触媒元素が高濃度に存在する領域をエッチ
ング等によって除去している。
【０００７】
以下に非晶質シリコン膜の結晶化を助長させるための触媒元素を用いた結晶化技術及び
、触媒元素が高濃度に存在する領域を除去する技術を具体的に示す。
【０００８】
図１において、１０１はシリコン膜、１０２はシリコン膜面における帯状の領域（以下
、触媒元素導入領域と呼ぶ）である。また、１０３は触媒元素導入領域以外のシリコン膜
面を覆う酸化珪素マスクである。なお、酸化珪素マスク１０３を用いることにより、触媒
元素導入領域１０２に触媒元素を選択的に導入する。
【０００９】
まず、触媒元素を触媒元素導入領域１０２に導入し、熱処理を行うことによって触媒元
素導入領域１０２から絶縁表面に対して平行な方向、かつ触媒元素導入領域１０２の長辺
に対してほぼ垂直な方向に結晶を成長させる。なお、１０４は結晶成長の方向を示してい
る。
【００１０】
こうして得られた結晶成長の先端部を１０５とする。結晶成長の先端部１０５には触媒
元素が高濃度に存在することが知られている。ある結晶成長距離を越えると、シリコン膜
１０１のうち、帯状の触媒元素導入領域１０２と触媒元素が高濃度に存在する結晶成長の
先端部１０５との間にＴＦＴの活性層を配置できる領域が形成される。
【００１１】
次いで、結晶成長の先端部１０５と帯状の触媒元素導入領域１０２とで挟まれた領域を
用いてＴＦＴの活性層を形成する際に、触媒元素が高濃度に存在する他の領域（少なくと
も結晶成長の先端部１０５を含む）をエッチングによって除去する。
【００１２】
従来では、後の工程によりＴＦＴの活性層となる領域が、結晶成長の先端部１０５と帯
状の触媒元素導入領域１０２とで挟まれた領域内に存在するように、触媒元素導入領域１
０２の配置を決定し、結晶化のための熱処理条件を決定していた。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短
縮してプロセス簡略化を図ることを課題とする。
【００１４】
また、近年の回路の微細化及び集積化に伴い、少ないスペースに触媒元素導入領域を効
率よく配置することも本願発明の課題の一つである。
【００１５】
従来では、後の工程によりＴＦＴの活性層となる領域が、結晶成長の先端部と帯状の触
媒元素導入領域とで挟まれた領域内に存在するように、触媒元素導入領域の配置を決定す
ればよいとされていた。また、触媒元素は結晶化後の工程で除去しても、完全に除去する
のが困難であるため、必要最低限の量を導入すればよいとされていた。
【００１６】
そのため、触媒元素導入領域は、後の工程によりＴＦＴの活性層となる領域に対して、
一方の側に一つ設けられていた。なお、一つの触媒元素導入領域（幅ｗ＝１０μｍ）のみ
配置された場合の５７０℃における結晶成長速度は約３μｍ／ｈｒ程度であった。
【００１７】
本発明人らは、結晶成長条件が触媒元素導入領域の幅及び配置間隔に大きく依存してい
ることに着目し、従来と比較して結晶成長を効率よく行う方法を見出した。
【課題を解決するための手段】
【００１８】
本明細書で開示する発明の構成は、絶縁表面を有する基板上に設けられたＴＦＴを含む半
導体装置であって、前記ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数
の領域から結晶成長された結晶質半導体膜からなり、前記ＴＦＴの活性層は、チャネル形
成領域と、ソース領域と、ドレイン領域とを有し、前記ソース領域または前記ドレイン領
域は、前記複数の領域から結晶成長された領域の境界部を含むことを特徴とする半導体装
置である。
【００１９】
即ち、本発明において、少なくとも一つのＴＦＴの活性層は、一方の触媒元素が導入さ
れた領域から結晶成長した第１の領域と、もう一方の触媒元素が導入された領域から結晶
成長した第２の領域とを含んでいることを特徴としている。
【００２０】
また、他の発明の構成は、絶縁表面を有する基板上に設けられたＴＦＴを含む半導体装
置であって、前記ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数の領域
から結晶成長された結晶質半導体膜からなり、前記ＴＦＴの活性層は、複数のチャネル形
成領域を有し、前記複数のチャネル形成領域に挟まれた領域には、前記複数の領域から結
晶成長された領域の境界部を含むことを特徴とする半導体装置である。
【００２１】
また、他の発明の構成は、絶縁表面を有する基板上にｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置であって、前記ｎチャネル型ＴＦ
Ｔ及びｐチャネル型ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数の領
域から結晶成長された結晶質半導体膜からなり、前記ｎチャネル型ＴＦＴ及びｐチャネル
型ＴＦＴの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記
ｎチャネル型ＴＦＴのソース領域または前記ドレイン領域は、前記複数の領域から結晶成
長された領域の境界部を含むことを特徴とする半導体装置である。
【００２２】
また、他の発明の構成は、絶縁表面を有する基板上にｎチャネル型ＴＦＴとｐチャネル
型ＴＦＴとで形成されたＣＭＯＳ回路を含む半導体装置であって、前記ｎチャネル型ＴＦ
Ｔ及びｐチャネル型ＴＦＴの活性層は、結晶化を助長する触媒元素が導入された複数の領
域から結晶成長された結晶質半導体膜からなり、前記ｎチャネル型ＴＦＴ及びｐチャネル
型ＴＦＴの活性層は、チャネル形成領域と、ソース領域と、ドレイン領域とを有し、前記
ｐチャネル型ＴＦＴのソース領域または前記ドレイン領域は、前記複数の領域から結晶成
長された領域の境界部を含むことを特徴とする半導体装置である。
【００２３】
上記各構成において、前記境界部は、前記触媒元素が導入された第１の領域から結晶成長
された領域と、前記触媒元素が導入された第２の領域から結晶成長された領域とがぶつか
る領域に形成されたことを特徴としている。
【００２４】
また、上記各構成において、前記境界部は直線形状であることを特徴としている。
【００２５】
また、上記構造を実現するための発明の構成は、  非晶質半導体膜を形成する工程と、
前記非晶質半導体膜に結晶化を助長する触媒元素を選択的に複数の領域に導入する工程
と、  加熱処理により前記触媒元素が導入された前記複数の領域から結晶成長させ、境界
部を形成する工程と、  前記結晶成長させた領域に存在する前記触媒元素を除去または低
減させる工程と、  前記触媒元素を除去または低減された領域を用いてＴＦＴの活性層を
形成する工程とを有することを特徴とする半導体装置の作製方法である。
【００２６】
また、上記構成において、前記触媒元素を選択的に導入する工程は、前記非晶質半導体
膜の一部を露呈させる開口部を有したマスクを用いて行われ、  前記マスクは、前記境界
部を挟んで複数の開口部を有していることを特徴としている。
【００２７】
また、上記各構成において、前記境界部を含むＴＦＴのソース領域またはドレイン領域を
形成することを特徴としている。
【００２８】
また、上記各構成において、前記開口部と、前記境界部との間にＴＦＴのチャネル形成領
域を形成することを特徴としている。
【００２９】
また、上記各構成において、前記結晶化を助長する触媒元素は、Ｎｉ、Ｆｅ、Ｃｏ、Ｃｕ
、Ｇｅ、Ｐｄから選ばれた一種または複数種類であることを特徴としている。
【００３０】
本明細書では、触媒元素導入領域の配置を決定することにより、結晶成長を効率よく行
う技術を以下に説明する。
【００３１】
本願発明人らは、図２に示したように、一つの活性層２０４を挟んで二つの触媒元素導
入領域２０１、２０２を配置して結晶化を行う実験を行った。
【００３２】
後の工程によりＴＦＴの活性層となる領域２０４を２つの触媒元素導入領域２０１、２
０２が挟んだ状態で結晶化を行えば、一方の触媒元素導入領域から他方の触媒元素導入領
域に向かって互いに結晶が成長することになる。なお、ＴＦＴのチャネル形成領域２０４
ａの位置は、触媒元素導入領域２０１と、そこから成長した結晶の先端部２０５に挟まれ
た領域に存在するように、触媒元素導入領域２０１、２０２が配置されているものとする
。
【００３３】
まず、６５ｎｍの膜厚を有する非晶質シリコン膜と、１５０ｎｍの膜厚を有する酸化珪
素膜を積層した。次いで、触媒元素導入領域２０１、２０２に触媒元素を導入するため、
酸化珪素膜に非晶質シリコン膜に達する開口部を形成した。この開口部によって露呈され
たシリコン膜面における帯状の領域が触媒元素導入領域２０１、２０２となる。
【００３４】
次いで、結晶成長を助長させる触媒元素としてニッケルを用い、重量換算で１０ｐｐｍの
ニッケル元素を含んだ酢酸ニッケルエタノール溶液を用いて触媒元素導入領域にニッケル
元素を導入した。最後に、５７０℃の熱処理を行い結晶成長させた。
【００３５】
その後、リン元素をドーピング（ドーズ量は２×１０15atoms/cm2とした）した後、６
００℃、１２時間の熱処理（ゲッタリング）を行い、ニッケル元素の低減を行った。
【００３６】
図２において、結晶成長方向２０３（一方の触媒元素導入領域２０１から、他方の触媒
元素導入領域２０２に向かう方向）における結晶成長速度をｖ、２つの触媒元素導入領域
２０１、２０２の間隔距離をｄとする。また、触媒元素導入領域２０１、２０２の幅をｗ
とする。ここでは、ｗ＝１０μｍとした場合と、ｗ＝３０μｍとした場合とでそれぞれ結
晶化のための熱処理を行った。
【００３７】
上記条件において、２つの触媒元素導入領域に挟まれた領域の間隔距離ｄの値から結晶
成長速度ｖを算出したグラフを図３及び図２１に示す。図３から明らかなように、結晶成
長速度ｖは間隔距離ｄに依存し、間隔距離ｄ＜４００μｍの範囲においては、間隔距離ｄ
が大きければ結晶成長速度ｖは小さくなる。ただし、間隔距離ｄが４００μｍを越えると
結晶成長速度ｖは飽和する傾向にある。この飽和した結晶成長速度ｖの値は、１つの触媒
元素導入領域のみを配置して結晶化させた時の結晶成長速度とほぼ等しい。
【００３８】
このようにして本願発明人らは、結晶成長条件が２つの触媒元素導入領域の間隔距離ｄ
に大きく依存していることを見出した。また、触媒元素導入領域２０２から触媒元素導入
領域２０１へ向かう方向の結晶成長速度も同様に間隔距離ｄに依存する。
【００３９】
従って、所望の領域を挟んで２つの触媒元素導入領域を配置し、その間隔距離ｄを小さ
くすれば効率よく短時間で所望の領域の結晶化を行うことができる。ただし、間隔距離ｄ
は、２つの触媒元素導入領域の幅が等しい場合、結晶成長距離の約２倍に等しい。加えて
、間隔距離ｄは、ｄ＜２×（触媒元素導入領域２０１と活性層となる領域２０４との間隔
＋結晶成長方向２０３における活性層となる領域２０４の幅）である。
【００４０】
また、触媒元素導入領域の幅ｗが広くなるにつれて、結晶成長速度ｖは大きくなる。従
って、触媒元素導入領域の幅ｗを広くすれば効率よく短時間で結晶化を行うことができる
。
【００４１】
なお、熱処理条件等のパラメーターを変化させても結晶成長速度ｖと間隔距離ｄとの間
に成立する関係は変わらなかった。
【００４２】
このように、所望の領域を挟んで２つの触媒元素導入領域（幅ｗが同じ）を配置して結
晶成長させた場合、２つの触媒元素導入領域の中間位置で結晶成長がぶつかる。このよう
すは、顕微鏡で観察することができ、一方からの結晶成長による結晶粒界と、もう一方か
らの結晶粒界とが一致しない領域が線状に延在している。結晶成長を行った直後では、結
晶成長がぶつかる領域には触媒元素が偏析しているので、エッチングを行えば、より詳し
くその偏析部分（結晶成長がぶつかる領域）を観察することができる。その顕微鏡観察写
真及び模式図を図４に示す。結晶成長のぶつかる領域は結晶粒界の一つとも言えるが、図
４中に見られる結晶粒界４０３ａ、４０３ｂとは異なり、長さ数μｍ以上の直線形状の模
様が、くっきりと見られる。一般的な結晶粒界と区別するため、本明細書では、この結晶
成長のぶつかる領域を境界部４０５と呼ぶ。
【００４３】
境界部４０５がＴＦＴのソース領域またはドレイン領域の一部を形成するように２つの
触媒元素導入領域４０１、４０２を配置し、短時間で結晶化させた後、触媒元素を低減さ
せるゲッタリング工程を行ってＴＦＴを作製し、その特性を比較する実験を行ったが、特
にＴＦＴ特性に変化はなかった。
【００４４】
一方、境界部４０５がＴＦＴのチャネル形成領域に配置された場合、ＴＦＴ特性が悪化
し、しきい値が高くなる等の弊害が生じる。
【００４５】
境界部４０５がＴＦＴのソース領域またはドレイン領域の一部を形成するように２つの触
媒元素導入領域４０１、４０２を配置した場合、ＴＦＴを形成する活性層は、４０１から
の結晶成長による結晶粒界４０３ｂを有する結晶領域と、４０２からの結晶成長による結
晶粒界４０３ａを有する結晶領域とからなる。この場合、一つの触媒元素導入領域から成
長した結晶領域のみからなる活性層を形成する場合と比べて結晶化に要する時間を短縮す
ることができる。このように結晶成長に要する時間を短縮することは、プロセス簡略化を
図る上で大変重要である。
【００４６】
本発明においては、境界部４０５とＴＦＴのチャネル形成領域との間に、ある程度のマ
ージンをもたせて配置することにより、ＴＦＴ特性を変化させることなく結晶化に要する
時間を短縮することができた。ただし、境界部４０５は、中央部からの偏差σで約１μｍ
程度のばらつきをもっていることを考慮に入れると、マージンを２μｍ以上とすることが
望ましい。
【００４７】
また、従来では、１０時間を越える熱処理であったため、５７０℃より高い温度とする
と、触媒元素によらない核（自然核）が発生しやすくなり、ＴＦＴ特性を悪化させていた
。しかし、本発明の構成とすれば、さらに短時間で結晶化させるために温度を上昇（１〜
１０℃）程度させても、自然核の発生が生じにくく、バラツキの少ない優れた結晶質半導
体膜を得ることができる。
【００４８】
即ち、本発明においては、２つの触媒元素導入領域からの結晶成長によって形成される
境界部がＴＦＴのチャネル形成領域以外の領域、好ましくはソース領域またはドレイン領
域に位置することを特徴としている。
【００４９】
また、上記結晶化を行った後、所望の領域を挟んで小さい間隔距離ｄで配置された２つ
の触媒元素導入領域に、ゲッタリング作用のある元素、代表的にはリンを添加して加熱し
、触媒元素の低減を行った場合、効率よく短時間で所望の領域のゲッタリングを行うこと
ができる。
【００５０】
２つの触媒元素導入領域に挟まれた領域の間隔距離ｄとゲッタリングに必要な熱処理時
間（加熱温度５７５℃）との関係を示すグラフを図２２に示す。
【００５１】
このようにゲッタリングに要する時間を短縮することは、プロセス簡略化を図る上で大
変重要である。
【発明の効果】
【００５２】
本発明で提示された技術により、結晶化工程に要する熱処理時間を短縮して、優れた電気
特性を有するＴＦＴを作製することが可能である。
【００５３】
また、ゲッタリングに要する熱処理時間を短縮して、優れた電気特性を有するＴＦＴを
作製することが可能である。
【００５４】
また、本発明で提示された技術を用いて、触媒元素導入領域の幅及び配置を最適化する
ことにより、少ないスペースに触媒元素導入領域を効率よく配置し、回路の微細化及び集
積化を図ることが可能である。
【図面の簡単な説明】
【００５５】
【図１】触媒元素導入領域からの結晶成長を示す図
【図２】触媒元素導入領域の配置の一例を示す図。
【図３】間隔距離ｄと結晶成長速度ｖとの関係を示す図。
【図４】境界部を示す顕微鏡観察写真図およびその模式図。
【図５】触媒元素導入領域の配置及び活性層領域の配置の一例を示す図。
【図６】インバータ回路の一例を示す図。
【図７】ＣＭＯＳ回路の一例を示す図。
【図８】作製工程を示す図。
【図９】作製工程を示す図。
【図１０】作製工程を示す図。
【図１１】作製工程を示す図。
【図１２】液晶表示装置の断面構造図を示す図
【図１３】ＡＭ−ＬＣＤの外観を示す図。
【図１４】周辺回路を示す図。
【図１５】作製工程を示す図。
【図１６】アクティブマトリクス型ＥＬ表示装置の構成を示す図。
【図１７】無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示す図。
【図１８】電子機器の一例を示す図。
【図１９】電子機器の一例を示す図。
【図２０】電子機器の一例を示す図。
【図２１】間隔距離ｄと結晶成長速度ｖとの関係を示す図。
【図２２】間隔距離ｄとゲッタリング可能な時間との関係を示す図。
【図２３】ＥＬ表示装置の上面図及び断面図。
【図２４】ＥＬ表示装置の断面図。
【図２５】ＥＬ表示装置の上面図。
【図２６】ＥＬ表示装置の断面図。
【図２７】ＥＬ表示装置の等価回路図。
【図２８】ＥＬ表示装置の等価回路図。
【図２９】ＥＬ表示装置の等価回路図。
【発明を実施するための形態】
【００５６】
以下に本発明の実施の形態を示す。
【００５７】
例えば、図３の関係を得た上記条件と同じ条件（非晶質シリコン膜の膜厚は６５ｎｍ、
触媒元素導入用マスクに用いた酸化珪素膜の初期膜厚は１５０ｎｍ、重量換算で１０ｐｐ
ｍのニッケル元素を含んだ酢酸ニッケルエタノール溶液を添加し触媒元素導入領域を形成
する）を用いて非晶質シリコン膜を結晶化させる場合を考える。
【００５８】
図５は、非晶質シリコン膜を成膜し、酸化珪素膜からなるマスクを用いて触媒元素導入
領域５０５、５０６を形成した後、５７０℃の熱処理を施して結晶化させた直後の状態を
示す図である。
【００５９】
図５のように活性層となる領域５０１、５０２、５０３が配置されている。活性層とな
る領域５０１のサイズは、長辺６５μｍ、短辺４５μｍとし、活性層となる領域５０２、
５０３のサイズは長辺３０μｍ、短辺２８μｍとする。
【００６０】
なお、活性層となる領域５０２、５０３とのマージンを２μｍとって幅ｗ＝１０μｍの
触媒元素導入領域５０５が配置されている。そして、触媒元素導入領域５０５からの間隔
距離ｄを８０μｍとして触媒元素導入領域５０６と平行に配置されている。
【００６１】
５７０℃の熱処理を施した場合、図５に示したように、一方の触媒元素導入領域５０５
からの結晶成長ともう一方の触媒元素導入領域５０６からの結晶成長とが中央部でぶつか
り、境界部５０７が形成される。境界部５０７が形成される位置のばらつきを考慮して２
μｍのマージンを考えると、一方の触媒元素導入領域から結晶成長距離は４２μｍ（８０
μｍ÷２＋２μｍ）である。
【００６２】
また、５７０℃における幅ｗ＝１０μｍの触媒元素導入領域からの結晶成長速度ｖは６
．４μｍ／ｈｒである。従って、結晶質シリコン膜を得るのに必要な熱処理時間は、６．
６時間となる。
【００６３】
なお、活性層となる領域５０１と境界部５０７とが重なる領域はドレイン領域となる。
ただし、チャネル形成領域５０１ａ、５０１ｂと境界部５０７とが重ならないようにする
ことが重要である。
【００６４】
また、活性層となる領域５０２、５０３に関しては、境界部５０７と重ならない。
【００６５】
さらに、熱処理温度を上昇させれば、さらなる熱処理時間の短縮が可能となる。
例えば、上記熱処理温度５７０℃に代えて５８０℃とした時、結晶成長速度ｖは９．５μ
ｍ／ｈｒであるため、４．４時間での結晶化が可能となる。
【００６６】
また、触媒元素導入領域の幅ｗを大きくすれば、さらに短時間での結晶化が可能となる
。
【００６７】
短時間で結晶化を行った後、触媒元素を低減させるためのゲッタリング工程を施し、優
れた結晶性を有する結晶質シリコンを得る。このようにして得られた結晶質シリコン膜を
用いてＴＦＴを作製し、図６（Ａ）〜（Ｃ）や図７（Ａ）〜（Ｃ）に示すような回路を形
成すればよい。なお、図６（Ａ）は図５と同一の符号を用いた。図６（Ａ）には触媒元素
導入領域５０５、５０６が点線で示されているが、実際にはわずかな跡しか残っていない
。
【００６８】
また、図６（Ｂ）はＡ−Ａ’断面図を示している。図６（Ｂ）において活性層６０１ａ
〜６０１ｃは、触媒元素導入領域５０６から結晶成長した領域であり、活性層６０１ｄ〜
６０１ｆは、触媒元素導入領域５０５から結晶成長した領域である。また、触媒元素導入
領域５０６からの結晶成長と触媒元素導入領域５０５からの結晶成長がぶつかる領域（境
界部）５０７ａを図示した。
【００６９】
なお、図６に示した回路はインバータ回路であり、その等価回路図を図６（Ｃ）
に示した。
【００７０】
また、図７（Ａ）はＣＭＯＳ回路の一例である。また、図７（Ｂ）はＡ−Ａ’断面図の
一例を示している。結晶成長がぶつかる領域７０１がｐチャネル型ＴＦＴのドレイン領域
に存在するように、２つの触媒元素導入領域（図示しない）を配置した例である。領域７
０１までの距離が均等となるよう２つの触媒元素導入領域を配置してもよいし、触媒元素
導入領域の幅を異ならせて領域７０１がｐチャネル型ＴＦＴのドレイン領域に存在するよ
うに設計してもよい。幅が異ならせた場合は、領域７０１の位置は、触媒元素導入領域の
間隔の中央部からずれる。
【００７１】
また、図７（Ｃ）は、結晶成長がぶつかる領域７０２がｎチャネル型ＴＦＴのドレイン領
域に存在するように、２つの触媒元素導入領域（図示しない）を配置した例である。
【００７２】
このように、２つの触媒元素導入領域の配置の自由度は高く、これを利用して結晶化に
要する時間を短縮することが可能である。
【００７３】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行
うこととする。
【実施例１】
【００７４】
本実施例では本発明の構成について図８〜図１４を用い、画素部とその周辺に設けられ
るドライバー回路の基本形態であるＣＭＯＳ回路を同時に形成したアクティブマトリクス
基板の作製方法について説明する。
【００７５】
図８（Ａ）において、基板８０１には、ガラス基板や石英基板やシリコン基板を使用す
ることが望ましい。本実施例では石英基板を用いた。その他にも金属基板またはステンレ
ス基板の表面に絶縁膜を形成したものを基板としても良い。本実施例の場合、８００℃以
上の温度に耐えうる耐熱性を要求されるので、それを満たす基板であればどのような基板
を用いても構わない。
【００７６】
そして、基板８０１のＴＦＴが形成される表面には、２０〜１００ｎｍ（好ましくは４
０〜８０ｎｍ）の厚さの非晶質構造を含む半導体膜８０２を減圧熱ＣＶＤ法、プラズマＣ
ＶＤ法またはスパッタ法で形成する。なお、本実施例では６０ｎｍ厚の非晶質シリコン膜
を形成するが、後に熱酸化工程があるのでこの膜厚が最終的なＴＦＴの活性層の膜厚にな
るわけではない。
【００７７】
また、非晶質構造を含む半導体膜としては、非晶質半導体膜、微結晶半導体膜があり、
さらに非晶質シリコンゲルマニウム膜などの非晶質構造を含む化合物半導体膜も含まれる
。さらに、基板上に下地膜と非晶質シリコン膜とを大気解放しないで連続的に形成するこ
とも有効である。そうすることにより基板表面の汚染が非晶質シリコン膜に影響を与えな
いようにすることが可能となり、作製されるＴＦＴの特性バラツキを低減させることがで
きる。
【００７８】
次に、非晶質シリコン膜８０２上に珪素（シリコン）を含む絶縁膜でなるマスク膜８０
３を形成し、パターニングによって開口部８０４a、８０４bを形成する。この開口部によ
って露呈された非晶質シリコン膜面における帯状の領域が、次の結晶化工程の際に結晶化
を助長する触媒元素を導入するための触媒元素導入領域となる。（図８（Ａ））
【００７９】
この触媒元素導入領域の位置が後の結晶化工程において重要となる。本実施例では図示
しないが、活性層となる領域から２μｍのマージンをとり、帯状の第１の触媒元素導入領
域（幅ｗ＝１０μｍ）を配置した。そして、活性層となる領域を挟むように第２の触媒元
素導入領域を配置した。実施者は、図３及び図２１を用いて、この第１の触媒元素導入領
域と第２の触媒元素導入領域との間隔距離ｄ及び触媒元素導入領域の幅ｗを適宜決定すれ
ばよい。本実施例ではｄ＝８０μｍ、ｗ＝１０μｍとした。ただし、全て同じ間隔距離ｄ
や幅ｗにする必要はなく、回路配置を考慮して、適宜実施者が決定すればよい。
【００８０】
なお、珪素を含む絶縁膜としては、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコ
ン膜を用いることができる。窒化酸化シリコン膜は、珪素、窒素及び酸素を所定の量で含
む絶縁膜であり、ＳｉＯｘＮｙで表される絶縁膜である。窒化酸化シリコン膜はＳｉＨ4
とＮ2ＯとＮＨ3を原料ガスとして作製することが可能であり、含有する窒素濃度が２５at
omic%以上５０atomic%未満とすると良い。
【００８１】
また、このマスク膜８０３のパターニングを行うと同時に、後のパターニング工程の基
準となるマーカーパターンを形成しておく。マスク膜８０３をエッチングする際に非晶質
シリコン膜８０２も僅かにエッチングされるが、この段差が後にマスク合わせの時にマー
カーパターンとして用いることができるのである。
【００８２】
次に、特開平１０−２４７７３５号公報（米国出願番号０９／０３４，０４１に対応）
に記載された技術に従って、結晶構造を含む半導体膜を形成する。同公報記載の技術は、
非晶質構造を含む半導体膜の結晶化に際して、結晶化を助長する触媒元素（ニッケル、コ
バルト、ゲルマニウム、錫、鉛、パラジウム、鉄、銅から選ばれた一種または複数種の元
素）を用いる結晶化手段である。
【００８３】
具体的には、非晶質構造を含む半導体膜の表面に触媒元素を保持させた状態で加熱処理
を行い、非晶質構造を含む半導体膜を、結晶構造を含む半導体膜に変化させるものである
。なお、結晶化手段としては、特開平７−１３０６５２号公報の実施例１に記載された技
術を用いても良い。また、結晶質構造を含む半導体膜には、いわゆる単結晶半導体膜も多
結晶半導体膜も含まれるが、同公報で形成される結晶構造を含む半導体膜は結晶粒界を有
している。
【００８４】
なお、同公報では触媒元素を含む層をマスク膜上に形成する際にスピンコート法を用い
ているが、触媒元素を含む薄膜をスパッタ法や蒸着法といった気相法を用いて成膜する手
段をとっても良い。
【００８５】
また、非晶質シリコン膜は含有水素量にもよるが、好ましくは４００〜５５０℃で１時
間程度の加熱処理を行い、水素を十分に脱離させてから結晶化させることが望ましい。そ
の場合、含有水素量を５atom％以下とすることが好ましい。
【００８６】
結晶化工程は、まず４００〜５００℃で１時間程度の熱処理工程を行い、水素を膜中か
ら脱離させた後、５００〜６５０℃（好ましくは５５０〜６００℃）で３〜１６時間（好
ましくは５〜１４時間）の熱処理を行う。
【００８７】
本実施例では、触媒元素としてニッケルを用い、触媒元素導入領域の幅および位置を上
述のように工夫したため、５７０℃、６．６時間の熱処理で結晶化することができた。そ
の結果、開口部８０４a、８０４bを起点として概略基板と平行な方向（矢印で示した方向
）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶構造を含む半導体膜（本実施例
では結晶質シリコン膜）８０５a〜８０５dが形成された。(図８（Ｂ）)なお、８０５ｂと
８０５ｃとの境界部は、結晶成長がぶつかる領域であり、比較的高濃度にニッケルが存在
している。また、８０５ｄや８０５ａにおいても結晶成長がぶつかるように触媒元素導入
領域を配置している。
【００８８】
次に、結晶化の工程で用いたニッケルを結晶質シリコン膜から除去するゲッタリング工
程を行う。本実施例では、先ほど形成したマスク膜８０３をそのままマスクとして１５族
に属する元素（本実施例ではリン）を添加する工程を行い、開口部８０４a、８０４bで露
出した結晶質シリコン膜に１×１０19〜１×１０20atoms/cm3の濃度でリンを含むリン添
加領域（以下、ゲッタリング領域という）８０６a、８０６bを形成する。（図８（Ｃ））
【００８９】
次に、窒素雰囲気中で４５０〜６５０℃（好ましくは５００〜５５０℃）、４〜２４時
間（好ましくは６〜１２時間）の熱処理工程を行う。この熱処理工程により結晶質シリコ
ン膜中のニッケルは矢印の方向に移動し、リンのゲッタリング作用によってゲッタリング
領域８０６a、８０６bに捕獲される。即ち、結晶質シリコン膜中からニッケルが除去され
るため、ゲッタリング後の結晶質シリコン膜８０７a〜８０７dに含まれるニッケル濃度は
、１×１０17atms/cm3以下、好ましくは１×１０16atms/cm3にまで低減することができる
。
【００９０】
次に、マスク膜８０３を除去し、結晶質シリコン膜８０７a〜８０７d上に後の不純物添
加時のために保護膜８０８を形成する。保護膜８０８は１００〜２００ｎｍ（好ましくは
１３０〜１７０ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン膜を用いると良い
。この保護膜８０８は不純物添加時に結晶質シリコン膜が直接プラズマに曝されないよう
にするためと、微妙な濃度制御を可能にするための意味がある。
【００９１】
そして、その上にレジストマスク８０９を形成し、保護膜８０８を介してｐ型を付与す
る不純物元素（以下、ｐ型不純物元素という）を添加する。ｐ型不純物元素としては、代
表的には１３族に属する元素、典型的にはボロンまたはガリウムを用いることができる。
この工程（チャネルドープ工程という）はＴＦＴのしきい値電圧を制御するための工程で
ある。なお、ここではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンド
ープ法でボロンを添加する。勿論、質量分離を行うイオンインプランテーション法を用い
ても良い。
【００９２】
この工程により１×１０15〜１×１０18atoms/cm3（代表的には５×１０16〜５×１０17a
toms/cm3）の濃度でｐ型不純物元素（本実施例ではボロン）を含む不純物領域８１０a、
８１０bを形成する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不純物
領域（但し、リンは含まれていない領域）をｐ型不純物領域（ｂ）と定義する。（図８（
Ｄ））
【００９３】
次に、レジストマスク８０９を除去し、結晶質シリコン膜をパターニングして島状の半
導体層（以下、活性層という）８１１〜８１４を形成する。図示しないが、結晶質シリコ
ン膜をエッチングする際に基板または基板上に設けられている下地膜も僅かにエッチング
される。そのため、触媒元素導入領域を配置した跡がわずかに残る。
【００９４】
なお、活性層８１１〜８１４は、ニッケルを選択的に導入して結晶化することによって、
非常に結晶性の良い結晶質シリコン膜で形成されている。具体的には、棒状または柱状の
結晶が、特定の方向性を持って並んだ結晶構造を有している。
また、結晶化後、ニッケルをリンのゲッタリング作用により除去又は低減しており、活性
層８１１〜８１４中に残存する触媒元素の濃度は、１×１０17atms/cm3以下、好ましくは
１×１０16atms/cm3である。（図８（Ｅ））
【００９５】
また、ｐチャネル型ＴＦＴの活性層８１１は意図的に導入された不純物元素を含まない
領域であり、ｎチャネル型ＴＦＴの活性層８１２〜８１４はｐ型不純物領域（ｂ）となっ
ている。本明細書中では、この状態の活性層８１１〜８１４は全て真性または実質的に真
性であると定義する。即ち、ＴＦＴの動作に支障をきたさない程度に不純物元素が意図的
に導入されている領域が実質的に真性な領域と考えて良い。
【００９６】
次に、プラズマＣＶＤ法またはスパッタ法により１０〜１００ｎｍ厚の珪素を含む絶縁
膜を形成する。本実施例では、３０ｎｍ厚の窒化酸化シリコン膜を形成する。この珪素を
含む絶縁膜は、他の珪素を含む絶縁膜を単層または積層で用いても構わない。
【００９７】
次に、８００〜１１５０℃（好ましくは９００〜１０００℃）の温度で１５分〜８時間
（好ましくは３０分〜２時間）の熱処理工程を、酸化性雰囲気下で行う（熱酸化工程）。
本実施例では酸素雰囲気中に３体積％の塩化水素を添加した雰囲気中で９５０℃、８０分
の熱処理工程を行う。なお、図８（Ｄ）の工程で添加されたボロンはこの熱酸化工程の間
に活性化される。（図９（Ａ））
【００９８】
なお、酸化性雰囲気としては、ドライ酸素雰囲気でもウェット酸素雰囲気でも良いが、
半導体層中の結晶欠陥の低減にはドライ酸素雰囲気が適している。また、本実施例では酸
素雰囲気中にハロゲン元素を含ませた雰囲気としたが、１００％酸素雰囲気で行っても構
わない。
【００９９】
この熱酸化工程の間、珪素を含む絶縁膜とその下の活性層８１１〜８１４との界面にお
いても酸化反応が進行する。本願発明ではそれを考慮して最終的に形成されるゲート絶縁
膜８１５の膜厚が５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）となるように調節
する。本実施例の熱酸化工程では、６０ｎｍ厚の活性層のうち２５ｎｍが酸化されて活性
層８１１〜８１４の膜厚は３５ｎｍとなる。
また、３０ｎｍ厚の珪素を含む絶縁膜に対して５０ｎｍ厚の熱酸化膜が加わるので、最終
的なゲート絶縁膜８１５の膜厚は１０５ｎｍとなる。
【０１００】
次に、新たにレジストマスク８１６〜８１９を形成する。そして、ｎ型を付与する不純
物元素（以下、ｎ型不純物元素という）を添加してｎ型を呈する不純物領域８２０〜８２
２を形成する。なお、ｎ型不純物元素としては、代表的には１５族に属する元素、典型的
にはリンまたは砒素を用いることができる。（図９（Ｂ））
【０１０１】
この不純物領域８２０〜８２２は、後にＣＭＯＳ回路およびサンプリング回路のｎチャ
ネル型ＴＦＴにおいて、ＬＤＤ領域として機能させるための不純物領域である。なお、こ
こで形成された不純物領域にはｎ型不純物元素が２×１０16〜５×１０19atoms/cm3（代
表的には５×１０17〜５×１０18atoms/cm3）の濃度で含まれている。本明細書中では上
記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と定義する。
【０１０２】
なお、ここではフォスフィン（ＰＨ3）を質量分離しないでプラズマ励起したイオンド
ープ法でリンを１×１０18atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンイ
ンプランテーション法を用いても良い。この工程では、ゲート膜８１５を介して結晶質シ
リコン膜にリンを添加する。
【０１０３】
次に、６００〜１０００℃（好ましくは７００〜８００℃）の不活性雰囲気中で熱処理
を行い、図９（Ｂ）の工程で添加されたリンを活性化する。本実施例では８００℃、１時
間の熱処理を窒素雰囲気中で行う。（図９（Ｃ））
【０１０４】
この時、同時にリンの添加時に損傷した活性層及び活性層とゲート絶縁膜との界面を修
復することが可能である。この活性化工程は電熱炉を用いたファーネスアニールが好まし
いが、ランプアニールやレーザーアニールといった光アニールを併用しても良い。
【０１０５】
この工程によりｎ型不純物領域（ｂ）８２０〜８２２の境界部、即ち、ｎ型不純物領域
（ｂ）の周囲に存在する真性又は実質的に真性な領域（勿論、ｐ型不純物領域（ｂ）も含
む）との接合部が明確になる。このことは、後にＴＦＴが完成した時点において、ＬＤＤ
領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【０１０６】
次に、ゲート配線となる導電膜を形成する。なお、ゲート配線は単層の導電膜で形成し
ても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。本実施例で
は、第１導電膜８２３と第２導電膜８２４とでなる積層膜を形成する。（図９（Ｄ））
【０１０７】
ここで第１導電膜８２３、第２導電膜８２４としては、タンタル（Ｔａ）、チタン（Ｔ
ｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、シリコン（Ｓｉ）か
ら選ばれた元素、または前記元素を主成分とする導電膜（代表的には窒化タンタル膜、窒
化タングステン膜、窒化チタン膜）、または前記元素を組み合わせた合金膜（代表的には
Ｍｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜、タングステンシリサイド膜等）を用いることができ
る。
【０１０８】
なお、第１導電膜８２３は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、第２導
電膜８２４は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実
施例では、第１導電膜８２３として、５０ｎｍ厚の窒化タングステン（ＷＮ）膜を、第２
導電膜８２４として、３５０ｎｍ厚のタングステン膜を用いる。なお、図示しないが、第
１導電膜８２３の下にシリコン膜を２〜２０ｎｍ程度の厚さで形成しておくことは有効で
ある。これによりその上に形成される導電膜の密着性の向上と、酸化防止を図ることがで
きる。
【０１０９】
また、第１導電膜８２３として窒化タンタル膜、第２導電膜としてタンタル膜を用いる
ことも有効である。
【０１１０】
次に、第１導電膜８２３と第２導電膜８２４とを一括でエッチングして４００ｎｍ厚の
ゲート配線８２５〜８２８を形成する。この時、ドライバー回路に形成されるゲート配線
８２６、８２７はｎ型不純物領域（ｂ）８２０〜８２２の一部とゲート絶縁膜８１５を介
して重なるように形成する。この重なった部分が後にＬov領域となる。なお、ゲート配線
８２８a、８２８bは断面では二つに見えるが実際は連続的に繋がった一つのパターンから
形成されている。（図９（Ｅ））
【０１１１】
次に、レジストマスク８２９を形成し、ｐ型不純物元素（本実施例ではボロン）を添加
して高濃度にボロンを含む不純物領域８３０、８３１を形成する。本実施例ではジボラン
（Ｂ2Ｈ6）を用いたイオンドープ法（勿論、イオンインプランテーション法でも良い）に
より３×１０20〜３×１０21atoms/cm3（代表的には５×１０20〜１×１０21atoms/cm3）
濃度でボロンを添加する。なお、本明細書中では上記濃度範囲でｐ型不純物元素を含む不
純物領域をｐ型不純物領域（ａ）
と定義する。（図１０（Ａ））
【０１１２】
次に、レジストマスク８２９を除去し、ゲート配線及びｐチャネル型ＴＦＴとなる領域
を覆う形でレジストマスク８３２〜８３４を形成する。そして、ｎ型不純物元素（本実施
例ではリン）を添加して高濃度にリンを含む不純物領域８３５〜８４１を形成する。ここ
でも、フォスフィン（ＰＨ3）を用いたイオンドープ法（勿論、イオンインプランテーシ
ョン法でも良い）で行い、この領域のリンの濃度は１×１０20〜１×１０21atoms/cm3（
代表的には２×１０20〜５×１０20atoms/cm3）とする。（図１０（Ｂ））
【０１１３】
なお、本明細書中では上記濃度範囲でｎ型不純物元素を含む不純物領域をｎ型不純物領
域（ａ）と定義する。また、不純物領域８３５〜８４１が形成された領域には既に前工程
で添加されたリンまたはボロンが含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響は考えなくて良い。従って、本明
細書中では不純物領域８３５〜８４１はｎ型不純物領域（ａ）と言い換えても構わない。
【０１１４】
次に、レジストマスク８３２〜８３４を除去し、珪素を含む絶縁膜でなるキャップ膜８
４２を形成する。膜厚は２５〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすれば良い。
本実施例では２５ｎｍ厚の窒化珪素膜を用いることとする。キャップ膜８４２は後の活性
化工程でゲート配線の酸化を防ぐ保護膜としても機能するが、厚く形成しすぎると応力が
強くなって膜はがれ等の不具合が発生するので好ましくは１００ｎｍ以下とすることが好
ましい。
【０１１５】
次に、ゲート配線８２５〜８２８をマスクとして自己整合的にｎ型不純物元素（本実施
例ではリン）を添加する。こうして形成された不純物領域８４３〜８４６には前記ｎ型不
純物領域（ｂ）の１／２〜１／１０（代表的には１／３〜１／４）の濃度（但し、前述の
チャネルドープ工程で添加されたボロン濃度よりも５〜１０倍高い濃度、代表的には１×
１０16〜５×１０18atoms/cm3、典型的には３×１０17〜３×１０18atoms/cm3、）でリン
が添加されるように調節する。なお、本明細書中では上記濃度範囲でｎ型不純物元素を含
む不純物領域（但し、ｐ型不純物領域（ａ）を除く）をｎ型不純物領域（ｃ）と定義する
。（図１０（Ｃ））
【０１１６】
この工程では１０５ｎｍの膜厚の絶縁膜（キャップ膜８４２とゲート絶縁膜８１５との
積層膜）を通してリンを添加することになるが、ゲート配線８３４a、８３４bの側壁に形
成されたキャップ膜もマスクとして機能する。即ち、キャップ膜８４２の膜厚に相当する
長さのオフセット領域が形成されることになる。なお、オフセット領域とは、チャネル形
成領域に接して形成され、チャネル形成領域と同一組成の半導体膜でなるが、ゲート電圧
が印加されないため反転層（チャネル形成領域）を形成しない高抵抗な領域を指す。オフ
電流値を下げるためにはＬＤＤ領域とゲート配線の重なりを極力抑えることが重要であり
、そういう意味でオフセット領域を設けることは有効と言える。
【０１１７】
なお、本実施例のように、チャネル形成領域にも１×１０15〜１×１０18atoms/cm3の
濃度でｐ型不純物元素を含んでいる場合、当然オフセット領域にも同濃度でｐ型不純物元
素が含まれる。
【０１１８】
このオフセット領域の長さは、実際にゲート配線の側壁に形成されるキャップ膜の膜厚
や不純物元素を添加する際の回り込み現象（マスクの下に潜り込むように不純物が添加さ
れる現象）によって決まるが、ＬＤＤ領域とゲート配線との重なりを抑えるという観点か
らすれば、本願発明のようにｎ型不純物領域（ｃ）を形成する際に、前もってキャップ膜
を形成しておくことは非常に有効である。
【０１１９】
なお、この工程ではゲート配線で隠された部分を除いて全ての不純物領域にも１×１０
16〜５×１０18atoms/cm3の濃度でリンが添加されているが、非常に低濃度であるため各
不純物領域の機能には影響を与えない。また、ｎ型不純物領域（ｂ）８４３〜８４６には
既にチャネルドープ工程で１×１０15〜１×１０18atoms/cm3の濃度のボロンが添加され
ているが、この工程ではｐ型不純物領域（ｂ）に含まれるボロンの５〜１０倍の濃度でリ
ンが添加されるので、この場合もボロンはｎ型不純物領域（ｂ）の機能には影響を与えな
いと考えて良い。
【０１２０】
但し、厳密にはｎ型不純物領域（ｂ）８４７、８４８のうちゲート配線に重なった部分
のリン濃度が２×１０16〜５×１０19atoms/cm3のままであるのに対し、ゲート配線に重
ならない部分はそれに１×１０16〜５×１０18atoms/cm3の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。
【０１２１】
次に、第１層間絶縁膜８４９を形成する。第１層間絶縁膜８４９としては、珪素を含む
絶縁膜、具体的には窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜またはそれら
を組み合わせた積層膜で形成すれば良い。また、膜厚は１００〜４００ｎｍとすれば良い
。本実施例では、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3を原料ガスとし、２００ｎ
ｍ厚の窒化酸化シリコン膜（但し窒素濃度が２５〜５０atomic%）を用いる。
【０１２２】
その後、それぞれの濃度で添加されたｎ型またはｐ型不純物元素を活性化するために熱
処理工程を行った。この工程はファーネスアニール法、レーザーアニール法、ランプアニ
ール法またはそれらを併用して行うことができる。ファーネスアニール法で行う場合は、
不活性雰囲気中において５００〜８００℃、好ましくは５５０〜６００℃で行えば良い。
本実施例では６００℃、４時間の熱処理を行い、不純物元素を活性化する。（図１０（Ｄ
））
【０１２３】
なお、本実施例では窒化シリコン膜８４２と窒化酸化シリコン膜８４９とを積層した状
態でゲート配線を覆い、その状態で活性化工程を行っている。本実施例ではタングステン
を配線材料として用いているが、タングステン膜は非常に酸化に弱いことが知られている
。即ち、保護膜で覆って酸化してもピンホールが保護膜に存在すればただちに酸化されて
しまう。ところが、本実施例では酸化防止膜としては非常に有効な窒化シリコン膜を用い
、且つ、窒化シリコン膜に対して窒化酸化シリコン膜を積層しているため、窒化シリコン
膜のピンホールの問題を気にせずに高い温度で活性化工程を行うことが可能である。
【０１２４】
次に、活性化工程の後、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１
〜４時間の熱処理を行い、活性層の水素化を行う。この工程は熱的に励起された水素によ
り半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラ
ズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【０１２５】
活性化工程を終えたら、第１層間絶縁膜８４９の上に５００ｎｍ〜１．５μm厚の第２
層間絶縁膜８５０を形成する。本実施例では第２層間絶縁膜８５０として８００ｎｍ厚の
酸化シリコン膜をプラズマＣＶＤ法により形成する。こうして第１層間絶縁膜（窒化酸化
シリコン膜）８４９と第２層間絶縁膜（酸化シリコン膜）８５０との積層膜でなる１μｍ
厚の層間絶縁膜を形成する。
【０１２６】
なお、後の工程で耐熱性が許せば、第２層間絶縁膜８５０として、ポリイミド、アクリ
ル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹脂膜を用
いることも可能である。
【０１２７】
その後、それぞれのＴＦＴのソース領域またはドレイン領域に達するコンタクトホール
が形成され、ソース配線８５１〜８５４と、ドレイン配線８５５〜８５７を形成する。な
お、ＣＭＯＳ回路を形成するためにドレイン配線８５５はｐチャネル型ＴＦＴとｎチャネ
ル型ＴＦＴとの間で共通化されている。また、図示していないが、本実施例ではこの配線
を、Ｔｉ膜を２００ｎｍ、Ｔｉを含むアルミニウム膜５００ｎｍ、Ｔｉ膜１００ｎｍをス
パッタ法で連続して形成した３層構造の積層膜とする。（図１１（Ａ））
【０１２８】
次に、パッシベーション膜８５８として、窒化シリコン膜、酸化シリコン膜、または窒
化酸化シリコン膜で５０〜５００ｎｍ（代表的には２００〜３００ｎｍ）の厚さで形成す
る。この時、本実施例では膜の形成に先立ってＨ2、ＮＨ3等水素を含むガスを用いてプラ
ズマ処理を行い、成膜後に熱処理を行う。この前処理により励起された水素が第１、第２
層間絶縁膜中に供給される。この状態で熱処理を行うことで、パッシベーション膜８５８
の膜質を改善するとともに、第１、第２層間絶縁膜中に添加された水素が下層側に拡散す
るため、効果的に活性層を水素化することができる。
【０１２９】
また、パッシベーション膜８５８を形成した後に、さらに水素化工程を行っても良い。
例えば、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処
理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られる。なお、水
素化工程後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置
において、パッシベーション膜８５８に開口部（図示せず）を形成しておいても良い。
【０１３０】
その後、有機樹脂からなる第３層間絶縁膜８５９を約１μmの厚さに形成する。有機樹
脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシ
クロブテン）等を使用することができる。有機樹脂膜を用いることの利点は、成膜方法が
簡単である点や、比誘電率が低いので、寄生容量を低減できる点、平坦性に優れる点など
が上げられる。なお上述した以外の有機樹脂膜や有機系SiO化合物などを用いることもで
きる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、３００℃で焼成
して形成する。
【０１３１】
次に、画素部となる領域において、第３層間絶縁膜８５９上に遮蔽膜８６０を形成する
。なお、本明細書中では光と電磁波を遮るという意味で遮蔽膜という文言を用いる。遮蔽
膜８６０はアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）から選ばれた元素
でなる膜またはいずれかの元素を主成分とする膜で１００〜３００ｎｍの厚さに形成する
。本実施例では1wt%のチタンを含有させたアルミニウム膜を１２５ｎｍの厚さに形成する
。
【０１３２】
なお、第３層間絶縁膜８５９上に酸化シリコン膜等の絶縁膜を５〜５０ｎｍ形成してお
くと、この上に形成する遮蔽膜の密着性を高めることができる。また、有機樹脂で形成し
た第３層間絶縁膜８５９の表面にＣＦ4ガスを用いたプラズマ処理を施すと、表面改質に
より膜上に形成する遮蔽膜の密着性を向上させることができる。
【０１３３】
また、このチタンを含有させたアルミニウム膜を用いて、遮蔽膜だけでなく他の接続配
線を形成することも可能である。例えば、ドライバー回路内で回路間をつなぐ接続配線を
形成できる。但し、その場合は遮蔽膜または接続配線を形成する材料を成膜する前に、予
め第３層間絶縁膜にコンタクトホールを形成しておく必要がある。
【０１３４】
次に、遮蔽膜８６０の表面に陽極酸化法またはプラズマ酸化法（本実施例では陽極酸化
法）により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）の厚さの酸化物８６１を形成
する。本実施例では遮蔽膜８６０としてアルミニウムを主成分とする膜を用いたため、陽
極酸化物８６１として酸化アルミニウム膜（アルミナ膜）が形成される。
【０１３５】
この陽極酸化処理に際して、まず十分にアルカリイオン濃度の小さい酒石酸エチレング
リコール溶液を作製する。これは１５％の酒石酸アンモニウム水溶液とエチレングリコー
ルとを２：８で混合した溶液であり、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節する。そして、この溶液中に陰極となる白金電極を設け、遮蔽膜８６０が形
成されている基板を溶液に浸し、遮蔽膜８６０を陽極として、一定（数ｍＡ〜数十ｍＡ）
の直流電流を流す。
【０１３６】
溶液中の陰極と陽極との間の電圧は陽極酸化物の成長に従い時間と共に変化するが、定
電流のまま１００Ｖ／ｍｉｎの昇圧レートで電圧を上昇させて、到達電圧４５Ｖに達した
ところで陽極酸化処理を終了させる。このようにして遮蔽膜８６０の表面には厚さ約５０
ｎｍの陽極酸化物８６１を形成することができる。また、その結果、遮蔽膜８６０の膜厚
は９０ｎｍとなる。なお、ここで示した陽極酸化法に係わる数値は一例にすぎず、作製す
る素子の大きさ等によって当然最適値は変化しうるものである。
【０１３７】
また、ここでは陽極酸化法を用いて遮蔽膜表面のみに絶縁膜を設ける構成としたが、絶
縁膜をプラズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相法によって形成しても
良い。その場合も膜厚は２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、ＤＬＣ（Diamon
d  like  carbon）膜、酸化タンタル膜または有機樹脂膜を用いても良い。さらに、これ
らを組み合わせた積層膜を用いても良い。
【０１３８】
次に、第３層間絶縁膜８５９、パッシベーション膜８５８にドレイン配線８５７に達す
るコンタクトホールを形成し、画素電極８６２を形成する。なお、画素電極８６３は隣接
する別の画素の画素電極である。画素電極８６２、８６３は、透過型液晶表示装置とする
場合には透明導電膜を用い、反射型の液晶表示装置とする場合には金属膜を用いれば良い
。ここでは透過型の液晶表示装置とするために、酸化インジウム・スズ（ＩＴＯ）膜を１
１０ｎｍの厚さにスパッタ法で形成する。
【０１３９】
また、この時、画素電極８６２と遮蔽膜８６０とが陽極酸化物８６１を介して重なり、
保持容量（キャハ゜シタンス・ストレーシ゛）８６４を形成する。なお、この場合、遮蔽
膜８６０をフローティング状態（電気的に孤立した状態）か固定電位、好ましくはコモン
電位（データとして送られる画像信号の中間電位）に設定しておくことが望ましい。
【０１４０】
こうして同一基板上に、ドライバー回路と画素部とを有したアクティブマトリクス基板
が完成した。なお、図１１（Ｂ）においては、ドライバー回路にはｐチャネル型ＴＦＴ１
１０１、ｎチャネル型ＴＦＴ１１０２、１１０３が形成され、画素部にはｎチャネル型Ｔ
ＦＴでなる画素ＴＦＴ１１０４が形成される。
【０１４１】
ドライバー回路のｐチャネル型ＴＦＴ１１０１には、チャネル形成領域１００１、ソー
ス領域１００２、ドレイン領域１００３がそれぞれｐ型不純物領域（ａ）で形成される。
但し、厳密にはソース１００２領域及びドレイン領域１００３に１×１０16〜５×１０18
atoms/cm3の濃度でリンを含んでいる。
【０１４２】
また、ｎチャネル型ＴＦＴ１３０２には、チャネル形成領域１００４、ソース領域１０
０５、ドレイン領域１００６、そしてチャネル形成領域とドレイン領域との間に、ゲート
絶縁膜を介してゲート配線と重なった領域（本明細書中ではこのような領域をＬov領域と
いう。なお、ovはoverlapの意味で付した。）１００７が形成される。この時、Ｌov領域
１００７は２×１０16〜５×１０19atoms/cm3の濃度でリンを含み、且つ、ゲート配線と
全部重なるように形成される。
【０１４３】
また、ｎチャネル型ＴＦＴ１３０３には、チャネル形成領域１００８、ソース領域１０
０９、ドレイン領域１０１０、そしてチャネル形成領域を挟むようにしてＬＤＤ領域１０
１１、１０１２が形成される。即ち、ソース領域とチャネル形成領域との間及びドレイン
領域とチャネル形成領域との間にＬＤＤ領域が形成される。
【０１４４】
なお、この構造ではＬＤＤ領域１０１１、１０１２の一部がゲート配線と重なるように
配置されたために、ゲート絶縁膜を介してゲート配線と重なった領域（Ｌov領域）とゲー
ト配線と重ならない領域（本明細書中ではこのような領域をＬoff領域という。なお、off
はoffsetの意味で付した。）が実現されている。
【０１４５】
また、チャネル長３〜７μｍに対してｎチャネル型ＴＦＴ１３０２のＬov領域２０７の
長さ（幅）は０．３〜３．０μｍ、代表的には０．５〜１．５μｍとすれば良い。また、
ｎチャネル型ＴＦＴ１３０３のＬov領域の長さ（幅）は０．３〜３．０μｍ、代表的には
０，５〜１．５μｍ、Ｌoff領域の長さ（幅）は１．０〜３．５μｍ、代表的には１．５
〜２．０μｍとすれば良い。また、画素ＴＦＴ１３０４に設けられるＬoff領域１０１７
〜１０２０の長さ（幅）は０．５〜３．５μｍ、代表的には２．０〜２．５μｍとすれば
良い。
【０１４６】
また、本実施例では保持容量の誘電体として比誘電率が７〜９と高いアルミナ膜を用い
たことで、必要な容量を形成するために必要な保持容量の占有面積を少なくすることがで
きる。さらに、本実施例のように画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の電
極とすることで、アクティブマトリクス型液晶表示装置の画像表示部の開口率を向上させ
ることができる。
【０１４７】
なお、本発明は本実施例に示した保持容量の構造に限定される必要はない。例えば、本
出願人による特開平１１−１３３４６３号公報、特願平１１−９７７７０２号公報または
特願平１０−２５４０９７号出願に記載された構造の保持容量を用いることもできる。
【０１４８】
次いで上記基板から、液晶表示装置を作製する工程を説明する。図１２に示すように、
図１１（Ｂ）の状態の画素部及びドライバー回路が形成された基板に対し、配向膜１２０
１を形成する。本実施例では配向膜としてポリイミド膜を用いる。また、対向基板１２０
２には、透明導電膜からなる対向電極１２０３と、配向膜１２０４とを形成する。なお、
対向基板には必要に応じてカラーフィルターや遮蔽膜を形成しても良い。
【０１４９】
次に、配向膜を形成した後、ラビング処理を施して液晶分子がある一定のプレチルト角
を持って配向するように調節する。そして、画素部と、ドライバー回路が形成された基板
と対向基板とを、公知のセル組み工程によってシール材１２０６やスペーサ（図示せず）
などを介して貼りあわせる。シール材には樹脂とファイバーを含ませた。また、ショート
を防ぐため柱状のスペーサが補助容量部に重ならないようにした。また、画素部において
はディスクリ低減のため、画素電極のコンタクト上に柱状のスペーサを設けた。その後、
両基板の間に液晶１４０５を注入し、封止剤（図示せず）によって完全に封止する。液晶
には公知の液晶材料を用いれば良い。このようにして図１２に示す液晶表示装置が完成す
る。
【０１５０】
次に、この液晶表示装置の構成を、図１３の斜視図を用いて説明する。なお、図１３は
、図１２の断面構造図と対応付けるため、共通の符号を用いている。石英基板８０１上に
は、画素部１３０１と、ゲート側ドライバー回路１３０２と、ソース側ドライバー回路１
３０３が形成されている。画素部の画素ＴＦＴ１１０４はｎチャネル型ＴＦＴであり、周
辺に設けられるドライバー回路はＣＭＯＳ回路を基本として構成されている。ゲート側ド
ライバー回路１３０２と、ソース側ドライバー回路１３０３はそれぞれゲート配線８２８
とソース配線８５４で画素部１３０１に接続されている。また、ＦＰＣ１３０４が接続さ
れた外部入出力端子１３０５からドライバー回路の入出力端子までの接続配線１３０６、
１３０７が設けられている。
【０１５１】
次に、図１３に示した液晶表示装置の回路構成の一例を図１４に示す。本実施例の液晶表
示装置は、ソース側ドライバー回路１４０１、ゲート側ドライバー回路（Ａ）１４０７、
ゲート側ドライバー回路（Ｂ）１４１１、プリチャージ回路１４１２、画素部１４０６を
有している。なお、本明細書中において、ドライバー回路にはソース側ドライバー回路１
４０１およびゲート側ドライバー回路１４０７が含まれる。
【０１５２】
ソース側ドライバー回路１４０１は、シフトレジスタ回路１４０２、レベルシフタ回路
１４０３、バッファ回路１４０４、サンプリング回路１４０５を備えている。また、ゲー
ト側ドライバー回路（Ａ）１４０７は、シフトレジスタ回路１４０８、レベルシフタ回路
１４０９、バッファ回路１４１０を備えている。ゲート側ドライバー回路（Ｂ）１４１１
も同様な構成である。
【０１５３】
なお、本実施例の構成は、図８〜１１に示した工程に従ってＴＦＴを作製することによ
って容易に実現することができる。また、本実施例では画素部とドライバー回路の構成の
み示しているが、本実施例の作製工程に従えば、その他にも信号分割回路、分周波回路、
Ｄ／Ａコンバータ回路、オペアンプ回路、γ補正回路、さらにはマイクロプロセッサ回路
などの信号処理回路（論理回路と言っても良い）を同一基板上に形成することも可能であ
る。
【０１５４】
このように本発明は、同一基板上に画素部と該画素部を制御するためのドライバー回路
とを少なくとも含む半導体装置、例えば同一基板上に信号処理回路、ドライバー回路およ
び画素部とを具備した半導体装置を実現しうる。
【実施例２】
【０１５５】
本実施例では、実施例１において結晶質シリコン膜中の触媒元素の低減に他の手段を用い
た場合について説明する。
【０１５６】
実施例１においては、リン元素を選択的に添加した後に加熱処理を行い結晶質シリコン膜
中の触媒元素を低減するゲッタリングと、ハロゲン元素を含む酸化性雰囲気中で熱処理に
よるゲッタリングを行ったが、本実施例においては、ゲート電極を形成後、リン元素を添
加し、５００〜６５０℃の熱処理を２〜１６時間の熱処理を行例を示す。
【０１５７】
まず、実施例１の工程に従って図１０（Ｃ）の状態を得た。次いで、５×１０18〜１×１
０20atoms/cm3（好ましくは１×１０19〜５×１０19atoms/cm3）の濃度となるようにゲー
ト電極をマスクとして活性層にリンの添加を行う。但し、添加すべきリンの濃度は、後の
ゲッタリング工程の温度、時間、さらにはリンドープ領域の面積によって変化するため、
この濃度範囲に限定されるものではない。こうしてリンが添加された領域（以下、リンド
ープ領域という）が形成された。（図１５（Ａ））
【０１５８】
次いで、５００〜６５０℃の熱処理を２〜１６時間加え、珪素膜の結晶化に用いた触媒
元素（本実施例ではニッケル）のゲッタリングを行う。ゲッタリング作用を奏するために
は熱履歴の最高温度から±５０℃程度の温度が必要であるが、結晶化のための熱処理が５
５０〜６００℃で行われるため、５００〜６５０℃の熱処理で十分にゲッタリング作用を
奏することができる。本実施例では６００℃、８時間の熱処理を加えることによってニッ
ケルが矢印（図１５（Ｂ）に示す）
の方向に移動し、リンドープ領域に含まれるリンによってゲッタリングされて捕獲された
。こうしてゲッタリング領域（リンドープ領域に対応する領域）が形成される。これによ
り、リンドープ領域に含まれるニッケルの濃度は２×１０17atoms/cm3以下（好ましくは
１×１０16atoms/cm3以下）にまで低減される。
【０１５９】
次いで、実施例１と同様に第１層間絶縁膜を形成する。（図１５（Ｃ））
【０１６０】
以降の工程は実施例１に従って図１２に示したような半導体装置を完成すればよい。
【０１６１】
また、その他のゲッタリング方法として、高温の硫酸を用いた液相を接触させることに
よりゲッタリングする方法を用いてもよい。
【０１６２】
なお、本実施例の構成は実施例１の構成と組み合わせることが可能である。
【実施例３】
【０１６３】
実施例１における図９（Ａ）に示した熱酸化工程までの工程を経た活性層の結晶構造は
結晶格子に連続性を持つ特異な結晶構造となる。その特徴について以下に説明する。
【０１６４】
実施例１の作製工程に従って形成した結晶質シリコン膜は、微視的に見れば複数の棒状
又は柱状の結晶が集まって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微
鏡法）による観察で容易に確認できた。
【０１６５】
また、電子線回折及びエックス線（Ｘ線）回折を利用すると活性層の表面（チャネルを
形成する部分）が、結晶軸に多少のずれが含まれているものの主たる配向面として｛１１
０｝面を有することを確認できた。本出願人がスポット径約１．５μmの電子線回折写真
を詳細に観察した結果、｛１１０｝面に対応する回折斑点がきれいに現れているが、各斑
点は同心円上に分布を持っていることが確認された。
【０１６６】
また、本出願人は個々の棒状結晶が接して形成する結晶粒界をＨＲ−ＴＥＭ（高分解能
透過型電子顕微鏡法）により観察し、結晶粒界において結晶格子に連続性があることを確
認した。これは観察される格子縞が結晶粒界において連続的に繋がっていることから容易
に確認できた。
【０１６７】
なお、結晶粒界における結晶格子の連続性は、その結晶粒界が「平面状粒界」と呼ばれ
る粒界であることに起因する。本明細書における平面状粒界の定義は、「Characterizati
on of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement ；Ryuichi Sh
imokawa and Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp
.751-758，1988」に記載された「Planar boundary 」である。
【０１６８】
上記論文によれば、平面状粒界には双晶粒界、特殊な積層欠陥、特殊なtwist 粒界など
が含まれる。この平面状粒界は電気的に不活性であるという特徴を持つ。即ち、結晶粒界
でありながらキャリアの移動を阻害するトラップとして機能しないため、実質的に存在し
ないと見なすことができる。
【０１６９】
特に結晶軸（結晶面に垂直な軸）が〈１１０〉軸である場合、｛２１１｝双晶粒界はΣ
３の対応粒界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す指針となるパラメータ
であり、Σ値が小さいほど整合性の良い粒界であることが知られている。
【０１７０】
本出願人が本実施例を実施して得た結晶質シリコン膜を詳細にＴＥＭを用いて観察した
結果、結晶粒界の殆ど（９０％以上、典型的には９５％以上）がΣ３の対応粒界、即ち｛
２１１｝双晶粒界であることが判明した。
【０１７１】
二つの結晶粒の間に形成された結晶粒界において、両方の結晶の面方位が｛１１０｝で
ある場合、｛１１１｝面に対応する格子縞がなす角をθとすると、θ＝70.5°の時にΣ３
の対応粒界となることが知られている。
【０１７２】
本実施例の結晶質シリコン膜は、結晶粒界において隣接する結晶粒の各格子縞がまさに
約70.5°の角度で連続しており、その事からこの結晶粒界は｛２１１｝双晶粒界であると
いう結論に辿り着いた。
【０１７３】
なお、θ＝ 38.9 °の時にはΣ９の対応粒界となるが、この様な他の結晶粒界も存在し
た。
【０１７４】
この様な対応粒界は、同一面方位の結晶粒間にしか形成されない。即ち、本実施例を実
施して得た結晶質シリコン膜は面方位が概略｛１１０｝で揃っているからこそ、広範囲に
渡ってこの様な対応粒界を形成しうる。
【０１７５】
この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶
粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子
が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する結晶質シリコン膜は実質的に結晶粒界が存在し
ない見なすことができる。
【０１７６】
またさらに、７００〜１１５０℃という高い温度での熱処理工程（本実施例における熱
酸化工程またはゲッタリング工程にあたる）によって結晶粒内に存在する欠陥が殆ど消滅
していることがＴＥＭ観察によって確認されている。これはこの熱処理工程の前後で欠陥
数が大幅に低減されていることからも明らかである。
【０１７７】
この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）
によってスピン密度の差となって現れる。現状では本実施例の作製工程に従って作製され
た結晶質シリコン膜のスピン密度は少なくとも 5×1017spins/cm3以下（好ましくは 3×1
017spins/cm3以下）であることが判明している。ただし、この測定値は現存する測定装置
の検出限界に近いので、実際のスピン密度はさらに低いと予想される。
【０１７８】
（ＴＦＴの電気特性に関する知見）
本実施例の活性層を用いたＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特性を示した。本出
願人が試作したＴＦＴ（但し、活性層の膜厚は３０nm、ゲート絶縁膜の膜厚は１００nm）
からは次に示す様なデータが得られている。
【０１７９】
（１）スイッチング性能（オン／オフ動作切り換えの俊敏性）の指標となるサブスレッ
ショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade
（代表的には60〜85mV/decade ）と小さい。
（２）ＴＦＴの動作速度の指標となる電界効果移動度（μFE）が、Ｎチャネル型ＴＦＴ
で 200〜650cm2/Vs （代表的には 300〜500cm2/Vs ）、Ｐチャネル型ＴＦＴで100〜300cm
2/Vs（代表的には 150〜200cm2/Vs）と大きい。
（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖth）が、Ｎチャネル型ＴＦＴで
-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。
【０１８０】
以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であること
が確認されている。なお、本実施例の構成は、実施例１または実施例２の構成とも自由に
組み合わせることが可能である。但し、非晶質半導体膜の結晶化に、実施例１または実施
例２で示したような結晶化を助長する触媒元素を用いていることが重要である。
【実施例４】
【０１８１】
本発明は従来のＭＯＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形成する際に
用いることも可能である。即ち、三次元構造の半導体装置を実現することも可能である。
また、基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社の登録商標）、ＥＬＴＲＡ
Ｎ（キャノン株式会社の登録商標）などのＳＯＩ基板を用いることも可能である。
【０１８２】
なお、本実施例の構成は、実施例１または実施例２の構成とも自由に組み合わせること
が可能である。
【実施例５】
【０１８３】
本発明はアクティブマトリクス型ＥＬディスプレイに適用することも可能である。その
例を図１６に示す。
【０１８４】
図１６はアクティブマトリクス型ＥＬディスプレイの回路図である。８１は表示領域を
表しており、その周辺にはＸ方向駆動回路８２、Ｙ方向駆動回路８３が設けられている。
また、表示領域８１の各画素は、スイッチ用ＴＦＴ８４、保持容量８５、電流制御用ＴＦ
Ｔ８６、有機ＥＬ素子８７を有し、スイッチ用ＴＦＴ８４にＸ方向信号線８８a（または
８８b）、Ｙ方向信号線８９a（または８９b、８９c）が接続される。また、電流制御用Ｔ
ＦＴ８６には、電源線９０a、９０bが接続される。
【０１８５】
本実施例のアクティブマトリクス型ＥＬディスプレイでは、Ｘ方向駆動回路８２、Ｙ方向
駆動回路８３に用いられるＴＦＴを図１１（Ｂ）のｐチャネル型ＴＦＴ１１０１、ｎチャ
ネル型ＴＦＴ１１０２または１１０３を組み合わせて形成する。また、スイッチ用ＴＦＴ
８４や電流制御用ＴＦＴ８６のＴＦＴを図５（Ｂ）のｎチャネル型ＴＦＴ１１０４で形成
する。
【０１８６】
なお、本実施例のアクティブマトリクス型ＥＬディスプレイに対して、実施例１または
実施例２の構成を組み合わせても良い。
【実施例６】
【０１８７】
実施例１によって作製された液晶表示装置には、ＴＮ液晶以外にも様々な液晶を用いる
ことが可能である。例えば、1998, SID, "Characteristics and Driving Scheme of Poly
mer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast R
atio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A
Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle wi
th Fast Response Time" by T. Yoshida et al.や、1996, J. Mater. Chem. 6(4), 671-6
73, "Thresholdless antiferroelectricity in liquid crystals and its application t
o displays" by S. Inui et al.や、米国特許第5594569 号に開示された液晶を用いるこ
とが可能である。
【０１８８】
ある温度域において反強誘電相を示す液晶を反強誘電性液晶という。反強誘電性液晶を
有する混合液晶には、電場に対して透過率が連続的に変化する電気光学応答特性を示す、
無しきい値反強誘電性混合液晶と呼ばれるものがある。この無しきい値反強誘電性混合液
晶は、Ｖ字型の電気光学応答特性を示すものがあり、その駆動電圧が約±２．５Ｖ程度（
セル厚約１μｍ〜２μｍ）のものも見出されている。
【０１８９】
ここで、Ｖ字型の電気光学応答を示す無しきい値反強誘電性混合液晶の印加電圧に対す
る光透過率の特性を示す例を図１７に示す。図１７に示すグラフの縦軸は透過率（任意単
位）、横軸は印加電圧である。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表
示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層
の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏
光板の透過軸に対してほぼ直角（クロスニコル）に設定されている。
【０１９０】
図１７に示されるように、このような無しきい値反強誘電性混合液晶を用いると、低電
圧駆動かつ階調表示が可能となることがわかる。
【０１９１】
このような低電圧駆動の無しきい値反強誘電性混合液晶をアナログドライバを有する液
晶表示装置に用いた場合には、画像信号のサンプリング回路の電源電圧を、例えば、５Ｖ
〜８Ｖ程度に抑えることが可能となる。よって、ドライバの動作電源電圧を下げることが
でき、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１９２】
また、このような低電圧駆動の無しきい値反強誘電性混合液晶をデジタルドライバを有
する液晶表示装置に用いた場合にも、Ｄ／Ａ変換回路の出力電圧を下げることができるの
で、Ｄ／Ａ変換回路の動作電源電圧を下げることができ、ドライバの動作電源電圧を低く
することができる。よって、液晶表示装置の低消費電力化および高信頼性が実現できる。
【０１９３】
よって、このような低電圧駆動の無しきい値反強誘電性混合液晶を用いることは、比較
的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍま
たは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。
【０１９４】
また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率
が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画
素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を線順次駆動と
することにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長く
し、保持容量が小さくてもそれを補うようにしてもよい。
【０１９５】
なお、このような無しきい値反強誘電性混合液晶を用いることによって低電圧駆動が実
現されるので、液晶表示装置の低消費電力が実現される。
【０１９６】
なお、図１７に示すような電気光学特性を有する液晶であれば、いかなるものも本発明
の液晶表示装置の表示部として用いることができる。
【０１９７】
また、本実施例の構成は、実施例１または実施例２の構成とも自由に組み合わせること
が可能である。
【実施例７】
【０１９８】
本願発明を実施して形成されたＣＭＯＳ回路や画素マトリクス回路は様々な電気光学装
置（アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ＥＬディスプレ
イ、アクティブマトリクス型ＥＣディスプレイ）に用いることができる。即ち、それら電
気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【０１９９】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型
またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナ
ビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電
話または電子書籍等）などが挙げられる。それらの一例を図１８、図１９、及び図２０に
示す。
【０２００】
図１８（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、
表示部２００３、キーボード２００４で構成される。本願発明を画像入力部２００２、表
示部２００３やその他の駆動回路に適用することができる。
【０２０１】
図１８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入力部２１
０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願
発明を表示部２１０２、音声入力部２１０３やその他の駆動回路に適用することができる
。
【０２０２】
図１８（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１
、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５で構成さ
れる。本願発明は表示部２２０５やその他の駆動回路に適用できる。
【０２０３】
図１８（Ｄ）はゴーグル型ディスプレイであり、本体２３０１、表示部２３０２、アー
ム部２３０３で構成される。本発明は表示部２３０２やその他の駆動回路に適用すること
ができる。
【０２０４】
図１８（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレ
ーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４
、操作スイッチ２４０５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇ
ｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲー
ムやインターネットを行うことができる。本発明は表示部２４０２やその他の駆動回路に
適用することができる。
【０２０５】
図１８（Ｆ）はデジタルカメラであり、本体２５０１、表示部２５０２、接眼部２５０
３、操作スイッチ２５０４、受像部（図示しない）で構成される。本願発明を表示部２５
０２やその他の駆動回路に適用することができる。
【０２０６】
図１９（Ａ）はフロント型プロジェクターであり、投射装置２６０１、スクリーン２６
０２等を含む。本発明は投射装置２６０１の一部を構成する液晶表示装置２８０８やその
他の信号制御回路に適用することができる。
【０２０７】
図１９（Ｂ）はリア型プロジェクターであり、本体２７０１、投射装置２７０２、ミラ
ー２７０３、スクリーン２７０４等を含む。本発明は投射装置２７０２の一部を構成する
液晶表示装置２８０８やその他の信号制御回路に適用することができる。
【０２０８】
なお、図１９（Ｃ）は、図１９（Ａ）及び図１９（Ｂ）中における投射装置２６０１、
２７０２の構造の一例を示した図である。投射装置２６０１、２７０２は、光源光学系２
８０１、ミラー２８０２、２８０４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０９、投射光学系２８１０で構成され
る。投射光学系２８１０は、投射レンズを含む光学系で構成される。本実施例は三板式の
例を示したが、特に限定されず、例えば単板式であってもよい。また、図１９（Ｃ）中に
おいて矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、
位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２０９】
また、図１９（Ｄ）は、図１９（Ｃ）中における光源光学系２８０１の構造の一例を示
した図である。本実施例では、光源光学系２８０１は、リフレクター２８１１、光源２８
１２、レンズアレイ２８１３、２８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１９（Ｄ）に示した光源光学系は一例であって特に限定されない。
例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相
差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０２１０】
ただし、図１９に示したプロジェクターにおいては、透過型の電気光学装置を用いた場
合を示しており、反射型の電気光学装置及びＥＬ表示装置での適用例は図示していない。
【０２１１】
図２０（Ａ）は携帯電話であり、本体２９０１、音声出力部２９０２、音声入力部２９
０３、表示部２９０４、操作スイッチ２９０５、アンテナ２９０６等を含む。本願発明を
音声出力部２９０２、音声入力部２９０３、表示部２９０４やその他の駆動回路に適用す
ることができる。
【０２１２】
図２０（Ｂ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００
３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。本発明は表
示部３００２、３００３やその他の駆動回路に適用することができる。
【０２１３】
図２０（Ｃ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３
等を含む。本発明は表示部３１０３に適用することができる。本発明のディスプレイは特
に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。
【０２１４】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の電子機器は実施例１〜６のどのような組み合わせから
なる構成を用いても実現することができる。
【実施例８】
【０２１５】
本実施例では、本発明を用いてＥＬ（エレクトロルミネセンス）表示装置を作製した例
について説明する。なお、図２３（Ａ）は本発明のＥＬ表示装置の上面図であり、図２３
（Ｂ）はその断面図である。
【０２１６】
図２３（Ａ）において、４００１は基板、４００２は画素部、４００３はソース側駆動
回路、４００４はゲート側駆動回路であり、それぞれの駆動回路は配線４００５を経てＦ
ＰＣ（フレキシブルプリントサーキット）４００６に至り、外部機器へと接続される。
【０２１７】
このとき、画素部４００２、ソース側駆動回路４００３及びゲート側駆動回路４００４
を囲むようにして第１シール材４１０１、カバー材４１０２、充填材４１０３及び第２シ
ール材４１０４が設けられている。
【０２１８】
また、図２３（Ｂ）は図２３（Ａ）をＡ−Ａ’で切断した断面図に相当し、基板４００
１の上にソース側駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを図示している。）４２０１及び画素部４００２に含まれる
電流制御用ＴＦＴ（ＥＬ素子への電流を制御するＴＦＴ）４２０２が形成されている。
【０２１９】
本実施例では、駆動ＴＦＴ４２０１には図１２のｐチャネル型ＴＦＴまたはｎチャネル
型ＴＦＴと同じ構造のＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には図１２のｐチャ
ネル型ＴＦＴと同じ構造のＴＦＴが用いられる。また、画素部４００２には電流制御用Ｔ
ＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２２０】
駆動ＴＦＴ４２０１及び画素ＴＦＴ４２０２の上には樹脂材料でなる層間絶縁膜（平坦
化膜）４３０１が形成され、その上に画素ＴＦＴ４２０２のドレインと電気的に接続する
画素電極（陽極）４３０２が形成される。画素電極４３０２としては仕事関数の大きい透
明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸
化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いる
ことができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２２１】
そして、画素電極４３０２の上には絶縁膜４３０３が形成され、絶縁膜４３０３は画素
電極４３０２の上に開口部が形成されている。この開口部において、画素電極４３０２の
上にはＥＬ（エレクトロルミネッセンス）層４３０４が形成される。ＥＬ層４３０４は公
知の有機ＥＬ材料または無機ＥＬ材料を用いることができる。また、有機ＥＬ材料には低
分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い
。
【０２２２】
ＥＬ層４３０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また
、ＥＬ層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由
に組み合わせて積層構造または単層構造とすれば良い。
【０２２３】
ＥＬ層４３０４の上には周期表の１族または２族に属する元素を含む導電膜（代表的に
はアルミニウム、銅もしくは銀に、アルカリ金属元素もしくはアルカリ土類金属元素を含
ませた導電膜）からなる陰極４３０５が形成される。また、陰極４３０５とＥＬ層４３０
４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、真空中で両
者を連続成膜するか、ＥＬ層４３０４を窒素または希ガス雰囲気で形成し、酸素や水分に
触れさせないまま陰極４３０５を形成するといった工夫が必要である。本実施例ではマル
チチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜
を可能とする。
【０２２４】
そして陰極４３０５は４３０６で示される領域において配線４００５に電気的に接続さ
れる。配線４００５は陰極４３０５に所定の電圧を与えるための配線であり、異方導電性
フィルム４３０７を介してＦＰＣ４００６に電気的に接続される。
【０２２５】
以上のようにして、画素電極（陽極）４３０２、ＥＬ層４３０４及び陰極４３０５から
なるＥＬ素子が形成される。このＥＬ素子は、第１シール材４１０１及び第１シール材４
１０１によって基板４００１に貼り合わされたカバー材４１０２で囲まれ、充填材４１０
３により封入されている。
【０２２６】
カバー材４１０２としては、ガラス材、金属材（代表的にはステンレス材）、セラミッ
クス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラス
チック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ  Ｐｌａｓｔ
ｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエス
テルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホ
イルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２２７】
但し、ＥＬ素子からの光の放射方向がカバー材側に向かう場合にはカバー材は透明でな
ければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまた
はアクリルフィルムのような透明物質を用いる。
【０２２８】
また、充填材４１０３としては紫外線硬化樹脂または熱硬化樹脂を用いることができ、
ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹
脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いる
ことができる。この充填材４１０３の内部に吸湿性物質（好ましくは酸化バリウム）もし
くは酸素を吸着しうる物質を設けておくとＥＬ素子の劣化を抑制できる。
【０２２９】
また、充填材４１０３の中にスペーサを含有させてもよい。このとき、スペーサを酸化
バリウムで形成すればスペーサ自体に吸湿性をもたせることが可能である。また、スペー
サを設けた場合、スペーサからの圧力を緩和するバッファ層として陰極４３０５上に樹脂
膜を設けることも有効である。
【０２３０】
また、配線４００５は異方導電性フィルム４３０７を介してＦＰＣ４００６に電気的に
接続される。配線４００５は画素部４００２、ソース側駆動回路４００３及びゲート側駆
動回路４００４に送られる信号をＦＰＣ４００６に伝え、ＦＰＣ４００６により外部機器
と電気的に接続される。
【０２３１】
また、本実施例では第１シール材４１０１の露呈部及びＦＰＣ４００６の一部を覆うよ
うに第２シール材４１０４を設け、ＥＬ素子を徹底的に外気から遮断する構造となってい
る。こうして図２３（Ｂ）の断面構造を有するＥＬ表示装置となる。
【０２３２】
ここで画素部のさらに詳細な断面構造を図２４に、上面構造を図２５（Ａ）に、回路図
を図２５（Ｂ）に示す。図２４、図２５（Ａ）及び図２５（Ｂ）では共通の符号を用いる
ので互いに参照すれば良い。
【０２３３】
図２４において、基板４４０１上に設けられたスイッチング用ＴＦＴ４４０２は図１２
のｎチャネル型ＴＦＴ１１０２を用いて形成される。従って、構造の説明はｎチャネル型
ＴＦＴ１１０２の説明を参照すれば良い。また、４４０３で示される配線は、スイッチン
グ用ＴＦＴ４４０２のゲート電極４４０４a、４４０４bを電気的に接続するゲート配線で
ある。
【０２３４】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが
、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプ
ルゲート構造であっても良い。
【０２３５】
また、スイッチング用ＴＦＴ４４０２のドレイン配線４４０５は電流制御用ＴＦＴ４４
０６のゲート電極４４０７に電気的に接続されている。なお、電流制御用ＴＦＴ４４０６
は図１２のｐチャネル型ＴＦＴ１１０１を用いて形成される。
従って、構造の説明はｐチャネル型ＴＦＴ１１０１の説明を参照すれば良い。なお、本実
施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構
造であっても良い。
【０２３６】
スイッチング用ＴＦＴ４４０２及び電流制御用ＴＦＴ４４０６の上には第１パッシベー
ション膜４４０８が設けられ、その上に樹脂からなる平坦化膜４４０９が形成される。平
坦化膜４４０９を用いてＴＦＴによる段差を平坦化することは非常に重要である。後に形
成されるＥＬ層は非常に薄いため、段差が存在することによって発光不良を起こす場合が
ある。従って、ＥＬ層をできるだけ平坦面に形成しうるように画素電極を形成する前に平
坦化しておくことが望ましい。
【０２３７】
また、４４１０は透明導電膜からなる画素電極（ＥＬ素子の陽極）であり、電流制御用
ＴＦＴ４４０６のドレイン配線４４１７に電気的に接続される。透明導電膜としては、酸
化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、
酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウム
を添加したものを用いても良い。
【０２３８】
画素電極４４１０の上にはＥＬ層４４１１が形成される。なお、図２４では一画素しか
図示していないが、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応したＥＬ層
を作り分けている。また、本実施例では蒸着法により低分子系有機ＥＬ材料を形成してい
る。具体的には、正孔注入層として２０ｎｍ厚の銅フタロシアニン（ＣｕＰｃ）膜を設け
、その上に発光層として７０ｎｍ厚のトリス−８−キノリノラトアルミニウム錯体（Ａｌ
ｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナクリドン、ペリレンもしくはＤＣＭ
１といった蛍光色素を添加することで発光色を制御することができる。
【０２３９】
但し、以上の例はＥＬ層として用いることのできる有機ＥＬ材料の一例であって、これ
に限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わ
せてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い
。例えば、本実施例では低分子系有機ＥＬ材料をＥＬ層として用いる例を示したが、高分
子系有機ＥＬ材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無
機材料を用いることも可能である。
これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０２４０】
次に、ＥＬ層４４１１の上には導電膜からなる陰極４４１２が設けられる。本実施例の
場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のＭｇＡｇ
膜（マグネシウムと銀との合金膜）を用いても良い。陰極材料としては、周期表の１族も
しくは２族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれ
ば良い。
【０２４１】
この陰極４４１２まで形成された時点でＥＬ素子４４１３が完成する。なお、ここでい
うＥＬ素子４４１３は、画素電極（陽極）４４１０、ＥＬ層４４１１及び陰極４４１２で
形成されたコンデンサを指す。
【０２４２】
次に、本実施例における画素の上面構造を図２５（Ａ）を用いて説明する。スイッチン
グ用ＴＦＴ４４０２のソースはソース配線４４１５に接続され、ドレインはドレイン配線
４４０５に接続される。また、ドレイン配線４４０５は電流制御用ＴＦＴ４４０６のゲー
ト電極４４０７に電気的に接続される。また、電流制御用ＴＦＴ４４０６のソースは電流
供給線４４１６に電気的に接続され、ドレインはドレイン配線４４１７に電気的に接続さ
れる。また、ドレイン配線４４１７は点線で示される画素電極（陽極）４４１８に電気的
に接続される。
【０２４３】
このとき、４４１９で示される領域には保持容量が形成される。保持容量４４１９は、
電流供給線４４１６と電気的に接続された半導体膜４４２０、ゲート絶縁膜と同一層の絶
縁膜（図示せず）及びゲート電極４４０７との間で形成される。また、ゲート電極４４０
７、第１層間絶縁膜と同一の層（図示せず）及び電流供給線４４１６で形成される容量も
保持容量として用いることが可能である。
【実施例９】
【０２４４】
本実施例では、実施例８とは異なる画素構造を有したＥＬ表示装置について説明する。
説明には図２６を用いる。なお、図２５と同一の符号が付してある部分については実施例
８の説明を参照すれば良い。
【０２４５】
図２６では電流制御用ＴＦＴ４５０１として図１２のｎチャネル型ＴＦＴ１１０２と同
一構造のＴＦＴを用いる。勿論、電流制御用ＴＦＴ４５０１のゲート電極４５０２はスイ
ッチング用ＴＦＴ４４０２のドレイン配線４４０５に電気的に接続されている。また、電
流制御用ＴＦＴ４５０１のドレイン配線４５０３は画素電極４５０４に電気的に接続され
ている。
【０２４６】
本実施例では、導電膜からなる画素電極４５０４がＥＬ素子の陰極として機能する。具
体的には、アルミニウムとリチウムとの合金膜を用いるが、周期表の１族もしくは２族に
属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【０２４７】
画素電極４５０４の上にはＥＬ層４５０５が形成される。なお、図２６では一画素しか
図示していないが、本実施例ではＧ（緑）に対応したＥＬ層を蒸着法及び塗布法（好まし
くはスピンコーティング法）により形成している。具体的には、電子注入層として２０ｎ
ｍ厚のフッ化リチウム（ＬｉＦ）膜を設け、その上に発光層として７０ｎｍ厚のＰＰＶ（
ポリパラフェニレンビニレン）膜を設けた積層構造としている。
【０２４８】
次に、ＥＬ層４５０５の上には透明導電膜からなる陽極４５０６が設けられる。本実施
例の場合、透明導電膜として酸化インジウムと酸化スズとの化合物もしくは酸化インジウ
ムと酸化亜鉛との化合物からなる導電膜を用いる。
【０２４９】
この陽極４５０６まで形成された時点でＥＬ素子４５０７が完成する。なお、ここでい
うＥＬ素子４５０７は、画素電極（陰極）４５０４、ＥＬ層４５０５及び陽極４５０６で
形成されたコンデンサを指す。
【０２５０】
ＥＬ素子に加える電圧が１０Ｖ以上といった高電圧の場合には、電流制御用ＴＦＴ４５０
１においてホットキャリア効果による劣化が顕在化してくる。このような場合に、電流制
御用ＴＦＴ４５０１として本発明の構造のｎチャネル型ＴＦＴを用いることは有効である
。
【０２５１】
また、本実施例の電流制御用ＴＦＴ４５０１はゲート電極４５０２とＬＤＤ領域４５０
９との間にゲート容量と呼ばれる寄生容量を形成する。このゲート容量を調節することで
図２５（Ａ）、（Ｂ）に示した保持容量４４１９と同等の機能を持たせることも可能であ
る。特に、ＥＬ表示装置をデジタル駆動方式で動作させる場合においては、保持容量のキ
ャパシタンスがアナログ駆動方式で動作させる場合よりも小さくて済むため、ゲート容量
で保持容量を代用しうる。
【０２５２】
なお、ＥＬ素子に加える電圧が１０Ｖ以下、好ましくは５Ｖ以下となった場合、上記ホ
ットキャリア効果による劣化はさほど問題とならなくなるため、図２６においてＬＤＤ領
域４５０９を省略した構造のｎチャネル型ＴＦＴを用いても良い。
【実施例１０】
【０２５３】
本実施例では、実施例８もしくは実施例９に示したＥＬ表示装置の画素部に用いること
ができる画素構造の例を図２７（Ａ）〜（Ｃ）に示す。なお、本実施例において、４６０
１はスイッチング用ＴＦＴ４６０２のソース配線、４６０３はスイッチング用ＴＦＴ４６
０２のゲート配線、４６０４は電流制御用ＴＦＴ、４６０５はコンデンサ、４６０６、４
６０８は電流供給線、４６０７はＥＬ素子とする。
【０２５４】
図２７（Ａ）は、二つの画素間で電流供給線４６０６を共通とした場合の例である。即
ち、二つの画素が電流供給線４６０６を中心に線対称となるように形成されている点に特
徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさらに高精
細化することができる。
【０２５５】
また、図２７（Ｂ）は、電流供給線４６０８をゲート配線４６０３と平行に設けた場合
の例である。なお、図２７（Ｂ）では電流供給線４６０８とゲート配線４６０３とが重な
らないように設けた構造となっているが、両者が異なる層に形成される配線であれば、絶
縁膜を介して重なるように設けることもできる。この場合、電流供給線４６０８とゲート
配線４６０３とで専有面積を共有させることができるため、画素部をさらに高精細化する
ことができる。
【０２５６】
また、図２７（Ｃ）は、図２７（Ｂ）の構造と同様に電流供給線４６０８をゲート配線
４６０３ａ、４６０３ｂと平行に設け、さらに、二つの画素を電流供給線４６０８を中心
に線対称となるように形成する点に特徴がある。また、電流供給線４６０８をゲート配線
４６０３のいずれか一方と重なるように設けることも有効である。この場合、電流供給線
の本数を減らすことができるため、画素部をさらに高精細化することができる。
【実施例１１】
【０２５７】
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２８（Ａ）
、（Ｂ）に示す。なお、本実施例において、４７０１はスイッチング用ＴＦＴ４７０２の
ソース配線、４７０３はスイッチング用ＴＦＴ４７０２のゲート配線、４７０４は電流制
御用ＴＦＴ、４７０５はコンデンサ（省略することも可能）、４７０６は電流供給線、、
４７０７は電源制御用ＴＦＴ、４７０９は電源制御用ゲート配線、４７０８はＥＬ素子と
する。電源制御用ＴＦＴ４７０７の動作については特願平１１−３４１２７２号を参照す
ると良い。
【０２５８】
また、本実施例では電源制御用ＴＦＴ４７０７を電流制御用ＴＦＴ４７０４とＥＬ素子
４７０８との間に設けているが、電源制御用ＴＦＴ４７０７とＥＬ素子４７０８との間に
電流制御用ＴＦＴ４７０４が設けられた構造としても良い。また、電源制御用ＴＦＴ４７
０７は電流制御用ＴＦＴ４７０４と同一構造とするか、同一の活性層で直列させて形成す
るのが好ましい。
【０２５９】
また、図２８（Ａ）は、二つの画素間で電流供給線４７０６を共通とした場合の例であ
る。即ち、二つの画素が電流供給線４７０６を中心に線対称となるように形成されている
点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。
【０２６０】
また、図２８（Ｂ）は、ゲート配線４７０３と平行に電流供給線４７１０を設け、ソー
ス配線４７０１と平行に電源制御用ゲート配線４７１１を設けた場合の例である。なお、
図２８（Ｂ）では電流供給線４７１０とゲート配線４７０３とが重ならないように設けた
構造となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なる
ように設けることもできる。この場合、電流供給線４７１０とゲート配線４７０３とで専
有面積を共有させることができるため、画素部をさらに高精細化することができる。
【実施例１２】
【０２６１】
本実施例では、本発明を実施したＥＬ表示装置の画素構造の例を図２９（Ａ）
、（Ｂ）に示す。なお、本実施例において、４８０１はスイッチング用ＴＦＴ４８０２の
ソース配線、４８０３はスイッチング用ＴＦＴ４８０２のゲート配線、４８０４は電流制
御用ＴＦＴ、４８０５はコンデンサ（省略することも可能）、４８０６は電流供給線、、
４８０７は消去用ＴＦＴ、４８０８は消去用ゲート配線、４８０９はＥＬ素子とする。消
去用ＴＦＴ４８０７の動作については特願平１１−３３８７８６号を参照すると良い。
【０２６２】
消去用ＴＦＴ４８０７のドレインは電流制御用ＴＦＴ４８０４のゲートに接続され、電
流制御用ＴＦＴ４８０４のゲート電圧を強制的に変化させることができるようになってい
る。なお、消去用ＴＦＴ４８０７はｎチャネル型ＴＦＴとしてもｐチャネル型ＴＦＴとし
ても良いが、オフ電流を小さくできるようにスイッチング用ＴＦＴ４８０２と同一構造と
することが好ましい。
【０２６３】
また、図２９（Ａ）は、二つの画素間で電流供給線４８０６を共通とした場合の例であ
る。即ち、二つの画素が電流供給線４８０６を中心に線対称となるように形成されている
点に特徴がある。この場合、電流供給線の本数を減らすことができるため、画素部をさら
に高精細化することができる。
【０２６４】
また、図２９（Ｂ）は、ゲート配線４８０３と平行に電流供給線４８１０を設け、ソー
ス配線４８０１と平行に消去用ゲート配線４８１１を設けた場合の例である。なお、図２
９（Ｂ）では電流供給線４８１０とゲート配線４８０３とが重ならないように設けた構造
となっているが、両者が異なる層に形成される配線であれば、絶縁膜を介して重なるよう
に設けることもできる。この場合、電流供給線４８１０とゲート配線４８０３とで専有面
積を共有させることができるため、画素部をさらに高精細化することができる。
【実施例１３】
【０２６５】
また、本発明を実施したＥＬ表示装置は画素内にいくつのＴＦＴを設けた構造としても
良い。例えば、四つ乃至六つまたはそれ以上のＴＦＴを設けても構わない。本発明はＥＬ
表示装置の画素構造に限定されずに実施することが可能である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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