(57)【要約】      （修正有）【課題】アバランシェ降伏の回避が可能な半導体装置を提供する。【解決手段】一端がソース電極１９側に位置し他端がＮ型ドリフト層１０に位置した第３電極１６と、一端がソース電極１９側に位置し他端がＮ型ドリフト層１０に位置したフローティング電極１７を持つ半導体装置において、フローティング電極１７とドレイン電極１８間の容量をCfd、フローティング電極１７とソース電極１９間の容量をCfs、ドレイン電極１８とソース電極１９間の電圧をVds、フローティング電極１７の閾値電圧をVthとした時のドレイン電極１８とソース電極１９間の電圧BV0=((Cfs+Cfd)/Cfd)×Vthが、フローティング電極１７は無く全てゲート電極１６である場合のアバランシェ降伏が起こる耐圧BV1に比べて小さくする。【選択図】図１
2014216573.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層に電気的に接続する第１電極と、
前記第１電極とは反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層に接し前記第１半導体層とは反対側に選択的に設けられた第２導電型の
第３半導体層と、
前記第２半導体層に接し前記第１半導体層とは反対側に選択的に設けられた第１導電型の
第４半導体層と、
前記第３及び第４半導体層に電気的に接続する第２電極と、
一端が前記第２電極側に位置し、他端が前記第１半導体層に位置した第３電極と、
一端が前記第２電極側に位置し、他端が前記第１半導体層に位置したフローティング電極
と、
前記第３電極及び前記フローティング電極の周囲に設けられた第１絶縁膜と、
前記第３電極及び前記フローティング電極に接し前記第１電極とは反対側に設けられた第
２絶縁膜と、を備えており、
オフ状態で前記第１電極と前記第２電極間に電圧が印加された時に、フローティング電極
を囲む第１絶縁膜の側部に電子電流が流れることを特徴とする半導体装置。
【請求項２】
前記フローティング電極と前記第１電極の間の容量をＣｆｄ、
前記フローティング電極と前記第２電極の間の容量をＣｆｓ、
前記前記第１電極と前記第２電極間の電圧をＶｄｓ、
前記フローティング電極の閾値電圧をＶｔｈ、
前記フローティング電極が無く、全て前記第３電極であった場合のアバランシェブレーク
ダウンが起こる耐圧をＢＶ１とした場合、
前記第１電極と前記第２電極間の電圧
ＢＶ０＝（（Ｃｆｓ＋Ｃｆｄ）／Ｃｆｄ）×Ｖｔｈが、ＢＶ１より小さいことを特徴とす
る請求項１に記載の半導体装置。
【請求項３】
前記第１半導体層より不純物濃度が高い第１導電型の第５半導体層は、前記第１導電型
の第１半導体層と前記第１電極の間に設けられたことを特徴とする請求項１または２に記
載の半導体装置。
【請求項４】
第１導電型の第１半導体層と、
前記第１半導体層に電気的に接続する第１電極と、
前記第１電極とは反対側に設けられた第２導電型の第２半導体層と、
前記第２半導体層に接し前記第１半導体層とは反対側に選択的に設けられた第２導電型の
第３半導体層と、
前記第２半導体層に接し前記第１半導体層とは反対側に選択的に設けられた第１導電型の
第４半導体層と、
前記第３及び第４半導体層に電気的に接続する第２電極と、
一端が前記第２電極側に位置し、他端が前記第１半導体層に位置した第２電極と、
一端が前記第２電極側に位置し、他端が前記第１半導体層に位置した第３電極と、
一端が前記第２電極側に位置し、他端が前記第１半導体層に位置したフローティング電極
と、
前記第２電極、前記第３電極、及び前記フローティング電極の周囲に設けられた第１絶縁
膜と、
前記第２電極、前記第３電極、及び前記フローティング電極に接し前記第１電極とは反対
側に設けられた第２絶縁膜と、を備えており、
オフ状態で前記第１電極と前記第２電極間に電圧が印加された時に、フローティング電極
を囲む第１絶縁膜の側部に電子電流が流れることを特徴とする半導体装置。
【請求項５】
前記フローティング電極と前記第１電極の間の容量をＣｆｄ、
前記フローティング電極と前記第２電極の間の容量をＣｆｓ、
前記前記第１電極と前記第２電極間の電圧をＶｄｓ、
前記フローティング電極の閾値電圧をＶｔｈ、
前記フローティング電極が無く、全て前記第３電極であった場合のアバランシェブレーク
ダウンが起こる耐圧をＢＶ１とした場合、
前記第１電極と前記第２電極間の電圧
ＢＶ０＝（（Ｃｆｓ＋Ｃｆｄ）／Ｃｆｄ）×Ｖｔｈが、ＢＶ１より小さいことを特徴とす
る請求項４に記載の半導体装置。
【請求項６】
前記第１半導体層より不純物濃度が高い第１導電型の第５半導体層は、前記第１導電型
の第１半導体層と前記第１電極の間に設けられたことを特徴とする請求項４または５に記
載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、電力用の半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）は大電流
、高耐圧のスイッチング電源市場に加え、ノート型ＰＣをはじめとする移動体通信機器な
どの省エネルギー用スイッチング市場での使用が急増している。パワーマネジメント回路
や、リチウムイオン電池の安全回路などに使用されるため、電池電圧で直接に駆動できる
低電圧駆動化、低オン抵抗化、及び高耐圧特性などを実現するように設計される。
【０００３】
これらのデバイスはモーター制御などにも用いられることがあるため、誘導性負荷でスイ
ッチングする能力が求められる。誘導性負荷のスイッチング動作オフ時に、誘導起電力の
影響によるサージ電圧が、ＭＯＳＦＥＴの耐圧を超えた場合には、アバランシェ降伏が起
こるという問題がある。この問題を解決する手段として、例えばアクティブクランプ回路
が知られている。これはゲート・ドレイン間に素子の定格電圧以上の耐圧のダイオードを
配置して、誘導性負荷のスイッチング動作オフの時に、ドレイン電圧が上昇するとアバラ
ンシェ状態となる前にゲート・ドレイン間に接続されたダイオードがブレークダウンする
ことでゲートの電圧が上昇してチャネルがオンするものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１２−６４８４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、アバランシェ降伏の回避が可能な半導体装置を提供す
ることである。
【課題を解決するための手段】
【０００６】
上記課題を達成するために、実施形態の半導体装置は、第１導電型の第１半導体層と、前
記第１半導体層に電気的に接続する第１電極と、前記第１電極とは反対側に設けられた第
２導電型の第２半導体層と、前記第２半導体層に接し前記第１半導体層とは反対側に選択
的に設けられた第２導電型の第３半導体層と、前記第２半導体層に接し前記第１半導体層
とは反対側に選択的に設けられた第１導電型の第４半導体層と、前記第３及び第４半導体
層に電気的に接続する第２電極と、一端が前記第２電極側に位置し、他端が前記第１半導
体層に位置した第３電極と、一端が前記第２電極側に位置し、他端が前記第１半導体層に
位置したフローティング電極と、前記第３電極及び前記フローティング電極の周囲に設け
られた第１絶縁膜と、前記第３電極及び前記フローティング電極に接し前記第１電極とは
反対側に設けられた第２絶縁膜と、を備えている。
【０００７】
また、前記フローティング電極と前記第１電極間の容量をＣｆｄ、前記フローティング電
極と前記第２電極間の容量をＣｆｓ、前記第１電極と前記第２電極間の電圧をＶｄｓ、前
記フローティング電極の閾値電圧をＶｔｈとした時の前記第１電極と前記第２電極間の電
圧ＢＶ０＝（（Ｃｆｓ＋Ｃｆｄ）／Ｃｆｄ）×Ｖｔｈが、前記フローティング電極が無く
、全て前記第３電極であった場合のアバランシェブレークダウンが起こる耐圧ＢＶ１に比
べて小さく、オフ状態の時に前記フローティング電極に閾値電圧Ｖｔｈを超える電圧が掛
かると前記フローティング電極を囲む第１絶縁膜の側部に電子電流が流れることを特徴と
する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る半導体装置の断面図。
【図２】第２の実施形態に係る半導体装置の断面図。
【図３】第３の実施形態に係る半導体装置の断面図。
【図４】第４の実施形態に係る半導体装置の断面図。
【発明を実施するための形態】
【０００９】
以下、実施形態の半導体装置を図面を参照して説明する。なお、実施例中では、第１導電
型をＮ型とし、第２導電型をＰ型とし説明するが、両者を入れ替えて実施することも可能
である。Ｎ型不純物層として、Ｎ，Ｎ＋の記号を用いる場合は、その層中のＮ型不純物濃
度は、Ｎ＜Ｎ＋の順に高いものとする。Ｐ型不純物層に関しても同様である。なお、本実
施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
第１の実施形態の半導体装置を図１を参照して説明する。図１は第１の実施形態に係る半
導体装置１の断面図である。半導体装置１は、Ｎ型ドリフト層１０（第１半導体層）、Ｐ
型ベース層１１（第２半導体層）、Ｐ＋型コンタクト層１２（第３半導体層）、Ｎ＋型ソ
ース層１３（第４半導体層）、ゲート絶縁膜１４（第１絶縁膜）、層間絶縁膜１５（第２
絶縁膜）、ゲート電極１６（第３電極）、フローティング電極１７、ドレイン電極１８（
第１電極）、及びソース電極１９（第２電極）を有する。
【００１１】
ドレイン電極１８は、Ｎ型ドリフト層１０に接し電気的に接続して設けられている。Ｐ型
ベース層１１は、Ｎ型ドリフト層１０に接してドレイン電極１８とは反対側に設けられて
いる。Ｐ＋型コンタクト層１２は、Ｐ型ベース層１１に接しＮ型ドリフト層１０とは反対
側に設けられる。Ｎ＋型ソース層１３は、Ｐ＋型コンタクト層１２を挟み込むように、Ｐ
型ベース層１１に接して選択的に設けられる。ソース電極１９は、Ｐ＋型コンタクト層１
２及びＮ＋型ソース層１３に接して設けられる。
【００１２】
Ｎ型ドリフト層１０は、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）や窒化ガリウム
（ＧａＮ）などを用いることができる。ソース電極１９とドレイン電極１８は、例えばポ
リシリコンにより構成される。
【００１３】
ゲート電極１６及びフローティング電極１７は、一端がソース電極１９側に位置し、他端
がＮ型ドリフト層１０に位置して設けられる。フローティング電極１７は、ゲート電極１
６に対して１本間隔などのように規則的に配置される。第１絶縁膜は、ゲート電極１６及
びフローティング電極１７を囲んで設けられている。
【００１４】
また、ゲート電極１６及びフローティング電極１７の側部には、Ｐ型ベース層１１が設け
られ、一端領域には、Ｎ＋型ソース層１３が設けられている。
【００１５】
ゲート絶縁膜１４は、例えばＣＶＤ（Chemical Vapor Deposition）や熱酸化などにより
形成された酸化シリコンを用いることができるが、窒化シリコン（ＳｉＮ）、アルミナ（
Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）などの絶縁
膜を用いることもできる。ゲート電極１６及びフローティング電極１７は、例えばＰ型あ
るいはＮ型のポリシリコンが用いられる。ポリシリコン以外の導電率が高い材料でも可能
である。
【００１６】
層間絶縁膜１５は、ゲート電極１６あるいはフローティング電極１７の上部を覆うように
設けられる。層間絶縁膜１５は、例えばゲート絶縁膜１４と同じ酸化シリコンを用いるこ
とができるが、他のＳｉＮなどの絶縁膜も用いることができる。
【００１７】
ソース電極１９は、Ｐ＋型コンタクト層１２、Ｎ＋型ソース層１３、及び層間絶縁膜１５
に接しＰ型ベース層１１とは反対側に設けられる。ソース電極１９は、層間絶縁膜１５に
よりゲート電極１６及びフローティング電極１７とは絶縁されている。ソース電極１９は
、Ｎ＋型ソース層１３と電気的に接続しており、Ｐ型ベース層１１とＰ＋型コンタクト層
１２を介して電気的に接続している。Ｐ＋型コンタクト層１２によりコンタクト抵抗を下
げることができるが、この層を形成しないでソース電極１９とＰ型ベース層１１とが直接
接合することによって、電気的に接続していてもよい。
【００１８】
ソース電極１９は、例えばＰ型あるいはＮ型のポリシリコンが用いられる。ポリシリコン
以外の導電率が高い材料でも可能である。
【００１９】
フローティング電極１７とドレイン電極１８の間の容量をＣｆｄ、フローティング電極１
７とソース電極１９の間の容量をＣｆｓ、ソース電極１９とドレイン電極１８間の電圧を
Ｖｄｓとすると、フローティング電極１７の電位Ｖｆｓは、下記式（１）で表される。
【００２０】
Vfs=(Cfd/(Cfs+Cfd))×Vds  ・・・（１）
フローティング電極１７の閾値電圧をＶｔｈとすると、下記（２）のようになる。
【００２１】
Vfs=Vth  ・・・（２）
この時、ソース電極１９とドレイン電極１８間の電圧をBV0は、下記式（３）で表される
。
【００２２】
BV0=((Cfs＋Cfd)/Cfd)×Vth  ・・・（３）
フローティング電極１７が無く、全てゲート電極１６であった場合のアバランシェブレー
クダウンが起こる耐圧をＢＶ１とした時に、下記式（４）となるように、各層の材料、厚
さ、形状を設計する。
【００２３】
BV0＜BV1  ・・・（４）
次に半導体装置１の動作について説明する。
【００２４】
半導体装置１は、例えば、ソース電極１９に対して、ドレイン電極１８に正電位を印加
した状態で、ゲート電極１６に閾値電圧よりも大きな正の電圧を印加すると、ゲート電極
１６を囲む第１絶縁膜１４の側部に反転層が形成される。これにより、半導体装置１がオ
ン状態になり電子電流が流れる。この電子電流は、Ｎ＋型ソース層１３、Ｐ型ベース領域
１１に形成されたＮ型の反転層（すなわち半導体装置１のチャネル）、Ｎ型ドリフト層１
０を経て、ソース電極１９からドレイン電極１８へ流れる。
【００２５】
この時、フローティング電極１７を囲む第１絶縁膜１４の側部には、反転層は形成されず
、電子電流はソース電極１９からドレイン電極１８へ流れない。
【００２６】
次にゲート電極１６の印加電圧をゼロ、または負の電圧を印加することにより、ゲート
電極１６を囲む第１絶縁膜１４の側部の反転層が無くなり、ソース電極１９からの電子電
流が遮断され半導体装置１はオフ状態となる。負荷がインダクタの場合には、半導体装置
１をオフ状態にした際、ソース電極１９に対してドレイン電極１８に正電位を印加した状
態であるため、半導体装置１にフローティング電極１７が無い場合には、Ｎ型ドリフト層
１０とＰ型ベース層１１のＰＮ接合にて絶縁破壊（アバランシェ降伏）が起こる可能性が
ある。
【００２７】
次に半導体装置１の効果について説明する。
【００２８】
本実施形態によれば、フローティング電極１７とドレイン電極１８の間の容量をＣｆｄ、
フローティング電極１７とソース電極１９の間の容量をＣｆｓ、フローティング電極１７
の閾値電圧をＶｔｈとすると、フローティング電極１７を囲む第１絶縁膜１４の側部に反
転層が形成される時のソース電極１９とドレイン電極１８間の電圧ＢＶ０は、前述した式
（３）で表される。
【００２９】
フローティング電極１７が無く、全てゲート電極１６であった場合のアバランシェ降伏が
起こる耐圧をＢＶ１とすると、半導体装置１は前述した式（４）となるように設計されて
いることから、半導体装置１がオフ状態の時にフローティング電極１７に閾値電圧Ｖｔｈ
を超える電圧が掛かると前述したようにフローティング電極１７を囲む第１絶縁膜１４の
側部にのみ反転層が形成され、半導体装置１には電子電流が流れる。この時、ゲート電極
１６を囲む第１絶縁膜１４の側部には反転層が形成されない。
【００３０】
この電子電流は、フローティング電極１７を囲む第１絶縁膜１４側部のＮ＋型ソース層１
３、Ｐ型ベース領域１１に形成されたＮ型の反転層（すなわち半導体装置１のチャネル）
、Ｎ型ドリフト層１０を経て、ソース電極１９からドレイン電極１８へ流れ、アバランシ
ェ降伏が起こることを回避することが可能である。
【００３１】
（第２の実施形態）
以下に、図２を用いて第２の実施形態について説明する。なお、第２の実施形態について
、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００３２】
図２は第２の実施形態に係る半導体装置２の断面図である。半導体装置２が第１の実施形
態の半導体装置１と異なる点は、Ｎ型ドリフト層１０よりもＮ型不純物濃度が高いＮ＋型
ドレイン層１０ｂ（第５半導体層）がＮ型ドリフト層１０とドレイン電極１８の間に設け
られている点である。Ｎ＋型ドレイン層１０ｂは、例えばシリコン（Ｓｉ）、炭化ケイ素
（ＳｉＣ）や窒化ガリウム（ＧａＮ）などを用いることができる。上記層構造は、Ｎ＋型
ドレイン層１０ｂ上に順次エピタキシャル成長と、イオン注入を用いた不純物拡散などを
用いることで形成可能である。その他の構造については、第１の実施形態の半導体装置１
と同様である。
【００３３】
半導体装置２の動作について説明する。
【００３４】
半導体装置２の動作は、半導体装置１と同様である。
【００３５】
半導体装置２の効果について説明する。
【００３６】
半導体装置２の効果は、Ｎ型ドリフト層１０の１部を不純物濃度が高いＮ＋型ドレイン層
１０ｂとすることでオン抵抗の低減が可能となる。また、半導体装置２をオフ状態にした
際、ドレイン電極１８とソース電極１９との間に印加されている電圧により、Ｎ型ドリフ
ト層１０とＰ型ベース層１１との界面付近に空乏層が広がるが、Ｎ型ドリフト層１０の不
純物濃度は半導体装置１と同じであるため、空乏層幅に変化はなく、高耐圧は維持したま
まオン抵抗の低減が実現できる。
【００３７】
（第３の実施形態）
以下に、図３を用いて第３の実施形態について説明する。なお、第３の実施形態について
、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００３８】
図３は第３の実施形態に係る半導体装置３の断面図である。半導体装置３が第１の実施形
態の半導体装置１と異なる点は、ソース電極１９ａが設けられている点である。
【００３９】
ゲート電極１６、ソース電極１９ａ、フローティング電極１７は互いにゲート絶縁膜１４
を介しており、電気的に接続されていないが、ソース電極１９ａとソース電極１９は電気
的に接続されている。ゲート電極１６、ソース電極１９ａ、フローティング電極１７は、
例えばＰ型あるいはＮ型のポリシリコンが用いられる。ポリシリコン以外の導電率が高い
材料でも可能である。
【００４０】
その他の構造については、第１の実施形態の半導体装置１と同様である。
【００４１】
半導体装置３の動作について説明する。
【００４２】
半導体装置３の動作は、オン状態ではゲート電極１６を囲む第１絶縁膜１４の側部に反転
層が形成され電子電流が流れる。この電子電流は、Ｎ＋型ソース層１３、Ｐ型ベース領域
１１に形成されたＮ型の反転層（すなわち半導体装置１のチャネル）、Ｎ型ドリフト層１
０を経て、ソース電極１９からドレイン電極１８へ流れる。この時、フローティング電極
１７を囲む第１絶縁膜１４の側部には反転層は形成されない。
【００４３】
半導体装置３をオフ状態にした際、ゲート電極１６を囲む第１絶縁膜１４の側部及びフロ
ーティング電極１７を囲む第１絶縁膜１４の側部には反転層は形成されず、ソース電極１
９からドレイン電極１８へ電子電流は流れない。
【００４４】
また、ソース電極１９ａとドレイン電極１８の間に印加されている電圧により、Ｎ型ドリ
フト層１０とＰ型ベース層１１との界面からＮ型ドリフト層１０に向かって空乏層が広が
る。
【００４５】
ソース電極１９ａはドレイン電極１８に対して負電位であり、Ｎ型ドリフト層１０はドレ
イン電極１８と同電位でありキャリアは主に電子である。よって、ソース電極１９ａ近く
では電子が排出され空乏化するため、Ｎ型ドリフト層１０とゲート絶縁膜１４との界面か
ら、Ｎ型ドリフト層１０に向かっても空乏層が広がる。すなわち、Ｎ型ドリフト層１０に
はＰ型ベース層１１側からと、２つのソース電極１９ａ側面からの合計３方向から空乏層
が形成される。
【００４６】
このようにソース電極１９ａを形成することにより、上記のようにＮ型ドリフト層１０に
対して３方向から空乏層を形成し、結果として半導体装置３の耐圧を向上させることが可
能になる。
【００４７】
以上のように、半導体装置３も、ゲート電極１６の電圧を制御することにより、オン状
態とオフ状態とを切り替えて動作している。
【００４８】
半導体装置３の効果について説明する。
【００４９】
半導体装置３の効果は、半導体装置１と同様である。つまり、ソース電極１９とドレイン
電極１８間の電圧ＢＶ０が、フローティング電極１７は無く全てゲート電極１６であった
場合のアバランシェ降伏が起こる耐圧ＢＶ１は、前述した式（４）となるように設計され
ていることから、半導体装置３がオフ状態の時にフローティング電極１７に閾値電圧Ｖｔ
ｈを超える電圧が掛かると、フローティング電極１７を囲む第１絶縁膜１４の側部に反転
層が形成され、半導体装置３には電子電流が流れる。この時、ゲート電極１６を囲む第１
絶縁膜１４の側部には反転層が形成されない。
【００５０】
この電子電流は、フローティング電極１７を囲む第１絶縁膜１４側部のＮ＋型ソース層１
３、Ｐ型ベース領域１１に形成されたＮ型の反転層（すなわち半導体装置１のチャネル）
、Ｎ型ドリフト層１０を経て、ソース電極１９からドレイン電極１８へ流れ、アバランシ
ェ降伏が起こることを回避することが可能である。
【００５１】
さらに本実施例では、ソース電極１９ａを形成することにより、半導体装置３がオフ状態
の時にソース電極１９ａとドレイン電極１８の間に印加されている電圧により、Ｎ型ドリ
フト層１０とＰ型ベース層１１との界面からＮ型ドリフト層１０に向かって空乏層が広が
る。
【００５２】
また、ソース電極１９ａはドレイン電極１８に対して負電位であり、Ｎ型ドリフト層１０
はドレイン電極１８と同電位でありキャリアは主に電子である。よって、ソース電極１９
ａ近くでは電子が排出され空乏化するため、Ｎ型ドリフト層１０とゲート絶縁膜１４との
界面から、Ｎ型ドリフト層１０に向かっても空乏層が広がる。
【００５３】
すなわち、Ｎ型ドリフト層１０にはＰ型ベース層１１側からと、２つのソース電極１９ａ
の側面からの合計３方向から空乏層が形成される。結果として半導体装置３の耐圧を向上
させることが可能である。
【００５４】
（第４の実施形態）
以下に、図４を用いて第４の実施形態について説明する。なお、第４の実施形態について
、第３の実施形態と同様の点については説明を省略し、異なる点について説明する。
【００５５】
図４は第４の実施形態に係る半導体装置４の断面図である。半導体装置４が第３の実施形
態の半導体装置３と異なる点は、Ｎ型ドリフト層１０よりもＮ型不純物濃度が高いＮ＋型
ドレイン層１０ｂ（第５半導体層）がＮ型ドリフト層１０とドレイン電極１８の間に設け
られている点である。Ｎ＋型ドレイン層１０ｂは、例えばシリコン（Ｓｉ）、炭化ケイ素
（ＳｉＣ）や窒化ガリウム（ＧａＮ）などを用いることができる。上記層構造は、Ｎ＋型
ドレイン層１０ｂ上に順次エピタキシャル成長と、イオン注入を用いた不純物拡散などを
用いることで形成可能である。その他の構造については、第３の実施形態の半導体装置３
と同様である。
【００５６】
半導体装置４の動作について説明する。
【００５７】
半導体装置４の動作は、半導体装置３と同様である。
【００５８】
半導体装置４の効果について説明する。
【００５９】
半導体装置４の効果は、Ｎ型ドリフト層１０の１部を不純物濃度が高いＮ＋型ドレイン層
１０ｂとすることでオン抵抗の低減が可能となる。また、半導体装置４をオフ状態にした
際、ドレイン電極１８とソース電極１９、１９ａとの間に印加されている電圧により、Ｎ
型ドリフト層１０とＰ型ベース層１１との界面付近にはＰ型ベース層１１側からと、２つ
のソース電極１９ａ側面からの合計３方向から空乏層が広がるが、Ｎ型ドリフト層１０の
不純物濃度は半導体装置３と同じであるため、空乏層幅に変化はなく、高耐圧は維持した
まま、オン抵抗の低減が実現できる。
【００６０】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したもの
であり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他
の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省
略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要
旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６１】
１０…Ｎ型ドリフト層（第１半導体層）、１０ｂ…Ｎ＋型半導体層（第５半導体層）、１
１…Ｐ型ベース層（第２半導体層）、１２…Ｐ＋型コンタクト層（第３半導体層）、１３
…Ｎ＋型ソース層（第４半導体層）、１４…ゲート絶縁膜（第１絶縁膜）、１５…層間絶
縁膜（第２絶縁膜）、１６…ゲート電極（第３電極）、１７…フローティング電極（フロ
ーティング電極）、１８…ドレイン電極（第１電極）、１９，１９ａ…ソース電極（第２
電極）
【図１】
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【図２】
2014216573.tif 000004
【図３】
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【図４】
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