(57)【要約】【課題】結晶欠陥密度を低減させた半導体基板の製造方法を提供すること。【解決手段】半導体基板の製造方法は、支持基板の表面に、半導体の単結晶の第１層を貼り合わせる貼り合わせ工程を備える。また、第１層に点欠陥を導入する欠陥導入工程を備える。また、点欠陥が導入された第１層が貼り合わされた支持基板を熱処理する熱処理工程を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の製造方法であって、
支持基板の表面に、半導体の単結晶の第１層を貼り合わせる貼り合わせ工程と、
前記第１層に点欠陥を導入する欠陥導入工程と、
前記点欠陥が導入された前記第１層が貼り合わされた前記支持基板を熱処理する熱処理工程と、
を備えることを特徴とする半導体基板の製造方法。
【請求項２】
前記欠陥導入工程で前記第１層に導入される点欠陥の密度は、前記第１層の結晶性が維持される密度であることを特徴とする請求項１に記載の半導体基板の製造方法。
【請求項３】
前記熱処理工程の後に、前記第１層の表面にエピタキシャル成長層を成長させる成長工程をさらに備えることを特徴とする請求項１または２に記載の半導体基板の製造方法。
【請求項４】
前記第１層の厚さは、前記貼り合わせ工程時に前記支持基板と前記第１層との貼り合わせ界面近傍で発生する結晶欠陥の影響が、前記第１層の表面まで到達しない程度の厚さであることを特徴とする請求項１〜３の何れか１項に記載の半導体基板の製造方法。
【請求項５】
前記欠陥導入工程では、前記第１層の表面からイオン注入が行われることを特徴とする請求項１〜４の何れか１項に記載の半導体基板の製造方法。
【請求項６】
前記貼り合わせ工程は、
半導体の単結晶基板の表面から水素イオンを注入して、表面から所定深さに水素イオン注入層を形成するイオン注入工程と、
前記単結晶基板の表面を前記支持基板の表面に接合する接合工程と、
前記イオン注入層で前記単結晶基板を破断することにより、前記第１層を前記支持基板の表面に形成する破断工程と、
を備え、
前記イオン注入工程によって、前記第１層に前記点欠陥が導入されることを特徴とする請求項１〜５の何れか１項に記載の半導体基板の製造方法。
【請求項７】
前記欠陥導入工程は、前記貼り合わせ工程の前に行われることを特徴とする請求項１〜６の何れか１項に記載の半導体基板の製造方法。
【請求項８】
半導体基板の製造方法であって、
半導体の単結晶層が主表面に表出している半導体基板に対して、前記主表面から所定深さにアモルファス層を形成するアモルファス層形成工程と、
前記アモルファス層が形成された前記半導体基板を熱処理する熱処理工程と、
を備えることを特徴とする半導体基板の製造方法。
【請求項９】
支持基板の表面に、半導体の単結晶の第１層を貼り合わせて前記半導体基板を形成する貼り合わせ工程をさらに備えることを特徴とする請求項８に記載の半導体基板の製造方法。
【請求項１０】
前記アモルファス層形成工程では、前記半導体基板の表面からイオン注入が行われることを特徴とする請求項８または９に記載の半導体基板の製造方法。
【請求項１１】
前記アモルファス層の上方に位置する結晶性を有する層である表面層に、点欠陥を導入する欠陥導入工程をさらに備え、
前記熱処理工程では、前記点欠陥が導入された前記表面層を有する前記半導体基板を熱処理することを特徴とする請求項８〜１０の何れか１項に記載の半導体基板の製造方法。
【請求項１２】
前記アモルファス層形成工程は、前記半導体基板の表面からイオン注入を行い、注入された原子が高濃度に導入されている層を形成することによって行われ、
前記アモルファス層形成工程によって、前記表面層に前記点欠陥が導入されることを特徴とする請求項１１に記載の半導体基板の製造方法。
【請求項１３】
前記半導体基板は、基板内部から基板表層部まで連続して形成されている面欠陥または線欠陥を有する単結晶基板であり、
前記アモルファス層形成工程では、前記面欠陥または線欠陥を横切るように、前記アモルファス層が形成されることを特徴とする請求項８に記載の半導体基板の製造方法。
【請求項１４】
前記熱処理工程の後に、前記半導体基板の表面にエピタキシャル成長層を成長させる成長工程をさらに備えることを特徴とする請求項８〜１３の何れか１項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書では、結晶欠陥密度が低減された半導体基板の製造方法に関する技術を開示する。
【背景技術】
【０００２】
次世代パワーデバイスとして、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンド等の単結晶ウェハを用いたデバイスがある。これらの単結晶ウェハの積層欠陥や転位欠陥の密度が高い場合には、デバイスの歩留りが低下したり、大容量（大面積）のデバイスを作製することが困難になったり、デバイス信頼性が低下してしまう場合がある。また、単結晶ウェハ上の欠陥を、影響の小さい他の種類の欠陥に変換させることにより、デバイス特性や信頼性を向上させる方法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−１６８４５３公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
単結晶ウェハの欠陥変換技術などを用いても、デバイス特性や信頼性に影響しないレベルまで欠陥密度を十分に低減させることは困難であり、さらなる欠陥密度の低減が要求されている。
【課題を解決するための手段】
【０００５】
本明細書では、半導体基板の製造方法を開示する。この半導体基板の製造方法は、支持基板の表面に、半導体の単結晶の第１層を貼り合わせる貼り合わせ工程を備える。また、第１層に点欠陥を導入する欠陥導入工程を備える。また、点欠陥が導入された第１層が貼り合わされた支持基板を熱処理する熱処理工程を備える。
【０００６】
半導体の単結晶の第１層に、面欠陥（例：積層欠陥）や線欠陥（例：転位欠陥）が含まれている場合がある。面欠陥は、最密面での原子の積層の乱れである。線欠陥は、結晶中に含まれる線状の結晶欠陥である。上記方法では、欠陥導入工程により、第１層に点欠陥を導入することができる。点欠陥は、空間的な繰り返しパターンを含まない格子欠陥であるため、面欠陥や線欠陥の原子配列構造を崩すことができる。そして熱処理工程によって、崩されていた面欠陥や線欠陥の原子配列を再配列させることができ、その結果、応力に起因する面欠陥の消滅や線欠陥を低減させることができる。また上記方法では、第１層と支持基板との間に、貼り合わせ界面を形成することができる。この貼り合わせ界面によって、支持基板表面の結晶面が第１層に与える影響を遮断することができる。すなわち、第１層と支持基板との界面部分において、第１層の原子の再配列が行われる場合に、支持基板の表面に存在する面欠陥や線欠陥の影響を受けて、再配列後の第１層に欠陥が形成されてしまう事態を防止することができる。以上により、半導体の単結晶の第１層の欠陥密度を、十分に低減させることが可能となる。
【発明の効果】
【０００７】
本明細書に開示されている技術によれば、結晶欠陥密度を低減させた半導体基板の製造方法を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】実施例１に係る貼り合わせ基板の製造方法を示すフロー図である。
【図２】貼り合わせ基板の斜視図である。
【図３】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図４】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図５】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図６】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図７】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図８】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図９】実施例２に係る貼り合わせ基板の製造方法を示すフロー図である。
【図１０】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図１１】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図１２】貼り合わせ基板を製造する工程を説明する部分断面図である。
【図１３】単結晶基板の結晶欠陥を低減させる工程を説明する部分断面図である。
【図１４】単結晶基板の結晶欠陥を低減させる工程を説明する部分断面図である。
【図１５】単結晶基板の結晶欠陥を低減させる工程を説明する部分断面図である。
【発明を実施するための最良の形態】
【０００９】
以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
【００１０】
（特徴１）上記の半導体基板の製造方法では、欠陥導入工程で第１層に導入される点欠陥の密度は、第１層の結晶性が維持される密度であってもよい。これにより、熱処理工程における原子の再配列時に、単結晶の第１層が多結晶に変化してしまうことを防止できる。
【００１１】
（特徴２）上記の半導体基板の製造方法では、熱処理工程の後に、第１層の表面にエピタキシャル成長層を成長させる成長工程をさらに備えていてもよい。熱処理工程によって、第１層に含まれている面欠陥や線欠陥を低減させることができるため、第１層上にエピタキシャル成長層を成長させる場合に、成長層に面欠陥や線欠陥が伝播して形成されてしまうことが防止できる。
【００１２】
（特徴３）上記の半導体基板の製造方法では、第１層の厚さは、貼り合わせ工程時に支持基板と第１層との貼り合わせ界面近傍で発生する結晶欠陥の影響が、第１層の表面まで到達しない程度の厚さであってもよい。これにより、第１層に、結晶性が維持されている層を残存させることができる。よって、熱処理工程において、結晶性が維持されている層の原子配列に従うように、原子の再配列を行うことができる。単結晶の第１層が多結晶に変化してしまうことを防止することができる。
【００１３】
（特徴４）上記の半導体基板の製造方法では、欠陥導入工程では、第１層の表面からイオン注入が行われてもよい。これにより、第１層に点欠陥を導入することができる。
【００１４】
（特徴５）上記の半導体基板の製造方法では、貼り合わせ工程は、半導体の単結晶基板の表面から水素イオンを注入して、表面から所定深さに水素イオン注入層を形成するイオン注入工程を備えていてもよい。単結晶基板の表面を支持基板の表面に接合する接合工程を備えていてもよい。イオン注入層で単結晶基板を破断することにより、第１層を支持基板の表面に形成する破断工程を備えていてもよい。イオン注入工程によって、欠陥導入工程において第１層に導入される点欠陥の少なくとも一部が、第１層に導入されてもよい。これにより、貼り合わせ工程の一部を欠陥導入工程として流用することができるため、欠陥導入工程の処理時間の短縮化や、欠陥導入工程の省略化を図ることができる。
【００１５】
（特徴６）上記の半導体基板の製造方法では、欠陥導入工程は、貼り合わせ工程の前に行われてもよい。
【００１６】
（特徴７）上記の半導体基板の製造方法は、半導体の単結晶層が主表面に表出している半導体基板に対して、主表面から所定深さにアモルファス層を形成するアモルファス層形成工程を備えても良い。また、アモルファス層が形成された半導体基板を熱処理する熱処理工程を備えてもよい。半導体基板には、内部応力が残留している場合がある。また、この内部応力に起因して、単結晶層に線欠陥や面欠陥が存在する場合がある。上記方法では、熱処理工程により、アモルファス層を、原子配列に規則性がない状態から、原子配列に規則性を有する状態へ再結晶化させることができる。アモルファス層の再結晶化では、熱エネルギーにより欠陥が移動、再配列、消滅することにより、ひずみのない結晶が形成されるため、アモルファス層の内部応力が緩和される。すると、アモルファス層の上方に位置している、結晶性を有する層である単結晶層においても、残留応力が緩和されることになる。また、単結晶層においても、熱処理工程によって欠陥が移動、再配列するが、残留応力が緩和された状態下で再配列が行なわれるため、残留応力に起因して生成される線欠陥や面欠陥の密度を低減させることができる。また上記方法では、アモルファス層の上方に表面層が存在する構造を形成することができる。アモルファス層の下方に存在する面欠陥や線欠陥が、アモルファス層の上方に存在する単結晶層に影響してしまうことを、アモルファス層によって防止することができる。これにより、単結晶層の原子の再配列が行われる場合に、アモルファス層の下方に存在する面欠陥や線欠陥の影響を受けて、再配列後の単結晶層に欠陥が形成されてしまう事態を防止することができる。
【００１７】
（特徴８）上記の半導体基板の製造方法は、支持基板の表面に、半導体の単結晶の第１層を貼り合わせて半導体基板を形成する貼り合わせ工程をさらに備えてもよい。これにより、貼り合わせ基板を用いることが可能となるため、単結晶基板を用いる場合に比してコストを低減することができる。
【００１８】
（特徴９）上記の半導体基板の製造方法では、アモルファス層形成工程では、半導体基板の表面からイオン注入が行われてもよい。これにより、アモルファス層を形成することができる。
【００１９】
（特徴１０）上記の半導体基板の製造方法は、アモルファス層の上方に位置する結晶性を有する層である表面層に、点欠陥を導入する欠陥導入工程をさらに備えていてもよい。熱処理工程では、点欠陥が導入された表面層を有する半導体基板を熱処理してもよい。点欠陥は、空間的な繰り返しパターンを含まない格子欠陥であるため、面欠陥や線欠陥の原子配列構造を崩すことができる。そして熱処理工程によって、崩されていた面欠陥や線欠陥の原子配列を再配列させることができ、その結果、応力に起因する面欠陥の消滅や線欠陥を低減させることができる。
【００２０】
（特徴１１）上記の半導体基板の製造方法では、アモルファス層形成工程は、半導体基板の表面からイオン注入を行い、注入された原子が高濃度に導入されている層を形成することによって行われてもよい。アモルファス層形成工程によって、表面層に点欠陥が導入されてもよい。これにより、アモルファス層形成工程の一部を欠陥導入工程として流用することができるため、欠陥導入工程の処理時間の短縮化や、欠陥導入工程の省略化を図ることができる。
【００２１】
（特徴１２）上記の半導体基板の製造方法では、半導体基板は、基板内部から基板表層部まで連続して形成されている面欠陥または線欠陥を有する単結晶基板であってもよい。アモルファス層形成工程では、面欠陥または線欠陥を横切るように、アモルファス層が形成されてもよい。これにより、アモルファス層の内部応力が緩和される際に、アモルファス層の上方に位置している層であって、結晶性を有する層である表面層においても、残留応力が緩和される。表面層では、熱処理工程によって欠陥が移動、再配列するが、残留応力が緩和された状態下で再配列が行なわれるため、残留応力に起因する線欠陥や面欠陥の密度を低減させることができる。また、アモルファス層の下方に存在する面欠陥や線欠陥が、アモルファス層の上方に存在する表面層に影響してしまうことを、アモルファス層によって防止することができる。
【００２２】
（特徴１３）上記の半導体基板の製造方法では、熱処理工程の後に、半導体基板の表面にエピタキシャル成長層を成長させる成長工程をさらに備えていてもよい。熱処理工程によって、単結晶層に含まれている面欠陥や線欠陥の密度を低減させることができるため、半導体基板上にエピタキシャル成長層を成長させる場合に、成長層に面欠陥や線欠陥が伝播して形成されてしまうことが防止できる。
【実施例１】
【００２３】
＜貼り合わせ基板の構成＞
図２に、本実施例に係る貼り合わせ基板１０の斜視図を示す。貼り合わせ基板１０は略円盤状に形成されている。貼り合わせ基板１０は、下側に配置された支持基板１１と、支持基板１１の上面に貼り合わされた半導体層１３とを備えている。半導体層１３は、例えば、化合物半導体（例：６Ｈ−ＳｉＣ、４Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３）の単結晶によって形成されていてもよい。また例えば、単元素半導体（例：Ｓｉ、Ｃ）の単結晶によって形成されていてもよい。
【００２４】
支持基板１１には、各種の材料を用いることができる。支持基板１１は、半導体層１３に適用される各種の熱プロセスに対する耐性を有することが好ましい。また支持基板１１は、半導体層１３との熱膨張率の差が小さい材料であることが好ましい。例えば、半導体層１３にＳｉＣを用いる場合には、支持基板１１には、単結晶ＳｉＣ、多結晶ＳｉＣ、単結晶Ｓｉ、多結晶Ｓｉ、サファイア、カーボンなどを用いることが可能である。多結晶ＳｉＣには、様々なポリタイプのＳｉＣ結晶が混在していても良い。様々なポリタイプが混在する多結晶ＳｉＣは、厳密な温度制御を行うことなく製造することができるため、支持基板１１を製造するコストを低減させることが可能となる。
【００２５】
常温接合、プラズマ接合、水酸基接合等によって半導体層１３を支持基板１１に貼り合わせることによって、貼り合わせ基板１０が形成される。支持基板１１の接合面は、研磨等によって平坦化された上で、半導体層１３と貼り合わされるとしてもよい。支持基板１１の厚さＴ１１は、後工程加工に耐えることができる機械的強度が得られるように定めればよい。厚さＴ１１は、例えば、支持基板１１の直径が１００ｍｍである場合には、３００μｍ程度であってもよい。半導体層１３の厚さＴ３１は、例えば、０．１〜２０μｍの範囲内であってもよい。
【００２６】
＜貼り合わせ基板の製造方法＞
本実施例に係る貼り合わせ基板１０の製造方法を、図１のフローと、図３〜図８の模式図を用いて説明する。図３〜図８は、貼り合わせ基板１０を製造する各工程における、部分断面図である。なお、図３〜図８では、見易さのために、ハッチングを省略している。本実施例では、例として、支持基板１１が多結晶ＳｉＣであり、半導体層１３がＳｉＣ単結晶である貼り合わせ基板１０を形成する製造方法を説明する。
【００２７】
ステップＳ１〜Ｓ３において、貼り合わせ工程が行われる。貼り合わせ工程は、支持基板１１の表面に、ＳｉＣ単結晶の半導体層１３を貼り合わせる工程である。例として、貼り合わせ工程に水素原子のアブレーションによる剥離技術（スマートカットとも呼ばれる）を用いる場合を説明する。
【００２８】
ステップＳ１において、ＳｉＣ単結晶基板２０の表面から水素イオンを注入する、イオン注入工程が行われる。ＳｉＣ単結晶基板２０は、積層欠陥や転位欠陥が含まれている基板である。積層欠陥は、面欠陥の一種である。積層欠陥は、結晶面の積み重ねがある部分でずれたときに、原子面の挿入と抜き取りによって生じる面欠陥である。転位欠陥は、線欠陥の一種である。転位欠陥は、結晶格子の原子配列のずれが線状になっている欠陥である。図３の模式図では、これらの積層欠陥や転位欠陥を、実線で擬似的に示している。
【００２９】
ＳｉＣ単結晶基板２０に水素イオンを注入すると、水素イオンは入射エネルギーに応じた深さまで到達し、高濃度に分布する。これにより、図３の模式図に示すように、表面から所定深さに、水素イオン注入層２１が形成される。図３では、打ち込まれた水素イオンを白抜きの丸印で擬似的に示している。水素原子のアブレーションによる剥離技術により剥離される半導体層１３の厚さＴ３１は、イオン注入する水素イオンのエネルギーにより制御できる。なお、半導体層１３の厚さＴ３１は、各工程を経た後においても、半導体層１３の内部に結晶性の高い領域が確保されるように定めてもよい。例えば、後述する接合工程では、支持基板１１と半導体層１３との接合界面において結晶欠陥が発生する。この接合界面で発生した結晶の影響が、半導体層１３の表面１３ａまで到達しない程度に、半導体層１３の厚さＴ３１を定めればよい。また、イオン注入された水素の注入分布や欠陥分布は、計算により見積もることができる。例えば、厚さＴ３１が１（μｍ）の半導体層１３を剥離させる場合には、１×１０１６〜５×１０１７（ｉｏｎｓ／ｃｍ２）の照射量の範囲、および１５０（ｋｅＶ）の入射エネルギーで、水素イオンの注入を行ってもよい。
【００３０】
また、水素イオンが打ち込まれた半導体層１３は、水素イオンが貫通する際に多数の点欠陥が導入される。図３では、導入される点欠陥を×印で擬似的に示している。
【００３１】
ステップＳ２において、ＳｉＣ単結晶基板２０の表面２２を、支持基板１１の表面に接合する接合工程が行われる。例として、常温接合を行う場合を説明する。ＳｉＣ単結晶基板２０と支持基板１１を、不図示の常温接合装置のチャンバーにセットする。チャンバー内を真空状態にした上で、ＳｉＣ単結晶基板２０の表面２２および支持基板１１の表面に、イオンビームを照射する。これにより、材料表面の酸化膜や吸着層を除去して結合手を表出させることができるため、表面を活性化することができる。その後、ＳｉＣ単結晶基板２０の表面２２と、支持基板１１の表面とを接触させることで、両層を接合させることができる。接合時の圧力は、０．１〜１０ＭＰａの範囲内であってもよい。これにより、図４の模式図に示す構造が作成される。支持基板１１は、積層欠陥や転位欠陥が含まれている基板である。図４の模式図では、これらの積層欠陥や転位欠陥を、実線で擬似的に示している。
【００３２】
ステップＳ３において、水素イオン注入層２１でＳｉＣ単結晶基板２０を破断する、破断工程が行われる。具体的には、接合させたＳｉＣ単結晶基板２０および支持基板１１を、６００〜１２００（℃）で熱処理を行う。破断工程により、半導体層１３が支持基板１１の表面に貼り合わされた構造が形成される。その後、半導体層１３の表面に存在するダメージ層（破断工程によって欠陥が多数導入されている層）が除去される。ダメージ層の除去には、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いてもよい。これにより、図５の模式図に示す貼り合わせ基板１０が形成される。
【００３３】
ステップＳ４において欠陥導入工程が行われる。欠陥導入工程では、図６の模式図に示すように、半導体層１３の表面１３ａから水素イオンが打ち込まれる。図６では、導入される点欠陥を×印で擬似的に示すとともに、打ち込まれた水素イオンを白抜きの丸印で擬似的に示している。これにより、半導体層１３に、点欠陥をさらに追加して導入することができる。点欠陥は、空間的な繰り返しパターンを含まない格子欠陥である。よって、点欠陥を導入することにより、半導体層１３に含まれている面欠陥や線欠陥の原子配列構造を崩すことができる。
【００３４】
欠陥導入工程後に半導体層１３に導入される点欠陥の密度は、半導体層１３の結晶性が維持される密度であればよい。結晶性が維持されているかを確認する方法としては、例えば、ＸＲＤ（X‐ray diffraction）法によるピーク値の半値幅が所定値以下であるかを確認する方法や、ＴＥＭ電子回折法で周期性の原子像が観察できるかを確認する方法が挙げられる。例えば、ＳｉＣ単結晶である半導体層１３は、１立方センチメートル当たり１×１０２３個のシリコン原子と炭素原子で結晶を形成している。よって、半導体層１３の結晶性を維持するためには、点欠陥密度は、１×１０２３（個／ｃｍ３）以下であればよく、例えば１×１０１９〜５×１０２２（個／ｃｍ３）の範囲内であってもよい。また、欠陥導入工程で打ち込まれる水素イオンの量は、ステップＳ１で前述した水素原子のアブレーションによる剥離技術におけるイオン注入工程でのイオン打ち込み量より、少ない量であってもよい。例えば、１×１０１５〜１×１０１７（ｉｏｎｓ／ｃｍ２）であってもよい。なお、具体的なイオン注入法については、周知の技術であるため、ここでは詳細な説明を省略する。
【００３５】
また半導体層１３は薄膜化されているため、水素イオンを打ち込むことによって、半導体層１３の深さ方向において、点欠陥密度が均一となるように、点欠陥を導入することが可能となる。また欠陥導入工程では、入射エネルギーを変化させながら打ち込みを行うことで、半導体層１３の深さ方向における点欠陥密度が略一定となるように制御を行ってもよい。例えば入射エネルギーは、１０〜２００ｋｅＶの範囲内であってもよい。
【００３６】
ステップＳ５において、貼り合わせ基板１０を加熱する、熱処理工程が行われる。図７の模式図に示すように、熱処理工程によって、半導体層１３に含まれている水素原子が、ガスとなって離脱する。また熱処理工程により、導入された点欠陥が修復される。このとき、崩されていた面欠陥や線欠陥の原子配列を再配列させることができる。これにより、図７に示すように、点欠陥を消滅させるとともに、半導体層１３に含まれている応力に起因する積層欠陥の消失や転位欠陥を低減させることができる（図７、領域Ｒ１参照）。熱処理工程での処理温度は、例えば、８００〜２０００℃の範囲内であってよい。また熱処理時間は、例えば、１秒〜１０時間の範囲内であってよい。
【００３７】
ステップＳ６において、半導体層１３の表面に、ＳｉＣ単結晶のエピタキシャル成長層１４を成長させる、エピタキシャル成長工程が行われる。エピタキシャル成長工程では、半導体層１３の表面の結晶面に揃うように、ＳｉＣ結晶のホモエピタキシャル成長が行われる。これにより、図８に示す貼り合わせ基板１０が完成する。なお、使用されるエピタキシャル成長方法は、周知の方法でよいため、ここでは説明を省略する。また、エピタキシャル成長層１４の厚さは、後述するデバイス作成工程で作製するデバイスに応じて定めればよい。
【００３８】
ステップＳ７において、デバイス作成工程が行われる。貼り合わせ基板１０は、通常の半導体装置でハンドリングするための厚みや強度を備えている。よって、貼り合わせ基板１０に対して、フォトリソグラフィやエッチング等の既知の各種の半導体プロセスを実施することができ、エピタキシャル成長層１４および半導体層１３に各種のデバイスを形成することができる。また、横型デバイスに限らず、縦型デバイスを製造することも可能である。
【００３９】
＜実施例１の効果＞
ＳｉＣ単結晶の半導体層１３に、積層欠陥や転位欠陥が含まれている場合がある。本実施例の方法では、欠陥導入工程（ステップＳ４）により、半導体層１３に点欠陥を導入することができる。点欠陥は、空間的な繰り返しパターンを含まない格子欠陥であるため、半導体層１３に含まれている積層欠陥や転位欠陥の原子配列構造を崩すことができる。そして熱処理工程（ステップＳ５）によって、点欠陥を修復するとともに、崩されていた積層欠陥や転位欠陥の原子配列を再配列させることができる。この再配列時に、半導体層１３内の応力に起因する積層欠陥の消失や転位欠陥を低減させることができる。
【００４０】
また本実施例の方法では、半導体層１３と支持基板１１との間に貼り合わせ界面を形成することができる。この貼り合わせ界面によって、支持基板１１の表面に表出している積層欠陥や転位欠陥などが、半導体層１３に影響してしまうことを防止できる。すなわち、半導体層１３と支持基板１１との界面部分において、半導体層１３の原子の再配列が行われる場合に、支持基板１１の表面に存在する積層欠陥や転位欠陥などの影響を受けて、再配列後の半導体層１３に積層欠陥や転位欠陥などが形成されてしまう事態を防止することができる。以上により、半導体層１３の積層欠陥や転位欠陥の密度を、十分に低減させることが可能となる。
【００４１】
欠陥導入工程（ステップＳ４）で半導体層１３に導入される点欠陥の密度は、半導体層１３の結晶性が維持される密度とされる。これにより、単結晶の原子配列が維持されるため、熱処理工程（ステップＳ５）において、単結晶の半導体層１３が形成されるように、原子を再配列させることができる。よって、熱処理工程後に、半導体層１３が多結晶に変化してしまうことを防止できる。
【００４２】
熱処理工程（ステップＳ５）によって、半導体層１３に含まれている積層欠陥や転位欠陥などを低減させることができる。よって、エピタキシャル成長工程（ステップＳ６）において半導体層１３上にエピタキシャル成長層１４を成長させる場合に、半導体層１３に含まれている積層欠陥や転位欠陥を起点として、エピタキシャル成長層１４に積層欠陥や転位欠陥が伝播して形成されてしまうことを防止することができる。
【００４３】
半導体層１３の厚さＴ３１は、貼り合わせ工程（ステップＳ１〜Ｓ３）時に支持基板１１と半導体層１３との貼り合わせ界面近傍で発生する結晶欠陥の影響が、半導体層１３の表面１３ａまで到達しない程度の厚さに定められている。これにより、半導体層１３に、結晶性が維持されている層を残存させることができる。よって、熱処理工程（ステップＳ５）において、結晶性が維持されている層の原子配列に従うように、原子の再配列を行うことができるため、熱処理工程後に半導体層１３が多結晶に変化してしまうことを防止することができる。
【００４４】
貼り合わせ工程が備えているイオン注入工程（ステップＳ１）によって水素イオン注入層２１を形成する際に、同時に、半導体層１３内に点欠陥を導入することができる。これにより、イオン注入工程（ステップＳ１）を、欠陥導入工程（ステップＳ４）の一部として流用することができるため、欠陥導入工程の処理時間の短縮化を図ることができる。
【実施例２】
【００４５】
実施例２に係る貼り合わせ基板１０の製造方法を、図９のフローと、図１０〜図１２の模式図を用いて説明する。実施例２は、実施例１に係る貼り合わせ基板１０の製造工程に、アモルファス層形成工程を追加した形態である。アモルファス層形成工程以外の工程の内容や、貼り合わせ基板１０の構造などは、実施例１と同様であるため、説明を省略する。
【００４６】
図９のフローにおけるステップＳ１〜Ｓ３の内容は、実施例１の図１のフローと同様であるため、説明を省略する。ステップＳ３が完了すると、図５の模式図に示す構造が作成される。次に、ステップＳ３ａにおいて、アモルファス層形成工程が行われる。アモルファス層形成工程では、図５に示す貼り合わせ基板１０に対して、図１０の模式図に示すように、水素イオンが打ち込まれる。これにより、水素イオンが高濃度に導入されている層であるアモルファス層４１が形成される。図１０では、打ち込まれた水素イオンを白抜きの丸印で擬似的に示すとともに、導入される点欠陥を×印で擬似的に示している。アモルファス層４１の厚さは、例えば、０．０１〜０．３（μｍ）の範囲内であってもよい。なお、アモルファス層４１の具体的な形成方法は、前述した水素イオン注入層２１の形成方法と同様であるため、ここでは説明を省略する。
【００４７】
アモルファス層４１の上面と貼り合わせ基板１０の表面との距離である深さＤ１は、半導体層１３の厚さＴ３１（図５参照）よりも小さくなるように形成されることが好ましい。これにより、アモルファス層４１の上方に、ＳｉＣ単結晶の表面層１５が配置されている構造を形成することができる。またアモルファス層４１は、半導体層１３と支持基板１１との貼り合わせ界面（図５参照）が形成されていた位置に形成されてもよい。
【００４８】
また、アモルファス層形成工程で打ち込まれる水素イオンの量は、ステップＳ１で前述した水素原子のアブレーションによる剥離技術のイオン注入工程でのイオン打ち込み量より、少ない量であってもよい。例えば、１×１０１６〜１×１０１７（ｉｏｎｓ／ｃｍ２）であってもよい。また、アモルファス層４１に含まれる水素イオンの密度は、ステップＳ１で前述した水素原子のアブレーションによる剥離技術で形成される水素イオン注入層２１に含まれる水素イオンの密度よりも低いことが好ましい。具体的には、ステップＳ３ａ以後に行われる熱工程によって、アモルファス層４１が破断してしまうことがない程度の密度が好ましい。
【００４９】
ステップＳ４において欠陥導入工程が行われる。欠陥導入工程では、図１１の模式図に示すように、表面層１５の表面１５ａから水素イオンが打ち込まれる。これにより、表面層１５に、点欠陥をさらに追加して導入することができる。
【００５０】
ステップＳ５において、アモルファス層４１が形成された状態の貼り合わせ基板１０を加熱する、熱処理工程が行われる。図１２の模式図に示すように、熱処理工程によって、アモルファス層４１に含まれている水素原子が、ガスとなって離脱する。また熱処理工程により、アモルファス層４１を、原子配列に規則性がない状態から、原子配列に規則性を有する状態へ再結晶化させることができる。アモルファス層４１の再結晶化は、アモルファス層４１と半導体層１３との界面Ｆ１（図１１参照）からアモルファス層４１の内部（図１１の下側）へ向かって、半導体層１３の結晶構造（単結晶ＳｉＣ）に倣った原子配列となるように行われる。またアモルファス層４１の再結晶化は、アモルファス層４１と支持基板１１との界面Ｆ２（図１１参照）からアモルファス層４１の内部（図１１の上側）へ向かって、支持基板１１の結晶構造（多結晶ＳｉＣ）に倣った原子配列となるように行われる。従って再結晶化が完了すると、図１２に示すように、アモルファス層４１が消滅し、半導体層１３と支持基板１１とが接合している構造が再び形成される。
【００５１】
アモルファス層４１の再結晶化では、熱エネルギーにより欠陥が移動、再配列、消滅することにより、ひずみのない結晶が形成されるため、アモルファス層４１の内部応力が緩和される。すると、アモルファス層４１の上方に位置している表面層１５においても、残留応力が緩和されることになる。表面層１５には、内部応力が残留している場合があり、この内部応力に起因して、表面層１５に積層欠陥や転位欠陥が存在している場合がある。しかし、熱処理工程によって表面層１５の残留応力を緩和するとともに、表面層１５内で欠陥の移動および再配列をさせることができるため、残留応力に起因して表面層１５に存在する積層欠陥や転位欠陥の密度を低減させることができる。また、表面層１５に導入されている点欠陥により、積層欠陥や転位欠陥の原子配列構造を崩すことができる。そして熱処理工程によって、崩されていた積層欠陥や転位欠陥の原子配列を再配列させることで、これらの欠陥の密度を低減させることができる。これにより、図１２に示すように、半導体層１３内の点欠陥を消滅させるとともに、半導体層１３に含まれている応力に起因する積層欠陥の消滅や転位欠陥を低減させることができる（図１２、領域Ｒ２参照）。
【００５２】
また上記方法では、アモルファス層４１の上方に表面層１５が存在する構造を形成することができる。アモルファス層４１の下方に存在する積層欠陥や転位欠陥が、アモルファス層４１の上方に存在する表面層１５に影響してしまうことを、アモルファス層４１によって防止することができる。これにより、熱処理工程によって表面層１５の原子の再配列が行われる場合に、アモルファス層４１の下方に存在する面欠陥や線欠陥の影響を受けて、再配列後の半導体層１３に欠陥が形成されてしまう事態を防止することができる。
【実施例３】
【００５３】
実施例３では、単結晶基板の結晶欠陥を低減させる方法を説明する。実施例３は、実施例２の技術を、単結晶基板に適用した形態である。具体的には、実施例３では、単結晶基板に対して、図９のフローのステップＳ３ａ〜Ｓ７が適用される。なお、実施例２と同様のステップ内容については、説明を省略する。
【００５４】
まず、図１３の模式図に示すようなＳｉＣ単結晶基板５０が準備される。ＳｉＣ単結晶基板５０には、積層欠陥や転位欠陥が含まれている。図１３の模式図では、これらの積層欠陥や転位欠陥を、実線で擬似的に示している。積層欠陥や転位欠陥は、ＳｉＣ単結晶基板５０の基板内部から表面５０ａまで連続して形成されている。
【００５５】
ステップＳ３ａにおいて、アモルファス層形成工程が行われる。ステップＳ３ａでは、図１３に示すＳｉＣ単結晶基板５０に対して、図１４の模式図に示すように、水素イオンが打ち込まれる。これにより、水素イオンが高濃度に導入されている層であるアモルファス層５１が形成される。アモルファス層５１は、積層欠陥等を横切ることで、これらの欠陥をアモルファス層５１の上下に分断するように形成されてもよい。アモルファス層５１の厚さは、例えば、０．０１〜０．３（μｍ）の範囲内であってもよい。次に、ステップＳ４において欠陥導入工程が行われる。欠陥導入工程の内容は実施例２と同様であるため、説明を省略する。
【００５６】
ステップＳ５において、アモルファス層５１が形成された状態のＳｉＣ単結晶基板５０を加熱する、熱処理工程が行われる。図１５の模式図に示すように、熱処理工程によって、アモルファス層５１や表面層５２に含まれている水素原子が、ガスとなって離脱する。また熱処理工程により、アモルファス層５１を、原子配列に規則性がない状態から、原子配列に規則性を有する状態へ再結晶化させることができる。アモルファス層５１の再結晶化では、熱エネルギーにより欠陥が移動、再配列、消滅することにより、ひずみのない結晶が形成されるため、アモルファス層５１の内部応力が緩和される。すると、アモルファス層５１の上方に位置している表面層５２においても、残留応力が緩和されることになる。従って、表面層５２の残留応力を緩和するとともに、表面層５２での欠陥の移動および再配列をさせることができるため、残留応力に起因して表面層５２に存在する積層欠陥や転位欠陥を低減させることができる。また、アモルファス層５１の下方に存在する積層欠陥や転位欠陥が、アモルファス層５１の上方に存在する表面層５２に影響してしまうことを、アモルファス層５１によって遮断することができる。これにより、図１５に示すように、アモルファス層５１が形成されていた位置よりも上方側の領域において、積層欠陥や転位欠陥が消滅しているＳｉＣ単結晶基板５０を作製することができる（図１５、領域Ｒ３参照）。
【００５７】
以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【００５８】
＜変形例＞
欠陥導入工程（ステップＳ４）は、貼り合わせ工程（ステップＳ１〜Ｓ３）の前や、貼り合わせ工程中に行われてもよい。例えば、イオン注入工程（ステップＳ１）において、半導体層１３に点欠陥を導入するとしてもよい。これにより、欠陥導入工程（ステップＳ４）を省略することができる。
【００５９】
欠陥導入工程（ステップＳ４）において、点欠陥を半導体層１３に導入する方法は、各種の方法を用いることができる。例えば、Ｈｅ、水素、Ａｒ、Ｓｉ、Ｃなどの、原子または分子またはイオンなどを注入する方法であってもよい。また、スパッタリング、クリーニングなどの方法を用いることもできる。
【００６０】
ステップＳ６において、エピタキシャル成長層１４は、ヘテロエピタキシャル成長によって成長させてもよい。
【００６１】
エピタキシャル成長工程（ステップＳ６）は、省略することが可能である。例えば、熱処理工程（ステップＳ５）の終了後に完成した貼り合わせ基板１０の半導体層１３の厚さが、デバイスを作製するために十分な厚さを有している場合には、ステップＳ６を省略してステップＳ７を行ってもよい。
【００６２】
実施例２において、アモルファス層４１は、貼り合わせ工程（ステップＳ１〜Ｓ３）の前や、貼り合わせ工程中に形成されてもよい。例えば、イオン注入工程（ステップＳ１）において、ＳｉＣ単結晶基板２０の表面（すなわち、半導体層１３の貼り合わせ面）にアモルファス層を形成してもよい。また、支持基板１１の表面に、イオン注入等によってアモルファス層を予め形成してもよい。そして、接合工程（ステップＳ２）において、ＳｉＣ単結晶基板２０のアモルファス層と、支持基板１１のアモルファス層とを接合してもよい。これにより、貼り合わせ後にアモルファス層をイオン注入により形成する場合に比して、表面層１５に導入される点欠陥の数を制御しやすくすることが可能となる。
【００６３】
支持基板１１に使用される材料は、多結晶ＳｉＣに限られない。半導体層１３に適用される各種の熱プロセスに対する耐性を有する材料であれば、何れの材料であってもよい。例えば、セラミック材料の混合材料によって形成されている焼結体であってもよい。使用するセラミック材料は、各種の材料でよく、例えば、ＳｉＣ、Ｓｉ、ＡｌＮ、Ａｌ２Ｏ３、ＧａＮ、Ｓｉ３Ｎ４、ＳｉＯ２、Ｔａ２Ｏ５、などのうちの少なくとも１種類の材料であってもよい。
【００６４】
本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００６５】
１０：貼り合わせ基板、１１：支持基板、１３：半導体層、１３ａおよび１５ａおよび５０ａ：表面、１４：エピタキシャル成長層、１５：表面層、２０：ＳｉＣ単結晶基板、２１：水素イオン注入層、４１および５１：アモルファス層、５０：ＳｉＣ単結晶基板、５１：アモルファス層、５２：表面層、Ｔ１１およびＴ３１：厚さ、Ｒ１〜Ｒ３：領域
【図１】
2014216555.tif 000003
【図２】
2014216555.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2014216555.tif 000009
【図８】
2014216555.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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