(57)【要約】【課題】外部インターフェースバッファの電源供給経路に生じるノイズを抑える。【解決手段】半導体装置（１）は、複数の外部インターフェースバッファ（１０＿１〜１０＿ｎ）を含む半導体チップ（１２Ａ〜１２Ｃ）と基体（１６Ａ〜１６Ｃ）とが半導体パッケージに封止される。前記基体は、電源配線（ＬＶＤＤ）、グラウンド配線（ＬＧＮＤ）、及び前記複数の外部インターフェースバッファの夫々に接続される複数の信号配線（ＬＳ＿１〜ＬＳ＿ｎ）を含む。前記複数の信号配線は、それらの全部又は一部が前記電源配線と前記グラウンド配線とに挟まれるように配置される。前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路（Ｉｖ）と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路（Ｉｇ）とは相互に磁束の変化を低減する配置を有する。【選択図】図９
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【特許請求の範囲】
【請求項１】
半導体チップと、前記半導体チップを搭載するための基体とが半導体パッケージに封止された半導体装置であって、
前記半導体チップは、電源電極と、グラウンド電極と、複数の信号電極と、前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、を含み、
前記基体は、電源端子と、グラウンド端子と、複数の信号端子と、前記電源端子と前記電源電極とを接続する電源配線と、前記グラウンド端子と前記グラウンド電極とを接続するグラウンド配線と、夫々の前記信号端子と対応する前記信号電極とを接続する複数の信号配線と、を含み、
前記複数の信号配線は、それらの全部又は一部が前記電源配線と前記グラウンド配線とに挟まれるように配置され、
前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路とは、相互に磁束の変化を低減する配置を有する、半導体装置。
【請求項２】
前記複数の信号配線は、１つの信号バスを構成し、
平面視において、前記電源配線及び前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記複数の信号配線同士の間隔よりも離間して配置される、請求項１に記載の半導体装置。
【請求項３】
前記電源配線及び前記グラウンド配線と前記信号バスとの間隔は、前記信号用の導体同士の間隔の２倍以上である、請求項２に記載の半導体装置。
【請求項４】
平面視において、前記基体における前記電源配線と前記グラウンド配線とによって挟まれる領域は、前記信号バスの長手方向を軸として線対称的な形状とされる、請求項２に記載の半導体装置。
【請求項５】
平面視において、前記基体における前記電源配線と前記信号バスとによって挟まれる領域と、前記グラウンド配線と前記信号バスとによって挟まれる領域の面積が実質的に等しくされる、請求項２に記載の半導体装置。
【請求項６】
前記基体はリードフレームであって、
前記電源配線は、電源用のインナーリードと、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤと、を含み、
前記グラウンド配線は、グラウンド用のインナーリードと、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤと、を含み、
前記信号配線は、信号用のインナーリードと、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤと、を含む、請求項２に記載の半導体装置。
【請求項７】
前記複数の信号電極は、一方向に並設されるとともに、２つの信号電極群を構成し、
前記電源電極及び前記グラウンド電極は、前記２つの信号電極群の間に配置され、
前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置され、
前記電源配線と前記グラウンド配線とは、相互に離間する方向に前記複数の信号配線を横切る部分を有する、請求項１に記載の半導体装置。
【請求項８】
前記基体はリードフレームであって、
前記電源配線は、電源用のインナーリードと、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤと、を含み、
前記グラウンド配線は、グラウンド用のインナーリードと、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤと、を含み、
前記信号配線は、信号用のインナーリードと、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤと、を含み、
前記電源用のインナーリードは、前記基体において、前記２つの信号電極群の一方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続され、
前記グラウンド用のインナーリードは、前記基体において、前記２つの信号電極群の他方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される、請求項７に記載の半導体装置。
【請求項９】
前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に一方向に並設され、
前記電源電極は、前記複数の信号電極の配列方向の一端側に配置され、前記グラウンド電極は、前記複数の信号電極の配列方向の他端側に配置され、
前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置され、
前記電源端子は、前記複数の信号電極の配列方向の他端側に配置され、前記グラウンド端子は、前記複数の信号電極の配列方向の一端側に配置され、
前記電源配線と前記グラウンド配線とは、並走して前記複数の信号配線を横切る部分を有する、請求項１に記載の半導体装置。
【請求項１０】
前記基体はリードフレームであって、
前記電源配線は、電源用のインナーリードと、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤと、を含み、
前記グラウンド配線は、グラウンド用のインナーリードと、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤと、を含み、
前記信号配線は、信号用のインナーリードと、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤと、を含み、
前記電源用のインナーリードは、前記基体において前記信号用のインナーリードと前記信号電極とを接続するボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続され、
前記グラウンド用のインナーリードは、前記基体において前記ボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される、請求項９に記載の半導体装置。
【請求項１１】
少なくとも２つの配線層を持つ配線基板と、
前記配線基板上に設けられた第１半導体装置と、を有し、
前記配線基板は、前記配線層に形成された電源配線、グラウンド配線、及び複数の信号配線を含み、
前記第１半導体装置は、
前記電源配線と接続される第１電源端子と、
前記グラウンド配線と接続される第１グラウンド端子と、
前記第１電源端子と前記第１グラウンド端子との間に配置され、夫々の前記信号配線に対応して接続される複数の第１信号端子と、
前記第１信号端子を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、を含み、
前記電源配線と前記グラウンド配線は、前記複数の信号配線が形成される配線層とは異なる配線層を経由して、平面視において前記複数の信号配線の一部を囲むように形成され、
前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路は、相互に磁束の変化を低減する配置を有する、電子回路。
【請求項１２】
前記複数の信号配線は、１つの信号バスを構成し、
前記電源配線と前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記信号配線同士の間隔よりも離間して配置される、請求項１１に記載の電子回路。
【請求項１３】
前記電源配線及び前記グラウンド配線と前記信号バスとの間隔は、前記信号用の導体同士の間隔の２倍以上である、請求項１２に記載の電子回路。
【請求項１４】
平面視において、前記配線基板における前記電源配線と前記グラウンド配線とによって挟まれる領域は、前記信号バスの長手方向を軸として線対称的な形状とされる、請求項１２に記載の電子回路。
【請求項１５】
平面視において、前記電源配線と前記信号バスとによって挟まれる領域の面積と前記グラウンド配線と前記信号バスとによって挟まれる領域の面積とが実質的に等しくされる、請求項１２に記載の電子回路。
【請求項１６】
前記配線基板上に設けられた第２半導体装置を更に有し、
前記第２半導体装置は、
第２電源端子と、
第２グラウンド端子と、
夫々の前記信号配線に対応して接続される複数の第２信号端子と、
前記第２信号端子に対応して設けられ、対応する前記第２信号端子を介して外部と信号のやり取りを行うための複数の第２外部インターフェースバッファと、を含み、
前記第２電源端子は、前記電源配線から分岐した配線に接続され、
前記第２グラウンド端子は、前記グラウンド配線から分岐した配線に接続され、
前記電源配線から分岐した配線と前記グラウンド配線から分岐した配線とは、それらの一部が並走して形成される、請求項１２に記載の電子回路。
【請求項１７】
前記信号バスが形成される配線層とは異なる配線層において、平面視で前記信号バスと重なるように、前記信号バスの幅方向の中間付近に配置されたキャパシタを更に有し、
前記キャパシタは、その一方の端子が前記電源配線から分岐した配線に接続され、その他方の端子が前記グラウンド配線から分岐した配線に接続される、請求項１２に記載の電子回路。
【請求項１８】
前記電源配線と前記グラウンド配線とは、それらの一部が前記信号バスを挟んで並走し、その途中で前記信号バスと交差するように形成される、請求項１１に記載の電子回路。
【請求項１９】
前記電源配線及び前記グラウンド配線は、前記信号バスを挟んで並走する区間の中間部分で前記信号バスと交差する、請求項１８に記載の電子回路。
【請求項２０】
電源電極、グラウンド電極、及び複数の信号電極と、
一端が前記電源電極に接続される第１内部電源配線と、
一端が前記グラウンド電極に接続される第１内部グラウンド配線と、
一方向に並設され、対応する前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、
前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファに電源電圧を供給するための第２内部電源配線と、
前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファにグラウンド電圧を供給するための第２内部グラウンド配線と、を有し、
前記第１内部電源配線は、その他端が前記第２内部電源配線の中間部分に接続され、
前記第１内部グラウンド配線は、その他端が前記第２内部グラウンド配線の中間部分に接続される、半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップ、半導体装置、及び電子回路に関し、特に外部インターフェースバッファを備える半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
携帯端末等の電子機器は、プリント基板上に配置された複数の半導体装置（ＩＣチップ）や各種の電子部品が配線パターンによって電気的に接続され、各種の信号をやり取りすることによって多くの機能が実現される。半導体装置は、外部と信号（データ）をやり取りするための回路として、外部インターフェースバッファ（Ｉ／Ｏバッファ）を備えている。例えば、プリント基板に搭載された送信側の半導体装置から受信側の半導体装置にデータを送信する場合、送信側の半導体装置における出力用の外部インターフェースバッファから送信された出力信号が、プリント基板上に形成された配線パターン（信号配線）を介して、受信側の半導体装置における入力用の外部インターフェースバッファに供給されることによりデータが送信される。外部インターフェースバッファは、例えば、ハイ側（ＶＤＤ側）及びロー側（ＧＮＤ側）に設けられた２つのトランジスタを含んで構成され、入力された信号の信号レベルの切り替わりに応じて、ハイ側及びロー側のトランジスタを交互にオン・オフさせることにより、出力する信号の信号レベルを切り替える。
【０００３】
外部インターフェースバッファの出力信号の切り替わり時には、外部インターフェースバッファ及び信号配線を介して電源・グラウンド間に電流が流れる。この電流によって、外部インターフェースバッファの電源供給経路（電源配線及びグラウンド配線）にノイズ（誘導起電力）が発生することが従来から問題となっていた。
【０００４】
電源配線及びグラウンド配線に発生するノイズを抑えるための方法として、電源・グラウンド間に大容量のデカップリング容量を接続することが従来から知られている。その他にも、例えば特許文献１に開示されているように、複数の出力バッファ回路を備える半導体集積回路において、複数の出力バッファ回路が動作するタイミングをずらすことにより、電源・グラウンド間に流れる電流のピーク値を減らし、リードフレームやワイヤ等のインダクタンス成分によって発生する電源、グラウンドの電位変動量を小さくする方法が知られている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−１２９９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者は、外部インターフェースバッファを構成するトランジスタのオン・オフの切り替わり時に磁束の変化量がアンバランスになることが、電源供給経路（電源配線やグラウンド配線）におけるノイズの発生原因の１つであることを見出した。例えば、送信側の外部出力インターフェースバッファの出力信号がローレベルからハイレベルに切り替わるとき、外部電源の正電極から、電源配線、送信側の外部出力インターフェースバッファ、信号配線、受信側の外部入力インターフェースバッファ、グラウンド配線を経由して外部電源の負電極に向かう経路の電流が増加することにより、その経路によって形成されるループの磁束が変化する。他方、外部電源の正電極から、電源配線、受信側の入力外部インターフェースバッファ、信号配線、送信側の出力外部インターフェースバッファ、グラウンド配線を経由して外部電源の負電極に向かう経路の電流が減少することにより、その経路によって形成されるループの磁束が変化する。上記二つの磁束の変化の極性は逆の関係にある。したがって、外部電源を介して電源配線及びグラウンド配線によって囲まれる全体ループにおいて、上記の２つの経路によるループの磁束の変化量がアンバランスになると、電源配線及びグラウンド配線に発生するノイズ（誘導起電力）が大きくなる。なお、特許文献１に記載の技術は、電源・グラウンド間に流れる電流のピーク値を減らすだけであり、上記のような磁束の変化量については着目していない。
【０００７】
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。
【０００９】
すなわち、本半導体装置は、半導体チップと、前記半導体チップを搭載するための基体とが半導体パッケージに封止される。前記半導体チップは、電源電極と、グラウンド電極と、複数の信号電極と、前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファと、を含む。前記基体は、電源端子と、グラウンド端子と、複数の信号端子と、前記電源端子と前記電源電極とを接続する電源配線と、前記グラウンド端子と前記グラウンド電極とを接続するグラウンド配線と、夫々の前記信号端子と対応する前記信号電極とを接続する複数の信号配線と、を含む。前記複数の信号配線は、それらの全部又は一部が前記電源配線と前記グラウンド配線とに挟まれるように配置される。前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路とは相互に磁束の変化を低減する配置を有する。
【発明の効果】
【００１０】
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１１】
すなわち、これによれば、外部インターフェースバッファの電源供給経路に発生するノイズを小さくすることができる。
【図面の簡単な説明】
【００１２】
【図１】外部インターフェースバッファを備える半導体装置を搭載した電子回路を例示する図である。
【図２】半導体装置１、２のインターフェース部分の構成を例示する図である。
【図３】図２の各電流経路によって形成される電流ループを模式的に表した図である。
【図４】電子回路１００におけるＶＤＤ−ＧＮＤループに生じるノイズの特性を例示する図である。
【図５】半導体装置１における外部出力インターフェース回路周辺のレイアウト配置を例示する図である。
【図６】半導体チップ１２の比較例として、別のレイアウト構成を有する半導体チップを例示する図である。
【図７】比較例としての半導体チップ１２Ｘに形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。
【図８】実施の形態１に係る半導体チップ１２に形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。
【図９】実施の形態２に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。
【図１０】実施の形態２に係る基体１６Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。
【図１１】実施の形態２に係る基体１６Ａに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。
【図１２】基体１６Ａの比較例として、別の配線構造を有する基体を例示する図である。
【図１３】ＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性のＦＤＴＤ法によるシミュレーション結果を示す図である。
【図１４】実施の形態３に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。
【図１５】実施の形態３に係る基体１６Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。
【図１６】実施の形態３に係る基体１６Ｂに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。
【図１７】実施の形態４に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。
【図１８】実施の形態４に係る基体１６Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。
【図１９】実施の形態４に係る基体１６Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。
【図２０】実施の形態５に係る電子回路１００Ａの配線基板上の配線構造を例示する図である。
【図２１】実施の形態５に係る配線基板１０１Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。
【図２２】実施の形態６に係る電子回路１００Ｂの配線基板上の配線構造を例示する図である。
【図２３】実施の形態６に係る配線基板１０１Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。
【図２４】実施の形態７に係る電子回路１００Ｃの配線基板上の配線構造を例示する図である。
【図２５】実施の形態７に係る配線基板１０１Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。
【図２６】実施の形態７に係る配線基板１０１Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。
【発明を実施するための形態】
【００１３】
１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１４】
〔１〕（ＶＤＤ−ＳＧＮＬループの磁束の変化とＳＧＮＬ−ＧＮＤループの磁束の変化を相殺するように配線を形成した半導体パッケージ；図９、図１４、図１７）
本願の代表的な実施の形態に係る半導体装置（１）は、半導体チップ（１２Ａ〜１２Ｃ）と、前記半導体チップを搭載するための基体（１６Ａ〜１６Ｃ）とが半導体パッケージに封止される。前記半導体チップは、電源電極（ＰＡＤＶ）と、グラウンド電極（ＰＡＤＧ）と、複数の信号電極（ＰＡＤＳ＿１〜ＰＡＤ＿ｎ）と、前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファ（１０＿１〜１０＿ｎ）と、を含む。前記基体は、電源端子（ＶＤＤ１）と、グラウンド端子（ＧＮＤ１）と、複数の信号端子（ＳＧＮＬ１＿１〜１＿ｎ）と、電源端子と電源電極とを接続する電源配線（ＬＶＤＤ，ＷＲ）と、グラウンド端子とグラウンド電極とを接続するグラウンド配線（ＬＧＮＤ，ＷＲ）と、夫々の信号端子と対応する信号電極とを接続する複数の信号配線（ＬＳ＿１〜ＬＳ＿７，ＷＲ）を含む。前記複数の信号配線は、それらの全部又は一部が前記電源配線と前記グラウンド配線とに挟まれるように配置される。前記電源配線から前記外部インターフェースバッファを経由して前記信号配線に至る電流経路（Ｉｖ）と、前記信号配線から前記外部インターフェースバッファを経由して前記グラウンド配線に至る電流経路（Ｉｇ）とは相互に磁束の変化を低減する配置を有する。
【００１５】
各外部インターフェースバッファに関し、電源配線から外部インターフェースバッファを経由して信号配線に至る電流経路によって形成されるループ（ＶＤＤ−ＳＧＮＬループ）と、信号配線から外部インターフェースバッファを経由してグラウンド配線に至る電流経路によって形成されるループ（ＳＧＮＬ−ＧＮＤループ）は、磁束の向きは同じであるが、磁束の時間変化の極性は相違する。本半導体装置によれば、外部インターフェースバッファが動作することによって信号配線に流れる電流が変化したとき、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの磁束の変化が相殺されるので、電源配線とグラウンド配線によって挟まれる全体領域における磁束の変化量を小さくでき、電源配線及びグラウンド配線に発生するノイズ（誘導起電力）を小さくすることができる。
【００１６】
〔２〕（電源配線及びグラウンド配線を信号バスから離間して配置；図９）
項１の半導体装置において、前記複数の信号配線は１つの信号バス（ＬＳＢ）を構成する。平面視において、前記電源配線及び前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記複数の信号配線同士の間隔よりも離間して配置される。
【００１７】
これによれば、電源配線及びグラウンド配線と信号バスの間隔を、信号配線同士の間隔と同じ又はそれ以下にした場合に比べて、電源配線と信号配線によって挟まれる領域と、グラウンド配線と信号配線によって挟まれる領域の面積の差を見かけ上小さくすることができる。すなわち、前記基体の全体領域において、第１ループと第２ループの面積の差を見かけ上小さくすることができる。磁束の大きさはループ面積に比例するので、第１ループと第２ループの面積の差が見かけ上小さくなることにより、第１ループと第２ループによる夫々の磁束の変化量の差（変化の極性は相違する）が小さくなる。これにより、基体の上記全体領域における磁束の変化量が小さくなるから、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。
【００１８】
〔３〕（電源配線及びグラウンド配線を信号バスから２倍以上離して配置；図９）
項２の半導体装置において、前記電源配線及び前記グラウンド配線と前記信号バスとの間隔（ｌａ）は、前記信号用の導体同士の間隔（ｌｂ）の２倍以上である。
【００１９】
これによれば、基体上の電源配線とグラウンド配線とによって挟まれる全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることが容易となる。
【００２０】
〔４〕（対称的な形状；図９）
項２の半導体装置は、平面視において、前記基体における前記電源配線と前記グラウンド配線とによって挟まれる領域が、前記信号バスの長手方向を軸（ａ−ａ’）として線対称的な形状とされる。
【００２１】
これによれば、基体の電源配線とグラウンド配線とによって挟まれる全体領域において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差が見かけ上更に小さくなるから、電源配線及びグラウンド配線に発生するノイズを更に小さくすることができる。
【００２２】
〔５〕（ＶＤＤ−ＧＮＤで挟まれる領域を信号バスで均等に分断する；図９）
項２の半導体装置は、平面視において、前記基体における前記電源配線と前記信号バスとによって挟まれる領域（Ｓｃ１）と、前記グラウンド配線と前記信号バスとによって挟まれる領域の面積（Ｓｃ２）が実質的に等しくされる。
【００２３】
これによれば、第１ループと第２ループの面積の差を見かけ上更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることができる。
【００２４】
〔６〕（リードフレーム；図９）
項２乃至５の何れかの半導体装置において、前記基体（１６Ａ）はリードフレームであって、前記電源配線は、電源用のインナーリード（ＬＶＤＤ）と、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤ（ＷＲ）と、を含む。前記グラウンド配線は、グラウンド用のインナーリード（ＬＧＮＤ）と、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤ（ＷＲ）と、を含む。前記信号配線は、信号用のインナーリード（ＬＳ＿１〜ＬＳ＿ｎ）と、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤ（ＷＲ）と、を含む。
【００２５】
〔７〕（電源配線及びグラウンド配線を信号配線群の間からチップに接続；図１４）
項１の半導体装置において、前記複数の信号電極は、一方向に並設されるとともに、２つの信号電極群（ＰＡＤＳ＿１〜ＰＡＤＳ＿３とＰＡＤＳ＿４〜ＰＡＤＳ＿７）を構成する。前記電源電極及び前記グラウンド電極は、前記２つの信号電極群の間に配置される。前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置される。前記電源配線と前記グラウンド配線とは、相互に離間する方向に前記複数の信号配線を横切る部分を有する。
【００２６】
これによれば、基体において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくすることができる。これにより、項２と同様に、基体の電源配線とグラウンド配線とによって挟まれる全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。
【００２７】
〔８〕（リードフレーム；図１４）
項７の半導体装置において、前記基体（１６Ｂ）はリードフレームであって、前記電源配線は、電源用のインナーリード（ＬＶＤＤ）と、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤ（ＷＲ）と、を含む。前記グラウンド配線は、グラウンド用のインナーリード（ＬＧＮＤ）と、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤ（ＷＲ）と、を含む。前記信号配線は、信号用のインナーリード（ＬＳ＿１〜ＬＳ＿ｎ）と、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤ（ＷＲ）と、を含む。前記電源用のインナーリードは、前記基体において、前記２つの信号電極群（ＰＡＤＳ＿１〜ＰＡＤＳ＿３）の一方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続される。前記グラウンド用のインナーリードは、前記基体において、前記２つの信号電極群（ＰＡＤＳ＿４〜ＰＡＤＳ＿７）の他方と接続される信号用のボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される。
【００２８】
これによれば、リードフレームを適用した半導体パッケージにおいて、外部インターフェースバッファが動作したときに電源配線及びグラウンド配線に発生するノイズを小さくすることが容易となる。
【００２９】
〔９〕（電源配線及びグラウンド配線が反対方向に信号配線群を横切った後でチップに接続；図１７）
項１の半導体装置において、前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に一方向に並設される。前記電源電極は、前記複数の信号電極の配列方向の一端側（ＰＡＤＳ＿１側）に配置され、前記グラウンド電極は、前記複数の信号電極の配列方向の他端側（ＰＡＤＳ＿７側）に配置される。前記複数の信号端子は、前記電源端子と前記グラウンド端子との間に、前記複数の信号電極の配列方向に沿って配置される。前記電源端子は、前記複数の信号電極の配列方向の他端側（ＰＡＤＳ＿７）に配置され、前記グラウンド端子は、前記複数の信号電極の配列方向の一端側（ＰＡＤＳ＿１側）に配置される。前記電源配線と前記グラウンド配線とは、並走して前記複数の信号配線を横切る部分を有する。
【００３０】
これによれば、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくすることができる。これにより、項２と同様に、基体の電源配線とグラウンド配線とによって挟まれる全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。
【００３１】
〔１０〕（リードフレーム；図１７）
項８の半導体装置において、前記基体（１６Ｃ）はリードフレームであって、前記電源配線は、電源用のインナーリード（ＬＶＤＤ）と、当該インナーリードと前記電源電極とを接続するための電源用のボンディングワイヤ（ＷＲ）と、を含む。前記グラウンド配線は、グラウンド用のインナーリード（ＬＧＮＤ）と、当該インナーリードと前記グラウンド電極とを接続するためのグラウンド用のボンディングワイヤ（ＷＲ）と、を含む。前記信号配線は、信号用のインナーリード（ＬＳ＿１〜ＬＳ＿ｎ）と、当該インナーリードと前記信号電極とを接続するための信号用のボンディングワイヤ（ＷＲ）と、を含む。前記電源用のインナーリードは、前記基体において前記信号用のインナーリードと前記信号電極とを接続するボンディングワイヤ群の下を通るように延在し、その先端において前記電源用のボンディングワイヤによって前記電源電極と接続される。前記グラウンド用のインナーリードは、前記基体において前記ボンディングワイヤ群の下を通るように延在し、その先端において前記グラウンド用のボンディングワイヤによって前記グラウンド電極と接続される。
【００３２】
これによれば、リードフレームを適用した半導体パッケージにおいて、外部インターフェースバッファが動作したときに電源配線及びグラウンド配線に発生するノイズ（誘導起電力）を小さくすることが容易となる。
【００３３】
〔１１〕（ＶＤＤ−ＳＧＮＬループの磁束の変化とＳＧＮＬ−ＧＮＤループの磁束の変化を相殺するように配線を形成した電子回路；図２０、図２２、図２４）
本願の代表的な実施の形態に係る電子回路（１００Ａ〜１００Ｃ）は、少なくとも２つの配線層を持つ配線基板（１０１Ａ〜１０１Ｃ）と、前記配線基板上に設けられた第１半導体装置（１）と、有する。前記配線基板は、前記配線層に形成された電源配線（ＬＮＶＤＤ）、グラウンド配線（ＬＮＧＮＤ）、及び複数の信号配線（ＬＮＳ＿１〜ＬＮＳ＿ｎ）を含む。前記第１半導体装置は、前記電源配線と接続される第１電源端子（ＶＤＤ１）と、前記グラウンド配線と接続される第１グラウンド端子（ＧＮＤ１）と、前記第１電源端子と前記第１グラウンド端子との間に配置され、夫々の前記信号配線に対応して接続される複数の第１信号端子（ＳＧＮＬ１＿１〜ＳＧＮＬ１＿ｎ）と、を含む。前記第１半導体装置は更に、前記第１信号端子を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファ（１０＿１〜１０＿ｎ）と、を含む。前記電源配線と前記グラウンド配線は、前記複数の信号配線が形成される配線層とは異なる配線層を経由して、平面視において前記複数の信号配線の一部を囲むように形成される。電源配線から外部インターフェースバッファを経由して信号配線に至る電流経路（Ｉｖ）と、信号配線から外部インターフェースバッファを経由してグラウンド配線に至る電流経路（Ｉｇ）とは、相互に磁束の変化を低減する配置を有する。
【００３４】
これによれば、外部インターフェースバッファが動作することによって信号配線に流れる電流が変化したとき、項１と同様に、配線基板におけるＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの磁束の変化が相殺される。これにより、配線基板における電源配線とグラウンド配線とによって挟まれる全体領域の磁束の変化量が小さくなり、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。
【００３５】
〔１２〕（電源配線及びグラウンド配線を信号バスから離間して配置；図２０）
項１１の電子回路（１００Ａ）において、前記複数の信号配線は、１つの信号バス（ＬＮＳＢ）を構成する。前記電源配線と前記グラウンド配線は、前記信号バスに対して、前記信号バスを構成する前記信号配線同士の間隔よりも離間して配置される。
【００３６】
本半導体装置によれば、配線基板上の電源配線及びグラウンド配線と信号バスとの間隔を、信号配線同士の間隔と同じ又はそれ以下にした場合と比べて、電源配線と信号バスによって挟まれる領域と、グラウンド配線と信号バスによって挟まれる領域の面積の差を見かけ上小さくすることができる。すなわち、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくできるから、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループによる夫々の磁束の変化量の差（極性は相違する）が小さくなる。これにより、配線基板の上記全体領域における磁束の変化量を小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることが可能となる。
【００３７】
〔１３〕（電源配線及びグラウンド配線を信号バスから２倍以上離して配置；図２０）
項１２の電子回路（１００Ａ）において、前記電源配線及び前記グラウンド配線と前記信号バスとの間隔（ｌｐ）は、前記信号用の導体同士の間隔（ｌｑ）の２倍以上である。
【００３８】
これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが容易となる。
【００３９】
〔１４〕（対称的な形状；図２０）
項１２の電子回路（１００Ａ）は、平面視において、前記配線基板における前記電源配線と前記グラウンド配線とによって挟まれる領域は、前記信号バスの長手方向を軸（ｂ−ｂ’）として線対称的な形状とされる。
【００４０】
これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）において、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上更に小さくすることができる。これにより、磁束の変化量が更に小さくなり、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。
【００４１】
〔１５〕（ＶＤＤ−ＧＮＤで挟まれる領域を信号バスで均等に分断する；図２０）
項１２の電子回路（１００Ａ）は、平面視において、前記電源配線と前記信号バスとによって挟まれる領域の面積（Ｓｐ１）と前記グラウンド配線と前記信号バスとによって挟まれる領域の面積（Ｓｐ２）とが実質的に等しくされる。
【００４２】
これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。
【００４３】
〔１６〕（２つの半導体装置）
項１２乃至１５の何れかの電子回路（１００Ａ〜１００Ｃ）は、前記配線基板上に設けられた第２半導体装置（２）を更に有する。前記第２半導体装置は、第２電源端子（ＶＤＤ２）と、第２グラウンド端子（ＧＮＤ２）と、夫々の前記信号配線に対応して接続される複数の第２信号端子（ＳＧＮＬ２＿１〜ＳＧＮＬ２＿ｎ）と、前記第２信号端子に対応して設けられ、対応する前記第２信号端子を介して外部と信号のやり取りを行うための複数の第２外部インターフェースバッファ（２０＿１〜２０＿ｎ）と、を含む。前記第２電源端子は、前記電源配線から分岐した配線（ＬＢＶＤＤ１）に接続され、前記第２グラウンド端子は、前記グラウンド配線から分岐した配線（ＬＢＧＮＤ１）に接続される。前記電源配線から分岐した配線と前記グラウンド配線から分岐した配線とは、それらの一部が並走して形成される。
【００４４】
これによれば、第２半導体装置に接続される電源及びグラウンドの分岐配線によってループが形成されないから、電源配線及びグラウンド配線に発生するノイズを抑えるために、分岐配線による電流経路の磁束を考慮する必要はなく、第１半導体装置までの電流経路の磁束を考慮した配線設計を行えばよい。
【００４５】
〔１７〕（キャパシタＣ１；図２２）
項１２の電子回路（１００Ｂ）は、前記信号バスが形成される配線層とは異なる配線層において、平面視で前記信号バスと重なるように、前記信号バスの幅方向の中間付近に配置されたキャパシタ（Ｃ１）を更に有する。前記キャパシタは、その一方の端子が前記電源配線から分岐した配線に接続され、その他方の端子が前記グラウンド配線から分岐した配線に接続される。
【００４６】
これによれば、第１半導体装置と電源及びグラウンド電圧の供給源とが離れて配置されている場合であっても、キャパシタが電源及びグラウンド電圧の供給源として機能するので、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが生じ難くなる。これにより、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。
【００４７】
〔１８〕（電源配線及びグラウンド配線が信号バスを挟んで並走し、途中で信号バスと交差；図２４）
項１１の電子回路において、前記電源配線と前記グラウンド配線とは、それらの一部が前記信号バスを挟んで並走し、その途中（Ｓ）で前記信号バスと交差するように形成される。
【００４８】
これによれば、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）を２つに分けることができ、分けられた夫々の領域において、電源配線と信号配線によって挟まれる領域と、前記グラウンド配線と前記信号配線によって挟まれる領域を形成することができる。これにより、電源配線及びグラウンド配線を途中で信号バスと交差させずに信号バスを挟んで並走させた場合に比べて、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくすることができ、電源配線及びグラウンド配線に発生するノイズを小さくすることが可能となる。
【００４９】
〔１９〕（並走区間の中間付近で信号バスと交差；図２４）
項１８の電子回路において、前記電源配線及び前記グラウンド配線は、前記信号バスを挟んで並走する区間の中間部分で前記信号バスと交差する。
【００５０】
これによれば、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの面積の差を見かけ上更に小さくすることができる。
【００５１】
〔２０〕（半導体チップ；図５）
本願の代表的な実施の形態に係る半導体チップ（１２）は、電源電極（ＰＡＤＶ）、グラウンド電極（ＰＡＤＧ）、及び複数の信号電極（ＰＡＤＳ＿１〜ＰＡＤＳ＿１０）と、を有する。本半導体チップは更に、一端が前記電源電極に接続される第１内部電源配線（ＬＩＶ１）と、一端が前記グラウンド電極に接続される第１内部グラウンド配線（ＬＩＧ１）と、一方向に並設され対応する前記信号電極を介して外部と信号のやり取りを行うための複数の外部インターフェースバッファ（１０＿１〜１０＿ｎ）と、を有する。本半導体チップは更に、前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファに電源電圧を供給するための第２内部電源配線（ＬＩＶ２）を有する。本半導体チップは更に、前記複数の外部インターフェースバッファの配列方向に沿って配置され、前記複数の外部インターフェースバッファにグラウンド電圧を供給するための第２内部グラウンド配線（ＬＩＶ１）を有する。本半導体チップにおいて、前記第１内部電源配線は、その他端が前記第２内部電源配線の中間部分（ＭＶ）に接続され、前記第１内部グラウンド配線は、その他端が前記第２内部グラウンド配線の中間部分（ＭＧ）に接続される。
【００５２】
これによれば、半導体チップにおける各外部インターフェースバッファに関し、第１及び第２内部電源配線から外部インターフェースバッファを経由して信号電極に至る電流経路によるＶＤＤ−ＳＧＮＬループと、上記信号電極から外部インターフェースバッファを経由して第１及び第２内部グラウンド配線に至る電流経路によるＳＧＮＬ−ＧＮＤループの面積の差を見かけ上小さくできる。これにより、半導体チップ上の第１及び第２内部電源配線と第１及び第２内部グラウンド配線とによって挟まれる内部全体領域（Ｓｃ）において、第１内部ループと第２内部ループによる磁束の変化量の差が小さくなるから、内部全体領域における磁束の変化量を小さくなり、電源配線及びグラウンド配線に発生するノイズを小さくすることができる。
【００５３】
〔２１〕（第１内部電源配線と第１内部グラウンド配線の長さを等しくする；図５）
項２１の半導体チップにおいて、前記電源電極、前記グラウンド電極、及び前記複数の信号電極は、前記複数の外部インターフェースバッファの配列方向に沿って配置される。前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に配置される。前記第１内部電源配線と前記第１内部グラウンド配線の長さが実質的に等しくされる。
【００５４】
これによれば、上記第１内部ループと上記第２内部ループの面積の差が見かけ上更に小さくなるから、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが容易となる。
【００５５】
〔２２〕（半導体チップ１２（図５）と基体１６Ａ、１６Ｃ（図９及び図１７の）をパッケージングした半導体装置）
項２乃至６又は項９、１０の何れかの半導体装置（１）において、前記半導体チップは、一端が前記電源電極に接続される第１内部電源配線（ＬＩＶ１）と、一端が前記グラウンド電極に接続される第１内部グラウンド配線（ＬＩＧ２）を更に有する。本半導体チップは更に、前記第１内部電源配線の他端に接続され、夫々の前記外部インターフェースバッファに電源電圧を供給するための第２内部電源配線（ＬＩＶ２）と、前記第１内部グラウンド配線の他端に接続され、夫々の前記外部インターフェースバッファにグラウンド電圧を供給するための第２内部グラウンド配線（ＬＩＶ１）と、を更に有する。前記複数の外部インターフェースバッファは、一方向に並設される。前記第２内部電源配線及び前記第２内部グラウンド配線は、前記外部インターフェースバッファの配列方向に沿って配置される。前記第１内部電源配線は、前記第２内部電源配線の中間部分（ＭＶ）に接続される。前記第１内部グラウンド配線は、前記第２内部グラウンド配線の中間部分（ＭＧ）に接続される。
【００５６】
これによれば、基体における磁束の変化量に加えて、項２０と同様に半導体チップにおける磁束の変化量も小さくすることができるから、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。
【００５７】
〔２３〕（第１内部電源配線と第１内部グラウンド配線の長さを等しくする；図５）
項２２の半導体装置において、前記電源電極、前記グラウンド電極、及び前記複数の信号電極は、前記外部インターフェースバッファの配列方向に沿って配置される。前記複数の信号電極は、前記電源電極と前記グラウンド電極との間に配置される。前記第１内部電源配線と前記第１内部グラウンド配線の長さが実質的に等しくされる。
【００５８】
これによれば、項２１と同様に、電源配線及びグラウンド配線に発生するノイズを更に小さくすることができる。
【００５９】
〔２４〕（キャパシタＣ２：図２４）
項１８の電子回路（１００Ｃ）において、前記配線基板（１０１Ｃ）は、前記電源配線に電源電圧を供給するとともに前記グラウンド配線にグラウンド電圧を供給する電源供給部（３）と、前記電源配線と前記グラウンド配線との間に接続されるキャパシタ（Ｃ２）と、を更に含む。前記キャパシタは、前記電源供給部から、前記電源配線と前記グラウンド配線とが前記信号バスを挟んで並走するまでの区間に配置される。
【００６０】
これによれば、項１７と同様に、電源供給部と第１半導体装置が離れて配置されている場合であっても、キャパシタが電源電圧及びグラウンド電圧の供給源として機能するので、夫々のループに流れる電流の変化量のずれが生じ難くなる。これにより、配線基板上の電源配線とグラウンド配線とによって挟まれる全体領域（Ｓｃ）における磁束の変化量を更に小さくすることができ、電源配線及びグラウンド配線に発生するノイズを更に小さくすることが可能となる。
【００６１】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００６２】
図１に、外部インターフェースバッファを備える半導体装置を搭載した電子回路を例示する。
【００６３】
同図に示される電子回路１００は、例えば、配線基板１０１上に搭載された複数の半導体装置（ＩＣチップ）や各種の電子部品を含んで構成され、それらの部品が相互に各種信号のやり取りすることにより所望の機能を実現する１つのシステムを構成する。同図には、電子回路１００を構成する一部の部品として、２つの半導体装置１、２が図示されている。
【００６４】
半導体装置１と半導体装置２は、配線基板１０１上に形成された配線パターンを介して接続され、高速なデータ通信が可能にされる。例えば、半導体装置１の信号処理によって生成されたデータが配線基板１０１上の配線パターンに出力され、その配線パターンを介して半導体装置２がデータを受信する。半導体装置２は受信したデータに基づいて各種の信号処理を行う。特に制限されないが、半導体装置１は、例えば３２ｂｉｔや６４ｂｉｔのメモリバスを制御するメモリコントローラを備えたコントローラＩＣである。また、半導体装置２は、例えば半導体装置１によって制御されるＤＤＲ２ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＤＲ３ＳＤＲＡＭ等のメモリＩＣである。
【００６５】
半導体装置１は、例えば、半導体装置１特有の機能を実現するための信号処理を行う内部回路１１と、内部回路１１によって生成されたデータ（信号）を外部に出力するための複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（ｎは２以上の整数。）と、複数の外部端子とを備える。なお、同図には、半導体装置１が備える外部端子として、代表的に、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、信号端子ＳＧＮＬ１＿１〜１〜１＿ｎが図示されているが、上記以外の外部端子を備えても良い。
【００６６】
外部出力インターフェースバッファ１０＿１〜１０＿ｎ（総称する場合は、外部出力インターフェースバッファ１０と記す。）は、内部回路１１と共に、例えば公知のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路の製造技術によって１個の単結晶シリコンのような半導体基板（半導体チップ）に形成される。外部出力インターフェースバッファ１０＿１〜１０＿ｎは、対応する信号端子ＳＧＮＬ１＿１〜１＿ｎ（総称する場合は、信号端子ＳＧＮＬ１と記す。）に信号を出力する。例えば、外部出力インターフェースバッファ１０＿１は信号端子ＳＧＮＬ１＿１に信号を出力し、外部出力インターフェースバッファ１０＿ｎは信号端子ＳＧＮＬ１＿ｎに信号を出力する。信号端子ＳＧＮＬ１＿１〜１＿ｎは、半導体装置２における信号端子ＳＧＮＬ２＿１〜２＿ｎに対応して接続され、信号端子ＳＧＮＬ１＿１〜１＿ｎと信号端子ＳＧＮＬ２＿１〜２＿ｎを接続する信号線群は、例えば１つの信号バスを構成している。
【００６７】
外部出力インターフェースバッファ１０＿１〜１０＿ｎ及び信号端子ＳＧＮＬ１＿１〜１＿ｎは、例えば図１に示されるように、配線基板１０１上のＸ方向に沿って並んで半導体装置１内にレイアウトされる。外部出力インターフェースバッファ１０＿１〜１０＿ｎは、電源端子ＶＤＤ１及びグラウンド端子ＧＮＤ１からの給電により動作する。電源端子ＶＤＤ１は、配線基板１０１上（又は配線基板１０１外）に設けられた電源供給部３（レギュレータ等の電源装置）の正電極側に接続され、グラウンド端子ＧＮＤ１は電源供給部３の負電極側に接続される。
【００６８】
半導体装置２は、外部からデータ（信号）を入力するための複数の外部入力インターフェースバッファ２０＿１〜２０＿ｎと、外部入力インターフェースバッファ２０＿１〜２０＿ｎによって受信したデータに基づいて半導体装置２特有の機能を実現するための信号処理を行う内部回路２１と、複数の外部端子とを備える。なお、同図には、半導体装置２が備える外部端子として、代表的に、電源端子ＶＤＤ２、グラウンド端子ＧＮＤ２、信号端子ＳＧＮＬ２＿１〜２〜１＿ｎが図示されているが、上記以外の外部端子を備えても良い。
【００６９】
外部入力インターフェースバッファ２０＿１〜２０＿ｎ（総称する場合は、外部入力インターフェースバッファ２０と記す。）は、内部回路２１と共に、例えば公知のＣＭＯＳ集積回路の製造技術によって１個の単結晶シリコンのような半導体基板（半導体チップ）に形成される。外部入力インターフェースバッファ２０＿１〜２０＿ｎは、対応する信号端子ＳＧＮＬ２＿１〜２＿ｎ（総称する場合は、信号端子ＳＧＮＬ２と記す。）から信号を入力する。例えば、外部入力インターフェースバッファ２０＿１は信号端子ＳＧＮＬ２＿１から信号を入力し、外部入力インターフェースバッファ２０＿ｎは信号端子ＳＧＮＬ２＿ｎから信号を入力する。外部入力インターフェースバッファ２０＿１〜２０＿ｎ及び信号端子ＳＧＮＬ２＿１〜２＿ｎは、例えば、図１に示されるように、配線基板１０１上のＸ方向に沿って並んで半導体装置２内にレイアウトされる。外部入力インターフェースバッファ２０＿１〜２０＿ｎは、電源端子ＶＤＤ２及びグラウンド端子ＧＮＤ２からの給電により動作する。電源端子ＶＤＤ２は、電源供給部３の正電極側に接続され、グラウンド端子ＧＮＤ２は電源供給部３の負電極側に接続される。
【００７０】
図２に、半導体装置１、２のインターフェース部分の構成を例示する。なお、同図は、説明を簡略化するため、外部出力インターフェースバッファ１０＿１と外部入力インターフェースバッファ２０＿１の接続部分を図示し、それ以外の部分は省略している。
【００７１】
外部出力インターフェースバッファ１０＿１は、ハイ側（電源電圧（ＶＤＤ１）側）及びロー側（グラウンド電圧（ＧＮＤ１）側）に設けられた２つのトランジスタを含んで構成される。外部出力インターフェースバッファ１０＿１は、内部回路１１から供給された信号の信号レベルに応じて、ハイ側及びロー側のトランジスタを交互にオン・オフさせることにより、出力信号の信号レベルを切り替える。特に制限されないが、外部出力インターフェースバッファ１０＿１は、ＣＭＯＳインバータ回路である。なお、外部出力インターフェースバッファ１０＿２〜１０＿ｎの構成は外部出力インターフェースバッファ１０＿１と同様である。
【００７２】
外部入力インターフェースバッファ２０＿１は、ハイ側（電源電圧（ＶＤＤ）側）及びロー側（グラウンド電圧（ＧＮＤ）側）に設けられた２つのトランジスタと、終端回路とを含んで構成される。同図には、終端回路として、信号端子ＳＧＮＬ２＿１と電源端子ＶＤＤ２の間に接続された抵抗Ｒ１と、信号端子ＳＧＮＬ２＿１とグラウンド端子ＧＮＤ２の間に接続された抵抗Ｒ２とから構成されたテブナン終端回路が例示されるが、終端回路の構成は特に制限されない。
【００７３】
外部入力インターフェースバッファ２０＿１は、外部出力インターフェースバッファ１０＿１から信号端子ＳＧＮＬ２＿１及び上記終端回路を介して入力された信号の信号レベルに応じて、ハイ側及びロー側のトランジスタを交互にオン・オフさせることにより、出力信号の信号レベルを切り替える。外部入力インターフェースバッファ２０＿１から出力された信号は内部回路２１に供給される。なお、外部入力インターフェースバッファ２０＿２〜２０＿ｎの構成は外部入力インターフェースバッファ２０＿１と同様である。
【００７４】
外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０の状態が遷移するとき、外部出力インターフェースバッファ１０と外部入力インターフェースバッファ２０との信号経路に電流が発生する。例えば、外部出力インターフェースバッファ１０＿１の出力信号がローレベルからハイレベルに切り替わるとき、外部出力インターフェースバッファ１０＿１のハイ側のトランジスタがオフ状態からオン状態に遷移するとともに、ロー側のトランジスタがオン状態からオフ状態に遷移する。このとき、図２のように、電源供給部３の正電極から、電源配線ＬＶ、電源端子ＶＤＤ１、外部出力インターフェースバッファ１０＿１のハイ側のトランジスタ、信号配線ＳＧＮＬ１、外部入力インターフェースバッファ２０＿１の抵抗Ｒ２、グラウンド端子ＧＮＤ２、グラウンド配線ＬＧを経由して電源供給部３の負電極に向かう経路（以下、第１電流経路と称する。）の電流Ｉｖが増加する。他方、電源供給部３の正電極から、電源配線ＬＶ、電源端子ＶＤＤ２、外部入力インターフェースバッファ２０＿１の抵抗Ｒ１、信号配線ＳＧＮＬ１、外部出力インターフェースバッファ１０＿１のロー側のトランジスタ、グラウンド端子ＧＮＤ１、グラウンド配線ＬＧを経由して電源供給部３の負電極に向かう経路（以下、第２電流経路と称する。）の電流Ｉｇは減少する。同様に、外部出力インターフェースバッファ１０＿１の出力信号がハイレベルからローレベルに切り替わるとき、外部出力インターフェースバッファ１０＿１のハイ側のトランジスタがオン状態からオフ状態に遷移するとともに、ロー側のトランジスタがオフ状態からオン状態に遷移する。これにより、第１電流経路の電流Ｉｖが減少し、第２電流経路の電流Ｉｇが増加する。
【００７５】
電流Ｉｖ、Ｉｇが発生すると、周囲の空間には磁界が発生する。その磁界の一部は、電源供給部３の正電極から電源配線ＬＶ、外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０、グラウンド配線ＬＧを経由して電源供給部３の負電極に戻る電流経路（以下、全体電流経路と称する。）によって囲まれる領域Ｓｃを貫通している。すなわち、外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０の状態が遷移すると、第１電流経路及び第２電流経路に電流Ｉｖ、Ｉｇが発生し、全体電流経路によって囲まれる領域Ｓｃの磁束が変化する。このとき、電流Ｉｖによる磁束の変化量と電流Ｉｇによる磁束の変化量がアンバランスであると、全体電流経路に発生するノイズ（誘導起電力）が大きくなる。以下、このことについて、図３及び図４を用いて詳細に説明する。
【００７６】
図３は、図２の各電流経路によって形成される電流ループを模式的に表した図である。
【００７７】
同図に示されるように、全体電流経路によって形成されるループ（以下、ＶＤＤ−ＧＮＤループと称する。）で囲まれる領域Ｓｃに、電流Ｉｖが流れる第１電流経路によって形成されるループ（以下、ＶＤＤ−ＳＧＮＬループと称する。）と、電流Ｉｇが流れる第２電流経路によって形成されるループ（以下、ＳＧＮＬ−ＧＮＤループと称する。）が内包される。ＶＤＤ−ＳＧＮＬループの半径をａ、ＶＤＤ−ＳＧＮＬループのループ面積をＳａ，ＶＤＤ−ＳＧＮＬループを貫く磁束密度をＢｖとする。ＳＧＮＬ−ＧＮＤループの半径をｂ、ＳＧＮＬ−ＧＮＤループのループ面積をＳｂ、ＳＧＮＬ−ＧＮＤループを貫く磁束密度をＢｇとする。また、ＶＤＤ−ＧＮＤループのループ面積をＳｃとする。なお、以下の説明では、参照符号Ｓｃは、ＶＤＤ−ＧＮＤループで囲まれる領域と、その領域の面積を表すものとする。
【００７８】
このとき、ＶＤＤ−ＳＧＮＬループによって発生する磁束の磁束密度は、（式１）で表される。
【００７９】
【数１】
2014204302.tif 000003
【００８０】
同様に、ＳＧＮＬ−ＧＮＤループによって発生する磁束の磁束密度は、（式２）で表される。
【００８１】
【数２】
2014204302.tif 000004
【００８２】
ＶＤＤ−ＳＧＮＬループ及びＳＧＮＬ−ＧＮＤループから発生してＶＤＤ−ＧＮＤループを貫通する磁束は、（式３）で表される。
【００８３】
【数３】
2014204302.tif 000005
【００８４】
磁束ΦによってＶＤＤ−ＧＮＤループに生じるノイズ（誘導起電力）の大きさＶｃは，（式１）〜（式３）から、（式４）で表される。
【００８５】
【数４】
2014204302.tif 000006
【００８６】
前述したように、ＶＤＤ−ＳＧＮＬループに発生する電流Ｉｖの時間変化ｄＩｖ／ｄｔとＳＧＮＬ−ＧＮＤループに発生する電流Ｉｇの時間変化ｄＩｇ／ｄｔとは、極性（符号）が逆である。
【００８７】
ここで、ｄＩｖ／ｄｔとｄＩｇ／ｄｔの大きさ（絶対値）が等しいと仮定し、上記（式４）の関係を図示すると、図４のようになる。
【００８８】
図４は、電子回路１００におけるＶＤＤ−ＧＮＤループに生じるノイズの特性を例示する図である。同図において、横軸は図１におけるＸ方向の距離（電源配線ＬＶからの距離）を表し、縦軸は各ループ面積Ｓａ，Ｓｂ，ＳｃとＶＤＤ−ＧＮＤループに生じる誘導起電力の大きさＶｃを表す。
【００８９】
図４に示されるように、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０の位置が、電源供給ライン（電源端子ＶＤＤ１、ＶＤＤ２及び電源配線ＬＧ）から離れるほど、ＶＤＤ−ＳＧＮＬループが大きくなり（半径ａが大きくなり）、ループ面積Ｓａが大きくなる。他方、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０の位置が電源供給ラインから離れるほど、グラウンド供給ライン（グラウンド端子ＧＮＤ１、ＧＮＤ２及びグラウンド配線ＬＧ）に近づくため、ＳＧＮＬ−ＧＮＤループが小さくなり（半径ｂが小さくなり）、ループ面積Ｓｂは小さくなる。例えば、外部出力インターフェースバッファ１０＿１及び外部入力インターフェースバッファ２０＿１によるループ面積Ｓａ＿１は、外部出力インターフェースバッファ１０＿８及び外部入力インターフェースバッファ２０＿８によるループ面積Ｓａ＿８よりも小さくなる。他方、外部出力インターフェースバッファ１０＿１及び外部入力インターフェースバッファ２０＿１によるループ面積Ｓｂ＿１は、外部出力インターフェースバッファ１０＿８及び外部入力インターフェースバッファ２０＿８によるループ面積Ｓｂ＿８よりも大きくなる。すなわち、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０の電源供給ライン及びグラウンド供給ラインに対する位置関係によって、ループ面積Ｓａ，Ｓｂは変化する。なお、ＶＤＤ−ＧＮＤループのループ面積Ｓｃは、外部出力インターフェースバッファ１０とそれに接続される外部入力インターフェースバッファ２０のＸ方向の配置によらず、一定の大きさとなる。
【００９０】
また、図４に示されるように、ＶＤＤ−ＧＮＤループに生じるノイズ（誘導起電力）の大きさＶｃは、ループ面積Ｓａ，Ｓｂによって変化し、ループ面積ＳａとＳｂが等しくなったところで最小となる。このことは、上記（式４）からも理解される。すなわち、ｄＩｖ／ｄｔとｄＩｇ／ｄｔの大きさ（絶対値）が等しいと仮定したとき、上記（式４）において、ＶＤＤ−ＳＧＮＬループの半径ａとＳＧＮＬ−ＧＮＤループの半径ｂを等しくすれば、ＶＤＤ−ＳＧＮＬループによる磁束の変化とＳＧＮＬ−ＧＮＤループの磁束の変化が相殺され、理論上はＶＤＤ−ＧＮＤループに誘導起電力は生じない。
【００９１】
以上のことから理解されるように、ＶＤＤ−ＧＮＤループに誘導されるノイズ（誘導起電力）Ｖｃを小さくするためには、ＶＤＤ−ＧＮＤループ内に存在する、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの半径の差、すなわちループ面積の見かけ上の差を小さくすれば良い。
【００９２】
以下、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくするための半導体装置１及び電子回路１００の具体的な構成例を、実施の形態１乃至７に示す。
【００９３】
≪実施の形態１≫
図５は、半導体装置１における外部出力インターフェース回路周辺のレイアウト配置を例示する図である。
【００９４】
半導体装置１は、半導体チップ１２と、半導体チップ１２を搭載するための基体とが半導体パッケージに封止された構成とされる。特に制限されないが、上記基体は、例えばリードフレームである。
【００９５】
半導体チップ１２には、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１と、複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎと、各種の内部配線とが形成される。
【００９６】
電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎは、半導体チップ１２の一辺に沿って配置される。電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎは、例えば、半導体パッケージ内に形成された配線（例えば、ボンディングリード）とワイヤＷＲによって夫々ボンディングされる。半導体チップ１２上において、電源電極ＰＡＤＶは、ＥＳＤ素子等の保護回路を含むＶＤＤセル１３を介して第１内部電源配線ＬＩＶ１の一端に接続され、グラウンド電極ＰＡＤＶは、ＥＳＤ素子等の保護回路を含むＧＮＤセル１５を介して第１内部グラウンド配線ＬＩＧ１の一端に接続される。
【００９７】
外部出力インターフェースバッファ１０＿１〜１０＿ｎは、一方向（例えば、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎの配列方向）に並設され、対応する信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎに接続される。例えば、外部出力インターフェースバッファ１０＿１は１つのバッファセル１４＿１としてレイアウトされる。外部出力インターフェースバッファ１０＿２〜１０＿ｎも同様である。なお、図５には、一例として、１０個の外部出力インターフェースバッファ１０＿１〜１０＿１０と、１０個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿１０が図示されるが、その数（ｎ）に特に制限はない。
【００９８】
夫々の外部出力インターフェースバッファ１０＿１〜１０＿１０は、第２内部電源配線ＬＩＶ２から電源電圧の供給を受け、第２内部グラウンド配線ＬＩＧ２からグラウンド電圧の供給を受ける。第２内部電源配線ＬＩＶ２は、外部出力インターフェースバッファ１０＿１〜１０＿１０の配列方向に沿って配置され、その中間部分ＭＶに第１内部電源配線ＬＩＶ１の他端が接続される。第２内部グラウンド配線ＬＩＧ２は、外部出力インターフェースバッファ１０＿１〜１０＿１０の配列方向に沿って配置され、その中間部分ＭＧに第１内部グラウンド配線ＬＩＧ１の他端が接続される。ここで、中間部分ＭＶとは、第２内部電源配線ＬＩＶ２の配線長の中間点のみならず、中間点から誤差を持った範囲を含む。例えば、外部出力インターフェースバッファ１０＿１〜１０＿１０の配列方向において、前記中間点から上下にバッファセル１４の１個分の短辺の長さ程度の誤差を持った範囲を含む。中間部分ＭＧも同様である。
【００９９】
上記の構成によれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿ｎにおいて、第１電流経路（電流Ｉｖ）によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと、第２電流経路（電流Ｉｇ）によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。このことについて、図６乃至８を用いて更に詳細に説明する。
【０１００】
図６は、半導体チップ１２の比較例として、別のレイアウト構成を有する半導体チップ１２Ｘを例示する図である。図６には、半導体チップ１２Ｘにおいて、各外部出力インターフェースバッファ１０＿１〜１０＿ｎに接続される電源配線を電源電極ＰＡＤＶに近い側から延長して電源電極ＰＡＤＶと接続し、各外部出力インターフェースバッファ１０＿１〜１０＿ｎに接続されるグラウンド配線をグラウンド電極ＰＡＤＧに近い側から延長してグラウンド電極ＰＡＤＧと接続したレイアウト例が示される。
【０１０１】
図７は、図６の半導体チップ１２Ｘに形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿１０のうち、外部出力インターフェースバッファ１０＿１０のＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂが代表的に示されている。
【０１０２】
図８は、本実施の形態に係る半導体チップ１２（図５）に形成されるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す模式図である。図８には、外部出力インターフェースバッファ１０＿１〜１０＿１０のうち、外部出力インターフェースバッファ１０＿１０のＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂが代表的に示されている。
【０１０３】
図７と図８を比較することで理解されるように、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差は、本実施の形態に係る半導体チップ１２のレイアウトの方が小さくなる。半導体チップ１２のレイアウトでは、電源電極ＰＡＤＶから引き伸ばされた第１内部電源配線ＬＩＶ１を第２内部電源配線ＬＩＶ２の中間部分ＭＶに接続することにより、ループ面積Ｓａは、第１内部電源配線ＬＩＶ１と第２内部電源配線ＬＩＶ２で挟まれる領域の分だけ面積が大きくなる。同様に、グラウンド電極ＰＡＤＧから引き伸ばされた第１内部グラウンド配線ＬＩＧ１を第２内部グラウンド配線ＬＩＧ２の中間部分ＭＧに接続することにより、ループ面積Ｓｂは、第１内部グラウンド配線ＬＩＧ１と第２内部グラウンド配線ＬＩＧ２で挟まれる領域の分だけ面積が大きくなる。その結果、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差は、比較例に比べて本実施の形態に係るレイアウトの方が小さくなる。より好適には、第１内部電源配線ＬＩＶ１と第１内部グラウンド配線ＬＩＧ１の長さを実質的に等しくする。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。なお、実質的に等しいとは、第１内部電源配線ＬＩＶ１と第１内部グラウンド配線ＬＩＧ１の配線長が一致する場合のみならず、配線幅の２、３倍程度の誤差がある場合も含まれる。
【０１０４】
以上のように、実施の形態１に係るレイアウトによれば、半導体チップ１２上のＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができる。これにより、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループによる磁束の変化量の差が小さくなるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。ノイズが小さくなることで、従来からノイズ対策として電源・グラウンド間に接続していたデカップリング容量の小容量化が可能となり、コストの低減を図ることができる。
【０１０５】
≪実施の形態２≫
図９は、実施の形態２に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。
【０１０６】
半導体装置１は、半導体チップ１２Ａと、半導体チップ１２Ａを搭載するための基体１６Ａとが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）であり、基体１６Ａはリードフレームである。
【０１０７】
半導体チップ１２Ａには、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１及び複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（図示せず）と、各種の内部配線（図示せず）とが形成される。図示はしないが、外部出力インターフェースバッファ１０＿１〜１０＿ｎの出力端子は、対応する信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎに夫々接続されている。また、外部出力インターフェースバッファ１０＿１〜１０＿ｎは、電源電極ＰＡＤＶに接続された内部電源配線（図示せず）とグラウンド電極ＰＡＤＧに接続された内部グラウンド配線（図示せず）からの給電により動作可能にされる。
【０１０８】
電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎは、例えば、半導体チップ１２Ａの一辺に沿って配置される。なお、同図には、７個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７が例示されているが、その数（ｎ）に特に制限はない。
【０１０９】
基体１６Ａは、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿７と、電源配線、グラウンド配線、及び複数の信号配線とを含む。特に制限されないが、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿ｎは、アウターリードから構成される。特に制限されないが、電源配線、グラウンド配線、及び複数の信号配線は、インナーリードとワイヤ（ボンディングワイヤ）ＷＲとを含んで構成される。以下、電源配線を構成するインナーリードを参照符号ＬＶＤＤ、グラウンド配線を構成するインナーリードを参照符号ＬＧＮＤ、夫々の信号配線を構成するインナーリードを参照符号ＬＳ＿１〜ＬＳ＿７で表す。
【０１１０】
インナーリードＬＶＤＤは、その一端が電源端子ＶＤＤ１に接続され、その他端がワイヤＷＲを介して電源電極ＰＡＤＶと接続される。インナーリードＬＧＮＤは、その一端がグラウンド端子ＧＮＤ１に接続され、その他端がワイヤＷＲを介してグラウンド電極ＰＡＤＧと接続される。インナーリードＬＳ＿１〜ＬＳ＿７は、その一端が対応する信号端子ＳＧＮＬ１＿１に接続され、その他端がワイヤＷＲを介して対応する信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７に夫々接続される。
【０１１１】
インナーリードＬＳ＿１〜ＬＳ＿７を含む複数の信号配線は、１つの信号バスＬＳＢを構成し、それらの全部（又は一部）が電源配線とグラウンド配線とに挟まれるように配置される。具体的には、インナーリードＬＳ＿１〜ＬＳ＿７を近接して配置し、且つ、インナーリードＬＶＤＤ、ＬＧＮＤをインナーリードＬＳ＿１〜ＬＳ＿７から遠ざけて配置する。換言すれば、平面視において、インナーリードＬＶＤＤとインナーリードＬＧＮＤとが、信号バスＬＳＢに対して、信号バスＬＳＢを構成するインナーリードＬＳ＿１〜ＬＳ＿７同士の間隔よりも離間して配置される。例えば、インナーリードＬＳ＿１とインナーリードＬＳ＿２の間の距離をｌｂとし、インナーリードＬＳ＿１とインナーリードＬＶＤＤの間の距離（インナーリードＬＳ＿７とインナーリードＬＧＮＤの間の距離）をｌａとしたとき、ｌａ＞ｌｂとされる。例えば、ｌａはｌｂの２倍以上の長さである。これによれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿ｎにおいて、第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと、第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。
【０１１２】
更に好適には、平面視において、基体１６ＡにおけるインナーリードＬＶＤＤ及びボンディングワイヤＷＲを含む電源配線とインナーリードＬＧＮＤ及びボンディングワイヤＷＲを含むグラウンド配線とによって挟まれる領域が、信号バスＬＳＢの長手方向ａ−ａ‘を軸として、線対称的な形状とされる。換言すれば、平面視において、インナーリードＬＶＤＤ及びワイヤＷＲを含む電源配線と信号バスＬＳＢ（インナーリードＬＳ＿１及びワイヤＷＲを含む信号配線）とによって挟まれる領域Ｓｃ１と、インナーリードＬＧＮＤ及びワイヤＷＲを含む電源配線と信号バスＬＳＢ（インナーリードＬＳ＿７及びワイヤＷＲを含む信号配線）とによって挟まれる領域Ｓｃ２の面積が実質的に等しくされる。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。
【０１１３】
図１０は、実施の形態２に係る基体１６Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。
【０１１４】
図１１は、実施の形態２に係る基体１６Ａに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。
【０１１５】
図１０、１１に示されるように、インナーリードＬＳ＿１〜ＬＳ＿７を近接して配置し、且つ、インナーリードＬＳ＿１〜ＬＳ＿７からインナーリードＬＶＤＤ、ＬＧＮＤを遠ざけて配置することにより、ループ面積Ｓａは、インナーリードＬＶＤＤ及びワイヤＷＲを含む電源配線とインナーリードＬＳ＿１及びワイヤＷＲを含む信号配線とによって挟まれる領域の面積が支配的となる。同様に、ループ面積Ｓｂは、インナーリードＬＧＮＤ及びワイヤＷＲを含む電源配線とインナーリードＬＳ＿７及びワイヤＷＲを含む信号配線とによって挟まれる領域の面積が支配的となる。更に、当該２つの領域の面積の差を小さくすることで、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差が小さくなる。
【０１１６】
図１２に、基体１６Ａの比較例として、別の配線構造を有する基体を例示する。同図には、インナーリードＬＳ＿１〜ＬＳ＿７を近接して配置せず、且つ、インナーリードＬＳ＿１〜ＬＳ＿７とインナーリードＬＶＤＤ、ＬＧＮＤの間隔をインナーリードＬＳ＿１〜ＬＳ＿７同士の間隔と同程度にした配線構造を持つ基体１６Ｘが例示される。
【０１１７】
図１２の配線構造によれば、例えば外部出力インターフェースバッファ１０＿７の第１電流経路（電流Ｉｖ）によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａｘと、第２電流経路（電流Ｉｇ）によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂｘの差が大きくなる。
【０１１８】
図１３に、ＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性のＦＤＴＤ（Ｆｉｎｉｔｅ−ｄｉｆｆｅｒｅｎｃｅ  ｔｉｍｅ−ｄｏｍａｉｎ）法によるシミュレーション結果を示す。同図において、横軸は、動作状態を遷移させる外部出力インターフェースバッファ１０＿１〜１０＿ｎに接続される信号端子ＳＧＮＬ１＿１〜１＿ｎ（ここでは、ｎ＝１０とする。）を表し、縦軸は電圧の変化量を表す。参照符号２００は、半導体装置１に図１２の配線構造を適用した場合において、外部出力インターフェースバッファ１０＿１〜１０＿８の何れか１つを選択的に動作させたときにＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性を表す。参照符号２０１は、半導体装置１に本実施の形態に係る基体１６Ａの配線構造を適用した場合において、外部出力インターフェースバッファ１０＿１〜１０＿８の何れか１つを選択的に動作させたときにＶＤＤ−ＧＮＤループＳｃに発生するノイズの特性を表す。
【０１１９】
図１３に示されるように、半導体装置１に本実施の形態に係る配線構造（図９）を適用すると、図１２の配線構造を適用した場合に比べて、ＶＤＤ−ＧＮＤループＳｃに発生するノイズが全体的に小さくなる。また、図１２の配線構造を適用した場合に比べて、外部出力インターフェースバッファ１０＿１〜１０＿８及び信号端子ＳＧＮＬ１＿１〜１＿８の配置によらず、ノイズの大きさが均一化される。
【０１２０】
以上のように、本実施の形態に係る基体１６Ａの配線構造によれば、基体１６ＡのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができる。これにより、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループによる磁束の変化量の差が小さくなるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。
【０１２１】
≪実施の形態３≫
図１４は、実施の形態３に係る、半導体装置１のパッケージにおける配線構造を例示する図である。
【０１２２】
半導体装置１は、半導体チップ１２Ｂと、半導体チップ１２Ｂを搭載するための基体１６Ｂとが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰであり、基体１６Ｂはリードフレームである。
【０１２３】
半導体チップ１２Ｂには、実施の形態２に係る半導体チップ１２Ａと同様に、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１及び複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（図示せず）と、各種の内部配線（図示せず）とが形成されている。外部出力インターフェースバッファ１０＿１〜１０＿ｎと、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎ、電源電極ＰＡＤＶ、及びグラウンド電極ＰＡＤＧとの接続関係は半導体チップ１２Ａと同様である。なお、同図には、７個の外部出力インターフェースバッファ１０＿１〜１０＿７に接続される７個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７が例示されているが、その数（ｎ）に特に制限はない。
【０１２４】
電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７は、例えば、半導体チップ１２Ａの一辺に沿って配置される。信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７は、半導体チップ１６Ｂの一方向に並設されるとともに、２つの信号電極群を構成する。例えば、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿３は第１信号電極群を構成し、信号電極ＰＡＤＳ＿４〜ＰＡＤＳ＿７は第２信号電極群を構成する。電源電極ＰＡＤＶ及びグラウンド電極ＰＡＤＧは、上記２つの信号電極群の間に配置される。
【０１２５】
基体１６Ｂは、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿７と、電源配線、グラウンド配線、及び複数の信号配線とを含む。電源配線、グラウンド配線、及び複数の信号配線は、実施の形態２に係る基体１６Ａと同様に、インナーリードとボンディングワイヤＷＲとを含んで構成される。信号端子ＳＧＮＬ１＿１〜１＿７は、電源端子ＶＤＤ１とグラウンド端子ＧＮＤ１との間に、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向に沿って配置される。電源配線とグラウンド配線とは、相互に離間する方向に複数の信号配線を横切る部分を有する。より具体的には、インナーリードＬＶＤＤは、第１信号電極群とインナーリードＬＳ＿１〜ＬＳ＿３とを接続するワイヤ群の下を通るように延在し、その先端において電源電極ＰＡＤＶに接続される。また、インナーリードＬＧＮＤは、第２信号電極群とインナーリードＬＳ＿４〜ＬＳ＿７とを接続するワイヤ群の下を通るように延在し、その先端においてグラウンド電極ＰＡＤＧに接続される。
【０１２６】
上記の構成によれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿７において、第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと、第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。
【０１２７】
図１５は、実施の形態３に係る基体１６Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。
【０１２８】
図１６は、実施の形態３に係る基体１６Ｂに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。
【０１２９】
図１５、１６に示されるように、インナーリードＬＶＤＤを第１信号電極群に接続されるワイヤ群の下を通り抜けた先で電源電極ＰＡＤＶに接続することにより、前述の図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積Ｓａを大きくすることができる。また、インナーリードＬＧＮＤを第２信号電極群に接続されるワイヤ群の下を通り抜けた先でグラウンド電極ＰＡＤＧに接続することにより、図１２の配線構造に比べて、ＳＧＮＬ−ＧＮＤループの面積Ｓｂを大きくすることができる。その結果、図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差が小さくなる。好適には、実施の形態２に係る基体１６Ａと同様に、インナーリードＬＳ＿１〜ＬＳ＿７をより近接して配置し、且つ、インナーリードＬＳ＿１〜ＬＳ＿７からインナーリードＬＶＤＤ、ＬＧＮＤをより遠ざけて配置する。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。
【０１３０】
以上のように、本実施の形態に係る基体１６Ｂの配線構造によれば、基体１６ＢのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。
【０１３１】
≪実施の形態４≫
図１７は、実施の形態４に係る半導体装置１のパッケージ（基体）における配線構造を例示する図である。
【０１３２】
半導体装置１は、半導体チップ１２Ｃと、半導体チップ１２Ｃを搭載するための基体１６Ｃとが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰであり、基体１６Ｃはリードフレームである。
【０１３３】
半導体チップ１２Ｃには、実施の形態２に係る半導体チップ１２Ａと同様に、電源電極ＰＡＤＶ、グラウンド電極ＰＡＤＧ、及び複数の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎと、内部回路１１及び複数の外部出力インターフェースバッファ１０＿１〜１０＿ｎ（図示せず）と、各種の内部配線（図示せず）とが形成されている。外部出力インターフェースバッファ１０＿１〜１０＿ｎと、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎ、電源電極ＰＡＤＶ、及びグラウンド電極ＰＡＤＧとの接続関係は半導体チップ１２Ａと同様である。なお、同図には、７個の外部出力インターフェースバッファ１０＿１〜１０＿７に接続される７個の信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７が例示されているが、その数（ｎ）に特に制限はない。
【０１３４】
信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７は、電源電極ＰＡＤＶとグラウンド電極ＰＡＤＧとの間に、半導体チップ１２Ｃの一辺に沿って一方向に並設される。電源電極ＰＡＤＶは、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の一端側（例えば信号電極ＰＡＤＳ＿１側）に配置され、グラウンド電極ＰＡＤＧは、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の他端側（例えば信号電極ＰＡＤＳ＿７側）に配置される。
【０１３５】
基体１６Ｃは、電源端子ＶＤＤ１、グラウンド端子ＧＮＤ１、及び複数の信号端子ＳＧＮＬ１＿１〜１＿７と、電源配線、グラウンド配線、及び複数の信号配線とを含む。電源配線、グラウンド配線、及び複数の信号配線は、実施の形態２に係る基体１６Ａと同様に、インナーリードとボンディングワイヤＷＲとを含んで構成される。信号端子ＳＧＮＬ１＿１〜１＿７は、電源端子ＶＤＤ１とグラウンド端子ＧＮＤ１との間に、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向に沿って配置される。電源端子ＶＤＤ１は、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の他端側（例えば信号電極ＰＡＤＳ＿７側）に配置され、グラウンド端子ＶＧＮＤ１は、信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７の配列方向の一端側（例えば信号電極ＰＡＤＳ＿１側）に配置される。電源配線とグラウンド配線とは、並走して複数の信号配線を横切る部分を有する。より具体的には、インナーリードＬＶＤＤは、インナーリードＬＳ＿１〜ＬＳ＿７と信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７とを接続するワイヤ群の下を通るように延在し、その先端においてワイヤＷＲによって電源電極ＰＡＤＶと接続される。また、インナーリードＬＧＮＤは、インナーリードＬＳ＿１〜ＬＳ＿７と信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７とを接続するボンディングワイヤ群の下を通るように延在し、その先端においてワイヤＷＲによってグラウンド電極ＰＡＤＧと接続される。
【０１３６】
上記の構成によれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿７において、第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと、第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。
【０１３７】
図１８は、実施の形態４に係る基体１６Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。
【０１３８】
図１９は、実施の形態４に係る基体１６Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿７のうち、外部出力インターフェースバッファ１０＿７のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。
【０１３９】
図１８、１９に示されるように、インナーリードＬＶＤＤを信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７に接続されるワイヤ群の下を通り抜けた先で電源電極ＰＡＤＶに接続することにより、前述の図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積Ｓａを大きくすることができる。また、インナーリードＬＧＮＤを信号電極ＰＡＤＳ＿１〜ＰＡＤＳ＿７に接続されるワイヤ群の下を通り抜けた先でグラウンド電極ＰＡＤＧに接続することにより、図１２の配線構造に比べて、ＳＧＮＬ−ＧＮＤループの面積Ｓｂを大きくすることができる。その結果、図１２の配線構造に比べて、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差が小さくなる。好適には、実施の形態２に係る基体１６Ａと同様に、インナーリードＬＳ＿１〜ＬＳ＿７をより近接して配置し、且つ、インナーリードＬＳ＿１〜ＬＳ＿７からインナーリードＬＶＤＤ、ＬＧＮＤをより遠ざけて配置する。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。
【０１４０】
以上のように、本実施の形態に係る配線構造によれば、基体１６ＣのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。
【０１４１】
≪実施の形態５≫
図２０は、実施の形態５に係る電子回路１００Ａの配線基板上の配線構造を例示する図である。
【０１４２】
同図に示される電子回路１００Ａは、配線基板１０１Ａ上に、半導体装置１と、半導体装置２と、電源供給部３とが配置された構成とされる。半導体装置１、２は、実施の形態２乃至４と同様に、半導体チップと、半導体チップを搭載するための基体とが半導体パッケージに封止された構成とされる。特に制限されないが、上記半導体パッケージはＱＦＰであり、上記基体はリードフレームである。特に制限されないが、半導体装置１を構成する基体として、実施の形態２乃至４の基体１６Ａ〜１６Ｃの何れかを採用することが可能である。
【０１４３】
半導体装置１と半導体装置２とは、配線基板１０１Ａ上に並んで配置される。半導体装置１において、電源端子ＶＤＤ１、信号端子ＳＧＮＬ１＿１〜１＿ｎ、及びグラウンド端子ＧＮＤ１は、例えば、半導体装置１の一辺に沿って配置される。半導体装置２において、信号端子ＳＧＮＬ２＿１〜２＿ｎは、例えば、半導体装置１の信号端子ＳＧＮＬ１＿１〜１＿ｎが配置された辺に対向する一辺に沿って、信号端子ＳＧＮＬ１＿１〜１＿ｎと同じ順番で配置される。半導体装置２において、電源端子ＶＤＤ２とグラウンド端子ＧＮＤ２は、何れかの１つの辺に並んで配置される。なお、図２０では、電源端子ＶＤＤ２及びグラウンド端子ＧＮＤ２が、信号端子ＳＧＮＬ２＿１〜２＿ｎの配列される辺と直交する辺に配置される場合が例示されるが、どの一辺に配置するかは特に制限されない。また、同図には、８個の外部出力インターフェースバッファ１０＿１〜１０＿８に接続される８個の信号端子ＳＧＮＬ１＿１〜１＿８と、８個の外部入力インターフェースバッファ２０＿１〜２０＿８に接続される８個の信号端子ＳＧＮＬ２＿１〜２＿８が例示されるが、その数（ｎ）に特に制限はない。
【０１４４】
配線基板１０１Ａは、少なくとも２つの配線層を有する。例えば、配線基板１０１Ａは、その表面に形成された配線層と、その表面に対向する裏面に形成された配線層とを備えたプリント基板である。配線基板１０１Ａは、上記の配線層に形成された電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び複数の信号配線ＬＮＳ＿１〜ＬＮＳ＿８を含む。電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び複数の信号配線ＬＮＳ＿１〜ＬＮＳ＿８等の各配線は、相互に短絡しないように、適宜、単数又は複数のスルーホールＴＨを経由して配線基板１０１Ａの表面及び裏面に延在される。
【０１４５】
信号配線ＬＮＳ＿１〜ＬＮＳ＿８は、信号端子ＳＧＮＬ１＿１〜１＿８と対応する信号端子ＳＧＮＬ２＿１〜２＿８とを夫々接続する。信号配線ＬＮＳ＿１〜ＬＮＳ＿８は、１つの信号バスＬＮＳＢを構成する。電源配線ＬＮＶＤＤは、電源供給部３の正電極ＶＤＤと半導体装置１の電源端子ＶＤＤ１とを接続する。グラウンド配線ＬＮＧＮＤは、電源供給部３の負電極ＧＮＤと半導体装置１のグラウンド端子ＧＮＤ１とを接続する。
【０１４６】
電源配線ＬＮＶＤＤは、その途中で分岐され、分岐配線ＬＢＶＤＤ１が半導体装置２の電源端子ＶＤＤ２に接続される。同様にグラウンド配線ＬＮＧＮＤは、その途中で分岐され、分岐配線ＬＢＧＮＤ１が半導体装置２のグラウンド端子ＧＮＤ２に接続される。分岐配線ＬＢＶＤＤ１と分岐配線ＬＢＧＮＤ１とは、それらの一部が並走して形成される。これによれば、半導体装置２に接続される電源及びグラウンドの分岐配線ＬＢＶＤＤ、ＬＢＧＮＤによってループが形成されないから、分岐配線による電流経路の磁束の発生を考慮する必要はない。
【０１４７】
電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤは、信号バスＬＮＳＢが形成される配線層とは異なる配線層を経由して、平面視において信号バスＬＮＳＢの一部を囲むように形成される。例えば、図２０に示されるように、信号バスＬＮＳＢが配線基板１０１Ａの表面の配線層に形成される場合、電源配線ＬＮＶＤＤは、配線基板１０１Ａの表面に形成された電源供給部３から、スルーホールＴＨ１を介して配線基板１０１Ａの裏面に延長され、そこから信号バスＬＮＳＢを横切るように延在される。そして、スルーホールＴＨ２を介して再び配線基板１０１Ａの表面に延長され、電源端子ＶＤＤ１に接続される。一方、グラウンド配線ＬＮＧＮＤは、電源供給部３とグラウンド端子ＧＮＤ１を配線基板１０１Ａの表面において直接接続しても良いし、電源配線ＬＮＶＤＤと同様に、一旦裏面を経由して接続しても良い。なお、電源端子ＶＤＤ１とグラウンド端子ＧＮＤ１の配置を逆にした場合、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤの配線経路を逆に形成すれば良い。
【０１４８】
配線基板１０１Ａにおいて、信号配線ＬＮＳ＿１〜ＬＮＳ＿８は夫々近接して配置され、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤは信号配線ＬＮＳ＿１〜ＬＮＳ＿８から遠ざけて配置される。換言すれば、平面視において、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤが、信号バスＬＮＳＢに対して、信号配線ＬＮＳ＿１〜ＬＮＳ＿８同士の間隔よりも離間して配置される。例えば、信号配線ＬＮＳ＿１と信号配線ＬＮＳ＿２の間の距離をｌｑとし、信号配線ＬＮＳ＿１と電源配線ＬＮＶＤＤの間の距離（信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤの間の距離）をｌｐとしたとき、ｌｐ＞ｌｑとされる。例えば、ｌｐをｌｑの２倍以上にする。
【０１４９】
上記の構成によれば、夫々の外部出力インターフェースバッファ１０＿１〜１０＿ｎの第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａと第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。
【０１５０】
好適には、平面視において、配線基板１０１Ａにおける電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤとによって挟まれる領域は、信号バスＬＮＳＢの幅方向における中心部分を横切る長手方向ｂ−ｂ’を軸として線対称的な形状とされる。換言すれば、平面視において、電源配線ＬＮＶＤＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿１）とによって挟まれる領域の面積Ｓｐ１とグラウンド配線ＬＮＧＮＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿８）とによって挟まれる領域の面積Ｓｐ２とが実質的に等しくされる。これによれば、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を更に小さくすることができる。
【０１５１】
図２１は、実施の形態５に係る配線基板１０１Ａに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。
【０１５２】
同図に示されるように、外部出力インターフェースバッファ１０＿１のループ面積Ｓｂは、主に、信号配線ＬＮＳ＿１と信号配線ＬＮＳ＿８によって挟まれる領域（信号バスＬＮＳＢが形成される領域）の面積と、信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤとによって挟まれる領域の面積（上述したＳｐ２）とから構成される。そこで、同図のように信号配線ＬＮＳ＿１〜ＬＮＳ＿８を近接して配置し、且つ、信号バスＬＮＳＢから電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤを遠ざけて配置することにより、信号配線ＬＮＳ＿１と信号配線ＬＮＳ＿８によって挟まれる領域の面積よりも、信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤとによって挟まれる領域の面積Ｓｐ２の方が大きくなる。すなわち、ループ面積Ｓｂにおいて、信号配線ＬＮＳ＿８とグラウンド配線ＬＮＧＮＤとによって挟まれる領域の面積Ｓｐ２が支配的となる。更に、この領域の面積Ｓｐ２とＶＤＤ−ＳＧＮＬループの面積Ｓａ（Ｓｐ１）の差を小さくすることで、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂとの差が小さくなる。
【０１５３】
以上のように、本実施の形態に係る配線構造によれば、配線基板１０１ＡのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。
【０１５４】
≪実施の形態６≫
図２２は、実施の形態６に係る電子回路１００Ｂの配線基板上の配線構造を例示する図である。
【０１５５】
同図に示される配線基板１０１Ｂは、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤの間にキャパシタＣ１を接続する点で、実施の形態５に係る配線基板１０１Ａと相違する。具体的には、キャパシタＣ１は、その一方の端子が電源配線ＬＮＶＤＤから分岐した分岐配線ＬＢＶＤＤ２に接続され、その他方の端子がグラウンド配線ＬＮＧＮＤから分岐した分岐配線ＬＢＧＮＤ２に接続される。キャパシタＣ１は、信号バスＬＮＳＢが形成される配線層とは異なる配線層において、平面視で信号バスＬＮＳＢと重なるように信号バスＬＮＳＢの幅（Ｗ）方向の中間付近に配置される。キャパシタＣ１を配置することによる効果は以下である。
【０１５６】
半導体装置１と電源供給部３との距離が長くなると、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが大きくなり、上述した（式４）において“ｄＩｖ／ｄｔ”と“ｄＩｇ／ｄｔ”の大きさが等しいとした前提が崩れることになる。その結果、実施の形態５の配線基板１０１Ａのように、ループ面積ＳａとＳｂとの差を小さくする配線設計を行ったとしても、磁束の変化量の差が小さくならない虞がある。そこで、配線基板１０１ＢのようにキャパシタＣ１を電源供給部３と半導体装置１との間に配置する。これにより、キャパシタＣ１が電源電圧及びグラウンド電圧の供給源として機能するので、半導体装置１と電源電圧及びグラウンド電圧の供給源との実質的な距離が短くなり、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが生じ難くなる。
【０１５７】
図２３は、実施の形態６に係る配線基板１０１Ｂに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＶＤＤ−ＳＧＮＬループの面積Ｓａ及びＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。
【０１５８】
同図に示されるように、キャパシタＣ１を設けることで、キャパシタＣ１が電源電圧及びグラウンド電圧の供給源として機能する。これにより、ＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０＿１のループ面積Ｓａは、主にループ面積Ｓａ１とループ面積Ｓａ２との和となり、外部出力インターフェースバッファ１０＿１のループ面積Ｓｂは、主にループ面積Ｓｂ１とループ面積Ｓｂ２との和になる。ここで、ループ面積Ｓａ１は、信号配線ＬＮＳ＿１、電源配線ＬＮＶＤＤ、及び分岐配線ＬＢＶＤＤ２によって囲まれる領域の面積であり、ループ面積Ｓａ２は、信号配線ＬＮＳ＿１、電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び分岐配線ＬＢＧＮＤ２によって囲まれる領域の面積である。ループ面積Ｓｂ１は、信号配線ＬＮＳ＿１、グラウンド配線ＬＮＧＮＤ、及び分岐配線ＬＢＧＮＤ２によって囲まれる領域の面積であり、ループ面積Ｓｂ２は、信号配線ＬＮＳ＿１、電源配線ＬＮＶＤＤ、及び分岐配線ＬＢＶＤＤ２によって囲まれる領域の面積である。したがって、実施の形態５に係る配線基板１０１Ａと同様に、電源配線ＬＮＶＤＤと信号配線ＬＮＳ＿１で囲まれる領域の面積と、グラウンド配線ＬＮＧＮＤと信号配線ＬＮＳ＿８とで囲まれる領域の面積との差が小さくなるようにすることで、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂとの見かけ上の差を小さくすることができる。
【０１５９】
以上のように、本実施の形態に係る配線構造によれば、実施の形態５と同様に、配線基板１０１ＢのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの差を小さくすることができる。また、上記のようにキャパシタＣ１を設けることで、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれを小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを更に小さくすることが可能となる。
【０１６０】
≪実施の形態７≫
図２４は、実施の形態７に係る、電子回路１００Ｃの配線基板上の配線構造を例示する図である。
【０１６１】
同図に示される電子回路１００Ｃは、配線基板１０１Ｃ上に、半導体装置１と、半導体装置２と、電源供給部３とが配置された構成とされる。半導体装置１、２の端子配置は、実施の形態５、６と同様である。
【０１６２】
配線基板１０１Ｃは、配線基板１０１Ａ、１０１Ｂと同様に、少なくとも２つの配線層を有し、当該配線層に形成された電源配線ＬＮＶＤＤ、グラウンド配線ＬＮＧＮＤ、及び複数の信号配線ＬＮＳ＿１〜ＬＮＳ＿８（信号バスＬＮＳＢ）を含む。
【０１６３】
半導体装置２は、実施の形態５、６と同様に、一部が並走して形成された分岐配線ＬＢＶＤＤ、ＬＢＧＮＤによって電源供給部３と接続される。
【０１６４】
電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤは、信号バスＬＮＳＢが形成される配線層とは異なる配線層を経由して、平面視において信号バスＬＮＳＢの一部を囲むように形成される。具体的には、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤは、それらの一部が信号バスＬＮＳＢを挟んで並走し、その途中で信号バスＬＮＳＢと交差するように形成される。例えば、図２４に示されるように、電源配線ＬＮＶＤＤは、電源供給部３から信号バスＬＮＳＢの方向に延長され、その後、信号配線ＬＮＳ＿８と並走するように延長される。そして、Ｓ点付近で信号配線ＬＮＳ＿１〜８が形成される配線層とは異なる配線層において信号配線ＬＮＳ＿１〜８を横切るように延長される。その後、信号配線ＬＮＳ＿１と並走するように延長され、半導体装置１の電源端子ＶＤＤ１に接続される。一方、グラウンド配線ＬＮＧＮＤは、電源供給部３から信号バスＬＮＳＢの方向に延長され、その後、信号配線ＬＮＳ＿１〜８が形成される配線層とは異なる配線層において信号配線ＬＮＳ＿１〜８を横切るように延長される。グラウンド配線ＬＮＧＮＤは、信号配線ＬＮＳ＿１〜８を横切った後、信号配線ＬＮＳ＿１と並走するように延長される。そして、Ｓ点付近で信号配線ＬＮＳ＿１〜８が形成される配線層とは異なる配線層において、再度、信号配線ＬＮＳ＿１〜８を横切るように延長される。その後、信号配線ＬＮＳ＿８と並走するように延長され、半導体装置１のグラウンド端子ＧＮＤ１に接続される。
【０１６５】
図２５は、実施の形態７に係る配線基板１０１Ｃに形成されるＶＤＤ−ＳＧＮＬループの面積Ｓａを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＶＤＤ−ＳＧＮＬループの面積Ｓａが図示されている。
【０１６６】
同図に示されるように、ＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０＿１のループ面積Ｓａは、ループ面積Ｓａ１とループ面積Ｓａ２との和となる。ここで、ループ面積Ｓａ１は、主にＳ点より半導体装置１側において信号配線ＬＮＳ＿１と電源配線ＬＮＶＤＤによって囲まれる領域の面積であり、ループ面積Ｓａ２は、主にＳ点より半導体装置２側において、信号配線ＬＮＳ＿１と電源配線ＬＮＶＤＤによって囲まれる領域の面積である。
【０１６７】
図２６は、実施の形態７に係る配線基板１０１Ｃに形成されるＳＧＮＬ−ＧＮＤループの面積Ｓｂを示す図である。同図には、外部出力インターフェースバッファ１０＿１〜１０＿８のうち、代表的に、外部出力インターフェースバッファ１０＿１のＳＧＮＬ−ＧＮＤループの面積Ｓｂが図示されている。
【０１６８】
同図に示されるように、ＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０＿１のループ面積Ｓｂは、ループ面積Ｓｂ１とループ面積Ｓｂ２との和となる。ここで、ループ面積Ｓｂ１は、主にＳ点より半導体装置１側において信号配線ＬＮＳ＿１とグラウンド配線ＬＮＧＮＤによって囲まれる領域の面積であり、ループ面積Ｓｂ２は、主にＳ点より半導体装置２側において、信号配線ＬＮＳ＿１とグラウンド配線ＬＮＧＮＤによって囲まれる領域の面積である。
【０１６９】
図２５、２６に示されるように、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤを信号バスＬＮＳＢを挟んで並走させ、その途中で信号バスＬＮＳＢと交差させることで、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤによって挟まれる全体領域を２つに分け、分けられた夫々の領域においてＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループを形成することができる。これにより、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤを単に信号バスＬＮＳＢを挟んで並走させた場合に比べて、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができる。
【０１７０】
好適には、電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤが信号バスＬＮＳＢと交差するＳ点を、信号バスＬＮＳＢを挟んで並走する区間の中間付近とする。これによれば、電源配線ＬＮＶＤＤとグラウンド配線ＬＮＧＮＤによって挟まれる全体領域において、信号バスＬＮＳＢと交差する電源配線ＬＮＶＤＤ及びグラウンド配線ＬＮＧＮＤによって分けられた２つの領域の面積が実質的に等しくなるから、ＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を更に小さくすることができる。
【０１７１】
好適には、キャパシタＣ２を電源供給部３と半導体装置１との間に配置する。これにより、キャパシタＣ２が電源電圧及びグラウンド電圧の供給源として機能するので、半導体装置１と電源電圧及びグラウンド電圧の供給源との実質的な距離が短くなり、実施の形態６と同様に、ＶＤＤ−ＳＧＮＬループとＳＧＮＬ−ＧＮＤループの夫々に流れる電流の変化量のずれが生じ難くなる。
【０１７２】
以上のように、本実施の形態に係る配線構造によれば、配線基板１０１ＣのＶＤＤ−ＧＮＤループＳｃにおいて、外部出力インターフェースバッファ１０によるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差を小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを小さくすることができる。
【０１７３】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１７４】
例えば、実施の形態５乃至７において、電源配線ＬＮＶＤＤやグラウンド配線ＬＮＧＮＤ等の各種配線は、相互に短絡しないようにスルーホールＴＨを介して配線基板１０１Ａ、１０１Ｂ、１０１Ｃの表面及び裏面に延在されていれば良く、夫々の配線を形成する配線層やスルーホールＴＨの位置等は、図示されたものに限定されず、適宜変更可能である。
【０１７５】
実施の形態２に係る半導体チップ１２Ａや実施の形態４に係る半導体チップ１２Ｃに、実施の形態１で示した半導体チップ１２内部のレイアウト（図５）を適用することも可能である。これによれば、基体１６のみならず、半導体チップ１２におけるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差も小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを更に小さくすることができる。
【０１７６】
また、実施の形態５乃至７の電子回路１００Ａ、１００Ｂ、１００Ｃに、実施の形態２乃至４に係る基体１６Ａ、１６Ｂ、１６Ｃを用いた半導体装置１を適用することも可能である。これによれば、配線基板１０１のみならず、半導体装置１におけるＶＤＤ−ＳＧＮＬループの面積ＳａとＳＧＮＬ−ＧＮＤループの面積Ｓｂの見かけ上の差も小さくすることができるから、ＶＤＤ−ＧＮＤループＳｃに発生するノイズを更に小さくすることができる。
【０１７７】
実施の形態１乃至４で例示した半導体装置１における外部出力インターフェースバッファ１０周辺のレイアウト構成や基体１６の配線構造等は、半導体装置２における外部入力インターフェースバッファ２０周辺のレイアウト構成や基体の配線構造等にも適用することが可能である。
【０１７８】
実施の形態１乃至７において、外部出力インターフェースバッファ１０及び外部入力インターフェースバッファ２０がＣＭＯＳインバータ回路である場合を例示したが、デジタル信号の論理レベルを切り替えることができれば、その回路構成に特に制限はない。
【符号の説明】
【０１７９】
１００  電子回路
１０１  配線基板
１、２  半導体装置
３  電源供給部
１１、２１  内部回路
１０＿１〜１０＿ｎ、１０  外部出力インターフェースバッファ
２０＿１〜２０＿ｎ、２０  外部入力インターフェースバッファ
ＶＤＤ１、ＶＤＤ２  電源端子
ＧＮＤ１、ＧＮＤ２  グラウンド端子
ＳＧＮＬ１＿１〜ＳＧＮＬ１＿ｎ，ＳＧＮＬ２＿１〜ＳＧＮＬ２＿ｎ  信号端子
ＬＶ  電源配線
ＬＧ  グラウンド配線
Ｉｖ  第１電流経路に流れる電流
Ｉｇ  第２電流経路に流れる電流
Ｓｃ  ＶＤＤ−ＧＮＤループ、及びＶＤＤ−ＧＮＤループの面積
Ｓａ  第１電流経路によって形成されるＶＤＤ−ＳＧＮＬループの面積
Ｓｂ  第２電流経路によって形成されるＳＧＮＬ−ＧＮＤループの面積
Ｒ１、Ｒ２  終端抵抗
Ｖｃ  ＶＤＤ−ＧＮＤループに生じるノイズ（誘導起電力）の大きさ
ＰＡＤＶ  電源電極
ＰＡＤＧ  グラウンド電極
ＰＡＤＳ＿１〜ＰＡＤＳ＿ｎ  信号電極
１２、１２Ａ、１２Ｂ、１２Ｃ  半導体チップ
１３  ＶＤＤセル  
１４、１４＿１〜１４＿ｎ  バッファセル
１５  ＧＮＤセル
ＬＩＶ１  第１内部電源配線
ＬＩＶ２  第２内部電源配線
ＬＩＧ１  第１内部グラウンド配線
ＬＩＧ２  第２内部グラウンド配線
ＭＶ、ＭＧ  接続部
ＷＲ  ワイヤ
１２Ｘ  比較例としての半導体チップ
１６Ａ、１６Ｂ、１６Ｃ  基体
ＬＳ＿１〜ＬＳ＿ｎ、ＬＧＮＤ、ＬＶＤＤ  インナーリード
ＬＳＢ  信号バス
１６Ｘ  比較例としての基体
２００  基体１６Ｘのノイズの特性（比較例）
２０１  基体１６Ａのノイズの特性
１００Ａ、１００Ｂ、１００Ｃ  電子回路
１０１Ａ、１０１Ｂ、１０１Ｃ  配線基板
ＬＮＶＤＤ  電源配線
ＬＮＧＮＤ  グラウンド配線
ＬＮＳＢ  信号バス
ＬＮＳ＿１〜ＬＮＳ＿ｎ  信号配線
ＬＢＶＤＤ１、ＬＢＧＮＤ１  分岐配線
ＴＨ、ＴＨ１、ＴＨ２  スルーホール
Ｓｐ１  電源配線ＬＮＶＤＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿１）とによって挟まれる領域の面積
Ｓｐ２  グラウンド配線ＬＮＧＮＤと信号バスＬＮＳＢ（信号配線ＬＮＳ＿８）とによって挟まれる領域の面積
Ｗ  信号バスＬＮＳＢの幅方向
Ｌ  信号バスＬＮＳＢの長さ方向
ＬＢＶＤＤ２、ＬＢＧＮＤ２  分岐配線
Ｃ１  キャパシタ
Ｓｂ１、Ｓｂ２、Ｓａ１、Ｓａ２  ループ面積
Ｓ  交差部分
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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