(57)【要約】【課題】オーバヘッドを低減したデータ保持回路及び半導体集積回路装置を提供する。【解決手段】入力に基づく差動データを出力する一対の第１出力部を有し、第１電源電圧と逆基板電圧とで駆動される入力段と、入力段に接続され、第１電圧より低い第２電源電圧のクロックで駆動される一対の第１ゲート素子と、第１ゲート素子に接続される一対の第２入力部の入力データの反転データを出力する一対の第２出力部を有し、第１電源電圧と逆基板電圧とで駆動される第１ラッチ回路と、第２電源電圧と順基板電圧とで駆動され、第２出力部に接続される、第１ゲート素子と同極性のトランジスタによって構築され、反転クロックで駆動される一対の第２ゲート素子と、一対の第２ゲート素子に接続される一対の第３入力部の入力データを反転した一対のデータの一方を出力する第３出力部とを有し、第１電源電圧と逆基板電圧とで駆動される第２ラッチ回路とを含む。【選択図】図１０
2014216665.tif 000002
【特許請求の範囲】
【請求項１】
入力データが入力される第１入力部と、前記入力データに基づく差動データを出力する一対の第１出力部とを有し、第１電源電圧で駆動される入力段と、
前記入力段の前記一対の第１出力部にそれぞれ接続される第１トランジスタによって構築され、前記第１電源電圧よりも低い第２電源電圧を含むクロックによって駆動される一対の第１ゲート素子と、
前記一対の第１ゲート素子にそれぞれ接続される一対の第２入力部と、前記一対の第２入力部に入力されるデータをそれぞれ反転したデータを出力する一対の第２出力部とを有し、第１電源電圧で駆動される第１ラッチ回路と、
前記第１ラッチ回路の前記一対の第２出力部にそれぞれ接続される、前記第１トランジスタと同一極性の第２トランジスタによって構築され、前記クロックの反転クロックによって駆動される一対の第２ゲート素子と、
前記一対の第２ゲート素子にそれぞれ接続される一対の第３入力部と、前記一対の第３入力部に入力されるデータをそれぞれ反転して得る一対のデータのうちの一方を出力する第３出力部とを有し、第１電源電圧で駆動される第２ラッチ回路と
を含む、データ保持回路。
【請求項２】
前記入力段、前記第１ラッチ回路、及び前記第２ラッチ回路は、前記第１電源電圧と逆バイアスの基板電圧とで駆動される、請求項１記載のデータ保持回路。
【請求項３】
前記一対の第１ゲート素子は、一対のＮＭＯＳトランジスタであり、前記第２電源電圧をＨレベルとする前記クロックによってオンにされるとともに、前記一対の第２ゲート素子は、一対のＮＭＯＳトランジスタであり、前記第２電源電圧をＨレベルとする前記反転クロックによってオンにされる、請求項１又は２記載のデータ保持回路。
【請求項４】
前記第１ラッチ回路は、
互いの入力端子と出力端子がたすきがけで接続される第１インバータ及び第２インバータと、
前記第１インバータの出力端子と前記第２インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの反転信号が入力される、互いに極性の異なる一対のトランジスタを有する第１安定化回路と、
前記第２インバータの出力端子と前記第１インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの非反転信号が入力される、極性の異なる一対のトランジスタを有する第２安定化回路と
を含む、請求項１乃至３のいずれか一項記載のデータ保持回路。
【請求項５】
前記第２ラッチ回路は、
互いの入力端子と出力端子がたすきがけで接続される第３インバータ及び第４インバータと、
前記第３インバータの出力端子と前記第４インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの反転信号が入力される、互いに極性の異なる一対のトランジスタを有する第３安定化回路と、
前記第４インバータの出力端子と前記第３インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの非反転信号が入力される、極性の異なる一対のトランジスタを有する第４安定化回路と
を含む、請求項１乃至４のいずれか一項記載のデータ保持回路。
【請求項６】
請求項１乃至５のいずれか一項記載のデータ保持回路と、
前記第２電源電圧と、前記順バイアスの基板電圧とで駆動され、前記クロックを生成するクロック生成部から出力するクロックを伝送するクロック伝送回路と、
前記第１電源電圧と、前記逆バイアスの基板電圧とで駆動される組み合わせ回路と
を含む、半導体集積回路装置。
【請求項７】
前記データ保持回路の前記第１入力部は、前記組み合わせ回路の出力端子に接続され、前記データ保持回路の前記第３出力部は、前記組み合わせ回路の入力端子に接続される、請求項６記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ保持回路、及び、半導体集積回路装置に関する。
【背景技術】
【０００２】
従来より、各々が複数個のＭＯＳ(Metal Oxide Semiconductor)トランジスタを備えた複数個の半導体回路を備え、複数個の半導体回路は、各半導体回路の単位時間当りの動作確率に応じて領域分割されている半導体集積回路がある（例えば、特許文献１参照）。
【０００３】
領域分割された半導体回路の各領域別に、自己の領域に含む半導体回路に使用されるＭＯＳトランジスタの閾値電圧を制御する閾値電圧制御回路と、自己の領域に含む半導体回路に供給される電源電圧を制御する電源電圧制御回路とが備えられることを特徴とする半導体集積回路がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−１６６６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、従来の半導体集積回路は、領域分割された半導体回路を用いているが、レベルシフタ等の回路は必要になるため、オーバヘッドを低減することはできない。
【０００６】
そこで、オーバヘッドを低減したデータ保持回路及び半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施の形態のデータ保持回路は、入力データが入力される第１入力部と、前記入力データに基づく差動データを出力する一対の第１出力部とを有し、第１電源電圧と、逆バイアスの基板電圧とで駆動される入力段と、前記第１電源電圧よりも低い第２電源電圧と、順バイアスの基板電圧とで駆動され、前記入力段の前記一対の第１出力部にそれぞれ接続される第１トランジスタによって構築され、クロックによってオンにされる一対の第１ゲート素子と、前記一対の第１ゲート素子にそれぞれ接続される一対の第２入力部と、前記一対の第２入力部に入力されるデータをそれぞれ反転したデータを出力する一対の第２出力部とを有し、前記第１電源電圧と、前記逆バイアスの基板電圧とで駆動される第１ラッチ回路と、前記第２電源電圧と、前記順バイアスの基板電圧とで駆動され、前記第１ラッチ回路の前記一対の第２出力部にそれぞれ接続される、前記第１トランジスタと同一極性の第２トランジスタによって構築され、前記クロックの反転クロックによってオンにされる一対の第２ゲート素子と、前記一対の第２ゲート素子にそれぞれ接続される一対の第３入力部と、前記一対の第３入力部に入力されるデータをそれぞれ反転して得る一対のデータのうちの一方を出力する第３出力部とを有し、前記第１電源電圧と、前記逆バイアスの基板電圧とで駆動される第２ラッチ回路とを含む。
【発明の効果】
【０００８】
オーバヘッドを低減したデータ保持回路及び半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】電源電圧ＶＤＤと基板電圧ＶＢに対するＰＤ積の等値線を示す図である。
【図２】動作率αに対する、電源電圧ＶＤＤと基板電圧ＶＢの最適値の関係を示す特性図である。
【図３】動作率αに対する、電源電圧ＶＤＤと基板電圧ＶＢの最適値の関係を示す特性図と、分割制御の概念を示す図である。
【図４】一括制御のＰＤ積（絶対値）と、分割制御における動作率の比（αＨ／αＬ）に対するＰＤ積（絶対値）とを示す図である。
【図５】前提技術における分割制御が行われる半導体集積回路装置１０を示す図である。
【図６】他の前提技術による半導体集積回路装置５０を示す図である。
【図７】前提技術によるＴＧＦＦ７０の回路構成を示す図である。
【図８】インバータ９１、９３とＴＧ９２とを分割制御する回路と、タイミングチャートを示す図である。
【図９】実施の形態１のデータ保持回路１００を含む半導体集積回路装置１８０を示す図である。
【図１０】実施の形態１のデータ保持回路１００を示す図である。
【図１１】実施の形態１のデータ保持回路１００の動作を示すタイミングチャートである。
【図１２】実施の形態２のデータ保持回路２００を示す図である。
【図１３】実施の形態２のデータ保持回路２００の動作状態のうちの１つを示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明のデータ保持回路、及び、半導体集積回路装置を適用した実施の形態について説明する前に前提技術について説明する。
【００１１】
クロックを伝送するクロック伝送回路、及び、クロック伝送回路から出力されるクロックに基づいて動作する組み合わせ回路等を含む半導体集積回路装置におけるＰＤ(Power Delay)積（電力遅延積）は、次式（１）で表すことができる。ＰＤ(Power Delay)積は消費エネルギを表す。
【００１２】
【数１】
2014216665.tif 000003
【００１３】
ここで、Ｃeffは、半導体集積回路装置にデータが入力されるＦＦ(Flip Flop)と、データを出力するＦＦとの間に直列に接続されるＮ（Ｎは２以上の整数）個のゲート回路の容量である。
【００１４】
ＶＤＤは電源電圧であり、αは動作率である。Ｉleakは半導体集積回路装置に含まれるゲート回路のリーク電流であり、動作率αは、半導体集積回路装置に含まれる回路の、クロック１サイクルあたりの動作の割合を表す。Ｆmaxは、電源電圧、基板電圧を固定した場合に、半導体集積回路装置に含まれるゲート回路が動作可能な最大の周波数（最大動作可能周波数）である。
【００１５】
次に、図１を用いて、ＰＤ積が最小となる電源電圧ＶＤＤと基板電圧ＶＢと動作率αの関係について説明する。
【００１６】
図１は、電源電圧ＶＤＤと基板電圧ＶＢに対するＰＤ積の等値線を示す図である。図１（Ａ）、（Ｂ）において、横軸は電源電圧ＶＤＤを表し、縦軸は基板電圧ＶＢを表す。基板電圧ＶＢは、上に行くほど逆(Reverse)バイアスであり、下に行くほど（横軸に近いほど）順(Forward)バイアスであることを表す。
【００１７】
図１（Ａ）は、動作率αが比較的低い場合のＰＤ積の等値線を示し、図１（Ｂ）は、動作率αが比較的高い場合のＰＤ積の等値線を示す。ＰＤ積の等値線は、等値線の中心に行くほどＰＤ積が小さくなることを表し、中央にある点は、ＰＤ積の最小値ＰＤminを示す。ＰＤ積の最小値ＰＤminは、最適な動作点を表す。
【００１８】
また、図１（Ａ）、（Ｂ）には、最大動作可能周波数Ｆmaxが略一定となる直線を破線で示す。
【００１９】
図１（Ａ）に示すように、動作率αが比較的低い場合は、ＰＤ積の最小値ＰＤminを与える最適な動作点は、電源電圧ＶＤＤが高く、かつ、基板電圧ＶＢが逆バイアスである場合に得られる。
【００２０】
また、図１（Ｂ）に示すように、動作率αが比較的高い場合は、ＰＤ積の最小値ＰＤminを与える最適な動作点は、電源電圧ＶＤＤが低く、かつ、基板電圧ＶＢが順バイアスである場合に得られる。
【００２１】
図２は、動作率αに対する、電源電圧ＶＤＤと基板電圧ＶＢの最適値の関係を示す特性図である。図２において、横軸は動作率αを表し、縦軸は電源電圧ＶＤＤと基板電圧ＶＢを表す。基板電圧ＶＢは、上に行くほど逆(Reverse)バイアスであり、下に行くほど（横軸に近いほど）順(Forward)バイアスであることを表す。
【００２２】
図２に示すように、動作率が比較的低いαＬの場合は、電源電圧ＶＤＤが高く、かつ、基板電圧ＶＢが逆バイアスであることが最適であることが分かる。また、動作率αが比較的高いαＨの場合は、電源電圧ＶＤＤが低く、かつ、基板電圧ＶＢが順バイアスであることが最適であることが分かる。
【００２３】
ここで、基板電圧ＶＢは、半導体集積回路装置に含まれるＮウェルの電圧Ｖnwと、Ｐウェルの電圧Ｖpwを用いて、ＶＢ=-Ｖpw、またはＶＢ＝ＶＤＤ−Ｖnwとあらわされる。なお、ここでは、ＶＤＤ−Ｖnw =-Ｖpwの場合について説明するが、かならずしも両辺が等しくなければならないわけではない。
【００２４】
このように、動作率αが大きい場合と小さい場合とでは、最適な動作点が異なるため、半導体集積回路装置に含まれる回路の電源を分割して制御することが考えられる。
【００２５】
図３は、動作率αに対する、電源電圧ＶＤＤと基板電圧ＶＢの最適値の関係を示す特性図と、分割制御の概念を示す図である。
【００２６】
動作率が比較的低いαＬである第１回路と、動作率αが比較的高いαＨである第２回路とが半導体集積回路装置の中に含まれる場合に、図３（Ａ）に示すように第１回路と第２回路の動作率がαＬとαＨの平均値αｍになる電源電圧ＶＤＤと基板電圧ＶＢを選択するとする。
【００２７】
このような平均の動作率αｍを選択して、電源電圧ＶＤＤと基板電圧ＶＢとを一括的に制御する場合は、第１回路と第２回路を含む半導体集積回路装置の全体での動作効率が改善されない。
【００２８】
このため、例えば、図３（Ｂ）に示すように、半導体集積回路装置１を第１回路１Ｌと、第２回路１Ｈとに分割し、第１回路１Ｌには高い電源電圧ＶＤＤ(High)と順バイアスの基板電圧ＶＢ(Forward)を供給する。また、第２回路１Ｈには、低い電源電圧ＶＤＤ(LOW)と逆バイアスの基板電圧ＶＢ(Reverse)を供給する。
【００２９】
このように、動作率αの低い第１回路１Ｌと、動作率αの高い第２回路１Ｈとに、互いに異なる電源電圧ＶＤＤ及び基板電圧ＶＢを供給することにより、最大動作可能周波数ＦmaxにおけるＰＤ積（消費エネルギ）を削減することができる。
【００３０】
次に、図４を用いて、電源電圧ＶＤＤと基板電圧ＶＢとを一括的に制御（一括制御）する場合と、動作率αに応じて電源電圧ＶＤＤと基板電圧ＶＢとを分割して制御（分割制御）する場合とにおけるＰＤ積の違いについて説明する。
【００３１】
図４は、一括制御のＰＤ積（絶対値）と、分割制御における動作率の比（αＨ／αＬ）に対するＰＤ積（絶対値）とを示す図である。ここで、一括制御の場合は、動作率の比（αＨ／αＬ）がないが、比較を行いやすくするために、図４には一括制御のＰＤ積（絶対値）を破線で示す。
【００３２】
図４に示すように、分割制御を行う場合は、動作率の比（αＨ／αＬ）が上昇するほど、ＰＤ積が低下することが分かる。これは、高い動作率αＨと低い動作率αＬとの差が広がるほど、ＰＤ積の削減効果が大きくなることを表す。
【００３３】
従って、動作率αの高い回路と、動作率αの低い回路との電源電圧ＶＤＤと基板電圧ＶＢとを分けること（分割制御）は、ＰＤ積を削減するためには非常に有益である。
【００３４】
ところで、半導体集積回路装置では、所謂オーバヘッドを小さくすることが重要である。これは、分割制御を行う場合においても同様である。
【００３５】
しかしながら、小さなオーバヘッドで分割制御を実現することは未だ達成されていない。
【００３６】
図５は、前提技術における分割制御が行われる半導体集積回路装置１０を示す図である。
【００３７】
図５に示すように、前提技術による分割制御が行われる半導体集積回路装置１０では、回路２０、回路３０、及びレベルシフタ４０に分割されている。
【００３８】
回路２０は、ＰＬＬ(Phase Locked Loop)５からクロック信号が入力されるクロック系回路であり、ＰＬＬ５から出力されるクロックを伝送するバッファ２１、ＧＢ(Gated Buffer)２２、及びバッファ２３等を含む。バッファ２１は入力段であり、バッファ２３は出力段である。なお、図５には、回路２０を薄いグレーで示す。
【００３９】
回路３０は、ＴＧＦＦ(Transmission Gate Flip Flop)３１、及び組み合わせ回路等を含む回路である。回路３０では、回路２０から出力されたクロックがレベルシフタ４０を介して、ＴＧＦＦ３１に入力される。また、ＴＧＦＦ３１は、組み合わせ回路３２の出力側にも接続される。図５には、回路３０を濃いグレーで示す。
【００４０】
ここで、回路２０は、動作率αが高い回路であるため、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)が供給される。回路２０の動作率αが高いのは、回路２０は、クロック系回路だからである。例えば、回路２０の動作率αは、１．５〜２．０である。
【００４１】
また、回路３０は、回路２０よりも動作率αが低い回路であるため、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)が供給される。回路３０の動作率αが低いのは、回路３０は、データを取り扱う回路であるため、クロック系回路よりも動作回数が少ないからである。例えば、回路３０の動作率αは、０．０２以下である。
【００４２】
レベルシフタ４０は、回路２０のバッファ２３と、ＴＧＦＦ３１との間に接続される。レベルシフタ４０には、高い電源電圧ＶＤＤ(High)、低い電源電圧ＶＤＤ(Low)、及び接地電圧（ＶＳＳ）が供給される。
【００４３】
ところで、図５に示すような半導体集積回路装置１０では、回路２０の出力段のバッファ２３から出力されるクロックの電圧をレベルシフタ４０で上昇させてからＴＧＦＦ３１に入力する。
【００４４】
レベルシフタ４０は、バッファ２３に接続されているため、動作率αが高くなり、消費電力が増大する。
【００４５】
また、図５に示す半導体集積回路装置１０は、レベルシフタ４０を含むことにより、面積の増大、性能（特にSkew）の劣化が生じ、オーバヘッドが増大する。
【００４６】
このように、図５に示す半導体集積回路装置１０には、消費電力が増大、面積の増大、性能（特にSkew）の劣化等の課題がある。
【００４７】
次に、図６を用いて、他の前提技術による半導体集積回路装置５０について説明する。
【００４８】
図６は、他の前提技術による半導体集積回路装置５０を示す図である。
【００４９】
半導体集積回路装置５０は、回路６０、回路３０Ａ、及びレベルシフタ４０Ａを含む。
【００５０】
回路６０は、回路２０とＴＧＦＦ(Transmission Gate Flip Flop)２４及び２５を含む。回路２０は図５に示す回路２０と同様である。
【００５１】
ＴＧＦＦ２４は、回路２０の出力段のバッファ２３と、レベルシフタ４０Ａとの間に設けられており、図示しない回路からデータが入力される。ＴＧＦＦ２５は、組み合わせ回路３２と、レベルシフタ４０Ａとの間に設けられており、組み合わせ回路３２からデータが入力され、回路２０からクロックが入力される。
【００５２】
回路２０とＴＧＦＦ２４及び２５には、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)が供給される。
【００５３】
なお、ＴＧＦＦ２４及び２５は、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)が供給されるが、動作率αが低いこと自体は、図５位に示すＴＧＦＦ３１と同様である。
【００５４】
回路３０Ａは、組み合わせ回路３２を含む。組み合わせ回路３２は、図５に示す組み合わせ回路３２と同様である。組み合わせ回路３２には、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)が供給される。
【００５５】
レベルシフタ４０Ａは、ＴＧＦＦ２４と組み合わせ回路３２との間に設けられている。レベルシフタ４０Ａには、高い電源電圧ＶＤＤ(High)、低い電源電圧ＶＤＤ(Low)、及び接地電圧（ＶＳＳ）が供給される。
【００５６】
このような半導体集積回路装置５０は、図５に示す半導体集積回路装置１０のレベルシフタ４０をＴＧＦＦ３１の出力側に移動させ、ＴＧＦＦ３１を回路２０と同様の電源電圧ＶＤＤと基板電圧ＶＢによって駆動するようにしたものである。
【００５７】
従って、図６に示す他の前提技術による半導体集積回路装置５０は、図５に示す前提技術による半導体集積回路装置１０よりも、レベルシフタ４０Ａの動作回数を減らすことができ、これにより消費電力の低減を図ることができる。また、性能（特にSkew）の劣化についても、図５に示す前提技術による半導体集積回路装置１０よりは多少改善される。
【００５８】
しかしながら、面積の増大については、図５に示す半導体集積回路装置１０と同様である。また、レベルシフタ４０Ａの消費電力を低減できるが、レベルシフタ４０Ａを含む以上、レベルシフタ４０Ａの消費電力はなくならず、オーバヘッドの削減は不十分である。
【００５９】
また、図６に示すように、ＴＧＦＦ２４及び２５を低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)で駆動する場合には、次のような問題が生じる。ここでは、図７に示すＴＧＦＦ７０を用いて説明を行う。
【００６０】
図７は、前提技術によるＴＧＦＦ７０の回路構成を示す図である。
【００６１】
ＴＧＦＦ７０は、入力端子７０Ａ、インバータ７１、ＴＧ(Transfer Gate)７２、マスターラッチ７３、ＴＧ７４、スレーブラッチ７５、インバータ７６、インバータ７７、出力端子７０Ｂ、及びクロック入力端子７０Ｃを含む。ＴＧＦＦ７０は、図６に示すＴＧＦＦ２４及び２５に対応し、入力端子７０Ａにデータが入力され、クロック端子７０Ｃにクロックが入力される。
【００６２】
入力端子７０Ａは、ＴＧＦＦ７０の入力端子であり、データが入力される。
【００６３】
インバータ７１の入力端子は、入力端子７０に接続されており、出力端子はＴＧ７２に接続されている。
【００６４】
ＴＧ７２は、ＰＭＯＳ(P-channel Metal Oxide Semiconductor)トランジスタとＮＭＯＳ(N-channel Metal Oxide Semiconductor)トランジスタの互いの主経路（ドレイン-ソース間の経路）を並列に接続したゲート素子である。ＴＧ７２の入力端子はインバータ７１の出力端子に接続され、ＴＧ７２の出力端子は、マスターラッチ７３の入力端子に接続される。
【００６５】
ＴＧ７２のＰＭＯＳトランジスタのゲートにはクロックＣＬＫが入力され、ＮＭＯＳトランジスタのゲートにはクロックＣＬＫＢが入力される。クロックＣＬＫＢは、クロックＣＬＫを反転させたクロックである。
【００６６】
マスターラッチ７３は、インバータ７３Ａ、７３Ｂ、及びＴＧ７３Ｃを含む。マスターラッチ７３の入力端子は、ＴＧ７２の出力端子に接続され、出力端子は、ＴＧ７４の入力端子に接続される。
【００６７】
ＴＧ７３Ｃは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの互いの主経路（ドレイン-ソース間の経路）を並列に接続したゲート素子である。ＴＧ７２のＰＭＯＳトランジスタのゲートにはクロックＣＬＫＢが入力され、ＮＭＯＳトランジスタのゲートにはクロックＣＬＫが入力される。このため、ＴＧ７３Ｃは、ＴＧ７２とはクロックＣＬＫ及びＣＬＫＢの半周期だけ位相がずれた状態で動作する。
【００６８】
インバータ７３Ａは、マスターラッチ７３の入力端子と出力端子との間に直列に挿入されている。インバータ７３Ｂ及びＴＧ７３Ｃは、インバータ７３Ａの入力端子と出力端子との間に、並列に接続されている。すなわち、インバータ７３Ａ、７３Ｂ、及びＴＧ７３Ｃは、マスターラッチ７３の入力端子と出力端子との間で、図７に示すようにループ状に接続されている。マスターラッチ７３は、入力データを反転して出力する。
【００６９】
ＴＧ７４の入力端子は、マスターラッチ７３の出力端子に接続されており、出力端子は、スレーブラッチ７５の入力端子に接続されている。ＴＧ７４は、ＴＧ７２及び７３Ｃと同様に、互いの主経路が並列に接続されるＰＭＯＳトランジスタとＮＭＯＳトランジスタを含む。
【００７０】
ＴＧ７４のＰＭＯＳトランジスタの制御端子にはクロックＣＬＫＢが入力され、ＮＭＯＳトランジスタの制御端子には、クロックＣＬＫが入力される。ＴＧ７４は、ＴＧ７３Ｃと同一位相で動作する。
【００７１】
スレーブラッチ７５は、マスターラッチ７３と同様に、インバータ７５Ａ、７５Ｂ、及びＴＧ７５Ｃを含む。スレーブラッチ７５の入力端子は、ＴＧ７４の出力端子に接続され、出力端子は、インバータ７６の入力端子に接続される。
【００７２】
インバータ７５Ａ、７５Ｂ、及びＴＧ７５Ｃの接続関係は、マスターラッチ７３のインバータ７３Ａ、７３Ｂ、及びＴＧ７３Ｃと同様であるが、ＴＧ７５ＣのＰＭＯＳトランジスタの制御端子にはクロックＣＬＫが入力され、ＮＭＯＳトランジスタの制御端子にはクロックＣＬＫＢが入力される。すなわち、ＴＧ７５Ｃは、ＴＧ７２と同一位相で動作する。
【００７３】
インバータ７６の入力端子は、スレーブラッチ７５の出力端子に接続され、出力端子は、ＴＧＦＦ７０の出力端子７０Ｂを介して、レベルシフタ８０の入力端子に接続される。
【００７４】
インバータ７７は、ＴＧＦＦ７０のクロック入力端子７０Ｃに接続される分岐経路の一方に挿入されており、差動クロックを生成するために設けられている。インバータ７７は、クロックＣＬＫを反転してクロックＣＬＫＢを出力する。
【００７５】
クロック入力端子７０Ｃから入力されるクロックＣＬＫと、インバータＣＬＫＢから出力されるクロックＣＬＫＢとは、差動クロックを構築しており、ＴＧ７２、７３Ｃ、７４、７５Ｃに供給される。
【００７６】
このようなＴＧＦＦ７０は、入力端子７０Ａにデータが入力され、クロック入力端子７０ＣにクロックＣＬＫが入力されると、ＴＧ７２及び７５Ｃが同一位相で入力端子のデータを出力するとともに、ＴＧ７３Ｃ及び７４がＴＧ７２及び７５ＣとはクロックＣＬＫ、ＣＬＫＢの半周期だけずれた位相で動作し、入力端子のデータを出力する。
【００７７】
このため、入力端子７０Ａに入力されるデータは、インバータ７１で反転され、ＴＧ７２を経てマスターラッチ７３で反転され、ＴＧ７４を経てスレーブラッチ７５で反転され、インバータ７６で反転されて、レベルシフタ８０に入力される。すなわち、入力端子７０Ａに入力されるデータは、４回反転されることにより、もとの信号レベルの状態でレベルシフタ８０に入力される。
【００７８】
このようなＴＧＦＦ７０は、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)で駆動される。
【００７９】
また、レベルシフタ８０には、低い電源電圧ＶＤＤ(Low)と高い電源電圧ＶＤＤ(High)が供給される。レベルシフタ８０は、ＴＧＦＦ７０の出力データの信号レベルを、電源電圧ＶＤＤ(Low)の電圧レベルから電源電圧ＶＤＤ(High)の電圧レベルに上昇させて出力する。
【００８０】
ところで、ＴＧＦＦ７０には、順バイアスの基板電圧ＶＢ(Forward)が供給されるため、インバータ７１、７３Ａ、７３Ｂ、７５Ａ、７５Ｂ、７６においてリーク電流が生じる。リーク電流は、インバータ７１、７３Ａ、７３Ｂ、７５Ａ、７５Ｂ、７６が動作していないときにも流れるため、順バイアスの基板電圧ＶＢ(Forward)が供給されるＴＧＦＦ７０では消費電力が増大するという問題が生じる。
【００８１】
また、ＴＧＦＦ７０の出力データの信号レベルは、低い電源電圧ＶＤＤ(Low)の信号レベルであるため、高い電源電圧ＶＤＤ(High)が供給される組み合わせ回路３２（図６参照）にデータを供給する前に、レベルシフタ８０でデータの信号レベルを上昇させることが必要になる。
【００８２】
すなわち、順バイアスの基板電圧ＶＢ(Forward)が供給されるＴＧＦＦ７０では、出力側にレベルシフタ８０が必要であり、レベルシフタ８０を半導体集積回路装置に配置するための面積と、レベルシフタ８０の消費電力とによるオーバヘッドの増加が生じるという問題がある。
【００８３】
ここで、レベルシフタ８０に起因するオーバヘッドを低減するために、ＴＧＦＦ７０に含まれるインバータ７１、７３Ａ、７３Ｂ、７５Ａ、７５Ｂ、７６と、ＴＧ７２、７３Ｃ、７４、７５Ｃとを分割制御することにより、レベルシフタ８０を用いない回路を実現することが考えられる。ここでは、図８を用いて、インバータとＴＧを分割制御することについて検討する。
【００８４】
図８は、インバータ９１、９３とＴＧ９２とを分割制御する回路と、タイミングチャートを示す図である。
【００８５】
図８（Ａ）に示す回路は、インバータ９１、ＴＧ９２、及びインバータ９３を含み、インバータ９１、ＴＧ９２、及びインバータ９３は、データの流れる方向において、この順番で接続されている。
【００８６】
図８（Ａ）に示す回路の分割制御では、インバータ９１、９３は、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)で駆動され、ＴＧ９２は、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)で駆動される。これは、インバータ９１、９３に、高い電源電圧ＶＤＤ(High)を供給することにより、図７におけるレベルシフタ８０を省くためである。
【００８７】
なお、ＴＧ９２のＰＭＯＳトランジスタの制御端子にはクロックＣＬＫが入力され、ＮＭＯＳトランジスタの制御端子にはクロックＣＬＫＢが入力される。ＴＧ９２には、低い電源電圧ＶＤＤ(Low)が供給されるため、クロックＣＬＫ及びＣＬＫＢのＨレベルの信号レベルはＶＤＤ(Low)である。
【００８８】
図８（Ｂ）に示すように、時刻ｔ１以前にクロックＣＬＫがＨレベル（ＶＤＤ(Low)）であり、クロックＣＬＫＢがＬレベル（ＶＳＳ）である場合に、時刻ｔ１にＴＧ９２の入力データＤＡＴＡＩＮがＨレベルからＬレベルに変化したとする。なお、ＶＳＳは接地電圧である。
【００８９】
このときＴＧ９２のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、ともにオフであるため、本来であれば、ＴＧ９２の出力データＤＡＴＡＯＵＴは、時刻ｔ１以後も図８（Ｂ）に破線で示すように、変化せずに、Ｈレベルを保持するはずである。
【００９０】
しかしながら、ＴＧ９２のＰＭＯＳトランジスタの制御端子（ゲート）に入力されるＨレベルのゲート信号の信号レベルは、低い電源電圧ＶＤＤ(Low)の電圧レベルであるため、ＰＭＯＳトランジスタを完全にオフしきれない場合がある。
【００９１】
このような場合は、図８（Ｂ）の出力データＤＡＴＡＯＵＴは、時刻ｔ１以後に実線で示すように徐々に低下してしまう。
【００９２】
このように、図７におけるレベルシフタ８０を省くために、インバータ９１、９３を高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)で駆動するとともに、ＴＧ９２を低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)で駆動する場合には、ＴＧ９２がデータを保持しきれなくなる場合が生じる。
【００９３】
ＴＧ９２がデータを保持しきれなくなると、半導体集積回路装置に誤動作等が生じ、信頼性が低下することになる。
【００９４】
そこで、以下で説明する実施の形態１、２では、オーバヘッドを低減するとともに、信頼性の高いデータ保持回路と半導体集積回路装置を提供する。
【００９５】
＜実施の形態１＞
図９は、実施の形態１のデータ保持回路１００を含む半導体集積回路装置１８０を示す図である。
【００９６】
実施の形態１の半導体集積回路装置１８０では、回路２０、回路３０Ａ、及びデータ保持回路１００に分割されている。
【００９７】
以下、実施の形態１のデータ保持回路１００を含む半導体集積回路装置１８０について説明するにあたり、前提技術の半導体集積回路装置１０（図５参照）、５０（図６参照）と同様の構成要素には同一符号を付し、その説明を省略する。
【００９８】
図９では、回路２０は、動作率αが高い回路であるため、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)が供給される。回路２０を薄いグレーで示す。
【００９９】
回路３０Ａは、回路２０よりも動作率αが低い組み合わせ回路３２で構築されるため、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)が供給される。回路３０Ａを濃いグレーで示す。高い電源電圧ＶＤＤ(High)は、第１電源電圧の一例であり、低い電源電圧ＶＤＤ(Low)は、第２電源電圧の一例である。
【０１００】
例えば、回路２０の動作率αは、１．５〜２．０であり、回路３０の動作率αは、０．０２以下である。
【０１０１】
実施の形態１のデータ保持回路１００を含む半導体集積回路装置１８０は、レベルシフタを含まない。
【０１０２】
データ保持回路１００は、組み合わせ回路３２からデータが入力され、回路２０から入力されるクロックＣＬＫに応じて動作することにより、内部で保持するデータを出力する。なお、図９には、入力側の組み合わせ回路３２の図示を省略したデータ保持回路１００も示すが、すべてのデータ保持回路１００には組み合わせ回路３２からデータが入力される。
【０１０３】
データ保持回路１００の詳細は、図１０を用いて以下で説明する。
【０１０４】
図１０は、実施の形態１のデータ保持回路１００を示す図である。
【０１０５】
データ保持回路１００は、入力段１１０、ゲート部１２０、マスターラッチ１３０、ゲート部１４０、及びスレーブラッチ１５０を含む。
【０１０６】
また、図１０には、データ保持回路１００に加えて、クロック生成部１６０を示す。ここでは、クロック生成部１６０は、データ保持回路１００の構成要素ではなく、回路２０（図９参照）に含まれるものとして説明するが、クロック生成部１６０は、データ保持回路１００に含まれていてもよい。この場合は、図９において、複数のデータ保持回路１００の各々に、クロック生成部１６０が含まれることになる。
【０１０７】
入力段１１０は、入力端子１１０Ａ、出力端子１１０Ｂ、１１０Ｃ、インバータ１１１、及びインバータ１１２を含む。入力端子１１０Ａは第１入力部の一例であり、出力端子１１０Ｂ及び１１０Ｃは、一対の第１出力部の一例である。
【０１０８】
入力段１１０には、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)が供給されており、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)によって駆動される。
【０１０９】
入力端子１１０Ａは、データ保持回路１００の入力端子であり、組み合わせ回路３２（図９）からデータ（ＤＡＴＡ）が入力される。入力端子１１０Ａには、インバータ１１１の入力端子が接続される。
【０１１０】
なお、ここでは、インバータ１１１が、入力段１１０の構成要素である形態について説明するが、インバータ１１１は、入力１１０段の構成要素でなくてもよい。
【０１１１】
インバータ１１１の入力端子は、入力端子１１０Ａに接続される。インバータ１１１の出力端子は、インバータ１１２を介して出力端子１１０Ｂに接続されるとともに、出力端子１１０Ｃに接続される。
【０１１２】
インバータ１１２は、インバータ１１１の出力端子と、出力端子１１０Ｂとの間に挿入されている。
【０１１３】
このような入力段１１０は、入力端子１１０Ａに入力されるデータから、差動形式のデータＤとＤＢを生成して出力端子１１０Ｂ、１１０Ｃから出力する。データＤＢは、データＤが反転されたデータである。
【０１１４】
ゲート部１２０は、ＮＭＯＳトランジスタ１２１及び１２２を含む。ゲート部１２０のＮＭＯＳトランジスタ１２１及び１２２は、一対の第１ゲート素子の一例である。
【０１１５】
ＮＭＯＳトランジスタ１２１のドレインは、入力段１１０の出力端子１１０Ｂに接続されており、ソースは、マスターラッチ１３０の入力端子１３０Ａに接続されている。ＮＭＯＳトランジスタ１２１のゲートには、クロック生成部１６０からクロックＣＬＫＢが入力される。
【０１１６】
ＮＭＯＳトランジスタ１２２のドレインは、入力段１１０の出力端子１１０Ｃに接続されており、ソースは、マスターラッチ１３０の入力端子１３０Ｂに接続されている。ＮＭＯＳトランジスタ１２２のゲートには、クロック生成部１６０からクロックＣＬＫＢが入力される。
【０１１７】
マスターラッチ１３０は、入力端子１３０Ａ、１３０Ｂ、出力端子１３０Ｃ、１３０Ｄ、インバータ１３１、１３２を含む。マスターラッチ１３０は、第１ラッチ回路の一例である。
【０１１８】
マスターラッチ１３０には、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)が供給されており、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)によって駆動される。
【０１１９】
インバータ１３１とインバータ１３２は、互いの入力端子と出力端子がたすきがけられて接続されて、たすきがけのフィードバック回路を構築している。すなわち、インバータ１３１の入力端子はインバータ１３２の出力端子に接続されており、インバータ１３２の入力端子はインバータ１３１の出力端子に接続されている。
【０１２０】
また、インバータ１３１の入力端子は、入力端子１３０Ａに接続されており、インバータ１３１の出力端子は、出力端子１３０Ｃに接続されている。インバータ１３２の入力端子は、入力端子１３０Ｂに接続されており、インバータ１３２の出力端子は、出力端子１３０Ｄに接続されている。
【０１２１】
マスターラッチ１３０は、ゲート部１２０を介して入力段１１０から入力されるデータＤ、ＤＢをそれぞれ反転させたデータＭ、ＭＢを出力する。
【０１２２】
ゲート部１４０は、ＮＭＯＳトランジスタ１４１及び１４２を含む。ゲート部１４０のＮＭＯＳトランジスタ１４１及び１４２は、一対の第２ゲート素子の一例である。
【０１２３】
ＮＭＯＳトランジスタ１４１のドレインは、マスターラッチ１３０の出力端子１３０Ｂに接続されており、ソースは、スレーブラッチ１５０の入力端子１５０Ａに接続されている。ＮＭＯＳトランジスタ１４１のゲートには、クロック生成部１６０からクロックＣＬＫが入力される。
【０１２４】
ＮＭＯＳトランジスタ１４２のドレインは、マスターラッチ１３０の出力端子１３０Ｄに接続されており、ソースは、スレーブラッチ１５０の入力端子１５０Ｂに接続されている。ＮＭＯＳトランジスタ１４２のゲートには、クロック生成部１６０からクロックＣＬＫが入力される。
【０１２５】
スレーブラッチ１５０は、入力端子１５０Ａ、１５０Ｂ、出力端子１５０Ｃ、インバータ１５１、１５２、１５３を含む。スレーブラッチ１５０は、第２ラッチ回路の一例である。入力端子１５０Ａ及び１５０Ｂは、一対の第３入力部の一例であり、出力端子１５０Ｃは、第３出力部の一例である。
【０１２６】
スレーブラッチ１５０には、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)が供給されており、高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)によって駆動される。
【０１２７】
インバータ１５１とインバータ１５２は、互いの入力端子と出力端子がたすきがけられて接続されて、たすきがけのフィードバック回路を構築している。すなわち、インバータ１５１の入力端子はインバータ１５２の出力端子に接続されており、インバータ１５２の入力端子はインバータ１５１の出力端子に接続されている。
【０１２８】
インバータ１５１の入力端子は、入力端子１５０Ａに接続されており、インバータ１５１の出力端子は、インバータ１５２の入力端子に接続されている。インバータ１５２の入力端子は、入力端子１５０Ｂに接続されており、インバータ１５２の出力端子は、インバータ１５３を介して出力端子１５０Ｃに接続されている。
【０１２９】
インバータ１５３は、インバータ１５２の出力端子と、出力端子１５０Ｃとの間に挿入されている。インバータ１５３の入力端子は、入力端子１５０Ａと、インバータ１５２の出力端子とに接続されている。
【０１３０】
インバータ１５１及び１５２は、ゲート部１４０を介してマスターラッチ１５０から入力されるデータＭ、ＭＢをそれぞれ反転させて得る２つのデータＳ、ＳＢを出力する。
【０１３１】
スレーブラッチ１５０は、この２つのデータＳ、ＳＢのうちの一方（データＳＢ）をインバータ１５３に入力し、データＳＢを反転して得る出力データＯＵＴを出力する。
【０１３２】
出力データＯＵＴは、入力データＤＡＴＡを反映したデータであり、入力データＤＡＴＡと等しい信号レベルを有する。
【０１３３】
なお、ここでは、インバータ１５３が、スレーブラッチ１５０の構成要素である形態について説明するが、インバータ１５３は、スレーブラッチ１５０の構成要素ではなく、スレーブラッチ１５０の出力側に接続される出力段であってもよい。
【０１３４】
クロック生成部１６０は、クロック入力端子１６０Ａ、クロック出力端子１６０Ｂ、１６０Ｃ、及びインバータ１６１を含む。
【０１３５】
クロック生成部１６０には、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)が供給されており、低い電源電圧ＶＤＤ(Low)と順バイアスの基板電圧ＶＢ(Forward)によって駆動される。
【０１３６】
クロック入力端子１６０Ａは、回路２０に接続されており、回路２０からクロックＣＬＫが入力される。また、クロック入力端子１６０Ａには、クロック出力端子１６０Ｂが接続されるとともに、インバータ１６１を介して出力端子１６０Ｃが接続されている。
【０１３７】
クロック出力端子１６０Ｂは、クロック入力端子１６０Ａに入力されるクロックＣＬＫをそのまま出力する。
【０１３８】
クロック出力端子１６０Ｃは、クロック入力端子１６０Ａに入力され、インバータ１６１で反転されたクロックＣＬＫＢを出力する。
【０１３９】
インバータ１６１は、入力端子１６０Ａと出力端子１６０Ｃとの間に挿入されており、クロック入力端子１６０Ａに入力されるクロックＣＬＫを反転したクロックＣＬＫＢを出力する。
【０１４０】
クロック生成部１６０が出力するクロックＣＬＫ、ＣＬＫＢのＨレベルの信号レベルは、低い電源電圧ＶＤＤ(Low)であり、Ｌレベルの信号レベルはＶＳＳ（接地電圧）である。クロックＣＬＫ、ＣＬＫＢは、Ｈレベルの信号レベルがＬレベルであり、第１電源電圧よりも低い第２電源電圧を含むクロックの一例である。
【０１４１】
従って、図１０に示すデータ保持回路１００では、ゲート部１２０のＮＭＯＳトランジスタ１２１、１２２のゲートにクロック生成部１６０から入力されるクロックＣＬＫＢは、Ｈレベルの信号レベルが低い電源電圧ＶＤＤ(Low)であり、Ｌレベルの信号レベルがＶＳＳ（接地電圧）である。
【０１４２】
また、ゲート部１４０のＮＭＯＳトランジスタ１４１、１４２のゲートにクロック生成部１６０から入力されるクロックＣＬＫは、Ｈレベルの信号レベルが低い電源電圧ＶＤＤ(Low)であり、Ｌレベルの信号レベルがＶＳＳ（接地電圧）である。
【０１４３】
次に、図１１を用いて、実施の形態１のデータ保持回路１００の動作について説明する。
【０１４４】
図１１は、実施の形態１のデータ保持回路１００の動作を示すタイミングチャートである。
【０１４５】
図１１には、入力段１１０の入力端子１１０Ａに入力される入力データＤＡＴＡ、クロック生成部１６０が出力するクロックＣＬＫ、ＣＬＫＢ、及び入力段１１０から出力されるデータＤ、ＤＢを示す。
【０１４６】
また、図１１にはさらに、マスターラッチ１３０が出力するデータＭ、ＭＢ、スレーブラッチ１５０のインバータ１５１及び１５２が出力するデータＳ、ＳＢ、及びスレーブラッチ１５０の出力端子１５０Ｃから出力される出力データＯＵＴを示す。
【０１４７】
なお、入力データＤＡＴＡ、データＤ、ＤＢ、データＭ、ＭＢ、データＳ、ＳＢ、及び出力データＯＵＴのＨレベルは高い電源電圧ＶＤＤ(High)であり、ＬレベルはＶＳＳ（接地電圧）である。
【０１４８】
クロックＣＬＫ、ＣＬＫＢのＨレベルは低い電源電圧ＶＤＤ(Low)であり、ＬレベルはＶＳＳ（接地電圧）である。
【０１４９】
まず、時刻ｔ０で入力データＤＡＴＡがＨレベルからＬレベルに立ち下がる。これにより、データＤがＬレベルからＨレベルに立ち上がり、その後データＤＢがＨレベルからＬレベルに立ち下がる。
【０１５０】
時刻ｔ１でクロックＣＬＫがＨレベルからＬレベルに立ち下がると、時刻ｔ２でクロックＣＬＫＢが立ち上がり、これによってゲート部１２０のＮＭＯＳトランジスタ１２１及び１２２がオンになるため、データＤＢのＬレベルがＮＭＯＳトランジスタ１２１を経て、時刻ｔ３でデータＭＢに反映される。そして、時刻ｔ３の後の時刻ｔ４に、データＭはデータＭＢのＬレベルを反転したＨレベルに立ち上がる。
【０１５１】
ここで、データＭとＭＢのうち、データＭＢが先に変化するのは、データＤ、ＤＢはそれぞれＨレベル、Ｌレベルであり、また、ＮＭＯＳトランジスタ１２１、１２２は、Ｌレベルの信号を正確に伝えるからである。
【０１５２】
また、時刻ｔ１１でクロックＣＬＫがＨレベルに立ち上がると、時刻ｔ１２にクロックＣＬＫＢがＬレベルに立ち下がり、これによってゲート部１４０のＮＭＯＳトランジスタ１４１、１４２がオンになるため、データＭＢのＬレベルがＮＭＯＳトランジスタ１４２を経て、時刻ｔ１３にデータＳに反映される。そして、時刻ｔ１３の後の時刻ｔ１４に、データＳＢはデータＳのＬレベルを反転したＨレベルに立ち上がる。
【０１５３】
このため、時刻ｔ１４では、出力データＯＵＴはＬレベルに立ち下がる。
【０１５４】
以上のような動作によって、データ保持回路１００は、入力データを保持する。
【０１５５】
以上、実施の形態１のデータ保持回路１００によれば、入力段１１０、マスターラッチ１３０、及びスレーブラッチ１５０に含まれるインバータ１１１、１１２、１３１、１３２、１５１、１５２、１５３を高い電源電圧ＶＤＤ(High)と逆バイアスの基板電圧ＶＢ(Reverse)で駆動する。
【０１５６】
そして、入力データＤＡＴＡから差動形式のデータＤ、ＤＢを生成し、２つのデータ経路でゲート部１２０のＮＭＯＳトランジスタ１２１、１２２で交互にＬレベルのデータを取得する。
【０１５７】
同様に、２つのデータ経路でゲート部１４０のＮＭＯＳトランジスタ１４１、１４２で交互にＬレベルのデータを取得する。
【０１５８】
２つのデータ経路でＮＭＯＳトランジスタ１２１、１２２、１４１、１４２を通過するのは、Ｌレベルのデータであり、２つのデータ経路にＬレベルのデータは交互に表れる。
【０１５９】
そして、Ｌレベルのデータに基づき、スレーブラッチ１５０でＨレベル（ＶＤＤ(High)によるＨレベル）を生成する。
【０１６０】
このため、前提技術のようにレベルシフタ４０（図５参照）、４０Ａ（図６参照）、８０（図７参照）を用いる必要がなくなる。これにより、回路の実装に必要な面積を削減できるとともに、省電力化を図ることができる。
【０１６１】
従って、実施の形態１のデータ保持回路１００によれば、オーバヘッドの低減を実現することができる。
【０１６２】
また、レベルシフタを含まないことにより、前提技術のレベルシフタ４０（図５参照）、４０Ａ（図６参照）、８０（図７参照）において生じていた遅延がなくなる。
【０１６３】
これにより、ＰＤ積を低減することができ、このことによっても省電力化を図ることができる。
【０１６４】
また、実施の形態１のデータ保持回路１００によれば、入力段１１０、マスターラッチ１３０、及びスレーブラッチ１５０に含まれるインバータ１１１、１１２、１３１、１３２、１５１、１５２、１５３に逆バイアスの基板電圧ＶＢ(Reverse)を印加している。
【０１６５】
このため、インバータ１１１、１１２、１３１、１３２、１５１、１５２、１５３のリーク電流が減少し、消費電力の低減を図ることができる。
【０１６６】
また、実施の形態１のデータ保持回路１００によれば、ゲート部１２０、１４０にＮＭＯＳトランジスタ１２１、１２２、１４１、１４２を用いて、ゲート部１２０、１４０でＬレベルのデータを伝送するようにしている。
【０１６７】
このため、ＮＭＯＳトランジスタ１２１、１２２、１４１、１４２のゲートに入力するクロックＣＬＫ、ＣＬＫＢのＨレベルの信号レベルが低い電源電圧ＶＤＤ(Low)であっても、前提技術のＴＧ９２（図８参照）のように、データを保持できなくなるという問題が生じることがない。
【０１６８】
従って、実施の形態１によれば、信頼性の高いデータ保持回路１００を提供することができる。
【０１６９】
なお、以上では、ゲート部１２０、１４０がＮＭＯＳトランジスタ１２１、１２２、１４１、１４２を含み、Ｌレベルのデータを伝送する形態について説明した。
【０１７０】
しかしながら、ゲート部１２０、１４０は、ＮＭＯＳトランジスタ１２１、１２２、１４１、１４２の代わりに、ＰＭＯＳトランジスタを含んでいてもよい。ＰＭＯＳトランジスタは、Ｈレベルの信号を正確に伝達することができるので、ゲート部１２０、１４０がＰＭＯＳトランジスタを含む場合は、Ｈレベルのデータを伝送すればよい。
【０１７１】
＜実施の形態２＞
図１２は、実施の形態２のデータ保持回路２００を示す図である。
【０１７２】
実施の形態２のデータ保持回路２００は、入力段１１０、ゲート部１２０、マスターラッチ２３０、ゲート部１４０、及びスレーブラッチ２５０を含む。
【０１７３】
実施の形態２のデータ保持回路２００は、実施の形態１のデータ保持回路１００のマスターラッチ１３０とスレーブラッチ１５０を、それぞれ、マスターラッチ２３０とスレーブラッチ２５０に入れ替えたものである。
【０１７４】
その他の構成は、実施の形態１のデータ保持回路１００と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
【０１７５】
マスターラッチ２３０は、入力端子１３０Ａ、１３０Ｂ、出力端子１３０Ｃ、１３０Ｄ、インバータ１３１、１３２に加えて、安定化回路２３１と２３２を含む。インバータ１３１、１３２は、それぞれ、第１インバータ及び第２インバータの一例である。
【０１７６】
安定化回路２３１は、入力端子１３０Ａと出力端子１３０Ｄとの間に挿入されており、互いの主経路（ドレイン-ソース間）が並列に接続されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。安定化回路２３１は、第１安定化回路の一例である。
【０１７７】
換言すれば、安定化回路２３１は、インバータ１３１の入力端子と、インバータ１３２の出力端子との間に挿入されている。安定化回路２３１のＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートには、入力段１１０からデータＤが入力される。
【０１７８】
安定化回路２３２は、入力端子１３０Ｂと出力端子１３０Ｃとの間に挿入されており、互いの主経路（ドレイン-ソース間）が並列に接続されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。安定化回路２３２は、第２安定化回路の一例である。
【０１７９】
換言すれば、安定化回路２５１は、インバータ１５１の入力端子と、インバータ１５２の出力端子との間に挿入されている。安定化回路２３１のＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートには、入力段１１０からデータＤＢが入力される。
【０１８０】
ここで、実施の形態２では、マスターラッチ２３０のインバータ１３１の入力端子をノードＭＢ１、インバータ１３１の出力端子をノードＭ１、インバータ１３２の入力端子をノードＭ２、インバータ１３２の出力端子をノードＭＢ２とする。
【０１８１】
スレーブラッチ２５０は、入力端子１５０Ａ、１５０Ｂ、出力端子１５０Ｃ、インバータ１５１、１５２、１５３に加えて、安定化回路２５１と２５２を含む。インバータ１５１及び１５２は、それぞれ、第３インバータ及び第４インバータの一例である。
【０１８２】
安定化回路２５１は、インバータ１５１の入力端子と、インバータ１５２の出力端子との間に挿入されており、互いの主経路（ドレイン-ソース間）が並列に接続されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。安定化回路２５１は、第３安定化回路の一例である。
【０１８３】
安定化回路２５１のＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートには、マスターラッチ２３０のノードＭＢ２のデータ（電位）が入力される。
【０１８４】
安定化回路２５２は、インバータ１５２の入力端子と、インバータ１５１の出力端子との間に挿入されており、互いの主経路（ドレイン-ソース間）が並列に接続されるＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含む。安定化回路２５２は、第４安定化回路の一例である。
【０１８５】
安定化回路２５２のＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲートには、マスターラッチ２３０のノードＭ１のデータ（電位）が入力される。
【０１８６】
ここで、実施の形態２では、スレーブラッチ２５０のインバータ１５１の入力端子をノードＳＢ３、インバータ１５１の出力端子をノードＳ３、インバータ１５２の入力端子をノードＳ４、インバータ１５２の出力端子をノードＳＢ４とする。
【０１８７】
次に、図１３を用いて、実施の形態２のデータ保持回路２００の動作について説明する。
【０１８８】
図１３は、実施の形態２のデータ保持回路２００の動作状態のうちの１つを示す図である。
【０１８９】
図１３では、安定化回路２３１、２３２の動作を説明するために、一例として、安定化回路２３１のＰＭＯＳトランジスタと安定化回路２３２のＮＭＯＳトランジスタがオンになっている状態を示す。
【０１９０】
このため、図１３では、安定化回路２３１のＰＭＯＳトランジスタと安定化回路２３２のＮＭＯＳトランジスタを示し、安定化回路２３１のＮＭＯＳトランジスタと安定化回路２３２のＰＭＯＳトランジスタを省略する。
【０１９１】
入力段１１０の内部でデータＤがＬレベルのとき、マスターラッチ２３０のノードＭ１とＭ２の間では、安定化回路２３２のＮＭＯＳトランジスタがオンにされるため、ノードＭ１からＭ２にＨレベルの信号が通りにくくなる。
【０１９２】
従って、ノードＭ１がＨレベルであっても、ノードＭ２をＨレベルからＬレベルに安定的に書き込みやすくなる。
【０１９３】
なお、このとき、安定化回路２３１のＰＭＯＳトランジスタがオンになっているため、ノードＭＢ２がＨレベルであるときに、ノードＭＢ２からＭＢ１へのＨレベルの書き込みが行いにくくなることはない。
【０１９４】
また、これとは逆に、入力段１１０の内部でデータＤがＨレベルのとき、マスターラッチ２３０のノードＭＢ２とＭＢ１の間では、安定化回路２３１のＮＭＯＳトランジスタがオンにされるため、ノードＭＢ２からＭＢ１にＨレベルの信号が通りにくくなる。
【０１９５】
従って、ノードＭＢ２がＨレベルであっても、ノードＭＢ１をＨレベルからＬレベルに安定的に書き込みやすくなる。
【０１９６】
なお、このとき、安定化回路２３２のＰＭＯＳトランジスタがオンになっているため、ノードＭ１がＨレベルであるときに、ノードＭ１からＭ２へのＨレベルの書き込みが行いにくくなることはない。
【０１９７】
以上のように、安定化回路２３１、２３２を含むマスターラッチ２３０の動作の安定化を図ることができる。
【０１９８】
また、このような動作は、同様の回路構成を有するスレーブラッチ２５０においても同様である。
【０１９９】
ノードＭ１がＨレベルのとき、スレーブラッチ２５０のノードＳ３とＳ４の間では、安定化回路２５２のＮＭＯＳトランジスタがオンにされるため、ノードＳ３からＳ４にＨレベルの信号が通りにくくなる。
【０２００】
従って、ノードＳ３がＨレベルであっても、ノードＳ４をＨレベルからＬレベルに安定的に書き込みやすくなる。
【０２０１】
なお、このとき、安定化回路２５１のＰＭＯＳトランジスタがオンになっているため、ノードＳＢ４がＨレベルであるときに、ノードＳＢ４からＳＢ３へのＨレベルの書き込みが行いにくくなることはない。
【０２０２】
また、これとは逆に、ノードＭ１がＬレベルのとき、スレーブラッチ２５０のノードＳＢ４とＳＢ３の間では、安定化回路２５１のＮＭＯＳトランジスタがオンにされるため、ノードＳＢ４からＳＢ３にＨレベルの信号が通りにくくなる。
【０２０３】
従って、ノードＳＢ４がＨレベルであっても、ノードＳＢ３をＨレベルからＬレベルに安定的に書き込みやすくなる。
【０２０４】
なお、このとき、安定化回路２５２のＰＭＯＳトランジスタがオンになっているため、ノードＳ３がＨレベルであるときに、ノードＳ３からＳ４へのＨレベルの書き込みが行いにくくなることはない。
【０２０５】
以上のように、安定化回路２５１、２５２を含むスレーブラッチ２５０の動作の安定化を図ることができる。
【０２０６】
以上、実施の形態２によれば、実施の形態１と同様に、オーバヘッドの低減、消費電力の低減、及びデータを安定的に保持することによる信頼性の向上を図るとともに、さらに、安定化回路２３１、２３２、２５１、２５２によって動作のさらなる安定化を図ったデータ保持回路２００を提供することができる。
【０２０７】
以上、本発明の例示的な実施の形態のデータ保持回路、及び、半導体集積回路装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
入力データが入力される第１入力部と、前記入力データに基づく差動データを出力する一対の第１出力部とを有し、第１電源電圧で駆動される入力段と、
前記入力段の前記一対の第１出力部にそれぞれ接続される第１トランジスタによって構築され、前記第１電源電圧よりも低い第２電源電圧を含むクロックによって駆動される一対の第１ゲート素子と、
前記一対の第１ゲート素子にそれぞれ接続される一対の第２入力部と、前記一対の第２入力部に入力されるデータをそれぞれ反転したデータを出力する一対の第２出力部とを有し、第１電源電圧で駆動される第１ラッチ回路と、
前記第１ラッチ回路の前記一対の第２出力部にそれぞれ接続される、前記第１トランジスタと同一極性の第２トランジスタによって構築され、前記クロックの反転クロックによって駆動される一対の第２ゲート素子と、
前記一対の第２ゲート素子にそれぞれ接続される一対の第３入力部と、前記一対の第３入力部に入力されるデータをそれぞれ反転して得る一対のデータのうちの一方を出力する第３出力部とを有し、第１電源電圧で駆動される第２ラッチ回路と
を含む、データ保持回路。
（付記２）
前記入力段、前記第１ラッチ回路、及び前記第２ラッチ回路は、前記第１電源電圧と逆バイアスの基板電圧とで駆動される付記１記載のデータ保持回路。
（付記３）
前記一対の第１ゲート素子は、一対のＮＭＯＳトランジスタであり、前記第２電源電圧をＨレベルとする前記クロックによってオンにされるとともに、前記一対の第２ゲート素子は、一対のＮＭＯＳトランジスタであり、前記第２電源電圧をＨレベルとする前記反転クロックによってオンにされる、付記１又は２記載のデータ保持回路。
（付記４）
前記第１ラッチ回路は、
互いの入力端子と出力端子がたすきがけで接続される第１インバータ及び第２インバータと、
前記第１インバータの出力端子と前記第２インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの反転信号が入力される、互いに極性の異なる一対のトランジスタを有する第１安定化回路と、
前記第２インバータの出力端子と前記第１インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの非反転信号が入力される、極性の異なる一対のトランジスタを有する第２安定化回路と
を含む、付記１乃至３のいずれか一項記載のデータ保持回路。
（付記５）
前記第２ラッチ回路は、
互いの入力端子と出力端子がたすきがけで接続される第３インバータ及び第４インバータと、
前記第３インバータの出力端子と前記第４インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの反転信号が入力される、互いに極性の異なる一対のトランジスタを有する第３安定化回路と、
前記第４インバータの出力端子と前記第３インバータの入力端子との間に主経路が接続されるとともに、制御端子に前記データの非反転信号が入力される、極性の異なる一対のトランジスタを有する第４安定化回路と
を含む、付記１乃至４のいずれか一項記載のデータ保持回路。
（付記６）
前記第２ラッチ回路は、前記一対の第３入力部に入力されるデータをそれぞれ反転して得る一対のデータのうちの一方を前記第３出力部から出力する前に反転するインバータをさらに有する、付記１乃至３のいずれか一項記載のデータ保持回路。
（付記７）
基準クロックに基づき、前記クロックと前記反転クロックを生成するクロック生成部をさらに含む、付記１乃至６のいずれか一項記載のデータ保持回路。
（付記８）
付記１乃至７のいずれか一項記載のデータ保持回路と、
前記第２電源電圧と、前記順バイアスの基板電圧とで駆動され、前記クロックを生成するクロック生成部から出力するクロックを伝送するクロック伝送回路と、
前記第１電源電圧と、前記逆バイアスの基板電圧とで駆動される組み合わせ回路と
を含む、半導体集積回路装置。
（付記９）
前記データ保持回路の前記第１入力部は、前記組み合わせ回路の出力端子に接続され、前記データ保持回路の前記第３出力部は、前記組み合わせ回路の入力端子に接続される、付記８記載の半導体集積回路装置。
【符号の説明】
【０２０８】
１８０  半導体集積回路装置
２０  回路
３０Ａ  回路
１００  データ保持回路
１１０  入力段
１１１、１１２  インバータ
１２０  ゲート部
１２１、１２２  ＮＭＯＳトランジスタ
１３０  マスターラッチ
１３１、１３２  インバータ
１４０  ゲート部
１４１、１４２  ＮＭＯＳトランジスタ
１５０  スレーブラッチ
１５１、１５２、１５３  インバータ
１６０  クロック生成部
１６１  インバータ
２００  データ保持回路
２３０  マスターラッチ
２３１、２３２  安定化回路
２５０  スレーブラッチ
２５１、２５２  安定化回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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