(57)【要約】【課題】本発明は、複雑なゲート電極構造を必要とせず、ヒステリシス現象の発生を抑制することができる炭化珪素半導体装置を提供することを目的とする。【解決手段】本発明は、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部の上部にゲート絶縁膜６を介して設けられたゲート電極７を備え、ゲート電極７が半導体材料に第２導電型の不純物がドープされた導電層からなり、当該導電層中には窒素がさらにドープされ、ゲート電極７のゲート絶縁膜６と接する側において、窒素の濃度が不純物の濃度より高い。【選択図】図３
2014216444.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板の表面上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
前記ウェル領域の表層部の一部分に形成された第１導電型のソース領域と、
前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の、表面上に設けられたゲート絶縁膜と、
前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の上部に前記ゲート絶縁膜を介して設けられたゲート電極とを備え、
前記ゲート電極が半導体材料に第２導電型の不純物がドープされた導電層からなり、当該導電層中には窒素がさらにドープされ、
前記ゲート電極の前記ゲート絶縁膜と接する側において、前記窒素の濃度が前記不純物の濃度より高いことを特徴とする、
炭化珪素半導体装置。
【請求項２】
前記ゲート電極が単層からなることを特徴とする、
請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記導電層が、２５０ｎｍ以上の厚みを有することを特徴とする、
請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記ゲート電極が、多結晶珪素からなることを特徴とする、
請求項１〜３のいずれかに記載の炭化珪素半導体装置。
【請求項５】
前記ウェル領域が形成されていない前記ドリフト層の表面にトレンチがさらに形成され、
前記ゲート絶縁膜が、前記トレンチ内壁を含む、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の表面上に設けられ、
前記ゲート電極が、前記トレンチ内に設けられていることを特徴とする、
請求項１〜４のいずれかに記載の炭化珪素半導体装置。
【請求項６】
第１導電型の炭化珪素半導体基板と、
前記炭化珪素半導体基板の表面上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層部に形成された第２導電型のウェル領域と、
前記ウェル領域の表層部の一部分に形成された第１導電型のソース領域と、
前記ウェル領域が形成されていない前記ドリフト層の表面に形成されたトレンチと、
前記トレンチ内壁を含む、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の、表面上に設けられたゲート絶縁膜と、
前記トレンチ内に設けられ、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部に前記ゲート絶縁膜を介して設けられたゲート電極とを備え、
前記ゲート電極が、
窒素がドープされた第１半導体層と、
前記第１半導体層上に形成され、第２導電型の不純物がドープされた第２半導体層とからなり、
前記第１半導体層中に前記不純物が拡散していることを特徴とする、
炭化珪素半導体装置。
【請求項７】
（ａ）第１導電型の炭化珪素半導体基板の表面上に積層して、第１導電型のドリフト層を形成する工程と、
（ｂ）前記ドリフト層の表層部に、第２導電型のウェル領域を形成する工程と、
（ｃ）前記ウェル領域の表層部の一部分に、第１導電型のソース領域を形成する工程と、
（ｄ）前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の、表面上にゲート絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜の表面上に導電層を形成する工程と、
（ｆ）前記導電層に窒素をイオン注入する工程と、
（ｇ）前記導電層に第２導電型の不純物をイオン注入する工程とを備え、
前記導電層の前記ゲート絶縁膜と接する側において、前記窒素の濃度が前記不純物の濃度より高いことを特徴とする、
炭化珪素半導体装置の製造方法。
【請求項８】
（ａ）第１導電型の炭化珪素半導体基板の表面上に積層して、第１導電型のドリフト層を形成する工程と、
（ｂ）前記ドリフト層の表層部に、第２導電型のウェル領域を形成する工程と、
（ｃ）前記ウェル領域の表層部の一部分に、第１導電型のソース領域を形成する工程と、
（ｄ）前記ウェル領域が形成されていない前記ドリフト層の表面に、トレンチを形成する工程と、
（ｅ）前記トレンチ内壁を含む、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の表面上に、前記ゲート絶縁膜を形成する工程と、
（ｆ）前記トレンチ側壁に形成された前記ゲート絶縁膜に、窒素をイオン注入する工程と、
（ｇ）前記トレンチ内に、導電層を形成する工程と、
（ｈ）前記導電層に第２導電型の不純物をイオン注入する工程と、
（ｉ）前記ゲート絶縁膜に注入された前記窒素、および、前記導電層に注入された前記不純物を拡散させる工程とを備えることを特徴とする、
炭化珪素半導体装置の製造方法。
【請求項９】
（ａ）第１導電型の炭化珪素半導体基板の表面上に積層して、第１導電型のドリフト層を形成する工程と、
（ｂ）前記ドリフト層の表層部に、第２導電型のウェル領域を形成する工程と、
（ｃ）前記ウェル領域の表層部の一部分に、第１導電型のソース領域を形成する工程と、
（ｄ）前記ウェル領域が形成されていない前記ドリフト層の表面に、トレンチを形成する工程と、
（ｅ）前記トレンチ内壁を含む、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の表面上に、前記ゲート絶縁膜を形成する工程と、
（ｆ）前記ゲート絶縁膜に沿って形成され、前記トレンチを部分的に埋める第１半導体層を形成する工程と、
（ｇ）前記トレンチ側壁に形成された前記第１半導体層に、窒素をイオン注入する工程と、
（ｈ）前記トレンチ内を埋める、第２半導体層を形成する工程と、
（ｉ）前記第２半導体層に第２導電型の不純物をイオン注入する工程とを備えることを特徴とする、
炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を使用した半導体装置に関するものである。
【背景技術】
【０００２】
パワーエレクトロニクス機器では、電気モータ等の負荷を駆動するための電力供給の実行と停止とを切り替える手段として、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）またはＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等のスイッチング素子が使用されている。
【０００３】
半導体素子は、通電時に電子あるいは正孔のみが伝導に作用するユニポーラ素子と、電子および正孔の両者が伝導に作用するバイポーラ素子とに大別される。
【０００４】
ユニポーラ素子には、ショットキーバリヤダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）またはＭＯＳＦＥＴ等が属する。
【０００５】
バイポーラ素子には、ｐｎダイオード、バイポーラ接合トランジスタ（ＢＪＴ：Ｂｉｐｏｌａ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）、サイリスタ、ＧＴＯ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｆｆ）サイリスタまたはＩＧＢＴ等が属する。
【０００６】
炭化珪素（ＳｉＣ）半導体を用いた半導体装置は、シリコン（Ｓｉ）半導体を用いたものと比較して、高電圧、大電流および高温動作に優れている。したがって、炭化珪素半導体を用いた半導体装置は、次世代の電力用半導体装置として開発が進められている。
【０００７】
電力用半導体として使用される炭化珪素ＭＯＳＦＥＴの中で、特に重要な応用として、縦型ＭＯＳＦＥＴがある。縦型ＭＯＳＦＥＴには、ゲート構造の違いによって、プレーナ型およびトレンチ型等の種類が存在する。
【０００８】
ゲート構造がプレーナ型の電力用縦型ＭＯＳＦＥＴは、ＳｉＣ表面にゲート絶縁膜およびゲート電極が形成されている。ゲート電極に電圧を印加することによりＳｉＣ表面に形成されたｐ型のＳｉＣ（Ｐウェル）を反転させ、ＳｉＣ表面に形成された高濃度のｎ型のソース電極とＰウェルの下側に存在するｎ型のＳｉＣからなるＮドリフト層とを接続する。ゲート電極の下部のＰウェルは、チャネルとなる。
【０００９】
ｎ型のソース電極は、ソース配線と接続されている。またＰウェルも、Ｐウェル中に設けられた高濃度のｐ型のコンタクトを介してソース配線と接続されている。
【００１０】
基板裏面側には高濃度のｎ型のＳｉＣ（ドレイン電極）が形成されている。
【００１１】
ゲート構造がトレンチ型の電力用縦型ＭＯＳＦＥＴでは、ＳｉＣ基板内にトレンチと呼ばれる溝が形成されており、このトレンチ内にゲート絶縁膜とゲート電極とが埋め込まれている。
【００１２】
このＭＯＳＦＥＴでは、ゲート電極に電圧が印加されることによりトレンチのゲート絶縁膜の側壁に接したＰウェル（チャネル）を反転させ、ＳｉＣ表面に形成されたソース電極と、Ｐウェルの下側に存在するｎ型のＳｉＣからなるドリフト層とを接続する。
【００１３】
大電流動作を実現するために、電力用縦型ＭＯＳＦＥＴは、多数のＭＯＳＦＥＴの単位セル（ユニットセル）を並列に接続した素子構造から構成されている。大電力の半導体装置を実現するためには、オン抵抗を十分に低減することが必要である。
【００１４】
さらに、この電力用縦型ＭＯＳＦＥＴを、モータ等の負荷を駆動制御する電力変換器に使用する場合には、電力用縦型ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を５Ｖ程度に設定する必要があり、比較的大きな値の閾値電圧となる。
【００１５】
電力変換器を使用すると流れる電流により発熱し、電力用縦型ＭＯＳＦＥＴの温度が上昇する。一般的にＭＯＳＦＥＴは、その温度が上昇すると閾値電圧（Ｖｔｈ）は低下する。
【００１６】
電力変換器は、電力用縦型ＭＯＳＦＥＴと、電力用縦型ＭＯＳＦＥＴのゲート電極に制御信号を印加するゲート駆動回路とからなる。このゲート駆動回路に何らかの問題が生じて、ゲート駆動回路が制御信号を出さなくなった場合、すなわち、ゲート駆動回路の出力が０Ｖになった場合に問題が生じる。
【００１７】
温度上昇により電力用縦型ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）が０Ｖ以下（負電圧）に低下していると、電力用縦型ＭＯＳＦＥＴがノーマリーオン（ｎｏｒｍａｌｌｙ  ｏｎ）状態となり、電流が連続的に流れるのでさらにその温度が上昇する。そして、最終的に素子が破壊される。したがって、電力用縦型ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）は、電力用縦型ＭＯＳＦＥＴの温度が高温となった場合でも０Ｖより大きくなければならない。
【００１８】
通常、チャネル部におけるＰウェルのｐ型不純物濃度を上げれば閾値電圧（Ｖｔｈ）は上昇する。しかしこの方法では、ｐ型不純物が増えることでチャネル抵抗が増大する。このため、電力用縦型ＭＯＳＦＥＴのオン抵抗が増大してしまうというトレードオフの関係がある。
【００１９】
電力用縦型ＭＯＳＦＥＴのオン抵抗を増大させずに閾値電圧（Ｖｔｈ）を高く設定する技術の１つとして、ｐ型ゲート電極を採用するものがある。この技術は、通常はｎ型の不純物を含んだ多結晶シリコンをゲート電極に用いるところを、その代わりにｐ型不純物を含んだ多結晶シリコンをゲート電極に用いる技術である。
【００２０】
電力用縦型ＭＯＳＦＥＴはＮＭＯＳである。電力用縦型ＭＯＳＦＥＴのチャネルはｐ型のため、ゲート電極がｐ型の場合、ゲート電極およびチャネルのフェルミレベルはほぼ同じ値となる。フェルミレベルが近いほどゲート絶縁膜とチャネルとの界面の伝導帯、価電子帯の曲がりが少なくなる。このため、チャネルを反転させるのに大きなゲート電圧が必要になる、すなわち閾値電圧（Ｖｔｈ）が高くなる。
【００２１】
ゲート電極のｐ型不純物には、例えば硼素（ボロン：Ｂ）が使用される。ところがＢは、拡散係数が大きいため、製造工程中の熱処理によってゲート電極からゲート絶縁膜中を拡散し、チャネルにまで到達するということが、半導体にＳｉを使用したＭＯＳＦＥＴで報告されている（例えば特許文献１〜４）。
【００２２】
このＢのチャネルへの拡散を防止するために、ゲート電極中に窒素（Ｎ）を導入することが行われている。窒素はＢの拡散を抑制するので、Ｂのチャネルへの拡散が防止できる。
【００２３】
なお、Ｓｉを使用したＭＯＳＦＥＴでは、ｐ型ゲート電極は通常ＰＭＯＳに使用される。ｐ型ゲート電極は、ＰＭＯＳの閾値電圧（Ｖｔｈ）の絶対値を小さくするために用いられる（エンハンスメント型ＰＭＯＳの閾値電圧（Ｖｔｈ）は負）。これは、上述したＮＭＯＳの場合とは反対に、ＰＭＯＳのチャネルはｎ型であるため、ｐ型ゲート電極およびチャネルのフェルミレベルは大きく異なった値となる。フェルミレベルが異なっているほどゲート絶縁膜とチャネルとの界面の伝導帯、価電子帯の曲がりが大きくなる。このため、小さなゲート電圧でチャネルを反転させることができる、すなわち閾値電圧（Ｖｔｈ）の絶対値が小さくなる。
【００２４】
特許文献１に開示される技術では、ゲート電極は２層からなり、下層側ゲート電極は、酸化窒素（ＮＯまたはＮ２Ｏ）雰囲気中で熱処理されることで窒素が導入されている。その後、上層側ゲート電極が形成され、Ｂがイオン注入される。
【００２５】
特許文献２に開示される技術でも、ゲート電極は２層であり、下層側ゲート電極は、アンモニア（ＮＨ３）ガスを含む化学的気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）で、上層側ゲート電極は、ジボラン（Ｂ２Ｈ６）ガスを含むＣＶＤ法でそれぞれ形成されている。
【００２６】
特許文献３に開示される技術でも、ゲート電極は２層であるが、下層側ゲート電極への窒素導入、上層側ゲート電極へのＢ導入は、ともにイオン注入で行われている。
【００２７】
特許文献４に開示される技術では、ゲート電極は１層であり、ＣＶＤ法を用いて、ゲート絶縁膜内に窒素が導入されている。
【先行技術文献】
【特許文献】
【００２８】
【特許文献１】特開平１１−２５１５８８号公報
【特許文献２】特開平０３−１８１１７６号公報
【特許文献３】特開２００１−０１５７３６号公報
【特許文献４】特開平０８−３３０５８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００２９】
特許文献１〜４に開示されるＭＯＳＦＥＴは、いずれもＳｉに形成されたものであり、その目的はチャネル部に第２導電型の不純物であるＢが導入されないようにして閾値電圧（Ｖｔｈ）の変動を防止することであった。
【００３０】
ところが、半導体にＳｉＣを使用した縦型ＭＯＳＦＥＴにおいては、新たな問題が発生することが判明した。それは、第２導電型の不純物であるＢがゲート絶縁膜中に混入しただけで電気特性が劣化するという問題である。
【００３１】
ＳｉＣを使用した縦型ＭＯＳＦＥＴでは、ゲート絶縁膜は、ＳｉＣを酸化してＳｉＯ２とすることで形成されている。このゲート絶縁膜中には、ＳｉＣの構成元素であるＣが不純物として含まれ、ゲート絶縁膜の特性を劣化させている。
【００３２】
具体的には、縦型ＭＯＳＦＥＴにゲート電圧を印加してドレイン電流を測定した場合、ゲート電圧を印加する方向によってドレイン電流が異なる現象（いわゆるヒステリシス現象）が発生する。すなわち、ゲート電圧を負電圧から正電圧に掃引する場合と、ゲート電圧を正電圧から負電圧に掃引する場合とで、測定されるドレイン電流が異なる。これは、ゲート絶縁膜であるＳｉＯ２中の不純物Ｃに基因する欠陥にＢが捕捉され、正孔が充放電する準位が形成されるためである。
【００３３】
さらに、特許文献１〜３に開示されるＭＯＳＦＥＴではゲート電極が２層となっているが、各層の多結晶シリコンの結晶粒径を変える等、製造プロセスが複雑なものになっている。特許文献４では、ゲート絶縁膜であるＳｉＯ２膜がＮＨ３を含んだガスを用いたＣＶＤ法で形成されており、ＳｉＯ２膜に含まれる窒素の量を精密に制御することが困難になっている。
【００３４】
本発明は、上記のような問題を解決するためになされたものであり、複雑なゲート電極構造を必要とせず、ヒステリシス現象の発生を抑制することができる炭化珪素半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００３５】
本発明の一態様に関する炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板の表面上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域の表層部の一部分に形成された第１導電型のソース領域と、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の、表面上に設けられたゲート絶縁膜と、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の上部に前記ゲート絶縁膜を介して設けられたゲート電極とを備え、前記ゲート電極が半導体材料に第２導電型の不純物がドープされた導電層からなり、当該導電層中には窒素がさらにドープされ、前記ゲート電極の前記ゲート絶縁膜と接する側において、前記窒素の濃度が前記不純物の濃度より高いことを特徴とする。
【００３６】
本発明の別の態様に関する炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板の表面上に形成された第１導電型のドリフト層と、前記ドリフト層の表層部に形成された第２導電型のウェル領域と、前記ウェル領域の表層部の一部分に形成された第１導電型のソース領域と、前記ウェル領域が形成されていない前記ドリフト層の表面に形成されたトレンチと、前記トレンチ内壁を含む、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の、表面上に設けられたゲート絶縁膜と、前記トレンチ内に設けられ、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部に前記ゲート絶縁膜を介して設けられたゲート電極とを備え、前記ゲート電極が、窒素がドープされた第１半導体層と、前記第１半導体層上に形成され、第２導電型の不純物がドープされた第２半導体層とからなり、前記第１半導体層中に前記不純物が拡散していることを特徴とする。
【００３７】
本発明の一態様に関する炭化珪素半導体装置の製造方法は、（ａ）第１導電型の炭化珪素半導体基板の表面上に積層して、第１導電型のドリフト層を形成する工程と、（ｂ）前記ドリフト層の表層部に、第２導電型のウェル領域を形成する工程と、（ｃ）前記ウェル領域の表層部の一部分に、第１導電型のソース領域を形成する工程と、（ｄ）前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の、表面上にゲート絶縁膜を形成する工程と、（ｅ）前記ゲート絶縁膜の表面上に導電層を形成する工程と、（ｆ）前記導電層に窒素をイオン注入する工程と、（ｇ）前記導電層に第２導電型の不純物をイオン注入する工程とを備え、前記導電層の前記ゲート絶縁膜と接する側において、前記窒素の濃度が前記不純物の濃度より高いことを特徴とする。
【００３８】
本発明の別の態様に関する炭化珪素半導体装置の製造方法は、（ａ）第１導電型の炭化珪素半導体基板の表面上に積層して、第１導電型のドリフト層を形成する工程と、（ｂ）前記ドリフト層の表層部に、第２導電型のウェル領域を形成する工程と、（ｃ）前記ウェル領域の表層部の一部分に、第１導電型のソース領域を形成する工程と、（ｄ）前記ウェル領域が形成されていない前記ドリフト層の表面に、トレンチを形成する工程と、（ｅ）前記トレンチ内壁を含む、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の表面上に、前記ゲート絶縁膜を形成する工程と、（ｆ）前記トレンチ側壁に形成された前記ゲート絶縁膜に、窒素をイオン注入する工程と、（ｇ）前記トレンチ内に、導電層を形成する工程と、（ｈ）前記導電層に第２導電型の不純物をイオン注入する工程と、（ｉ）前記ゲート絶縁膜に注入された前記窒素、および、前記導電層に注入された前記不純物を拡散させる工程とを備えることを特徴とする。
【００３９】
本発明の別の態様に関する炭化珪素半導体装置の製造方法は、（ａ）第１導電型の炭化珪素半導体基板の表面上に積層して、第１導電型のドリフト層を形成する工程と、（ｂ）前記ドリフト層の表層部に、第２導電型のウェル領域を形成する工程と、（ｃ）前記ウェル領域の表層部の一部分に、第１導電型のソース領域を形成する工程と、（ｄ）前記ウェル領域が形成されていない前記ドリフト層の表面に、トレンチを形成する工程と、（ｅ）前記トレンチ内壁を含む、前記ウェル領域の一部、前記ドリフト層の一部および前記ソース領域の一部の表面上に、前記ゲート絶縁膜を形成する工程と、（ｆ）前記ゲート絶縁膜に沿って形成され、前記トレンチを部分的に埋める第１半導体層を形成する工程と、（ｇ）前記トレンチ側壁に形成された前記第１半導体層に、窒素をイオン注入する工程と、（ｈ）前記トレンチ内を埋める、第２半導体層を形成する工程と、（ｉ）前記第２半導体層に第２導電型の不純物をイオン注入する工程とを備えることを特徴とする。
【発明の効果】
【００４０】
本発明の上記態様によれば、ゲート電極下部に窒素が第２導電型の不純物より多くドープされているため、第２導電型の不純物がゲート絶縁膜に拡散することを抑制できる。よって、ヒステリシス現象の発生を抑制することができる。
【図面の簡単な説明】
【００４１】
【図１】第１実施形態における炭化珪素半導体装置の平面模式図である。
【図２】第１実施形態における図１のＡ−Ａ’近傍の平面図である。
【図３】第１実施形態における図２のＢ−Ｂ’線上の断面図である。
【図４】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図５】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図６】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図７】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図８】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図９】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１０】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１１】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１２】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１３】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１４】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１５】第１実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１６】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１７】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１８】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図１９】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２０】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２１】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２２】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２３】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２４】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２５】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２６】第２実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２７】第２実施形態における炭化珪素半導体装置の平面図である。
【図２８】第３実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図２９】第３実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図３０】第３実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図３１】第３実施形態における炭化珪素半導体装置の製造方法を示す工程別断面図である。
【図３２】前提技術における炭化珪素半導体装置の容量―電圧特性を示す図である。
【図３３】イオンの各注入電圧における射影飛程Ｒｐ（不純物の注入深さのピーク）と、深さ４００ｎｍの位置における不純物濃度と、ＭＯＳキャパシタのＶｔｈシフトとを示す図である。
【発明を実施するための形態】
【００４２】
以下、添付の図面を参照しながら実施形態について説明する。
【００４３】
なお、本実施形態において、側面または底面等の用語が用いられるが、これらの用語は、各面を便宜上区別するために用いられているものであり、実際の上下左右の方向とは関係しない。
【００４４】
＜第１実施形態＞
＜プレーナゲート構造縦型ＭＯＳＦＥＴ＞
図１は、本実施形態に関する炭化珪素半導体装置、具体的には、セル構造からなるＭＯＳ構造を備えたスイッチング素子を有する炭化珪素ＭＯＳＦＥＴの上面構成を模式的に示す上面図である。
【００４５】
図１に示されたＭＯＳＦＥＴ４０の４つの側面のうち、一側面の中央部には、外部の制御回路（図示せず）からゲート電圧が印加される外部出力ゲート電極１５が形成されている。また、ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列に配置されたセル配列領域２０に、ユニットセルのソース電極を並列接続した外部出力ソース電極１０が形成されている（図１には図示せず）。
【００４６】
そして、外部出力ソース電極１０の周囲には、外部出力ゲート電極１５と接続されたゲート配線１５ａが形成されている。各ユニットセルのゲート電極（図示せず）には、外部出力ゲート電極１５に印加されるゲート電圧が、外部出力ゲート電極１５およびゲート配線１５ａを通じて供給される。
【００４７】
なお、通常の製品では、温度センサー用および電流センサー用の電極が半導体素子に形成されている場合が多いが、それらの電極を形成するか否かは、後述する本素子の効果に何らの影響をおよぼすものではない。加えて、外部出力ゲート電極１５の位置および個数、ゲート配線１５ａの形状、外部出力ソース電極１０の形状および個数等も、ＭＯＳＦＥＴによっては多種多様のケースがあり得るが、それらも、上記と同様に、後述する本装置の効果に何らの影響をおよぼすものではない。
【００４８】
図２は、本実施形態に関する炭化珪素ＭＯＳＦＥＴの、炭化珪素内部の最表面近傍を模式的に示す上面図である。簡単のために、層間絶縁膜およびゲート電極は省略して記載している。図２は、図１のＡ−Ａ’線近傍の上面図に対応する。
【００４９】
ＭＯＳＦＥＴの最小単位構造であるユニットセルが複数個並列に配置されたセル配列領域２０と、周辺領域（外部出力ゲート電極領域）２１とが示されている。ここで、セル配列領域２０とは、複数のトランジスタセル（縦型ＭＯＳＦＥＴのユニットセル）がマトリクス状に配列されている領域である。これに対して、周辺領域２１とは、セル配列領域２０周辺において設けられた、トランジスタセルが形成されていない領域である。図２においては、セル配列領域２０と周辺領域２１との間には、酸化膜１４およびゲート絶縁膜６が形成されている。周辺領域２１においては、ゲートコンタクトホール１３が形成され、また、外部出力ゲート電極１５によって全体が覆われている。
【００５０】
図２に示されるように各トランジスタセルは、ｐ＋コンタクト部５と、ｐ＋コンタクト部５を平面視上囲むように形成されたソースコンタクトホール１２と、ソースコンタクトホール１２を平面視上囲むソース領域３と、ソース領域３を平面視上囲むウェル領域４とを備えている。また各トランジスタセルは、外部出力ソース電極１０に覆われている。
【００５１】
ここで図２では、セル配列領域２０において、上記トランジスタセルは図面左右上下に３×３だけ配列されている。しかしながら、当該配列に限定されるわけでなく、実際には、より多くのトランジスタセルが配列される。
【００５２】
図３は、図２のＢ−Ｂ’線上の断面図である。図２および図３を参照すると、半導体装置（ＭＯＳＦＥＴ）は、炭化珪素（ＳｉＣ）半導体基板１と、ドリフト層２と、ソース領域３と、ウェル領域４と、ｐ＋コンタクト部５（ウェルコンタクト領域）と、ゲート絶縁膜６と、ゲート電極７と、ウェル領域４に囲まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）領域１６と、層間絶縁膜８と、ドレイン電極９と、外部出力ソース電極１０と、裏面接続ドレイン電極１１と、ソースコンタクトホール１２と、ゲートコンタクトホール１３と、酸化膜１４と、外部出力ゲート電極１５と、シリサイド膜１８とを備えることがわかる。なお、ゲート絶縁膜６と酸化膜１４とを含めた構成を、「絶縁膜」と称することとする。
【００５３】
炭化珪素半導体基板１は、例えば、高濃度のｎ型（以下、単にｎ＋と記す場合がある）の半導体基板である。炭化珪素半導体基板１は、炭化珪素からなり、シリコンより広いバンドギャップを有する半導体基板である。なお本実施形態では、ｎ型を第１導電型とする。
【００５４】
炭化珪素半導体基板１上には、低濃度のｎ型（以下、単にｎ−と記す場合もある）の半導体層であるドリフト層２が形成されている。ドリフト層２は、炭化珪素半導体基板１上に、たとえばエピタキシャル成長して形成される。
【００５５】
セル配列領域２０に着目して、ドリフト層２表面の一部の領域には、ｎ＋型のソース領域３（電流出力領域）と、ｐ型のウェル領域４と、高濃度のｐ型（以下、単にｐ＋と記す場合がある）のｐ＋コンタクト部５とが各々形成されている。ここで本実施形態では、ｐ型を第２導電型とする。
【００５６】
ｐ型のウェル領域４は、ドリフト層２表面において選択的に形成されており、平面視においてソース領域３を囲繞（イニョウ）している。ウェル領域４のドリフト層２表面からの深さは、ソース領域３のドリフト層２表面からの深さよりも深く形成される。
【００５７】
ｎ＋型のソース領域３は、ウェル領域４表面において選択的に形成されており、平面視においてｐ＋コンタクト部５を囲繞している。例えば、平面視において、ソース領域３の中央にｐ＋コンタクト部５が形成される。ｐ＋コンタクト部５は、外部出力ソース電極１０とｐ型のウェル領域４との電気的なコンタクトを取るために設けられている。
【００５８】
セル配列領域２０において、ドリフト層２の上には、ゲート絶縁膜６が選択的に形成されている。また、周辺領域２１において、ドリフト層２の上には、ゲート絶縁膜６よりも厚い酸化膜１４が形成されている。
【００５９】
また、ゲート絶縁膜６および酸化膜１４の上（上記した絶縁膜の上と把握できる）には、窒素およびボロンを含んだ多結晶シリコン膜７１と、ボロンを含んだ多結晶シリコン膜７２とからなるゲート電極７が形成されている。つまり、ゲート電極７は、図２に示されるように、セル配列領域２０から周辺領域２１に亘って延設されている。
【００６０】
本実施形態では、ゲート電極７は下部、すなわち、ゲート電極７のゲート絶縁膜６近傍側で、窒素濃度がボロン濃度よりも高くなるよう形成されている。図３以下では、このような構成のゲート電極７を２層膜であるように図示することにする。詳細は後述する。
【００６１】
なお以下では、簡単のため、ソース領域３、ウェル領域４およびｐ＋コンタクト部５からなる領域をＳｉＣ領域３〜５と記すこともある。同様に、ドリフト層２、ソース領域３、ウェル領域４およびｐ＋コンタクト部５からなる領域をＳｉＣ領域２〜５と記すこともある。
【００６２】
ゲート電極７を覆うように、例えば酸化シリコン膜（ＳｉＯ２）からなる層間絶縁膜８が形成されている。セル配列領域２０において、ＳｉＣ領域３〜５と外部出力ソース電極１０とのコンタクトを取るため、ソースコンタクトホール１２が開口されている。これに対して、周辺領域２１において、ゲート電極７と外部出力ゲート電極１５とのコンタクトを取るため、ゲートコンタクトホール１３が開口されている。
【００６３】
セル配列領域２０において、ソースコンタクトホール１２を充填するように、層間絶縁膜８上には、例えばアルミニウム（Ａｌ）膜からなる外部出力ソース電極１０が形成されている。ソースコンタクトホール１２内で、外部出力ソース電極１０とｎ＋型のソース領域３とｐ＋コンタクト部５との間には、ニッケルシリサイド（ＮｉＳｉ２）からなるシリサイド膜１８が形成されている。外部出力ソース電極１０は、ソースコンタクトホール１２内で、ｎ＋型のソース領域３とｐ＋コンタクト部５とに電気的に接続されている。
【００６４】
これに対して、周辺領域２１において、ゲートコンタクトホール１３を充填するように、層間絶縁膜８上には、例えばＡｌ膜からなる外部出力ゲート電極１５が形成されている。外部出力ゲート電極１５は、ゲートコンタクトホール１３内で、ゲート電極７に電気的に接続されている。
【００６５】
炭化珪素半導体基板１の裏面上には、金属膜およびシリサイド膜からなる積層構造のドレイン電極９が形成されている（図３では、簡略化のため単層構造のように図示されている）。本実施形態では、ドレイン電極９の金属膜はＮｉ膜であり、ドレイン電極９のシリサイド膜はＮｉＳｉ膜である。ドレイン電極９上（図３においては下側）には、例えばＮｉ／Ａｕの積層膜からなる裏面接続ドレイン電極１１が形成されている（図３では、簡略化のため単層構造のように図示されている）。
【００６６】
外部出力ソース電極１０と裏面接続ドレイン電極１１との間に高電圧が印加されても、ゲート電極７に電圧が印加されてない場合には、ゲート電極７直下のウェル領域４にはチャネルが形成されない。つまり、当該電圧印加状況の場合には、ＭＯＳＦＥＴは電子が流れないオフ状態となる。
【００６７】
これに対して、外部出力ソース電極１０と裏面接続ドレイン電極１１との間に高電圧が印加され、さらにゲート電極７に正電圧が印加されると、ゲート電極７直下のウェル領域４上側にチャネルが形成される。ソース領域３からチャネル領域（ウェル領域４）、ＪＦＥＴ領域１６、ドリフト層２、炭化珪素半導体基板１、ドレイン電極９という経路で電子が流れる。つまり、ゲート電極７の電圧印加状況においては、ＭＯＳＦＥＴは電子が流れるオン状態となる。
【００６８】
このように、ゲート電極７に印加するゲート電圧により、電流のオンまたはオフが制御できる。
【００６９】
＜プレーナゲート構造縦型ＭＯＳＦＥＴの製造方法＞
次に、図４〜図１５に示された工程別断面図を用いて、本実施形態に関する半導体装置の製造方法について説明する。
【００７０】
まず、図４に示された構成が形成されるまでの工程について説明する。
【００７１】
例えば、炭化珪素半導体基板１の表面上に、ＣＶＤ法によって、ｎ型のドリフト層２をエピタキシャル成長させる。炭化珪素半導体基板１としては、例えば、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素基板を用いる。炭化珪素半導体基板１は、例えば、主面が（０００１）Ｓｉ面から＜１１−２０＞方向に４°のオフ角を有する基板である。
【００７２】
本実施形態では、ドリフト層２におけるｎ型不純物の濃度は、１×１０１５〜１×１０１７ｃｍ−３の範囲に選ばれる。ドリフト層２の厚み寸法は、５〜５０μｍの範囲に選ばれる。ドリフト層２は、炭化珪素からなる半導体層である。
【００７３】
セル配列領域２０において、ドリフト層２表面内に、ｐ型のウェル領域４が選択的に形成される。さらに、ウェル領域４の表面内において、ｎ＋型のソース領域３およびｐ型のウェルコンタクト領域であるｐ＋コンタクト部５が選択的に形成される。
【００７４】
ここで、ｎ型の領域は、例えば窒素（Ｎ）イオンを注入し、ｐ型の領域は、例えばＡｌイオンを注入して形成する。本実施形態において、窒素イオンの加速電圧は、５０〜２００ｋＶの範囲内で選択される。ｎ型不純物のイオン注入の深さは、ウェル領域４の厚さの寸法よりも浅いものとする。また本実施形態において、イオン注入したｎ型不純物の濃度、すなわちソース領域３のｎ型不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲内で選択され、Ａｌイオンの加速電圧は１００〜５００ｋＶの範囲から選択される。
【００７５】
また本実施形態において、イオン注入されたｐ型不純物の濃度、すなわちウェル領域４のｐ型不純物濃度は、１×１０１７〜５×１０１７ｃｍ−３の範囲であり、ドリフト層２のｎ型不純物濃度よりも高いものとする。ウェル領域４は一回のイオン注入で形成されてもよいし、加速電圧を変えて数回イオン注入が行われることによって形成されてもよい。
【００７６】
本実施形態において、ｐ＋コンタクト部５のＡｌイオンの加速電圧は１００〜２００ｋＶの範囲内で選択される。また、ｐ型不純物のイオン注入の深さは、ウェル領域４の厚さの寸法よりも浅いものとする。また本実施形態において、イオン注入されるｐ型不純物の濃度、すなわちｐ＋コンタクト部５のｐ型不純物濃度は、１×１０１８〜１×１０２１ｃｍ−３の範囲内で選択される。ｎ型の領域およびｐ型の領域は、１５００℃以上の高温アニール処理を施すことにより活性化される。ウェル領域４に囲まれた領域がＪＦＥＴ領域１６である。
【００７７】
次に、例えば、ＣＶＤ法により、ドリフト層２上に１μｍ程度の膜厚の酸化膜（ＳｉＯ２）が形成される。その後、写真製版とエッチングとにより、セル配列領域２０側の当該酸化膜が除去される。これにより、周辺領域２１のドリフト層２上に、酸化膜１４が形成される。
【００７８】
その後、図５に示されるように、酸素および水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配列領域２０のＳｉＣ領域２〜５の上部を酸化する。このような工程を経て、セル配列領域２０におけるＳｉＣ領域２〜５上に、熱酸化膜（ＳｉＯ２）のゲート絶縁膜６が形成される。ゲート絶縁膜の膜厚は、例えば５０ｎｍである。酸化膜１４およびゲート絶縁膜６の形成工程が、セル配列領域２０および周辺領域２１のドリフト層２の上面に、「絶縁膜」を形成する工程となる。
【００７９】
なお、本実施形態では、ゲート絶縁膜６は、熱酸化膜であるものとして説明するが、これに限ったものでない。ゲート絶縁膜６は、ＣＶＤ法で形成した酸化膜でもよいし、熱酸化膜とのＣＶＤ法で形成した酸化膜との積層膜であってもよい。
【００８０】
次に、ＣＶＤ法を用いて、絶縁膜６および酸化膜１４上に、不純物を含まない単層の多結晶シリコン膜７３を形成する。多結晶シリコン膜７３の膜厚２５０〜６００ｎｍの範囲から選ばれる。本実施形態では５００ｎｍとした。
【００８１】
次に、多結晶シリコン膜７３に対し窒素イオン５１を注入する。窒素イオン５１の加速電圧は、多結晶シリコン膜７３の下部（ゲート絶縁膜６の近傍）にピークを持ち、ＳｉＣ領域２〜５に注入されないように選ばれる。本実施形態では８０ｋＶとした。イオンの注入量は５×１０１４〜１×１０１６／ｃｍ２の範囲が望ましい。本実施形態では４×１０１５／ｃｍ２とした。以上の工程を経て、図５に示めされた構造体が形成される。
【００８２】
さらに、窒素イオン５１が注入された多結晶シリコン膜７３に対して、ボロンイオン５２（第２導電型の不純物）を注入する。ボロンイオン５２の加速電圧は多結晶シリコン膜７３の内部にピークを持ち、多結晶シリコン膜７３の下部（ゲート絶縁膜６と接する側）において、ボロンの濃度が窒素の濃度より低くなるように選ばれる。本実施形態では３０ｋＶとした。イオンの注入量は１×１０１５〜２×１０１６／ｃｍ２の範囲が望ましい。本実施形態では５×１０１５／ｃｍ２とした。以上の工程を経て、図６に示された構造体が形成される。
【００８３】
上述したように、多結晶シリコン膜７３は窒素およびボロンを含み、多結晶シリコン膜７３の下部すなわちゲート絶縁膜６に接する位置では、窒素の濃度がボロンの濃度よりも高くなっている。
【００８４】
これを図７に示されるように、窒素およびボロンを含んだ多結晶シリコン膜７１と、ボロンを含んだ多結晶シリコン膜７２とからなるゲート電極７と表記することにする。図５および図６における説明から明らかなように、ゲート電極７は多結晶シリコン膜７３を２度以上積層して形成したものではない。
【００８５】
次に、ゲート電極７に対して、写真製版処理とエッチング処理とを施す。これにより、図８に示されるように、ソース領域３の上方およびｐ＋コンタクト部５の上方に存在するゲート電極７を除去し、ウェル領域４、ＪＦＥＴ領域１６および周辺領域２１の上にゲート電極７が形成される。
【００８６】
次に、基板全面に、ＣＶＤ法を用いて膜厚１μｍの酸化膜を形成し、層間絶縁膜８とする（図９）。
【００８７】
続いて、図１０に示されるように、写真製版処理およびＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチング処理によって、セル配列領域２０におけるソース領域３の一部とｐ＋コンタクト部５の上部とにソースコンタクトホール１２が形成される。当該エッチングにより、ソースコンタクトホール１２の底面からは、ソース領域３の一部およびｐ＋コンタクト部５が露出する。
【００８８】
次に、図１１に示されるように、基板全面に、Ｎｉ（ニッケル）膜１７を形成する。また、Ｎｉ膜１７は、例えばスパッタ法により作成される。また、Ｎｉ膜１７の膜厚は、例えば５０ｎｍ程度とする。
【００８９】
その後、図１１に示された構造体に対して、第１のアニール処理を施す。この処理を経て、図１２に示されるように、ソースコンタクトホール１２の底面の、ソース領域３上部およびｐ＋コンタクト部５上部に、シリサイド膜１８（本実施形態では、ＮｉＳｉ２膜）が形成される。
【００９０】
当該第１のアニール処理は、例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により、温度３００〜８００℃で行う。当該温度における加熱で、Ｎｉ膜１７のＮｉと、これに接するｐ＋コンタクト部５およびソース領域３を構成するＳｉＣとが反応して、シリサイド膜１８（ＮｉＳｉ２膜）が形成される。
【００９１】
シリサイド膜１８（ＮｉＳｉ２膜）が形成された後、例えば、硫酸および塩酸を含む酸系の薬液で、シリサイド膜１８（ＮｉＳｉ２膜）が形成された構造を洗浄する。当該洗浄により、上記シリサイド化反応において未反応となったＮｉ膜１７が除去される。当該未反応のＮｉ膜１７除去後の様子を、図１３に図示する。
【００９２】
次に、図１４に示されるように、写真製版処理とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）エッチング処理により、周辺領域２１のゲート電極７上部にゲートコンタクトホール１３が形成される。当該エッチングにより、ゲートコンタクトホール１３の底面からは、ゲート電極７が露出する。
【００９３】
その後、炭化珪素半導体基板１の裏面にドレイン電極９が形成される（図１４参照）。当該ドレイン電極９の形成は、次の手順によって行う。
【００９４】
まず、炭化珪素半導体基板１の裏面に対してスパッタ法を施し、厚さが３００ｎｍのＮｉ膜を成膜する。次に、例えばＲＴＡ法で１０００℃の第２のアニール処理を実施する。
【００９５】
このように、本実施形態では、上記未反応のＮｉ膜１７を除去した後、第１のアニール処理の温度（３００〜８００℃）よりも高温である第２のアニール処理を行う。第２のアニール処理の時間は短い方が好ましい。これは、処理時間が短い方がボロンの拡散を抑制できるためである。本実施形態では、第２のアニール処理を３０秒間行った。これにより、ソースコンタクトホール１２内のシリサイド膜１８（ＮｉＳｉ２膜）のコンタクト抵抗をさらに低下させることができる。
【００９６】
さらに、炭化珪素半導体基板１の裏面に形成した上述のＮｉ膜が、炭化珪素半導体基板１裏面と反応してＮｉＳｉ２膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、炭化珪素半導体基板１の裏面に、Ｎｉ膜とＮｉＳｉ２膜とからなるドレイン電極９が形成される（図１４参照）。
【００９７】
次に、ソースコンタクトホール１２およびゲートコンタクトホール１３を充填するように、層間絶縁膜８上に、電極膜が形成される。当該電極膜は、例えば、膜厚が３μｍのＡｌ膜を採用することができ、たとえばスパッタ法により形成される。
【００９８】
その後、当該電極膜に対して、写真製版とエッチング処理とを施す。これにより、電極膜がパターニングされ、図１５に示されるような、外部出力ソース電極１０と外部出力ゲート電極１５とが形成される。
【００９９】
ここで、当該パターニングにより、外部出力ソース電極１０と外部出力ゲート電極１５とは、電気的に分離される。また、外部出力ソース電極１０は、セル配列領域２０に形成され、シリサイド膜１８（ＮｉＳｉ２膜）を介して、ソース領域３上部およびｐ＋コンタクト部５上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺領域２１に形成され、ゲート電極７と電気的に接続される。
【０１００】
最後に、スパッタ法等により、ドレイン電極９上に裏面接続ドレイン電極１１を形成する。裏面接続ドレイン電極１１は例えば、膜厚が１５０ｎｍの金（Ａｕ）膜を使用することができる。このようにして、図３に示された炭化珪素半導体装置が完成する。
【０１０１】
以上のように、本実施形態に関する炭化珪素半導体装置では、ゲート電極７にｐ型不純物であるボロンを導入しているため、通常のｎ型不純物である燐（リン）をドープしたｎ型ゲート電極を有する縦型ＭＯＳＦＥＴよりも閾値電圧（Ｖｔｈ）が高くなる。
【０１０２】
閾値電圧（Ｖｔｈ）を高めるためにウェル領域４のｐ型不純物濃度を高くしているわけではないので、オン抵抗が増大することがない。さらに、ゲート電極７は窒素およびボロンを含み、ゲート電極７の下部では窒素の濃度がボロンの濃度より高くなっている。このため、ゲート電極７形成後の製造工程の熱処理、すなわちシリサイド膜１８およびドレイン電極９を形成するアニール処理（３００〜１０００℃の加熱）による、ボロンのゲート絶縁膜６中への拡散が窒素により抑制される。
【０１０３】
窒素の導入による効果を調査するため、ＭＯＳキャパシタでの評価を行った。ＭＯＳＦＥＴと同じ工程で、上記と同様の構造であるＭＯＳキャパシタを作成し、そのヒステリシスを評価した。
【０１０４】
図３２は、窒素を含まないゲート電極７からなるＭＯＳキャパシタのＣ−Ｖ（容量−電圧）特性の測定結果（例）を示す図である。図３０において、縦軸が容量（任意目盛）、横軸が電圧（Ｖ）を示している。
【０１０５】
ゲート電圧の掃引方向（図中点線の矢印で示す）を変えると、ヒステリシス現象が発生する。掃引方向によって変化する、同じ容量値を示すゲート電圧の差をＶｔｈシフトとしてヒステリシス現象の指標とする。
【０１０６】
図３３は、窒素（Ｎ）、ボロン（Ｂ）およびＢＦ２の各注入電圧における射影飛程Ｒｐ（不純物の注入深さのピーク）と、深さ４００ｎｍの位置における不純物濃度と、ＭＯＳキャパシタのＶｔｈシフトとを示す図である。
【０１０７】
図３３に示されるように、窒素は加速電圧８０ｋＶで４×１０１５／ｃｍ２注入されている。ＢおよびＢＦ２の注入量はいずれも５×１０１５／ｃｍ２である。
【０１０８】
図３３に示されるように、イオン注入種がＢである場合は、その射影飛程Ｒｐが窒素である場合の射影飛程Ｒｐより小さくても、Ｂの注入量が多いために、ゲート絶縁膜近傍すなわちゲート電極７の下部でのボロンの濃度が窒素の濃度より高くなる場合がある。
【０１０９】
ボロンを５０ｋＶで注入すると、深さ４００ｎｍの位置で、その濃度が窒素を８０ｋＶで注入した場合の窒素の濃度と等しくなり、一般に、深さ４００ｎｍを超えるとボロンの濃度の方が高くなる。この場合は、ヒステリシス現象が発生していることがわかる。これは、ボロンの射影飛程Ｒｐが窒素の射影飛程Ｒｐより小さくても、ボロンの注入量が多いためにゲート電極７の下部でボロンの濃度が窒素の濃度より高くなるためである。
【０１１０】
ゲート電極７の下部でボロンの濃度を窒素の濃度より小さくすれば、ヒステリシス現象が十分に抑制できることがわかる。
【０１１１】
本実施形態では、ゲート電極の導電型がｐ型なのでＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）をｎ型のゲート電極の場合よりも２Ｖ増加させることができた。
【０１１２】
また、ゲート電極におけるゲート絶縁膜近傍の窒素の濃度を、Ｂの濃度より高くしたので、Ｂのゲート絶縁膜中への拡散が防止される。よって、ＭＯＳＦＥＴのヒステリシス現象が抑制される。
【０１１３】
さらに、ｐ型のゲート電極を２回のイオン注入で形成できるため、ゲート電極を多層化する場合に比べて製造工程が少なく、製造コストを抑えることができる。
【０１１４】
なお、本実施形態ではゲート絶縁膜６として熱酸化膜を使用したが、ＣＶＤ法によるＳｉＯ２膜を使用しても、ゲート電極におけるゲート絶縁膜近傍の窒素の濃度を、Ｂの濃度より高くしないとヒステリシス現象が発生する。これは、ＣＶＤ法によるＳｉＯ２膜が熱酸化膜と同程度に欠陥を含むこと、および、ゲート電極形成後の熱処理温度が１０００℃と、半導体にＳｉを使用したＭＯＳＦＥＴの製造プロセスにおける熱処理温度よりも高いためである。
【０１１５】
特許文献１〜４において、本実施形態のように、ゲート電極におけるゲート絶縁膜近傍の窒素の濃度を、イオン注入によってＢの濃度より高くできないのは、ゲート電極（多結晶シリコン）が５０ｎｍ程度と薄いためである。
【０１１６】
注入量が多いため、量産に適用可能な最小の加速電圧である２０ｋＶでイオン注入を行うことを想定する。そして、ＢイオンおよびＢＦ２イオンの射影飛程Ｒｐと、その分散ΔＲｐとによりＲｐ＋５ΔＲｐを求めると、Ｂイオンで２０８ｎｍ、ＢＦ２イオンで５３ｎｍとなる。これでは、ゲート電極を突き抜けてゲート絶縁膜まで達してしまう。
【０１１７】
ここで、Ｒｐ＋５ΔＲｐは、注入されたイオンの９９．９９９９７１３％が含まれる深さであり、実質的にＲｐ＋５ΔＲｐ以上の深さにはイオンは存在しないと仮定できる。
【０１１８】
このため、特許文献１〜４では、１層のゲート電極に２回のイオン注入を行い、ｐ型ゲート電極を形成することはできないのである。ボロンの射影飛程Ｒｐを窒素の射影飛程Ｒｐより小さく設定しても、ゲート電極の膜厚が薄いため、ゲート絶縁膜近傍の窒素の濃度をボロンの濃度より高くすることができない。なお、イオン注入は加速電圧１０ｋＶでも行うことが可能であるが、加速電圧が小さいとビーム電流が小さくなり、５×１０１５〜１×１０１６／ｃｍ２のような高濃度注入に長時間を要するため量産には適用できない。
【０１１９】
＜多結晶シリコン膜の膜厚下限＞
本実施の形態では、ゲート絶縁膜近傍の窒素の濃度がボロンの濃度より高くなるようなイオン注入の条件で、加速電圧、注入量およびゲート電極の膜厚を決定すればよい。たとえば、多結晶シリコン（ゲート電極）の膜厚が３００ｎｍの場合、窒素イオンの加速電圧を５０ｋＶ、ＢＦ２の加速電圧を２０ｋＶに設定すれば、窒素のＲｐとＲｐ＋５ΔＲｐはそれぞれ１１２、２９７ｎｍになる。ＢＦ２のＲｐとＲｐ＋５ΔＲｐはそれぞれ１５、５３ｎｍになるのでゲート絶縁膜近傍の窒素の濃度がボロンの濃度より高くなる。また、多結晶シリコンの膜厚が２５０ｎｍの場合、窒素イオンの加速電圧を４０ｋＶ、ＢＦ２の加速電圧を２０ｋＶに設定すれば、窒素のＲｐとＲｐ＋５ΔＲｐはそれぞれ８９、２４５ｎｍになる。ＢＦ２のＲｐとＲｐ＋５ΔＲｐはそれぞれ１５、５３ｎｍになるのでゲート絶縁膜近傍の窒素の濃度がボロンの濃度より高くなる。いずれの場合も窒素およびＢＦ２のＲｐ＋５ΔＲｐが多結晶シリコンの膜厚より小さくなっているので、窒素およびＢがゲート絶縁膜やその下部のＳｉＣ領域に注入されることはない。以上にように量産に適した２０ｋＶ以上の加速電圧を考慮すれば、本実施の形態の多結晶シリコン膜の膜厚の下限は２５０ｎｍである。
【０１２０】
＜効果＞
本実施形態によれば、炭化珪素半導体装置が、第１導電型の炭化珪素半導体基板１と、第１導電型のドリフト層２と、第２導電型のウェル領域４と、第１導電型のソース領域３と、ゲート絶縁膜６と、ゲート電極７とを備える。
【０１２１】
ドリフト層２は、炭化珪素半導体基板１の表面上に形成されている。
【０１２２】
ウェル領域４は、ドリフト層２の表層部に形成されている。
【０１２３】
ソース領域３は、ウェル領域４の表層部の一部分に形成されている。
【０１２４】
ゲート絶縁膜６は、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部の、表面上に設けられている。
【０１２５】
ゲート電極７は、ゲート絶縁膜６の上部に設けられ、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部にゲート絶縁膜６を介して設けられている。
【０１２６】
ゲート電極７は、第２導電型の不純物がドープされた導電層からなる。また、ゲート電極７は、当該導電層中には窒素がさらにドープされている。また、ゲート電極７は、ゲート電極７のゲート絶縁膜６と接する側（多結晶シリコン膜７１）において、窒素の濃度が不純物の濃度より高い。
【０１２７】
このような構成によれば、ゲート電極７下部（多結晶シリコン膜７１）において窒素が第２導電型の不純物よりも多くドープされているため、第２導電型の不純物がゲート絶縁膜６に拡散することを抑制できる。よって、２層構造等の複雑なゲート電極構造を必要とせず、ヒステリシス現象の発生を抑制することができる。
【０１２８】
また、ゲート電極７が第２導電型であるため、オン抵抗の増大を招かずに閾値電圧（Ｖｔｈ）を増大させることができる。
【０１２９】
また、本実施形態によれば、ゲート電極７が、２５０ｎｍ以上の厚みを有する。
【０１３０】
このような構成によれば、ゲート電極７が十分な厚さを有するため、ゲート電極７に対して複数回のイオン注入を適切な加速電圧で行い、ゲート電極７の上層（多結晶シリコン膜７２）および下層（多結晶シリコン膜７１）におけるイオン濃度を制御することができる。
【０１３１】
また、本実施形態によれば、ゲート電極７が、多結晶珪素からなる。
【０１３２】
このような構成によれば、低コストで量産実績のあるゲート電極７が形成できる。
【０１３３】
また、本実施形態によれば、炭化珪素半導体装置の製造方法が、（ａ）第１導電型のドリフト層２を形成する工程と、（ｂ）第２導電型のウェル領域４を形成する工程と、（ｃ）第１導電型のソース領域３を形成する工程と、（ｄ）ゲート絶縁膜６を形成する工程と、（ｅ）導電層としての多結晶シリコン膜７３を形成する工程と、（ｆ）多結晶シリコン膜７３に窒素イオン５１を注入する工程と、（ｇ）多結晶シリコン膜７３に第２導電型の不純物（ボロンイオン５２）イオンを注入する工程とを備える。
【０１３４】
工程（ａ）は、第１導電型の炭化珪素半導体基板１の表面上に積層して、第１導電型のドリフト層２を形成する工程である。
【０１３５】
工程（ｂ）は、ドリフト層２の表層部に、第２導電型のウェル領域４を形成する工程である。
【０１３６】
工程（ｃ）は、ウェル領域４の表層部の一部分に、第１導電型のソース領域３を形成する工程である。
【０１３７】
工程（ｄ）は、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部の、表面上にゲート絶縁膜６を形成する工程である。
【０１３８】
工程（ｅ）は、ゲート絶縁膜６の表面上に多結晶シリコン膜７３を形成する工程である。
【０１３９】
そして、多結晶シリコン膜７３のゲート絶縁膜６と接する側（多結晶シリコン膜７１）において、窒素の濃度が不純物の濃度より高い。
【０１４０】
このような構成によれば、ゲート電極７下部（多結晶シリコン膜７１）において窒素が第２導電型の不純物よりも多くドープされているため、第２導電型の不純物がゲート絶縁膜６に拡散することを抑制できる。よって、２層構造等の複雑なゲート電極構造を必要とせず、ヒステリシス現象の発生を抑制することができる。
【０１４１】
また、窒素および第２導電型の不純物がイオン注入で導入されているため、比較的低い製造コストで製造することができる。
【０１４２】
＜第２実施形態＞
＜トレンチゲート構造縦型ＭＯＳＦＥＴ＞
第１実施形態におけるＳｉＣを基板に用いたＭＯＳＦＥＴでは、ドレイン電流は、ソース領域３からチャネル部分（図３におけるウェル領域４のゲート電極７直下部分）、およびＪＦＥＴ領域１６を通って流れる（電子の流れを表している）。
【０１４３】
ＪＦＥＴ領域１６の不純物濃度は低濃度のため抵抗が高い。このオン抵抗を低減する、すなわちドレイン電流を増大させるために、ＪＦＥＴ領域１６をゲート電極構造にした、いわゆるトレンチ構造ＭＯＳＦＥＴがある。
【０１４４】
本実施形態では、トレンチ構造をゲート電極に用いた炭化珪素半導体装置およびその製造方法について説明する。本実施形態において、第１実施形態と同じまたは同等である部分に関しては、簡略のためその説明を省略する。
【０１４５】
図２６は、ゲート電極がトレンチ構造である縦型ＭＯＳＦＥＴの断面図であり、図２７は、ゲート電極がトレンチ構造である縦型ＭＯＳＦＥＴの平面図である。図２７のＣ−Ｃ’線上の断面図が図２６に相当する。
【０１４６】
図２６において、ウェル領域４を貫通して炭化珪素半導体基板１の厚さ方向に垂直にゲート絶縁膜６が形成されている。ゲート絶縁膜６はソース領域３およびウェル領域４に接し、その内側にゲート電極７が形成されている。
【０１４７】
ゲート電極７は、ｐ型の不純物がドープされた多結晶シリコンで構成される。多結晶シリコンには窒素も導入されており、多結晶シリコンにおけるゲート絶縁膜近傍の窒素の濃度は、ボロンの濃度より高く設定されている。
【０１４８】
またゲート電極７は、ウェル領域４より深くなるよう形成されている。ウェル領域４の上部にはｎ型のソース領域３と、ｐ型のｐ＋コンタクト部５とが設けられている。
【０１４９】
ゲート電極７の上部には層間絶縁膜８が設けられ、外部出力ソース電極１０とゲート電極７とを電気的に分離している。
【０１５０】
外部出力ソース電極１０は、層間絶縁膜８が形成されていない部分の、ソース領域３およびｐ＋コンタクト部５の表面上に形成されている。外部出力ソース電極１０は、ソース領域３の一部とｐ＋コンタクト部５とを電気的に接続する。
【０１５１】
ソース領域３およびｐ＋コンタクト部５には、外部出力ソース電極１０との接触抵抗を低減するために、それぞれｎ型およびｐ型の不純物が高濃度で導入されている。
【０１５２】
ドレイン電極９は、炭化珪素半導体基板１の厚み方向一方側の表面部と反対側の表面部、すなわち炭化珪素半導体基板１の厚み方向他方側（裏面側）の表面部に形成されている。
【０１５３】
トレンチ構造のＭＯＳＦＥＴにおいて、ウェル領域４のうち、ゲート絶縁膜６を介してゲート電極７と対向し、オン動作時に反転層が形成される領域をチャネル部という。プレーナ構造と異なり、チャネル部は炭化珪素半導体基板１の表面に対し垂直な方向に形成される。トレンチ構造のＭＯＳＦＥＴには、プレーナ構造のＭＯＳＦＥＴに存在するＪＦＥＴ部が存在しない。ＪＦＥＴ部は、濃度の低いｎ型のＳＩＣで構成されており抵抗が高い。トレンチ構造のＭＯＳＦＥＴでは、抵抗の高いＪＦＥＴ部が存在しないので、プレーナ構造のＭＯＳＦＥＴよりオン抵抗を低くすることができる。また、ゲート電極７がｐ型不純物を含むため、ＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を高く維持することができる。
【０１５４】
＜トレンチゲート構造縦型ＭＯＳＦＥＴ製造方法＞
次に、トレンチゲート構造の縦型ＭＯＳＦＥＴの製造方法について説明する。
【０１５５】
まず、第１実施形態に示された工程と同様の工程で、ドリフト層２、ソース領域３、ウェル領域４、ｐ＋コンタクト部５および酸化膜１４を作製する。
【０１５６】
次に、図１６に示されるように、写真製版およびエッチング処理により、各ウェル領域４の間（第１実施形態の図３のＪＦＥＴ領域１６の部分、すなわち、ウェル領域４が形成されていないドリフト層２表面）のドリフト層２が除去されてトレンチ１９が形成される。トレンチ１９の深さはウェル領域４よりも深くなるように設定される。トレンチ１９の幅（図１６中Ｄで表示された長さ）は例えば０．６μｍとする。
【０１５７】
次に、図１７に示されるように、酸素や水蒸気を含む雰囲気の１０００℃程度の温度下で、セル配列領域２０表面を酸化する。このような処理を経て、セル配列領域２０におけるウェル領域４、ソース領域３、ｐ＋コンタクト部５およびトレンチ１９の底面および側壁（内壁）に、熱酸化膜（ＳｉＯ２）のゲート絶縁膜６が形成される。ゲート絶縁膜の膜厚は、例えば５０ｎｍである。
【０１５８】
次に、図１７に示された構造に対し、窒素イオン５３がゲート絶縁膜６に斜めに注入される（図１８参照）。窒素イオン５３のイオン濃度は、ゲート絶縁膜６の表面近傍にピークを持ちウェル領域４に注入されないようにする。例えば、イオン注入量１×１０１４〜１×１０１６／ｃｍ２の範囲が望ましい。本実施形態では１×１０１５／ｃｍ２とした。本実施形態では、窒素イオン５３の加速電圧は２０ｋＶ、窒素イオン５３の注入角度Ｅは３０°とした。
【０１５９】
上記の斜めイオン注入工程について、詳細に説明する。
【０１６０】
炭化珪素半導体基板１をイオン注入角度Ｅまで傾ける。図１８では窒素イオン５３のビームを傾けて表示しているが、実際には炭化珪素半導体基板１を角度Ｅまで傾けている。注入イオンの加速電圧は１０〜５０ｋＶの範囲から選択される。
【０１６１】
図２７は、炭化珪素ＭＯＳＦＥＴの、炭化珪素内部の最表面近傍を模式的に示す上面図である。図２７に示されるように、チャネル（ゲート絶縁膜６を介してゲート電極７と接しているウェル領域４）は、各ユニットセルの正方形の４つの辺に存在する。従って斜めイオン注入は、正方形の４つの辺それぞれに行われなければならない。
【０１６２】
具体的には、図２７中の実線の矢印で示されるように、正方形の右斜め下の注入５７を行った後、炭化珪素半導体基板１を９０°回転させて右斜め上の注入５４を行う。同様に炭化珪素半導体基板１をそれぞれ９０°回転させて左斜め上の注入５５と左斜め下の注入５６とを行う。これら４回の注入で、窒素イオンが正方形の４辺全てに形成される。なお、図１８においては、図２７で示した右斜め下の注入（窒素イオン５３のビーム）のみを表示している。また、窒素イオンの注入時には、図２７で示された外部出力ソース電極１０および外部出力ゲート電極１５は存在しない。
【０１６３】
この窒素イオン注入は、トレンチ１９の底部には行われない。すなわち、窒素イオン５３は、トレンチ１９側壁に形成されたゲート絶縁膜６に注入される。厳密に言えば、トレンチ１９の深さＦ（図示せず）＝トレンチ１９の幅Ｄ／（ｔａｎ（注入角度）×ｓｉｎ（４５））で示されるＦ以上あれば、トレンチ１９の底面にはイオンは注入されない。
【０１６４】
トレンチ１９の幅Ｄおよびトレンチ１９の深さＦを上式で決定する必要がある。本実施形態では、幅Ｄは０．６μｍ、注入角度は３０°なので、深さＦは１．４７μｍ以上に設定した。
【０１６５】
本実施形態では、窒素の注入角は３０°であり、加速電圧は２０ｋＶであった。このときのゲート絶縁膜６への射影飛程ＲｐおよびＲｐ＋５×ΔＲｐは、側壁においては、射影飛程Ｒｐが１５．３ｎｍであり、Ｒｐ＋５×ΔＲｐが４７．７ｎｍ（垂直注入の深さ×ｓｉｎ（３０）×ｃｏｓ（４５））である。表面においては、射影飛程Ｒｐが３７．６ｎｍであり、Ｒｐ＋５×ΔＲｐが１１６．８ｎｍ（垂直注入の深さ×ｃｏｓ（３０））である。
【０１６６】
側壁におけるゲート絶縁膜６の膜厚は５０ｎｍであるため、注入のピークはゲート絶縁膜６の表面側（ウェル領域４の反対側）に存在する。またイオンは、側壁のウェル領域４には全く注入されない。上述したように、イオンは、トレンチ底面にも注入されない。イオンは、表面のソース領域３およびｐ＋コンタクト部５には若干注入されるが、ソース領域３およびｐ＋コンタクト部５には高濃度のｎ型不純物またはｐ型不純物が導入されているので、問題にならない。
【０１６７】
なお、図２７中の点線の矢印で示されるように、窒素イオン注入を正方形の辺に垂直または平行な方向に斜め注入する（注入５７ａ、注入５４ａ、注入５５ａおよび注入５６ａ）と、トレンチ１９の底面に窒素が注入され、底面のドリフト層２の濃度が上昇するので好ましくない。この場合は、トレンチ１９形成後に、窒素の斜めイオン注入と同量のｐ型不純物を垂直にイオン注入し、トレンチ１９底面において増加する量のｎ型不純物を相殺する必要がある。
【０１６８】
続いて、図１９に示されるように、ＣＶＤ法により、ゲート絶縁膜６および酸化膜１４上に、導電層である多結晶シリコン膜７３が形成される。
【０１６９】
多結晶シリコン膜７３の膜厚は、トレンチ１９を完全に埋め込むような厚さに設定される。本実施形態では０．４μｍとした。この場合、トレンチ１９の幅Ｄは０．６μｍであるため、トレンチ１９内は多結晶シリコン膜７３によって完全には充填され、表面すなわちソース領域３、ｐ＋コンタクト部５および酸化膜１４上には、多結晶シリコン膜７３が０．４μｍの厚さで堆積されることになる。
【０１７０】
次に、図２０に示されるように、多結晶シリコン膜７３にボロン（第２導電型の不純物）が注入される。ボロンイオン５８の加速電圧は、多結晶シリコン膜７３の内部にピークを持ち、ソース領域３およびｐ＋コンタクト部５には到達しないように選ばれる。本実施形態では４０ｋＶとした。ボロンイオン５８の注入角度は０°（垂直）である。
【０１７１】
この場合の多結晶シリコン膜７３への射影飛程ＲｐおよびＲｐ＋５×ΔＲｐは、射影飛程Ｒｐが１３０．２ｎｍであり、Ｒｐ＋５×ΔＲｐが３５１．７ｎｍである。多結晶シリコン膜７３の膜厚は０．４μｍ（４００ｎｍ）であるため、ボロンイオンは、トレンチ１９内部の多結晶シリコン膜７３には注入されない。注入量は１×１０１５〜２×１０１６／ｃｍ２の範囲が望ましい。本実施形態では５×１０１５／ｃｍ２とした。
【０１７２】
その後、図示はしないが、窒素雰囲気中、７００〜９００℃の温度下で、３０分の熱処理を行う。
【０１７３】
この熱処理によりゲート絶縁膜６へ注入された窒素が、多結晶シリコン膜７３に拡散する。また表面側から、ボロンイオンがトレンチ１９内の多結晶シリコン膜７３へ拡散する。この熱処理の温度および時間は、上記の窒素とボロンとがトレンチ１９内の多結晶シリコン膜７３に拡散するように決定すればよい。
【０１７４】
次に、図２１に示されるように、写真製版により周辺領域２１上にレジスト３０を形成する。その後エッチング処理により、セル配列領域２０上の多結晶シリコン膜７３を除去する（トレンチ１９内に形成された多結晶シリコン膜７３を除く）。
【０１７５】
図２２に、上記工程によりトレンチ１９内を除く多結晶シリコン膜７３が除去された構造を示す。図２２では、窒素およびボロンを含んだ多結晶シリコン膜７４と、ボロンを含んだ多結晶シリコン膜７５とからなるゲート電極７と表記することにする。
【０１７６】
図１８〜図２１の説明で明らかなように、ゲート電極７は多結晶シリコン膜７３を２度以上積層して形成したものではない。ここまでの工程を経て、ゲート絶縁膜６近傍の多結晶シリコン膜７４には、窒素がボロンより多く含まれる。
【０１７７】
この工程以降は第１実施形態に示された工程と同様の工程によってＭＯＳＦＥＴを作製する。具体的には、基板全面に層間絶縁膜８が形成され（図２３）、さらに、写真製版処理とＲＩＥエッチング処理とにより、セル配列領域２０のソース領域３の一部とｐ＋コンタクト部５の上部とにソースコンタクトホール１２が形成される（図２４）。
【０１７８】
次に、基板全面において、スパッタ法によりＮｉ膜を形成し第１のアニール処理を施す。硫酸および塩酸を含む酸系の薬液で、未反応となったＮｉ膜を除去する。これにより、図２４に示されるように、ソースコンタクトホール１２の底面から露出した、ソース領域３上部およびｐ＋コンタクト部５上部に、シリサイド膜１８（ＮｉＳｉ２膜）が形成される。
【０１７９】
その後、図２５に示されるように、周辺領域２１のゲート電極７上部にゲートコンタクトホール１３が形成される。続いて、炭化珪素半導体基板１の裏面にドレイン電極９が形成される。ＲＴＡ法で１０００℃程度の第２のアニール処理を実施する。当該第２のアニール処理後でも、ゲート絶縁膜６近傍の多結晶シリコン膜７４には窒素がボロンより多く含まれる。これは、窒素がボロンの拡散を抑制したためである。
【０１８０】
まず、炭化珪素半導体基板１の裏面に対してスパッタ法を施し、厚さが例えば３００ｎｍのＮｉ膜を成膜する。次に、例えばＲＴＡ法で１０００℃程度の第２のアニール処理を実施する。前述した理由により、第２のアニール処理の時間は短い方が好ましい。第２のアニール処理により、ソースコンタクトホール１２内のシリサイド膜１８（ＮｉＳｉ２膜）のコンタクト抵抗をさらに低下させることができる。さらに、炭化珪素半導体基板１の裏面に形成した上述のＮｉ膜が、炭化珪素半導体基板１裏面と反応してＮｉＳｉ２膜も同時に形成され、これらの間にも低抵抗のオーミックコンタクトが実現される。こうして、炭化珪素半導体基板１の裏面に、Ｎｉ膜とＮｉＳｉ２膜とからなるドレイン電極９が形成される（図２５）。
【０１８１】
最後に、ソースコンタクトホール１２およびゲートコンタクトホール１３を充填するように、層間絶縁膜８上に、膜厚が３μｍのＡｌ膜が形成される（図２６参照）。その後、当該Ａｌ膜に対して、写真製版とエッチング処理とを施す。
【０１８２】
これにより、電極膜がパターニングされ、外部出力ソース電極１０と外部出力ゲート電極１５とが形成される。スパッタ法により、ドレイン電極９上に膜厚が１５０ｎｍの金（Ａｕ）膜を形成し、裏面接続ドレイン電極１１とする。
【０１８３】
ここで、当該パターニングにより、外部出力ソース電極１０と外部出力ゲート電極１５とは、電気的に分離される。また外部出力ソース電極１０は、セル配列領域２０に形成され、シリサイド膜１８（ＮｉＳｉ２膜）を介して、ソース領域３上部およびｐ＋コンタクト部５上部と電気的に接続される。これに対して、外部出力ゲート電極１５は、周辺領域２１に形成され、ゲート電極７と電気的に接続される。これらの工程により、トレンチゲート構造縦型ＭＯＳＦＥＴが製造される。
【０１８４】
本実施形態におけるトレンチゲート構造縦型ＭＯＳＦＥＴでは、ゲート電極の導電型がｐ型なのでＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）をｎ型のゲート電極の場合よりも２Ｖ増加させることができる。
【０１８５】
製造工程が完了した後の時点で、ゲート電極におけるゲート絶縁膜近傍の窒素濃度をＢ濃度よりも高くしたので、Ｂのゲート絶縁膜中への拡散が防止でき、ＭＯＳＦＥＴのヒステリシス現象が抑制される。
【０１８６】
ｐ型ゲート電極を２回のイオン注入で形成できるため、ゲート電極を多層化する場合に比べて製造工程が少なく、製造コストを抑えることができる。
【０１８７】
さらに、トレンチゲート構造を採用したので、第１実施形態に示されたプレーナゲート構造縦型ＭＯＳＦＥＴよりもオン抵抗を低減することができる。なお、トレンチ１９底面のゲート絶縁膜６へは窒素は注入されていない。このため、ボロンは若干トレンチ１９底面のゲート絶縁膜６に拡散する。しかし、トレンチ１９の底面にはチャネルが形成されないため、トレンチゲート構造縦型ＭＯＳＦＥＴの動作に影響を与えることはない。
【０１８８】
＜効果＞
本実施形態によれば、ウェル領域４が形成されていないドリフト層２の表面にトレンチ１９が形成され、ゲート絶縁膜６が、トレンチ１９内壁を含む、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部の、表面上に設けられ、ゲート電極７が、トレンチ１９内に設けられている。
【０１８９】
このような構成によれば、トレンチゲート構造を採用しているので、オン抵抗を低減することができる。
【０１９０】
また、本実施形態によれば、炭化珪素半導体装置の製造方法が、（ａ）第１導電型のドリフト層２を形成する工程と、（ｂ）第２導電型のウェル領域４を形成する工程と、（ｃ）第１導電型のソース領域３を形成する工程と、（ｄ）トレンチ１９を形成する工程と、（ｅ）ゲート絶縁膜６を形成する工程と、（ｆ）トレンチ１９側壁に形成されたゲート絶縁膜６に、窒素イオン５３を注入する工程と、（ｇ）トレンチ１９内に、導電層としての多結晶シリコン膜７３を形成する工程と、（ｈ）多結晶シリコン膜７３に第２導電型の不純物（ボロンイオン５８）イオンを注入する工程と、（ｉ）ゲート絶縁膜６に注入された窒素、および、多結晶シリコン膜７３に注入された不純物を拡散させる工程とを備える。
【０１９１】
工程（ａ）は、第１導電型の炭化珪素半導体基板１の表面上に積層して、第１導電型のドリフト層２を形成する工程である。
【０１９２】
工程（ｂ）は、ドリフト層２の表層部に、第２導電型のウェル領域４を形成する工程である。
【０１９３】
工程（ｃ）は、ウェル領域４の表層部の一部分に、第１導電型のソース領域３を形成する工程である。
【０１９４】
工程（ｄ）は、ウェル領域４が形成されていないドリフト層２の表面に、トレンチ１９を形成する工程である。
【０１９５】
工程（ｅ）は、トレンチ１９内壁を含む、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部の表面上に、ゲート絶縁膜６を形成する工程である。
【０１９６】
このような構成によれば、トレンチゲート構造を採用しているので、オン抵抗を低減することができる。
【０１９７】
また、窒素および第２導電型の不純物がイオン注入で導入されているため、比較的低い製造コストで製造することができる。
【０１９８】
＜第３実施形態＞
＜２層ゲート＞
第２実施形態では、ゲート絶縁膜６への注入およびその後の熱処理により、窒素をゲート絶縁膜６近傍のゲート電極７に導入していた。しかし、上記構造の製造方法はこれに限られるものではない。
【０１９９】
第３実施形態に関するトレンチゲート構造の縦型ＭＯＳＦＥＴの製造方法について説明する。
【０２００】
まず、第２実施形態に示された工程と同じ工程で、ドリフト層２、ソース領域３、ウェル領域４、ｐ＋コンタクト部５、酸化膜１４およびゲート絶縁膜６を作製する。作製後の断面は図１７と同じである。
【０２０１】
次に、図２８に示されるように、ＣＶＤ法により、ゲート絶縁膜６、酸化膜１４上に、第１半導体層としての多結晶シリコン膜７６を形成する。多結晶シリコン膜７６の膜厚はトレンチ１９を埋め込まないような値に設定する。
【０２０２】
第２実施形態では、トレンチ１９を埋め込まない多結晶シリコン膜７６の膜厚として０．２μｍを設定した。この場合、トレンチ１９の幅Ｄは０．６μｍであるため、トレンチ１９は多結晶シリコン膜７６によって完全には充填されず、中央部に０．２μｍの空隙が存在することになる。
【０２０３】
図２８に示された構造における多結晶シリコン膜７６に対して、窒素イオン５９を斜めイオン注入する（図２９）。窒素イオン５９の加速電圧および注入角度Ｅａは、窒素イオン濃度が多結晶シリコン膜７６内にピークを持ち、窒素イオンがウェル領域４に注入されないように選ばれる。また、注入角度Ｅａは、トレンチ１９側壁の多結晶シリコン膜７６にイオンが均一に注入されるようにも選ぶ必要がある。
【０２０４】
本実施形態では加速電圧を３０ｋＶとし、注入角度を１１°とした。また、注入の方向は、図２７中の注入５７、注入５４、注入５５および注入５６の方向に従って設定される。注入角度は一般的に、ｔａｎ−１（トレンチ空隙／トレンチ深さ）で求められる。
【０２０５】
本実施形態ではトレンチ空隙が０．２μｍ、注入の方向が図２７中の注入５７、注入５４、注入５５および注入５６の方向なので、トレンチ空隙は実質的に０．２／ｃｏｓ（４５）＝０．２８μｍになる。イオンの注入量は、１×１０１４〜１×１０１６／ｃｍ２の範囲が望ましい。本実施形態では４×１０１５／ｃｍ２とした。
【０２０６】
このときの多結晶シリコン膜７６への射影飛程ＲｐおよびＲｐ＋５×ΔＲｐは、側壁においては、射影飛程Ｒｐが８．８ｎｍであり、Ｒｐ＋５×ΔＲｐが２５．８ｎｍ（垂直注入の深さ×ｓｉｎ（１１）×ｃｏｓ（４５））である。表面においては、射影飛程Ｒｐが６４．３ｎｍであり、Ｒｐ＋５×ΔＲｐが１８７．５ｎｍ（垂直注入の深さ×ｃｏｓ（１１））である。
【０２０７】
側壁における多結晶シリコン膜７６の膜厚は２００ｎｍであるため、側壁のウェル領域４にはイオンは全く注入されない。またイオンは、表面側すなわちソース領域３およびｐ＋コンタクト部５にも全く注入されない。図２９に示されるように、窒素イオン５９の注入が終了した後、多結晶シリコン膜７６は窒素を含んだ第１半導体層としての多結晶シリコン膜７７となる。
【０２０８】
次に、図３０に示されるように、ＣＶＤ法により、多結晶シリコン膜７７上に、不純物を含まない第２半導体層としての多結晶シリコン膜７８が形成される。多結晶シリコン膜７８の膜厚は、トレンチ１９を完全に埋め込むような値に設定する。本実施形態では０．２μｍとした。
【０２０９】
次に、図３１に示されるように、多結晶シリコン膜７８にボロンが注入される。ボロンイオン５８の加速電圧は、イオン濃度が多結晶シリコン膜７８の内部にピークを持ち、ソース領域３およびｐ＋コンタクト部５にはイオンが到達しないように選ばれる。本実施形態では４０ｋＶとした。ボロンの射影飛程ＲｐおよびＲｐ＋ΔＲｐの値は、第２実施形態における場合と同じである。イオン注入量は１×１０１５〜２×１０１６／ｃｍ２の範囲が望ましい。本実施形態では５×１０１５／ｃｍ２とした。図３１に示されるように、ボロンイオン５８の注入が終了した後、多結晶シリコン膜７８は第２導電型の不純物を含んだ第２半導体層としての多結晶シリコン膜７９となる。
【０２１０】
その後は第２実施形態における場合と同じ工程により、縦型ＭＯＳＦＥＴが完成する。
【０２１１】
なお、本実施形態においても、第２実施形態のボロン注入後の熱処理と同じ工程、すなわち窒素雰囲気中、７００〜９００℃での３０分の熱処理を行う。この熱処理により多結晶シリコン膜７９へ注入されたボロンが、多結晶シリコン膜７７に拡散する。この熱処理の温度および時間は、全工程終了後に多結晶シリコン膜７７のゲート絶縁膜近傍の窒素濃度がＢ濃度よりも高くなるように決定すればよい。
【０２１２】
＜効果＞
本実施形態によれば、炭化珪素半導体装置が、第１導電型の炭化珪素半導体基板１と、第１導電型のドリフト層２と、第２導電型のウェル領域４と、第１導電型のソース領域３と、トレンチ１９と、ゲート絶縁膜６と、ゲート電極とを備える。
【０２１３】
ドリフト層２は、炭化珪素半導体基板１の表面上に形成されている。
【０２１４】
ウェル領域４は、ドリフト層２の表層部に形成されている。
【０２１５】
ソース領域３は、ウェル領域４の表層部の一部分に形成されている。
【０２１６】
トレンチ１９は、ウェル領域４が形成されていないドリフト層２の表面に形成されている。
【０２１７】
ゲート絶縁膜６は、トレンチ１９内壁を含む、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部の、表面上に設けられている。
【０２１８】
ゲート電極は、トレンチ１９内に設けられ、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部にゲート絶縁膜６を介して設けられている。
【０２１９】
ゲート電極は、窒素がドープされた第１半導体層としての多結晶シリコン膜７７と、第１半導体層（多結晶シリコン膜７７）上に形成され、第２導電型の不純物がドープされた第２半導体層としての多結晶シリコン膜７９とからなる。
【０２２０】
このような構成によれば、工程数は増えるものの、窒素イオンがゲート絶縁膜６へ注入されないので、トレンチゲート構造縦型ＭＯＳＦＥＴにおけるゲート絶縁膜６の信頼性が向上する。
【０２２１】
また、本実施形態によれば、炭化珪素半導体装置の製造方法が、（ａ）第１導電型のドリフト層２を形成する工程と、（ｂ）第２導電型のウェル領域４を形成する工程と、（ｃ）第１導電型のソース領域３を形成する工程と、（ｄ）トレンチ１９を形成する工程と、（ｅ）ゲート絶縁膜６を形成する工程と、（ｆ）第１半導体層としての多結晶シリコン膜７６を形成する工程と、（ｇ）トレンチ１９側壁に形成された第１半導体層（多結晶シリコン膜７６）に、窒素イオン５９を注入する工程と、（ｈ）トレンチ１９内を埋める、第２半導体層としての多結晶シリコン膜７８を形成する工程と、（ｉ）第２半導体層（多結晶シリコン膜７８）に第２導電型の不純物イオン（ボロンイオン５８）を注入する工程とを備える。
【０２２２】
工程（ａ）は、第１導電型の炭化珪素半導体基板１の表面上に積層して、第１導電型のドリフト層２を形成する工程である。
【０２２３】
工程（ｂ）は、ドリフト層２の表層部に、第２導電型のウェル領域４を形成する工程である。
【０２２４】
工程（ｃ）は、ウェル領域４の表層部の一部分に、第１導電型のソース領域３を形成する工程である。
【０２２５】
工程（ｄ）は、ウェル領域４が形成されていないドリフト層２の表面に、トレンチ１９を形成する工程である。
【０２２６】
工程（ｅ）は、トレンチ１９内壁を含む、ウェル領域４の一部、ドリフト層２の一部およびソース領域３の一部の表面上に、ゲート絶縁膜６を形成する工程である。
【０２２７】
工程（ｆ）は、ゲート絶縁膜６に沿って形成され、トレンチ１９を部分的に埋める第１半導体層（多結晶シリコン膜７６）を形成する工程である。
【０２２８】
このような構成によれば、工程数は増えるものの、窒素イオン５９がゲート絶縁膜６へ注入されないので、トレンチゲート構造縦型ＭＯＳＦＥＴにおけるゲート絶縁膜６の信頼性が向上する。
【０２２９】
＜変形例＞
上記の実施形態では、ゲート電極はｐ型の多結晶シリコンで形成されている。しかし、電力用縦型ＭＯＳＦＥＴをより高速でスイッチングするためには、ゲート電極の抵抗を下げる必要が生ずる場合もある。その場合は、ｐ型の多結晶シリコン膜の上に多結晶シリコン膜より抵抗の低い金属シリサイド、具体的にはタングステンシリサイド（ＷＳｉ２）またはチタンシリサイド（ＴｉＳｉ２）等を形成してもよい。
【０２３０】
また、上記の実施形態ではセンス用縦型ＭＯＳＦＥＴが存在しない例を示している。上記の実施形態の縦型ＭＯＳＦＥＴをメイン用縦型ＭＯＳＦＥＴと称する。センス用縦型ＭＯＳＦＥＴが内蔵された電力用縦型ＭＯＳＦＥＴもまったく同一の工程により作成することができる。
【０２３１】
さらに、レジストマスクによりセンス用とメイン用の縦型ＭＯＳＦＥＴのゲート電極に注入されるボロンの濃度を変えてセンス用とメイン用の縦型ＭＯＳＦＥＴのＶｔｈを変えてもよい。センス用縦型ＭＯＳＦＥＴのボロンの濃度をメイン用縦型ＭＯＳＦＥＴの濃度より低く設定するとセンス用縦型ＭＯＳＦＥＴのＶｔｈがメイン用より低くなる。ボロンの濃度が低いとバンドの曲がりがより大きくなり、少ないゲート電圧でチャネルが反転するからである。センス用縦型ＭＯＳＦＥＴのゲート電極にリン（Ｐ）を注入してｎ型にしても同様にセンス用縦型ＭＯＳＦＥＴのＶｔｈが低くなる。Ｖｔｈの低い縦型ＭＯＳＦＥＴの電流密度はＶｔｈの高い縦型ＭＯＳＦＥＴの電流密度より大きくなる。以上のようにセンス用縦型ＭＯＳＦＥＴのＶｔｈをメイン用より低くなるように設定すると、レジストマスク形成工程およびイオン注入工程が増えるものの、縦型ＭＯＳＦＥＴの電流を、より早い時間で検知できるので、許容電流値に達する前に充分なマージンを持って縦型ＭＯＳＦＥＴの電流をオフできる。このためセンス用縦型ＭＯＳＦＥＴを内蔵した縦型ＭＯＳＦＥＴの過電流による破壊を防止する効果がある。
【０２３２】
第２実施形態および第３実施形態では、低抵抗の金属シリサイドをトレンチ内部に設けなければならない。その場合はトレンチ内が多結晶シリコン膜で完全に埋め込まれないようにトレンチの幅および多結晶シリコン膜の膜厚を調整し、トレンチ内の空隙に金属シリサイドを形成すればよい。
【０２３３】
また、上記の実施形態においては、半導体素子が縦型のＭＯＳＦＥＴである場合を開示しているが、電子および正孔の両方が伝導に寄与するバイポーラ素子、例えば図３、図２６または図３１に示された炭化珪素半導体基板１の導電型を第２導電型（ｐ型）にした、ＩＧＢＴのセル領域を有する半導体素子を構成しても、既述した本発明の効果が同様に奏されることは言うまでもない。したがって、本発明の効力が及ぶ範囲は、ＭＯＳＦＥＴまたはＩＧＢＴ等のバイポーラ素子としての半導体素子を含む。
【０２３４】
以上の各実施形態では、第１導電型をｎ型とし、第２導電型をｐ型としているが、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。第１導電型がｐ型の場合は、ゲート電極の導電型はｎ型にする必要がある。また、本明細書中の角度の単位は度（ｄｅｇｒｅｅ）である。
【０２３５】
上記実施形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【０２３６】
なお本発明は、その発明の範囲内において、各実施形態の自由な組み合わせ、あるいは各実施形態の任意の構成要素の変形、もしくは各実施形態において任意の構成要素の省略が可能である。
【産業上の利用可能性】
【０２３７】
本発明は、例えばインバータのような電力変換器に適用して好適である。
【符号の説明】
【０２３８】
１  炭化珪素半導体基板、２  ドリフト層、３  ソース領域、４  ウェル領域、５  ｐ＋コンタクト部、６  ゲート絶縁膜、７  ゲート電極、８  層間絶縁膜、９  ドレイン電極、１０  外部出力ソース電極、１１  裏面接続ドレイン電極、１２  ソースコンタクトホール、１３  ゲートコンタクトホール、１４  酸化膜、１５  外部出力ゲート電極、１５ａ  ゲート配線、１６  ＪＦＥＴ領域、１７  Ｎｉ膜、１８  シリサイド膜、１９  トレンチ、２０  セル配列領域、２１  周辺領域、３０  レジスト、４０  ＭＯＳＦＥＴ、５１，５３，５９  窒素イオン、５２，５８  ボロンイオン、５４〜５７，５４ａ〜５７ａ  注入、７１〜７９  多結晶シリコン膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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