(57)【要約】【課題】製造工程の増大を抑えつつ、高抵抗部と低抵抗部とを同一の半導体基板上に形成することが可能な半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置１は、半導体基板３と、半導体基板３の所定の上面部３ａの上方に形成された高抵抗部１０と低抵抗部２０とを備えている。そして、高抵抗部１０は、第１導電膜１２と、第１導電膜１２を覆う構成で配置され、第１導電膜１２の材料を酸化してなる酸化膜１４とを有している。また、低抵抗部２０は、第１導電膜１２と同一の導電材料からなる第２導電膜２２を有している。さらに、第２導電膜２２は、第１導電膜１２よりも厚く形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板（３）と、
前記半導体基板（３）の所定の上面部（３ａ）の上方に形成された第１抵抗部（１０）と、
前記半導体基板（３）の前記上面部（３ａ）の上方に形成された第２抵抗部（２０）と、を備え、
前記第１抵抗部（１０）は、第１の導電膜（１２）と、前記第１の導電膜（１２）を覆う構成で配置され、前記第１の導電膜（１２）の材料を酸化してなる酸化膜（１４）とを有し、
前記第２抵抗部（２０）は、前記第１の導電膜（１２）と同一の導電材料からなる第２の導電膜（２２）を有し、
前記第２の導電膜（２２）は、前記第１の導電膜（１２）よりも厚く形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板（３）の前記上面部（３ａ）の上方に、抵抗素子（１１）とキャパシタ素子（２１）とを備え、
前記抵抗素子（１１）は、前記第１の導電膜（１２）と前記酸化膜（１４）とを有し、
前記キャパシタ素子（２１）は、前記第２の導電膜（２２）と、前記第２の導電膜（２２）上に形成される絶縁膜（２４）と、前記絶縁膜（２４）上に形成される第３の導電膜（２６）とを有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜（２４）は、窒化膜を主体として構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板（３）の所定の上面部（３ａ）の上方に、第１の導電膜（１２）と前記第１の導電膜（１２）と同一の導電材料からなる第２の導電膜（２２）を同時期に形成する工程と、
前記第２の導電膜（２２）上に窒化膜を形成する工程と、
前記窒化膜を形成した後に、前記第１の導電膜（１２）を酸化させて酸化膜（１４）を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の分野では、集積密度を向上させるために、同一基板上にキャパシタや抵抗体を形成することが行われている。例えば、このような半導体装置としては、下記特許文献１がある。
【０００３】
特許文献１には、シリコン基板（１）上に、第２層間絶縁膜（４）が形成されており、さらにその上に、キャパシタの一方の電極をなすＴａＮ電極（８）と、キャパシタの誘電体膜となるＴａ2Ｏ5膜（９ａ）と、キャパシタの他方の電極をなすＴａＮ電極（１０ａ）がこの順に積層されている。また、キャパシタに隣接する領域に、抵抗体として、Ｔａ2Ｏ5膜（９ｂ）及びＴａＮ膜（１０ｂ）が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３７１５５０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、一般的に、キャパシタなどの電極は、抵抗値をできるだけ低く抑えることが望ましく、一方、抵抗体などの素子では、ある程度抵抗値が高いことが望ましい。しかしながら、上記特許文献１では、抵抗体などの高抵抗部と、キャパシタの電極などの低抵抗部を同質材料で同じ厚さで形成しているため、抵抗値に差を出すことが難しかった。
【０００６】
また、このような高抵抗部と低抵抗部を同一の半導体基板上に備えた構成を形成する場合には、これら高抵抗部と低抵抗部とをそれぞれ別工程で製造することも想定されるが、製造工程が増えてしまうといった問題があった。
【０００７】
本発明は、上述した課題を解決するためになされたものであり、製造工程の増大を抑えつつ、高抵抗部と低抵抗部とを同一の半導体基板上に形成することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、半導体基板（３）と、前記半導体基板（３）の所定の上面部（３ａ）の上方に形成された第１抵抗部（１０）と、前記半導体基板（３）の前記上面部（３ａ）の上方に形成された第２抵抗部（２０）と、を備え、前記第１抵抗部（１０）は、第１の導電膜（１２）と、前記第１の導電膜（１２）を覆う構成で配置され、前記第１の導電膜（１２）の材料を酸化してなる酸化膜（１４）とを有し、前記第２抵抗部（２０）は、前記第１の導電膜（１２）と同一の導電材料からなる第２の導電膜（２２）を有し、前記第２の導電膜（２２）は、前記第１の導電膜（１２）よりも厚く形成されていることを特徴とする。
【発明の効果】
【０００９】
請求項１の半導体装置では、第１抵抗部（高抵抗部）と第２抵抗部（低抵抗部）が同一基板上に形成された半導体装置において、第１抵抗部の一部（第１の導電膜）と第２抵抗部の第２の導電膜とが同一の導電材料から構成されている。このため、第１抵抗部の一部（第１の導電膜）と第２抵抗部の第２の導電膜とが別材料で構成される半導体装置と比較して、製造工程を簡素化することができる。更に、第１抵抗部は、第１の導電膜の材料を酸化してなる酸化膜をさらに有し、第２抵抗部の第２の導電膜は、第１の導電膜よりも厚く形成されている。この構成によれば、第１抵抗部側の第１の導電膜と第２抵抗部側の第２の導電膜を同一材料の膜としつつ、第１抵抗部側をより高抵抗値に構成しやすくなる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第１実施形態に係る半導体装置を示す断面説明図である。
【図２】図２は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図３】図３は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図４】図４は、第１実施形態に係る半導体装置の製造工程を示す断面説明図である。
【図５】図５は、第１実施形態における第１変形例に係る半導体装置を示す断面説明図である。
【図６】図６は、第１実施形態における第２変形例に係る半導体装置を示す断面説明図である。
【図７】図７は、第１実施形態における第３変形例に係る半導体装置を示す断面説明図である。
【発明を実施するための形態】
【００１１】
［第１実施形態］
以下、本発明の第１実施形態について、詳細に説明する。
【００１２】
本実施形態の半導体装置１は、図１に示すように、半導体基板３の上面部３ａの上方に、高抵抗部１０を備えた抵抗素子１１と、低抵抗部２０を備えたキャパシタ素子２１が設けられている。なお、高抵抗部１０は、「第１抵抗部」の一例に相当する。また、低抵抗部２０は、「第２抵抗部」の一例に相当する。
【００１３】
半導体基板３は、例えば、シリコンから形成されており、この半導体基板３の上面部３ａの上方には、第１絶縁層４ａと第２絶縁層４ｂがこの順に形成されている。そして、この第１絶縁層４ａと第２絶縁層４ｂの層間には、例えば、アルミ膜などから構成される第１配線層５ａ、５ｂ（例えば、厚さ０．４５μｍ程度）が配置されている。これら、第１配線層５ａ、５ｂによって、複数の配線パターン（図示略）が形成されている。
【００１４】
また、図１に示すように、第２絶縁層４ｂ上に、半導体基板３の板面と平行な方向（すなわち、半導体基板３の厚さ方向と直交する方向）に並んで抵抗素子１１とキャパシタ素子２１が形成されている。なお、本明細書では、この抵抗素子１１とキャパシタ素子２１が配列される方向を並び方向としている。また、半導体基板３の厚さ方向を上下方向とし、第１絶縁層４ａ、第２絶縁層４ｂや抵抗素子１１、キャパシタ素子２１等が積層された側を上方側とし、他方側（半導体基板３側）を下方側としている。さらに、並び方向及び上下方向と直交する方向（図１等において、半導体基板３の上面部３ａと平行な方向であって紙面と直交する方向）を奥行き方向としている。
【００１５】
第２絶縁層４ｂ上には、高抵抗部１０として、第１導電膜１２と酸化膜１４とがこの順に積層されて設けられており、これらによって、抵抗素子１１が構成されている。第１導電膜１２は、例えば、ＴａＮ膜やＴｉＮ膜などから構成されており、スパッタ法などを用いて形成されている。そして、酸化膜１４は、この第１導電膜１２の材料を酸化して形成されており（第１導電膜１２を構成する金属膜の上層を酸化することで形成されており）、第１導電膜１２を覆う構成で配置されている。なお、第１導電膜１２は、「第１の導電膜」の一例に相当する。
【００１６】
第１配線層５ｂ上には、低抵抗部２０として、第２導電膜２２が形成されている。この第２導電膜２２は、後述するキャパシタ素子２１の下部電極として機能するようになっている。図１に示すように、第１配線層５ｂ上には、端部を除いて第２絶縁層４ｂが設けられておらず、第１配線層５ｂの上部の第２絶縁層４ｂには凹みが形成されている。この第１配線層５ｂ上には、低抵抗部２０として、第２導電膜２２が形成されている。また、この第２導電膜２２の並び方向の長さは、第１配線層５ｂよりも長く形成されている。そして、第２導電膜２２の並び方向の一端および他端は、第２絶縁層４ｂ上に配置されており、第２導電膜２２は、この第２絶縁層４ｂの凹みに沿って設けられており、第１配線層５ｂと電気的に導通するように接続されている。すなわち、この第２導電膜２２は、並び方向において、中央部分が第１配線層５ｂと直接電気的に接続されるように、この中央部分が端部よりも凹んで形成されている。なお、第２導電膜２２は、「第２の導電膜」の一例に相当する。
【００１７】
また、第２導電膜２２は、第１導電膜１２と同一の導電材料から形成されている。第２導電膜２２は、例えば、膜やＴｉＮ膜などから構成されており、スパッタ法などを用いて形成されている。すなわち、第２導電膜２２と第１導電膜１２は、同一の導電材料で構成されているため、同一の製造工程にて形成することが可能となっている。また、この第２導電膜２２は、第１導電膜１２よりも厚く形成されている。このように構成することで、第２導電膜２２の単位面積あたりの抵抗値を、第１導電膜１２の単位面積あたりの抵抗値よりも低くすることができる。すなわち、第２導電膜２２と第１導電膜１２を同一幅（並び方向の幅）及び同一長さ（奥行き方向の長さ）としたときに、長さ方向端部間の抵抗値は、第２導電膜２２のほうが第１導電膜１２よりも低くなる。
【００１８】
そして、第２導電膜２２上には絶縁膜２４が形成されており、キャパシタ素子２１の容量膜として機能するようになっている。この絶縁膜２４の並び方向の長さは、第２導電膜２２と略等しく形成されている。また、絶縁膜２４は、第２導電膜２２と同様に、第２絶縁層４ｂの凹みに沿って設けられており、絶縁膜２４の並び方向の一端および他端は、第２導電膜２２を介して第２絶縁層４ｂ上に配置されている。この絶縁膜２４は、例えば、Ｓｉ３Ｎ４などの窒化膜を主体として構成されており、例えば、ＣＶＤ法などを用いて形成されている。
【００１９】
そして、並び方向において、絶縁膜２４の一端上および他端上には第３絶縁層６（詳細は後述）が配置されている。そして、絶縁膜２４の上面と、この第３絶縁層６により凹みが形成されており、この凹みに沿って、例えば、アルミ膜などから構成される第３導電膜２６が形成されている。この第３導電膜２６は、キャパシタ素子２１の上部電極として機能するようになっており、例えば、スパッタ法などを用いて形成することができる。すなわち、第２導電膜２２及び第３導電膜２６と、これら第２導電膜２２及び第３導電膜２６の間に介在する絶縁膜２４とによって、キャパシタ素子２１が構成されている。なお、第３導電膜２６は、「第３の導電膜」の一例に相当する。
【００２０】
半導体装置１には、さらに、抵抗素子１１及びキャパシタ素子２１の一部の領域と重なる位置であってこれらの上方に、第３絶縁層６が形成されている。そして、第３絶縁層６側から第１配線層５ａまで貫通するビアホール７ａが設けられている。また、第３絶縁層６側から第１導電膜１２まで貫通するビアホール７ｂ、７ｃが設けられている。そして、ビアホール７ａ内を埋めるように導電層３２が形成されており、また、ビアホール７ｂ、７ｃ内及びビアホール７ａ〜７ｃ上に第２配線層８が形成されており、これらによってコンタクトが構成されている。第２配線層８は、第３導電膜２６と同一の導電材料から形成することができ、例えば、スパッタ法などによって、これら第２配線層８及び第３導電膜２６を同一の製造工程にて形成することが可能となっている。
【００２１】
次に、半導体装置１の製造方法について図２〜図４を参照して説明する。
本発明の半導体装置１の製造方法では、まず、半導体基板３の一方面側に、ＣＶＤ（Chemical Vapor Deposition）法によって、ＳｉＯ２膜、ホウ素リン含有ケイ酸ガラス（ＢＰＳＧ）膜、ＴＥＯＳ（テトラエトキシシラン）膜等から構成される第１絶縁層４ａを厚さ１μｍ程度形成する。この第１絶縁層４ａ上に、スパッタ法によって、例えばアルミ膜などの導電膜を厚さ０．４５μｍ程度形成する。そして、この導電膜を、ホト・エッチングによりパターンニングし、第１配線層５ａ、５ｂを形成する。
【００２２】
次に、第１配線層５ａ、５ｂを覆うように、第２絶縁層４ｂをＣＶＤ法によって形成する。また、この第２絶縁層４ｂの表面を、ＣＭＰ（Chemical Mechanical Polishing）法によって平坦化し、第１絶縁層４ａ上における第２絶縁層４ｂの厚さが１μｍ程度となるようにする。そして、第２絶縁層４ｂをホト・エッチングによりパターニングし、キャパシタ素子２１を形成する予定の部位の第２絶縁層４ｂを除去する（第１配線層５ｂの一部を露出させる）（図２（Ａ））。
【００２３】
次に、この第２絶縁層４ｂ及び第１配線層５ｂ上に、スパッタ法によって、ＴａＮ膜やＴｉＮ膜などの導電膜３０を、２０ｎｍ程度形成する（図２（Ｂ））。なお、後述のパターンニング処理を行うことにより、この導電膜３０によって、第１導電膜１２と第２導電膜２２とが形成されるようになっている。また、この導電膜３０を形成する工程は、「半導体基板の所定の上面部の上方に、第１の導電膜と第１の導電膜と同一の導電材料からなる第２の導電膜を同時期に形成する工程」の一例に相当する。
【００２４】
そして、この導電膜３０の上に、Ｓｉ３Ｎ４などの窒化膜をＣＶＤ法により３０ｎｍ程度形成する。そして、この窒化膜をホト・エッチングによりパターンニングし、キャパシタ素子２１を形成する予定の部位であって導電膜３０上に、絶縁膜２４を形成する（すなわち、キャパシタ素子２１を形成する予定の部位の窒化膜を残すとともに、抵抗素子１１を形成する予定の部位の窒化膜を除去するようにパターンニングする）（図２（Ｃ））。なお、この窒化膜をパターンニングして、第１配線層５ｂ上に形成された絶縁膜２４は、キャパシタ素子２１の容量膜となる。
【００２５】
次に、赤外線ランプＲＴＡ（Rapidly Thermal Anneal）炉内にて、酸化雰囲気中でアニール処理を行い、導電膜３０の表面を酸化させて例えばＴａＮＯｘなどから構成される酸化膜１４を形成する（抵抗素子１１を形成する予定の部位であって絶縁膜２４が形成されていない導電膜３０の表面側に酸化膜１４を形成する）（図３（Ａ））。なお、導電膜３０の表面を酸化して酸化膜１４を形成することで、導電膜３０自体の膜厚は小さくなる。
【００２６】
次に、導電膜３０、酸化膜１４および絶縁膜２４を、抵抗素子１１とキャパシタ素子２１を形成するために、ホト・エッチングによりパターンニングする（図３（Ｂ））。そして、この上に、第３絶縁層６をＣＶＤ法により形成する。次に、この第３絶縁層６の表面を、ＣＭＰ法によって平坦化し、第２絶縁層４ｂ上における第３絶縁層６の厚さが１μｍ程度となるようにする（図３（Ｃ））。
【００２７】
次に、第３絶縁層６を、ホト・エッチングによりパターンニングし、ビアホール７ａを形成する。そして、このビアホール７ａ内に、ＣＶＤ法によってタングステンを堆積させ導電層３２を形成する。また、この導電層３２の表面を、ＣＭＰ法によって平坦化する（図４（Ｂ））。
【００２８】
次に、第３絶縁層６を、ホト・エッチングによりパターンニングし、抵抗素子１１の上部にビアホール７ｂ、７ｃを形成すると共に、キャパシタ素子２１の絶縁膜２４上に開口部９を形成する（図４（Ｃ））。そして、アルミ膜をスパッタ法により形成するとともに、このアルミ膜をホト・エッチングによりパターンニングし、第２配線層８及び第３導電膜２６を形成し、半導体装置１を製造することができる（図１）。
【００２９】
以上説明したように、本第１実施形態に係る半導体装置１によれば、高抵抗部１０と低抵抗部２０が同一基板上に形成された半導体装置１において、高抵抗部１０の一部（第１導電膜１２）と低抵抗部２０の第２導電膜２２とが同一の導電材料から構成されている。このため、高抵抗部１０の一部（第１導電膜１２）と低抵抗部２０の第２導電膜２２とが別材料で構成される半導体装置と比較して、製造工程を簡素化することができる。更に、高抵抗部１０は、第１導電膜１２の材料を酸化してなる酸化膜１４をさらに有し、低抵抗部２０の第２導電膜２２は、第１導電膜１２よりも厚く形成されている。この構成によれば、高抵抗部１０側の第１導電膜１２と低抵抗部２０側の第２導電膜２２を同一材料の膜としつつ、高抵抗部１０側をより高抵抗値に構成しやすくなる。
【００３０】
また、半導体基板３の上面部３ａの上方に、抵抗素子１１とキャパシタ素子２１とを備えている。そして、抵抗素子１１は、第１導電膜１２と酸化膜１４とを有し、キャパシタ素子２１は、第２導電膜２２と、第２導電膜２２上に形成される絶縁膜２４と、絶縁膜２４上に形成される第３導電膜２６とを有している。
このように、同一の半導体基板３上に、抵抗素子１１とキャパシタ素子２１が形成され、抵抗素子１１の一部とキャパシタ素子２１の一部（キャパシタ素子２１の下部電極）に、同一材料（第１導電膜１２と第２導電膜２２）が用いられている場合でも、上記構成を採用することで、抵抗素子１１では比較的高い抵抗値を得ることができ、また、キャパシタ素子２１の下部電極では、比較的低い抵抗値を得ることができる。
【００３１】
また、キャパシタ素子２１の第２導電膜２２と第３導電膜２６との間に介在する絶縁膜２４が、窒化膜を主体として構成されている。このように、キャパシタ素子２１の容量膜として機能する絶縁膜２４が、半導体装置の分野において広く用いられ、また、比較的安価な窒化膜を主体とした材料から構成されているので、製造コストを抑えることができる。
【００３２】
また、本第１実施形態に係る半導体装置１の製造方法では、半導体基板３の所定の上面部３ａの上方に、第１導電膜１２（高抵抗部１０の一部）と第１導電膜１２と同一の導電材料からなる低抵抗部２０の第２導電膜２２を同時期に形成するようにしているので、製造工程の簡略化を図ることができる。さらに、第２導電膜２２上に窒化膜（絶縁膜２４）を形成した後、第１導電膜１２を酸化させて酸化膜１４を形成するようにしている。このため、高抵抗部１０の一部と低抵抗部２０とを同質材料で形成しても、低抵抗部２０の抵抗値は比較的低くすることができ、また、高抵抗部１０の抵抗値は比較的高くすることができる。
【００３３】
［第１実施形態の第１変形例］
次に、本発明の第１実施形態における第１変形例について、図５を参照して説明する。第１変形例では、上述の第１実施形態における半導体装置１において、キャパシタ素子の構成が主に異なる。したがって、第１実施形態の構成と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００３４】
本第１変形例の半導体装置１０１では、図５に示すように、さらに第３絶縁層６の表面からキャパシタ素子１２１の第２導電膜２２まで貫通するビアホール７ｄが形成されている。そして、このビアホール７ｄ内には導電層３２が埋め込まれており、第２導電膜２２と導通するようになっている。また、キャパシタ素子１２１の第２導電膜２２は、抵抗素子１１の第１導電膜１２と略面一となるように配置されている。このような構成においても、上記第１実施形態と同様の効果を奏することができる。
【００３５】
［第１実施形態の第２変形例］
次に、本発明の第１実施形態における第２変形例について、図６を参照して説明する。第２変形例では、上述の第１実施形態における半導体装置１において、キャパシタ素子の構成が主に異なる。したがって、第１実施形態の構成と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００３６】
本第２変形例の半導体装置２０１では、図６に示すように、第３絶縁層６の表面からキャパシタ素子１２１の第２導電膜２２まで貫通するビアホール７ｄ、７ｅが形成されている。また、ビアホール７ｄ内には導電層３２が埋め込まれており、第２導電膜２２（すなわち、キャパシタ素子２２１の下部電極）と導通するようになっている。ビアホール７ｅ内には、第２配線層８が埋め込まれており、第３導電膜２６（すなわち、キャパシタ素子２２１の上部電極）と導通するようになっている。なお、第３導電膜２６は、例えば、ＴａＮ膜やＴｉＮ膜などから構成されていてもよく、第２配線層８と同一の導電材料から構成されていてもよい。また、キャパシタ素子２２１の第２導電膜２２は、抵抗素子１１の第１導電膜１２と略面一となるように配置されている。このような構成においても、上記第１実施形態と同様の効果を奏することができる。
【００３７】
［第１実施形態の第３変形例］
次に、本発明の第１実施形態における第３変形例について、図７を参照して説明する。第３変形例では、上述の第１実施形態における半導体装置１において、キャパシタ素子の構成が主に異なる。したがって、第１実施形態の構成と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００３８】
本第３変形例の半導体装置３０１では、図７に示すように、第３絶縁層６の表面からキャパシタ素子１２１の第２導電膜２２まで貫通するビアホール７ｆ、７ｇ、７ｈ、７ｉが形成されている。そして、これら、ビアホール７ｆ、７ｇ、７ｈ、７ｉが内には導電層３２が埋め込まれており、第３導電膜２６（すなわち、キャパシタ素子３２１の上部電極）と導通するようになっている。このような構成においても、上記第１実施形態と同様の効果を奏することができる。
【００３９】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００４０】
上記実施形態では、第３絶縁層６にビアホール７ａ、７ｂ、７ｃを設けた構成としたが、特にこれに限定されず、ビアホールを設けない構成としてもよい。また、ビアホールの数は特に限定されない。
【００４１】
上記実施形態では、キャパシタ素子２１の絶縁膜２４が窒化膜を主体として構成された例を示したが、絶縁膜２４の材質は特に限定されない。
【００４２】
上記実施形態では、抵抗素子１１およびキャパシタ素子２１を備えた構成としたが、特にこれに限定されない。
【符号の説明】
【００４３】
１、１０１、２０１、３０１…半導体装置
３…半導体基板
３ａ…上面部
１０…高抵抗部（第１抵抗部）
１１…抵抗素子
１２…第１導電膜（第１の導電膜）
１４…酸化膜
２０…低抵抗部（第２抵抗部）
２１、１２１、２２１、３２１…キャパシタ素子
２２…第２導電膜（第２の導電膜）
２４…絶縁膜
２６…第３導電膜（第３の導電膜）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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