(57)【要約】【課題】抵抗変化層に固体電解質を用いると、スイッチ素子の動作電圧にばらつきが生じる。【解決手段】抵抗変化素子は、固体電解質層と、上記固体電解質層をはさんで配置している第１の電極と第２の電極とを有し、上記第１の電極は、上記固体電解質層中にイオンとして固溶する金属原子を主成分として含み、上記金属原子は結晶構造を構成し、上記固体電解質層との界面は、上記結晶構造の一の結晶面を主構成要素として含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
固体電解質層と、
前記固体電解質層をはさんで配置している第１の電極と第２の電極とを有し、
前記第１の電極は、前記固体電解質層中にイオンとして固溶する金属原子を主成分として含み、前記金属原子は結晶構造を構成し、前記固体電解質層との界面は、前記結晶構造の一の結晶面を主構成要素として含む
抵抗変化素子。
【請求項２】
前記結晶構造は面心立方構造である、請求項１に記載の抵抗変化素子。
【請求項３】
前記一の結晶面は、面心立方構造における（１１１）面である、請求項１又は請求項２に記載の抵抗変化素子。
【請求項４】
前記金属原子は銅原子であり、前記第１の電極はＣｕ単体、又はＡｌ、Ｓｉ、Ｔｉ、Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｚｎ、Ｇｅ、Ｎｂ、Ｓｎ、Ｈｆから選ばれる少なくとも１種類の元素が銅に添加された合金である、請求項１乃至請求項３のいずれか一項に記載の抵抗変化素子。
【請求項５】
前記元素は、濃度が０．０１％以上２０％以下のＡｌ、濃度が０．０１％以上８％以下のＳｉ、濃度が０．０１％以上０．５％以下のＴｉ、濃度が０．０１％以上０．０３％以下のＣｒ、濃度が０．０１％以上３５％以下のＭｎ、濃度が０．０１％以上１．５％以下のＣｏ、濃度が０．０１％以上５０％以下のＮｉ、濃度が０．０１％以上３５％以下のＺｎ、濃度が０．０１％以上１０％以下のＧｅ、濃度が０．０１％以上０．２％以下のＮｂ、濃度が０．０１％以上１０％以下のＳｎ、濃度が０．０１％以上０．１％以下のＨｆである、請求項４に記載の抵抗変化素子。
【請求項６】
前記第１の電極は、絶縁層に開口されたビアホール内に、前記絶縁層下部の金属配線上に接触して配置したビアプラグを構成する、請求項１乃至請求項５のいずれか一項に記載の抵抗変化素子。
【請求項７】
前記第１の電極は、絶縁層に形成された配線を構成する、請求項１乃至請求項５のいずれか一項に記載の抵抗変化素子。
【請求項８】
前記第１の電極は、絶縁層上に前記金属原子を層状に堆積した後、配線状及び柱状のいずれか一方の形状に形成された、請求項１乃至請求項５のいずれか一項に記載の抵抗変化素子。
【請求項９】
第１の電極を形成し、
前記第１の電極に接して固体電解質層を形成し、
前記固体電解質層の前記第１の電極と反対側の面に第２の電極を形成し、
前記第１の電極は、前記固体電解質層中にイオンとして固溶する金属原子を主成分として含み、前記金属原子は結晶構造を構成し、前記固体電解質層との界面は、前記結晶構造の一の結晶面を主構成要素として含む
抵抗変化素子の形成方法。
【請求項１０】
前記第１の電極の形成は、スパッタリング法により前記金属原子を堆積することにより行う、請求項９に記載の抵抗変化素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化素子及びその形成方法に関し、特に抵抗変化層として固体電解質層を用いた抵抗変化素子及びその形成方法に関する。
【背景技術】
【０００２】
半導体デバイス（特にシリコンデバイス）は、微細化（スケーリング則：Mooreの法則）によってデバイスの集積化・低電力化が進められ、３年で４倍のペースで開発が進められてきた。近年、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のゲート長は２０ｎｍ以下となり、リソグラフィプロセスのコスト（装置価格及びマスクセット価格）が高騰し、デバイス寸法の物理的限界（動作限界・ばらつき限界）に近づいている。そのため、これまでのスケーリング則とは異なるアプローチによるデバイス性能の改善が求められている。
【０００３】
半導体装置上の銅多層配線内部に形成される機能素子としては、例えば抵抗変化型不揮発素子（以下「抵抗変化素子」という。）やキャパシタ（容量素子）等がある。
【０００４】
ロジックＬＳＩ（Large Scale Integrated circuit）上に混載するキャパシタとしては、エンベデッドＤＲＡＭ（Dynamic Random Access Memory）や、デカップリングキャパシタなどがある。これらのキャパシタを銅配線上に搭載することで、キャパシタの大容量化や小面積化が実現可能になる。
【０００５】
一方、ゲートアレイとスタンダードセルの中間的な位置づけとしてＦＰＧＡ（Field Programmable Gate Array）と呼ばれるデバイスが開発されている。これは顧客自身がチップの製造後に任意の回路構成を行うことを可能とするものである。プログラマブル素子として、抵抗変化素子等を配線接続部に介在させ、顧客自身が任意に配線の電気的接続をすることができるようにしたものである。このような半導体装置を用いることにより、回路の自由度を向上させることができる。
【０００６】
抵抗変化素子としては、金属酸化物を用いたＲｅＲＡＭ（Resistive Random Access Memory）や、固体電解質を用いた固体電解質スイッチ素子などがある。
【０００７】
抵抗変化素子は、下部電極と上部電極によって抵抗変化層を挟んだ３層構造を有しており、両電極間に電圧を印加することによって抵抗変化層の抵抗変化が生じる現象を利用している。既に１９５０〜１９６０年代から、このような電圧の印加により抵抗変化が生じる現象について研究されており、現在までに様々な金属酸化物を用いた抵抗変化層における抵抗変化現象が報告されている。例えば、非特許文献１及び非特許文献２には、酸化ニッケル（ＮｉＯ）を用いた抵抗変化素子が報告されている。
【０００８】
抵抗変化層として固体電解質を用いた固体電解質スイッチ素子の研究についても、１９９０年代後半からいくつか報告されており、様々な固体電解質材料による抵抗変化現象が確認されている。例えば、非特許文献３及び非特許文献４には、カルコゲナイド化合物を用いた抵抗変化現象が報告されている。
【０００９】
固体電解質スイッチ素子とは、固体電解質を２つの電極で挟んだ構造を有する素子である。例えば高抵抗のオフ状態にある固体電界スイッチ素子の一方の電極に負電圧を印加すると、他方の電極を構成する金属原子がイオン化して固体電解質中に溶出し、金属架橋が形成される。この金属架橋により２つの電極が電気的に接続されるので、スイッチが低抵抗のオン状態に変化する。この電圧印加によってオフ状態からオン状態へ変化させる動作をセットと呼ぶ。一方、上記オン状態において一方の電極に正電圧を印加すると、上記金属架橋が固体電解質中へ溶解し、２つの電極が電気的に絶縁されるので、スイッチが高抵抗のオフ状態に変化する。この正電圧印加によってオン状態からオフ状態へ変化させる動作をリセットと呼ぶ。このように固体電解質スイッチ素子はこのオン状態とオフ状態の間を不揮発で、かつ繰り返し切り替える動作が可能であり、この特性を利用することによって不揮発性メモリ或いは不揮発性スイッチへの応用が可能になる。
【００１０】
このような抵抗変化素子を半導体装置の銅多層配線内部に形成する手法についても知られている。例えば、特許文献１、特許文献２及び非特許文献５には、ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）基板上の銅多層配線層内部に、銅配線そのものを金属イオンを固体電解質中へ供給する電極として用いた固体電解質スイッチ素子が報告されている。
【００１１】
また、オン状態のリテンション特性を改善する手法として、固体電解質層と銅電極或いは上部電極との界面に、薄い金属層或いは金属酸化物層を挿入する手法が特許文献３に開示されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２０１１−０９１３１７号公報
【特許文献２】国際公開第２０１０／０７９８１６号
【特許文献３】特開２０１１−２３８８７５号公報
【非特許文献】
【００１３】
【非特許文献１】J. F. Gibbons, et al., "Switching properties of thin NiO films", Solid-State Electronics, Vol.7, pp.785-790, 1964
【非特許文献２】D. C. Kim, et al., "Electrical observations of filamentary conductions for the resistive memory switching in NiO films", Applied Physics Letters, Vol.88, pp.202102, 2006
【非特許文献３】M. N. Kozicki, et al., "Information storage using nanoscale electrodeposition of metal in solid electrolytes", Superlattices and Microstructures, Vol.34, pp.459-465, 2003
【非特許文献４】R. Waser, et al., "Nanoionics-based resistive switching memories", Nature Materials, Vol.6, pp.833-840, 2007
【非特許文献５】M. Tada et. al., "Highly scalable nonvolatile TiOx/TaSiOy solid-electrolyte crossbar switch integrated in local interconnect for low power reconfigurable logic", IEEE IEDM Technical Digest, pp.493-496, 2009
【発明の概要】
【発明が解決しようとする課題】
【００１４】
近年、固体電解質スイッチ素子においても、動作電力低減の要請に応えるためにスイッチ動作のさらなる低電圧化が求められている。
【００１５】
しかしながら、複数の固体電解質スイッチ素子のセット動作を行う場合、素子ごとに金属架橋の形成に必要な印加電圧にばらつきが生じやすい。このため、セット動作を行うべき素子を全て動作不良なくオン状態に変化させるには、ばらつきに対応するためにセット電圧は十分高く設定しなければならない。
【００１６】
また、オン状態で形成されている金属架橋においても、セット電圧のばらつきに伴って太さのばらつきが発生していた。細く形成された金属架橋は熱的に破断しやすいため、オン状態を保持できず容易にオフ状態へ遷移する。低電圧動作化に伴って、このような動作不良が発生する頻度が増大しており、動作歩留まりの低下が問題となっていた。
【００１７】
本発明の目的は、上述した課題である、抵抗変化層に固体電解質を用いると、スイッチ素子の動作電圧にばらつきが生じる、という課題を解決する抵抗変化素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【００１８】
上述の目的を達成するため、本発明に係る抵抗変化素子は、固体電解質層と、固体電解質層をはさんで配置している第１の電極と第２の電極とを有し、第１の電極は、固体電解質層中にイオンとして固溶する金属原子を主成分として含み、金属原子は結晶構造を構成し、固体電解質層との界面は、結晶構造の一の結晶面を主構成要素として含む。
【００１９】
本発明に係る抵抗変化素子の形成方法は、第１の電極を形成し、第１の電極に接して固体電解質層を形成し、固体電解質層の第１の電極と反対側の面に第２の電極を形成し、第１の電極は、固体電解質層中にイオンとして固溶する金属原子を主成分として含み、金属原子は結晶構造を構成し、固体電解質層との界面は、結晶構造の一の結晶面を主構成要素として含む。
【発明の効果】
【００２０】
本発明の抵抗変化素子及びその形成方法によれば、固体電解質を抵抗変化層に用いたスイッチ素子の動作電圧のばらつきを抑制することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る固体電解質スイッチ素子の構造を説明するための断面図である。
【図２】本発明の第２の実施形態に係る２端子型固体電解質スイッチ素子の構造を説明するための部分断面図である。
【図３】本発明の第２の実施形態に係る２端子型固体電解質スイッチ素子の構造の形成方法を説明するための部分断面図である。
【図４】本発明の第２の実施形態に係る２端子型固体電解質スイッチ素子の構造の形成方法を説明するための部分断面図である。
【図５】本発明の第２の実施形態に係る２端子型固体電解質スイッチ素子の構造の形成方法を説明するための部分断面図である。
【図６】本発明の第３の実施形態に係る半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。
【図７】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図８】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図９】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１０】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１１】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１２】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１３】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１４】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１５】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１６】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１７】本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図１８】背景技術による半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子の構成を比較するための模式的に示した部分断面図である。
【図１９】本発明の第４の実施形態に係る半導体基板上の多層配線層内部に形成した３端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。
【図２０】本発明の第４の実施形態に係る３端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図２１】本発明の第４の実施形態に係る３端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図２２】本発明の第４の実施形態に係る３端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図２３】本発明の第４の実施形態に係る３端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図２４】本発明の第４の実施形態に係る３端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【図２５】本発明の第４の実施形態に係る３端子型固体電解質スイッチ素子の形成方法を説明するための模式的に示した部分断面図である。
【発明を実施するための形態】
【００２２】
以下、本発明に好適な実施形態に係る抵抗変化素子及びその形成方法について、図面を参照しながら詳細に説明する。本発明の実施形態について詳細に説明する前に、本願における用語の意味を説明する。
【００２３】
半導体基板とは、半導体装置が構成された基板や、単結晶基板、ＳＯＩ（Silicon On Insulator）基板やＴＦＴ（Thin Film Transistor）基板、液晶製造用基板などの基板も含む。よって、本実施形態における半導体基板上に形成された抵抗変化素子とは、半導体装置が構成された基板、単結晶基板、ＳＯＩ基板やＴＦＴ基板や、液晶製造用基板などの基板の上に形成された抵抗変化素子、半導体製造技術により製造される多層配線構造やこれに用いられる層間絶縁膜中に形成された抵抗変化素子を含むものとする。
【００２４】
プラズマＣＶＤ（Chemical Vapor Deposition）法とは、気体原料或いは液体原料を気化させて減圧下の反応室に連続的に供給し、プラズマエネルギーによって分子を励起状態にし、気相反応或いは基板表面反応などによって基板上に連続膜を形成する手法をいう。
【００２５】
化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法とは、多層配線形成プロセス中に生じるウェハ表面の凹凸を、研磨液をウェハ表面に流しながら回転させた研磨パッドに接触させて研磨することによって平坦化する方法である。溝に埋め込まれた余剰の銅（Ｃｕ）を研磨することによって埋め込み配線（ダマシン配線）を形成したり、層間絶縁膜を研磨したりすることで平坦化を行うために用いられる。
【００２６】
バリアメタルとは、配線を構成する金属元素が層間絶縁膜や下層へ拡散することを防止するために、配線の側面及び底面を被覆するバリア性を有する導電性膜をいう。例えば、配線を構成する材料がＣｕを主成分とする金属である場合には、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭窒化タングステン（ＷＣＮ）のような高融点金属やその窒化物等、又はそれらの積層膜が使用される。これらの膜は、ドライエッチング加工が容易であり、既存のＬＳＩ製造プロセスとの整合性が良い。
【００２７】
バリア絶縁膜とはＣｕ配線の上面に形成され、Ｃｕの酸化や絶縁膜中へのＣｕの拡散を防ぐ機能、及び加工時にエッチングストップ層としての役割を有する。例えば、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＮ膜、或いはこれらの積層膜などが用いられている。
【００２８】
また、本実施形態においては、Ｃｕを主成分とした合金を「Ａｌ０．５％添加Ｃｕ」のように記載することとする。例えば、「Ａｌ０．５％添加Ｃｕ」とは、Ｃｕを主成分とし、Ａｌを０．５％だけ添加した合金を指すものとする。
【００２９】
〔第１の実施形態〕
図１に、本発明の第１の実施形態に係る抵抗変化素子としての固体電解質スイッチ素子の構造を説明するための断面図を示す。本実施形態に係る固体電解質スイッチ素子は、固体電解質層３と、この固体電解質層３をはさんで配置している第１の電極と第２の電極であって、第１の電極の一例としての、半導体基板１上に形成された金属からなる下部電極２と、第２の電極の一例としての上部電極４とを有する。上記第１の電極の一例としての下部電極２は、上記固体電解質層３中にイオンとして固溶する金属原子を主成分として含み、この金属原子は結晶構造を構成し、上記固体電解質層３との界面は、上記結晶構造の一の結晶面を主構成要素として含む。
【００３０】
言い換えると、本実施形態に係る固体電解質スイッチ素子は、半導体基板１上に形成された金属からなる、第１の電極の一例としての下部電極２と、下部電極２の上面に隣接して形成された固体電解質層３と、固体電解質層３上に隣接して形成された、第２の電極の一例としての上部電極４、とを備えた構造を有する。下部電極２は、上部電極４との間に電圧を印加することで、構成する金属原子がイオン化して固体電解質層３中に金属架橋の形成或いは溶解を生じることが可能である。さらに、本実施形態の下部電極２は、結晶を構成する材料からなり、固体電解質層３に対し主に１種類の結晶面を配向させて接触している。
【００３１】
ここで、金属結晶表面における金属原子のイオン化エネルギーは結晶面によって異なる。発明者らが鋭意検討を行った結果、このイオン化エネルギーの違いに起因して、セット電圧が変化することを突き止めた。すわなち、下部電極２を構成する金属原子のイオン化に必要なエネルギーは、固体電解質層に接する結晶面によって異なる。これに起因して、複数の素子において、固体電解質層に接する結晶面が異なると、素子間でセット電圧のばらつきが生じることがわかった。この素子間におけるセット電圧のばらつきを低減するためには、固体電解質層３に対して１種類の結晶面を配向させて接触することが有効である。また、このセット動作に必要な印加電圧のばらつきが抑制されることによって、固体電解質層３中に形成された金属架橋太さのばらつきも小さくなる。その結果、セット動作を行うべき素子全てにおいて、熱的な破断が生じえないサイズの金属架橋を形成するための、セット電圧を低減することが可能になる。
【００３２】
また、下部電極２の材料は、Ｃｕが主成分であることが好ましい。これは、ＣｕはＬＳＩの多層配線において一般的に用いられている材料であり、電極形成が容易であるためであり、また、電圧印加による固体電解質層３中へのＣｕイオンの溶出ならびに回収の制御を容易に行うことができるためである。
【００３３】
また、この下部電極２の材料は、Ｃｕ単体でも良いが、エレクトロマイグレーション耐性の向上、結晶相の安定化、或いは結晶配向性の向上という観点から、Ｃｕを主成分とし、Ａｌ、Ｓｉ、Ｔｉ、Ｃｒ、Ｍｎ、Ｃｏ、Ｎｉ、Ｚｎ、Ｇｅ、Ｎｂ、Ｓｎ、Ｈｆから選ばれる少なくとも１種類の元素が添加された合金であっても良い。
【００３４】
また、下部電極２の材料に、上述のＣｕ単体、或いはＣｕを主成分とした合金を用いる場合、その結晶相は面心立方構造であることが好ましい。これは、Ｃｕ単体、上述のＣｕを主成分とした合金においては、面心立方構造が熱力学的に安定な結晶相であるためである。面心立方構造以外の結晶構造は不安定相であるため、抵抗変化素子の製造工程中に保持すること、及び１種類の結晶面を支配的に配向させることは困難である。
【００３５】
また、上述のＣｕ単体、或いはＣｕを主成分とした合金を用いる場合、下部電極２は固体電解質層に対し、主に面心立方構造（１１１）面を配向させて接触することがより好ましい。面心立方構造においては、（１１１）面が最密原子面であり、表面エネルギーが最小となる最安定面であることが知られている。このように主に面心立方構造（１１１）面を配向させて固体電解質層３に対して接触させることで、表面ラフネスの増加を抑えた平坦な下部電極２の表面が容易に得られるほか、セット動作に必要な印加電圧のばらつきを抑制することができる。
【００３６】
また、下部電極２は、Ｃｕを主成分とする合金を用いた場合、添加される元素は、各元素において面心立方構造を安定的に保持できる固溶体を形成する組成上限以下の範囲で含まれることが好ましい。すなわち、Ａｌが０．０１％〜２０％、Ｓｉが０．０１％〜８％、Ｔｉが０．０１％〜０．５％、Ｃｒが０．０１％〜０．０３％、Ｍｎが０．０１％〜３５％、Ｃｏが０．０１％〜１．５％、Ｎｉが０．０１％〜５０％、Ｚｎが０．０１％〜３５％、Ｇｅが０．０１％〜１０％、Ｎｂが０．０１％〜０．２％、Ｓｎが０．０１％〜１０％、Ｈｆが０．０１％〜０．１％の組成範囲でそれぞれ含まれることが好ましい。
【００３７】
固溶体を形成しない組成においては、熱力学的な不安定性から相分離により複数の結晶相が混在してしまうことになる。また、各添加元素について、熱力学的には特定の組成において単一の結晶相で存在しうるが、その場合も、１種類の結晶面配向を安定して得ることは困難である。
【００３８】
また、下部電極２の材料に、上述のＣｕ単体、或いはＣｕを主成分とした合金を用いる場合、下部電極２は、スパッタリング法によりＣｕ単体、或いはＣｕを主成分とした合金からなる金属層を堆積し、一般的なめっきプロセスにより金属膜を成膜した後、ＣＭＰ法によって余分な金属膜を削り取ることで形成することもできるが、めっきプロセスを行わず、スパッタリング法及びＣＭＰ法で下部電極２を形成することがより好ましい。
【００３９】
スパッタリング法において、スパッタリング条件を調整して下部電極２を形成することにより、Ｃｕ単体、或いはＣｕを主成分とした合金を用いる場合、下部電極２を主に面心立方構造の（１１１）面に配向させて形成することができる。一般的に、絶縁膜内にＣｕを主成分とした金属配線或いはビアプラグを形成するには、埋め込み性確保の観点から、スパッタリング法によりＣｕを主成分とするシード層を薄く堆積した後、めっきプロセスにてＣｕを埋め込むダマシン法が用いられるが、めっきプロセスを省略することにより、工程数を削減することができるほか、めっきプロセスにより、下部のスパッタリング法により堆積したシード層の結晶配向が乱され、結晶粒がランダム配向化されるのを防止することができる。
【００４０】
また、スパッタリング法により下部電極２となる金属層を堆積後、不活性ガス雰囲気、或いはＨ２等を含む還元雰囲気にてアニール処理を行うことにより、金属層内での結晶粒の成長が促進されることで、面心立方構造（１１１）面の配向性が向上し、かつ（１１１）面に配向した単一の面心立方構造結晶粒上に複数の固体電解質スイッチ素子を形成することができる。
【００４１】
なお、下部電極２がＣｕを主成分とする金属からなることは、透過型電子線顕微鏡（ＴＥＭ）観察、及びエネルギー分散型Ｘ線分光法により、その構成元素及び組成を確認することができる。また、面心立方構造（１１１）面配向性についても、ＴＥＭ観察及びＴＥＭ観察に付随した制限視野回折法により確認することができる。
【００４２】
本実施形態の固体電解質スイッチ素子によれば、上述したように動作電圧ばらつきを抑制できる。
【００４３】
一方、特許文献３の開示によれば、オン状態のリテンション特性が改善されるとされているが、ここで用いられる金属層或いは金属酸化物層がどのようにリテンション特性の改善に寄与するのかが十分に解明されておらず、特性向上の指針は得られていない。これに対し、本発明の本実施形態によれば、表面エネルギーが最小となる最安定面である、面心立方構造の（１１１）面を主に配向させて固体電解質層３に対して接触させることにより、スイッチ素子のオン状態のリテンション特性を改善できる。
【００４４】
〔第２の実施形態〕
次に、本発明の第２の実施形態に係る２端子型固体電解質スイッチ素子及びその形成方法について、図面を参照して説明する。
【００４５】
＜構造＞
図２は、本発明の第２の実施形態に係る２端子型固体電解質スイッチ素子の構造を説明するための部分断面図である。本実施形態に係る２端子型固体電解質スイッチ素子は、ビアプラグ５と、固体電解質層３と、上部電極４と、からなる。
【００４６】
金属配線７は、半導体基板１上に、絶縁膜６内に埋め込まれて設置されている。金属配線７を設置することにより、固体電解質スイッチ素子をＭＯＳＦＥＴなど多様な周辺回路に電気的に接続することができる。金属配線７の材料は、例えば、Ｃｕである。絶縁膜６の材料は、ＳｉＯ２、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣＨ、及びそれらの積層等を用いることができる。
【００４７】
ビアプラグ５は、固体電解質スイッチ素子において下部電極として機能する。ビアプラグ５は、半導体基板１上の絶縁層６に形成されたビアホール内に、下部において金属配線７上面に接触して形成されている。本実施形態の下部電極として機能するビアプラグ５は結晶質となる材料からなる。さらに、ビアプラグ５の上部の固体電解質層３に対し、主に１種類の結晶面を配向させて接触する。ビアプラグ５には、例えば、面心立方構造であるＡｌ０．５％添加Ｃｕを用いることができる。この場合、ビアプラグ５は上部の固体電解質層３に対し、主に（１１１）面を配向して接触する。
【００４８】
また、構成原子が絶縁膜６中へ拡散するのを防止する目的で、ビアプラグ５の側壁及び底面をバリア性を有する導電性膜で被覆することができる（図示無し）。ビアプラグ５にＣｕを主成分とする金属を用いた場合、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
【００４９】
ビアプラグ５は図２においては垂直な側壁を有する形状で示されるが、図３に示すビアホール８内へのビアプラグ５の材料の埋め込み性を確保する観点から、側壁は垂直を０°とすると、６０°以下の角度に傾斜したテーパー形状であっても良い。バリア性を有する導電性膜を含めたビアプラグ５の形状は、例えば、高さが８０ｎｍ、底面直径が１００ｎｍ、上面直径が１４０ｎｍである。
【００５０】
＜形成方法＞
次に、本実施形態に係る２端子型固体電解質スイッチ素子の形成方法について、図３〜図５及び前述した図２を用いて説明する。
【００５１】
まず、図３に示すように、半導体基板１上に形成された絶縁膜６の一部にビアホール８を開口し、絶縁膜６内に埋め込まれて設置された金属配線７上面の一部を露出させる。ここで、絶縁膜６の一部にビアホール８を開口し、金属配線７上面の一部を露出させる工程は、金属配線７にＣｕを主成分とする金属を用いる場合、当該技術分野における一般的なドライエッチング手法を用いて実施することができる。ビアホール８の高さは、絶縁膜６表面から金属配線７上面までの距離に等しいが、後述するＣＭＰ処理により減少する。したがって、所望のビアプラグ５の高さ、及びＣＭＰ処理による過剰研磨厚がそれぞれ、例えば８０ｎｍ、３０ｎｍである場合、ビアホール８の高さは、１１０ｎｍとすればよい。
【００５２】
次に、図４に示すように、開口したビアホール８を含む絶縁膜６上に、面心立方構造であるＣｕが主成分であり、下部電極となる金属膜９を、主に（１１１）面を配向させて堆積する。金属膜９は、例えば、Ａｌ０．５％添加Ｃｕが用いられる。
【００５３】
ここで、金属膜９の材料としてＣｕを主成分とする金属を用いる場合、ビアホール８内へ十分に埋め込む目的で、金属膜９の膜厚はビアホール高さよりも十分に厚く設定することが好ましい。ここでは、金属膜９の膜厚は、例えば、２００ｎｍである。
【００５４】
また、金属膜９の材料としてＣｕを主成分とする金属を用いる場合、構成原子が絶縁膜６中へ拡散するのを防止する目的で、金属膜９を堆積する前に、下部電極の側壁及び底面をバリア性を有する導電性膜で被覆することができる（図示無し）。導電性膜は、例えばＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）積層膜である。
【００５５】
前述の導電性膜、及び金属膜９は、当該技術分野における一般的なスパッタリング装置を用いて堆積することができる。金属膜９がＡｌ０．５％添加Ｃｕからなる場合、ＤＣスパッタリングにより、Ａｌ０．５％添加Ｃｕをターゲットとして、基板温度は室温、スパッタパワー１．４ｋＷ、Ａｒ流量２０ｓｃｃｍ、圧力０．２７Ｐａの条件を用いることで、面心立方構造であり、かつ主に（１１１）配向したＡｌ０．５％添加Ｃｕからなる膜厚２００ｎｍの金属膜９を堆積することができる。
【００５６】
次に、アニール処理を行った後、図５に示すように、ビアプラグ５の部分以外の金属膜９を、ＣＭＰ法により除去する。
【００５７】
ここで、金属膜９のアニール処理は、例えば、Ｎ２及びＨ２の混合ガス雰囲気において１５０℃で３０分間行われる。このアニール処理により、金属膜９内での結晶粒の成長が促進され、面心立方構造（１１１）面の配向性が向上し、かつ（１１１）面配向した単一の面心立方構造結晶粒上に複数の固体電解質スイッチ素子を形成することができる。
【００５８】
また、金属膜９のＣＭＰ法による除去では、Ｃｕを主成分とする金属からなる金属膜９（２００ｎｍ）と、ＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）積層からなる導電体膜を削り取る。この際、ビアプラグ５以外の絶縁膜６上面に堆積した余分な金属膜９或いは上述した導電体膜を完全に除去する目的で、過剰に研磨を行う。この過剰研磨厚は、例えば、３０ｎｍである。
【００５９】
このとき、金属膜９及び上述した導電体膜のＣＭＰ法では、一般的な、コロイダルシリカ、或いはセリア系のスラリーを研磨材として用いて、研磨することができる。
【００６０】
最後に、図５に示した構造体表面に、固体電解質層３及び上部電極４を形成することで、図２に示した２端子型固体電解質スイッチ素子が得られる。
【００６１】
本実施形態では、第１の実施形態における下部電極２が絶縁膜内に形成されたビアプラグ５の形態を有する固体電解質スイッチ素子について説明した。しかしながら、固体電解質スイッチ素子の下部電極２の形状は、これに限定されるものではない。下部電極２は、例えば、絶縁膜の一部に加工形成された配線溝内に形成された配線の形態であっても良い。この場合、本実施形態において説明した、ビアプラグ５を下部電極２とした固体電解質スイッチ素子と同様の形成方法を用いることができる。
【００６２】
さらに、下部電極２は、絶縁膜上に下部電極２となる層を堆積後、配線状、或いは柱状にパターンエッチング加工された形態であっても良い。
【００６３】
本実施形態を適用することで、固体電解質スイッチの微細化及び高密度な集積化が可能になり、セット電圧及びそのばらつき低減し、かつオン状態の保持特性を改善した固体電解質スイッチ素子を作製することが可能になる。
【００６４】
〔第３の実施形態〕
次に、本発明の第３の実施形態に係る２端子型固体電解質スイッチ素子及びその形成方法について、図面を参照して説明する。
【００６５】
＜構造＞
図６は、本発明の第３の実施形態に係る半導体基板上の多層配線層内部に形成した２端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。本実施形態における固体電解質スイッチ素子１２４は主に、第１ビアプラグ１１０と、固体電解質層１２１と、第１上部電極１２２と、第２上部電極１２３と、からなる。本実施形態では、第１ビアプラグ１１０が前述した図１の下部電極２に相当する。
【００６６】
また、本実施形態により形成した固体電解質スイッチ素子１２４において、第１上部電極１２２、第２上部電極１２３の積層体上に第２ハードマスク膜１２５及び第３ハードマスク膜１２６が形成されている。固体電解質層１２１、第１上部電極１２２、第２上部電極１２３、第２ハードマスク膜１２５、第３ハードマスク膜１２６は積層構造をなしており、この積層構造の側面と第１バリア絶縁膜１１１上は、保護絶縁膜１２７で覆われている。
【００６７】
第１配線１０６は、第２層間絶縁膜１０３及び第１キャップ絶縁膜１０４に形成された配線溝に第１バリアメタル１０５を介して埋め込まれた配線である。第１ビアプラグ１１０と第１配線１０６とは、第１バリア絶縁膜１０７の開口部にて第２バリアメタル１０９を介して接続されている。第１配線１０６には、例えば、Ｃｕが用いられる。
【００６８】
第１バリアメタル１０５はバリア性を有する導電性膜であり、第１配線１０６に含まれる金属が第１層間絶縁膜１０２及び第２層間絶縁膜１０３、第１キャップ絶縁膜１０４などへ拡散することを防止するために、配線の側面及び底面を被覆している。第１バリアメタル１０５には、例えば、第１配線１０６がＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
【００６９】
第１ビアプラグ１１０は、第１バリア絶縁膜１０７及び第１ビア層間絶縁膜１０８に形成された配線溝に第２バリアメタル１０９を介して埋め込まれた形態である。本実施形態の第１ビアプラグ１１０は、固体電解質スイッチ素子１２４の下部電極を構成する。本実施形態の下部電極として機能するビアプラグ５は結晶質となる材料からなる。また、第１ビアプラグ１１０は、第２バリアメタル１０９を介して第１配線１０６と電気的に接続されている。第１ビアプラグ１１０の形状は、側壁が垂直である円柱状であっても良いが、垂直を０°とすると、６０°以下の角度に傾斜したテーパー形状であっても良い。第１ビアプラグ１１０は、Ｃｕを主成分とする金属材料で構成することができ、例えば、Ｃｕが用いられ、かつ面心立方構造を有し、主に（１１１）面配向して固体電解質層１２１と接続している。
【００７０】
第２バリアメタル１０９は第１バリアメタル１０５と同様のバリア性を有する導電性膜であり、第１ビアプラグ１１０に含まれる金属が第１バリア絶縁膜１０７及び第１ビア層間絶縁膜１０８へ拡散することを防止するために、第１ビアプラグ１１０の側面及び底面を被覆している。第２バリアメタル１０９には、例えば、第１ビアプラグ１１０がＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
【００７１】
固体電解質スイッチ素子１２４は、第１ビアプラグ１１０がＣｕを主成分とする金属材料で構成されている場合には、第１ビアプラグ１１０中のＣｕ原子をイオン化して固体電解質層１２１中へ溶出させる目的で、第１ビアプラグ１１０自身を下部電極として用いることができる。固体電解質層１２１と第１ビアプラグ１１０とは、第２バリア絶縁膜１１１の開口部にて接続されている。このとき、固体電解質層１２１と接続する第１ビアプラグ１１０の幅は、第２バリア絶縁膜１１１の開口部の直径よりも大きいことが好ましい。
【００７２】
第２配線１３３は、第３層間絶縁膜１２９及び第２キャップ絶縁膜１３０に形成された配線溝に第３バリアメタル１３１を介して埋め込まれた配線である。第２配線１３３は、第２ビアプラグ１３２と一体になっている。第２ビアプラグ１３２は、保護絶縁膜１２７、第３ハードマスク膜１２６及び第２ハードマスク膜１２５に形成された下穴に第３バリアメタル１３１を介して埋め込まれている。第２ビアプラグ１３２は、第３バリアメタル１３１を介して第２上部電極１２３と電気的に接続されている。第２配線１３３及び第２ビアプラグ１３２には、例えば、Ｃｕが用いられる。
【００７３】
第３バリアメタル１３１は、第２配線１３３及び第２ビアプラグ１３２に含まれる金属が第２ビア層間絶縁膜１２８、第３層間絶縁膜１２９、第２キャップ絶縁膜１３０へ拡散することを防止する。第１バリアメタル１０５と同様のバリア性を有する導電性膜であり、第２配線１３３及び第２ビアプラグ１３２の側面及び底面を被覆している。バリアメタル１３０には、例えば、第２配線１３３及び第２ビアプラグ１３２がＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
【００７４】
第３バリアメタル１３１は、接触抵抗を低減する観点から、第２上部電極１２３と同一材料であることが好ましい。例えば、第３バリアメタル１３１がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極１２３に用いることが好ましい。
【００７５】
第３ハードマスク膜１２６は、第２ハードマスク膜１２５をエッチングする際のハードマスクとなる膜である。第２ハードマスク膜１２５は、第３ハードマスク膜１２６と異なる種類の膜であることが好ましく、例えば、第２ハードマスク膜１２５がＳｉＣＮ膜であれば、第３ハードマスク膜１２６にＳｉＯ２膜を用いることが可能である。
【００７６】
保護絶縁膜１２７は、側面が露出した固体電解質スイッチ素子１２４にダメージを与えることなく、さらに固体電解質スイッチ素子１２４から第２ビア層間絶縁膜１２８への構成原子の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜１２７には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることが可能である。
【００７７】
＜形成方法＞
次に、本実施形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子の形成方法について、図７〜図１７及び前述の図６を用いて説明する。図７〜図１７及び図６は、本発明の第３の実施形態に係る半導体基板上の多層配線層内部の２端子型固体電解質スイッチ素子の形成方法の１例を説明するための図であり、素子の断面が工程順に模式的に示されている。
【００７８】
まず、半導体基板１０１上に第１層間絶縁膜１０２、第２層間絶縁膜１０３及び第１キャップ絶縁膜１０４を順に形成する。ここで言う半導体基板１０１は、半導体基板そのものであっても良く、基板表面に半導体素子（図示せず）が形成されている基板であっても良い。例えば、第１層間絶縁膜１０２は膜厚３００ｎｍのＳｉＯ２膜であり、第２層間絶縁膜１０３は膜厚１５０ｎｍのＳｉＯＣＨ膜であり、第１キャップ絶縁膜１０４は膜厚１００ｎｍのＳｉＯ２膜である。
【００７９】
続いて、リソグラフィ法を用いて、第１キャップ絶縁膜１０４、第２層間絶縁膜１０３、及び第１層間絶縁膜１０２に配線溝を形成する。このリソグラフィ法では、第１キャップ絶縁膜１０４の上に所定のパターンのレジストを形成するフォトレジスト形成処理、積層された膜に対してレジストをマスクにして異方性エッチングを行うドライエッチング処理、及びエッチングにより配線溝を形成した後にレジストを除去する処理を含む。
【００８０】
その後、配線溝に第１バリアメタル１０５を介して金属を埋め込んで第１配線１０６を形成する。第１バリアメタル１０５の積層構造は、例えば、ＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）である。第１配線１０６の材料は、例えば、Ｃｕである。
【００８１】
続いて、第１配線１０６を含む第１キャップ絶縁膜１０４上に第１バリア絶縁膜１０７を形成する。第１バリア絶縁膜１０７は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。次に、第１バリア絶縁膜１０７上に第１ビア層間絶縁膜１０８を形成する（図７）。
【００８２】
第１ビア層間絶縁膜１０８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第１バリア絶縁膜１０７とは異なる材料であることが好ましい。ここでは、第１ビア層間絶縁膜１０８として、例えば、ＳｉＯ２膜を用いる。第１ビア層間絶縁膜１０８の堆積膜厚は、第１ビアプラグの形成後の高さを、例えば８０ｎｍとする場合、後述するエッチバック及びＣＭＰ処理による膜厚減少を考慮して、１４５ｎｍである。
【００８３】
続いて、所定の開口部パターンを有するフォトレジスト（図示せず）を第１ビア層間膜１０８上に形成し、フォトレジストをマスクにしてドライエッチングを行って第１ビア層間絶縁膜１０８にビアホールパターンを転写する。その後、Ｏ２プラズマアッシング等によってフォトレジストを剥離する。第１ビア層間絶縁膜１０８をマスクとして、第１ビア層間絶縁膜１０８のビアホール底部に露出している第１バリア絶縁膜１０７をエッチバックすることにより、ビアホールを第１配線１０６の上面にまで到達させる。この第１バリア絶縁膜１０７のエッチバックには、反応性ドライエッチングを用いる。このビアホールを形成した後、ビアホール底部の第１配線１０６表面を、有機溶剤、或いはＨ２又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する。こうして、ビアホール底部において清浄な第１配線１０６表面を得る（図８）。
【００８４】
図７から図８の順に示した構造を形成するまでをステップＡ１とする。ステップＡ１において、第１ビア層間絶縁膜１０８のビアホールを形成する際の反応性ドライエッチングは、例えばＣＦ４／Ａｒのガス流量＝１４０／３００ｓｃｃｍ、圧力６．７Ｐａ、ソースパワー１２００Ｗ、基板バイアスパワー７００Ｗの条件で行うことができる。ソースパワーを低下、又は基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、第１ビア層間絶縁膜１０８及び第１バリア絶縁膜１０７の各側壁を傾斜したテーパー形状にすることができ、例えば、垂直を９０°とすると、３０°程度の角度に傾斜することができる。
【００８５】
また、ステップＡ１において、第１バリア絶縁膜１０７を貫通し第１配線１０６の上面に達するビアホールを形成する際のエッチバックは、第１バリア絶縁膜１０７がＳｉＮ膜或いはＳｉＣＮ膜である場合、ＣＦ４を含むプラズマを用いることで行うことができる。このとき、第１ビア層間絶縁膜１０８についてもエッチングされ、ビアホール底の第１バリア絶縁膜１０７の残膜約２０ｎｍに対して、例えば３５ｎｍ相当のエッチングが行われる場合、第１ビア層間絶縁膜１０８の残膜厚は１１０ｎｍとすることができる。この３５ｎｍ相当のエッチングは、約８０％のオーバーエッチングに相当する。
【００８６】
次に、第１ビア層間絶縁膜１０８上、及び第１バリア絶縁膜１０７に形成されたビアホール内に、第２バリアメタル１０９を介して金属膜を堆積する。この金属膜は第１ビアプラグ１１０となる。第１ビアプラグ１１０となる金属膜の材料は、例えば、Ｃｕ（２００ｎｍ）である。第２バリアメタル１０９は、第１バリアメタル１０５と同様のバリア性を有する導電性膜であり、第１ビアプラグ１１０を構成する材料がＣｕを主成分とする金属である場合には、例えば、ＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）の積層膜である。
【００８７】
続いて、図９に示すように、第１ビアプラグ１１０の部分以外の金属膜を、ＣＭＰ処理により除去するとともに、表面を平坦化することで、第１ビアプラグ１１０を形成する（図９）。
【００８８】
図８から図９の順に示した構造を形成するまでをステップＡ２とする。ステップＡ２において、前述の第２バリアメタル１０９及び第１ビアプラグ１１０は、当該技術分野における一般的なスパッタリング装置を用いて堆積することができる。例えば、第１ビアプラグ１１０がＣｕからなる場合、ＤＣ（直流）スパッタリングにより、Ｃｕをターゲットとして、基板温度は室温、スパッタパワー１．４ｋＷ、Ａｒ流量２０ｓｃｃｍ、圧力０．２７Ｐａの条件を用いる。このような条件のＤＣ（直流）スパッタリングにより、面心立方構造であり、かつ主に（１１１）配向したＣｕからなる第１ビアプラグ１１０を堆積することができる。
【００８９】
また、ステップＡ２において、ＣＭＰ処理では、第１ビアプラグ１１０以外の、第１ビア層間絶縁膜１０８上面に堆積したＣｕを主成分とする余分な金属膜及び第２バリアメタル１０９（ＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）の積層膜）を完全に除去する目的で、過剰に研磨を行う。この過剰研磨の厚さは、例えば、３０ｎｍである。この過剰研磨により、第１ビアプラグ１１０以外の第１ビア層間絶縁膜１０８上面に堆積した余分な金属膜及び第２バリアメタル１０９を確実に除去することができる。また、この過剰研磨により、所望の第１ビアプラグ１１０高さが得られる。所望の第１ビアプラグ１１０高さは、例えば８０ｎｍである。
【００９０】
また、ステップＡ２において、金属膜及び第２バリアメタル１０９のＣＭＰ処理では、一般的なコロイダルシリカ、或いはセリア系のスラリーを用いて研磨することができる。
【００９１】
続いて、図１０に示すように、第１ビアプラグ１１０を含む第１ビア層間絶縁膜１０８上に第２バリア絶縁膜１１１及び第１ハードマスク膜１１２を形成する。第２バリア絶縁膜１１１は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。第１ハードマスク膜１１２は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第１バリア絶縁膜１０７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であっても良い。例えば、膜厚４０ｎｍのＳｉＯ２膜である。
【００９２】
続いて、第１ハードマスク膜１１２上に、所定の開口部パターンを有するフォトレジストを形成し、ドライエッチングを行って第１ハードマスク膜１１２に開口部（図示無し）を形成する。Ｏ２プラズマアッシング等によってフォトレジストを剥離後、第１ハードマスク膜１１２の開口部底部に露出している第２バリア絶縁膜１１１をエッチバックすることにより、第１ビアプラグ１１０上面を露出させる開口部を第２バリア絶縁膜１１１に形成する。第１ハードマスク膜１１２は、このエッチバック中にエッチング除去される。このエッチバック後、第２バリア絶縁膜１１１の開口部底部に露出した第１ビアプラグ１１０表面を、有機溶剤、或いは、Ｈ２又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する（図１１）。
【００９３】
図９から図１１の順に示した構造を形成するまでをステップＡ３とする。ステップＡ３において、第２バリア絶縁膜１１１の開口部底部の直径は、開口部底部に露出した第１配線１０６の幅よりも大きいことが好ましい。
【００９４】
ステップＡ３において、第２バリア絶縁膜１１１の開口部を形成する際のエッチバックは、第２バリア絶縁膜１１１がＳｉＮ膜或いはＳｉＣＮ膜である場合、ＣＦ４を含むプラズマを用いることができる。このエッチバックの条件は、例えば、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗである。ソースパワーを低下、又は基板バイアスを大きくすることで、エッチング時のイオン性を向上させ、第２バリア絶縁膜１１１側壁を傾斜したテーパー形状にすることができる。また、このエッチバックによって、第１ハードマスク膜１１２をエッチング除去することができる。
【００９５】
次に、第１ビアプラグ１１０が露出した開口部を含む第２バリア絶縁膜１１１上に固体電解質層１２１を堆積する。これにより、固体電解質層１２１の下面は、面心立方構造でありかつ主に（１１１）配向したＣｕからなる第１ビアプラグ１１０に接触する。固体電解質層１２１には、Ｔａ、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ａｌ、Ｆｅ、Ｖ、Ｍｎ、Ｃｏ、Ｗのうち少なくとも１つを含む金属酸化物膜、ＳｉＯＣＨ膜、カルコゲナイド膜、及びそれらの積層構造などを用いることができる。例えば、膜厚６ｎｍのＳｉＯＣＨ膜が用いられる。この場合、プラズマＣＶＤ法によって堆積し、続いて不活性ガスプラズマ処理を行う。
【００９６】
続いて、固体電解質層１２１上にスパッタリング法により第１上部電極１２２及び第２上部電極１２３をこの順に形成する。第１ビアプラグ１１０、固体電解質層１２１、第１上部電極１２２、及び第２上部電極１２３は、固体電解質スイッチ素子１２４の積層構造を構成する。第１上部電極１２２は、化学的に不活性であり、かつドライエッチングによる加工が容易な金属が用いられることが好ましい。第１上部電極１２２は、例えばＲｕである。また、下層の第２上部電極を構成する金属原子が上部の第３バリアメタル１３１を介して電気的に接続する第２ビアプラグ１３２へ拡散するのを防止する観点から（図６を参照）、第２上部電極１２３はバリア性の高い導電性材料が好ましい。さらには、接触抵抗を低減する目的から、第３バリアメタル１３１と同一材料であることがより好ましい。したがって、本実施形態では、例えばＴａＮを用いる。
【００９７】
続いて、第２上部電極１２３上に第２ハードマスク膜１２５及び第３ハードマスク膜１２６をこの順に積層する（図１２）。第２ハードマスク膜１２５は、密着性の観点から第２バリア絶縁膜１１１と同一材料を用いることが好ましい。第２ハードマスク膜１２５は例えば、膜厚３０ｎｍのＳｉＣＮ膜である。第３のハードマスク膜１２６は例えば、膜厚１００ｎｍのＳｉＯ２膜である。
【００９８】
図１１から図１２に示した構造を形成するまでの工程をステップＡ４とする。ステップＡ４において、固体電解質層１２１にＳｉＯＣＨ膜を用いた場合、プラズマＣＶＤ法では、原料に液体ＳｉＯＣＨモノマー分子を用い、基板温度は４００℃以下とし、Ｈｅ流量５００ｓｃｃｍ〜２０００ｓｃｃｍ、原料流量０．１ｇ／ｍｉｎ〜０．８ｇ／ｍｉｎ、チャンバー圧力２．７Ｔｏｒｒ〜４．２Ｔｏｒｒ、ＲＦパワー２０Ｗ〜１００Ｗにそれぞれ設定することで固体電解質層１２１を堆積することができる。具体的には例えば、基板温度３５０℃、Ｈｅ流量１５００ｓｃｃｍ、原料流量０．７５ｇ／ｍｉｎ、プラズマＣＶＤのチャンバー圧力３．５Ｔｏｒｒ、ＲＦパワー５０Ｗの条件で堆積することができる。
【００９９】
固体電解質層１２１堆積後の不活性プラズマ処理は、不活性ガスとしてＨｅを用い、基板温度は４００℃以下とし、Ｈｅ流量５００ｓｃｃｍ〜１５００ｓｃｃｍ、プラズマ処理のチャンバー圧力２．７Ｔｏｒｒ〜３．５Ｔｏｒｒ、ＲＦパワー２０Ｗ〜２００Ｗにそれぞれ設定することで行うことができる。具体的には例えば、基板温度３５０℃、Ｈｅ流量１０００ｓｃｃｍ、プラズマ処理のチャンバー圧力２．７Ｔｏｒｒ、ＲＦパワー５０Ｗ、処理時間３０秒の条件で行うことができる。この不活性プラズマ処理によって、次に堆積する第１上部電極１２２との密着性を改善することができる。
【０１００】
また、ステップＡ４において、第１上部電極１２２は、例えば、Ｒｕを用いる場合、ＤＣスパッタリングによりＲｕをターゲットとして、基板温度は室温、スパッタパワー０．２ｋＷ、Ａｒ流量２０ｓｃｃｍ、圧力０．２７Ｐａの条件で膜厚１０ｎｍを堆積することができる。また、第２上部電極１２３は、同じくＤＣスパッタリングによりＴａをターゲットとして同条件で膜厚３０ｎｍを堆積することができる。
【０１０１】
また、ステップＡ４において、第２ハードマスク膜１２５及び第３ハードマスク膜１２６は、プラズマＣＶＤ法を用いて成膜することができる。いずれのハードマスク膜１２５、１２６も当該技術分野における一般的なプラズマＣＶＤ法を用いて形成することができる。成膜温度は２００℃〜４００℃の範囲を選択することが可能である。ここでは、成膜温度を３５０℃とした。
【０１０２】
次に、第３ハードマスク膜１２６上に固体電解質スイッチ素子１２４の加工パターンを有するフォトレジストを形成した後、第２ハードマスク膜１２５が現れるまで第３ハードマスク膜１２６をドライエッチングする。続いて、Ｏ２プラズマアッシング処理によりフォトレジストを除去した後、第３ハードマスク膜１２６をマスクとして、第２ハードマスク膜１２５、第２上部電極１２３、第１上部電極１２２、固体電解質層１２１を連続的にドライエッチングする（図１３）。
【０１０３】
図１２に示した構造から図１３に示した構造を形成するまでの工程をステップＡ５とする。ステップＡ５において、第３ハードマスク膜１２６のドライエッチングは、第２ハードマスク膜１２５の上面又は内部で停止していることが好ましい。この場合、固体電解質スイッチ素子１２４は、第２ハードマスク膜１２５よってカバーされているので、Ｏ２プラズマ中に暴露されることはない。また、第１上部電極１２２のＲｕもＯ２プラズマに暴露されることがないので、第１上部電極１２２に対するサイドエッチの発生を抑制することができる。なお、第３ハードマスク膜１２６のドライエッチングは、一般的な平行平板型のドライエッチング装置を用いることができる。
【０１０４】
ステップＡ５において、第２ハードマスク膜１２５、第２上部電極１２３、第１上部電極１２２、及び固体電解質層１２１の各エッチングについても、平行平板型のドライエッチング装置を用いて行うことができる。
【０１０５】
第２ハードマスク膜１２５（例えば、ＳｉＣＮ）のエッチングは例えば、ＣＦ４／Ａｒのガス流量＝２５／５０ｓｃｃｍ、圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー９０Ｗの条件で行うことができる。
【０１０６】
また、第２上部電極１２３（例えば、Ｔａ）のエッチングは、基板温度９０℃、Ｃｌ２ガス流量＝５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー４００Ｗ、基板バイアスパワー６０Ｗの条件で行うことができる。
【０１０７】
また、第１上部電極１２２（例えば、Ｒｕ）のエッチングは、基板温度は室温、ＣＨ３ＯＨのガス流量＝５０ｓｃｃｍにて圧力０．５３Ｐａ、ソースパワー１２００Ｗ、基板バイアスパワー３００Ｗの条件で行うことができる。
【０１０８】
また、固体電解質層１２１（例えば、ＳｉＯＣＨ）のエッチングは、第１上部電極１２２にＲｕを用いた場合、第１上部電極のエッチングと同条件で行うことができる。したがって、第１上部電極１２２と一括してエッチングを行うこともできる。
【０１０９】
また、ステップＡ５において、上述の条件にて、第２ハードマスク膜１２５、第２上部電極１２３、第１上部電極１２２、及び固体電解質層１２１の各エッチングについても、平行平板型のドライエッチング装置を用いて連続的に行うことができる。
【０１１０】
また、ステップＡ５において、上述の条件にて、第２ハードマスク膜１２５、第２上部電極１２３、第１上部電極１２２、及び固体電解質層１２１の各エッチングを行った後、第３ハードマスク膜１２６の残り膜厚は５０ｎｍとすることができる。
【０１１１】
次に、第３ハードマスク膜１２６、第２ハードマスク膜１２５、第２上部電極１２３、第１上部電極１２２、固体電解質層１２１、及び第２バリア絶縁膜１１１からなる積層構造の上部及び側壁部に、保護絶縁膜１２７を堆積する。保護絶縁膜１２７は、第２バリア絶縁膜１１１及び第２ハードマスク膜１２５と同一材料を用いることが好ましく、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。
【０１１２】
続いて、保護絶縁膜１２７上に、プラズマＣＶＤ法を用いて第２ビア層間絶縁膜１２８を堆積する（図１４）。第２ビア層間絶縁膜１２８は、例えば、膜厚２１０ｎｍのＳｉＯ２膜である。
【０１１３】
次に、ＣＭＰ法を用いて、第２ビア層間絶縁膜１２８を平坦化する。平坦化後、第２ビア層間絶縁膜１２８上に、第３層間絶縁膜１２９及び第２キャップ絶縁膜１３０をこの順に堆積する（図１５）。第３層間絶縁膜１２９は、エッチング加工時に下部で接する第２ビア層間絶縁膜１２８をエッチングストッパ層とするために、第２ビア層間絶縁膜１２８とは異なる材料が用いられる。第３層間絶縁膜１２９は例えば、膜厚１５０ｎｍのＳｉＯＣＨ膜である。
【０１１４】
図１３に示した構造から図１５に示した構造を形成するまでの工程をステップＡ６とする。ステップＡ６において、保護絶縁膜１２７は、例えばＳｉＣＮ膜を用いる場合、テトラメチルシランとアンモニアを原料ガスとし、基板温度２００℃にて、プラズマＣＶＤ法を用いて形成することができる。この保護絶縁膜１２７の形成により、第２バリア絶縁膜１１１、保護絶縁膜１２７、及び第２ハードマスク膜１２５はＳｉＣＮ膜で同一材料として抵抗変化素子の周囲を一体化し保護する。これにより界面の密着性が向上し、吸湿性や耐水性、酸素脱離耐性を向上でき、素子の歩留まりと信頼性を向上することができる。
【０１１５】
また、ステップＡ６において、第２ビア層間絶縁膜１２８の平坦化では、第２ビア層間絶縁膜１２８の頂面から約１００ｎｍを削り取り、残膜を約１１０ｎｍとすることができる。このとき、第２ビア層間絶縁膜１２８のＣＭＰ処理では、一般的な、コロイダルシリカ、或いはセリア系のスラリーを用いて研磨することができる。
【０１１６】
また、ステップＡ６において、第３層間絶縁膜１２９及び第２キャップ絶縁膜１３０は、一般的なプラズマＣＶＤ法を用いて堆積することができる。
【０１１７】
次に、デュアルダマシン法のビアファースト法を用いて、図６に示した第２配線１３３、及び第２ビアプラグ１３２を形成する。
【０１１８】
ビアファースト法においては、まず、第２キャップ絶縁膜１３０上に、図６に示した第２ビアプラグ１３２用の上部ビアホール１３５のパターンを有するフォトレジストを形成する。その後、ドライエッチングにより、第２キャップ絶縁膜１３０、第３層間絶縁膜１２９、第２ビア層間膜１２８、保護絶縁膜１２７、及び第３ハードマスク膜１２６を貫通した、図６に示した第２ビアプラグ１３２用の上部ビアホール１３５を形成する。その後、Ｈ２ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１６）。
【０１１９】
続いて、第２キャップ絶縁膜１３０上に、図６に示した第２配線１３３用の配線溝１３６のパターンを有するフォトレジストを形成した後、ドライエッチングにより、第２キャップ絶縁膜１３０及び第３層間絶縁膜１２９に図６に示した第２配線１３３用の配線溝１３６を形成する。その後、Ｈ２ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する（図１７）。
【０１２０】
図１５に示した構造から図１７に示した構造を形成するまでの工程をステップＡ７とする。ステップＡ７において、上部ビアホール１３５を形成した後、上部ビアホールに反射防止膜（ＡＲＣ：Anti-Reflection Coating）などを埋め込んでおくことで、ドライエッチングによる配線溝１３６の形成時に、上部ビアホール１３５の底部の突き抜けを防止することができる。
【０１２１】
次に、上部ビアホール１３５底部の第２ハードマスク膜１２５をエッチングすることで、上部ビアホール１３５から第２上部電極１２３を露出させる。その後、配線溝１３６及び上部ビアホール１３５内に第３バリアメタル１３１（例えば、ＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）の積層膜）を介して第２配線１３３（例えば、Ｃｕ）及び第２ビアプラグ１３２（例えば、Ｃｕ）を同時に形成する。その後、第２配線１３３を含む第２キャップ絶縁膜１３０上に第３バリア絶縁膜１３４（例えば、５０ｎｍのＳｉＣＮ膜）を堆積することにより、図６に示した構造が形成される。
【０１２２】
図１７に示した構造から図６に示した構造を形成するまでの工程をステップＡ８とする。ステップＡ８において、第２配線１３３の形成は、下層の第１配線１０６の形成と同様のプロセスを用いることができる。このとき、第２ビアプラグ１３２の底部の口径は、第２バリア絶縁膜１１１の開口部径よりも小さくしておくことが好ましい。本実施形態では、例えば、第２ビアプラグ１３２の底部の直径は６０ｎｍ、第２バリア絶縁膜１１１の開口部の直径は１００ｎｍとする。
【０１２３】
また、ステップＡ８において、第３バリアメタル１３１と第２上部電極１２３を同一材料とすることで、第２ビアプラグ１３２と第２上部電極１２３の間の接触抵抗を低減し、素子性能を向上させることができる。この素子性能とは、固体電解質スイッチ素子１２４のオン抵抗である。第２ビアプラグ１３２と第２上部電極１２３の間の接触抵抗を低減することにより、固体電解質スイッチ素子１２４のオン時の抵抗を低減できる。
【０１２４】
本実施形態によれば、固体電解質スイッチの微細化及び高密度な集積化が可能になり、セット電圧及びそのばらつき低減し、かつオン状態の保持特性を改善した固体電解質スイッチ素子を作製することが可能になる。さらに、このような特性を備えた２端子型固体電解質スイッチ素子を実現できる。
【０１２５】
〔第４の実施形態〕
次に、本発明の第４の実施形態に係る固体電解質スイッチ素子及びその形成方法について、図面を参照して説明する。本実施形態は、３端子固体電解質スイッチ素子及びその形成方法に本発明を適用した場合である。
【０１２６】
＜構造＞
図１９は、本発明の第４の実施形態に係る半導体基板上の多層配線層内部に形成した３端子型固体電解質スイッチ素子の構成を説明するための模式的に示した部分断面図である。本実施形態における３端子型固体電解質スイッチ素子３２４は主に、第１ビアプラグ３１０ａ、３１０ｂと、固体電解質層３２１と、第１上部電極３２２と、第２上部電極３２３とからなる。本実施形態では、第１ビアプラグ３１０ａ、３１０ｂが前述した図１の下部電極２に相当する。
【０１２７】
また、本実施形態により形成した固体電解質スイッチ素子３２４において、第１上部電極３２２、第２上部電極３２３の積層体上に第２ハードマスク膜３２５及び第３ハードマスク膜３２６が形成されている。固体電解質層３２１、第１上部電極３２２、第２上部電極３２３、第２ハードマスク膜３２５、第３ハードマスク膜３２６は積層構造をなしている。この積層構造の側面と第２バリア絶縁膜３１１上は、保護絶縁膜３２７で覆われている。
【０１２８】
第１配線３０６ａ、第２配線３０６ｂはそれぞれ、第２層間絶縁膜３０３及び第１キャップ絶縁膜３０４に形成された配線溝に第１バリアメタル３０５を介して埋め込まれた配線である。第１ビアプラグ３１０ａ、３１０ｂと第１配線３０６ａ、第２配線３０６ｂとはそれぞれ、第１バリア絶縁膜３０７の開口部にて第２バリアメタル３０９を介して接続されている。第１配線３０６ａ、第２配線３０６ｂには、例えば、Ｃｕが用いられる。
【０１２９】
第１バリアメタル３０５はバリア性を有する導電性膜であり、第１配線３０６ａ、第２配線３０６ｂに含まれる金属が第１層間絶縁膜３０２及び第２層間絶縁膜３０３、第１キャップ絶縁膜３０４などへ拡散することを防止するために、配線の側面及び底面を被覆している。第１バリアメタル３０５には、例えば、第１配線３０６ａ、第２配線３０６ｂがＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
【０１３０】
第１ビアプラグ３１０ａ、３１０ｂはそれぞれ、第１バリア絶縁膜３０７及び第１ビア層間絶縁膜３０８に形成された配線溝に第２バリアメタル３０９を介して埋め込まれた形態である。本実施形態の第１ビアプラグ３１０ａ、３１０ｂは、固体電解質スイッチ素子３２４の下部電極を構成する。上述した実施形態と同様に、本実施形態の下部電極として機能する第１ビアプラグ３１０ａ、３１０ｂは結晶質となる材料からなる。また、第１ビアプラグ３１０ａ、３１０ｂはそれぞれ、第２バリアメタル３０９を介して第１配線３０６ａ、第２配線３０６ｂと電気的に接続されている。第１ビアプラグ３１０ａ、３１０ｂの形状は、側壁が垂直である円柱状であっても良いが、垂直を０°とすると、６０°以下の角度に傾斜したテーパー形状であっても良い。第１ビアプラグ３１０ａ、３１０ｂは、Ｃｕを主成分とする金属材料で構成することができ、例えば、Ｃｕ単体が用いられ、かつ面心立方構造を有し、主に（１１１）面に配向した状態で固体電解質層３２１と接続している。
【０１３１】
第２バリアメタル３０９は第１バリアメタル３０５と同様のバリア性を有する導電性膜である。第１ビアプラグ３１０ａ、３１０ｂに含まれる金属が第１バリア絶縁膜３０７及び第１ビア層間絶縁膜３０８へ拡散することを防止するために、第１ビアプラグ３１０ａ、３１０ｂの側面及び底面を被覆している。第２バリアメタル３０９には、例えば、第１ビアプラグ３１０ａ、３１０ｂがＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
【０１３２】
固体電解質スイッチ素子３２４は、第１ビアプラグ３１０ａ、３１０ｂがＣｕを主成分とする金属材料で構成されている場合には、第１ビアプラグ３１０ａ、３１０ｂ中のＣｕ原子をイオン化して固体電解質層３２１中へ溶出させる目的で、第１ビアプラグ３１０ａ、３１０ｂ自身を下部電極として用いることができる。固体電解質層３２１と第１ビアプラグ３１０ａ、３１０ｂとは、第２バリア絶縁膜３１１の開口部にて接続されている。
【０１３３】
第３配線３３３は、第３層間絶縁膜３２９及び第２キャップ絶縁膜３３０に形成された配線溝に第３バリアメタル３３１を介して埋め込まれた配線である。第３配線３３３は、第２ビアプラグ３３２と一体になっている。第２ビアプラグ３３２は、保護絶縁膜３２７、第３ハードマスク膜３２６及び第２ハードマスク膜３２５に形成された下穴に第３バリアメタル３３１を介して埋め込まれている。第２ビアプラグ３３２は、第３バリアメタル３３１を介して第２上部電極３２３と電気的に接続されている。第３配線３３３及び第２ビアプラグ３３２には、例えば、Ｃｕが用いられる。
【０１３４】
第３バリアメタル３３１は、第１バリアメタル３０５と同様のバリア性を有する導電性膜である。第３配線３３３及び第２ビアプラグ３３２に含まれる金属が、第２ビア層間絶縁膜３２８、第３層間絶縁膜３２９、第２キャップ絶縁膜３３０へ拡散することを防止するため、第３配線３３３及び第２ビアプラグ３３２の側面及び底面を被覆している。第３バリアメタル３３１には、例えば、第３配線３３３及び第２ビアプラグ３３２がＣｕを主成分とする金属元素からなる場合には、Ｔａ、ＴａＮ、ＴｉＮ、ＷＣＮのような高融点金属やその窒化物等、又はそれらの積層膜が用いられる。
【０１３５】
第３バリアメタル３３１は、接触抵抗を低減する観点から、第２上部電極３２３と同一材料であることが好ましい。例えば、第３バリアメタル３３１がＴａＮ（下層）／Ｔａ（上層）の積層構造である場合には、下層材料であるＴａＮを第２上部電極３２３に用いることが好ましい。
【０１３６】
第３ハードマスク膜３２６は、第２ハードマスク膜３２５をエッチングする際のハードマスクとなる膜である。第２ハードマスク膜３２５は、第３ハードマスク膜３２６と異なる種類の膜であることが好ましい。例えば、第２ハードマスク膜３２５がＳｉＣＮ膜であれば、第３ハードマスク膜３２６にＳｉＯ２膜を用いることが可能である。
【０１３７】
保護絶縁膜３２７は、側面が露出した固体電解質スイッチ素子３２４にダメージを与えることを防ぎ、さらに固体電解質スイッチ素子３２４から第２ビア層間絶縁膜３２８への構成原子の拡散を防ぐ機能を有する絶縁膜である。保護絶縁膜３２７には、例えば、ＳｉＮ膜、ＳｉＣＮ膜等を用いることが可能である。
【０１３８】
＜形成方法＞
次に、本実施形態に係る半導体基板上の多層配線層内部の３端子型固体電解質スイッチ素子の形成方法について、図２０〜図２５及び前述の図１９を用いて説明する。図２０〜図２５及び図１９は、本発明の第４の実施形態に係る半導体基板上の多層配線層内部の３端子型固体電解質スイッチ素子の形成方法の１例を説明するための図であり、素子の断面が工程順に模式的に示されている。第３実施形態と同様な材質、膜厚や製造条件のものについては、詳細な説明を省略することにする。
【０１３９】
まず、半導体基板３０１上に第１層間絶縁膜３０２、第２層間絶縁膜３０３及び第１キャップ絶縁膜３０４を順に形成する。第３実施形態と同様に、ここで言う半導体基板３０１は、半導体基板そのものであっても良く、基板表面に半導体素子（図示せず）が形成されている基板であっても良い。続いて、リソグラフィ法を用いて、第１キャップ絶縁膜３０４、第２層間絶縁膜３０３、及び第１層間絶縁膜３０２に複数の配線溝を形成する。その後、配線溝にそれぞれ第１バリアメタル３０５を介して金属を埋め込んで、第１配線３０６ａ、第２配線３０６ｂを形成する。続いて、第１配線３０６ａ、第２配線３０６ｂを含む第１キャップ絶縁膜３０４上に第１バリア絶縁膜３０７を形成する。次に、第１バリア絶縁膜３０７上に第１ビア層間絶縁膜３０８を形成する（図２０）。
【０１４０】
第１ビア層間絶縁膜３０８は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第１バリア絶縁膜３０７とは異なる材料であることが好ましい。ここでは、第１ビア層間絶縁膜３０８として、例えば、ＳｉＯ２膜を用いる。第１ビア層間絶縁膜３０８の堆積膜厚は、第１ビアプラグを形成後の高さを、例えば８０ｎｍとする場合、後述するエッチバック及びＣＭＰ処理による膜厚減少を考慮して、１４５ｎｍである。
【０１４１】
続いて、所定の開口部パターンを有するフォトレジスト（図示せず）を第１ビア層間膜３０８上に形成し、フォトレジストをマスクにしてドライエッチングを行って第１ビア層間絶縁膜３０８にビアホールパターンを転写する。その後、Ｏ２プラズマアッシング等によってフォトレジストを剥離する。第１ビア層間絶縁膜３０８をマスクとして、第１ビア層間絶縁膜３０８のビアホール底部に露出している第１バリア絶縁膜３０７をエッチバックすることにより、ビアホールを第１配線３０６ａ、第２配線３０６ｂの上面にまで到達させる。このビアホールを形成した後、ビアホール底部の第１配線３０６ａ、第２配線３０６ｂ表面を、有機溶剤、或いはＨ２又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する。こうして、ビアホール底部において清浄な第１配線３０６ａ、第２配線３０６ｂ表面を得る（図２１）。
【０１４２】
次に、第１ビア層間絶縁膜３０８上、及び第１バリア絶縁膜３０７に形成されたビアホール内に、第２バリアメタル３０９を介して金属膜を堆積する。この金属膜は第１ビアプラグ３１０ａ、３１０ｂとなる。第１ビアプラグ３１０ａ、３１０ｂとなる金属膜の材料は、例えば、Ｃｕ（２００ｎｍ）である。第２バリアメタル３０９は、第１バリアメタル３０５と同様のバリア性を有する導電性膜であり、第１ビアプラグ３１０ａ、３１０ｂを構成する材料がＣｕを主成分とする金属である場合には、例えば、ＴａＮ（５ｎｍ）／Ｔａ（５ｎｍ）の積層膜である。
【０１４３】
続いて、ビアホールの部分以外の金属膜をＣＭＰ処理により除去するとともに、表面を平坦化することで、第１ビアプラグ３１０ａ、３１０ｂを形成する（図２１）。
【０１４４】
第２バリアメタル３０９及び第１ビアプラグ３１０ａ、３１０ｂは、当該技術分野における一般的なスパッタリング装置を用いて堆積することができる。第１ビアプラグ３１０ａ、３１０ｂがＣｕからなる場合、ＤＣスパッタリングにより、Ｃｕをターゲットとして、例えば基板温度は室温、スパッタパワー１．４ｋＷ、Ａｒ流量２０ｓｃｃｍ、圧力０．２７Ｐａの条件を用いる。このような条件のＤＣスパッタリングにより、面心立方構造であり、かつ主に（１１１）配向したＣｕからなる第１ビアプラグ３１０ａ、３１０ｂを堆積することができる。
【０１４５】
続いて、図２２に示すように、第１ビアプラグ３１０ａ、３１０ｂを含む第１ビア層間絶縁膜３０８上に第２バリア絶縁膜３１１及び第１ハードマスク膜３１２を形成する。第２バリア絶縁膜３１１は、例えば、膜厚３０ｎｍのＳｉＣＮ膜である。第１ハードマスク膜３１２は、ドライエッチング加工におけるエッチング選択比を大きく保つ観点から、第１バリア絶縁膜３０７とは異なる材料であることが好ましく、絶縁膜であっても導電膜であっても良い。
【０１４６】
続いて、第１ハードマスク膜３１２上に、所定の開口部パターンを有するフォトレジストを形成し、ドライエッチングを行って第１ハードマスク膜３１２に開口部（図示無し）を形成する。Ｏ２プラズマアッシング等によってフォトレジストを剥離後、第１ハードマスク膜３１２の開口部底部に露出している第２バリア絶縁膜３１１をエッチバックすることにより、第１ビアプラグ３１０ａ、３１０ｂ上面の一部を露出させる開口部を第２バリア絶縁膜３１１に形成する。第１ハードマスク膜３１２は、このエッチバック中にエッチング除去される。このエッチバック後、第２バリア絶縁膜３１１の開口部底部に露出した第１ビアプラグ３１０ａ、３１０ｂ表面を、有機溶剤、或いは、Ｈ２又は不活性ガスを含むガスを用いたプラズマ照射によって清浄化する（図２３）。
【０１４７】
次に、第１ビアプラグ３１０ａ、３１０ｂが露出した開口部を含む第２バリア絶縁膜３１１上に固体電解質層３２１を堆積する。これにより、固体電解質層３２１の下面は、面心立方構造でありかつ主に（１１１）配向したＣｕからなる第１ビアプラグ３１０ａ、３１０ｂに接触する。固体電解質層３２１には、Ｔａ、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｓｉ、Ａｌ、Ｆｅ、Ｖ、Ｍｎ、Ｃｏ、Ｗのうち少なくとも１つを含む金属酸化物膜、ＳｉＯＣＨ膜、カルコゲナイド膜、及びそれらの積層などを用いることができる。例えば、膜厚６ｎｍのＳｉＯＣＨ膜が用いられる。この場合、プラズマＣＶＤ法によって堆積し、続いて不活性ガスプラズマ処理を行う。
【０１４８】
続いて、固体電解質層３２１上にスパッタリング法により第１上部電極３２２及び第２上部電極３２３をこの順に形成する。第１ビアプラグ３１０ａ、３１０ｂ、固体電解質層３２１、第１上部電極３２２、及び第２上部電極３２３は、固体電解質スイッチ素子３２４の積層構造を構成する。続いて、第２上部電極３２３上に第２ハードマスク膜３２５及び第３ハードマスク膜３２６をこの順に積層する（図２４）。
【０１４９】
次に、第３ハードマスク膜３２６上に固体電解質スイッチ素子３２４の加工パターンを有するフォトレジストを形成した後、第２ハードマスク膜３２５が現れるまで第３ハードマスク膜３２６をドライエッチングする。続いて、Ｏ２プラズマアッシング処理によりフォトレジストを除去した後、第３ハードマスク膜３２６をマスクとして、第２ハードマスク膜３２５、第２上部電極３２３、第１上部電極３２２、固体電解質層３２１を連続的にドライエッチングする。
【０１５０】
次に、第３ハードマスク膜３２６、第２ハードマスク膜３２５、第２上部電極３２３、第１上部電極３２２、固体電解質層３２１からなる積層構造の上部及び側壁部、及び第２バリア絶縁膜３１１上に保護絶縁膜３２７を堆積する（図２５）。
【０１５１】
続いて、第２の実施形態と同様に、保護絶縁膜３２７上にプラズマＣＶＤ法を用いて第２ビア層間絶縁膜３２８を堆積する。次に、ＣＭＰを用いて、第２ビア層間絶縁膜３２８を平坦化する。平坦化後、第２ビア層間絶縁膜３２８上に、第３層間絶縁膜３２９及び第２キャップ絶縁膜３３０をこの順に堆積する。
【０１５２】
次に、デュアルダマシン法のビアファースト法を用いて、図１９に示した第３配線３３３、及び第２ビアプラグ３３２を形成する。ビアファースト法においては、まず、第２キャップ絶縁膜３３０上に、図１９に示した第２ビアプラグ３３２用の上部ビアホールのパターンを有するフォトレジストを形成した後、ドライエッチングにより、第２キャップ絶縁膜３３０、第３層間絶縁膜３２９、第２ビア層間膜３２８、保護絶縁膜３２７、及び第３ハードマスク膜３２６を貫通した、図１９に示した第２ビアプラグ３３２用の上部ビアホールを形成する。その後、Ｈ２ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する。
【０１５３】
続いて、第２キャップ絶縁膜３３０上に、図１９に示した第３配線３３３用の配線溝のパターンを有するフォトレジストを形成した後、ドライエッチングにより、第２キャップ絶縁膜３３０及び第３層間絶縁膜３２９に図１９に示した第３配線３３３用の配線溝３３６を形成する。その後、Ｈ２ガスを含むプラズマアッシングと有機剥離を行うことで、フォトレジストを除去する。
【０１５４】
次に、上部ビアホール底部の第２ハードマスク膜３２５をエッチングすることで、上部ビアホールから第２上部電極３２３を露出させる。その後、配線溝及び上部ビアホール内に第３バリアメタル３３１を介して第３配線３３３及び第２ビアプラグ３３２を同時に形成する。その後、第３配線３３３を含む第２キャップ絶縁膜３３０上に第３バリア絶縁膜３３４を堆積することで、図１９に示した構造が形成される。
【０１５５】
本実施形態によれば、固体電解質スイッチの微細化及び高密度な集積化が可能になり、セット電圧及びそのばらつき低減し、かつオン状態の保持特性を改善した固体電解質スイッチ素子を作製することが可能になる。さらに、このような特性を備えた３端子型固体電解質スイッチ素子を実現できる。
【実施例】
【０１５６】
次に、本発明の抵抗変化素子の実施例について説明する。
【０１５７】
（実施例１）
実施例１として、図６に示したような、半導体基板１０１上の多層配線層内部に、下部電極として、本発明である、面心立方構造であり、かつ主に（１１１）配向したＣｕからなる第１ビアプラグ１１０を用いた固体電解質スイッチ素子１２４を形成した。
【０１５８】
比較のため、本発明による上述の第１ビアプラグ１１０を用いず、背景技術のみで、図１８に示すような、下層のＣｕからなる第１配線１０６を直接下部電極２０６として固体電解質層２２１に接続した、固体電解質スイッチ素子２２４についても形成した。第１バリア絶縁膜１０７、第１ビア層間絶縁膜１０８、第２バリアメタル１０９、及び第１ビアプラグ１１０の形成工程以外は、本発明の実施形態（図６）による形成工程と同一である。
【０１５９】
その結果、下部電極として本発明による第１ビアプラグ１１０を用いなかった場合、測定した全素子のうち、３Ｖバイアススイープ、オン電流制限５００μＡの条件によりスイッチングを得た固体電解質スイッチ素子の歩留まりは９０．２％であった。さらに、下部電極として本発明による第１ビアプラグ１１０を用いなかった場合、オン状態（〜１ｋΩ）の素子を１５０℃にて１００時間保管した後のオン状態の保持歩留まりは８４．５％であった。これに対し、本発明の実施形態による第１ビアプラグ１１０を用いた場合、スイッチング歩留まりは９９．３％、オン状態の保持歩留まりは９６．０％を得た。
【０１６０】
これは、下部電極として本発明のように面心立方構造で（１１１）配向したＣｕを用いたことに起因している。これは、固体電解質スイッチ素子をセットする場合、セット電圧印加によるＣｕ原子のイオン化に必要なエネルギーのばらつきが抑制され、ひいては固体電解質層中に形成された金属架橋太さのばらつきも小さくなったためと考えられる。その結果、固体電解質スイッチ素子において、熱的に破断しやすい金属架橋を形成する確率が減少したためだと考えられる。
【０１６１】
（実施例２）
実施例２として、本発明の固体電解質スイッチ素子及びその形成方法を用いて、ＣＭＯＳデバイス基板上の多層配線層内部に、下部電極となる第１ビアプラグ１１０として、Ｍｎ０．３５％添加Ｃｕ合金を用いた、２端子型固体電解質スイッチ素子を形成した。
【０１６２】
本実施例における２端子型固体電解質スイッチ素子の構造は、図６に示した構造と同様である。第１ビアプラグ１１０にはＭｎを０．３５％添加したＣｕ合金を用いた。上述した実施形態のように下部電極となる第１ビアプラグ１１０を形成し、第１ビアプラグ１１０が面心立方構造の形態であり、上部の固体電解質層１２１に対し、主に（１１１）面配向して接触していることを確認した。また、本実施例における第１ビアプラグ１１０についても、ＤＣスパッタリングにおいて、Ｍｎ０．３５％添加Ｃｕをターゲットとして用いる点の他は、本発明の第３の実施形態と同一方法にて形成することができる。
【０１６３】
その結果、下部電極として本発明による第１ビアプラグ１１０を用いなかった場合、測定した全素子における閾値電圧のばらつきは±１．０Ｖであったのに対し、本実施例における第１ビアプラグとして、面心立方構造（１１１）面配向したＭｎ０．３５％添加Ｃｕを用いた場合、同ばらつきは±０．３７Ｖまで低減した。また、オン状態の保持歩留まりについても９７．２％を得た。これは、Ｍｎを０．３５％添加したことで、面心立方構造の（１１１）面の配向性が向上したためだと考えられる。
【０１６４】
（実施例３）
実施例３として、本発明の固体電解質スイッチ素子及びその形成方法を用いて、ＣＭＯＳデバイス基板上の多層配線層内部に３端子型固体電解質スイッチ素子を形成した。
【０１６５】
図１９に示すように、３端子型固体電解質スイッチ素子においては、第１バリア絶縁膜３０７に形成した１つの開口部から、第１ビア層間絶縁膜３０８を挟んで互いに離間した第１下部ビアプラグ３１０ａ及び第２下部ビアプラグ３１０ｂの各上面が部分的に露出した構造を有している。
【０１６６】
第１下部部ビアプラグ３１０ａ及び第２下部ビアプラグ３１０ｂは、Ｃｕを主成分とし、固体電解質層３２１に対し主に面心立方（１１１）面を配向した金属からなる。また、第１下部部ビアプラグ３１０ａ及び第２下部ビアプラグ３１０ｂはいずれも、例えば、Ｃｕからなる場合、第２の実施形態における第１ビアプラグ１１０と同様の構成とすることができ、及び第３の実施形態にて説明した方法で形成することができる。
【０１６７】
第１ビア層間絶縁膜３０８はＳｉＯ２であり、第２バリア絶縁膜３１１はＳｉＣＮ、固体電解質層３２１はＳｉＯＣＨである。ドライエッチングによる開口部の形成において、第１下部配ビアプラグ３１０ａ及び第２下部ビアプラグ３１０ｂに挟まれた第１ビア層間絶縁膜３０８は、表面がドライエッチングされることにより膜減りが生じている。開口部を形成した後、第１下部配ビアプラグ３１０ａ及び第２下部ビアプラグ３１０ｂの表面を含む開口部上に固体電解質層３２１を堆積する。固体電解質層３２１堆積以降のステップは第３の実施形態と同様の固体電解質スイッチ素子の形成方法を用いることで、多層配線層内部に３端子型固体電解質スイッチ素子３２４を形成することができる。
【０１６８】
上記の３端子型積固体電解質スイッチ素子を形成においても、本発明によるビアプラグ電極を用いることで、スイッチング歩留まりが、本発明によるビアプラグ電極を用いなかった場合の９５．０％から９９．６％へ向上した。さらに、３端子型積固体電解質スイッチ素子の閾値電圧ばらつき幅についても±０．８Ｖから±０．３Ｖへ低減した。さらに、これに伴い、オン状態の保持歩留まりも９４．６％から９９．２％へ改善することが確認された。
【０１６９】
以上、実施形態及び実施例に基づき本発明を説明したが、これら実施形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではない。当業者であれば、上記記載に基づき各種変形例及び改良例に想到するのは当然であり、これらも本発明の範囲に含まれるものと了解される。
【０１７０】
例えば上記した実施形態及び実施例では、発明の背景となった利用分野であるＣＭＯＳ回路を有する半導体製造装置技術に関して詳しく説明し、半導体基板上の銅配線上部に固体電解質スイッチ素子を形成する例について説明したが、本発明はそれに限定されるものではなく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ、ＦＲＡＭ（登録商標）（Ferro-Electric Random Access Memory）、キャパシタ、バイポーラトランジスタ等のようなメモリ回路を有する半導体製品、マイクロプロセッサなどの論理回路を有する半導体製品、或いはそれらを同時に搭載したボードやパッケージの金属配線形成工程にも適用することができる。また、本発明は、電子回路装置、光回路装置、量子回路装置、マイクロマシン、ＭＥＭＳ（Micro Electro Mechanical Systems）などに半導体装置を接続する配線形成工程にも適用することができる。
【符号の説明】
【０１７１】
１    半導体基板
２    下部電極
３    固体電解質層
４    上部電極
５    ビアプラグ
６    絶縁層
７    金属配線
８    ビアホール
９    金属膜
１０１    半導体基板
１０２    第１層間絶縁膜
１０３    第２層間絶縁膜
１０４    第１キャップ絶縁膜
１０５    第１バリアメタル
１０６    第１配線
１０７    第１バリア絶縁膜
１０８    第１ビア層間絶縁膜
１０９    第２バリアメタル
１１０    第１ビアプラグ
１１１    第２バリア絶縁膜
１１２    第１ハードマスク膜
１２１    固体電解質層
１２２    第１上部電極
１２３    第２上部電極
１２４    固体電解質スイッチ素子
１２５    第２ハードマスク膜
１２６    第３ハードマスク膜
１２７    保護絶縁膜
１２８    第２ビア層間絶縁膜
１２９    第３層間絶縁膜
１３０    第２キャップ絶縁膜
１３１    第３バリアメタル
１３２    第２ビアプラグ
１３３    第２配線
１３４    第３バリア絶縁膜
１３５    上部ビアホール
１３６    配線溝
３０１    半導体基板
３０２    第１層間絶縁膜
３０３    第２層間絶縁膜
３０４    第１キャップ絶縁膜
３０５    第１バリアメタル
３０６ａ    第１配線
３０６ｂ    第２配線
３０７    第１バリア絶縁膜
３０８    第１ビア層間絶縁膜
３０９    第２バリアメタル
３１０ａ    第１下部ビアプラグ
３１０ｂ    第２下部ビアプラグ
３１１    第２バリア絶縁膜
３２１    固体電解質層
３２２    第１上部電極
３２３    第２上部電極
３２４    ３端子型固体電解質スイッチ素子
３２５    第２ハードマスク膜
３２６    第３ハードマスク膜
３２７    保護絶縁膜
３２８    第２ビア層間絶縁膜
３２９    第３層間絶縁膜
３３０    第２キャップ絶縁膜
３３１    第３バリアメタル
３３２    第２ビアプラグ
３３３    第３配線
３３４    第３バリア絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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