(57)【要約】【課題】良好な歩留まりを実現することが可能な半導体装置を提供する。【解決手段】半導体装置は、互いに平面方向に離間して設けられた一対の第１磁化固定層ＦＦ１と、平面視において一対の第１磁化固定層ＦＦ１それぞれの一部と重なり、かつ一対の第１磁化固定層ＦＦ１と電気的に接続している磁化自由層ＦＲ１と、磁化自由層ＦＲ１上に設けられた非磁性層ＴＢ１と、非磁性層ＴＢ１上に設けられた第２磁化固定層ＲＦ１と、を備える。磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１は、互いに同一の平面形状を有している。【選択図】図１
2014239209.tif 000002
【特許請求の範囲】
【請求項１】
互いに平面方向に離間して設けられた一対の第１磁化固定層と、
平面視において前記一対の第１磁化固定層それぞれの一部と重なり、かつ前記一対の第１磁化固定層と電気的に接続している磁化自由層と、
前記磁化自由層上に設けられた非磁性層と、
前記非磁性層上に設けられた第２磁化固定層と、
を備え、
前記磁化自由層、前記非磁性層、および前記第２磁化固定層は、互いに同一の平面形状を有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１磁化固定層を覆うように設けられたエッチングストッパ膜を備え、
前記磁化自由層は、前記エッチングストッパ膜を介して前記第１磁化固定層と電気的に接続している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記エッチングストッパ膜は、平面視で前記第１磁化固定層を内側に含む半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記エッチングストッパ膜は、ＴｉもしくはＴａ、またはこれらの窒化物により構成されている半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
前記エッチングストッパ膜は、前記一対の第１磁化固定層の双方を覆う半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
互いに異なる前記第１磁化固定層を覆うように設けられており、かつ互いに離間した一対の前記エッチングストッパ膜を備える半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記エッチングストッパ膜は、前記第１磁化固定層の上面および側面を覆う半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記第１磁化固定層は、テーパ状に設けられている半導体装置。
【請求項９】
請求項６に記載の半導体装置において、
前記エッチングストッパ膜が内部に埋め込まれた絶縁膜を備え、
前記磁化自由層は、前記エッチングストッパ膜上および前記絶縁膜上に設けられている半導体装置。
【請求項１０】
互いに平面方向に離間して設けられた一対の第１磁化固定層と、
平面視において前記一対の第１磁化固定層それぞれの一部と重なり、かつ前記一対の第１磁化固定層と電気的に接続している磁化自由層と、
前記磁化自由層上に設けられた非磁性層と、
前記非磁性層上に設けられた第２磁化固定層と、
を備え、
前記磁化自由層、前記非磁性層、および前記第２磁化固定層それぞれの側面は、同一面を形成している半導体装置。
【請求項１１】
互いに平面方向に離間して設けられた一対のエッチングストッパ層と、
互いに異なる前記エッチングストッパ層上に設けられた一対の第１磁化固定層と、
平面視において前記一対の第１磁化固定層全体と重なり、かつ前記一対の第１磁化固定層と電気的に接続されている磁化自由層と、
前記磁化自由層上に設けられた非磁性層と、
前記非磁性層上に設けられた第２磁化固定層と、
を備え、
前記磁化自由層、前記非磁性層、および前記第２磁化固定層それぞれの側面は、同一面を形成しており、
平面視において、前記第１磁化固定層の外形線の一部は、前記磁化自由層の外形線と重なっており、かつ前記エッチングストッパ層の内側に位置する半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第１磁化固定層上であって前記磁化自由層下に設けられ、かつ全体が前記磁化自由層により覆われたキャップ層を備える半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
互いに異なる前記第１磁化固定層上に設けられ、かつ互いに平面方向に離間した一対の前記キャップ層を備える半導体装置。
【請求項１４】
請求項１１に記載の半導体装置において、
前記第１磁化固定層は、前記磁化自由層と接している半導体装置。
【請求項１５】
請求項１１に記載の半導体装置において、
前記第１磁化固定層と前記磁化自由層の積層方向において、前記第１磁化固定層と前記磁化自由層の間隔は、１５ｎｍ以下である半導体装置。
【請求項１６】
請求項１１に記載の半導体装置において、
前記エッチングストッパ層は、前記第１磁化固定層が設けられた一面に、前記磁化自由層によって覆われた一の領域から、前記磁化自由層によって覆われていない他の領域へ向けて低くなる段差を有する半導体装置。
【請求項１７】
請求項１１に記載の半導体装置において、
全体が前記エッチングストッパ層により覆われており、かつ前記エッチングストッパ層に接続するプラグを備える半導体装置。
【請求項１８】
請求項１１に記載の半導体装置において、
前記エッチングストッパ層は、ＴｉもしくはＴａ、またはこれらの窒化物により構成されている半導体装置。
【請求項１９】
請求項１１に記載の半導体装置において、
前記キャップ層は、Ｔａ、Ｔｉ、ＲｕまたはＰｔにより構成されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば磁気ランダムアクセスメモリを有する半導体装置に適用可能な技術である。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＭＲＡＭ））は、高速かつ不揮発なメモリであり、半導体装置の低消費電力化に寄与することが期待される。磁気ランダムアクセスメモリに関する技術としては、たとえば特許文献１および２に記載のものが挙げられる。
【０００３】
特許文献１および２には、電流誘起磁壁移動現象を利用して磁化反転を行う磁気ランダムアクセスメモリが記載されている。
これらのうち、特許文献１に記載の技術は、互いに反平行方向に固定された磁化を有する第１磁化固定領域および第２磁化固定領域と、これらに接合された磁化自由領域と、を備えた第１強磁性層を具備する磁気抵抗効果素子に関するものである。具体的には、第１磁化固定領域と磁化自由領域について、一方の上面を他方の上面よりも高い位置に形成し、一方の下面を他方の下面よりも低い位置に形成することが記載されている。
また、特許文献１には、磁気抵抗効果素子が、第１強磁性層に対向するように設けられた第２強磁性層と、第２強磁性層と磁化自由領域の間に設けられた第１非磁性層と、を具備することが記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２５２９０９号公報
【特許文献２】国際公開第２００９／００１７０６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、磁化自由領域上に、当該磁化自由領域よりも小さい第２強磁性層および非磁性層が設けられた磁気抵抗効果素子が記載されている。しかしながら、このような構成においては、第２強磁性層および非磁性層を所望する形状に加工する際に磁化自由領域から生じる堆積物が、非磁性層の側壁に付着し、残存することが懸念される。この場合、磁気トンネル接合においてショートが発生するおそれがある。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
一実施の形態によれば、一対の第１磁化固定層と電気的に接続する磁化自由層と、磁化自由層上に設けられた非磁性層および第２磁化固定層と、を互いに同時に所望の形状に加工する。
【発明の効果】
【０００７】
前記一実施の形態によれば、良好な歩留まりを実現することが可能な半導体装置を提供することができる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態に係る磁気抵抗メモリを示す断面図である。
【図２】図１に示す磁気抵抗メモリを示す平面図である。
【図３】図１に示す磁気抵抗メモリを有する半導体装置を示す断面図である。
【図４】第１の実施形態に係る磁気抵抗メモリの変形例を示す断面図である。
【図５】図１に示す磁気抵抗メモリの動作原理を示す図である。
【図６】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】第２の実施形態に係る磁気抵抗メモリを示す図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】第３の実施形態に係る磁気抵抗メモリを示す図である。
【図１３】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】第４の実施形態に係る磁気抵抗メモリを示す図である。
【図１７】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】第４の実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】第５の実施形態に係る磁気抵抗メモリを示す図である。
【図２０】図８に示す製造工程の変形例を示す断面図である。
【図２１】第６の実施形態に係る磁気抵抗メモリを示す断面図である。
【図２２】図２１に示す磁気抵抗メモリを示す平面図である。
【図２３】図２１に示す磁気抵抗メモリを有する半導体装置を示す断面図である。
【図２４】図２１に示す磁気抵抗メモリの変形例を示す断面図である。
【図２５】図２６および図２７に示すグラフを説明するための模式図である。
【図２６】図２５に示す磁化固定層の長さＬと、点Ａにおける磁化固定層からの漏洩磁界と、の関係を示すグラフである。
【図２７】図２５に示す磁化固定層から点Ａまでの距離ｄと、点Ａにおける磁化固定層からの漏洩磁界と、の関係を示すグラフである。
【図２８】第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２９】第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３０】第６の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３１】第７の実施形態に係る磁気抵抗メモリを示す断面図である。
【図３２】第８の実施形態に係る磁気抵抗メモリを示す断面図である。
【図３３】第９の実施形態に係る磁気抵抗メモリを示す断面図である。
【図３４】図３３に示す磁気抵抗メモリの変形例を示す断面図である。
【図３５】図２１に示す磁気抵抗メモリの変形例を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１０】
（第１の実施形態）
図１は、第１の実施形態に係る磁気抵抗メモリＭＲ１を示す断面図である。図２は、図１に示す磁気抵抗メモリＭＲ１を示す平面図である。図３は、図１に示す磁気抵抗メモリＭＲ１を有する半導体装置ＳＤ１を示す断面図である。図４は、第１の実施形態に係る磁気抵抗メモリＭＲ１の変形例を示す断面図である。
【００１１】
本実施形態に係る半導体装置ＳＤ１は、磁気抵抗メモリＭＲ１を備えている。磁気抵抗メモリＭＲ１は、一対の第１磁化固定層ＦＦ１と、磁化自由層ＦＲ１と、非磁性層ＴＢ１と、第２磁化固定層ＲＦ１と、を備えている。一対の第１磁化固定層ＦＦ１は、互いに平面方向に離間して設けられている。磁化自由層ＦＲ１は、平面視において一対の第１磁化固定層ＦＦ１それぞれの一部と重なり、かつ一対の第１磁化固定層ＦＦ１と電気的に接続している。非磁性層ＴＢ１は、磁化自由層ＦＲ１上に設けられている。第２磁化固定層ＲＦ１は、非磁性層ＴＢ１上に設けられている。また、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１は、互いに同一の平面形状を有している。図１および図４においては、このような半導体装置ＳＤ１を構成する磁気抵抗メモリＭＲ１の構成の一例がそれぞれ例示されている。
【００１２】
本実施形態において、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１は、互いに同一の平面形状を有している。これにより、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を、同時に所望の形状に加工することが可能となる。この場合、磁化自由層ＦＲ１となる磁性材料層から生じる堆積物が非磁性層ＴＢ１の側壁に付着したとしても、磁化自由層ＦＲ１の加工とともに除去することができる。このため、非磁性層ＴＢ１の側壁に磁化自由層ＦＲ１となる磁性材料層から生じた堆積物が残存することを抑制し、磁気トンネル接合ＴＪ１においてショートが生じることを抑制することができる。このように、本実施形態によれば、良好な歩留まりを実現することが可能な半導体装置を提供することが可能となる。
【００１３】
以下、本実施形態に係る半導体装置ＳＤ１の構成、および半導体装置ＳＤ１の製造方法について詳細に説明する。
【００１４】
まず、本実施形態に係る半導体装置ＳＤ１の構成について説明する。
半導体装置ＳＤ１は、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）である磁気抵抗メモリＭＲ１を備えている。半導体装置ＳＤ１には、たとえば複数の磁気抵抗メモリＭＲ１が設けられている。図３においては、磁気抵抗メモリＭＲ１を有するメモリ領域と、メモリ領域と異なるロジック領域と、を有する半導体装置ＳＤ１の一例が示されている。
【００１５】
本実施形態に係る半導体装置ＳＤ１は、たとえば半導体基板ＳＢ１と、半導体基板ＳＢ１に設けられたトランジスタＴＲ１と、を備えている。
半導体基板ＳＢ１は、とくに限定されないが、たとえばシリコン基板である。半導体基板ＳＢ１には、たとえばトランジスタＴＲ１を他の素子から電気的に分離する素子分離膜ＥＩ１が形成されている。また、半導体基板ＳＢ１上には、たとえばトランジスタＴＲ１を覆うようにエッチングストッパ膜ＥＳ２が形成されている。トランジスタＴＲ１は、たとえば半導体基板ＳＢ１上に設けられたゲート絶縁膜ＧＩ１と、ゲート絶縁膜ＧＩ１上に設けられたゲート電極ＧＥ１と、ゲート電極ＧＥ１を挟んで形成されたソース・ドレイン領域ＤＲ１と、を備えている。
【００１６】
半導体装置ＳＤ１は、たとえば半導体基板ＳＢ１上に設けられた多層配線層を備えている。磁気抵抗メモリＭＲ１は、たとえば多層配線層中に形成される。この場合、磁気抵抗メモリＭＲ１は、たとえば多層配線層中の任意の配線層に形成することができる。
図３に示す例において、半導体基板ＳＢ１上には層間絶縁膜ＩＩ１が設けられている。層間絶縁膜ＩＩ１には、ソース・ドレイン領域ＤＲ１に接続されたコンタクトプラグＣＰ１が埋め込まれている。層間絶縁膜ＩＩ１上には、配線ＩＣ１が埋め込まれた層間絶縁膜ＩＩ２、配線ＩＣ２が埋め込まれた層間絶縁膜ＩＩ３、配線ＩＣ３が埋め込まれた層間絶縁膜ＩＩ４、配線ＩＣ４が埋め込まれた層間絶縁膜ＩＩ５、配線ＩＣ５が埋め込まれた層間絶縁膜ＩＩ６が順に形成されている。各層間絶縁膜およびこれに埋め込まれた配線により、各配線層が構成されることとなる。なお、層間絶縁膜ＩＩ６上には、さらに複数の配線層が形成されていてもよい。
【００１７】
磁気抵抗メモリＭＲ１は、一対の第１磁化固定層ＦＦ１と、これらに電気的に接続された磁化自由層ＦＲ１と、磁化自由層ＦＲ１上に設けられた非磁性層ＴＢ１と、非磁性層ＴＢ１上に設けられた第２磁化固定層ＲＦ１とを備えている。この場合、磁気抵抗メモリＭＲ１は、互いに積層された磁化自由層ＦＲ１と、非磁性層ＴＢ１と、第２磁化固定層ＲＦ１とにより構成される磁気トンネル接合ＴＪ１を有することとなる。
【００１８】
一対の第１磁化固定層ＦＦ１は、第１磁化固定層ＦＦ１１と、第１磁化固定層ＦＦ１２と、により構成される。第１磁化固定層ＦＦ１１と第１磁化固定層ＦＦ１２は、半導体基板ＳＢ１平面に平行な平面方向において、互いに離間して設けられている。
また、一対の第１磁化固定層ＦＦ１は、互いに反平行方向に固定された磁化を有する。本実施形態において、第１磁化固定層ＦＦ１１は、たとえば半導体基板ＳＢ１平面に垂直な第１方向に固定された磁化を有する。また、第１磁化固定層ＦＦ１２は、たとえば第１方向と反対の第２方向に固定された磁化を有する。ここで、上記第１方向とは、磁気抵抗メモリＭＲ１からみて上方向または下方向のいずれか一方を指す。
【００１９】
第１磁化固定層ＦＦ１は、垂直磁気異方性を示す強磁性体により構成される。第１磁化固定層ＦＦ１を構成する強磁性体は、たとえばＦｅおよびＣｏのいずれか一方、または双方を含み、ＰｔまたはＰｄとの合金もしくはＰｔまたはＰｄとの積層膜により構成することができる。
第１磁化固定層ＦＦ１の形状は、とくに限定されないが、たとえば上面と底面の面積が等しい柱状、またはテーパ状とすることができる。
【００２０】
本実施形態において、第１磁化固定層ＦＦ１は、たとえば絶縁膜ＩＦ１中に形成されている。絶縁膜ＩＦ１は、たとえばＳｉＯ２またはＳｉＮにより構成される。図３に示す例においては、絶縁膜ＩＦ１は、たとえば層間絶縁膜ＩＩ５の少なくとも一部を構成する。
図３では、一対の第１磁化固定層ＦＦ１が、絶縁膜ＩＦ３中に埋め込まれたコンタクトビアＣＶ１を介してそれぞれ異なる配線ＩＣ３に電気的に接続されるように設けられている場合が例示されている。このとき、一対の第１磁化固定層ＦＦ１は、たとえば配線ＩＣ３を介して、互いに異なるトランジスタＴＲ１のソース・ドレイン領域ＤＲ１に電気的に接続される。また、別の例として、ロジック領域の配線ＩＣ４の代わりに第１磁化固定層ＦＦ１およびエッチングストッパ膜ＥＳ１が配線ＩＣ５と接続するように磁気抵抗メモリＭＲ１が形成されていてもよい。
【００２１】
磁化自由層ＦＲ１は、一対の第１磁化固定層ＦＦ１を構成する第１磁化固定層ＦＦ１１および第１磁化固定層ＦＦ１２に対し電気的に接続している。このとき、第１磁化固定層ＦＦ１と第２磁化固定層ＲＦ１は、磁化自由層ＦＲ１を介して互いに接続されることとなる。磁化自由層ＦＲ１は、第１磁化固定層ＦＦ１に対し直接接していてもよく、他の導電層を介して第１磁化固定層ＦＦ１に対し電気的に接続していてもよい。図１に示す例において、磁化自由層ＦＲ１は、たとえばエッチングストッパ膜ＥＳ１を介して第１磁化固定層ＦＦ１に電気的に接続される。
磁化自由層ＦＲ１は、反転可能な磁化を有している。磁化自由層ＦＲ１の磁化を反転させることにより、磁気抵抗メモリＭＲ１の書き込みが行われる。すなわち、磁化自由層ＦＲ１は、磁気トンネル接合ＴＪ１のデータ記憶層として機能する。本実施形態においては、たとえば磁化自由層ＦＲ１の磁化は反転により、上記第１方向または上記第２方向のいずれかとなる。
【００２２】
本実施形態において、磁化自由層ＦＲ１は、平面視において一対の第１磁化固定層ＦＦ１それぞれの一部のみと重なり他の部分と重ならないように設けられる。この場合、磁化自由層ＦＲ１とともに第１磁化固定層ＦＦ１をエッチングする必要がないため、後述する第６の実施形態と比較して、エッチング時間を短縮することができる。したがって、エッチャント中の酸素に起因した抵抗値の増大や、これによる抵抗ばらつきの発生を抑制できる。
本実施形態に係る磁気抵抗メモリＭＲ１において、磁化自由層ＦＲ１のうち第１磁化固定層ＦＦ１と重なる部分およびその周辺は、たとえば第１磁化固定層ＦＦ１から生じる磁場を受けて磁化方向が固定され磁化固定領域となる。また、磁化自由層ＦＲ１のうち磁化固定領域以外の部分は、たとえば反転可能な磁化を有する磁化自由領域となる。
【００２３】
磁気抵抗メモリＭＲ１の性能を向上させるためには、磁気抵抗比（ＭＲ比）を高めることが求められる。ＭＲ比を高めるためには、磁化自由層ＦＲ１のうち磁気トンネル接合ＴＪ１を構成する部分における、磁化自由領域の割合を向上させることが好ましい。
本実施形態においては、一対の第１磁化固定層ＦＦ１それぞれの一部と重なるように磁化自由層ＦＲ１が設けられる。この場合、第１磁化固定層ＦＦ１の全てが磁化自由層ＦＲ１と重なる場合と比較して、磁化自由層ＦＲ１中における磁化自由領域の割合を向上させることができる。すなわち、ＭＲ比を高めることが可能となる。したがって、優れたＭＲ比を有する磁気トンネル接合ＴＪ１を実現できる。
【００２４】
本実施形態において、磁化自由層ＦＲ１は、第１磁化固定層ＦＦ１よりも上層に設けられる。図１に示す例では、第１磁化固定層ＦＦ１および絶縁膜ＩＦ１それぞれの一部を覆うよう、これらの上に磁化自由層ＦＲ１が設けられている。
また、図２に示すように、磁化自由層ＦＲ１は、たとえば一端が第１磁化固定層ＦＦ１１に、他端が第１磁化固定層ＦＦ１２に、それぞれ重なるように設けられる。このとき、磁化自由層ＦＲ１のうち両端部以外の部分は、たとえば一対の第１磁化固定層ＦＦ１に挟まれた領域と重なることとなる。
【００２５】
磁化自由層ＦＲ１は、垂直磁気異方性を示す強磁性体により構成される。磁化自由層ＦＲ１を構成する強磁性体は、たとえばＦｅ、ＣｏおよびＮｉからなる群から選択される１種または２種以上を含む。また、当該強磁性体は、Ｐｔ、Ｐｄ、Ａｕ、ＡｇおよびＣｕからなる群から選択される１種または２種以上をさらに含んでいてもよい。
本実施形態の一例において、磁化自由層ＦＲ１は、たとえばＣｏＦｅＢ膜、ＣｏとＮｉの交互積層膜、ＣｏとＰｔの交互積層膜、ＣｏとＰｄの交互積層膜、ＣｏＦｅとＮｉの交互積層膜、ＣｏＦｅとＰｔの交互積層膜、ＣｏＦｅとＰｄの交互積層膜により構成することができる。
【００２６】
磁化自由層ＦＲ１上には、非磁性層ＴＢ１が設けられている。非磁性層ＴＢ１は、磁気トンネル接合ＴＪ１においてトンネルバリアとしての機能を有する。
【００２７】
非磁性層ＴＢ１は、非磁性材料により構成される。非磁性層ＴＢ１を構成する非磁性材料としては、たとえば絶縁体、半導体、または金属により構成されるものが挙げられる。本実施形態においては、非磁性層ＴＢ１を構成する材料として、ＭｇＯまたはＡｌＯ等の金属酸化物を用いることがとくに好ましい。
【００２８】
非磁性層ＴＢ１上には、第２磁化固定層ＲＦ１が設けられている。第２磁化固定層ＲＦ１は、一対の第１磁化固定層ＦＦ１のいずれか一方が有する磁化に対し平行方向に固定された磁化を有する。すなわち、第２磁化固定層ＲＦ１は、上記第１方向または上記第２方向のいずれかに固定された磁化を有することとなる。
第２磁化固定層ＲＦ１は、非磁性層ＴＢ１を介してデータ記憶層である磁化自由層ＦＲ１上に設けられている。すなわち、第２磁化固定層ＲＦ１は、参照層として機能する。
【００２９】
第２磁化固定層ＲＦ１は、垂直磁気異方性を示す強磁性体により構成される。第２磁化固定層ＲＦ１を構成する強磁性体は、たとえば第１磁化固定層ＦＦ１に用いる材料、Ｆｅ、ＣｏまたはＦｅＣｏにＴｂを含む合金により構成することができる。また非磁性層ＴＢ１と第１磁化固定層ＦＦ１の間に、Ｆｅ、ＣｏＦｅ、ＣｏＦｅＢの強磁性膜を挿入することで、ＭＲ比を高めることができる。
【００３０】
磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１は、互いに同一の平面形状を有している。この場合、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を、エッチングにより同時に加工することが可能となる。このとき、磁化自由層ＦＲ１となる磁性材料層から生じる堆積物が非磁性層ＴＢ１の側壁に付着するが、側壁付着物は磁化自由層ＦＲ１のオーバーエッチング時に除去することができる。また、磁化自由層ＦＲ１の下にエッチングストッパ層ＥＳ１を形成することで、磁化自由層ＦＲ１のオーバーエッチングにより第１磁化固定層ＦＦ１がエッチングされてしまうことを抑制することもできる。したがって、歩留まりに優れた半導体装置が実現される。また、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１は、たとえば一のマスクを用いて加工することができる。このため、リソグラフィ工程数を低減し、製造コストの低減を図ることも可能となる。なお、互いに同一の平面形状であるとは、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を同時に加工した場合における、各層のエッチング選択性等の加工条件に起因した平面形状のずれを許容するものである。
【００３１】
本実施形態においては、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１それぞれの側面は、たとえば同一面を形成している。この場合においても、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を、エッチングにより同時に加工することが可能となる。このため、歩留まりに優れた半導体装置を実現しつつ、製造コストの低減を図ることが可能となる。磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１それぞれの側面により構成される面は、平面であってもよく、湾曲面であってもよい。なお、同一面を形成するとは、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を同時に加工した場合における、各層のエッチング選択性等の加工条件に起因した凹凸の発生を許容するものである。磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１の平面形状が矩形である場合には、互いに同じ方向へ向いた各層の一面が、一の平面を構成することとなる。
【００３２】
図１に示す例において、本実施形態における半導体装置ＳＤ１は、たとえば第１磁化固定層ＦＦ１を覆うように設けられたエッチングストッパ膜ＥＳ１を備えている。これにより、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１をエッチングにより加工する際に、第１磁化固定層ＦＦ１がエッチングされてしまうことを抑制できる。
エッチングストッパ膜ＥＳ１が設けられる場合、磁化自由層ＦＲ１は、エッチングストッパ膜ＥＳ１を介して第１磁化固定層ＦＦ１と電気的に接続することとなる。図１に示す例においては、エッチングストッパ膜ＥＳ１上に磁化自由層ＦＲ１が設けられる。
【００３３】
エッチングストッパ膜ＥＳ１は、たとえばＴｉもしくはＴａ、またはこれらの窒化物により構成される。これにより、メタノールを用いたエッチングにおいて、磁化自由層ＦＲ１に対し高い選択比を実現することができる。したがって、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１をエッチングにより加工する際に、第１磁化固定層ＦＦ１がエッチングされてしまうことをより確実に抑制できる。
なお、エッチングストッパ膜ＥＳ１の膜厚は、とくに限定されず、求める磁気抵抗メモリＭＲ１の特性に応じて適宜選択することが可能であるが、たとえば１０ｎｍ以上４０ｎｍ以下である。
【００３４】
エッチングストッパ膜ＥＳ１は、たとえば平面視で第１磁化固定層ＦＦ１を内側に含むように設けられる。この場合、図２に示すように、平面視においてエッチングストッパ膜ＥＳ１の外形線が第１磁化固定層ＦＦ１よりも外側に位置するようエッチングストッパ膜ＥＳ１が設けられることとなる。これにより磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１をエッチングにより加工する際に、第１磁化固定層ＦＦ１がエッチングされてしまうことをさらに確実に抑制できる。
【００３５】
図１に示す例において、エッチングストッパ膜ＥＳ１は、たとえば一対の第１磁化固定層ＦＦ１の双方を覆うように設けられる。すなわち、一対の第１磁化固定層ＦＦ１を覆う一のエッチングストッパ膜ＥＳ１が、第１磁化固定層ＦＦ１上および絶縁膜ＩＦ１上に設けられる。この場合、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１は、一のエッチングストッパ膜ＥＳ１上に設けられることとなる。このため、エッチングストッパ膜ＥＳ１の形成に起因して磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１に段差が生じることを回避できる。
【００３６】
図４は、図１に示す磁気抵抗メモリＭＲ１の変形例を示す断面図である。
図４に示す例において、磁気抵抗メモリＭＲ１は、エッチングストッパ膜ＥＳ１を有していない。すなわち、磁化自由層ＦＲ１は、エッチングストッパ膜ＥＳ１を介さずに第１磁化固定層ＦＦ１に電気的に接続されることとなる。これにより、半導体装置の製造コストの低減を図ることが可能となる。
図４に示す例において、第１磁化固定層ＦＦ１を構成する強磁性体は、図１に示す磁気抵抗メモリＭＲ１において例示した材料に加え、たとえばＴｉもしくはＴａ、またはこれらの窒化物を含むことができる。これにより、メタノールを用いたエッチングにおいて、磁化自由層ＦＲ１に対し高いエッチング選択比を有する第１磁化固定層ＦＦ１を実現できる。このため、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１をエッチングにより加工する際に、第１磁化固定層ＦＦ１がエッチングされてしまうことを抑制できる。
【００３７】
図５は、図１に示す磁気抵抗メモリＭＲ１の動作原理を示す図である。図中の一点鎖線矢印は電流の流れを、白抜き矢印は磁化の方向を、それぞれ示す。
本実施形態に係る磁気抵抗メモリＭＲ１においては、電流誘起磁壁移動を用いてデータ"０"または"１"の書き込みが行われる。すなわち、磁化自由層ＦＲ１内に生じる磁壁ＭＷ１を移動させて磁化自由層ＦＲ１中の磁化自由領域における磁化方向を反転させることにより、データ"０"または"１"の書き込みが行われる。磁壁ＭＷ１は、磁化自由層ＦＲ１を流れる電流の向きとは反対に移動する。このため、第１磁化固定層ＦＦ１１から第１磁化固定層ＦＦ１２へ電流を流すことにより、磁壁ＭＷ１は第１磁化固定層ＦＦ１１側へ移動する。また、第１磁化固定層ＦＦ１２から第１磁化固定層ＦＦ１１へ電流を流すことにより、磁壁ＭＷ１は第１磁化固定層ＦＦ１２側へ移動する。
【００３８】
図５はエッチングストッパ膜ＥＳ１の膜厚が２０ｎｍである場合の動作原理を示している。また、図５では、第１磁化固定層ＦＦ１１が上方向の磁化を、第１磁化固定層ＦＦ１２が下方向の磁化を、それぞれ有する場合が例示されている。
以下、図５に示す磁気抵抗メモリＭＲ１の書き込み動作について説明する。
【００３９】
図５に示す磁気抵抗メモリＭＲ１において、エッチングストッパ膜ＥＳ１は、２０ｎｍの膜厚を有している。この場合、磁化自由層ＦＲ１のうち第１磁化固定層ＦＦ１１と重なる磁化固定領域は、第１磁化固定層ＦＦ１１が有する磁化に対し平行方向に固定された磁化を有する。また、磁化自由層ＦＲ１のうち第１磁化固定層ＦＦ１２と重なる磁化固定領域は、第１磁化固定層ＦＦ１２が有する磁化に対し平行方向に固定された磁化を有する。すなわち、磁化自由層ＦＲ１のうち、第１磁化固定層ＦＦ１１と重なる磁化固定領域が上向きの磁化を、第１磁化固定層ＦＦ１２と重なる磁化固定領域が下向きの磁化を、それぞれ有することとなる。
図５に示す磁気抵抗メモリＭＲ１の例では、図５（ａ）に示すように第１磁化固定層ＦＦ１１から第１磁化固定層ＦＦ１２へ書き込み電流を流し、磁壁ＭＷ１を第１磁化固定層ＦＦ１１側へ移動させることにより、磁化自由層ＦＲ１中の磁化自由領域における磁化が下向きとなる。これにより、磁化自由層ＦＲ１の全体としての磁化方向は下向きとなる。一方で、図５（ｂ）に示すように第１磁化固定層ＦＦ１２から第１磁化固定層ＦＦ１１へ書き込み電流を流し、磁壁ＭＷ１を第１磁化固定層ＦＦ１２側へ移動させることにより、磁化自由層ＦＲ１中の磁化自由領域における磁化が上向きとなる。これにより、磁化自由層ＦＲ１の全体としての磁化方向は上向きとなる。図５に示す磁気抵抗メモリＭＲ１においては、このようにして書き込み動作が行われる。
【００４０】
磁気抵抗メモリＭＲ１の読み出し動作は、磁気トンネル接合ＴＪ１を貫通する方向に読み出し電流を流すことにより行われる。これにより、磁気トンネル接合ＴＪ１の抵抗値が検出され、当該抵抗値に対応したデータ"０"または"１"が読み出される。
磁化自由層ＦＲ１中の磁化自由領域における磁化方向が、第２磁化固定層ＲＦ１の磁化方向と反平行方向である場合、磁気トンネル接合ＴＪ１の抵抗値は相対的に大きくなる。一方で、磁化自由層ＦＲ１中の磁化自由領域における磁化方向が、第２磁化固定層ＲＦ１の磁化方向と同じ方向である場合、磁気トンネル接合ＴＪ１の抵抗値は相対的に小さくなる。これらの抵抗値は、それぞれデータ"０"または"１"のいずれかに対応付けられる。
【００４１】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法を説明する。図６〜８、２０は、第１の実施形態に係る半導体装置ＳＤ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＤ１の製造方法は、たとえば次のように行われる。まず、互いに平面方向に離間した一対の第１磁化固定層ＦＦ１を形成する。次いで、一対の第１磁化固定層ＦＦ１を覆うよう、磁化自由層ＦＲ１となる第１層ＦＬ１を形成する。次いで、第１層ＦＬ１上に非磁性層ＴＢ１となる第２層ＳＬ１を形成する。次いで、第２層ＳＬ１上に、第２磁化固定層ＲＦ１となる第３層ＴＬ１を形成する。次いで、第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１を同時にエッチングによりパターニングして、一対の第１磁化固定層ＦＦ１それぞれの一部と重なる磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を形成する。図６〜８と図２０においては、このような半導体装置ＳＤ１の製造方法の一例がそれぞれ例示されている。
以下、本実施形態に係る半導体装置ＳＤ１の製造方法につき詳細に説明する。
【００４２】
まず、トランジスタＴＲ１が設けられた半導体基板ＳＢ１上に、配線ＩＣ３が埋め込まれた層間絶縁膜ＩＩ４を形成する。なお、層間絶縁膜ＩＩ４は、たとえば層間絶縁膜ＩＩ２と層間絶縁膜ＩＩ３によりそれぞれ構成される各配線層を介して半導体基板ＳＢ１上に設けられる。各配線層中の配線は、たとえばダマシンプロセスを利用して形成される。次いで、層間絶縁膜ＩＩ４上に、コンタクトビアＣＶ１が埋め込まれた絶縁膜ＩＦ３を形成する。なお、図６〜８においては、コンタクトビアＣＶ１が省略されている。後述する図１０〜１１、１３〜１５、１７〜１８においても同様である。
【００４３】
次に、互いに平面方向に離間した一対の第１磁化固定層ＦＦ１を形成する。一対の第１磁化固定層ＦＦ１は、たとえば次のように形成される。
まず、図６（ａ）に示すように、絶縁膜ＩＦ３上に磁性材料層ＭＭ１を形成する。磁性材料層ＭＭ１は、たとえば第１磁化固定層ＦＦ１を構成する材料として上記に例示したものにより構成される。次いで、図６（ｂ）に示すように、磁性材料層ＭＭ１をエッチングによりパターニングして第１磁化固定層ＦＦ１１を形成する。次いで、図６（ｃ）に示すように、絶縁膜ＩＦ３上に第１磁化固定層ＦＦ１１を覆うよう磁性材料層ＭＭ２を形成する。磁性材料層ＭＭ２は、たとえば第１磁化固定層ＦＦ１を構成する材料として上記に例示したものにより構成される。次いで、図７（ａ）に示すように、磁性材料層ＭＭ２をエッチングによりパターニングして第１磁化固定層ＦＦ１２を形成する。これにより、一対の第１磁化固定層ＦＦ１が形成されることとなる。磁性材料層ＭＭ１および磁性材料層ＭＭ２のパターニングは、それぞれレジストマスクまたはレジストマスクで加工されたＳｉＯ２等のハードマスクを使用して行うことができる。
【００４４】
次に、図７（ｂ）に示すように、絶縁膜ＩＦ３上に一対の第１磁化固定層ＦＦ１を覆うように絶縁膜ＩＦ１を形成する。次いで、絶縁膜ＩＦ１に対しＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化を行う。次いで、図７（ｃ）に示すように、絶縁膜ＩＦ１に対し全面エッチバックを行い、一対の第１磁化固定層ＦＦ１の上面を露出させる。全面エッチバックを用いずに、ＣＭＰのみで一対の第１磁化固定層ＦＦ１の上面を露出させる場合もある。
【００４５】
次に、第１磁化固定層ＦＦ１を覆うエッチングストッパ膜ＥＳ１を形成する。エッチングストッパ膜ＥＳ１は、後述する第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１をエッチングによりパターニングする際においてエッチングストッパとして機能することができる。本実施形態においては、たとえば一対の第１磁化固定層ＦＦ１の双方を覆う一のエッチングストッパ膜ＥＳ１が形成される。
エッチングストッパ膜ＥＳ１は、たとえば次のように形成される。まず、図８（ａ）に示すように、絶縁膜ＩＦ１上および一対の第１磁化固定層ＦＦ１上に、導電層ＣＬ１を形成する。導電層ＣＬ１は、たとえばエッチングストッパ膜ＥＳ１を構成する材料として上記に例示したものにより構成される。次いで、図８（ｂ）に示すように、導電層ＣＬ１をエッチングによりパターニングしてエッチングストッパ膜ＥＳ１を形成する。導電層ＣＬ１のパターニングは、レジストマスクまたはレジストマスクで加工されたＳｉＯ２等のハードマスクを使用して行うことができる。
【００４６】
次に、一対の第１磁化固定層ＦＦ１を覆うよう、磁化自由層ＦＲ１となる第１層ＦＬ１を形成する。第１層ＦＬ１は、たとえば磁化自由層ＦＲ１を構成する材料として上記に例示したものにより構成される。本実施形態においては、一対の第１磁化固定層ＦＦ１を覆うよう、エッチングストッパ膜ＥＳ１上および絶縁膜ＩＦ１上に第１層ＦＬ１が形成される。次いで、第１層ＦＬ１上に非磁性層ＴＢ１となる第２層ＳＬ１を形成する。第２層ＳＬ１は、たとえば非磁性層ＴＢ１を構成する材料として上記に例示したものにより構成される。次いで、第２層ＳＬ１上に、第２磁化固定層ＲＦ１となる第３層ＴＬ１を形成する。第３層ＴＬ１は、たとえば第２磁化固定層ＲＦ１を構成する材料として上記に例示したものにより構成される。
これにより、図８（ｃ）に示す構造が得られることとなる。
【００４７】
図２０は、図８に示す製造工程の変形例を示す断面図である。
本実施形態に係る半導体装置ＳＤ１の製造方法では、図２０に例示されるように、エッチングストッパ膜ＥＳ１を形成しなくともよい。この場合、第１層ＦＬ１は、エッチングストッパ膜ＥＳ１を介さずに第１磁化固定層ＦＦ１上および絶縁膜ＩＦ１上に設けられることとなる。図２０に示す例において、第１磁化固定層ＦＦ１を構成する強磁性体としては、図４に示す磁気抵抗メモリＭＲ１において例示した材料を用いることができる。
【００４８】
次に、第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１を同時にエッチングによりパターニングする。すなわち、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１が所望の形状に加工される。これにより、一対の第１磁化固定層ＦＦ１それぞれの一部と重なる磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１が形成される。第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１のパターニングは、レジストマスクまたはレジストマスクで加工されたＳｉＯ２等のハードマスクを使用して行うことができる。また、第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１のエッチングは、たとえばメタノールをエッチャントとしたドライエッチングにより行われる。
これにより、互いに同一の平面形状を有する磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１が形成される。このとき、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１それぞれの側面は、同一面を形成することとなる。
【００４９】
本実施形態においては、このように第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１を同時にエッチングによりパターニングする。この場合、第１層ＦＬ１から生じた堆積物が非磁性層ＴＢ１の側壁へ付着するが、この側壁付着物は第１層ＦＬ１のオーバーエッチング時に除去することができる。したがって、磁気トンネル接合ＴＪ１においてショートが生じることを抑制することができる。また、第１層ＦＬ１の下にエッチングストッパ層ＥＳ１を形成することで、第１層ＦＬ１のオーバーエッチングにより第１磁化固定層ＦＦ１がエッチングされてしまうことを抑制することもできる。
これにより、磁気抵抗メモリＭＲ１が形成されることとなる。
【００５０】
次いで、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を埋め込む絶縁膜ＩＦ２を形成した後、これをエッチバックして第２磁化固定層ＲＦ１を露出させる。これにより、絶縁膜ＩＦ１および絶縁膜ＩＦ２により構成される層間絶縁膜ＩＩ５が形成される。次いで、層間絶縁膜ＩＩ５内に配線ＩＣ４を形成する。配線ＩＣ４は、たとえばダマシンプロセスを利用して形成することができる。
その後、層間絶縁膜ＩＩ５上に複数の配線層を形成する。本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成されることとなる。
【００５１】
次に、本実施形態に係る効果を説明する
本実施形態において、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１は、互いに同一の平面形状を有している。これにより、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を、同時に所望の形状に加工することが可能となる。この場合、磁化自由層ＦＲ１となる磁性材料層から生じる堆積物が非磁性層ＴＢ１の側壁に付着するが、この側壁付着物は磁化自由層ＦＲ１のオーバーエッチング時に除去することができる。このため、非磁性層ＴＢ１の側壁に磁化自由層ＦＲ１となる磁性材料層から生じた堆積物が残存することを抑制し、磁気トンネル接合ＴＪ１においてショートが生じることを抑制することができる。また、磁化自由層ＦＲ１の下にエッチングストッパ層ＥＳ１を形成することで、磁化自由層ＦＲ１のオーバーエッチングにより第１磁化固定層ＦＦ１がエッチングされてしまうことを抑制することもできる。このように、本実施形態によれば、良好な歩留まりを実現することが可能な半導体装置を提供することが可能となる。
【００５２】
（第２の実施形態）
図９は、第２の実施形態に係る磁気抵抗メモリＭＲ２を示す図である。図９（ａ）は断面構造を示す断面図であり、図９（ｂ）は平面構造を示す平面図である。
本実施形態に係る磁気抵抗メモリＭＲ２は、エッチングストッパ膜ＥＳ１の構成を除いて第１の実施形態に係る磁気抵抗メモリＭＲ１と同様である。以下、本実施形態に係る磁気抵抗メモリＭＲ２の構成につき詳細に説明する。
【００５３】
図９（ａ）および図９（ｂ）に示すように、磁気抵抗メモリＭＲ２は、互いに異なる第１磁化固定層ＦＦ１を覆うように設けられており、かつ互いに離間した一対のエッチングストッパ膜ＥＳ１を有する。ここでは、第１磁化固定層ＦＦ１１を覆うエッチングストッパ膜ＦＥ１と、第１磁化固定層ＦＦ１２を覆うエッチングストッパ膜ＳＥ１と、により一対のエッチングストッパ膜ＥＳ１が構成される。
本実施形態によれば、一対の第１磁化固定層ＦＦ１は、互いに離間したエッチングストッパ膜ＦＥ１とエッチングストッパ膜ＳＥ１によりそれぞれ覆われる。このため、磁気抵抗メモリＭＲ２への書き込み動作時に磁化自由層ＦＲ１に流す電流がエッチングストッパ膜ＥＳ１に分流することを回避することができる。これにより、書き込み動作時において磁化自由層ＦＲ１に流れる電流値を大きくすることができる。したがってトータルの書き込み電流を低減することが可能となる。
【００５４】
図９に示す例において、エッチングストッパ膜ＦＥ１は、平面視で第１磁化固定層ＦＦ１１を内側に含むように設けられる。また、エッチングストッパ膜ＳＥ１は、平面視で第１磁化固定層ＦＦ１２を内側に含むように設けられる。この場合、図９（ｂ）に示すように、平面視においてエッチングストッパ膜ＥＳ１の外形線が第１磁化固定層ＦＦ１よりも外側に位置するようエッチングストッパ膜ＥＳ１が設けられることとなる。これにより磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１をエッチングにより加工する際に、第１磁化固定層ＦＦ１がエッチングされてしまうことをさらに確実に抑制できる。
【００５５】
本実施形態において、半導体装置ＳＤ１は、たとえば第１磁化固定層ＦＦ１が埋め込まれた絶縁膜ＩＦ１１と、エッチングストッパ膜ＥＳ１が内部に埋め込まれた絶縁膜ＩＦ１２とにより構成される絶縁膜ＩＦ１を備える。この場合、磁化自由層ＦＲ１は、エッチングストッパ膜ＥＳ１上および絶縁膜ＩＦ１２上に設けられることとなる。
一対の第１磁化固定層ＦＦ１間に位置する領域においてエッチングストッパ膜ＥＳ１の形成時に発生する段差は、絶縁膜ＩＦ１２を埋め込み、ＣＭＰ等により平坦化することで解消される。この場合、磁化自由層ＦＲ１を、エッチングストッパ膜ＥＳ１と絶縁膜ＩＦ１２により構成される平坦面上に形成することが可能となる。したがって、エッチングストッパ膜ＥＳ１の形成に起因して磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１に段差が生じることを回避できる。
絶縁膜ＩＦ１１および絶縁膜ＩＦ１２は、たとえば絶縁膜ＩＦ１を構成する材料として第１の実施形態において例示したものにより構成することができる。
【００５６】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法を説明する。図１０および図１１は、第２の実施形態に係る半導体装置ＳＤ１の製造方法を示す断面図である。
まず、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、たとえば第１の実施形態と同様の方法を用いて半導体基板ＳＢ１上に形成される。次いで、互いに平面方向に離間した一対の第１磁化固定層ＦＦ１を形成する。第１磁化固定層ＦＦ１は、たとえば第１の実施形態と同様の方法により形成することができる。次いで、絶縁膜ＩＦ３上に第１磁化固定層ＦＦ１を覆うよう絶縁膜ＩＦ１１を形成し、これを平坦化する。次いで、絶縁膜ＩＦ１１に対し、全面エッチバックまたはＣＭＰを行い、第１磁化固定層ＦＦ１を露出させる。
【００５７】
次に、第１磁化固定層ＦＦ１を覆うエッチングストッパ膜ＥＳ１を形成する。
エッチングストッパ膜ＥＳ１は、たとえば次のように形成される。まず、図１０（ａ）に示すように、一対の第１磁化固定層ＦＦ１を覆う導電層ＣＬ１を形成する。導電層ＣＬ１は、第１磁化固定層ＦＦ１上および絶縁膜ＩＦ１１上に形成される。また、導電層ＣＬ１としては、たとえばエッチングストッパ膜ＥＳ１を構成する材料として第１の実施形態において例示したものにより構成される。次いで、図１０（ｂ）に示すように、導電層ＣＬ１をエッチングによりパターニングする。これにより、互いに異なる第１磁化固定層ＦＦ１を覆い、かつ離間した一対のエッチングストッパ膜ＥＳ１が形成される。導電層ＣＬ１のパターニングは、レジストマスクまたはレジストマスクで加工されたＳｉＯ２等のハードマスクを使用して行うことができる。
【００５８】
次に、図１０（ｃ）に示すように、一対のエッチングストッパ膜ＥＳ１を覆うよう、エッチングストッパ膜ＥＳ１上および絶縁膜ＩＦ１１上に絶縁膜ＩＦ１２を形成する。次いで、絶縁膜ＩＦ１２に対しＣＭＰにより平坦化を行う。
次に、図１１（ａ）に示すように、絶縁膜ＩＦ１２に対し全面エッチバックまたはＣＭＰを行い、一対のエッチングストッパ膜ＥＳ１の上面を露出させる。
【００５９】
次に、図１１（ｂ）に示すように、一対の第１磁化固定層ＦＦ１を覆うよう、エッチングストッパ膜ＥＳ１上および絶縁膜ＩＦ１２上に第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１を順に形成する。次いで、第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１を同時にエッチングによりパターニングする。すなわち、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を所望の形状に加工する。これにより、一対の第１磁化固定層ＦＦ１それぞれの一部と重なる磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１が形成される。当該エッチング工程は、第１の実施形態と同様に行うことができる。
【００６０】
その後、第１の実施形態と同様に各配線層を形成する。本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成されることとなる。
【００６１】
本実施形態においても、第１の実施形態と同様の効果が得られる。
【００６２】
（第３の実施形態）
図１２は、第３の実施形態に係る磁気抵抗メモリＭＲ３を示す図である。図１２（ａ）は断面構造を示す断面図であり、図１２（ｂ）は平面構造を示す平面図である。
本実施形態に係る磁気抵抗メモリＭＲ３は、エッチングストッパ膜ＥＳ１の構成を除いて第１の実施形態に係る磁気抵抗メモリＭＲ１と同様である。以下、本実施形態に係る磁気抵抗メモリＭＲ３の構成につき詳細に説明する。
【００６３】
図１２（ａ）および（ｂ）に示すように、磁気抵抗メモリＭＲ３は、互いに異なる第１磁化固定層ＦＦ１を覆うように設けられており、かつ互いに離間した一対のエッチングストッパ膜ＥＳ１を有する。ここでは、第１磁化固定層ＦＦ１１を覆うエッチングストッパ膜ＦＥ１と、第１磁化固定層ＦＦ１２を覆うエッチングストッパ膜ＳＥ１と、により一対のエッチングストッパ膜ＥＳ１が構成される。
本実施形態によれば、一対の第１磁化固定層ＦＦ１は、互いに離間したエッチングストッパ膜ＦＥ１とエッチングストッパ膜ＳＥ１によりそれぞれ覆われる。このため、磁気抵抗メモリＭＲ３の書き込み動作時に磁化自由層ＦＲ１に流す電流がエッチングストッパ膜ＥＳ１に分流することを回避することができる。これにより、書き込み動作時において磁化自由層ＦＲ１に流れる電流値を大きくすることができる。したがって、磁気抵抗メモリの動作信頼性を向上させることが可能となる。
【００６４】
図１２に示す例において、エッチングストッパ膜ＦＥ１は、平面視で第１磁化固定層ＦＦ１１と同一の形状を有するように設けられる。この場合、エッチングストッパ膜ＥＳ１と第１磁化固定層ＦＦ１とを、一のマスクを用いてパターニングすることが可能となる。このため、第１の実施形態と比較して、リソグラフィ工程数を低減することができる。したがって、半導体装置の製造コストの低減を図ることが可能となる。
【００６５】
エッチングストッパ膜ＥＳ１および第１磁化固定層ＦＦ１は、たとえば絶縁膜ＩＦ１に埋め込まれる。この場合、一対の第１磁化固定層ＦＦ１間に位置する領域においてエッチングストッパ膜ＥＳ１の形成時に発生する段差は、絶縁膜ＩＦ１を埋め込み、ＣＭＰ等により平坦化することで解消される。このため、磁化自由層ＦＲ１を、エッチングストッパ膜ＥＳ１と絶縁膜ＩＦ１により構成される平坦面上に形成することが可能となる。したがって、エッチングストッパ膜ＥＳ１の形成に起因して磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１に段差が生じることを回避できる。
【００６６】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法を説明する。図１３〜１５は、第３の実施形態に係る半導体装置ＳＤ１の製造方法を示す断面図である。
まず、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、たとえば第１の実施形態と同様の方法を用いて半導体基板ＳＢ１上に形成される。
【００６７】
次に、互いに平面方向に離間した一対の第１磁化固定層ＦＦ１を形成する。第１磁化固定層ＦＦ１を形成する工程は、たとえば次のように行われる。
まず、図１３（ａ）に示すように、絶縁膜ＩＦ３上に磁性材料層ＭＭ１および導電層ＣＬ１を順に積層する。次いで、図１３（ｂ）に示すように、磁性材料層ＭＭ１および導電層ＣＬ１をエッチングすることにより、一対の第１磁化固定層ＦＦ１のうちの一方である第１磁化固定層ＦＦ１１と、エッチングストッパ膜ＦＥ１と、を形成する。磁性材料層ＭＭ１および導電層ＣＬ１のエッチングは、たとえば一のレジストマスクまたはレジストマスクで加工されたＳｉＯ２等のハードマスクを用いて行われる。本実施形態においては、たとえば導電層ＣＬ１を第１エッチングによりパターニングした後、第１エッチングとは異なるエッチャントを用いた第２エッチングにより磁性材料層ＭＭ１をパターニングすることができる。
次いで、図１３（ｃ）に示すように、一対の第１磁化固定層ＦＦ１のうちの一方である第１磁化固定層ＦＦ１１を覆うように、磁性材料層ＭＭ２および導電層ＣＬ２を順に積層する。次いで、図１４（ａ）に示すように、磁性材料層ＭＭ２および導電層ＣＬ２をエッチングすることにより、一対の第１磁化固定層ＦＦ１のうちの他方である第１磁化固定層ＦＦ１２と、エッチングストッパ膜ＳＥ１と、を形成する。磁性材料層ＭＭ２および導電層ＣＬ２のエッチングは、たとえば一のレジストマスクまたはレジストマスクで加工されたＳｉＯ２等のハードマスクを用いて行われる。本実施形態においては、たとえば導電層ＣＬ２を第３エッチングによりパターニングした後、第３エッチングとは異なるエッチャントを用いた第４エッチングにより磁性材料層ＭＭ２をパターニングすることができる。
これにより、一対の第１磁化固定層ＦＦ１が形成されることとなる。
【００６８】
次に、図１４（ｂ）に示すように、絶縁膜ＩＦ３上に一対の第１磁化固定層ＦＦ１を覆うように絶縁膜ＩＦ１を形成する。次いで、絶縁膜ＩＦ１に対しＣＭＰにより平坦化を行う。次に、図１５（ａ）に示すように、絶縁膜ＩＦ１に対し全面エッチバックまたはＣＭＰを行い、一対のエッチングストッパ膜ＥＳ１の上面を絶縁膜ＩＦ１から露出させる。
【００６９】
次に、図１５（ｂ）に示すように、一対の第１磁化固定層ＦＦ１を覆うよう、エッチングストッパ膜ＥＳ１上および絶縁膜ＩＦ１に第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１を順に形成する。次いで、第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１を同時にエッチングによりパターニングする。すなわち、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を所望の形状に加工する。これにより、一対の第１磁化固定層ＦＦ１それぞれの一部と重なる磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１が形成される。当該エッチング工程は、第１の実施形態と同様に行うことができる。
【００７０】
その後、第１の実施形態と同様に各配線層を形成する。本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成されることとなる。
【００７１】
本実施形態においても、第１の実施形態と同様の効果が得られる。
【００７２】
（第４の実施形態）
図１６は、第４の実施形態に係る磁気抵抗メモリＭＲ４を示す図である。図１６（ａ）は断面構造を示す断面図であり、図１６（ｂ）は平面構造を示す平面図である。
本実施形態に係る磁気抵抗メモリＭＲ４は、エッチングストッパ膜ＥＳ１の構成を除いて第３の実施形態に係る磁気抵抗メモリＭＲ３と同様である。以下、本実施形態に係る磁気抵抗メモリＭＲ４の構成につき詳細に説明する。
【００７３】
図１６（ａ）に示すように、エッチングストッパ膜ＥＳ１は、第１磁化固定層ＦＦ１の上面および側面を覆うように設けられている。これにより、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１をエッチングにより加工する際に、第１磁化固定層ＦＦ１がエッチングされてしまうことを確実に抑制できる。
【００７４】
次に、本実施形態に係る半導体装置ＳＤ１の製造方法を説明する。図１７および図１８は、第４の実施形態に係る半導体装置ＳＤ１の製造方法を示す断面図である。
まず、第３の実施形態と同様の方法により、第１磁化固定層ＦＦ１およびエッチングストッパ膜ＥＳ１を形成する工程までを行う。
【００７５】
次に、図１７（ａ）に示すように、第１磁化固定層ＦＦ１の上面および側面を覆うよう導電層ＣＬ３を形成する。導電層ＣＬ３は、たとえばエッチングストッパ膜ＥＳ１を構成する材料として第１の実施形態において例示したものにより構成される。本実施形態において、導電層ＣＬ３は、たとえばエッチングストッパ膜ＥＳ１および第１磁化固定層ＦＦ１を覆うようにエッチングストッパ膜ＥＳ１上および絶縁膜ＩＦ３上に形成される。
次に、図１７（ｂ）に示すように、第１磁化固定層ＦＦ１の上面および側面を覆う部分のみが残存するよう、導電層ＣＬ３に対し全面エッチバックを行う。
【００７６】
次に、図１７（ｃ）に示すように、絶縁膜ＩＦ３上に一対の第１磁化固定層ＦＦ１を覆うように絶縁膜ＩＦ１を形成する。次いで、絶縁膜ＩＦ１に対しＣＭＰにより平坦化を行う。次に、図１８（ａ）に示すように、絶縁膜ＩＦ１に対し全面エッチバックまたはＣＭＰを行い、一対のエッチングストッパ膜ＥＳ１の上面を絶縁膜ＩＦ１から露出させる。
【００７７】
次いで、図１８（ｂ）に示すように、一対の第１磁化固定層ＦＦ１を覆うよう、エッチングストッパ膜ＥＳ１上および絶縁膜ＩＦ１に第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１を順に形成する。次いで、第１層ＦＬ１、第２層ＳＬ１および第３層ＴＬ１を同時にエッチングによりパターニングする。すなわち、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を所望の形状に加工する。これにより、一対の第１磁化固定層ＦＦ１それぞれの一部と重なる磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１が形成される。当該エッチング工程は、第３の実施形態と同様に行うことができる。
【００７８】
その後、第３の実施形態と同様に各配線層を形成する。本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成されることとなる。
【００７９】
本実施形態においても、第１の実施形態と同様の効果が得られる。
【００８０】
（第５の実施形態）
図１９は、第５の実施形態に係る磁気抵抗メモリＭＲ５を示す図である。図１９（ａ）は断面構造を示す断面図であり、図１９（ｂ）は平面構造を示す平面図である。
本実施形態に係る磁気抵抗メモリＭＲ５において、第１磁化固定層ＦＦ１はテーパ状の形状を有している。この点を除き、本実施形態に係る磁気抵抗メモリＭＲ５は、第４の実施形態に係る磁気抵抗メモリＭＲ４と同様の構成を有する。
なお、第１磁化固定層ＦＦ１の形状は、第１磁化固定層ＦＦ１をエッチングにより加工する際のエッチング条件を調整することにより制御することが可能である。
【００８１】
第４の実施形態に係る半導体装置ＳＤ１の製造方法において、第１磁化固定層ＦＦ１の側壁には、第１磁化固定層ＦＦ１の加工時に生じた磁性材料の堆積物が残存する場合がある。この堆積物は、導電層ＣＬ３に対するエッチバックでは除去されず、第１磁化固定層ＦＦ１の側壁に残存する。この場合、第１磁化固定層ＦＦ１の側壁に残存した堆積物により構成され、かつエッチングストッパ膜ＥＳ１よりも上方に突起した突起部が、エッチングストッパ膜ＥＳ１の上面を絶縁膜ＩＦ１から露出させる際に発生することが懸念される。この場合、第１磁化固定層ＦＦ１上に形成される磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１に段差が生じるおそれがある。
本実施形態によれば、第１磁化固定層ＦＦ１はテーパ状の形状を有する。この場合、第１磁化固定層ＦＦ１をエッチングにより加工するとともに、第１磁化固定層ＦＦ１の側壁に付着した堆積物を除去することができる。このため、第１磁化固定層ＦＦ１に磁性材料の堆積物が残存することを抑制することが可能となる。したがって、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１に段差が生じることを抑制できる。
【００８２】
本実施形態においても、第４の実施形態と同様の効果が得られる。
【００８３】
（第６の実施形態）
図２１は、第６の実施形態に係る磁気抵抗メモリＭＲ６を示す断面図である。図２２は、図２１に示す磁気抵抗メモリＭＲ６を示す平面図である。
【００８４】
本実施形態に係る半導体装置ＳＤ１は、磁気抵抗メモリＭＲ６を備えている。磁気抵抗メモリＭＲ６は、一対のエッチングストッパ膜ＥＳ３と、一対の第１磁化固定層ＦＦ１と、磁化自由層ＦＲ１と、非磁性層ＴＢ１と、第２磁化固定層ＲＦ１と、を備えている。一対のエッチングストッパ膜ＥＳ３は、互いに平面方向に離間して設けられている。一対の第１磁化固定層ＦＦ１は、互いに異なるエッチングストッパ膜ＥＳ３上に設けられている。磁化自由層ＦＲ１は、平面視において一対の第１磁化固定層ＦＦ１全体と重なり、かつ一対の第１磁化固定層ＦＦ１と電気的に接続されている。非磁性層ＴＢ１は、磁化自由層ＦＲ１上に設けられている。第２磁化固定層ＲＦ１は、非磁性層ＴＢ１上に設けられている。磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１それぞれの側面は、同一面を形成している。平面視において、第１磁化固定層ＦＦ１の外形線の一部は、磁化自由層ＦＲ１の外形線と重なっており、かつエッチングストッパ膜ＥＳ３の内側に位置する。図２１においては、このような半導体装置ＳＤ１を構成する磁気抵抗メモリＭＲ６の一例が示されている。
【００８５】
本実施形態において、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１それぞれの側面は、同一面を形成している。この場合、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を、同時に所望の形状に加工することができる。このため、第１の実施形態と同様に、非磁性層ＴＢ１の側壁に磁化自由層ＦＲ１となる磁性材料層から生じた堆積物が残存することを抑制し、磁気トンネル接合ＴＪ１においてショートが生じることを抑制することができる。
【００８６】
一方で、第１の実施形態に係る磁気抵抗メモリＭＲ１においては、エッチングストッパ膜ＥＳ１を薄膜とすることが求められる場合がある。しかしながら、このような場合、磁化自由層ＦＲ１を加工する際に、第１磁化固定層ＦＦ１を保護するエッチングストッパ膜ＥＳ１が消滅してしまうことが懸念される。この場合、磁化自由層ＦＲ１の加工とともに第１磁化固定層ＦＦ１の一部がエッチングされて堆積物が生じ、これが非磁性層ＴＢ１の側壁に付着、残存するおそれがある。
本実施形態においては、第１磁化固定層ＦＦ１は、全体が磁化自由層ＦＲ１により覆われており、かつ外形線の一部が磁化自由層ＦＲ１の外形線と重なっている。このような構造は、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を同時に加工するとともに、第１磁化固定層ＦＦ１のうちの磁化自由層ＦＲ１により覆われていない部分を選択的に除去することにより実現され得る。本実施形態によれば、このようなプロセスを行うことによって、上述のように磁化自由層ＦＲ１を加工する際に非磁性層ＴＢ１の側壁に第１磁化固定層ＦＦ１となる磁性材料層の堆積物が付着したとしても、第１磁化固定層ＦＦ１の選択的除去とともに当該堆積物を除去することが可能となる。したがって、磁気トンネル接合ＴＪ１におけるショートの発生をより確実に抑制することができる。
【００８７】
また、本実施形態によれば、平面視において、第１磁化固定層ＦＦ１の外形線のうちの磁化自由層ＦＲ１の外形線と重なる一部が、エッチングストッパ膜ＥＳ３の内側に位置している。すなわち、エッチングストッパ膜ＥＳ３は、第１磁化固定層ＦＦ１や磁化自由層ＦＲ１により覆われない部分を有することとなる。この場合、磁気抵抗メモリＭＲ６より下層であって、かつ磁気抵抗メモリＭＲ６の周囲に位置するプラグ等の構成部材を、エッチングストッパ膜ＥＳ３により保護することができる。
このように、本実施形態によれば、さらに良好な歩留まりを実現することが可能な半導体装置を提供することが可能となる。
【００８８】
以下、本実施形態に係る磁気抵抗メモリＭＲ６の構成、および磁気抵抗メモリＭＲ６を備える半導体装置ＳＤ１の構成について詳細に説明する。
【００８９】
本実施形態に係る半導体装置ＳＤ１は、磁気抵抗メモリＭＲ６を備えている点を除いて、たとえば第１の実施形態に係る半導体装置ＳＤ１と同様の構成を有することができる。半導体装置ＳＤ１は、たとえば複数の磁気抵抗メモリＭＲ６を有する。
【００９０】
図２３は、図２１に示す磁気抵抗メモリＭＲ６を有する半導体装置ＳＤ１を示す断面図である。図２３においては、磁気抵抗メモリＭＲ６が、半導体装置ＳＤ１を構成する多層配線層中に形成される場合が例示されている。この場合、磁気抵抗メモリＭＲ６は、たとえば多層配線層中の任意の配線層に形成することができる。図２３に示す例においては、磁気抵抗メモリＭＲ６は、層間絶縁膜ＩＩ５および配線ＩＣ４を含む配線層中に形成されている。なお、半導体装置ＳＤ１を構成する半導体基板ＳＢ１、トランジスタＴＲ１、および多層配線層としては、たとえば第１の実施形態において例示したものを採用することができる。
【００９１】
磁気抵抗メモリＭＲ６は、互いに平面方向に離間して設けられた一対のエッチングストッパ膜ＥＳ３を備えている。エッチングストッパ膜ＥＳ３は、第１磁化固定層ＦＦ１をエッチングする際に、磁気抵抗メモリＭＲ６よりも下層に位置するプラグ等の構成部材を保護する機能を有している。これにより、磁気抵抗メモリＭＲ６を有する半導体装置ＳＤ１の信頼性をさらに向上させることができる。
【００９２】
図２１においては、エッチングストッパ膜ＥＳ３が、エッチングストッパ膜ＥＳ３下に位置するコンタクトビアＣＶ１全体を覆うように設けられる場合が例示されている。この場合、エッチングストッパ膜ＥＳ３は、コンタクトビアＣＶ１と電気的に接続するように設けられる。これにより、磁気抵抗メモリＭＲ６へ電流を供給するためのコンタクトビアＣＶ１をエッチングストッパ膜ＥＳ３により保護することができる。コンタクトビアＣＶ１としては、たとえば第１の実施形態において例示したものを採用することができる。
【００９３】
エッチングストッパ膜ＥＳ３は、たとえばＴｉもしくはＴａ、またはこれらの窒化物により構成される。これにより、たとえばメタノールを用いたエッチングにおいて、第１磁化固定層ＦＦ１に対し高い選択比を実現することができる。
【００９４】
エッチングストッパ膜ＥＳ３の膜厚は、求める磁気抵抗メモリＭＲ６の特性等に応じて適宜選択することが可能であるが、たとえば１０ｎｍ以上４０ｎｍ以下である。これにより、保護膜としての機能を十分に発揮しつつ、磁気抵抗メモリＭＲ６における電気的特性の向上を図ることが可能となる。
なお、エッチングストッパ膜ＥＳ３の形状は、とくに限定されない。図２２に示す例においては、エッチングストッパ膜ＥＳ３の少なくとも上面が矩形状となるように、エッチングストッパ膜ＥＳ３が設けられている。また、エッチングストッパ膜ＥＳ３は、上端から下端に向けて幅が大きくなるテーパ状の形状を有していてもよい。
【００９５】
磁気抵抗メモリＭＲ６は、互いに異なるエッチングストッパ膜ＥＳ３上に設けられた一対の第１磁化固定層ＦＦ１を備えている。図２１においては、第１磁化固定層ＦＦ１が、エッチングストッパ膜ＥＳ３を介してコンタクトビアＣＶ１に電気的に接続される場合が例示されている。
一対の第１磁化固定層ＦＦ１は、第１磁化固定層ＦＦ１１と、第１磁化固定層ＦＦ１２と、により構成される。これら一対の第１磁化固定層ＦＦ１は、互いに反平行方向に固定された磁化を有する。本実施形態において、第１磁化固定層ＦＦ１１は、たとえば半導体基板ＳＢ１平面に垂直な第１方向に固定された磁化を有する。また、第１磁化固定層ＦＦ１２は、たとえば第１方向と反対の第２方向に固定された磁化を有する。
【００９６】
第１磁化固定層ＦＦ１は、垂直磁気異方性を示す強磁性体により構成される。このような強磁性体としては、たとえば第１の実施形態において第１磁化固定層ＦＦ１を構成する強磁性体として例示したものを採用することができる。なお、第１磁化固定層ＦＦ１の形状は、とくに限定されない。図２２に示す例においては、第１磁化固定層ＦＦ１の少なくとも上面が矩形状となるように、第１磁化固定層ＦＦ１が設けられている。
【００９７】
磁気抵抗メモリＭＲ６は、たとえばキャップ層ＣＡ１を備えることができる。キャップ層ＣＡ１は、第１磁化固定層ＦＦ１上に設けられる。これにより、磁気抵抗メモリＭＲ６の形成プロセスにおいて、第１磁化固定層ＦＦ１の上面がエッチング等によりダメージを受けることを確実に抑制することができる。また、キャップ層ＣＡ１は、後述する磁化自由層ＦＲ１の下に設けられ、かつ全体が磁化自由層ＦＲ１により覆われる。
【００９８】
本実施形態においては、たとえば互いに異なる第１磁化固定層ＦＦ１上に設けられ、かつ互いに平面方向に離間した一対のキャップ層ＣＡ１が設けられる。この場合、磁気抵抗メモリＭＲ６への書き込み動作時に磁化自由層ＦＲ１に流す電流がキャップ層ＣＡ１に分流することを回避することができる。これにより、書き込み動作時において磁化自由層ＦＲ１に流れる電流値を大きくすることができる。したがってトータルの書き込み電流を低減することが可能となる。
【００９９】
キャップ層ＣＡ１は、導電材料により形成される。これにより、磁化自由層ＦＲ１は、キャップ層ＣＡ１を介して第１磁化固定層ＦＦ１と電気的に接続することができる。キャップ層ＣＡ１を構成する導電材料は、たとえばＴａ、Ｔｉ、ＲｕまたはＰｔを含むことができる。これにより、第１磁化固定層ＦＦ１の上面を保護するための保護膜としてとくに優れた機能を発揮することが可能となる。
【０１００】
キャップ層ＣＡ１の膜厚は、とくに限定されないが、たとえば１ｎｍ以上１５ｎｍ以下とすることができる。これにより、第１磁化固定層ＦＦ１から磁化自由層ＦＲ１へ生じる漏洩磁界の大きさを、磁気抵抗メモリＭＲ６の動作性能を向上させるための適切な値に制御することが容易となる。また、キャップ層ＣＡ１を、第１磁化固定層ＦＦ１の上面を保護するための保護膜として十分に機能させることができる。
【０１０１】
キャップ層ＣＡ１の形状は、とくに限定されない。本実施形態においては、たとえばキャップ層ＣＡ１の少なくとも上面が矩形状となるように、キャップ層ＣＡ１を設けることができる。また、後述する本実施形態に係る半導体装置ＳＤ１の製造方法においては、たとえば磁気トンネル接合ＴＪ１を形成する工程の前、および後のそれぞれにおいて、キャップ層ＣＡ１に対するエッチング処理が行われる。これらのエッチング処理は、いずれもキャップ層ＣＡ１および第１磁化固定層ＦＦ１に対して行われる。このため、本実施形態においては、キャップ層ＣＡ１と第１磁化固定層ＦＦ１を、それぞれの側面が同一面を形成するように設けることができる。なお、同一面を形成するとは、キャップ層ＣＡ１と第１磁化固定層ＦＦ１を同時にエッチングした場合における、各層のエッチング選択性等の加工条件に起因した凹凸の発生を許容するものである。本実施形態において、キャップ層ＣＡ１と第１磁化固定層ＦＦ１の平面形状が矩形である場合には、キャップ層ＣＡ１の一面と、この一面と上下方向に隣接する第１磁化固定層ＦＦ１の一面と、が一の平面を構成することとなる。
【０１０２】
磁気抵抗メモリＭＲ６は、キャップ層ＣＡ１を備えていなくともよい。この場合、第１磁化固定層ＦＦ１は、磁化自由層ＦＲ１と接することとなる。これにより、第１磁化固定層ＦＦ１と磁化自由層ＦＲ１の接続信頼性の向上や、第１磁化固定層ＦＦ１から磁化自由層ＦＲ１へ生じる漏洩磁界の増大を図ることができる。
【０１０３】
本実施形態においては、第１磁化固定層ＦＦ１と磁化自由層ＦＲ１の積層方向において、第１磁化固定層ＦＦ１と磁化自由層ＦＲ１の間隔が１５ｎｍ以下であることが好ましい。これにより、第１磁化固定層ＦＦ１から磁化自由層ＦＲ１へ生じる漏洩磁界を効果的に増大させ、磁気抵抗メモリＭＲ６の動作性能の向上に寄与することができる。なお、上記積層方向における第１磁化固定層ＦＦ１と磁化自由層ＦＲ１の間隔の下限値は、とくに限定されず、たとえば０ｎｍとすることができる。
【０１０４】
磁気抵抗メモリＭＲ６は、第１磁化固定層ＦＦ１と電気的に接続する磁化自由層ＦＲ１を備えている。本実施形態において、磁化自由層ＦＲ１は、平面視において一対の第１磁化固定層ＦＦ１全体と重なるように設けられる。すなわち、磁化自由層ＦＲ１は、第１磁化固定層ＦＦ１１と第１磁化固定層ＦＦ１２の全体を覆うように設けられることとなる。
第１磁化固定層ＦＦ１上にキャップ層ＣＡ１が設けられている場合、磁化自由層ＦＲ１は、平面視においてキャップ層ＣＡ１全体と重なるように、キャップ層ＣＡ１上に設けられることとなる。この場合、磁化自由層ＦＲ１は、キャップ層ＣＡ１を介して第１磁化固定層ＦＦ１へ電気的に接続する。
【０１０５】
磁気抵抗メモリＭＲ６は、磁化自由層ＦＲ１上に設けられた非磁性層ＴＢ１と、非磁性層ＴＢ１上に設けられた第２磁化固定層ＲＦ１と、を備えている。これにより、磁気抵抗メモリＭＲ６は、互いに積層された磁化自由層ＦＲ１と、非磁性層ＴＢ１と、第２磁化固定層ＲＦ１と、により構成される磁気トンネル接合ＴＪ１を有することとなる。なお、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１としては、たとえば第１の実施形態において例示したものを採用することができる。
【０１０６】
磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１それぞれの側面は、同一面を形成している。このような構造は、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を、エッチングにより同時に加工することにより実現され得る。本実施形態によれば、このようなプロセスを行うことによって、上述したように、歩留まりに優れた半導体装置を実現することができる。磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１それぞれの側面により構成される面は、平面であってもよく、湾曲面であってもよい。なお、同一面を形成するとは、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を同時に加工した場合における、各層のエッチング選択性等の加工条件に起因した凹凸の発生を許容するものである。磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１の平面形状が矩形である場合には、互いに同じ方向へ向いた各層の一面が、一の平面を構成することとなる。
【０１０７】
また、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１は、たとえば互いに同一の平面形状を有する。このような構造は、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を、エッチングにより同時に加工することにより実現され得る。本実施形態によれば、このようなプロセスを行うことによって、上述したように、歩留まりに優れた半導体装置を実現することができる。なお、互いに同一の平面形状であるとは、磁化自由層ＦＲ１、非磁性層ＴＢ１および第２磁化固定層ＲＦ１を同時に加工した場合における、各層のエッチング選択性等の加工条件に起因した平面形状のずれを許容するものである。
【０１０８】
本実施形態においては、平面視において、第１磁化固定層ＦＦ１の外形線の一部が、磁化自由層ＦＲ１の外形線と重なっている。このような構造は、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１の加工とともに、第１磁化固定層ＦＦ１のうちの磁化自由層ＦＲ１により覆われていない部分を選択的に除去することにより実現され得る。本実施形態によれば、このようなプロセスを行うことによって、上述したように、磁気トンネル接合ＴＪ１におけるショートの発生をより確実に抑制することが可能となる。
本実施形態では、たとえば磁化自由層ＦＲ１の下面の外形線と、第１磁化固定層ＦＦ１の下面の外形線と、を観察した場合において、第１磁化固定層ＦＦ１の外形線の一部が磁化自由層ＦＲ１の外形線と平面視において重なる態様を採用することができる。
【０１０９】
また、本実施形態においては、平面視において、第１磁化固定層ＦＦ１の外形線のうちの磁化自由層ＦＲ１の外形線と重なる一部が、エッチングストッパ膜ＥＳ３の内側に位置している。すなわち、エッチングストッパ膜ＥＳ３は、第１磁化固定層ＦＦ１や磁化自由層ＦＲ１により覆われない部分を有することとなる。これにより、上述したように、磁気抵抗メモリＭＲ６周囲に位置するプラグ等の構成部材を、エッチングストッパ膜ＥＳ３により保護することが可能となる。
【０１１０】
図２１においては、コンタクトビアＣＶ１の全体が、エッチングストッパ膜ＥＳ３のうちの磁化自由層ＦＲ１により覆われていない部分の下に形成される場合が例示される。コンタクトビアＣＶ１の配置は、これに限定されず、たとえばコンタクトビアＣＶ１の一部が平面視において磁化自由層ＦＲ１と重なっていてもよい。この場合、磁気抵抗メモリＭＲ６の小型化を図ることが可能となる。
【０１１１】
図２２では、第１磁化固定層ＦＦ１の平面形状が矩形である場合が例示されている。この場合、一対の第１磁化固定層ＦＦ１は、平面視において、たとえば一方の第１磁化固定層ＦＦ１の外形線のうちの他方の第１磁化固定層ＦＦ１と対向する一辺を除く三辺が、磁化自由層ＦＲ１の外形線と重なるように設けられる。このとき、一方の第１磁化固定層ＦＦ１の外形線のうちの他方の第１磁化固定層ＦＦ１２と対向する上記一辺は、平面視において磁化自由層ＦＲ１の内側に位置し、磁化自由層ＦＲ１の外形線とは重ならないこととなる。また、一方の第１磁化固定層ＦＦ１の外形線のうちの他方の第１磁化固定層ＦＦ１と対向する上記一辺を除く上記三辺は、平面視においてエッチングストッパ膜ＥＳ３の内側に位置することとなる。
図２２に示す例では、第１磁化固定層ＦＦ１１の外形線のうちの第１磁化固定層ＦＦ１２と対向する一辺を除く三辺が、磁化自由層ＦＲ１の外形線と重なるように、第１磁化固定層ＦＦ１１が設けられている。また、第１磁化固定層ＦＦ１２の外形線のうちの第１磁化固定層ＦＦ１１と対向する一辺を除く三辺が、磁化自由層ＦＲ１の外形線と重なるように、第１磁化固定層ＦＦ１２が設けられている。
【０１１２】
本実施形態において、第１磁化固定層ＦＦ１の側面の一部は、たとえば磁化自由層ＦＲ１の側面と連続している。このような構造は、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１の加工とともに、第１磁化固定層ＦＦ１のうちの磁化自由層ＦＲ１により覆われていない部分を選択的に除去することにより実現され得る。本実施形態によれば、このようなプロセスを行うことによって、上述したように、磁気トンネル接合ＴＪ１におけるショートの発生をより確実に抑制することが可能となる。第１磁化固定層ＦＦ１と磁化自由層ＦＲ１の間にキャップ層ＣＡ１が設けられている場合には、第１磁化固定層ＦＦ１の側面の一部と、キャップ層ＣＡ１の側面の一部と、磁化自由層ＦＲ１の側面と、が互いに連続するように設けられることとなる。
なお、第１磁化固定層ＦＦ１の側面の一部が磁化自由層ＦＲ１の側面と連続しているとは、第１磁化固定層ＦＦ１の側面の一部と、磁化自由層ＦＲ１の側面と、の間に不連続な段差が存在しない場合を指す。一方で、磁化自由層ＦＲ１とともに第１磁化固定層ＦＦ１をエッチング加工した場合における、各層のエッチング選択性等の加工条件に起因した凹凸の発生は許容され得るものである。
【０１１３】
また、本実施形態においては、磁化自由層ＦＲ１の側面と連続する第１磁化固定層ＦＦ１の側面の一部は、平面視においてエッチングストッパ膜ＥＳ３の内側に位置する。すなわち、エッチングストッパ膜ＥＳ３は、第１磁化固定層ＦＦ１や磁化自由層ＦＲ１により覆われない部分を有することとなる。これにより、磁気抵抗メモリＭＲ６より下層であって、かつ磁気抵抗メモリＭＲ６の周囲に位置するプラグ等の構成部材を、エッチングストッパ膜ＥＳ３により保護することができる。
【０１１４】
図２２に示す例では、第１磁化固定層ＦＦ１の平面形状が矩形である。この場合、一対の第１磁化固定層ＦＦ１は、たとえば一方の第１磁化固定層ＦＦ１の側面のうちの他方の第１磁化固定層ＦＦ１と対向する一面を除く三面が、磁化自由層ＦＲ１の側面と連続するように設けられる。このとき、一方の第１磁化固定層ＦＦ１の側面のうちの他方の第１磁化固定層ＦＦ１２と対向する上記一面は、平面視において磁化自由層ＦＲ１の内側に位置し、磁化自由層ＦＲ１の側面とは連続しないこととなる。また、一方の第１磁化固定層ＦＦ１の側面のうちの他方の第１磁化固定層ＦＦ１と対向する上記一面を除く上記三面は、平面視においてエッチングストッパ膜ＥＳ３の内側に位置することとなる。
図２２に示す例においては、第１磁化固定層ＦＦ１１の側面のうちの第１磁化固定層ＦＦ１２と対向する一面を除く三面が、磁化自由層ＦＲ１の側面と連続するように、第１磁化固定層ＦＦ１１が設けられている。また、第１磁化固定層ＦＦ１２の側面のうちの第１磁化固定層ＦＦ１１と対向する一面を除く三面が、磁化自由層ＦＲ１の側面と連続するように、第１磁化固定層ＦＦ１２が設けられている。
【０１１５】
本実施形態においては、磁化自由層ＦＲ１の側面と連続する第１磁化固定層ＦＦ１の側面の一部は、たとえば半導体基板ＳＢ１平面に対して垂直に形成することができる。これにより、第１磁化固定層ＦＦ１がエッチングされて生じる堆積物が非磁性層の側壁に残存することを、より確実に抑制することが可能となる。このような構造は、たとえば磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１の加工とともに、第１磁化固定層ＦＦ１をエッチングにより選択的に除去する処理を、適切に条件を選択したドライエッチングを行うことによって実現され得る。
【０１１６】
図２４は、図２１に示す磁気抵抗メモリＭＲ６の変形例を示す断面図である。
図２４に示すように、エッチングストッパ膜ＥＳ３は、第１磁化固定層ＦＦ１が設けられる一面に、磁化自由層ＦＲ１によって覆われた一の領域から、磁化自由層ＦＲ１によって覆われていない他の領域へ向けて低くなる段差ＤＬ１を有していてもよい。この場合、第１磁化固定層ＦＦ１をエッチングする際に、十分にオーバーエッチングすることが可能となるため、非磁性層ＴＢ１の側壁に堆積物が残存することを確実に抑制できる。段差ＤＬ１の高さは、とくに限定されないが、たとえば１ｎｍ以上１０ｎｍ以下とすることができる。なお、段差ＤＬ１は、後述するように、第１磁化固定層ＦＦ１をエッチングにより選択的に除去する際に、エッチングストッパ膜ＥＳ３のうち磁化自由層ＦＲ１により覆われていない部分の上部を除去することにより実現され得る。
【０１１７】
図３５は、図２１に示す磁気抵抗メモリＭＲ６の変形例を示す断面図であって、図２４とは異なる例が示されている。
図３５に示すように、一対の第１磁化固定層ＦＦ１は、互いに対向するそれぞれの側面が、上端から下端へ向けて互いに近接していくように傾斜していてもよい。このとき、たとえば一対のエッチングストッパ膜ＥＳ３についても、互いに対向するそれぞれの側面が、上端から下端へ向けて互いに近接していくように傾斜するように設けられる。また、たとえば一対のキャップ層ＣＡ１についても、互いに対向するそれぞれの側面が、上端から下端へ向けて互いに近接していくように傾斜するように設けられる。このような構造は、後述する半導体装置ＳＤ１の製造方法において、積層体ＬＭ１を下端から上端へ向けて幅が小さくなるテーパ状に形成した後、第１磁化固定層ＦＦ１およびキャップ層ＣＡ１のうちの磁化自由層ＦＲ１により覆われていない部分を磁化自由層ＦＲ１の加工とともに選択的に除去することにより実現され得る。
【０１１８】
本実施形態に係る磁気抵抗メモリＭＲ６は、第１の実施形態に係る磁気抵抗メモリＭＲ１と同様にして、書き込み動作および読み出し動作を行うことができる。
【０１１９】
図２５は、図２６および図２７に示すグラフを説明するための模式図である。図２５では、長さＬ、幅１２０ｎｍ、高さ１２ｎｍの直方体状の磁化固定層が示されている。この磁化固定層は、図２５における白抜き矢印が示す方向に、一様に磁化されている。また、図２５中の点Ａは、磁化固定層の上面の中心から、磁化固定層の厚み方向に距離ｄだけ離れた点を指す。ここでは、点Ａにおける磁化固定層からの漏洩磁界を計算により求めた。
【０１２０】
図２６は、図２５に示す磁化固定層の長さＬと、点Ａにおける磁化固定層からの漏洩磁界と、の関係を示すグラフである。図２６においては、距離ｄを６ｎｍまたは２１ｎｍに固定した場合の、漏洩磁界の長さＬに対する依存性が示されている。距離ｄが６ｎｍの場合と、距離ｄが２１ｎｍの場合と、を比較すると、長さＬが１２０ｍｍ以上では同程度であるのに対し、長さＬが８０ｎｍ以下となると顕著な差が生じることが分かる。とくに、長さＬを３０ｎｍとした場合には、距離ｄが６ｎｍである場合の漏洩磁界は、距離ｄが２１ｎｍである場合の２．５倍程度となる。
【０１２１】
このような計算結果に基づけば、磁化自由層ＦＲ１における第１磁化固定層ＦＦ１からの漏洩磁界を大きくするためには、磁化自由層ＦＲ１と第１磁化固定層ＦＦ１との間隔を狭くしつつ、第１磁化固定層ＦＦ１の長さＬを適度に小さくすることが重要であることがわかる。磁化自由層ＦＲ１と第１磁化固定層ＦＦ１との間隔は、たとえばキャップ層ＣＡ１を薄膜化することにより薄くすることができる。見方を変えると、漏洩磁界を増大させる必要がある場合であっても、キャップ層ＣＡ１を薄くしつつ第１磁化固定層ＦＦ１の長さＬを適度に小さくすることで漏洩磁界の増大を実現できるため、第１磁化固定層ＦＦ１の膜厚を薄くすることができる。したがって、第１磁化固定層ＦＦ１を形成するための高価な金属材料の使用量を削減し、製造コストの低減を図ることが可能となる。
【０１２２】
また、本実施形態においては、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１の加工とともに、第１磁化固定層ＦＦ１のうちの磁化自由層ＦＲ１により覆われていない部分が選択的に除去される。このため、第１の実施形態と比較して、第１磁化固定層ＦＦ１の長さＬを短くすることができる。図２６に示す結果に基づけば、距離ｄを一定値以下としつつ、長さＬを上述のように短くすることにより、より大きな漏洩磁界を得ることが可能となる。このため、本実施形態によれば、磁気抵抗メモリＭＲ６の動作性能の向上に寄与することが可能となる。
なお、第１磁化固定層ＦＦ１の、一対の第１磁化固定層ＦＦ１を結ぶ直線方向における長さＬは、とくに限定されないが、５ｎｍ以上３００ｎｍ以下とすることができ、１０ｎｍ以上１００ｎｍ以下とすることがより好ましい態様として採用できる。
【０１２３】
図２７は、図２５に示す磁化固定層から点Ａまでの距離ｄと、点Ａにおける磁化固定層からの漏洩磁界と、の関係を示すグラフである。図２７においては、長さＬを３０ｎｍまたは２８０ｎｍに固定した場合の、漏洩磁界の距離ｄに対する依存性が示されている。距離ｄが２０ｎｍ以下の領域においては、長さＬが３０ｎｍである場合の方が、長さＬが２８０ｎｍである場合よりも、点Ａにおける漏洩磁界が大きいことが分かる。また、長さＬが３０ｎｍである場合の漏洩磁界と、長さＬが２８０ｎｍである場合の漏洩磁界と、の差は、距離ｄが短くなるほど大きくなることが示されている。
【０１２４】
実際には第１磁化固定層ＦＦ１の形状は様々ではあるが、図２７に示す結果からは、第１磁化固定層ＦＦ１と磁化自由層ＦＲ１との間の距離ｄは１５ｎｍ以下であることが望ましいと考えられる。これにより、第１磁化固定層ＦＦ１の膜厚が薄い場合であっても、長さＬを調整することにより十分な漏洩磁界が得られる。したがって、第１磁化固定層ＦＦ１を形成するための高価な金属材料の使用量を削減し、製造コストの低減を図ることが可能となる。
【０１２５】
また、本実施形態においては、磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１の加工とともに、第１磁化固定層ＦＦ１のうちの磁化自由層ＦＲ１により覆われていない部分が選択的に除去される。すなわち、第１磁化固定層ＦＦ１上に、膜厚の大きいエッチングストッパ膜ＥＳ１を形成する必要がない。このため、第１の実施形態と比較して、第１磁化固定層ＦＦ１と磁化自由層ＦＲ１との間の距離ｄを、十分に短くすることができる。図２７に示す結果に基づけば、このように距離ｄを短くすることにより、より大きな漏洩磁界を得ることが可能となる。したがって、本実施形態によれば、磁気抵抗メモリＭＲ６の動作性能の向上に寄与することが可能となる。
【０１２６】
図２８〜３０は、本実施形態に係る半導体装置ＳＤ１の製造方法を示す断面図である。
本実施形態に係る半導体装置ＳＤ１の製造方法は、たとえば次のように行われる。まず、エッチングストッパ膜ＥＳ３および第１磁化固定層ＦＦ１が順に積層されてなり、かつ互いに平面方向に離間した一対の積層体ＬＭ１を形成する。次いで、一対の上記積層体ＬＭ１を覆うよう、磁化自由層ＦＲ１となる第１層ＦＬ１を形成する。次いで、第１層ＦＬ１上に、非磁性層ＴＢ１となる第２層ＳＬ１を形成する。次いで、第２層ＳＬ１上に、第２磁化固定層ＲＦ１となる第３層ＴＬ１を形成する。次いで、第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１を同時にエッチングによりパターニングして磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を形成するとともに、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分をエッチングにより除去する。図２８〜３０においては、このような半導体装置ＳＤ１の製造方法の一例がそれぞれ例示されている。
以下、本実施形態に係る半導体装置ＳＤ１の製造方法につき詳細に説明する。
【０１２７】
まず、トランジスタＴＲ１が設けられた半導体基板ＳＢ１上に、コンタクトビアＣＶ１が埋め込まれた絶縁層ＩＦ３を形成する。なお、絶縁層ＩＦ３は、たとえば複数の層間絶縁膜上に形成される。コンタクトビアＣＶ１は、これらの層間絶縁膜内に形成された配線およびビアを介して、たとえばトランジスタＴＲ１へ電気的に接続される。
【０１２８】
次に、エッチングストッパ膜ＥＳ３および第１磁化固定層ＦＦ１が順に積層されてなり、かつ互いに平面方向に離間した一対の積層体ＬＭ１を形成する。この一対の積層体ＬＭ１は、たとえば次のように形成される。
まず、図２８（ａ）に示すように、エッチングストッパ膜ＥＳ３と、第１磁化固定層ＦＦ１１と、キャップ層ＣＡ１と、が順に積層された積層体ＬＭ１１を形成する。積層体ＬＭ１１は、エッチングストッパ膜ＥＳ３となる導電体層と、第１磁化固定層ＦＦ１１となる磁性材料層と、キャップ層ＣＡ１となる導電体層と、を順に積層した後、これらをエッチングによりパターニングすることにより得られる。
次いで、図２８（ｂ）に示すように、エッチングストッパ膜ＥＳ３と、第１磁化固定層ＦＦ１２と、キャップ層ＣＡ１と、が順に積層された積層体ＬＭ１２を形成する。積層体ＬＭ１２は、エッチングストッパ膜ＥＳ３となる導電体層と、第１磁化固定層ＦＦ１２となる磁性材料層と、キャップ層ＣＡ１となる導電体層と、を積層体ＬＭ１１を覆うように順に積層した後、これらをエッチングによりパターニングすることにより得られる。
これにより、一対の積層体ＬＭ１が得られることとなる。
【０１２９】
本実施形態においては、上述のように、たとえばエッチングストッパ膜ＥＳ３、第１磁化固定層ＦＦ１、およびキャップ層ＣＡ１が順に積層されてなる積層体ＬＭ１を形成することができる。これにより、たとえば積層体ＬＭ１２を加工する際や、後述する絶縁層ＩＦ１に対してエッチバック処理を行う際等に、第１磁化固定層ＦＦ１表面にダメージが生じることを抑制することができる。また、プロセス中における、空気中の酸素や層間絶縁膜中の水分に起因した第１磁化固定層ＦＦ１への影響を抑制することもできる。
【０１３０】
次に、図２８（ｃ）に示すように、絶縁層ＩＦ３上に一対の積層体ＬＭ１上を覆うように絶縁層ＩＦ１を形成する。次いで、絶縁膜ＩＦ１に対しＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化を行う。次いで、図２９（ａ）に示すように、絶縁膜ＩＦ１に対し全面エッチバックを行い、一対の積層体ＬＭ１の上面を露出させる。全面エッチバックを用いずに、ＣＭＰのみで一対の積層体ＬＭ１の上面を露出させる場合もある。
なお、図２９（ｂ）に示すように、絶縁層ＩＦ１に対しエッチバックまたはＣＭＰを行うことによって、キャップ層ＣＡ１が消滅してもよい。この場合、積層体ＬＭ１の上面は第１磁化固定層ＦＦ１により構成されることとなる。
【０１３１】
次に、一対の積層体ＬＭ１を覆うよう、磁化自由層ＦＲ１となる第１層ＦＬ１を形成する。次いで、第１層ＦＬ１上に非磁性層ＴＢ１となる第２層ＳＬ１を形成する。次いで、第２層ＳＬ１上に、第２磁化固定層ＲＦ１となる第３層ＴＬ１を形成する。第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１は、たとえば第１の実施形態において例示した方法と同様にして形成することができる。これにより、図３０（ａ）に示す構造が得られる。
【０１３２】
次に、第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１を同時にエッチングによりパターニングして磁化自由層ＦＲ１、非磁性層ＴＢ１、および第２磁化固定層ＲＦ１を形成するとともに、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分をエッチングにより除去する。このとき、第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１のエッチングと、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分のエッチングと、は互いに同じマスクを使用して行われる。第１層ＦＬ１、第２層ＳＬ１、第３層ＴＬ１、および第１磁化固定層ＦＦ１に対するエッチングは、レジストマスクまたはレジストマスクで加工されたＳｉＯ２等のハードマスクを使用して行うことができる。また、第１層ＦＬ１、第２層ＳＬ１、第３層ＴＬ１、および第１磁化固定層ＦＦ１に対するエッチングは、たとえばメタノールをエッチャントとしたドライエッチングにより行われる。
第１磁化固定層ＦＦ１上にキャップ層ＣＡ１が設けられている場合には、第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１をパターニングするとともに、第１磁化固定層ＦＦ１およびキャップ層ＣＡ１のうちの磁化自由層ＦＲ１により覆われていない部分をエッチングにより除去することとなる。
これにより、図２１に示す磁気抵抗メモリＭＲ６が形成されることとなる。
【０１３３】
本実施形態において、エッチングストッパ膜ＥＳ３は、たとえば第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分をエッチングにより除去する際に、下層に位置するコンタクトビアＣＶ１を保護する保護膜として機能する。このため、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分をエッチングにより除去する工程は、エッチングストッパ膜ＥＳ３のうち磁化自由層ＦＲ１により覆われていない部分が残存する条件により行うことができる。
【０１３４】
図３０（ｂ）においては、第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１がパターニングされた後であって、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分がエッチングにより除去される前における構造が示されている。本実施形態においては、たとえば第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１をパターニングして図３０（ｂ）に示す構造を得た後、他のプロセスを介して、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分に対するエッチング処理を行うことができる。一方で、第１層ＦＬ１、第２層ＳＬ１、および第３層ＴＬ１のパターニングと同時に、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分をエッチングすることもできる。
【０１３５】
本実施形態において、第１磁化固定層ＦＦ１のうち磁化自由層ＦＲ１により覆われていない部分をエッチングにより除去する工程は、エッチングストッパ膜ＥＳ３のうち磁化自由層ＦＲ１により覆われていない部分の上部を除去するように行われる。この場合、上記工程の後、エッチングストッパ膜ＥＳ３のうち磁化自由層ＦＲ１により覆われていない部分の下部は絶縁層ＩＦ３上に残存することとなる。この場合、第１磁化固定層ＦＦ１をエッチングする際に、十分にオーバーエッチングすることが可能となるため、非磁性層ＴＢ１の側壁に堆積物が残存することをより確実に抑制できる。
【０１３６】
その後、たとえば第１の実施形態と同様の方法により、磁気抵抗メモリＭＲ６上に複数の配線層を形成することができる。本実施形態においては、たとえばこのようにして半導体装置ＳＤ１が形成されることとなる。
【０１３７】
（第７の実施形態）
図３１は、第７の実施形態に係る磁気抵抗メモリＭＲ７を示す断面図である。
本実施形態に係る磁気抵抗メモリＭＲ７においては、一のキャップ層ＣＡ１が、一対の第１磁化固定層ＦＦ１全体を覆うように設けられる。この点を除いて、磁気抵抗メモリＭＲ７は、第６の実施形態に係る磁気抵抗メモリＭＲ６と同様である。
このような構造は、たとえば第６の実施形態に例示される半導体装置ＳＤ１の製造方法において、エッチングストッパ膜ＥＳ３と第１磁化固定層ＦＦ１により構成される一対の積層体ＬＭ１と、積層体ＬＭ１を埋め込む絶縁層ＩＦ１と、を形成した後に、一対の積層体ＬＭ１全体を覆うように一のキャップ層ＣＡ１を形成することにより実現され得る。
【０１３８】
本実施形態においては、図３１に示すように、たとえばキャップ層ＣＡ１と、磁化自由層ＦＲ１と、非磁性層ＴＢ１と、第２磁化固定層ＲＦ１と、が互いに同一の平面形状を有するように、これらを形成することができる。
【０１３９】
本実施形態においても、第６の実施形態と同様の効果を得ることができる。
【０１４０】
（第８の実施形態）
図３２は、第８の実施形態に係る磁気抵抗メモリＭＲ８を示す断面図である。
本実施形態に係る磁気抵抗メモリＭＲ８においては、互いに異なる第１磁化固定層ＦＦ１上に位置する一対のキャップ層ＣＡ１が設けられる。そして、平面視において、各キャップ層ＣＡ１の外形線のうちの磁化自由層ＦＲ１の外形線と重ならない一部は、第１磁化固定層ＦＦ１と重なっていない。すなわち、各キャップ層ＣＡ１の外形線のうちの磁化自由層ＦＲ１の外形線と重ならない上記一部は、平面視において第１磁化固定層ＦＦ１の外側に位置することとなる。このような点を除いて、磁気抵抗メモリＭＲ８は、第６の実施形態に係る磁気抵抗メモリＭＲ６と同様である。
このような構造は、たとえば第６の実施形態に例示される半導体装置ＳＤ１の製造方法において、エッチングストッパ膜ＥＳ３と第１磁化固定層ＦＦ１により構成される一対の積層体ＬＭ１と、積層体ＬＭ１を埋め込む絶縁層ＩＦ１と、を形成した後に、各積層体ＬＭ１上に積層体ＬＭ１よりも大きいキャップ層ＣＡ１を形成することにより実現され得る。
【０１４１】
本実施形態においても、第６の実施形態と同様の効果を得ることができる。
【０１４２】
（第９の実施形態）
図３３は、第９の実施形態に係る磁気抵抗メモリＭＲ９を示す断面図である。
本実施形態に係る磁気抵抗メモリＭＲ９においては、キャップ層ＣＡ１が、第１磁化固定層ＦＦ１上と、第１磁化固定層ＦＦ１およびエッチングストッパ膜ＥＳ３それぞれの側面のうちの磁化自由層ＦＲ１により覆われた部分上と、に設けられている。図３３に示す例においては、一対の第１磁化固定層ＦＦ１の互いに対向するそれぞれの側面上、および一対のエッチングストッパ膜ＥＳ３の互いに対向するそれぞれの側面上に、キャップ層ＣＡ１が設けられている。このような点を除いて、磁気抵抗メモリＭＲ９は、第６の実施形態に係る磁気抵抗メモリＭＲ６と同様である。
このような構造は、たとえば第６の実施形態に例示される半導体装置ＳＤ１の製造方法において、エッチングストッパ膜ＥＳ３と第１磁化固定層ＦＦ１により構成される一対の積層体ＬＭ１を形成した後、積層体ＬＭ１の上面上および側面上にキャップ層ＣＡ１を形成することにより実現され得る。
【０１４３】
図３４は、図３３に示す磁気抵抗メモリＭＲ９の変形例を示す断面図である。
図３４に示すように、一対の第１磁化固定層ＦＦ１は、互いに対向するそれぞれの側面が、上端から下端へ向けて互いに近接していくように傾斜していてもよい。また、一対のエッチングストッパ膜ＥＳ３は、互いに対向するそれぞれの側面が、上端から下端へ向けて互いに近接していくように傾斜していてもよい。このような構造は、第１磁化固定層ＦＦ１およびエッチングストッパ膜ＥＳ１を加工する際のエッチング条件等を適切に調整することにより実現され得るものである。
【０１４４】
本実施形態においても、第６の実施形態と同様の効果を得ることができる。
【０１４５】
なお、上記実施の形態によれば、以下の発明が開示されている。
（付記１）
互いに平面方向に離間して設けられた一対のエッチングストッパ層と、
互いに異なる前記エッチングストッパ層上に設けられた一対の第１磁化固定層と、
平面視において前記一対の第１磁化固定層全体と重なり、かつ前記一対の第１磁化固定層と電気的に接続されている磁化自由層と、
前記磁化自由層上に設けられた非磁性層と、
前記非磁性層上に設けられた第２磁化固定層と、
を備え、
前記磁化自由層、前記非磁性層、および前記第２磁化固定層は、互いに同一の平面形状を有している、
平面視において、前記第１磁化固定層の外形線の一部は、前記磁化自由層の外形線と重なっており、かつ前記エッチングストッパ層の内側に位置する半導体装置。
（付記２）
互いに平面方向に離間して設けられた一対のエッチングストッパ層と、
互いに異なる前記エッチングストッパ層上に設けられた一対の第１磁化固定層と、
平面視において前記一対の第１磁化固定層全体と重なり、かつ前記一対の第１磁化固定層と電気的に接続されている磁化自由層と、
前記磁化自由層上に設けられた非磁性層と、
前記非磁性層上に設けられた第２磁化固定層と、
を備え、
前記磁化自由層、前記非磁性層、および前記第２磁化固定層それぞれの側面は、同一面を形成しており、
前記第１磁化固定層の側面の一部は、前記磁化自由層の側面と連続しており、かつ平面視において前記エッチングストッパ膜の内側に位置する半導体装置。
（付記３）
互いに平面方向に離間した一対の第１磁化固定層を形成する工程と、
前記一対の第１磁化固定層を覆うよう、磁化自由層となる第１層を形成する工程と、
前記第１層上に非磁性層となる第２層を形成する工程と、
前記第２層上に第２磁化固定層となる第３層を形成する工程と、
前記第１層、前記第２層、および前記第３層を同時にエッチングによりパターニングして、前記一対の第１磁化固定層それぞれの一部と重なる前記磁化自由層、前記非磁性層、および前記第２磁化固定層を形成する工程と、
を備える半導体装置の製造方法。
（付記４）
付記３に記載の半導体装置の製造方法において、
前記第１磁化固定層を形成する前記工程の後であって前記第１層を形成する前記工程の前において、前記第１磁化固定層を覆うエッチングストッパ膜を形成する工程をさらに備える半導体装置の製造方法。
（付記５）
付記４に記載の半導体装置の製造方法において、
前記エッチングストッパ膜を形成する工程は、
前記一対の第１磁化固定層を覆う導電層を形成する工程と、
前記導電層をパターニングすることにより、互いに異なる前記第１磁化固定層を覆い、かつ互いに離間した一対の前記エッチングストッパ膜を形成する工程と、
を含む半導体装置の製造方法。
（付記６）
付記３に記載の半導体装置の製造方法において、
前記第１磁化固定層を形成する前記工程は、
第１磁性材料層および第１導電層を順に積層する工程と、
前記第１磁性材料層および前記第１導電層をエッチングすることにより、前記一対の第１磁化固定層のうちの一方を形成する工程と、
前記一対の第１磁化固定層のうちの前記一方を覆うように、第２磁性材料層および第２導電層を順に積層する工程と、
前記第２磁性材料層および前記第２導電層をエッチングすることにより、前記一対の第１磁化固定層のうちの他方を形成する工程と、
を含む半導体装置の製造方法。
（付記７）
付記６に記載の半導体装置の製造方法において、
前記第１磁化固定層を形成する前記工程の後であって前記第１層を形成する前記工程の前において、
前記第１磁化固定層の上面および側面を覆う第３導電層を形成する工程と、
前記第３導電層をエッチバックする工程と、
をさらに備える半導体装置の製造方法。
（付記８）
エッチングストッパ膜および第１磁化固定層が順に積層されてなり、かつ互いに平面方向に離間した一対の積層体を形成する工程と、
前記一対の積層体を覆うよう、磁化自由層となる第１層を形成する工程と、
前記第１層上に非磁性層となる第２層を形成する工程と、
前記第２層上に第２磁化固定層となる第３層を形成する工程と、
前記第１層、前記第２層、および前記第３層を同時にエッチングによりパターニングして前記磁化自由層、前記非磁性層、および前記第２磁化固定層を形成するとともに、前記第１磁化固定層のうち前記磁化自由層により覆われていない部分をエッチングにより除去する工程と、
を備える半導体装置の製造方法。
（付記９）
付記８に記載の半導体装置の製造方法において、
前記第１磁化固定層のうち前記磁化自由層により覆われていない部分をエッチングにより除去する前記工程は、前記エッチングストッパ膜のうち前記磁化自由層により覆われていない部分の上部を除去するように行われる半導体装置の製造方法。
（付記１０）
付記８に記載の半導体装置の製造方法において、
前記積層体は、前記エッチングストッパ膜、前記第１磁化固定層、およびキャップ層が順に積層されてなる半導体装置。
【０１４６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【０１４７】
ＳＤ１  半導体装置
ＭＲ１、ＭＲ２、ＭＲ３、ＭＲ４、ＭＲ５、ＭＲ６、ＭＲ７、ＭＲ８、ＭＲ９  磁気抵抗メモリ
ＴＪ１  磁気トンネル接合
ＦＦ１、ＦＦ１１、ＦＦ１２  第１磁化固定層
ＲＦ１  第２磁化固定層
ＴＢ１  非磁性層
ＦＲ１  磁化自由層
ＥＳ１、ＥＳ２、ＥＳ３、ＦＥ１、ＳＥ１  エッチングストッパ膜
ＭＷ１  磁壁
ＭＭ１、ＭＭ２  磁性材料層
ＦＬ１  第１層
ＳＬ１  第２層
ＴＬ１  第３層
ＣＬ１、ＣＬ２、ＣＬ３  導電層
ＩＦ１、ＩＦ１１、ＩＦ１２、ＩＦ２、ＩＦ３  絶縁膜
ＩＩ１、ＩＩ２、ＩＩ３、ＩＩ４、ＩＩ５、ＩＩ６  層間絶縁膜
ＳＢ１  半導体基板
ＴＲ１  トランジスタ
ＧＥ１  ゲート電極
ＧＩ１  ゲート絶縁膜
ＤＲ１  ソース・ドレイン領域
ＥＩ１  素子分離膜
ＣＰ１  コンタクトプラグ
ＩＣ１、ＩＣ２、ＩＣ３、ＩＣ４、ＩＣ５  配線
ＣＶ１  コンタクトビア
ＣＡ１  キャップ層
ＤＬ１  段差
ＬＭ１、ＬＭ１１、ＬＭ１２  積層体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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